(57)【要約】【課題】ｎビットカウンタを有するクロック分周回路において、分周された出力が、分周比によらず一定のタイミングで出力されるクロック分周回路（１）を提供する。【解決手段】所望の分周比１／ｍを選択するデコーダ（４）を有し、ｎビットカウンタ２が、分周比ｍに対応した加算数２ｎ／ｍ（３）を加算してカウントする機能を有し、分周比に対応した出力が、全て最上位のカウンタから出力することを特徴とする。ここで、ｎ、ｍは正の整数で、ｎ＞２、ｍ＞＝２、２ｎ／２＞=ｍ。【選択図】図１
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【特許請求の範囲】
【請求項１】
ｎビットカウンタを有するクロック分周回路であつて、
所望の分周比１／ｍを選択するセレクタを有し、ｎビットカウンタが、分周比１／ｍに対応した加算数２ｎ／ｍを加算してカウントする機能を有することを特徴とするクロック分周回路。
ここで、ｎ、ｍは正の整数で、ｎ＞２、ｍ≧２、２ｎ／２≧ｍ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック分周回路に関し、特に、入力されるクロック信号を設定された分周比で分周するクロック分周回路に関する。
【背景技術】
【０００２】
クロック分周回路１１は、図６に示したように、一般的に分周比を決めるカウンタ１２、分周クロックを生成するためのデコーダ１３、および分周比を選択するセレクタ１４のブロックで構成される。
【０００３】
このブロックの中で、デコーダ１３およびセレクタ１４は、組み合わせ論理で構成されるため、選択される分周比で論理段数およびトランジスタサイズが異なることになり、その結果得られる分周出力のタイミングが分周比によって変動してしまう。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第３５０８７６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以上のような問題点から本願発明は、ｎビットカウンタを有するクロック分周回路において、分周された出力が、分周比によらず一定のタイミングで出力されるクロック分周回路を提供することを課題とする。
【課題を解決するための手段】
【０００６】
本発明は係る課題に鑑みなされたものであり、請求項１の発明は、
ｎビットカウンタを有するクロック分周回路であつて、
所望の分周比１／ｍを選択するセレクタを有し、ｎビットカウンタが、分周比１／ｍに対応した加算数２ｎ／ｍを加算してカウントする機能を有することを特徴とするクロック分周回路、としたものである。
ここで、ｎ、ｍは正の整数で、ｎ＞２、ｍ≧２、２ｎ／２≧ｍ。
【発明の効果】
【０００７】
本発明のクロック分周回路は以上のような構成であるので、ｎビットカウンタを有するクロック分周回路において、分周された出力が、分周比によらず一定のタイミングで出力されるクロック分周回路とすることができる。
【図面の簡単な説明】
【０００８】
【図１】本発明のクロック分周回路の一例を模式的に示した説明図である。
【図２】図１の回路の１例を設計するためのVerilogHDL記述の説明図である。
【図３】図２のVerilogHDL記述で設計された回路の説明図である。
【図４】図３の回路の各分周比に応じたカウンタの入出力を示した説明図である。
【図５】図３の回路の論理シミュレーション結果を示す説明図である。
【図６】従来のクロック分周回路の例を示す説明図である。
【発明を実施するための形態】
【０００９】
以下本発明を実施するための形態につき説明する。図１は、本発明のクロック分周回路の一例を模式的に示した説明図である。本発明のクロック分周回路１は、ｎビットカウンタ２を有する。そして、所望の分周比１／ｍを選択するセレクタ４を有し、ｎビットカウンタが、分周比１／ｍに対応した加算数（２ｎ／ｍ）３を加算してカウントする機能を有する。ここで、ｎ、ｍは正の整数で、ｎ＞２、ｍ≧２、２ｎ／２≧ｍである。このような機能を有するので、分周された出力は、常に最上位のビットカウンタから出力され、分周比によらず、全て同じタイミングで出力される。
【００１０】
このクロック分周回路の機能について、４ビット、１６進のカウンタを有する分周回路を例として、以下に説明する。
【００１１】
図２は、このような機能を有する回路を設計するためのVerilogHDLでの記述である。図で、各信号を、クロックＣＬＫ、リセットＲＳＴＮ、分周選択１ＤＩＶ−ＳＥＬ０、分周選択２ＤＩＶ−ＳＥＬ１、分周回路の出力ＤＩＶ−ＣＫ、とする。カウンタとして４ビット、１６進のＤ−ＦＦを用いた分周回路とする。分周選択の信号は、分周比を選択するもので、分周選択１ＤＩＶ−ＳＥＬ０、分周選択２ＤＩＶ−ＳＥＬ１がそれぞれ、（０、０）（０、１）（１、０）（１、１）の場合、分周比１／２、１／４、１／８、１／１６とする。クロック信号ＣＬＫは立ち上がりでカウンタの入力を有効とし、リセットＲＳＴＮは立下りでカウンタをリセットする。
【００１２】
リセットＲＳＴＮ信号が入力した場合は、立下りで各々のＤ−ＦＦをクリアし出力を“０”とする。
【００１３】
分周比１／２とするため、分周選択１ＤＩＶ−ＳＥＬ０、分周選択２ＤＩＶ−ＳＥＬ１を（０、０）として選択し、クロック信号が立ち上がる毎に加算数「８」（１６進数）を加算してカウントする。
同様にして、分周比１／４とするため、分周選択１ＤＩＶ−ＳＥＬ０、分周選択２ＤＩＶ−ＳＥＬ１を（０、１）とし、クロック信号が立ち上がる毎に加算数「４」（１６進数）を加算してカウントする。
同様にして、分周比１／８とするため、分周選択１ＤＩＶ−ＳＥＬ０、分周選択２ＤＩＶ−ＳＥＬ１を（１、０）として選択し、クロック信号が立ち上がる毎に加算数「２」（１６進数）を加算してカウントする。
同様にして、分周比１／１６とするため、分周選択１ＤＩＶ−ＳＥＬ０、分周選択２ＤＩＶ−ＳＥＬ１を（１、１）として選択し、クロック信号が立ち上がる毎に加算数「１」（１６進数）を加算してカウントする。
分周された信号は、出力端子ＤＩＶ−ＣＫに出力する。
【００１４】
このような条件で設計された回路の例を図３に示す。図で、Ｄ−ＦＦおよびその入力、出力を、下位のビットから（Ｄ−ＦＦ０、Ｄ０、Ｑ０）、（Ｄ−ＦＦ１、Ｄ１、Ｑ１）、（Ｄ−ＦＦ２、Ｄ２、Ｑ２）、（Ｄ−ＦＦ３、Ｄ３、Ｑ３）とする。図では、分周選択１ＤＩＶ−ＳＥＬ０、分周選択２ＤＩＶ−ＳＥＬ１で分周比をデコードする。そして各分周比に応じた加算数が加算され、カウンタでカウントされる。なお、セレクタやカウンタの回路を図上では分離していない。
【００１５】
この回路から、各分周比に応じたカウンタの入出力の関係を図４に示した。出力は全て
最上位のビットに対応するＤ−ＦＦ３から出力される。これから、各分周比に応じてカウンタが動作し、分周された信号が出力されることが解る。この回路の論理シミュレーション結果を図５に示した。図５の（ａ）、（ｂ）、（ｃ）、（ｄ）が、それぞれ分周比１／２、１／４、１／８、１／１６に対応した結果である。図では、クロックＣＬＫと分周回路の出力ＤＩＶ−ＣＫを示している。さらに、カウンタの出力ＣＯＵＮＴも示しており、それぞれビット（波形）と共に加算された数も示している。１／２分周ではクロックの立ち上がりで＋８（１６進数）を加算しているので、０、８、０、８・・・の繰り返し。１／４分周では＋４で加算しているので、０、４、８、ｃ、０、４、８、ｃ、・・・と繰り返している。１／８では＋２で、０、２、４、６、８、ａ、ｃ、ｅ、０、２、４、・・・。１／１６では、＋１で、１、２、３、４、〜ｄ、ｅ、ｆ、０、１、２、３・・・となっている。
【００１６】
このように、図３の回路は、所望の分周比を選択するセレクタ機能を有し、４ビットカウンタが、分周比に対応した加算数を加算してカウントする機能を有するクロック分周回路となっている。
【００１７】
以上で述べたように、本願発明のクロック分周回路では、各分周比に応じた出力が最上位のカウンタからそれぞれ出力されるので、分周比によらず一定のタイミングで出力されるクロック分周回路とすることができる。
【符号の説明】
【００１８】
１・・・クロック分周回路
２・・・ｎビットカウンタ
３・・・加算数
４・・・セレクタ
１１・・・クロック分周回路
１２・・・カウンタ
１３・・・デコーダ
１４・・・セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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