(57)【要約】【課題】ＳＲＡＭセルやセンスアンプの駆動トランジスタのしきい値電圧（Ｖｔｈ）を補正することを可能とする技術を提供する。【解決手段】データを保持するラッチ回路と、データを伝送する信号線とを備える半導体装置を構成する。ラッチ回路は、第１インバータと、第２インバータとを具備する。第１、第2インバータのそれぞれの出力からビット線（ＢＬ０、ＢＬ１）やセンスアンプ信号線（ＳＡ０、ＳＡ０Ｂ）を経由してＧＮＤへ至る電気的経路を備え、その電気的経路は、第１のトランジスタを備えるものとする。そして、Ｖｔ補正モードには、第１インバータまたは第２インバータの一方のＨｉｇｈレベルを供給し他方にＬｏｗレベルを供給することで、第１のトランジスタにより電気的経路を導通する。【選択図】図２
2013058292.tif 000002
【特許請求の範囲】
【請求項１】
データを保持するラッチ回路と、
前記データを伝送する信号線と
を備え、
前記ラッチ回路は、
第１電源電圧供給端と第１制御電圧供給端との間に配置された第１インバータと、
第２電源電圧供給端と第２制御電圧供給端との間に配置された第２インバータと、
を具備し、
前記第１インバータは、
前記第１制御電圧供給端と前記第１インバータの出力にそれぞれソース、ドレインが接続された第１のＮＭＯＳトランジスタを有し、
前記第２インバータは、
前記第２制御電圧供給端と前記第２インバータの出力にそれぞれソース、ドレインが接続された第２のＮＭＯＳトランジスタを有し、
前記第１インバータと前記第２インバータのそれぞれの前記出力から前記信号線を経由して第１電圧供給端へ至る電気的経路を備え、
前記電気的経路は、第１のトランジスタを備え、
第１のモード時には、前記第１制御電圧供給端に第２制御電圧供給端および第１電圧供給端より高い電圧を印加され、前記第１のトランジスタにより前記電気的経路を導通する
半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
前記ラッチ回路は、
センスアンプに設けられ、
前記信号線は、
前記センスアンプから出力されるデータを伝送するディジット線で構成され、
前記第１のトランジスタは、
接地電圧を供給する接地端と前記ディジット線との間に配置される
半導体記憶装置。
【請求項３】
請求項１または２に記載の半導体記憶装置において、さらに、
センスアンプ選択信号に応答して活性化するスイッチと前記第１のトランジスタとを備えるセンスアンプ電源制御回路を具備し、
前記第１インバータは、
第１データ出力ノードと、
第１データ入力ノードと、
前記第１制御電圧供給端と前記第１データ出力ノードとの間に配置された第１駆動トランジスタと、
前記第１電源電圧供給端と前記第１データ出力ノードとの間に配置された第２駆動トランジスタと
を備え、
前記第２インバータは、
第２データ出力ノードと、
第２データ入力ノードと、
前記第２制御電圧供給端と前記第２データ出力ノードとの間に配置された第３駆動トランジスタと
前記第２電源電圧供給端と前記第２データ出力ノードとの間に配置された第４駆動トランジスタと
を備え、
前記第２データ入力ノードは、前記第１データ出力ノードに接続され、
前記第１データ入力ノードは、前記第２データ出力ノードに接続され、
前記スイッチは、
前記センスアンプ選択信号に応答して、前記第１制御電圧供給端と前記第１駆動トランジスタとを接続するとともに、前記第２制御電圧供給端と前記第３駆動トランジスタとを接続し、
前記第１のトランジスタは、
前記第１制御電圧供給端に接続されるゲートを有し、前記第１制御電圧供給端から供給される電圧に応答して接地端と前記ディジット線とを接続し、
前記電気的経路は、
前記第１制御電圧供給端に供給される電圧に応答して、前記第１制御電圧供給端の電圧と前記第２制御電圧供給端の電圧との差に依存して、前記第１制御電圧供給端から前記第１駆動トランジスタへ流れる電流を、前記第１データ出力ノードを介して前記第１のトランジスタへ供給する
半導体記憶装置。
【請求項４】
請求項３に記載の半導体記憶装置において、
前記電気的経路は、
前記第１制御電圧供給端にＨｉｇｈレベルの電圧が印加され前記第２制御電圧供給端にＬｏｗレベルの電圧が印加されるとき、前記第１制御電圧供給端に供給される電圧に応答して、第１制御電圧供給端から流れ込む電流を、前記第１のトランジスタを介して前記接地端に供給する
半導体記憶装置。
【請求項５】
請求項３または４の何れか一項に記載の半導体記憶装置において、
前記センスアンプの前記ラッチ回路に備えられたトランジスタの閾値電圧を補正する閾値補正モードと、
前記センスアンプを通常動作で動作させる通常モードと、
を有し、
前記閾値補正モードのときに、前記第１制御電圧供給端にＨｉｇｈレベルの電圧が印加され前記第２制御電圧供給端にＬｏｗレベルの電圧が印加され、
前記通常モードのときに、前記第１制御電圧供給端と前記第２制御電圧供給端との各々にＬｏｗレベルの電圧が印加される
半導体記憶装置。
【請求項６】
請求項５に記載の半導体記憶装置において、さらに、
前記閾値補正モードのときに、前記第１制御電圧供給端にＨｉｇｈレベルの電圧を印加し、前記第２制御電圧供給端にＬｏｗレベルの電圧を印加する電源制御回路を備える
半導体記憶装置。
【請求項７】
請求項１に記載の半導体記憶装置において、
前記ラッチ回路は、
ＳＲＡＭセルアレイに配置されるＳＲＡＭセルに設けられ、
前記信号線は、
前記ＳＲＡＭセルから出力されるデータを伝送するビット線で構成され、
前記第１のトランジスタは、
ワード線に接続されるゲートを有するアクセストランジスタで構成される
半導体記憶装置。
【請求項８】
請求項７に記載の半導体記憶装置において、
前記第１インバータは、
第１データ出力ノードと、
第１データ入力ノードと、
前記第１制御電圧供給端と前記第１データ出力ノードとの間に配置された第１駆動トランジスタと、
前記第１電源電圧供給端と前記第１データ出力ノードとの間に配置された第２駆動トランジスタと
を備え、
前記第２インバータは、
第２データ出力ノードと、
第２データ入力ノードと、
前記第２制御電圧供給端と前記第２データ出力ノードとの間に配置された第３駆動トランジスタと
前記第２電源電圧供給端と前記第２データ出力ノードとの間に配置された第４駆動トランジスタと
を備え、
前記第２データ入力ノードは、前記第１データ出力ノードに接続され、
前記第１データ入力ノードは、前記第２データ出力ノードに接続され、
前記電気的経路は、
前記第１制御電圧供給端に供給される電圧に応答して、前記第１制御電圧供給端の電圧と前記第２制御電圧供給端の電圧との差に依存して、前記第１制御電圧供給端から前記第１駆動トランジスタへ流れる電流を、前記第１データ出力ノードを介して前記アクセストランジスタへ供給する
半導体記憶装置。
【請求項９】
請求項８に記載の半導体記憶装置において、
前記電気的経路は、
前記第１制御電圧供給端にＨｉｇｈレベルの電圧が印加され、前記第２制御電圧供給端にＬｏｗレベルの電圧が印加されるとき、前記ワード線の電圧に応答して、第１制御電圧供給端から流れ込む電流を、前記アクセストランジスタを介して前記ビット線に供給する
半導体記憶装置。
【請求項１０】
請求項８または９に記載の半導体記憶装置において、さらに、
電源制御回路と、
電源セレクタと
を備え、
前記電源制御回路は、
前記ＳＲＡＭセルの前記ラッチ回路に備えられたトランジスタの閾値を補正する閾値補正モードのときに、閾値補正モード制御信号を出力し、
前記電源セレクタは、
前記閾値補正モード制御信号に応答して、前記第１制御電圧供給端にＨｉｇｈレベルの電圧を印加し、前記第２制御電圧供給端にＬｏｗレベルの電圧を印加し、
前記アクセストランジスタは、
前記閾値補正モードのときに、前記ワード線の電圧に応答して、前記第１データ出力ノードと前記ビット線とを接続する
半導体記憶装置。
【請求項１１】
請求項１０に記載の半導体記憶装置において、
前記電源制御回路は、
前記ＳＲＡＭセルに通常の動作を実行させる通常モードのときに、通常モード制御信号を出力し、
前記電源セレクタは、
前記通常モード信号に応答して、前記第１制御電圧供給端と前記第２制御電圧供給端との各々にＬｏｗレベルの電圧を印加する
半導体記憶装置。
【請求項１２】
請求項８から１１の何れか一項に記載の半導体記憶装置において、さらに、
前記ＳＲＡＭセルアレイに対するデータリテンション試験を実行する閾値補正制御部と、
フェイルビットメモリと
を備え、
前記閾値補正制御部は、
前記データリテンション試験を実行することによって得られた実行結果に基づいて、前記ＳＲＡＭセルアレイの不良セルを特定し、前記不良セルを示す不良セル情報を生成し、
前記フェイルビットメモリは、
前記不良セル情報を保持する
半導体記憶装置。
【請求項１３】
請求項８から１１の何れか一項に記載の半導体記憶装置において、さらに、
外部に設けられたテスタとのデータ通信可能な端子と、
前記ＳＲＡＭセルアレイに対するデータリテンション試験を実行する閾値補正制御部と
を備え、
前記閾値補正制御部は、
前記データリテンション試験を実行することによって得られた実行結果に基づいて、前記ＳＲＡＭセルアレイの不良セルを特定し、前記不良セルを示す不良セル情報を、前記端子を介して前記テスタに供給し、
前記テスタから供給される命令に応答して、前記ＳＲＡＭセルの前記ラッチ回路に備えられたトランジスタの閾値を補正する閾値補正モードに移行する
半導体記憶装置。
【請求項１４】
請求項８から１１の何れか一項に記載の半導体記憶装置において、さらに、
前記ＳＲＡＭセルアレイに対するデータリテンション試験を実行する閾値補正制御部を備え、
前記ＳＲＡＭセルアレイは、
第１ＳＲＡＭマクロと第２ＳＲＡＭマクロとを含み、
前記閾値補正制御部は、
前記第１ＳＲＡＭマクロに対する前記データリテンション試験を実行することによって得られた実行結果に基づいて、前記第１ＳＲＡＭマクロの不良セルを特定し、前記不良セルを示す不良セル情報を生成し、
前記第２ＳＲＡＭマクロは、
前記不良セル情報を保持する
半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、スタティックランダムアクセスメモリ（ＳＲＡＭ：Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の記憶セルやセンスアンプのような、ラッチ回路を使用した半導体記憶装置に関する。
【背景技術】
【０００２】
モバイル機器の発達に伴い、半導体記憶装置に対する低電力化の要求が高まっている。これまでの半導体記憶装置では、例えば、スタンバイリーク電流を削減するために、待機時において記憶されたデータを保持した状態で全体の電源電圧を下げるような制御が行われる。半導体記憶装置において、データの記憶を司る機能ブロックとして、スタティックランダムアクセスメモリ（ＳＲＡＭ：  Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が主に用いられる。ＳＲＡＭには、メモリセルアレイに配置された複数の記憶セル（ＳＲＡＭセル）やセンスアンプなどが備えられている。ＳＲＡＭは、プロセス互換性の高さから、これまでＣＰＵをはじめとした各種機能ブロックと共に様々な半導体記憶装置に搭載されてきた。
【０００３】
また、近年のプロセスの微細化に伴い、半導体記憶装置の省面積化や電源電圧の低電圧化が急速に進んでいる。そのようなプロセスの微細化に起因して、例えば、ＳＲＡＭセルやセンスアンプのような、ラッチ回路を備えた半導体記憶装置では、回路を構成している各トランジスタの特性ばらつきや、電源電圧の低電圧化によって、安定な特性をもつ回路を設計することが非常に困難になってきている。ＳＲＡＭセルやセンスアンプのような、ラッチ回路を備えた半導体記憶装置を、安定な特性をもつように設計する技術が求められる（例えば、特許文献１、２参照）。
【０００４】
特許文献１には、フリップフロップ型のメモリセルの動作マージンを拡大することを目的とした技術が記載されている。その特許文献１には、ハイデータとローデータを対で保持するクロスカップル接続された２つのインバータ及び２つのアクセストランジスタを有したメモリセルと、複数のワード線と複数のビット線とを備えた半導体記憶装置に関する技術が記載されている。特許文献１に記載の技術では、複数のワード線のうち、選択されたワード線の電圧を、ローデータを保持するローデータ保持電源の読み出し動作時以外における電圧と、アクセストランジスタの閾値電圧とを足した電圧よりも低い電圧にすることで、メモリセルの動作マージンの拡大を実現している。
【０００５】
特許文献２には、不揮発性ＳＲＡＭセルに関する技術が記載されている。その特許文献２には、ＣＭＯＳにより形成された２つのクロスカップル型インバータを有するＳＲＡＭセルと、記憶セルに不揮発性特性を追加するためにＳＲＡＭセルと一体化された第１及び第２のカルコゲン素子とを備えた不揮発性ＳＲＡＭセルに関する技術が記載されている。その不揮発性ＳＲＡＭセルにおいて、ＰＣＭ抵抗は、ＳＥＴ状態及びＲＥＳＥＴ状態にプログラムされる。そして、電源投入時に、ＳＲＡＭセルが、ＰＣＭセルに含まれるデータを保持することで、不揮発性ＳＲＡＭセルとしての機能を提供している。
【０００６】
さらに、近年のＣＭＯＳプロセスの微細化に伴い、ＳＲＡＭセルやセンスアンプを構成するトランジスタにおいて、サブスレショルド電流、ゲートリーク電流、ＧＩＤＬなどのリーク電流が増加している。例えば、ＳＲＡＭなどでは、待機時にＳＲＡＭセルの電源電圧をできるだけ低い電圧まで下げることが求められる。一方で、ＳＲＡＭセルを構成するトランジスタにおいて、リーク電流だけでなく素子バラツキが増加しており、ＳＲＡＭセルの電源電圧を下げた場合に記憶データが反転しやすくなり、一定電圧以下に電源電圧（データリテンション電圧）を下げることができなかった。
【０００７】
トランジスタのしきい値電圧（Ｖｔｈ）の変動を補正することで、データリテンション電圧を下げることを可能とする技術が知られている（例えば、非特許文献１、２参照）。非特許文献１には、しきい値電圧（Ｖｔｈ）変動の大きいトランジスタに製造後にホットエレクトロンをゲート絶縁膜に注入することでしきい値電圧（Ｖｔｈ）変動を補正する技術が開示されている。その非特許文献１の技術では、はじめに、ＳＲＡＭセルの電源電圧を十分に低い電圧まで下げることで、しきい値電圧（Ｖｔｈ）の低いＮＭＯＳトランジスタがオンするように、ＳＲＡＭセルの記憶データがセットされる。次いで、電源電圧を十分に高い電圧まで上げることで、しきい値電圧（Ｖｔｈ）の低いＮＭＯＳトランジスタにおいて、Ｓｕｂｓｔｒａｔｅ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎが注入されている。
【０００８】
また、非特許文献２には、ＳＲＡＭセルのアクセストランジスタのしきい値電圧（Ｖｔｈ）変動を製造後に補正する技術が開示されている。その非特許文献２の技術では、ＳＲＡＭセルの電源電圧を十分に低い電圧まで下げてしきい値電圧（Ｖｔｈ）の低いＮＭＯＳトランジスタがオンするようにＳＲＡＭセルの記憶データを変化させた後に、電源電圧を十分に高い電圧まで上げている。次いで、ビット線対の電圧を共に基板の電圧（ＧＮＤ）まで下げて、ワード線の電圧をＳＲＡＭセルの電源電圧とＧＮＤ電圧の中間程度まで上げる。これにより、ＳＲＡＭセルのアクセストランジスタにおいて、ゲート絶縁膜にＤｒａｉｎ  Ａｖａｌａｎｃｈｅ  Ｈｏｔ  Ｃａｒｒｉｅｒが注入される。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００８−１７６９０７号公報
【特許文献２】特開２０１１−８１８９６号公報
【非特許文献】
【００１０】
【非特許文献１】“Ｐｏｓｔ−Ｆａｂｒｉｃａｔｉｏｎ  Ｓｅｌｆ−Ｃｏｎｖｅｒｇｅｎｃｅ  Ｓｃｈｅｍｅ  ｆｏｒ  Ｓｕｐｐｒｅｓｓｉｎｇ  Ｖａｒｉａｂｉｌｉｔｙ  ｉｎ  ＳＲＡＭ  Ｃｅｌｌｓ  ａｎｄ  Ｌｏｇｉｃ  Ｔｒａｎｓｉｓｔｏｒｓ、”  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  ２００９
【非特許文献２】“７０％  Ｒｅａｄ  Ｍａｒｇｉｎ  Ｅｎｈａｎｃｅｍｅｎｔ  ｂｙ  ＶＴＨ  Ｍｉｓｍａｔｃｈ  Ｓｅｌｆ−Ｒｅｐａｉｒ  ｉｎ  ６Ｔ−ＳＲＡＭ  ｗｉｔｈ  Ａｓｙｍｍｅｔｒｉｃ  Ｐａｓｓ  Ｇａｔｅ  Ｔｒａｎｓｉｓｔｏｒ  ｂｙ  Ｚｅｒｏ  Ａｄｄｉｔｉｏｎａｌ  Ｃｏｓｔ、  Ｐｏｓｔ−Ｐｒｏｃｅｓｓ、  Ｌｏｃａｌ  Ｅｌｅｃｔｒｏｎ  Ｉｎｊｅｃｔｉｏｎ、”  ＶＬＳＩ  Ｃｉｒｃｕｉｔ  ２０１０
【発明の概要】
【発明が解決しようとする課題】
【００１１】
非特許文献１に記載の技術では、１回の操作でセルアレイに配置された全てのＳＲＡＭセルのしきい値電圧（Ｖｔｈ）補正を行うことが可能である。しかしながら、しきい値電圧（Ｖｔｈ）補正を行うＳＲＡＭセルを選択することができないため、補正を行う必要の無いＳＲＡＭセルに対してもホットエレクトロンを注入してしまう。
また、非特許文献２に記載の技術では、ワード線の制御とビット線対の制御によって、しきい値電圧（Ｖｔｈ）補正を行うＳＲＡＭセルを選択し、アクセストランジスタのしきい値電圧（Ｖｔｈ）補正をすることが可能である。しかしながら、しきい値電圧（Ｖｔｈ）補正の対象となるトランジスタは、アクセストランジスタのみに限定されてしまう。
【００１２】
本発明は、ＳＲＡＭセルアレイや複数のセンスアンプの中から少なくとも１個のＳＲＡＭセルまたはセンスアンプを選択して、その選択された回路の駆動トランジスタのしきい値電圧（Ｖｔｈ）を補正することを可能とする技術を提供するものである。
【課題を解決するための手段】
【００１３】
以下に、［発明を実施するための形態］で使用される番号を用いて、［課題を解決するための手段］を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１４】
上記の課題を解決するために、データを保持するラッチ回路（１１）（２６）と、データを伝送する信号線（ＢＬ０、ＢＬ１）（ＳＡ０、ＳＡ０Ｂ）と、を備える半導体装置を構成する。ラッチ回路（１１）（２６）は、第１電源電圧供給端（ＶＤＤ）と第１制御電圧供給端（ＶＳＳ０）（ＳＡＮ０）との間に配置された第１インバータ（Ｐ１１とＮ１１とからなるインバータ、２６ａ）と、第２電源電圧供給端（ＶＤＤ）と第２制御電圧供給端（ＶＳＳ１）（ＳＡＮ１）との間に配置された第２インバータ（Ｐ１２とＮ１２とから成るインバータ、２６ｂ）とを具備する。
第１インバータは、第１制御電圧供給端（ＶＳＳ０）（ＳＡＮ０）と第１インバータ（Ｐ１１とＮ１１とからなるインバータ、２６ａ）の出力にそれぞれソース、ドレインが接続された第１のＮＭＯＳトランジスタ（Ｎ１１）（ＮＤ１）を有する。また、第２インバータは、第２制御電圧供給端（ＶＳＳ１）（ＳＡＮ１）と第２インバータ（Ｐ１２とＮ１２とから成るインバータ、２６ｂ）の出力にそれぞれソース、ドレインが接続された第２のＮＭＯＳトランジスタ（Ｎ１２）（ＮＤ２）を有する。
ここにおいて、第１インバータと第２インバータのそれぞれの出力から信号線（ＢＬ０、ＢＬ１）（ＳＡ０、ＳＡ０Ｂ）を経由して第１電圧供給端（ＧＮＤ）（ＢＬ０、ＢＬ１）へ至る電気的経路を備え、電気的経路は、第１のトランジスタ（Ｎ１９、Ｎ２０、ＮＡ１、ＮＡ２）を備え、第１のモード時（Ｖｔ補正モード）には、第１制御電圧供給端（ＶＳＳ０）（ＳＡＮ０）に第２制御電圧供給端（ＶＳＳ１）（ＳＡＮ１）および第１電圧供給端（ＧＮＤ）（ＢＬ０、ＢＬ１）より高い電圧を印加され、第１のトランジスタにより電気的経路を導通する。
【００１５】
そのラッチ回路が、センスアンプに設けられた回路の場合、そのセンスアンプから出力されるデータを伝送するディジット線が上述の信号線の機能を提供し、第１のトランジスタが、接地電圧を供給する接地端と前記ディジット線との間に配置され、閾値補正用のトランジスタとしての機能を提供する。
【００１６】
さらに、センスアンプ電源制御回路を設けても良い。そのセンスアンプ電源制御回路には、センスアンプ選択信号（ＥＱＢ）に応答して活性化するスイッチ（Ｎ１７、Ｎ１８）と、上述の第１のトランジスタとを配置する。このとき、そのスイッチは、センスアンプ選択信号に応答して、第１制御電圧供給端と第１インバータのＮｃｈトランジスタとを接続するとともに、第２制御電圧供給端と第２インバータのＮｃｈトランジスタとを接続する。また、第１のトランジスタは、第１制御電圧供給端に接続されるゲートを有するものとし、第１制御電圧供給端から供給される電圧に応答して接地端と前記ディジット線とを接続する。
【００１７】
そのラッチ回路が、ＳＲＡＭセルアレイに配置されるＳＲＡＭセルに設けられる場合、ＳＲＡＭセルから出力されるデータを伝送するビット線によって、上述の信号線が構成されえる。また、ワード線に接続されるゲートを有するアクセストランジスタが、上述の第１のトランジスタと同様の役割を提供する。
【００１８】
このＳＲＡＭセルにおいては、第１インバータは、第１データ出力ノードと、第１データ入力ノードと、第１制御電圧供給端と第１データ出力ノードとの間に配置された第１駆動トランジスタと、第１電源電圧供給端と第１データ出力ノードとの間に配置された第２駆動トランジスタとを備える構成である。また、第２インバータは、第２データ出力ノードと、第２データ入力ノードと、第２制御電圧供給端と第２データ出力ノードとの間に配置された第３駆動トランジスタと、第２電源電圧供給端と第２データ出力ノードとの間に配置された第４駆動トランジスタとを備える構成である。その第２データ入力ノードは、第１データ出力ノードに接続され、第１データ入力ノードは、第２データ出力ノードに接続されている。ここにおいて、電気的経路（電流経路）は、第１制御電圧供給端に供給される電圧に応答して、第１制御電圧供給端の電圧と第２制御電圧供給端の電圧との差に依存して、第１制御電圧供給端から第１駆動トランジスタへ流れる電流を、第１データ出力ノードを介してアクセストランジスタへ供給する。
【発明の効果】
【００１９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、本願発明によって、ＳＲＡＭセルアレイや複数のセンスアンプの中から少なくとも１個のＳＲＡＭセルまたはセンスアンプを選択して、その選択された回路の駆動トランジスタのしきい値電圧（Ｖｔｈ）を補正することが可能となる。
【図面の簡単な説明】
【００２０】
【図１】図１は、本願発明の半導体記憶装置１の第１実施形態の構成を例示するブロック図である。
【図２】図２は、センスアンプインバータラッチ回路１１の構成を例示する回路図である。
【図３】図３は、センスアンプ活性化回路１２の構成を例示する回路図である。
【図４】図４は、センスアンプ電源制御回路１３の構成を例示する回路図である。
【図５】図５は、本実施形態の半導体記憶装置１のしきい値電圧（Ｖｔｈ）補正を行う場合の動作を例示するタイミングチャートである。
【図６Ａ】図６Ａは、本実施形態の作用効果を概念的に例示する概念図である。
【図６Ｂ】図６Ｂは、本実施形態の作用効果を概念的に例示する概念図である。
【図７】図７は、半導体記憶装置１の第２実施形態の構成を例示するブロック図である。
【図８】図８は、電源制御機能付きセンスアンプ活性化回路ブロック９の構成を例示する回路図である。
【図９】図９は、通常読みだし動作を行う場合の動作を例示するタイミングチャートである。
【図１０】図１０は、しきい値電圧補正を行う場合の動作を例示するタイミングチャートである。
【図１１】図１１は、第３実施形態の半導体記憶装置１の構成を例示するブロック図である。
【図１２】図１２は、メモリセルアレイ２１に設けられたメモリセル２７の構成を例示する回路図である。
【図１３】図１３は、電源セレクタブロック２４の構成を例示する回路図である。
【図１４】図１４は、第３実施形態の半導体記憶装置１のしきい値電圧補正を行う場合の動作を例示するタイミングチャートである。
【図１５Ａ】図１５Ａは、本実施形態の作用効果を概念的に例示する概念図である。
【図１５Ｂ】図１５Ｂは、本実施形態の作用効果を概念的に例示する概念図である。
【図１６】図１６は、第４実施形態の半導体記憶装置１の構成を例示するブロック図である。
【図１７】図１７は、第４実施形態の半導体記憶装置１の動作を例示するフローチャートである。
【図１８】図１８は、データリテンション試験の動作を例示するフローチャートである。
【図１９】図１９は、不良セルのしきい値電圧補正の動作を例示するフローチャートである。
【図２０】図２０は、第５実施形態の半導体記憶装置１の構成を例示するブロック図である。
【図２１】図２１は、第６実施形態の半導体記憶装置１の構成を例示するブロック図である。
【発明を実施するための形態】
【００２１】
［第１実施形態］
以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。以下に述べる第１、第２実施形態では、本願発明の技術をセンスアンプに適用した場合を例示する。
【００２２】
図１は、本願発明の半導体記憶装置１の第１実施形態の構成を例示するブロック図である。図１に示されているように、第１実施形態の半導体記憶装置１はＳＲＡＭセルアレイ２と、ワード線ドライバ３と、センスアンプインバータラッチ回路ブロック４と、センスアンプ活性化回路ブロック５と、センスアンプ制御回路ブロック６と、センスアンプ電源制御回路ブロック７と、電源制御ブロック８とを備えている。ＳＲＡＭセルアレイ２は、複数のワード線ＷＬと、複数のセンスアンプ信号線対（非反転センスアンプ信号線ＳＡ０、反転センスアンプ信号線ＳＡ０Ｂ）とに接続されている。
なお、ＳＲＡＭセルアレイ２は、いわゆる通常のメモリセルで構成される。具体的には後述のメモリセル２７の電源配線網ＶＳＳ０、ＶＳＳ１ともに基板電圧ＧＮＤに接続されている構成である。また、本願では、ＳＲＡＭセルアレイ２は、ビット線セレクタ（不図示）を備えるものとする。ＳＲＡＭが通常動作時には、このビット線セレクタは、複数のビット線の組（図１１にあってはビット線ＢＬ０、ＢＬ１）を後述する１つのセンスアンプ信号線ＳＡ０、ＳＡ０Ｂの組に割り当て、割り当てられたビット線の組を１つのセンスアンプ信号線ＳＡ０、ＳＡ０Ｂの組に電気的に接続する。ビット線セレクタは、ワード線ドライバ３またはセンスアンプ制御回路ブロック６によりこの割り当てを行う。また、本実施の形態ではセンスアンプインバータラッチ回路ブロック４と、センスアンプ活性化回路ブロック５とによりセンスアンプが構成される。
【００２３】
ワード線ドライバ３は、複数のワード線ＷＬの中から選択された１個のワード線ＷＬを活性化する。センスアンプインバータラッチ回路ブロック４は、複数のセンスアンプ信号線対（非反転センスアンプ信号線ＳＡ０、反転センスアンプ信号線ＳＡ０Ｂ）を介して、ＳＲＡＭセルに対するデータの入出力を行う。センスアンプ活性化回路ブロック５は、センスアンプイネーブル信号線ＳＡＥと非反転イコライザ信号線ＥＱの電圧に応答して、センスアンプのラッチ回路を活性化する。
【００２４】
センスアンプ制御回路ブロック６は、センスアンプ活性化回路ブロック５とセンスアンプ電源制御回路ブロック７との動作を制御するための制御信号を、対応する各信号線（センスアンプイネーブル信号線ＳＡＥ、非反転イコライザ信号線ＥＱ、反転イコライザ信号線ＥＱＢ）に出力する。センスアンプ電源制御回路ブロック７は、反転イコライザ信号線ＥＱＢから供給される信号に応答して、センスアンプの各ノード（非反転センスアンプ信号線ＳＡ０、反転センスアンプ信号線ＳＡ０Ｂ、第１センスアンプ駆動線ＳＡＮ０、第２センスアンプ駆動線ＳＡＮ１）の電圧を制御する。電源制御ブロック８は、センスアンプ電源制御回路ブロック７を制御するための制御信号（電源選択信号ＥＮ１、電源選択信号ＥＮ２）を出力する。
【００２５】
図２は、センスアンプインバータラッチ回路１１の構成を例示する回路図である。センスアンプインバータラッチ回路ブロック４には、少なくとも一つのセンスアンプインバータラッチ回路１１が備えられている。図２に示されているように、センスアンプインバータラッチ回路１１は、第１インバータ側ＰチャネルトランジスタＰ１１と第１インバータ側ＮチャネルトランジスタＮ１１とによって構成されたインバータ（第１インバータ）と、第２インバータ側ＰチャネルトランジスタＰ１２と第２インバータ側ＮチャネルトランジスタＮ１２とによって構成されたインバータ（第２インバータ）とを備えている。その第１インバータと第２インバータとによって、ラッチ回路が構成されている。第１インバータ側ＮチャネルトランジスタＮ１１のソース端子は、第１センスアンプ駆動線ＳＡＮ０に接続されている。第２インバータ側ＮチャネルトランジスタＮ１２のソース端子は、第２センスアンプ駆動線ＳＡＮ１に接続されている。また、第１インバータの出力端は、非反転センスアンプ信号線ＳＡ０に接続されている。同様に、第２インバータの出力端は、反転センスアンプ信号線ＳＡ０Ｂに接続されている。
【００２６】
図３は、センスアンプ活性化回路１２の構成を例示する回路図である。センスアンプ活性化回路ブロック５には、少なくとも一つのセンスアンプ活性化回路１２が備えられている。図３に示されているように、センスアンプ活性化回路１２は、活性化トランジスタＮ１４と、活性化トランジスタＮ１５と、イコライズトランジスタＮ１６とを備えている。活性化トランジスタＮ１４と活性化トランジスタＮ１５は、センスアンプイネーブル信号線ＳＡＥからの信号に応答して動作する。イコライズトランジスタＮ１６のゲートは非反転イコライザ信号線ＥＱに接続され、イコライズトランジスタＮ１６は、非反転イコライザ信号線ＥＱからの信号に応答して動作する。本実施形態の半導体記憶装置１において、ＳＲＡＭセルアレイ２を通常動作させるときには、イコライズトランジスタＮ１６を活性化（ＯＮ）させ、しきい値電圧（Ｖｔｈ）補正を行うときには、イコライズトランジスタＮ１６の非活性化（ＯＦＦ）させる。
【００２７】
図４は、センスアンプ電源制御回路１３の構成を例示する回路図である。センスアンプ電源制御回路ブロック７には、少なくとも一つのセンスアンプ電源制御回路１３が備えられている。図４に示されているように、センスアンプ電源制御回路１３は、活性化トランジスタＮ１７と、活性化トランジスタＮ１８と、しきい値補正用トランジスタＮ１９と、しきい値補正用トランジスタＮ２０とを備えている。活性化トランジスタＮ１７のゲートと活性化トランジスタＮ１８のゲートは、反転イコライザ信号線ＥＱＢに接続されている。活性化トランジスタＮ１７と活性化トランジスタＮ１８は、反転イコライザ信号線ＥＱＢから供給される信号に応答して動作する。
【００２８】
しきい値補正用トランジスタＮ１９のゲートには、電源選択信号ＥＮ１が供給される。しきい値補正用トランジスタＮ１９は、その電源選択信号ＥＮ１に応答して動作する。同様に、しきい値補正用トランジスタＮ２０のゲートには、電源選択信号ＥＮ２が供給される。しきい値補正用トランジスタＮ２０は、その電源選択信号ＥＮ２に応答して動作する。なお、本明細書の複数の実施形態では、しきい値補正用トランジスタ（Ｎ１９、Ｎ２０）がＭＯＳトランジスタで構成されている場合を例示しているが、それらをスイッチ機能を有する素子で構成することも可能である。
【００２９】
以下に、第１実施形態の半導体記憶装置１の動作について説明を行う。第１実施形態の半導体記憶装置１において、センスアンプで通常読みだし動作を行う場合、電源制御ブロック８は、電源選択信号ＥＮ１、ＥＮ２を共にＬｏｗレベルに制御する。これにより、第１センスアンプ駆動線ＳＡＮ０、及び第２センスアンプ駆動線ＳＡＮ１には、基板電圧ＧＮＤが供給される。
【００３０】
本実施形態の半導体記憶装置１に対して、センスアンプを構成するトランジスタのしきい値電圧（Ｖｔｈ）補正を行う場合、電源制御ブロック８は、電源選択信号ＥＮ１、ＥＮ２のどちらか一方をＨｉｇｈレベル（例えば、電源電圧ＶＤＤ）に制御する。電源選択信号ＥＮ１、ＥＮ２のどちらか一方をＨｉｇｈレベルにすることによって、第１センスアンプ駆動線ＳＡＮ０、または第２センスアンプ駆動線ＳＡＮ１の一方が、電源電圧ＶＤＤを出力する。
【００３１】
図５は、本実施形態の半導体記憶装置１のしきい値電圧（Ｖｔｈ）補正を行う場合の動作を例示するタイミングチャートである。図５は、電源選択信号ＥＮ１をＨｉｇｈレベルにする場合の動作を例示している。図５を参照すると、電源選択信号ＥＮ１の電圧が、基板電圧ＧＮＤから電源電圧ＶＤＤまで上昇している。これに伴い非反転センスアンプ信号線ＳＡ０に接続される全てのセンスアンプインバータラッチ回路１１において、第１インバータ側ＮチャネルトランジスタＮ１１のドレイン端子、すなわち入出力ノードの一方（入出力ノード１５）がＬｏｗレベルに固定される。また、非反転センスアンプ信号線ＳＡ０に接続されている全てのセンスアンプインバータラッチ回路１１において、入出力ノードのもう一方（入出力ノード１６）がＨｉｇｈレベルに固定される。
【００３２】
次いで、しきい値電圧（Ｖｔｈ）補正を行うセンスアンプインバータラッチ回路１１において、反転イコライザ信号線ＥＱＢの電圧を電源電圧まで上昇させて、センスアンプ信号線対（第１センスアンプ駆動線ＳＡＮ０、第２センスアンプ駆動線ＳＡＮ１）の一方のセンスアンプ信号線（第２センスアンプ駆動線ＳＡＮ１）をＧＮＤ電圧まで放電する。
【００３３】
これにより、一方の入出力ノードの電圧が、ＨｉｇｈレベルからＶＤＤ／４レベル付近まで低下する。各ノードの電圧がこのように設定されることで、もう一方の第２インバータ側ＮチャネルトランジスタＮ１２において、Ｄｒａｉｎ  Ａｖａｌａｎｃｈｅ  Ｈｏｔ  Ｃａｒｒｉｅｒが注入される。Ｄｒａｉｎ  Ａｖａｌａｎｃｈｅ  Ｈｏｔ  Ｃａｒｒｉｅｒを注入してしきい値電圧（Ｖｔｈ）補正を行うためには、トランジスタのゲート端子に、電源電圧ＶＤＤと基板電圧ＧＮＤの中間の電圧を印加する必要がある。本実施形態の半導体記憶装置１は、しきい値補正用トランジスタＮ１９と第１インバータ側ＮチャネルトランジスタＮ１１を含む電気的経路（電流経路）が形成され、しきい値補正用トランジスタＮ１９と第１インバータ側ＮチャネルトランジスタＮ１１の抵抗分割によって中間の電圧を発生させている。
【００３４】
図６Ａ、図６Ｂは、本実施形態の作用効果を概念的に例示する概念図である。図６Ａ、図６Ｂに示されているように、本実施形態の半導体記憶装置１において、センスアンプを通常動作させる場合としきい値電圧（Ｖｔｈ）補正を行う場合とで、駆動トランジスタＮ１１において電流の流れる方向が変化している。
【００３５】
図６Ａを参照すると、通常のセンスアンプとしての機能を提供する場合、入出力ノード１５が、第１インバータ側ＮチャネルトランジスタＮ１１のドレイン端子になるように、各ノードの電圧を制御する。この場合、第１インバータ側ＮチャネルトランジスタＮ１１と第２インバータ側ＮチャネルトランジスタＮ１２とで正帰還が形成されることから、センスアンプインバータラッチ回路１１は２つの安定状態を有する。
【００３６】
図６Ｂを参照すると、しきい値電圧（Ｖｔｈ）補正を行う場合、第１センスアンプ駆動線ＳＡＮ０を電源電圧ＶＤＤにし、ＳＡ０を基板電圧ＧＮＤにするように各ノードの電圧を制御する。換言すると、入出力ノード１５が、第１インバータ側ＮチャネルトランジスタＮ１１のソース端子となるように各ノードの電圧を制御する。これによって、第１インバータ側ＮチャネルトランジスタＮ１１と第２インバータ側ＮチャネルトランジスタＮ１２とで負帰還が形成されることとなり、安定状態が１つに削減されて、入出力ノード１５の電圧を中間電圧に保持することが可能になる。
【００３７】
これによって、安定的にＤｒａｉｎ  Ａｖａｌａｎｃｈｅ  Ｈｏｔ  Ｃａｒｒｉｅｒを注入することが可能になる。仮に安定状態が２つ存在したままで、入出力ノード１５の電圧を中間電圧に制御しようとする場合、第２インバータ側ＮチャネルトランジスタＮ１２がオンして、入出力ノード１５がＬｏｗレベルに、そして、入出力ノード１６がＨｉｇｈレベルに変化することがあり、Ｄｒａｉｎ  Ａｖａｌａｎｃｈｅ  Ｈｏｔ  Ｃａｒｒｉｅｒを注入するための電圧条件に制御することが困難になる。
【００３８】
上述の実施形態では、センスアンプにおいて、第２インバータ側ＮチャネルトランジスタＮ１２の閾値電圧を補正する場合について説明を行ってきた。上記の実施形態の説明は、本願発明における閾値補正の対象となるトランジスタを第２インバータ側ＮチャネルトランジスタＮ１２に限定するものではない。例えば、第１インバータ側ＮチャネルトランジスタＮ１１のしきい値電圧（Ｖｔｈ）が高い場合には、第２インバータ側ＮチャネルトランジスタＮ１２のしきい値電圧（Ｖｔｈ）を高くするような閾値補正を実行する。第１インバータ側ＮチャネルトランジスタＮ１１のしきい値電圧（Ｖｔｈ）が低い場合には、第１インバータ側ＮチャネルトランジスタＮ１１のしきい値電圧（Ｖｔｈ）を高く制御するような閾値補正を実行する。また、第２インバータ側ＮチャネルトランジスタＮ１２のしきい値電圧（Ｖｔｈ）が高い場合には、第１インバータ側ＮチャネルトランジスタＮ１１のしきい値電圧（Ｖｔｈ）を高く制御するような閾値補正を実行し、第２インバータ側ＮチャネルトランジスタＮ１２のしきい値電圧（Ｖｔｈ）が低い場合には、第２インバータ側ＮチャネルトランジスタＮ１２のしきい値電圧（Ｖｔｈ）を高く制御するような閾値補正を実行する。
【００３９】
さらに、第１インバータ側ＰチャネルトランジスタＰ１１や第２インバータ側ＰチャネルトランジスタＰ１２にばらつきが生じた場合であっても、第１インバータ側ＮチャネルトランジスタＮ１１や第２インバータ側ＮチャネルトランジスタＮ１２の閾値電圧を補正することで、相対的に適切な補正を実現することができる。センスアンプの第１インバータ側ＰチャネルトランジスタＰ１１や第２インバータ側ＰチャネルトランジスタＰ１２のしきい値電圧（Ｖｔｈ）が大きく変動しても、若干歩留まりが低下するだけである。したがって、Ｖｔｈ補正は、僅かに行うだけでよい。具体的には、第１インバータ側ＰチャネルトランジスタＰ１１のしきい値電圧（Ｖｔｈ）が高い場合には、第１インバータ側ＮチャネルトランジスタＮ１１のしきい値電圧（Ｖｔｈ）を若干高く制御するような閾値補正を実行し、第１インバータ側ＰチャネルトランジスタＰ１１のしきい値電圧（Ｖｔｈ）が低い場合には、第２インバータ側ＮチャネルトランジスタＮ１２のしきい値電圧（Ｖｔｈ）を若干高く制御するような閾値補正を実行する。また、第２インバータ側ＰチャネルトランジスタＰ１２のしきい値電圧（Ｖｔｈ）が高い場合には、第２インバータ側ＮチャネルトランジスタＮ１２のしきい値電圧（Ｖｔｈ）を若干高く制御するような閾値補正を実行し、第２インバータ側ＰチャネルトランジスタＰ１２のしきい値電圧（Ｖｔｈ）が低い場合には、第１インバータ側ＮチャネルトランジスタＮ１１のしきい値電圧（Ｖｔｈ）を若干高く制御するような閾値補正を実行する。
【００４０】
［第２実施形態］
以下に、本願発明の第２実施形態について説明を行う。図７は、本願発明の半導体記憶装置１の第２実施形態の構成を例示するブロック図である。第２実施形態の半導体記憶装置１は、電源制御機能付きセンスアンプ活性化回路ブロック９を備えている。電源制御機能付きセンスアンプ活性化回路ブロック９は、センスアンプイネーブル信号線ＳＡＥ２と非反転イコライザ信号線ＥＱとから供給される信号に応答して動作する。その電源制御機能付きセンスアンプ活性化回路ブロック９は、第１実施形態のセンスアンプ活性化回路ブロック５とセンスアンプ電源制御回路ブロック７とによって提供されていた機能を、単一のブロックで実現するための構成を備えている。
【００４１】
図８は、第２実施形態の電源制御機能付きセンスアンプ活性化回路ブロック９の構成を例示する回路図である。第２実施形態の電源制御機能付きセンスアンプ活性化回路ブロック９は、少なくとも一つの電源制御機能付きセンスアンプ活性化回路１４を備えている。その電源制御機能付きセンスアンプ活性化回路１４は、イコライズトランジスタＮ１６と、しきい値補正用トランジスタＮ１９と、しきい値補正用トランジスタＮ２０と、活性化トランジスタＮ２１と、活性化トランジスタＮ２２とを備えている。イコライズトランジスタＮ１６、しきい値補正用トランジスタＮ１９、およびしきい値補正用トランジスタＮ２０は、第１実施形態と同様の構成であり、その動作は第１実施形態と同様である。
【００４２】
図８に示されているように、第２実施形態の電源制御機能付きセンスアンプ活性化回路１４に設けられた活性化トランジスタＮ２１のゲートは、センスアンプイネーブル信号線ＳＡＥ２に接続されている。活性化トランジスタＮ２１のドレインは、第１センスアンプ駆動線ＳＡＮ０に接続され、活性化トランジスタＮ２１のソースは、しきい値補正用トランジスタＮ１９のゲートに接続されている。また、活性化トランジスタＮ２１のソースには、電源選択信号ＥＮ１が供給されている。
【００４３】
同様に、活性化トランジスタＮ２２のゲートは、センスアンプイネーブル信号線ＳＡＥ２に接続されている。活性化トランジスタＮ２２のドレインは、第２センスアンプ駆動線ＳＡＮ１に接続され、活性化トランジスタＮ２２のソースは、しきい値補正用トランジスタＮ２０のゲートに接続されている。また、活性化トランジスタＮ２２のソースには、電源選択信号ＥＮ２が供給されている。
【００４４】
以下に、第２実施形態の半導体記憶装置１の動作について説明を行う。図９は、第２実施形態の半導体記憶装置１のセンスアンプで通常読みだし動作を行う場合の動作を例示するタイミングチャートである。図９に示されているように、通常読みだし動作を行う場合、電源制御ブロック８は、電源選択信号ＥＮ１、ＥＮ２を共にＬｏｗレベルに制御する。また、非反転イコライザ信号線ＥＱとセンスアンプイネーブル信号線ＳＡＥ２とを、共にＨｉｇｈレベルに制御する。これにより、第１センスアンプ駆動線ＳＡＮ０、及び第２センスアンプ駆動線ＳＡＮ１には、共に基板電圧ＧＮＤが供給される。
【００４５】
図１０は、第２実施形態の半導体記憶装置１に対してしきい値電圧（Ｖｔｈ）補正を行う場合の動作を例示するタイミングチャートである。図１０に示されているように、しきい値電圧（Ｖｔｈ）補正を行う場合、電源制御ブロック８は、電源選択信号ＥＮ１、ＥＮ２のどちらか一方をＨｉｇｈレベル（例えば、電源電圧ＶＤＤ）に制御する。電源選択信号ＥＮ１、ＥＮ２のどちらか一方をＨｉｇｈレベルにすることによって、第１センスアンプ駆動線ＳＡＮ０または第２センスアンプ駆動線ＳＡＮ１の一方が、電源電圧ＶＤＤを出力する。
【００４６】
図１０は、電源選択信号ＥＮ１をＨｉｇｈレベルにする場合の動作を例示している。図１０を参照すると、電源選択信号ＥＮ１の電圧が、基板電圧ＧＮＤから電源電圧ＶＤＤまで上昇している。これに伴い非反転センスアンプ信号線ＳＡ０に接続される全てのセンスアンプインバータラッチ回路１１において、第１インバータ側ＮチャネルトランジスタＮ１１のドレイン端子、すなわち入出力ノードの一方（図２における入出力ノード１５）がＬｏｗレベルに固定される。また、非反転センスアンプ信号線ＳＡ０に接続されている全てのセンスアンプインバータラッチ回路１１において、入出力ノードのもう一方（図２における入出力ノード１６）がＨｉｇｈレベルに固定される。
【００４７】
次いで、しきい値電圧（Ｖｔｈ）補正を行うセンスアンプインバータラッチ回路１１において、センスアンプイネーブル信号線ＳＡＥ２の電圧を電源電圧まで上昇させて、センスアンプ信号線対（第１センスアンプ駆動線ＳＡＮ０、第２センスアンプ駆動線ＳＡＮ１）の一方のセンスアンプ信号線（第２センスアンプ駆動線ＳＡＮ１）をＧＮＤ電圧まで放電する。
【００４８】
これにより、一方の入出力ノードの電圧が、ＨｉｇｈレベルからＶＤＤ／４レベル付近まで低下する。各ノードの電圧がこのように設定されることで、もう一方の第２インバータ側ＮチャネルトランジスタＮ１２において、Ｄｒａｉｎ  Ａｖａｌａｎｃｈｅ  Ｈｏｔ  Ｃａｒｒｉｅｒが注入される。Ｄｒａｉｎ  Ａｖａｌａｎｃｈｅ  Ｈｏｔ  Ｃａｒｒｉｅｒを注入してしきい値電圧（Ｖｔｈ）補正を行うためには、トランジスタのゲート端子に、電源電圧ＶＤＤと基板電圧ＧＮＤの中間の電圧を印加する必要がある。本実施形態の半導体記憶装置１は、しきい値補正用トランジスタＮ１９と第１インバータ側ＮチャネルトランジスタＮ１１を含む電気的経路（電流経路）が形成され、しきい値補正用トランジスタＮ１９と第１インバータ側ＮチャネルトランジスタＮ１１の抵抗分割によって中間の電圧を発生させている。
【００４９】
［第３実施形態］
以下に、本発明の技術をＳＲＡＭセルに適用した場合の実施形態について説明を行う。図１１は、第３実施形態の半導体記憶装置１の構成を例示するブロック図である。第３実施形態の半導体記憶装置１は、メモリセルアレイ２１と、ワード線ドライバ２２と、センスアンプ・書き込みドライバ２３と、電源セレクタブロック２４と、電源制御ブロック２５とを備えている。電源セレクタブロック２４には、電源セレクタ２４ａと電源セレクタ２４ｂとが備えられている。
【００５０】
メモリセルアレイ２１は、複数のワード線ＷＬと、複数のビット線対ＢＬ（第１ビット線ＢＬ０、第２ビット線ＢＬ１）と、基板電圧ＧＮＤを供給する接地線と、電源電圧ＶＤＤを供給する電源線と、電源配線網ＶＳＳ０と、電源配線網ＶＳＳ１とに接続されている。
【００５１】
ワード線ドライバ２２は、複数のワード線ＷＬの中から選択された１個のワード線ＷＬを活性化する。センスアンプ・書き込みドライバ２３は、ビット線対ＢＬを介して、ＳＲＡＭセルに対するデータの入出力を行う。電源セレクタブロック２４の電源セレクタ２４ａおよび電源セレクタ２４ｂは、メモリセルアレイ２１の２つの電源配線網（電源配線網ＶＳＳ０及び電源配線網ＶＳＳ１）に電源電圧（または接地電圧）を供給する。電源制御ブロック２５は、電源セレクタブロック２４の動作を制御する。
【００５２】
上述の電源セレクタブロック２４（電源セレクタ２４ａ、電源セレクタ２４ｂ）は、一つのメモリセルアレイ２１に対して一つ設けられている。換言すると、その電源セレクタブロック２４は、メモリセルアレイ２１に配置された複数のＳＲＡＭセル毎に用意する必要がない。また、その単一の電源セレクタブロック２４（電源セレクタ２４ａ、電源セレクタ２４ｂ）は、一つのビット線対ＢＬ（第１ビット線ＢＬ０、第２ビット線ＢＬ１）に接続された複数のＳＲＡＭセルに対し、共通に接続されている。
【００５３】
図１２は、メモリセルアレイ２１に設けられたメモリセル２７の構成を例示する回路図である。図１２に示されているように、メモリセル２７には、第１アクセストランジスタＮＡ１と、第２アクセストランジスタＮＡ２と、ラッチ回路２６とが備えている。第１アクセストランジスタＮＡ１のゲートは、ワード線ＷＬに接続されている。同様に、第２アクセストランジスタＮＡ２ゲートは、ワード線ＷＬに接続されている。ラッチ回路２６は、ＰチャネルトランジスタＰＬ１と駆動トランジスタＮＤ１とによって構成された第１インバータ２６ａと、ＰチャネルトランジスタＰＬ２と駆動トランジスタＮＤ２とによって構成された第２インバータ２６ｂとを含んでいる。
【００５４】
メモリセル２７に設けられた駆動トランジスタＮＤ１と駆動トランジスタＮＤ２とは、メモリセル２７の駆動トランジスタとしての機能を提供する。図１２に示されているように、駆動トランジスタＮＤ１のソース端子は、電源配線網ＶＳＳ０に接続されている。駆動トランジスタＮＤ２のソース端子は、電源配線網ＶＳＳ１に接続されている。また、第１インバータ２６ａの記憶ノードＳＮ０は、第１アクセストランジスタＮＡ１を介して第１ビット線ＢＬ０に接続されている。同様に、第２インバータ２６ｂの記憶ノードＳＮ１は、第２アクセストランジスタＮＡ２を介して第２ビット線ＢＬ１に接続されている。なお、本明細書の複数の実施形態においては、アクセストランジスタ（ＮＡ１、ＮＡ２）が、ＭＯＳトランジスタで構成されている場合を例示しているが、それらはＭＯＳトランジスタに限定されるものではない。例えば、それらの部材は、そのアクセストランジスタ（ＮＡ１、ＮＡ２）に代替可能なスイッチ機能を有する素子で構成されていれば良い。
【００５５】
図１３は、電源セレクタブロック２４に設けられた電源セレクタ２４ａ、および電源セレクタ２４ｂの構成を例示する回路図である。電源セレクタ２４ａは、ＮチャネルトランジスタＮ１とＰチャネルトランジスタＰ１とを備えたＣＭＯＳによって構成されている。電源セレクタ２４ｂは、ＮチャネルトランジスタＮ２とＰチャネルトランジスタＰ２とを備えたＣＭＯＳによって構成されている。電源セレクタ２４ａの出力端は、抵抗素子などの回路を介することなく、駆動トランジスタＮＤ１のソースに接続される。同様に、電源セレクタ２４ｂの出力端は、抵抗素子などの回路を介することなく、駆動トランジスタＮＤ１のソースに接続される。
【００５６】
ＮＭＯＳトランジスタＮ１のソースは、基板電圧ＧＮＤを供給する接地線に接続されている。ＰチャネルトランジスタＰ１のソースは、電源電圧ＶＤＤを供給する電源線に接続されている。ＮチャネルトランジスタＮ１のゲートとＰチャネルトランジスタＰ１のゲートには、電源選択信号ＥＮ１が供給されている。
【００５７】
ＮＭＯＳトランジスタＮ２のソースは、基板電圧ＧＮＤを供給する接地線に接続されている。ＰチャネルトランジスタＰ２のソースは、電源電圧ＶＤＤを供給する電源線に接続されている。ＮチャネルトランジスタＮ２のゲートとＰチャネルトランジスタＰ２のゲートには。電源選択信号ＥＮ２が供給されている。
【００５８】
電源選択信号ＥＮ１がＬｏｗレベルの場合は、電源配線網ＶＳＳ０には、電源電圧ＶＤＤが供給される。電源選択信号ＥＮ１がＨｉｇｈレベルの場合は、電源配線網ＶＳＳ０には、基板電圧ＧＮＤが供給される。同様に、電源選択信号ＥＮ２がＬｏｗレベルの場合は、電源配線網ＶＳＳ１には、電源電圧ＶＤＤが供給される。電源選択信号ＥＮ２がＨｉｇｈレベルの場合は、電源配線網ＶＳＳ１には、基板電圧ＧＮＤが供給される。
【００５９】
以下に、第３実施形態の半導体記憶装置１の動作について説明を行う。本実施形態の半導体記憶装置１を、通常のＳＲＡＭとして動作させる場合、電源制御ブロック２５は電源選択信号ＥＮ１、ＥＮ２を共にＨｉｇｈレベルに制御する。これにより、電源セレクタブロック２４の二つの電源セレクタ（電源セレクタ２４ａ、電源セレクタ２４ｂ）は、共に基板電圧ＧＮＤを出力する。したがって、２つの電源配線網（電源配線網ＶＳＳ０及び電源配線網ＶＳＳ１）には、共に基板電圧ＧＮＤが供給される。
【００６０】
本実施形態の半導体記憶装置１に対してしきい値電圧（Ｖｔｈ）補正を行う場合、電源制御ブロック２５は、電源選択信号ＥＮ１、ＥＮ２のどちらか一方をＬｏｗレベルに制御する。図１４は、本実施形態の半導体記憶装置１のしきい値電圧（Ｖｔｈ）補正を行う場合の動作を例示するタイミングチャートである。図１４に示されているように、電源選択信号ＥＮ１、ＥＮ２のどちらか一方をＬｏｗレベルにすることによって、電源セレクタブロック２４の一方の電源セレクタ（例えば電源セレクタ２４ａ）は、電源電圧ＶＤＤを出力して、メモリセルアレイ２１の２つの電源配線網には、電源ＧＮＤと電源ＶＤＤとが供給される。
【００６１】
図１４を参照すると、電源配線網ＶＳＳ０の電圧が、基板電圧ＧＮＤら電源電圧ＶＤＤまで上昇している。これに伴い電源配線網ＶＳＳ０に接続される全てのメモリセル２７において、電源配線網ＶＳＳ０に接続されている駆動トランジスタＮＤ１のドレイン端子、すなわち記憶ノードの一方（記憶ノードＳＮ０）がＨｉｇｈレベルに固定される。
【００６２】
また、電源配線網ＶＳＳ０に接続されている全てのメモリセル２７において、記憶ノードのもう一方（記憶ノードＳＮ１）がＬｏｗレベルに固定される。次いで、しきい値電圧（Ｖｔｈ）補正を行うメモリセル２７において、ワード線ＷＬの電圧を電源電圧まで上昇させて、ビット線対（第１ビット線ＢＬ０、第２ビット線ＢＬ１）の一方のビット線（第１ビット線ＢＬ０）をＧＮＤ電圧（基板電圧ＧＮＤ）まで放電する。すなわち、しきい値電圧（Ｖｔｈ）補正を行うＳＲＡＭセル２７に対して従来の書き込み操作を行う。
【００６３】
これにより、記憶ノードＳＮ０の電圧が、ＨｉｇｈレベルからＶＤＤ／４レベル付近まで低下する。また、記憶ノードＳＮ１の電圧が、ＬｏｗレベルからＨｉｇｈレベル付近まで増加する。各ノードの電圧がこのように設定されることで、もう一方の駆動トランジスタＮＤ２において、Ｄｒａｉｎ  Ａｖａｌａｎｃｈｅ  Ｈｏｔ  Ｃａｒｒｉｅｒが注入される。Ｄｒａｉｎ  Ａｖａｌａｎｃｈｅ  Ｈｏｔ  Ｃａｒｒｉｅｒを注入してしきい値電圧（Ｖｔｈ）補正を行うためには、トランジスタのゲート端子に、電源電圧ＶＤＤと基板電圧ＧＮＤの中間の電圧を印加する必要がある。本実施形態の半導体記憶装置１は、アクセストランジスタＮＡ１と駆動トランジスタＮＤ１を含む電気的経路（電流経路）が形成され、アクセストランジスタＮＡ１と駆動トランジスタＮＤ１の抵抗分割によって中間の電圧を発生させている。
【００６４】
図１５Ａ、図１５Ｂは、本実施形態の作用効果を概念的に例示する概念図である。図１５Ａ、図１５Ｂに示されているように、本実施形態の半導体記憶装置１において、ＳＲＡＭを通常動作させる場合としきい値電圧（Ｖｔｈ）補正を行う場合とで、駆動トランジスタＮＤ１において電流の流れる方向が変化している。
【００６５】
図１５Ａを参照すると、半導体記憶装置１が通常のＳＲＡＭとして動作する場合、記憶ノードＳＮ０を駆動トランジスタＮＤ１のドレイン端子になるように、各ノードの電圧を制御する。この場合、駆動トランジスタＮＤ１と駆動トランジスタＮＤ２とで正帰還が形成されることから、メモリセル２７は２つの安定状態を有する。安定状態が２つ存在する場合、駆動トランジスタＮＤ２がオンして、記憶ノードＳＮ０がＬｏｗレベルに、そして、記憶ノードＳＮ１がＨｉｇｈレベルに変化してしまうことがある。このような場合、記憶ノードＳＮ０の電圧を中間電圧に保持することが困難となる。
【００６６】
図１５Ｂに示すように、しきい値電圧（Ｖｔｈ）補正を行う場合、電源配線網ＶＳＳ０を電源電圧ＶＤＤにし、電源配線網ＶＳＳ１を基板電圧ＧＮＤにする。そして、ビット線ＢＬ０を基板電圧ＧＮＤにするように各ノードの電圧を制御する。換言すると、記憶ノードＳＮ０が、駆動トランジスタＮＤ１のソース端子となるように各ノードの電圧を制御する。これによって、駆動トランジスタＮＤ１と駆動トランジスタＮＤ２とで負帰還が形成されることとなり、安定状態が１つに削減されて、記憶ノードＳＮ０の電圧を中間電圧に保持することが可能になる。これによって、安定的にＤｒａｉｎ  Ａｖａｌａｎｃｈｅ  Ｈｏｔ  Ｃａｒｒｉｅｒを注入することが可能になる。上述の実施形態では、電源配線網ＶＳＳ０（または電源配線網ＶＳＳ１）を電源電圧ＶＤＤにした後、ビット線ＢＬ０（または第２ビット線ＢＬ１）を基板電圧ＧＮＤにしていた。上記の説明は、電源配線網ＶＳＳ０（または電源配線網ＶＳＳ１）に印加する電圧を電源電圧ＶＤＤに限定するものではない。少なくとも、駆動トランジスタＮＤ１の閾値電圧以上の電圧が印加されていれば、本実施形態の効果を奏することが可能である。
【００６７】
上述の実施形態では、ＳＲＡＭセルにおいて、駆動トランジスタＮＤ２の閾値電圧を補正する場合に対応した閾値補正の技術について説明を行ってきた。上記の実施形態の説明は、本願発明における閾値補正の対象となるトランジスタを駆動トランジスタＮＤ２に限定するものではない。例えば、駆動トランジスタＮＤ１のしきい値電圧（Ｖｔｈ）が高い場合には、駆動トランジスタＮＤ２のしきい値電圧（Ｖｔｈ）を高くするような閾値補正を実行する。駆動トランジスタＮＤ１のしきい値電圧（Ｖｔｈ）が低い場合には、駆動トランジスタＮＤ１のしきい値電圧（Ｖｔｈ）を高く制御するような閾値補正を実行する。また、駆動トランジスタＮＤ２のしきい値電圧（Ｖｔｈ）が高い場合には、駆動トランジスタＮＤ１のしきい値電圧（Ｖｔｈ）を高く制御するような閾値補正を実行し、駆動トランジスタＮＤ２のしきい値電圧（Ｖｔｈ）が低い場合には、駆動トランジスタＮＤ２のしきい値電圧（Ｖｔｈ）を高く制御するような閾値補正を実行する。
【００６８】
さらに、ＰチャネルトランジスタＰＬ１やＰチャネルトランジスタＰＬ２にばらつきが生じた場合であっても、駆動トランジスタＮＤ１や駆動トランジスタＮＤ２の閾値電圧を補正することで、相対的に適切な補正を実現することができる。具体的には、ＰチャネルトランジスタＰＬ１のしきい値電圧（Ｖｔｈ）が高い場合には、駆動トランジスタＮＤ１のしきい値電圧（Ｖｔｈ）を高く制御するような閾値補正を実行し、ＰチャネルトランジスタＰＬ１のしきい値電圧（Ｖｔｈ）が低い場合には、駆動トランジスタＮＤ２のしきい値電圧（Ｖｔｈ）を高く制御するような閾値補正を実行する。また、ＰチャネルトランジスタＰＬ２のしきい値電圧（Ｖｔｈ）が高い場合には、駆動トランジスタＮＤ２のしきい値電圧（Ｖｔｈ）を高く制御するような閾値補正を実行し、ＰチャネルトランジスタＰＬ２のしきい値電圧（Ｖｔｈ）が低い場合には、駆動トランジスタＮＤ１のしきい値電圧（Ｖｔｈ）を高く制御するような閾値補正を実行する。
【００６９】
［第４実施形態］
以下に、本願発明の第４実施形態について説明を行う。図１６は、第４実施形態の半導体記憶装置１の構成を例示するブロック図である。上述の第３実施形態で説明した半導体記憶装置１は、ＳＲＡＭセルの駆動トランジスタ（駆動トランジスタＮＤ１、駆動トランジスタＮＤ２）のしきい値電圧（Ｖｔｈ）を補正するための構成を備えていた。第４実施形態の半導体記憶装置１は、図１６に示すように、しきい値電圧（Ｖｔｈ）補正手段を有するＳＲＡＭマクロ３１と、電源セレクタ３２と、データリテンション電圧発生器３３と、昇圧電圧発生器３４と、テスト・ＳＲＡＭ制御ブロック３５と、フェイルビットメモリ３６とを備えている。
【００７０】
電源セレクタ３２は、スタンバイ時にデータリテンション電圧発生器３３を選択して、電源電圧を定格電源電圧から低下させる。また、電源セレクタ３２は、しきい値電圧（Ｖｔｈ）補正時に昇圧電圧発生器３４を選択して、電源電圧を定格電圧から上昇させる。テスト・ＳＲＡＭ制御ブロック３５は、テスト時において、ＳＲＡＭマクロ３１のリテンション不良セルを探索して、フェイルビットメモリ３６に、不良セル情報を格納する。不良セル情報とは、例えば、不良セルのアドレス（ワード、ビット）や、不良と判定された時の書き込みデータ（０  ｏｒ  １）などである。また、テスト・ＳＲＡＭ制御ブロック３５は、しきい値電圧（Ｖｔｈ）補正時において、フェイルビットメモリ３６に格納された不良セル情報に基づいて、ＳＲＡＭマクロ３１のリテンション不良セルのしきい値電圧（Ｖｔｈ）補正を行う。
【００７１】
図１７は、本実施形態の半導体記憶装置１の動作を例示するフローチャートである。図１７を参照して、しきい値電圧（Ｖｔｈ）補正を行うための手順について説明を行う。ステップＳ１０１において、チップ選別時での通常の機能試験を行う。ステップＳ１０２において、その機能試験の結果に基づいて、フェイルビット数（ＦＢＣ）が０であるか否かの判定を行う。その判定の結果、フェイルビット数（ＦＢＣ）が０であるならば、処理はステップＳ１０３に進み、フェイルビット数（ＦＢＣ）が存在するならば、そのチップをＦａｉｌチップと判定する。
【００７２】
ステップＳ１０３において、フェイルビット数（ＦＢＣ）が０であることを確認した後に、データリテンション試験を行う。ステップＳ１０４において、そのデータリテンション試験の結果に基づいて、フェイルビット数（ＦＢＣ）が０であるか否かの判定を行う。その判定の結果、フェイルビットが存在する場合、処理はステップＳ１０５に進む。フェイルビット数（ＦＢＣ）が０であるならば、そのチップは良品（Ｐａｓｓ）と判定される。ステップＳ１０５において、フェイルビットが存在する場合、不良セルに対するしきい値電圧（Ｖｔｈ）補正を施す。ステップＳ１０６において、しきい値電圧（Ｖｔｈ）補正を施したチップに対し、再度データリテンション試験を行う。
【００７３】
ステップＳ１０７において、そのデータリテンション試験の結果に基づいて、フェイルビット数（ＦＢＣ）が０であるか否かの判定を行う。その判定の結果、フェイルビットが存在する場合、そのチップは不良（Ｆａｉｌ）と判定される。しきい値電圧（Ｖｔｈ）補正によって、フェイルビットが除去され、フェイルビット数（ＦＢＣ）が０であるならば、そのチップは良品（Ｐａｓｓ）と判定される。
【００７４】
以下に、本実施形態の半導体記憶装置１のデータリテンション試験を行うための手順について説明を行う。図１８は、本実施形態の半導体記憶装置１におけるデータリテンション試験の動作を例示するフローチャートである。本実施形態の半導体記憶装置１では、データリテンション試験を行うために、ステップＳ２０１において、ＳＲＡＭに定格電圧を印加する。ステップＳ２０２において、全てのセルにデータ“０”を書き込む。ここで、データ“０”とは、ビット線対の一方（例えば第１ビット線ＢＬ０）が“Ｌｏｗ”電圧である場合と定義する。
【００７５】
次いで、ステップＳ２０３において、定格電圧よりも低いデータリテンション電圧をＳＲＡＭに印加して一定時間保持する。ステップＳ２０４において、再度、ＳＲＡＭに定格電圧を印加する。その後、ステップＳ２０５において、全てのセルからデータを読み出す。
【００７６】
読み出しデータが“０”でないセルは、データリテンション不良を起こしたセルである。したがって、ステップＳ２０６において、その不良セルのアドレス情報をフェイルビットメモリの所定の領域（以下、第１領域と記載する）に格納する。
【００７７】
次いで、ステップＳ２０７において、全てのセルにデータ“１”を書き込む。ここで、データ“１”とは、ビット線対のもう一方（例えば、第２ビット線ＢＬ１）が“Ｌｏｗ”電圧である場合と定義する。次いで、ステップＳ２０８において、定格電圧よりも低いデータリテンション電圧をＳＲＡＭに印加して一定時間保持する。ステップＳ２０９において、再度、ＳＲＡＭに定格電圧を印加する。そして、ステップＳ２１０において、全てのセルからデータを読み出す。
【００７８】
読み出しデータが“１”でないセルは、データリテンション不良を起こしたセルであり、したがって、ステップＳ２１１において、その不良セルのアドレスをフェイルビットメモリの第１領域と異なる所定の領域（以下、第２領域と記載する）に格納する。
【００７９】
以下に、本実施形態の半導体記憶装置１の不良セルのしきい値電圧（Ｖｔｈ）補正を行うための手順について説明を行う。図１９は、不良セルのしきい値電圧（Ｖｔｈ）補正を行うための動作を例示するフローチャートである。ステップＳ３０１において、ＳＲＡＭに昇圧電圧を印加する。これにより、注入されるＤｒａｉｎ  Ａｖａｌａｎｃｈｅ  Ｈｏｔ  Ｃａｒｒｉｅｒを増やして、しきい値電圧（Ｖｔｈ）補正のための時間を短縮することができる。
【００８０】
ステップＳ３０２において、ＳＲＡＭセルアレイ２の電源配線の電源配線網ＶＳＳ０を“Ｈｉｇｈ”電圧にし、電源配線網ＶＳＳ１を“Ｌｏｗ”電圧に制御する。そして、ステップＳ３０３において、フェイルビットメモリの第１領域に格納されたアドレスの不良セルに対してデータ“０”を書き込む。これによって、不良セルの駆動トランジスタ（例えば駆動トランジスタＮＤ２）のゲート絶縁膜に、Ｄｒａｉｎ  Ａｖａｌａｎｃｈｅ  Ｈｏｔ  Ｃａｒｒｉｅｒが注入される。そのＤｒａｉｎ  Ａｖａｌａｎｃｈｅ  Ｈｏｔ  Ｃａｒｒｉｅｒの作用によって、不良セルだった駆動トランジスタのしきい値電圧（Ｖｔｈ）補正が実現する。
【００８１】
次いで、ステップＳ３０４において、ＳＲＡＭセルアレイ２の電源配線網において、電源配線網ＶＳＳ０を“Ｌｏｗ”電圧にし、電源配線網ＶＳＳ１を“Ｈｉｇｈ”電圧に制御する。そして、ステップＳ３０５において、フェイルビットメモリの第２領域に格納されたアドレスの不良セルに対してデータ“１”を書き込む。これによって、不良セルの駆動トランジスタ（例えば駆動トランジスタＮＤ１）にＤｒａｉｎ  Ａｖａｌａｎｃｈｅ  Ｈｏｔ  Ｃａｒｒｉｅｒが注入される。そのＤｒａｉｎ  Ａｖａｌａｎｃｈｅ  Ｈｏｔ  Ｃａｒｒｉｅｒの作用によって、不良セルだった駆動トランジスタのしきい値電圧（Ｖｔｈ）補正が行われる。その後、ステップＳ３０６において、ＳＲＡＭに定格電圧を印加するとともに、ＳＲＡＭセルアレイ２の電源配線の電源配線網ＶＳＳ０と電源配線網ＶＳＳ１を“Ｌｏｗ”電圧に制御する。
【００８２】
本実施形態の半導体記憶装置１は、ＳＲＡＭセルを構成するトランジスタにおいて、しきい値電圧（Ｖｔｈ）補正が行われることで、待機時にＳＲＡＭセルの電源電圧を下げても記憶データが反転しにくくなる。このため、待機時のデータリテンション電圧をより低い電圧まで下げることが可能となり、サブスレショルド電流、ゲートリーク電流、ＧＩＤＬなどのリーク電流を削減することが可能となる。
【００８３】
［第５実施形態］
以下に、本願発明の第５実施形態について説明を行う。図２０は、第５実施形態の半導体記憶装置１の構成を例示するブロック図である。上述の第４実施形態の半導体記憶装置１は、不良セルの探索からしきい値電圧（Ｖｔｈ）補正までの処理を行うために必要なブロックをチップ内部に搭載していた。第５実施形態の半導体記憶装置１は、これらをチップ選別時に処理することで、必要ブロックの一部をメモリテスタで兼ねるための構成を備えている。
【００８４】
図２０に示されているように、第５実施形態の半導体記憶装置１は、しきい値電圧（Ｖｔｈ）を補正するための構成を有するＳＲＡＭマクロ３１と、電源セレクタ３２と、データリテンション電圧発生器３３と、テスト・ＳＲＡＭ制御ブロック３５とを備えている。また、本実施形態の半導体記憶装置１は、テスタ４１に接続可能な端子を備えている。
【００８５】
そのテスタ４１は、第４実施形態の昇圧電圧発生器３４とフェイルビットメモリ３６と同等の機能を提供することができるテスタである。本実施形態の半導体記憶装置１は、しきい値電圧（Ｖｔｈ）補正をチップ選別時に行うことで、昇圧電圧発生器３４とフェイルビットメモリ３６とをチップ内部に設ける必要が無くなる。そのため、半導体記憶装置の小面積化が達成される。
【００８６】
［第６実施形態］
以下に、本願発明の第６実施形態について説明を行う。図２１は、第６実施形態の半導体記憶装置１の構成を例示するブロック図である。上述の第４実施形態の半導体記憶装置１は、不良セルの探索からしきい値電圧（Ｖｔｈ）補正までの処理を行うために必要なフェイルビットメモリをチップ内部に搭載していた。第６実施形態の半導体記憶装置１は、ＳＲＡＭマクロ３１をフェイルビットメモリとして機能させるための構成を備えている。
【００８７】
図２１に示されているように、第６実施形態の半導体記憶装置１には、しきい値電圧（Ｖｔｈ）を補正するための構成を有する複数のＳＲＡＭマクロ３１（ＳＲＡＭマクロ３１ａ、ＳＲＡＭマクロ３１ｂ）が備えられている。また、その半導体記憶装置１は、ＳＲＡＭマクロ３１ａに対応する電源セレクタ３２ａと、ＳＲＡＭマクロ３１ｂに対応する電源セレクタ３２ｂとを備えている。また、その半導体記憶装置１は、データリテンション電圧発生器３３と、昇圧電圧発生器３４と、テスト・ＳＲＡＭ制御ブロック３５とを備えている。
【００８８】
第６実施形態の半導体記憶装置１において、複数のＳＲＡＭマクロ３１（ＳＲＡＭマクロ３１ａ、ＳＲＡＭマクロ３１ｂ）と、複数の電源セレクタ３２（電源セレクタ３２ａ、電源セレクタ３２ｂ）は、相補に動作させることが可能である。そのため、第４実施形態のフェイルビットメモリ３６と同等の機能を、ＳＲＡＭマクロ３１ａまたはＳＲＡＭマクロ３１ｂに実現させることが可能である。本実施形態のＳＲＡＭマクロ３１をフェイルビットメモリ３６として用いることで、フェイルビットメモリ３６が占有していた面積を削減することが可能となり、半導体記憶装置の小面積化が達成される。
【００８９】
以上説明したように、本願発明は、データを伝送する信号線対に接続されたセンスアンプ、あるいはＳＲＡＭメモリセルなどに構成されたインバータ対（Ｐ１１、Ｎ１１、Ｐ１２、Ｎ１２、２６ａ、２６ｂ）のＮＭＯＳトランジスタ（Ｎ１１、Ｎ１２、ＮＤ１、ＮＤ２）の閾値を補正する。つまりＮＭＯＳトランジスタ（Ｎ１１、Ｎ１２、ＮＤ１、ＮＤ２）のいずれか一方または両方のＶｔの補正することにより、インバータ対を構成する各インバータ間の論理閾値が略等しくなるように構成できるようになる。
【００９０】
ＮＭＯＳトランジスタ（Ｎ１１、Ｎ１２、ＮＤ１、ＮＤ２）の閾値を補正は、補正されるＮＭＯＳトランジスタのゲートに電源電圧ＶＤＤとＧＮＤとの中間レベルを印加し、補正されるＮＭＯＳトランジスタのソース・ドレインの一方に電源電圧ＶＤＤ、他方にＧＮＤを与える必要がある。
【００９１】
たとえば、補正されるＮＭＯＳトランジスタ（Ｎ１２）のゲートに、この中間レベルを与えるためには、ＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタＮ１１からなるインバータの出力を中間レベルとする必要がある。
【００９２】
これをＳＲＡＭの通常の動作のようにＮＭＯＳトランジスタＮ１１のソースをＧＮＤにして電流をノード１５からＧＮＤに流す場合、少しのずれでノード１５の電位レベルが上がると、たちまちＮＭＯＳトランジスタＮ１２がオンし、ノード１６の電位を押し下げ、ＮＭＯＳトランジスタＮ１１の抵抗値があがってノード１５の電位レベルが上昇する。このことは中間レベルをノード１５に与えることを非常に不安定にする。
【００９３】
一方、本願は、ＮＭＯＳトランジスタＮ１１のソースをたとえばＶＤＤレベルにして電流をノード１５へＮＭＯＳトランジスタＮ１１のソースから電流を流す構成となる。このようにすることによって、ノード１５の電位レベルは、ＮＭＯＳトランジスタＮ１１のソースをＶＤＤレベルから押し下げるので、ＮＭＯＳトランジスタＮ１２は、その抵抗を増やす方向に動作し、ノード１６の電位を押しあげる方向にはたらく。このことは中間レベルをノード１５に与えることを安定にする。
【００９４】
したがって、本願発明は、データを保持するラッチ回路と、前記データを伝送する信号線とを備え、前記ラッチ回路は、第１電源電圧供給端と第１制御電圧供給端との間に配置された第１インバータと、第２電源電圧供給端と第２制御電圧供給端との間に配置された第２インバータとを具備し、前記第１インバータは、前記第１制御電圧供給端と前記第１インバータの出力にそれぞれソース、ドレインが接続された第１のＮＭＯＳトランジスタを有し、前記第２インバータは、前記第２制御電圧供給端と前記第２インバータの出力にそれぞれソース、ドレインが接続された第２のＮＭＯＳトランジスタを有し、前記第１インバータと前記第２インバータのそれぞれの前記出力から前記信号線を経由して第１電圧供給端へ至る電気的経路を備え、前記電気的経路は、第１のトランジスタを備え、第１のモード時には、前記第１制御電圧供給端に第２制御電圧供給端および第１電圧供給端より高い電圧を印加され、前記第１のトランジスタにより前記電気的経路を導通することによって、安定的に中間レベルをＮＭＯＳトランジスタＮ１２に供給することが可能となる。このことは、ＳＲＡＭのメモリセルでも同様に行えることは、上述より明らかである。
【００９５】
以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。また、上述の複数の実施形態は、その構成・動作に矛盾が生じない範囲において、組み合わせて実施することが可能である。
【符号の説明】
【００９６】
１…半導体記憶装置
２…ＳＲＡＭセルアレイ
３…ワード線ドライバ
４…センスアンプインバータラッチ回路ブロック
５…センスアンプ活性化回路ブロック
６…センスアンプ制御回路ブロック
７…センスアンプ電源制御回路ブロック
８…電源制御ブロック
９…電源制御機能付きセンスアンプ活性化回路ブロック
１１…センスアンプインバータラッチ回路
１２…センスアンプ活性化回路
１３…センスアンプ電源制御回路
１４…電源制御機能付きセンスアンプ活性化回路
１５…入出力ノード
１６…入出力ノード
２１…メモリセルアレイ
２２…ワード線ドライバ
２３…センスアンプ・書き込みドライバ
２４…電源セレクタブロック
２４ａ…電源セレクタ
２４ｂ…電源セレクタ
２５…電源制御ブロック
２６…ラッチ回路
２６ａ…第１インバータ
２６ｂ…第２インバータ
２７…メモリセル
３１…ＳＲＡＭマクロ
３１ａ…ＳＲＡＭマクロ
３１ｂ…ＳＲＡＭマクロ
３２…電源セレクタ
３２ａ…電源セレクタ
３２ｂ…電源セレクタ
３３…データリテンション電圧発生器
３４…昇圧電圧発生器
３５…テスト・ＳＲＡＭ制御ブロック
３６…フェイルビットメモリ
４１…テスタ
Ｐ１１…第１インバータ側Ｐチャネルトランジスタ
Ｐ１２…第２インバータ側Ｐチャネルトランジスタ
Ｎ１１…第１インバータ側Ｎチャネルトランジスタ
Ｎ１２…第２インバータ側Ｎチャネルトランジスタ
Ｎ１４…活性化トランジスタ
Ｎ１５…活性化トランジスタ
Ｎ１６…イコライズトランジスタ
Ｎ１７…活性化トランジスタ
Ｎ１８…活性化トランジスタ
Ｎ１９…しきい値補正用トランジスタ
Ｎ２０…しきい値補正用トランジスタ
Ｎ２１…活性化トランジスタ
Ｎ２２…活性化トランジスタ
ＮＡ１…第１アクセストランジスタ
ＮＡ２…第２アクセストランジスタ
ＰＬ１…Ｐチャネルトランジスタ
ＰＬ２…Ｐチャネルトランジスタ
ＮＤ１…駆動トランジスタ
ＮＤ２…駆動トランジスタ
Ｐ１…Ｐチャネルトランジスタ
Ｐ２…Ｐチャネルトランジスタ
Ｎ１…Ｎチャネルトランジスタ
Ｎ２…Ｎチャネルトランジスタ
ＥＮ１…電源選択信号
ＥＮ２…電源選択信号
ＳＡ０…非反転センスアンプ信号線（ディジット線）
ＳＡ０Ｂ…反転センスアンプ信号線（ディジット線）
ＳＡＥ…センスアンプイネーブル信号線
ＳＡＥ２…センスアンプイネーブル信号線
ＥＱ…非反転イコライザ信号線
ＥＱＢ…反転イコライザ信号線
ＳＡＮ…センスアンプ駆動線
ＳＡＮ０…第１センスアンプ駆動線
ＳＡＮ１…第２センスアンプ駆動線
ＧＮＤ…基板電圧
ＶＤＤ…電源電圧
ＶＳＳ０…電源配線網
ＶＳＳ１…電源配線網
Ｖｔｈ…しきい値電圧
ＢＬ…ビット線対
ＢＬ０…第１ビット線
ＢＬ１…第２ビット線
ＳＮ０…記憶ノード
ＳＮ１…記憶ノード
１０１…半導体記憶装置
１０２…メモリセル
１０３…ワード線ドライバ
１０４…センスアンプインバータラッチ部
１０５…センスアンプ活性化回路ブロック
１０６…センスアンプ制御回路ブロック
Ｐ１１１…第１インバータ側Ｐチャネルトランジスタ
Ｐ１１２…第２インバータ側Ｐチャネルトランジスタ
Ｎ１１１…第１インバータ側Ｎチャネルトランジスタ
Ｎ１１２…第２インバータ側Ｎチャネルトランジスタ
Ｎ１１３…活性化トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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