(57)【要約】      （修正有）【課題】ｎ型半導体層とｐ型半導体層の間にギャップを設けた半導体素子によって良好な発光素子を提供する。【解決手段】第１基板１０に下部電極２、ｎ型半導体層３を順次形成する。ｎ型半導体層３の表面に局所的に複数のスペーサ６をＭｇＯ薄膜で形成する。第２基板１０‘の表面に上部電極（透明電極）５とｐ型半導体層４を形成する。ｎ型半導体層３とｐ型半導体層４とを、スペーサ６を介して接合することで、両半導体層３、４の間にギャップｓｐを形成する。【選択図】図１
2013115160.tif 000002
【特許請求の範囲】
【請求項１】
ｎ型半導体層と、
前記ｎ型半導体層の表面に対し、局所的に形成されたスペーサと、
前記スペーサの上面に積層されたｐ型半導体層とを有し、
前記スペーサを介して前記ｎ型半導体層と前記ｐ型半導体層が接合されることで、前記両半導体層の間にギャップが形成されている
半導体素子。
【請求項２】
前記スペーサは、ｎ型半導体層の表面に対して複数にわたり形成されている
請求項１に記載の半導体素子。
【請求項３】
前記ｎ型半導体層が発光材料である請求項１に記載の半導体素子。
【請求項４】
前記ｎ型半導体層はＺｎＯである
請求項１〜３のいずれかに記載の半導体素子。
【請求項５】
前記スペーサはＭｇＯ薄膜からなる
請求項１〜４のいずれかに記載の半導体素子。
【請求項６】
第１基板の表面に、第１電極と、ｎ型半導体層を順次積層形成する第１ステップと、
第２基板の表面に、透明電極と、ｐ型半導体層を順次積層形成する第２ステップと、
前記ｎ型半導体層もしくは前記ｐ型半導体層のいずれかの表面に、局所的にスペーサを形成する第３ステップと、
前記スペーサを介して前記ｎ型半導体層と前記ｐ型半導体層を接合し、前記両半導体層の間にギャップを存在させる第４ステップと
を順次経ることを特徴とする、半導体素子の製造方法。
【請求項７】
前記ｎ型半導体層としてＺｎＯ層を形成する
請求項６に記載の半導体素子の製造方法。
【請求項８】
前記スペーサとして、ＭｇＯ薄膜を形成する
請求項６または７に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特にホール注入特性に優れる半導体素子の構造に関する。
【背景技術】
【０００２】
ＺｎＯ結晶は、約３．３７ｅＶ程度のワイドなバンドギャップを有する直接遷移型半導体である。ホールと電子が固体内で結合した励起子の束縛エネルギーが６０ｍｅＶと大きく、室温でも安定に存在するため、安価で環境負荷も小さく、青色領域から紫外領域までの発光デバイス用の材料として期待されている。ＺｎＯ結晶は発光デバイス以外にも用途が広く、受光素子や圧電素子、トランジスタ、透明電極などへの応用も期待されている。
【０００３】
従来の一般的な構造の半導体素子の構成を図７に示す。厚み０．５ｍｍ程度のガラス基板１上に、厚み１００ｎｍ程度のＩＴＯからなる下部電極２（第１電極）が形成されている。下部電極２上に、厚み２ｕｍ〜４ｕｍのＺｎＯからなるｎ型半導体層３が形成され、ｎ型半導体層３上に２００ｎｍ〜４００ｎｍのＺｎＮｉＯのｐ型半導体層４が形成されている。ｐ型半導体層４上に、厚み１００ｎｍ程度のＩＴＯからなる上部電極５（第２電極）が形成されている。
【０００４】
ＺｎＯ結晶をｎ型半導体層３のように使用するには、量産性に優れた高品質のＺｎＯ結晶成長技術を確立することが重要であるとともに、半導体の伝導性を制御するドーピング技術も重要である。
特に、ｎ型のＺｎＯ半導体層の上にｐ型のＺｎＯ系半導体層を積層したＺｎＯデバイスを開発する上で、ＺｎＯのｐ型化が大きな課題である。現在、多くの機関がＺｎＯのｐ型化に注力している。
【０００５】
例えば、ＺｎＯ系半導体にドーピングするｐ型ドーピング材料としてＶ族元素を用い、酸素原子をＶ族元素に置き換える方法が多くの機関で検討されており、Ｎ（窒素）、Ａｓ（砒素）、Ｐ（リン）、Ｓｂ（アンチモン）等が候補に挙げられている。この中でもＮは、イオン半径が酸素と同程度であり、ＺｎＯに対するｐ型ドーパントの候補として有力である（特許文献１）。
【０００６】
一方、発光デバイスとして大画面のディスプレイに適した半導体も要求されている。従って、ガラス基板のように大面積化しやすい基板の上に、ｎ型ＺｎＯ半導体膜及びｐ型ＺｎＯ半導体薄膜を積層形成する技術が求められる（特許文献２）。現在では、特にワイドバンドギャップを有するｐ型半導体層を作製することは困難である。
なお近年、６００℃以下のプロセス温度のもとでの反応性スパッタ成膜によって、ｐ型ＺｎＯ半導体薄膜を得る技術が提案されている。その技術によれば、ＡｌとＮをＺｎＯに同時に不純物導入することによってＮを有効に且つ低温でＺｎＯ中で活性化できる（非特許文献１及び非特許文献２）。
【０００７】
また、同様にスパッタプロセスを用いて、低温で比較的容易にｐ型化できるＮｉＯ薄膜などが有用であることが知られている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−２２３２１９号公報
【特許文献２】特開２００３−２７３４００号公報
【非特許文献】
【０００９】
【非特許文献１】Applied Surface Science 255 (2008) 2026-2029
【非特許文献２】Thin Solid Films 517 (2009) 3950-3953
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかし、上記のようにＺｎＯに窒素をドーピングしてｐ型化した半導体膜において、高い結晶性と表面平滑性を得るためには、例えば特許文献１に開示されているように、３００℃〜８００℃程度の高温度でアニール処理する必要がある。ガラス基板はそのような高温プロセスには耐えないので、ｐ型ＺｎＯ系半導体薄膜を窒素ドーピングの方法によってガラス基板上に形成することは困難である。また、特許文献２に示されたようにＺｎＯとＮｉＯとのヘテロ接合によって良好なｐｎ接合を得ることができるが、この場合も６００℃を越える高温プロセスを要している。従って、低温でも良好に薄膜形成できるｐ型半導体材料を得られないことが課題である。
【００１１】
なお、ＺｎＯ：Ａｌ、Ｎ薄膜、ＮｉＯ薄膜などをスパッタ蒸着すれば６００℃以下のプロセスでｐ型化できるが、それらの薄膜を活性層のＺｎＯ上に直接堆積する場合は、スパッタ蒸着法による成膜時のダメージがＺｎＯとｐ型半導体層との界面に及んでしまい、良好なｐｎ接合の形成が困難である。また、これにより得られるｐ型半導体層を評価しても、前述の高温プロセスで作製したｐ型半導体層に比べ品質が劣り、多くの結晶欠陥を含んだものになっている。
【００１２】
本発明は以上の課題に鑑みてなされたものであって、特に比較的低温で形成されるｐ型半導体を用いてｎ型半導体層にホ−ル注入する場合に、良好なホール注入特性を実現可能な半導体素子を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の一実施形態に係る半導体素子は、ｎ型半導体層と、前記ｎ型半導体層の表面に対し、局所的に形成されたスペーサと、前記スペーサの上面に積層されたｐ型半導体層とを有し、前記スペーサを介して前記ｎ型半導体層と前記ｐ型半導体層が接合されることで、前記両半導体層の間にギャップが形成されている構成とする。
【発明の効果】
【００１４】
本発明の一態様である半導体素子では、ｎ型半導体層とｐ型半導体層との間にスペーサが介在する。これにより、前記両半導体層は、ギャップを介して接合されている。
このギャップの存在によって、駆動時には両半導体層の禁制帯中に存在する不要な準位に対してキャリアが遷移するのが防止され、駆動時におけるキャリア再結合電流を抑制し、良好な少数キャリアの注入可能な構造とする。その結果、比較的高効率で発光に寄与するキャリアの移動が促進され、電流電圧特性が改善されて良好な特性を有する半導体素子を実現できる。
【００１５】
また、上記構成を有する本発明の一態様の半導体素子を、比較的低温で形成されるｐ型半導体層を用いてｎ型半導体層にホ−ル注入する構成に適用すれば、良好なホール注入特性を期待することが可能である。
また、このような半導体素子は、ｎ型半導体層とｐ型半導体層とをそれぞれ別々に成膜した後、スペーサを介して接合することができるため、ｐ型半導体層を成膜する際の熱によってｎ型半導体層がダメージを受けるのを防止できる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態１に係る半導体素子１の構造を示す模式図である。
【図２】実施例と比較例の半導体素子についての電流−電圧特性を示す図である。
【図３】実施例と比較例の半導体素子についての発光強度の電圧依存性を示す図である。
【図４】本発明における半導体素子のホール注入機構を示した図である。
【図５】本発明における半導体素子の整流特性を説明するための図である。
【図６】本発明におけるギャップの効果を説明するための図である。
【図７】従来の半導体素子の構造を示す模式図である。
【発明を実施するための形態】
【００１７】
＜発明の態様＞
本発明の一態様である発光素子は、ｎ型半導体層と、前記ｎ型半導体層の表面に対し、局所的に形成されたスペーサと、前記スペーサの上面に積層されたｐ型半導体層とを有し、前記スペーサを介して前記ｎ型半導体層と前記ｐ型半導体層が接合されることで、前記両半導体層の間にギャップが形成されている半導体素子とする。
【００１８】
ここで本発明の別の態様として、前記スペーサは、ｎ型半導体層の表面に対して複数にわたり形成することもできる。
また本発明の別の態様として、前記ｎ型半導体層を発光材料とすることもできる。
この場合、本発明の別の態様として、前記ｎ型半導体層はＺｎＯとすることもできる。
また、本発明の別の態様として、前記スペーサはＭｇＯ薄膜で構成することもできる。
【００１９】
また、本発明の一態様である半導体素子の製造方法は、第１基板の表面に、第１電極と、ｎ型半導体層を順次積層形成する第１ステップと、第２基板の表面に、透明電極と、ｐ型半導体層を順次積層形成する第２ステップと、前記ｎ型半導体層もしくは前記ｐ型半導体層のいずれかの表面に、局所的にスペーサを形成する第３ステップと、前記スペーサを介して前記ｎ型半導体層と前記ｐ型半導体層を接合し、前記両半導体層の間にギャップを存在させる第４ステップとを順次経るものとする。
【００２０】
ここで本発明の別の態様として、前記ｎ型半導体層としてＺｎＯ層を形成することもできる。
また本発明の別の態様では、前記スペーサとして、ＭｇＯ薄膜を形成することもできる。
以下、本発明を実施するための一実施形態について、図面を参照しながら説明する。なお、本発明は、以下の実施形態に限定されるものではない。
＜ｐ型半導体材料について＞
本発明者は、詳細な鋭意検討を行った結果、ｎ型半導体層を形成した基板と、前記ｎ型半導体層にホール注入するためのｐ型半導体層を形成した基板とを用い、ギャップを介して前記ｎ型半導体層と前記ｐ型半導体層とを接合することで、ｎ型半導体層に対して効率的にｐ型半導体層からホールを注入できることを見出した。
【００２１】
具体的には、電子濃度が１×１０２０ｃｍ−３程度のｎ型半導体層から、１×１０１７ｃｍ−３程度のやや高抵抗なｎ型半導体層は、従来であればｐｎ接合の作製が困難であったが、本願発明者らはこれらのｎ型半導体層の表面に島状やストライプ状等に形成したＭｇＯ薄膜からなるスペーサを介し、ギャップを挟んでｎ型半導体層とｐ型半導体層とを接合するとともに、良好な特性を持つ電流注入型の発光素子（半導体素子）を実現できることを見出したものである。
【００２２】
ここで発光素子の発光波長は、ｎ型半導体層のバンドギャップによって決まる。例えばｎ型半導体層に酸化亜鉛（ＺｎＯ）を用いた場合は、近紫外に発光する発光素子となる。
また、ｎ型半導体層とｐ型半導体層との間のギャップの間隔としては最適な値が存在する。
＜実施の形態１＞
図１（ａ）に本発明の実施の形態１に係る半導体素子１の構造例を示す。
【００２３】
半導体層素子１は、基板１０の表面に下部電極２、ｎ型半導体層３を積層し、その上にスペーサ６を局所的に複数にわたり形成する。スペーサ６の上にはｐ型半導体層４を形成し、スペーサ６を介してｎ型半導体層３とｐ型半導体層４とを接合している。このスペーサ６の介在により、ｎ型半導体層３とｐ型半導体層４の間にはギャップｓｐが確保されている。ｐ型半導体層４の上には上部電極（透明電極）５、第２基板１０‘を順次積層する。
【００２４】
一例として、ｎ型半導体層３は、厚み２〜４μｍ程度のｎ型ＺｎＯ層で構成できる。一方、ｐ型半導体層４は、厚み２００ｎｍ〜４００ｎｍ程度のＺｎＮｉＯ材料で構成できる。下部電極２、上部電極５は、いずれも厚み１００ｎｍ程度のＩＴＯで構成できる。基板１０、１０‘はいずれも厚み０．５ｍｍ程度のガラス基板を利用可能である。
半導体素子１は上方に発光するため、上部電極５と第２基板１０‘はともに透明に形成する必要がある。
【００２５】
図１（ｂ）に、ｎ型半導体層３の表面に配置されたスペーサ６の様子を示す。スペーサ６は、ここでは円柱型としているが、角柱やコーン型、球体等、形態を限定しない。また、一定の長さを有するリブとして形成することも可能である。
ｎ型半導体層３の表面に形成するスペーサ６の数は特に限定されないが、発光効率を考慮すると、あまり高密度に配設するのを避け、例えばｎ型半導体層３の表面の数％を占める程度に形成することが望ましい。
【００２６】
なお、ギャップｓｐに含まれる気体としては、特に限定されないので、例えばエアーギャップｓｐとすることができる。
半導体素子１の製造方法を例示する。
まず、基板１０の片面に下部電極２、ｎ型半導体層３を順次形成する。その後、ｎ型半導体層３の表面にマスクを介して蒸着法によりＭｇＯ薄膜を形成し、スペーサ６とする。
【００２７】
一方、基板１０‘の片面にＩＴＯからなる透明電極を成膜し、上部電極５とする。この上面にｐ型半導体層４を形成する。
その後、ｐ型半導体層４とｎ型半導体層３とを対向させ、スペーサ６を介して両半導体層３、４を接合する。なお、スペーサ６は先にｐ型半導体層４の表面に形成してもよい。
このようにｎ型半導体層３とｐ型半導体層４とを別々に形成することで、たとえｐ型半導体層を比較的高温で熱処理しても、熱的ダメージがｎ型半導体層３に及ぶのを効果的に防止できる。また、良好な結晶構造を有するｎ型半導体層３とｐ型半導体層４とをスペーサ６を介して良好に接合できる。
【００２８】
以上の構成を有する半導体素子１では、駆動時にはｐ型半導体層４からのホールとｎ型半導体層３からの電子が、主としてｎ型半導体層３の表面において再結合し、発光する。このとき、ギャップｓｐの存在により、前記電子及び前記ホールがｎ型半導体層３及びｐ型半導体層４中の各禁制帯において遷移するのが防止されるため、良好なキャリア注入が実現される。半導体素子１は、このように優れた発光効率で駆動される。特に、ｎ型半導体層３をＺｎＯ、ｐ型半導体層４をＺｎＮｉＯで構成する場合は、ホール注入特性が良好に発揮され、発光効率の向上に貢献することができる。
＜性能確認試験＞
図２に比較検討した各種半導体素子の電流電圧特性を示す。縦軸は電流（Ａ／ｃｍ２）、横軸は電圧（Ｖ）としている。
【００２９】
図中、「Ａ」は、低抵抗なｎ型半導体を用い、ｐ型半導体層として６００℃以下の低温プロセスで成膜した従来構造の半導体素子の電流電圧特性である。「Ｂ」はＡと同様のｎ型半導体層に対し、別基板に上記と同様の低温プロセスで成膜したｐ型半導体層を直接接合してなる半導体素子の電流電圧特性である。「Ｃ」と「Ｄ」は、「Ｂ」の素子構造においてｎ型半導体層とｐ型半導体層の間にスペーサを局所的に配設し、両半導体層を接合してなる半導体素子の電流特性である。このうち「Ｃ」はギャップの高さが１５ｎｍ、「Ｄ」はギャップの高さが３０ｎｍである。
【００３０】
図２のＡから明らかなように、低抵抗ｎ半導体層と、低温プロセスｐ型半導体層を用いた場合では整流特性が得られず、ｎ型半導体層とｐ型半導体層との接合界面での再結合電流のみが観測されている。
またＢ、Ｃ、Ｄを比較すると、本発明のｐ型材料は、直接ギャップを介さずに直接接合した場合、Ｂに示すように正負のバイアス電圧に対してわずかに非対称性を示す電流電圧特性となった。一方、ギャップを介すると電流電圧特性は改善が見られ、ギャップが１５ｎｍの場合（Ｃ）、さらに３０ｎｍの場合（Ｄ）と増加させるにつれて電流電圧特性が良好な状態となることが分かる。
【００３１】
なお発明者らの実験により、Ｄの場合よりも大きなギャップ（３０ｎｍを超える高さ）を設けても良好な整流特性は得られるが、順方向のバイアス電圧（正バイアス）時の電流が指数関数的に低下する。このため、ｐ型半導体層として用いるには不都合である。
以上の結果を考慮すると、ギャップは設けるだけで一応の効果は得られるが、実験により少なくともギャップが１５ｎｍ以上であれば良好な結果が得られる。その上限としては３０ｎｍ以下とするのが、半導体素子を構成する上で妥当であると言える。
【００３２】
続いて図３に、図２のＢ、Ｃ、Ｄにおける半導体素子への順方向バイアス電圧に対する発光強度を示す。なお、Ａの従来構造の半導体素子の発光は微弱すぎて発光を観測することができなかった。
図３に示す発光特性の結果から、ｎ型半導体層とｐ型半導体層とを前記ギャップを介して接合することで、低抵抗ｎ型半導体層に低温プロセスで形成されたギャップ準位を持ったｐ型半導体層を用いてホール注入を行えることが検証できた。この実験では、Ｄのギャップが３０ｎｍの構造においてより低電圧で発光強度も大きく最適であった。
【００３３】
次に、ｎ型ＺｎＯとｐ型半導体層間のギャップ（厚みｄ）の果たすメカニズムを説明する。図４は順方向バイアスの場合、図５は逆方向バイアスの場合をそれぞれ示す。
図４（ａ）と図５の（ａ）は、ｎ型半導体層であるＺｎＯ層とｐ型半導体層の素子形成前のエネルギー状態を示す。図４（ｂ）と図５（ｂ）は、本発明のギャップを設けた接合の場合のエネルギー状態、図４（ｃ）と図５（ｃ）は、従来構造のｎ型半導体層とｐ型半導体層を直接接合した場合のエネルギー状態をそれぞれ示す。
【００３４】
図４（ａ）のエネルギー状態を持つｎ型半導体とｐ型半導体が適当な間隔ｄのギャップを介して接合され、順バイアスされると、図４（ｂ）のようにｎ型半導体層の伝導帯に存在している電子がｐ型半導体層の伝導帯に、ｐ型半導体の価電子帯に存在しているホールがｎ型半導体層の価電子帯に量子力学的トンネリングによって遷移することが可能である。その結果、両半導体層に少数キャリアが注入される。本発明のようにｎ型半導体層を活性層とする場合には、上記のような少数キャリア（ホール）の注入によって活性層内で効率的発光を生じることになる。
【００３５】
一方、従来構造の順バイアスの場合は、図４（ｃ）に示されているように接合界面に存在するエネルギーギャップ内再結合センターを通じて、ｎ型半導体層からの電子とｐ型半導体層からのホールが再結合するメカニズムが支配的となる。このため発光はほとんど生じない。
本発明の構造を有し、図４（ｂ）に示すように少数キャリア注入が生じる場合、逆バイアスを印加すると、図５（ｂ）に示すようにｎ型半導体層の伝導帯に存在している電子およびｐ型半導体の価電子帯に存在しているホールが遷移すべき状態が存在しなくなり、量子力学的トンネリングが生じない。この現象から、図２のＤで得られたような電流電圧特性における整流特性を説明できる。
【００３６】
同様に従来構造の場合、図５（ｃ）に示したように順バイアス時と同様に再結合電流が支配し、整流特性を示さない。
ここで、本発明の構造をより優れたものにするためには、ギャップの間隔ｄを最適化する必要がある。本発明の少数キャリア注入メカニズムが量子力学トンネリングで生じていることから、本質的にはギャップの間隔ｄは狭ければ狭いほど低電圧で多くの少数キャリア注入が期待できる。しかし、図３に示した発光強度の結果からＤの構造が好適であることが示されており、ギャップの間隔には最適な値が存在する。
【００３７】
そのメカニズムに関して図６に示す。ｎ型の半導体層が単結晶ではなく、多結晶薄膜や粉体材料などからなる場合には、禁制帯中に電子によって占有されたギャップ準位（図６（ａ）中の「α」）が存在する。同様に、本発明の低温プロセスで作製されたｐ型半導体層も、禁制帯中に電子によって占有されていない（ホールによって占有された）ギャップ準位（図６（ａ）中の「β」）が存在する。
【００３８】
従って図６（ａ）に示す本発明の半導体素子に順バイアスを印加した場合、ｐ型半導体層のホールはｎ型半導体層の価電子帯への遷移（１）とｎ型半導体層のＡへの遷移（２）がある。また、ｎ型半導体層からは電子のｐ型半導体層の伝導子帯への遷移（３）とｎ型半導体層のＢへの遷移（４）がある。半導体素子において優れたデバイス性能を得るためには、遷移（２）及び（４）を低減させる必要があり、そのために図６（ａ）中のαやβの状態密度を低減することが本質的に必要と言える。しかしながら実際に用いる多結晶薄膜や粉体材料などからなる材料系において、このような準位を低減することは困難である。
【００３９】
そこで本願発明者らは、ｎ型半導体層とｐ型半導体層とをスペーサを介して接合し、両半導体層間にギャップを設けることによって、遷移（２）及び（４）を低減できることを見出したものである。α、βのエネルギー状態は、半導体層中に存在する局在したエネルギー準位であるため波動関数の空間的広がりがない。そのためｎ型半導体層とｐ型半導体層にギャップを設けることで、エネルギー状態αは、ｐ型半導体層のホールと相互作用できなくなる。同様にエネルギー状態βは、ｎ型半導体層の電子と相互作用できなくなる。一方、ｐ型半導体層のホールやｎ型半導体層の伝導帯に存在する電子は、局在準位α、βに比べて空間的に広がった波動関数を持ち、且つ、外部からのバイアス電圧による分極の効果が重畳される。このためｎ型半導体層とｐ型半導体層に５０〜６０ｎｍ程度のギャップを設けても相互作用が可能であり、遷移（１）や（３）が期待できる。このように本発明の構造の本質は、遷移（１）と（３）が可能であり、遷移（２）と遷移（４）が生じないギャップを設けることができることを見出したことである。
【００４０】
本発明のコンセプトを表す図２において、ギャップがほとんどない場合（図２（２））、ギャップが１５ｎｍの場合（図２（３））では十分な発光特性が得られていない。これは図６に示した遷移（２）や遷移（４）がギャップによって充分抑制できていないためである。これに対し、ギャップが３０ｎｍ（図２（４））の場合は、図６に示した遷移（１）が生じているが遷移（２）や遷移（４）が３０ｎｍのギャップを設けることで抑制できている。その結果、図３に示されているように低電圧で効率的に発光する半導体素子が実現可能になっている。
【００４１】
なお、ｎ型半導体層やｐ型半導体層に図６（ａ）に示すギャップ準位α、βが低減できると、図６（ｂ）に示すようにギャップの間隔を狭くすることができ、一層低電圧で、且つ、さらにより効率的にホール注入が可能となる。その結果、本発明の半導体素子の発光特性を向上させることができる。
【産業上の利用可能性】
【００４２】
本発明にかかる半導体素子は、ディスプレイ、照明などの幅広い分野に応用することが可能である。
【符号の説明】
【００４３】
ｓｐ    ギャップ
１    半導体素子
２    下部電極層
３    ｎ型半導体層（ＺｎＯ）層
４    ｐ型半導体層
５    透明電極層
６    スペーサ（ＭｇＯ薄膜）
１０    第１基板
１０‘  第２基板
【図１】
2013115160.tif 000003
【図２】
2013115160.tif 000004
【図３】
2013115160.tif 000005
【図４】
2013115160.tif 000006
【図５】
2013115160.tif 000007
【図６】
2013115160.tif 000008
【図７】
2013115160.tif 000009