(57)【要約】【課題】効果的に消費電力を低減することができるＳＲＡＭ及び半導体集積回路を提供すること。【解決手段】ＳＲＡＭ１００は、メモリセルアレイ２、ビット線ＢＬＴ及びＢＬＢ、イコライズ制御回路３、イコライズ回路４を有する。ビット線ＢＬＴ及びＢＬＢは、メモリセルアレイ２と接続される。イコライズ回路４は、ビット線ＢＬＴとビット線ＢＬＢとの間を電気的に接続又は切断する。イコライズ制御回路３は、電源電圧ＶＤＤ及びグランド電圧ＧＮＤと接続され、イコライズ回路４のオン／オフを制御するイコライズ信号ＥＱを出力する。イコライズ回路４は、イコライズ信号ＥＱに応じて、ビット線ＢＬＴとビット線ＢＬＢが電源電圧ＶＤＤ及びグランド電圧ＧＮＤと電気的に切断されている場合に、ビット線ＢＬＴとビット線ＢＬＢとの間を電気的に接続する。【選択図】図１Ａ
2013058290.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルと、
前記メモリセルに接続されたビット線対と、
前記ビット線対間を電気的に接続又は切断するスイッチと、
第１の電源と前記第１の電源より電位の低い第２の電源とが印加され、前記メモリセル及び前記スイッチの動作を制御する制御信号を出力する周辺回路と、を備え、
前記スイッチは、前記制御信号に応じて、前記ビット線対が前記第１の電源及び前記第２の電源と電気的に切断されている場合に、前記ビット線対間を電気的に接続する、
請求項１に記載のＳＲＡＭ。
【請求項２】
前記周辺回路には、前記第１の電圧よりも高電圧の第３の電源が更に印加され、
前記スイッチの制御端子に、前記周辺回路を介して前記第３の電源の電圧レベルが印加されて前記ビット線対間を電気的に接続することを特徴とする、
請求項１に記載のＳＲＡＭ。
【請求項３】
前記スイッチは、ＭＯＳトランジスタからなり、
前記スイッチの制御端子が、前記ＭＯＳトランジスタのゲートであることを特徴とする、
請求項２に記載のＳＲＡＭ。
【請求項４】
前記スイッチは、ＮＭＯＳトランジスタであることを特徴とする、
請求項３に記載のＳＲＡＭ。
【請求項５】
前記第３の電源と前記第２の電源との間に前記メモリセルが接続されたことを特徴とする、
請求項２乃至４のいずれか一項に記載のＳＲＡＭ。
【請求項６】
前記メモリセルは、インバータ対を備え、
前記インバータ対のＰＭＯＳトランジスタのソースに前記第３の電源が、前記インバータ対のＮＭＯＳトランジスタのソースに前記第２の電源が接続されたことを特徴とする、
請求項５に記載のＳＲＡＭ。
【請求項７】
前記周辺回路は、前記ビット線対間に接続されたラッチ回路を有することを特徴とする、
請求項１乃至６のいずれか一項に記載のＳＲＡＭ。
【請求項８】
前記周辺回路は、ラッチ制御回路を備え、
前記ラッチ回路は、前記ラッチ制御回路により活性化及び非活性化されることを特徴とする、
請求項７に記載のＳＲＡＭ。
【請求項９】
前記ラッチ回路は、
ソースが前記第２の電源と接続された第１のＮＭＯＳトランジスタと、
ソースが前記第１のＭＯＳトランジスタのドレインと接続された第２及び第３のＮＭＯＳトランジスタと、
ドレインが前記第２のＮＭＯＳトランジスタのドレイン及び前記ビット線対の一方と接続された第１のＰＭＯＳトランジスタと、
ドレインが前記第３のＮＭＯＳトランジスタのドレイン及び前記ビット線対の他方と接続された第２のＰＭＯＳトランジスタと、
ドレインが前記第１及び前記第２のＰＭＯＳトランジスタのソースと接続され、ソースが前記第１の電源と接続された第３のＰＭＯＳトランジスタと、を備え、
前記第２のＮＭＯＳトランジスタ及び前記第１のＰＭＯＳトランジスタのゲートは、ともに前記第３のＮＭＯＳトランジスタのドレインに接続され、
前記第３のＮＭＯＳトランジスタ及び前記第２のＰＭＯＳトランジスタのゲートは、ともに前記第２のＮＭＯＳトランジスタのドレインに接続され、
前記第１のＮＭＯＳトランジスタのゲート及び前記第３のＰＭＯＳトランジスタのゲートの一方には前記ラッチ制御回路からの制御信号が、他方には前記制御信号の反転論理の信号がそれぞれ入力されたことを特徴とする、
請求項８に記載のＳＲＡＭ。
【請求項１０】
前記ラッチ回路は、
ソースが前記第２の電源と接続された第１のＮＭＯＳトランジスタと、
ソースが前記第１のＭＯＳトランジスタのドレインと接続された第２及び第３のＮＭＯＳトランジスタと、
ドレインが前記第２のＮＭＯＳトランジスタのドレイン及び前記ビット線対の一方と接続された第１のＰＭＯＳトランジスタと、
ドレインが前記第３のＮＭＯＳトランジスタのドレイン及び前記ビット線対の他方と接続された第２のＰＭＯＳトランジスタと、を備え、
前記第１及び第２のＰＭＯＳトランジスタのソースは、前記第１の電源に接続され、
前記第２のＮＭＯＳトランジスタ及び前記第１のＰＭＯＳトランジスタのゲートは、ともに前記第３のＮＭＯＳトランジスタのドレインに接続され、
前記第３のＮＭＯＳトランジスタ及び前記第２のＰＭＯＳトランジスタのゲートは、ともに前記第２のＮＭＯＳトランジスタのドレインに接続され、
前記第１のＮＭＯＳトランジスタのゲートには前記ラッチ制御回路からの制御信号が入力されたことを特徴とする、
請求項８に記載のＳＲＡＭ。
【請求項１１】
前記ラッチ回路は、
前記第１及び前記第２のＰＭＯＳトランジスタのしきい値の大きさは、前記第１の電源電圧の１／２よりも大きいことを特徴とする、
請求項１０に記載のＳＲＡＭ。
【請求項１２】
複数の前記ビット線対を備え、
前記周辺回路は、複数の前記ビット線対のうちから選択されたビット線対と接続されるセンスアンプを更に備えることを特徴とする、
請求項１乃至１１のいずれか一項に記載のＳＲＡＭ。
【請求項１３】
前記周辺回路は、センスアンプ制御回路を備え、
前記センスアンプは、前記センスアンプ制御回路により活性化及び非活性化され、複数の前記ビット線対のうちから選択されたビット線対と接続されることを特徴とする、
請求項１２に記載のＳＲＡＭ。
【請求項１４】
前記センスアンプは、
ソースが前記第１の電源と接続され、ゲートに前記センスアンプ制御回路からの第２の制御信号が入力された第４及び第５のＰＭＯＳトランジスタと、
入力が前記第４のＰＭＯＳトランジスタ及び前記選択されたビット線対の一方と接続される第１のインバータと、
入力が前記第５のＰＭＯＳトランジスタ及び前記選択されたビット線対の他方と接続される第２のインバータと、を備えることを特徴とする、
請求項１３に記載のＳＲＡＭ。
【請求項１５】
請求項１乃至１４のいずれか一項に記載のＳＲＡＭを備えた、
半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＳＲＡＭ（Static Random Access Memory）及び半導体集積回路に関し、特に低消費電力のＳＲＡＭに関する。
【背景技術】
【０００２】
近年、携帯電話などのモバイル機器の発達に伴い、これらに搭載される半導体装置に対する低電力化の要求が高まっている。ＳＲＡＭ（Static Random Access Memory）は、半導体装置の主要な構成要素であるため、特に低電力化が求められている。ＳＲＡＭの動作電力を削減するには、電源電圧を低下させることが効果的である。しかし、ＳＲＡＭにおいて電源電圧を低下させると、ＳＲＡＭを安定に動作させるための動作マージンが低下してしまう。結果として歩留まりの低下に繋がるので、電源電圧を一定電圧以下に低下させることは困難であった（非特許文献１）。
【０００３】
こうした問題点を克服するための手法として、例えば、ＳＲＡＭのメモリセルに供給する電源電圧を、周辺回路の電源電圧よりも高い電圧とすることで、読み出し動作時の動作マージンを向上させる手法が提案されている（非特許文献２）。
【０００４】
さらに、ワード線ドライバに供給する電源電圧も周辺回路の電源電圧よりも高い電圧とすることで、書き込み動作時の動作マージンを向上させる手法も提案されている（非特許文献３）。
【０００５】
他にも、半導体メモリに関する技術として、例えば、低電圧下におけるＤＲＡＭのビット線の等価動作をスムーズに行う手法（特許文献１）や、半導体メモリのビット線のプリチャージレベルの低下を防止する手法（特許文献２）が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平８−２１２７８３号公報
【特許文献２】特開平８−５０７９０号公報
【非特許文献】
【０００７】
【非特許文献１】Y.H. Chen et al., "A 0.6V 45nm Adaptive Dual-rail SRAM Compiler Circuit Design for Lower VDD_min VLSIs", 2008 Symposium on VLSI Circuits Digest of Technical Papers, 2008.
【非特許文献２】Yasuhiro Morita et al., "A Vth-Variation-Tolerant SRAM with 0.3-V Minimum Operation Voltage for Memory-Rich SoC under DVS Environment", 2006 Symposium on VLSI Circuits Digest of Technical Papers, 2006.
【非特許文献３】Koichi Takeda et al., "Multi-Step Word-Line Control Technology in Hierarchical Cell Architecture for Scaled-Down High-Density SRAMs", IEEE JOURNAL OF SOLID-STATE CIRCUITS, April 2011, VOL. 46, No. 4, pp806-814.
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところが、発明者は、電源電圧を降下させてＳＲＡＭの消費電力を低減する手法には、以下で説明する問題点が有ることを見出した。ＳＲＡＭにおける消費電力の大部分は、ＳＲＡＭの周辺回路の消費電力Ｗ１と、ビット線の充放電電力Ｗ２である。図２２は、典型的なＳＲＡＭ１０００の構成例を示すブロック図である。ＳＲＡＭ１０００は、ワード線ドライバ１００１、メモリセルアレイ１００２、Ｉ／Ｏブロック１００３及び制御ブロック１００４を有する。
【０００９】
ワード線ドライバ１００１は、ワード線ＷＬを介してメモリセルアレイ１００２と接続される。メモリセルアレイ１００２は、ビット線対ＢＬを介して、Ｉ／Ｏブロック１００３と接続される。制御ブロック１００４は、ワード線ドライバ１００１及びＩ／Ｏブロック１００３を制御し、データの読み出し／書き込みを制御する。
【００１０】
ＳＲＡＭの周辺回路での消費電力Ｗ１について説明する。ＳＲＡＭ１０００においては、ワード線ドライバ１００１、Ｉ／Ｏブロック１００３及び制御ブロック１００４が、上述の周辺回路に相当する。消費電力Ｗ１は、Ｉ／Ｏブロック１００３内のビット線プリチャージトランジスタ以外の周辺回路で消費される電力として定義される。ＳＲＡＭの周辺回路での消費電力Ｗ１について説明する。ここで、Ｃ１をＳＲＡＭの周辺回路のキャパシタンスとすると、ＳＲＡＭの単位動作あたりに周辺回路に流れる電荷ｑ１は、以下の式（１）で表される。なお、以下では電源電圧をＶＤＤで表す。
【数１】
2013058290.tif 000003
ここで、ＳＲＡＭの動作周波数をｆ［Ｈｚ］とする。すると、ＳＲＡＭの周辺回路に流れる電流Ｉ１は、以下の式（２）で表される。
【数２】
2013058290.tif 000004
【００１１】
一般に、消費電力は、電圧と電流の積で表される。よって、ＳＲＡＭの周辺回路での消費電力Ｗ１は、以下の式（３）で表される。
【数３】
2013058290.tif 000005
【００１２】
続いて、ＳＲＡＭのビット線の充放電動作による充放電電力Ｗ２について説明する。ここで、Ｃ２をＳＲＡＭのビット線の充放電動作にかかるキャパシタンスとする。また、ＶＢＬは、複数のメモリセルが有る場合の読み出し時のビット線振幅の平均値であり、電源電圧ＶＤＤよりも小さな電圧である。この場合、単位動作あたりのビット線の充放電で流れる電荷ｑ２は、以下の式（４）で表される。
【数４】
2013058290.tif 000006
よって、ビット線の充放電で流れる電流Ｉ２は、以下の式（５）で表される。
【数５】
2013058290.tif 000007
【００１３】
上述のように、消費電力は、電圧と電流の積で表される。よって、ＳＲＡＭのビット線の充放電動作での充放電電力Ｗ２は、以下の式（６）で表される。
【数６】
2013058290.tif 000008
【００１４】
よって、式（３）及び（６）より、ＳＲＡＭの消費電力Ｗは、以下の式（７）で表される。
【数７】
2013058290.tif 000009
【００１５】
式（７）において、消費電力低減のために電源電圧ＶＤＤの値を小さくすると、周辺回路の消費電力にかかる（ｆ・Ｃ１・ＶＤＤ２）は小さくなる。ところが、ビット線の充放電動作にかかる（ｆ・Ｃ１・ＶＤＤ・ＶＢＬ）では、電源電圧ＶＤＤの低下につれてＶＢＬが増加する現象が生じることを、発明者は見出した。つまり、電源電圧ＶＤＤの値を小さくしても、ビット線の充放電動作に伴う消費電力を十分に低減することはできない。以下では、電源電圧ＶＤＤの値を小さくしても、ビット線の充放電動作に伴う消費電力を十分に低減することができない理由について説明する。
【００１６】
以下では、ＳＲＡＭの中には、メモリセルがＮ個存在しているものとする。また、各々のメモリセルの読出し電流は、Ｉｃｅｌｌ＿ｊ（ｊは１からＮまでの任意の整数）とする。ここで、メモリセルからデータ出力される読出しビット線の容量をＣＢＬとし、読出し操作を完了するまでの時間をｔＢＬとする。また、読出し操作を安定的に行うために必要とするビット線の電位差を、例えば１００ｍＶとする。ｔＢＬは、読出し電流が最小であるメモリセルのセル電流Ｍｉｎ（Ｉｃｅｌｌ＿ｊ）で決定され、以下の式（８）で表される。
【数８】
2013058290.tif 000010
【００１７】
また、各々のメモリセルからデータを読出した場合のビット線の電位差ＶＢＬ＿ｊは、以下の式（９）で表される。
【数９】
2013058290.tif 000011
従って、式（８）及び（９）より、以下の式（１０）が導かれる。
【数１０】
2013058290.tif 000012
【００１８】
次いで、電源電圧ＶＤＤを降下させた場合のメモリセルの読み出し電流Ｉｃｅｌｌ＿ｊとメモリセルの最小の読み出し電流Ｍｉｎ（Ｉｃｅｌｌ＿ｊ）との関係について議論する。以下、メモリセル読み出し電流Ｉは、以下の式（１１）で与えられると仮定する。なお、式（１１）において、βは比例係数、Ｖｔｈは読出しトランジスタのしきい値電圧である。
【数１１】
2013058290.tif 000013
従って、メモリセルの読み出し電流Ｉｃｅｌｌ＿ｊは以下の式（１２）で表される。
【数１２】
2013058290.tif 000014
【００１９】
メモリセルの最小の読み出し電流Ｍｉｎ（Ｉｃｅｌｌ＿ｊ）は、Ｖｔｈが最大となるメモリセルにより与えられるので、以下の式（１３）で表される。なお、式（１３）において、Ｍａｘ（Ｖｔｈ＿ｊ）は、Ｎ個のメモリセルの読み取りトランジスタのしきい値のうちで最大の値を示す。
【数１３】
2013058290.tif 000015
そして、式（１０）を式（１３）に代入すると、以下の式（１４）が導かれる。
【数１４】
2013058290.tif 000016
【００２０】
Ｍａｘ（Ｖｔｈ＿ｊ）は、Ｖｔｈ＿ｊよりも大きいため、ＶＤＤを低下させた場合、式（１４）の分母（ＶＤＤ−Ｍａｘ（Ｖｔｈ＿ｊ））の減少率は、分子（ＶＤＤ−Ｖｔｈ＿ｊ）の減少率よりも大きい。従って、電源電圧ＶＤＤが低下すると、｛（ＶＤＤ−Ｖｔｈ＿ｊ）／（ＶＤＤ−Ｍａｘ（Ｖｔｈ＿ｊ））｝は増加する。また、１００［ｍＶ］は、電源電圧ＶＤＤの低下に依存しない定数であるので、電源電圧のＶＤＤが低下すると、電源電圧ＶＤＤに対する比率は大きくなる。
【００２１】
上述のＶＢＬは、ＶＢＬ＿１〜ＶＢＬ＿Ｎの平均値である。よって、ＶＢＬ＝α・ＶＤＤとした場合、ＶＤＤの低下に伴って、係数αの値は大きくなってゆく。図２３は、係数αと電源電圧ＶＤＤとの関係を示すグラフである。図２３に示すように、ＶＤＤの低下と共に係数αは増加して、最終的に１に達する。
【００２２】
その結果、電源電圧ＶＤＤを小さくしたとしても、ビット線の充放電による消費電力は低減されない。図２４は、ビット線で消費される電力と電源電圧との関係を示すグラフである。ＶＤＤの低下と共に係数αが増加するため、図２４に示すように、電源電圧が低下すると、ビット線で消費される電力は却って増加してしまうことがわかる。つまり、単に電源電圧ＶＤＤの値を小さくするだけでは、ＳＲＡＭの消費電力を十分に低減することはできないことが理解できる。
【課題を解決するための手段】
【００２３】
本発明の一態様であるＳＲＡＭは、メモリセルと、前記メモリセルに接続されたビット線対と、前記ビット線対間を電気的に接続又は切断するスイッチと、第１の電源と前記第１の電源より電位の低い第２の電源とが印加され、前記メモリセル及び前記スイッチの動作を制御する制御信号を出力する周辺回路と、を備え、前記スイッチは、前記制御信号に応じて、前記ビット線対が前記第１の電源及び前記第２の電源と電気的に切断されている場合に、前記ビット線対間を電気的に接続するものである。このＳＲＡＭでは、データの読み出しに先立って、スイッチ素子をオンにすることにより、ビット線対の電圧が第１の電源の電圧の１／２に平均化される。そのため、データ読み出し時のビット線の電圧のスイング幅を小さくすることができるので、ＳＲＡＭの消費電力を低減できる。
【発明の効果】
【００２４】
本発明によれば、効果的に消費電力を低減することができるＳＲＡＭ及び半導体集積回路を提供することができる。
【図面の簡単な説明】
【００２５】
【図１Ａ】実施の形態１にかかるＳＲＡＭ１００の構成を模式的に示すブロック図である。
【図１Ｂ】実施の形態１にかかるＳＲＡＭ１００のメモリセル２０の構成を示す回路図である。
【図２】実施の形態１にかかるＳＲＡＭ１００のイコライズ回路４の構成を示す回路図である。
【図３】実施の形態１にかかるＳＲＡＭ１００の読み出し時の動作を示すタイミングチャートである。
【図４】実施の形態２にかかるＳＲＡＭ２００の構成を模式的に示すブロック図である。
【図５】実施の形態２にかかるＳＲＡＭ２００のラッチ回路８の構成を示す回路図である。
【図６】実施の形態２にかかるＳＲＡＭ２００の読み出し時の動作を示すタイミングチャートである。
【図７】実施の形態３にかかるＳＲＡＭ３００の構成を模式的に示すブロック図である。
【図８Ａ】実施の形態３にかかるＳＲＡＭ３００のラッチ回路９の構成を示す回路図である。
【図８Ｂ】実施の形態３にかかるＳＲＡＭ３００のメモリセル２０の構成を示す回路図である。
【図９】実施の形態３にかかるＳＲＡＭ３００の読み出し時の動作を示すタイミングチャートである。
【図１０】実施の形態４にかかるＳＲＡＭ４００の構成を模式的に示すブロック図である。
【図１１】実施の形態４にかかるＳＲＡＭ４００の読み出し時の動作を示すタイミングチャートである。
【図１２】実施の形態５にかかるＳＲＡＭ５００の構成を模式的に示すブロック図である。
【図１３】実施の形態５にかかるＳＲＡＭ５００の読み出し時の動作を示すタイミングチャートである。
【図１４】実施の形態５にかかるＳＲＡＭ５００の書き込み時の動作を示すタイミングチャートである。
【図１５】実施の形態６にかかるＳＲＡＭ６００の構成を模式的に示すブロック図である。
【図１６】実施の形態６にかかるＳＲＡＭ６００のセンスアンプ１２の構成を示す回路図である。
【図１７】実施の形態６にかかるワード線ドライバ１の構成を模式的に示すブロック図である。
【図１８】実施の形態６にかかるワード線ドライバ１のＶＤＤセレクタ２２の構成を模式的に示す回路図である。
【図１９】実施の形態６にかかるワード線ドライバ１のレベルシフタＬＳ１の構成を模式的に示す回路図である。
【図２０】実施の形態６にかかるワード線ドライバ１の読み出し時の動作を示すタイミングチャートである。
【図２１】実施の形態６にかかるワード線ドライバ１の書き込み時の動作を示すタイミングチャートである。
【図２２】典型的なＳＲＡＭ１０００の構成例を示すブロック図である。
【図２３】係数αと電源電圧ＶＤＤとの関係を示すグラフである。
【図２４】ビット線で消費される電力と電源電圧との関係を示すグラフである。
【発明を実施するための形態】
【００２６】
以下、図面を参照して本発明の実施の形態について説明する。各図面においては、同一要素には同一の符号が付されており、必要に応じて重複説明は省略される。
【００２７】
実施の形態１
まず、本発明の実施の形態１にかかるＳＲＡＭ１００について説明する。図１Ａは、実施の形態１にかかるＳＲＡＭ１００の構成を模式的に示すブロック図である。ＳＲＡＭ１００は、周辺回路３１とメモリセルアレイ２とから構成される。周辺回路３１はワード線ドライバ１、制御ブロック５１及びＩ／Ｏブロック６１を有する。
【００２８】
制御ブロック５１は、イコライズ制御回路３、センスアンプ制御回路５及びラッチ制御回路７を有する。不図示であるが、制御ブロック５１は、例えばワード線のプリデコーダやＳＲＡＭで使用するクロック生成回路などの他の回路又は機能ブロックを有する。Ｉ／Ｏブロック６１は、イコライズ回路（ＥＱＣ）４、センスアンプ６及びラッチ回路８を有する。
【００２９】
ワード線ドライバ１、イコライズ制御回路３、センスアンプ制御回路５、センスアンプ６、ラッチ制御回路７及びラッチ回路８には、それぞれ電源電圧ＶＤＤ及びグランド電圧ＧＮＤが供給される。なお、電源電圧ＶＤＤは、第１の電源の電圧に対応する。グランド電圧ＧＮＤは、第２の電源の電圧に対応する。なお、本実施の形態では、電源電圧ＶＤＤは正の電圧である。
【００３０】
メモリセルアレイ２は、複数のメモリセル２０を有する。図１Ｂは、実施の形態１にかかるＳＲＡＭ１００のメモリセル２０の構成を示す回路図である。説明を簡略化するため、図１Ａでは、メモリセルアレイ２は、１つのビット線対（ＢＬＴ及びＢＬＢ）に対して、図１Ｂに示す複数のメモリセル２０が接続された構成としている。実際にはメモリセルアレイ２は、複数のビット線対を有し、その各々のビット線対に複数のメモリセル２０が設けられる。また、ワード線ドライバ１から出力されるＷＬ信号（ＷＬ）は、実質は複数であり、１組のビット線対に接続された複数のメモリセル２０のそれぞれに対し、別々のＷＬ信号が接続される構成である。なお、複数のビット線対を有するメモリセルアレイの場合は、後述するイコライズ回路４とラッチ回路８とは、ビット線対ごとに設けられる。
【００３１】
ここで、図１Ｂを参照して、メモリセル２０の構成について説明する。メモリセル２０は、ＮＭＯＳトランジスタＮＣ１〜ＮＣ４、ＰＭＯＳトランジスタＰＣ１及びＰＣ２を有する。ＰＭＯＳトランジスタＰＣ１及びＮＭＯＳトランジスタＮＣ１は、ドレイン同士が相互接続され、インバータを構成する。ＰＭＯＳトランジスタＰＣ２及びＮＭＯＳトランジスタＮＣ２は、ドレイン同士が相互接続され、インバータを構成する。
【００３２】
ＰＭＯＳトランジスタＰＣ１及びＮＭＯＳトランジスタＮＣ１のドレインとビット線ＢＴＬとの間は、ＮＭＯＳトランジスタＮＣ３を介して接続される。また、ＰＭＯＳトランジスタＰＣ１及びＮＭＯＳトランジスタＮＣ１のドレインは、ＰＭＯＳトランジスタＰＣ２及びＮＭＯＳトランジスタＮＣ２のゲートと接続される。ＰＭＯＳトランジスタＰＣ２及びＮＭＯＳトランジスタＮＣ２のドレインとビット線ＢＴＢとの間は、ＮＭＯＳトランジスタＮＣ４を介して接続される。また、ＰＭＯＳトランジスタＰＣ２及びＮＭＯＳトランジスタＮＣ２のドレインは、ＰＭＯＳトランジスタＰＣ１及びＮＭＯＳトランジスタＮＣ１のゲートと接続される。
【００３３】
ＰＭＯＳトランジスタＰＣ１及びＰＣ２のソースは電源電圧ＶＤＤが供給される。と接ＮＭＯＳトランジスタＮＣ１及びＮＣ２のソースは、グランド電圧ＧＮＤが供給される。ＮＭＯＳトランジスタＮＣ３及びＮＣ４のゲートは、ワード線ＷＬと接続される。
【００３４】
ワード線ドライバ１は、ワード線ＷＬを介してメモリセルアレイ２と接続される。メモリセルアレイ２は、一対のビット線ＢＬＴ及びＢＬＢを介して、センスアンプ６と接続される。イコライズ回路４は、ビット線ＢＬＴとビット線ＢＬＢ（ビット線対）との間に接続される。イコライズ制御回路３は、イコライズ回路４のオン／オフを制御するイコライズ信号ＥＱを、イコライズ回路４に出力する。これにより、イコライズ回路４は、イコライズ信号ＥＱにより制御されるトランスファーゲートとして機能する。ラッチ回路８は、ビット線ＢＬＴとビット線ＢＬＢとの間に接続される。ラッチ制御回路７は、ラッチ回路８のラッチ動作を制御するラッチ信号ＬＥを、ラッチ回路８に出力する。ラッチ回路８は、ラッチ信号ＬＥに応じて、ビット線ＢＬＴ及びＢＬＢの値をラッチする。センスアンプ制御回路５は、制御信号ＰＣを、センスアンプ６に出力する。
【００３５】
次いで、イコライズ回路４の構成について説明する。図２は、実施の形態１にかかるＳＲＡＭ１００のイコライズ回路４の構成を示す回路図である。イコライズ回路４は、ビット線ＢＬＴとビット線ＢＬＢとの間に接続されるＮＭＯＳトランジスタＮ１０を有する。ＮＭＯＳトランジスタＮ１０のゲートには、イコライズ制御回路３からのイコライズ信号ＥＱが入力する。つまり、図２では、イコライズ回路４は、ＮＭＯＳトランスファーゲートとして構成される。換言すれば、ＮＭＯＳトランジスタＮ１０は、ビット線ＢＬＴとビット線ＢＬＢとの間を電気的に接続または切断するスイッチである。
【００３６】
なお、イコライズ回路４のＮＭＯＳトランジスタ（Ｎ１０）は、ＰＭＯＳトランジスタとすることも可能である。この場合はビット線対間を電気的に接続するためにはイコライズ信号ＥＱをグランドレベルとすればよい。なお、イコライザ回路４のスイッチとしては、図２のように、ＮＭＯＳトランジスタの方が移動度が高いので、好適である。また、スイッチがＮＭＯＳトランジスタ又はＰＭＯＳトランジスタのいずれであっても、トランジスタのゲート端子がスイッチの制御端子となる。
【００３７】
次いで、ラッチ回路８の構成について説明する。図３は、実施の形態２にかかるＳＲＡＭ２００のラッチ回路８の構成を示す回路図である。ラッチ回路８は、ＮＭＯＳトランジスタＮ１１〜Ｎ１３、ＰＭＯＳトランジスタＰ１１〜Ｐ１３及びインバータＩＮＶ１を有する。ＰＭＯＳＰトランジスタ１３は、第１のＭＯＳトランジスタに対応する。ＰＭＯＳトランジスタＰ１１及びＰ１２は、それぞれ第２及び第３のＭＯＳトランジスタに対応する。ＮＭＯＳトランジスタＮ１１及びＮ１２は、それぞれ第４及び第５のＭＯＳトランジスタに対応する。ＮＭＯＳトランジスタＮ１３は、第６のＭＯＳトランジスタに対応する。
【００３８】
ＰＭＯＳトランジスタＰ１１及びＮＭＯＳトランジスタＮ１１は、ドレイン同士が相互接続され、第１のインバータを構成する。ＰＭＯＳトランジスタＰ１２及びＮＭＯＳトランジスタＮ１２は、ドレイン同士が相互接続され、第２のインバータを構成する。第１のインバータの出力であるＰＭＯＳトランジスタＰ１１及びＮＭＯＳトランジスタＮ１１のドレインは、ビット線ＢＴＬ及び第２のインバータの入力であるＰＭＯＳトランジスタＰ１２及びＮＭＯＳトランジスタＮ１２のゲートと接続される。第２のインバータの出力であるＰＭＯＳトランジスタＰ１２及びＮＭＯＳトランジスタＮ１２のドレインは、ビット線ＢＬＢ及び第１のインバータの入力であるＰＭＯＳトランジスタＰ１１及びＮＭＯＳトランジスタＮ１１のゲートと接続される。
【００３９】
ＰＭＯＳトランジスタＰ１３のソースは電源電圧ＶＤＤと接続され、ドレインはＰＭＯＳトランジスタＰ１１及びＰ１２のソースと接続される。ＮＭＯＳトランジスタＮ１３のソースはグランド電圧ＧＮＤと接続され、ドレインはＮＭＯＳトランジスタＮ１１及びＮ１２のソースと接続される。ＮＭＯＳトランジスタＮ１３には、ラッチ信号ＬＥが入力する。ＰＭＯＳトランジスタＰ１３のゲートには、インバータＩＮＶ１を介して、ラッチ信号ＬＥが反転論理で入力される。ＮＭＯＳトランジスタＮ１３及びＰＭＯＳトランジスタＰ１３のゲートへのラッチ信号ＬＥ（制御信号）の入力は、この例に限られない。つまり、一方にはラッチ信号ＬＥが、他方にはＬＥの反転論理の信号がそれぞれ入力されるように構成すればよい。
【００４０】
続いて、本実施の形態にかかるＳＲＡＭ１００の動作について説明する。ＳＲＡＭ１００における消費電力の低減は、データの読み出し動作時に発現する。従って、以下では、読み出し時の動作に着目して説明する。図４は、実施の形態１にかかるＳＲＡＭ１００の読み出し時の動作を示すタイミングチャートである。まず、初期状態においては、ビット線ＢＬＴ及びＢＬＴの一方の電圧は電源電圧ＶＤＤ、他方の電圧はグランド電圧ＧＮＤである。図４では、初期状態において、ビット線ＢＬＢが電源電圧ＶＤＤ、ビット線ＢＬＴがグランド電圧ＧＮＤである場合を示している。なお、このとき、ビット線ＢＬＴ及びＢＬＢの一端又は両端はハイインピーダンス状態であり、電源電圧ＶＤＤ及びグランド電圧ＧＮＤのいずれも供給されない状態である。また、イコライズ信号ＥＱ及びワード線ＷＬはグランド電圧ＧＮＤである。ラッチ信号ＬＥは電源電圧ＶＤＤであり、このときのラッチ回路８は活性化され、データの値、すなわちビット線ＢＬＴ及びＢＬＢの値を保持する。
【００４１】
ＳＲＡＭ１００では、データの読み出しに先立って、ビット線ＢＬＴ及びＢＬＢのイコライズが行われる。具体的には、ラッチ制御回路７は、ラッチ信号ＬＥを電源電圧ＶＤＤからグランド電圧ＧＮＤに遷移させ、ラッチ回路８を非活性化する。イコライズ制御回路３は、イコライズ信号ＥＱをグランド電圧ＧＮＤから電源電圧ＶＤＤに遷移させる（図４のタイミングＴ１１）。すると、イコライズ回路４がオンとなり、ビット線ＢＬＴとビット線ＢＬＢとの間が導通する。そのため、ビット線ＢＬＢとビット線ＢＬＴとの間で電荷移動が生じる。ビット線ＢＬＴ及びＢＬＢの両端はハイインピーダンス状態であるので、ビット線ＢＬＴ及びＢＬＢの電圧は平均化される。よって、ビット線ＢＬＴ及びＢＬＢの電圧は、ともにＶＤＤ／２となる。
【００４２】
イコライズが終了すると、次にデータの読み出しを開始する。具体的には、イコライズ制御回路３は、イコライズ信号ＥＱを電源電圧ＶＤＤからグランド電圧ＧＮＤに遷移させる。すると、イコライズ回路４がオフとなり、ビット線ＢＬＴとビット線ＢＬＢとの間はハイインピーダンス状態となる。また、ワード線ドライバ１は、ワード線をグランド電圧ＧＮＤから電源電圧ＶＤＤに遷移させる。すると、データの読み出しが始まり、ビット線対の一方の電圧は、ＶＤＤ／２からグランド電圧ＧＮＤに降下する（図４のタイミングＴ１２）。図４に示した例では、ビット線ＢＬＢの電圧がＶＤＤ／２からグランド電圧ＧＮＤに降下する。
【００４３】
データの読み出しが終了すると、ラッチ制御回路７は、ラッチ信号ＬＥをグランド電圧ＧＮＤから電源電圧ＶＤＤに遷移させ、ラッチ回路８を活性化する（図４のタイミングＴ１３）。よって、活性化されたラッチ回路８によって、ビット線対の他方の電圧は、電源電圧ＶＤＤの半分のＶＤＤ／２から電源電圧ＶＤＤに昇圧される。図４に示した例では、ビット線ＢＬＴの電圧がＶＤＤ／２から電源電圧ＶＤＤに昇圧される。
【００４４】
本構成では、データ読み出し前のビット線を、電源電圧ＶＤＤの半分のＶＤＤ／２にプリチャージすることができる。そのため、データ読み出し前のビット線を、電源電圧ＶＤＤにプリチャージする場合と比べて、データ読み出し時のビット線電圧のスイング幅が小さくなる。その結果、データの読み出し時に放電される電荷量を減らすことができる。従って、本構成によれば、ビット線の電圧が電源電圧ＶＤＤである場合と比べて、消費電力を低減することができる。
【００４５】
また、ＳＲＡＭ１００は、データの読み出し後に、ラッチ回路８により、読み出し後のビット線のデータをイコライズ前の状態に復旧させることが可能である。これにより、イコライズでビット線の電圧を下げることよるデータの破損を好適に防止することがきる。よって、本構成によれば、ＳＲＡＭ１００よりも安定したデータの読み出しが可能なＳＲＡＭを提供することができる。
【００４６】
なお、たとえばメモリセル２０がビット線対（ＢＬＴ及びＢＬＢ）の電位レベルを一方が第１の電源の電圧レベル、他方を第２の電源の電圧レベルにほぼできる場合は、ラッチ回路８を有さない構成としてもよい。しかし、確実にビット線対（ＢＬＴ及びＢＬＢ）の電位レベルを一方が第１の電源の電圧レベル、他方を第２の電源の電圧レベルにするためには、図１Ａのようにビット線対にラッチ回路８を形成することが望ましい。
【００４７】
実施の形態２
次に、本発明の実施の形態２にかかるＳＲＡＭ２００について説明する。ＳＲＡＭ２００は、電源電圧ＶＤＤを更に低下させた場合に好適な実施の形態を示す。図５は、実施の形態２にかかるＳＲＡＭ２００の構成を模式的に示すブロック図である。ＳＲＡＭ２００は、ＳＲＡＭ１００の周辺回路３１を、周辺回路３２に置換した構成を有する。周辺回路３２は、周辺回路３１のＩ／Ｏブロック６１を、Ｉ／Ｏブロック６２に置換した構成を有する。Ｉ／Ｏブロック６２は、Ｉ／Ｏブロック６１のラッチ回路８を、ラッチ回路９に置換した構成を有する。なお実質的に、実施の形態１との構成の違いはラッチ回路８をラッチ回路９に置き換えた部分である。ラッチ回路９には、電源電圧ＶＤＤ及びグランド電圧ＧＮＤが供給される。ＳＲＡＭ２００のその他の構成は、ＳＲＡＭ１００と同様であるので、説明を省略する。
【００４８】
次いで、ラッチ回路９の構成について説明する。図６は、実施の形態３にかかるＳＲＡＭ２００のラッチ回路９の構成を示す回路図である。ラッチ回路９は、ラッチ回路８から、ＰＭＯＳトランジスタＰ１３及びインバータＩＮＶ１を削除した構成を有する。すなわち、ＰＭＯＳトランジスタＰ１１及びＰ１２のソースには、電源電圧ＶＤＤが供給される。また、ラッチ回路９では、ＰＭＯＳトランジスタＰ１１及びＰ１２のしきい値は、ＶＤＤ／２よりも大きい。ここで、ラッチ回路のＰＭＯＳトランジスタＰ１１及びＰ１２のしきい値電圧をＶｔｈ＿Ｐとする。電源ＶＤＤが２倍のＶｔｈ＿Ｐよりも低い電圧範囲で動作させた場合、イコライズ後のビット線対の電圧ＶＤＤ／２がＶｔｈ＿Ｐを下回り電気的に絶縁状態となる。よって、ラッチ回路８の代わりにラッチ回路９を用いることが可能である。本実施の形態では、イコライズによりビット線対がＶＤＤ／２になると、実質的にＰＭＯＳトランジスタＰ１１及びＰ１２がオフする。つまり、ラッチ回路８のＰＭＯＳトランジスタＰ１３の働きを兼ねるため、ＰＭＯＳトランジスタＰ１３が無くても、ラッチ回路９はラッチ回路８と同等の動作を行うことができる。
【００４９】
ラッチ回路８を用いる場合には、イコライズ時には、電源電圧ＶＤＤの電圧値に関係なくラッチ回路８はほぼ完全にオフする。その結果、ビット線と電源電圧ＶＤＤとはほぼ絶縁状態に制御される。一方、電源電圧ＶＤＤが２×Ｖｔｈ＿Ｐよりも低い場合は、ラッチ回路９を用いてもイコライズ開始後すぐにＰＭＯＳトランジスタＰ１１及びＰ１２はオフし、ほぼ絶縁状態になる。その結果、イコライズ終了後は、ビット線対の電圧をほぼＶＤＤ／２にすることができる。これによりラッチ回路９を用いれば、回路簡素化ができる。簡単のため本明細書ではこのようなラッチ回路９のＰＭＯＳトランジスタＰ１１及びＰ１２がオフである場合についても、絶縁状態として説明する。
【００５０】
続いて、本実施の形態にかかるＳＲＡＭ２００の動作について説明する。ＳＲＡＭ２００における消費電力の低減は、ＳＲＡＭ２００と同様、データの読み出し動作時に発現する。従って、以下では、読み出し時の動作に着目して説明する。図７は、実施の形態３にかかるＳＲＡＭ２００の読み出し時の動作を示すタイミングチャートである。初期状態については、ＳＲＡＭ２００と同様であるので、説明を省略する。
【００５１】
ＳＲＡＭ２００では、まず、データの読み出しに先立って、ビット線ＢＬＴ及びＢＬＢのイコライズが行われる（図７のタイミングＴ２１）。タイミングＴ２１では、ラッチ制御回路７は、ラッチ信号ＬＥを電源電圧ＶＤＤからグランド電圧ＧＮＤに遷移させ、ラッチ回路９を非活性化する。イコライズの動作については、ＳＲＡＭ１００と同様であるので、詳細については省略する。イコライズにより、ビット線ＢＬＴ及びＢＬＢの電圧は、ともにＶＤＤ／２となる。なお、イコライズ中は、ビット線ＢＬＴ及びＢＬＢの電圧はＶＤＤ／２であるので、ラッチ回路９のＰＭＯＳトランジスタＰ１１及びＰ１２は、ともにオフ状態である。
【００５２】
イコライズが終了すると、次にデータの読み出しを開始する。データの読み出し動作については、ＳＲＡＭ１００と同様であるので、詳細については省略する。データの読み出しにより、ビット線ＢＬＢの電圧は、ＶＤＤ／２からグランド電圧ＧＮＤに降下する（図７のタイミングＴ２２）。
【００５３】
データの読み出しの開始後、ビット線ＢＬＢの電圧が任意のレベルまで低下すると、ＰＭＯＳトランジスタＰ１１がオンとなる。これにより、ビット線ＢＬＴは、電源電圧ＶＤＤまで充電される（図７のタイミングＴ２３）。
【００５４】
データの読み出しの開始から所定時間経過後、ラッチ制御回路７は、ラッチ信号ＬＥをグランド電圧ＧＮＤから電源電圧ＶＤＤに遷移させ、ラッチ回路９を活性化する。
【００５５】
上述のように、本構成によれば、ラッチ回路の構成は異なるものの、ＳＲＡＭ１００と同様の作用効果を奏することができるＳＲＡＭを提供することができる。
【００５６】
実施の形態３
次に、本発明の実施の形態３にかかるＳＲＡＭ３００について説明する。図８Ａは、実施の形態３にかかるＳＲＡＭ３００の構成を模式的に示すブロック図である。図８Ａに示すように、メモリセルアレイ２には、電源として、高電圧電源電圧ＣＶＤＤが供給される。図８Ｂは、実施の形態３にかかるＳＲＡＭ３００のメモリセル２０の構成を示す回路図である。すなわち、実施の形態３では、メモリセルアレイ２のメモリセル２０は、図８Ｂに示すように、高電圧電源電圧ＣＶＤＤが供給される。図８Ｂにおけるメモリセル２０のその他の構成は、図１Ｂと同様であるので、説明を省略する。なお、高電圧電源電圧ＣＶＤＤは、第３の電源の電圧に対応する。ＳＲＡＭ３００は、ＳＲＡＭ２００の周辺回路３２を、周辺回路３３に置換した構成を有する。周辺回路３３は、周辺回路３２の制御ブロック５１を、制御ブロック５３に置換した構成を有する。制御ブロック５３では、イコライズ制御回路３に、電源として電源電圧ＶＤＤ及び高電圧電源電圧ＣＶＤＤの２つの電圧が供給される。ここで、高電圧電源電圧ＣＶＤＤは、電源電圧ＶＤＤよりも高い電圧である。ＳＲＡＭ３００のその他の構成は、ＳＲＡＭ２００と同様であるので、説明を省略する。イコライズ制御回路３の回路は基本的には電源電圧ＶＤＤで動作し、高電圧電源電圧ＣＶＤＤはイコライズ制御回路３の出力信号であるＥＱ信号の出力電位レベルをＣＶＤＤレベルとする場合に利用する。
【００５７】
続いて、本実施の形態にかかるＳＲＡＭ３００の動作について説明する。ＳＲＡＭ３００における消費電力の低減は、ＳＲＡＭ２００と同様、データの読み出し動作時に発現する。従って、以下では、読み出し時の動作に着目して説明する。図９は、実施の形態３にかかるＳＲＡＭ３００の読み出し時の動作を示すタイミングチャートである。まず、初期状態については、ＳＲＡＭ２００と同様であるので、説明を省略する。
【００５８】
ＳＲＡＭ３００では、まず、ＳＲＡＭ２００と同様に、データの読み出しに先立って、ビット線ＢＬＴ及びＢＬＢのイコライズが行われる（図９のタイミングＴ３１）。タイミングＴ３１では、ラッチ制御回路７は、ラッチ信号ＬＥを電源電圧ＶＤＤからグランド電圧ＧＮＤに遷移させ、ラッチ回路９を非活性化する。
【００５９】
そして、イコライズ制御回路３は、イコライズ信号ＥＱをグランド電圧ＧＮＤから高電圧電源電圧ＣＶＤＤに遷移させる。ＳＲＡＭ３００では、イコライズ回路４に、電源電圧ＶＤＤではなく、高電圧電源電圧ＣＶＤＤを印加するが、その理由は、以下の通りである。
【００６０】
ＳＲＡＭにおける消費電力を削減するために電源電圧ＶＤＤの値を小さくすると、ＭＯＳトランジスタで構成されるイコライズ回路４に電源電圧ＶＤＤを印加しても、イコライズ回路４はオン状態になりにくくなる。つまり、電源電圧ＶＤＤの値を小さくすると、電源電圧ＶＤＤの絶対値とＭＯＳトランジスタのしきい値の絶対値との差が小さくなるため、ＭＯＳトランジスタのオン／オフ動作の確実性の余裕度が小さくなってしまう。ところが、本実施の形態にかかるＳＲＡＭ３００のように、イコライズ信号ＥＱの電圧を、より高い電圧である高電圧電源電圧ＣＶＤＤとすることにより、電源電圧ＶＤＤの値によらず、イコライズ回路４のＭＯＳトランジスタを確実にオン／オフすることができる。これにより、電源電圧ＶＤＤを小さくすることにより生じる恐れがある、イコライズ回路４の誤動作を防止することができる。
【００６１】
なお、ＳＲＡＭ３００のイコライズ動作以降の動作については、ＳＲＡＭ２００と同様であるので、説明を省略する。なお、図９のタイミングＴ３３及びＴ３４は、それぞれ図７のタイミングＴ２３及びＴ２３に対応する。
【００６２】
実施の形態１及び２では、イコライズ回路４のスイッチとして、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタいずれも利用可能であることを示した。本実施の形態でも、イコライズ回路４のスイッチとして、ＮＭＯＳトランジスタに代えてＰＭＯＳトランジスタを利用することは可能である。しかしながら、ＮＭＯＳトランジスタを利用する場合に、そのゲートに、電源電圧ＶＤＤではなく、高電圧電源電圧ＣＶＤＤを印加することと同様の動作をさせるためには、グランドより低い電位レベル（電源）が必要である。したがって、スイッチとしてはＮＭＯＳトランジスタを利用する方が好適である。
【００６３】
以上のように、ＳＲＡＭ３００は、ＳＲＡＭ２００と同様の作用効果のみならず、さらなる有利な効果を奏することが可能である。すなわち、ＳＲＡＭ３００は、電源電圧ＶＤＤを小さな値とした場合でも、イコライズ回路４に高電圧電源電圧ＣＶＤＤを印加することにより、イコライズ回路４の誤動作を防止することができるという、更なる効果を奏することができる。よって、本構成によれば、低消費電力かつ動作安定性に優れるＳＲＡＭを提供することができる。
【００６４】
実施の形態４
次に、本発明の実施の形態４にかかるＳＲＡＭ４００について説明する。ＳＲＡＭ４００は、ＳＲＡＭ３００にビット線セレクタが追加された場合の実施の形態を示す。ＳＲＡＭ４００は、メモリセルアレイ２が複数のセルを有し、複数のビット線対のいずれかが選択されることにより、データが読み出される。図１０は、実施の形態５にかかるＳＲＡＭ４００の構成を模式的に示すブロック図である。ＳＲＡＭ４００は、ＳＲＡＭ３００の周辺回路３３を、周辺回路３４に置換した構成を有する。周辺回路３４は、周辺回路３３の制御ブロック５３を制御ブロック５４に、Ｉ／Ｏブロック６２をＩ／Ｏブロック６４に置換した構成を有する。
【００６５】
ＳＲＡＭ４００は、実施の形態３にかかるＳＲＡＭ３００を、複数のビット線対を有する構成とした変形例である。ＳＲＡＭ４００は、ビット線ＢＬＴ１及びＢＬＢ１からなるビット線対と、ビット線ＢＬＴ２及びＢＬＢ２からなるビット線対と、を有する。ＳＲＡＭ４００は、複数のビット線対を有するので、イコライズ回路及びラッチ回路も複数個設けられる。具体的には、イコライズ回路４１及びラッチ回路９１は、ビット線ＢＬＴ１とビット線ＢＬＢ１との間に接続される。イコライズ回路４２及びラッチ回路９２は、ビット線ＢＬＴ２とビット線ＢＬＢ２との間に接続される。なお、イコライズ回路４１及び４２は、イコライズ回路４と同様の構成を有する。ラッチ回路９１及び９２は、ラッチ回路９と同様の構成を有する。
【００６６】
ビット線セレクタ制御回路１０は、ビット線セレクタ１１での選択を制御する複数の選択信号ＹＳを、ビット線セレクタ１１に出力する。ビット線セレクタ１１は、選択信号ＹＳに応じて選択したビット線対のデータを、センスアンプ６に出力する。ビット線セレクタ制御回路１０及びビット線セレクタ１１には、それぞれ電源電圧ＶＤＤ及びグランド電圧ＧＮＤが供給される。ビット線セレクタ制御回路１０は、ＳＲＡＭの周辺回路に相当する。また、ワード線ドライバ１には、高電圧電源電圧ＣＶＤＤが更に供給される。ＳＲＡＭ４００のその他の構成は、ＳＲＡＭ３００と同様であるので、説明を省略する。
【００６７】
続いて、本実施の形態にかかるＳＲＡＭ４００の動作について説明する。以下では、まず、読み出し時の動作に着目して説明する。図１１は、実施の形態４にかかるＳＲＡＭ４００の読み出し時の動作を示すタイミングチャートである。まず、初期状態においては、ビット線ＢＬＴ１及びＢＬＢ１の一方の電圧は電源電圧ＶＤＤ、他方の電圧はグランド電圧ＧＮＤである。同様に、ビット線ＢＬＴ２及びＢＬＢ２の一方の電圧は電源電圧ＶＤＤ、他方の電圧はグランド電圧ＧＮＤである。図１１では、初期状態において、ビット線ＢＬＢ１及びＢＬＢ２が電源電圧ＶＤＤ、ビット線ＢＬＴ１及びＢＬＴ２がグランド電圧ＧＮＤである場合を示している。なお、このとき、ビット線ＢＬＴ１、ＢＬＴ２、ＢＬＢ１及びＢＬＢ２一端又は両端はハイインピーダンス状態であり、電源電圧ＶＤＤ及びグランド電圧ＧＮＤのいずれも供給されない状態である。ラッチ信号ＬＥは電源電圧ＶＤＤであり、このときのラッチ回路９１及び９２は活性化され、データの値、すなわちビット線ＢＬＴ１及びＢＬＢ１、ＢＬＴ２及びＢＬＢ２の値をそれぞれ保持する。イコライズ信号ＥＱ、ワード線ＷＬ及び選択信号ＹＳは、グランド電圧ＧＮＤである。
【００６８】
なお、この例では、ビット線セレクタ１１によりビット線ＢＬＴ１及びＢＬＢ１が選択されるものとして説明する。
【００６９】
ＳＲＡＭ４００では、まず、ＳＲＡＭ３００と同様に、データの読み出しに先立って、ビット線のイコライズが行われる（図１１のタイミングＴ４０１）。タイミングＴ４０１では、ラッチ制御回路７は、ラッチ信号ＬＥを電源電圧ＶＤＤからグランド電圧ＧＮＤに遷移させ、ラッチ回路９１及び９２を非活性化する。
【００７０】
そして、イコライズ制御回路３は、イコライズ信号ＥＱをグランド電圧ＧＮＤから高電圧電源電圧ＣＶＤＤに遷移させる。すると、イコライズ回路４１がオンとなり、ビット線ＢＬＴ１とビット線ＢＬＢ１との間が導通する。そのため、ビット線ＢＬＢ１とビット線ＢＬＴ１との間で電荷移動が生じる。ビット線ＢＬＴ１及びＢＬＢ１の一端又は両端がハイインピーダンス状態であるので、ビット線ＢＬＴ１及びＢＬＢ１の電圧は平均化される。よって、ビット線ＢＬＴ１及びＢＬＢ１の電圧は、ともにＶＤＤ／２となる。同様に、イコライズ回路４２がオンとなり、ビット線ＢＬＴ２とビット線ＢＬＢ２との間が導通する。そのため、ビット線ＢＬＢ２とビット線ＢＬＴ２との間で電荷移動が生じる。ビット線ＢＬＴ２及びＢＬＢ２の一端又は両端がハイインピーダンス状態であるので、ビット線ＢＬＴ２及びＢＬＢ２の電圧は平均化される。よって、ビット線ＢＬＴ２及びＢＬＢ２の電圧は、ともにＶＤＤ／２となる。なお、ＳＲＡＭ４００では、ＳＲＡＭ３００と同様に、イコライズ回路４に、電源電圧ＶＤＤではなく、高電圧電源電圧ＣＶＤＤを印加する。その理由については、ＳＲＡＭ３００と同様であるので、説明を省略する。
【００７１】
イコライズが終了すると、次にデータの読み出しを開始する。具体的には、イコライズ制御回路３は、イコライズ信号ＥＱを高電圧電源電圧ＣＶＤＤからグランド電圧ＧＮＤに遷移させる。すると、イコライズ回路４１及び４２がオフとなり、ビット線ＢＬＴ１とビット線ＢＬＢ１との間及びビット線ＢＬＴ２とビット線ＢＬＢ２との間は、ハイインピーダンス状態となる。また、ワード線ドライバ１は、ワード線ＷＬをグランド電圧ＧＮＤから電源電圧ＶＤＤに遷移させる。すると、データの読み出しが始まり、ビット線ＢＬＢ１及びＢＬＢ２の電圧は、ＶＤＤ／２からグランド電圧ＧＮＤに降下する（図１１のタイミングＴ４０２）。
【００７２】
データの読み出しの開始後、ビット線ＢＬＢ１及びＢＬＢ２の電圧が任意のレベルまで低下すると、ラッチ回路９１及び９２のＰＭＯＳトランジスタＰ１１がオンとなる。これにより、ビット線ＢＬＴ１及びＢＬＢ２は、電源電圧ＶＤＤまで充電される（図１１のタイミングＴ４０３）。
【００７３】
その後、ビット線セレクタ制御回路１０は、任意の選択信号ＹＳをグランド電圧ＧＮＤから電源電圧ＶＤＤに遷移させる（図１１のタイミングＴ４０４）。これにより、ビット線ＢＬＴ１及びＢＬＢ１が選択され、データが読み出される。
【００７４】
データの読み出しが終了すると、ワード線ドライバ１は、ワード線ＷＬを電源電圧ＶＤＤからグランド電圧ＧＮＤに遷移させる。ビット線セレクタ制御回路１０は、選択信号ＹＳを電源電圧ＶＤＤからグランド電圧ＧＮＤに遷移させる。ラッチ制御回路７は、ラッチ信号ＬＥをグランド電圧ＧＮＤから電源電圧ＶＤＤに遷移させ、ラッチ回路９を活性化する（図１１のタイミングＴ４０５）。
【００７５】
次いで、書き込み時の動作に着目して説明する。図１２は、実施の形態４にかかるＳＲＡＭ４００の書き込み時の動作を示すタイミングチャートである。初期状態については、読み出し時と同様であるので、説明を省略する。なお、以下では、ビット線ＢＬＴ１及びビット線ＢＬＢ１からなるビット線対を用いて、データの書き込みが行われる場合について説明する。
【００７６】
データの書き込みに先立って、ビット線のイコライズが行われる（図１２のタイミングＴ４１１）。タイミングＴ４１１での動作は、読み出し時における図１１のタイミングＴ４０１の動作と同様であるので、説明を省略する。なお、イコライズ回路４に、高電圧電源電圧ＣＶＤＤを印加する理由については、読み出し時と同様である。
【００７７】
イコライズが終了すると、次にデータの読み出しを開始する（図１２のタイミングＴ４１２）。タイミングＴ４１２での動作は、読み出し時における図１１のタイミングＴ４０１の動作と同様であるので、説明を省略する。
【００７８】
データの読み出しの開始後、ビット線ＢＬＢ１及びＢＬＢ２の電圧が任意のレベルまで低下すると、ラッチ回路９１及び９２のＰＭＯＳトランジスタＰ１１がオンとなる。これにより、ビット線ＢＬＴ１及びＢＬＢ２は、電源電圧ＶＤＤまで充電される（図１２のタイミングＴ４１３）。
【００７９】
そして、ビット線セレクタ制御回路１０は、選択信号ＹＳをグランド電圧ＧＮＤから電源電圧ＶＤＤに遷移させる。これにより、ビット線ＢＬＴ１及びＢＬＢ１が選択される（図１２のタイミングＴ４１４）。
【００８０】
その後、ワード線ドライバ１は、ワード線ＷＬを電源電圧ＶＤＤから高電圧電源電圧ＣＶＤＤに遷移させる（図１２のタイミングＴ４１５）。これにより、ビット線ＢＬＴ１及びＢＬＢ１を介して、メモリセルアレイ２にデータが書き込まれる。データの書き込みにより、ビット線ＢＬＴ１はグランド電圧ＧＮＤとなる。ビット線ＢＬＢ１は、電源電圧ＶＤＤに充電される。なお、ＳＲＡＭ４００において、ワード線ＷＬに高電圧電源電圧ＣＶＤＤを印加する理由は、以下の通りである。
【００８１】
ＳＲＡＭにおける消費電力を削減するために電源電圧ＶＤＤの値を小さくすると、メモリセルアレイ２を構成するＭＯＳトランジスタは、イコライズ回路４と同様に、オン状態になりにくくなる。つまり、電源電圧ＶＤＤの値を小さくすると、電源電圧ＶＤＤとメモリセルアレイ２のＭＯＳトランジスタのしきい値との差が小さくなるため、メモリセルアレイ２のＭＯＳトランジスタのオン／オフ動作の確実性の余裕度が小さくなってしまう。ところが、本実施の形態にかかるＳＲＡＭ４００のように、ワード線ＷＬをより高い電圧である高電圧電源電圧ＣＶＤＤとすることにより、電源電圧ＶＤＤの値によらず、メモリセルアレイ２のＭＯＳトランジスタを確実にオン／オフすることができる。これにより、電源電圧ＶＤＤを小さくすることにより生じる恐れがある、書き込み時の誤動作を防止することができる。
【００８２】
データの書き込みが終了すると、ワード線ドライバ１は、ワード線ＷＬを高電圧電源電圧ＣＶＤＤからグランド電圧ＧＮＤに遷移させる。ビット線セレクタ制御回路１０は、選択信号ＹＳを電源電圧ＶＤＤからグランド電圧ＧＮＤに遷移させる。ラッチ制御回路７は、ラッチ信号ＬＥをグランド電圧ＧＮＤから電源電圧ＶＤＤに遷移させ、ラッチ回路９１及び９２を活性化する（図１２のタイミングＴ４１６）。
【００８３】
以上のように、ＳＲＡＭ４００は、ＳＲＡＭ４００と同様の作用効果のみならず、さらなる有利な効果を奏することが可能である。すなわち、ＳＲＡＭ４００は、電源電圧ＶＤＤを小さな値とした場合でも、書き込み時のメモリセルアレイ２に高電圧電源電圧ＣＶＤＤを印加することにより、メモリセルアレイ２の誤動作を防止することができるという、更なる効果を奏することができる。よって、本構成によれば、低消費電力で、さらに動作安定性に優れるＳＲＡＭを提供することができる。
【００８４】
また、上述のように、ＳＲＡＭ４００は、複数のビット線対から任意のビット線対を選択して、データの読み出し及び書き込みを行うことが可能である。
【００８５】
実施の形態５
次に、本発明の実施の形態５にかかるＳＲＡＭ５００について説明する。ＳＲＡＭ５００は、実施の形態４にかかるＳＲＡＭ４００の変形例である。図１３は、実施の形態５にかかるＳＲＡＭ５００の構成を模式的に示すブロック図である。ＳＲＡＭ５００は、ＳＲＡＭ４００の周辺回路３４を、周辺回路３５に置換した構成を有する。周辺回路３５は、周辺回路３４のＩ／Ｏブロック６４を、Ｉ／Ｏブロック６５に置換した構成を有する。Ｉ／Ｏブロック６５は、Ｉ／Ｏブロック６４のセンスアンプ６を、センスアンプ１２に置換した構成を有する。なお、実施の形態１〜４では、センスアンプ６については特に言及していないが、本実施の形態のセンスアンプ１２を利用してもよい。また、センスアンプ６は、図３のラッチ回路８や図６のラッチ回路９と同様なラッチ回路として構成してもよい。ただしこの場合は、例えば、ラッチ信号ＬＥに相当する制御信号ＳＡＥ（センスアンプイネーブル）によりセンスアンプ６を制御するように構成する。なお、制御信号ＳＡＥはセンスアンプ制御回路５からセンスアンプ６に供給される。
【００８６】
図１４は、実施の形態５にかかるＳＲＡＭ５００のセンスアンプ１２の構成を示す回路図である。センスアンプ１２は、ＰＭＯＳトランジスタＰ１４及びＰ１５、インバータＩＮＶ２及びＩＮＶ３を有する。ＰＭＯＳトランジスタＰ１４及びＰ１５は、それぞれ第７及び第８のＭＯＳトランジスタに対応する。インバータＩＮＶ２及びＩＮＶ３は、それぞれ第１及び第２のインバータに対応する。
【００８７】
ＰＭＯＳトランジスタＰ１４のソースは電源電圧ＶＤＤと接続され、ドレインはインバータＩＮＶ２の入力と接続される。インバータＩＮＶ２の入力は、さらに選択されたビット線からの信号ＹＢＬＴと接続される。インバータＩＮＶ１の出力は、センスアンプ出力ＳＡＯＴと接続される。ＰＭＯＳトランジスタＰ１５のソースは電源電圧ＶＤＤと接続され、ドレインはインバータＩＮＶ３の入力と接続される。インバータＩＮＶ３の入力は、さらに選択されたビット線からの信号ＹＢＬＢと接続される。インバータＩＮＶ２の出力は、センスアンプ出力ＳＡＯＢと接続される。この例では、ＳＲＡＭ４００と同様に、ビット線ＢＬＴ１及びＢＬＢ１が選択されるので、信号ＹＢＬＴはビット線ＢＬＴ１からの信号であり、信号ＹＢＬＢはビット線ＢＬＢ１からの信号である。また、ＰＭＯＳトランジスタＰ１４及びＰ１５のゲートにより、制御信号ＰＣが入力する。センスアンプ１２は、制御信号ＰＣにより、活性化／非活性化する。
【００８８】
続いて、本実施の形態にかかるＳＲＡＭ５００の動作について説明する。以下では、まず、読み出し時の動作に着目して説明する。図１５は、実施の形態５にかかるＳＲＡＭ５００の読み出し時の動作を示すタイミングチャートである。まず、初期状態においては、制御信号ＰＣは、グランド電圧ＧＮＤである。ワード線ＷＬ、ラッチ信号ＬＥ、イコライズ信号ＥＱ、選択信号ＹＳ及び各ビット線の初期状態は、ＳＲＡＭ４００と同様であるので、説明を省略する。
【００８９】
ＳＲＡＭ５００では、まず、ＳＲＡＭ４００と同様に、データの読み出しに先立って、ビット線のイコライズが行われる（図１５のタイミングＴ５０１）。タイミングＴ５０１では、ラッチ制御回路７は、ラッチ信号ＬＥを電源電圧ＶＤＤからグランド電圧ＧＮＤに遷移させ、ラッチ回路９１及び９２を非活性化する。
【００９０】
そして、イコライズ制御回路３は、イコライズ信号ＥＱをグランド電圧ＧＮＤから高電圧電源電圧ＣＶＤＤに遷移させる。すると、イコライズ回路４１がオンとなり、ビット線ＢＬＴ１とビット線ＢＬＢ１との間が導通する。同様に、イコライズ回路４２がオンとなり、ビット線ＢＬＴ２とビット線ＢＬＢ２との間が導通する。
【００９１】
同時に、ビット線セレクタ制御回路１０は、選択信号ＹＳをグランド電圧ＧＮＤから電源電圧ＶＤＤに遷移させる。これにより、ビット線ＢＬＴ１及びＢＬＢ１が選択される。その結果、ビット線ＢＬＴ１はセンスアンプ１２に信号ＹＢＬＴとして入力し、ビット線ＢＬＢ１はセンスアンプ１２に信号ＹＢＬＢとして入力することとなる。
【００９２】
このとき、制御信号ＰＣはグランド電圧であるので、センスアンプ１２のＰＭＯＳトランジスタＰ１４及びＰ１５は、オン状態である。また、ビット線ＢＬＴ１とビット線ＢＬＢ１とは導通状態である。よって、ビット線ＢＬＴ１とビット線ＢＬＢ１は、ともに電源電圧ＶＤＤに充電される。一方、非選択のビット線ＢＬＴ２及びＢＬＢ２の一端又は両端がハイインピーダンス状態である。よって、ビット線ＢＬＢ２とビット線ＢＬＴ２との間で電荷移動が生じる。その結果、ビット線ＢＬＴ２及びＢＬＢ２の電圧は平均化され、ビット線ＢＬＴ２及びＢＬＢ２の電圧はＶＤＤ／２となる。
【００９３】
なお、ＳＲＡＭ５００では、ＳＲＡＭ４００と同様に、イコライズ回路４に、電源電圧ＶＤＤではなく、高電圧電源電圧ＣＶＤＤを印加する。その理由については、ＳＲＡＭ５００と同様であるので、説明を省略する。
【００９４】
イコライズが終了すると、次にデータの読み出しを開始する。具体的には、イコライズ制御回路３は、イコライズ信号ＥＱを高電圧電源電圧ＣＶＤＤからグランド電圧ＧＮＤに遷移させる（図１５のタイミングＴ５０２）。すると、イコライズ回路４１及び４２がオフとなり、ビット線ＢＬＴ１とビット線ＢＬＢ１との間及びビット線ＢＬＴ２とビット線ＢＬＢ２との間は、ハイインピーダンス状態となる。また、ワード線ドライバ１は、ワード線ＷＬをグランド電圧ＧＮＤから電源電圧ＶＤＤに遷移させる。センスアンプ制御回路５は、制御信号ＰＣをグランド電圧ＧＮＤから電源電圧ＶＤＤに遷移させる。すると、データの読み出しが始まり、ビット線ＢＬＢ１の電圧は、電源電圧ＶＤＤからグランド電圧ＧＮＤに降下する。また、ビット線ＢＬＢ２の電圧は、ＶＤＤ／２からグランド電圧ＧＮＤに降下する。
【００９５】
データの読み出しが終了すると、ラッチ制御回路７は、ラッチ信号ＬＥをグランド電圧ＧＮＤから電源電圧ＶＤＤに遷移させ、ラッチ回路９１及び９２を活性化する。ワード線ドライバ１は、ワード線ＷＬを電源電圧ＶＤＤからグランド電圧ＧＮＤに遷移させる。ビット線セレクタ制御回路１０は、選択信号ＹＳを電源電圧ＶＤＤからグランド電圧ＧＮＤに遷移させる。センスアンプ制御回路５は、制御信号ＰＣを電源電圧ＶＤＤからグランド電圧ＧＮＤに遷移させる（図１５のタイミングＴ５０４）。これにより、読み出し動作を終了する。
【００９６】
次いで、書き込み時の動作に着目して説明する。図１６は、実施の形態５にかかるＳＲＡＭ５００の書き込み時の動作を示すタイミングチャートである。初期状態については、読み出し時と同様であるので、説明を省略する。なお、以下では、ビット線ＢＬＴ１及びビット線ＢＬＢ１からなるビット線対を用いて、データの書き込みが行われる場合について説明する。
【００９７】
データの書き込みに先立って、ビット線のイコライズが行われる（図１６のタイミングＴ５１１）。タイミングＴ５１１での動作は、読み出し時における図１５のタイミングＴ５０１の動作と同様であるので、説明を省略する。同様に、タイミングＴ５１２及びＴ５１３での動作は、それぞれ読み出し時における図１５のタイミングＴ５０２及びＴ５０３の動作と同様であるので、説明を省略する。
【００９８】
タイミングＴ５１３の後、ワード線ドライバ１は、ワード線ＷＬを電源電圧ＶＤＤから高電圧電源電圧ＣＶＤＤに遷移させる（図１６のタイミングＴ５１４）。これにより、データが書き込まれる。その結果、ビット線ＢＬＴ１はグランド電圧ＧＮＤに、ビット線ＢＬＢ１は電源電圧ＶＤＤとなり、データが書き込まれる。
【００９９】
データの書き込みが終了すると、ラッチ制御回路７は、ラッチ信号ＬＥをグランド電圧ＧＮＤから電源電圧ＶＤＤに遷移させ、ラッチ回路９１及び９２を活性化する。ワード線ドライバ１は、ワード線ＷＬを電源電圧ＶＤＤからグランド電圧ＧＮＤに遷移させる。ビット線セレクタ制御回路１０は、選択信号ＹＳを電源電圧ＶＤＤからグランド電圧ＧＮＤに遷移させる。センスアンプ制御回路５は、制御信号ＰＣを電源電圧ＶＤＤからグランド電圧ＧＮＤに遷移させる（図１６のタイミングＴ５１５）。これにより、書き込み動作を終了する。
【０１００】
ＳＲＡＭ５００は、ＳＲＡＭ４００と同様に、選択信号ＹＳを用いてビット線対を選択する。ところで、ＳＲＡＭ４００では、遅延素子などを介してワード線ＷＬの信号を遅延させることにより、選択信号ＹＳのタイミングを生成しなければならない。しかしながら、ＳＲＡＭの消費電力低減のために電源電圧ＶＤＤの値を小さくすると、遅延素子とビット線の放電時間との間の誤差が生じやすくなる。そのため、ＳＲＡＭ４００では、選択信号ＹＳのタイミングがずれて、誤動作が生じるおそれがある。
【０１０１】
これに対し、ＳＲＡＭ５００では、選択信号ＹＳを、イコライズ信号ＥＱと同時に活性化することにより、上述のようなタイミングずれによる誤動作を回避できる。また、選択されたビット線を電源電圧ＶＤＤにプリチャージできるので、確実なデータの読み出し及び書き込みを行うことができる。
【０１０２】
以上のように、ＳＲＡＭ５００は、ＳＲＡＭ４００と同様の作用効果のみならず、さらなる有利な効果を奏することが可能である。すなわち、ＳＲＡＭ５００は、選択信号ＹＳのタイミングずれによる誤作動を防止するとともに、選択されたビット線のみを電源電圧ＶＤＤにプリチャージして、確実なデータの読み出し及び書き込みを行うことができるという、更なる効果を奏することができる。よって、本構成によれば、低消費電力で、更に動作安定性に優れるＳＲＡＭを提供することができる。
【０１０３】
実施の形態６
次に、本発明の実施の形態６について説明する。実施の形態６では、上述の実施の形態４及び５にかかるＳＲＡＭのワード線ドライバ１の具体的な構成及び動作について説明する。図１７は、実施の形態６にかかるワード線ドライバ１の構成を模式的に示すブロック図である。ワード線ドライバ１は、Ｘデコーダ２１、レベルシフタＬＳ１〜ＬＳｎ（ｎは、２以上の整数）及びＶＤＤセレクタ２２を有する。
【０１０４】
Ｘデコーダ２１及びレベルシフタＬＳ１〜ＬＳｎには、電源電圧ＶＤＤ及びグランド電圧ＧＮＤが供給される。ＶＤＤセレクタ２２には、電源電圧ＶＤＤ、高電圧電源電圧ＣＶＤＤ及びグランド電圧ＧＮＤが供給される。
【０１０５】
Ｘデコーダ２１は、レベルシフタＬＳ１〜ＬＳｎを介してワード線ＷＬ１〜ＷＬｎのそれぞれと接続され、ワード線ＷＬ１〜ＷＬｎのいずれかを選択する。なお、ワード線ＷＬ１〜ＷＬｎは、ＳＲＡＭ４００及びＳＲＡＭ５００におけるワード線ＷＬに対応する。ＶＤＤセレクタ２２は、制御信号ＷＰに同期して、電源電圧ＶＤＤ又は高電圧電源電圧ＣＶＤＤを選択し、選択した電圧を、出力電圧ＶＤＤ＿ＷＬＤとして出力する。ＶＤＤセレクタ２２は、通常時は電源電圧ＶＤＤを選択するが、データの書き込み時に制御信号ＷＰが活性化することで、高電圧電源電圧ＣＶＤＤを選択する。レベルシフタＬＳ１〜ＬＳｎは、Ｘデコーダ２１から入力する電源電圧ＶＤＤを、ＶＤＤセレクタ２２の出力電圧ＶＤＤ＿ＷＬＤに変換する。
【０１０６】
次いで、ＶＤＤセレクタ２２の具体例について説明する。図１８は、実施の形態６にかかるワード線ドライバ１のＶＤＤセレクタ２２の構成を模式的に示す回路図である。ＶＤＤセレクタ２２は、レベルシフタ２２１、ＰＭＯＳトランジスタＰ２１及びＰ２２、インバータＩＮＶ４を有する。
【０１０７】
レベルシフタ２２１は、制御信号ＷＰが入力し、制御信号ＷＰに応じて電源電圧ＶＤＤ又は高電圧電源電圧ＣＶＤＤを選択し、選択した電圧を出力する。ＰＭＯＳトランジスタＰ２１のソースは電源電圧ＶＤＤが供給され、ＰＭＯＳトランジスタＰ２２のソースは高電圧電源電圧ＣＶＤＤが供給される。ＰＭＯＳトランジスタＰ２１及びＰ２２のドレインからは、出力電圧ＶＤＤ＿ＷＬＤが出力される。ＰＭＯＳトランジスタＰ２１のゲートは、レベルシフタ２２１の出力と接続される。ＰＭＯＳトランジスタＰ２２のゲートは、インバータＩＮＶ４を介して、レベルシフタ２２１の出力と接続される。
【０１０８】
次いで、レベルシフタＬＳ１〜ＬＳｎの具体例について説明する。レベルシフタＬＳ１〜ＬＳｎは、それ同様の構成を有するので、ここでは代表としてレベルシフタＬＳ１の構成について説明する。図１９は、実施の形態６にかかるワード線ドライバ１のレベルシフタＬＳ１の構成を模式的に示す回路図である。レベルシフタＬＳ１は、ＰＭＯＳトランジスタＰ２３及びＰ２４、ＮＭＯＳトランジスタＮ２１及びＮ２２、インバータＩＮＶ５〜ＩＮＶ７を有する。
【０１０９】
ＰＭＯＳトランジスタＰ２３のドレインは、ＮＭＯＳトランジスタＮ２１のドレインと接続される。ＮＭＯＳトランジスタＮ２１のソースは、グランド電圧ＧＮＤが供給される。ＰＭＯＳトランジスタＰ２４のドレインは、ＮＭＯＳトランジスタＮ２２のドレインと接続される。ＮＭＯＳトランジスタＮ２２のソースは、グランド電圧ＧＮＤが供給される。ＰＭＯＳトランジスタＰ２３及びＰ２４のソースは、出力電圧ＶＤＤ＿ＷＬＤが供給される。ＰＭＯＳトランジスタＰ２３のゲートは、ＰＭＯＳトランジスタＰ２４とＮＭＯＳトランジスタＮ２２との接続点と接続される。ＰＭＯＳトランジスタＰ２３のゲートは、ＰＭＯＳトランジスタＰ２３とＮＭＯＳトランジスタＮ２１との接続点と接続される。インバータＩＮＶ７を介して、ワード線ＷＬ１と接続される。インバータＩＮＶ７には、ＰＭＯＳトランジスタＰ２４とＮＭＯＳトランジスタＮ２２との接続点が入力され、ワード線ＷＬ１が出力される。また、インバータＩＮＶ７には、出力電圧ＶＤＤ＿ＷＬＤが電源として供給される。
【０１１０】
インバータＩＮＶ５には、Ｘデコーダ２１の出力Ｘ−ｄｅｃ＿ｏｕｔが入力される。インバータＩＮＶ５の出力は、ＮＭＯＳトランジスタＮ２１のゲートと接続される。また、インバータＩＮＶ５の出力は、インバータＩＮＶ６を介して、ＮＭＯＳトランジスタＮ２２のゲートと接続される。
【０１１１】
続いて、本実施の形態にかかるワード線ドライバ１の動作について説明する。以下では、ワード線ＷＬ１が選択される場合を例として、まず、読み出し時の動作に着目して説明する。図２０は、実施の形態６にかかるワード線ドライバ１の読み出し時の動作を示すタイミングチャートである。まず、初期状態においては、Ｘデコーダ２１の出力Ｘ−ｄｅｃ＿ｏｕｔ、制御信号ＷＰ及びワード線ＷＬ１はグランド電圧ＧＮＤである。制御信号ＷＰはグランド電圧ＧＮＤであるので、ＶＤＤセレクタ２２は、電源電圧ＶＤＤを出力電圧ＶＤＤ＿ＷＬＤとして出力する。
【０１１２】
Ｘデコーダ２１の出力Ｘ−ｄｅｃ＿ｏｕｔがグランド電圧ＧＮＤから電源電圧ＶＤＤに遷移すると、ワード線ＷＬ１が選択される。その結果、ワード線ＷＬ１は、グランド電圧ＧＮＤから電源電圧ＶＤＤに遷移する（図２０のタイミングＴ６０１）。しかし、制御信号ＷＰはグランド電圧のまま維持されるので、出力電圧ＶＤＤ＿ＷＬＤも、そのまま電源電圧ＶＤＤで維持される。
【０１１３】
データの読み出し終了後、Ｘデコーダ２１の出力Ｘ−ｄｅｃ＿ｏｕｔは、電源電圧ＶＤＤからグランド電圧ＧＮＤに遷移する。すると、ワード線ＷＬ１の選択状態が解除され、ワード線ＷＬ１は、電源電圧ＶＤＤからグランド電圧ＧＮＤに遷移する（図２０のタイミングＴ６０２）。
【０１１４】
次いで、ワード線ドライバ１の書き込み時の動作について説明する。図２１は、実施の形態６にかかるワード線ドライバ１の書き込み時の動作を示すタイミングチャートである。初期状態については、読み出し時と同様であるので、説明を省略する。また、タイミングＴ６１１における動作は、図２０のタイミングＴ６０１の動作と同様であるので、説明を省略する。
【０１１５】
タイミングＴ６１１の後、制御信号ＷＰは、グランド電圧ＧＮＤから電源電圧ＶＤＤに遷移する。すると、ＶＤＤセレクタ２２は、電源電圧ＶＤＤに代えて、高電圧電源電圧ＣＶＤＤを、出力電圧ＶＤＤ＿ＷＬＤとして出力する。その結果、レベルシフタＬＳ１には、出力電圧ＶＤＤ＿ＷＬＤとして高電圧電源電圧ＣＶＤＤが入力するので、ワード線ＷＬ１は、電源電圧ＶＤＤから高電圧電源電圧ＣＶＤＤにレベルがシフトする（図２１のタイミングＴ６１２）。これにより、ワード線ドライバ１は、実施の形態４及び５で説明したように、書き込み時のワード線の電圧を高電圧電源電圧ＣＶＤＤまで上昇させることが可能となる。
【０１１６】
その後、制御信号ＷＰは、電源電圧ＶＤＤからグランド電圧ＧＮＤに遷移する。すると、ＶＤＤセレクタ２２は、高電圧電源電圧ＣＶＤＤに代えて、電源電圧ＶＤＤを、出力電圧ＶＤＤ＿ＷＬＤとして出力する。その結果、レベルシフタＬＳ１には、出力電圧ＶＤＤ＿ＷＬＤとして電源電圧ＶＤＤが入力するので、ワード線ＷＬ１は、高電圧電源電圧ＣＶＤＤから電源電圧ＶＤＤにレベルがシフトする（図２１のタイミングＴ６１３）。これにより、ワード線ＷＬ１は、高電圧電源電圧ＣＶＤＤから電源電圧ＶＤＤに遷移する。
【０１１７】
次いで、Ｘデコーダ２１の出力Ｘ−ｄｅｃ＿ｏｕｔは、電源電圧ＶＤＤからグランド電圧ＧＮＤに遷移する。すると、ワード線ＷＬ１の選択状態が解除され、ワード線ＷＬ１は、電源電圧ＶＤＤからグランド電圧ＧＮＤに遷移する（図２１のタイミングＴ６１４）。これにより、書き込み動作を終了する。
【０１１８】
以上、本実施の形態によれば、実施の形態４及び５で説明したように、書き込み時のワード線の電圧を高電圧電源電圧ＣＶＤＤまで上昇させることが可能となる。
【０１１９】
一般的なＶＤＤセレクタでは、レベルシフタにおいて電源電圧ＶＤＤから高電圧電源電圧ＣＶＤＤに直接レベル変換すると、電源電圧ＶＤＤの低下時に変換前のレベルＶＤＤと変換後のレベルＣＶＤＤとの電位差が広がり、最終的には変換不能になる問題があった。なぜならば、レベルシフタにおいて、データ遷移時に、レベルシフタ内のＰＭＯＳトランジスタＰ２１及びＰ２２のゲート−ソース間電圧｜Ｖｇｓ｜は、高電圧電源電圧ＣＶＤＤとなり、ＮＭＯＳトランジスタＮ２１及びＮ２２のゲート−ソース間電圧Ｖｇｓは電源電圧ＶＤＤとなるためである。
【０１２０】
また、データ遷移時に安定的にレベル変換を実行するためには、ＮＭＯＳトランジスタＮ２１及びＮ２２の駆動能力が、ＰＭＯＳトランジスタＰ２１及びＰ２２の駆動力よりも大きいことが必要である。しかしながら、電源電圧ＶＤＤが低下すると、ＮＭＯＳトランジスタＮ２１及びＮ２２の駆動力のみが低下し、最終的には、ＰＭＯＳトランジスタＰ２１及びＰ２２の駆動能力を下回ってしまう。ＮＭＯＳトランジスタＮ２１及びＮ２２のサイズを大きくすることで、ＮＭＯＳトランジスタＮ２１及びＮ２２の駆動能力を高めることができるが、各々のワード線に接続されるレベルシフタは数が多いため、ＳＲＡＭの面積を増加させる問題があった。
【０１２１】
これに対し、本実施の形態にかかるワード線ドライバ１は、図２１のタイミングＴ６１１やＴ６１４でのデータ遷移時には、レベルシフタＬＳ１〜ＬＳｎに供給される出力電圧ＶＤＤ＿ＷＬＤとして、電源電圧ＶＤＤが印加される。このために、ＰＭＯＳトランジスタＰ２１及びＰ２２とＮＭＯＳトランジスタＮ２１及びＮ２２のゲート−ソース間電圧｜Ｖｇｓ｜には共に電源電圧ＶＤＤが印加される。よって、電源電圧ＶＤＤが低下した場合、ＮＭＯＳトランジスタＮ２１及びＮ２２だけでなく、ＰＭＯＳトランジスタＰ２１及びＰ２２の駆動力も低下する。
【０１２２】
従って、ＮＭＯＳトランジスタＮ２１及びＮ２２の駆動能力とＰＭＯＳトランジスタＰ２１及びＰ２２の駆動能力の大小関係は保たれる。電圧のレベル変換はデータ遷移が完了した後のタイミングＴ６１２で行われ、出力電圧ＶＤＤ＿ＷＬＤは電源電圧ＶＤＤから高電圧電源電圧ＣＶＤＤへ引き上げられる。これにより、ワード線ＷＬの電圧は、高電圧電源電圧ＣＶＤＤとなる。
【０１２３】
以上より、本構成によれば、ワード線ドライバのサイズを大きくせずに、電源電圧ＶＤＤの値を小さくすることができる。加えて、ワード線の電圧を２段階にすることとで、実施の形態４及び５で示したように、消費電力を抑制することができる。
【０１２４】
以下、消費電力の低減効果について示す。ワード線電位を直接に高電圧電源電圧ＣＶＤＤに引き上げると、ワード線の充放電に要する消費電力Ｗａは、以下の式（１５）で与えられる。尚、ＣＷＬはワード線の寄生容量を表す。
【数１５】
2013058290.tif 000017
【０１２５】
一方、ワード線を、電源電圧ＶＤＤで充電した後に、高電圧電源電圧ＣＶＤＤで充電する場合の消費電力Ｗｂは、以下の式（１６）で与えられる。
【数１６】
2013058290.tif 000018
【０１２６】
よって、式（１５）及び式（１６）より、本構成によれば、ワード線を高電圧電源電圧ＣＶＤＤのみで充電する場合に比べて、２ｆ・ＣＷＬ・ＶＤＤ（ＣＶＤＤ−ＶＤＤ）だけ、消費電力を低減できる。
【０１２７】
その他の実施の形態
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、ＳＲＡＭ３００のラッチ回路９を、ラッチ回路８に置換するとこが可能である。また、ＳＲＡＭ４００及び５００のラッチ回路９１及び９２を、ラッチ回路８と同様の構成とすることも可能である。
【０１２８】
イコライズ回路４、４１及び４２、ラッチ回路８、９、９１及び９２、センスアンプ１２の構成はあくまで例示であり、同様の機能を発揮するならば他の回路構成とすることが可能である。例えば、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを入れ換えることが可能である。
【０１２９】
ＳＲＡＭ４００及び５００は、２つのビット線対を有するが、ビット線対の数は、３以上の任意の数とすることができるのは勿論である。
【０１３０】
なお、上述の実施の形態にかかるＳＲＡＭは、メモリチップとして単体の半導体装置（半導体集積回路）として構成されてもよく、あるいは、他の論理回路等とともに同一半導体チップに形成された半導体装置（半導体集積回路）としてもよい。
【符号の説明】
【０１３１】
１  ワード線ドライバ
２  メモリセルアレイ
３  イコライズ制御回路
４、４１、４２  イコライズ回路
５  センスアンプ制御回路
６、１２  センスアンプ
７  ラッチ制御回路
８、９、９１、９２  ラッチ回路
１０  ビット線セレクタ制御回路
１１  ビット線セレクタ
２０  メモリセル
２１  Ｘデコーダ
２２  ＶＤＤセレクタ
３１〜３５  周辺回路
５１、５３、５４  制御ブロック
６１、６２、６４、６５  Ｉ／Ｏブロック
１００、２００、３００、４００、５００  ＳＲＡＭ
２２１  レベルシフタ
１００１  ワード線ドライバ
１００２  メモリセルアレイ
１００３  Ｉ／Ｏブロック
１００４  制御ブロック
ＢＬ  ビット線対
ＢＬＢ、ＢＬＢ１、ＢＬＢ２  ビット線
ＢＬＴ、ＢＬＴ１、ＢＬＴ２  ビット線
ＥＱ  イコライズ信号
ＩＮＶ１〜ＩＮＶ７  インバータ
ＬＥ  ラッチ信号
ＬＳ１〜ＬＳｎ  レベルシフタ
Ｎ１０〜Ｎ１３、Ｎ２１、Ｎ２２、ＮＣ１〜ＮＣ４  ＮＭＯＳトランジスタ
Ｐ１１〜Ｐ１５、Ｐ２１〜Ｐ２４、ＰＣ１、ＰＣ２  ＰＭＯＳトランジスタ
ＰＣ、ＷＰ  制御信号
ＳＡＯＢ、ＳＡＯＴ  センスアンプ出力
ＷＬ、ＷＬ１〜ＷＬｎ  ワード線
ＶＤＤ＿ＷＬＤ  出力電圧
ＹＢＬＢ、ＹＢＬＴ  信号
ＹＳ  選択信号
【図１Ａ】
2013058290.tif 000019
【図１Ｂ】
2013058290.tif 000020
【図２】
2013058290.tif 000021
【図３】
2013058290.tif 000022
【図４】
2013058290.tif 000023
【図５】
2013058290.tif 000024
【図６】
2013058290.tif 000025
【図７】
2013058290.tif 000026
【図８Ａ】
2013058290.tif 000027
【図８Ｂ】
2013058290.tif 000028
【図９】
2013058290.tif 000029
【図１０】
2013058290.tif 000030
【図１１】
2013058290.tif 000031
【図１２】
2013058290.tif 000032
【図１３】
2013058290.tif 000033
【図１４】
2013058290.tif 000034
【図１５】
2013058290.tif 000035
【図１６】
2013058290.tif 000036
【図１７】
2013058290.tif 000037
【図１８】
2013058290.tif 000038
【図１９】
2013058290.tif 000039
【図２０】
2013058290.tif 000040
【図２１】
2013058290.tif 000041
【図２２】
2013058290.tif 000042
【図２３】
2013058290.tif 000043
【図２４】
2013058290.tif 000044