(57)【要約】【課題】動作信頼性を向上出来る半導体記憶装置を提供すること。【解決手段】実施形態の半導体記憶装置１は、ブロックＢＬＫと、ワード線ＷＬと、セレクトゲート線ＳＧＤと、転送回路１１とを備える。転送回路１１は、データの書き込み及び読み出し時において、選択ブロックＢＬＫ０内における選択メモリストリングに関連付けられたセレクトゲート線ＳＧＤ０に正電圧ＶＳＧＤを転送し、選択ブロックＢＬＫ０内における非選択メモリストリングに関連付けられたセレクトゲート線ＳＧＤ１、及び非選択ブロックＢＬＫ１〜ＢＬＫ３内のメモリストリングに関連付けられたセレクトゲート線ＳＧＤに負電圧ＶＢＢを転送する。【選択図】図１４
2013058276.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に積層され、電荷蓄積層と制御ゲートとを含むメモリセルと、
選択トランジスタと、
複数の前記メモリセルの電流経路が直列接続されると共に、該メモリセルに前記選択トランジスタの電流経路が直列接続されたメモリストリングと、
複数の前記メモリストリングを含むブロックと、
前記メモリセルの前記制御ゲートに接続されたワード線と、
前記選択トランジスタのゲートに接続されたセレクトゲート線と、
前記選択トランジスタの電流経路を介して前記メモリセルに接続されたビット線と、
データの書き込み及び読み出し時において、選択ブロック内における選択メモリストリングに関連付けられた前記セレクトゲート線に正電圧を転送し、前記選択ブロック内における非選択メモリストリングに関連付けられた前記セレクトゲート線、及び非選択ブロック内の前記メモリストリングに関連付けられた前記セレクトゲート線に負電圧を転送する転送回路と
を具備し、前記転送回路は、前記セレクトゲート線に関連付けて設けられ、該セレクトゲート線に電圧を転送する第１導電型の第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタと、
前記書き込み時及び読み出し時において前記ワード線に電圧を転送し、前記第１、第２ＭＯＳトランジスタと等しい閾値を有する第３ＭＯＳトランジスタと
を含み、前記第１、第２ＭＯＳトランジスタは、第２導電型の第１半導体領域上に形成され、
前記第１半導体領域は、第１導電型の第２半導体領域の表面内に形成され、
前記第２半導体領域は、第２導電型の第３半導体領域の表面内に形成され、
前記書き込み及び読み出し時において、前記第１半導体領域には前記負電圧が印加され、
前記選択ブロックに関連付けられた前記セレクトゲート線については、前記第１ＭＯＳトランジスタがオン状態、前記第２ＭＯＳトランジスタがオフ状態とされ、前記第１ＭＯＳトランジスタが前記負電圧または前記正電圧を前記セレクトゲート線に転送し、
前記非選択ブロックに関連付けられた前記セレクトゲート線については、前記第１ＭＯＳトランジスタがオフ状態、前記第２ＭＯＳトランジスタがオン状態とされ、前記第２ＭＯＳトランジスタが前記負電圧を前記セレクトゲート線に転送する
ことを特徴とする半導体記憶装置。
【請求項２】
半導体基板上に積層され、電荷蓄積層と制御ゲートとを含むメモリセルと、
選択トランジスタと、
複数の前記メモリセルの電流経路が直列接続されると共に、該メモリセルに前記選択トランジスタの電流経路が直列接続されたメモリストリングと、
複数の前記メモリストリングを含むブロックと、
前記メモリセルの前記制御ゲートに接続されたワード線と、
前記選択トランジスタのゲートに接続されたセレクトゲート線と、
前記選択トランジスタの電流経路を介して前記メモリセルに接続されたビット線と、
データの書き込み及び読み出し時において、選択ブロック内における選択メモリストリングに関連付けられた前記セレクトゲート線に正電圧を転送し、前記選択ブロック内における非選択メモリストリングに関連付けられた前記セレクトゲート線、及び非選択ブロック内の前記メモリストリングに関連付けられた前記セレクトゲート線に負電圧を転送する転送回路と
を具備することを特徴とする半導体記憶装置。
【請求項３】
前記転送回路は、前記セレクトゲート線に電圧を転送する第１導電型の転送トランジスタを備え、
前記転送トランジスタは、第２導電型の第１半導体領域上に形成され、
前記第１半導体領域は、第１導電型の第２半導体領域の表面内に形成され、
前記第２半導体領域は、第２導電型の第３半導体領域の表面内に形成され、
前記書き込み及び読み出し時において、前記第１半導体領域には前記負電圧が印加される
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記転送トランジスタは、１本のセレクトゲート線につき、前記第１半導体領域上に形成された第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタを含み、
前記選択ブロックに関連付けられた前記セレクトゲート線については、前記第１ＭＯＳトランジスタがオン状態、前記第２ＭＯＳトランジスタがオフ状態とされ、前記第１ＭＯＳトランジスタが前記負電圧または前記正電圧を前記セレクトゲート線に転送し、
前記非選択ブロックに関連付けられた前記セレクトゲート線については、前記第１ＭＯＳトランジスタがオフ状態、前記第２ＭＯＳトランジスタがオン状態とされ、前記第２ＭＯＳトランジスタが前記負電圧を前記セレクトゲート線に転送する
ことを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記転送回路は、前記書き込み時及び読み出し時において前記ワード線に電圧を転送する第３ＭＯＳトランジスタを更に備え、
前記第１乃至第３ＭＯＳトランジスタの閾値は等しい
ことを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
前記転送回路は、前記書き込み時及び読み出し時において前記ワード線に電圧を転送する第３ＭＯＳトランジスタを更に備え、
前記第３ＭＯＳトランジスタの閾値は、前記第１及び第２ＭＯＳトランジスタの閾値よりも低い
ことを特徴とする請求項４記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は半導体記憶装置に関する。
【背景技術】
【０００２】
メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−０７１４２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
動作信頼性を向上出来る半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、メモリセルと、選択トランジスタと、メモリストリングと、ブロックと、ワード線と、セレクトゲート線と、ビット線と、転送回路とを備える。メモリセルは、半導体基板上に積層され、電荷蓄積層と制御ゲートとを含む。メモリストリングにおいては、複数のメモリセルの電流経路が直列接続されると共に、該メモリセルに選択トランジスタの電流経路が直列接続される。ブロックは、複数のメモリストリングを含む。ワード線は、メモリセルの制御ゲートに接続される。セレクトゲート線は、選択トランジスタのゲートに接続される。ビット線は、選択トランジスタの電流経路を介して前記メモリセルに接続される。転送回路は、データの書き込み及び読み出し時において、選択ブロック内における選択メモリストリングに関連付けられたセレクトゲート線に正電圧を転送し、選択ブロック内における非選択メモリストリングに関連付けられたセレクトゲート線、及び非選択ブロック内のメモリストリングに関連付けられたセレクトゲート線に負電圧を転送する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体記憶装置のブロック図。
【図２】第１実施形態に係るメモリセルアレイの回路図。
【図３】第１実施形態に係るメモリセルアレイの斜視図。
【図４】第１実施形態に係るメモリセルアレイの断面図。
【図５】第１実施形態に係るＮＡＮＤストリングの回路図。
【図６】第１実施形態に係るロウデコーダ及びドライバ回路のブロック図。
【図７】第１実施形態に係るロウデコーダの断面図。
【図８】第１実施形態に係る電圧ドライバの回路図。
【図９】第１実施形態に係る電圧発生回路の回路図。
【図１０】第１実施形態に係るＣＧドライバの回路図。
【図１１】第１実施形態に係るＳＧＤドライバの回路図。
【図１２】第１実施形態に係るＳＧＳドライバの回路図。
【図１３】第１実施形態に係る各種信号のタイミングチャート。
【図１４】第１実施形態に係るロウデコーダ及びメモリセルアレイの回路図。
【図１５】第１実施形態に係る各種電圧のタイミングチャート。
【図１６】第２実施形態に係るロウデコーダ及びメモリセルアレイの回路図。
【図１７】第１、第２実施形態の変形例に係るメモリセルアレイの回路図。
【発明を実施するための形態】
【０００７】
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００８】
［第１実施形態］  
第１実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルが半導体基板上に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【０００９】
１．半導体記憶装置の構成について  
まず、本実施形態に係る半導体記憶装置の構成について説明する。
【００１０】
１．１  半導体記憶装置の全体構成について  
図１は、本実施形態に係る半導体記憶装置のブロック図である。図示するようにＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ１０、ロウデコーダ１１（１１−０〜１１−３）、ドライバ回路１２、センスアンプ１３、電圧発生回路１４、及び制御回路１５を備えている。
【００１１】
メモリセルアレイ１０は、不揮発性のメモリセルの集合である複数（本例では４個）のブロックＢＬＫ（ＢＬＫ０〜ＢＬＫ３）を備えている。同一ブロックＢＬＫ内のデータは一括して消去される。ブロックＢＬＫの各々は、メモリセルが直列接続されたＮＡＮＤストリング１６の集合である複数（本例では４個）のメモリグループＧＰ（ＧＰ０〜ＧＰ３）を備えている。もちろん、メモリセルアレイ１０内のブロック数及びブロックＢＬＫ内のメモリグループ数は任意である。
【００１２】
ロウデコーダ１１−０〜１１−３は、それぞれブロックＢＬＫ０〜ＢＬＫ３に対応付けて設けられる。そして対応するブロックＢＬＫのロウ方向を選択する。
【００１３】
ドライバ回路１２は、データの書き込み、読み出し、及び消去に必要な電圧を、ロウデコーダ１１に供給する。この電圧が、ロウデコーダ１１によってメモリセルに印加される。
【００１４】
センスアンプは、データの読み出し時には、メモリセルから読み出したデータをセンス・増幅する。またデータの書き込み時には、書き込みデータをメモリセルに転送する。
【００１５】
電圧発生回路１４は、データの書き込み、読み出し、及び消去に必要な電圧を発生し、これをドライバ回路１２に供給する。
【００１６】
制御回路１５は、ＮＡＮＤ型フラッシュメモリ全体の動作を制御する。
【００１７】
１．２  メモリセルアレイ１０について  
次に、上記メモリセルアレイ１０の構成の詳細について説明する。図２は、ブロックＢＬＫ０の回路図である。ブロックＢＬＫ１〜ＢＬＫ３も同様の構成を有している。
【００１８】
図示するように、ブロックＢＬＫ０は４つのメモリグループＧＰを含む。また各々のメモリグループＧＰは、ｎ個（ｎは自然数）のＮＡＮＤストリング１６を含む。
【００１９】
ＮＡＮＤストリング１６の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）と、選択トランジスタＳＴ１、ＳＴ２と、バックゲートトランジスタＢＴとを含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。バックゲートトランジスタＢＴもメモリセルトランジスタＭＴと同様に、制御ゲートと電荷蓄積層とを含む積層ゲートを備える。但しバックゲートトランジスタＢＴはデータを保持するためのものでは無く、データの書き込み及び消去時には単なる電流経路として機能する。メモリセルトランジスタＭＴ及びバックゲートトランジスタＢＴは、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。なおバックゲートトランジスタＢＴは、メモリセルトランジスタＭＴ３とＭＴ４との間に設けられる。この直列接続の一端側のメモリセルトランジスタＭＴ７の電流経路は選択トランジスタＳＴ１の電流経路の一端に接続され、他端側のメモリセルトランジスタＭＴ０の電流経路は選択トランジスタＳＴ２の電流経路の一端に接続されている。
【００２０】
メモリグループＧＰ０〜ＧＰ３の各々の選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＳ０〜ＳＧＳ３に共通接続され、選択トランジスタＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＳ０〜ＳＧＳ３に共通接続される。これに対して同一のブロックＢＬＫ０内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれワード線ＷＬ０〜ＷＬ７に共通接続され、バックゲートトランジスタＢＴの制御ゲートはバックゲート線ＢＧ（ブロックＢＬＫ０〜ＢＬＫ３では、それぞれＢＧ０〜ＢＧ３）に共通接続される。
【００２１】
すなわち、ワード線ＷＬ０〜ＷＬ７及びバックゲート線ＢＧは同一ブロックＢＬＫ０内の複数のメモリグループＧＰ０〜ＧＰ３間で共通に接続されているのに対し、セレクトゲート線ＳＧＤ、ＳＧＳは、同一ブロックＢＬＫ０内であってもメモリグループＧＰ０〜ＧＰ３毎に独立している。
【００２２】
また、メモリセルアレイ１０内でマトリクス状に配置されたＮＡＮＤストリング１６のうち、同一行にあるＮＡＮＤストリング１６の選択トランジスタＳＴ１の電流経路の他端は、いずれかのビット線ＢＬ（ＢＬ０〜ＢＬｎ、ｎは自然数）に共通接続される。すなわち、ビット線ＢＬは、複数のブロックＢＬＫ間で、ＮＡＮＤストリング１６を共通に接続する。また、選択トランジスタＳＴ２の電流経路の他端は、ソース線ＳＬに共通に接続されている。ソース線ＳＬは、例えば複数のブロック間で、ＮＡＮＤストリング１６を共通に接続する。
【００２３】
前述の通り、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴのデータは、一括して消去される。これに対してデータの読み出し及び書き込みは、いずれかのブロックＢＬＫのいずれかのメモリグループＧＰにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴにつき、一括して行われる。この単位を「ページ」と呼ぶ。
【００２４】
次に、メモリセルアレイ１０の三次元積層構造につき、図３及び図４を用いて説明する。図３及び図４は、メモリセルアレイ１０の斜視図及び断面図である。
【００２５】
図示するようにメモリセルアレイ１０は、半導体基板２０上に設けられている。そしてメモリセルアレイ１０は、半導体基板２０上に順次形成されたバックゲートトランジスタ層Ｌ１、メモリセルトランジスタ層Ｌ２、選択トランジスタ層Ｌ３、及び配線層Ｌ４を有する。
【００２６】
バックゲートトランジスタ層Ｌ１は、バックゲートトランジスタＢＴとして機能する。メモリセルトランジスタ層Ｌ２は、メモリセルトランジスタＭＴ０〜ＭＴ７（ＮＡＮＤストリング１６）として機能する。選択トランジスタ層Ｌ３は、選択トランジスタＳＴ１、ＳＴ２として機能する。配線層Ｌ４は、ソース線ＳＬ及びビット線ＢＬとして機能する。
【００２７】
バックゲートトランジスタ層Ｌ１は、バックゲート導電層２１を有する。バックゲート導電層２１は、半導体基板２０と平行なロウ方向及びカラム方向に２次元的に広がるように形成されている。バックゲート導電層２１は、ブロックＢＬＫ毎に分断されている。バックゲート導電層２１は、例えば多結晶シリコンによって形成される。バックゲート導電層２１は、バックゲート線ＢＧとして機能する。
【００２８】
またバックゲート導電層２１は、図４に示すようにバックゲートホール２２を有する。バックゲートホール２２は、バックゲート導電層２１を掘り込むように形成されている。バックゲートホール２２は、上面からみてカラム方向を長手方向とする略矩形状に形成されている。
【００２９】
メモリセルトランジスタ層Ｌ２は、バックゲート導電層Ｌ１の上層に形成されている。メモリセルトランジスタ層Ｌ２は、ワード線導電層２３ａ〜２３ｄを有する。ワード線導電層２３ａ〜２３ｄは、層間絶縁層（図示せず）を挟んで積層されている。ワード線導電層２３ａ〜２３ｄは、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。ワード線導電層２３ａ〜２３ｄは、例えば多結晶シリコンで形成される。ワード線導電層２３ａはメモリセルトランジスタＭＴ３、ＭＴ４の制御ゲート（ワード線ＷＬ３、ＷＬ４）として機能し、ワード線導電層２３ｂはメモリセルトランジスタＭＴ２、ＭＴ５の制御ゲート（ワード線ＷＬ２、ＷＬ５）として機能し、ワード線導電層２３ｃはメモリセルトランジスタＭＴ１、ＭＴ６の制御ゲート（ワード線ＷＬ１、ＷＬ６）として機能し、ワード線導電層２３ｄはメモリセルトランジスタＭＴ０、ＭＴ７の制御ゲート（ワード線ＷＬ０、ＷＬ７）として機能する。
【００３０】
またメモリセルトランジスタ層Ｌ２は、図４に示すように、メモリホール２４を有する。メモリホール２４は、ワード線導電層２３ａ〜２３ｄを貫通するように形成されている。メモリホール２４は、バックゲートホール２２のカラム方向の端部近傍に整合するように形成されている。
【００３１】
更にバックゲートトランジスタ層Ｌ１及びメモリセルトランジスタ層Ｌ２は、図４に示すように、ブロック絶縁層２５ａ、電荷蓄積層２５ｂ、トンネル絶縁層２５ｃ、及び半導体層２６を有する。半導体層２６は、ＮＡＮＤストリング１６のボディ（各トランジスタのバックゲート）として機能する。
【００３２】
ブロック絶縁層２５ａは、図４に示すように、バックゲートホール２２及びメモリホール２５に面する側壁に、所定の厚みをもって形成されている。電荷蓄積層２５ｂは、ブロック絶縁層２５ａの側面に、所定の厚みをもって形成されている。トンネル絶縁層２５ｃは、電荷蓄積層２５ｂの側面に、所定の厚みをもって形成されている。半導体層２６は、トンネル絶縁層２５ｃの側面に接するように形成されている。半導体層２６は、バックゲートホール２２及びメモリホール２４を埋めるように形成されている。
【００３３】
半導体層２６は、ロウ方向からみてＵ字状に形成されている。すなわち半導体層２６は、半導体基板２０の表面に対して垂直方向に延びる一対の柱状部２６ａと、一対の柱状部２６ａの下端を連結する連結部２６ｂとを有する。
【００３４】
ブロック絶縁層２５ａ及びトンネル絶縁層２５ｃは、例えば酸化シリコン（ＳｉＯ２）で形成される。電荷蓄積層２５ｂは、例えば窒化シリコン（ＳｉＮ）で形成される。半導体層２６は、多結晶シリコンで形成される。これらのブロック絶縁層２５ａ、電荷蓄積層２５ｂ、トンネル絶縁層２５ｃ、及び半導体層２６は、メモリトランジスタＭＴとして機能するＭＯＮＯＳ型トランジスタを形成する。
【００３５】
上記バックゲートトランジスタ層Ｌ１の構成を換言すると、トンネル絶縁層２５ｃは、連結部２６ｂを取り囲むように形成されている。バックゲート導電層２１は、連結部２６ｂを取り囲むように形成されている。
【００３６】
また上記メモリトランジスタ層Ｌ２の構成を換言すると、トンネル絶縁層２５ｃは、柱状部２６ａを取り囲むように形成されている。電荷蓄積層２５ｂは、トンネル絶縁層２５ｃを取り囲むように形成されている。ブロック絶縁層２５ａは、電荷蓄積層２５ｂを取り囲むように形成されている。ワード線導電層２３ａ〜２３ｄは、ブロック絶縁層２５ａ〜２５ｃ及び柱状部２６ａを取り囲むように形成されている。
【００３７】
選択トランジスタ層Ｌ３は、図３及び図４に示すように、導電層２７ａ及び２７ｂを有する。導電層２７ａ及び２７ｂは、カラム方向に所定のピッチを有するように、ロウ方向に延びるストライプ状に形成されている。一対の導電層２７ａと、一対の導電層２７ｂは、カラム方向に交互に配置されている。導電層２７ａは一方の柱状部２６ａの上層に形成され、導電層２７ｂは他方の柱状部２６ａの上層に形成されている。
【００３８】
導電層２７ａ及び２７ｂは、多結晶シリコンで形成される。導電層２７ａは、選択トランジスタＳＴ２のゲート（セレクトゲート線ＳＧＳ）として機能し、導電層２７ｂは、選択トランジスタＳＴ１のゲート（セレクトゲート線ＳＧＤ）として機能する。
【００３９】
選択トランジスタ層Ｌ３は、図４に示すように、ホール２８ａ及び２８ｂを有する。ホール２８ａ及び２８ｂは、それぞれ導電層２７ａ及び２７ｂを貫通する。またホール２８ａ及び２８ｂは、それぞれメモリホール２４と整合する。
【００４０】
選択トランジスタ層Ｌ３は、図４に示すように、ゲート絶縁層２９ａ及び２９ｂ、並びに半導体層３０ａ及び３０ｂを備えている。ゲート絶縁層２９ａ及び２９ｂは、それぞれホール２８ａ及び２８ｂに面する側壁に形成されている。半導体層３０ａ及び３０ｂは、それぞれゲート絶縁層２９ａ及び２９ｂに接するように、半導体基板２０の表面に対して垂直方向に延びる柱状に形成されている。
【００４１】
ゲート絶縁層２９ａ及び２９ｂは、例えば酸化シリコン（ＳｉＯ２）で形成される。半導体層３０ａ及び３０ｂは、例えば多結晶シリコンで形成される。
【００４２】
上記選択トランジスタ層Ｌ３の構成を換言すると、ゲート絶縁層２９ａは、柱状の半導体層３０ａを取り囲むように形成されている。導電層２７ａは、ゲート絶縁層２９ａ及び半導体層３０ａを取り囲むように形成されている。また、ゲート絶縁層２９ｂは、柱状の半導体層３０ｂを取り囲むように形成されている。導電層２７ｂは、ゲート絶縁層２９ｂ及び半導体層３０ｂを取り囲むように形成されている。
【００４３】
配線層Ｌ４は、図３及び図４に示すように、選択トランジスタ層Ｌ３の上層に形成されている。配線層Ｌ４は、ソース線層３１、プラグ層３２、及びビット線層３３を有する。
【００４４】
ソース線層３１は、ロウ方向に延びる板状に形成されている。ソース線層３１は、カラム方向に隣接する一対の半導体層２７ａの上面に接するように形成されている。プラグ層３２は、半導体層２７ｂの上面に接し、半導体基板２０の表面に対して垂直方向に延びるように形成されている。ビット線層３３は、ロウ方向に所定ピッチをもって、カラム方向に延びるストライプ状に形成されている。ビット線層３３は、プラグ層３２の上面に接するように形成されている。ソース線層３１、プラグ層３２、及びビット線層３３は、例えばタングステン（Ｗ）等の金属で形成される。ソース線層３１は、図１及び図２で説明したソース線ＳＬとして機能し、ビット線層３３は、ビット線ＢＬとして機能する。
【００４５】
図３及び図４に示すＮＡＮＤストリング１６の等価回路を図５に示す。図示するようにＮＡＮＤストリング１６は、選択トランジスタＳＴ１、ＳＴ２、メモリセルトランジスタＭＴ０〜ＭＴ７、及びバックゲートトランジスタＢＴを備えている。前述の通り、メモリセルトランジスタＭＴは、選択トランジスタＳＴ１、ＳＴ２間に直列に接続されている。バックゲートトランジスタＢＴは、メモリセルトランジスタＭＴ３とＭＴ４との間に直列接続されている。データの書き込み及び読み出し時において、バックゲートトランジスタＢＴは常にオン状態とされる。
【００４６】
メモリセルトランジスタＭＴの制御ゲートはワード線ＷＬに接続され、バックゲートトランジスタＢＴの制御ゲートはバックゲート線ＢＧに接続されている。そして、図３においてロウ方向に沿って配列された複数のＮＡＮＤストリング１６の集合が、図２で説明したメモリグループＧＰに相当する。
【００４７】
１．３  ロウデコーダ１１について
次に、ロウデコーダ１１の構成について説明する。ロウデコーダ１１−０〜１１−３は、それぞれブロックＢＬＫ０〜ＢＬＫ３に関連づけて設けられ、ブロックＢＬＫ０〜ＢＬＫ３を選択または非選択とするために設けられる。図６は、ロウデコーダ１１−０及びドライバ回路１２の構成を示している。なお、ロウデコーダ１１−１〜１１−３の構成もロウデコーダ１１−０と同様である。
【００４８】
図示するようにロウデコーダ１１は、ブロックデコーダ４０及び高耐圧ｎチャネルエンハンスメント型（Ｅ型：閾値が正）ＭＯＳトランジスタ５０〜５４（５０−０〜５０−７、５１−０〜５１−３、５２−０〜５２−３、５３−０〜５３−３、５４−０〜５４−３）、５５を備えている。トランジスタ５０〜５４はいずれも高耐圧型であり、チャネル領域の不純物濃度は等しく、またその閾値電圧も等しい。
【００４９】
１．３．１  ブロックデコーダ４０について
図示するようにブロックデコーダ４０は、ＡＮＤゲート４１、低耐圧ｎチャネルディプレッション型ＭＯＳトランジスタ４２、高耐圧ｎチャネルディプレッション型（Ｄ型：閾値が負）ＭＯＳトランジスタ４３、４４、高耐圧ｐチャネルＥ型ＭＯＳトランジスタ４５、及びレベルシフタ４６を備えている。
【００５０】
ＡＮＤゲート４１は、外部より与えられるブロックアドレスＢＡの各ビットのＡＮＤ演算を行う。ブロックアドレスＢＡが当該ロウデコーダ１１−０の対応するブロックＢＬＫ０を示す場合、ＡＮＤゲート４１は“Ｈ”レベルを出力する。
【００５１】
レベルシフタ４６は、ＡＮＤゲート４１の出力をレベルシフトして出力する。レベルシフタ４６は、ＡＮＤゲート４１の出力を反転してレベルシフトした信号を、信号ＲＤＥＣＡＤｎとして出力する。またＡＮＤゲート４１の出力の反転することなくレベルシフトした信号を、トランジスタ４２に供給する。すなわちレベルシフタ４は、低耐圧ｎチャネルＥ型ＭＯＳトランジスタ４６ａ、４６ｂ、低耐圧ｐチャネルＥ型ＭＯＳトランジスタ４６ｃ、４６ｄ、及びインバータ４６ｅを備えている。
【００５２】
インバータ４６ｅは、ＡＮＤゲート４１の出力を反転する。トランジスタ４６ｃは、ゲートがＡＮＤゲート４１の出力ノードに接続され、ソース及びバックゲートに電源電圧Ｖddが与えられる。トランジスタ４６ｄは、ゲートがインバータ４６ｅの出力ノードに接続され、ソース及びバックゲートに電源電圧Ｖddが与えられる。トランジスタ４６ａは、ドレインがトランジスタ４６ｃのドレインに接続され、ソース及びバックゲートに負電圧ＶＢＢが与えられ、ゲートがトランジスタ４６ｄのドレインに接続される。トランジスタ４６ｂは、ドレインがトランジスタ４６ｄのドレインに接続され、ソース及びバックゲートに負電圧ＶＢＢが与えられ、ゲートがトランジスタ４６ｃのドレインに接続される。そして、トランジスタ４６ａ、４６ｃのドレイン及びトランジスタ４６ｂのゲートの電位が、信号ＲＤＥＣＡＤｎとなる。
【００５３】
トランジスタ４２は、電流経路の一端が、トランジスタ４６ｄ、４６ｂのドレイン及びトランジスタ４６ａのゲートに接続され、ゲートに信号ＢＳＴＯＮが与えられる。またトランジスタ４３は、電流経路の一端がトランジスタ４２の電流経路の他端に接続され、電流経路の他端が信号線ＴＧに接続され、ゲートに信号ＢＳＴＯＮが与えられる。信号ＢＳＴＯＮは、ブロックデコーダ４０のアドレス情報の取り込みの際にアサート（“Ｈ”レベル）される信号であり、例えば制御回路１５によって与えられる。
【００５４】
トランジスタ４５は、電流経路の一端が信号線ＴＧに接続され、電流経路の他端がバックゲートに接続され、ゲートに信号ＲＤＥＣＡＤｎが入力される。トランジスタ４４は、電流経路の一端に電圧ＶＲＤＥＣが与えられ、他端がトランジスタ４５の電流経路の他端に接続され、ゲートが信号線ＴＧに接続される。
【００５５】
データの書き込み、読み出し、及び消去時において、ブロックアドレスＢＡが当該ブロックＢＬＫ０に一致した際には、トランジスタ４４、４５がオン状態とされ、これにより信号線ＴＧに電圧ＶＲＤＥＣ（本例では“Ｈ”レベル）が印加される。他方で、ブロックアドレスＢＡが当該ブロックＢＬＫ０に一致しなかった際には、ＭＯＳトランジスタ４４、４５はオフ状態となり、信号線ＴＧは負電圧ＶＢＢ（“Ｌ”レベル）とされる。
【００５６】
１．３．２  トランジスタ５０について  
次に、トランジスタ５０について説明する。トランジスタ５０は、選択ブロックＢＬＫのワード線ＷＬに電圧を転送するためのものである。トランジスタ５０−０〜５０−７はそれぞれ、電流経路の一端が、対応するブロックＢＬＫ０のワード線ＷＬ０〜ＷＬ７にそれぞれ接続され、他端が信号線ＣＧ０〜ＣＧ７にそれぞれ接続され、ゲートが信号線ＴＧに共通に接続される。
【００５７】
従って、例えば選択ブロックＢＬＫ０に対応するロウデコーダ１１−０では、トランジスタ５０−０〜５０−７はオン状態とされ、ワード線ＷＬ０〜ＷＬ７は信号線ＣＧ０〜ＣＧ７に接続される。他方、非選択ブロックＢＬＫ１〜ＢＬＫ３に対応するロウデコーダ１１−１〜１１−３では、トランジスタ５０−０〜５０−７はオフ状態とされ、ワード線ＷＬ０〜ＷＬ７は信号線ＣＧ０〜ＣＧ７から分離される。
【００５８】
１．３．３  トランジスタ５１、５２について  
次に、トランジスタ５１、５２について説明する。トランジスタ５１、５２は、セレクトゲート線ＳＧＤに電圧を転送するためのものである。トランジスタ５１−０〜５１−３はそれぞれ、電流経路の一端が、対応するブロックＢＬＫ０のセレクトゲート線ＳＧＤ０〜ＳＧＤ３に接続され、他端が信号線ＳＧＤＤ０〜ＳＧＤＤ３に接続され、ゲートが信号線ＴＧに共通に接続され、バックゲートには負電圧ＶＢＢが与えられる。またトランジスタ５２−０〜５２−３はそれぞれ、電流経路の一端が、対応するブロックＢＬＫ０のセレクトゲート線ＳＧＤ０〜ＳＧＤ３に接続され、他端がノードＳＧＤ＿ＣＯＭに接続され、ゲートに信号ＲＤＥＣＡＤｎが与えられ、バックゲートには負電圧ＶＢＢが与えられる。ノードＳＧＤ＿ＣＯＭは、負電圧ＶＢＢ等、選択トランジスタＳＴ１をオフ状態にする電圧である。
【００５９】
従って、例えば選択ブロックＢＬＫ０に対応するロウデコーダ１１−０では、トランジスタ５１−０〜５１−３はオン状態とされ、トランジスタ５２−０〜５２−３はオフ状態とされる。よって、選択ブロックＢＬＫ０のセレクトゲート線ＳＧＤ０〜ＳＧＤ３は信号線ＳＧＤＤ０〜ＳＧＤＤ３に接続される。
【００６０】
他方で、非選択ブロックＢＬＫ１〜ＢＬＫ３に対応するロウデコーダ１１−１〜１１−３では、トランジスタ５１−０〜５１−３はオフ状態とされ、トランジスタ５２−０〜５２−３はオン状態とされる。よって、非選択ブロックＢＬＫ１〜ＢＬＫ３のセレクトゲート線ＳＧＤ０〜ＳＧＤ３はノードＳＧＤ＿ＣＯＭに接続される。
【００６１】
１．３．４  トランジスタ５３、５４について  
トランジスタ５３、５４は、セレクトゲート線ＳＧＳに電圧を転送するためのものであり、その接続及び動作は、トランジスタ５１、５２においてセレクトゲート線ＳＧＤをセレクトゲート線ＳＧＳに入れ替えたものと等価である。
【００６２】
すなわち、選択ブロックＢＬＫ０に対応するロウデコーダ１１−０では、トランジスタ５３−０〜５３−３はオン状態とされ、トランジスタ５４−０〜５２−４はオフ状態とされる。他方で、非選択ブロックＢＬＫ１〜ＢＬＫ３に対応するロウデコーダ１１−１〜１１−３では、トランジスタ５１−０〜５１−３はオフ状態とされ、トランジスタ５２−０〜５２−３はオン状態とされる。
【００６３】
１．３．５  トランジスタ５５について  
次に、トランジスタ５５について説明する。トランジスタ５５は、バックゲート線ＢＧに電圧を転送するためのものである。トランジスタ５５は、電流経路の一端が、対応するブロックＢＬＫ０のバックゲート線ＢＧ０に接続され、他端は信号線ＢＧＤに接続され、ゲートが信号線ＴＧに共通に接続される。
【００６４】
従って、選択ブロックＢＬＫ０に対応するロウデコーダ１１−０では、トランジスタ５５はオン状態とされ、非選択ブロックＢＬＫ１〜ＢＬＫ３に対応するロウデコーダ１１−１〜１１−３では、トランジスタ５５はオフ状態とされる。
【００６５】
１．３．６  ロウデコーダ１１のウェル分離について  
図７は、ロウデコーダ１１の一部領域の断面図である。図示するように、バックゲートに負電圧ＶＢＢが印加されるトランジスタ４２、４３、４６ａ、４６ｂ、及び５１〜５４は、ｐ型ウェル領域３６上に形成されている。このウェル領域３６は、半導体基板２０の表面内に形成されたｎ型ウェル領域３５の表面内に形成されている。このように、トランジスタ４２、４３、４６ａ、４６ｂ、及び５１〜５４は、バックゲートに０Ｖ以上が印加されるトランジスタとは、電気的に分離されている。
【００６６】
なお図７では、トランジスタ４２、４３の組、トランジスタ４６ａ、４６の組、トランジスタ５１、５２の組、及びトランジスタ５３、５４の組が、それぞれ異なるウェル領域３６上に形成されている。しかし、これらの４つのウェル領域３６（及びウェル領域３５）は、１つにまとめられても良い。
【００６７】
また図７では、トランジスタ５０は半導体基板２０上に形成されている。トランジスタ５０は負電圧を転送しないので、このように半導体基板２０上に形成されて良いが、ウェル領域３６上に形成されても良い。
【００６８】
１．４  ドライバ回路１２について  
次に、ドライバ回路１２の構成について説明する。ドライバ回路１２は、信号線ＣＧ０〜ＣＧ７、ＳＧＤＤ０〜ＳＧＤＤ３、ＳＧＳＤ０〜ＳＧＳＤ３、及びＢＧＤの各々に、データの書き込み、読み出し、及び消去に必要な電圧を転送する。
【００６９】
図６に示すようにドライバ回路１２は、ＣＧドライバ６０（６０−０〜６０−７）、ＳＧＤドライバ６１（６１−０〜６１−３）、ＳＧＳドライバ６２（６２−０〜６２−３）、ＢＧドライバ６４、及び電圧ドライバ６３を備えている。
【００７０】
１．４．１  電圧ドライバ６３について  
まず電圧ドライバ６３について説明する。電圧ドライバ６３は、ブロックデコーダ４０及びＣＧドライバ６０で使用する電圧を生成する。
【００７１】
図８は電圧ドライバ６３の回路図である。図示するように電圧ドライバ６３は、それぞれ電圧ＶＢＳＴ、ＶＲＤＥＣ、及びＶＣＧＳＥＬを生成する第１〜第３ドライバ７０〜７２を備えている。
【００７２】
第１ドライバ７０は、高耐圧ｎチャネルＭＯＳトランジスタ７３、７４、及びローカルポンプ回路Ｌ／Ｐ１、Ｌ／Ｐ２を備えている。
【００７３】
トランジスタ７３の電流経路の一端には、プログラム時において電圧ＶＰＧＭＨが印加され、且つローカルポンプ回路Ｌ／Ｐ１に接続されている。電圧ＶＰＧＭＨは、電圧発生回路１４によって与えられ、電圧ＶＰＧＭよりも大きい電圧である。ＶＰＧＭは、プログラム時に選択ワード線に印加される高電圧である。またトランジスタ７３のゲートには、プログラム時においてローカルポンプ回路Ｌ／Ｐ１から電圧が印加される。
【００７４】
トランジスタ７４の電流経路の一端には、読み出し時において電圧ＶＲＥＡＤＨが印加され、且つローカルポンプ回路Ｌ／Ｐ２に接続されている。電圧ＶＲＥＡＤＨは、電圧発生回路１４によって与えられ、電圧ＶＲＥＡＤよりも大きい電圧である。ＶＲＥＡＤは、読み出し時に非選択ワード線に印加される電圧であり、保持データに関わらずメモリセルトランジスタＭＴをオン状態とする電圧である。またトランジスタ７４のゲートには、読み出し時においてローカルポンプ回路Ｌ／Ｐ２から電圧が印加される。そして、トランジスタ７３、７４の電流経路の他端が共通接続され、共通接続ノードにおける電圧が、電圧ＶＢＳＴとして出力される。
【００７５】
上記構成において第１デコーダ７０は、プログラム時にはトランジスタ７３がオン状態とされて、電圧ＶＢＳＴ＝ＶＰＧＭＨを出力する。また読み出し時にはトランジスタ７４がオン状態とされて、電圧ＶＢＳＴ＝ＶＲＥＡＤＨを出力する。
【００７６】
次に第２ドライバ７１について説明する。第２ドライバ７１は、高耐圧ｎチャネルＭＯＳトランジスタ７５、７６、及びローカルポンプ回路Ｌ／Ｐ３、Ｌ／Ｐ４を備えている。
【００７７】
トランジスタ７５の電流経路の一端には、プログラム時において電圧ＶＰＧＭＨが印加され、且つローカルポンプ回路Ｌ／Ｐ３に接続されている。またトランジスタ７５のゲートには、プログラム時においてローカルポンプ回路Ｌ／Ｐ３から電圧が印加される。
【００７８】
トランジスタ７６の電流経路の一端には、読み出し時において電圧ＲＥＡＤＨが印加され、且つローカルポンプ回路Ｌ／Ｐ４に接続されている。またトランジスタ７６のゲートには、読み出し時においてローカルポンプ回路Ｌ／Ｐ４から電圧が印加される。そして、トランジスタ７５、７６の電流経路の他端が共通接続され、共通接続ノードにおける電圧が、電圧ＶＲＤＥＣとして出力される。
【００７９】
上記構成において第２デコーダ７１は、プログラム時にはトランジスタ７５がオン状態とされて、電圧ＶＲＤＥＣ＝ＶＰＧＭＨを出力する。また読み出し時にはトランジスタ７６がオン状態とされて、電圧ＶＲＤＥＣ＝ＶＲＥＡＤＨを出力する。
【００８０】
次に第３ドライバ７２について説明する。第３ドライバ７２は、高耐圧ｎチャネルＭＯＳトランジスタ７７〜８０、高耐圧ｎチャネルディプレッション型ＭＯＳトランジスタ８１、抵抗素子８２、ローカルポンプ回路Ｌ／Ｐ５、Ｌ／Ｐ６、及びレベルシフタＬ／Ｓ１、Ｌ／Ｓ２を備えている。
【００８１】
トランジスタ７７の一端には、電圧ＶＰＧＭが印加され、またローカルポンプ回路Ｌ／Ｐ５に接続されている。更にトランジスタ７７のゲートには、ローカルポンプ回路Ｌ／Ｐ５によって電圧が印加される。
【００８２】
トランジスタ８１は、電流経路の一端がトランジスタ７７の電流経路の他端に接続され、他端はトランジスタ７８の電流経路の一端に接続されている。そしてトランジスタ８１、７８のゲートにレベルシフタＬ／Ｓ１の出力が与えられる。レベルシフタＬ／Ｓ１は、プログラム時において第１ドライバ７０から電圧ＶＢＳＴを受け、この電圧ＶＢＳＴをレベルシフトして出力する。
【００８３】
トランジスタ７９は、電流経路の一端に電圧ＶＰＡＳＳが与えられ、またローカルポンプ回路Ｌ／Ｐ６に接続され、ゲートにローカルポンプ回路Ｌ／Ｐ６の出力が与えられる。電圧ＶＰＡＳＳは、プログラム時に非選択ブロックの非選択ワード線に印加される電圧であり、保持データに関わらずメモリセルトランジスタＭＴをオン状態とする電圧である。
【００８４】
トランジスタ８０は、電流経路の一端に電圧ＶＣＧＲＶが与えられ、ゲートにレベルシフタＬ／Ｓ２の出力が与えられる。レベルシフタＬ／Ｓ２は、読み出し時において電圧発生回路１４から電圧ＶＲＥＡＤＨを受け、この電圧ＶＲＥＡＤＨをレベルシフトして出力する。
【００８５】
抵抗素子８２の一端はトランジスタ７７の電流経路の一端に接続され、他端はトランジスタの電流経路の他端に接続される。
【００８６】
そして、トランジスタ７８〜８０の電流経路の他端は共通接続され、この共通接続ノードが第３ドライバ７２の出力ノードとなり、電圧ＶＣＧＳＥＬを出力する。
【００８７】
なお、上記電圧ＶＰＧＭＨ、ＶＲＥＡＤＨ、ＶＰＡＳＳ、ＶＣＧＲ、及び後述するＶＰＡＳＳＡは、電圧発生回路１４内のチャージポンプ回路によって生成される。また電圧ＶＰＧＭ及びＶＲＥＡＤは、例えば電圧ＶＰＧＭＨ及びＶＲＥＡＤＨを降圧することによって生成される。図９は、電圧発生回路１４内において一例として電圧ＶＰＧＭＨ及びＶＰＧＭを発生する構成を示す。
【００８８】
図示するように、電圧発生回路１４は、チャージポンプ回路９０、リミッタ回路９１、及び高耐圧ｎチャネルＭＯＳトランジスタ９２を備える。チャージポンプ回路９０は、電圧ＶＰＧＭＨを発生して、これをノードＮ１に出力する。トランジスタ９２は、ノードＮ１とノードＮ２との間にダイオード接続されている。トランジスタ９２は、トランジスタ５０と同じサイズであり、同じ閾値電圧を有する。
【００８９】
そしてノードＮ２の電位がＶＰＧＭとして出力される。従って、ＶＰＧＭＨ＝ＶＰＧＭ＋Ｖthである。但しＶthはトランジスタ９２の閾値電圧である。そして、リミッタ回路９１が電圧ＶＰＧＭを監視して、ＶＰＧＭが所望の値になるよう、チャージポンプ回路９０を制御する。ＶＲＥＡＤＨ及びＶＲＥＡＤも同様である。
【００９０】
１．４．２  ＣＧドライバ６０について  
次に、ＣＧドライバ６０について説明する。ＣＧドライバ６０−０〜６０−７はそれぞれ、信号線ＣＧ０〜ＣＧ７（ワード線ＷＬ０〜ＷＬ７）に、必要な電圧を転送する。図１０は、ＣＧドライバ６０−０の回路図である。その他のＣＧドライバ６０−１〜６０−７も同様の構成を有する。
【００９１】
図示するようにＣＧドライバ６０は、高耐圧ｎチャネルＥ型ＭＯＳトランジスタ１００、１０１、１０３、１０４、ローカルポンプ回路Ｌ／Ｐ６、Ｌ／Ｐ８、及びレベルシフタＬ／Ｓ３、Ｌ／Ｓ４を備えている。
【００９２】
トランジスタ１００は、電流経路の一端に電圧ＶＣＧＳＥＬが与えられ、電流経路の他端が、対応する信号線ＣＧ（ＣＧドライバ６０−ｉではＣＧｉ、ｉは０〜７のいずれか）に接続され、ゲートにレベルシフタＬ／Ｓ３の出力が与えられる。レベルシフタＬ／Ｓ３は、プログラム時また読み出し時において電圧ドライバ６３から電圧ＶＢＳＴを受け、この電圧ＶＢＳＴをレベルシフトして出力する。トランジスタ１０１は、電流経路の一端に電圧ＶＰＡＳＳが与えられ、またローカルポンプ回路Ｌ／Ｐ６に接続され、電流経路の他端が、対応する信号線ＣＧに接続され、ゲートにローカルポンプ回路Ｌ／Ｐ６の出力が与えられる。トランジスタ１０３は、電流経路の一端に電圧ＶＲＥＡＤが与えられ、またローカルポンプ回路Ｌ／Ｐ８に接続され、電流経路の他端が、対応する信号線ＣＧに接続され、ゲートにローカルポンプ回路Ｌ／Ｐ８の出力が与えられる。トランジスタ１０４は、電流経路の一端に電圧ＶＩＳＯが与えられ、電流経路の他端が、対応する信号線ＣＧに接続され、ゲートにレベルシフタＬ／Ｓ４の出力が与えられる。レベルシフタＬ／Ｓ４は、プログラム時において電圧ＶＲＥＡＤＨを受け、この電圧ＶＲＥＡＤＨをレベルシフトして出力する。また電圧ＶＩＳＯは、保持データに関わらずメモリセルトランジスタＭＴをオフさせる電圧である。
【００９３】
上記構成において、選択ワード線ＷＬに対応するＣＧドライバ６０では、例えば制御回路１５によって、プログラム時にはトランジスタ１００がオン状態とされることにより、電圧ＶＰＧＭ（ＶＣＧＳＥＬ＝ＶＰＧＭ）が、対応する信号線ＣＧに転送される。また読み出し時には、トランジスタ１００がオン状態とされることにより、電圧ＶＣＧＲＶ（ＶＣＧＳＥＬ＝ＶＣＧＲＶ）が、対応する信号線ＣＧに転送される。そして、これらの電圧が、ロウデコーダ１１内のトランジスタ５０の電流経路を介して、選択ワード線ＷＬに転送される。
【００９４】
また非選択ワード線に対応するＣＧドライバ６０では、例えば制御回路１５によって、プログラム時にはトランジスタ１００及び／または１０１、またはトランジスタ１０４がオン状態とされる。トランジスタ１００及び／または１０１がオン状態とされたＣＧドライバ６０は、電圧ＶＰＡＳＳを、対応する信号線ＣＧに転送する。トランジスタ１０４がオン状態とされたＣＧドライバ６０は、電圧ＶＩＳＯを、対応する信号線ＣＧに転送する。読み出し時には、トランジスタ１０３がオン状態とされることにより、電圧ＶＲＥＡＤが、対応する信号線ＣＧに転送される。そしてこれらの電圧が、ロウデコーダ１１内のトランジスタ５０の電流経路を介して、非選択ワード線ＷＬに転送される。
【００９５】
なお、各ブロックＢＬＫ間でＣＧ０〜ＣＧ７が共通とされても良い。すなわち、４つのブロックＢＬＫ０〜ＢＬＫ３のそれぞれに属する４本のワード線ＷＬ０が、対応するロウデコーダ１１−０〜１１−３のトランジスタ５０−０を介して、同一のＣＧドライバ６０−０で駆動されても良い。その他の信号線ＣＧ１〜ＣＧ７も同様である。
【００９６】
１．４．３  ＳＧＤドライバ６１について  
次に、ＳＧＤドライバ６１について説明する。ＳＧＤドライバ６１−０〜６１−３はそれぞれ、信号線ＳＧＤＤ０〜ＳＧＤＤ３（セレクトゲート線ＳＧＤ０〜ＳＧＤ３）に、必要な電圧を転送する。図１１は、ＳＧＤドライバ６１−０の回路図である。その他のＳＧＤドライバ６１−１〜６１−３も同様の構成を有する。
【００９７】
図示するようにＳＧＤドライバ６１は、高耐圧ｎチャネルＥ型ＭＯＳトランジスタ１１０、１１１、及びレベルシフタＬ／Ｓ５を備えている。トランジスタ１１０は、電流経路の一端に電圧ＶＳＧＤが与えられ、電流経路の他端が、対応する信号線ＳＧＤＤ（ＳＧＤドライバ６１−ｊではＳＧＤＤｊ、ｊは０〜３のいずれか）に接続され、ゲートにレベルシフタＬ／Ｓ５の出力が与えられる。レベルシフタＬ／Ｓ５は、プログラム時また読み出し時において電圧ＶＲＥＡＤＨを受け、この電圧ＶＲＥＡＤＨをレベルシフトして出力する。トランジスタ１１１は、ソースに負電圧ＶＢＢが印加され、ドレインが、対応する信号線ＳＧＤＤに接続され、ゲートに信号ＵＳＥＬ１が与えられる。信号ＵＳＥＬ１は、制御回路１５により、ＳＧＤドライバ６１が、書き込み時及び読み出し時において選択セルを含むＮＡＮＤストリングに対応する際に“Ｌ”レベル（例えばＶＢＢ）とされ、それ以外のＳＧＤドライバ６１では“Ｈ”レベルとされる。
【００９８】
以上の構成において、データの読み出し時及び書き込み時には、選択ワード線を含むＮＡＮＤストリング１６に接続されたセレクトゲート線ＳＧＤに対応するＳＧＤドライバ６１では、トランジスタ１１０がオン状態とされ、トランジスタ１１１がオフ状態とされる。これにより、電圧ＶＳＧＤが、対応する信号線ＳＧＤＤに転送される。電圧ＶＳＧＤは、読み出し時において選択トランジスタＳＴ１をオンさせる電圧である（書き込み時には、書き込みデータに応じてオンさせる）。他方、それ以外のＳＧＤドライバ６１では、トランジスタ１１１がオン状態とされ、トランジスタ１１０がオフ状態とされることにより、負電圧ＶＢＢが信号線ＳＧＤＤに転送される。
【００９９】
トランジスタ１１１は負電圧を転送する。従ってトランジスタ１１１は、図７で説明したトランジスタ５１〜５４等と同様に、半導体基板２０と電気的に分離されたｐ型ウェル領域３６上に形成される。なお、トランジスタ１１０は半導体基板２０上に形成されても良いし、あるいはウェル領域３６上に形成されても良い。
【０１００】
１．４．４  ＳＧＳドライバ６２について  
次に、ＳＧＳドライバ６２について説明する。ＳＧＳドライバ６２−０〜６２−３はそれぞれ、信号線ＳＧＳＤ０〜ＳＧＳＤ３（セレクトゲート線ＳＧＳ０〜ＳＧＳ３）に、必要な電圧を転送する。図１２は、ＳＧＳドライバ６２−０の回路図である。その他のＳＧＳドライバ６２−１〜６２−３も同様の構成を有する。
【０１０１】
図示するようにＳＧＳドライバ６２は、高耐圧ｎチャネルＭＯＳトランジスタ１２０、１２１、及びレベルシフタＬ／Ｓ６を備えている。トランジスタ１２０は、電流経路の一端に電圧ＶＳＧＳが与えられ、電流経路の他端が、対応する信号線ＳＧＳＤ（ＳＧＳドライバ６２−ｋではＳＧＳＤｋ、ｋは０〜３のいずれか）に接続され、ゲートにレベルシフタＬ／Ｓ６の出力が与えられる。レベルシフタＬ／Ｓ６は、読み出し時において電圧ＶＲＥＡＤＨを受け、この電圧ＶＲＥＡＤＨをレベルシフトして出力する。トランジスタ１２１は、ソースに負電圧ＶＢＢが印加され、ドレインが、対応する信号線ＳＧＳＤに接続され、ゲートに信号ＵＳＥＬ２が与えられる。信号ＵＳＥＬ２は、例えば制御回路１５によって、書き込み時には、全てのＳＧＳドライバ６２において、“Ｈ”レベルとされる。他方、読み出し時には、ＳＧＤドライバ６１が、選択セルを含むＮＡＮＤストリングに対応する際に“Ｌ”レベル（例えばＶＢＢ）とされ、それ以外のＳＧＤドライバ６１では“Ｈ”レベルとされる。
【０１０２】
以上の構成において、読み出し時において、選択ワード線を含むＮＡＮＤストリング１６に接続されたセレクトゲート線ＳＧＳに対応するＳＧＳドライバ６２では、トランジスタ１２０がオン状態とされ、トランジスタ１２１がオフ状態とされることにより、電圧ＶＳＧＳが、対応する信号線ＳＧＳＤに転送される。電圧ＶＳＧＳは、選択トランジスタＳＴ２をオンさせる電圧である。他方、それ以外のＳＧＳドライバ６２では、トランジスタ１２１がオン状態とされ、トランジスタ１２０がオフ状態とされることにより、負電圧ＶＢＢがが信号線ＳＧＳＤに転送される。
【０１０３】
書き込み時には、全てのＳＧＳドライバ６２において、トランジスタ１２０がオフ状態、トランジスタ１２１がオン状態とされ、信号線ＳＧＳＤには負電圧ＶＢＢが転送される。
【０１０４】
トランジスタ１２１は負電圧を転送する。従ってトランジスタ１２１は、トランジスタ１１１と同様にｐ型ウェル領域３６上に形成される。なお、トランジスタ１２０は半導体基板２０上に形成されても良いし、あるいはウェル領域３６上に形成されても良い。
【０１０５】
１．４．５  ＢＧドライバ６４について  
次にＢＧドライバ６４について説明する。ＢＧドライバ６４は、例えば図１０で説明したＣＧドライバ６０において、ＶＣＧＳＥＬが転送される経路を廃したものに相当する。すなわち、書き込み時にはトランジスタ１０１または１０３によってＶＰＡＳＳまたはＶＩＳＯをバックゲート線ＢＧに転送し、読み出し時にはトランジスタ１０３によってＶＲＥＡＤをバックゲート線ＢＧに転送する。
【０１０６】
２．半導体記憶装置１の動作について  
次に、上記構成のＮＡＮＤ型フラッシュメモリの動作について説明する。
【０１０７】
２．１  書き込み動作について  
まず、書き込み動作につき、図１３及び図１４を用いて説明する。図１３は、書き込み動作時における各配線の電位を示すタイミングチャートである。また図１４は、プログラム（電荷を電荷蓄積層へトラップさせる動作）時におけるメモリセルアレイ１０及びロウデコーダ１１の回路図である。図１４では一例として、ブロックＢＬＫ０が選択され、更にブロックＢＬＫ０内のメモリグループＧＰ０におけるメモリセルトランジスタＭＴ５が選択された場合を示している。なお図１４では、紙面の都合上、ブロックＢＬＫ０につきメモリグループＧＰ０、ＧＰ１しか図示していないが、メモリグループＧＰ２、ＧＰ３もＧＰ１と同様である。
【０１０８】
図１３に示すように、まずセンスアンプ１３が各ビット線ＢＬに書き込みデータを転送する。電荷蓄積層に電荷を注入して閾値を上昇させる場合には“Ｌ”データ（例えばＶＳＳ＝０Ｖ）がビット線ＢＬに印加され、そうでない場合には“Ｈ”データ（例えば２．５Ｖ）が印加される。またソース線ＳＬには、図示せぬソース線ドライバによって例えば２．５Ｖが印加される。
【０１０９】
またロウデコーダ１１では、ブロックデコーダ４０によりブロックアドレスＢＡがデコードされて、選択ブロックではＴＧ＝“Ｈ”レベルとされ、ロウデコーダ１１のトランジスタ５０、５１、５３がオン状態とされる。すなわち、図１４に示すように、選択ブロックＢＬＫ０に対応するロウデコーダ１１−０において、トランジスタ５０、５１、５３がオン状態とされ、トランジスタ５２、５４がオフ状態とされる。また、非選択ブロックＢＬＫ１〜ＢＬＫ３に対応するロウデコーダ１１−１〜１１−３においては、ＴＧ＝“Ｌ”レベル（例えばＶＢＢ）とされ、トランジスタ５０、５１、５３がオフ状態、トランジスタ５２、５４がオン状態とされる。
【０１１０】
従って、非選択ブロックＢＬＫ１〜ＢＬＫ３では、トランジスタ５２、５４により、セレクトゲート線ＳＧＤ、ＳＧＳには負電圧ＶＢＢが転送され、選択トランジスタＳＴ１、ＳＴ２は共にカットオフされる。
【０１１１】
他方、選択ブロックＢＬＫ０では、選択ページを含むメモリグループＧＰ０に対応するセレクトゲート線ＳＧＤ０には電圧ＶＳＧＤ（例えば４Ｖ）が転送され、その他のメモリグループＧＰ１〜ＧＰ３に対応するセレクトゲート線ＳＧＤ１〜ＳＧＤ３及びＳＧＳ０〜ＳＧＳ３には、トランジスタ１１１、１２１によって負電圧ＶＢＢが転送される。よって、メモリグループＧＰ０では選択トランジスタＳＴ１がオン状態、ＳＴ２がオフ状態となり、メモリグループＧＰ１〜ＧＰ３では選択トランジスタＳＴ１、ＳＴ２は共にオフ状態となる。
【０１１２】
その後、例えば制御回路１５により電圧ＶＳＧＤが４Ｖから２．５Ｖ程度に低下される。この電圧は、ビット線ＢＬに“Ｌ”データが転送されている場合には選択トランジスタＳＴ１をオンさせ、“Ｈ”データが転送されている場合にはカットオフさせる電圧である。
【０１１３】
そして、例えば制御回路１５によりＣＧドライバ６０が活性化されて、各信号線ＣＧに電圧が転送される。すなわち、選択ワード線に対応するＣＧドライバ６０はＶＰＧＭを転送し、非選択ワード線に対応するＣＧドライバ６０はＶＰＡＳＳ（またはＶＩＳＯ）を転送する。図１４の場合、信号線ＣＧ５には電圧ＶＰＧＭが転送され、信号線ＣＧ０〜ＣＧ４、ＣＧ６〜ＣＧ７には電圧ＶＰＡＳＳが転送される（いずれかのＣＧ線にＶＩＳＯが転送されても良い）。すると、選択ブロックＢＬＫ０ではトランジスタ５０がオン状態とされているので、これらの電圧がワード線ＷＬ０〜ＷＬ７に転送される。他方、非選択ブロックＢＬＫ１〜ＢＬＫ３ではトランジスタ５０がオフ状態とされているので、これらの電圧はワード線ＷＬには転送されない。すなわち、非選択ブロックＢＬＫ０〜ＢＬＫ３のワード線ＷＬ０〜ＷＬ７は電気的にフローティングの状態となる。
【０１１４】
２．２  読み出し動作について  
次に、読み出し動作につき図１５を用いて説明する。図１５は、読み出し動作時における各配線の電位を示すタイミングチャートである。
【０１１５】
図１５に示すように、まずＣＧドライバ６０が電圧ＶＣＧＲＶ、ＶＲＥＡＤを発生する。従って、選択ブロックでは、これらの電圧ＶＣＧＲＶ及びＶＲＥＡＤがワード線ＷＬに転送される。他方、非選択ブロックでは、ワード線ＷＬは電気的にフローティングとされる。
【０１１６】
次に、セレクトゲート線ＳＧＤ、ＳＧＳに電圧が転送される。選択ブロックＢＬＫの選択メモリグループでは、トランジスタ１１０、１２０によって、電圧ＶＳＧＤ、ＶＳＧＳ（例えば４Ｖ）がセレクトゲート線ＳＧＤ、ＳＧＳに転送される。これにより選択トランジスタＳＴ１、ＳＴ２がオン状態とされる。選択ブロックＢＬＫの非選択メモリグループでは、トランジスタ１１１、１２１によって、電圧ＶＢＢがセレクトゲート線ＳＧＤ、ＳＧＳに転送される。これにより選択トランジスタＳＴ１、ＳＴ２がオフ状態とされる。更に非選択ブロックＢＬＫでは、トランジスタ５２、５４によって、電圧ＶＢＢがセレクトゲート線ＳＧＤ、ＳＧＳに転送される。これにより選択トランジスタＳＴ１、ＳＴ２がオフ状態とされる。
【０１１７】
またソース線ＳＬはＶＳＳとされ、ビット線ＢＬには例えばＶＢＬ（０．５Ｖ）が印加される。
【０１１８】
３．本実施形態に係る効果  
本実施形態に係る構成であると、ＮＡＮＤ型フラッシュメモリの動作信頼性を向上出来る。本効果につき、以下説明する。
【０１１９】
ＮＡＮＤ型フラッシュメモリでは、データを書き込みたくない（電荷を注入させたくない）ＮＡＮＤストリングについては、選択トランジスタＳＴ１をカットオフして、ワード線とのカップリングによりチャネル電位を上昇させる技術が知られている。これはセルフブースト技術として知られている。
【０１２０】
図３乃至図５に示した三次元積層型のＮＡＮＤ型フラッシュメモリ（本実施形態）では、ＮＡＮＤストリング１６の両端のセレクトゲートの閾値が製造上制御しにくい。この理由は、例えば、選択トランジスタＳＴ１、ＳＴ２のチャネル部分が、intrinsicの多結晶シリコンで形成されるからである。そのため、場合によっては選択トランジスタＳＴ１、ＳＴ２の閾値は負の値となり得る。
【０１２１】
その結果、例えばデータの書き込みの場合に、選択ブロックの非選択セレクトゲート線ＳＧＤ，ＳＧＳや非選択ブロックのセレクトゲート線ＳＧＤ，ＳＧＳに接地電位ＶＳＳを供給しても、選択トランジスタＳＴ１、ＳＴ２がカットオフできず、チャネル電位は十分に上昇出来ず、非選択セルにデータが誤書き込みされてしまう場合がある。
【０１２２】
しかし、本実施形態では、選択ブロックの非選択セレクトゲート線ＳＧＤ、ＳＧＳ（及び非選択ブロックのセレクトゲート線ＳＧＤ、ＳＧＳ）に負電圧を印加できる。
【０１２３】
また、負電圧を転送するトランジスタ（トランジスタ５１〜５４、１１１、１２１）を３重ウェル内に形成し（図７参照）し、このウェル（バックゲート）に負電圧を印加することで、負電圧の転送を可能としている。更に、これらのトランジスタ５１〜５４、１１１、１２１オンさせるため、これらのゲートを駆動するトランジスタ４２、４３，４６ａ、４６ｂも３重ウェル内に形成し、ウェルに負電圧を印加している。
【０１２４】
したがって、カットオフさせるべき選択トランジスタＳＴ１、ＳＴ２の閾値が負の値であっても、選択トランジスタＳＴ１、ＳＴ２がオンしてしまうことを抑制し、動作信頼性を向上出来る。
【０１２５】
また、三次元積層型ＮＡＮＤ型フラッシュメモリでは、ＮＡＮＤストリング１個の狭いピッチに、非常に多数の配線（ワード線及びセレクトゲート線）が引き出される。すると、これらの配線をＮＡＮＤストリング毎（つまり、メモリグループ毎）に独立に制御しようとすると、ロウデコーダの面積が極めて大きくなる。
【０１２６】
そこで本実施形態では、複数のＮＡＮＤストリング（メモリグループ）で、ワード線ＷＬを共有している（図２参照）。前述の通り、この共有している単位がブロックである。そして、ブロック内の各ＮＡＮＤストリングの選択性は、セレクトゲート線ＳＧＤ、ＳＧＳをＮＡＮＤストリング毎に独立に制御することで確保している。これにより、ロウデコーダ１１のサイズを小さくすることが出来る。
【０１２７】
［第２実施形態］  
次に、第２実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１実施形態において、トランジスタ５０とトランジスタ５１との間で、チャネル組成を異ならせたものである。以下では、以下では、第１実施形態と異なる点についてのみ説明する。
【０１２８】
１．ロウデコーダ１１の構成について  
図１６は、本実施形態に係るロウデコーダ１１の回路図である。図示するように、本実施形態に係るロウデコーダ１１は、第１実施形態で説明した図６において、トランジスタ５０、５５のチャネル領域の不純物濃度（及び／または不純物の種類）を、トランジスタ５１、５３と異なるものとし、トランジスタ５０、５５を、閾値電圧がほぼ０Ｖであるintrinsic型（Ｉ型）のトランジスタとしたものである。
【０１２９】
また、図９で説明した電圧発生回路１４のトランジスタ９２も、トランジスタ５０、５５と同じＩ型とされ、両者は同じ閾値電圧を有している。
【０１３０】
２．本実施形態に係る効果  
本実施形態に係る構成であると、ワード線ＷＬに電圧を転送するトランジスタ５０を、高耐圧のＩ型ＭＯＳトランジスタとしている。この場合でも、信号線ＴＧに負電圧ＶＢＢを与えることで、トランジスタ５０をカットオフさせることが出来る。
【０１３１】
そして本構成の場合、トランジスタ５０の閾値が第１実施形態に比べて低下するため、信号線ＴＧの電位を低下させることが出来る。選択ブロックにおける信号線ＴＧの電位はＶＲＤＥＣとされ、この値は、第１実施形態で説明したように書き込み時にはＶＰＧＭＨ（＝ＶＰＧＭ＋Ｖth）とされる。そしてＶＰＧＭＨは、ＮＡＮＤ型フラッシュメモリ１内においても最も高い電圧である。この点、本実施形態では、Ｖthの値を下げることで、ＶＰＧＭＨの値も下げることが出来る。その結果、ＶＰＧＭＨを生成するチャージポンプ回路９０の負荷を低減し、ＮＡＮＤ型フラッシュメモリ１の消費電流を低減出来る。
【０１３２】
特に、３次元積層型のＮＡＮＤ型フラッシュメモリでは、消去状態のメモリセルの閾値電圧が正の値を有する場合がある。つまり、消去状態であっても電荷蓄積層に電荷がトラップされている。この場合、書き込み状態のメモリセルの閾値電圧も、全体として高電圧側へシフトする。従って、このようなＮＡＮＤ型フラッシュメモリでは、消去状態のメモリセルの閾値が負であるものに比べて、比較的消費電力が高くなる。よって本実施形態は、消費電力削減という観点から、このようなＮＡＮＤ型フラッシュメモリに適用することが望ましい。
【０１３３】
［変形例等］  
以上のように、本実施形態に係る半導体記憶装置１は、メモリセル(MT@図2)と、選択トランジスタ(ST1@図2)と、メモリストリング(NANDストリンク゛16@図2)と、ブロック(BLK@図1)と、ワード線(WL@図2)と、セレクトゲート線(SGD@図2)と、ビット線(BL@図2)と、転送回路(ロウテ゛コータ゛11@図14)とを備える。メモリセル(MT@図2)は、半導体基板上に積層され、電荷蓄積層と制御ゲートとを含む。メモリストリング(NANDストリンク゛16@図2)においては、複数のメモリセルの電流経路が直列接続されると共に、該メモリセルに選択トランジスタの電流経路が直列接続される。ブロック(BLK@図1)は、複数のメモリストリングを含む。ワード線(WL@図2)は、メモリセルの制御ゲートに接続される。セレクトゲート線(SGD@図2)は、選択トランジスタのゲートに接続される。ビット線(BL@図2)は、選択トランジスタの電流経路を介して前記メモリセルに接続される。転送回路(ロウテ゛コータ゛11@図14)は、データの書き込み及び読み出し時において、選択ブロック(BLK0@図14)内における選択メモリストリングに関連付けられたセレクトゲート線(SGD0@図14)に正電圧(VSGD@図14)を転送し、選択ブロック(BLK0@図14)内における非選択メモリストリングに関連付けられたセレクトゲート線(SGD1@図14)、及び非選択ブロック(BLK1-3@図14)内のメモリストリングに関連付けられたセレクトゲート線(SGD@図14)に負電圧(VBB@図14)を転送する。
【０１３４】
このように、セレクトゲート線に負電位を与えるようなロウデコーダ（転送回路）１１を導入することで、選択ブロックの非選択ＮＡＮＤストリング１６の選択トランジスタを、それが負の閾値を有する場合であっても、カットオフさせることが出来る。これは、セレクトゲート線の駆動トランジスタ５１〜５４を３重ウェル中に埋め込み、このウェル電位をプログラムやリード中に負電位にすることで、実現出来る。そして、プログラムやリード時には非選択ブロック及び選択ブロックの非選択ストリングのセレクトゲート線は負電位とする一方、選択ブロックの選択ストリングのセレクトゲート線は別ノード（ドライバ回路１２）に繋げることで、正常な読み書きが可能になる。
【０１３５】
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。例えば図１６で説明したトランジスタ５０は、負の閾値を有するディプレッション型（Ｄ型）のＭＯＳトランジスタとしても良い。Ｉ型またはＤ型とすることでトランジスタ５０の閾値が０Ｖ以下となったとしても、信号線ＴＧの電位を適切に設定することで、トランジスタ５０をオフさせることが可能である。
【０１３６】
また、図２に示したメモリセルアレイは、図１７のような構成としても良い。図１７は、ブロックＢＬＫ０の回路図であり、その他のブロックＢＬＫ１〜ＢＬＫ３も同様の構成を有し得る。図示するように、ワード線ＷＬ０〜ＷＬ３、バックゲート線ＢＧ、偶数番目のセレクトゲート線ＳＧＤ０、ＳＧＤ２、及び奇数番目のセレクトゲート線ＳＧＳ１、ＳＧＳ３は、メモリセルアレイ１０の一端側に引き出される。これに対してワード線ＷＬ４〜ＷＬ７、偶数番目のセレクトゲート線ＳＧＳ０、ＳＧＳ２、及び奇数番目のセレクトゲート線ＳＧＤ１、ＳＧＤ３は、メモリセルアレイの、前記一端側とは逆側の他端側に引き出される。このような構成としても良い。本構成において、例えばロウデコーダ１１を２つのロウデコーダに分割し、メモリセルアレイ１０を挟んで対向するようにこれらを配置しても良い。そして、一方のロウデコーダによりセレクトゲート線ＳＧＤ０、ＳＧＤ２、ＳＧＳ１、ＳＧＳ３、ワード線ＷＬ０〜ＷＬ３、及びバックゲート線ＢＧを選択し、他方のロウデコーダによりセレクトゲート線ＳＧＳ０、ＳＧＳ２、ＳＧＤ１、ＳＧＤ３、及びワード線ＷＬ４〜ＷＬ７を選択するようにしても良い。本構成によれば、ドライバ回路１２とメモリセルアレイ１０との間の領域（ロウデコーダ１１を含む）のセレクトゲート線やワード線等の配線の混雑を緩和出来る。
【０１３７】
更に、上記実施形態では半導体記憶装置として、三次元積層型のＮＡＮＤ型フラッシュメモリを例に挙げて説明した。しかし、三次元積層型のＮＡＮＤ型フラッシュメモリとしは、図３乃至図５の構成に限られるものでは無い。例えば、半導体層２６はＵ字型の形状ではなく、１本の柱状であっても良い。この場合トランジスタＢＴは不要である。また実施形態は、三次元積層型に限られず、半導体基板の平面内にメモリセルが二次元的に配列された従来型のＮＡＮＤ型フラッシュメモリ等にも適用出来る。また、本実施形態では、ブロックＢＬＫ単位でデータを消去する場合を例として説明したが、これに限定されることはなく、例えば複数のＮＡＮＤストリング１６単位でデータを消去してもよい。
【０１３８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１３９】
１…半導体記憶装置、１０…メモリセルアレイ、１１…ロウデコーダ、１２…ドライバ回路、１３…センスアンプ、１４…電圧発生回路、１５…制御回路、１６…ＮＡＮＤストリング、２０…半導体基板、２１、２３ａ〜２３ｄ、２６、２７ａ、２７ｂ、３０ａ、３０ｂ…半導体層、２５ａ…ブロック層、２５ｂ…電荷蓄積層、２５ｃ、２９ａ、２９ｂ…ゲート絶縁膜、３１〜３３…金属層、４０…ブロックデコーダ、６０…ＣＧドライバ、６１…ＳＧＤドライバ、６２…ＳＧＳドライバ、６３…電圧ドライバ、６４…ＢＧドライバ
【図１】
2013058276.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2013058276.tif 000013
【図１２】
2013058276.tif 000014
【図１３】
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【図１４】
2013058276.tif 000016
【図１５】
2013058276.tif 000017
【図１６】
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【図１７】
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