(57)【要約】【課題】ディジタルフィルタのレジスタ値の状態遷移頻度を抑制して消費電力の低減を図ることが可能なディジタル位相検波器を得ること。【解決手段】ディジタル入力信号を位相検波し、フィルタ処理後に出力するディジタル位相検波器２において、フィルタ処理の前段において、位相検波後の信号にオフセット値を加算するオフセット値加算手段２００と、フィルタ処理後の信号からオフセット値を減算するオフセット値減算手段４００と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
ディジタル入力信号を位相検波し、フィルタ処理後に出力するディジタル位相検波器であって、
前記フィルタ処理の前段において、位相検波後の信号にオフセット値を加算するオフセット値加算手段と、
前記フィルタ処理後の信号から前記オフセット値を減算するオフセット値減算手段と、
を備えることを特徴とするディジタル位相検波器。
【請求項２】
前記オフセット値は、正の値であることを特徴とする請求項１に記載のディジタル位相検波器。
【請求項３】
前記オフセット値は、負の値であることを特徴とする請求項１に記載のディジタル位相検波器。
【請求項４】
ディジタル入力信号を位相検波し、フィルタ処理後に出力するディジタル位相検波器であって、
前記ディジタル入力信号を位相検波して同相成分のＩ信号および直交成分のＱ信号を出力する位相検波手段と、
前記Ｉ信号および前記Ｑ信号にそれぞれ所定の第１オフセット値を加算するオフセット値加算手段と、
前記オフセット値加算手段の各出力をそれぞれデシメーションするデシメーションフィルタ処理手段と、
前記デシメーションフィルタ処理手段の各出力からそれぞれ所定の第２オフセット値を減算するオフセット値減算手段と、
を備えることを特徴とするディジタル位相検波器。
【請求項５】
前記第１オフセット値および前記第２オフセット値は、正の値であることを特徴とする請求項４に記載のディジタル位相検波器。
【請求項６】
前記第１オフセット値および前記第２オフセット値は、負の値であることを特徴とする請求項４に記載のディジタル位相検波器。
【請求項７】
前記デシメーションフィルタ処理手段は、前記オフセット値加算手段の各出力に対応して、それぞれ少なくとも１組のＣＩＣフィルタとデシメータとにより構成されることを特徴とする請求項４〜６のいずれか一項に記載のディジタル位相検波器。
【請求項８】
前記第１オフセット値は、絶対値が前記ディジタル入力信号に含まれるノイズレベルよりも大きい値であることを特徴とする請求項４〜７のいずれか一項に記載のディジタル位相検波器。
【請求項９】
前記第２オフセット値は、前記第１オフセット値に前記デシメーションフィルタ処理手段の通過帯域の利得を掛け合わせた値であることを特徴とする請求項４〜８のいずれか一項に記載のディジタル位相検波器。
【請求項１０】
前記オフセット値減算手段の各出力をそれぞれ帯域制限する帯域制限フィルタ処理手段をさらに備えることを特徴とする請求項４〜９のいずれか一項に記載のディジタル位相検波器。
【請求項１１】
前記帯域制限フィルタ処理手段は、前記オフセット値減算手段の各出力に対応して、それぞれＦＩＲフィルタとデシメータとにより構成されることを特徴とする請求項１０に記載のディジタル位相検波器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レーダ受信装置等で用いられるディジタル位相検波器に関する。
【背景技術】
【０００２】
現在、航空機等に搭載されているレーダ受信装置等のディジタル化が進み、位相検波においてもディジタル位相検波方式が広く採用されている。このようなディジタル位相検波方式の一例として、アナログディジタル変換された信号を位相検波し、マルチレートフィルタを用いて、位相検波されたディジタル入力信号のサンプリング周波数を所定周波数までデシメーションすることにより、Ｓ／Ｎ比を拡張する技術が知られている（例えば、非特許文献１）。
【０００３】
近年、サンプリング周波数の高周波化および有効ビット数の増加に伴い、ディジタル位相検波器の消費電力が増大する傾向にあり、低消費電力化が課題となりつつある。低消費電力化に向けた手段としては、ハードウェアの最適化によりハードウェア量を最小とする手段が主であり、例えば、ディジタルフィルタ処理後にダウンサンプリングを行う構成としてディジタルフィルタのハードウェア量を低減することにより、二次的に低消費電力化が可能となる技術が開示されている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−２６９７８５号公報
【非特許文献】
【０００５】
【非特許文献１】アナログデバイセズ社製ＡＤ６６２０カタログ「６７ＭＳＰＳ  Ｄｉｇｉｔａｌ  Ｒｅｃｅｉｖｅ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ」
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＬＰＲＦ（Ｌｏｗ  Ｐｕｌｓｅ  Ｒｅｐｅｔｉｔｉｏｎ  Ｆｒｅｑｕｅｎｃｙ：低パルス繰り返し周波数型）レーダにおいては、測距対象物からのエコーがない期間、つまり、受信信号がない時間が長く、この受信信号がない時間は、入力信号に含まれるノイズにより、正／負の値を遷移する確率が高くなる。特に、ディジタル位相検波器内のディジタルフィルタのデータ系列として２の補数を用いている場合、ディジタルフィルタのレジスタ値がビット反転する頻度が高くなるため、消費電力が増加する傾向にある。
【０００７】
本発明は、上記に鑑みてなされたものであって、ディジタルフィルタのレジスタ値の状態遷移頻度を抑制して消費電力の低減を図ることが可能なディジタル位相検波器を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決し、目的を達成するため、本発明にかかるディジタル位相検波器は、ディジタル入力信号を位相検波し、フィルタ処理後に出力するディジタル位相検波器であって、前記フィルタ処理の前段において、位相検波後の信号にオフセット値を加算するオフセット値加算手段と、前記フィルタ処理後の信号から前記オフセット値を減算するオフセット値減算手段と、を備えることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、ディジタルフィルタのレジスタ値の状態遷移頻度を抑制して消費電力の低減を図ることが可能なディジタル位相検波器を得ることができる、という効果を奏する。
【図面の簡単な説明】
【００１０】
【図１】図１は、実施の形態にかかるディジタル位相検波器の一構成例を示す図である。
【発明を実施するための形態】
【００１１】
以下に添付図面を参照し、本発明の実施の形態にかかるディジタル位相検波器について説明する。なお、以下に示す実施の形態により本発明が限定されるものではない。
【００１２】
実施の形態．
図１は、実施の形態にかかるディジタル位相検波器の一構成例を示す図である。図１に示すように、実施の形態にかかるディジタル位相検波器２は、ＡＤＣ（アナログディジタルコンバータ）１からのディジタル入力信号を位相検波して同相成分（Ｉｎ−ｐｈａｓｅ）のＩ信号および直交成分（Ｑｕａｄｒａｔｕｒｅ−ｐｈａｓｅ）のＱ信号を出力する位相検波手段１００と、Ｉ信号およびＱ信号にそれぞれ所定の第１オフセット値を加算するオフセット値加算手段２００と、オフセット値加算手段２００の出力をそれぞれダウンサンプリングするデシメーションフィルタ処理手段３００と、デシメーションフィルタ処理手段３００の出力からそれぞれ所定の第２オフセット値を減算するオフセット値減算手段４００と、オフセット値減算手段４００の出力をそれぞれ帯域制限する帯域制限フィルタ処理手段５００とを備えている。本実施の形態にかかるディジタル位相検波器２は、例えば、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）等の集積回路により構成される。
【００１３】
位相検波手段１００は、基準信号と基準信号の９０°位相遅れ信号とを含む基準搬送波信号を出力するＮＣＯ（Ｎｕｍｅｒｉｃａｌ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ：数値制御発振器）３と、ディジタル入力信号と基準信号とを掛け合わせてＩ信号を出力する乗算器４と、ディジタル入力信号と基準信号の９０°位相遅れ信号とを掛け合わせてＱ信号を出力する乗算器５とを備えている。この位相検波手段１００により、ディジタル入力信号が位相検波される。
【００１４】
オフセット値加算手段２００は、第１オフセット値を出力する第１オフセット値出力回路６と、乗算器４の出力に第１オフセット値を加算する加算器７と、乗算器５の出力に第１オフセット値を加算する加算器８とを備えている。この第１オフセット値は、本実施の形態では、絶対値がディジタル入力信号に含まれるノイズレベルよりも大きい値となるように設定する。これにより、測距対象物からのエコーがない期間、つまり、受信信号がない時間において、各加算器７，８の出力は、常に正あるいは負の値となる。例えば、第１オフセット値が正の値である場合には、各加算器７，８の出力は常に正の値となり、第１オフセット値が負の値である場合には、各加算器７，８の出力は常に負の値となる。
【００１５】
デシメーションフィルタ処理手段３００は、Ｉ信号用デシメーションフィルタ処理手段３１０と、Ｑ信号用デシメーションフィルタ処理手段３２０とを備えている。Ｉ信号用デシメーションフィルタ処理手段３１０は、ＣＩＣ（Ｃａｓｃａｄｅｄ  Ｉｎｔｅｇｒａｔｏｒ−Ｃｏｍｂ）フィルタ（カスケード積分くし型フィルタ）９とデシメータ１１とにより構成されるＩ信号用第１段デシメーションフィルタ３３０と、ＣＩＣフィルタ１３とデシメータ１５とにより構成されるＩ信号用第２段デシメーションフィルタ３４０とを備えている。また、Ｑ信号用デシメーションフィルタ処理手段３２０は、ＣＩＣフィルタ１０とデシメータ１２とにより構成されるＱ信号用第１段デシメーションフィルタ３５０と、ＣＩＣフィルタ１４とデシメータ１６とにより構成されるＱ信号用第２段デシメーションフィルタ３６０とを備えている。
【００１６】
各デシメーションフィルタ３３０，３４０，３５０，３６０の各デシメータ１１，１２，１５，１６は、それぞれ前段の各ＣＩＣフィルタ９，１０，１３，１４の入力信号の間引き処理を行う。また、各ＣＩＣフィルタ９，１０，１３，１４は、後段の各デシメータ１１，１２，１５，１６による間引き処理により生じる折り返し領域を抑圧するようにフィルタ処理を行う。各ＣＩＣフィルタ９，１０，１３，１４および各デシメータ１１，１２，１５，１６の詳細動作は公知技術であるので、ここでは説明を省略する。
【００１７】
なお、図１に示す例では、Ｉ信号用およびＱ信号用共に２段のデシメーションフィルタを具備した構成例を示しているが、デシメーションフィルタの段数はこれに限らず、１段構成であっても３段構成以上であってもよく、ディジタル位相検波器２の出力信号のサンプリング周波数が所望の周波数となるように構成すればよい。
【００１８】
オフセット値減算手段４００は、第２オフセット値を出力する第２オフセット値出力回路１７と、Ｉ信号用デシメーションフィルタ処理手段３１０の出力から第２オフセット値を減算する減算器１８と、Ｑ信号用デシメーションフィルタ処理手段３２０の出力から第２オフセット値を減算する減算器１９とを備えている。この第２オフセット値は、本実施の形態では、オフセット値加算手段２００においてオフセットした第１オフセット値にデシメーションフィルタ処理手段３００の通過帯域の利得を掛け合わせた値に設定する。この第２オフセット値をデシメーションフィルタ処理手段３００の出力から減算することにより、オフセット値加算手段２００による第１オフセット値とデシメーションフィルタ処理手段３００の利得とが相殺される。なお、デシメーションフィルタ処理手段３００の通過帯域の利得が略１倍である場合には、第２オフセット値を第１オフセット値と等値としてもよい。
【００１９】
帯域制限フィルタ処理手段５００は、ＦＩＲフィルタ２０とデシメータ２２とにより構成されるＩ信号用ローパスフィルタ処理手段５１０と、ＦＩＲフィルタ２１とデシメータ２３とにより構成されるＱ信号用ローパスフィルタ処理手段５２０とを備えている。
【００２０】
各ローパスフィルタ処理手段５１０，５２０の各デシメータ２２，２３は、それぞれ前段の各ＦＩＲフィルタ２０，２１の入力信号（つまり、各減算器１８，１９の出力信号）の間引き処理を行う。また、各ＦＩＲフィルタ２０，２１は、後段の各デシメータ２２，２３による間引き処理により生じる折り返し領域を抑圧するようにローパスフィルタ処理を行う。各ＦＩＲフィルタ２０，２１および各デシメータ２２，２３の詳細動作は公知技術であるので、ここでは説明を省略する。
【００２１】
上述したように、本実施の形態では、デシメーションフィルタ処理手段３００の前段において、絶対値がディジタル入力信号に含まれるノイズレベルよりも大きい値となるように設定した第１オフセットを加算するようにしているので、測距対象物からのエコーがない期間、つまり、受信信号がない時間において、各加算器７，８の出力、つまり、各ＣＩＣフィルタ９，１０の入力は、常に正あるいは負の値となり、同様に、各ＣＩＣフィルタ１３，１４の入力も、常に正あるいは負の値となる。また、各ＣＩＣフィルタ９，１０，１３，１４のフィルタ係数は全て正の値となるので、デシメーションフィルタ処理手段３００によるフィルタ処理におけるレジスタ値の状態遷移頻度が抑制される。これにより、実施の形態にかかるディジタル位相検波器２を構成するＦＰＧＡの消費電力の低減を図ることが可能となる。特に、ＬＰＲＦ（Ｌｏｗ  Ｐｕｌｓｅ  Ｒｅｐｅｔｉｔｉｏｎ  Ｆｒｅｑｕｅｎｃｙ：低パルス繰り返し周波数型）レーダに本実施の形態にかかるディジタル位相検波器２を適用する場合には、測距対象物からのエコーがない期間、つまり、受信信号がない時間が長くなるので、より効果的である。
【００２２】
以上説明したように、実施の形態のディジタル位相検波器によれば、デシメーションフィルタ処理手段の前段において、絶対値がディジタル入力信号に含まれるノイズレベルよりも大きい値となるように設定した第１オフセットを加算し、デシメーションフィルタ処理手段によりフィルタ処理を行った後に、オフセット値加算手段においてオフセットした第１オフセット値にデシメーションフィルタ処理手段の利得を掛け合わせた値に設定した第２オフセット値を減算するようにしているので、測距対象物からのエコーがない期間、つまり、受信信号がない時間において、デシメーションフィルタ処理手段によるフィルタ処理におけるレジスタ値の状態遷移頻度が抑制され、消費電力の低減を図ることが可能となる。
【００２３】
なお、上述した実施の形態では、オフセット値減算手段を帯域制限フィルタ処理手段の前段に具備する構成について説明したが、オフセット値加算手段とオフセット値減算手段との間にディジタルフィルタを具備した構成であれば、上述した実施の形態において説明した効果を得ることが可能である。つまり、例えば、オフセット値減算手段を帯域制限フィルタ処理手段の後段に具備する構成であってもよいし、帯域制限フィルタ処理手段を具備しない構成に適用することも可能であり、上述した実施の形態と同様の効果が得られることは言うまでもない。
【００２４】
また、以上の実施の形態に示した構成は、本発明の構成の一例であり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、一部を省略する等、変更して構成することも可能であることは言うまでもない。
【符号の説明】
【００２５】
１  ＡＤＣ（アナログディジタルコンバータ）
２  ディジタル位相検波器
３  ＮＣＯ（Ｎｕｍｅｒｉｃａｌ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ：数値制御発振器）
４，５  乗算器
６  第１オフセット値出力回路
７，８  加算器
９，１０，１３，１４  ＣＩＣ（Ｃａｓｃａｄｅｄ  Ｉｎｔｅｇｒａｔｏｒ−Ｃｏｍｂ）フィルタ（カスケード積分くし型フィルタ）
１１，１２，１５，１６，２２，２３  デシメータ
１７  第２オフセット値出力回路
１８，１９  減算器
２０，２１  ＦＩＲ（Ｆｉｎｉｔ  Ｉｍｐｕｌｓｅ  Ｒｅｓｐｏｎｓｅ）フィルタ
１００  位相検波手段
２００  オフセット値加算手段
３００  デシメーションフィルタ処理手段
３１０  Ｉ信号用デシメーションフィルタ処理手段
３２０  Ｑ信号用デシメーションフィルタ処理手段
３３０  Ｉ信号用第１段デシメーションフィルタ
３４０  Ｉ信号用第２段デシメーションフィルタ
３５０  Ｑ信号用第１段デシメーションフィルタ
３６０  Ｑ信号用第２段デシメーションフィルタ
４００  オフセット値減算手段
５００  帯域制限フィルタ処理手段
５１０  Ｉ信号用ローパスフィルタ処理手段
５２０  Ｑ信号用ローパスフィルタ処理手段
【図１】
2013205093.tif 000003