(57)【要約】【課題】配線層の膜応力を低減し、製造歩留まりを向上することが可能な半導体装置およびその製造方法並びに表示装置および電子機器を提供する。【解決手段】本技術の半導体装置は、一方向に延在する複数の第１配線層と、第１配線層の間に設けられた第１配線層よりも膜厚が薄いゲート電極と、第１配線層およびゲート電極上に形成された絶縁膜と、絶縁膜上の前記ゲート電極に対応する位置にチャネル領域を有する半導体層と、半導体層上に設けられた層間膜と、層間膜上に形成されると共に、層間膜に設けられた貫通孔を介して半導体層と接続された第２配線層とを備えている。【選択図】図１
2013115097.tif 000002
【特許請求の範囲】
【請求項１】
一方向に延在する複数の第１配線層と、
前記第１配線層の間に設けられた前記第１配線層よりも膜厚が薄いゲート電極と、
前記第１配線層およびゲート電極上に形成された絶縁膜と、
前記絶縁膜上の前記ゲート電極に対応する位置にチャネル領域を有する半導体層と、
前記半導体層上に設けられた層間膜と、
前記層間膜上に形成されると共に、前記層間膜に設けられた貫通孔を介して前記半導体層と接続された第２配線層と
を備えた半導体装置。
【請求項２】
前記第１配線層と前記ゲート電極とは電気的に接続されている、請求項１に記載の半導体装置。
【請求項３】
第１配線層は積層構造を有し、その最上層には前記ゲート電極と同一の膜厚の層を有する、請求項１に記載の半導体装置。
【請求項４】
前記第１配線層およびゲート電極からなる層が複数積層した構造を有する、請求項１に記載の半導体装置。
【請求項５】
前記ゲート電極の膜厚は３０ｎｍ以上９０ｎｍ以下である、請求項１に記載の半導体装置。
【請求項６】
前記第１配線層とゲート電極との膜厚比は２：１以上６：１以下である、請求項１に記載の半導体装置。
【請求項７】
一方向に延在する金属膜を成膜する工程と、
前記金属膜をエッチングすることによって複数の第１配線層を形成する工程と、
前記第１配線層の間に前記第１配線層より膜厚の薄いゲート電極を形成する工程と、
前記第１配線層およびゲート電極上に絶縁膜を形成する工程と、
前記絶縁膜上の前記ゲート電極に対応する位置にチャネル領域を有する半導体層を形成する工程と、
前記半導体層上に層間膜を形成する工程と、
前記層間膜に貫通孔を形成する工程と、
前記層間膜上に、前記貫通孔を介して前記半導体層と接続される第２配線層を形成する工程と
を含む半導体装置の製造方法。
【請求項８】
前記ゲート電極を前記第１配線層の間および前記第１配線層上に連続して形成する、請求項７に記載の半導体装置の製造方法。
【請求項９】
表示素子と、前記表示素子を駆動するための半導体装置を備え、
前記半導体装置は、
一方向に延在する複数の第１配線層と、
前記第１配線層の間に設けられた前記第１配線層よりも膜厚が薄いゲート電極と、
前記第１配線層およびゲート電極上に形成された絶縁膜と、
前記絶縁膜上の前記ゲート電極に対応する位置にチャネル領域を有する半導体層と、
前記半導体層上に設けられた層間膜と、
前記層間膜上に形成されると共に、前記層間膜に設けられた貫通孔を介して前記半導体層と接続された第２配線層と
を備えた表示装置。
【請求項１０】
表示素子と、前記表示素子を駆動するための半導体装置とを有する表示装置を備え、
前記半導体装置は、
一方向に延在する複数の第１配線層と、
前記第１配線層の間に設けられた前記第１配線層よりも膜厚が薄いゲート電極と、
前記第１配線層およびゲート電極上に形成された絶縁膜と、
前記絶縁膜上の前記ゲート電極に対応する位置にチャネル領域を有する半導体層と、
前記半導体層上に設けられた層間膜と、
前記層間膜上に形成されると共に、前記層間膜に設けられた貫通孔を介して前記半導体層と接続された第２配線層と
を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、半導体装置およびその製造方法ならびにこれを用いた表示装置および電子機器に関する。
【背景技術】
【０００２】
近年、さまざまな薄膜トランジスタを集積形成した表示装置等の半導体装置が製造されている。このような半導体装置の例としては、例えば特許文献１では、以下の構成を有するボトムゲート型の薄膜トランジスタを備えた半導体装置が開示されている。その構成は、基板上にゲート配線や補助容量配線等の下側配線と、この下側配線と同電位で且つ同時にパターニングされたゲート電極とが形成され、この上にゲート絶縁膜、薄膜トランジスタの素子領域を構成する半導体層、層間絶縁膜および層間絶縁膜に形成されたコンタクトホールを介して薄膜トランジスタに接続する信号配線等の上側配線が順に積層されている。
【０００３】
このように、ゲート電極上にゲート絶縁膜を介して半導体層が形成された薄膜トランジスタでは、半導体層はその多結晶化工程においてレーザ照射を用いることからゲート電極およびゲート配線には高融点金属が用いられる。また、半導体層は効率的に加熱することによって良好な多結晶構造が得られるため、ゲート電極は排熱効果を制御するために膜厚を薄く形成する必要がある。一方、ゲート配線はゲートパルスの伝達遅延を緩和するために膜厚を厚く形成する必要がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１０１７７１０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、基板上に膜厚の大きな金属膜を形成すると、その膜応力によって基板の反り量が大きくなる。このため、例えばフォトリソグラフィ工程では合わせずれ、基板運搬時には基板吸着異常等の問題が生じていた。この問題は、例えば表示装置のパネルの大型化や高精細化によって配線密度が高くなることで更に顕著となり、基板の薄板化および大型化に対して問題となっていた。
【０００６】
本技術はかかる問題点に鑑みてなされたもので、その目的は、配線層の膜応力を低減し、製造歩留まりを向上させることが可能な半導体装置およびその製造方法並びに表示装置および電子機器を提供することにある。
【課題を解決するための手段】
【０００７】
本技術の半導体装置は、一方向に延在する複数の第１配線層と、第１配線層の間に設けられた第１配線層よりも膜厚が薄いゲート電極と、第１配線層およびゲート電極上に形成された絶縁膜と、絶縁膜上の前記ゲート電極に対応する位置にチャネル領域を有する半導体層と、半導体層上に設けられた層間膜と、層間膜上に形成されると共に、層間膜に設けられた貫通孔を介して半導体層と接続された第２配線層とを備えたものである。
【０００８】
本技術の半導体装置の製造方法は、以下の（Ａ）〜（Ｈ）の工程を含むものである。
（Ａ）一方向に延在する金属膜を成膜する工程
（Ｂ）金属膜をエッチングすることによって複数の第１配線層を形成する工程
（Ｃ）第１配線層の間に前記第１配線層より膜厚の薄いゲート電極を形成する工程
（Ｄ）第１配線層およびゲート電極上に絶縁膜を形成する工程
（Ｅ）絶縁膜上の前記ゲート電極に対応する位置にチャネル領域を有する半導体層を形成する工程
（Ｆ）半導体層上に層間膜を形成する工程
（Ｇ）層間膜に貫通孔を形成する工程
（Ｈ）層間膜上に、貫通孔を介して半導体層と接続される第２配線層を形成する工程
【０００９】
本技術の表示装置および電子機器は、表示素子と、上記半導体装置とを備えたものである。
【００１０】
本技術の半導体装置およびその製造方法ならびに表示装置および電子機器では、一方向に延在する金属膜を形成したのちエッチングすることで複数の第１配線層を設け、この第１配線層間に第１配線層よりも膜厚の薄いゲート電極を形成するようにした。これにより、第１配線層による基板への膜応力を緩和することが可能となる。
【発明の効果】
【００１１】
本技術の半導体装置およびその製造方法ならびに表示装置および電子機器によれば、一方向に延在する複数の第１配線層を設け、その第１配線層間に、第１配線層よりも膜厚の薄いゲート電極を設けるようにした。よって、第１配線層による基板への膜応力が緩和され、製造歩留まりを向上することが可能となる。
【図面の簡単な説明】
【００１２】
【図１】本開示の第１の実施の形態に係る表示装置の一例を表す断面図である。
【図２】図１に示した表示装置を構成する半導体装置の平面図である。
【図３】本開示の第１の実施の形態に係る表示装置の他の例を表す断面図である。
【図４Ａ】図１に示した表示装置の製造方法を工程順に表す図である。
【図４Ｂ】図４Ａに続く工程を表す図である。
【図４Ｃ】図４Ｂに続く工程を表す図である。
【図４Ｄ】図４Ｃに続く工程を表す図である。
【図４Ｅ】図４Ｄに続く工程を表す図である。
【図４Ｆ】図４Ｅに続く工程を表す図である。
【図４Ｇ】図４Ｆに続く工程を表す図である。
【図４Ｈ】図４Ｇに続く工程を表す図である。
【図４Ｉ】図４Ｈに続く工程を表す図である。
【図４Ｊ】図４Ｉに続く工程を表す図である。
【図５】本開示の比較例に係る表示装置の断面図である。
【図６】図５に示した表示装置を構成する半導体装置の平面図である。
【図７】本開示の第２の実施の形態に係る表示装置の断面図である。
【図８】図７に示した表示装置を構成する半導体装置の平面図である。
【図９Ａ】図１に示した表示装置の製造方法を工程順に表す図である。
【図９Ｂ】図９Ａに続く工程を表す図である。
【図９Ｃ】図９Ｂに続く工程を表す図である。
【図９Ｄ】図９Ｃに続く工程を表す図である。
【図９Ｅ】図９Ｄに続く工程を表す図である。
【図９Ｆ】図９Ｅに続く工程を表す図である。
【図９Ｇ】図９Ｆに続く工程を表す図である。
【図９Ｈ】図９Ｇに続く工程を表す図である。
【図９Ｉ】図９Ｈに続く工程を表す図である。
【図１０】図１に示した表示装置を含むモジュールの概略構成を表す平面図である。
【図１１】図１０に示した表示装置の適用例１の外観を表す斜視図である。
【図１２】（Ａ）は適用例２の表側から見た外観を表す斜視図であり、（Ｂ）は裏側から見た外観を表す斜視図である。
【図１３】適用例３の外観を表す斜視図である。
【図１４】適用例４の外観を表す斜視図である。
【図１５】（Ａ）は適用例５の開いた状態の正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態の正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。
【発明を実施するための形態】
【００１３】
以下、本開示の実施の形態について図面を参照して詳細に説明する。尚、説明は以下の順序で行う。
１．第１の実施の形態（ＦＳＳモードの表示装置）
２．第２の実施の形態（ＶＡモードの表示装置）
３．適用例（表示装置および電子機器の例）
【００１４】
＜第１の実施の形態＞
［半導体装置１の構成］
図１は、本開示の第１の実施の形態に係る表示装置の断面構成を表したものであり、図２はこの表示装置を構成する半導体装置１の平面構成を表したものである。なお、図１は図２のＩ−Ｉ’一点鎖線における断面図である。半導体装置１は、スイッチング素子として、いわゆるボトムゲート型（逆スタガー構造）の薄膜トランジスタ（Thin Film Transistor；ＴＦＴ）を有する。この半導体装置１では、ガラス等の基板１１上にゲート電極１２Ｂおよびゲート配線（第１配線）１２Ａが形成されている。ゲート電極１２Ｂ上には、ゲート絶縁膜（絶縁膜）１３、半導体層１４、層間絶縁膜（層間膜）１５（１５Ａ，１５Ｂ）、信号線１６が順に設けられた薄膜トランジスタが形成されている。薄膜トランジスタ上には平坦化層１７が順に設けられており、この平坦化層１７上に画素電極（第２配線層）１８Ａおよび共通電極１８Ｂが形成されている。本実施の形態では、ゲート配線１２Ａと、ゲート配線１２Ａよりも膜厚の薄いゲート電極１２Ｂとが一方向に交互に形成されている。
【００１５】
ゲート電極１２Ｂは、薄膜トランジスタに印加されるゲート電圧によって半導体層１４中のキャリア密度（ここでは、電子密度）を制御する役割を果たすものである。ゲート配線１２Ａは基板１１上に複数設けられたゲート電極１２Ｂを電気的に接続するためのものである。ゲート配線１２Ａおよびゲート電極１２Ｂは、例えばクロム（Ｃｒ），モリブデン（Ｍｏ），タンタル（Ｔａ），タングステン（Ｗ），チタン（Ｔｉ）等の高融点金属（例えば、融点１５００℃〜３５００℃）によって形成されている。
【００１６】
ゲート電極１２Ｂはゲート配線１２Ａの膜厚と比較して薄く、ゲート配線１２Ａとゲート電極１２Ｂとの膜厚比は、例えば２：１以上６：１以下の範囲で形成されることが好ましい。具体的には、ゲート配線１２Ａは例えば、６０〜５４０ｎｍ、ゲート電極１２Ｂは例えば３０〜９０ｎｍの膜厚で形成されている。このようにゲート配線１２Ａはゲート電極１２Ｂよりも膜厚が厚く、特に上記高融点金属を用いた場合にはその膜応力は高くなり、基板１１の反り量が大きくなるという問題があった。これに対して、本実施の形態では、詳細は後述するが、基板上１１にゲート配線１２Ａとなる金属膜を成膜したのち、少なくとも一部をエッチング等により除去して金属膜を分割、即ちアイランド上に形成し、これによって形成された金属層（ゲート配線１２Ａ）の間にゲート電極１２Ｂを形成する。即ち、ゲート配線１２Ａとゲート電極１２Ｂとが交互に延在するように配置される。これにより、ゲート配線１２Ａの応力が緩和され、基板１１の反り量が低減される。なお、図１ではゲート配線１２Ａは、基板１１上に直接成膜された金属膜と、ゲート電極１２Ｂのゲート配線１２Ａ上に形成された２層構造としたが、これに限らず、図３のようにゲート配線１２Ａおよびゲート電極１２を１層からなる金属膜で形成し、この金属膜の適当な位置で膜厚の一部をエッチングしてこの薄膜部分をゲート電極１２Ｂとするようにしてもよい。
【００１７】
ゲート絶縁膜１３は、シリコン酸化膜，シリコン窒化膜，シリコン窒化酸化膜および酸化アルミニウム膜等のうちの１種よりなる単層膜、またはこれらのうちの２種以上よりなる積層膜である。ゲート絶縁膜１３の厚みは、例えば１００ｎｍ〜３００ｎｍである。
【００１８】
半導体層１４は、アモルファスシリコンによって構成されている。この半導体層１４は、ゲート電圧の印加によりソース・ドレイン電極１９Ａ，１９Ｂ（図２参照）間にチャネルを形成するものであり、半導体層１４の厚みは、例えば５ｎｍ〜１００ｎｍである。なお、半導体層１４の材料としては、アモルファスシリコンの他に、例えばインジウム（Ｉｎ），ガリウム（Ｇａ），亜鉛（Ｚｎ），スズ（Ｓｎ），Ａｌ，チタン（Ｔｉ）のうち少なくとも１種の元素の酸化物を用いてもよい。
【００１９】
層間絶縁膜１５（１５Ａ，１５Ｂ）は、半導体層１４上に形成され、ソース・ドレイン電極１９Ａ，１９Ｂ形成時におけるチャネルの損傷を防止するためのものである。層間絶縁膜１５の厚みは、例えば１０〜３００ｎｍである。この層間絶縁膜１５は半導体層層１４への水分等の供給が少ないことが望ましい。層間絶縁膜１５は、例えば、シリコン酸化膜，シリコン窒化膜，シリコン酸窒化膜あるいは酸化アルミニウム膜、またはこれらの積層膜により構成されている。
【００２０】
ソース・ドレイン電極１９Ａ，１９Ｂは、図２に示したように、層間絶縁膜１５を介して半導体層１４上に形成されている。ソース・ドレイン電極１９Ａ，１９Ｂの材料としては、例えばＣｒ，Ｍｏ，Ａｌ，銅（Ｃｕ），Ｔｉ，Ｔａ，Ｗ，ＩＴＯ（インジウム錫酸化物）および酸化チタン等のうち１種よりなる単層膜またはこれらのうちの２種以上よりなる積層膜である。例えば、Ｍｏ／Ａｌ／Ｍｏの順に、例えば５０ｎｍ、５００ｎｍ、５０ｎｍの膜厚で積層した３層膜や、ＩＴＯおよび酸化チタン等の酸素を含む金属化合物のような酸素との結びつきの弱い金属または金属化合物を用いることが望ましい。これにより、半導体層１４を酸化物半導体で形成した際の電気特性を安定して保持することができる。逆に、ソース・ドレイン電極１９Ａ，１９Ｂを酸素との結びつきが強い金属で構成した場合には、ソース・ドレイン電極１９Ａ，１９Ｂは、酸化物半導体に接触して形成されるため、酸化物半導体中の酸素が引き抜かれて酸素欠陥を生じ、電気特性が悪化してしまう。なお、信号線１６，共通電極１８Ｂについても、ソース・ドレイン電極１９Ａ，１９Ｂと同様の材料を用いることができる。
【００２１】
平坦化層１７は、例えば酸化アルミニウム膜またはシリコン酸化膜等の単層膜、もしくは酸化アルミニウム膜とシリコン酸化膜との積層膜により構成されている。この平坦化層１７の厚みは、例えば１０ｎｍ〜１００ｎｍであり、好ましくは５０ｎｍ以下である。
【００２２】
［半導体装置１の製造方法］
図４Ａ〜図４Ｊは、半導体装置１の製造方法を説明するための図である。半導体装置１は、例えば次のようにして製造することができる。
【００２３】
まず、図４Ａに示したように、基板１１上の全面にスパッタリング法や蒸着法により金属膜を例えば２００ｎｍの厚さで形成したのち、この金属膜を、例えばフォトリソグラフィ法を用いてパターニングすることにより、アイランド上の配線パターン（複数のゲート配線１２Ａ）を形成する。続いて、図４Ｂに示したように、基板１１およびゲート配線１２Ａ上の全面に金属膜を例えば５０ｎｍの厚さで成膜したのち、例えばフォトリソグラフィ法を用いてパターニングすることによりゲート配線１２Ａの間およびゲート配線１２Ａ上に延在するゲート電極１２Ｂを形成する。次に、図４Ｃに示したように、基板１１，ゲート配線１２Ａおよびゲート電極１２Ｂ上を覆うように、ゲート絶縁膜１３をプラズマＣＶＤ法を用いて例えば５０ｎｍの厚さで形成する。具体的には、例えば原料ガスとしてシラン（ＳｉＨ4）、アンモニア（ＮＨ3）、窒素を含む混合ガスを用いたプラズマＣＶＤ法により、シリコン窒化膜よりなるゲート絶縁膜１３を成膜する。
【００２４】
続いて、図４Ｄに示したように、半導体層１４となるアモルファスシリコン層を、例えばプラズマＣＶＤ法を用いて５０ｎｍの膜厚で形成する。そののち、アモルファスシリコン層をエキシマレーザやランプアニール、半導体レーザアニールなどにより結晶化する。このとき、薄膜トランジスタのゲート電極１２Ｂは、５０ｎｍと薄く形成されているため、必要な結晶化エネルギーが極端に高くなることはない。結晶化エネルギーに影響を与えず、且つ、ゲート配線の低抵抗化が実現できる。次に、不純物領域を形成するが、ＬＤＤ領域については形成してもしなくても構わない。続いて、ソース・ドレイン領域を形成するために、Ｎ型もしくはＰ型となる不純物をイオンドーピングまたはイオンインプランテーションにより半導体層１４のソース・ドレイン領域にドープする。
【００２５】
次いで、図４Ｅに示したように、アモルファスシリコン層を例えばフォトリソグラフィによってトランジスタの形状に形成する。続いて、図４Ｆに示したように、薄膜トランジスタと信号線１６とを分離するための層間絶縁膜１５Ａ，１５Ｂを形成する。具体的には、プラズマＣＶＤ法によって、例えば窒化シリコン膜を３００ｎｍ（１５Ａ）、酸化シリコン膜（１５Ｂ）をそれぞれ３００ｎｍの膜厚で成膜する。次いで、後に形成する信号線１６の信号を、例えばフォトリソグラフィを用いて半導体層１４へ伝達するためのコンタクトホールＰＣ，ＤＣを形成する。
【００２６】
続いて、図４Ｇに示したように、各画素に信号電位を入力するための金属膜を、例えばスパッタ法を用いて成膜したのち、フォトリソグラフィにより配線状（信号線１６）に形成する。次に、図４Ｈに示したように、後に形成する共通電極１８Ｂと信号線１６とが短絡しないように、且つ、表面を平坦化するための層間絶縁膜１５Ａ，１５Ｂを形成する。具体的には、例えば感光性のアクリル樹脂を基板１１上の全面に塗布したのち、フォトリソグラフィにて露光する。この露光された部分のアクリル樹脂を現像にて除去することにより、画素電極１８Ａと薄膜トランジスタとを接続するためのコンタクトホール（ＰＬＮＣ）を形成する。
【００２７】
続いて、図４Ｉに示したように、共通電極１８Ｂを例えば酸化インジウムスズにて形成する。このとき、薄膜トランジスタの後述する画素電極１８Ａと共通電極１８Ｂとが短絡しないように、先に開けたコンタクトホールＰＬＮＣよりも大きく共通電極コンタクトホールＣＭＣを開ける。次いで、画素電極１８Ａから共通電極１８Ｂへ電界をかけるための誘電膜となる画素絶縁膜２０を、例えば窒化シリコン膜や酸化シリコン膜などを用い、プラズマＣＶＤにより成膜する。続いて、フォトリソグラフィにて、薄膜トランジスタと画素電極１８Ａとを導通するためのコンタクトホールＰＩＬＣを、コンタクトホールＰＬＮＣ上で且つコンタクトホールＣＭＣの内側にくるように形成することで画素電極１８Ａと共通電極１８Ｂとの短絡を紡糸する。次に、画素電極１８Ａをスパッタ法およびフォトリソグラフィ法により任意の形状に形成する。画素電極１８Ａは、共通電極１８Ｂとの間で電界を形成するため、例えば図２に示したように短冊状の隙間を複数形成する。
【００２８】
続いて、対向基板２１側に例えば赤色または緑色等のカラーフィルタ２４Ａ，２４Ｂ等を形成する。まず、対向基板２１上に、例えばネガ型レジストを使用して赤のカラーレジストを塗布したのち、フォトリソグラフィにて露光、現像する。以下、緑、青と同様に任意の画素を形成していく。そして、各カラーレジストの重なり部分にできる凹凸を平坦化するため、平坦化材を対向基板２１全面に塗布し平坦化層２３を形成する。続いて、例えばポジ形レジストを対向基板２１の全面に塗布したのち、フォトリソグラフィにて露光、現像することによって基板１１および対向基板２１との間を支え、距離を一定にするためのスペーサ２４を形成する。
【００２９】
最後に、図４Ｉに示したように、基板１１と対向基板２１とを張り合わせ、スペーサ２４によって形成された隙間に、例えば液晶を注入して表示層３０を形成する。これにより、表示装置が完成する。この表示装置は、表示層（液晶層）３０にフリンジ電界（横電界と縦電界の量成分を含む斜め電界）を印加して表示を行うＦＦＳモードと呼ばれるものである。
【００３０】
従来の半導体装置では、前述したようにゲート電極およびゲート配線は高融点金属が用いられており、ゲート電極はシリコンからなる半導体層を効率的に多結晶化させるために薄く、ゲート配線はゲートパルスの伝達遅延を緩和するために厚く形成する必要があった。そこで、例えば図５（断面構成）および図６（平面構成）に示したように、直線状に形成されたゲート配線１１２Ａの一部にゲート配線よりも膜厚の薄い張り出し部Ｘを設け、この張り出し部Ｘをゲート電極１１２Ｂとした半導体装置１００が開示されている（特許文献１）。
【００３１】
しかしながら、このような半導体装置１００ではゲート配線１１２Ａの膜応力によって基板１１１の反り量が大きくなり、フォトリソグラフィ工程等では位置合わせずれ、基板搬送時では基板１１１の吸着異常等の問題があり、信頼性および歩留まりの低下の要因となっていた。
【００３２】
これに対して、本実施の形態の半導体装置１では、ゲート配線１２Ａとして一方向に延在する厚膜の金属膜を形成したのち、この金属膜をエッチングして一部を除去し、この除去部分にゲート配線１２Ａよりも膜厚の薄いゲート電極１２Ｂを形成するようにした。これにより、ゲート配線１２Ａによる基板１１への膜応力を緩和することが可能となる。
【００３３】
以上のように本実施の形態では、ゲート配線１２Ａとして一方向に形成した金属膜の一部をエッチングし、その間にゲート配線１２Ａよりも膜厚の薄いゲート電極１２Ｂを設けるようにしたので、ゲート配線１２Ａの応力が低減される。これにより、基板１１の反り量が抑えられ、位置合わせ等が容易になり製造歩留まりが向上する。よって信頼性が向上した表示装置および電子機器を提供することが可能となる。
【００３４】
また、本実施の形態の半導体装置では、ゲート配線１２Ａおよびゲート電極１２Ｂを直線状に形成するようにしたので、上記半導体装置１００と比較して、画素の開口率を向上させることが可能となる。
【００３５】
＜第２の実施の形態＞
図７は、本開示の第２の実施の形態に係る表示装置の断面構成を表したものであり、図８はこの表示装置を構成する半導体装置２の平面構成を表したものである。なお、図８は図８のＩＩ−ＩＩ’一点鎖線における断面図である。この半導体装置２は、ゲート電極１２Ｂと同時に保持容量配線３２を形成した点が上記第１の実施の形態とは異なる。この保持容量配線３２は、上記ゲート配線１２Ａおよびゲート電極１２Ｂ等と同様に、例えばＣｒ，Ｍｏ，Ｔａ，Ｗ，Ｔｉなどの高融点金属によって構成されている。以下に、半導体装置２の製造方法を説明する。なお、第１の実施の形態と同一の構成要素については同一符号を付してその説明は省略する。
【００３６】
［半導体装置２の製造方法］
図９Ａ〜図９Ｉは、半導体装置１の製造方法を説明するための図である。半導体装置２は、例えば次のようにして製造することができる。
【００３７】
［半導体装置２の製造方法］
まず、図９Ａに示したように、基板１１上の全面にスパッタリング法や蒸着法により金属膜を例えば２００ｎｍの厚さで形成したのち、この金属膜を、例えばフォトリソグラフィ法を用いてパターニングすることにより、アイランド上の配線パターン（複数のゲート配線１２Ａ）を形成する。続いて、図９Ｂに示したように、基板１１およびゲート配線１２Ａ上の全面に金属膜を例えば５０ｎｍの厚さで成膜したのち、例えばフォトリソグラフィ法を用いてパターニングすることによりゲート配線１２Ａの間およびゲート配線１２Ａ上に延在するゲート電極１２Ｂを形成する。また、これらゲート配線１２Ａおよびゲート電極１２Ｂによって形成された配線ラインと並走するようにゲート電極１２Ｂと同じ膜厚の保持容量配線３２を形成する。次に、図９Ｃに示したように、基板１１，ゲート配線１２Ａおよびゲート電極１２Ｂ上を覆うように、ゲート絶縁膜１３をプラズマＣＶＤ法を用いて例えば５０ｎｍの厚さで形成する。具体的には、例えば原料ガスとしてシラン（ＳｉＨ4）、アンモニア（ＮＨ3）、窒素を含む混合ガスを用いたプラズマＣＶＤ法により、シリコン窒化膜よりなるゲート絶縁膜１３を成膜する。
【００３８】
続いて、図９Ｄに示したように、半導体層１４となるアモルファスシリコン層を、例えばプラズマＣＶＤ法を用いて５０ｎｍの膜厚で形成する。そののち、アモルファスシリコン層をエキシマレーザやランプアニール、半導体レーザアニールなどにより結晶化する。このとき、薄膜トランジスタのゲート電極１２Ｂは、５０ｎｍと薄く形成されているため、必要な結晶化エネルギーが極端に高くなることはない。結晶化エネルギーに影響を与えず、且つ、ゲート配線の低抵抗化が実現できる。次に、不純物領域を形成するが、ＬＤＤ量位に器浮いては形成してもしなくても構わない。続いて、ソース・ドレイン領域を形成するために、Ｎ型もしくはＰ型となる不純物をイオンドーピングまたはイオンインプランテーションにより半導体層１４のソース・ドレイン領域にドープする。
【００３９】
次いで、図９Ｅに示したように、アモルファスシリコン層を例えばフォトリソグラフィによってトランジスタおよび保持容量（ＣＳ）の形状に形成する。続いて、図９Ｆに示したように、薄膜トランジスタと信号線１６とを分離するための層間絶縁膜１５Ａ，１５Ｂを形成する。具体的には、プラズマＣＶＤ法によって、例えば窒化シリコン膜を３００ｎｍ（１５Ａ）、酸化シリコン膜（１５Ｂ）をそれぞれ３００ｎｍの膜厚で成膜する。次いで、後に形成する信号線１６の信号を、例えばフォトリソグラフィを用いて半導体層１４へ伝達するためのコンタクトホールＰＣ，ＤＣを形成する。
【００４０】
続いて、図９Ｇに示したように、各画素に信号電位を入力するための金属膜を、例えばスパッタ法を用いて成膜したのち、フォトリソグラフィにより配線状（信号線１６）に形成する。次に、図９Ｈに示したように、画素電極１８Ａと信号線１６とが短絡しないように、且つ、表面を平坦化するための層間絶縁膜１５Ａ，１５Ｂを形成する。具体的には、例えば感光性のアクリル樹脂を基板１１上の全面に塗布したのち、フォトリソグラフィにて露光する。この露光された部分のアクリル樹脂を現像にて除去することにより、画素電極１８Ａと薄膜トランジスタとを接続するためのコンタクトホール（ＰＬＮＣ）を形成する。
【００４１】
次に、画素電極１８Ａとして、例えば酸化インジウムスズスをパッタ法およびフォトリソグラフィ法により任意の形状に形成する。この画素電極１８Ａは、共通電極２５との間で電界を形成する。
【００４２】
続いて、対向基板２１側にカラーフィルタ２２、遮光膜２２Ｂ、平坦化層２３、対向共通電極４５およびスペーサ２４を形成する。まず、対向基板２１上に、例えばネガ型レジストを使用して赤のカラーレジストを塗布したのち、フォトリソグラフィにて露光、現像する。以下、緑、青と同様に任意の画素を形成していく。そして、各カラーレジストの重なり部分にできる凹凸を平坦化するため、平坦化材を対向基板２１全面に塗布し平坦化層２３を形成する。次に、対向共通電極２５として、例えば酸化インジウムスズをスパッタにて成膜したのちフォトリソグラフィにより、例えばホール状に形成する。続いて、例えばポジ形レジストを対向基板２１の全面に塗布したのち、フォトリソグラフィにて露光、現像することによって基板１１および対向基板２１との間を支え、距離を一定にするためのスペーサ２４を形成する。
【００４３】
最後に、図９Ｉに示したように、基板１１と対向基板２１とを張り合わせ、スペーサ２４によって形成された隙間に、例えば液晶を注入して表示層３０を形成する。これにより、表示装置が完成する。この表示装置は、画素電極１８Ａと共通電極２５との間に電界を発生させることで液晶を駆動し、画素に印加された画素電位を保持する保持容量を保持容量配線３２と、半導体層１４との間で形成するＶＡモード（垂直方向）と呼ばれるものである。
【００４４】
以上のような構成を有する本実施の形態においても、上記第１の実施の形態と同様の効果が得られる。
【００４５】
＜適用例＞
次に、上記第１の実施の形態および第２の実施の形態に係る半導体装置１，２を備えた表示装置の電子機器への適用例について説明する。
【００４６】
［電子機器］
以下、上記半導体装置の電子機器への適用例について説明する。上記半導体装置は、テレビジョン装置，デジタルカメラ，ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなどのあらゆる分野の電子機器に適用することが可能である。言い換えると、上記半導体装置は、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器に適用することが可能である。
【００４７】
（モジュール）
上記半導体装置は、例えば図１０に示したようなモジュールとして、後述の適用例１〜５などの種々の電子機器に組み込まれる。このモジュールは、例えば、基板１１の一辺に、封止用基板５０から露出した領域２１０を設け、この露出した領域２１０に、水平セレクタ３１、ライトスキャナ３２および電源スキャナ３３の配線を延長して外部接続端子（図示せず）を形成したものである。この外部接続端子には、信号の入出力のためのフレキシブルプリント配線基板（ＦＰＣ；Flexible Printed Circuit）２２０が設けられていてもよい。
【００４８】
（適用例１）
図１１は、テレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル３１０およびフィルターガラス３２０を含む映像表示画面部３００を有しており、この映像表示画面部３００が上記半導体装置に相当する。
【００４９】
（適用例２）
図１２は、デジタルカメラの外観を表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部４１０、表示部４２０、メニュースイッチ４３０およびシャッターボタン４４０を有しており、この表示部４２０が上記半導体装置に相当する。
【００５０】
（適用例３）
図１３は、ノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体５１０，文字等の入力操作のためのキーボード５２０および画像を表示する表示部５３０を有しており、この表示部５３０が上記半導体装置に相当する。
【００５１】
（適用例４）
図１４は、ビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部６１０，この本体部６１０の前方側面に設けられた被写体撮影用のレンズ６２０，撮影時のスタート／ストップスイッチ６３０および表示部６４０を有している。この表示部６４０が上記半導体装置に相当する。
【００５２】
（適用例５）
図１５は、携帯電話機の外観を表したものである。この携帯電話機は、例えば上側筐体７１０と下側筐体７２０とを連結部（ヒンジ部）７３０で連結したものであり、ディスプレイ７４０，サブディスプレイ７５０，ピクチャーライト７６０およびカメラ７７０を有している。そして、これらのうちのディスプレイ７４０またはサブディスプレイ７５０が、上記半導体装置に相当する。
【００５３】
以上、第１および第２の実施の形態を挙げて本技術を説明したが、本技術は上記実施の形態に限定されず、種々の変形が可能である。例えば、上記実施の形態では、ゲート絶縁膜１３を単層膜として説明したが、シリコン酸化膜とシリコン窒化膜との２層膜や低密度の酸化アルミニウムをシリコン酸化膜またはシリコン窒化膜で挟持した３層膜、あるいは４層以上を積層した構造であってもよい。
【００５４】
なお、本技術は以下のような構成もとることができる。
（１）一方向に延在する複数の第１配線層と、前記第１配線層の間に設けられた前記第１配線層よりも膜厚が薄いゲート電極と、前記第１配線層およびゲート電極上に形成された絶縁膜と、前記絶縁膜上の前記ゲート電極に対応する位置にチャネル領域を有する半導体層と、前記半導体層上に設けられた層間膜と、前記層間膜上に形成されると共に、前記層間膜に設けられた貫通孔を介して前記半導体層と接続された第２配線層とを備えた半導体装置。
（２）前記第１配線層と前記ゲート電極とは電気的に接続されている、前記（１）に記載の半導体装置。
（３）第１配線層は積層構造を有し、その最上層には前記ゲート電極と同一の膜厚の層を有する、前記（１）または（２）に記載の薄膜トランジスタ。
（４）前記第１配線層およびゲート電極からなる層が複数積層した構造を有する、前記（１）乃至（３）のいずれか１つに記載の薄膜トランジスタ。
（５）前記ゲート電極の膜厚は３０ｎｍ以上９０ｎｍ以下である、前記（１）乃至（４）のいずれか１つに記載の薄膜トランジスタ。
（６）前記第１配線層とゲート電極との膜厚比は２：１以上６：１以下である、前記（１）乃至（５）のいずれか１つに記載の薄膜トランジスタ。
（７）一方向に延在する金属膜を成膜する工程と、前記金属膜をエッチングすることによって複数の第１配線層を形成する工程と、前記第１配線層の間に前記第１配線層より膜厚の薄いゲート電極を形成する工程と、前記第１配線層およびゲート電極上に絶縁膜を形成する工程と、前記絶縁膜上の前記ゲート電極に対応する位置にチャネル領域を有する半導体層を形成する工程と、前記半導体層上に層間膜を形成する工程と、前記層間膜に貫通孔を形成する工程と、前記層間膜上に、前記貫通孔を介して前記半導体層と接続される第２配線層を形成する工程とを含む半導体装置の製造方法。
（８）前記ゲート電極を前記第１配線層の間および前記第１配線層上に連続して形成する、前記（７）に記載の半導体装置の製造方法。
（９）表示素子と、前記表示素子を駆動するための半導体装置を備え、前記半導体装置は、一方向に延在する複数の第１配線層と、前記第１配線層の間に設けられた前記第１配線層よりも膜厚が薄いゲート電極と、前記第１配線層およびゲート電極上に形成された絶縁膜と、前記絶縁膜上の前記ゲート電極に対応する位置にチャネル領域を有する半導体層と、前記半導体層上に設けられた層間膜と、前記層間膜上に形成されると共に、前記層間膜に設けられた貫通孔を介して前記半導体層と接続された第２配線層とを備えた表示装置。
（１０）表示素子と、前記表示素子を駆動するための半導体装置とを有する表示装置を備え、前記半導体装置は、一方向に延在する複数の第１配線層と、前記第１配線層の間に設けられた前記第１配線層よりも膜厚が薄いゲート電極と、前記第１配線層およびゲート電極上に形成された絶縁膜と、前記絶縁膜上の前記ゲート電極に対応する位置にチャネル領域を有する半導体層と、前記半導体層上に設けられた層間膜と、前記層間膜上に形成されると共に、前記層間膜に設けられた貫通孔を介して前記半導体層と接続された第２配線層とを有する電子機器。
【符号の説明】
【００５５】
１，２…半導体装置、１１…基板、１２Ａ…ゲート配線、１２Ｂ…ゲート電極、１３，…ゲート絶縁膜、１４…酸化物半導体層、１５Ａ，１５Ｂ…チャネル保護膜、１６…信号線、１７…平坦化層、１８…画素電極、１９Ａ…ソース電極、１９Ｂ…ドレイン電極、２１…基板、２２Ａ，２２Ｂ…カラーフィルタ、２３…平坦化層、２４…スペーサ。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図４Ｉ】
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【図４Ｊ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図９Ｆ】
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【図９Ｇ】
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【図９Ｈ】
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【図９Ｉ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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