(57)【要約】【課題】  リーク電流を低減することで、アクティブ領域の大きなＳｉＣショットキーダイオードを高い良品率で提供する。【解決手段】  ＳｉＣジャンクションバリアショットキーダイオードにおいて、ショットキー接合界面にかかる電界強度を０．１ＭＶ／ｃｍ以下になるようにトレンチの深さと間隔を設定することで実現する。その結果として、リーク電流が低減し、アクティブ領域の大きなＳｉＣショットキーダイオードを高い良品率で提供できる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１導電型の炭化珪素基板上に、複数のトレンチを有する炭化珪素層と、前記複数のトレンチの間で前記炭化珪素層との間でショットキー接合された電極とを備え、
前記炭化珪素層は、
前記炭化珪素基板より不純物濃度が低い第１導電型の第１領域と、
前記第１導電型の半導体領域上に形成された第２導電型の第２領域とを有し、
前記電極は前記第１領域上に配置され、
前記複数のトレンチは、前記第２領域上に配置され、逆方向電圧保持時のショットキー接合界面での電界強度が０．１ＭＶ／ｃｍ以下となる深さと間隔を備えていることを特徴とするジャンクションバリアショットキーダイオード。
【請求項２】
請求項１において、
前記第１領域はドリフト層であることを特徴とするジャンクションバリアショットキーダイオード。
【請求項３】
請求項２において、
前記第２領域が前記トレンチの側壁の一部となっていることを特徴とするジャンクションバリアショットキーダイオード。
【請求項４】
請求項２において、
前記トレンチは順テーパな側壁を備えていることを特徴とするジャンクションバリアショットキーダイオード。
【請求項５】
請求項２において、
前記複数のトレンチは、アクティブ領域にある第１トレンチと、アクティブ領域を囲む終端領域にある第２トレンチとを有し、
前記第２トレンチは、前記１トレンチよりもドリフト層表面における開口幅が広いことを特徴とするジャンクションバリアショットキーダイオード。
【請求項６】
請求項２において、
前記ドリフト層の表面の欠陥密度をＤＥＰ個／ｃｍ２とし、ショットキー接合領域の面積をＡＳｃｍ２とすると、ＤＥＰ×ＡＳ≦１４８７を満たすことを特徴とするジャンクションバリアショットキーダイオード。
【請求項７】
請求項２において、
前記ドリフト層の表面の欠陥密度をＤＥＰ個／ｃｍ２とし、ショットキー接合領域の面積をＡＳｃｍ２とすると、ＤＥＰ×ＡＳ≦７００を満たすことを特徴とするジャンクションバリアショットキーダイオード。
【請求項８】
請求項６または７において、
前記欠陥密度ＤＥＰは、溶融ＫＯＨエッチングによって形成したエッチピットの個数で定義されることを特徴とするジャンクションバリアショットキーダイオード。
【請求項９】
請求項６または７において、
前記ショットキー接合領域の面積ＡＳｃｍ２が、０．１ｃｍ２以上であることを特徴とするジャンクションバリアショットキーダイオード。
【請求項１０】
請求項６において、
前記ショットキー接合領域の面積ＡＳｃｍ２が、通電時に電流が流れるアクティブ領域の３分の１以下であることを特徴とするジャンクションバリアショットキーダイオード。
【請求項１１】
請求項６または７において、
前記ショットキー接合領域の面積ＡＳｃｍ２が、通電時に電流が流れるアクティブ領域の３分の１以下であることを特徴とするジャンクションバリアショットキーダイオード。
【請求項１２】
請求項２において、
前記第２領域のパターンは、ライン状、矩形状、ドット状、または六角形状であることを特徴とするジャンクションバリアショットキーダイオード。
【請求項１３】
ｎ型の炭化珪素基板上に、複数の縞状トレンチを有する炭化珪素層と、前記複数のトレンチの間で前記炭化珪素層との間でショットキー接合されたアノード電極とを備え、
前記炭化珪素層は、
前記炭化珪素基板より不純物濃度が低いｎ型ドリフト領域と、
前記第１導電型の半導体領域上に形成されたｐ型領域とを有し、
前記アノード電極は前記第１領域上に配置され、
前記複数のトレンチは前記第２領域上に配置され、前記ショットキー接合領域の面積ＡＳｃｍ２が０．１ｃｍ２以上、かつ前記ショットキー接合領域の面積ＡＳｃｍ２が通電時に電流が流れるアクティブ領域の３分の１以下で、前記ドリフト層の表面の欠陥密度ＤＥＰ個／ｃｍ２との関係がＤＥＰ×ＡＳ≦１４８７を満たし、逆方向電圧保持時のショットキー接合界面での電界強度が０．１ＭＶ／ｃｍ以下となる深さと間隔を備えていることを特徴とするジャンクションバリアショットキーダイオード。
【請求項１４】
ｎ型の炭化珪素基板上に、複数の縞状トレンチを有する炭化珪素層と、前記複数のトレンチの間で前記炭化珪素層との間でショットキー接合されたアノード電極とを備え、
前記炭化珪素層は、
前記炭化珪素基板より不純物濃度が低いｎ型ドリフト領域と、
前記第１導電型の半導体領域上に形成されたｐ型領域とを有し、
前記アノード電極は前記第１領域上に配置され、
前記複数のトレンチは前記第２領域上に配置され、前記ショットキー接合領域の面積ＡＳｃｍ２が０．１ｃｍ２以上、かつ前記ショットキー接合領域の面積ＡＳｃｍ２が通電時に電流が流れるアクティブ領域の３分の１以下で、前記ドリフト層の表面の欠陥密度ＤＥＰ個／ｃｍ２との関係がＤＥＰ×ＡＳ≦７００を満たし、逆方向電圧保持時のショットキー接合界面での電界強度が０．１ＭＶ／ｃｍ以下となる深さと間隔を備えていることを特徴とするジャンクションバリアショットキーダイオード。
【請求項１５】
第１導電型の炭化珪素基板上に、複数のトレンチを有する炭化珪素層と、前記複数のトレンチの間で前記炭化珪素層との間でショットキー接合された電極とを備え、
前記炭化珪素層は、
前記炭化珪素基板より不純物濃度が低い第１導電型の第１領域と、
前記第１導電型の半導体領域上に形成された第２導電型の第２領域とを有し、
前記第１領域はドリフト層を構成し、
前記電極は前記第１領域上に配置され、
前記複数のトレンチは、前記第２領域上に配置され、逆方向電圧保持時のショットキー接合界面での電界強度が０．１ＭＶ／ｃｍ以下となる深さと間隔を備えたジャンクションバリアショットキーダイオードの製造方法において、
前記ドリフト層の表面に開口部のある酸化膜のマスクを形成し、
前記マスクで前記トレンチを形成した後、前記マスクで前記トレンチの内壁へ、第２導電型の不純物を基板表面に対して垂直にイオン注入して前記第２領域を形成することを特徴とするジャンクションバリアショットキーダイオードの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素基板を用いたジャンクションバリアショットキーダイオードに関するものである。
【背景技術】
【０００２】
半導体パワー素子には高耐圧の他、低オン抵抗、低スイッチング損失が要求されるが、現在の主流である珪素(Ｓｉ)パワー素子は、理論的な性能限界に近づいている。炭化珪素(ＳｉＣ)はＳｉと比較して絶縁破壊電界強度が約１桁大きいため、耐圧を保持するドリフト層を約１/１０に薄く、不純物濃度を約１００倍高くすることで、素子抵抗を理論上３桁以上低減できる。また、Ｓｉに対してバンドギャップが約３倍大きいことから高温動作も可能であることから、Ｓｉを超える性能が期待できる。
【０００３】
ＳｉＣを用いたパワー素子のなかでもユニポーラ型のショットキーバリアダイオード(ＳＢＤ：Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｄｉｏｄｅ)は研究開発が進んでいる。現在主流のＳｉダイオードは、正孔と電子の2つのキャリアで動作するバイポーラ型であるため、スイッチング時に過剰少数キャリアの排出によるリカバリ電流が生じ、スイッチング損失が発生する。一方、ショットキーバリアダイオードは電子のみで動作するユニポーラ型であるため、理想的にはリカバリ電流は生じず、スイッチング損失の劇的な低減が可能である。しかし、Ｓｉで高耐圧のショットキーバリアダイオードを実現しようとすると、絶縁破壊電界強度が小さいためにドリフト層が厚く、不純物濃度が低くなる。その結果、素子抵抗が著しく増大するため、実用に適さない。一方、ＳｉＣは絶縁破壊強度が大きいため、高耐圧でも素子抵抗が小さく高性能なショットキーバリアダイオードが実現可能である。
【０００４】
ショットキーバリアダイオードの整流作用は、金属の仕事関数と半導体の電子親和力の差によって生じるショットキー障壁によってなされている。逆方向漏れ電流は、熱励起されてショットキー障壁以上のエネルギーを持った電子が障壁を乗り越える熱放出電流、トンネル効果によって電子が障壁を透過する直接トンネル電流、半導体内のトラップ順位を介して電子が障壁を透過するトンネル電流、電子が半導体のバンドギャップを透過するバンド間トンネル電流がある。ＳｉＣを用いたパワー素子では金属／半導体界面（以下、ショットキー接合界面と呼ぶ）での絶縁破壊電界強度が２ＭＶ／ｃｍを越えるため、逆方向漏れ電流は直接トンネル電流が支配的となり、ショットキー接合界面での電界強度に強く依存する。
【０００５】
逆方向電圧印加時にショットキー接合界面にかかる電界強度を低減することで逆方向漏れ電流を抑制する構造として、ショットキー接合界面に複数の接合障壁を設ける接合障壁（Ｊｕｎｃｔｉｏｎ  Ｂａｒｒｉｅｒ）ショットキーダイオード（以下、ＪＢＳダイオードと呼ぶ）と呼ばれる構造が提案されている。逆方向電圧印加時に接合障壁部から空乏層が伸び、ショットキー接合領域の下をピンチオフするため、ショットキー接合界面の電界を低減することができる。
【０００６】
ＪＢＳダイオードが特許第３９８７９５７号（特許文献１）において開示されている。この構造を、図１９に例示する。図１９において、１はＳｉＣからなるｎ+ＳｉＣ基板を、２はｎ-ドリフト層を、３はショットキー接合領域を、４はｐ型半導体領域を、５はショットキーダイオードのアノード電極を、６はカソード電極を、それぞれ示している。そして、ｐ型半導体領域の幅をＬｐｎ、ｐ型半導体領域の間隔をＬＳＢＤとして示している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許第３９８７９５７号
【非特許文献】
【０００８】
【非特許文献１】H.Fujiwara et al.:“Reverse Electrical  Characteristics of 4H-SiC JBS Diodes Fabricated on Substrate with Low Threading Dislocation Density”, Materials Science Forum, Vol.679-680(2011), pp.694-697
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ショットキーバリアダイオードの逆方向特性はショットキー接合界面状態に非常に敏感であり、一般的にショットキーバリアダイオードはＰＮダイオードと比べて良品率は低くなる。エピタキシャル成長やイオン注入によってドリフト層の内部に接合障壁を形成するＰＮダイオードと比べ、ドリフト層の表面に金属膜を形成するショットキーバリアダイオードは、ドリフト層の欠陥や製造工程中のプロセス欠陥、異物の影響を受けやすいためである。ショットキー接合界面付近に異物や欠陥などが存在すると逆方向漏れ電流は急激に大きくなってしまい、所望の整流作用は得られなくなる。非特許文献１には、ショットキー接合界面にかかる電界強度を低減しているＪＢＳダイオードにおいても、ドリフト層の欠陥やプロセス欠陥により逆方漏れ電流が増加することが開示されている。製造工程中のプロセス欠陥や異物は、製造工程において管理、低減が可能であるが、ドリフト層に含まれる欠陥は使用する基板のグレードやドリフト層のエピタキシャル成長条件によって決定される。
【００１０】
欠陥の分布をランダムと仮定すると、良品率Ｙ（ここでは、逆方向特性に異常なくチップを作製できる確率を示す。）はポアソン分布で考えられ、式１で示される。
【００１１】
Ｙ＝ｅｘｐ（−ＤＫ×ＡＳ）・・・（式１）
(ＤＫ：逆方向特性に異常をきたすキラー欠陥密度、ＡＳ：ショットキー接合領域の面積)
図２０に、式１で示した良品率Ｙとショットキー接合領域の面積ＡＳの関係を、欠陥密度Ｄに対してプロットしたものを示す。例えば、ショットキー接合領域の面積ＡＳが０．１ｃｍ２のとき、ＤＫ＝１個／ｃｍ２の場合、良品率Ｙは９０％程度となるが、ＤＫ＝１０個／ｃｍ２の場合Ｙは４０％以下と大幅に減少することが分かる。このため、高い良品率のショットキーバリアダイオードを作製するためには、基板欠陥密度に応じた小面積の素子寸法を選択する必要があった。
【００１２】
しかし、特に高耐圧用途では、大電流容量のチップが求められる。例えば６００Ｖのショットキーバリアダイオードの場合、素子抵抗の観点から、通電時に電流が流れるアクティブ領域の電流密度は４００Ａ／ｃｍ２程度となることから、５０Ａ以上の素子電流を得るためには、０．１ｃｍ２程度以上のアクティブ面積が必要となる。  本発明の目的は、リーク電流を低減することで、アクティブ領域の大きなＳｉＣショットキーダイオードを高い良品率で提供することである。
【課題を解決するための手段】
【００１３】
本発明は、上記目的を達成する発明を複数含むものであるが、その代表的な発明は、ＳｉＣショットキーダイオードにおいて、ショットキー接合界面にかかる電界強度をＪＢＳダイオードの１０分の１以下としたものである。
【発明の効果】
【００１４】
本発明によれば、リーク電流を低減することで、アクティブ領域の大きなＳｉＣショットキーダイオードを高い良品率で提供することができる。
【図面の簡単な説明】
【００１５】
【図１】実施例１のショットキーダイオードのアクティブ領域の断面構造図である。
【図２】実施例１のショットキーダイオードの平面構造図である。
【図３】実施例１のショットキーダイオードの平面構造図である。
【図４】実施例１のショットキーダイオードの平面構造図である。
【図５】実施例１のショットキーダイオードの平面構造図である。
【図６】実施例１のショットキーダイオードの終端領域の断面構造図である。
【図７（ａ）】実施例１のショットキーダイオードの製造工程図である。
【図７（ｂ）】実施例１のショットキーダイオードの製造工程図である。
【図７（ｃ）】実施例１のショットキーダイオードの製造工程図である。
【図７（ｄ）】実施例１のショットキーダイオードの製造工程図である。
【図８】実施例２のショットキーダイオードのアクティブ領域の断面構造図である。
【図９】実施例２のショットキーダイオードの終端領域の平面構造図である。
【図１０（ａ）】実施例２のショットキーダイオードの製造工程図である。
【図１０（ｂ）】実施例２のショットキーダイオードの製造工程図である。
【図１０（ｃ）】実施例２のショットキーダイオードの製造工程図である。
【図１０（ｄ）】実施例２のショットキーダイオードの製造工程図である。
【図１１】従来のＪＢＳダイオードの逆方向電流電圧特性図である。
【図１２】従来のＪＢＳダイオードの良品率とショットキー接合領域の面積の関係を示す説明図である。
【図１３】トレンチ深さとその間隔をパラメータとした、ショットキー接合界面での電界強度の計算結果である。
【図１４】実施例２の逆方向電流電圧特性図である。
【図１５】実施例２の良品率とショットキー接合領域の面積の関係を示す説明図である。
【図１６】良品率８０％、９０％を実現する、ショットキー界面面積とエッチピット密度の関係を示す説明図である。
【図１７】実施例３のショットキーダイオードのアクティブ領域の断面構造図である。
【図１８】実施例４のショットキーダイオードのアクティブ領域の断面構造図である。
【図１９】従来のＪＢＳダイオードの断面構造図である。
【図２０】良品率とショットキー接合面積の関係を示す説明図である。
【発明を実施するための形態】
【００１６】
以下、発明の実施例に即して図面を用いてより具体的に説明する。なお、実施例を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。特に異なる実施例間で機能が対応するものについては、形状、不純物濃度や結晶性等で違いがあっても同じ符号を付すこととする。また、断面構造図ではダイオードの主要部分のみを示しており、通常チップ周辺に形成されている電界集中緩和構造などを含めた周辺部分は省略されている。又、説明の便宜上、ｎ型半導体基板を用いた例のみ説明するが、ｐ型半導体基板を用いた場合であってもかまわない。この場合には、ｎ型をｐ型と、ｐ型をｎ型と読み替えればよい。
【実施例１】
【００１７】
図１は実施例１のショットキーダイオードの通電時に電流が流れるアクティブ領域の断面構造図である。
【００１８】
１はｎ+ＳｉＣ基板を、２はＳｉＣで構成されたｎ-ドリフト層を、３はショットキー接合領域を、４はｐ型半導体領域を、５はショットキーダイオードのアノード電極を、６はカソード電極を、７はドリフト層表面に形成されたトレンチを、それぞれ示す。そして、トレンチ７の開口幅をＬｐｎ、トレンチ７の間隔をＬＳＢＤとして示す。前記ｎ-ドリフト層２と、前記トレンチ７内壁部に接するように配置された前記ｐ型半導体領域４との界面でｐｎ接合領域が形成される。ドリフト層２の表面からのｐ型半導体領域４の深さを、ショットキー接合界面にかかる電界強度が０．１ＭＶ／ｃｍ以下となるように設定した。このように設定することにより、ドリフト層２に多数の欠陥を有する場合においても、リーク電流を抑制することができ、従来のＪＢＳダイオードよりも高い良品率が得られる。
【００１９】
図２乃至５は実施例１のショットキーダイオードの平面構造図である。なお、図２のＡＡに沿った断面構造図が図１である。この平面図は当該半導体装置の主要部分の配置関係を示すものであり、全層の位置や寸法を正確に示すものではない。また、配置関係を見やすくするため、電極など一部の層は記載していない。図３乃至５は、図２の変形例である。ｐ型半導体領域４のレイアウトは図２に示すようなライン状の配置を用いた。ｐ型半導体領域のレイアウトは図３に示すような矩形のパターンにしても、図４に示すようにドットのパターンにしても、また図５に示すように六角形のパターンにしても同様の効果が得られる。また、８はトレンチ７を取り囲むように、形成された素子終端部のトレンチを示す。  図６は実施例１のショットキーダイオードの終端領域の断面構造図である。図２のＢＢに沿った断面構造図である。９はターミネーション領域を示す。本実施例ではターミネーション領域には、デバイス機能部分を帯上に囲むようにｐ領域を配置するＪＴＥ（Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｅｘｔｅｎｓｉｏｎ）構造を適用したが、リング状に複数本ｐ型半導体領域を配置するＦＬＲ（Ｆｉｅｌｄ  Ｌｉｍｉｔｉｎｇ  Ｒｉｎｇ）構造でもよい。いずれの構造においても、素子終端部での電界集中を避けるため、素子終端部のトレンチ８は、素子中央部に形成されるトレンチ７よりも開口幅を広くする必要がある。以降は、素子終端部の説明は省略し、断面構造図では、ダイオードの主要部である素子中央部のみ示し、ターミネーション領域を含む素子終端部は省略する。
【００２０】
図７の（ａ）から（ｄ）は本実施例の製造工程図である。
【００２１】
まず、ｎ＋ＳｉＣ基板１上に低不純物濃度のｎ−ドリフト層２をエピタキシャル成長で形成したＳｉＣ基板を準備する。
【００２２】
ｎ＋ＳｉＣ基板１の不純物濃度は、１×１０１８〜１×１０１９ｃｍ−３の範囲が好適である。ＳｉＣ基板の主面は（０００１）面、（０００−１）面、又は（１１−２０）面が好適である。本実施例では、ドリフト層２の不純物濃度は２×１０１８ｃｍ-３とし、基板厚さは３５６μｍとし、基板の主面は（０００１）面とした。
【００２３】
ｎ＋ＳｉＣ基板１上のｎ−ドリフト層２は、不純物濃度は基板と同一の導電型で１×１０１５〜４×１０１６ｃｍ−３程度の範囲で、厚さは３〜８０μｍ程度の範囲で用いる。具体的には、耐圧６００Ｖを実現するドリフト層２としては、不純物濃度が１×１０１６〜２×１０１６ｃｍ−３程度、厚さが４〜６μｍが好適である。この場合、順方向通電時の抵抗は、基板抵抗とあわせて１ｍΩｃｍ２程度に抑えることができ、３００〜５００Ａ／ｃｍ２の電流密度での使用が可能である。また、耐圧３．３ｋＶを実現するドリフト層２としては、不純物濃度が２×１０１５〜４×１０１５ｃｍ−３程度、厚さが２０〜３０μｍの範囲が好適である。この場合、順方向通電時の抵抗は、基板抵抗とあわせて５〜１０ｍΩｃｍ２に抑えることができ、１００〜１５０Ａ／ｃｍ２程度の電流密度での使用が可能である。  次に、図７（a）に示すように、ｎ-ドリフト層２の上にプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法によりシリコン酸化膜１０を形成し、フォトリソグラフィー技術とドライエッチング技術を用いて、複数の開口部を形成する。
【００２４】
そして、図７（b）に示すように、シリコン酸化膜１０をマスクとしてドライエッチングし、ｎ-ドリフト層２にトレンチ７を形成する。
【００２５】
トレンチの加工には、プラズマ方式を採用したプラズマエッチング装置を用いた。加工に用いたガスは、ヘリウム（Ｈｅ）、六フッ化硫黄（ＳＦ６）の混合ガスで、０．２５Ｐａの圧力のもと２０００Ｗのソースパワーと、６００Ｗのバイアスパワーにて行った。装置の電極形状は直径２００ｍｍの円形であり、単位面積あたりのソースパワーは１．５９Ｗ／ｃｍ２で、バイアスパワーは０．４７８Ｗ／ｃｍ２である。また、図７（b）中において、トレンチ７の深さ、トレンチ７の開口幅Ｌｐｎ、トレンチ７の間隔ＬＳＢＤは要求される性能によって異なってくる。
【００２６】
次に、図７（c）に示すように、引き続き開口したシリコン酸化膜１１をマスクとして、ｎ-ドリフト層２表面に垂直方向にイオン注入することにより、トレンチ７の内壁部に接するように（トレンチ表面から内部に広がるように）ｐ型半導体領域４を形成する。ｐ型半導体領域４の不純物濃度は、１０１８〜１０２０ｃｍ−３程度で、接合深さは０．３〜２．０μｍ程度の範囲とする。ｐ型のドーパントとしては、アルミ（Ａｌ）又はホウ素（Ｂ）を用いることが好ましい。ここでは、ドーパントとしてアルミを用い、総ドーズ量１．８×１０１４を３５〜１４５ｋｅＶの加速エネルギーで多段注入（複数条件での注入）を行い、表面付近の不純物濃度が９×１０１８程度、接合深さが０．５５〜０．７μｍ程度となるようにｐ型半導体領域４を形成する。
【００２７】
ここで、ｎ-ドリフト層２表面に垂直な面からある角度を持たせることも有効である。具体的には、２０度から３０度の角度を持って斜めに注入した場合は、ｐ型半導体領域４がトレンチ７の側面に沿って形成されるので、逆方向電圧印加時に第一のトレンチの側面の接合障壁部からも空乏層が伸び、ショットキー接合領域の下をピンチオフしやすいため、ショットキー接合界面の電界をより低減することができる。
【００２８】
ｐ型半導体領域４を形成した後は、ｐ型半導体領域４の形成と同様の手順で、チップの外周部にｐ型不純物によるターミネーション領域９を形成した（図６参照）。そして、注入不純物の活性化アニールを１７００℃で６０秒行った。
【００２９】
最後に、図７（d）に示すように、ｎ+ＳｉＣ基板１の裏面にオーミック接触するカソード電極６、及び表面にショットキーダイオードのアノード電極５を形成した。
【００３０】
本実施例では、マスク材料にシリコン酸化膜を適用したが、例えば窒化シリコン膜やレジスト材料でもよく、イオン注入時のマスクとなる材料であれば、その他の材料でも適用できる。
【００３１】
なお、本実施例では、注入不純物の活性化アニールを実施した後、すぐに裏面および表面の電極形成を行ったが、注入不純物の活性化アニールを実施した後に酸化処理を行い、ｎ−ドリフト層２の表面に入ったダメージ層を除去する犠牲酸化工程を行ってもよい。犠牲酸化工程の有無にかかわらず、ｎ−ドリフト層２の表面にプラズマＣＶＤでシリコン酸化膜などの表面保護膜を形成し、ｎ−ドリフト層２の表面を保護しても良い。この場合、表面保護膜を形成した後、ショットキー接合領域のみ開口するように加工する。
【実施例２】
【００３２】
図８は実施例２のショットキーダイオードのアクティブ領域の断面構造図である。
【００３３】
実施例１との相違点は、実施例１のトレンチ７が方形の溝であったのに対して、本実施例のトレンチ７は逆台形の溝で、順テーパな側壁面を備えている点である。トレンチ７のドリフト層２表面における開口幅よりもトレンチ７の底面の幅が小さく、トレンチ７の側面がドリフト層２表面に平行な面となす角度をテーパー角度１１として示す。
【００３４】
本実施例においても、ドリフト層２の表面からのｐ型半導体領域４の深さを、ショットキー接合界面にかかる電界強度が０．１ＭＶ／ｃｍ以下となるように設定した。このように設定することにより、ドリフト層２に多数の欠陥を有する場合においても、リーク電流を抑制することができ、従来のＪＢＳダイオードよりも高い良品率が得られる。更に、トレンチ側面にもｐ型半導体領域４が形成されるので、逆方向電圧印加時にトレンチ７の側面の接合障壁部からも空乏層が伸び、ショットキー接合領域の下を十分にピンチオフし、トレンチ側面にｐ型半導体領域４が形成されないもの(図１参照)と比較してショットキー接合界面の電界をより低減することができる。
【００３５】
図８のは図１の場合と同様で、図２のＡＡに沿った断面構造図である。なお、この平面図は当該半導体装置の主要部分の配置関係を示すものであり、全層の位置や寸法を正確に示すものではない。また、配置関係を見やすくするため、電極など一部の層は記載していない。図３乃至５は、図２の変形例である。ｐ型半導体領域４のレイアウトは図２に示すようなライン状の配置を用いた。ｐ型半導体領域のレイアウトは図３に示すような矩形のパターンにしても、図４に示すようにドットのパターンにしても、また図５に示すように六角形のパターンにしても同様の効果が得られる。
【００３６】
図９は実施例２のショットキーダイオードの終端領域の断面構造図である。図２のＢＢに沿った断面構造図である。９はターミネーション領域を示す。本実施例ではターミネーション領域には、デバイス機能部分を帯上に囲むようにｐ領域を配置するＪＴＥ（Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｅｘｔｅｎｓｉｏｎ）構造を適用したが、リング状に複数本ｐ型半導体領域を配置するＦＬＲ（Ｆｉｅｌｄ  Ｌｉｍｉｔｉｎｇ  Ｒｉｎｇ）構造でもよい。いずれの構造においても、素子終端部での電界集中を避けるため、素子終端部のトレンチ８は、素子中央部に形成されるトレンチ７よりも開口幅を広くする必要がある。以降は、素子終端部の説明は省略し、断面構造図では、ダイオードの主要部である素子中央部のみ示し、ターミネーション領域を含む素子終端部は省略する。
【００３７】
図１０（ａ）から（ｄ）は本実施例の製造工程図である。
【００３８】
まず、ｎ＋ＳｉＣ基板１上に低不純物濃度のｎ−ドリフト層２をエピタキシャル成長で形成したＳｉＣ基板を準備する。構成は実施例１と同様である。次に、図１０（a）に示すように、ｎ-ドリフト層２の上にプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法によりシリコン酸化膜１０を形成し、フォトリソグラフィー技術とドライエッチング技術を用いて、複数の開口部を形成する。
【００３９】
そして、図１０（b）に示すように、シリコン酸化膜１０をマスクとしてドライエッチングし、ｎ-ドリフト層２にトレンチ７を形成する。
【００４０】
トレンチの加工には、プラズマ方式を採用したプラズマエッチング装置を用いた。加工に用いたガスは、ヘリウム（Ｈｅ）、六フッ化硫黄（ＳＦ６）の混合ガスで、０．２５Ｐａの圧力のもと２０００Ｗのソースパワーと、３００Ｗのバイアスパワーにて行った。装置の電極形状は直径２００ｍｍの円形であり、単位面積あたりのソースパワーは１．５９Ｗ／ｃｍ２で、バイアスパワーは０．２３９Ｗ／ｃｍ２である。前記条件で加工することで、トレンチ７の側面がドリフト層２表面に平行な面となす角度のテーパー角度１１を８６度とした。
【００４１】
また、トレンチ７の側面がドリフト層２表面に平行な面となす角度のテーパー角度１１は所望の特性に応じて任意に設定できる。例えば、トレンチの加工にマイクロ波ＥＣＲ（Ｅｌｅｃｔｒｏｎ  Ｃｙｃｌｏｔｒｏｎ  Ｒｅｓｏｎａｎｃｅ）プラズマ方式を採用したプラズマエッチング装置を用い、加工に用いるガスは、アルゴン（Ａｒ）、三フッ化メタン（ＣＨＦ３）、六フッ化硫黄（ＳＦ６）の混合ガスとし、１．０Ｐａの圧力のもと６０Ｗのバイアスパワーにて行うと、トレンチ７の側面がドリフト層２表面となす角度のテーパー角度１１は８０度となった。装置の電極形状は直径２００ｍｍの円形であり、単位面積あたりのバイアスパワーは０．０４８Ｗ／ｃｍ２である。
【００４２】
そして、図１０（b）中において、トレンチ７の深さは１μｍとした。トレンチ７の開口幅Ｌｐｎ、トレンチ７の間隔ＬＳＢＤは要求される性能によって異なってくる。本実施例ではトレンチ７の開口幅Ｌｐｎを１μｍ、トレンチ７の間隔ＬＳＢＤを１μｍ、１．１μｍ、１．２μｍとした。
【００４３】
次に、図１０（c）に示すように、引き続き開口したシリコン酸化膜１１をマスクとして、ｎ-ドリフト層２表面に垂直方向にイオン注入し、トレンチ７の内壁部に接するようにｐ型半導体領域４を形成する。ｐ型半導体領域４の不純物濃度は、１０１８〜１０２０ｃｍ−３程度で、接合深さは０．３〜２．０μｍ程度の範囲で用いられる。ｐ型のドーパントとしては、通常アルミ（Ａｌ）やホウ素（Ｂ）が用いられる。ここでは、ドーパントとしてアルミを用い、総ドーズ量１．８×１０１４を３５〜１４５ｋｅＶの加速エネルギーで多段注入を行い、表面付近の不純物濃度が９×１０１８程度、接合深さが０．５５〜０．７μｍ程度となるようにｐ型半導体領域４を形成した。
【００４４】
本実施例ではトレンチ７のドリフト層２表面における開口幅よりもトレンチ７の底面の幅が小さく、トレンチ７の側面がドリフト層２表面となす角度をテーパー角度１１が存在するため、ｎ-ドリフト層２表面に垂直方向に一回イオン注入するのみで、トレンチ側面にもｐ型半導体領域４が容易に形成可能である。
【００４５】
ｐ型半導体領域４を形成した後は、ｐ型半導体領域４の形成と同様の手順で、チップの外周部にｐ型不純物によるターミネーション領域９を形成した（図６参照）。そして、通常行われる注入不純物の活性化アニールを１７００℃で６０秒行った。
【００４６】
最後に、図１０（d）に示すように、ｎ+ＳｉＣ基板１の裏面にオーミック接触するカソード電極６、及び表面にショットキーダイオードのアノード電極５を形成した。
【００４７】
本実施例では、マスク材料にシリコン酸化膜を適用したが、例えば窒化シリコン膜やレジスト材料でもよく、イオン注入時のマスクとなる材料であれば、その他の材料でも適用できる。
【００４８】
なお、本実施例では、注入不純物の活性化アニールを実施した後、すぐに裏面および表面の電極形成を行ったが、注入不純物の活性化アニールを実施した後に酸化処理を行い、ｎ−ドリフト層２の表面に入ったダメージ層を除去する犠牲酸化工程を行ってもよい。犠牲酸化工程の有無にかかわらず、ｎ−ドリフト層２の表面にプラズマＣＶＤでシリコン酸化膜などの表面保護膜を形成し、ｎ−ドリフト層２の表面を保護しても良い。この場合、表面保護膜を形成した後、ショットキー電極を形成する領域のみ開口するように加工する。次に、効果を、事前に実施した図１９に示す従来のＪＢＳダイオードの実験結果と比較して説明する。まず、図１９に示す従来のＪＢＳダイオードの実験結果を説明する。従来のＪＢＳダイオードのドリフト層２の不純物濃度は２×１０１８ｃｍ-３とし、基板厚さは３５９μｍとし、基板の主面は（０００１）面である。また、ｐ型半導体領域の幅Ｌｐｎを１μｍ、ｐ型半導体領域の間隔ＬＳＢＤを１μｍ、１．２μｍとした。ショットキー接合領域の面積は、約０．０６ｃｍ２と約０．０１ｃｍ２であり、評価したダイオードはそれぞれ３３個と４８個である。耐圧６００V以上(逆方向に６００V印加したときの漏れ電流が１ｍＡ／ｃｍ２未満）を良品とする。
【００４９】
図１１に、ショットキー接合領域の面積が約０．０６ｃｍ２の場合の逆方向電流電圧特性を示す。ショットキー障壁は形成されているが、６００V以下で逆方向漏れ電流が１ｍＡ／ｃｍ２以上となり、不良品となっているものは４２％であった。良品の６００Vでの漏れ電流のレベルは１×１０−５Ａ／ｃｍ２から１×１０−４Ａ／ｃｍ２である。  また、ショットキー接合領域の面積が約０．０１ｃｍ２の場合については、ショットキー障壁は形成されているが、６００V以下で逆方向漏れ電流が１ｍＡ／ｃｍ２以上となり、不良品となっているものは１２％であった。図１２は、図２０のＳｉＣショットキーダイオードの逆方向特性良品率のショットキー接合面積依存性に、従来のＪＢＳダイオードの実験結果を追加して示している。図１２から、現状使用しているドリフト層には、ショットキーダイオードの逆方向特性に異常をきたすキラー欠陥密度ＤＫが１０個／ｃｍ２程度存在することを示している。
【００５０】
続いて、実施例２の実験結果を説明する。図１３にトレンチ７の間隔ＬＳＢＤと、トレンチ７の深さをパラメータとして、ショットキー接合界面での電界強度を計算した結果を示す。図１３から、本発明は従来のＪＢＳダイオードと比較して、ショットキー接合界面での電界強度を１０分の１以下にすることができ、トレンチ７の深さが１μｍあるいは２μｍでトレンチ７の間隔ＬＳＢＤが１μｍのとき、０．１ＭＶ／ｃｍ以下となる。
【００５１】
実施例２では、ドリフト層２の不純物濃度は２×１０１８ｃｍ-３とし、基板厚さは３５６μｍとし、基板の主面は（０００１）面とした。また、トレンチ７の深さを１μｍ、トレンチ７の開口幅Ｌｐｎを１μｍ、トレンチ７の間隔ＬＳＢＤを１μｍ、１．１μｍ、１．２μｍとした。
【００５２】
ショットキー接合領域の面積は、約０．０６ｃｍ２であり、評価したダイオードは３４個である。耐圧６００V以上(逆方向に６００V印加したときの漏れ電流が１ｍＡ／ｃｍ２未満）を良品とする。
【００５３】
図１４に、ショットキー接合領域の面積が約０．０６ｃｍ２の場合の逆方向電流電圧特性を示す。ショットキー障壁は形成されているが、６００V以下で逆方向漏れ電流が１ｍＡ／ｃｍ２以上となり、不良品となっているものは９％であった。良品の６００Vでの漏れ電流のレベルは１×１０−７から１×１０−８である。従来のＪＢＳダイオードでは、ショットキー障壁は形成されているが、６００V以下で逆方向漏れ電流が１ｍＡ／ｃｍ２以上となり、不良品となっているものは３０％で、良品の６００Vでの漏れ電流のレベルは１×１０−５から１×１０−４であったので、大幅に逆方向漏れ電流が低減でき、ショットキー障壁は形成されているが、６００V以下で逆方向漏れ電流が１ｍＡ／ｃｍ２以上となる不良品率も低減できた。
【００５４】
図１５には図１２のＳｉＣショットキーダイオードの逆方向特性良品率のショットキー接合面積依存性に、実施例２の実験結果を追加して示す。図１５から、実施例２においては、現状使用しているドリフト層には、ショットキーダイオードの逆方向特性に異常をきたすキラー欠陥密度ＤＫが１．５個／ｃｍ２程度存在することを示している。従来のＪＢＳダイオードではショットキーダイオードの逆方向特性に異常をきたすキラー欠陥密度ＤＫが１０個／ｃｍ２程度存在するという結果だったので、実施例２ではショットキーダイオードの逆方向特性に異常をきたすキラー欠陥密度を５分の１以下に減らせた。ただし、キラー欠陥そのものがドリフト層表面から減少したのではなく、本発明を用いることでキラー欠陥に鈍感な構造となり、キラー欠陥の影響を受け受け辛くなったということである。
【００５５】
式１を変換すると、以下の式２ように、欠陥密度と面積を表すことができる。
【００５６】
ＤＫ×ＡＳ＝−ｌｎ（Ｙ）・・・（式２）
このため、８０％以上の良品率を得るためには、以下の式３を満たす必要がある。
【００５７】
ＤＫ×ＡＳ≦０．２２３・・・（式３）
同様に、９０％以上の良品率を得るためには、以下の式４を満たす必要がある。
【００５８】
ＤＫ×ＡＳ≦０．１０５・・・（式４）
を満たす必要がある。産業上の実用化を鑑みると、良品率８０％は必須であるため、式３を満たすことが必須である。図１５から、現状のキラー欠陥密度が１．５個／ｃｍ２程度であることから、現状のドリフト層上で以下の式５を満たす構造のときは８０％以上の良品率で、式６を満たすときは９０％以上の良品率で、ショットキーダイオードが得られる。
【００５９】
ＡＳ≦０．１４９・・・（式５）
ＡＳ≦０．０７・・・（式６）
このため、通電時に電流が流れるアクティブ領域の面積が０．３ｃｍ２のダイオードの場合、（ｐ型半導体領域の面積）／（ショットキー接合領域の面積）＝１程度の割合、例えばトレンチ７の開口幅Ｌｐｎ＝１μｍ、トレンチ７の間隔ＬＳＢＤ＝１μｍの縞状パターンでＪＢＳ構造を形成することで、式５を満たすことができる。また、（ｐ型半導体領域の面積）／（ショットキー接合領域の面積）＝３．５程度の割合、例えばトレンチ７の開口幅Ｌｐｎ＝３．５μｍ、トレンチ７の間隔ＬＳＢＤ＝１μｍの縞状パターンでＪＢＳ構造を形成することで、式６を満たすことができる。
【００６０】
通電時に電流が流れるアクティブ領域の面積が０．５ｃｍ２のダイオードの場合は、（ｐ型半導体領域の面積）／（ショットキー接合領域の面積）＝２．５程度の割合、例えばトレンチ７の開口幅Ｌｐｎ＝２．５μｍ、トレンチ７の間隔ＬＳＢＤ＝１μｍの縞状パターンでＪＢＳ構造を形成することで式５を満たすことができる。また、（ｐ型半導体領域の面積）／（ショットキー接合領域の面積）＝６程度の割合、例えばトレンチ７の開口幅Ｌｐｎ＝６μｍ、トレンチ７の間隔ＬＳＢＤ＝１μｍの縞状パターンでＪＢＳ構造を形成することで式６を満たすことができる。
【００６１】
しかし、実際のドリフト層中には、上述よりも多数の転位欠陥、積層欠陥を含んでいる。これらの欠陥を検出する方法として、溶融ＫＯＨ法によるエッチピットの形成が一般的に知られている。溶融ＫＯＨ法によって形成されるエッチピットの密度ＤＥＰは、一般的に１００００から３００００個／ｃｍ２程度である。このため、全ての欠陥がショットキーダイオードの逆方向特性に異常をきたすわけではなく、逆方向リークを引き起こす転位欠陥が複数存在する時に逆方向特性に異常をきたすと考えられている。ここから、エッチピットが６６６７から２００００個存在する場合に１個のキラー欠陥が存在すると換算することができる。
【００６２】
ＤＫ＝ＤＥＰ／６６６７  〜  ＤＥＰ／２００００・・・式７
このため、式３は式８へ、式４は式９へ変換することができる。
【００６３】
ＤＥＰ×ＡＳ≦１４８７・・・式８
ＤＥＰ×ＡＳ≦７００・・・式９
すなわち、ＤＥＰ×ＡＳを１４８７以下となる割合のＪＢＳ構造にすることで良品率８０％以上を、７００以下にすることで良品率９０％以上を得ることができる。この関係を図１６に示す。
【００６４】
本実施例では、代表的なエッチピット密度ＤＥＰとアクティブ領域面積を用いて説明したが、式８および式９を満たす範囲であれば、ショットキー接合面積のアクティブ領域面積に対する割合を任意の値に設定できる。また、トレンチ７の深さやトレンチ７の間隔ＬＳＢＤは、逆方向電圧保持時のショットキー接合界面での電界強度が０．１ＭＶ／ｃｍ以下となる場合であれば、任意の値に設定できる。
【実施例３】
【００６５】
図１７は実施例３のショットキーバリアダイオードのアクティブ領域の断面構造図である。ドリフト層の欠陥や製造工程中のプロセス欠陥、異物の影響を受けやすいショットキー接合領域の面積を、通電時に電流が流れるアクティブ領域の３分の１以下とすることで、更に良品率を高めることができる。本実施例の製造工程は、上記実施例１の製造工程と同様である。
【実施例４】
【００６６】
図１８は実施例４のショットキーバリアダイオードのアクティブ領域の断面構造図である。ドリフト層の欠陥や製造工程中のプロセス欠陥、異物の影響を受けやすいショットキー接合領域の面積を、通電時に電流が流れるアクティブ領域の３分の１以下とすることで、更に良品率を高めることができる。本実施例の製造工程は、上記実施例２の製造工程と同様である。
【００６７】
本実施例では、ドリフト層２の不純物濃度は２×１０１８ｃｍ-３とし、基板厚さは３５６μｍとし、基板の主面は（０００１）面とした。また、トレンチ７の深さを１μｍ、トレンチ７の開口幅Ｌｐｎを１μｍと３μｍ、トレンチ７の間隔ＬＳＢＤを１μｍ、１．１μｍ、１．２μｍとした。ショットキー接合領域の面積は、トレンチ７の開口幅Ｌｐｎが１μｍの場合は約０．０１ｃｍ２であり、トレンチ７の開口幅Ｌｐｎが３μｍの場合は約０．００５ｃｍ２であり、評価したダイオードはそれぞれ３９個と２１個である。耐圧６００V以上(逆方向に６００V印加したときの漏れ電流が１ｍＡ／ｃｍ２未満）を良品とすると、トレンチ７の開口幅Ｌｐｎが１μｍの場合は９０％、トレンチ７の開口幅Ｌｐｎが３μｍの場合は１００％となった。トレンチ７の開口幅Ｌｐｎが３μｍの場合は評価数が少ないが、トレンチ７の開口幅Ｌｐｎを広くし、ショットキー接合領域の面積を通電時に電流が流れるアクティブ領域の面積に対して小さくすることで、良品率が高くなった。
【００６８】
以上、本発明について実施例１から４を用いて説明した。本願ではこれまで本発明をダイオード単一素子に適用した場合についての実施例を記載してきたが、例えば、スイッチング素子である接合ＦＥＴやＭＯＳＦＥＴとの混載素子のダイオード部分に適用しても同様の効果が得られる。
【符号の説明】
【００６９】
１：ｎ+ＳｉＣ基板、２：ｎ-ドリフト層、３：ショットキー接合領域、４：ｐ型半導体領域、５：ショットキーダイオードのアノード電極、６：カソード電極、７：トレンチ、８：素子終端部のトレンチ、９：ターミネーション領域、１０：シリコン酸化膜、１１：トレンチ側面のテーパー角度
【図２】
2013115394.tif 000003
【図３】
2013115394.tif 000004
【図４】
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【図５】
2013115394.tif 000006
【図６】
2013115394.tif 000007
【図７（ａ）】
2013115394.tif 000008
【図７（ｂ）】
2013115394.tif 000009
【図７（ｃ）】
2013115394.tif 000010
【図９】
2013115394.tif 000011
【図１０（ａ）】
2013115394.tif 000012
【図１０（ｂ）】
2013115394.tif 000013
【図１０（ｃ）】
2013115394.tif 000014
【図１１】
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【図１２】
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【図１３】
2013115394.tif 000017
【図１４】
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【図１５】
2013115394.tif 000019
【図１６】
2013115394.tif 000020
【図２０】
2013115394.tif 000021
【図１】
2013115394.tif 000022
【図７（ｄ）】
2013115394.tif 000023
【図８】
2013115394.tif 000024
【図１０（ｄ）】
2013115394.tif 000025
【図１７】
2013115394.tif 000026
【図１８】
2013115394.tif 000027
【図１９】
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