(57)【要約】【課題】ヒューズ切断数の低減を図ること。【解決手段】第２ヒューズ回路１０２は「１」が設定されても、複数の第１ヒューズのうちの１以上のヒューズが切断されていなければ、第１ヒューズ回路１０１−１に記憶されたデータが読み出し用ＦＦ１０５−１に記憶される。第１ヒューズ回路１０１−１には、「００００」が設定され、判定回路１０３−１の出力値は「０」となり、ＡＮＤ素子１１１−１の出力値は「０」となる。反転回路１０４−１は、第１ヒューズ回路１０１−１に記憶されたデータを反転せずに読み出し用ＦＦ１０５−１へ出力する。第１ヒューズ回路１０１−２には、「００１０」が設定され、判定回路１０３−２の出力値は「１」である。ＡＮＤ素子１１１−２の出力値は「１」となる。反転回路１０４−２は、第１ヒューズ回路１０１−２に記憶されたデータを反転したデータを読み出し用ＦＦ１０５−２へ出力する。【選択図】図５
2013242936.tif 000002
【特許請求の範囲】
【請求項１】
複数の出力先の各々にデータを出力するデータ出力装置において、
前記複数の出力先の各々に対応する第１ヒューズ回路であって、複数の第１ヒューズの各々の切断の有無を示すデータを記憶する第１ヒューズ回路と、
第２ヒューズの切断の有無を示すデータを記憶する第２ヒューズ回路と、
前記複数の出力先の各々に対応する判定回路であって、前記複数の第１ヒューズのうち１以上のヒューズが切断されているか否かを判定する判定回路と、
前記複数の出力先の各々に対応する反転回路であって、前記第２ヒューズ回路に記憶されたデータと前記判定回路による判定結果とに応じて、前記第１ヒューズ回路によって記憶されたデータを出力する第１状態と、前記第１ヒューズ回路によって記憶されたデータを反転したデータを出力する第２状態と、が切り替わる反転回路と、
を有することを特徴とするデータ出力装置。
【請求項２】
前記反転回路は、
前記第２ヒューズ回路に記憶されたデータが所定値であり、前記判定回路によって前記１以上のヒューズが切断されていると判定された場合、前記第２状態に切り替わり、
前記第２ヒューズ回路に記憶されたデータが前記所定値であり、前記判定回路によって前記１以上のヒューズが切断されていないと判定された場合、前記第１状態に切り替わり、
前記第２ヒューズ回路に記憶されたデータが前記所定値でなく、前記判定回路によって前記１以上のヒューズが切断されていると判定された場合、前記第１状態に切り替わり、
前記第２ヒューズ回路に記憶されたデータが前記所定値でなく、前記判定回路によって前記１以上の１ヒューズが切断されていないと判定された場合、前記第１状態に切り替わることを特徴とする請求項１に記載のデータ出力装置。
【請求項３】
複数のセルブロックと、冗長セルブロックと、を各々が有する複数のメモリと、
前記複数のメモリの各々に対応する第１ヒューズ回路であって、複数の第１ヒューズの各々の切断の有無を示すデータを記憶する第１ヒューズ回路と、
第２ヒューズの切断の有無を示すデータを記憶する第２ヒューズ回路と、
前記複数のメモリの各々に対応する判定回路であって、前記複数の第１ヒューズのうち１以上の第１ヒューズが切断されているか否かを判定する判定回路と、
前記複数のメモリの各々に対応する反転回路であって、前記第２ヒューズ回路に記憶されたデータと前記判定回路による判定結果とに応じて、前記第１ヒューズ回路によって記憶されたデータを出力する第１状態と、前記第１ヒューズ回路によって記憶されたデータを反転したデータを出力する第２状態と、が切り替わる反転回路と、
を有することを特徴とする半導体装置。
【請求項４】
前記複数のメモリのうち、前記複数のセルブロックの数が２の乗数より１小さいメモリに対応する第３ヒューズ回路であって、第３ヒューズの切断の有無を記憶する第３ヒューズ回路を有し、
前記２の乗数より１小さいメモリに対応する前記判定回路は、
前記複数の第１ヒューズと前記第３ヒューズとのうち１以上のヒューズが切断されているか否かを判定し、
前記反転回路は、
前記第２ヒューズ回路に記憶されたデータと前記判定回路による判定結果とに応じて、前記第１状態と、前記第２状態と、が切り替わり、
前記複数のメモリの各々は、
前記複数のメモリの各々に対応する前記反転回路から出力されたデータによって、前記複数のセルブロックから前記冗長セルブロックに代替される一部のセルブロックを指定することを特徴とする請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ出力装置、および半導体装置に関する。
【背景技術】
【０００２】
従来、メモリセルアレイ内のメモリセルに不良が検出された場合、不良が検出されたメモリセルを冗長メモリセルアレイ内のメモリセル（以下、「冗長メモリセル」と称する。）に置き換える技術が知られている。いずれのメモリセルを冗長メモリセルに置き換えるかを指定するデータは、たとえば、ヒューズの切断の有無によって記憶される場合がある。
【０００３】
切断するヒューズの数を低減させるために、ヒューズの切断の有無によって記憶されたデータを反転したデータによって、いずれのメモリセルを冗長メモリセルに置き換えるかが指定される技術が知られている（たとえば、下記特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２５０１２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ヒューズの切断の有無によってデータを記憶するヒューズ回路が複数ある場合、ヒューズ回路のそれぞれのデータの反転・非反転を指定するためのヒューズの数が増大し、ヒューズの切断数が多くなることがある。
【０００６】
１つの側面では、本発明は、ヒューズの切断数の低減を図ることができるデータ出力装置、および半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一側面によれば、複数の出力先の各々にデータを出力するデータ出力装置において、前記複数の出力先の各々に対応する第１ヒューズ回路であって、複数の第１ヒューズの各々の切断の有無を示すデータを記憶する第１ヒューズ回路と、第２ヒューズの切断の有無を示すデータを記憶する第２ヒューズ回路と、前記複数の出力先の各々に対応する判定回路であって、前記複数の第１ヒューズのうち１以上のヒューズが切断されているか否かを判定する判定回路と、前記複数の出力先の各々に対応する反転回路であって、前記第２ヒューズ回路に記憶されたデータと前記判定回路による判定結果とに応じて、前記第１ヒューズ回路によって記憶されたデータを出力する第１状態と、前記第１ヒューズ回路によって記憶されたデータを反転したデータを出力する第２状態と、が切り替わる反転回路と、を有するデータ出力装置が提案される。
【０００８】
本発明の他の側面によれば、複数のセルブロックと、冗長セルブロックと、を各々が有する複数のメモリと、前記複数のメモリの各々に対応する第１ヒューズ回路であって、複数の第１ヒューズの各々の切断の有無を示すデータを記憶する第１ヒューズ回路と、第２ヒューズの切断の有無を示すデータを記憶する第２ヒューズ回路と、前記複数のメモリの各々に対応する判定回路であって、前記複数の第１ヒューズのうち１以上の第１ヒューズが切断されているか否かを判定する判定回路と、前記複数のメモリの各々に対応する反転回路であって、前記第２ヒューズ回路に記憶されたデータと前記判定回路による判定結果とに応じて、前記第１ヒューズ回路によって記憶されたデータを出力する第１状態と、前記第１ヒューズ回路によって記憶されたデータを反転したデータを出力する第２状態と、が切り替わる反転回路と、を有する半導体装置が提案される。
【発明の効果】
【０００９】
本発明の一態様によれば、ヒューズの切断数の低減を図ることができる。
【図面の簡単な説明】
【００１０】
【図１】図１は、実施例１にかかるデータ出力装置と半導体装置の一例を示す説明図である。
【図２】図２は、冗長メモリの一例を示す説明図である。
【図３】図３は、冗長セルブロックによる代替例を示す説明図である。
【図４】図４は、実施例１にかかる各ヒューズおよび読み出し用ＦＦに記憶されたデータと修復データの対応例を示す説明図である。
【図５】図５は、実施例１にかかる修復データの設定例を示す説明図である。
【図６】図６は、実施例２にかかるデータ出力装置と半導体装置の一例を示す説明図である。
【図７】図７は、実施例２にかかる各ヒューズおよび読み出し用ＦＦに記憶されたデータと修復データの対応例を示す説明図である。
【図８】図８は、実施例２にかかる修復データの設定例を示す説明図である。
【図９】図９は、半導体試験装置が行う良否判定処理手順の一例を示す説明図である。
【発明を実施するための形態】
【００１１】
以下に添付図面を参照して、本発明にかかるデータ出力装置、および半導体装置の実施の形態を詳細に説明する。本実施の形態では、データ出力装置から出力されたデータの出力先をメモリとしているが、これに限らず、種々変更可能である。
【００１２】
（実施例１）
図１は、実施例１にかかるデータ出力装置と半導体装置の一例を示す説明図である。半導体装置１５０は、データ出力装置１００と、冗長メモリ２００と、を有している。データ出力装置１００は、第１ヒューズ回路１０１と、第２ヒューズ回路１０２と、判定回路１０３と、反転回路１０４と、読み出し用フリップフロップ（以下、「読み出し用ＦＦ（Ｆｌｉｐ  Ｆｌｏｐ）」と省略する。）１０５と、を有している。第１ヒューズ回路１０１と、判定回路１０３と、反転回路１０４と、読み出し用ＦＦ１０５と、は、それぞれ冗長メモリ２００に対応している。
【００１３】
実施例１では、データ出力装置１００のデータの出力先として冗長メモリ２００を例に挙げて説明する。冗長メモリ２００は、複数のセルブロックと、冗長セルブロックと、を有している。各冗長メモリ２００では、データ出力装置１００から出力されたデータによって、複数のセルブロックのうち、冗長セルブロックに代替されるセルブロックが指定される。冗長メモリ２００の詳細については、図２を用いて後述する。各冗長メモリが有しているセルブロックの数は同一でなくてもよい。ここで、複数のセルブロックのうち、冗長セルブロックに代替されるセルブロックを指定するデータを、修復データと称する。修復データは０または１のビット列である。修復データのビット数は、以下を満たす最小の整数ｎとなる。ｋは冗長メモリが有する冗長セルブロック以外のセルブロックの数である。
【００１４】
２n≧ｋ＋１
【００１５】
第１ヒューズ回路１０１は、複数の冗長メモリ２００の各々に対応して、複数の第１ヒューズの各々の切断の有無を示すデータを記憶する。実施例１において、第１ヒューズ回路１０１内の第１ヒューズの数は、修復データのビット数と同一である。たとえば、第２ヒューズが切断されると、１が記憶され、第２ヒューズが切断されていないと、０が記憶されることとする。
【００１６】
第２ヒューズ回路１０２は、第２ヒューズの切断の有無を示すデータが記憶される。第２ヒューズの数は１つである。たとえば、第１ヒューズが切断されると、１が記憶され、第１ヒューズが切断されていないと、０が記憶されることとする。
【００１７】
判定回路１０３は、複数のメモリの各々に対応して、複数の第１ヒューズのうち１以上の第１ヒューズが切断されているか否かを判定する。具体的には、判定回路１０３は、論理和素子（ＯＲ素子）によって実現される。第１ヒューズが切断されている場合、「１」が記憶されるため、判定回路１０３は、複数の第１ヒューズのうち１以上の第１ヒューズが切断されている場合、「１」を出力する。複数の第１ヒューズのうち、いずれの第１ヒューズも切断されていない場合、「０」を出力する。
【００１８】
反転回路１０４は、第２ヒューズ回路１０２に記憶されたデータと判定回路１０３による判定結果とに応じて、第１状態と第２状態が切り替わる。第１状態では、反転回路１０４は、第１ヒューズ回路１０１によって記憶されたデータを出力する。第２状態では、反転回路１０４は、第１ヒューズ回路１０１によって記憶されたデータを反転したデータを出力する。
【００１９】
具体的には、反転回路１０４は、第２ヒューズ回路１０２に記憶されたデータが所定値であり、判定回路１０３によって１以上のヒューズが切断されていると判定された場合、第２状態に切り替わる。図１の例では、所定値は、第２ヒューズ回路１０２が切断されていることを示す「１」である。反転回路１０４は、第２ヒューズ回路１０２に記憶されたデータが所定値であり、判定回路１０３によって１以上のヒューズが切断されていないと判定された場合、第１状態に切り替わる。反転回路１０４は、第２ヒューズ回路１０２に記憶されたデータが所定値でない場合、判定回路１０３による判定結果に関わらず、第１状態に切り替わる。
【００２０】
より具体的には、反転回路１０４は、論理積素子（ＡＮＤ素子）１１１とデータのビット数の排他的論理和素子（ＥＸＯＲ素子）１１２〜１１５とによって実現される。ＡＮＤ素子には、第２ヒューズ回路１０２に記憶されたデータと、反転回路１０４による判定結果と、が入力される。ＥＸＯＲ素子１１２〜１１５には、ＡＮＤ素子１１１の出力と、第１ヒューズ回路１０１に記憶されたデータに対応するビットと、が入力される。
【００２１】
読み出し用ＦＦ１０５は、反転回路１０４から出力されたデータを記憶する。読み出し用ＦＦ１０５に記憶されたデータは、対応する冗長メモリ２００に与えられる。冗長メモリ２００は、読み出し用ＦＦ１０５から出力されたデータを修復データとする。冗長メモリ２００は、該修復データによって、複数のセルブロックから、冗長セルブロックに代替される一部のセルブロックを指定する。
【００２２】
図２は、冗長メモリの一例を示す説明図である。冗長メモリ２００は、メモリセルマトリックス２０１と、アドレスラッチ２０２と、ロウデコーダ２０３と、カラムデコーダ２０４と、カラムセレクター２０５と、タイミングジェネレータ２０６と、入力データラッチ２０７と、を有している。冗長メモリ２００は、デコーダ２０８と、出力データラッチ２０９と、書き込みドライバ２１０と、センスアンプ２１１と、を有している。
【００２３】
メモリセルマトリックス２０１は、複数のセルブロック２２０と冗長セルブロック２２１とを有する。ここでは、理解の容易化のために、複数のセルブロック２２０について、最も左側にあるセルブロック２２０から順に番号を付している。ロウデコーダ２０３は、Ａｄｒｒｅｓｓをデコードし、メモリセルマトリックス２０１からＡｄｄｒｅｓｓが示すロウを指定する。カラムデコーダ２０４は、Ａｄｄｒｅｓｓをデコードし、メモリセルマトリックス２０１からＡｄｄｒｅｓｓが示すカラムをカラムセレクター２０５へ入力する。
【００２４】
タイミングジェネレータ２０６は、Ｗｒｉｔｅ  Ｅｎａｂｌｅ信号とＣｌｏｃｋ  Ｅｎａｂｌｅ信号とＣｌｏｃｋ信号とに基づいて書き込みタイミングに関する信号を、カラムデコーダ２０４と書き込みドライバ２１０と入力データラッチ２０７と、へ出力する。
【００２５】
入力データラッチ２０７は、書き込み用のデータとして入力されたデータを記憶する。書き込みドライバ２１０は、書き込み命令時に、入力データラッチ２０７から受け渡された書き込みデータの電圧値を増幅する。書き込みドライバ２１０は、メモリセルマトリックス２０１内の指定されたメモリセルへ増幅したデータを受け渡す。
【００２６】
センスアンプ２１１は、読み出し命令時に、メモリセルマトリックス２０１から読み出されたデータの電圧値を増幅する。センスアンプ２１１は、電圧値を増幅したデータを出力データラッチ２０９へ受け渡す。出力データラッチ２０９は、メモリセルマトリックス２０１から読み出されたデータを記憶する。
【００２７】
冗長メモリ２００は、データ出力装置１００から入力される修復データを受け付ける。デコーダ２０８は、修復データをデコードする。たとえば、修復データとして「０１００」を受け付けると、複数のセルブロック２２０のうちの４番目のセルブロック２２０を冗長セルブロック２２１に代替する。
【００２８】
図３は、冗長セルブロックによる代替例を示す説明図である。たとえば、修復データを選択信号として、セレクタに与えることにより、修復データによって指定されたセルブロック２２０を冗長セルブロック２２１に代替させてもよい。または、図２に示したように、修復データをデコードしたデコード結果を選択信号としてもよい。たとえば、図３の上側では、修復データが「００００」であるため、いずれのセルブロック２２０も冗長セルブロック２２１に代替されない。図３の下側では、修復データが「０１００」であるため、４番目のセルブロックが冗長メモリセルに代替される。
【００２９】
図４は、実施例１にかかる各ヒューズおよび読み出し用ＦＦに記憶されたデータと修復データの対応例を示す説明図である。テーブルは、冗長メモリの不良内容、修復データ、第２ヒューズ回路１０２の記憶データ、第１ヒューズ回路１０１の記憶データ、読み出し用ＦＦの記憶データのフィールドを有している。冗長メモリの不良内容では、いずれのセルブロック２２０が不良であるかを示す情報を示している。
【００３０】
第２ヒューズ回路１０２の記憶データは、修復するすべての冗長メモリ２００の修復データに応じて決定される。たとえば、過半数のビットが１の場合（不良セルブロックがある冗長メモリ２００の修復データのうちの１になるビットの数＞不良セルブロックがある冗長メモリ２００の修復データのビット数／２）、第２ヒューズによって指定されるデータは１に設定される。より具体的には、第２ヒューズが切断される。たとえば、過半数未満のビットが１の場合（不良セルブロックがある冗長メモリ２００の修復データのうちの１になるビットの数≦不良セルブロックがある冗長メモリ２００の修復データのビット数／２）、第２ヒューズによって指定されるデータは０に設定される。より具体的には、第２ヒューズが切断されない。
【００３１】
第１ヒューズ回路１０１の記憶データは、第２ヒューズ回路１０２の記憶データに応じて決定される。第２ヒューズ回路１０２の記憶データが０の場合、第１ヒューズ回路１０１の記憶データは、修復データと同一のデータに決定される。第２ヒューズ回路１０２の記憶データが１の場合、第１ヒューズ回路１０１の記憶データは、修復データを反転したデータに決定される。
【００３２】
不良セルブロックが１番目のセルブロック２２０の場合を例に挙げると、修復データは「０００１」が設定される。そのため、第２ヒューズ回路１０２の記憶データが「０」であれば、第１ヒューズ回路１０１の記憶データは、「０００１」に設定される。第２ヒューズ回路１０２の記憶データが「１」であれば、第１ヒューズ回路１０１の記憶データは、「１１１０」が設定される。これにより、読み出し用ＦＦ１０５の記憶データは「０００１」になるため、修復データは「０００１」になる。
【００３３】
不良セルブロックが２番目のセルブロック２２０の場合を例に挙げると、修復データは「００１０」が設定される。そのため、第２ヒューズ回路１０２の記憶データが「０」であれば、第１ヒューズ回路１０１の記憶データは、「００１０」に設定される。第２ヒューズ回路１０２の記憶データが「１」であれば、第１ヒューズ回路１０１の記憶データは、「１１０１」が設定される。これにより、読み出し用ＦＦ１０５の記憶データは「００１０」になるため、修復データは「００１０」になる。
【００３４】
不良セルブロックがない場合を例に挙げると、修復データは「００００」である。そのため、第２ヒューズ回路１０２の記憶データに関係なく、第１ヒューズ回路１０１の記憶データは、「００００」が設定される。これにより、読み出し用ＦＦ１０５の記憶データは、「００００」になるため修復データは「００００」になる。
【００３５】
図５は、実施例１にかかる修復データの設定例を示す説明図である。ここで、冗長メモリ２００−１と冗長メモリ２００−３では不良セルブロックがなく、冗長メモリ２００−２では１３番目のセルブロック２２０が不良であり、冗長メモリ２００−４では１２番目のセルブロック２２０が不良である場合を例に挙げる。冗長メモリ２００−２に与える修復データは「１１０１」であり、冗長メモリ２００−４に与える修復データは「１１００」である。不良セルブロックがある冗長メモリ２００の修復データのうちの１になるビットの数は「５」であり、不良セルブロックがある冗長メモリ２００の修復データのビット数／２は「４」である。
【００３６】
そのため、第２ヒューズ回路１０２には、「１」が設定される。第１ヒューズ回路１０１−１には、「００００」が設定される。第１ヒューズ回路１０１−２には、「００１０」が設定される。第１ヒューズ回路１０１−３には、「００００」が設定される。第１ヒューズ回路１０１−４には、「００１１」が設定される。
【００３７】
まず、冗長メモリ２００−１に与える修復データ例について説明する。第１ヒューズ回路１０１−１には「００００」が設定されるため、判定回路１０３−１の出力値は「０」となる。そして、ＡＮＤ素子１１１−１の出力値は「０」となる。反転回路１０４−１は、第１ヒューズ回路１０１−１に記憶されたデータを反転せずに読み出し用ＦＦ１０５−１へ出力する。したがって、読み出し用ＦＦ１０５−１に記憶されるデータは「００００」となり、修復データが「００００」となる。冗長メモリ２００−３についても、冗長メモリ２００−１と同様に修復データが与えられる。
【００３８】
つぎに、冗長メモリ２００−２に与える修復データ例について説明する。第１ヒューズ回路１０１−２には「００１０」が設定されるため、判定回路１０３−２の出力値は「１」である。そして、ＡＮＤ素子１１１−２の出力値は「１」となる。反転回路１０４−２は、第１ヒューズ回路１０１−２に記憶されたデータを反転したデータを読み出し用ＦＦ１０５−２へ出力する。したがって、読み出し用ＦＦ１０５−２に記憶されるデータは「１１０１」となる。
【００３９】
最後に、冗長メモリ２００−４に与える修復データ例について説明する。第１ヒューズ回路１０１−４には「００１１」が設定されるため、判定回路１０３−４の出力値は「１」である。そして、ＡＮＤ素子１１１−４の出力値は「１」となる。反転回路１０４−４は、第１ヒューズ回路１０１−４に記憶されたデータを反転したデータを読み出し用ＦＦ１０５−４へ出力する。したがって、読み出し用ＦＦ１０５−４に記憶されるデータは「１１００」となる。
【００４０】
これにより、データ出力装置、および半導体装置によれば、反転するか否かを示すデータを記憶する第２ヒューズ回路１０２を冗長メモリ２００ごとに設けることなく、ヒューズの切断数を低減させることができる。
【００４１】
（実施例２）
ここで、冗長メモリ２００が有するセルブロック２２０の数が「２n−１（ｎは正の整数）」である場合について説明する。この場合に、修復データが「１１１１」であり、第２ヒューズ回路１０２に記憶された反転するか否かを示すデータが「１」であると、第１ヒューズ回路１０１には「００００」が設定される。そのため、判定回路１０３の出力値は「０」となり、反転回路１０４は第１ヒューズ回路１０１に記憶されたデータを反転しないため、読み出し用ＦＦ１０５に「００００」が記憶される。そこで、実施例２では、冗長メモリ２００が有するセルブロック２２０の数が「２n−１（ｎは正の整数）」である場合、該冗長メモリ２００に対応する第１ヒューズ回路１０１は、「修復データのビット数＋１」の第１ヒューズを有することとする。これにより、修復データが「１１１１」である場合と修復データが「００００」である場合とを区別させることができる。
【００４２】
図６は、実施例２にかかるデータ出力装置と半導体装置の一例を示す説明図である。半導体装置６５０は、データ出力装置６００と、冗長メモリ２００と、を有している。データ出力装置６００は、第１ヒューズ回路１０１と、第２ヒューズ回路１０２と、判定回路１０３と、反転回路１０４と、読み出し用ＦＦ１０５と、第３ヒューズ回路１０６と、を有している。第１ヒューズ回路１０１と、第２ヒューズ回路１０２と、反転回路１０４と、読み出し用ＦＦ１０５と、については、実施例１で説明した例と同一であるため、詳細な説明を省略する。図６における冗長メモリ２００−１、冗長メモリ２００−３、および冗長メモリ２００−４のセルブロック２２０の数は「２n−１」でなく、冗長メモリ２００−２のセルブロック２２０の数は「２n−１」である。そのため、データ出力装置６００には、冗長メモリ２００−２に対応する第３ヒューズ回路１０６が設けられている。
【００４３】
第３ヒューズ回路１０６は、第３ヒューズの切断の有無を示すデータを記憶する。判定回路１０３−２は、複数の第１ヒューズと第３ヒューズとのうち１以上のヒューズが切断されているか否かを判定する。
【００４４】
冗長メモリ２００−２に対応する反転回路１０４−２は、第２ヒューズ回路１０２に記憶されたデータが、第２ヒューズの切断があることを示し、判定回路１０３−２によって１以上のヒューズが切断されていると判定された場合、第１状態に切り替わる。冗長メモリ２００−２に対応する反転回路１０４−２は、第２ヒューズ回路１０２に記憶されたデータが第２ヒューズの切断があることを示し、判定回路１０３−２によって１以上のヒューズが切断されていないと判定された場合、第２状態に切り替わる。
【００４５】
図７は、実施例２にかかる各ヒューズおよび読み出し用ＦＦに記憶されたデータと修復データの対応例を示す説明図である。図７に示すテーブルでは、ｎ＝４であり、セルブロック２２０の数が１５の場合を例に挙げている。たとえば、不良セルブロックが１番目のセルブロック２２０であれば、第１ヒューズ回路１０１と第２ヒューズ回路１０２とは実施例１と同様の値が設定され、第３ヒューズ回路１０６によって記憶されるデータは「０」に設定される。これにより、読み出し用ＦＦ１０５に記憶されたデータは「０００１」となる。
【００４６】
不良セルブロックが１５番目のセルブロック２２０であり、第２ヒューズ回路１０２に「０」が設定される場合には、第１ヒューズ回路１０１には「１１１１」が設定される。第３ヒューズ回路１０６には「０」が設定される。第２ヒューズ回路１０２に「１」が設定される場合には、第１ヒューズ回路１０１には「００００」が設定され、第３ヒューズ回路１０６には「１」が設定される。これにより、読み出し用ＦＦ１０５に記憶されたデータは「１１１１」となる。
【００４７】
図８は、実施例２にかかる修復データの設定例を示す説明図である。ここで、冗長メモリ２００−１と冗長メモリ２００−３では不良セルブロックがなく、冗長メモリ２００−２では１５番目のセルブロック２２０が不良であり、冗長メモリ２００−４では１２番目のセルブロック２２０が不良である場合を例に挙げる。冗長メモリ２００−２に与える修復データは「１１１１」であり、冗長メモリ２００−４に与える修復データは「１１００」である。不良セルブロックがある冗長メモリ２００の修復データのうちの１になるビットの数は「６」であり、不良セルブロックがある冗長メモリ２００の修復データのビット数／２は「４」である。
【００４８】
そのため、第２ヒューズ回路１０２には、「１」が設定される。第１ヒューズ回路１０１−１には、「００００」が設定される。第１ヒューズ回路１０１−２には、「００００」が設定され、第３ヒューズ回路１０６には、「１」が設定される。第１ヒューズ回路１０１−３には、「００００」が設定される。第１ヒューズ回路１０１−４には、「００１１」が設定される。冗長メモリ２００−１、冗長メモリ２００−３、冗長メモリ２００−４については、実施例１で示した設定例と同一であるため、詳細な説明を省略する。
【００４９】
冗長メモリ２００−２に対応する第１ヒューズ回路１０１−２には「００００」が設定され、第３ヒューズ回路１０６には、「１」が設定されるため、判定回路１０３−２の出力値は「１」である。そして、ＡＮＤ素子１１１−２の出力値は「１」となる。第１ヒューズ回路１０１−２によって記憶されたデータはＥＸＯＲ素子１１２−２〜１１５−２によって反転され、読み出し用ＦＦ１０５−２に記憶されるデータは「１１１１」となる。したがって、冗長メモリ２００−２に与えられる修復データは「１１１１」となる。
【００５０】
図９は、半導体試験装置が行う良否判定処理手順の一例を示す説明図である。ここでは、半導体試験装置は、複数の冗長メモリ２００と、実施例１または実施例２にかかるデータ出力装置と、を有する半導体記憶装置についての試験を行う場合の良否判定処理について説明する。
【００５１】
半導体試験装置は、半導体集積回路内の冗長メモリ２００の試験を行う（ステップＳ９０１）。ステップＳ９０１においては、すべてのヒューズは未切断である。半導体試験装置は、半導体集積回路内の冗長メモリ２００が良品であるか否かを判断する（ステップＳ９０２）。良品である場合（ステップＳ９０２：Ｙｅｓ）、半導体試験装置は、良品であることを出力し（ステップＳ９０９）、一連の処理を終了する。良品でない場合（ステップＳ９０２：Ｎｏ）、半導体試験装置は、修復可能か否かを判断する（ステップＳ９０３）。具体的には、不良セルがある冗長メモリ２００のすべてを該冗長メモリ２００が有する冗長セルブロック２２１によって修復可能であるか否かが判断される。
【００５２】
修復可能であると判定された場合（ステップＳ９０３：Ｙｅｓ）、半導体試験装置は、ヒューズを切断する（ステップＳ９０４）。修復が行われる冗長メモリ２００の修復データのビット数のうち、過半数のビットが１の場合、第２ヒューズ回路１０２の第２ヒューズが切断され、修復データを論理反転したデータに基づいて第１ヒューズ回路１０１の第１ヒューズが切断される。修復が行われる冗長メモリ２００の修復データのビット数のうち、過半数未満のビットが１の場合、第２ヒューズ回路１０２の第２ヒューズが切断されずに、修復データに基づいて第１ヒューズ回路１０１の第１ヒューズが切断される。
【００５３】
つぎに、半導体試験装置は、ヒューズ読み出し試験を行う（ステップＳ９０５）。具体的には、ステップＳ９０５では、各ヒューズの切断によって記憶されたデータが、所望のデータになっているか否かが判断される。そして、半導体記憶装置は、良品であるか否かを判断する（ステップＳ９０６）。良品である場合（ステップＳ９０６：Ｙｅｓ）、半導体試験装置は、冗長メモリ再試験を行い（ステップＳ９０７）、良品であるか否かを判断する（ステップＳ９０８）。ステップＳ９０７では、すでにヒューズが切断済みであるため、第１ヒューズ回路１０１に記憶されたデータまたは該データの反転データが修復データとして各冗長メモリ２００に出力される。各冗長メモリ２００は、複数のセルブロック２２０から、冗長セルブロック２２１に代替される一部のセルブロック２２０を修復データに応じて指定する。ステップＳ９０５およびステップＳ９０６では、ステップＳ９０７において再度冗長メモリの試験がされるため、省略してもよい。
【００５４】
修復可能でないと判定された場合（ステップＳ９０３：Ｎｏ）、良品でない場合（ステップＳ９０６：Ｎｏ）、または良品でない場合（ステップＳ９０８：Ｎｏ）、半導体試験装置は、不良品であることを出力し（ステップＳ９１０）、一連の処理を終了する。
【００５５】
ヒューズの切断の有無によってデータを記憶するヒューズ回路が複数ある場合、ヒューズ回路のそれぞれのデータの反転・非反転を指定するヒューズの数が増大する。これに対し、データの反転・非反転を指定するヒューズを複数のヒューズ回路で共通にすると、データの反転・非反転を指定するヒューズは増大しない。しかし、ヒューズ回路の出力先が冗長メモリの場合には問題がある。多くの冗長メモリで不良が検出される場合、不良が検出されたすべての冗長メモリを修復可能な場合のみヒューズを切断することになる。しかしながら、不良が検出されたすべての冗長メモリが修復可能である可能性は低いため、実際にヒューズを切断するのはごく一部の冗長メモリで不良が検出された場合に限られる。このとき、切断が必要なヒューズの数は過半数未満となるため、反転によってヒューズの切断数を低減することができない。ヒューズの切断に失敗すると、そのヒューズを有する装置は不良となる。そのため、ヒューズの切断数を低減できないと、ヒューズの切断に失敗する可能性が高くなり、歩留まりが低下する可能性がある。
【００５６】
本実施例１および実施例２に記載のデータ出力装置、および半導体装置によれば、出力先が複数あって、出力先ごとの第１ヒューズ回路の反転データを出力する場合、全ヒューズが非切断である第１ヒューズ回路については非反転データを出力する。これにより、全ヒューズの非切断で全ヒューズの切断と同一のデータを出力できる。したがって、ヒューズの切断数の低減を図ることができる。したがって、ヒューズの切断に失敗する可能性を低下させることができる。
【００５７】
さらに、データ出力装置、および半導体装置によれば、データの反転・非反転を指定する第２ヒューズ回路が複数の第１ヒューズ回路で共通であるため、第２ヒューズ回路が第１ヒューズ回路ごとに設けられる場合よりもヒューズの数を低減させることができる。これにより、ヒューズの切断数の低減を図ることができると共に、データ出力装置、および半導体装置の面積を小さくすることができる。
【００５８】
データの出力先としては、メモリが挙げられる。複数のセルブロックの数が２の乗数より１小さいメモリについては、該メモリに対応して第３ヒューズの切断の有無を記憶する第３ヒューズ回路が設けられる。データ出力装置、および半導体装置によれば、複数の第１ヒューズと第３ヒューズとのうち１以上のヒューズが切断されているか否かが判定され、全ヒューズが非切断である場合、第１ヒューズ回路に記憶されたデータを反転したデータが出力される。これにより、メモリへ出力させるデータがすべて１のビット列とすべて０のビット列とを区別させることができる。
【００５９】
上述した実施の形態に関し、さらに以下の付記を開示する。
【００６０】
（付記１）複数の出力先の各々にデータを出力するデータ出力装置において、
前記複数の出力先の各々に対応する第１ヒューズ回路であって、複数の第１ヒューズの各々の切断の有無を示すデータを記憶する第１ヒューズ回路と、
第２ヒューズの切断の有無を示すデータを記憶する第２ヒューズ回路と、
前記複数の出力先の各々に対応する判定回路であって、前記複数の第１ヒューズのうち１以上のヒューズが切断されているか否かを判定する判定回路と、
前記複数の出力先の各々に対応する反転回路であって、前記第２ヒューズ回路に記憶されたデータと前記判定回路による判定結果とに応じて、前記第１ヒューズ回路によって記憶されたデータを出力する第１状態と、前記第１ヒューズ回路によって記憶されたデータを反転したデータを出力する第２状態と、が切り替わる反転回路と、
を有することを特徴とするデータ出力装置。
【００６１】
（付記２）前記反転回路は、
前記第２ヒューズ回路に記憶されたデータが所定値であり、前記判定回路によって前記１以上のヒューズが切断されていると判定された場合、前記第２状態に切り替わり、
前記第２ヒューズ回路に記憶されたデータが前記所定値であり、前記判定回路によって前記１以上のヒューズが切断されていないと判定された場合、前記第１状態に切り替わり、
前記第２ヒューズ回路に記憶されたデータが前記所定値でなく、前記判定回路によって前記１以上のヒューズが切断されていると判定された場合、前記第１状態に切り替わり、
前記第２ヒューズ回路に記憶されたデータが前記所定値でなく、前記判定回路によって前記１以上の１ヒューズが切断されていないと判定された場合、前記第１状態に切り替わることを特徴とする付記１に記載のデータ出力装置。
【００６２】
（付記３）複数のセルブロックと、冗長セルブロックと、を各々が有する複数のメモリと、
前記複数のメモリの各々に対応する第１ヒューズ回路であって、複数の第１ヒューズの各々の切断の有無を示すデータを記憶する第１ヒューズ回路と、
第２ヒューズの切断の有無を示すデータを記憶する第２ヒューズ回路と、
前記複数のメモリの各々に対応する判定回路であって、前記複数の第１ヒューズのうち１以上の第１ヒューズが切断されているか否かを判定する判定回路と、
前記複数のメモリの各々に対応する反転回路であって、前記第２ヒューズ回路に記憶されたデータと前記判定回路による判定結果とに応じて、前記第１ヒューズ回路によって記憶されたデータを出力する第１状態と、前記第１ヒューズ回路によって記憶されたデータを反転したデータを出力する第２状態と、が切り替わる反転回路と、
を有することを特徴とする半導体装置。
【００６３】
（付記４）前記複数のメモリのうち、前記複数のセルブロックの数が２の乗数より１小さいメモリに対応する第３ヒューズ回路であって、第３ヒューズの切断の有無を記憶する第３ヒューズ回路を有し、
前記２の乗数より１小さいメモリに対応する前記判定回路は、
前記複数の第１ヒューズと前記第３ヒューズとのうち１以上のヒューズが切断されているか否かを判定し、
前記反転回路は、
前記第２ヒューズ回路に記憶されたデータと前記判定回路による判定結果とに応じて、前記第１状態と、前記第２状態と、が切り替わり、
前記複数のメモリの各々は、
前記複数のメモリの各々に対応する前記反転回路から出力されたデータによって、前記複数のセルブロックから前記冗長セルブロックに代替される一部のセルブロックを指定することを特徴とする付記３に記載の半導体装置。
【００６４】
（付記５）前記反転回路は、
前記第２ヒューズ回路に記憶されたデータが所定値であり、前記判定回路によって前記１以上のヒューズが切断されていると判定された場合、前記第２状態に切り替わり、
前記第２ヒューズ回路に記憶されたデータが前記所定値であり、前記判定回路によって前記１以上のヒューズが切断されていないと判定された場合、前記第１状態に切り替わり、
前記第２ヒューズ回路に記憶されたデータが前記所定値でなく、前記判定回路によって前記１以上のヒューズが切断されていると判定された場合、前記第１状態に切り替わり、
前記第２ヒューズ回路に記憶されたデータが前記所定値でなく、前記判定回路によって前記１以上の１ヒューズが切断されていないと判定された場合、前記第１状態に切り替わることを特徴とする付記３または４に記載の半導体装置。
【符号の説明】
【００６５】
１００，６００  データ出力装置
１０１−１〜１０１−４  第１ヒューズ回路
１０２  第２ヒューズ回路
１０３−１〜１０３−４  判定回路
１０４−１〜１０４−４  反転回路
１０５−１〜１０５−４  読み出し用ＦＦ
１０６  第３ヒューズ回路
１５０，６５０  半導体装置
２００−１〜２００−４  冗長メモリ
２２０  セルブロック
２２１  冗長セルブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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