(57)【要約】【課題】ウエハ検査時に必要なプローブピンを削減可能にした半導体装置を提供する。【解決手段】第１のデータを記憶する記憶素子と、データ読み出しの指示が入力されると、記憶素子から第１のデータを読み出して出力するデータ入出力制御部と、データ入出力制御部から出力される第１のデータを第１の端子に出力し、第１のデータを第１の端子に出力するとき、自装置の第２の端子と他の半導体装置の第１の端子とを接続するプローブカードを介して他の半導体装置から受信する第２のデータを保持し、その後、第２のデータを自装置の第１の端子に出力するデータラッチ部とを有する。【選択図】図３
2013108836.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２の端子と、
第１のデータを記憶する記憶素子と、
データ読み出しの指示が入力されると、前記記憶素子から前記第１のデータを読み出して出力するデータ入出力制御部と、
前記データ入出力制御部から出力される前記第１のデータを前記第１の端子に出力し、該第１のデータを前記第１の端子に出力するとき、前記第２の端子と他の半導体装置の前記第１の端子とを接続するプローブカードを介して該他の半導体装置から受信する第２のデータを保持し、その後、該第２のデータを前記第１の端子に出力するデータラッチ部と、
を有する半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記データラッチ部は、
前記データ入出力制御部および前記第１の端子と接続され、前記第１のデータを一時的に保持するための第１のラッチ回路と、
前記第１および第２の端子と接続され、前記第２のデータを一時的に保持するための第２のラッチ回路と、を有し、
前記第２のラッチ回路は、前記第１のラッチ回路が前記第１のデータを前記第１の端子に出力するとき、前記プローブカードおよび前記第２の端子を介して前記他の半導体装置から受信する前記第２のデータを保持し、前記第１のラッチ回路が前記第１のデータを前記第１の端子に出力した後、前記第２のデータを該第１の端子に出力する、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記データラッチ部は、
前記第２の端子と前記第２のラッチ回路とを接続する配線に設けられたスイッチと、
前記第１のラッチ回路に前記第１のデータが入力されると、前記第１のラッチ回路に前記第１のデータを出力させるとともに前記スイッチをオフからオンに切り替え、続いて、前記第２のラッチ回路に前記第２のデータを出力させるカウンタと、
をさらに有する半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第２のラッチ回路および前記スイッチがｍ個設けられ、
前記カウンタは、予め決められた順に前記第２のラッチ回路に前記第２のデータを出力させる際、整数ｊを１から（ｍ−１）まで１ずつ変化させる毎に、ｊ番目の前記第２のラッチ回路に前記第２のデータを出力させる制御信号を送信する処理と（ｊ＋１）番目の前記第２のラッチ回路に接続される前記スイッチにオフからオンに切り替える制御信号を送信する処理とを行った後、ｍ番目の前記第２のラッチ回路に前記第２のデータを出力させる制御信号を送信する、半導体装置。
【請求項５】
請求項３記載の半導体装置において、
複数の前記記憶素子を含むメモリセルアレイを有し、
前記第１のラッチ回路が読み出し対象となる前記第１のデータの数ｎに対応してｎ個設けられ、
前記第２のラッチ回路および前記スイッチが前記第１のラッチ回路の数ｎに対応してｎ個設けられ、
前記カウンタは、ｎ個の前記第１のラッチ回路に前記第１のデータが入力されると、整数ｋを１から（ｎ−１）まで１ずつ変化させる毎に、ｋ番目の前記第１のラッチ回路に前記第１のデータを出力させる制御信号を送信する処理とｋ番目の前記第２のラッチ回路に接続される前記スイッチにオフからオンに切り替える制御信号を送信する処理とを行った後、整数ｉを１からｎまで１ずつ変化させる毎にｉ番目の前記第２のラッチ回路に前記第２のデータを出力させる制御信号を送信する、半導体装置。
【請求項６】
請求項４記載の半導体装置において、
複数の前記記憶素子を含むメモリセルアレイを有し、
前記第１のラッチ回路が読み出し対象の前記第１のデータの数に対応してｎ個設けられ、
前記第２のラッチ回路および前記スイッチが１からｎまでの値毎にｍ個設けられ、
前記カウンタは、ｎ個の前記第１のラッチ回路に前記第１のデータが入力されると、整数ｋを１から（ｎ−１）まで１ずつ変化させる毎に、ｋ番目の前記第１のラッチ回路に前記第１のデータを出力させる制御信号を送信する処理とｋ番目のｍ個の前記第２のラッチ回路に接続される前記スイッチにオフからオンに切り替える制御信号を送信する処理とを行った後、整数ｉを１からｎまで１ずつ変化させる毎にｉ番目のｍ個の前記第２のラッチ回路に前記第２のデータを出力させる制御信号を送信する、半導体装置。
【請求項７】
第１の半導体装置に第１のデータを書き込み、前記第１の半導体装置とは異なる第２の半導体装置に第２のデータを書き込み、
前記第１および第２の半導体装置にデータ読み出しの指示を入力すると、前記第１の半導体装置は前記第１のデータを自装置の出力端子に出力し、前記第２の半導体装置は自装置の出力端子および前記プローブカードを介して前記第１の半導体装置に前記第２のデータを送信し、
前記第１の半導体装置は、前記第２の半導体装置から受信する前記第２のデータを保持した後、該第２のデータを自装置の前記出力端子に出力する、半導体装置の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその検査方法に関する。
【背景技術】
【０００２】
微細加工技術の進歩に伴い、ウエハ１枚に作製可能な半導体チップの数は年々増加している。ウエハから半導体チップを切り出す前に各半導体チップを検査するウエハ試験において、検査にかかる時間を短縮するには、同時に測定可能な半導体チップの数を増やすことが効果的である。
【０００３】
ウエハ試験時に、テスト用のデータをテスタからプローブカードを介して複数の半導体チップに同時に書き込む方法の一例が、特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−３４０８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
テスタは、特許文献１に開示された方法で複数の半導体チップに同時にデータを書き込むことができたとしても、書き込んだデータが正しく保存されていたか否かを検査する際、半導体チップ毎にデータの読み出しを行う必要がある。このことを、図１５および図１６を参照して説明する。
【０００６】
図１５は関連する複数の半導体装置に対してプローブカードを用いて検査を行う状態を示す模式図である。ここでは、説明を簡単にするために、検査対象の半導体チップがチップＥ〜Ｈの４つの場合とし、アドレス信号およびコマンドを入力するための入力パッドが各チップに４つ設けられ、データを読み出すための入出力パッドが各チップに１つ設けられている場合とする。
【０００７】
図１５に示すように、チップＥ〜Ｈを含むウエハ（不図示）がステージ（不図示）に搭載され、プローブカード２０１に設けられた複数のプローブピンがチップＥ〜Ｈに設けられた複数のパッドに接触している。プローブカード２０１の複数のプローブピンは複数の配線（不図示）を介してテスタ（不図示）と接続されている。
【０００８】
具体的には、チップＥ〜Ｈに設けられた入出力パッド２５１ｅ〜２５１ｈのそれぞれが、プローブカード２０１の４つの入出力（Ｉ／Ｏ）ピンのそれぞれと接触している。４つのＩ／Ｏピンのそれぞれはテスタと配線で接続されている。また、チップＥに設けられた入力パッド２６１ｅ〜２６１ｅのそれぞれが、プローブカード２０１の４つの入力ピンのそれぞれと接触している。チップＦ〜Ｈについても、チップＥと同様に、各チップの入力パッドがプローブカード２０１の入力ピンと接続されている。
【０００９】
データ書き込みの際のアドレス信号およびコマンド、ならびにデータ読み出しの際のコマンドについては、チップＥ〜Ｈに対して共通に供給することが可能である。そのため、図１５に示すように、プローブカード２０１に設けられたプリント配線を介して、入力パッド２６１ｅ〜２６１ｈが接続される。入力パッド２６２ｅ〜２６２ｈと入力パッド２６３ｅ〜２６３ｈのそれぞれについても、入力パッド２６１ｅ〜２６１ｈと同様に、プローブカード２０１内のプリント配線を介してチップ間で共通の役割の入力パッドが接続される。
【００１０】
次に、図１５に示した状態でチップＥおよびＦの検査を行う際の手順を、図１６を参照して簡単に説明する。ここでは、データの書き込みをチップ毎に行う場合で説明する。
【００１１】
図１６に示すように、テスタは、チップＥに電源供給を開始した後、プローブカード２０１および入力パッド２６１ｅ〜２６３ｅを介してチップＥにデータを書き込む。続いて、テスタはチップＥにデータを一定時間保持させた後（図１６に示す手順「ホールド」）、チップＥの入出力パッド２５１ｅおよびプローブカード２０１を介してチップＥからデータを読み出す。テスタは読み出したデータが書き込んだデータと一致するか否かを調べ、その結果を保存する。その後、テスタは、チップＦに対してチップＥと同様に、図１６に示すように検査を行う。
【００１２】
図１５および図１６を参照して説明したように、チップＥ〜Ｈに対してテスタからアドレス信号とコマンドを送信するための配線を共通化することで、テスタとプローブカード２０１とを接続する配線だけでなく、テスタ側の出力端子の数を削減可能となる。
【００１３】
一方、データ読み出しのためのＩ／ＯピンとＩ／Ｏピンをテスタに接続する配線との組み合わせは、同時に測定するチップＥ〜Ｈの数に合わせて４組必要となる。Ｉ／Ｏピンの本数に伴って、テスタ側の入力端子の数も４つ必要となる。テスタ側の入力端子およびプローブカード２０１のＩ／Ｏピンの本数を増やすことで、同時に測定可能なチップの数を増やすことも考えられる。しかし、テスタ側の入力端子を増やすとテスタが高価になり、また、プローブカード２０１に設けられるＩ／Ｏピンの本数には制限がある。
【００１４】
また、図１５および図１６では、チップＥ〜Ｈの各チップの入出力パッドの数が１つの場合で説明したが、Ｉ／Ｏピンの本数に制限があるので、各チップの入出力パッドの数が２、４、８、・・・と多くなるほど、同時に測定可能なチップの数が少なくなってしまう。同時に測定可能なチップの数を増やすには、１つのチップに必要なＩ／Ｏピンの本数を削減する必要がある。
【課題を解決するための手段】
【００１５】
本発明の半導体装置は、
第１および第２の端子と、
第１のデータを記憶する記憶素子と、
データ読み出しの指示が入力されると、前記記憶素子から前記第１のデータを読み出して出力するデータ入出力制御部と、
前記データ入出力制御部から出力される前記第１のデータを前記第１の端子に出力し、該第１のデータを前記第１の端子に出力するとき、前記第２の端子と他の半導体装置の前記第１の端子とを接続するプローブカードを介して該他の半導体装置から受信する第２のデータを保持し、その後、該第２のデータを前記第１の端子に出力するデータラッチ部と、を有する構成である。
【００１６】
本発明によれば、半導体装置が第１の端子を介して第１のデータを出力するとき、他の半導体装置からプローブカードを介して受信する第２のデータを保持し、その後、第２のデータを自装置の第１の端子から出力しているため、プローブカードに設けられた入出力ピン１本で少なくとも２つの半導体装置のデータをテスタに送信することが可能となる。
【００１７】
本発明の半導体装置の検査方法は、
第１の半導体装置に第１のデータを書き込み、前記第１の半導体装置とは異なる第２の半導体装置に第２のデータを書き込み、
前記第１および第２の半導体装置にデータ読み出しの指示を入力すると、前記第１の半導体装置は前記第１のデータを自装置の出力端子に出力し、前記第２の半導体装置は自装置の出力端子および前記プローブカードを介して前記第１の半導体装置に前記第２のデータを送信し、
前記第１の半導体装置は、前記第２の半導体装置から受信する前記第２のデータを保持した後、該第２のデータを自装置の前記出力端子に出力するものである。
【００１８】
本発明によれば、第１の半導体装置が出力端子を介して第１のデータを出力するとき、第２の半導体装置からプローブカードを介して受信する第２のデータを保持し、その後、第２のデータを自装置の出力端子から出力しているため、プローブカードに設けられた入出力ピン１本で少なくとも２つの半導体装置のデータをテスタに送信することが可能となる。
【発明の効果】
【００１９】
本発明によれば、ウエハ試験において、同時に測定可能な半導体チップの数を増やすことができ、検査にかかる時間を短縮できる。
【図面の簡単な説明】
【００２０】
【図１】第１の実施形態の半導体装置の一構成例を示すブロック図である。
【図２】第１の実施形態の半導体装置に設けられた複数のパッドの一部を模式的に示す平面図である。
【図３】図１に示したデータラッチ部の一構成例を示すブロック図である。
【図４】第１の実施形態における複数の半導体装置に対してプローブカードを用いて検査を行う状態を示す模式図である。
【図５】第１の実施形態の半導体装置の検査方法の手順の一例を示す図である。
【図６Ａ】第１の実施形態の複数の半導体装置に対する、データの書き込みから読み出しまでの手順を説明するための模式図である。
【図６Ｂ】第１の実施形態の複数の半導体装置に対する、データの書き込みから読み出しまでの手順を説明するための模式図である。
【図６Ｃ】第１の実施形態の複数の半導体装置に対する、データの書き込みから読み出しまでの手順を説明するための模式図である。
【図７】第１の実施形態におけるデータラッチ部の別の構成例を示すブロック図である。
【図８】図４に示したプローブカードとは異なるプローブカードを用いて、第１の実施形態における複数の半導体装置の検査を行う状態を示す模式図である。
【図９】第１の実施形態における複数の半導体装置の測定手順を示すタイミングチャートである。
【図１０】第２の実施形態の半導体装置に設けられた複数のパッドの一部を模式的に示す平面図である。
【図１１】第２の実施形態におけるデータラッチ部の一構成例を示すブロック図である。
【図１２】第２の実施形態における複数の半導体装置に対してプローブカードを用いて検査を行う状態を示す模式図である。
【図１３】第２の実施形態の複数の半導体装置からのデータの読み出し方法を説明するための模式図である。
【図１４】第２の実施形態における複数の半導体装置の測定手順を示すタイミングチャートである。
【図１５】関連する複数の半導体装置に対してプローブカードを用いて検査を行う状態を示す模式図である。
【図１６】関連する複数の半導体装置の検査方法の手順の一例を示す図である。
【発明を実施するための形態】
【００２１】
本発明の半導体装置およびその検査方法の実施形態を説明する。以下の実施形態では、半導体装置がＤＲＡＭ（Dynamic Random Access Memory）の場合で説明するが、半導体装置は、ＤＲＡＭに限らず他のメモリデバイスであってもよい。
【００２２】
（第１の実施形態）
本実施形態の半導体装置の構成を説明する。図１は本実施形態の半導体装置の一構成例を示すブロック図である。
【００２３】
図１に示すように、半導体装置１０は、複数のメモリ素子を含むメモリセルアレイ２１と、アドレス信号にしたがって制御対象のメモリ素子を特定するロウデコーダ２２およびカラムデコーダ２３と、メモリ素子に蓄積された情報に対応する信号を増幅するセンスアンプ２４と、メモリセルアレイ２１へのデータの書き込みおよびメモリセルアレイ２１からデータの読み出しを制御するデータ入出力制御部２５と、テストモード時に動作するデータラッチ部２６と、信号およびデータを入出力するための端子となる複数のパッドとを有する。
【００２４】
半導体装置１０には、複数のパッドとして、テスタからアドレス信号を受信するための複数の入力パッドを含むアドレス入力端子群３１と、テスタからコマンドを受信するための複数の入力パッドを含むコマンド入力端子群３２と、テスタとデータを送受信するための複数の入出力パッドを含むデータ入出力端子群３３とが設けられている。
【００２５】
アドレス入力端子群３１は、電源電圧（ＶＤＤ）、接地電位（ＶＳＳ）およびクロック信号をテスタから半導体装置１０に供給するための入力パッドを有する。なお、コマンド入力端子群３２およびデータ入出力端子群３３のうち、少なくともいずれかにＶＤＤおよびＶＳＳをテスタから供給するための入力パッドが設けられていてもよい。
【００２６】
以下では、チップＡ〜Ｄが本実施形態の半導体装置１０に相当し、チップＡ〜Ｄは同様な構成であるものとする。
【００２７】
図２はチップＡに設けられた複数のパッドの一部を模式的に示す平面図である。図２に示す入力パッド４１ａ〜４４ａはアドレス入力端子群３１またはコマンド入力端子群３２に属するパッドである。入出力パッド５１ａはデータ入出力端子群３３に属するパッドである。本実施形態では、説明を簡単にするために、データ入出力端子群３３に設けられた入出力パッドが１つの場合とする。図２に示す入力パッド４１ａ〜４４ａは、アドレス入力端子群３１またはコマンド入力端子群３２に属する入力パッドの一部であり、他の入力パッドを図に示すことを省略している。
【００２８】
次に、チップＡ〜Ｄのそれぞれに設けられたデータラッチ部２６の構成を説明する。ここでは、チップＡのデータラッチ部２６の場合で説明する。図３は図１に示したデータラッチ部の一構成例を示すブロック図である。
【００２９】
図３に示すように、データラッチ部２６は、自チップのメモリセルアレイ２１内のメモリ素子から読み出されるデータを保持するラッチ回路６１ａと、隣り合うチップＢから読み出されるデータを保持するラッチ回路７１ｂと、ラッチ回路６１ａ、７１ｂのそれぞれに対して、保持されたデータの出力タイミングを指示するためのカウンタ信号を生成するカウンタ８１と、を有する。
【００３０】
ラッチ回路６１ａは、入力端子がデータ入出力制御部２５と接続され、出力端子が入出力パッド５１ａに接続されている。ラッチ回路６１ａの制御端子がカウンタ８１の出力端子と接続されている。ラッチ回路６１ａは、データ入出力制御部２５から受信するデータを保持し、カウンタ８１から制御端子を介してカウンタ信号を受信すると、保持しているデータを入出力パッド５１ａに出力する。
【００３１】
ラッチ回路７１ｂは、入力端子がスイッチ９１ｂを介して入力パッド４４ａと接続され、出力端子が入出力パッド５１ａに接続されている。本実施形態では、スイッチ９１ｂはＮｃｈ−ＭＯＳ（Metal Oxide Semiconductor）トランジスタであるが、Ｎｃｈ−ＭＯＳトランジスタに限定されず、オンおよびオフの切り替え可能なスイッチであればよい。スイッチ９１ｂのゲート電極およびラッチ回路７１ｂの制御端子がカウンタ８１の出力端子と接続されている。ラッチ回路７１ｂは、入力パッド４４ａからスイッチ９１ｂを介して受信するデータを保持し、カウンタ８１から制御端子を介してカウンタ信号を受信すると、保持しているデータを入出力パッド５１ａに出力する。
【００３２】
カウンタ８１は、テスタからコマンド入力端子３２を介してデータ読み出しの指示が入力されると、クロック信号にしたがってカウンタ０→１の順に、カウンタ信号＜０＞およびカウンタ信号＜１＞を生成してバスを介して出力する。具体的には、カウンタ８１は、データ読み出しの指示が入力されると、ラッチ回路６１ａの制御端子とスイッチ９１ｂのゲート電極にカウンタ信号＜０＞を送信し、続いて、ラッチ回路７１ｂの制御端子にカウンタ信号＜１＞を送信する。これらのカウンタ信号はラッチ回路６１ａ、７１ｂおよびスイッチ９１ｂの制御信号としての役目を果たす。
【００３３】
次に、本実施形態の半導体装置１０の検査方法のうち、データ読み出し方法を説明する。
【００３４】
図４はチップＡ〜Ｄに対してプローブカードを用いて検査を行う状態を示す模式図である。チップＢ〜Ｄの各パッドに、図２に示したチップＡの各パッドに対応して同様な符号を付しているが、符号に添付されるアルファベットがチップ毎に異なるようにしている。図４に示すプローブカード１０１について、図１５に示したプローブカード２０１と異なる点について説明し、同様な構成についての説明を省略する。
【００３５】
図４に示すプローブカード１０１には、隣り合う２つのチップのうち、一方のチップの入力パッドと他方のチップの入出力パッドとを電気的に接続するための、プローブピンおよびプリント配線が設けられている。本実施形態では、図４に示すように、チップＢの入出力パッド５１ｂがチップＡの入力パッド４４ａとプローブカード１０１のプローブピンおよびプリント配線を介して接続される。チップＤの入出力パッド５１ｄがチップＣの入力パッド４４ｃとプローブカード１０１のプローブピンおよびプリント配線を介して接続される。
【００３６】
チップＡの入力パッド４１ａ〜４３ａ、チップＢの入力パッド４１ｂ〜４３ｂ、チップＣの入力パッド４１ｃ〜４３ｃおよびチップＤの入力パッド４１ｄ〜４３ｄのそれぞれはプローブカード１０１および配線（不図示）を介してテスタ（不図示）と接続される。チップＡおよびＣの入出力パッド５１ａ、５１ｃのそれぞれはプローブカード１０１および配線（不図示）を介してテスタ（不図示）と接続される。
【００３７】
ここでは、検査対象の半導体装置１０がチップＡおよびＢの場合を説明し、チップＣおよびＤの場合の説明を省略する。
【００３８】
図５はチップＡおよびＢの検査方法の手順の一例を示す図である。図６Ａから図６Ｃは、チップＡおよびＢに対する、データの書き込みからデータの読み出しまでの手順を説明するための模式図である。図６Ｂおよび図６Ｃでは、テスト用のデータを符号ｄ１で示す。
【００３９】
図５に示すように、テスタがチップＡおよびＢに、ＶＤＤ、ＶＳＳおよびクロック信号の供給を開始する。続いて、チップＡおよびＢのデータ入出力制御部２５は、テスタからテストモードのコマンドが入力されると、データラッチ部２６を起動し、メモリセルアレイ２１から受信するデータの出力経路として、データ入出力端子群３３と直接に接続される出力経路から、データラッチ部２６を介してデータ入出力端子群３３と接続される出力経路に切り替える。
【００４０】
そして、図５に示すように、テスタがチップＡおよびＢにテスト用のデータを書き込む。その際、図６Ａに示すように、テスタはアドレス入力端子群３１の入力パッドを介してチップＡおよびＢにデータを入力する。チップＡおよびＢはテスタから受信したデータをメモリセルアレイ２１のメモリ素子に書き込む。
【００４１】
なお、テストモードでは、データ入出力端子群３３の入出力パッドを用いなくても、上述のように、アドレス入力端子群３１の入力パッドを用いてデータの書き込みを行うことが可能である。テストモードにおけるデータ書き込み方法については、アドレス入力端子群３１の入力パッドを用いる方法は一例であり、この方法に限られない。
【００４２】
データ書き込み終了後、テスタはチップＡおよびＢにデータを一定時間保持させた後（図５に示す手順「ホールド」）、データ読み出しを指示する旨のデータ読み出し信号を、チップＡおよびＢのコマンド入力端子３２の入力パッド（不図示）に送信する。チップＡおよびＢのそれぞれのデータ入出力制御部２５は、テスタからコマンド入力端子３２を介してデータ読み出し信号を受信すると、メモリ素子からデータを読み出してデータラッチ部２６のラッチ回路６１ａに送信する。チップＡおよびＢのそれぞれのラッチ回路６１ａは、データ入出力制御部２５からデータを受信すると、そのデータを保持する。
【００４３】
一方、チップＡおよびＢのカウンタ８１は、データ読み出し信号をコマンド入力端子群３２から受信すると、クロック信号にしたがってカウントし、カウンタ０のタイミングで、ラッチ回路６１ａの制御端子とスイッチ９１ｂのゲート電極にカウンタ信号＜０＞を送信する。チップＡのラッチ回路６１ａは、制御端子にカウンタ信号＜０＞が入力されると、図６Ｂに示すように、保持しているデータを入出力パッド５１ａを介してテスタに出力する。また、チップＢのラッチ回路６１ａは、制御端子にカウンタ信号＜０＞が入力されると、図６Ｂに示すように、保持しているデータを入出力パッド５１ｂおよびプローブカード１０１を介してチップＡの入力パッド４４ａに出力する。
【００４４】
チップＡのスイッチ９１ｂはゲート電極にカウンタ信号＜０＞が入力されると、オフからオンに切り替わり、チップＢから出力されたデータがチップＡのラッチ回路７１ｂに入力される。チップＡのラッチ回路７１ｂは、チップＢのデータが入力されると、そのデータを保持する。続いて、チップＡのカウンタ８１はカウンタ１のタイミングでラッチ回路７１ｂの制御端子にカウンタ信号＜１＞を送信する。チップＡのラッチ回路７１ｂは、制御端子にカウンタ信号＜１＞が入力されると、図６Ｃに示すように、保持しているデータを入出力パッド５１ａを介してテスタに出力する。
【００４５】
なお、チップＢにおいても、カウンタ１のタイミングでラッチ回路７１ｂが不定データを入出力パッド５１ｂに出力するが、不定データの電位が入出力パッド５１ｂに印加されるだけである。
【００４６】
上述のようにして、テスタは、チップＡおよびＢに対してデータ読み出しを指示した後、クロック信号のカウントにしたがって、チップＡのデータとチップＢのデータを順次、チップＡの入出力パッド５１ａから受信することが可能となる。チップＣおよびＤについても、チップＡおよびＢと同様に、テスタは、チップＣのデータとチップＤのデータを順次、チップＣの入出力パッド５１ｃから受信することが可能となる。
【００４７】
図４に示すプローブカード１０１を、図１５に示したプローブカード２０１と比べると、同じチップ数で、データの読み出しに必要なＩ／Ｏピンの本数が１／２で済むことがわかる。つまり、同時に測定可能なチップの数を２倍にできる。本実施形態では、本数に制限のあるＩ／Ｏピンに対して、同時に測定可能な半導体装置の数を増やすことが可能となる。その結果、検査にかかる時間を短縮することができ、検査にかかるコストを削減できる。
【００４８】
また、図５に示した手順を、図１６に示した手順と比較してみる。図１６では、チップＥおよびＦに対して、データの書き込みと読み出しをチップ毎に行っているのに対し、図５では、チップＡおよびＢに対してデータの書き込みを同時に行った後、チップＡに接触させたＩ／Ｏピンを介して、チップＡおよびＢのデータを順に読み出している。そのため、本実施形態では、図１６に示した手順に比べて、検査にかかる時間を短縮することができる。
【００４９】
なお、図１６に示した手順において、特許文献１に開示された方法を用いて、複数の半導体装置に同時にデータを書き込んだとしても、データの読み出しはチップ毎に行わなければならないため、Ｉ／Ｏピンの本数に制限があると、同時測定可能なチップの数も制限されてしまうことになる。
【００５０】
なお、チップＡおよびＢのデータをチップＡの入出力パッドから出力し、チップＣおよびＤのデータをチップＣの入出力パッドから出力することで、同時測定対象のチップ数を変えずに、データの読み出しに必要なＩ／Ｏピンの本数を１／２に削減する場合を説明したが、Ｉ／Ｏピンの削減方法はこの場合に限らない。以下に、同時測定対象のチップ数を変えずに、データの読み出しに必要なＩ／Ｏピンの本数を１／４に削減する場合を説明する。
【００５１】
図７はチップＡからチップＤのデータをチップＡから出力する場合のデータラッチ部の一構成例を示すブロック図である。
【００５２】
図７に示すデータラッチ部２６は、図３に示した構成に比べて、チップＣから読み出されるデータを保持するラッチ回路７１ｃと、チップＤから読み出されるデータを保持するラッチ回路７１ｄと、をさらに有する。
【００５３】
ラッチ回路７１ｃは、入力端子がスイッチ９１ｃを介して入力パッド４４ａと接続され、出力端子が入出力パッド５１ａに接続されている。スイッチ９１ｃのゲート電極およびラッチ回路７１ｃの制御端子がカウンタ８１の出力端子と接続されている。ラッチ回路７１ｄは、入力端子がスイッチ９１ｄを介して入力パッド４４ａと接続され、出力端子が入出力パッド５１ａに接続されている。スイッチ９１ｄのゲート電極およびラッチ回路７１ｄの制御端子がカウンタ８１の出力端子と接続されている。
【００５４】
図７では、スイッチ９１ｃ〜９１ｄはＮｃｈ−ＭＯＳトランジスタであるが、スイッチ９１ｂと同様に、Ｎｃｈ−ＭＯＳトランジスタに限定されず、オンおよびオフの切り替え可能なスイッチであればよい。
【００５５】
カウンタ８１は、テスタからコマンド入力端子３２を介してデータ読み出し信号を受信すると、クロック信号にしたがってカウンタ０→１→２→３の順に、カウンタ信号＜０＞〜＜３＞を生成してバスを介して出力する。
【００５６】
図８は、図７に示したデータラッチ部２６を有するチップＡ〜Ｄに対してプローブカードを用いて検査を行う状態を示す模式図である。
【００５７】
図８に示すプローブカード１０３では、図４に示したプローブカード１０１と同様に、チップＢの入出力パッド５１ｂがチップＡの入力パッド４４ａとプローブピンおよびプリント配線を介して接続され、チップＤの入出力パッド５１ｄがチップＣの入力パッド４４ｃとプローブピンおよびプリント配線を介して接続される。プローブカード１０１ではチップＣの入出力パッド５１ｃがＩ／Ｏピンを介してテスタと接続されるが、プローブカード１０３では、図８に示すように、チップＣの入出力パッド５１ｃはプローブピンおよびプリント配線を介してチップＢの入力パッド４４ｂと接続される。
【００５８】
次に、図７に示したデータラッチ部を有するチップＡ〜Ｄについて図８に示した状態で、データを読み出す手順を説明する。図９はチップＡからチップＤのそれぞれのデータの測定手順を示すタイミングチャートである。図９では、テスト用データの符号をｄ１としている。
【００５９】
テスタが、図６Ａを参照して説明した方法と同様にしてデータ書き込みを行い、チップＡ〜Ｄにデータを一定時間保持させた後、データ読み出し信号を、チップＡ〜Ｄのコマンド入力端子３２の入力パッド（不図示）に送信する。チップＡ〜Ｄのそれぞれのデータ入出力制御部２５は、テスタからデータ読み出し信号を受信すると、メモリ素子からデータを読み出してデータラッチ部２６のラッチ回路６１ａに送信する。チップＡ〜Ｄのそれぞれのラッチ回路６１ａは、データ入出力制御部２５からデータを受信すると、そのデータを保持する。
【００６０】
チップＡ〜Ｄのカウンタ８１は、データ読み出し信号をコマンド入力端子群３２から受信すると、クロック信号にしたがってカウントし、カウンタ０のタイミングで、ラッチ回路６１ａの制御端子とスイッチ９１ｂのゲート電極にカウンタ信号＜０＞を送信する。チップＡのラッチ回路６１ａは、制御端子にカウンタ信号＜０＞が入力されると、保持しているデータを入出力パッド５１ａを介してテスタに出力する。
【００６１】
また、チップＢのラッチ回路６１ａは、制御端子にカウンタ信号＜０＞が入力されると、保持しているデータを入出力パッド５１ｂおよびプローブカード１０３を介してチップＡの入力パッド４４ａに送信する。チップＣのラッチ回路６１ａは、制御端子にカウンタ信号＜０＞が入力されると、保持しているデータを入出力パッド５１ｃおよびプローブカード１０３を介してチップＢの入力パッド４４ｂに送信する。チップＤのラッチ回路６１ａは、制御端子にカウンタ信号＜０＞が入力されると、保持しているデータを入出力パッド５１ｄおよびプローブカード１０３を介してチップＣの入力パッド４４ｃに送信する。
【００６２】
チップＡ〜Ｄのスイッチ９１ｂはゲート電極にカウンタ信号＜０＞が入力されると、オフからオンに切り替わり、隣りのチップから出力されたデータが自チップのラッチ回路７１ｂに入力される。チップＡ〜Ｃのそれぞれのラッチ回路７１ｂがチップＢ〜Ｄのそれぞれから出力されたデータを保持する。続いて、チップＡ〜Ｄのカウンタ８１はカウンタ１のタイミングでラッチ回路７１ｂの制御端子とスイッチ９１ｃのゲート電極にカウンタ信号＜１＞を送信する。
【００６３】
チップＡのラッチ回路７１ｂは、制御端子にカウンタ信号＜１＞が入力されると、保持しているデータ（チップＢのデータ）を入出力パッド５１ａを介してテスタに出力する。チップＢのラッチ回路７１ｂは、制御端子にカウンタ信号＜１＞が入力されると、保持しているデータ（チップＣのデータ）を入出力パッド５１ｂおよびプローブカード１０３を介してチップＡの入力パッド４４ａに送信する。チップＣのラッチ回路７１ｂは、制御端子にカウンタ信号＜１＞が入力されると、保持しているデータ（チップＤのデータ）を入出力パッド５１ｃおよびプローブカード１０３を介してチップＢの入力パッド４４ｂに送信する。
【００６４】
その後、チップＡ〜Ｄのカウンタ８１が、クロック信号にしたがってカウントし、カウンタ２のタイミングでカウンタ信号＜２＞を出力し、カウンタ３のタイミングでカウンタ信号＜３＞を出力すると、図９に示すように、チップＣおよびＤのそれぞれのデータが順に隣りのチップに転送された後、チップＡの入出力パッド５１ａからテスタに送信される。その結果、テスタ側では、チップＡ〜Ｄのそれぞれのデータを順に読み出すバーストリードを行うことが可能となる。
【００６５】
同時測定の対象となるチップの数が３つ以上であっても、チップの数をｍとすると、上述の構成において、カウンタが、クロック信号にしたがって、整数ｊを１から（ｍ−１）まで１ずつ変化させる毎に、ｊ番目のラッチ回路７１に制御信号を送信し、（ｊ＋１）番目のスイッチ９１のゲート電極に制御信号を送信した後、ｍ番目のラッチ回路７１に制御信号を送信することで、各チップのデータを順にチップＡからテスタに出力することが可能となる。
【００６６】
本実施形態では、同時測定の対象となるチップの数が２つと４つの場合を説明したが、チップの数が３つであっても、５つ以上であっても、上述した方法で、複数のチップのデータをテスタにバーストリードさせることが可能である。
【００６７】
（第２の実施形態）
第１の実施形態では、複数の半導体装置のそれぞれから１ビットのデータを読み出す場合を説明したが、本実施形態は、複数の半導体装置のそれぞれから複数のビットのデータを順に読み出すバーストリードを可能にしたものである。
【００６８】
本実施形態の半導体装置は、図１に示した半導体装置１０と一部を除いて同様な構成であるため、本実施形態では、第１の実施形態と同様な構成についての詳細な説明を省略し、第１の実施形態と異なる点を詳しく説明する。以下では、チップＡ〜Ｄが本実施形態の半導体装置に相当し、チップＡ〜Ｄは同様な構成であるものとする。
【００６９】
図１０はチップＡに設けられた複数のパッドの一部を模式的に示す平面図である。図２に示す入力パッド４１ａ〜４４ａはアドレス入力端子群３１またはコマンド入力端子群３２に属するパッドである。入出力パッド５１ａ、５２ａはデータ入出力端子群３３に属するパッドである。本実施形態では、説明を簡単にするために、データ入出力端子群３３に設けられた入出力パッドが２つの場合とする。図１０に示す入力パッド４１ａ〜４４ａは、アドレス入力端子群３１またはコマンド入力端子群３２に属する入力パッドの一部であり、他の入力パッドを図に示すことを省略している。
【００７０】
次に、チップＡ〜Ｄのそれぞれに設けられたデータラッチ部２６の構成を説明する。ここでは、チップＡのデータラッチ部２６の場合で説明する。図１１は、チップＡに設けられたデータラッチ部の一構成例を示すブロック図である。
【００７１】
図１１に示すように、データラッチ部２６は、自チップのメモリセルアレイ２１内のメモリ素子から読み出されるデータを保持するラッチ回路６１ａ〜６４ａと、隣り合うチップＢから読み出されるデータを保持するラッチ回路７１ｂ〜７４ｂと、カウンタ８１と、を有する。
【００７２】
ラッチ回路６１ａ〜６４ａは、入力端子がデータ入出力制御部２５と接続され、出力端子が入出力パッド５１ａに接続されている。ラッチ回路６１ａ〜６４ａの制御端子がカウンタ８１の出力端子と接続されている。ラッチ回路６１ａ〜６４ａは、データ入出力制御部２５から受信するデータを保持し、カウンタ８１から制御端子を介してカウンタ信号を受信すると、保持しているデータを入出力パッド５１ａに出力する。
【００７３】
ラッチ回路７１ｂ〜７４ｂは、入力端子がスイッチ９１ｂ〜９４ｂを介して入力パッド４３ａと接続され、出力端子が入出力パッド５１ａに接続されている。スイッチ９１ｂ〜９４ｂのゲート電極およびラッチ回路７１ｂ〜７４ｂの制御端子がカウンタ８１の出力端子と接続されている。ラッチ回路７１ｂ〜７４ｂは、入力パッド４３ａからスイッチ９１ｂ〜９４ｂを介して受信するデータを保持し、カウンタ８１から制御端子を介してカウンタ信号を受信すると、保持しているデータを入出力パッド５１ａに出力する。
【００７４】
本実施形態では、スイッチ９２ｂ〜９４ｂはＮｃｈ−ＭＯＳトランジスタであるが、スイッチ９１ｂと同様に、Ｎｃｈ−ＭＯＳトランジスタに限定されず、オンおよびオフの切り替え可能なスイッチであればよい。
【００７５】
カウンタ８１は、テスタからコマンド入力端子３２を介してデータ読み出し信号を受信すると、クロック信号にしたがってカウンタ０〜７までカウントする毎に、カウンタ信号＜０＞〜＜７＞を順に生成してバスを介して出力する。
【００７６】
なお、入出力パッド５２ａおよび入力パッド４４ａにも、図１１に示したラッチ回路６１ａ〜６４ａ、７１ｂ〜７４ｂおよびスイッチ９１ｂ〜９４ｂと同様な構成が接続されているが、その詳細な説明を省略する。
【００７７】
次に、チップＡ〜Ｄに対する検査方法のうち、データ読み出し方法を説明する。図１２はチップＡ〜Ｄに対してプローブカードを用いて検査を行う状態を示す模式図である。
【００７８】
図１２に示すプローブカード１０５には、隣り合う２つのチップのうち、一方のチップの２つの入力パッドと他方のチップの２つの入出力パッドとを電気的に接続するための、プローブピンおよびプリント配線が設けられている。本実施形態では、図１２に示すように、チップＢの入出力パッド５１ｂ、５２ｂがチップＡの入力パッド４３ａ、４４ａとプローブカード１０５のプローブピンおよびプリント配線を介して接続される。チップＤの入出力パッド５１ｄ、５２ｄがチップＣの入力パッド４３ｃ、４４ｃとプローブカード１０５のプローブピンおよびプリント配線を介して接続される。
【００７９】
チップＡの入力パッド４１ａ〜４２ａ、チップＢの入力パッド４１ｂ〜４２ｂ、チップＣの入力パッド４１ｃ〜４２ｃおよびチップＤの入力パッド４１ｄ〜４２ｄのそれぞれはプローブカード１０５および配線（不図示）を介してテスタ（不図示）と接続される。本実施形態では、テスタからプローブカード１０５の２つの入力ピンを介して各チップにアドレス信号およびコマンドが入力され、テスト用のデータが書き込まれる。チップＡの入出力パッド５１ａ、５２ａとチップＣの入出力パッド５１ｃ、５２ｃのそれぞれはプローブカード１０５および配線（不図示）を介してテスタ（不図示）と接続される。
【００８０】
ここでは、検査対象の半導体装置がチップＡおよびＢの場合を説明し、チップＣおよびＤの場合の説明を省略する。
【００８１】
図１３は、チップＡおよびＢのそれぞれのデータの読み出し方法を説明するための模式図である。図１４はチップＡおよびＢのそれぞれのデータの測定手順を示すタイミングチャートである。図１４では、テスト用データが４×２ビットであり、１つの入出力パッドから出力される４ビットのデータの符号をｄ１〜ｄ４としている。
【００８２】
はじめに、第１の実施形態において図５を参照して説明した手順と同様にして、テスタがチップＡおよびＢに対して電源供給開始からデータ書き込みまでを行う。チップＡのアドレス入力端子群３１に属する入力パッドを介して、テスタからデータｄ１〜ｄ４がチップＡに書き込まれ、チップＢのアドレス入力端子群３１に属する入力パッドを介して、テスタからデータｄ１〜ｄ４がチップＢに書き込まれる。
【００８３】
データ書き込みを行った後、テスタはチップＡおよびＢにデータを一定時間保持させ、続いて、データ読み出し信号をチップＡおよびＢのコマンド入力端子３２の入力パッド（不図示）に送信する。チップＡおよびＢのそれぞれのデータ入出力制御部２５は、テスタからコマンド入力端子３２を介してデータ読み出し信号を受信すると、メモリ素子からデータｄ１〜ｄ４を読み出してデータラッチ部２６のラッチ回路６１ａ〜６４ａに送信する。チップＡおよびＢのそれぞれのラッチ回路６１ａ〜６４ａは、データ入出力制御部２５からデータｄ１〜ｄ４を受信すると、そのデータｄ１〜ｄ４を保持する。
【００８４】
一方、チップＡおよびＢのカウンタ８１は、テスタからデータ読み出し信号を受信すると、クロック信号にしたがってカウントし、カウンタ０のタイミングで、ラッチ回路６１ａの制御端子とスイッチ９１ｂのゲート電極にカウンタ信号＜０＞を送信する。チップＡのラッチ回路６１ａは、制御端子にカウンタ信号＜０＞が入力されると、図１３に示すように、保持しているデータｄ１を入出力パッド５１ａを介してテスタに出力する。その際、入出力パッド５２ａからも、入出力パッド５１aと同様に、データｄ１がテスタに送信される。
【００８５】
チップＢのラッチ回路６１ａは、制御端子にカウンタ信号＜０＞が入力されると、図１３に示すように、保持しているデータｄ１を入出力パッド５１ｂおよびプローブカード１０５を介してチップＡの入力パッド４３ａに出力する。その際、チップＡの入力パッド４４ａにも、チップＢの入出力パッド５２ｂからデータｄ１が入力される。
【００８６】
チップＡのスイッチ９１ｂはゲート電極にカウンタ信号＜０＞が入力されると、オフからオンに切り替わり、チップＢから出力されたデータｄ１がチップＡのラッチ回路７１ｂに入力される。チップＡのラッチ回路７１ｂは、チップＢのデータｄ１が入力されると、そのデータｄ１を保持する。
【００８７】
続いて、チップＡおよびＢのカウンタ８１はカウンタ１のタイミングでラッチ回路６２ｂの制御端子にカウンタ信号＜１＞を送信する。チップＡのラッチ回路７２ｂは、制御端子にカウンタ信号＜１＞が入力されると、保持しているデータｄ２を入出力パッド５１ａを介してテスタに出力する。その際、入出力パッド５２ａからも、入出力パッド５１aと同様に、データｄ２がテスタに送信される。
【００８８】
その後、チップＡおよびＢのカウンタ８１がクロック信号にしたがってカウントする毎にカウンタ信号＜２＞〜＜３＞を順に出力すると、チップＡの入出力パッド５１ａ、５２ａのそれぞれを介して、ラッチ回路６３ａ、６４ａからチップＡのデータｄ３、ｄ４が順にテスタに出力される。その際、チップＡのラッチ回路７３ｂ、７４ｂは、チップＢから受信するデータｄ３、ｄ４を保存する。
【００８９】
続いて、チップＡおよびＢのカウンタ８１がクロック信号にしたがってカウントする毎にカウンタ信号＜４＞〜＜７＞を順に出力すると、チップＡの入出力パッド５１ａ、５２ａのそれぞれを介して、ラッチ回路７１ｂ〜７４ｂからチップＢのデータｄ１〜ｄ４が順にテスタに出力される。
【００９０】
図１４は、チップＡの入出力パッド５１ａ、５２ａのそれぞれから、チップＡのデータｄ１〜ｄ４が順にテスタに出力された後、チップＢのデータｄ１〜ｄ４が順にテスタに出力される様子を示す。
【００９１】
なお、チップＢにおいても、カウンタ８１がカウンタ信号＜４＞〜＜７＞を出力するタイミングで、チップＢのラッチ回路７１ｂ〜７４ｂから不定データが入出力パッド５１ｂ、５２ｂに出力されるが、不定データの電位が入出力パッド５１ｂ、５２ｂに印加されるだけである。
【００９２】
各チップで同時測定の対象となるデータの数が２つ以上であっても、そのデータの数をｎとすると、上述した構成において、カウンタが、クロック信号にしたがって、整数ｋを１から（ｎ−１）まで１ずつ変化させる毎に、ｋ番目のラッチ回路６１に制御信号を送信し、ｋ番目のスイッチのゲート電極に制御信号を送信した後、整数ｉを１からｎまで１ずつ変化させる毎にｉ番目のラッチ回路７１に制御信号を送信することで、各チップの複数のデータを順にチップＡからテスタに出力することが可能となる。
【００９３】
本実施形態では、テスタは、チップＡおよびＢに対してデータ読み出しを指示した後、クロック信号のカウントにしたがって、チップＡのデータｄ１〜ｄ４とチップＢのデータｄ１〜ｄ４を順次、チップＡの入出力パッド５１ａ、５２ａから受信することが可能となる。チップＣおよびＤについても、チップＡおよびＢと同様に、テスタは、チップＣのデータｄ１〜ｄ４とチップＤのデータｄ１〜ｄ４を順次、チップＣの入出力パッド５１ｃ、５２ｃから受信することが可能となる。
【００９４】
本実施形態では、複数の半導体装置のそれぞれから複数のビットのデータを順に読み出すバーストリードを行う場合であっても、同時に測定可能な半導体装置の数を増やすことができる。
【００９５】
なお、本実施形態では、テスタが２つのチップのそれぞれから複数のデータをバーストリードする場合を説明したが、バーストリードの対象となるチップの数が３つ以上であってもよい。
【００９６】
例えば、バーストリードの対象となるチップの数が３つの場合、図１２に示すプローブカード１０５において、チップＤの入出力パッド５１ｄ、５２ｄとチップＣの入力パッド４３ｃ、４４ｃとを接続する構成の代わりに、チップＣの入出力パッド５１ｃ、５２ｃとチップＢの入力パッド４３ｂ、４４ｂとを接続する構成にしてもよい。この場合、チップＣのデータｄ１〜ｄ４をチップＢを経由してチップＡに転送するための、１組のラッチ回路７１〜７４を、チップＡ〜Ｃの図１１に示したデータラッチ部２６にさらに追加する。このような構成により、チップＣのデータｄ１〜ｄ４もチップＡからテスタに出力させることが可能となる。
【００９７】
また、バーストリードの対象となるチップの数が４つの場合、図１２に示すプローブカード１０５おいて、チップＣの入出力パッド５１ｃ、５２ｃをテスタに接続する構成の代わりに、チップＣの入出力パッド５１ｃ、５２ｃとチップＢの入力パッド４３ｂ、４４ｂとを接続する構成にしてもよい。この場合、チップＤのデータｄ１〜ｄ４をチップＢおよびＣを経由してチップＡに転送し、チップＣのデータｄ１〜ｄ４をチップＢを経由してチップＡに転送するための、２組のラッチ回路７１〜７４を、チップＡ〜Ｄの図１１に示したデータラッチ部２６にさらに追加する。このように構成により、チップＣおよびＤのデータｄ１〜ｄ４もチップＡからテスタに出力させることが可能となる。バーストリードの対象となるチップの数に応じて、ラッチ回路７１〜７４の組が各チップに設けられる。
【００９８】
バーストリードの対象となるチップの数が３つ以上の場合のデータ読み出し手順については、チップ間で転送されるデータの数が複数になることを除いて、第１の実施形態において図７から図９を参照して説明した手順と同様になるため、その詳細な説明を省略する。
【符号の説明】
【００９９】
１０    半導体装置
２１    メモリセルアレイ
２５    データ入出力制御部
２６    データラッチ部
４１ａ〜４４ａ    入力パッド
５１ａ、５２ａ    入出力パッド
６１ａ〜６４ａ、７１ｂ〜７４ｂ    ラッチ回路
８１    カウンタ
９１ｂ〜９４ｂ    スイッチ
【図１】
2013108836.tif 000003
【図２】
2013108836.tif 000004
【図３】
2013108836.tif 000005
【図４】
2013108836.tif 000006
【図５】
2013108836.tif 000007
【図６Ａ】
2013108836.tif 000008
【図６Ｂ】
2013108836.tif 000009
【図６Ｃ】
2013108836.tif 000010
【図７】
2013108836.tif 000011
【図８】
2013108836.tif 000012
【図９】
2013108836.tif 000013
【図１０】
2013108836.tif 000014
【図１１】
2013108836.tif 000015
【図１２】
2013108836.tif 000016
【図１３】
2013108836.tif 000017
【図１４】
2013108836.tif 000018
【図１５】
2013108836.tif 000019
【図１６】
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