(57)【要約】【課題】省電力モードでコントローラ側のメモリインターフェース部をオフにして省電力モードを実現できる電子装置及びマイクロコントローラ並びにそれらの制御方法を提供する。【解決手段】電子装置において、ノーマルモードから省電力モードへの切替時セルフリフレッシュモードで動作するメインメモリと、省電力モードからノーマルモードへの切替時セルフリフレッシュモードを解除するための予設定信号を出力するメモリコントローラ部と、メモリコントローラ部から出力された予設定信号をメインメモリに伝送するメモリインターフェース部と、予設定信号が出力されたか否かを検出する信号検出部とを有し、メモリコントローラ部はノーマルモードから省電力モードへの切替時メモリインターフェース部をパワーオフさせ、省電力モードからノーマルモードへの切替時信号検出部によりプリセット信号の出力が検出されるとメモリインターフェース部をパワーオンさせる。【選択図】      図３
2013037697.tif 000002
【特許請求の範囲】
【請求項１】
電子装置において、
ノーマルモード状態から省電力モード状態に切り替わると、セルフリフレッシュモードで動作するメインメモリと、
前記省電力モード状態から前記ノーマルモード状態に切り替わると、前記セルフリフレッシュモードを解除するためのプリセット信号を出力するメモリコントローラ部と、
前記メモリコントローラ部から出力されたプリセット信号を前記メインメモリに伝送するメモリインターフェース部と、
前記プリセット信号が出力されたか否かを検出する信号検出部とを有し、
前記メモリコントローラ部は、前記ノーマルモード状態から前記省電力モード状態への切替時に、前記メモリインターフェース部をパワーオフさせ、
前記省電力モード状態から前記ノーマルモード状態への切替時に、前記信号検出部により前記プリセット信号の出力が検出されると、前記メモリインターフェース部をパワーオンさせることを特徴とする電子装置。
【請求項２】
ＣＰＵを更に有し、
前記ＣＰＵは、前記省電力モード状態から前記ノーマルモード状態に切り替わると、前記メインメモリの前記セルフリフレッシュモードを解除するための前記プリセット信号を出力するよう前記メモリコントローラ部を制御することを特徴とする請求項１に記載の電子装置。
【請求項３】
前記プリセット信号は、Ｃｌｏｃｋ  Ｅｎａｂｌｅ（ＣＫＥ）信号、ＰＯＷＥＲ  ＤＯＷＮ  ＥＸＩＴ信号、及びＰＡＤ  ＥＮＡＢＬＥ信号の内の少なくともいずれか一つであることを特徴とする請求項１に記載の電子装置。
【請求項４】
前記プリセット信号は、Ｃｌｏｃｋ  Ｅｎａｂｌｅ（ＣＫＥ）信号であり、
前記ＣＫＥ信号は、前記省電力モード状態で前記メモリコントローラ部と前記メインメモリとの間を第１活性化状態で接続させていることを特徴とする請求項１に記載の電子装置。
【請求項５】
前記省電力モード状態から前記ノーマルモード状態に切り替わると、前記ＣＫＥ信号が前記第１活性化状態から第２活性化状態に遷移し、
前記メモリコントローラ部は、前記信号検出部によって前記第２活性化状態に遷移されたＣＫＥ信号が検出されると、前記メインメモリの前記セルフリフレッシュモードを解除させることを特徴とする請求項４に記載の電子装置。
【請求項６】
前記メモリインターフェース部は、パッド（ＰＡＤ）であることを特徴とする請求項１に記載の電子装置。
【請求項７】
前記ＰＡＤは、ＳＳＴＬ（Ｓｔｕｂ  Ｓｅｒｉｅｓ  Ｔｅｒｍｉｎａｔｅｄ  Ｌｏｇｉｃ）ＰＡＤであり、
前記信号検出部は、ＳＳＴＬ  ＰＡＤ  Ｈ／Ｗ  ＣＯＮＴＲＯＬ  Ｌｏｇｉｃであることを特徴とする請求項６に記載の電子装置。
【請求項８】
前記信号検出部は、複数個の入力端を有するＭＵＸを含み、前記複数個の入力端に入力される複数個の入力信号のいずれか一つを選択して出力することを特徴とする請求項１に記載の電子装置。
【請求項９】
ノーマルモード状態から省電力モード状態に切り替わると、セルフリフレッシュモードで動作する外部メモリと接続されたマイクロコントローラにおいて、
前記省電力モード状態から前記ノーマルモード状態に切り替わると、前記セルフリフレッシュモードを解除するためのプリセット信号を出力するメモリコントローラ部と、
前記メモリコントローラ部から出力される前記プリセット信号を前記メインメモリに伝送するメモリインターフェース部と、
前記プリセット信号が出力されたか否かを検出する信号検出部とを有し、
前記メモリコントローラ部は、前記ノーマルモード状態から前記省電力モード状態への切替時に、前記メモリインターフェース部をパワーオフさせ、前記省電力モード状態から前記ノーマルモード状態への切替時に、前記信号検出部により前記プリセット信号の出力が検出されると、前記メモリインターフェース部をパワーオンさせることを特徴とするマイクロコントローラ。
【請求項１０】
ＣＰＵを更に有し、
前記ＣＰＵは、前記省電力モード状態から前記ノーマルモード状態に切り替わると、前記メインメモリの前記セルフリフレッシュモードを解除するための前記プリセット信号を出力するよう前記メモリコントローラ部を制御することを特徴とする請求項９に記載のマイクロコントローラ。
【請求項１１】
前記プリセット信号は、Ｃｌｏｃｋ  Ｅｎａｂｌｅ（ＣＫＥ）信号であり、
前記ＣＫＥ信号は、前記省電力モード状態で前記メモリコントローラ部と前記外部メモリとの間を第１活性化状態で接続させていることを特徴とする請求項９に記載のマイクロコントローラ。
【請求項１２】
前記省電力モード状態から前記ノーマルモード状態に切り替わると、前記ＣＫＥ信号が前記第１活性化状態から第２活性化状態に遷移し、
前記メモリコントローラ部は、前記信号検出部によって前記第２活性化状態に遷移されたＣＫＥ信号が検出されると、前記外部メモリの前記セルフリフレッシュモードを解除させることを特徴とする請求項１１に記載のマイクロコントローラ。
【請求項１３】
ノーマルモード状態から省電力モード状態に切り替わると、セルフリフレッシュモードで動作するメインメモリと、前記省電力モード状態から前記ノーマルモード状態に切り替わると、前記セルフリフレッシュモードを解除するためのプリセット信号を出力するメモリコントローラ部と、前記メモリコントローラ部から出力される前記プリセット信号を前記メインメモリに伝送するメモリインターフェース部とを有する電子装置の制御方法において、
ノーマルモード状態から省電力モード状態に切り替わると、前記メモリインターフェース部をパワーオフするステップと、
前記省電力モード状態から前記ノーマルモード状態への切替時に、前記メインメモリの前記セルフリフレッシュモードを解除するための前記プリセット信号が出力されたか否かを確認するステップと、
前記プリセット信号の出力が検出されると、前記メモリインターフェース部をパワーオン状態に切り替えるステップとを有することを特徴とする電子装置の制御方法。
【請求項１４】
前記プリセット信号は、Ｃｌｏｃｋ  Ｅｎａｂｌｅ（ＣＫＥ）信号であり、
前記ＣＫＥ信号は、前記省電力モード状態で前記メモリコントローラ部と前記メインメモリとの間を第１活性化状態で接続させており、
前記省電力モード状態から前記ノーマルモード状態に切り替わると、前記第１活性化状態から第２活性化状態に遷移することを特徴とする請求項１３に記載の電子装置の制御方法。
【請求項１５】
ノーマルモード状態から省電力モード状態に切り替わると、セルフリフレッシュモードで動作する外部メモリを制御するメモリコントローラと、前記外部メモリと通信を行うメモリインターフェース部とを備え、前記ノーマルモード状態で前記外部メモリを用いて制御動作を行うマイクロコントローラの制御方法において、
前記ノーマルモード状態から前記省電力モード状態に切り替わると、前記メモリインターフェース部をパワーオフさせるステップと、
前記省電力モード状態から前記ノーマルモード状態への切替時に、予め設定されたプリセット信号が検出されると、前記メモリインターフェース部をパワーオンさせるステップとを有し、
前記予め設定されたプリセット信号は、前記省電力モード状態から前記ノーマルモード状態への切替時に、前記外部メモリのセルフリフレッシュモードを解除するために前記メモリコントローラが出力する信号であることを特徴とするマイクロコントローラの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子装置及びマイクロコントローラ並びにそれらの制御方法に関し、より詳細には、省電力モードへの実現が可能な電子装置及びマイクロコントローラ並びにそれらの制御方法に関する。
【背景技術】
【０００２】
近年、あらゆる電子製品の省電力に対する要求が益々高まっており、それに対応できなければ、製品の性能と価格の面で強みを有していても、法規制により、販売が不可となっている。
エネルギースター（Ｅｎｅｒｇｙ  Ｓｔａｒ）の現仕様は、待機時の電力消費が装置の種類によって１〜２Ｗ以下であることを求めている。今後は、ネットワークサービスが可能な待機状態においても１Ｗ以下の電力消費を求めており、それに対し全電子メーカーは、それを達成すべくあらゆる手段を動員している。
【０００３】
なお、消費者には機器が省電力状態か通常動作状態かに応じて、使用上の不都合がないようにしなければならない。それが、今後の機器の技術間競争力の中核となるであろう。
現在、省電力待機モードへの達成のために、多くの会社がアプローチしている方法は、高性能のメインＣＰＵと省電力を消費するサブＣＰＵ構成を通じて、通常モード時には、メインＣＰＵを通じてサービスし、システムが特定条件によって待機モードへの移行時には、サブＣＰＵを通じてメインＣＰＵと必要としないシステム電源をオフにし、サブＣＰＵを通じてサービス要求をモニタリングし、ユーザがサービス要求時に、サブＣＰＵはメインＣＰＵ及びサブ回路の電源を印加してサービスを行う構造で設計している。
即ち、従来のＣＰＵコア以外に別途の小さいゲートサイズのＣＰＵが追加されるようになる。
【０００４】
一例として、従来のシステムは、メインコントローラに追加的に省電力モード時のＩＯ受信及びウェイクアップ処理イベントを認識してメインコントローラに電源を印加するサブコントローラを取り付ける方式である。
この場合、別途のチップを装着することにより、値段が高くなり、メインコントローラとサブコントローラとの間の通信のための別途の回路とソフトウェアが必要であるという短所がある。
【０００５】
別の例として、メインコントローラとサブコントローラのＣＰＵを一つのＳｏＣ（Ｓｙｓｔｅｍ−ｏｎ−ｃｈｉｐ）で集積化し、サービスモードでは、ＭＡＣ（Ｍｉｃｒｏ  Ｃｈａｎｎｅｌ  Ａｒｃｈｉｔｅｃｔｕｒｅ）、ＵＳＢ、Ｆａｘ、Ｉ／Ｏ  ｐｏｒｔ等をメインコントローラが制御し、省電力モードにおいてはサブコントローラがＭＡＣ、ＵＳＢ、Ｆａｘ、ＩＯ  ｐｏｒｔ等のデータを処理する方式である。この場合にも、省電力のための別途のＣＰＵを追加しなければならない問題がある。
【０００６】
一方、省電力を達成するために、内部モジュールのパワードメインを分離して特定のブロックは、Ｏｎ／Ｏｆｆコントロールを可能とし、使用していないブロックはオフにする機能を実現しており、特に、省電力モードにおいては、サブコントローラとイベント受信のための機器だけを残して電源をオフにする。
【０００７】
ところが、このような方法でも、待機電力を減らすことには限界があることから、省電力実現のための対象がコントローラから周辺接続装置側に徐々に拡張している。
代表的な周辺装置であるＤＤＲメモリの省電力実現のための方法は、セルフリフレッシュモード以外にも、多様な方法がある。例えば、ＤＤＲメモリ側のパッド（ＰＡＤ）をスリップモードでオフできるように制御する方法である。
【０００８】
この場合、従来のシステムを変更することなく、周辺ブロックであるＤＤＲメモリ側のＰＡＤ制御回路を搭載してメモリだけ取り替えるとしたら、ある程度の省電力を達成できるようになる。しかし、全体的なシステム側面からみると、ＤＤＲメモリを制御するＣコントローラのＰＡＤは制御することができず、その部分から生じる電力損失は防ぐことができないという問題点がある。
なお、省電力モードでインターフェース部がオフになっている場合、セルフリフレッシュモード等の省電力モードからノーマルモードへ切り替えられる特定イベント発生の際に円滑なデータ通信の妨げになるだけでなく、それによる誤作動（データ損失）が発生するおそれがあるという問題点があった。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００４−３２６４８２号公報
【特許文献２】韓国特許第１０−０７６８７２９号明細書
【特許文献３】特開２００４−２８７９４８号公報
【特許文献４】韓国特許出願公開第２００７−００７９８４２号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は上記従来における問題点に鑑みてなされたものであって、本発明の目的は、省電力モードでコントローラ側のメモリインターフェース部をオフにして省電力モードを実現できる電子装置及びマイクロコントローラ並びにそれらの制御方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するためになされた本発明による電子装置は、電子装置において、ノーマルモード状態から省電力モード状態に切り替わると、セルフリフレッシュモードで動作するメインメモリと、前記省電力モード状態から前記ノーマルモード状態に切り替わると、前記セルフリフレッシュモードを解除するためのプリセット信号を出力するメモリコントローラ部と、前記メモリコントローラ部から出力されたプリセット信号を前記メインメモリに伝送するメモリインターフェース部と、前記プリセット信号が出力されたか否かを検出する信号検出部とを有し、前記メモリコントローラ部は、前記ノーマルモード状態から前記省電力モード状態への切替時に、前記メモリインターフェース部をパワーオフさせ、前記省電力モード状態から前記ノーマルモード状態への切替時に、前記信号検出部により前記プリセット信号の出力が検出されると、前記メモリインターフェース部をパワーオンさせることを特徴とする。
【００１２】
ＣＰＵを更に有し、前記ＣＰＵは、前記省電力モード状態から前記ノーマルモード状態に切り替わると、前記メインメモリの前記セルフリフレッシュモードを解除するための前記プリセット信号を出力するよう前記メモリコントローラ部を制御することが好ましい。
前記プリセット信号は、Ｃｌｏｃｋ  Ｅｎａｂｌｅ（ＣＫＥ）信号、ＰＯＷＥＲ  ＤＯＷＮ  ＥＸＩＴ信号、及びＰＡＤ  ＥＮＡＢＬＥ信号の内の少なくともいずれか一つであることが好ましい。
前記プリセット信号は、Ｃｌｏｃｋ  Ｅｎａｂｌｅ（ＣＫＥ）信号であり、前記ＣＫＥ信号は、前記省電力モード状態で前記メモリコントローラ部と前記メインメモリとの間を第１活性化状態で接続させていることが好ましい。
前記省電力モード状態から前記ノーマルモード状態に切り替わると、前記ＣＫＥ信号が前記第１活性化状態から第２活性化状態に遷移し、前記メモリコントローラ部は、前記信号検出部によって前記第２活性化状態に遷移されたＣＫＥ信号が検出されると、前記メインメモリの前記セルフリフレッシュモードを解除させることが好ましい。
前記メモリインターフェース部は、パッド（ＰＡＤ）であることが好ましい。
前記ＰＡＤは、ＳＳＴＬ（Ｓｔｕｂ  Ｓｅｒｉｅｓ  Ｔｅｒｍｉｎａｔｅｄ  Ｌｏｇｉｃ）ＰＡＤであり、前記信号検出部は、ＳＳＴＬ  ＰＡＤ  Ｈ／Ｗ  ＣＯＮＴＲＯＬ  Ｌｏｇｉｃであることが好ましい。
前記信号検出部は、複数個の入力端を有するＭＵＸを含み、前記複数個の入力端に入力される複数個の入力信号のいずれか一つを選択して出力することが好ましい。
【００１３】
上記目的を達成するためになされた本発明によるマイクロコントローラは、ノーマルモード状態から省電力モード状態に切り替わると、セルフリフレッシュモードで動作する外部メモリと接続されたマイクロコントローラにおいて、前記省電力モード状態から前記ノーマルモード状態に切り替わると、前記セルフリフレッシュモードを解除するためのプリセット信号を出力するメモリコントローラ部と、前記メモリコントローラ部から出力される前記プリセット信号を前記メインメモリに伝送するメモリインターフェース部と、前記プリセット信号が出力されたか否かを検出する信号検出部とを有し、前記メモリコントローラ部は、前記ノーマルモード状態から前記省電力モード状態への切替時に、前記メモリインターフェース部をパワーオフさせ、前記省電力モード状態から前記ノーマルモード状態への切替時に、前記信号検出部により前記プリセット信号の出力が検出されると、前記メモリインターフェース部をパワーオンさせることを特徴とする。
【００１４】
ＣＰＵを更に有し、前記ＣＰＵは、前記省電力モード状態から前記ノーマルモード状態に切り替わると、前記メインメモリの前記セルフリフレッシュモードを解除するための前記プリセット信号を出力するよう前記メモリコントローラ部を制御することが好ましい。
前記プリセット信号は、Ｃｌｏｃｋ  Ｅｎａｂｌｅ（ＣＫＥ）信号であり、前記ＣＫＥ信号は、前記省電力モード状態で前記メモリコントローラ部と前記外部メモリとの間を第１活性化状態で接続させていることが好ましい。
前記省電力モード状態から前記ノーマルモード状態に切り替わると、前記ＣＫＥ信号が前記第１活性化状態から第２活性化状態に遷移し、前記メモリコントローラ部は、前記信号検出部によって前記第２活性化状態に遷移されたＣＫＥ信号が検出されると、前記外部メモリの前記セルフリフレッシュモードを解除させることが好ましい。
【００１５】
上記目的を達成するためになされた本発明による電子装置の制御方法は、ノーマルモード状態から省電力モード状態に切り替わると、セルフリフレッシュモードで動作するメインメモリと、前記省電力モード状態から前記ノーマルモード状態に切り替わると、前記セルフリフレッシュモードを解除するためのプリセット信号を出力するメモリコントローラ部と、前記メモリコントローラ部から出力される前記プリセット信号を前記メインメモリに伝送するメモリインターフェース部とを有する電子装置の制御方法において、ノーマルモード状態から省電力モード状態に切り替わると、前記メモリインターフェース部をパワーオフするステップと、前記省電力モード状態から前記ノーマルモード状態への切替時に、前記メインメモリの前記セルフリフレッシュモードを解除するための前記プリセット信号が出力されたか否かを確認するステップと、前記プリセット信号の出力が検出されると、前記メモリインターフェース部をパワーオン状態に切り替えるステップとを有することを特徴とする。
【００１６】
前記プリセット信号は、Ｃｌｏｃｋ  Ｅｎａｂｌｅ（ＣＫＥ）信号であり、前記ＣＫＥ信号は、前記省電力モード状態で前記メモリコントローラ部と前記メインメモリとの間を第１活性化状態で接続させており、前記省電力モード状態から前記ノーマルモード状態に切り替わると、前記第１活性化状態から第２活性化状態に遷移することが好ましい。
【００１７】
上記目的を達成するためになされた本発明によるマイクロコントローラの制御方法は、ノーマルモード状態から省電力モード状態に切り替わると、セルフリフレッシュモードで動作する外部メモリを制御するメモリコントローラと、前記外部メモリと通信を行うメモリインターフェース部とを備え、前記ノーマルモード状態で前記外部メモリを用いて制御動作を行うマイクロコントローラの制御方法において、前記ノーマルモード状態から前記省電力モード状態に切り替わると、前記メモリインターフェース部をパワーオフさせるステップと、前記省電力モード状態から前記ノーマルモード状態への切替時に、予め設定されたプリセット信号が検出されると、前記メモリインターフェース部をパワーオンさせるステップとを有し、前記予め設定されたプリセット信号は、前記省電力モード状態から前記ノーマルモード状態への切替時に、前記外部メモリのセルフリフレッシュモードを解除するために前記メモリコントローラが出力する信号であることを特徴とする。
【発明の効果】
【００１８】
本発明に係る電子装置及びマイクロコントローラ並びにそれらの制御方法によれば、省電力モードの動作時に、スリープモードに切り替えられるメモリに対する通信を行うメモリインターフェース部をパワーオフさせることができ、それにより、待機電力を効率良く減らすことができるという効果がある。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施形態に係る画像形成装置の構成を示すブロック図である。
【図２】図１に示したマイクロコントローラの構成を示すブロック図である。
【図３】本発明の一実施形態に係るマイクロコントローラの構成を示すブロック図である。
【図４】本発明の一実施形態に係るマイクロコントローラの実施例を示す図である。
【図５】図４に示したメモリインターフェース部の細部構成を示す図である。
【図６】本発明の一実施形態に係るメモリコントローラの構成を示す回路図である。
【図７】本発明の一実施形態に係るメモリコントローラの構成を示す回路図である。
【図８】本発明の一実施形態に係るメモリコントローラの構成を示す図である。
【図９】本発明の一実施形態に係る画像形成装置の制御方法を説明するためのフローチャートである。
【図１０】本発明の一実施形態に係るマイクロコントローラの制御方法を説明するためのフローチャートである。
【発明を実施するための形態】
【００２０】
次に、本発明に係る電子装置及びマイクロコントローラ並びにそれらの制御方法を実施するための形態の具体例を図面を参照しながら説明する。
【００２１】
以下では、本発明に係る電子装置の実施形態として、画像形成装置の場合を例に挙げて説明する。
図１は、本発明の一実施形態に係る画像形成装置の構成を示すブロック図である。
図１を参照すると、画像形成装置１００は、データ受信部１０５と、メインコントローラ１１０と、メインメモリ１１５と、サブコントローラ１２０と、サブメモリ１２５と、電源供給部１３０と、機能部１３５と、エンジン部１４０と、コンテキスト保存部１４５と、ブートモード判断部１５０とを含む。
【００２２】
ここで、画像形成装置１００は、通常、プリンタやコピー機、スキャナ、ファクシミリ、及びそれらの機能を一つの装置を通じて複合的に実現した複合機（Ｍｕｌｔｉ  Ｆｕｎｃｔｉｏｎ  Ｐｅｒｉｐｈｅｒａｌ：ＭＦＰ）等で実現され得る。
【００２３】
画像形成装置１００は、互いに異なる電力供給ラインを通じて個別に電力が供給される第１パワードメイン部ＰＤ１、及び第２パワードメイン部ＰＤ２を含む形態で実現され得る。
ここで、パワードメイン部とは、同一の電力供給ラインを通じて電力が供給される領域のことを意味する。
第１パワードメイン部ＰＤ１は、メインコントローラ１１０と、機能部１３５、及びエンジン部１４０を含み、第２パワードメイン部ＰＤ２は、データ受信部１０５と、メインメモリ１１５と、サブメモリ１２５と、サブコントローラ１２０と、コンテキスト保存部１４５と、ブートモード判断部１５０とを含む。
【００２４】
本実施形態による画像形成装置１００は、メインコントローラ１１０とサブコントローラ１２０とが一つのＳｏＣ内に配置され、サブコントローラ１２０はノーマルモードにおいてはＳｃａｎ／Ｅｎｇｉｎｅ／Ｆａｘコントロール等を行う。
そのために、通常、リアルタイムＯＳを使う。ここで、Ｓｃａｎ／Ｅｎｇｉｎｅ／Ｆａｘ等の構成は、機能部１３５及びエンジン部１４０で行ってもよい。
なお、サブコントローラ１２０は、省電力モードサービス時にはメインコントローラ１１０の制御により、省電力サービスコードが行われるようにモードが変更されて省電力サービスを行うようになる。
【００２５】
なお、メインコントローラ１１０及びサブコントローラ１２０は、他のデータ受信部１０５と、メインメモリ１１５と、サブメモリ１２５と、電源供給部１３０と、機能部１３５と、エンジン部１４０と、コンテキスト保存部１４５と、ブートモード判断部１５０とともに一つのＳｏＣ内に実現されてよい。
又は、メインコントローラ１１０と、機能部１３５と、エンジン部１４０とが一つのＳｏＣ内に配置され、データ受信部１０５と、サブコントローラ１２０と、サブメモリ１２５とが別個のＳｏＣ内に配置される形態で実現されてもよい。
【００２６】
なお、メインメモリ１１５と、コンテキスト保存部１４５は、ＳｏＣの外部に配置される形態で実現されてもよい。
この場合、サブコントローラ１２０は、ノーマルモードで別の用途に用いられてもよく、省電力モードに切り替える際にリセットされてもよい。具体的には、省電力モードへの切り替え時にサーブコントローラ１２０はリセットされ、省電力モードサービス用のマイクロファームウェアをサブメモリ１２５に保存し、省電力モード用に動作する。
【００２７】
以下では、各構成要素の動作について詳細に説明する。
データ受信部１０５は、少なくとも一つの外部機器とデータ通信を行う機能を具備する。
ここで、データ受信部１０５は、Ｎｅｔｗｏｒｋ、ＳＤＩＯ（Ｓｅｃｕｒｅ  Ｄｉｇｉｔａｌ  Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）、ＵＳＢ、ＳＰＩ（Ｓｅｒｉａｌ  Ｐｅｒｉｐｈｅｒａｌ  Ｉｎｔｅｒｆａｃｅ）、Ｉ２Ｃ（Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、ＧＰＩＯ（Ｇｅｎｅｒａｌ  Ｐｕｒｐｏｓｅ  Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）（Ｓｅｎｓｏｒ  Ｉｎｐｕｔ等）、ＦＡＸ等の外部とインターフェースする通信モジュールで実現される。なお、少なくとも一つの外部機器は、代表としてＰＣ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ）等のホスト装置であってよく、携帯電話やＰＤＡ、ＵＳＢ等のユーザ端末装置又は外部サーバで実現され得る。
【００２８】
メインコントローラ１１０は、画像形成装置１００の動作の全般を制御し、特に、ノーマルモード状態で後述のメインメモリ１１５を用いて制御動作を行うことができる。
具体的には、メインコントローラ１１０は、省電力モード状態で画像形成ジョブ（Ｊｏｂ）に対する要求信号が入力されると、ノーマルモードに切り替えてメインメモリ１１５を活性化させ、活性化されたメインメモリ１１５を用いて当該動作を行う。
【００２９】
例えば、メインコントローラ１１０は、ノーマルモードでは、ジョブ受信及び処理を担当する。
メインコントローラ１１０は、ウェブサーバを内蔵しておりウェブサービスを提供することもでき、上位コピー機レベルでは、サードパーティ（３ｒｄ  ｐａｒｔｙ）によるアプリケーションをインストールしてサービスすることもできる。
なお、Ｌｉｎｕｘ（登録商標）のような汎用ＯＳがインストールされてもよく、速度の遅い普及型製品の場合には、リアルタイムＯＳをインストールしてＳｃａｎ／Ｅｎｇｉｎｅ／Ｆａｘのようなものをメインコントローラ１１０が直接制御することもできる。
【００３０】
特に、メインコントローラ１１０は、ノーマルモード状態から省電力モード状態に切り替えられる際、コンテキスト情報をコンテキスト保存部１４５にコピーし、省電力モード状態からノーマルモード状態に切り替えられる際、コンテキスト保存部１４５に保存されたコンテキスト情報を用いてブートされる。
ここで、コンテキスト情報は、第１パワードメイン部ＰＤ１の電源遮断の際に失われるＣＰＵコンテキスト情報であり得る。なお、第１パワードメイン部ＰＤ１の電源遮断の際に失われる他の構成要素のコンテキスト情報もそれに含まれてよい。
【００３１】
一方、メインコントローラ１１０は、図２に示すように、メモリインターフェース部１１１と、メモリコントローラ１１２と、信号検出部１１３とを含む形態で実現される。
メモリインターフェース部１１１は、メインメモリ１１５との通信を行う機能を担う。
メインコントローラ１１０は、ノーマルモード状態から省電力モード状態に切り替わる時、メモリインターフェース部１１１をパワーオフさせ、省電力モード状態からノーマルモード状態に切り替わる時、予め設定されたプリセット信号が検出されると、メモリインターフェース１１１をパワーオンさせる。
【００３２】
ここで、メモリインターフェース部（図示せず）は、ＰＡＤ、例えば、ＳＳＴＬ（Ｓｔｕｂ  Ｓｅｒｉｅｓ  Ｔｅｒｍｉｎａｔｅｄ  Ｌｏｇｉｃ）  ＰＡＤで実現されてよい。
なお、予め設定されたプリセット信号は、メインメモリ１１５を省電力モード状態からノーマルモードに切り替えさせるための信号である。
具体的には、メインメモリ１１５のセルフリフレッシュモードを解除するための信号であってもよく、例えば、予め設定されたプリセット信号は、メインコントローラ１１０から出力されるＣｌｏｃｋ  Ｅｎａｂｌｅ（ＣＫＥ）信号であってもよい。しかし、それに限られたものではなく、ＰＯＷＥＲ  ＤＯＷＮ  ＥＸＩＴ信号、及びＰＡＤ  ＥＮＡＢＬＥ信号であってよい。
【００３３】
ここで、ＣＫＥ信号は、省電力モード状態でメモリコントローラ１１０とメインメモリとの間を第１活性化状態で接続させているものであり、省電力モード状態からノーマルモード状態に切り替わるとき、ＣＫＥ信号は第１活性化状態から第２活性化状態に遷移する。この時、メモリコントローラ１１２は、信号検出部１１３によって第２活性化状態に遷移されたＣＫＥ信号が検出されると、メインメモリ１１５のセルフリフレッシュモードを解除させる。
【００３４】
メモリコントローラ１１２は、メモリインターフェース部１１１を制御する機能を担う。ここで、メモリコントローラ１１２はＤＤＲコントローラで実現されてよい。
信号検出部１１３は、予め設定されたプリセット信号を検出する機能を担う。
ここで、信号検出部１１３は、後述の図５に示すＳＳＴＬ（Ｓｔｕｂ  Ｓｅｒｉｅｓ  Ｔｅｒｍｉｎａｔｅｄ  Ｌｏｇｉｃ）  ＰＡＤ  Ｈ／Ｗ（Ｈａｒｄｗａｒｅ）  ＣＯＮＴＲＯＬ  ＬＯＧＩＣで実現されてもよい。
【００３５】
具体的には、信号検出部１１３は、複数個の入力端を有するマルチプレクサ（ＭＵＸ）を含み、複数個の入力端に入力される複数個の入力信号の内のいずれか一つを選択して出力する形態で実現されてもよい。
ここで、複数個の入力端は、ＰＡＤ  Ｅｎａｂｌｅ信号入力端、ＣＫＥ信号入力端及びモード信号入力端を含んでもよい。なお、ＭＵＸは、モード信号に応じてＰＡＤ  Ｅｎａｂｌｅ信号、及びＣＫＥ信号のいずれか一つを出力する。
【００３６】
一方、メモリコントローラ１１２は、上述のように、ノーマルモード状態から省電力モード状態に切り替わるとき、メモリインターフェース部１１１をパワーオフさせ、省電力モード状態からノーマルモード状態に切り替わるとき、信号検出部１１３によって予め設定されたプリセット信号が検出されると、メモリインターフェース部１１１をパワーオンさせるよう制御する。
【００３７】
省電力モード状態において、サブコントローラ１２０は、サブメモリ１２５を用いて制御動作を実行し、ノーマルモード状態においては、メインコントローラ１１０の制御下にて、エンジン部１４０を駆動させて画像形成ジョブを実行する。
具体的に、サブコントローラ１２０は、ノーマルモードにおいては、Ｅｎｇｉｎｅ／Ｓｃａｎ／Ｆａｘ制御等のリアルタイム制御が必要な部分のサービスを行う。このようなサービスは、リアルタイム性が重要であるため、リアルタイムＯＳを用いて制御される。
【００３８】
省電力モードへの移行時に、サブコントローラ１２０は、省電力モードを保持しつつ、サブメモリ１２５を用いて予め設定されたプリセット信号に応じて動作を行う。
ここで、予め設定されたプリセット信号は、省電力モードの保持が可能な状態でホスト装置（図示せず）に備えられたアプリケーション等による画像形成装置の状態要求信号であってよい。
例えば、ホスト装置におけるスマート（ＳＴＡＲＴ）パネルによる信号であってよい。
【００３９】
ここで、スマートパネルとは、ホスト装置で画像形成装置の機器状態を表示するパネルとして、例えば、ＵＳＢ制御通信を通じて画像形成装置の状態を周期的に把握することができる。ユーザは、スマートパネルを通じてホスト装置において、画像形成装置のプリンティング状態、用紙状態、トナー状態、電源ＯＮ／ＯＦＦ等を把握することができる。
【００４０】
一方、省電力モードへの移行時に、メインコントローラ１１０は、サブコントローラ１２０に省電力サービス切替要求を行い、サブコントローラ１２０は省電力モード切替準備可能状態に変更した後、メインコントローラ１１０に自分の状態を報知する。
この時、サブコントローラ１２０は、エンジン状態等においてモード切替が不可な場合、メインコントローラ１１０に変更不可メッセージを通知することもできる。
【００４１】
その後、サブコントローラ１２０は、省電力モードサービスが開始されると、第１パワードメインＰＤ１をオフさせ、ＤＲＡＭをセルフリフレッシュ状態に変更して省電力状態に切り替えた後、省電力サービス、即ち、Ｗａｋｅ−ｕｐ  ｅｖｅｎｔ  ｍｏｎｉｔｏｒｉｎｇサービスを行う。
ここで、ノーマルモードとは、画像形成装置１００が正常な動作を行うモードを意味し、省電力モードとは、システムが何の作業も行っていない際に消費する電力を最小化するために、多くのモジュールの電力供給を遮断または最小限化する動作モードをいう。
【００４２】
本発明に係る省電力モードにおいては、より低い待機電力（１Ｗ以下）を実現するために、メインメモリ（通常、ＤＲＡＭ）をｓｅｌｆ  ｒｅｆｒｅｓｈ状態にした後、ＳｏＣ内の使用していない内部メモリ（通常、ＳＲＡＭ）でプログラム駆動を行う方法を使う。
例えば、ＳＲＡＭは、通常１２８ＫＢ程度の小容量メモリを使用することができる。しかし、場合によっては、ＳＤＲＡＭが使われてよく、ＳＲＡＭ又はＳＤＲＡＭと併せてＲＯＭが更に使われてもよい。
【００４３】
メインメモリ１１５は、ノーマルモードの動作に使われるメインメモリとして揮発性メモリで実現されてよい。例えば、ＤＤＲメモリ、ＤＲＡＭ（Ｄｙｎａｍｉｃ  ＲＡＭ：ダイナミックラム）等がそれに該当する。
メインメモリ１１５は、メインＣＰＵが駆動の際に必要な揮発性メモリとして実現され、省電力モードの際、セルフリフレッシュモードで動作され、最小限の電力だけを消費するようになる。
なお、メインメモリ１１５は、上述のように、メインコントローラ１１０によって制御され、画像形成装置１００が省電力モード状態からノーマルモード状態に切り替える時、メインコントローラ１１０から出力される予め設定されたプリセット信号に応じて、セルフリフレッシュモードからノーマルモードに切り替える。
【００４４】
また、メインメモリ１１５は、第２パワードメイン部ＰＤ２に属するので、省電力モードの際にもＯｆｆにならず、ノーマルモードへの復帰時にコンテキスト保存部１４５に保存したＣＰＵ関連情報を復元するとき、直前の実行モードへの復帰が可能となり、素早いブートが可能となる。
【００４５】
サブメモリ１２５は、ＳｏＣの内部に存在するメモリであって、省電力モード時のサブコントローラ１２０のプログラムコード及びデータ保存場所として活用される。
例えば、ＵＳＢ通信の場合、省電力モード制御のためのプログラムコードは、データ受信部１０５に信号が入力されたか否かを判断するためのルーティン、ＵＳＢ制御信号による動作を行うためのルーティン、及びノーマルモードへ切り替えるためのウェークアップ（Ｗａｋｅ−ｕｐ）の際に必要なルーティンのうち、少なくとも一つを含む形態であってよい。
【００４６】
この場合、サブメモリ１２５は、ＳＲＡＭ（Ｓｔａｔｉｃ  ＲＡＭ：スタティックラム）、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のうち、少なくとも一つで実現されてよい。その他にも、ＲＡＭＢｕｓ（登録商標）、ＤＲＡＭ、ＤＤＲ−ＳＤＲＡＭ等を使用してもよい。
例えば、サブメモリ１２５は、ＳｏＣの内の機能部１３５で使うＳＲＡＭをサブコントローラ１２０が省電力モードの際に再利用するよう実現されてもよい。しかし、これは一実施形態に過ぎず、ＳｏＣの内部ＳＲＡＭではなく、ＳｏＣ外部のメモリで構成してもよく、外部ＲＯＭと内部の最小サイズのＳＲＡＭを用いて実現してもよい。
【００４７】
なお、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）及びＦｌａｓｈ  ｍｅｍｏｒｙのうち、少なくとも一つが省電力モード実現の際に必要なコードを保存するのに用いられてもよい。
一実施形態によれば、サブメモリ１２５はＳＲＡＭで実現される。この場合、ＳＲＡＭは、ＤＲＡＭ又はＲＯＭ、Ｆｌａｓｈ  ｍｅｍｏｒｙ等に保存された省電力モード実現の際に必要なコードをコピーして実行するのに用いられる。
なお、サブメモリ１２５は、ノーマルモードの動作でメインメモリ１１５とともに使用可能であってもよい。即ち、ノーマルモードでイメージ処理の際にバッファとして用いられるＳＲＡＭが省電力モードでサブメモリ１２５として再利用されてもよい。
【００４８】
電源供給部１３０は、画像形成装置１００に電源を供給する。
具体的には、電源供給部１３０は、ノーマルモード状態では、第１パワードメイン部ＰＤ１及び第２パワードメイン部ＰＤ２に電源を供給し、省電力モード状態では、第１パワードメイン部ＰＤ１への電源供給を遮断し、第２パワードメイン部ＰＤ２にのみ電源を供給する。
【００４９】
メインコントローラ１１０及びサブコントローラ１２０がそれぞれＣＰＵで実現されて画像形成装置１００を制御するよう実現させることも可能である一方、メインコントローラ１１０（図１参照）及びサブコントローラ１２０（図１参照）は、それぞれメインＣＰＵ（図示せず）及びサブＣＰＵ（図示せず）として実現させ、各ＣＰＵが各構成に対し該当動作を行うようにコマンドを与える形態で実現してもよい。
【００５０】
また、画像形成装置１００は、相違する動作周波数を生成するＰＬＬ部（図示せず）を含んでもよい。
ＰＬＬ部（図示せず）は、生成した動作周波数をメインコントローラ１１０と、サブコントローラ１２０と、メインメモリ１１５及びサブメモリ１２５に提供する。
【００５１】
機能部１３５は、画像のイメージ処理及び画像に対する圧縮又は圧縮解除等の、エンジン部１４０で印刷、コピー、スキャンなどの画像形成ジョブを行うために処理されるべき多様な機能を行う。
【００５２】
動作モジュール（図示せず）は、機能部１３５に含まれていない多様な機能モジュールを含んでもよい。
動作モジュールは、少なくとも一つの機能モジュールを含んでもよく、少なくとも一つの機能モジュールのそれぞれは単一チップで実現されてもよい。
このような機能部１３５及びエンジン部１４０は、メインコントローラ１１０とともに第１パワードメイン部ＰＤ１に配置され省電力モードへの切替時のような、作業が不要な場合、電源供給部１３０によって電源がオフされる。
【００５３】
メインコントローラ１１０は、予め設定された条件を満たす場合、ノーマルモードから省電力モードへ切り替える。
例えば、予め設定された時間の間に命令がない場合であってもよい。
しかし、それは一実施形態に過ぎず、モード切替イベントには多様な場合があってもよい。
【００５４】
上述のように、ノーマルモードから省電力モードへ切り替えねばならない場合、メインコントローラ１１０は、メインメモリ１１５から省電力モードを制御するためのプログラムをサブメモリ１２５の実行可能な領域にコピーしたり、別途のＲＯＭ、Ｆｌａｓｈ  ｍｅｍｏｒｙ等に保存されたプログラムをサブメモリ１２５の実行可能な領域にコピーする。
それにより、プログラムは、ノーマルモードの際に用いられるメインメモリ１１５に保存されているＵＳＢプログラムに比べてずっと少ない容量を有するようになる。
コードコピーが完了すると、第１パワードメイン部ＰＤ１への電力を遮断し、省電力モードへと移行する。
一方、コードコピーは、Ｆｌａｓｈ  ｍｅｍｏｒｙやＲＯＭに保存されているコードをブート時にＤＲＡＭにコピーして利用したり、省電力モードへの移行時にＳＲＡＭにコピーして利用する形態で行われてもよい。
【００５５】
サブコントローラ１２０は、予め設定された条件を満たす場合、省電力モードからノーマルモードへ切り替える。例えば、プリンタの場合、パネルキー入力やプリンティングサービス要求、ファックスリング（Ｆａｘ  Ｒｉｎｇ）等のイベントがある場合、省電力モードからノーマルモードへ切り替える。
【００５６】
一般に、省電力モードからノーマルモードへの復帰の際のブート時間（ブート工程には、ＤＲＡＭ初期化やＲＯＭからＤＲＡＭへコードコピー、Ｈ／Ｗ初期化工程、ＯＳブート及び、サービスプログラム開始等の工程等が含まれて得る）が初期のブート時間と同じくらいかかる主な原因は、省電力モードへの切り替えのためにメインコントローラ１１０とメインメモリ１１５が配置された第１パワードメインの電源がターンオフされることにより、メインコントローラ１１０とメインメモリ１１５の電源がオフにされ、電源印加の際に初期ブート工程と同様の手続きを踏むためである。
【００５７】
しかし、上述の、本発明の一実施形態によれば、ノーマルモードで用いられるメインメモリ１１５をメインコントローラ１１０が配置される第１パワードメイン部ＰＤ１と別の電力供給ラインから別途の電力が供給される第２パワードメイン部ＰＤ２に配置してメインメモリ１１５の電源をオフにせずに維持しつつ、“セルフリフレッシュ”状態に変更してメインメモリ１１５そのものの内容が維持できるようにする。それにより、ＤＲＡＭ電源をスイッチオフしなくても、１〜２Ｗ消費する電力を２００ｍＷ以下に下げるため、省電力達成が可能となる。
【００５８】
なお、メインメモリ１１５に保存されたデータが維持されるとしても、メインコントローラ１１０は第１パワードメイン部ＰＤ１の電源オフ、即ち、電源スイッチング後に電源が再印加されるため、メインコントローラ１１０そのものの実行コンテキストが失われるおそれがある。
例えば、メインコントローラ１１０がＡＲＭで実現される場合、実行コンテキストにはレジストセットと状態レジスト、その他にＳｏＣの内のＩＰブロックの設定値等がある。
ちなみに、ＡＲＭ  ＣＰＵは、デスクトップＰＣ用のＣＰＵと同様のクロックを有しているが、消費電力は４０〜４５０ｍＷと非常に低いという特性がある。
【００５９】
図１に示す画像形成装置１００によれば、省電力モードへの切り替えの際、メインコントローラ１１０は、第１パワードメイン部ＰＤ１への電源供給中断時に失われるメインコントローラ１１０、機能部１３５、エンジン部１４０等の必須実行コンテキスト情報を第２パワードメイン部ＰＤ２のコンテキスト保存部１４５に保存する。
それにより、コンテキスト保存部１４５に保存されたコンテキストを用いて省電力モード状態切替前の状態に復元するため、迅速にノーマルモードへの切り替えが実行される。
【００６０】
コンテキスト保存部１４５は、第１パワードメイン部ＰＤ１が電源供給部１３０によって電源がオフされる際、情報が失われる第１パワードメイン部ＰＤ１に属する構成要素のうち、その後復帰の際に復元される情報を保存するためのスペースである。
コンテキスト保存部１４５は、ＤＲＡＭや、ＮＡＮＤメモリ、ＮＯＲメモリ、ＳＰＩメモリ、ＳＲＡＭ、ＳｏＣの内部メモリ等のような他のメモリであってもよく、第１パワードメイン部ＰＤ１が電源オフ時に情報が失われないいずれかのメモリであってよい。
例えば、主バックアップ情報は、ＡＲＭ  ＣＰＵ内のレジストセットと状態レジスト等のようなＡＲＭ  ＣＰＵの情報であってよく、又は、ＳｏＣ内のＩＰ情報設定値等であってもよい。
【００６１】
ブートモード判断部１５０は、ブートが行われると、ノーマルモードブートであるか、省電力モードからノーマルモードへの復帰であるかを判断する機能を担う。
ここで、ノーマルモードブートとは、画像形成装置１００に電源が再印加されてリブートする場合のことを意味する。
それゆえ、ブートモード判断部１５０は、ＳｏＣ内に対応する情報を保存できるレジスタで実現してもよい。
ブートモード判断部１５０で、ブートモードが省電力復帰モードであると判断されると、メインコントローラ１１０は、ＰＬＬ／ＤＤＲ等の初期化前のブートモード判断部１５０のレジスト値を読み取り、ノーマルモードブートである場合、通常のブート手続きを実行する。
【００６２】
なお、ブートモード判断部１５０でブートモードが省電力復帰モードであると判断されると、メインコントローラ１１０は、コンテキスト保存部１４５からＣＰＵ動作モードレジスタ及び状態レジストを復元し、数ｍｓ内のブートができるように、最後の実行地点に復帰する。
言い換えればブートモード判断部１５０は、ＰＬＬ／ＤＤＲ等の初期化の工程をスキップし、メインメモリ１１５をセルフリフレッシュモードから解除し、直前の実行状態（省電力モード切替前の状態）に直ちに復帰するために、コンテキスト保存部１４５に保存した情報を用いる。
【００６３】
ブートモード判断部１５０は、レジスタを用いてブートモードを保存するよう実現でき、外部ＧＰＩＯ  ｐｉｎ等の入力を通じてモードを判断することができる。
それにより、ブートモード判断部１５０は、メインコントローラ１１０にリセットベクトルから再実行させ、システム電源印加ブート工程と同じ工程を実行することを防止する。
【００６４】
一方、省電力モードからノーマルモードへ切り替わる時、省電力モードでブートした場合、メインメモリ１１５はセルフリフレッシュ状態から抜け出なければならないが、メインコントローラ１１０がブートしつつ、セルフリフレッシュモードを終了させたり、サブコントローラ１２０がメインメモリ１１５のセルフリフレッシュモードを終了させるよう実現させてもよい。
【００６５】
プロセス制御部（図示せず）は、省電力モードへの移行の際、サブコントローラ１２０の制御を行うことができる。
具体的には、プロセス制御部は、省電力モードへの切替時に、メインメモリ１１５をセルフリフレッシュモードに変更し、第１パワードメイン部ＰＤ１への電力供給中断を制御することもできる。
【００６６】
上述のように、本発明に係る画像形成装置においては、一つのサブコントローラを活用して通常モードでは、リアルタイムジョブ処理（Ｓｃａｎ、Ｆａｘ、Ｅｎｇｉｎｅ制御）を行い、省電力モードでは、省電力待機モードサービス、すなわち、Ｗａｋｅｕｐイベントモニタリング、ネットワークパケット応答（ＡＲＰ（Ａｄｄｒｅｓｓ  Ｒｅｓｏｌｕｔｉｏｎ  Ｐｒｏｔｏｃｏｌ）、ＩＣＭＰ（Ｉｎｔｅｒｎｅｔ  ＣｏｎｔｒｏｌＭｅｓｓａｇｅ  Ｐｒｏｔｏｃｏｌ）、機器状態クエリ応答）、ＵＳＢを用いた機器状態応答サービス等を行う。
【００６７】
以下では、図１に示す画像形成装置１００とホスト装置（図示せず）との関係について簡潔に説明する。
ホスト装置は、代表的にはＰＣで実現されてよく、場合によってはＰＤＡやＰＭＰ、テレビ、サーバ等の多様な形態で実現されてよい。
ホスト装置は、アプリケーション（図示せず）及びホストコントローラ（図示せず）を含む。
アプリケーションは、ＯＳ（Ｏｐｅｒａｔｉｎｇ  Ｓｙｓｔｅｍ）から多様なデータ通信機能をサポートするソフトウェア（Ｓ／Ｗ）であってよい。
ホストコントローラは、画像形成装置１００がホスト装置に接続するためにソフトウェア又はハードウェアを含む形態であってよい。
【００６８】
その他に、ホスト装置は、アプリケーションプログラムで作成された印刷データを画像形成装置１００で解釈可能なプリンタ言語（Ｐｒｉｎｔｅｒ  Ｌａｎｇｕａｇｅ）に変換する役割を行うプリンタドライバ（図示せず）等を更に含んでよく、それはホストコントローラに含まれる形態で実現されてもよい。
なお、入力部（図示せず）、表示部（図示せず）等のホスト装置のノーマルな構成要素を含んでもよい。
一方、図１に示した構成要素及びそれらの配置順は一実施形態に過ぎず、場合によっては、一構成要素が削除されたり、他の構成要素が追加されてよく、その順番が変更されてもよい。
【００６９】
図３は、本発明の一実施形態に係るマイクロコントローラの構成を示すブロック図である。
ここで、マイクロコントローラ２００は、図１に示したメインコントローラ１１０で実現されてもよく、外部メモリ３００は図１に示したメインメモリ１１５で実現されてもよい。
【００７０】
図３に示すように、マイクロコントローラ２００は、メモリインターフェース部２１０と、メモリコントローラ２２０、及び信号検出部２３０を含む。
マイクロコントローラ２００は、ノーマルモード状態において外部メモリ３００を用いて制御動作を行う。
ここで、外部メモリ３００は、図１に示したメインメモリ１１５で実現されてよく、例えば、ＤＤＲメモリで実現されてもよい。
【００７１】
メモリインターフェース部２１０は、外部メモリ３００と通信を行う機能を担う。
ここで、メモリインターフェース部２１０はパッド（ＰＡＤ）であってもよく、例えば、ＳＳＴＬ（Ｓｔｕｂ  Ｓｅｒｉｅｓ  Ｔｅｒｍｉｎａｔｅｄ  Ｌｏｇｉｃ）  ＰＡＤで実現されてもよい。
メモリコントローラ２２０は、外部メモリ３００を制御する機能を担う。
ここで、メモリコントローラ２２０は、例えば、ＤＤＲコントローラで実現されてもよい。
【００７２】
信号検出部２３０は、メモリコントローラ２２０から出力される予め設定された信号（プリセット信号）を検出する機能を担う。
ここで、予め設定された信号（プリセット信号）は、Ｃｌｏｃｋ  Ｅｎａｂｌｅ（ＣＫＥ）信号、ＰＯＷＥＲ  ＤＯＷＮ  ＥＸＩＴ信号及びＰＡＤ  ＥＮＡＢＬＥ信号の内の少なくともいずれか一つである。
なお、メモリインターフェース部２１０が上述のＳＳＴＬ  ＰＡＤで実現される場合、  信号検出部２３０は、ＳＳＴＬ  ＰＡＤ  Ｈ／Ｗ  ＣＯＮＴＲＯＬ  ＬＯＧＩＣ（図５参照）で実現される。
【００７３】
外部メモリ３００は、ノーマルモード状態から省電力モード状態へ切り替わる時、セルフリフレッシュモードで動作し、省電力モード状態からノーマルモード状態へ切り替わる時、メモリコントローラ２２０から出力される予め設定された信号（プリセット信号）に応じて正常モードに切り替えられるよう動作する。
この場合、メモリコントローラ２２０は、ノーマルモード状態から省電力モード状態へ切り替わる時、メモリインターフェース部２１０をパワーオフさせ、省電力モード状態からノーマルモード状態へ切り替わる時、予め設定された信号（プリセット信号）が検出されると、メモリインターフェース部２１０をパワーオンさせる。
【００７４】
信号検出部２３０は、複数個の入力端を備えるＭＵＸを含み、複数個の入力端に入力される複数個の入力信号の内のいずれか一つを選択して出力することができる。
ここで、複数個の入力端は、ＰＡＤ  Ｅｎａｂｌｅ信号入力端、Ｃｌｏｃｋ  Ｅｎａｂｌｅ信号入力端、及びモード信号入力端を含んでよい。
この場合、ＭＵＸは、モード信号に応じて、ＰＡＤ  Ｅｎａｂｌｅ信号及びＣｌｏｃｋ  Ｅｎａｂｌｅ信号のいずれか一つを選択して出力することができる。このように出力された信号に応じて、メモリインターフェース部２１０のＯＮ／ＯＦＦ状態を変更できる。
【００７５】
上述の実施形態においては、ＰＡＤ  Ｅｎａｂｌｅ信号及びＣｌｏｃｋ  Ｅｎａｂｌｅ信号のいずれか一つを選択されるものとして説明したが、これは一実施形態に過ぎず、Ｃｌｏｃｋ  Ｅｎａｂｌｅ信号の代わりに、ＰＯＷＥＲ  ＤＯＷＮ  ＥＸＩＴ信号等の他の特定信号をＭＵＸに入力するよう実現することも可能である。
また、別の実施形態では、ＰＡＤ  Ｅｎａｂｌｅ信号以外の他の特定信号は、複数個の特定信号を組み合わせて出力される信号の形態であってもよい。
【００７６】
図４は、本発明の一実施形態に係るマイクロコントローラの実施例を示す図である。
図４に示すように、マイクロコントローラ２００は、メモリインターフェース部２１０及びメモリコントローラ２２０を含む形で実現されてもよい。
なお、マイクロコントローラ２００は、メモリコントローラ２２０を制御するＣＰＵ２５０、バスマスター２４０等の構成を更に含んでよい。
ここで、ＣＰＵ２５０は、シングルコアＣＰＵ及びデューアルコアＣＰＵ形態のいずれか一つで実現可能である。
【００７７】
マイクロコントローラ２００は、メモリインターフェース部２１０を介して外部メモリ３００（ＤＤＲメモリ）と通信を行うことができる。
ここで、メモリインターフェース部２１０は、ＳＳＴＬ  ＰＡＤで実現されてよい。
なお、図に示していないが、マイクロコントローラ２００は、メモリインターフェース部２１０を制御できる組合せ論理回路部を含んでもよい。
【００７８】
具体的には、省電力モードから正常モードに復帰する場合、マイクロコントローラは、予め設定された信号（プリセット信号）を発生させて外部メモリ３００（ＤＤＲメモリ）を正常状態に復帰させる。
この場合、発生する予め設定された信号（プリセット信号）を検出してメモリインターフェース部２１０を自動的に正常状態に復帰させる。
【００７９】
それにより、省電力モードの駆動時に、メモリインターフェース部２１０を省電力モードのためのパワーオフ（または、パワーダウン）に動作させるとしても、自動的に正常状態に復帰することができる。
即ち、省電力モードの駆動時に、外部メモリ３００と関連するマイクロコントローラ２００側のメモリインターフェース部２１０をパワーオフ（または、パワーダウン）状態に動作させることができるため、メモリインターフェース部２１０の電力消費を減らすことができる。
【００８０】
図５は、図４に示したメモリインターフェース部の細部構成を示す図である。
図５によると、メモリインターフェース部２１０は省電力動作のために、組合せ論理回路部（ＳＳＴＬ  ＰＡＤ  ＣＯＮＴＲＯＬ  Ｈ／Ｗ）２３０によって制御される駆動部である。
即ち、メモリコントローラを内蔵したメインコントローラ（ＳｏＣ）内部の構成要素の一つとして次のように動作する。
以下において、例えば、メモリコントローラがＤＤＲコントローラ２２０で実現され、外部メモリがＤＤＲメモリ（図示せず）で実現される場合について説明する。
【００８１】
図５に示すように、ＤＤＲコントローラ２２０においては、ＤＤＲメモリを動作させるためのコントロール信号が出力される。このとき、出力される信号は、図に示すように、単にＤＤＲのピンと直接接続されている状態ではなく、ＰＨＹ層（ｐｈｙｓｉｃａｌ  ｌａｙｅｒ）を経てＰＡＤ側に接続されるようになる。
即ち、ＤＤＲコントローラ２２０とＤＤＲメモリ（図示せず）が直接接続されたものではなく、物理的なインターフェース部（ＰＨＹ層とＰＡＤ）を介するようになる。それは、ＳｏＣの構造的要素として如何なるコントローラであっても同様の形態である。
【００８２】
この場合、省電力動作のためには、持続的に電力を消費するメモリインターフェース部（ＰＡＤ）も制御が必要な要素の一つである。
それにより、本発明では、省電力モードとノーマルモード状態とで明確な違いを示す予め設定された信号（プリセット信号）、例えば、ＣＫＥ信号を信号検出部である組合せ論理回路部（ＳＳＴＬ  ＰＡＤ  ＣＯＮＴＲＯＬ  Ｈ／Ｗ）２３０によって検出してＰＡＤが自動的に正常状態に復帰できるように実現できるようになる。
【００８３】
具体的には、ＤＤＲメモリ（図示せず）がセルフリフレッシュモードのようなスリープモードに移行すると、ソフトウェア（Ｓ／Ｗ）では従来の別のＰＡＤのように、ＤＤＲメモリと接続されたＳＳＴＬ  ＰＡＤも同時にオフさせるように制御することができる。
その後、省電力待機状態が終わった後には、以下に示すように、正常な状態に復帰させる。
【００８４】
図６及び図７は、本発明の一実施形態に係るメモリコントローラの構成を示す回路図である。
図６に示すメモリコントローラは、図５に示したＰＡＤ  ＣＯＮＴＲＯＬ用のハードウェア（Ｈ／Ｗ）  ＣＯＮＴＲＯＬロジックで実現されてよい。
【００８５】
図６に示すように、ＰＡＤ  ＣＯＮＴＲＯＬ用のＨ／Ｗ  ＣＯＮＴＲＯＬロジック、即ち、ＳＳＴＬ  ＰＡＤ  Ｈ／Ｗ  ＣＯＮＴＲＯＬロジックは、ＣＫＥ信号をモニタリングしている途中、ＣＫＥ信号がＨＩＧＨへの状態遷移が生じると、ノーマルモードにおいてなんの問題もなくＤＤＲメモリを駆動させるために、ＰＡＤのＥＮ端子を通じて自動的にＰＡＤをターンオンさせる。
ただ、従来の装置との互換性ために、ＭＯＤＥ  ＳＥＬ部分が追加されてもよい。
即ち、ＭＯＤＥ  ＳＥＬのレジスタが“０”に設定される場合、従来のＰＡＤ＿ＥＮ信号がバイパスされ、ＳＳＴＬ  ＰＡＤをＰＡＤ＿ＥＮさせることができるようにし、従来のメモリ動作に問題がないようにすることができる。
【００８６】
なお、本発明の一実施形態に係るＭＯＤＥ  ＳＥＬのレジスタを“１”に設定しておく場合、ＳＳＴＬ  ＰＡＤは予め設定された信号（プリセット信号）（ＣＫＥ信号）検出によって自動的に駆動する。
即ち、特別な制御動作を行うことなく、ＰＡＤ  ＣＯＮＴＲＯＬ  Ｈ／Ｗがメモリ部を省電力モード状態からノーマルモード状態に変化させるためにメモリコントローラから発生する予め設定された信号（プリセット信号）（ＣＫＥ信号）を検出してから、ＰＡＤ＿ＥＮ端子をイネーブルさせて、ＰＡＤが自動的にオン状態になるようにすることができる。
【００８７】
図７は、図６に示したメモリコントローラを簡素化したものである。
図８は、本発明の別の実施形態に係るメモリコントローラの構成を示す回路図である。
図８に示すように、ＤＤＲメモリでなくても、任意のメモリ部が複数の予め設定された信号（プリセット信号）に従って省電力モード状態から正常な状態に戻る場合に、本実施形態が適用される。
例えば、任意のメモリ部が複数の予め設定された信号（プリセット信号）（Ａ、Ｂ、Ｃ）に従って省電力モードからノーマルモードに戻る場合、複数の予め設定された信号（プリセット信号）（Ａ、Ｂ、Ｃ）のいずれか一つが検出されて、図８に示すように、組合せ論理回路によって検出された該当信号（Ａ、Ｂ、Ｃ）が組み合わせられて出力されてもよい。それにより、ノーマルモードへ切り替わる時、マイクロコントロール内部のメモリインターフェース部のＰＡＤ＿ＥＮ端子がイネーブルされる。
【００８８】
図９は、本発明の一実施形態に係る画像形成装置の制御方法を説明するためのフローチャートである。
図９に示す画像形成装置の制御方法において、画像形成装置は、ノーマルモード状態から省電力モード状態への切替の際、セルフリフレッシュモードで動作するメインメモリ及びノーマルモード状態でメインメモリを用いて制御動作を行い、メインメモリとの通信を中継するメモリインターフェース部を含むメインコントローラを含む。
【００８９】
図９に示す画像形成装置の制御方法によれば、
まず、ノーマルモード状態から省電力モード状態への切替の際、メモリインターフェース部がパワーオフされる（ステップＳ７１０）。
次いで、省電力モード状態からノーマルモード状態への切替の際、メインコントローラから出力される予め設定された信号（プリセット信号）に応じて、メインメモリが正常モードに切り替えられる（ステップＳ７２０）。
【００９０】
その後、予め設定された信号（プリセット信号）が検出されたか否かを確認する（ステップＳ７３０）。
ここで、予め設定された信号（プリセット信号）は、メモリコントローラから発生するＣＫＥ信号であってよいが、必ずしもそれに限定されるものではなく、ＰＯＷＥＲ  ＤＯＷＮ  ＥＸＩＴ、ＰＡＤ  ＥＮＡＢＬＥ信号等であってもよい。
【００９１】
ステップＳ７３０において、予め設定された信号（プリセット信号）が検出されれば（Ｓ７３０：Ｙ）、メモリインターフェース部をパワーオン状態に切り替えることができる（ステップＳ７４０）。ここで、メモリインターフェース部はＰＡＤであってよく、例えば、ＳＳＴＬ  ＰＡＤであってよい。
なお、予め設定された信号（プリセット信号）は、メインコントローラに備えられた信号検出部によって検出される。この場合、信号検出部は、複数個の入力端を有するＭＵＸを含み、複数個の入力端に入力される複数個の入力信号のいずれか一つを選択して出力する形態で実現されてよい。
【００９２】
また、本発明の一実施形態に係るマイクロコントローラの制御方法は、以下のように実現される。
ここで、マイクロコントローラは、ノーマルモード状態から省電力モード状態へ切り替わる時、セルフリフレッシュモードで動作する外部メモリを制御するメモリコントローラ、及び外部メモリと通信を行うメモリインターフェース部を備え、ノーマルモード状態で外部メモリを用いて制御動作を行う。
【００９３】
まず、ノーマルモード状態から省電力モード状態へ切り替えの際、メモリインターフェース部をパワーオフさせる。
予め設定されたイベントによって、省電力モード状態からノーマルモード状態に切り替えられ、予め設定された信号（プリセット信号）が検出された時、マイクロコントローラは、メモリインターフェース部をパワーオンさせる。
ここで、予め設定された信号（プリセット信号）は、省電力モード状態からノーマルモード状態への切替の際、メインメモリを正常モードに切り替えるためのメモリコントローラが出力する信号である。
【００９４】
例えば、予め設定された信号（プリセット信号）は、Ｃｌｏｃｋ  Ｅｎａｂｌｅ（ＣＫＥ）信号、ＰＯＷＥＲ  ＤＯＷＮ  ＥＸＩＴ信号、及びＰＡＤ  ＥＮＡＢＬＥ信号の少なくともいずれか一つであってよい。
一方、メモリインターフェース部は、ＰＡＤであってよい。例えば、ＳＳＴＬ  ＰＡＤであってよい。
【００９５】
また、マイクロコントローラは、予め設定された信号（プリセット信号）を検出するための信号検出部を更に含んでよい。ここで、信号検出部は、複数個の入力端を有するＭＵＸを含み、複数個の入力端に入力される複数個の入力信号のいずれか一つを選択して出力する形態で実現されてもよい。
【００９６】
予め設定された信号（プリセット信号）がＣｌｏｃｋ  Ｅｎａｂｌｅ（ＣＫＥ）信号である場合、ＣＫＥ信号は省電力モード状態でメモリコントローラと外部メモリとの間を第１活性化状態で接続させており、省電力モード状態からノーマルモード状態に切り替わると、第１活性化状態から第２活性化状態に遷移する。ここで、第１活性化状態はロー状態であり、第２活性化状態はハイ状態であり得る。
【００９７】
図１０は、本発明の一実施形態に係るマイクロコントローラの制御方法を説明するためのフローチャートである。
図１０に示すマイクロコントローラの制御方法においては、説明の便宜上、図１でメインメモリ１１５がＤＤＲメモリで実現され、メモリインターフェース部１１１がＳＳＴＬパッドで実現され、メモリコントローラ１１２がＤＤＲコントローラとして、信号検出部１１３がＳＳＴＬ  ＰＡＤ  Ｈ／Ｗ  ＣＯＮＴＲＯＬ  ＬＯＧＩＣで実現される場合を想定して説明する。
【００９８】
まず、省電力モード切替のための予め設定されたイベントが発生しているか否かを確認し（ステップＳ８１０）、省電力モード切替のための予め設定されたイベントが発生すると（Ｓ８１０：Ｙ）、ＤＤＲメモリをスリープモードに切り替え、ＳＳＴＬパッドの電源をパワーオフさせる（ステップＳ８２０）。
【００９９】
次いで、省電力モードからノーマルモードへの切替のためのジョブ受信等のような予め設定されたイベントが発生するしているか否かを確認し（ステップＳ８３０）、省電力モードからノーマルモードへの切替のためのジョブ受信等のような予め設定されたイベントが発生する場合（Ｓ８３０：Ｙ）、ＳＳＴＬ  ＰＡＤ  Ｈ／Ｗ  ＣＯＮＴＲＯＬ  ＬＯＧＩＣはＤＤＲコントローラから発生されるＣＬＫ信号が検出されるかを確認する（ステップＳ８４０）。
【０１００】
ステップＳ８４０において、ＣＬＫ信号が検出される場合（Ｓ８４０：Ｙ）、ＳＳＴＬパッドの電源をパワーオンさせる（ステップＳ８５０）。
ここで、ＣＫＥ信号の検出とは、上述のように、ＤＤＲコントローラとＤＤＲメモリとの間をロー状態で接続させていたＣＫＥ信号がハイ状態に遷移した状態を検出することを意味する。
【０１０１】
それにより、省電力モードの動作時に、スリープモードに切り替えられるメモリに対する通信を行うメモリインターフェース部をパワーオフさせることができる。それにより、１Ｗ以下の待機電力を実現するために待機電力を効率的に減らすことができる。
【０１０２】
なお、本発明では、上述のように画像形成装置の駆動方法を実行するためのプログラムを含むコンピュータ読取記録媒体を含んでよい。
コンピュータ読取記録媒体はコンピュータシステムによって読み取られるデータが保存される全ての記録装置を含む。コンピュータ読取記録媒体の例としては、ＲＯＭ、ＲＡＭ、ＣＤ−ＲＯＭ、磁気データ、フロッピー（登録商標）ディスク、光データ保存装置などがあり、更に、コンピュータ読取記録媒体はネットワークで接続されたコンピュータシステムに分散され、分散方式でコンピュータが読み取り可能なコードが保存され実行することもできる。
【０１０３】
一方、本発明に係る多様な実施形態は、多様な通信方式、例えば、ネットワーク通信、ＵＳＢ、ブルートゥース（登録商標）、ＨＤＭＩ（Ｈｉｇｈ  Ｄｅｆｉｎｉｔｉｏｎ  Ｍｕｌｔｉｍｅｄｉａ  Ｉｎｔｅｒｆａｃｅ）、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔ）  ｅｘｐｒｅｓｓ、イーサネット（登録商標）（Ｅｔｈｅｒｎｅｔ（登録商標））、ジグビー（ＺｉｇＢｅｅ（登録商標））、ＩＥＥＥ  １３９４（ＦｉｒｅＷｉｒｅ（登録商標））、ＣＡＮ、ＰＳ／２、ＡＧＰ（Ａｃｃｅｌｅｒａｔｅｄ  Ｇｒａｐｈｉｃｓ  Ｐｏｒｔ）、ＩＳＡ（Ｉｎｄｕｓｔｒｙ  Ｓｔａｎｄａｒｄ  Ａｒｃｈｉｔｅｃｔｕｒｅ）、ＭＣＡ（Ｍｉｃｒｏ  Ｃｈａｎｎｅｌ  Ａｒｃｈｉｔｅｃｔｕｒｅ）、ＥＩＳＡ（Ｅｘｔｅｎｄｅｄ  Ｉｎｄｕｓｔｒｙ  Ｓｔａｎｄａｒｄ  Ａｒｃｈｉｔｅｃｔｕｒｅ  ）、ＶＥＳＡ（Ｖｉｄｅｏ  Ｅｌｅｃｔｒｏｎｉｃｓ  ｓｔａｎｄａｒｄ  Ａｒｃｈｉｔｅｃｔｕｒｅ）などに適用できる。
【０１０４】
上述の実施形態では、画像形成装置の場合を例に挙げて説明したが、それは一実施形態に過ぎず、本発明の技術的思想が適用可能な別の電子装置にも同様の原理及び構成が適用され得る。
例えば、本発明に係るマイクロコントローラ及びそれによって制御されるメモリは省電力構造の設計が必要なあらゆる機器、例えば、モバイル機器等にも適用され得る。
【０１０５】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【０１０６】
１００    画像形成装置
１０５    データ受信部
１１０    メインコントローラ
１１１    メモリインターフェース部
１１２    メモリコントローラ
１１３    信号検出部
１１５    メインメモリ
１２０    サブコントローラ
１２５    サブメモリ
１３０    電源供給部
１３５    機能部
１４０    エンジン部
１４５    コンテキスト保存部
１５０    ブートモード判断部
２００    マイクロコントローラ
２１０    メモリインターフェース部
２２０    メモリコントローラ
２３０    信号検出部（ＳＳＴＬ  ＰＡＤ  Ｈ／Ｗ  ＣＯＮＴＲＯＬ  ＬＯＧＩＣ）
２４０    バスマスター
２５０    ＣＰＵ
３００    外部メモリ
【図１】
2013037697.tif 000003
【図２】
2013037697.tif 000004
【図３】
2013037697.tif 000005
【図４】
2013037697.tif 000006
【図５】
2013037697.tif 000007
【図６】
2013037697.tif 000008
【図７】
2013037697.tif 000009
【図８】
2013037697.tif 000010
【図９】
2013037697.tif 000011
【図１０】
2013037697.tif 000012