(57)【要約】【課題】ＳＲＡＭの書き込み時間の増大を抑制しつつ、ライトマージンを増大させる。【解決手段】メモリセルＭＣは、相補的にデータを記憶する１対の記憶ノードが設けられている。１対のビット線ｂｌｔ_０〜ｂｌｔ_ｋ、ｂｌｃ_０〜ｂｌｃ_ｋは、メモリセルＭＣに書き込まれるデータに基づいて相補的に駆動される。ワード線ｗｌ_０〜ｗｌ_ｍは、メモリセルＭＣのロウ選択を行う。セル電源制御回路３は、メモリセルＭＣへのデータの書き込み時にビット線線ｂｌｔ_０〜ｂｌｔ_ｋ、ｂｌｃ_０〜ｂｌｃ_ｋの電位に基づいて記憶ノードに供給されるセル電源を遮断する。【選択図】      図１
2013037728.tif 000002
【特許請求の範囲】
【請求項１】
相補的にデータを記憶する１対の記憶ノードが設けられたメモリセルと、
前記メモリセルに書き込まれるデータに基づいて相補的に駆動される１対のビット線と、
前記メモリセルのロウ選択を行うワード線と、
前記メモリセルへの前記データの書き込み時に前記ビット線の電位に基づいて前記記憶ノードのプルアップ電位をフローティング状態にするフローティング制御部と、
‘０’が書き込まれる記憶ノードの電位と‘１’が書き込まれる記憶ノードのプルアップ電位との比較結果に基づいて、前記‘０’が書き込まれる記憶ノードの電位を前記プルアップ電位よりも低い電位に固定するノード電位固定部とを備えることを特徴とする半導体記憶装置。
【請求項２】
相補的にデータを記憶する１対の記憶ノードが設けられたメモリセルと、
前記メモリセルに書き込まれるデータに基づいて相補的に駆動される１対のビット線と、
前記メモリセルのロウ選択を行うワード線と、
前記メモリセルへの前記データの書き込み時に前記ビット線の電位に基づいて前記記憶ノードに供給されるセル電源を遮断するセル電源制御回路とを備えることを特徴とする半導体記憶装置。
【請求項３】
前記セル電源制御回路は、前記メモリセルへの前記データの書き込み時に前記ビット線の電位に基づいて前記記憶ノードのプルアップ電位をフローティング状態にするフローティング制御部を備えることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記セル電源制御回路は、‘０’が書き込まれる記憶ノードのプルアップ電位と‘１’が書き込まれる記憶ノードのプルアップ電位との比較結果に基づいて、前記‘０’が書き込まれる記憶ノードのプルアップ電位を前記‘１’が書き込まれる記憶ノードの前記プルアップ電位よりも低い電位に固定するノード電位固定部を備えることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記ノード電位固定部は、
前記記憶ノードの一方にプルアップ電位を印加する第１のプルアップトランジスタと、
前記記憶ノードの他方にプルアップ電位を印加する第２のプルアップトランジスタとを備え、
前記‘１’が書き込まれる記憶ノードのプルアップ電位よりも前記第１または第２のプルアップトランジスタのしきい値電圧分だけ低い電位に前記‘０’が書き込まれる記憶ノードの電位を固定することを特徴とする請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は半導体記憶装置に関する。
【背景技術】
【０００２】
ＳＲＡＭでは、トランジスタの微細化に伴って、トランジスタの特性のバラツキが顕著になるとともに、電源電圧も低下し、ライトマージンを確保することが困難になっている。一方、このライトマージンを補償するために、書き込み時間を長くすると、動作速度が遅くなる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１０９３００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態の目的は、書き込み時間の増大を抑制しつつ、ライトマージンを増大させることが可能な半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置によれば、メモリセルと、１対のビット線と、ワード線と、セル電源制御回路が設けられている。メモリセルは、相補的にデータを記憶する１対の記憶ノードが設けられている。１対のビット線は、前記メモリセルに書き込まれるデータに基づいて相補的に駆動される。ワード線は、前記メモリセルのロウ選択を行う。セル電源制御回路は、前記メモリセルへの前記データの書き込み時に前記ビット線の電位に基づいて前記記憶ノードに供給されるセル電源を遮断する。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
【図２】図２は、図１の半導体記憶装置の１カラム分のセル電源制御回路の回路構成を示す図である。
【図３】図３は、図２の半導体記憶装置の各部の電圧波形を示すタイミングチャートである。
【図４】図４は、図２のメモリセルのレイアウト構成を示す平面図である。
【図５】図５は、図２の半導体記憶装置のメモリセルごとのライトマージンについてセル電源を固定した場合と比較して示す図である。
【図６】図６は、第２実施形態に係る半導体記憶装置に適用される１カラム分のセル電源制御回路の回路構成を示す図である。
【図７】図７は、第３実施形態に係る半導体記憶装置に適用される１カラム分のセル電源制御回路の回路構成を示す図である。
【図８】図８は、図７の半導体記憶装置の各部の電圧波形を示すタイミングチャートである。
【図９】図９は、第４実施形態に係る半導体記憶装置に適用される１カラム分のセル電源制御回路の回路構成を示す図である。
【発明を実施するための形態】
【０００７】
以下、実施形態に係る半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
図１において、半導体記憶装置には、メモリセルアレイ１、プリチャージ回路２、セル電源制御回路３、ワード線ドライバ４、アドレスデコーダ５、カラムセレクタ６およびリード／ライト回路７が設けられている。
【０００９】
ここで、メモリセルアレイ１には、メモリセルＭＣがロウ方向およびカラム方向にマトリックス状に配置されている。メモリセルＭＣは、相補的にデータを記憶することができ、例えば、ＳＲＡＭセルを用いることができる。また、メモリセルアレイ１には、メモリセルＭＣのロウ選択を行うワード線ｗｌ_０〜ｗｌ_ｍ（ｍは正の整数）がロウごとに設けられるとともに、メモリセルＭＣのカラム選択を行うビット線ｂｌｔ_０〜ｂｌｔ_ｋ、ｂｌｃ_０〜ｂｌｃ_ｋ（ｋは正の整数）がカラムごとに設けられている。
【００１０】
プリチャージ回路２は、メモリセルＭＣからデータを読み出す前に、ビット線ｂｌｔ_０〜ｂｌｔ_ｋ、ｂｌｃ_０〜ｂｌｃ_ｋをハイレベルにプリチャージすることができる。セル電源制御回路３は、メモリセルＭＣへのデータの書き込み時にビット線ｂｌｔ_０〜ｂｌｔ_ｋ、ｂｌｃ_０〜ｂｌｃ_ｋの電位に基づいてメモリセルＭＣに供給されるセル電源を遮断することができる。アドレスデコーダ５は、アドレスＡＤに基づいて、メモリセルＭＣのカラム選択を行わせるカラム選択信号ＣＯＬおよびメモリセルＭＣのロウ選択を行わせるロウ選択信号ＲＯＬを生成することができる。ワード線ドライバ４は、ロウ選択信号ＲＯＬにて指定されたワード線ｗｌ_０〜ｗｌ_ｍを駆動することができる。
【００１１】
カラムセレクタ６は、カラム選択信号ＣＯＬにて指定されたビット線ｂｌｔ_０〜ｂｌｔ_ｋ、ｂｌｃ_０〜ｂｌｃ_ｋをリード／ライト回路７に接続することができる。リード／ライト回路７は、ライトイネーブル信号ＷＥに基づいて、書き込みデータＷＤを入力したり、読み出しデータＲＤを出力したりすることができる。なお、リード回路としては、メモリセルＭＣからビット線ｂｌｔ_０〜ｂｌｔ_ｋ、ｂｌｃ_０〜ｂｌｃ_ｋ上に読み出された信号に基づいて、メモリセルＭＣに記憶されているデータを検知するセンスアンプを用いることができる。ライト回路としては、書き込みデータＷＤに応じてビット線ｂｌｔ_０〜ｂｌｔ_ｋとビット線ｂｌｃ_０〜ｂｌｃ_ｋとを互いに相補的に駆動するライトアンプを用いることができる。
【００１２】
図２は、図１の半導体記憶装置の１カラム分のセル電源制御回路の回路構成を示す図である。
図２において、メモリセルＭＣには、一対の駆動トランジスタＤ１、Ｄ２、一対の負荷トランジスタＬ１、Ｌ２、一対の伝送トランジスタＦ１、Ｆ２が設けられている。なお、負荷トランジスタＬ１、Ｌ２としては、Ｐチャンネル電界効果トランジスタ、駆動トランジスタＤ１、Ｄ２および伝送トランジスタＦ１、Ｆ２としては、Ｎチャンネル電界効果トランジスタを用いることができる。
【００１３】
そして、駆動トランジスタＤ１と負荷トランジスタＬ１とは互いに直列接続されることでＣＭＯＳインバータが構成されるとともに、駆動トランジスタＤ２と負荷トランジスタＬ２とは互いに直列接続されることでＣＭＯＳインバータが構成されている。そして、これらの一対のＣＭＯＳインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成されている。そして、ワード線ｗｌは、伝送トランジスタＦ１、Ｆ２のゲートに接続されている。
【００１４】
ここで、駆動トランジスタＤ１のドレインと負荷トランジスタＬ１のドレインとの接続点は記憶ノードｎを構成し、駆動トランジスタＤ２のドレインと負荷トランジスタＬ２のドレインとの接続点は記憶ノードｎｂを構成することができる。
【００１５】
また、ビット線ｂｌｔは、伝送トランジスタＦ１を介して記憶ノードｎに接続されている。また、ビット線ｂｌｃは、伝送トランジスタＦ２を介して記憶ノードｎｂに接続されている。また、負荷トランジスタＬ１、Ｌ２のソースはセル電源制御回路３に接続され、駆動トランジスタＤ１、Ｄ２のソースは接地電位に接続されている。
【００１６】
プリチャージ回路２には、プリチャージトランジスタＰ１、Ｐ２が設けられている。なお、プリチャージトランジスタＰ１、Ｐ２としては、Ｐチャンネル電界効果トランジスタを用いることができる。
【００１７】
そして、プリチャージトランジスタＰ１、Ｐ２のソースは電源電位ｖｄｄｌに接続され、プリチャージトランジスタＰ１のドレインはビット線ｂｌｔに接続され、プリチャージトランジスタＰ２のドレインはビット線ｂｌｃに接続されている。プリチャージトランジスタＰ１、Ｐ２のゲートにはプリチャージ信号ＰＣが入力される。
【００１８】
リード／ライト回路７には、ライトトランジスタＷ１、Ｗ２および書き込み制御部８が設けられている。なお、ライトトランジスタＷ１、Ｗ２としては、Ｎチャンネル電界効果トランジスタを用いることができる。
【００１９】
そして、ライトトランジスタＷ１のドレインはビット線ｂｌｔに接続され、ライトトランジスタＷ２のドレインはビット線ｂｌｃに接続され、ライトトランジスタＷ１、Ｗ２のソースは接地電位に接続されている。書き込み制御部８は、ライトイネーブル信号ＷＥで指定される書き込み期間において、書き込みデータＷＤに応じてライトトランジスタＷ１、Ｗ２のゲートを相補的に駆動することができる。
【００２０】
セル電源制御回路３には、フローティング制御部３ａおよびノード電位固定部３ｂが設けられている。フローティング制御部３ａは、メモリセルＭＣへの書き込みデータＷＤの書き込み時にビット線ｂｌｔ、ｂｌｃの電位に基づいて記憶ノードｎ、ｎｂのプルアップ電位ＶＤＤＴ、ＶＤＤＣをフローティング状態にすることができる。ノード電位固定部３ｂは、記憶ノードｎに‘０’が書き込まれ、記憶ノードｎｂに‘１’が書き込まれる場合、記憶ノードｎのプルアップ電位ＶＤＤＴと記憶ノードｎｂのプルアップ電位ＶＤＤＣとの比較結果に基づいて、記憶ノードｎのプルアップ電位ＶＤＤＴを記憶ノードｎｂのプルアップ電位ＶＤＤＣよりも低い電位に固定することができる。また、記憶ノードｎに‘１’が書き込まれ、記憶ノードｎｂに‘０’が書き込まれる場合、記憶ノードｎｂのプルアップ電位ＶＤＤＣと記憶ノードｎのプルアップ電位ＶＤＤＴとの比較結果に基づいて、記憶ノードｎｂのプルアップ電位ＶＤＤＣを記憶ノードｎのプルアップ電位ＶＤＤＴよりも低い電位に固定することができる。
【００２１】
なお、‘１’が書き込まれる方の記憶ノードｎ、ｎｂのプルアップ電位ＶＤＤＴ、ＶＤＤＣは、例えば、電源電位ｖｄｄａに設定することができる。また、電源電位ｖｄｄａ、ｖｄｄｌは互いに共通にしてもよいし、分離してもよい。また、電源電位ｖｄｄａ、ｖｄｄｌを分離した場合、ｖｄｄａ＞ｖｄｄｌとすることができる。また、記憶ノードｎ、ｎｂに‘０’が書き込まれた場合、記憶ノードｎ、ｎｂの電位はプルダウン電位に設定し、記憶ノードｎ、ｎｂに‘１’が書き込まれた場合、記憶ノードｎ、ｎｂの電位はプルアップ電位に設定することができる。なお、記憶ノードｎ、ｎｂのプルダウン電位は、例えば、接地電位に設定することができる。
【００２２】
ここで、フローティング制御部３ａには、遮断トランジスタＴ１、Ｔ２、ＮＯＲ回路Ｎ１、Ｎ２およびインバータＩＶ０が設けられている。なお、遮断トランジスタＴ１、Ｔ２としては、Ｐチャンネル電界効果トランジスタを用いることができる。
【００２３】
そして、遮断トランジスタＴ１、Ｔ２のソースは電源電位ｖｄｄａに接続され、遮断トランジスタＴ１のドレインは負荷トランジスタＬ１のソースに接続され、遮断トランジスタＴ２のドレインは負荷トランジスタＬ２のソースに接続されている。遮断トランジスタＴ１のゲートはＮＯＲ回路Ｎ１の出力端子に接続され、遮断トランジスタＴ２のゲートはＮＯＲ回路Ｎ２の出力端子に接続されている。ＮＯＲ回路Ｎ１、Ｎ２の一方の入力端子にはインバータＩＶ０を介してライトイネーブル信号ＷＥが入力され、ＮＯＲ回路Ｎ１の他方の入力端子にはビット線ｂｌｔが接続され、ＮＯＲ回路Ｎ２の他方の入力端子にはビット線ｂｌｃが接続されている。
【００２４】
ノード電位固定部３ｂには、プルアップトランジスタＳ１、Ｓ２が設けられている。なお、プルアップトランジスタＳ１、Ｓ２としては、Ｎチャンネル電界効果トランジスタを用いることができる。
【００２５】
そして、プルアップトランジスタＳ１、Ｓ２のドレインは電源電位ｖｄｄａに接続され、プルアップトランジスタＳ１のソースおよびプルアップトランジスタＳ２のゲートは負荷トランジスタＬ１のソースに接続され、プルアップトランジスタＳ２のソースおよびプルアップトランジスタＳ１のゲートは負荷トランジスタＬ２のソースに接続されている。
【００２６】
図３は、図２の半導体記憶装置の各部の電圧波形を示すタイミングチャートである。
図３において、ライトイネーブル信号ＷＥが立ち上がる前は、ワード線ｗｌの電位およびプリチャージ信号ＰＣはロウレベルに設定される。このため、伝送トランジスタＦ１、Ｆ２がオフし、記憶ノードｎ、ｎｂがビット線ｂｌｔ、ｂｌｃとそれぞれ切り離されるとともに、プリチャージトランジスタＰ１、Ｐ２がオンし、ビット線ｂｌｔ、ｂｌｃの電位が電源電位ｖｄｄｌに設定される。
【００２７】
また、ライトイネーブル信号ＷＥが立ち上がる前は、ＮＯＲ回路Ｎ１、Ｎ２の出力はロウレベルになり、遮断トランジスタＴ１、Ｔ２がオンする。このため、負荷トランジスタＬ１、Ｌ２のソースは電源電位ｖｄｄａに接続され、メモリセルＭＣに電源電位ｖｄｄａが供給される。また、記憶ノードｎに‘１’が保持されている場合、記憶ノードｎｂには‘０’が保持されている。このため、負荷トランジスタＬ１および駆動トランジスタＤ２がオンするとともに、負荷トランジスタＬ２および駆動トランジスタＤ１がオフし、記憶ノードｎが電源電位ｖｄｄａにプルアップされるとともに、記憶ノードｎｂが接地電位にプルダウンされる。
【００２８】
そして、記憶ノードｎに‘１’が保持された状態から記憶ノードｎに‘０’が書き込まれるものとする。この時、書き込みデータＷＤとして‘０’が書き込み制御部８に入力された状態でライトイネーブル信号ＷＥが立ち上がり、ライトトランジスタＷ１がオンするとともに、ライトトランジスタＷ２がオフする。
【００２９】
ここで、ライトトランジスタＷ１がオンすることで、ビット線ｂｌｔの電位が立ち下がり始める。そして、ワード線ｗｌの電位およびプリチャージ信号ＰＣが立ち上がることで、伝送トランジスタＦ１、Ｆ２がオンし、記憶ノードｎ、ｎｂがビット線ｂｌｔ、ｂｌｃとそれぞれ接続されるとともに、プリチャージトランジスタＰ１、Ｐ２がオフし、ビット線ｂｌｔ、ｂｌｃが電源電位ｖｄｄｌから切り離される。
【００３０】
また、ライトイネーブル信号ＷＥが立ち上がった状態でビット線ｂｌｔの電位が立ち下がると、ＮＯＲ回路Ｎ１の出力が立ち上がり、遮断トランジスタＴ１がオフする。一方、ライトトランジスタＷ１がオンした時はライトトランジスタＷ２はオフしているので、ビット線ｂｌｃの電位はハイレベルを維持する。このため、ライトイネーブル信号ＷＥが立ち上がってもＮＯＲ回路Ｎ２の出力はロウレベルを維持し、遮断トランジスタＴ２がオンしたままになる。この結果、記憶ノードｎｂのプルアップ電位ＶＤＤＣは電源電位ｖｄｄａに設定され、プルアップトランジスタＳ１のゲートに電源電位ｖｄｄａが印加される。
【００３１】
そして、記憶ノードｎｂに‘０’が保持されている時は負荷トランジスタＬ１がオンするため、記憶ノードｎの電位は、負荷トランジスタＬ１を介してプルアップ電位ＶＤＤＴに引き上げられるとともに、伝送トランジスタＦ１を介してビット線ｂｌｔの電位に引き下げられる。この時、記憶ノードｎの電位が、電源電位ｖｄｄａからプルアップトランジスタＳ１のしきい値電圧Ｖｔｎを引いた値を超える時は、プルアップトランジスタＳ１のソース−ゲート間電圧がしきい値電圧Ｖｔｎに達しないため、プルアップトランジスタＳ１がオフする。このため、記憶ノードｎのプルアップ電位ＶＤＤＴがフローティング状態ＦＴ１になり、負荷トランジスタＬ１を介して記憶ノードｎの電位をプルアップ電位ＶＤＤＴに引き上げる能力が弱くなる。この結果、伝送トランジスタＦ１を介して記憶ノードｎの電位をビット線ｂｌｔの電位に効率的に追従させることができ、ライトマージンを増大させることができる。
【００３２】
そして、ビット線ｂｌｔの電位に応じて記憶ノードｎの電位が下がり始め、記憶ノードｎの電位が、電源電位ｖｄｄａからプルアップトランジスタＳ１のしきい値電圧Ｖｔｎを引いた値以下になると、プルアップトランジスタＳ１がオンする。このため、記憶ノードｎのプルアップ電位ＶＤＤＴが、電源電位ｖｄｄａからプルアップトランジスタＳ１のしきい値電圧Ｖｔｎを引いた値に設定され、プルアップ電位ＶＤＤＴのフローティング状態ＦＴ１が解除される。この結果、プルアップ電位ＶＤＤＴの下がり過ぎが防止され、非選択ロウのメモリセルＭＣのデータ保持特性が低下するのを防止することが可能となることから、ライトディスターブを防止することができる。
【００３３】
ここで、ワード線ｗｌの立ち上がり開始から記憶ノードｎ、ｎｂの電位が等しくなるまでの期間をｔＡ、記憶ノードｎ、ｎｂの電位が等しくなってからワード線ｗｌの立ち下がり開始までの期間をｔＢとすると、ライトマージンの指標としてｔＢ／ｔＡという値を用いることができる。なお、期間ｔＡの長さは、データの書き込み難さを表す。そして、期間ｔＡにおいて、記憶ノードｎのプルアップ電位ＶＤＤＴをフローティング状態ＦＴ１にすることにより、伝送トランジスタＦ１を介して記憶ノードｎの電位をビット線ｂｌｔの電位に引き下げ易くすることができる。このため、期間ｔＡを短くすることができ、ライトマージンを向上させることができる。
【００３４】
図４は、図２のメモリセルのレイアウト構成を示す平面図である。なお、図４の例では、８個分のメモリセルＭＣ１〜ＭＣ８がカラム方向に配置されているレイアウト構成を示した。
図４において、半導体基板ＳＢにはアクティブ領域Ａ１〜Ａ６が形成されている。なお、アクティブ領域Ａ１〜Ａ６は、トランジスタのチャネル領域およびソース／ドレイン領域である。そして、アクティブ領域Ａ１上にゲート電極Ｇ１が形成されることで伝送トランジスタＦ１が構成されている。アクティブ領域Ａ２、Ａ３上にゲート電極Ｇ２が形成されることで駆動トランジスタＤ１および負荷トランジスタＬ１が構成されている。アクティブ領域Ａ４上にゲート電極Ｇ３が形成されることで伝送トランジスタＦ２が構成されている。アクティブ領域Ａ５、Ａ６上にゲート電極Ｇ４が形成されることで駆動トランジスタＤ２および負荷トランジスタＬ２が構成されている。
【００３５】
また、ソース／ドレイン領域の配線は第１層目配線層にて形成されている。ビット線ｂｌｔ、ｂｌｃおよびプルアップ電位ＶＤＤＴ、ＶＤＤＣの配線は第２層目配線層にて形成されている。なお、これらのビット線ｂｌｔ、ｂｌｃおよびプルアップ電位ＶＤＤＴ、ＶＤＤＣの配線はカラム方向に並列に配線することができる。
【００３６】
図５は、図２の半導体記憶装置のメモリセルごとのライトマージンについてセル電源を固定した場合と比較して示す図である。
図５において、セル電源を電源電位ｖｄｄａに固定した場合、記憶ノードｎのデータを‘１’から‘０’に書き換える時に、負荷トランジスタＬ１を介して電源電位ｖｄｄａに引き上げられる作用と、伝送トランジスタＦ１を介してビット線ｂｌｔの電位に引き下げられる作用とが衝突する。
【００３７】
一方、セル電源を切り離し、記憶ノードｎのプルアップ電位ＶＤＤＴをフローティング状態にすると、負荷トランジスタＬ１を介してプルアップ電位ＶＤＤＴに引き上げられる作用が弱くなる。このため、負荷トランジスタＬ１を介してプルアップ電位ＶＤＤＴに引き上げられる作用と、伝送トランジスタＦ１を介してビット線ｂｌｔの電位に引き下げられる作用との衝突を回避させることができ、ライトマージンを増大させることができる。
【００３８】
（第２実施形態）
図６は、第２実施形態に係る半導体記憶装置に適用される１カラム分のセル電源制御回路の回路構成を示す図である。
図６において、この半導体記憶装置では、図２の半導体記憶装置の構成にウェル電位制御部１１が追加されている。ウェル電位制御部１１は、プルアップトランジスタＳ１、Ｓ２のウェル電位ＶＰＷを制御することができる。ここで、プルアップトランジスタＳ１、Ｓ２のウェル電位ＶＰＷを制御することにより、プルアップトランジスタＳ１、Ｓ２のしきい値電圧Ｖｔｎを変化させることができる。このため、メモリセルＭＣの書き込み時のプルアップ電位ＶＤＤＴ、ＶＤＤＣを変化させることができ、選択セルのライトマージンと非選択セルのデータ保持特性とをバランスさせることができる。
【００３９】
（第３実施形態）
図７は、第３実施形態に係る半導体記憶装置に適用される１カラム分のセル電源制御回路の回路構成を示す図である。
図７において、この半導体記憶装置では、図２の半導体記憶装置の構成にセル電源制御回路３´が追加されている。セル電源制御回路３´は、メモリセルＭＣへのデータの書き込み時にビット線ｂｌｔ_０〜ｂｌｔ_ｋ、ｂｌｃ_０〜ｂｌｃ_ｋの電位に基づいてメモリセルＭＣの接地電位を遮断することができる。
【００４０】
セル電源制御回路３´には、フローティング制御部３ａ´およびノード電位固定部３ｂ´が設けられている。フローティング制御部３ａ´は、メモリセルＭＣへの書き込みデータＷＤの書き込み時にビット線ｂｌｔ、ｂｌｃの電位に基づいて記憶ノードｎ、ｎｂのプルダウン電位ＶＳＳＴ、ＶＳＳＣをフローティング状態にすることができる。ノード電位固定部３ｂ´は、記憶ノードｎに‘０’が書き込まれ、記憶ノードｎｂに‘１’が書き込まれる場合、記憶ノードｎのプルアップ電位ＶＤＤＴと記憶ノードｎｂのプルアップ電位ＶＤＤＣとの比較結果に基づいて、記憶ノードｎのプルアップ電位ＶＤＤＴを記憶ノードｎｂのプルアップ電位ＶＤＤＣよりも低い電位に固定するとともに、記憶ノードｎｂのプルダウン電位ＶＳＳＣを記憶ノードｎのプルダウン電位ＶＳＳＴよりも高い電位に固定することができる。また、記憶ノードｎに‘１’が書き込まれ、記憶ノードｎｂに‘０’が書き込まれる場合、記憶ノードｎｂのプルアップ電位ＶＤＤＣと記憶ノードｎのプルアップ電位ＶＤＤＴとの比較結果に基づいて、記憶ノードｎｂのプルアップ電位ＶＤＤＣを記憶ノードｎのプルアップ電位ＶＤＤＴよりも低い電位に固定するとともに、記憶ノードｎのプルダウン電位ＶＳＳＴを記憶ノードｎｂのプルダウン電位ＶＳＳＣよりも高い電位に固定することができる。
【００４１】
ここで、フローティング制御部３ａ´には、遮断トランジスタＴ１´、Ｔ２´およびインバータＩＶ１、ＩＶ２が設けられている。なお、遮断トランジスタＴ１´、Ｔ´２としては、Ｎチャンネル電界効果トランジスタを用いることができる。
【００４２】
そして、遮断トランジスタＴ１´、Ｔ２´のソースは接地電位ｖｓｓａに接続され、遮断トランジスタＴ１´のドレインは駆動トランジスタＤ１のソースに接続され、遮断トランジスタＴ２´のドレインは駆動トランジスタＤ２のソースに接続されている。遮断トランジスタＴ１´のゲートはインバータＩＶ１を介してＮＯＲ回路Ｎ２の出力端子に接続され、遮断トランジスタＴ２´のゲートはインバータＩＶ２を介してＮＯＲ回路Ｎ１の出力端子に接続されている。
【００４３】
ノード電位固定部３ｂ´には、プルダウントランジスタＳ１´、Ｓ２´が設けられている。なお、プルダウントランジスタＳ１´、Ｓ２´としては、Ｐチャンネル電界効果トランジスタを用いることができる。
【００４４】
そして、プルダウントランジスタＳ１´、Ｓ２´のドレインは接地電位ｖｓｓａに接続され、プルダウントランジスタＳ１´のソースおよびプルダウントランジスタＳ２´のゲートは駆動トランジスタＤ１のソースに接続され、プルダウントランジスタＳ２´のソースおよびプルダウントランジスタＳ１´のゲートは駆動トランジスタＤ２のソースに接続されている。
【００４５】
図８は、図７の半導体記憶装置の各部の電圧波形を示すタイミングチャートである。
図８において、ライトイネーブル信号ＷＥが立ち上がる前は、ワード線ｗｌの電位およびプリチャージ信号ＰＣはロウレベルに設定される。このため、伝送トランジスタＦ１、Ｆ２がオフし、記憶ノードｎ、ｎｂがビット線ｂｌｔ、ｂｌｃとそれぞれ切り離されるとともに、プリチャージトランジスタＰ１、Ｐ２がオンし、ビット線ｂｌｔ、ｂｌｃの電位が電源電位ｖｄｄｌに設定される。
【００４６】
また、ライトイネーブル信号ＷＥが立ち上がる前は、ＮＯＲ回路Ｎ１、Ｎ２の出力はロウレベルになり、遮断トランジスタＴ１、Ｔ２、Ｔ１´、Ｔ２´がオンする。このため、負荷トランジスタＬ１、Ｌ２のソースは電源電位ｖｄｄａに接続され、メモリセルＭＣに電源電位ｖｄｄａが供給されるとともに、駆動トランジスタＤ１、Ｄ２のソースは接地電位ｖｓｓａに接続され、メモリセルＭＣに接地電位ｖｓｓａが印加される。また、記憶ノードｎに‘１’が保持されている場合、記憶ノードｎｂには‘０’が保持されている。このため、負荷トランジスタＬ１および駆動トランジスタＤ２がオンするとともに、負荷トランジスタＬ２および駆動トランジスタＤ１がオフし、記憶ノードｎが電源電位ｖｄｄａにプルアップされるとともに、記憶ノードｎｂが接地電位ｖｓｓａにプルダウンされる。
【００４７】
そして、記憶ノードｎに‘１’が保持された状態から記憶ノードｎに‘０’が書き込まれるものとする。この時、書き込みデータＷＤとして‘０’が書き込み制御部８に入力された状態でライトイネーブル信号ＷＥが立ち上がり、ライトトランジスタＷ１がオンするとともに、ライトトランジスタＷ２がオフする。
【００４８】
ここで、ライトトランジスタＷ１がオンすることで、ビット線ｂｌｔの電位が立ち下がり始める。そして、ワード線ｗｌの電位およびプリチャージ信号ＰＣが立ち上がることで、伝送トランジスタＦ１、Ｆ２がオンし、記憶ノードｎ、ｎｂがビット線ｂｌｔ、ｂｌｃとそれぞれ接続されるとともに、プリチャージトランジスタＰ１、Ｐ２がオフし、ビット線ｂｌｔ、ｂｌｃが電源電位ｖｄｄｌから切り離される。
【００４９】
また、ライトイネーブル信号ＷＥが立ち上がった状態でビット線ｂｌｔの電位が立ち下がると、ＮＯＲ回路Ｎ１の出力が立ち上がり、遮断トランジスタＴ１、Ｔ２´がオフする。一方、ライトトランジスタＷ１がオンした時はライトトランジスタＷ２はオフしているので、ビット線ｂｌｃの電位はハイレベルを維持する。このため、ライトイネーブル信号ＷＥが立ち上がってもＮＯＲ回路Ｎ２の出力はロウレベルを維持し、遮断トランジスタＴ１´、Ｔ２がオンしたままになる。この結果、記憶ノードｎｂのプルアップ電位ＶＤＤＣは電源電位ｖｄｄａに設定され、プルアップトランジスタＳ１のゲートに電源電位ｖｄｄａが印加されるとともに、記憶ノードｎのプルダウン電位ＶＳＳＴは接地電位ｖｓｓａに設定され、プルダウントランジスタＳ２´のゲートに接地電位ｖｓｓａが印加される。
【００５０】
そして、記憶ノードｎｂに‘０’が保持されている時は負荷トランジスタＬ１がオンするため、記憶ノードｎの電位は、負荷トランジスタＬ１を介してプルアップ電位ＶＤＤＴに引き上げられるとともに、伝送トランジスタＴ１を介してビット線ｂｌｔの電位に引き下げられる。この時、記憶ノードｎの電位が、電源電位ｖｄｄａからプルアップトランジスタＳ１のしきい値電圧Ｖｔｎを引いた値を超える時は、プルアップトランジスタＳ１のソース−ゲート間電圧がしきい値電圧Ｖｔｎに達しないため、プルアップトランジスタＳ１がオフする。このため、記憶ノードｎのプルアップ電位ＶＤＤＴがフローティング状態ＦＴ１になり、負荷トランジスタＬ１を介して記憶ノードｎの電位をプルアップ電位ＶＤＤＴに引き上げる能力が弱くなる。この結果、伝送トランジスタＴ１を介して記憶ノードｎの電位をビット線ｂｌｔの電位に効率的に追従させることができ、ライトマージンを増大させることができる。
【００５１】
また、記憶ノードｎに‘１’が保持されている時は駆動トランジスタＤ２がオンするため、記憶ノードｎｂの電位は、駆動トランジスタＤ２を介してプルダウン電位ＶＳＳＣに引き下げられるとともに、伝送トランジスタＴ２を介してビット線ｂｌｃの電位に引き上げられる。この時、記憶ノードｎｂの電位が、接地電位ｖｓｓａからプルダウントランジスタＳ２´のしきい値電圧Ｖｔｐを足した値に満たない時は、プルダウントランジスタＳ２´のソース−ゲート間電圧がしきい値電圧Ｖｔｐに達しないため、プルダウントランジスタＳ２´がオフする。このため、記憶ノードｎｂのプルダウン電位ＶＳＳＣがフローティング状態ＦＴ１´になり、駆動トランジスタＤ２を介して記憶ノードｎｂの電位をプルダウン電位ＶＳＳＣに引き下げる能力が弱くなる。この結果、伝送トランジスタＴ２を介して記憶ノードｎｂの電位をビット線ｂｌｃの電位に効率的に追従させることができ、ライトマージンをさらに増大させることができる。
【００５２】
そして、ビット線ｂｌｔの電位に応じて記憶ノードｎの電位が下がり始め、記憶ノードｎの電位が、電源電位ｖｄｄａからプルアップトランジスタＳ１のしきい値電圧Ｖｔｎを引いた値以下になると、プルアップトランジスタＳ１がオンする。このため、記憶ノードｎのプルアップ電位ＶＤＤＴが、電源電位ｖｄｄａからプルアップトランジスタＳ１のしきい値電圧Ｖｔｎを引いた値に設定され、プルアップ電位ＶＤＤＴのフローティング状態ＦＴ１が解除される。この結果、プルアップ電位ＶＤＤＴの下がり過ぎが防止され、非選択ロウのメモリセルＭＣのデータ保持特性が低下するのを防止することが可能となることから、ライトディスターブを防止することができる。
【００５３】
また、ビット線ｂｌｃの電位に応じて記憶ノードｎｂの電位が上がり始め、記憶ノードｎｂの電位が、接地電位ｖｓｓａからプルダウントランジスタＳ２´のしきい値電圧Ｖｔｐを足した値以上になると、プルダウントランジスタＳ２´がオンする。このため、記憶ノードｎｂのプルダウン電位ＶＳＳＣが、接地電位ｖｓｓａからプルダウントランジスタＳ２´のしきい値電圧Ｖｔｐを足した値に設定され、プルダウン電位ＶＳＳＣのフローティング状態ＦＴ１´が解除される。この結果、プルダウン電位ＶＳＳＣの上がり過ぎが防止され、非選択ロウのメモリセルＭＣのデータ保持特性が低下するのを防止することが可能となることから、ライトディスターブを防止することができる。
【００５４】
（第４実施形態）
図９は、第４実施形態に係る半導体記憶装置に適用される１カラム分のセル電源制御回路の回路構成を示す図である。
図９において、この半導体記憶装置では、図７の半導体記憶装置の構成にウェル電位制御部１１、１１´が追加されている。ウェル電位制御部１１は、プルアップトランジスタＳ１、Ｓ２のウェル電位ＶＰＷを制御することができる。ウェル電位制御部１１´は、プルダウントランジスタＳ１´、Ｓ２´のウェル電位ＶＮＷを制御することができる。ここで、プルアップトランジスタＳ１、Ｓ２およびプルダウントランジスタＳ１´、Ｓ２´のウェル電位ＶＰＷ、ＶＮＷを制御することにより、プルアップトランジスタＳ１、Ｓ２のしきい値電圧ＶｔｎおよびプルダウントランジスタＳ１´、Ｓ２´のしきい値電圧Ｖｔｐを変化させることができる。このため、メモリセルＭＣの書き込み時のプルアップ電位ＶＤＤＴ、ＶＤＤＣおよびプルダウン電位ＶＳＳＴ、ＶＳＳＣを変化させることができ、選択セルのライトマージンと非選択セルのデータ保持特性とをバランスさせることができる。
【００５５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５６】
ＭＣ  メモリセル、１  メモリセルアレイ、２  プリチャージ回路、３、３´  セル電源制御回路、３ａ、３ａ´  フローティング制御部、３ｂ、３ｂ´  ノード電位固定部、４  ワード線ドライバ、５  アドレスデコーダ、６  カラムセレクタ、７  リード／ライト回路、８  書き込み制御部、ｂｌｔ、ｂｌｔ_０〜ｂｌｔ_ｋ、ｂｌｃ、ｂｌｃ_０〜ｂｌｃ_ｋ  ビット線、ｗｌ、ｗｌ_０〜ｗｌ_ｍ  ワード線、Ｌ１、Ｌ２  負荷トランジスタ、Ｄ１、Ｄ２  駆動トランジスタ、Ｆ１、Ｆ２  伝送トランジスタ、Ｐ１、Ｐ２  プリチャージトランジスタ、Ｔ１、Ｔ２、Ｔ１´、Ｔ２´  遮断トランジスタ、Ｗ１、Ｗ２  ライトトランジスタ、Ｓ１、Ｓ２  プルアップトランジスタ、Ｓ１´、Ｓ２´  プルダウントランジスタ、ＩＶ０〜ＩＶ２  インバータ、Ｎ１、Ｎ２  ＮＯＲ回路、１１、１１´  ウェル電位制御部、ＳＢ  半導体基板、Ａ１〜Ａ６  アクティブ領域、Ｇ１〜Ｇ４  ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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