(57)【要約】【課題】  多様な方式でスキャンテスト経路を形成することができる半導体装置を提供する。【解決手段】第１チップおよび第２チップを電気的に連結する第１貫通ビアおよび第２貫通ビアと、前記第１チップに配置され、テストデータを受信するとともに前記第１貫通ビアと接続される第１回路部と、前記第１チップに配置され、前記第２貫通ビアおよび前記第１回路部と接続される第２回路部と、前記第２チップに配置され、前記第１貫通ビアと接続される第３回路部と、を含み、前記第１回路部は第１制御信号に応答して前記第１貫通ビアおよび前記第２回路部のうちいずれか一つに前記第１回路の出力信号を出力する。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１チップおよび第２チップを電気的に連結する第１貫通ビアおよび第２貫通ビアと、
前記第１チップに配置され、テストデータを受信するとともに前記第１貫通ビアと接続される第１回路部と、
前記第１チップに配置され、前記第２貫通ビアおよび前記第１回路部と接続される第２回路部と、
前記第２チップに配置され、前記第１貫通ビアと接続される第３回路部と、を含み、
前記第１回路部が、第１制御信号に応答して前記第１貫通ビアおよび前記第２回路部のうちいずれかの一つに前記第１回路部の出力信号を出力する半導体装置。
【請求項２】
前記第２回路部が、前記第１制御信号に応答して、前記第１回路部の出力信号を受信して生成された前記第２回路部の出力信号を前記第２貫通ビアへ出力する請求項１に記載の半導体装置。
【請求項３】
前記第２回路部が、第２制御信号に応答して、前記第１回路部の出力信号の代りに前記テストデータを受信して前記第２回路部の出力信号を生成する請求項２に記載の半導体装置。
【請求項４】
前記第３回路部が、前記第２制御信号に応答して、前記第１貫通ビアを介して前記第１回路部の出力信号を受信して、前記第３回路部の出力信号を生成する請求項３に記載の半導体装置。
【請求項５】
前記第２チップに配置され、前記第２貫通ビアおよび前記第３回路部と連結される第４回路部をさらに含み、
前記第３回路部が、前記第１制御信号に応答して、前記第３回路部の出力信号を、前記第４回路部および前記第２チップの上位に積層される異なるチップと前記第２チップを連結する第３貫通ビアのうちいずれかの一つに出力する請求項１に記載の半導体装置。
【請求項６】
前記第４回路部が、前記第２制御信号に応答して、前記第２貫通ビアを介して伝送される前記第２回路部の出力信号および前記第３回路部の出力信号のうちいずれかの一つを受信して第４回路部の出力信号を生成する請求項５に記載の半導体装置。
【請求項７】
前記第４回路部が、前記第１制御信号に応答して、前記第４回路部の出力信号を前記第２チップと前記異なるチップを連結する第４貫通ビアに出力する請求項６に記載の半導体装置。
【請求項８】
前記第１チップおよび前記第２チップの間を電気的に連結し、前記テストデータを伝送する第５貫通ビアをさらに含み、
前記第３回路部が、第３制御信号に応答して、前記第５貫通ビアから前記テストデータを受信する請求項１に記載の半導体装置。
【請求項９】
第１チップ、第２チップ、および第３チップを備える半導体装置であって、
前記第２チップが、
第２制御信号に応答して、前記第１チップに配置されている回路部の出力信号および前記第２チップに配置されている他の回路部の出力信号のうちいずれか一つを出力信号として出力する受信部と、
第１制御信号に応答して、前記受信部の出力信号を前記第２チップに配置されているその他の回路部および前記第３チップに配置されている回路部のうちいずれか一つに出力する出力部を含むスキャン回路部を含む半導体装置。
【請求項１０】
前記受信部が、第３制御信号に応答して、前記第１チップに配置されている回路部および前記第２チップに配置されている前記他の回路部の出力信号の代わりにテストデータを受信する請求項９に記載の半導体装置。
【請求項１１】
前記半導体装置のテスト動作およびノーマル動作を区分するテスト制御信号に応答して、前記テストデータの入力をコア回路へ伝送するノーマル動作部をさらに含む請求項１０に記載の半導体装置。
【請求項１２】
外部コントローラと通信して、前記第１ないし第３制御信号、前記テストデータおよび常時テスト制御信号を提供するテスト制御部をさらに含む請求項１１に記載の半導体装置。
【請求項１３】
出力イネーブル信号に応答して、前記受信部の出力信号を前記テスト制御部へ出力するテスト出力部をさらに含む請求項１２に記載の半導体装置。
【請求項１４】
前記スキャン回路部が、前記第２チップに配置された回路部と貫通ビアを介して電気的に連結され、
前記スキャン回路部が受信する前記第２チップに配置された回路部の出力信号が、前記貫通ビアの不良の可否に関する情報を含む請求項９に記載の半導体装置。
【請求項１５】
前記スキャン回路部が、前記第３チップに配置された回路部と貫通ビアを介して電気的に連結され、
前記第３チップに配置された回路部が受信する前記スキャン回路部の出力が、前記貫通ビアの不良の可否に対する情報を有する請求項９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関するもので、さらに詳しくは複数個のチップが積層になる３Ｄ（３−Ｄｉｍｅｎｓｉｏｎａｌ）半導体装置に関するものである。
【背景技術】
【０００２】
半導体装置の集積度を高めるために、複数個のチップを積層して、これをパッケージングして集積度を高める方式である３Ｄ（３−Ｄｉｍｅｎｓｉｏｎａｌ）半導体装置が開発された。前記３Ｄ半導体装置は２つまたはそれ以上のチップを垂直に積層することによって同一な空間で最大の集積度とすることができる。
【０００３】
前記３Ｄ半導体装置を具現するために多様な方式が存在する。その中の一つは、同じ構造を有するチップを複数個積層して、積層されたチップを金属線のようなワイヤーで連結することによって一つの半導体装置として動作させるものである。
【０００４】
また、最近では積層された複数個のチップをシリコンビア（ＳｉｌｉｃｏｎＶｉａ）で貫通させてあらゆるチップを電気的に連結するＴＳＶ（ＴｈｒｏｕｇｈＳｉｌｉｃｏｎＶｉａ）方式が使用されている。ＴＳＶを用いる半導体装置はそれぞれのチップを垂直に貫通して連結するので、ワイヤーを利用してそれぞれのチップを連結する半導体装置よりパッケージ面積をより效率的に減少させることができる。
【０００５】
前記ＴＳＶは絶縁物質であるビアの内部に伝導物質を埋めることによって形成される。前記ＴＳＶが正確に形成されないと半導体装置が正常に動作しないので、製造過程で正常に前記複数個のチップが連結されているかの可否についてスキャンテストを行う。
【０００６】
図１は、従来技術による半導体装置のスキャンテスト方法を示す図である。図１で、半導体装置は、第１ないし第３チップ（ＣＨＩＰ１、ＣＨＩＰ２、ＣＨＩＰ３）を含む。前記第１ないし第３チップ（ＣＨＩＰ１、ＣＨＩＰ２、ＣＨＩＰ３）は第１ないし第８ＴＳＶ（ＴＳＶ１〜ＴＳＶ８）を介して互いに電気的に連結される。前記第１および第２チップ（ＣＨＩＰ１、ＣＨＩＰ２）は各々第１ないし第４ＴＳＶ（ＴＳＶ１〜ＴＳＶ４）を介して連結され、前記第２および第３チップ（ＣＨＩＰ２、ＣＨＩＰ３）は各々第５ないし第８ＴＳＶ（ＴＳＶ５〜ＴＳＶ８）を介して連結される。
【０００７】
前記ＴＳＶのテストは、次のような方法で行われる。まず、テストデータ（ＴＤＡＴＡ）を、前記第１ＴＳＶ（ＴＳＶ１）へ伝送する。前記テストデータ（ＴＤＡＴＡ）は、所定の電圧または電流とすることができる。前記第１ＴＳＶ（ＴＳＶ１）へ伝送されたテストデータ（ＴＤＡＴＡ）は、図１に示されたような順序にしたがって前記第１ないし第８ＴＳＶ（ＴＳＶ１〜ＴＳＶ８）を貫通して伝送され、最後に第４ＴＳＶ（ＴＳＶ４）を介してテスト出力信号（ＴＯＵＴ）が出力される。したがって、前記第４ＴＳＶ（ＴＳＶ４）を介して出力される前記出力信号の電流または電圧を測定することによって、前記半導体装置に含まれたＴＳＶなどが正常に連結されているかの可否をテストすることができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許第７８１６９３４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は多様な方式でスキャンテスト経路を形成することができる半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の一実施形態による半導体装置は、第１チップおよび第２チップを電気的に連結する第１貫通ビアおよび第２貫通ビアと、前記第１チップに配置され、テストデータを受信するとともに前記第１貫通ビアと接続される第１回路部と、前記第１チップに配置されて、前記第２貫通ビアおよび前記第１回路部と接続される第２回路部と、前記第２チップに配置されて、前記第１貫通ビアと接続される第３回路部と、を含み、前記第１回路部が、第１制御信号に応答して前記第１貫通ビアおよび前記第２回路部のうちいずれかの一つに前記第１回路部の出力信号を出力する。
【００１１】
本発明の他の実施形態による半導体装置は、第２制御信号に応答して、第１チップに配置されている異なる回路部の出力信号および第２チップに配置されている回路部の出力信号のうちいずれかの一つの出力信号を生成する受信部と、第１制御信号に応答して、前記受信部の出力信号を前記第１チップに配置されているもう一つの回路部および第３チップに配置されている回路部のうちいずれかの一つに出力する出力部を含むスキャン回路部を含み、前記スキャン回路部が前記第１チップに配置される。
【発明の効果】
【００１２】
本発明によると、一部の貫通ビアに不良が存在しても不良の貫通ビアを除外した異なる貫通ビアの不良の可否に対してテストできる。したがって、半導体装置の正確で信頼性のあるテスト方法を保障することができる。
【図面の簡単な説明】
【００１３】
【図１】従来技術による半導体装置の構成およびスキャンテスト方法を概略的に示す図である。
【図２】本発明の実施形態による半導体装置の構成を概略的に示す図である。
【図３】図２の第４の回路部の実施形態の構成を概略的に示すブロック図である。
【図４】多様なテスト経路を図示する本発明の他の実施形態による半導体装置の概略的な図である。
【図５】本発明の一実施形態によるシステムインパッケージの構成を概略的に示す図である。
【図６】本発明の他の実施形態によるシステムインパッケージの構成を概略的に示す図である。
【発明を実施するための形態】
【００１４】
図２は、本発明の実施形態による半導体装置の構成を概略的に示す図である。図２で、前記半導体装置１は２つのチップを含むことを例示したが、積層されるチップの数を限定するものではない。第１チップＣＨＩＰ１および第２チップＣＨＩＰ２は積層されて単一の半導体装置１を構成し、前記第１チップＣＨＩＰ１および第２チップＣＨＩＰ２は、第１貫通ビアＶＩＡ１および第２貫通ビアＶＩＡ２を介して互いに電気的に連結される。
【００１５】
前記半導体装置１は、第１ないし第４回路部（１１０、１２０、１３０、１４０）を含む。前記第１回路部１１０および第２回路部１２０は、前記第１チップＣＨＩＰ１に配置され、前記第３回路部１３０および第４回路部１４０は前記第２チップＣＨＩＰ２に配置される。前記第１回路部１１０および第２回路部１２０は、テストデータを受信する。前記第１回路部１１０および第２回路部１２０は、前記第１チップＣＨＩＰ１より下位に積層されるチップ（例えば、不図示のロジックダイ）から前記テストデータを受信することができ、またはテスト制御部からテストデータを受信することもできる。より詳しい説明は後述する。
【００１６】
前記第１回路部１１０は、前記第１貫通ビアＶＩＡ１を介して前記第３回路部１３０に接続される。前記第２回路部１２０は、前記第１回路部（１１０）と接続され、前記第２貫通ビアＶＩＡ２を介して前記第４回路部１４０とも接続される。前記第３回路部１３０は、前記第１貫通ビアＶＩＡ１を介して前記第１回路部１１０と接続され、前記第４回路部１４０とも接続される。
【００１７】
また、前記第３回路部１３０は、第３貫通ビアＶＩＡ３を介して前記第２チップ（ＣＨＩＰ２）より上位に積層されている異なるチップ（図示しない）に配置される回路部とも接続される。前記第４回路部１４０は、前記第３回路部１３０と接続され、前記第２貫通ビアＶＩＡ２を介して前記第２回路部１２０とも接続される。また、前記第４回路部１４０は、第４貫通ビアＶＩＡ４を介して前記第２チップＣＨＩＰ２より上位に積層されている前記異なるチップに配置されるもう一つの回路部とも接続される。
【００１８】
前記第１回路部１１０は、入力信号１１２を受信して出力信号１１４を生成する。前記入力信号１１２はテストデータである。前記第１回路部１１０は、第１制御信号に応答して第１回路部の出力信号１１４を前記第２回路部１２０および前記第１貫通ビアＶＩＡ１のうちいずれか一つに出力する。
【００１９】
前記第２回路部１２０は、前記第１回路部の出力信号１１４を受信して出力信号１２４を生成する。前記第２回路部１２０は、前記第１制御信号に応答して前記第２回路部の出力信号１２４を、前記第２貫通ビアＶＩＡ２および前記第１チップＣＨＩＰ１に配置されるもう一つの回路部（図示しない）のうちいずれか一つに出力する。また、前記第２回路部１２０は、出力イネーブル信号に応答して前記第２回路部の出力信号１２４を前記テスト制御部へ出力することができる。前記第２回路部１２０は、第２制御信号に応答して前記第１回路部の出力信号１１４および入力信号１２２のうち一つを受信することができる。前記入力信号１２２はテストデータである。
【００２０】
前記第３回路部１３０は、前記第１貫通ビアＶＩＡ１を介して前記第１回路部の出力信号１１４を受信して出力信号１３４を生成する。前記第３回路部１３０は、前記第１制御信号に応答して前記第３回路部の出力信号１３４を前記第４回路部１４０および前記第３貫通ビアＶＩＡ３のうちいずれか一つに出力する。前記第３回路部１３０は、前記第３制御信号に応答して前記第１貫通ビアＶＩＡ１を介して前記第１回路部の出力信号１１４を受信する代わりに入力信号１３２を受信することができる。
【００２１】
前記入力信号１３２はテストデータである。前記半導体装置１は、前記第１チップＣＨＩＰ１および第２チップＣＨＩＰ２を電気的に連結する第５貫通ビアＶＩＡ５をさらに含む。前記第３回路部１３０は、前記第５貫通ビアＶＩＡ５を介して前記入力信号１３２を受信することができる。また、前記第３回路部１３０は、前記第２チップＣＨＩＰ２に配置されるテスト制御部を介して前記入力信号１３２を受信することができる。より詳しい説明は後述する。
【００２２】
前記第４回路部１４０は、前記第２制御信号に応答して前記第２貫通ビアＶＩＡ２を介して前記第２回路部の出力信号１２４を受信したり、前記第３回路部の出力信号１３４を受信して、前記第４回路部の出力信号１４４を生成する。前記第４回路部１４０は、前記第１制御信号に応答して前記第４回路部の出力信号１４４を前記第４貫通ビアＶＩＡ４および前記第２チップＣＨＩＰ２に配置されたもう一つの回路部のうちいずれか一つに出力する。また、前記第４回路部１４０は、出力イネーブル信号に応答して前記第４回路部の出力信号１４４を、前記テスト制御部に出力することができる。
【００２３】
前記テスト制御部は、前記第１チップＣＨＩＰ１および第２チップＣＨＩＰ２と積層される異なるチップに配置されることができる。この場合、前記テスト制御部は、貫通ビアを利用して前記第１ないし第４回路部（１１０、１２０、１３０、１４０）にテストに必要なテストデータおよび／または制御信号を伝送することができる。また、前記テスト制御部は前記第１チップＣＨＩＰ１および第２チップＣＨＩＰ２の各々に配置されることもできる。前記テスト制御部が前記第１チップＣＨＩＰ１および第２チップＣＨＩＰ２の各々に配置される時、前記半導体装置１は前記第５貫通ビアを含まない。
【００２４】
前記第２回路部１２０および第４回路部１４０は、それぞれの出力信号（１２４、１４４）を前記テスト制御部へ出力することができる。すなわち、前記第２回路部１２０および第４回路部１４０は、各々の自分の出力信号（１２４、１４４）を、接続された異なるもう一つの回路部（図示しない）へ出力することができ、また、前記テスト制御部へ出力することもできる。このような構成によって、本発明の実施形態による半導体装置は多様なスキャンテスト経路を有することができる。
【００２５】
図３は、図２に示した第４回路部の構成を示すブロック図である。図３で、前記第４回路部１４０は、受信部３１０および出力部３２０を含む。前記受信部３１０は、第２制御信号ＣＯＮ２に応答して前記第４回路部１４０と同一なチップに配置されている異なる回路部（例えば、第３回路部）から出力される出力信号Ｐｒｅｃｅｌｌを受信することができ、貫通ビアを介して接続される前記第４回路部１４０と異なるチップに配置される回路部（例えば、第２回路部）から出力される出力信号ＰｒｅＶＩＡを受信することができる。前記受信部３１０は、第３回路部の出力信号Ｐｒｅｃｅｌｌおよび貫通ビアを介して伝送された第２回路部の出力信号ＰｒｅＶＩＡのうちいずれかの一つを受信して出力信号１４４を生成する。
【００２６】
換言すれば、前記受信部３１０は、図２に示したように前記第３回路部の出力信号１３４を受信したり、前記第２貫通ビアＶＩＡ２を介して前記第２回路部１２０の出力信号１２４を受信して第４回路部の出力信号１４４を生成する。前記受信部３１０は、前記第３制御信号ＣＯＮ３に応答して前記テストデータＴＤＡＴＡを受信して前記第４回路部の出力信号１４４を生成する。すなわち、前記受信部３１０は、前記第３制御信号ＣＯＮ３に応答して前記同一なチップに配置されている異なる回路部（例えば、第３回路部）の出力信号Ｐｒｅｃｅｌｌおよび貫通ビアを介して伝送される出力信号ＰｒｅＶＩＡを受信しないで、前記テストデータＴＤＡＴＡから前記第４回路部の出力信号１４４を生成することができる。前記受信部３１０は、レジスタ回路で具現することができるし、例えばマルチプレクサとフリップフロップを含む多様な方式で構成されることができる。
【００２７】
前記出力部３２０は、前記第１制御信号ＣＯＮ１に応答して前記第４回路部の出力信号１４４を同一なチップに配置されている異なる回路部Ｎｅｘｔｃｅｌｌへ出力したり、貫通ビアを介して接続されている異なるチップに配置されている異なる回路部ＮｅｘｔＶＩＡへ出力することができる。前記出力部３２０もレジスタ回路で具現することができるし、例えばマルチプレクサとフリップフロップを含む多様な方式で構成されることができる。
【００２８】
図３で、前記第４回路部１４０は、ノーマル動作部３３０をさらに含むことができる。前記ノーマル動作部３３０は、テスト制御信号ＥＸＴＥＳＴに応答して前記テストデータＴＤＡＴＡが入力されるピンを介して、入力される信号をコア回路ＣＯＲＥに出力することができる。前記半導体装置１がテスト動作のために前記テストデータＴＤＡＴＡのみを受信するための目的で別のピンを具備することは非効率的である。したがって、前記テストデータＴＤＡＴＡは前記半導体装置のノーマル動作に必要な信号を受信するためにすでに備えられているピンを介して入力される。
【００２９】
前記半導体装置１は、テスト動作では前記ピンを介して前記テストデータＴＤＡＴＡを受信し、ノーマル動作では前記ピンを介して前記ノーマル動作のために必要な信号を受信することができる。前記ノーマル動作部３３０は前記半導体装置１がテスト動作を行うかの可否を知らせてくれる前記テスト制御信号ＥＸＴＥＳＴに応答して、前記ピンを介して入力される信号を選択的に前記コア回路ＣＯＲＥへ出力する。
【００３０】
図３で、前記第４回路部１４０は、テスト出力部３４０をさらに含む。前記テスト出力部３４０は、出力イネーブル信号ＯＥに応答して前記第４回路部の出力信号１４４をテスト出力信号Ｔｏｕｔとして前記テスト制御部へ出力する。
【００３１】
図２の前記第１ないし第３回路部は、前記第４回路部と同一な構成を有する。したがって、前記第１ないし第４回路部は、同一なチップに配置されている異なる回路部、貫通ビアを介して接続される異なるチップの回路部およびテスト制御部から選択的に入力信号を受信することができる。また、前記第１ないし第４回路部は、同一なチップに配置されている異なる回路部、貫通ビアを介して接続される異なるチップの回路部およびテスト制御部から選択的に出力信号を出力することができる。したがって、前記半導体装置は前記回路部を具備して多様なスキャンテスト経路を形成できる。
【００３２】
図４は、本発明の実施形態による半導体装置の多様なテスト経路を概略的に示す図である。図４では、多様なテスト経路をより詳しく説明するために、第１ないし第３チップ（ＣＨＩＰ１１、ＣＨＩＰ１２、ＣＨＩＰ１３）が積層されて単一の半導体装置（２）とする構成を図示した。前記第１チップＣＨＩＰ１１は第１回路部４１０および第２回路部４２０を含み、前記第２チップＣＨＩＰ１２は第３回路部４３０および第４回路部４４０を含み、前記第３チップＣＨＩＰ１３は第５回路部４５０および第６回路部４６０を含む。
【００３３】
前記第１ないし第６回路部（４１０、４２０、４３０、４４０、４５０、４６０）は、各々同一なチップに配置されている隣接した回路部の出力を受信したり、異なるチップに配置された回路部の出力を貫通ビアを介して受信することができる。また、前記第１ないし第６回路部（４１０、４２０、４３０、４４０、４５０、４６０）は、出力信号を同一なチップに配置されている隣接した次の回路部へ出力したり、貫通ビアを介して異なるチップに配置されている回路部へ出力する。なお、前記第１ないし第６回路部（４１０、４２０、４３０、４４０、４５０、４６０）は、自身の出力信号をテスト制御部に出力することができる。
【００３４】
前記半導体装置２は、前記第１ないし第６回路部（４１０、４２０、４３０、４４０、４５０、４６０）を含む多様なテスト経路を形成することができる。従来技術による半導体装置は、前記第１貫通ビアＶＩＡ１１に不良が発生した場合、前記第２ないし第４貫通ビア（ＶＩＡ１２〜ＶＩＡ１４）の不良可否をテストすることができなかった。すなわち、従来の半導体装置は、図１のように単一のテスト経路を備えるので、前記第１貫通ビアＶＩＡ１１に不良が発生した場合、前記第２ないし第４貫通ビア（ＶＩＡ１２〜ＶＩＡ１４）の不良の可否とは関係ないテスト結果が出るものであった。また、前記第２ないし第４貫通ビア（ＶＩＡ１２〜ＶＩＡ１４）の不良の可否は正確にテストされることができなかった。しかし、前記半導体装置２は、前記第１貫通ビアＶＩＡ１１に不良が発生しても、前記第２ないし第４貫通ビア（ＶＩＡ１２〜ＶＩＡ１４）の不良の可否を判断することができる。
【００３５】
例えば、前記第１貫通ビアＶＩＡ１１に不良が発生すれば、前記第２回路部４２０は前記第１回路部４１０の出力信号を受信しないで、テストデータを受信して出力信号を生成することができる。また、前記第２回路部４２０の出力信号を前記第２貫通ビアＶＩＡ１２を介して前記第４回路部４４０に出力し、前記第２貫通ビアＶＩＡ１２の不良の可否をテストできる。同じように、前記第３回路部４３０は前記第１回路部４１０の出力信号を受信しないで、前記テストデータを受信して出力信号を生成できる。また、前記第３回路部４３０の出力信号を、前記第３貫通ビアＶＩＡ１３を介して前記第５回路部４５０に出力することによって、前記第３貫通ビアＶＩＡ１３の不良の可否をテストできる。
【００３６】
前記第３回路部４３０は、前記第３回路部の出力信号を前記第４回路部４４０へ出力することができ、前記第４回路部４４０は前記第４回路部の出力信号を前記第４貫通ビアＶＩＡ１４を介して前記第６回路部４６０に出力することによって、前記第４貫通ビアＶＩＡ１４の不良の可否を判断できる。前記半導体装置２は、同一チップの中に互いに接続される複数個の回路部を備え、前記複数個の回路部を順次的に経由するテスト経路を形成することができるので、多様なテスト経路を生成できる。
【００３７】
例えば、前記第１回路部４１０から第２回路部４２０につながるテスト経路が形成され、前記第１回路部４１０から前記第１貫通ビアＶＩＡ１１を介して前記第３回路部４３０および／または第４回路部４４０につながるテスト経路が形成されることができる。また、前記第１回路部４１０から前記第１貫通ビアＶＩＡ１１、前記第３回路部４３０および前記第３貫通ビアＶＩＡ１３を介して前記第５回路部４５０および／または第６回路部４６０になされるテスト経路が形成されることができる。また、前記第１回路部４１０、前記第１貫通ビアＶＩＡ１１、前記第３回路部４３０、前記第４回路部４４０、前記第４貫通ビアＶＩＡ１４および前記第６回路部４６０につながるテスト経路が形成されることができる。
【００３８】
したがって、前記半導体装置は実線で表示された横方向にテスト経路を形成することができ、波線で表示された垂直方向にテスト経路を形成することもできる。したがって、多様なテスト経路を形成して半導体装置が含むあらゆる貫通ビアに対してテストを行うことができる。また、不良貫通ビアを迂回させてテスト経路を形成できるので、正確で信頼性のあるテストを行うことができる。
【００３９】
図５は、本発明の実施形態によるシステムインパッケージの構成を概略的に示す図である。図５で、前記システムインパッケージ３は、内部コントローラ５１０、半導体装置５２０、インタポーザ５３０、およびパッケージ基板５４０を含む。前記インタポーザ５３０は、外部コントローラ５５０と内部コントローラ５１０との間の通信、前記内部コントローラ５１０と前記半導体装置５２０との間の通信、および前記外部コントローラ５５０と前記半導体装置５２０との間の通信のためのチャンネルを含む。
【００４０】
図５で、前記半導体装置５２０は、ロジックダイ（Ｌｏｇｉｃ  Ｄｉｅ）と積層ダイ（Ｓｔａｃｋ  Ｄｉｅ）とを含んでおり、前記ロジックダイ（Ｌｏｇｉｃ  Ｄｉｅ）と積層ダイ（Ｓｔａｃｋ  Ｄｉｅ）とは貫通ビア（ＶＩＡ２１、ＶＩＡ２２）を介して接続される。前記テスト制御部（５２１）は前記ロジックダイ（Ｌｏｇｉｃ  Ｄｉｅ）に配置される。前記テストデータおよび／またはテストのための複数の制御信号は、前記外部コントローラ５５０からタブＴＡＰを介して前記システムインパッケージ３に入力され、前記信号らはインタポーザ５３０に形成されるタブバス（ＴＡＰ  Ｂｕｓ）を介して前記テスト制御部５２１へ伝送される。
【００４１】
前記テスト制御部５２１は、前記テストデータおよび／または複数の制御信号を前記積層ダイ（Ｓｔａｃｋ  Ｄｉｅ）に配置された回路部（５２２〜５２５）に提供することができる。したがって、図２ないし図４で説明されたように前記半導体装置５２０のテストを行うことができる。また、前記テスト制御部５２１は、前記回路部（５２２〜５２５）から出力されるテスト出力信号を受信して、前記タブ（ＴＡＰ）を介して外部コントローラ５５０へ出力することができる。したがって、外部からテスト結果を確認することができる。前記テスト制御部５２）は、これに限定されるものではないが、例えば、スタンダードインターフェース回路で使われるＩＥＥＥ１１４９．１を含む。
【００４２】
図６は、本発明の他の実施形態によるシステムインパッケージの構成を概略的に示す図である。図６で、前記システムインパッケージ４は、図５の前記テスト制御部５２１とは異なり、メイン制御部６２１とサブ制御部（６２２〜６２５）を含む。前記メイン制御部６２１は、前記外部コントローラ６５０と通信して、前記サブ制御部（６２２〜６２５）を制御するように構成される。前記サブ制御部（６２２〜６２５）はそれぞれの積層ダイ（Ｓｔａｃｋ  Ｄｉｅ）に配置されて、前記積層ダイ（Ｓｔａｃｋ  Ｄｉｅ）に配置されている回路部（６２６〜６２９）へテストのための制御信号を提供する。前記メイン制御部（６２１）は、これに限定されるものではないが、例えば、ＩＥＥＥ１１４９．１を含み、前記サブ制御部はＩＥＥＥ１５００を含むことができる。
【００４３】
このように、本発明の属する技術分野の当業者は、本発明がその技術的思想や必須な特徴を変更せずに、他の具体的な形態で実施され得るということが理解できるであろう。したがって、以上で記述した実施形態は、あらゆる面で例示的なものであり、限定的なものではないと理解しなければならない。本発明の範囲は、上記の詳細な説明よりは、後述する特許請求の範囲によって表わされ、特許請求の範囲の意味および範囲、そして、その等価概念から導き出されるあらゆる変更または変形された形態が本発明の範囲に含まれるものと解釈されるべきである。
【符号の説明】
【００４４】
１、２  半導体装置
１１０、４１０  第１回路部
１２０、４２０  第２回路部
１３０、４３０  第３回路部
１４０、４４０  第４回路部
４５０  第５回路部
５２０、６２０    半導体装置
５３０、６３０  インタポーザ
５４０、６４０  パッケージ基板
ＶＩＡ１、ＶＩＡ１１  第１貫通ビア
ＶＩＡ２、ＶＩＡ１２  第２貫通ビア
ＶＩＡ３、ＶＩＡ１３  第３貫通ビア
ＶＩＡ３、ＶＩＡ１４  第４貫通ビア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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