(57)【要約】【課題】画質の低下を抑制する。【解決手段】センサチップは、複数のＰＤが配置された半導体基板を有している。信号処理チップは、センサチップに積層され、センサチップを駆動するためのロジック回路が形成された半導体基板を有している。そして、センサチップの半導体基板と、信号処理チップの半導体基板との間に、信号の送受信を行う配線を有する配線層が配置されており、その配線層において配線が形成されていない領域に、遮光性を備えた遮光膜が配設される。本技術は、例えば、裏面照射型のCMOS型固体撮像素子に適用できる。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数の光電変換素子が配置された受光層を有するセンサチップと、
前記センサチップに積層され、前記センサチップを駆動するためのロジック回路が形成された回路層を有する信号処理チップと、
前記受光層と前記回路層との間に配置され、信号の送受信を行う配線を有する配線層と
を備え、
前記配線層において前記配線が形成されていない領域に、遮光性を備えた遮光膜を配設する
固体撮像素子。
【請求項２】
前記遮光膜は、前記配線を配置する規則に従って、前記配線と同一の平面に前記配線と同一の材料で形成される
請求項１に記載の固体撮像素子。
【請求項３】
前記遮光膜は、前記配線を配置する規則に従った幅および間隔で配置され、前記遮光膜が配置される領域の全体の面積に対する前記遮光膜の面積の比率が最大となるように形成される
請求項２に記載の固体撮像素子。
【請求項４】
前記遮光膜は、前記センサチップが有する光電変換素子、および、前記信号処理チップが有するロジック回路とは独立して形成される
請求項１に記載の固体撮像素子。
【請求項５】
前記遮光膜は、他の前記遮光膜との間に所定の間隔を有した矩形形状またはライン形状で形成される
請求項１に記載の固体撮像素子。
【請求項６】
前記配線層において前記遮光膜が複数層で形成される
請求項１に記載の固体撮像素子。
【請求項７】
前記遮光膜は、所定の幅および間隔となるように周期的に配置され、ある層の前記遮光膜の配置周期と、他の層の前記遮光膜の配置周期とがズラされるように形成される
請求項１に記載の固体撮像素子。
【請求項８】
前記遮光膜は、平面的に見たときに、ある層の前記遮光膜と他の層の前記遮光膜とが重なり合う幅が、前記層の間の間隔と略同等である
請求項１に記載の固体撮像素子。
【請求項９】
複数の光電変換素子が配置された受光層を有するセンサチップと、
前記センサチップに積層され、前記センサチップを駆動するためのロジック回路が形成された回路層を有する信号処理チップと、
前記受光層と前記回路層との間に配置され、信号の送受信を行う配線を有する配線層と
を有し、
前記配線層において前記配線が形成されていない領域に、遮光性を備えた遮光膜を配設する
を備える固体撮像素子を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、固体撮像素子および電子機器に関し、特に、画質の低下を抑制することができるようにした固体撮像素子および電子機器に関する。
【背景技術】
【０００２】
一般的に、CMOS（Complementary Metal Oxide Semiconductor）イメージセンサやCCD（Charge Coupled Device）などの固体撮像装置は、デジタルスチルカメラやデジタルビデオカメラなどに広く用いられている。
【０００３】
例えば、CMOSイメージセンサに入射した入射光は、画素が有するＰＤ（Photodiode：フォトダイオード）において光電変換される。そして、ＰＤで発生した電荷が、転送トランジスタを介してＦＤ（Floating Diffusion：フローティングディフュージョン）に転送され、受光量に応じたレベルの画素信号に変換され、読み出される。
【０００４】
従来、固体撮像素子では、複数の画素が配置されたセンサ部の周辺に、信号処理を行うロジック回路が配置される構成が採用されている。これに対し、近年、固体撮像装置の小型化が常に要求されていることより、複数の画素が配置されたセンサチップに、ロジック回路を有する信号処理チップを積層することでフットプリントを縮小する構造が検討されている。
【０００５】
例えば、特許文献１には、センサチップに信号処理チップが積層された固体撮像素子が開示されており、特許文献２には、半製品状態のセンサチップと、半製品状態の信号処理チップとを電気的に接続して完成品状態にする技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第４３４９２３２号
【特許文献２】特開２０１０−２４５５０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、センサチップに信号処理チップを積層する構造の固体撮像素子では、ロジック回路が有するトランジスタが、センサチップの画素に対して上下方向に配置される構成になる。このような構成において、ロジック回路が有するトランジスタにおけるホットキャリア（トランジスタの内部における電界の増大によってエネルギーを得たキャリア（電子あるいは正孔））による発光が悪影響を及ぼすことが懸念されている。つまり、ホットキャリアによる発光が、センサチップの画素において検出されると、画像にノイズとして現れ、画質が低下する恐れがあった。
【０００８】
本開示は、このような状況に鑑みてなされたものであり、画質の低下を抑制することができるようにするものである。
【課題を解決するための手段】
【０００９】
本開示の一側面の固体撮像素子は、複数の光電変換素子が配置された受光層を有するセンサチップと、前記センサチップに積層され、前記センサチップを駆動するためのロジック回路が形成された回路層を有する信号処理チップと、前記受光層と前記回路層との間に配置され、信号の送受信を行う配線を有する配線層とを備え、前記配線層において前記配線が形成されていない領域に、遮光性を備えた遮光膜を配設する。
【００１０】
本開示の一側面の電子機器は、複数の光電変換素子が配置された受光層を有するセンサチップと、前記センサチップに積層され、前記センサチップを駆動するためのロジック回路が形成された回路層を有する信号処理チップと、前記受光層と前記回路層との間に配置され、信号の送受信を行う配線を有する配線層とを有し、前記配線層において前記配線が形成されていない領域に、遮光性を備えた遮光膜を配設する固体撮像素子を備える。
【００１１】
本開示の一側面においては、複数の光電変換素子が配置された受光層を有するセンサチップと、センサチップを駆動するためのロジック回路が形成された回路層を有する信号処理チップとが積層されて、受光層と回路層との間に、信号の送受信を行う配線を有する配線層が配置されており、配線層において配線が形成されていない領域に、遮光性を備えた遮光膜が配設される。
【発明の効果】
【００１２】
本開示の一側面によれば、画質の低下を抑制することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明を適用した撮像素子の一実施の形態の構成例を示すブロック図である。
【図２】積層型撮像素子の構成例を示す断面図である。
【図３】従来の構成例の積層型撮像素子を示す断面図である。
【図４】配線のデザインルールの一例を示す図である。
【図５】デザインルールに従った遮光膜の幅と最小間隔の関係を示す図である。
【図６】デューティ比が最大になるように形成された遮光膜のレイアウトを示す図である。
【図７】レイアウトごとの遮光能力を示す図である。
【図８】２通りのパターンで遮光膜をレイアウトした例を示す図である。
【図９】遮光膜を２層構造にした構成例を示す図である。
【図１０】２通りのパターンで遮光膜をレイアウトしたときの遮光能力を示す図である。
【図１１】遮光膜の配置周期のズラし量と遮光能力との関係を示す図である。
【図１２】ライン形状を採用した遮光膜のレイアウトについて説明する図である。
【図１３】ライン形状を採用した遮光膜のレイアウトでの遮光能力を示す図である。
【図１４】１層目の遮光膜で空間となっている箇所のみ、２層目の遮光膜を配設したレイアウトについて説明する図である。
【図１５】重なり幅と遮光能力との関係を示す図である。
【図１６】配線層の平面的な構成を示す図である。
【図１７】電子機器に搭載される撮像装置の構成例を示すブロック図である。
【発明を実施するための形態】
【００１４】
以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
【００１５】
図１は、本発明を適用した撮像素子の一実施の形態の構成例を示すブロック図である。
【００１６】
図１に示すように、積層型撮像素子１１はCMOS型固体撮像素子であり、画素アレイ部１２、垂直駆動部１３、カラム処理部１４、水平駆動部１５、出力部１６、駆動制御部１７を備えて構成される。
【００１７】
画素アレイ部１２は、アレイ状に配置された複数の画素２１を有しており、画素２１の行数に応じた複数の水平信号線２２を介して垂直駆動部１３に接続され、画素２１の列数に応じた複数の垂直信号線２３を介してカラム処理部１４に接続されている。即ち、画素アレイ部１２が有する複数の画素２１は、水平信号線２２および垂直信号線２３が交差する点にそれぞれ配置されている。
【００１８】
垂直駆動部１３は、画素アレイ部１２が有する複数の画素２１の行ごとに、それぞれの画素２１を駆動するための駆動信号（転送信号や、選択信号、リセット信号など）を、水平信号線２２を介して順次供給する。
【００１９】
カラム処理部１４は、それぞれの画素１２から垂直信号線２３を介して出力される画素信号に対してCDS(Correlated Double Sampling：相関２重サンプリング)処理を施すことで画素信号の信号レベルを抽出し、画素２１の受光量に応じた画素データを取得する。
【００２０】
水平駆動部１５は、画素アレイ部１２が有する複数の画素２１の列ごとに、それぞれの画素２１から取得された画素データをカラム処理部１４から順番に出力させるための駆動信号を、カラム処理部１４に順次供給する。
【００２１】
出力部１６には、水平駆動部１５の駆動信号に従ったタイミングでカラム処理部１４から画素データが供給され、出力部１６は、例えば、その画素データを増幅して、後段の画像処理回路に出力する。
【００２２】
駆動制御部１７は、積層型撮像素子１１の内部の各ブロックの駆動を制御する。例えば、駆動制御部１７は、各ブロックの駆動周期に従ったクロック信号を生成して、それぞれのブロックに供給する。
【００２３】
このように積層型撮像素子１１は構成されており、画素アレイ部１２が形成されたセンサチップと、垂直駆動部１３、カラム処理部１４、水平駆動部１５、出力部１６、および駆動制御部１７が形成された信号処理チップとが積層されて構成されている。
【００２４】
図２は、積層型撮像素子１１の構成例を示す断面図である。図２には、アレイ状に配置される複数の画素２１のうちの、隣接する３つの画素２１Ａ乃至２１Ｃ近辺の断面が示されている。
【００２５】
図２に示すように、積層型撮像素子１１は、センサチップ３１と信号処理チップ３２とが接着層３３により接着されて構成されている。
【００２６】
センサチップ３１は、図２の上側から順に、OCL（On Chip Lens）層４１、半導体基板４２、および配線層４３が積層されて構成される。なお、固体撮像素子２１は、センサチップ３１の半導体基板４２に対して配線層４３が設けられる半導体基板４２の表面とは反対側を向く裏面（図２の上側を向く面）に対して入射光が照射される、いわゆる裏面照射型CMOSイメージセンサである。
【００２７】
OCL層４１では、複数の小型のレンズ４４が画素２１ごと配置されており、図２には、画素２１Ａ乃至２１Ｃに対応して配置された３つのレンズ４４Ａ乃至４４Ｃが示されている。
【００２８】
半導体基板４２では、例えば、Ｐ型のシリコン層（Ｐウェル）４５の内部に、光電変換素子である複数のＰＤ４６が画素２１ごと配置されており、図２には、画素２１Ａ乃至２１Ｃに対応して配置された３つのＰＤ４６Ａ乃至４６Ｃが示されている。半導体基板４２は、積層型撮像素子１１に照射される入射光を受光する受光層であり、ＰＤ４６Ａ乃至４６Ｃが、レンズ４４Ａ乃至４４Ｃにより集光された入射光を受光して光電変換を行い、それぞれにおいて発生した電荷を蓄積する。
【００２９】
配線層４３は、半導体基板４２に形成されているＰＤ４６の電荷の読み出しなどを行う配線４７が層間絶縁膜４８に埋め込まれて構成されており、図２の例では、配線４７−１が配設される層と、配線４７−２が配設される層とが形成される２層構造とされている。
【００３０】
信号処理チップ３２は、図２の上側から順に、配線層５１、および半導体基板５２が積層されて構成される。信号処理チップ３２には、センサチップ３１を駆動するためのロジック回路（例えば、図１の垂直駆動部１３、カラム処理部１４、水平駆動部１５、出力部１６、および駆動制御部１７）やメモリなどが形成される。
【００３１】
配線層５１は、例えば、複数の配線５３が層間絶縁膜５４に埋め込まれて構成されており、図２の例では、配線５３−１が配設される層、配線５３−２が配設される層、および配線５３−３が形成される３層構造とされている。配線５３は、例えば、センサチップ３１および信号処理チップ３２の間での信号の送受信や、信号処理チップ３２が有するロジック回路の間での信号の送受信などを行う。
【００３２】
半導体基板５２には、信号処理チップ３２が有するロジック回路を構成する複数のトランジスタ５５が形成される回路層であり、図２の例では、１つのトランジスタ５５だけが示されており、他のトランジスタ５５の図示は省略されている。
【００３３】
図２に示すように、トランジスタ５５のゲート電極５６は、半導体基板５２に積層するように、即ち、配線層５１側に突出するように形成されており、ゲート電極５６と配線５３−３とがコンタクト部５７により接続されている。
【００３４】
そして、積層型撮像素子１１では、ＰＤ４６が形成される半導体基板４２と、トランジスタ５５が形成される半導体基板５２との間に、遮光膜５８が配設される。例えば、遮光膜５８は、配線層５１において、配線５３が形成されていない領域に、配線５３と同じ材料を利用して、配線５３が形成される層と同一の深さに（即ち、配線５３と同一の平面を形成するように）配設されている。
【００３５】
図２の例では、配線５３−１と同じ層に配設される遮光膜５８ａ−１および５８ｂ−１と、配線５３−２と同じ層に配設される遮光膜５８−２とが配設された２層構造の構成が示されている。配線５３および遮光膜５８の材料には、例えば、アルミニウム（厚み：600ｎｍ）が用いられ、バリアメタルとして、TiN（30ｎｍ）/Ti（６０ｎｍ）が用いられる。
【００３６】
つまり、遮光膜５８は、配線５３を形成する工程において、配線５３と同時に形成することができ、遮光膜５８を形成するために新たな工程を追加する必要がない。即ち、遮光膜５８は、新たに遮光層を追加するのではなく、配線５３を利用して設けられる。また、配線５３は、センサチップ３１のＰＤ４６や、信号処理チップ３２のロジック回路などに接続されているが、遮光膜５８は、それらから独立して（配線５３のパターンとは別のダミーパターンとして）形成される。
【００３７】
このような遮光膜５８を設けることにより、積層型撮像素子１１では、トランジスタ５５のホットキャリアによる発光（図２の白抜きの矢印）を、遮光膜５８において遮光することができ、この発光がＰＤ４６に悪影響を及ぼすことを抑制することができる。
【００３８】
ここで、図３を参照して、トランジスタ５５のホットキャリアによる発光がＰＤ４６に悪影響を及ぼすことについて説明する。図３には、遮光膜５８が形成されていない従来の構成例の積層型撮像素子１１’が示されている。このような構成において、トランジスタ５５のホットキャリアによる発光を、図３に示されている白抜きの矢印のように、例えば、ＰＤ４６Ｃが受光することがあった。これにより、ＰＤ４６Ｃから出力される画素信号には、レンズ４４Ｃにより集光された入射光の光量に、トランジスタ５５のホットキャリアによる発光を受光した光量が加算されることになり、その発光がノイズとして画像に表れるという悪影響があった。
【００３９】
これに対し、図２に示すように、積層型撮像素子１１では、遮光膜５８がトランジスタ５５のホットキャリアによる発光が伝搬することを遮断でき、この発光による悪影響を抑制することができるので、画質の低下を防止することができる。
【００４０】
なお、遮光膜５８は、ＰＤ４６が形成される半導体基板４２と、トランジスタ５５が形成される半導体基板５２との間に配置されていればよく、配線層５１ではなく配線層４３だけに形成したり、配線層５１および配線層４３の両方に形成したりしてもよい。
【００４１】
ここで、配線層５１に形成される配線５３は、一般的に、リソグラフィ、ドライエッチング、またはＣＭＰ（Chemical Mechanical Polishing）などの加工条件によって規定されるデザインルールを厳守してレイアウトされる。このため、配線層５１を利用して遮光膜５８を形成する場合、光の遮断のみを目的として遮光膜５８をレイアウトとすることはできず、このレイアウトルールに従い、かつ、効率的に光を遮断することができるように遮光膜５８をレイアウトする必要がある。
【００４２】
例えば、図４には、配線５３の配線幅および最小の配線間隔（その配線幅で最小とすることができる配線５３どうしの間隔）についてのデザインルールの一例が示されている。
【００４３】
図４に示すように、配線５３のデザインルールは、配線５３の配線幅が1.6μｍ以下である場合、配線５３の最小の配線間隔は0.4μｍに設定される。また、配線５３の配線幅が1.6μｍより大きく、かつ、4.6μｍ以下である場合、配線５３の最小の配線間隔は0.5μｍに設定され、配線５３の配線幅が4.6μｍより大きく、かつ、6.0μｍ以下である場合、配線５３の最小の配線間隔は0.8μｍに設定される。また、配線５３の配線幅が6.0μｍより大きく、かつ、10.0μｍ以下である場合、配線５３の最小の配線間隔は1.5μｍに設定され、配線５３の配線幅が10.0μｍより大きい場合、配線５３の最小の配線間隔は3.0μｍに設定される。
【００４４】
このようなデザインルールに従って、配線５３の層を利用して正方形の遮光膜５８をレイアウトする場合、遮光膜５８の幅と、遮光膜５８の最小間隔（その幅で最小とすることができる遮光膜５８どうしの間隔）とは、図５に示すような関係となる。
【００４５】
図５では、横軸が遮光膜５８の幅（Island Width）を示し、縦軸が遮光膜５８の最小間隔（Min Space）を示している。
【００４６】
図５に示すように、遮光膜５８の幅および最小間隔の関係は、図４に示したデザインルールに従って、遮光膜５８の幅が大きくなるのに応じて、遮光膜５８の最小間隔が段階的に大きくなる。そこで、遮光膜５８が配置される層の全体の面積に対する遮光膜５８により遮光される面積の比率をデューティ比とすると、遮光膜５８の最小間隔ごとに、その最小間隔において遮光膜５８の幅が最大となるポイントで、デューティ比が最大になる。
【００４７】
例えば、遮光膜５８の最小間隔が0.4μｍである場合には、遮光膜５８の幅が1.6μｍとなるポイントＰ１においてデューティ比が最大になる。また、遮光膜５８の最小間隔が0.5μｍである場合には、遮光膜５８の幅が4.6μｍとなるポイントＰ２においてデューティ比が最大になる。同様に、遮光膜５８の最小間隔が0.8μｍである場合には、遮光膜５８の幅が6.0μｍとなるポイントＰ３において、遮光膜５８の最小間隔が1.5μｍである場合、遮光膜５８の幅が10.0μｍとなるポイントＰ４において、デューティ比がそれぞれ最大になる。
【００４８】
積層型撮像素子１１では、遮光膜５８の幅および最小間隔の関係が、デューティ比が最大になるように遮光膜５８が形成され、図６には、デューティ比が最大になるように形成された遮光膜５８のレイアウトが示されている。
【００４９】
図６Ａには、最小間隔および幅をそれぞれ0.4μｍおよび1.6μｍとしてレイアウトされた遮光膜５８が示されており、このレイアウトでのデューティ比は６４％になる。図６Ｂには、最小間隔および幅をそれぞれ0.5μｍおよび4.6μｍとしてレイアウトされた遮光膜５８が示されており、このレイアウトでのデューティ比は８１％になる。
【００５０】
図６Ｃには、最小間隔および幅をそれぞれ0.8μｍおよび6.0μｍとしてレイアウトされた遮光膜５８が示されており、このレイアウトでのデューティ比は７８％になる。図６Ｄには、最小間隔および幅をそれぞれ1.5μｍおよび10.0μｍとしてレイアウトされた遮光膜５８が示されており、このレイアウトでのデューティ比は７６％になる。
【００５１】
図７には、図６に示したそれぞれのレイアウトでの遮光能力が示されている。なお、遮光能力は、遮光膜５８が１層で配置されたときに、遮光膜５８の層に対して垂直に540ｎｍの光を照射した場合における透過率として定義した。即ち、透過率が低いほど、遮光能力が高いと言うことができる。
【００５２】
図７に示すように、最小間隔および幅をそれぞれ0.5μｍおよび4.6μｍとして遮光膜５８をレイアウトした場合に、遮光能力が最も高くなるという結果が得られた。例えば、図６に示したように、このレイアウトでのデューティ比が最も高い値であったことや、遮光膜５８の最小間隔が、透過率を求める際に用いられた光の波長と同等以下であったことなどから、このような結果が得られたと想定される。
【００５３】
また、遮光膜５８の最小間隔が最も小さくなる場合に、つまり、遮光膜５８の最小間隔が0.4μｍである場合に、遮光能力が最も低くなることより、遮光膜５８の最小間隔を単に狭めただけでは遮光能力を高めることができないという結果であった。つまり、図６に示したように、最小間隔および幅をそれぞれ0.4μｍおよび1.6μｍとして遮光膜５８をレイアウトした場合には、デューティ比が最も低い値であったことから、遮光能力が低くなるものと想定される。
【００５４】
このように、積層型撮像素子１１では、遮光膜５８の最小間隔を、遮光の対象となる光の波長以下となる0.5μｍとし、その間隔でデザインルールに従って最大の幅となる4.6μｍとするレイアウトを採用することにより、遮光能力を最も高くすることができる。
【００５５】
ところで、遮光膜５８の最小間隔および幅が同一であっても、遮光膜５８を平面的に配置するとき、複数のパターンで遮光膜５８をレイアウトすることができる。
【００５６】
例えば、図８には、２通りのパターンで遮光膜５８をレイアウトした例が示されている。
【００５７】
図８Ａには、列方向および行方向に、１列に並ぶように遮光膜５８が配置されたレイアウトが示されている。図８Ｂには、行方向には１列に並び、列方向には１行ごとに遮光膜５８の配置周期の半周期でズラされて遮光膜５８が配置されたレイアウトが示されている。
【００５８】
また、図８に示す２通りのレイアウトでの遮光能力を、図７を参照して説明したのと同様に求めると、図８Ａに示すレイアウトでの遮光能力は9.0％であり、図８Ｂに示すレイアウトでの遮光能力は8.9％であった。即ち、遮光膜５８の最小間隔および幅が同一であれば、異なるレイアウトであっても、遮光能力は略同一であるという結果が得られた。
【００５９】
このように、図４に示したデザインルールに従ってレイアウトされた矩形形状の遮光膜５８を、配線層５１に形成することにより、トランジスタ５５のホットキャリアによる発光の影響を１０％以下に減少させることができる。
【００６０】
次に、図９を参照して、遮光膜５８を２層構造にした構成例について説明する。
【００６１】
遮光膜５８を２層構造にする場合には、１層目の遮光膜５８−１と２層目の遮光膜５８−２との配置のズレが異なることによって遮光能力が異なるものとなる。
【００６２】
図９Ａには、１層目の遮光膜５８−１と２層目の遮光膜５８−２との配置のズレが、遮光膜５８の配置周期の半分とした２層構造のレイアウト（半周期ズラしパターン）が示されている。また、図９Ｂには、１層目の遮光膜５８−１と２層目の遮光膜５８−２との配置のズレが生じない、即ち、遮光膜５８−１および５８−２で配置周期を一致させた２層構造でのレイアウトパターン（同一周期パターン）が示されている。
【００６３】
このような２層構造のレイアウトで、遮光膜５８−１および遮光膜５８−２の最小間隔および幅をそれぞれ0.5μｍおよび4.6μｍとし、遮光膜５８−１および遮光膜５８−２の間隔を800ｎｍとし、上述の遮光膜５８と同一の材料および厚みとしたときの遮光能力を求めた結果を、図１０に示す。
【００６４】
図１０には、半周期ズラしパターンのときの遮光能力と、同一周期パターンのときの遮光能力とを算出した結果が示されている。
【００６５】
図１０に示すように、半周期ズラしパターンで遮光膜５８をレイアウトしたときの遮光能力が0.6％となり、同一周期パターンで遮光膜５８をレイアウトしたときの遮光能力が３％となる結果が得られた。即ち、半周期ズラしパターンの方が、同一周期パターンよりも遮光能力が高くなる結果が得られた。
【００６６】
このことより、図２に示すように、遮光膜５８−１と遮光膜５８−２との２層構造にする場合には、それぞれ上下の層で遮光膜５８の配置周期を一致させない方が好ましい。なお、遮光膜５８−１と遮光膜５８−２との配置のズレが、遮光膜５８の配置周期の半分としたレイアウトが最も遮光能力が高くなるが、例えば、遮光膜５８の配置周期の１／３としたレイアウトとしてもよい。
【００６７】
例えば、図１１には、遮光膜５８−１と遮光膜５８−２との２層構造にする場合に、それぞれ上下の層で遮光膜５８の配置周期をズラしたズラし量と、遮光能力との関係が示されている。
【００６８】
図１１に示すように、ズラし量が０°のときの遮光能力（３％）が最も低い値となり、ズラし量が180°のときの遮光能力（0.6％）が最も高い値となる。その中でも、例えば、ズラし量が140°以上であれば、ある程度以上（例えば、ズラし量が180°のときの遮光能力の９割以上）の遮光能力を得ることができる。このことより、１層目の遮光膜５８−１と２層目の遮光膜５８−２との配置のズレが、遮光膜５８の配置の周期の140°以上となるような２層構造でのレイアウトパターンを採用することが好ましい。
【００６９】
なお、このズラし量と遮光能力との関係は、遮光膜５８−１と遮光膜５８−２との間隔（上下方向の配線間隔）に応じて適宜設定することができる。
【００７０】
次に、図１２を参照して、ライン形状を採用した遮光膜５８のレイアウトについて説明する。
【００７１】
また、例えば、遮光膜５８の形状としては、上述したような矩形形状の他、例えば、ライン形状を採用することができる。
【００７２】
図１２には、ライン形状の遮光膜５８がレイアウトされた平面図および断面図が示されている。
【００７３】
ライン形状の遮光膜５８も、上述のデザインルールに従ってレイアウトされる。図１２の例では、最小間隔および幅がそれぞれ0.4μｍおよび1.6μｍとして、0.8μｍの間隔で２層構造とされた遮光膜５８−１および遮光膜５８−２のレイアウトが示されている。また、遮光膜５８−１と遮光膜５８−２との配置のズレが、遮光膜５８の配置周期の半分とされている。
【００７４】
このように、ライン形状の遮光膜５８を採用することで、遮光膜５８と配線５３とを共用することができ、設計の自由度を向上させることができる。
【００７５】
図１３には、図１２のレイアウトでの遮光能力を、図７を参照して説明したのと同様に求めた結果が示されている。
【００７６】
図１３に示すように、２層構造でライン形状の遮光膜５８−１および遮光膜５８−２をレイアウトした場合の遮光能力は、0.5％であった。また、１層構造でライン形状の遮光膜５８をレイアウトした場合の遮光能力は、14％であった。
【００７７】
つまり、ライン形状の遮光膜５８を採用したとき、１層構造よりも２層構造とすることにより、遮光能力を大幅に向上させることができる。また、図１２に示したレイアウトでのデューティ比は80％となり、図９に示したレイアウトでのデューティ比よりも小さい値となっているが、２層構造とすることで、大きな遮光効果を得ることができる。
【００７８】
次に、図１４を参照して、１層目の遮光膜５８−１で空間となっている箇所のみ、２層目の遮光膜５８−２を配設したレイアウトについて説明する。なお、図１４では、１層目を遮光膜５８としているが、例えば、１層目において、配線５３どうしの空間、または、配線５３と遮光膜５８−１との空間となっている箇所に、２層目の遮光膜５８−２を配置しても同様である。
【００７９】
図１４に示すように、１層目の遮光膜５８−１で空間となっている箇所のみ、２層目の遮光膜５８−２を配設するレイアウトによっても、遮光能力を向上させることができる。なお、このようなレイアウトでは、２層目の遮光膜５８−２の密度が低いことにより遮光能力が低下することが懸念される。
【００８０】
そこで、遮光膜５８−１および遮光膜５８−２を平面的に見たときに重なり合う幅をパラメータとして、遮光能力を求めた結果を図１５に示す。なお、遮光能力は、図１４に示すように、重なり幅を０〜1.0μｍとし、１層目と２層目の間隔を0.4および0.8μｍとして求めた結果である。
【００８１】
図１５は、横軸が重なり幅を示し、縦軸が遮光能力を示している。
【００８２】
図１１に示すように、１層目と２層目の間隔が0.4μｍであるとき、重なり幅が0.4μｍ以上であれば遮光能力が飽和する（重なり幅が1μｍのときの遮光能力と略同一となる）という結果が得られた。また、１層目と２層目の間隔が0.8μｍであるとき、重なり幅が0.8μｍ以上であれば遮光能力が飽和するという結果が得られた。つまり、重なり幅が、１層目と２層目の間隔と略同等以上になれば、重なり幅を、それ以上広げても遮光能力に大きな変化は見られないという結果が得られた。
【００８３】
このことより、積層型撮像素子１１では、遮光膜５８−２の重なり幅を１層目と２層目の間隔と略同等とされる。つまり、２層目の遮光膜５８−２の幅を、１層目の遮光膜５８−１どうしの間隔に、１層目と２層目の間隔の２倍の値を加算すると規定することで、十分な遮光能力を得ることができる。
【００８４】
次に、図１６を参照して、配線層５１の平面的な構成について説明する。
【００８５】
図１６の例では、配線層５１に配設される配線５３が設けられない空間を埋めるように、矩形形状の遮光膜５８が配設されており、デザインルールに従ったレイアウトにより、配線５３と遮光膜５８とが共存している。このとき、遮光膜５８は、配線５３が配設されるパターンに応じて、配線５３どうしの間において、遮光能力が最も高くなるように、幅および最小間隔が設定される。これにより、配線層５１を透過する透過光を最小限に抑制することができる。
【００８６】
なお、配線層５１に配設される配線５３が設けられない空間を埋めるように、ライン形状の遮光膜５８が配設されてもよい。
【００８７】
また、本技術は、例えば、検出の対象となる光以外のノイズとなる光が、所定の決まった場所から発光するような固体撮像素子に適用することができ、上述したホットキャリアによる発光を遮光するのに限られず、広範囲に適用することができる。
【００８８】
また、上述したような構成の積層型撮像素子１１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
【００８９】
図１７は、電子機器に搭載される撮像装置の構成例を示すブロック図である。
【００９０】
図１７に示すように、撮像装置１０１は、光学系１０２、撮像素子１０３、信号処理回路１０４、モニタ１０５、およびメモリ１０６を備えて構成され、静止画像および動画像を撮像可能である。
【００９１】
光学系１０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子１０３に導き、撮像素子１０３の受光面（センサ部）に結像させる。
【００９２】
撮像素子１０３としては、上述したような構成の積層型撮像素子１１が適用される。撮像素子１０３には、光学系１０２を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子１０３に蓄積された電子に応じた信号が信号処理回路１０４に供給される。
【００９３】
信号処理回路１０４は、撮像素子１０３から出力された信号電荷に対して各種の信号処理を施す。信号処理回路１０４が信号処理を施すことにより得られた画像（画像データ）は、モニタ１０５に供給されて表示されたり、メモリ１０６に供給されて記憶（記録）されたりする。
【００９４】
このように構成されている撮像装置１０１では、撮像素子１０３として、上述したような構成の積層型撮像素子１１を適用することにより、ホットキャリアによる発光の悪影響を抑制したノイズの少ない、より良好な画質の画像を得ることができる。
【００９５】
また、本技術における積層型撮像素子１１は、裏面照射型のCMOS型固体撮像素子の他、表面照射型のCMOS型固体撮像素子やCCD型固体撮像素子などに採用することができる。
【００９６】
なお、本技術は以下のような構成も取ることができる。
（１）
複数の光電変換素子が配置された受光層を有するセンサチップと、
前記センサチップに積層され、前記センサチップを駆動するためのロジック回路が形成された回路層を有する信号処理チップと、
前記受光層と前記回路層との間に配置され、信号の送受信を行う配線を有する配線層と
を備え、
前記配線層において前記配線が形成されていない領域に、遮光性を備えた遮光膜を配設する
固体撮像素子。
（２）
前記遮光膜は、前記配線を配置する規則に従って、前記配線と同一の平面に前記配線と同一の材料で形成される
上記（１）に記載の固体撮像素子。
（３）
前記遮光膜は、前記配線を配置する規則に従った幅および間隔で配置され、前記遮光膜が配置される領域の全体の面積に対する前記遮光膜の面積の比率が最大となるように形成される
上記（１）または（２）に記載の固体撮像素子。
（４）
前記遮光膜は、前記センサチップが有する光電変換素子、および、前記信号処理チップが有するロジック回路とは独立して形成される
上記（１）から（３）までのいずれかに記載の固体撮像素子。
（５）
前記遮光膜は、他の前記遮光膜との間に所定の間隔を有した矩形形状またはライン形状で形成される
上記（１）から（４）までのいずれかに記載の固体撮像素子。
（６）
前記配線層において前記遮光膜が複数層で形成される
上記（１）から（５）までのいずれかに記載の固体撮像素子。
（７）
前記遮光膜は、所定の幅および間隔となるように周期的に配置され、ある層の前記遮光膜の配置周期と、他の層の前記遮光膜の配置周期とがズラされるように形成される
上記（１）から（６）までのいずれかに記載の固体撮像素子。
（８）
前記遮光膜は、平面的に見たときに、ある層の前記遮光膜と他の層の前記遮光膜とが重なり合う幅が、前記層の間の間隔と略同等である
上記（１）から（７）までのいずれかに記載の固体撮像素子。
【００９７】
なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
【符号の説明】
【００９８】
１１  積層型撮像素子，  １２  画素アレイ部，  １３  垂直駆動部，  １４  カラム処理部，  １５  水平駆動部，  １６  出力部，  １７  駆動制御部，  ２１  画素，  ２２  水平信号線，  ２３  垂直信号線，  ３１  センサチップ，  ３２  信号処理チップ，  ３３  接着層，  ４１  OCL層，  ４２  半導体基板，  ４３  配線層，  ４４  レンズ，  ４５  シリコン層，  ４６  ＰＤ，  ４７  配線，  ４８  層間絶縁膜，  ５１  配線層，  ５２  半導体基板，  ５３  配線，  ５４  層間絶縁膜，  ５５  トランジスタ，  ５６  ゲート電極，  ５７  コンタクト部，  ５８  遮光膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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