(57)【要約】      （修正有）【課題】抵抗変化素子を有するメモリセルを備えた半導体装置において、フォーミング条件出しによる不良セルが発生しない半導体装置を提供する。【解決手段】半導体装置は、各々第１の抵抗変化素子を有し、通常動作時にアクセスされる複数の第１のメモリセルと、第１の抵抗変化素子と実質的に同じである第２の抵抗変化素子６０ａ〜６０ｃを有し、通常動作時にはアクセスされずにテスト動作時においてアクセスされる少なくとも一つの第２のメモリセル５４ａ〜５４ｃと、テスト動作時において第２のメモリセルにフォーミングを行う制御回路４０と、を備える。【選択図】図３
2013054800.tif 000002
【特許請求の範囲】
【請求項１】
各々第１の抵抗変化素子を有し、通常動作時にアクセスされる複数の第１のメモリセルと、
前記第１の抵抗変化素子と実質的に同じである第２の抵抗変化素子を有し、前記通常動作時にはアクセスされずにテスト動作時においてアクセスされる少なくとも一つの第２のメモリセルと、
前記テスト動作時において前記第２のメモリセルにフォーミングを行う制御回路と、を備える半導体装置。
【請求項２】
前記複数の第１のメモリセルは、複数のメモリセルマットを構成し、
前記第２のメモリセルは、前記複数のメモリセルマットの外側に配置されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記制御回路は、更に前記フォーミングの後、
前記第２のメモリセルの一端を所定の電位でプリチャージし、前記プリチャージされた電荷を前記第２の抵抗変化素子を介して放電させたときの電位低下を検出することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第２のメモリセルに隣接して、前記制御回路が配置されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記制御回路は、第１及び第２の端子の電位を比較するコンパレータを備え、前記第１の端子は前記第２のメモリセルの一端と接続され、前記第２の端子には所定の基準電位が供給されていることを特徴とする請求項３または４に記載の半導体装置。
【請求項６】
前記第２のメモリセルを複数備えるものであって、
前記制御回路は、前記複数の第２のメモリセルに対して、其々複数の異なるフォーミング電圧を印加することにより、前記複数の異なるフォーミング電圧によるフォーミングを行い、  前記複数の異なるフォーミング電圧に対し、前記コンパレータの出力が反転する前記フォーミング電圧の境界電圧を検出し、
検出された前記境界電圧に基づいて、前記第１のメモリセルに対するフォーミング電圧を決定することを特徴とする請求項１に記載の半導体装置。
【請求項７】
通常動作時にメモリ動作する第１の抵抗変化型メモリセルと、フォーミングの条件出しに使用される複数の第２の抵抗変化型メモリセルと、を備えた半導体装置の製造方法であって、
前記複数の第２の抵抗変化型メモリセルに対して、其々互いに異なる条件のフォーミング制御を行い、
前記フォーミング制御の後に、前記複数の第２の抵抗変化型メモリセルの各々に対して、各々が第１の抵抗状態となったか否かの検出を行い、
前記複数の第２の抵抗変化型メモリセルの内、前記検出の結果、前記第１の抵抗状態となったものの条件に基づいて、前記第１の抵抗変化型メモリセルに対してフォーミング制御を行うことを特徴とする半導体装置の製造方法。
【請求項８】
前記複数の第２の抵抗変化型メモリセルに対して、順次、一端をプリチャージする制御と、その後それ自身を介して前記一端を放電する制御と、放電後の電位と基準電位を比較する制御と、を行うことで前記各々が第１の抵抗状態となったか否かの検出を行うことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記フォーミング制御の後に、前記第２の抵抗変化型素子は其々前記第１の抵抗状態及び第２の抵抗状態のいずれか一方の抵抗状態となるものであって、前記第１の抵抗状態は前記第２の抵抗状態よりも低抵抗であることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記複数の第２の抵抗変化型メモリセルのうち前記第１の抵抗状態となった前記複数の第２の抵抗変化型メモリセルの複数の条件の平均の条件に基づいて、前記第２の抵抗変化型メモリセルに対してフォーミング制御を行うことを特徴とする請求項７乃至９のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。特に、本発明は、抵抗変化素子を記憶素子として備える半導体装置と、半導体装置の製造工程において抵抗変化素子のフォーミング条件出しを行う方法に関する。
【背景技術】
【０００２】
現在の大容量の半導体記憶装置としては、ＤＲＡＭが最も一般的でありコンピュータシステムなどに広く用いられている。また、不揮発性の半導体記憶装置としては、フラッシュメモリが広く用いられている。しかし、現在主流であるＤＲＡＭやフラッシュメモリは、後数年で微細化限界に達するとも言われている。従って、ＤＲＡＭやフラッシュメモリを置き換えることのできる様々な大容量の半導体記憶装置の開発が行われている。中でも、ペロブスカイト酸化物やＮｉＯなどの遷移金属酸化物に電圧を印加することにより抵抗変化が生じる現象を利用した抵抗変化素子（ＲＲＡＭ又はＲｅＲＡＭ）が注目されている。抵抗変化素子では、抵抗変化した状態は、電源を切断した後も保持するので、不揮発性メモリとなる。
【０００３】
抵抗変化素子の書き込みには、高抵抗状態を低抵抗状態に変化させる書き込みと、低抵抗状態を高抵抗状態に変化させる書き込みと、の２通りの書き込みが必要である。以後の記載では、高抵抗状態を低抵抗状態に変化させる書き込みをＳＥＴ書き込み（以下、セットとも呼ぶ）、低抵抗状態を高抵抗状態に変化させる書き込みをＲＥＳＥＴ書き込み（以下、リセットとも呼ぶ）とも呼ぶことにする。
【０００４】
このＳＥＴ書き込み及びＲＥＳＥＴ書き込みの動作には、セットとリセットで抵抗変化素子に同一方向に電圧を印加して書き込みを行うユニポーラ型と、セットとリセットでは抵抗変化素子に逆方向に電圧を印加して書き込みを行うバイポーラ型とがある。図１２を参照して、バイポーラ型の書き込み動作について説明する。図１２では、横軸に抵抗変化素子の電極間に印加される電圧、縦軸にそのときに両端間に流れる電流値をプロットしている。最初に、抵抗変化素子はリセット状態にあるとする。抵抗値が高い状態である。このリセット状態にあるとき、抵抗変化素子の端子間に正の電圧ＶＤＳＥＴを印加する（図１２のＡ点）と、抵抗変化素子は高抵抗である状態から低抵抗である状態にセットされる（図１２のＡ点からＢ点に遷移）。このときに流れる最大電流をＩＣＯＭＰとする。
【０００５】
一方、セット状態からリセット状態への書き込みは、セット状態への書き込みとは逆方向に電圧を印加する。すなわち、セット状態にある抵抗変化素子にセットとは逆方向に電圧ＶＤＲＳＴを印加する（図１２のＣ点。このときに流れる電流をＩＲＳＴとする。すると抵抗変化素子はセット状態からリセットされ、抵抗値が大きい状態に戻る（図１２のＣ点からＤ点へ遷移）。また、抵抗素子の読み出し動作は、抵抗素子にＶＤＳＥＴ以下の小さな電圧を印加してそのときに流れる電流により、セット状態にあるかリセット状態にあるか判別する。
【０００６】
ところで、抵抗変化素子は、製造後の初期状態においては絶縁状態にあり、前述した高抵抗状態と低抵抗状態の状態間を切り替え可能にするためには、製造後の抵抗変化素子に所定の電圧を印加して、内部にフィラメントパスを形成することが必要である。このように、フィラメントパスを形成する処理をフォーミングという。フォーミング後には、高抵抗状態と低抵抗状態とを安定して切り替えることが可能になり、安定したメモリ動作を行うことが可能になる。
【０００７】
フォーミングのフォーミング条件には、抵抗変化素子に対する印加電圧、印加時間などが含まれる。また、電圧印加がパルス電圧である場合には、パルス数もフォーミング条件に含まれる。ここで、抵抗変化素子に対する適切なフォーミング条件は、半導体装置の製造プロセス、抵抗変化素子の膜厚、製造時のロットによるばらつき、チップのウェハ面内依存、さらにはチップ内の領域依存等があり、一定ではないという問題がある。上記のばらつきの問題を解消し、常に最適なフォーミングを行うには、例えば、抵抗変化素子の膜厚にばらつきがある場合、膜厚が厚い場合には高電圧を印加するか印加時間を長くする（あるいは印加するパルス数を増やす）必要があり、逆に、膜厚が薄い場合には低い電圧を印加するか印加時間を短くする（あるいは印加するパルス数を減らす）必要がある。
【０００８】
適切なフォーミング条件でフォーミングが行われなかった場合の現象としては、例えば、印加電圧が高すぎた場合に、過フォーミングといって、低抵抗状態になった後、高抵抗状態に戻らない不良が生じる場合がある。或いは、低抵抗状態と高抵抗状態の抵抗差が小さくなってしまい、メモリ動作の際に十分な読み出しマージンが得られなくなる場合がある。
【０００９】
このように、抵抗変化素子を使用したメモリセルで、安定なメモリ動作を行うためには、種々のバラツキ要因があっても、適切なフォーミング条件でフォーミングを行うことが重要である。従来は、種々のバラツキに対処するため、ウェハ状態でフォーミングの条件を振り、最適なフォーミング条件を見つけ出し、ウェハ試験での設定値を決めている。これをフォーミング条件出し（或いは、フォーミングテスト）という。
【００１０】
また、フォーミングの別の課題として、フォーミングを短時間で終了することが、製品の量産適性という観点から重要であり、例えば、特許文献１には、初期フォーミング工程、フォーミング工程、フォーミング抵抗値極小化工程の複数の工程を含み、短時間でフォーミングを完了させる方法が開示されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００８−２１０４４１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
以下の分析は、本発明により与えられる。
【００１３】
しかしながら、上述したように、フォーミング条件出しを幾つかのメモリセルを用いて行った場合、フォーミング条件出し後には、フォーミング条件が適切でなかったメモリセルが、不良セルになってしまうという問題がある。例えば、印加電圧が高すぎて過フォーミングになったメモリセルは、不良セルになってしまう。不良セルになってしまったメモリセルは、その後、正常にメモリ動作をさせることが不可能になる。
【００１４】
また、特許文献１には、フォーミングを短時間で行う技術について記載されているが、フォーミング条件出しについては触れられていない。
【００１５】
このように、抵抗変化素子を有するメモリセルを備えた半導体装置において、フォーミング条件出しを行って適切なフォーミング条件を決定した後、そのフォーミング条件でメモリセルのフォーミングを行うことにより、安定したメモリ動作をさせるには、解決すべき課題が存在する。
【課題を解決するための手段】
【００１６】
本発明の第１の視点による半導体装置は、各々第１の抵抗変化素子を有し、通常動作時にアクセスされる複数の第１のメモリセルと、前記第１の抵抗変化素子と実質的に同じである第２の抵抗変化素子を有し、前記通常動作時にはアクセスされずにテスト動作時においてアクセスされる少なくとも一つの第２のメモリセルと、前記テスト動作時において前記第２のメモリセルにフォーミングを行う制御回路と、を備える。
【００１７】
本発明の第２の視点による半導体装置の製造方法は、通常動作時にメモリ動作する第１の抵抗変化型メモリセルと、フォーミングの条件出しに使用される複数の第２の抵抗変化型メモリセルと、を備えた半導体装置の製造方法であって、前記複数の第２の抵抗変化型メモリセルに対して、其々互いに異なる条件のフォーミング制御を行い、前記フォーミング制御の後に、前記複数の第２の抵抗変化型メモリセルの各々に対して、各々が第１の抵抗状態となったか否かの検出を行い、前記複数の第２の抵抗変化型メモリセルの内、前記検出の結果、前記第１の抵抗状態となったものの条件に基づいて、前記第１の抵抗変化型メモリセルに対してフォーミング制御を行う。
【発明の効果】
【００１８】
本発明の第１の視点によれば、通常動作時にメモリ動作をするメモリセルに対しては、フォーミング条件出しによる不良セルが発生しない半導体装置を提供することができる。
【００１９】
本発明の第２の視点によれば、通常動作時にメモリ動作をするメモリセルに対しては、フォーミング条件出しによる不良セルが発生しない半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の各実施例に係る半導体装置のブロック図である。
【図２】本発明の各実施例に係る半導体装置とテスタとの接続を示す図である。
【図３】本発明の実施例１に係る半導体装置のフォーミング電圧測定回路を示す図である。
【図４】本発明の実施例１に係る半導体装置のフォーミング電圧測定回路の動作を示す波形図である。
【図５】本発明の実施例１に係る半導体装置の第２のメモリセルの配置の一例を示す図である。
【図６】本発明の実施例１に係る半導体装置の製造方法を示すフローチャートである。
【図７】本発明の実施例１に係る半導体装置の製造方法を示すフローチャートである。
【図８】本発明の実施例１に係る半導体装置の製造方法を示すフローチャートである。
【図９】本発明の実施例１に係る半導体装置の製造方法を示すフローチャートである。
【図１０】本発明の実施例２に係る半導体装置におけるメモリセルの配置の一例を示す図である。
【図１１】本発明の実施例２に係る半導体装置におけるロウデコーダ及びリダンロウデコーダのブロック図である。
【図１２】抵抗変化素子の動作を説明するための図である。
【発明を実施するための形態】
【００２１】
本発明の実施形態について、必要に応じて図面を参照して説明する。なお、実施形態の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。
【００２２】
本発明による第１の実施形態の半導体装置は、図３、図５のいずれかに示すように、各々第１の抵抗変化素子（図５の４９ａ〜４９ｉ）を有し、通常動作時にアクセスされる複数の第１のメモリセル（図５の４３ａ〜４３ｉ）と、第１の抵抗変化素子と実質的に同じである第２の抵抗変化素子（図３の６０ａ〜６０ｃ）を有し、通常動作時にはアクセスされずにテスト動作時においてアクセスされる少なくとも一つの第２のメモリセル（図３の５４ａ〜５４ｃ）と、テスト動作時において第２のメモリセルにフォーミングを行う制御回路（図３の４０）と、を備える。
【００２３】
本発明による第２の実施形態の半導体装置の製造方法は、図３、図５のいずれかに示すように、通常動作時にメモリ動作する第１の抵抗変化型メモリセル（図５の４３ａ〜４３ｉ）と、フォーミングの条件出しに使用される複数の第２の抵抗変化型メモリセル（図３の５４ａ〜５４ｃ）と、を備えた半導体装置の製造方法であって、複数の第２の抵抗変化型メモリセルに対して、其々互いに異なる条件のフォーミング制御を行い、フォーミング制御の後に、複数の第２の抵抗変化型メモリセルの各々に対して、各々が第１の抵抗状態となったか否かの検出を行い、複数の第２の抵抗変化型メモリセルの内、検出の結果、第１の抵抗状態となったものの条件に基づいて、第１の抵抗変化型メモリセルに対してフォーミング制御を行う。
【００２４】
ここで、上記の第１の抵抗状態とは、適切なフォーミング条件でフォーミングを行った後に得られる抵抗変化型メモリセルの抵抗状態であり、以後、読み出し、ＳＥＴ書き込み、及びＲＥＳＥＴ書き込みを安定動作させることが可能になる。
【００２５】
以下、実施例について、図面を参照して詳しく説明する。
【実施例１】
【００２６】
［実施例１の構成］
図１は、本発明の実施例１に係る半導体装置全体のブロック図である。半導体装置１のメモリセルは、第１のメモリセル（図５の４３ａ〜４３ｉ）と、第２のメモリセル（図３の５４ａ〜５４ｃ）により構成される。ここで、第１及び第２のメモリセルは、抵抗状態で情報を記憶するメモリセルであり、夫々、第１の抵抗変化型メモリセル、第２の抵抗変化型メモリセルともいう。また、第１のメモリセルは、第１の抵抗変化素子（図５の４９ａ〜４９ｉ）を有し、第２のメモリセルは、第１の抵抗変化素子と実質的に同じである第２の抵抗変化素子（図３の６０ａ〜６０ｃ）を有している。
【００２７】
第１のメモリセルは、通常動作時に、読み出し、ＳＥＴ書き込み、及びＲＥＳＥＴ書き込みのメモリ動作を行うメモリセルである。一方、第２のメモリセルは、フォーミング条件出し等のテスト動作時に使用するメモリセルであり、通常動作時にはアクセスされない。
【００２８】
半導体装置１は、第２のメモリセルにフォーミング条件出しのフォーミングを行う制御回路４０を具備している。ここで、上記の制御回路４０は、フォーミング条件出しにおいて、最適なフォーミング電圧を算出する機能を有しており、以降、フォーミング電圧測定回路４０ともいう。図３に示すように、フォーミング電圧測定回路４０は、第２のメモリセル（図３の５４ａ〜５４ｃ）に隣接して配置される。
【００２９】
図１において、メモリセルアレイ２１には、複数のメモリセルマット（図１の２２等）が配置される。また、各メモリセルセルマット２２には、（サブ）ワード線を駆動するＳＷＤ（Ｓｕｂ  Ｗｏｒｄ  Ｄｒｉｖｅｒ）２４と、ビット線を制御するＢＬＣ（Ｂｉｔ  Ｌｉｎｅ  Ｃｏｎｔｒｏｌ）２３が隣接して配置される。
【００３０】
アドレス入力回路１０は、アクセスするメモリセルのアドレスＡＤＤを入力する。次に、アドレスラッチ回路１１は、入力されたアドレスＡＤＤをラッチし、ロウアドレスＡＤＤ＿ｒｏｗ、カラムアドレスＡＤＤ＿ｃｏｌｕｍｎに分離して、ロウデコーダ３３、カラムデコーダ３０に夫々、供給する。
【００３１】
ロウデコーダ３３は、ロウアドレスＡＤＤ＿ｒｏｗを入力し、ロウ選択信号をデコードするデコーダである。上記ロウ選択信号により、選択された（サブ）ワード線がアクティブになる。また、カラムデコーダ３０は、カラムアドレスＡＤＤ＿ｃｏｌｕｍｎを入力し、カラム選択信号をデコードするデコーダである。上記カラム選択信号により、選択されたビット線がアクティブになる。
【００３２】
メモリセルマット２２内の複数のメモリセルは、複数の（サブ）ワード線と複数のビット線の交点に二次元的に配置され、それらのうち、選択された（サブ）ワード線と選択されたビット線の両方に接続されているメモリセルが選択され、アクセスされる。
【００３３】
クロック入力回路１４は、外部から半導体装置１に供給される相補の外部クロックＣＫ、／ＣＫを受け、内部クロックＣＬＫＩＮを生成して、ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路１６、及びタイミングジェネレータ１７に供給する。タイミングジェネレータ１７は、内部クロックＣＬＫＩＮを基に、半導体装置１内で必要な種々のタイミング信号を生成し、各部へ供給する。なお、本明細書において、信号名の／はロウレベルになるとアクティブになる信号であることを示している。また、ＤＬＬ回路１６は、内部クロックＣＬＫＩＮから、クロック信号ＬＣＬＫを生成し、リードライトアンプ２５、入出力回路２６に対し供給する。リードライトアンプ２５、入出力回路２６では、供給されたクロック信号ＬＣＬＫに同期して、読み出し動作／書き込み動作等が行われる。
【００３４】
リードライトアンプ２５は、読み出し動作時には、選択されたメモリセルのビット線の電流または電位を判定し、データとして入出回路２６に対して出力する。また、リードライトアンプ２５は、書き込み動作時（ＳＥＴ書き込み時またはＲＥＳＥＴ書き込み時）には、書き込むデータに応じて、選択されたメモリセルに適切な電流を流すように制御する。
【００３５】
入出力回路２６は、読み出し動作時には、リードライトアンプ２５が出力したデータを入力し、並列データに変換して、データ入出力端子ＤＱから出力する。また、入出力回路２６は、書き込み動作時には、データ入出力端子ＤＱから並列に入力したデータを直列データに変換し、メモリセル単位のデータにして、リードライトアンプ２５に出力する。
【００３６】
コマンド入力回路１２は、制御信号として、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ等を入力する。コマンドデコード回路１３は、これらの信号／ＲＡＳ、／ＣＡＳ、／ＷＥ等をデコードし、デコードされたコマンドの実行に必要な制御信号を半導体装置１内の各部に出力する。
【００３７】
テスト制御回路１５は、コマンドデコード回路１３からの制御信号を受け、フォーミング条件出しの際にアクティブとなるフォーミングテスト信号Ｔ１を、半導体装置１内の各部に出力する。
【００３８】
内部電源発生回路４１は、外部から供給される電源ＶＤＤ、ＶＳＳを入力し、半導体装置１内の各部で必要な電圧ＶＰＰ、ＶＰＥＲＩ、Ｖｆｏｒｍｉｎｇ＿０〜Ｖｆｏｒｍｉｎｇ＿ｎを生成し、各部へ供給する。ここで、Ｖｆｏｒｍｉｎｇ＿０〜Ｖｆｏｒｍｉｎｇ＿ｎは、フォーミング電圧測定回路４０に供給される（ｎ＋１）通りのフォーミング電圧である。（ｎ＋１）通りのフォーミング電圧の値は、固定値でもよいし、外部からコマンド入力等により可変できるように構成してもよい。また、これらのフォーミング電圧は、Ｖｆｏｒｍｉｎｇ＿０＜Ｖｆｏｒｍｉｎｇ＿１＜．．．＜Ｖｆｏｒｍｉｎｇ＿ｎであり、すなわち、電圧の大きさの順番になっているものとする。
【００３９】
フォーミング電圧測定回路４０は、フォーミング条件出しを行うための回路である。フォーミング電圧測定回路４０は、テスト制御回路１５からフォーミングテスト信号Ｔ１を、内部電源発生回路４１から（ｎ＋１）通りのフォーミング電圧を、夫々入力し、（ｎ＋１）通りのフォーミング条件の検出Ｆｏｒｍｉｎｇｏｕｔをリードライトアンプ２５に出力する。リードライトアンプ２５は、上記（ｎ＋１）通りのフォーミング条件の検出Ｆｏｒｍｉｎｇｏｕｔを受け、Ｆｏｒｍｉｎｇｏｕｔにおける（ｎ＋１）個の出力電圧をデータに変換し、入出力データ端子ＤＱから出力する（図４のＴｅｓｔｏｕｔ信号）。尚、フォーミング電圧測定回路４０の詳細な構成に関しては、図３の構成を説明するときに後述する。
【００４０】
半導体装置１におけるフォーミング条件出しを含む種々のテストは、図２に示すようにテスタ２を接続した状態で行われる。図２は、半導体装置１とテスタ２との接続を示す図である。図２に示すように、半導体装置１の／ＲＡＳ、／ＣＡＳ、／ＷＥ等の制御信号の端子はテスタ２のコマンド端子と接続され、半導体装置１のデータ入出力端子ＤＱはテスタ２のデータ端子と接続され、半導体装置１のＶＤＤ、ＶＳＳ端子は、テスタ２の電圧端子と接続される。上記した接続状態で、テスタ２より半導体装置１に対して種々のコマンドを出され、半導体装置１では種々のテストが実施される。また、テスト結果（例えば、図４のＴｅｓｔｏｕｔ信号）は、半導体装置１のデータ入出力端子ＤＱからテスタ２のデータ端子を介して、テスタ２に出力される。
【００４１】
次に、図３を参照し、フォーミング電圧測定回路４０の構成について、詳細に説明する。図３のフォーミング電圧測定回路４０は、（ｎ＋１）通りのフォーミング電圧Ｖｆｏｒｍｉｎｇ＿０〜Ｖｆｏｒｍｉｎｇ＿ｎを、（ｎ＋１）個の第２のメモリセル５４ａ〜５４ｃに、夫々供給し、夫々のフォーミング電圧が適正であるか否かを検出する機能を有する回路である。
【００４２】
フォーミング電圧測定回路４０は、第２のメモリセル５４ａ〜５４ｃ、ＰＭＯＳトランジスタ５２ａ〜５２ｃ、ＮＭＯＳトランジスタ５５ａ〜５５ｃ、ＮＭＯＳトランジスタ５３ａ〜５３ｃ、ＰＭＯＳトランジスタ５１、及びコンパレータ５０により構成される。
【００４３】
図３において、第２のメモリセル５４ａ〜５４ｃは、夫々、第２の抵抗変化素子６０ａ〜６０ｃにより構成される。第２の抵抗変化素子６０ａの一端（図３のノードＮ＿０）とフォーミング電圧Ｖｆｏｒｍｉｎｇ＿０を供給する配線の間に、ＰＭＯＳトランジスタ５２ａのソース／ドレインが直列に接続される。また、第２の抵抗変化素子６０ａの他端とグランド線の間に、ＮＭＯＳトランジスタ５５ａのソース／ドレインが接続される。また、ＰＭＯＳトランジスタ５２ａのゲートは、制御信号Ｔｅｓｔ＿ｗの配線と接続され、ＮＭＯＳトランジスタ５５ａのゲートは、制御信号線Ｔｅｓｔ＿ｒｗの配線と接続される。また、第２の抵抗変化素子６０ａの一端（図３のノードＮ＿０）には、ＮＭＯＳトランジスタ５３ａのドレインが接続され、ＮＭＯＳトランジスタ５３ａのソースはコンパレータ５０の正転入力端子Ｖｉｎ（＋）と接続される。ＮＭＯＳトランジスタ５３ａのゲートは、制御信号Ｔｅｓｔ＿ｒ０の配線と接続される。
【００４４】
他の第２の抵抗変化素子（６０ｂ〜６０ｃ）に関連した接続は、上記した第２の抵抗変化素子６０ａが関連する接続と同様であるため、説明は省略する。
【００４５】
コンパレータ５０は、第１の端子（正転入力端子；図３のＶｉｎ（＋））、第２の端子（反転入力端子）の電位を比較する機能を有している。コンパレータ５０の反転入力端子には、所定の基準電位Ｖｒｅｆ＿ｆｏｒｍの電圧が供給される。また、コンパレータ５０の正転入力端子Ｖｉｎ（＋）は、ＰＭＯＳトランジスタ５１を介して、電圧Ｖｒｅａｄが供給される。具体的には、ＰＭＯＳトランジスタ５１のソースがＶｒｅａｄの配線と接続され、ＰＭＯＳトランジスタ５１のドレインがコンパレータ５０の正転入力端子Ｖｉｎ（＋）と接続される。また、ＰＭＯＳトランジスタ５１のゲートは、制御信号Ｔｅｓｔ＿ｐｒｅｃの配線と接続される。
【００４６】
以上の接続により、図３の各制御信号と、各ＭＯＳトランジスタの導通／非導通の関係は以下のようになる。まず、Ｔｅｓｔ＿ｗがロウレベルのとき、ＰＭＯＳトランジスタ５２ａ〜５２ｃは導通し、Ｔｅｓｔ＿ｗがハイレベルのとき、非導通になる。また、Ｔｅｓｔ＿ｒｗがハイレベルのとき、ＮＭＯＳトランジスタ５５ａ〜５５ｃは導通し、Ｔｅｓｔ＿ｒｗがロウレベルのとき、非導通になる。また、Ｔｅｓｔ＿ｒ０、Ｔｅｓｔ＿ｒ１、．．．、Ｔｅｓｔ＿ｒｎのいずれかがハイレベルのとき、対応するＮＭＯＳトランジスタ５３ａ〜５３ｃは導通し、各ノードＮ＿０、Ｎ＿１、．．．、Ｎ＿ｎのいずれかとＶｉｎ（＋）は同電位になる。すなわち、各ノードＮ＿０、Ｎ＿１、．．．、Ｎ＿ｎは、夫々、第２のメモリセル（図３の５４ａ〜５４ｃ）の一端と接続されているので、コンパレータ５０の正転入力端子Ｖｉｎ（＋）と第２のメモリセル（図３の５４ａ〜５４ｃ）の一端のいずれか１つが、接続された状態となる。また、Ｔｅｓｔ＿ｒ０、Ｔｅｓｔ＿ｒ１、．．．、Ｔｅｓｔ＿ｒｎがロレベルのとき、夫々のＮＭＯＳトランジスタ５３ａ〜５３ｃは非導通し、各ノードＮ＿０、Ｎ＿１、．．．、Ｎ＿ｎとＶｉｎ（＋）は遮断される。また、Ｔｅｓｔ＿ｐｒｅｃがロウレベルのとき、ＰＭＯＳトランジスタ５１は導通し、Ｖｉｎ（＋）は電源Ｖｒｅａｄでチャージされ、Ｔｅｓｔ＿ｐｒｅｃがハイレベルのとき、ＰＭＯＳトランジスタ５１は非導通になり、Ｖｉｎ（＋）は電源Ｖｒｅａｄと遮断される。
【００４７】
次に、図５を参照し、メモリセルアレイ領域２０の配置について、詳細に説明する。図５に示すように、メモリセルアレイ領域２０は、複数のメモリセルマット２２ａ〜ｈを含んでいる。また、図５の（ｂ）は、メモリセルマットのうちの１つ（２２ｄ）の詳細を示している。図５の（ｂ）に示すように、メモリセルマット２２ｄは、ビット線ＢＬ０、ＢＬ１、．．．、ＢＬｎとワード線ＷＬ０、ＷＬ１、．．．、ＷＬｎの交点に２次元的に配置された複数の第１のメモリセル（図５の４３ａ〜ｉ）を有しており、選択されたビット線とワード線の交点に位置する第１のメモリセルがアクセスされる。
【００４８】
また、メモリセルアレイ領域２０の周辺回路領域において、各メモリセルマット２２ａ〜ｈの外側に、各メモリセルマットに対応するフォーミング電圧測定回路４０ａ〜ｈが配置される。ここで、各フォーミング電圧測定回路４０ａ〜ｈは、前述した図３に示す構成をしており、夫々、複数の第２のメモリセルに隣接して配置されている（図３の５４ａ〜ｃ）。このような構成により、各メモリセルマット２２ａ〜ｈ内の第１のメモリセルは、夫々に対応したフォーミング電圧測定回路４０ａ〜ｈ内の第２のメモリセルと対応付けられる。そして、フォーミング条件出しの際、各フォーミング電圧測定回路４０ａ〜ｈにより求めたフォーミング条件に応じて、対応するメモリセルマット２２ａ〜ｈのフォーミング条件が決定される。具体的なフォーミング条件の決定方法については、後述する。
【００４９】
［実施例１の動作］
次に、本発明の半導体装置１の動作について、説明する。半導体装置１では、フォーミング条件出しモード、フォーミングモード、通常動作モード等を含むモード設定により、夫々のモードに応じた動作が行われる。
【００５０】
ここで、フォーミング条件出しモードは、半導体装置１の製造時に行われるモードであり、複数の第２のメモリセルに対して、複数の異なるフォーミング条件でフォーミングを行い、上記フォーミングの検出結果に基づいて第１のメモリセルに対するフォーミング条件を決定するモードである。
【００５１】
また、フォーミングモードも、半導体装置１の製造時に行われるモードであり、上記フォーミング条件出しモードで決定したフォーミング条件で、第１のメモリセルに対してフォーミングを行うモードである。このフォーミングモードでフォーミングを行うことにより、第１のメモリセルの第１の抵抗変化素子は、高抵抗状態と低抵抗状態を安定して切り替え可能な状態となる。
【００５２】
また、通常動作モードは、第１のメモリセルを記憶素子として使用する通常動作時のモードであり、第１のメモリセルに対して、読み出し、ＳＥＴ書き込み、ＲＥＳＥＴ書き込みのメモリ動作が行われる。
【００５３】
上記した３つのモードのうち、フォーミング条件出しモードの動作について、以下に詳細に説明する。
【００５４】
まず、図１の半導体装置１は図２のテスタ２と接続され、テスタ２はフォーミング条件出しモードの設定コマンドを半導体装置１に出力する。半導体装置１は、コマンド入力回路１２、及びコマンドデコード回路１３により、フォーミング条件出しモードの設定コマンドを受け、フォーミング条件出しモードになる。コマンドデコーダ回路１３より、テスト制御回路１５に対して、フォーミング条件出しモードになったことが通知されると、テスト制御回路１５はフォーミングテスト信号Ｔ１をアクティブにし、フォーミング電圧測定回路４０、カラムデコーダ３０、ロウデコーダ３３、リードライトアンプ２５等に、フォーミングテスト信号Ｔ１がアクティブになったことを通知する。
【００５５】
フォーミングテスト信号Ｔ１がアクティブの場合には、カラムデコーダ３０及びロウデコーダ３３は、カラム選択信号及びロウ選択信号がいずれもデコード出力されないように制御され、その結果、メモリセルアレイ２１内の第１のメモリセルは選択されない。また、フォーミングテスト信号Ｔ１がアクティブの場合には、フォーミング電圧測定回路４０は、動作状態に設定される。また、内部電源発生回路４１はフォーミング電圧測定回路４０に対して、複数の異なるフォーミング電圧Ｖｆｏｒｍｉｎｇ＿０〜Ｖｆｏｒｍｉｎｇ＿ｎを供給している。これらの電圧は、図１では、予め設定された固定電圧としているが、それらの電圧値をテスタ２よりコマンドで設定するように構成してもよい。また、リードライトアンプ２５は、フォーミングテスト信号Ｔ１がアクティブの場合には、メモリセルアレイ２１のビット線からの入力を非選択にし、フォーミング電圧測定回路４０の出力Ｆｏｒｍｉｎｇｏｕｔを選択するように制御される。以上のように、フォーミング条件出しモード時の各部の設定が行われる。
【００５６】
次に、図３、図４を参照し、フォーミング条件出しモード時のフォーミング電圧測定回路４０の動作について、詳細に説明する。図４は、図３における（ｎ＋１）個の第２のメモリセル（５４ａ〜ｃ）のうち、ｋ番目、ｍ番目の第２のメモリセルに着目し、それらの波形を示している（但し、０≦ｋ＜ｍ≦ｎ）。図４の上から第１番目〜第５番目は、図３に示す各制御線（Ｔｅｓｔ＿ｒｗ、Ｔｅｓｔ＿ｗ、Ｔｅｓｔ＿ｐｒｅｃ、Ｔｅｓｔ＿ｒｋ、Ｔｅｓｔ＿ｒｍ）の電圧波形を示す。また、第６、７番目は、ノードＮ＿ｋ、Ｎ＿ｍの電圧波形を示す。ノードＮ＿ｋ、Ｎ＿ｍは、ｋ番目、ｍ番目の第２のメモリセルの一端に接続されたノードである（図３に示すノードＮ＿０、Ｎ＿１、Ｎ＿ｎと同様のノード）。また、第８番目は、図３に示すフォーミング電圧測定回路４０の出力電圧Ｆｏｒｍｉｎｇｏｕｔである。また、第９番目（最下段）は、リードライトアンプ２５がＦｏｒｍｉｎｇｏｕｔを受けて（ｎ＋１）個のデータに変換した後、入出力回路２６が入出力データ端子ＤＱ（図１）に出力するＴｅｓｔｏｕｔ信号である。
【００５７】
図４のタイミングｔ１〜ｔ３の期間は、各第２のメモリセル５４ａ〜ｃに対して、複数の異なるフォーミング電圧Ｖｆｏｒｍｉｎｇ＿０〜Ｖｆｏｒｍｉｎｇ＿ｎで、フォーミングを行う期間である。まず、タイミングｔ１において、Ｔｅｓｔ＿ｒｗ、Ｔｅｓｔ＿ｗ信号がアクティブに遷移し、第２のメモリセル５４ａ〜ｃの上下に直列に接続されたＮＭＯＳトランジスタ５５ａ〜ｃ、及びＰＭＯＳトランジスタ５２ａ〜ｃが導通する。それにより、各第２のメモリセル５４ａ〜ｃに対して、フォーミング条件出しのフォーミングが開始される。各第２の抵抗変化素子６０ａ〜ｃは、抵抗変化素子の膜厚のばらつき、及び印加したフォーミング電圧等によって、内部のフィラメント形成の状態が変化し、それにより、フォーミングされなかった場合や、過フォーミングになってしまった場合が生じる。フォーミング電圧印加中（期間ｔ１〜ｔ３）のノードＮ＿ｋ、Ｎ＿ｍの電位は、上記した各第２の抵抗変化素子の内部の状態により、電位低下が開始するタイミング、電位低下の勾配等は影響する。図４では、ｋ番目の第２の抵抗変化素子はフォーミングされず、ｍ番目の第２の抵抗変化素子が適正にフォーミングされた場合の波形を示している。すなわち、（ｍ＋１）以上の第２の抵抗変化素子では、ｎに近づくにつれて過フォーミングになっている。
【００５８】
次に、ｔ３のタイミングにおいて、Ｔｅｓｔ＿ｒｗ、Ｔｅｓｔ＿ｗ信号が非アクティブに遷移し、ＮＭＯＳトランジスタ５５ａ〜ｃ、ＰＭＯＳトランジスタ５２ａ〜ｃが非導通となり、フォーミング条件出しのフォーミングが終了する。フォーミング電圧を印加した時間は、ｔ３−ｔ１となる。
【００５９】
ｔ４以降は、期間ｔ１〜ｔ３で行われたフォーミング条件出しのフォーミングによる各々の第２のメモリセルのフォーミング状態を評価する期間である。（ｎ＋１）個の第２のメモリセルに対して、順番に評価を行う。ｉ番目の第２メモリセルの評価は、ノードＮ＿ｉ（ｉ番目の第２のメモリセルの一端）の電位をプリチャージした後、各第２の抵抗変化素子を介してプリチャージされた電荷が放電されたときの電位低下を監視することにより、フォーミング状態の検出を行う（但し、ｉ＝０、１、．．．、ｎ）。この動作をｉ＝０、１、．．．、ｎに対して繰り返す。すなわち、第０番目の第２のメモリセルに対するプレチャージ期間（０）とそれに続く電位低下判定期間（０）、第１番目の第２のメモリセルに対するプレチャージ期間（１）とそれに続く電位低下判定期間（１）、．．．、第ｎ番目の第２のメモリセルに対するプレチャージ期間（ｎ）とそれに続く電位低下判定期間（ｎ）により、各々の第２のメモリセルに対する評価が行われる。図４には、そのうち、プリチャージ期間（０）、電位低下判定期間（ｋ）、プリチャージ期間（ｍ）、電位低下判定期間（ｍ）のみを示している。
【００６０】
ｔ４以降の動作を、詳細に説明する。まず、タイミングｔ４において、Ｔｅｓｔ＿ｐｒｅｃ信号がアクティブに遷移してＰＭＯＳトランジスタ５１が導通し、プリチャージ期間（０）が開始し、コンパレータ５０の端子Ｖｉｎ（＋）の電位は、Ｖｒｅａｄの電位にプリチャージされる。次に、タイミングｔ５において、Ｔｅｓｔ＿ｐｒｅｃ信号が非アクティブに遷移し、ＰＭＯＳトランジスタ５１が非導通になり、プリチャージ期間（０）が終了する。
【００６１】
次に、タイミングｔ６の前の不図示のプリチャージ期間（ｋ）により、上記したプリチャージ期間（０）と同様に、コンパレータ５０の端子Ｖｉｎ（＋）の電位は、Ｖｒｅａｄの電位にプリチャージされる。次に、タイミングｔ６で、Ｔｅｓｔ＿ｒｋ信号がアクティブに遷移すると、ゲートがＴｅｓｔ＿ｒｋ信号に接続されたｋ番目のＮＭＯＳトランジスタが導通し、Ｖｉｎ（＋）端子とノードＮ＿ｋ（ｋ番目の第２のメモリセルの一端）が導通するので、ノードＮ＿ｋの電位が、プリチャージされたＶｉｎ（＋）端子の電位Ｖｒｅａｄに向けて持ち上げられる。プリチャージされる直前では、ノードＮ＿ｋの電位は、Ｔｅｓｔ＿ｒｗ信号がアクティブの状態が続いているため、グランドレベルに落ちているが、上記したプレチャージにより、電位Ｖｒｅａｄに向けて持ち上げられる。
【００６２】
そして、プリチャージされた電荷は、ｋ番目の第２の抵抗変化素子及びゲートがＴｅｓｔ＿ｒｗと接続されたＮＭＯＳトランジスタを介してグランドに放電され、ノードＮ＿ｋ（ｋ番目の第２のメモリセルの一端）の電位は低下していく。このときの電位低下の勾配は、ｋ番目の第２の抵抗変化素子の抵抗値に依存する。ｋ番目の第２の抵抗変化素子が高抵抗の場合は、勾配は小さく放電は緩やかに行われ、低抵抗の場合は、勾配は大きく放電は速く行われる。従って、電位低下判定期間を予め所定の期間Ｔ＿ｊｕｄｇｅに定めておき（図４の場合、Ｔ＿ｊｕｄｇｅ＝ｔ７−ｔ６＝ｔ１１−ｔ１０）、その期間の終了時に、第１の抵抗状態である抵抗変化素子が到達する電位Ｖｒｅｆ＿ｆｏｒｍを予め、求めておく。そして、図３に示すように、コンパレータ５０の反転入力端子に、基準電位Ｖｒｅｆ＿ｆｏｒｍの電圧を供給し、電位Ｎ＿ｋが所定期間Ｔ＿ｊｕｄｇｅ内に、所定の電位Ｖｒｅｆ＿ｆｏｒｍ以下に低下したか否かを検出する。これにより、（ｎ＋１）個の第２のメモリセルが、夫々、第１の抵抗状態となったか否かを検出することができる。
【００６３】
ここで、ｋ番目の第２の抵抗変化素子は、フォーミング条件出しによってフォーミングされた状態になっておらず、非常に高抵抗状態であるため、ノードＮ＿ｋの電位低下の勾配は小さい。そのため、ノードＮ＿ｋの電位は、タイミングｔ７までに所定の電位Ｖｒｅｆ＿ｆｏｒｍ以下まで低下しない。従って、ノードＮ＿ｋと導通しているコンパレータ５０のＶｉｎ（＋）端子は、所定の電位Ｖｒｅｆ＿ｆｏｒｍ以下まで低下せず、コンパレータ５０はハイレベルを出力するので、Ｆｏｒｍｉｎｇｏｕｔ信号はハイレベルになる。
【００６４】
次に、タイミングｔ８〜ｔ９のプレチャージ期間（ｍ）で、コンパレータ５０のＶｉｎ（＋）端子が電位Ｖｒｅａｄにプレチャージされる。この期間の動作は、プレチャージ期間（０）、プレチャージ期間（ｋ）と同様であるため、説明は省略する。
【００６５】
次に、タイミングｔ１０で、Ｔｅｓｔ＿ｒｍ信号がアクティブに遷移すると、ゲートがＴｅｓｔ＿ｒｍ信号に接続されたｍ番目のＮＭＯＳトランジスタが導通し、Ｖｉｎ（＋）端子とノードＮ＿ｍ（ｍ番目の第２のメモリセルの一端）が導通するので、ノードＮ＿ｍの電位が、プリチャージされたＶｉｎ（＋）端子の電位Ｖｒｅａｄに向けて持ち上げられる。プリチャージされる直前では、ノードＮ＿ｍの電位は、Ｔｅｓｔ＿ｒｗ信号がアクティブの状態が続いているため、グランドレベルに落ちているが、上記したプレチャージにより、電位Ｖｒｅａｄに向けて持ち上げられる。
【００６６】
そして、プリチャージされた電荷は、ｍ番目の第２の抵抗変化素子及びゲートがＴｅｓｔ＿ｒｗと接続されたＮＭＯＳトランジスタを介してグランドに放電され、ノードＮ＿ｍの電位は低下していく。ここで、ｍ番目の第２の抵抗変化素子は、フォーミング条件出しによって適正にフォーミングされた状態になっており、その抵抗値はフォーミング初期状態よりも低く、ノードＮ＿ｍの電位低下は、ノードＮ＿ｋの電位低下に比べると勾配が大きい。ノードＮ＿ｋの電位は、所定の期間Ｔ＿ｊｕｄｇｅ内に所定の電位Ｖｒｅｆ＿ｆｏｒｍ以下に低下する。従って、ノードＮ＿ｍと導通しているコンパレータ５０のＶｉｎ（＋）端子は、所定の電位Ｖｒｅｆ＿ｆｏｒｍ以下まで低下し、コンパレータ５０はロウレベルを出力するので、Ｆｏｒｍｉｎｇｏｕｔ信号はロウレベルになる。
【００６７】
また、ｍ番目以降の第２のメモリセルでは、フォーミング条件出しのフォーミングで、ｍ番目よりもさらに高いフォーミング電圧を与えたので、それらの第２の抵抗変化素子の抵抗値は、ｍ番目の第２の抵抗変化素子の抵抗値よりも低くなり、プリチャージ後の電位低下の勾配はさらに大きくなる。従って、所定期間Ｔ＿ｊｕｄｇｅ内に所定の電位Ｖｒｅｆ＿ｆｏｒｍ以下まで低下し、コンパレータ５０の出力はロウレベルとなり、Ｆｏｒｍｉｎｇｏｕｔ信号はロウレベルとなる。
【００６８】
図４の第９番目（最下段）は、リードライトアンプ２５がＦｏｒｍｉｎｇｏｕｔを受けて（ｎ＋１）個のデータに変換した後、入出力回路２６が入出力データ端子ＤＱ（図１）に出力するＴｅｓｔｏｕｔ信号である。ここで、（ｎ＋１）個のデータ変換及びデータ出力は、リードライトアンプ２５や入出力回路２６に供給されるクロック信号ＬＣＬＫと同期して行われる（図４では、便宜上、ｋ＿ｏｕｔ（Ｈ）、ｍ＿ｏｕｔ（Ｌ）がそれぞれ、ｔ６〜ｔ７、ｔ１０〜ｔ１１で出力されるように図示しているが、実際は違うタイミングで出力される）。
【００６９】
以上により、フォーミング条件の検出（図４のＦｏｒｍｉｎｇｏｕｔ）結果から、検出がハイレベルからロウレベルに遷移するフォーミング電圧の境界電圧Ｖｆｏｒｍｉｎｇ＿ｍを、最適なフォーミング条件とすることができる。また、上述したＴｅｓｔｏｕｔ信号をテスタ２に送信することにより、テスタ２側で検出結果に対するさらなる演算処理を行うことも可能である。
【００７０】
また、上述したフォーミング条件出しにより最適なフォーミング条件が得られた第２のメモリセルは、フォーミング後に第１の抵抗状態となる。以降、ＳＥＴ書き込みにより低抵抗状態とする第１の抵抗状態と、ＲＥＳＥＴ書き込みにより高抵抗状態とする第２の抵抗状態とのいずれか一方に安定して遷移するように動作させることができる。ここで、第１の抵抗状態は第２の抵抗状態よりも低抵抗である。
【００７１】
次に、テスタ２は、フォーミング条件出しモードを終了し、フォーミングモードの設定コマンドを半導体装置１に対して出力する。半導体装置１は、コマンド入力回路１２、及びコマンドデコード回路１３により、フォーミングモードの設定コマンドを受け、フォーミングモードになる。コマンドデコーダ回路１３より、テスト制御回路１５に対して、フォーミングモードになったことが通知されると、全ての第１のメモリセルに対して、フォーミング条件出しで算出されたフォーミング電圧（図４の場合は、Ｖｆｏｒｍｉｎｇ＿ｍ）で、フォーミングが行われる。そして、テスタ２は、フォーミングモードを終了する。そして、テスタ２は、半導体装置１から取り外され、以降は通常動作モードとして立ち上がり、読み出し、ＳＥＴ書き込み、ＲＥＳＥＴ書き込みの動作が行われる。
【００７２】
次に、図６は、メモリセルアレイ領域２０の一箇所のみに、フォーミング電圧測定回路４０を設けた場合の動作を示すフローチャートである。以下に、図６のフローチャートを説明するが、図３、図４を参照した上述の動作説明と重複する説明は省略することがある。まず、複数の第２のメモリセルに対して複数の異なるフォーミング電圧でフォーミングを行う（ステップＳ１００）。次に、第２のメモリセルの一端（Ｎ＿０、．．．、Ｎ＿ｎ等）をプリチャージする（ステップＳ１０１）。具体的には、図３のＶｉｎ（＋）端子をプリチャージした後、ＮＭＯＳトランジスタ５３ａ〜ｃのいずれかを導通し、第２のメモリセルの一端をプリチャージした電位に引き上げている。次に、プリチャージされた電荷を第２の抵抗変化素子を介して放電し、第２のメモリセルの一端の電位が所定の電位以下に遷移したか否かを検出する（ステップＳ１０２）。次に、検出結果により最適なフォーミング電圧を算出する。具体的には、複数の異なるフォーミング電圧に対する検出結果が遷移するフォーミング電圧を最適なフォーミング電圧とする。そして、それにより第１のメモリセルのフォーミング電圧を決定する（ステップＳ１０３）。そして、決定したフォーミング電圧で第１のメモリセルをフォーミングする（ステップＳ１０４）。
【００７３】
次に、図５に示すように、第２のメモリセルが、メモリセルアレイ領域２０内の複数位置に分けて配置される場合について、動作を説明する。図５に示す複数のフォーミング電圧測定回路４０ａ〜ｈは、それぞれ、図３に示すフォーミング電圧測定回路４０の構成をしており、同様の動作をする。ここで、８個のフォーミング電圧測定回路４０ａ〜ｈが出力するＴｅｓｔｏｕｔ信号を、夫々、Ｔｅｓｔｏｕｔ＿ａ信号、Ｔｅｓｔｏｕｔ＿ｂ信号、．．．、Ｔｅｓｔｏｕｔ＿ｈ信号とする。テスタ２は、上記８個のＴｅｓｔｏｕｔ＿ａ〜ｈ信号を受け取り、それに基づいて、第１のメモリセルに対するフォーミング電圧を算出する。以下に、図７、８、９に示された３通りの方法について示す。
【００７４】
図７は、第１の方法を示すフローチャートである。ステップＳ２００は、図６のステップＳ１００を複数位置（図５の８箇所）のフォーミング電圧測定回路４０ａ〜ｈに動作させたものである。また、ステップＳ２０１〜Ｓ２０３は、図６のステップＳ１０１〜Ｓ１０３をフォーミング電圧測定回路４０ａ〜ｈに動作させたものである。そして、ステップＳ２０３により、テスタ２は、前述した８個のＴｅｓｔｏｕｔ＿ａ〜ｈ信号を受け取る。ここで、Ｔｅｓｔｏｕｔ＿ａ〜ｈ信号を参照することにより、それぞれの最適なフォーミング電圧（フォーミング電圧の境界電圧）がＶｆｏｒｍｉｎｇ＿ａ〜ｈであることが分かったとする。ここで、Ｖｆｏｒｍｉｎｇ＿ａ〜ｈは、第２のメモリセルが第１の抵抗状態になったときのフォーミング電圧である。ステップＳ２０４において、複数位置のフォーミング電圧の平均値を算出し、第１のメモリセルのフォーミング電圧とする。具体的には、平均値は、（Ｖｆｏｒｍｉｎｇ＿ａ＋Ｖｆｏｒｍｉｎｇ＿ｂ＋．．．＋Ｖｆｏｒｍｉｎｇ＿ｈ）／８で算出される。そして、その平均値を第１のメモリセルに対するフォーミング電圧として決定し、全ての第１のメモリセルをフォーミングする（ステップＳ２０５）。第１の方法によれば、複数のフォーミング電圧測定回路４０ａ〜ｈの結果を平均することによって、各フォーミング電圧測定回路の出力にばらつきがあったとしても、平均化により精度を向上することができるという効果が得られる。
【００７５】
図８は、第２の方法を示すフローチャートである。ステップＳ３００、Ｓ３０１、Ｓ３０２、Ｓ３０３は、それぞれ、図７のステップＳ２００、Ｓ２０１、Ｓ２０２、Ｓ２０３と同じであり、説明を省略する。ステップＳ３０４では、位置ごとに算出したフォーミング電圧（フォーミング電圧の境界電圧）を、各位置に対応した第１のメモリセルのフォーミング電圧とする。具体的には、図５に示す各メモリセルマット内の第１のメモリセルに対するフォーミング電圧を、各メモリセルマットに対応したフォーミング電圧測定回路から算出したフォーミング電圧とする。すなわち、メモリセルマット２２ａ〜ｈ内の第１のメモリセルに対するフォーミング電圧を夫々Ｖｆｏｒｍｉｎｇ＿ａ〜ｈとする。ここで、Ｖｆｏｒｍｉｎｇ＿ａ〜ｈは、第２のメモリセルが第１の抵抗状態になったときのフォーミング電圧である。そして、メモリセルマットごとに決定したフォーミング電圧で、メモリセルマットごとに第１のメモリセルをフォーミングする（ステップＳ３０５）。第２の方法によれば、チップ内に可変抵抗素子の特性ばらつきがあったとしても、各位置に基づいたフォーミング電圧を算出することにより、チップ内のばらつきの問題を解消し、最適なフォーミング条件を算出することができるという効果が得られる。
【００７６】
図９は、第３の方法を示すフローチャートである。図９に示すように、フォーミング条件出しは、粗調整フォーミング条件出しと微調整フォーミング条件出しの２段階に分けて行われる。この場合、各フォーミング電圧測定回路４０ａ〜ｈは、粗調整用及び微調整用の２セットが必要となり、各位置において、２セットのフォーミング電圧測定回路が設けられる。図９において、粗調整におけるステップＳ４００、Ｓ４０１、Ｓ４０２、Ｓ４０３は、それぞれ、図７のステップＳ２００、Ｓ２０１、Ｓ２０２、Ｓ２０３と同じであり、説明を省略する。ここで、Ｓ４０３では、各位置で算出したフォーミング電圧（フォーミング電圧の境界電圧）を、粗調整結果とする。
【００７７】
そして、テスタ２は、上記複数位置（図５の８箇所）のフォーミング電圧の粗調整結果に基づいて、第２段階の微調整用フォーミング電圧を、位置ごとに設定する（ステップＳ４０４）。例えば、粗調整において、フォーミング電圧の刻み幅が０．２Ｖであり、境界のフォーミング電圧が２．０Ｖと算出されたとすると、微調整では、１．８Ｖ〜２．２Ｖの間を０．１Ｖ刻みにする設定を行う。この微調整用フォーミング電圧の設定値は、テスタ２よりコマンドで送信され、図３のフォーミング電圧Ｖｆｏｒｍｉｎｇ＿０〜Ｖｆｏｒｍｉｎｇ＿ｎが変更される。
【００７８】
そして、各位置において、微調整用のフォーミング調整回路の第２のメモリセルに対して、ステップＳ４０５〜Ｓ４０８により、各位置に対して微調整されたフォーミング電圧を算出する。ステップＳ４０５〜Ｓ４０８の動作は、それぞれ、粗調整におけるステップＳ４００〜Ｓ４０３と同じであり、説明は省略する。そして、ステップＳ４０９において、位置ごとに算出した微調整されたフォーミング電圧（フォーミング電圧の境界電圧）を、各位置に対応した第１のメモリセルのフォーミング電圧とする。ステップＳ４０９は、ステップＳ３０４と同じである。そして、ステップＳ４１０で、メモリセルマットごとに決定したフォーミング電圧で、メモリセルマットごとに第１のメモリセルをフォーミングする。ステップＳ４１０は、ステップＳ３０５と同じである。第３の方法によれば、粗調整と微調整の２段階に分けることで、より高精度なフォーミング条件を算出することが可能であるという効果が得られる。
【００７９】
以上説明したように、実施例１に係る半導体装置によれば、フォーミング条件出しに使用するメモリセル（第２のメモリセル）を、通常動作時にメモリ動作する第１のメモリセルと別に設けるようにしたから、フォーミング条件出しによる不良セルが、第１のメモリセルで発生しない半導体装置を提供することができるという効果が得られる。
【００８０】
また、抵抗変化素子の膜厚のばらつきによりフォーミング条件が変動したとしても、フォーミング条件出しを行うことによって、常に、最適なフォーミング条件を算出して、第１のメモリセルのフォーミングを行うことができるという効果が得られる。また、フォーミング条件出しに必要な回路は、図３に示すように半導体集積回路内に容易に設けることが可能であり、低コスト化、及び小チップ化を実現することができる。
【実施例２】
【００８１】
実施例２において、半導体装置１はメモリ救済のための冗長メモリセルを備え、フォーミング条件出しに使用する第２のメモリセルを上記冗長メモリセルの中から選択するように構成している。図１は、実施例１、実施例２の両方を含む半導体装置の概要を示すブロック図であり、実施例２の実施例１に対する差異は、具体的には、図１０、図１１に示されている（詳細は後述する）。また、冗長メモリセルによるメモリ救済は公知の方法であり、実施例１においても、冗長メモリセルによるメモリ救済を行うように構成してもよい。
【００８２】
図１に示す実施例２に係る半導体装置１は、リダンカラムデコーダ３１、リダンカラムヒューズ３２、リダンロウデコーダ３４、リダンロウヒューズ３５をさらに備えている。また、メモリセルアレイ２１は内部に複数の冗長メモリセルを有している。メモリセルアレイ２１に対して、製造後の検査工程において、メモリセルアレイ２１内部のメモリセルの不良が検出され、冗長メモリで置き換え可能と判定された場合は、以下に示す置き換えを行うことによりメモリ救済を行う。これにより、メモリセルアレイ２１の歩留まりが向上するという効果が得られる。一方、冗長メモリによる置き換えで対応できない不良であると判断された場合に対しては、不良品として扱う。
【００８３】
不良なメモリセルを冗長メモリで置き換える際には、不良箇所のアドレスが、冗長メモリ内のアドレスを指すように、リダンカラムヒューズ３２及びリダンロウヒューズ３５内の電気ヒューズを切断する。上記のリダンカラムヒューズ３２及びリダンロウヒューズ３５の電気ヒューズの切断は、通常、製造時の検査工程で行われる。
【００８４】
図１０は、実施例２に係る半導体装置１のメモリセルの配置の一例を示す図であり、メモリセルアレイ２１内のあるメモリセルマット７７と、それに隣接して配置されたＢＬＣ（Ｂｉｔ  Ｌｉｎｅ  Ｃｏｎｔｒｏｌ）７５ａ、７５ｂ、及びＳＷＤ（Ｓｕｂ  Ｗｏｒｄ  Ｄｒｉｖｅｒ）７６ａ、７６ｂを示している。ＢＬＣ（７５ａ、７５ｂ）により、ビット線ＢＬ０、ＢＬ１、冗長ビット線ＲｅｄＢＬ０、ＲｅｄＢＬ１、ＲｅｄＢＬｎ−１、ＲｅｄＢＬｎの制御が行われる。また、ＳＷＤ（７６ａ、７６ｂ）により、（サブ）ワード線ＷＬ０、ＷＬ１、冗長（サブ）ワード線ＲｅｄＷＬ０、ＲｅｄＷＬ１、ＲｅｄＷＬｎ−１、ＲｅｄＷＬｎの制御が行われる。ここで、冗長ワード線、または冗長ビット線に接続されたメモリセルは、冗長メモリセルである。実施例２では、これらの冗長メモリセルのうち、周辺部に配された冗長線（図１０では、ＲｅｄＢＬ０、ＲｅｄＢＬ１、ＲｅｄＢＬｎ−１、ＲｅｄＢＬｎの冗長ビット線、ＲｅｄＷＬ０、ＲｅｄＷＬ１、ＲｅｄＷＬｎ−１、ＲｅｄＷＬｎの冗長（サブ）ワード線）に接続された冗長メモリセルの中から、メモリセルマット７７の４隅のメモリセルをフォーミング条件出しに使用する第２のメモリセルとして選択する。各位置に対して、４個のメモリセルを用いることを想定した場合、図１０に示す７１ａ〜ｄ、７２ａ〜ｄ、７３ａ〜ｄ、７４ａ〜ｄが、各位置で選択された第２のメモリセルである。但し、選択されるメモリセルの数は任意であり、４個に限定されない。また、各位置において、実施例１と同様に、図３に示すフォーミング電圧測定回路４０を設ける。このように、メモリセルマット７７内に、第２のメモリセル回路を設けるので、実施例１において、図５に示したメモリセルマット外のフォーミング電圧測定回路（図５の４０ａ〜ｈ等）は不要となる。このように、実施例２は、実施例１に対して、第２のメモリセルを冗長メモリセルの中から選択するという点が異なっている。
【００８５】
また、フォーミング条件出しのフォーミングが行われた後の第２のメモリセルは、過フォーミングになっていなければ、そのまま不良セル救済用の冗長メモリセルとして使用することも可能である。但し、フォーミング電圧の印加が不足している第２のメモリセルに対しては、不足分のフォーミング電圧を算出し、それを補う電圧印加を行うことが必要になる。一方、フォーミング条件出しのフォーミングで、算出されたフォーミング条件よりも過フォーミングになった第２のメモリセルに対しては、不良セルとみなし、その後不良セル救済用の冗長メモリセルとしてアクセスされないように設定する。
【００８６】
次に、図１１は、実施例２に係る半導体装置におけるロウデコーダ及びリダンロウデコーダの詳細なブロック図である。アドレスラッチ回路１１が出力するロウアドレス信号ＡＤＤ＿ｒｏｗは、ロウデコーダ３３、及びリダンロウヒューズ３５に供給される。リダンロウヒューズ３５は、入力されたロウアドレス信号ＡＤＤ＿ｒｏｗが冗長メモリセルとの置き換えを行うアドレスであると判定すると、リダン判定信号Ｒ１をアクティブにすると共に、置き換え先の修正ロウアドレス信号ＡＤＤ＿ｒｏｗｄを出力する。また、テスト制御回路１５は、フォーミング条件出しモード時に、フォーミングテスト信号Ｔ１をアクティブにする。また、ロウデコーダ３３内部のデコーダ８２は、ロウアドレス信号ＡＤＤ＿ｒｏｗを受けて、デコード信号Ｄ１を出力する。また、リダンロウデコーダ３４内部のリダン用デコーダ８３は、修正ロウアドレス信号ＡＤＤ＿ｒｏｗｄを受けて、デコード信号Ｄ２を出力する。
【００８７】
ロウデコーダ３３内部の論理回路８４は、デコード信号Ｄ１、リダン判定信号Ｒ１、フォーミングテスト信号Ｔ１を入力し、ロウ選択信号８０を出力する。ここで、論理回路８４は、下記の論理演算を行う。
Ｒ１またはＴ１が”Ｈ”（ハイレベル）のとき、論理回路８４の出力は”Ｌ”（ロウレベル；非選択）、
Ｒ１が”Ｌ”、且つＴ１が”Ｌ”のとき、論理回路８４の出力はデコード信号Ｄ１。
【００８８】
一方、リダンロウデコーダ３４内部の論理回路８５は、デコード信号Ｄ２、リダン判定信号Ｒ１、フォーミングテスト信号Ｔ１を入力し、リダンロウ選択信号８１を出力する。ここで、論理回路８５は、下記の論理演算を行う。
Ｔ１が”Ｈ”のとき、論理回路８５の出力は”Ｈ”（選択）、
Ｔ１が”Ｌ”、且つＲ１が”Ｈ”のとき、論理回路８５の出力はデコード信号Ｄ２、
Ｔ１が”Ｌ”、且つＲ１が”Ｌ”のとき、論理回路８５の出力は”Ｌ”（非選択）。
【００８９】
このような論理回路８４、８５の論理演算により、フォーミング条件出しモードでフォーミングテスト信号Ｔ１が”Ｈ”の場合には、ロウ選択信号８０は”Ｌ”（非選択）、リダンロウ選択信号８１は”Ｈ”（選択）になり、全ての冗長メモリセルが選択される。但し、冗長メモリセルのうち、第２のメモリとして選択されたものに対してのみ、制御信号Ｔｅｓｔ＿ｗ及びＴｅｓｔ＿ｒｗ（図３参照）が接続されているので、フォーミング条件出しモード時のフォーミングでは、冗長メモリセルのうち、第２のメモリとして選択された冗長メモリセルのみ（図１０の７１ａ〜ｄ、７２ａ〜ｄ、７３ａ〜ｄ、７４ａ〜ｄ等）が、アクセスされる。
【００９０】
また、Ｔ１が”Ｌ”、すなわち、通常動作時でメモリ動作をさせる場合には、上記した論理回路８４、８５の論理演算により、従来の冗長メモリセルによる救済機能と同様の動作が行われる。
【００９１】
尚、図１１は、ロウアドレスに関する信号に関する図であるが、カラムアドレスに関しては、図１１において、ロウアドレス信号ＡＤＤ＿ｒｏｗを、カラムアドレス信号ＡＤＤ＿ｃｏｌｕｍｎに置き換え、ロウデコーダ３３、リダンロウデコーダ３４、リダンロウヒューズ３５を夫々、カラムデコーダ３０、リダンカラムデコーダ３１、リダンカラムヒューズ３２に置き換えた構成になる。それらの動作は、ロウアドレスに関する動作と同様であるため、説明は省略する。
【００９２】
また、第２のメモリセルをメモリセルアレイ２１の複数位置に分割して配置する場合、実施例１で示したように、実施例２においても同様に、図７〜９のフローチャートで示した方法が適用可能である。ここでは、一例として、図１０に示した第２のメモリセル配置について、フォーミング条件出しを行った場合について説明する。図１０に示すメモリセルマット７７の４隅に配置した各フォーミング電圧測定回路より算出されたフォーミング電圧を、Ｖｆｏｒｍｉｎｇ＿７１、Ｖｆｏｒｍｉｎｇ＿７２、Ｖｆｏｒｍｉｎｇ＿７３、Ｖｆｏｒｍｉｎｇ＿７４とする。ここで、これらの４つのフォーミング電圧の平均値を、メモリセルマット７７全体の第１のメモリセルに対するフォーミング電圧としてもよい。また、メモリセルマット７７の領域を左上、右上、左下、右下に分割し、対応するフォーミング電圧（Ｖｆｏｒｍｉｎｇ＿７１〜７４のいずれか）を夫々の領域に対する第１のメモリセルに対するフォーミング電圧としてもよい。あるいは、メモリセルアレイ２１に含まれる複数のメモリセルマットのフォーミング電圧測定回路から得られたフォーミング電圧の平均値を、メモリセルアレイ２１内の全ての第１のメモリセルに対するフォーミング電圧としてもよい。以上のように、複数位置の第２メモリセルから算出されたフォーミング電圧から、様々な演算処理を行うことにより、第１のメモリセルのフォーミング電圧を算出することができる。
【００９３】
メモリセルマット７７内では、(サブ)ワード線、ビット線の遠端、近端では、夫々抵抗変化素子の特性が変わる傾向があり、そのような場合に、メモリセルマット７７の４隅にフォーミング電圧測定回路４０を置くと、その特性を反映したフォーミング電圧を取得することができ、(サブ)ワード線、ビット線の遠端／近端によるばらつきを補正することができるという効果が得られる。
【００９４】
以上説明したように、実施例２に係る半導体装置１においては、フォーミング条件出しに使用する第２のメモリセルを、冗長メモリセルの中から選択する。また、フォーミング条件出しで発生した不良セルは、冗長メモリセルによる不良セルの置換に使用しないようにする。これにより、通常動作時にメモリ動作するメモリセルに対しては、フォーミング条件出しで不良セルが発生しない半導体装置を提供することができるという効果が得られる。
【００９５】
尚、実施例１及び２において、フォーミング条件として、フォーミング電圧のみをパラメータとする場合について説明したが、それに限定されない。例えば、フォーミング時間（図４のｔ３−ｔ１）を調整可能に構成して、フォーミング時間によりフォーミング条件を調整するようにしてもよい。或いは、フォーミング電圧をパルス電圧で構成し、印加するパルス数によりフォーミング条件を調整するようにしてもよい。或いは、上記した複数の調整パラメータを組み合わせるようにしてもよい。いずれの場合においても、各実施例で述べた効果が得られるのは勿論である。
【産業上の利用可能性】
【００９６】
本発明は、抵抗変化素子を記憶素子とする不揮発性半導体記憶装置に適用可能である。特に、不揮発性半導体記憶装置の製造工程において、抵抗変化素子のフォーミング条件出しを行う際に好適に使用される。
【００９７】
なお、本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００９８】
１：半導体装置
２：テスタ
１０：アドレス入力回路
１１：アドレスラッチ回路
１２：コマンド入力回路
１３：コマンドデコード回路
１４：クロック入力回路
１５：テスト制御回路
１６：ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路
１７：タイミングジェネレータ
２０：メモリセルアレイ領域
２１：メモリセルアレイ
２２、２２ａ〜２２ｈ、７７：メモリセルマット
２３、７５ａ、７５ｂ：ＢＬＣ（Ｂｉｔ  Ｌｉｎｅ  Ｃｏｎｔｒｏｌ）
２４、７６ａ、７６ｂ：ＳＷＤ（Ｓｕｂ  Ｗｏｒｄ  Ｄｒｉｖｅｒ）
２５：リードライトアンプ
２６：入出力回路
３０：カラムデコーダ
３１：リダンカラムデコーダ
３２：リダンカラムヒューズ
３３：ロウデコーダ
３４：リダンロウデコーダ
３５：リダンロウヒューズ
４０、４０ａ〜４０ｈ：フォーミング電圧測定回路（制御回路）
４１：内部電源発生回路
４３ａ〜４３ｉ：第１のメモリセル（第１の抵抗変化型メモリセル）
４９ａ〜４９ｉ：第１の抵抗変化素子
５０：コンパレータ
５１、５２ａ〜５２ｃ：ＰＭＯＳトランジスタ
５３ａ〜５３ｃ、５５ａ〜５５ｃ：ＮＭＯＳトランジスタ
５４ａ〜５４ｃ、７１ａ〜７１ｄ、７２ａ〜７２ｄ、７３ａ〜７３ｄ、７４ａ〜７４ｄ：第２のメモリセル（第２の抵抗変化型メモリセル）
６０ａ〜６０ｃ：第２の抵抗変化素子
８０：ロウ選択信号
８１：リダンロウ選択信号
８２：デコーダ
８３：リダン用デコーダ
８４、８５：論理回路
ＢＬ０、ＢＬ１、ＢＬｎ：ビット線
ＷＬ０、ＷＬ１、ＷＬｎ：（サブ）ワード線
ＲｅｄＢＬ０、ＲｅｄＢＬ１、ＲｅｄＢＬｎ−１、ＲｅｄＢＬｎ：冗長ビット線
ＲｅｄＷＬ０、ＲｅｄＷＬ１、ＲｅｄＷＬｎ−１、ＲｅｄＷＬｎ：冗長（サブ）ワード線
Ｄ１、Ｄ２：デコード信号
Ｒ１：リダン判定信号
Ｔ１：テストフォーミング信号
Ｖｆｏｒｍｉｎｇ＿０〜Ｖｆｏｒｍｉｎｇ＿ｎ：フォーミング電圧
Ｆｏｒｍｉｎｇｏｕｔ：フォーミング条件の検出
【図１】
2013054800.tif 000003
【図２】
2013054800.tif 000004
【図３】
2013054800.tif 000005
【図４】
2013054800.tif 000006
【図５】
2013054800.tif 000007
【図６】
2013054800.tif 000008
【図７】
2013054800.tif 000009
【図８】
2013054800.tif 000010
【図９】
2013054800.tif 000011
【図１０】
2013054800.tif 000012
【図１１】
2013054800.tif 000013
【図１２】
2013054800.tif 000014