(57)【要約】【課題】より簡易的な構成で良好な信号特性を得る。【解決手段】A/D変換回路は、アナログ信号をデジタル信号に変換する際に参照される傾斜を有するランプ信号を発生するランプ発生部と、アナログ信号をランプ信号と比較して、その比較結果を出力するコンパレータと、コンパレータによる比較結果に基づいたカウント値を出力するカウンタとを備える。そして、ランプ発生部は、複数の容量素子が並列的に配置されて構成される。本技術は、例えば、CMOSイメージセンサに適用できる。【選択図】図１
2013141144.tif 000002
【特許請求の範囲】
【請求項１】
アナログ信号をデジタル信号に変換する際に参照される傾斜を有する参照信号を発生する信号発生部と、
前記アナログ信号を、前記参照信号と比較して、その比較結果を出力する比較部と、
前記比較部による比較結果に基づいたカウント値を出力するカウント部と
を備え、
前記信号発生部は、複数の容量素子が並列的に配置されて構成される
A/D（Analog/Digital）変換回路。
【請求項２】
複数の前記容量素子の一方の端子は、共通化されて前記比較部に直接的に接続され、
複数の前記容量素子の他方の端子に入力される制御信号のレベルが切り替えられることにより、前記参照信号が生成される
請求項１に記載のA/D変換回路。
【請求項３】
アレイ状に複数の画素が配置され、前記画素から画素信号が出力される画素アレイ部と、
前記画素の列数に応じたA/D変換回路が並列的に配置されるA/D変換処理部と
を備え、
前記A/D変換回路は、
アナログ信号をデジタル信号に変換する際に参照される傾斜を有する参照信号を発生する信号発生部と、
前記画素信号を、前記参照信号と比較して、その比較結果を出力する比較部と、
前記比較部による比較結果に基づいたカウント値を出力するカウント部と
を有し、
前記信号発生部は、複数の容量素子が並列的に配置されて構成される
撮像素子。
【請求項４】
複数の前記容量素子の一方の端子は、共通化されて前記比較部に直接的に接続され、
複数の前記容量素子の他方の端子に入力される制御信号のレベルが切り替えられることにより、前記参照信号が生成される
請求項３に記載の撮像素子。
【請求項５】
前記画素は、リセットレベルの画素信号と、受光量に応じたレベルの画素信号とを出力し、
前記信号発生部は、２つの前記傾斜を有する前記参照信号を出力する
請求項３に記載の撮像素子。
【請求項６】
アレイ状に複数の画素が配置され、前記画素から画素信号が出力される画素アレイ部と、
前記画素の列数に応じたA/D変換回路が並列的に配置されるA/D変換処理部と
を備える撮像素子を有し、
前記A/D変換回路は、
アナログ信号をデジタル信号に変換する際に参照される傾斜を有する参照信号を発生する信号発生部と、
前記画素信号を、前記参照信号と比較して、その比較結果を出力する比較部と、
前記比較部による比較結果に基づいたカウント値を出力するカウント部と
を有し、
前記信号発生部は、複数の容量素子が並列的に配置されて構成される
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、A/D変換回路、撮像素子、および電子機器に関し、特に、より簡易的な構成で良好な信号特性を得ることができるA/D変換回路、撮像素子、および電子機器に関する。
【背景技術】
【０００２】
近年、CMOS（Complementary Metal Oxide Semiconductor）イメージセンサやCCD（Charge Coupled Device）などの固体撮像素子は、デジタルスチルカメラやデジタルビデオカメラなどに広く用いられている。一般的に、固体撮像素子は、光電変換部であるフォトダイオードを有する複数の画素が２次元状に配列された画素アレイ部や、画素アレイ部から出力されるアナログの画素信号をA/D（Analog/Digital）変換するA/D変換回路などを備えて構成される。
【０００３】
例えば、本願出願人は、画素から出力される画素信号に対してデジタルCDS（Correlated Double Sampling：相関２重サンプリング）処理を施すCMOSイメージセンサを提案している（例えば、特許文献１参照）。
【０００４】
デジタルCDS処理では、例えば、鋸形状のように、一定の勾配で電圧が降下するスロープが繰り返して現れるランプ波形の信号（以下、適宜、ランプ信号と称する）が、参照信号として利用される。例えば、画素のリセットレベルの画素信号とランプ信号とを比較してA/D変換された画素信号と、画素の受光量に応じたレベルの画素信号とランプ信号とを比較してA/D変換された画素信号との差分を出力することで、画素信号に含まれるノイズなどが除去される。
【０００５】
このようなデジタルCDS処理に用いられるA/D変換回路は、複数の定電流源によりランプ信号を発生するランプ発生器と、画素信号の電圧とランプ信号の電圧とを比較するコンパレータとが組み合わされて構成される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−０２２０６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、一般的に、A/D変換回路では、良好な信号特性を得るために、A/D変換を行う前にコンパレータのオフセットを除去する必要があり、そのためには、ランプ発生器とコンパレータとの間に、容量素子を設ける必要があった。これに対し、固体撮像素子の小型化を図る観点などから、このような容量素子を設けることのない簡易的な構成で、コンパレータのオフセットを除去した良好な信号特性を得ることができるA/D変換回路が求められている。
【０００８】
本開示は、このような状況に鑑みてなされたものであり、より簡易的な構成で良好な信号特性を得ることができるようにするものである。
【課題を解決するための手段】
【０００９】
本開示の一側面のA/D変換回路は、アナログ信号をデジタル信号に変換する際に参照される傾斜を有する参照信号を発生する信号発生部と、前記アナログ信号を、前記参照信号と比較して、その比較結果を出力する比較部と、前記比較部による比較結果に基づいたカウント値を出力するカウント部とを備え、前記信号発生部は、複数の容量素子が並列的に配置されて構成される。
【００１０】
本開示の一側面の撮像素子は、アレイ状に複数の画素が配置され、前記画素から画素信号が出力される画素アレイ部と、前記画素の列数に応じたA/D変換回路が並列的に配置されるA/D変換処理部とを備え、前記A/D変換回路は、アナログ信号をデジタル信号に変換する際に参照される傾斜を有する参照信号を発生する信号発生部と、前記画素信号を、前記参照信号と比較して、その比較結果を出力する比較部と、前記比較部による比較結果に基づいたカウント値を出力するカウント部とを有し、前記信号発生部は、複数の容量素子が並列的に配置されて構成される。
【００１１】
本開示の一側面の電子機器は、アレイ状に複数の画素が配置され、前記画素から画素信号が出力される画素アレイ部と、前記画素の列数に応じたA/D変換回路が並列的に配置されるA/D変換処理部とを備える撮像素子を有し、前記A/D変換回路は、アナログ信号をデジタル信号に変換する際に参照される傾斜を有する参照信号を発生する信号発生部と、前記画素信号を、前記参照信号と比較して、その比較結果を出力する比較部と、前記比較部による比較結果に基づいたカウント値を出力するカウント部とを有し、前記信号発生部は、複数の容量素子が並列的に配置されて構成される。
【００１２】
本開示の一側面においては、複数の容量素子が並列的に配置されて信号発生部が形成される。
【発明の効果】
【００１３】
本開示の一側面によれば、より簡易的な構成で良好な信号特性を得ることができる。
【図面の簡単な説明】
【００１４】
【図１】本技術を適用したA/D変換回路の一実施の形態の構成例を示す回路図である。
【図２】ランプ信号の波形を示す図である。
【図３】オートゼロ状態のA/D変換回路を示す図である。
【図４】オートゼロ状態が解除されたA/D変換回路を示す図である。
【図５】ランプ信号がリセットされた状態のA/D変換回路を示す図である。
【図６】ランプ信号を出力している状態のA/D変換回路を示す図である。
【図７】従来のA/D変換回路について説明する図である。
【図８】CMOSイメージセンサの構成例を示す回路図である。
【図９】デジタルCDS処理を適用時のランプ信号の波形を示す図である。
【図１０】非線形なランプ信号の波形を示す図である。
【図１１】電子機器に搭載される撮像装置の構成例を示すブロック図である。
【発明を実施するための形態】
【００１５】
以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
【００１６】
図１は、本技術を適用したA/D変換回路の一実施の形態の構成例を示す回路図である。
【００１７】
図１において、A/D変換回路１１は、A/D変換部１２およびランプ発生部１３を備えて構成されており、入力端子１４に入力される信号をA/D変換して、出力端子１５から出力する。
【００１８】
A/D変換部１２は、コンパレータ２１、容量素子２２、スイッチ２３および２４、並びに、カウンタ２５を備えて構成され、ランプ発生部１３は、Ｎ個の容量素子３１−１乃至３１−Ｎを備えて構成される。
【００１９】
A/D変換回路１１では、ランプ発生部１３からランプ信号（参照信号）が出力される配線がコンパレータ２１の非反転入力端子（＋）に接続されるとともに、コンパレータ２１の非反転入力端子および反転出力端子（−）が、スイッチ２３を介して接続される。また、入力端子１４は、容量素子２２を介して、コンパレータ２１の反転入力端子（−）に接続されるとともに、コンパレータ２１の反転入力端子および非反転出力端子（＋）が、スイッチ２４を介して接続される。そして、コンパレータ２１の非反転出力端子は、カウンタ２５の入力端子に接続され、カウンタ２５の出力端子が出力端子１５に接続される。
【００２０】
コンパレータ２１の非反転入力端子には、ランプ発生部１３から出力されるランプ信号が入力され、コンパレータ２１の反転入力端子には、入力端子１４に入力されるアナログ信号が容量素子２２を介して入力される。そして、コンパレータ２１は、ランプ信号の電圧値と、アナログ信号の電圧値とを比較する。例えば、コンパレータ２１は、ランプ信号の電圧値がアナログ信号の電圧値よりも高い場合には、非反転出力端子からHighレベルの信号を出力するとともに、反転出力端子からLowレベルの信号を出力する。一方、コンパレータ２１は、ランプ信号の電圧値がアナログ信号の電圧値よりも低い場合には、非反転出力端子からLowレベルの信号を出力するとともに、反転出力端子からHighレベルの信号を出力する。
【００２１】
容量素子２２は、入力端子１４から入力されるアナログ信号を蓄積し、容量素子２２に蓄積されているアナログ信号の電圧が、コンパレータ２１の反転入力端子に入力される。
【００２２】
スイッチ２３および２４は、コンパレータ２１のオフセットを除去するオートゼロ機能を実行する。例えば、A/D変換部１２においてA/D変換が開始される際に、スイッチ２３および２４が共に短絡することによって、コンパレータ２１のオフセットが除去される。
【００２３】
カウンタ２５には、図示しないクロック回路から所定のクロック信号が供給され、カウンタ２５は、例えば、ランプ信号が降下を開始したタイミングでクロック信号のカウントを開始する。そして、カウンタ２５は、コンパレータ２１の非反転出力端子から出力される信号がHighレベルからLowレベルに変化するタイミングでのカウント値を示す信号を出力端子１５に出力する。コンパレータ２１は、ランプ信号の電圧値がアナログ信号の電圧値よりも低くなったときに、非反転出力端子から出力する信号をHighレベルからLowレベルに切り替えるため、カウンタ２５が出力する信号は、入力端子１４に入力されたアナログ信号をA/D変換したものとなる。
【００２４】
ランプ発生部１３では、容量素子３１−１乃至３１−Ｎの一端は、それぞれ共通化（連結）されてコンパレータ２１の非反転出力端子に接続され、容量素子３１−１乃至３１−Ｎの他端は、それぞれの制御端子Ｖ［１］乃至Ｖ［Ｎ］に接続される。制御端子Ｖ［１］乃至Ｖ［Ｎ］には、例えば、後述するロジック制御回路５７（図８）から、ランプ信号を発生するための制御信号が供給される。
【００２５】
制御端子Ｖ［１］乃至Ｖ［Ｎ］には、HighレベルまたはLowレベルの制御信号が供給され、ランプ発生部１３から出力されるランプ信号のレベルは、例えば、Highレベルとされた制御信号の数に応じたものとなる。従って、全ての制御信号がHighレベルとされ、所定のクロック信号に従って１つずつ制御信号がLowレベルに切り替えられることにより、ランプ発生部１３が出力するランプ信号のレベルは、所定の勾配のスロープ（傾斜）を描いて降下する。
【００２６】
次に、図２乃至図６を参照して、降下スロープを用いる場合におけるA/D変換回路１１の動作シーケンスの例について説明する。
【００２７】
図２は、ランプ発生部１３から出力されるランプ信号の波形を示しており、縦軸は、ランプ信号の電圧Ｖrampを示し、横軸は、時刻Ｔを示している。図３乃至図６には、図２に示されているランプ信号の各期間におけるA/D変換回路１１の状態が示されている。なお、図３乃至６において、カウンタ２５の図示は省略されている。
【００２８】
また、図３乃至６では、ランプ発生部１３の制御がデジタル制御であることを明確にするために、容量素子３１は、直列に接続されたインバータ３２および３３を介して駆動されることが示されている。つまり、容量素子３１−１には、インバータ３２−１および３３−１を介して制御端子Ｖ［１］から制御信号が入力され、容量素子３１−２には、インバータ３２−２および３３−２を介して制御端子Ｖ［２］から制御信号が入力され、以下、同様に、容量素子３１−Ｎには、インバータ３２−Ｎおよび３３−Ｎを介して制御端子Ｖ［Ｎ］から制御信号が入力される。なお、インバータ３２および３３に替えて、例えば、任意の論理ゲートを採用してもよい。
【００２９】
まず、時刻ｔ１までにおいて、A/D変換回路１１がオートゼロ状態とされる。このとき、所定のオートゼロ電圧Ｖ０を出力するために、図３に示すように、ランプ発生部１３では、制御端子Ｖ［１］乃至Ｖ［Ｎ］に入力される制御信号のうちの、所定数の制御信号がLowレベルにされ、残りの制御信号がHighレベルにされる。そして、この状態で、A/D変換部１２では、スイッチ２３および２４が短絡される。
【００３０】
次に、時刻ｔ１から時刻ｔ２までの期間において、A/D変換回路１１のオートゼロ状態が解除される。図４に示すように、ランプ発生部１３では、制御端子Ｖ［１］乃至Ｖ［Ｎ］に入力される制御信号の状態が維持されたまま、A/D変換部１２では、スイッチ２３および２４が開放される。これにより、コンパレータ２１のオフセットが除去されて、オートゼロが完了する。
【００３１】
その後、時刻ｔ２から時刻ｔ３までの期間において、ランプ発生部１３がリセットされる。このとき、Lowレベルとされていた所定数の制御信号がHighレベルに切り替えられ、図５に示すように、全ての制御信号がHighレベルとされる。これにより、ランプ発生部１３から出力されるランプ信号が、オートゼロ電圧Ｖ０から一定電圧だけ上昇し、ランプ発生部１３は、降下スロープを出力することができる状態となる。
【００３２】
そして、時刻ｔ３から時刻ｔ４までの期間において、一定の勾配で電圧が降下する降下スロープが出力される。時刻ｔ３では、図６に示すように、ランプ発生部１３において、制御端子Ｖ［１］に入力される制御信号がHighレベルからLowレベルに切り替えられる。その後、時刻ｔ４までの間に、制御端子Ｖ［２］乃至Ｖ［Ｎ］に入力される制御信号が、所定のクロックに従って順次、１つずつHighレベルからLowレベルに切り替えられる。これにより、ランプ発生部１３から出力されるランプ信号は、一定の勾配で電圧が降下する波形となる。
【００３３】
このように、A/D変換回路１１は、図２に示すようなランプ信号がランプ発生部１３からコンパレータ２１に供給され、スイッチ２３および２４が短絡されることで、コンパレータ２１のオフセットを除去するオートゼロ機能を実現することができる。これにより、オフセットによる悪影響を排除することができ、A/D変換回路１１は、より良好な特性の信号を出力することができる。
【００３４】
また、A/D変換回路１１は、ランプ発生部１３が容量素子３１−１乃至３１−Ｎを備えて構成されているため、例えば、従来のA/D変換回路ではオートゼロ機能を実現するために必要であった容量素子を備えることなく構成することができる。
【００３５】
ここで、図７を参照して、従来のA/D変換回路について説明する。なお、図７において、図１のA/D変換回路１１と共通する構成については、同一の符号を付し、その詳細な説明は省略する。
【００３６】
図７に示すように、従来のA/D変換回路１１’が有するランプ発生部１３’は、Ｎ個の定電流源４１−１乃至４１−Ｎを有しており、定電流源４１−１乃至４１−Ｎから出力される電流は抵抗４２に流れ込むように構成される。そして、定電流源４１−１乃至４１−Ｎのオン／オフが制御されることでランプ信号が発生して、定電流源４１−１乃至４１−Ｎと抵抗４２との接続点に接続された容量素子４３にランプ信号に応じた電圧が蓄積され、コンパレータ２１の非反転入力端子に入力される。
【００３７】
このように、A/D変換回路１１’では、ランプ発生部１３’が、定電流源４１−１乃至４１−Ｎを用いてランプ信号を発生するように構成されているため、容量素子４３が必要であった。
【００３８】
これに対し、図１のA/D変換回路１１では、容量素子３１−１乃至３１−Ｎを用いてランプ信号を発生するように構成されるランプ発生部１３を採用することにより、容量素子４３を設ける必要がなく、より簡易的な構成とすることができる。また、容量素子４３が不要となる分だけ、A/D変換回路１１が占有する面積を縮小することができる。
【００３９】
また、A/D変換回路１１のランプ発生部１３は、容量素子３１−１乃至３１−Ｎが充放電されることでランプ信号を生成することができ、ランプ発生部１３’のように、定電流源４１−１乃至４１−Ｎにより定常的に流れる電流の発生を回避することができる。従って、A/D変換回路１１は、ランプ発生部１３を採用することにより、必要な消費電流が、容量素子３１−１乃至３１−Ｎの充電に用いられる動的な電流のみとすることができ、消費電力を大きく削減することができる。さらに、A/D変換回路１１は、動作速度を低下させるのに比例して、消費電力を低減させることができる。
【００４０】
さらに、A/D変換回路１１のランプ発生部１３は、抵抗素子や定電流源（電流を出力する能動素子）などを含まずに構成されるため、定常的な雑音源を大幅に低減することができ、ノイズが非常に少ない信号を出力することができる。
【００４１】
次に、図８を参照して、A/D変換部１２およびランプ発生部１３を有して構成されるA/D変換回路を備えたCMOSイメージセンサについて説明する。
【００４２】
図８に示すように、CMOSイメージセンサ５１は、ランプ発生部１３、画素アレイ部５２、垂直駆動部５３、カラム処理部５４、水平駆動部５５、アンプ回路５６、およびロジック制御回路５７を備えて構成される。
【００４３】
画素アレイ部５２は、アレイ状に配置された複数の画素５８を有しており、画素５８の行数に応じた複数の水平信号線Ｈを介して垂直駆動部５３に接続され、画素５８の列数に応じた複数の垂直信号線Ｖを介してカラム処理部５４に接続されている。即ち、画素アレイ部５２が有する複数の画素５８は、水平信号線Ｈおよび垂直信号線Ｖが交差する点にそれぞれ配置されており、水平信号線Ｈを介して供給される駆動信号に従って駆動して、画素信号を垂直信号線Ｖに出力する。
【００４４】
垂直駆動部５３は、画素アレイ部５２が有する複数の画素５８の行ごとに、それぞれの画素５８を駆動するための駆動信号（転送信号や、選択信号、リセット信号など）を、水平信号線Ｈを介して順次供給する。
【００４５】
カラム処理部５４は、画素５８の行数に応じて並列的に配置された複数のA/D変換部１２を有して構成され、画素５８から出力される画素信号をA/D変換して出力する。このとき、カラム処理部５４では、画素信号に対して、図９を参照して後述するようなデジタルCDS処理が施される。また、カラム処理部５４が有する複数のA/D変換部１２では、コンパレータ２１の非反転入力端子が、共通化されてランプ発生部１３に接続され、コンパレータ２１の反転入力端子が、容量素子２２を介して垂直信号線Ｖに接続されている。そして、カウンタ２５の出力端子が、共通化されてアンプ回路５６に接続されている。
【００４６】
水平駆動部５５は、画素アレイ部５２が有する複数の画素５８の列ごとに、それぞれの画素５８に対応するA/D変換部１２でA/D変換された画素信号をカラム処理部５４から順番に出力させるための駆動信号を、A/D変換部１２に順次供給する。
【００４７】
アンプ回路５６には、水平駆動部５５の駆動信号に従ったタイミングでカラム処理部５４から画素信号が供給され、アンプ回路５６は、その画素信号を所定の増幅率で増幅して、例えば、後段の画像処理回路に出力する。
【００４８】
ロジック制御回路５７は、CMOSイメージセンサ５１の内部の各ブロックの駆動周期に従って、それぞれのブロックの駆動に必要な信号を出力する。例えば、ロジック制御回路５７は、ランプ発生部１３の制御端子Ｖ［１］乃至Ｖ［Ｎ］に対して制御信号を出力して、ランプ発生部１３からランプ信号を出力させる。また、ロジック制御回路５７は、カラム処理部５４のA/D変換部１２に対してスイッチ２３および２４の開閉を制御する信号を出力して、A/D変換部１２のオートゼロ機能を実行する。
【００４９】
このように構成されているCMOSイメージセンサ５１では、ランプ発生部１３と、複数のA/D変換部１２を有するカラム処理部５４により、いわゆるカラム・パラレルA/D変換器が構成され、画素５８から出力される画素信号が行ごとに並列的にA/D変換される。
【００５０】
図９を参照して、デジタルCDS処理が行われるときのランプ発生部１３およびA/D変換部１２の動作について説明する。
【００５１】
図９は、デジタルCDS処理が適用されたときにランプ発生部１３から出力されるランプ信号の波形を示しており、縦軸は、ランプ信号の電圧Ｖrampを示し、横軸は、時刻Ｔを示している。デジタルCDS処理が適用されるときには、図９に示すように、一定の勾配で電圧が降下する降下スロープが２回出力される。
【００５２】
まず、時刻ｔ１１までにおいて、A/D変換部１２がオートゼロ状態とされる。即ち、ロジック制御回路５７は、所定のオートゼロ電圧Ｖ０を出力するために、ランプ発生部１３の制御端子Ｖ［１］乃至Ｖ［Ｎ］に入力される制御信号のうちの、所定数の制御信号をLowレベルにし、残りの制御信号をHighレベルにする。このとき、ロジック制御回路５７は、A/D変換部１２に対して、スイッチ２３および２４を短絡するように制御を行う。
【００５３】
次に、時刻ｔ１１から時刻ｔ１２までの期間において、A/D変換部１２のオートゼロ状態が解除される。即ち、ロジック制御回路５７は、ランプ発生部１３の制御端子Ｖ［１］乃至Ｖ［Ｎ］に入力する制御信号の状態を維持したまま、A/D変換部１２のスイッチ２３および２４が開放するように制御を行う。これにより、コンパレータ２１のオフセットが除去されて、オートゼロが完了する。
【００５４】
その後、時刻ｔ１２から時刻ｔ１３までの期間において、ランプ発生部１３がリセットされる。即ち、ロジック制御回路５７は、Lowレベルとされていた所定数の制御信号をHighレベルに切り替えて、ランプ発生部１３に供給する全ての制御信号をHighレベルとする。これにより、ランプ発生部１３から出力されるランプ信号が、オートゼロ電圧Ｖ０から一定電圧だけ上昇し、ランプ発生部１３は、１回目の降下スロープを出力することができる状態となる。
【００５５】
そして、時刻ｔ１３から時刻ｔ１４までの期間において、一定の勾配で電圧が降下する降下スロープが出力される。即ち、ロジック制御回路５７は、時刻ｔ１３において、制御端子Ｖ［１］に入力する制御信号をHighレベルからLowレベルに切り替える。そして、ロジック制御回路５７は、時刻ｔ１４までの間に、制御端子Ｖ［２］乃至Ｖ［Ｎ］に入力される制御信号を、所定のクロックに従って順次、１つずつHighレベルからLowレベルに切り替える。これにより、ランプ発生部１３は、一定の勾配で電圧が降下する降下スロープを出力する。
【００５６】
このとき、画素５８からは、リセットレベルの画素信号が垂直信号線Ｖを介して出力されて、容量素子２２に蓄積される。そして、コンパレータ２１は、ランプ発生部１３から出力されるランプ信号の電圧が、容量素子２２に蓄積された画素信号の電圧よりも低くなったタイミングで、非反転出力端子から出力する信号を、HighレベルからLowレベルに切り替える。一方、カウンタ２５は、ロジック制御回路５７の制御に従って、ランプ信号が降下を開始したタイミング（ｔ１３）から、コンパレータ２１からの信号がHighレベルからLowレベルに変化するタイミングまでのカウント値を示す信号を出力する。この信号は、リセットレベルの画素信号として保持される。
【００５７】
次に、時刻ｔ１４から時刻ｔ１５までの期間において、ランプ発生部１３がリセットされる。即ち、ロジック制御回路５７は、ランプ発生部１３に供給する全ての制御信号をLowレベルからHighレベルに切り替える。これにより、ランプ発生部１３は、２回目の降下スロープを出力することができる状態となる。
【００５８】
そして、時刻ｔ１５から時刻ｔ１６までの期間において、時刻ｔ１３から時刻ｔ１４までの期間と同様に、一定の勾配で電圧が降下する降下スロープが出力される。
【００５９】
このとき、画素５８からは、画素５８が受光した光に応じたレベルの画素信号が垂直信号線Ｖを介して出力されて、容量素子２２に蓄積される。そして、コンパレータ２１は、ランプ発生部１３から出力されるランプ信号の電圧が、容量素子２２に蓄積された画素信号の電圧よりも低くなったタイミングで、非反転出力端子から出力する信号を、HighレベルからLowレベルに切り替える。一方、カウンタ２５は、ロジック制御回路５７の制御に従って、ランプ信号が降下を開始したタイミング（ｔ１５）から、コンパレータ２１からの信号がHighレベルからLowレベルに変化するタイミングまでのカウント値を示す信号を出力する。この信号は、受光レベルの画素信号として保持される。
【００６０】
その後、保持されているリセットレベルの画素信号と受光レベルの画素信号との差分を演算した値を示す信号が、画素５８から出力されたアナログの画素信号をA/D変換した信号としてA/D変換部１２から出力される。
【００６１】
このように、CMOSイメージセンサ５１では、画素５８から出力されるリセットレベルの画素信号と受光レベルの画素信号との差分を演算して出力するデジタルCDS処理が適用される。これにより、画素５８から出力される画素信号に含まれる画素５８固有のノイズを除去することができる。
【００６２】
また、上述したように、A/D変換回路１１は、定常的な雑音源を大幅に低減することができ、A/D変換回路１１から出力される画素信号には、例えば、オートゼロを解除する際に容量素子２２にサンプリングされる、いわゆるkTCノイズだけが含まれる。そして、このkTCノイズはデジタルCDS処理において差分を演算することで除去することができ、A/D変換部１２からkTCノイズが出力されることが回避される。従って、CMOSイメージセンサ５１は、より簡易的な構成、かつ、低消費電力で、ノイズが含まれない良好な特性の画素信号を出力することができる。
【００６３】
なお、ランプ発生部１３は、図２および図９に示したような直線的に電圧が降下するスロープを有するランプ波形の他、勾配が一定でない非線形なスロープを有するランプ波形を発生することができる。
【００６４】
例えば、HighレベルからLowレベルに切り替えられる制御信号の個数や、ランプ発生部１３が有する容量素子３１の容量値、制御信号をHighレベルからLowレベルに切り替える時間間隔などを調整することにより、ランプ信号の勾配を変化させることができる。そして、HighレベルからLowレベルに切り替えられる制御信号の個数や、ランプ発生部１３が有する容量素子３１の容量値、制御信号をHighレベルからLowレベルに切り替える時間間隔などの組み合わせを、より微調整することにより、ランプ信号に現れる歪などを補正することができる。
【００６５】
これにより、降下スロープの勾配が一定でないランプ波形、例えば、図１０に示すように、時刻ｔ３から時刻ｔ４までの期間において、初めは緩やかな勾配で電圧が降下し、その勾配が急峻に変化するようなランプ波形を発生することができる。
【００６６】
なお、本実施の形態では、降下スロープを有するランプ信号を利用した動作シーケンスについて説明したが、制御信号のHighレベルとLowレベルとを全て反転させることにより、ランプ発生部１３は、上昇スロープを有するランプ信号を発生することができ、上昇スロープを有するランプ信号を利用した動作シーケンスを適用することができる。
【００６７】
また、上述したようなCMOSイメージセンサ５１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
【００６８】
図１１は、電子機器に搭載される撮像装置の構成例を示すブロック図である。
【００６９】
図１１に示すように、撮像装置１０１は、光学系１０２、撮像素子１０３、信号処理回路１０４、モニタ１０５、およびメモリ１０６を備えて構成され、静止画像および動画像を撮像可能である。
【００７０】
光学系１０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子１０３に導き、撮像素子１０３の受光面（センサ部）に結像させる。
【００７１】
撮像素子１０３としては、上述した構成例のCMOSイメージセンサ５１が適用される。撮像素子１０３には、光学系１０２を介して受光面に結像される像に応じて、一定期間、電荷が蓄積される。そして、撮像素子１０３に蓄積された電荷に応じた信号が信号処理回路１０４に供給される。
【００７２】
信号処理回路１０４は、撮像素子１０３から出力された信号電荷に対して各種の信号処理を施す。信号処理回路１０４が信号処理を施すことにより得られた画像（画像データ）は、モニタ１０５に供給されて表示されたり、メモリ１０６に供給されて記憶（記録）されたりする。
【００７３】
このように構成されている撮像装置１０１では、撮像素子１０３として、上述した構成例のCMOSイメージセンサ５１を適用することにより、ノイズの少ない、より良好な画質を得ることができる。
【００７４】
なお、本技術は以下のような構成も取ることができる。
（１）
アレイ状に複数の画素が配置され、前記画素から画素信号が出力される画素アレイ部と、
前記画素の列数に応じたA/D変換回路が並列的に配置されるA/D変換処理部と
を備え、
前記A/D変換回路は、
アナログ信号をデジタル信号に変換する際に参照される傾斜を有する参照信号を発生する信号発生部と、
前記画素信号を、前記参照信号と比較して、その比較結果を出力する比較部と、
前記比較部による比較結果に基づいたカウント値を出力するカウント部と
を有し、
前記信号発生部は、複数の容量素子が並列的に配置されて構成される
撮像素子。
（２）
複数の前記容量素子の一方の端子は、共通化されて前記比較部に直接的に接続され、
複数の前記容量素子の他方の端子に入力される制御信号のレベルが切り替えられることにより、前記参照信号が生成される
上記（１）に記載の撮像素子。
（３）
前記画素は、リセットレベルの画素信号と、受光量に応じたレベルの画素信号とを出力し、
前記信号発生部は、２つの前記傾斜を有する前記参照信号を出力する
上記（１）または（２）に記載の撮像素子。
【００７５】
なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
【符号の説明】
【００７６】
１１  A/D変換回路，  １２  A/D変換部，  １３  ランプ発生部，  １４  入力端子，  １５  出力端子，  ２１  コンパレータ，  ２２  容量素子，  ２３および２４  スイッチ，  ２５  カウンタ，  ３１  容量素子，  ３２および３３  インバータ，  ５１  CMOSイメージセンサ，  ５２  画素アレイ部，  ５３  垂直駆動部，  ５４  カラム処理部，  ５５  水平駆動部，  ５６  アンプ回路，  ５７  ロジック制御回路，  ５８  画素
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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