(57)【要約】【課題】電源電圧の変動を抑制する。【解決手段】メイン電源は、ＤＵＴ１の電源端子Ｐ１の電位を所定の目標値に近づくように帰還制御する。制御端子ＰＣＮＴには、補償電源が生成すべき補償電流の目標波形ＲＥＦを指示する電流制御信号ＳＣＮＴが入力される。電流検出回路２２は、インダクタＬ１に流れる電流ＩＬに応じた検出信号ＶＣＳを生成する。パルス変調器２４は、検出信号ＶＣＳを電流制御信号ＳＣＮＴに応じた目標波形ＲＥＦと比較し、比較結果に応じてレベルが変化するパルス信号Ｓｐを生成する。ドライバ２６は、パルス信号Ｓｐにもとづいて、第１スイッチＳＷ１および第２スイッチＳＷ２を相補的にスイッチングする。【選択図】図５
2013088327.tif 000002
【特許請求の範囲】
【請求項１】
被試験デバイスを試験する試験装置とともに使用され、前記被試験デバイスに電力を供給する電源装置であって、
その出力端子が電源ラインを介して前記被試験デバイスの電源端子に接続されており、前記電源端子の電位を所定の目標値に近づくように帰還制御するメイン電源と、
その出力端子が前記電源ラインと接続されており、（i）補償電流を前記メイン電源とは別経路から前記電源端子に注入し、または、（ii）前記メイン電源から前記被試験デバイスへ流れる電源電流から、補償電流を前記被試験デバイスとは別経路に引きこむように構成された補償電源と、
を備え、
前記補償電源は、
前記補償電源が生成すべき補償電流の目標波形を指示する電流制御信号を前記試験装置から受ける制御端子と、
前記メイン電源の出力電圧より高い直流電圧が印加される入力ラインと、電位の固定された接地ラインの間に直列に設けられた、第１スイッチおよび第２スイッチと、
前記第１スイッチと前記第２スイッチの接続点と、前記電源ラインの間に設けられたインダクタと、
前記電源ラインと前記接地ラインの間に設けられた出力キャパシタと、
前記インダクタに流れる電流に応じた検出信号を生成する電流検出回路と、
前記検出信号を前記電流制御信号に応じた目標波形と比較し、比較結果に応じてレベルが変化するパルス信号を生成するパルス変調器と、
前記パルス信号にもとづいて、前記第１スイッチおよび前記第２スイッチを相補的にスイッチングするドライバと、
を備えることを特徴とする電源装置。
【請求項２】
前記補償電源は、前記目標波形から、所定のカットオフ周波数より高い成分を除去するローパスフィルタをさらに備え、
前記パルス変調器は、前記検出信号を、前記ローパスフィルタを通過した目標波形と比較することを特徴とする請求項１に記載の電源装置。
【請求項３】
前記補償電源は、前記目標波形から、所定のカットオフ周波数より低い成分を除去するハイパスフィルタをさらに備え、
前記パルス変調器は、前記検出信号を、前記ハイパスフィルタを通過した目標波形と比較することを特徴とする請求項１または２に記載の電源装置。
【請求項４】
前記補償電源は、前記目標波形がゼロを指示しており、かつ前記検出信号が前記インダクタに流れる電流がゼロであることを示すとき、前記ドライバを停止させる停止回路をさらに備えることを特徴とする請求項１から３のいずれかに記載の電源装置。
【請求項５】
前記電流制御信号は、ステップ波形から、ハイパスフィルタによって低周波成分を除去することにより生成されることを特徴とする請求項１から４のいずれかに記載の電源装置。
【請求項６】
前記電流制御信号は、前記目標波形に応じて変調されたビットストリーム信号またはパルス変調信号から、ローパスフィルタによって高周波成分を除去することにより生成されることを特徴とする請求項１から４のいずれかに記載の電源装置。
【請求項７】
前記電流制御信号は、前記目標波形を有するデジタル信号を、アナログ信号に変換することにより生成されることを特徴とする請求項１から４のいずれかに記載の電源装置。
【請求項８】
前記パルス変調器は、前記検出信号を前記目標波形と比較するヒステリシスコンパレータを含むことを特徴とする請求項１から７のいずれかに記載の電源装置。
【請求項９】
前記パルス変調器は、
前記検出信号を前記目標波形と比較し、前記検出信号が前記目標波形より低くなると、アサートされるセット信号を生成するコンパレータと、
前記セット信号がアサートされてから所定のオン時間経過後にアサートされるリセット信号を生成するオン時間生成部と、
前記セット信号および前記リセット信号が入力され、前記パルス信号を出力するＳＲフリップフロップと、
を含むことを特徴とする請求項１から７のいずれかに記載の電源装置。
【請求項１０】
前記パルス変調器は、
前記検出信号を前記目標波形と比較し、前記検出信号が前記目標波形より高くなると、アサートされるリセット信号を生成するコンパレータと、
前記リセット信号がアサートされてから所定のオフ時間経過後にアサートされるセット信号を生成するオフ時間生成部と、
前記セット信号および前記リセット信号が入力され、前記パルス信号を出力するＳＲフリップフロップと、
を含むことを特徴とする請求項１から７のいずれかに記載の電源装置。
【請求項１１】
前記電源ラインの電位は、前記入力ラインの電位と前記接地ラインの電位の中点付近であることを特徴とする請求項１から１０のいずれかに記載の電源装置。
【請求項１２】
被試験デバイスを試験する試験装置とともに使用され、前記被試験デバイスに電力を供給する電源装置であって、
その出力端子が電源ラインを介して前記被試験デバイスの電源端子に接続されており、前記電源端子の電位を所定の目標値に近づくように帰還制御するメイン電源と、
その出力端子が前記電源ラインと接続されており、ソース補償電流を前記メイン電源とは別経路から前記電源端子に注入するソース補償電源と、
を備え、
前記ソース補償電源は、
前記ソース補償電源が生成すべきソース補償電流の目標波形を指示する電流制御信号を試験装置から受ける制御端子と、
前記メイン電源の出力電圧より高い直流電圧が印加される入力ラインと、電位の固定された接地ラインの間に直列に設けられた、第１スイッチおよび第２スイッチと、
前記第１スイッチと前記第２スイッチの接続点と、前記電源ラインの間に設けられた第１インダクタと、
前記電源ラインと前記接地ラインの間に設けられた第１出力キャパシタと、
前記第１インダクタに流れる電流に応じた検出信号を生成する電流検出回路と、
前記検出信号を前記電流制御信号と比較し、比較結果に応じてレベルが変化するパルス信号を生成するパルス変調器と、
前記パルス信号にもとづいて、前記第１スイッチおよび前記第２スイッチを相補的にスイッチングする第１ドライバと、
を備えることを特徴とする電源装置。
【請求項１３】
前記ソース補償電源に加えて、あるいはそれに代えて、その出力端子が前記電源ラインと接続されており、前記メイン電源から前記被試験デバイスへ流れる電源電流から、シンク補償電流を前記被試験デバイスとは別経路に引きこむように構成されたシンク補償電源を備え、
前記シンク補償電源は、前記ソース補償電源と同様に構成され、その制御端子に、前記シンク補償電源が生成すべきシンク補償電流の目標波形を指示する電流制御信号を受けることを特徴とする請求項１２に記載の電源装置。
【請求項１４】
前記第２スイッチに代えて、整流ダイオードを備えることを特徴とする請求項１２または１３に記載の電源装置。
【請求項１５】
被試験デバイスに電力を供給する請求項１から１４のいずれかに記載の電源装置と、
（i）前記被試験デバイスにテストパターンを供給するとともに、（ii）前記テストパターンに応じて前記被試験デバイスの電源端子に流れる動作電流と、前記電源装置の前記メイン電源から前記被試験デバイスに供給される電源電流との差分電流である目標電流を指示する電流制御信号を、前記電源装置に出力する、試験装置と、
を備えることを特徴とする試験システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被試験デバイスに電力を供給する電源装置に関する。
【背景技術】
【０００２】
ＣＭＯＳ（Complementary Metal Oxide Semiconductor）テクノロジを用いたＣＰＵ（Central Processing Unit）、ＤＳＰ（Digital Signal Processor）、メモリなどの半導体集積回路（以下、ＤＵＴという）を試験する際、ＤＵＴ内のフリップフロップやラッチは、クロックが供給される動作中は電流が流れ、クロックが停止すると回路が静的な状態となって電流が減少する。したがって、ＤＵＴの動作電流（負荷電流）の合計は、試験の内容などに応じて時々刻々と変動する。
【０００３】
ＤＵＴに電力を供給する電源回路はたとえばレギュレータを用いて構成され、理想的には負荷電流にかかわらず一定の電力を供給可能である。しかしながら実際の電源回路は、無視できない出力インピーダンスを有し、また電源回路とＤＵＴの間にも無視できないインピーダンス成分が存在するため、負荷変動によって電源電圧が変動してしまう。
【０００４】
電源電圧の変動は、ＤＵＴの試験マージンに深刻な影響を及ぼす。また電源電圧の変動は、試験装置内のその他の回路ブロック、たとえばＤＵＴに供給するパターンを生成するパターン発生器や、パターンの遷移タイミングを制御するためのタイミング発生器の動作に影響を及ぼし、試験精度を悪化させる。
【０００５】
特許文献２に記載の技術では、被試験デバイスに電源電圧を供給するメインの電源に加えて、ドライバの出力によってオン、オフが制御されるスイッチを含む補償回路が設けられる。そして、被試験デバイスに供給されるテストパターンに応じて発生しうる電源電圧の変動をキャンセルするように、スイッチ素子に対する補償用の制御パターンをテストパターンに対応付けて定義しておく。実試験時には、テストパターンを被試験デバイスに供給しつつ、補償回路のスイッチを制御パターンに応じてスイッチングすることにより、電源電圧を一定に保つことができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２０５８１３号公報
【特許文献２】国際公開第１０／０２９７０９Ａ１号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は係る状況に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、被試験デバイスに安定した電源電圧を供給可能な電源装置の提供にある。
【課題を解決するための手段】
【０００８】
本発明のある態様は、被試験デバイスを試験する試験装置とともに使用され、被試験デバイスに電力を供給する電源装置に関する。電源装置は、その出力端子が電源ラインを介して被試験デバイスの電源端子に接続されており、電源端子の電位を所定の目標値に近づくように帰還制御するメイン電源と、その出力端子が電源ラインと接続されており、（i）補償電流をメイン電源とは別経路から電源端子に注入し、または、（ii）メイン電源から被試験デバイスへ流れる電源電流から、補償電流を被試験デバイスとは別経路に引きこむように構成された補償電源と、を備える。補償電源は、補償電源が生成すべき補償電流の目標波形を指示する電流制御信号を試験装置から受ける制御端子と、メイン電源の出力電圧より高い直流電圧が印加される入力ラインと、電位の固定された接地ラインの間に直列に設けられた、第１スイッチおよび第２スイッチと、第１スイッチと第２スイッチの接続点と、電源ラインの間に設けられたインダクタと、電源ラインと接地ラインの間に設けられた出力キャパシタと、インダクタに流れる電流に応じた検出信号を生成する電流検出回路と、検出信号を電流制御信号に応じた目標波形と比較し、比較結果に応じてレベルが変化するパルス信号を生成するパルス変調器と、パルス信号にもとづいて、第１スイッチおよび第２スイッチを相補的にスイッチングするドライバと、を備える。
【０００９】
この態様において、補償電源は、電流制御信号に応じた目標波形を有する補償電流を生成することができる。そして補償電流の向きが正であるとき、補償電流をメイン電源とは別経路から電源端子に注入（ソース）し、補償電流の向きが負であるとき、メイン電源から被試験デバイスへ流れる電源電流から、補償電流を被試験デバイスとは別経路に引きこむ（シンク）ことができる。
テストパターンが既知であるとき、そのテストパターンが供給された被試験デバイスの内部回路の動作率は推定可能であるため、被試験デバイスの動作電流の時間波形は予測することができる。そして、予測される動作電流に応じて電流制御信号を規定することにより、メイン電源では追従しきれない成分を補償パルス電流によって補うことができ、あるいはメイン電源で追従できない成分を意図的に補償パルス電流として注入することができる。その結果、電源端子の電源電圧を一定に保つことができ、あるいは故意に電源電圧変動を引き起こすことにより、任意の電源環境をエミュレートすることができる。
【００１０】
補償電源は、目標波形から、所定のカットオフ周波数より高い成分を除去するローパスフィルタをさらに備えてもよい。パルス変調器は、検出信号を、ローパスフィルタを通過した目標波形と比較してもよい。
入力ラインの電位をＶＩＮ、電源ラインの電位をＶＯＵＴ、接地ラインの電位をＶＧＮＤとする。補償電流を増大させるとき、補償電流の傾きはα１＝（ＶＩＮ−ＶＯＵＴ）／Ｌとなり、補償電流を減少させるとき、補償電流の傾きはα２＝（ＶＧＮＤ−ＶＯＵＴ）／Ｌとなり、それらより急峻な傾きで補償電流を変化させることはできない。つまり、目標波形の傾き（スルーレート）が、α１、α２より急峻な場合、補償電流は目標波形に追従できず、この場合、目標波形を高速に変化させるのは意味がない。そこで、ローパスフィルタによって目標波形の変化速度を、補償電源の応答速度以下に制限することにより、無駄な消費電力を削減できる。
【００１１】
補償電源は、目標波形から、所定のカットオフ周波数より低い成分を除去するハイパスフィルタをさらに備えてもよい。パルス変調器は、検出信号を、ハイパスフィルタを通過した目標波形と比較してもよい。
補償電源は、被試験デバイスに流れる動作電流が過渡的に変化するときのみ動作すればよく、動作電流が一定レベルである定常状態においては補償電流はゼロであることが望ましい。なぜなら非ゼロの補償電流、特に負の補償電流（シンク）が定常的に流れていると、その分だけシステム全体の消費電流が大きくなるからである。そこで、目標波形をハイパスフィルタによりフィルタリングすることにより、目標波形から直流成分が除去され、定常状態における補償電流をゼロとすることができ、無駄な消費電力を低減できる。
【００１２】
補助電源は、目標波形がゼロを指示しており、かつ検出信号がインダクタに流れる電流がゼロであることを示すとき、ドライバを停止させる停止回路をさらに備えてもよい。
この場合、補償電流をゼロとするだけでなく、補償電源のスイッチング動作を停止できるため、消費電力をさらに低減できる。
【００１３】
パルス変調器は、ヒステリシス・ウィンドウ方式、ボトム検出・オン時間固定方式、ピーク検出・オフ時間固定方式のいずれかによりパルス信号を生成してもよい。
【００１４】
電源ラインの電位は、入力ラインの電位と接地ラインの電位の中点付近であってもよい。
この場合、補償電流が増大するときの傾きと、減少するときの傾きを等しくできる。
【００１５】
電流制御信号は、ステップ波形から、ハイパスフィルタによって低周波成分を除去することにより生成されてもよい。
電流制御信号は、目標波形に応じて変調されたビットストリーム信号またはパルス変調信号から、ローパスフィルタによって高周波成分を除去することにより生成されてもよい。
電流制御信号は、目標波形を有するデジタル信号を、アナログ信号に変換することにより生成されてもよい。
【００１６】
本発明の別の態様もまた、電源装置である。電源装置は、その出力端子が電源ラインを介して被試験デバイスの電源端子に接続されており、電源端子の電位を所定の目標値に近づくように帰還制御するメイン電源と、その出力端子が電源ラインと接続されており、ソース補償電流をメイン電源とは別経路から電源端子に注入するソース補償電源と、を備える。ソース補償電源は、ソース補償電源が生成すべきソース補償電流の目標波形を指示する第１電流制御信号を試験装置から受ける制御端子と、メイン電源の出力電圧より高い直流電圧が印加される入力ラインと、電位の固定された接地ラインの間に直列に設けられた、第１スイッチおよび第２スイッチと、第１スイッチと第２スイッチの接続点と、電源ラインの間に設けられた第１インダクタと、電源ラインと接地ラインの間に設けられた第１出力キャパシタと、第１インダクタに流れる電流に応じた検出信号を生成する電流検出回路と、検出信号を電流制御信号と比較し、比較結果に応じてレベルが変化するパルス信号を生成するパルス変調器と、パルス信号にもとづいて、第１スイッチおよび第２スイッチを相補的にスイッチングするドライバと、を備える。
【００１７】
ある態様の電源装置は、ソース補償電源に加えて、あるいはそれに代えて、その出力端子が電源ラインと接続されており、メイン電源から前記被試験デバイスへ流れる電源電流から、シンク補償電流を前記被試験デバイスとは別経路に引きこむように構成されたシンク補償電源を備えてもよい。シンク補償電源は、ソース補償電源と同様に構成され、その制御端子に、シンク補償電源が生成すべきシンク補償電流の目標波形を指示する電流制御信号を受ける。
【００１８】
本発明の別の態様は試験システムに関する。試験システムは、被試験デバイスに電力を供給する電源装置と、（i）被試験デバイスにテストパターンを供給するとともに、（ii）テストパターンに応じて被試験デバイスの電源端子に流れる動作電流と、電源装置のメイン電源から被試験デバイスに供給される電源電流との差分電流である目標電流を指示する電流制御信号を、電源装置に出力する、試験装置と、を備える。
【００１９】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２０】
本発明のある態様によれば、電源電圧を安定化できる。
【図面の簡単な説明】
【００２１】
【図１】実施の形態に係る試験システムの構成を示す回路図である。
【図２】制御信号を計算する方法の一例を示すフローチャートである。
【図３】動作電流、電源電流、ソース補償電流の一例を示す波形図である。
【図４】図４（ａ）〜（ｃ）は、電流制御信号を生成する制御信号生成部の構成例を示す回路図である。
【図５】補償電源の構成を示す回路図である。
【図６】図６（ａ）〜（ｃ）は、パルス変調器の構成例を示す回路図である。
【図７】図７（ａ）〜（ｃ）は、図５の補償電源の動作を示す波形図である。
【図８】停止回路の構成を示す回路図である。
【発明を実施するための形態】
【００２２】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２３】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【００２４】
図１は、実施の形態に係る試験システム２の構成を示す回路図である。図１には試験システム２に加えて、試験対象の半導体デバイス（以下、ＤＵＴと称す）１が示される。試験システム２は、試験装置３および電源装置ＰＳを備える。電源装置ＰＳは、ＤＵＴ１に電力を供給する。
【００２５】
ＤＵＴ１は、複数のピンを備え、その中の少なくともひとつが、電源装置ＰＳからの電源電圧ＶＤＤを受けるための電源端子Ｐ１であり、別の少なくともひとつが接地端子Ｐ２である。複数の入出力（Ｉ／Ｏ）端子Ｐ３は、外部からのデータを受け、あるいは外部にデータを出力するために設けられており、試験時においては、試験装置３から出力される試験信号（テストパターン）ＳＴＥＳＴを受け、あるいは試験信号ＳＴＥＳＴに応じたデータを試験装置３に対して出力する。図１には、試験装置３の構成のうち、ＤＵＴ１に対して試験信号を与える構成が示されており、ＤＵＴ１からの信号を評価するための構成は省略されている。
【００２６】
試験装置３は複数ｎ個のチャンネルＣＨ１〜ＣＨｎを備えており、その中のいくつか（ＣＨ１〜ＣＨ４）がＤＵＴ１の複数のＩ／Ｏ端子Ｐ３に割り当てられる。図１では、ｎ＝６の場合が示されるが、実際の試験装置３のチャンネル数は、数百〜数千のオーダーである。
【００２７】
ドライバＤＲ１〜ＤＲ６のうち、ドライバＤＲ１〜ＤＲ４は、それぞれ、ＤＵＴ１のＩ／Ｏ端子Ｐ３に割り当てられる。
【００２８】
波形整形器ＦＣおよびタイミング発生器ＴＧをインタフェース回路４と総称する。複数の４１〜４６は、チャンネルＣＨ１〜ＣＨ６ごと、言い換えればドライバＤＲ１〜ＤＲ６ごとに設けられる。ｉ番目（１≦ｉ≦６）のインタフェース回路４ｉは、入力されたパターン信号ＳＰＴＮｉをドライバＤＲに適した信号形式に整形し、対応するドライバＤＲｉへと出力する。
【００２９】
パターン発生器ＰＧは、テストプログラムにもとづき、インタフェース回路４１〜４６に対するパターン信号ＳＰＴＮを生成する。具体的にパターン発生器ＰＧは、ＤＵＴ１のＩ／Ｏ端子Ｐ３に割り当てられたドライバＤＲ１〜ＤＲ４に対しては、各ドライバＤＲｉが生成すべき試験信号ＳＴＥＳＴｉを記述するテストパターンＳＰＴＮｉを、そのドライバＤＲｉに対応するインタフェース回路４ｉに対して出力する。テストパターンＳＰＴＮｉは、試験信号ＳＴＥＳＴｉの各サイクル（ユニットインターバル）におけるレベルを示すデータと、信号レベルが遷移するタイミングを記述するデータを含む。なお、試験装置３の構成は特に限定されない。
【００３０】
電源装置ＰＳは、主として、メイン電源１０、補償電源２０を備える。
メイン電源１０の出力端子は、電源ラインＬＶＤＤを介してＤＵＴ１の電源端子Ｐ１に接続されている。メイン電源１０は、電源端子Ｐ１の電位ＶＤＤを所定の目標値に近づくように帰還制御する。たとえばメイン電源１０は、リニアレギュレータやスイッチングレギュレータなどで構成され、電源端子Ｐ１に供給される電源電圧ＶＤＤを、目標値と一致するようにフィードバック制御する。キャパシタＣｓは、電源電圧ＶＤＤを平滑化するために設けられる。メイン電源１０からＤＵＴ１の電源端子Ｐ１への出力電流を、電源電流ＩＤＤと称する。
【００３１】
メイン電源１０は、有限の応答速度を有する電圧・電流源であるため、その負荷電流、つまりＤＵＴ１の動作電流ＩＯＰの急峻な変化に追従できない場合がある。たとえば動作電流ＩＯＰがステップ状に変化するとき、電源電圧ＶＤＤはオーバーシュート、あるいはアンダーシュートしたり、その後のリンギングをともなったりする。電源電圧ＶＤＤの変動は、ＤＵＴ１の正確な試験を妨げる。なぜならＤＵＴ１にエラーが検出されたとき、それがＤＵＴ１の製造不良によるものなのか、電源電圧ＶＤＤの変動によるものなのかを区別することができないからである。
【００３２】
補償電源２０は、メイン電源１０の応答速度を補うために設けられる。ＤＵＴ１の設計者は、ある既知の試験信号ＳＴＥＳＴ（テストパターンＳＰＴＮ）が供給された状態において、ＤＵＴ１の内部回路の動作率などの時間推移を推定可能であるから、ＤＵＴ１の動作電流ＩＯＰの時間波形を正確に予測することができる。ここでの予測とは、コンピュータシミュレーションを用いた計算や、同じ構成を有するデバイスを対象とした実測などが含まれ、特にその手法は限定されない。
【００３３】
一方、メイン電源１０の応答速度（利得、フィードバック帯域）が既知であれば、予測される動作電流ＩＯＰに応答してメイン電源１０が生成する電源電流ＩＤＤもまた予測することができる。そうすると、予測される動作電流ＩＯＰと電源電流ＩＤＤの差分を、補償電源２０によって補うことにより、電源電圧ＶＤＤを安定化することができる。
【００３４】
補償電源２０の出力端子は、電源ラインＬＶＤＤと接続されている。補償電源２０は、（i）補償電流ＩＣＭＰをメイン電源１０とは別経路から電源端子Ｐ１に注入し（ソース）、または、（ii）メイン電源１０からＤＵＴ１へ流れる電源電流ＩＤＤから、補償電流ＩＣＭＰをＤＵＴ１とは別経路に引きこむ（シンク）ように構成される。正の向きの補償電流ＩＣＭＰをソース補償電流ＩＣＭＰ＿ＳＲＣ、負の向きの補償電流ＩＣＭＰをシンク補償電流ＩＣＭＰ＿ＳＩＮＫと称する。
【００３５】
ＤＵＴ１の電源端子Ｐ１に流れ込む動作電流ＩＯＰ、メイン電源１０が出力する電源電流ＩＤＤ、および補償電源２０が出力する補償電流ＩＣＭＰの間には、電流保存則から、式（１）が成り立つ。
ＩＯＰ＝ＩＤＤ＋ＩＣＭＰ    …（１）
【００３６】
補償電源２０は、制御端子ＰＣＮＴを有する。制御端子ＰＣＮＴには、試験装置２から供給される電流制御信号ＳＣＮＴが入力される。電流制御信号ＳＣＮＴは、補償電源２０が生成すべき補償電流ＩＣＭＰの目標波形を指示する。電流制御信号ＳＣＮＴは、試験システム２の制御信号生成部８によって生成される。
【００３７】
上述のように、テストパターンＳＰＴＮ１〜ＳＰＴＮ４が既知であれば、ＤＵＴ１の動作電流ＩＯＰの時間波形が予測でき、電源電圧ＶＤＤを一定に保つために発生すべき補償電流ＩＣＭＰ、すなわちＩＣＭＰ＿ＳＲＣ、ＩＣＭＰ＿ＳＩＮＫの時間波形を計算することができる。
予測される動作電流ＩＯＰが電源電流ＩＤＤより大きい場合、補償電源２０はソース補償電流ＩＣＭＰ＿ＳＲＣを発生して不足する電流を補う。ソース補償電流ＩＣＭＰ＿ＳＲＣとして必要とされる電流波形は予測可能であるから、試験装置３は、補償電源２０が生成すべきソース補償電流ＩＣＭＰ＿ＳＲＣを示す制御信号ＳＣＮＴを生成することができる。
【００３８】
図２は、制御信号ＳＣＮＴを計算する方法の一例を示すフローチャートである。ＤＵＴ１に入力されるテストパターンや回路情報にもとづいて、ＤＵＴ１の動作電流ＩＯＰが推定される（Ｓ１００）。またメイン電源１０に負荷としてＤＵＴ１が接続された状態において、ＤＵＴ１にテストパターンに応じたイベントが発生したときに、メイン電源１０から出力される電源電流ＩＤＤを計算する（Ｓ１０２）。そして、理想電源を実現したい場合には、推定される動作電流ＩＯＰと電源電流ＩＤＤの差分を、補償電源２０によって生成すべき補償電流ＩＣＭＰとする（Ｓ１０４）。そして、生成すべき補償電流ＩＣＭＰの波形にもとづき、制御信号ＳＣＮＴを生成する（Ｓ１０６）。
【００３９】
あるいは、制御信号ＳＣＮＴは、以下の処理によって生成してもよい。
ＤＵＴ１に入力されるテストパターンや回路情報にもとづいて、ＤＵＴ１の動作電流ＩＯＰを推定する。
メイン電源１０に負荷としてＤＵＴ１が接続された状態において、ＤＵＴ１にテストパターンに応じたイベントが発生したときの、電源端子Ｐ１の電源電圧ＶＤＤの変動を計算する。
メイン電源１０において計算された電源電圧ＶＤＤの波形と、所望の電源電圧ＶＤＤの波形の差分に応じて、補償電源２０が生成すべき補償電流ＩＣＭＰの目標波形を計算し、その目標波形から電流制御信号ＳＣＮＴを計算する。
【００４０】
図３は、動作電流ＩＯＰ、電源電流ＩＤＤ、ソース補償電流ＩＣＭＰの一例を示す波形図である。ある試験信号ＳＴＥＳＴが供給されたＤＵＴ１の動作電流ＩＯＰがステップ状に増加したとする。これに応答して、メイン電源１０から電源電流ＩＤＤが供給されるが、それは応答速度の制限から、理想的なステップ波形とはならず、ＤＵＴ１に供給すべき電流が不足する。その結果、補償電流ＩＳＲＣを供給しなければ、電源電圧ＶＤＤは破線で示すように低下する。
【００４１】
補償電源２０は、動作電流ＩＯＰと電源電流ＩＤＤの差分に対応するソース補償電流ＩＣＭＰを生成する。補償電源２０がソース補償電流ＩＣＭＰを生成することにより、電源電圧ＶＤＤのドロップ量を、一点鎖線で示すように小さくできる。
【００４２】
図４（ａ）〜（ｃ）は、電流制御信号ＳＣＮＴを生成する制御信号生成部８の構成例を示す回路図である。
【００４３】
図４（ａ）の制御信号生成部８は、図２のフローチャートにもとづいて計算される補償電流ＩＣＭＰの波形ＲＥＦに対して、ΔΣ変調、ＰＷＭ（パルス幅変調）、ＰＤＭ（パルス密度変調）、ＰＡＭ（パルス振幅変調）、ＰＦＭ（パルス周波数変調）などを施すことにより、ビットストリームの制御パターンＳＰＴＮ＿ＣＭＰを生成する。このような制御パターンＳＰＴＮ＿ＣＭＰは、試験装置３のパターン発生器ＰＧ、インタフェース回路４、ドライバＤＲにより生成可能である。試験装置３と補償電源２０の間には、ローパスフィルタＬＰＦが設けられる。ローパスフィルタＬＰＦは、制御パターンＳＰＴＮ＿ＣＭＰから高周波成分を除去することにより、目標波形ＲＥＦを有する電流制御信号ＳＣＮＴを生成する。
【００４４】
図４（ｂ）の制御信号生成部８は、図２のフローチャートにもとづいて計算される補償電流ＩＣＭＰの目標波形ＲＥＦに応じたステップ波形の制御パターンＳＰＴＮ＿ＣＭＰを生成する。ソース補償電流ＩＣＭＰ＿ＳＲＣを生成する場合、制御パターンＳＰＴＮ＿ＣＭＰはローレベル電圧からハイレベル電圧に遷移し、シンク補償電流ＩＣＭＰ＿ＳＲＣを生成する場合、制御パターンＳＰＴＮ＿ＣＭＰはハイレベル電圧からローレベル電圧に遷移する。試験装置３と補償電源２０の間には、ハイパスフィルタＨＰＦが設けられる。ハイパスフィルタＨＰＦは、制御パターンＳＰＴＮ＿ＣＭＰから低周波成分を除去することにより、目標波形ＲＥＦを有する電流制御信号ＳＣＮＴを生成する。制御パターンＳＰＴＮ＿ＣＭＰのハイレベル電圧とローレベル電圧の差分は、目標波形の波高値に応じて調節され、ハイパスフィルタＨＰＦのカットオフ周波数は、目標波形ＲＥＦの減衰係数に応じて調節される。
【００４５】
図４（ｃ）の制御信号生成部８において、演算部ＣＡＬは、図２のフローチャートにもとづいて計算される補償電流ＩＣＭＰの目標波形ＲＥＦに応じたデジタル信号を生成する。Ｄ／ＡコンバータＤＡＣは、デジタル信号をアナログの電流制御信号ＳＰＴＮに変換する。
【００４６】
制御信号生成部８の構成は、図４（ａ）〜（ｃ）には限定されず、その他の構成であってもよい。
【００４７】
以上が試験システム２の全体の説明である。
続いて補償電源２０の具体的な構成例について説明する。図５は、補償電源２０の構成を示す回路図である。
補償電源２０は、主として、制御端子ＰＣＮＴ、第１スイッチＭ１、第２スイッチＭ２、電流検出回路２２、パルス変調器２４、ドライバ２６、を備える。
【００４８】
制御端子ＰＣＮＴには、補償電源２０が生成すべき補償電流ＩＣＭＰの波形を指示する電流制御信号ＳＣＮＴが入力される。第１スイッチＭ１および第２スイッチＭ２は、入力ラインＬＩＮと、接地ラインＬＧＮＤの間に直列に設けられる。入力ラインＬＩＮには、メイン電源１０の出力電圧より高い直流電圧ＶＩＮが印加される。接地ラインＬＧＮＤの電位は、接地電位ＶＧＮＤに固定される。
【００４９】
インダクタＬ１は、第１スイッチＭ１と第２スイッチＭ２の接続点Ｎ１と、電源ラインＬＶＤＤの間に設けられる。出力キャパシタＣ１は、電源ラインＬＶＤＤと接地ラインＬＧＮＤの間に設けられる。この出力キャパシタＣ１は、図１のキャパシタＣｓと共有されてもよい。
【００５０】
電流検出回路２２は、インダクタＬ１に流れる電流（コイル電流という）ＩＬに応じた電流検出信号（単に検出信号とも称する）ＶＣＳを生成する。電流検出回路２２の構成は特に限定されず、たとえばコイル電流ＩＬ上に設けられたインピーダンス素子に生ずる電圧降下を増幅することにより、検出信号ＶＣＳを生成してもよいし、インダクタＬ１の両端間の電圧にもとづいて、検出信号ＶＣＳを生成してもよい。
【００５１】
パルス変調器２４は、検出信号ＶＣＳを電流制御信号ＳＣＮＴに応じた目標波形ＲＥＦと比較し、比較結果に応じてレベルが変化するパルス信号Ｓｐを生成する。パルス変調器２４は、いわゆるヒステリシス制御（bang-bang制御）の変調器である。図６（ａ）〜（ｃ）は、パルス変調器２４の構成例を示す回路図である。
【００５２】
図６（ａ）のパルス変調器２４は、ヒステリシス・ウィンドウ方式（ヒステリシス・ウィンドウ・コンパレータ方式とも称される）の変調器であり、ヒステリシスコンパレータ４０を含む。ヒステリシスコンパレータ４０は、検出信号ＶＣＳを目標波形ＲＥＦと比較し、パルス信号Ｓｐを生成する。
【００５３】
図６（ｂ）のパルス変調器２４は、いわゆるボトム検出・オン時間固定方式の変調器であり、コンパレータ４２、オン時間生成部４４、ＳＲフリップフロップ４６、を含む。
コンパレータ４２は、検出信号ＶＣＳを目標波形ＲＥＦと比較し、検出信号ＶＣＳが目標波形ＲＥＦより低くなると、アサート（ハイレベル）されるセット信号ＳＳＥＴを生成する。オン時間生成部４４は、セット信号ＳＳＥＴがアサートされてから所定のオン時間ＴＯＮ経過後にアサートされるリセット信号ＳＲＳＴを生成する。ＳＲフリップフロップ４６は、セット信号ＳＳＥＴおよびリセット信号ＳＲＳＴが入力され、パルス信号ＳＰを出力する。
【００５４】
図６（ｃ）のパルス変調器２４は、いわゆるピーク検出・オフ時間固定方式の変調器であり、コンパレータ４８、オフ時間生成部５０、ＳＲフリップフロップ５２、を含む。
コンパレータ４８は、検出信号ＶＣＳを目標波形ＲＥＦと比較し、検出信号ＶＣＳが目標波形ＲＥＦより高くなると、アサートされるリセット信号ＳＲＳＴを生成する。オフ時間生成部５０は、リセット信号ＳＲＳＴがアサートされてから所定のオフ時間ＴＯＦＦ経過後にアサートされるセット信号ＳＳＥＴを生成する。ＳＲフリップフロップ５２は、セット信号ＳＳＥＴおよびリセット信号ＳＲＳＴが入力され、パルス信号Ｓｐを出力する。
【００５５】
図５に戻る。ドライバ２６は、パルス信号Ｓｐにもとづいて、第１スイッチＭ１および第２スイッチＭ２を相補的にスイッチングする。第１スイッチＭ１と第２スイッチＭ２が同時にオンして貫通電流が流れるのを防止するために、ドライバ２６は、第１スイッチＭ１のオン時間と、第２スイッチＭ２のオン時間の間に、第１スイッチＭ１と第２スイッチＭ２が両方オフとなるデッドタイムを挿入してもよい。
【００５６】
補償電源２０は、補償電流ＩＣＭＰが正の向きに流れるとき、入力ラインＬＩＮを入力、電源ラインＬＶＤＤを出力とする降圧ＤＣ／ＤＣコンバータとして動作し、補償電流ＩＣＭＰが負の向きに流れるとき、電源ラインＬＶＤＤを入力、入力ラインＬＩＮを出力とする昇圧ＤＣ／ＤＣコンバータとして動作する。
【００５７】
以上が補償電源２０の構成である。
【００５８】
続いて、補償電源２０の動作を説明する。図７（ａ）、（ｂ）は、図５の補償電源２０の動作を示す波形図である。パルス変調器２４は、図６（ａ）のヒステリシス・ウィンドウ方式である。
【００５９】
図７（ａ）には、ソース補償電流ＩＣＭＰ＿ＳＲＣが生成される様子が示される。時刻ｔ０に、目標波形ＲＥＦがゼロから急峻に上昇する。パルス信号Ｓｐがハイレベルとなり、第１スイッチＭ１がオンすると、インダクタＬ１の両端間に、（ＶＩＮ−ＶＯＵＴ）が印加される。その結果、コイル電流ＩＬは、一定の傾きα１で増大する。傾きα１は、（ＶＩＮ−ＶＯＵＴ）／Ｌである。Ｌは、インダクタＬ１のインダクタンスである。
【００６０】
コイル電流ＩＬの増大にともない、検出信号ＶＣＳが上昇する。そして検出信号ＶＣＳが目標波形ＲＥＦより高くなると、パルス信号Ｓｐがローレベルとなる。パルス信号Ｓｐがローレベルとなると、第１スイッチＭ１がオフ、第２スイッチＭ２がオンする。このとき、インダクタＬ１の両端間には、（ＶＧＮＤ−ＶＯＵＴ）が印加される。その結果、コイル電流ＩＬは、一定の傾きα２で減少する。傾きα２は、（ＶＧＮＤ−ＶＯＵＴ）／Ｌである。検出信号ＶＣＳが目標波形ＲＥＦより低くなると、パルス信号Ｓｐがハイレベルになる。
【００６１】
図７（ｂ）には、シンク補償電流ＩＣＭＰ＿ＳＩＮＫが生成される様子が示される。
【００６２】
このように、補償電源２０は、インダクタＬ１に流れるコイル電流ＩＬを目標波形ＲＥＦに追従させことができ、その結果、目標波形ＲＥＦを有する補償電流ＩＣＭＰを生成することができる。
【００６３】
多くの用途において、動作電流ＩＯＰの急増に対する応答速度と、動作電流ＩＯＰの急減に対する応答速度が等しいことが望まれる。このような用途では、電源ラインＬＶＤＤの電位ＶＯＵＴは、入力ラインＬＩＮの電位ＶＩＮと接地電位ＶＧＮＤの中点付近とすればよい。
【００６４】
コイル電流ＩＬの傾きはα１、α２で与えられる応答速度の制約によって、コイル電流ＩＬが目標波形ＲＥＦの急峻な変化に追従できない場合もありえる。この場合、図７（ｃ）に示すように、ＤＵＴ１の動作電流ＩＯＰが変化する時刻ｔ０より前に、目標波形ＲＥＦをシフトすることにより、応答性を高めることができる。試験装置３は、将来に発生する動作電流ＩＯＰの変化を予測できるため、それに先だって制御信号ＳＣＮＴを生成することができる。
【００６５】
図５に戻る。続いて補償電源２０のさらなる特徴について説明する。補償電源２０は、ハイパスフィルタ２８、ローパスフィルタ３０、停止回路３２を備える。
【００６６】
ローパスフィルタ３０は、目標波形ＲＥＦから、所定のカットオフ周波数ｆｃ１より高い成分を除去する。パルス変調器２４は、検出信号ＶＣＳを、ローパスフィルタ３０を通過した目標波形ＲＥＦと比較する。
上述のように、補償電流ＩＣＭＰを増大させるときのその傾きはα１＝（ＶＩＮ−ＶＯＵＴ）／Ｌとなり、補償電流ＩＣＭＰを減少させるときのその傾きはα２＝（−ＶＯＵＴ）／Ｌとなる。すなわち、補償電源２０の応答速度は、入力電圧ＶＩＮ、出力電圧ＶＯＵＴ、インダクタンスＬによって制限され、それよりも速い速度で補償電流ＩＣＭＰを変化させることはできない。つまり、目標波形ＲＥＦの傾き（スルーレート）が、α１、α２より急峻な場合、補償電流ＩＣＭＰは目標波形ＲＥＦに追従できず、この場合、目標波形ＲＥＦを高速に変化させるのは意味がない。そこで、ローパスフィルタ３０によって目標波形ＲＥＦの変化速度を、補償電源ＩＣＭＰの応答速度α１、α２以下に制限することにより、無駄な消費電力を削減できる。ローパスフィルタ３０のカットオフ周波数ｆｃ１は、α１、α２に応じて定めればよい。
【００６７】
ハイパスフィルタ２８は、目標波形ＲＥＦから、所定のカットオフ周波数ｆｃ２より低い成分を除去する。パルス変調器２４は、検出信号ＶＣＳを、ハイパスフィルタ２８を通過した目標波形ＲＥＦと比較する。
【００６８】
補償電源２０は、ＤＵＴ１に流れる動作電流ＩＯＰが変化した後、電源電流ＩＤＤがそれに追従するまでの期間で動作すればよく、電源電流ＩＤＤが動作電流ＩＯＰに追従した後、たとえば動作電流ＩＯＰが一定レベルである定常状態においては、補償電流ＩＣＭＰはゼロであることが望ましい。なぜなら非ゼロの補償電流、特にシンク補償電流ＩＣＭＰ＿ＳＩＮＫが定常的に流れていると、その分だけシステム全体の消費電流が大きくなるからである。
【００６９】
そこで、目標波形ＲＥＦをハイパスフィルタ２８によりフィルタリングすることにより、目標波形ＲＥＦから直流成分が除去され、定常状態における補償電流ＩＣＭＰをゼロとすることができ、無駄な消費電力を低減できる。
【００７０】
図７（ａ）、（ｂ）に示すように、目標波形ＲＥＦがゼロとなり、補償電流ＩＣＭＰがゼロの状態となった状態においても、第１スイッチＭ１、第２スイッチＭ２はスイッチングしており、補償電流ＩＣＭＰは、ゼロを中心として脈流する。このときの第１スイッチＭ１、第２スイッチＭ２のスイッチングにともなう消費電力は無駄である。
そこで停止回路３２は、所定の停止条件を満たすときに、ドライバ２６を停止させる。所定の停止条件とは、目標波形ＲＥＦが補償電流ＩＣＭＰのゼロに対応する値を指示しており、かつ検出信号ＶＣＳが、コイル電流ＩＬがゼロを示すことである。
【００７１】
図８は、停止回路３２の構成例を示す回路図である。停止回路３２は、ウィンドウコンパレータＷＣ１、ＷＣ２、時定数回路３４、３６、ＡＮＤゲート３８を備える。ウィンドウコンパレータＷＣ１は、検出信号ＶＣＳが、コイル電流ＩＬのゼロに対応する値を中心とする所定の範囲に含まれているときにアサート（ハイレベル）される比較信号Ｓ１を生成する。ウィンドウコンパレータＷＣ２は、目標波形ＲＥＦが、補償電流ＩＣＭＰのゼロに対応する値を中心とする所定の範囲に含まれているときにアサート（ハイレベル）される比較信号Ｓ２を生成する。時定数回路３４は、ローパスフィルタによって比較信号Ｓ１を遅延させた信号と、遅延させない信号の論理和を生成する。時定数回路３４の出力Ｓ１’は、検出信号ＶＣＳがゼロ付近の値を、所定時間維持するときに、アサートされる。時定数回路３６は、比較信号Ｓ２に対して同様の処理を行う。ＡＮＤゲート３８は、２つの信号Ｓ１’とＳ２’の論理積を生成する。ＡＮＤゲート３８の出力Ｓ３は、停止条件を満たすときにアサートされる。なお、停止回路３２の構成は図８のそれには限定されない。
【００７２】
停止回路３２を設けることにより、補償電流ＩＣＭＰをゼロとするだけでなく、補償電源２０のスイッチング動作を停止できるため、消費電力をさらに低減できる。
【００７３】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【００７４】
実施の形態では、補償電流ＩＣＭＰによって、電源電圧の変動がゼロであるような、つまり出力インピーダンスがゼロの理想電源の環境を実現する場合を説明したが、本発明はそれに限定されない。つまり、意図的な電源電圧変動を引き起こすような補償電流ＩＣＭＰの波形を計算し、その補償電流波形が得られるように制御信号ＳＣＮＴを規定しておいてもよい。この場合、制御パターンＳＣＮＴに応じて任意の電源環境をエミュレートすることが可能となる。
【００７５】
ある変形例において、実施の形態では、補償電源２０が、正負の補償電流ＩＣＭＰを生成できる場合を説明したが、補償電源２０は、ソース補償電流ＩＣＭＰ＿ＳＲＣのみ、あるいはシンク補償電流ＩＣＭＰ＿ＳＩＮＫのみ、を生成可能に構成されてもよい。前者は、ＤＵＴ１の動作電流ＩＯＰが増加する場合に有効であり、後者は、ＤＵＴ１の動作電流ＩＯＰが減少する場合に有効である。いずれの場合も、補償電源２０は図５と同様に構成することができる。ソース補償電流ＩＣＭＰ＿ＳＲＣのみを生成する補償電源２０は、第２スイッチを整流ダイオードに置換してもよく、シンク補償電流ＩＣＭＰ＿ＳＩＮＫのみを生成する補償電源２０は、第１スイッチを整流ダイオードに置換してもよい。
【００７６】
別の変形例において、電源装置ＰＳは、ソース補償電流ＩＣＭＰ＿ＳＲＣのみ生成可能に構成されたソース補償電源と、シンク補償電流ＩＣＭＰ＿ＳＩＮＫのみ生成可能に構成されたシンク補償電源と、を備えてもよい。ソース補償電源およびシンク補償電源はそれぞれ、図５の補償電源２０と同様に構成することができる。ソース補償電源２０は、第２スイッチを整流ダイオードに置換してもよく、シンク補償電源２０は、第１スイッチを整流ダイオードに置換してもよい。
【００７７】
そして、試験装置３は、ＤＵＴ１の動作電流ＩＯＰが急増する際には、ソース補償電源に対して、ソース補償電流の波形を指示する第１電流制御信号を出力し、ＤＵＴ１の動作電流ＩＯＰが急減する際には、シンク補償電源に対して、シンク補償電流の波形を指示する第２電流制御信号を出力する。ソース補償電源は、入力ラインを入力、電源ラインを出力とする降圧ＤＣ／ＤＣコンバータとして動作する。シンク補償電源は、電源ラインを入力、入力ラインを出力とする昇圧ＤＣ／ＤＣコンバータとして動作する。
【符号の説明】
【００７８】
１…ＤＵＴ、２…試験システム、３…試験装置、ＰＧ…パターン発生器、ＴＧ…タイミング発生器、ＦＣ…波形整形器、４…インタフェース回路、ＤＲ…ドライバ、ＰＳ…電源装置、８…制御信号生成部、１０…メイン電源、２０…補償電源、Ｍ１…第１スイッチ、Ｍ２…第２スイッチ、Ｌ１…インダクタ、Ｃ１…出力キャパシタ、２２…電流検出回路、２４…パルス変調器、２６…ドライバ、２８…ハイパスフィルタ、３０…ローパスフィルタ、３２…停止回路、Ｐ１…電源端子、Ｐ２…接地端子、Ｐ３…Ｉ／Ｏ端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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