(57)【要約】【課題】抵抗Ｒと抵抗２Ｒとの抵抗比を１：２に近付けることにより、Ｄ／Ａ変換精度の悪化を抑制することを可能にするＲ−２Ｒラダー抵抗回路、そのＲ−２Ｒラダー抵抗回路を備えるＤ／Ａ変換器及びＲ−２Ｒラダー抵抗回路の製造方法を提供すること【解決手段】本発明にかかるＲ−２Ｒラダー抵抗回路１０は、１ビットに対応する抵抗値Ｒの第１抵抗及び抵抗値２Ｒの第２抵抗を備える。第１抵抗及び第２抵抗は、１列に並んでいる複数の単位抵抗により構成される。Ｒ−２Ｒラダー抵抗回路１０は、前記複数の単位抵抗が並設されて構成されており、第１抵抗に含まれる単位抵抗１３１がＲ−２Ｒラダー抵抗回路１０の一端に配置され、単位抵抗１３１と第１抵抗に含まれる単位抵抗１３２との間に第２抵抗に含まれる単位抵抗１２１〜１２４が配置されている。【選択図】図４
2013027001.tif 000002
【特許請求の範囲】
【請求項１】
１ビットに対応する抵抗値Ｒの第１抵抗及び抵抗値２Ｒの第２抵抗を備えたＲ−２Ｒラダー抵抗回路であって、
前記第１抵抗及び前記第２抵抗は、１列に並んでいる複数の単位抵抗により構成され、
前記Ｒ−２Ｒラダー抵抗回路は、前記複数の単位抵抗が並設されて構成されており、前記第１抵抗に含まれる１つの単位抵抗が前記Ｒ−２Ｒラダー抵抗回路の一端に配置され、当該単位抵抗と前記第１抵抗に含まれる他の単位抵抗との間に前記第２抵抗に含まれる単位抵抗が１つ以上配置されている、
Ｒ−２Ｒラダー抵抗回路。
【請求項２】
前記第１抵抗に含まれる２つの単位抵抗の間には、前記第２抵抗に含まれる全ての単位抵抗が配置されている、
請求項１に記載のＲ−２Ｒラダー抵抗回路。
【請求項３】
前記第１抵抗は、３つ以上の単位抵抗により構成される、
請求項１又は２に記載のＲ−２Ｒラダー抵抗回路。
【請求項４】
請求項１ないし３のいずれか一項に記載のＲ−２Ｒラダー抵抗回路を備える、
Ｒ−２Ｒラダー抵抗型のＤ／Ａ変換器。
【請求項５】
１ビットに対応する抵抗値Ｒの第１抵抗及び抵抗値２Ｒの第２抵抗を備えたＲ−２Ｒラダー抵抗回路の製造方法であって、
前記第１抵抗及び前記第２抵抗を構成する複数の単位抵抗を生成し、
前記第１抵抗に含まれる１つの単位抵抗が前記Ｒ−２Ｒラダー抵抗回路の一端に配置され、当該単位抵抗と前記第１抵抗に含まれる他の単位抵抗との間に前記第２抵抗に含まれる単位抵抗が１つ以上配置されているように、前記複数の単位抵抗を１列に並設して前記Ｒ−２Ｒラダー抵抗回路を構成する、
Ｒ−２Ｒラダー抵抗回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｒ−２Ｒラダー抵抗回路、そのＲ−２Ｒラダー抵抗回路を備えるＤ／Ａ変換器及びＲ−２Ｒラダー抵抗回路の製造方法に関する。
【背景技術】
【０００２】
近年、変換精度の高いＤ／Ａ変換器を提供することが要求されている。その際に、Ｒ−２Ｒラダー抵抗型Ｄ／Ａ変換器においては、抵抗値Ｒの抵抗と抵抗値２Ｒの抵抗の実際上の抵抗比を可能な限り１：２に近くすることが、高い変換精度を達成するために重要である。なお、以下において、抵抗値Ｒの抵抗を抵抗Ｒ、抵抗値２Ｒの抵抗を抵抗２Ｒと表記する。
【０００３】
しかし、チップ内の高密度化に伴い、Ｒ−２Ｒラダー抵抗型Ｄ／Ａ変換器の精度を保つことがより困難になっている。なぜなら、チップ内の高密度化に伴ってチップ内に多数のモジュールが内蔵され、その中には消費電流の高いものが含まれることが多くなっているからである。抵抗は、熱源に近いほど温度が高くなり、温度が高くなるほど常温時との抵抗値の変化量が一般的に大きくなる。逆に、熱源から離れるほど、抵抗は温度が低下する。この場合、常温時との抵抗値の変化量は少なくなる。
【０００４】
各抵抗の抵抗値のばらつきは、製造上における各抵抗の配置位置によるばらつきに、以上に示した抵抗値の変化が加わっている。このように、抵抗の配置位置の違いによって抵抗値のばらつきが異なる特性（以降、ばらつきの位置依存性と称す）が生じている。これにより、Ｒ−２Ｒラダー抵抗型Ｄ／Ａ変換器の精度を保つことは、より困難になっている。このばらつきを考慮した上で、抵抗Ｒと抵抗２Ｒの抵抗比の精度を保つようなＲ−２Ｒラダー抵抗型Ｄ／Ａ変換器のレイアウト構成が求められている。
【０００５】
特許文献１は、１ビット分のＲ−２Ｒラダー抵抗回路を構成する抵抗Ｒ及び抵抗２Ｒに関して、抵抗Ｒを抵抗２Ｒで挟むようにレイアウトしているＲ−２Ｒラダー抵抗型Ｄ／Ａ変換器を開示している。これにより、抵抗のばらつきが、配置位置に応じて一定の割合で（線形に）変化するような場合に、抵抗Ｒと抵抗２Ｒの抵抗値の比を１：２にすることができるため、Ｄ／Ａ変換器のＤ／Ａ変換精度の悪化を抑制することができる。
【０００６】
図１９は、特許文献１にかかる半導体集積回路のＲ−２Ｒラダー抵抗回路部分のレイアウトパターンの図である。当該半導体集積回路は、同一の抵抗値Ｒを有する抵抗領域１０１〜１０６を、相互に平行して配置して構成している。図１９では、ｉ番目の抵抗領域１０５を抵抗Ｒとし、ｉ−１番目の抵抗領域１０４（抵抗値２Ｒ／２）とｉ＋１番目の抵抗領域１０６（抵抗値２Ｒ／２）とを直列接続して抵抗２Ｒとしている。これにより、１ビット分のラダー抵抗回路を構成する。
【０００７】
なお、以下において、抵抗Ｒと抵抗２Ｒとを有する１ビット分のＲ−２Ｒラダー抵抗回路を、「ビット抵抗部」と表記する。一般に、Ｒ−２Ｒラダー抵抗回路において、ビット抵抗部は、入力されるデジタル信号のビット数に応じた数だけ接続されている。具体的には、デジタル信号のビット数より１少ない数である。
【０００８】
図２０は、特許文献１のラダー抵抗回路部分のレイアウトパターンの詳細例を示す図である。図２０において、平行に配された複数の抵抗領域(ポリシリコン等)Ｒの各端部は、コンタクトホールＣＨを介して接続配線領域（アルミニウム等）により図１９の回路になるよう接続されている。図中、ＬＧは接地ＧＮＤへの配線（アルミニウム等）、Ｌ０〜Ｌ３は各ビットドライバーへの配線（アルミニウム等）、ＬｏｕｔはＤ／Ａ出力端子配線（アルミニウム等）を示している。
【０００９】
このような構成とすることにより、例えば、抵抗領域１０４の抵抗値が２Ｒ／２−αに、抵抗領域１０６の抵抗値が２Ｒ／２＋αになったとすると、ビット抵抗部における抵抗２Ｒと抵抗Ｒとの抵抗値の比は、ばらつきによる誤差が相殺されて２Ｒ：Ｒとなる。具体的には、エッチング工程における寸法誤差等の製造プロセスのばらつきがある場合、或いは、抵抗の近隣に熱源となる回路が配置されていた場合である。
【００１０】
特許文献２は、Ｒ−２Ｒラダー抵抗回路を備えるＤ／Ａコンバータ回路を開示している。当該Ｒ−２Ｒラダー抵抗回路において、抵抗Ｒ及び抵抗２Ｒは、Ｒ／２の抵抗値をもつ単位抵抗が隣接して配置されることにより構成されている。最上位ビット抵抗部（最上位ビットにおけるビット抵抗部）において、抵抗２Ｒは、Ｒ−２Ｒラダー抵抗回路における単位抵抗の列において外側に配置され、抵抗Ｒは、その内側に配置されている。なお、抵抗Ｒを構成する複数の単位抵抗及び抵抗２Ｒを構成する複数の単位抵抗は、それぞれまとまって配置されている。換言すれば、ビット抵抗部において、抵抗Ｒを構成する単位抵抗同士の間に抵抗２Ｒを構成する単位抵抗が配置されてはいない。逆に、抵抗２Ｒを構成する単位抵抗同士の間に抵抗Ｒを構成する単位抵抗が配置されていることもない。
【００１１】
特許文献３は、Ｒ−２Ｒラダー抵抗回路を開示している。このＲ−２Ｒラダー抵抗回路においては、最上位ビット抵抗部における抵抗Ｒの単位抵抗を中心として、その左右に下位ビットのビット抵抗部における抵抗Ｒの単位抵抗が平行配置されている。その外側には、抵抗２Ｒを構成する２つの単位抵抗が、上位ビット側から順次、中心を対称に左右に１つずつ平行配置されている。なお、単位抵抗は抵抗値Ｒを有する。これにより、熱的分布の不均一等により生じる抵抗値のずれを互いに打ち消し合い、抵抗値の相対精度を向上させている。
【００１２】
特許文献４は、Ｒ−２Ｒラダー抵抗型のＤ／Ａ変換器を開示している。当該Ｄ／Ａ変換器において、抵抗Ｒ及び抵抗２ＲはＲ／２の抵抗値をもつ単位抵抗により構成されている。ビット抵抗部中の抵抗Ｒ、抵抗２Ｒを構成する、２つの単位抵抗及び４つの単位抵抗は、同一点に対して点対称な位置になるように配置される。具体的には、抵抗Ｒを構成する２つの単位抵抗が、同一のビット抵抗部中にある抵抗２Ｒを構成する４つの単位抵抗の間に配置されている。これにより、抵抗値が一定の傾斜を持っていても、組み合せた抵抗値の和が全て等しくなり、各抵抗の値が相対的に正確な関係になる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開平０５−２０６８６３号公報
【特許文献２】特開２００４−１６５９８１号公報
【特許文献３】特開平０９−２２３７７５号公報
【特許文献４】特開２００３−２５８６４２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
特許文献１においては、抵抗の配置位置に応じてばらつきが一定の割合で変化するような場合を考慮している。換言すれば、抵抗のばらつきが位置に応じてほぼ線形に変化する場合を考慮している。そのような抵抗のばらつきの例を、図１（ａ）において示す。
【００１５】
図１（ａ）は、抵抗のばらつきの位置依存性を説明するグラフである。図１（ａ）において、横軸は抵抗の位置、縦軸は抵抗のばらつきを示す値である。図１（ａ）における「外側」とは、抵抗が一列に並んでいる場合における列のどちらかの端の側を意味している。「内側」とは、抵抗の列における中央付近を意味している。位置（ｎ）は、対象としている抵抗が、最も外側の抵抗からｎ個目の位置にあることを示している。図１（ａ）は、外側からｎ−１個目の抵抗２Ｒ／２のばらつきが最大であり、ｎ個目の抵抗Ｒ、ｎ＋１個目の抵抗２Ｒ／２の順に、ばらつきが一定の割合で減少することを示している。なお、抵抗２Ｒ／２は、２つで抵抗２Ｒを構成する単位抵抗である。この抵抗２Ｒと抵抗Ｒは、１ビット分のビット抵抗部を構成する。図１（ａ）において、抵抗２Ｒを構成する単位抵抗２つのばらつきは相殺され、抵抗Ｒのばらつきと同じ値を示す。
【００１６】
しかしながら、抵抗のばらつきが、内側から外側に向かって、線形ではなく急激に大きくなるような傾きを有する場合が想定される。そのような抵抗のばらつきの例を、図１（ｂ）において示す。
【００１７】
図１（ｂ）も、抵抗のばらつきの位置依存性を説明するグラフである。図１（ｂ）において、外側からｎ−１個目の抵抗２Ｒ／２のばらつきは、外側からｎ個目の抵抗Ｒ、外側からｎ＋１個目の抵抗２Ｒ／２のばらつきと比較すると、線形ではない急激な増大を示している。このような抵抗のばらつきの位置依存性は、実測により確認されている。
【００１８】
そのような場合、図１９及び図２０において示した特許文献１にかかるラダー抵抗回路のレイアウトでは、抵抗２Ｒにおいて、ばらつきを相殺することができない。それにより、抵抗Ｒと抵抗２Ｒとの抵抗比を１：２に近付けることができなくなり、Ｄ／Ａ変換器の変換精度が悪化してしまうことが考えられる。
【００１９】
特許文献２にかかるＲ−２Ｒラダー抵抗回路においては、前述の通り、ビット抵抗部を構成する抵抗Ｒと抵抗２Ｒとにおいて、抵抗Ｒ及び抵抗２Ｒを構成する単位抵抗はまとまって配置されている。そのため、図１（ｂ）に示すような抵抗のばらつきがある場合、外側に設けられた抵抗２Ｒは、内側に設けられた抵抗Ｒと比較して、顕著にばらつきが大きくなってしまう。そのため、抵抗Ｒと抵抗２Ｒとの抵抗比を１：２に近付けることができない。
【００２０】
特許文献３にかかるＲ−２Ｒラダー抵抗回路においては、前述の通り、抵抗Ｒが内側に配置され、抵抗２Ｒが外側に配置されている。そのため、図１（ｂ）に示すような抵抗のばらつきがある場合、抵抗２Ｒのばらつきは抵抗Ｒのばらつきと比較して格段に大きくなってしまう。そのため、抵抗Ｒと抵抗２Ｒとの抵抗比を１：２に近付けることができない。
【００２１】
特許文献４にかかるＤ／Ａ変換器において、抵抗Ｒは、同じビット抵抗部を構成する抵抗２Ｒに挟まれて配置されている。さらに、特許文献４においては、抵抗のばらつきは一定の割合で変化することを想定している。以上から、図１（ｂ）に示したような抵抗のばらつきにおいて、抵抗Ｒと抵抗２Ｒとの抵抗比を１：２に近付けることができない。
【００２２】
以上から、本願の発明者は、以下に示す課題を見出した。特許文献１〜４に開示された技術では、抵抗のばらつきが抵抗の列の位置に依存して急激に変化するような場合、ビット抵抗部において、抵抗Ｒと抵抗２Ｒとの抵抗比を１：２に近付けることができない。そのため、Ｒ−２Ｒラダー抵抗型のＤ／Ａ変換器において、Ｄ／Ａ変換精度の悪化を抑制することができない可能性が考えられる。
【課題を解決するための手段】
【００２３】
本発明にかかるＲ−２Ｒラダー抵抗回路は、１ビットに対応する抵抗値Ｒの第１抵抗及び抵抗値２Ｒの第２抵抗を備える。前記第１抵抗及び前記第２抵抗は、１列に並んでいる複数の単位抵抗により構成され、前記Ｒ−２Ｒラダー抵抗回路は、前記複数の単位抵抗が並設されて構成されている。前記第１抵抗に含まれる１つの単位抵抗が前記Ｒ−２Ｒラダー抵抗回路の一端に配置され、当該単位抵抗と前記第１抵抗に含まれる他の単位抵抗との間に前記第２抵抗に含まれる単位抵抗が１つ以上配置されている。このような構成により、単位抵抗のばらつきが単位抵抗の位置に依存して急激に変化するような場合でも、前記第１抵抗に含まれる単位抵抗の１つがばらつきの最も大きい位置に配置されているため、組を構成する第１抵抗のばらつきと、第２抵抗のばらつきとの差を抑制することができる。そのため、Ｄ／Ａ変換精度の悪化を抑制することができる。
【００２４】
本発明にかかるＲ−２Ｒラダー抵抗回路の製造方法は、１ビットに対応する抵抗値Ｒの第１抵抗及び抵抗値２Ｒの第２抵抗を備えるＲ−２Ｒラダー抵抗回路の製造方法である。前記第１抵抗及び前記第２抵抗を構成する複数の単位抵抗を生成し、前記第１抵抗に含まれる１つの単位抵抗が前記Ｒ−２Ｒラダー抵抗回路の一端に配置され、当該単位抵抗と前記第１抵抗に含まれる他の単位抵抗との間に前記第２抵抗に含まれる単位抵抗が１つ以上配置されているように、前記複数の単位抵抗を１列に並設して前記Ｒ−２Ｒラダー抵抗回路を構成する。このような方法により、単位抵抗のばらつきが単位抵抗の位置に依存して急激に変化するような場合でも、前記第１抵抗に含まれる単位抵抗の１つがばらつきの最も大きい位置に配置されているため、組を構成する第１抵抗のばらつきと、第２抵抗のばらつきとの差を抑制することができる。そのため、Ｄ／Ａ変換精度の悪化を抑制することができる。
【発明の効果】
【００２５】
本発明により、抵抗Ｒと抵抗２Ｒとの抵抗比を１：２に近付けることにより、Ｄ／Ａ変換精度の悪化を抑制することを可能にするＲ−２Ｒラダー抵抗回路、そのＲ−２Ｒラダー抵抗回路を備えるＤ／Ａ変換器及びＲ−２Ｒラダー抵抗回路の製造方法を提供することができる。
【図面の簡単な説明】
【００２６】
【図１】抵抗ばらつきの位置依存性を説明するグラフである。
【図２】実施の形態１にかかる３ビットのＲ−２Ｒラダー抵抗型Ｄ／Ａ変換器の回路図である。
【図３】実施の形態１にかかる３ビットのＲ−２Ｒラダー抵抗型Ｄ／Ａ変換器の等価回路図である。
【図４】実施の形態１にかかるラダー抵抗回路のレイアウトパターン図である。
【図５】実施の形態１にかかる関連技術の回路構成を示したレイアウトパターン図である。
【図６】実施の形態１にかかるばらつきが急激に変化する場合の抵抗分圧比誤差のグラフその１である。
【図７】実施の形態１にかかるばらつきが急激に変化する場合の抵抗分圧比誤差のグラフその２である。
【図８】実施の形態２にかかるラダー抵抗回路のレイアウトパターン図である。
【図９】実施の形態２にかかる関連技術の回路構成を示したレイアウトパターン図である。
【図１０】実施の形態２にかかるばらつきが急激に変化する場合の抵抗分圧比誤差のグラフその１である。
【図１１】実施の形態２にかかるばらつきが急激に変化する場合の抵抗分圧比誤差のグラフその２である。
【図１２】実施の形態３にかかるラダー抵抗回路のレイアウトパターン図である。
【図１３】実施の形態３にかかる関連技術の回路構成を示したレイアウトパターン図である。
【図１４】実施の形態３にかかるばらつきが急激に変化する場合の抵抗分圧比誤差のグラフその１である。
【図１５】実施の形態３にかかるばらつきが急激に変化する場合の抵抗分圧比誤差のグラフその２である。
【図１６】実施の形態４にかかるラダー抵抗回路のレイアウトパターン図である。
【図１７】実施の形態４にかかるばらつきが急激に変化する場合の抵抗分圧比誤差のグラフその１である。
【図１８】実施の形態４にかかるばらつきが急激に変化する場合の抵抗分圧比誤差のグラフその２である。
【図１９】関連技術にかかる半導体集積回路のラダー回路部分のレイアウトパターンの一実施例図である。
【図２０】関連技術にかかるラダー回路部分のレイアウトパターンの詳細例を示す図である。
【発明を実施するための形態】
【００２７】
実施の形態１
本実施の形態にかかるＲ−２Ｒラダー抵抗回路は、抵抗値Ｒ／２の単位抵抗により構成される抵抗Ｒ及び抵抗２Ｒのペアを備える。ビット抵抗部は、このペアをなす抵抗Ｒ及び抵抗２Ｒにより構成されており、単位抵抗を一列に並べることにより形成される。このビット抵抗部の列において、抵抗Ｒを構成する単位抵抗を１つずつ両端に配置し、抵抗２Ｒを構成する単位抵抗４つをその間に配置する。これにより、抵抗Ｒと抵抗２Ｒとのばらつきの差を抑制することができ、Ｒ−２Ｒラダー抵抗回路を用いたＤ／Ａ変換の精度悪化を抑制することができる。以下、図面を参照して本発明の実施の形態について説明する。
【００２８】
図２は、本実施形態にかかる３ビットのＲ−２Ｒラダー抵抗型Ｄ／Ａ変換器である。Ｒ−２Ｒラダー抵抗型Ｄ／Ａ変換器１は、Ｒ−２Ｒラダー抵抗回路１０、スイッチ部２０を備える。
【００２９】
Ｒ−２Ｒラダー抵抗回路１０は、抵抗１２、１３、１４、１５、１６、１７を備える。Ｒ−２Ｒラダー抵抗回路１０は、接地電圧又は図示しない電圧源から入力される基準電圧Ｖｒｅｆに応じて、出力端子からアナログ出力電圧Ｖｏｕｔを出力する。抵抗１２、１４、１６、１７は抵抗値２Ｒの抵抗であり、抵抗１３、１５は抵抗値Ｒの抵抗である。
【００３０】
Ｒ−２Ｒラダー抵抗回路１０は、抵抗Ｒと、抵抗２Ｒとがラダー状に接続されている。以下、具体的な接続構成について述べる。出力端子には、抵抗１２の一端と抵抗１３との一端が接続される。ここで抵抗１２及び１３は、並列に接続されている。抵抗１２の他端には、スイッチ２３が接続される。抵抗１３の他端には、抵抗１４の一端と抵抗１５との一端が接続される。ここで抵抗１４及び１５は、並列に接続されている。抵抗１４の他端には、スイッチ２２が接続される。抵抗１５の他端には、抵抗１６の一端と抵抗１７との一端が接続される。ここで抵抗１６及び１７は、並列に接続されている。抵抗１６の他端には、スイッチ２１が接続される。抵抗１７には、信号線を介して、基準電圧Ｖｒｅｆが入力される。
【００３１】
抵抗１２及び１３は、１ビット分のラダー抵抗部を構成する。同様に抵抗１４及び１５も、１ビット分のラダー抵抗部を構成する。なお、最上位ビットのデジタル入力信号を受け持つ抵抗１２及び１３を合わせて、最上位ビット抵抗部１１とする。
【００３２】
スイッチ部２０は、スイッチ２１、スイッチ２２、スイッチ２３を備える。スイッチ部２０には、デジタル信号のビット数分、スイッチが設けられている。スイッチ２１、２２、２３の一端は、抵抗１２、１４、１６にそれぞれ接続されている。他端には、信号線を介して、基準電圧Ｖｒｅｆ及び接地電圧が入力される。スイッチ２１〜２３は、図示しない信号源からの制御信号により、スイッチのオン又はオフを切り替える。例えば、スイッチ２１がオンの場合には、抵抗１６の他端には基準電圧Ｖｒｅｆが入力される。スイッチ２１がオフの場合には、抵抗１６の他端には接地電圧が入力される。スイッチ２２、２３についても同様である。
【００３３】
図３は、図２のＲ−２Ｒラダー抵抗回路１０を、最上位ビット抵抗部１１及び合成抵抗１８で示した等価回路の図である。等価回路３０における合成抵抗１８は、図２における下位ビット側の抵抗１４〜１７を合成した抵抗値Ｒの抵抗である。なお、合成抵抗１８は、下位ビット側を見たときの合成抵抗ともいう。
【００３４】
ここで、スイッチ２１、２２、２３の状態に応じて、０又は１をとるデジタル値の変数Ｄ０、Ｄ１、Ｄ２を設定する（以下、任意のＤ０、Ｄ１、Ｄ２をＤとする。）。スイッチに基準電圧Ｖｒｅｆが出力されているときＤは１であり、接地電圧ＧＮＤが出力されているときＤは０である。
【００３５】
合成抵抗１８の一端には、出力電圧Ｖ１として、
【数１】
2013027001.tif 000003
が入力される。抵抗１２の一端には、出力電圧Ｖ２として、
Ｖ２＝Ｖｒｅｆ×Ｄ２・・・（式２）
が入力される。等価回路３０において、最上位ビット抵抗部１１の抵抗１２、抵抗１３及び下位ビット側を見たときの合成抵抗１８を流れる電流をＩとすると、
【数２】
2013027001.tif 000004
である。以上から、出力電圧Ｖｏｕｔは、
【数３】
2013027001.tif 000005
となる。ここから、出力電圧Ｖｏｕｔは、抵抗の分圧比ｘ
ｘ＝２Ｒ／（Ｒ＋２Ｒ＋合成抵抗Ｒ）・・・（式５）
に依存する。
【００３６】
抵抗のばらつきがないとすれば、分圧比＝０．５（分子と分母の比が１：２）である。しかし、実際には抵抗のばらつきにより、分圧比がずれる。この分圧比のずれが、Ｄ／Ａ変換器の変換精度を悪化させる原因となる。従って、抵抗ばらつきに対して分圧比のずれ（誤差）を小さくすることが、Ｄ／Ａ変換器の変換精度の向上のためには重要となる。
【００３７】
抵抗１２、抵抗１３において、ばらつきを考慮した抵抗値をそれぞれＲ'、２Ｒ'とすると、分圧比ｘは
ｘ＝２Ｒ'／（Ｒ'＋２Ｒ'＋合成抵抗Ｒ）・・・（式６）
である。なお、合成抵抗１７の抵抗値Ｒは簡単のため、ばらつきを考慮していない。（式５）及び（式６）より、ばらつきによる分圧比の誤差ｙは、
【数４】
2013027001.tif 000006
として求められる。
【００３８】
図４は、本実施形態におけるＲ−２Ｒラダー抵抗回路１０のレイアウトパターンを示す。Ｒ−２Ｒラダー抵抗回路１０は、図２で示した抵抗１２、１４、１６、１７を４分割した単位抵抗（抵抗領域）及び抵抗１３、１５を２分割した単位抵抗を備える。
【００３９】
抵抗１２は、単位抵抗１２１、１２２、１２３及び１２４により構成される。抵抗１３は、単位抵抗１３１及び１３２により構成される。抵抗１４は、単位抵抗１４１、１４２、１４３及び１４４により構成される。抵抗１５は、単位抵抗１５１及び１５２により構成される。抵抗１６は、単位抵抗１６１、１６２、１６３及び１６４により構成される。抵抗１７は、単位抵抗１７１、１７２、１７３及び１７４により構成される。最上位ビット抵抗部１１は、単位抵抗１２１〜１２４及び１３１、１３２により構成される。
【００４０】
各単位抵抗は、同じ単位抵抗値Ｒ／２を有し、横に一列に並んで配置されている。最上位ビット抵抗部１１は、Ｒ−２Ｒラダー抵抗回路１０中の一列に並んだ単位回路において、列の端（図４中の左端）に配置されている。さらに、単位抵抗１２１〜１２４は、単位抵抗１３１及び抵抗１３２で挟まれるように配置されている。つまり、抵抗値Ｒの抵抗１３を構成する単位抵抗１３１は、Ｒ−２Ｒラダー抵抗回路１０の最も外側に配置されている。単位抵抗１２１〜１２４は、単位抵抗１３１の内側に配置されている。単位抵抗１３２は、単位抵抗１２４の内側（最上位ビット抵抗部１１において最も内側）に配置されている。なお、「外側」はＲ−２Ｒラダー抵抗回路１０の単位抵抗の列における外側のことを示し、「内側」はＲ−２Ｒラダー抵抗回路１０の単位抵抗の列における内側のことを示す。以降も同様である。
【００４１】
以下、抵抗ばらつきの位置依存性が、図１（ｂ）のように外側において急激に大きくなるような傾きを有する場合に、分圧比の誤差ｙがどのようになるかを検討する。
【００４２】
ここでは、内側から外側にいくにつれて、ばらつきがＡ倍ずつ増加するようなばらつきの位置依存性を仮定する。具体的には、端からｎ番目の抵抗のばらつきは、Ａ−ｎで表される。ここで、Ａは１より大きな任意の定数を表している。
【００４３】
このようなばらつきを考慮した場合の、図４における単位抵抗１３１、１２１〜１２４、１３２の各抵抗値は、
単位抵抗１３１：（１＋Ａ−１）×Ｒ／２・・・（式８）
単位抵抗１２１：（１＋Ａ−２）×２Ｒ／４・・・（式９）
単位抵抗１２２：（１＋Ａ−３）×２Ｒ／４・・・（式１０）
単位抵抗１２３：（１＋Ａ−４）×２Ｒ／４・・・（式１１）
単位抵抗１２４：（１＋Ａ−５）×２Ｒ／４・・・（式１２）
単位抵抗１３２：（１＋Ａ−６）×Ｒ／２・・・（式１３）
で表される。
【００４４】
よって、最上位ビット抵抗部１１の抵抗１３及び１２のばらつきを考慮した抵抗値をそれぞれＲ'、２Ｒ'とすると、Ｒ'及び２Ｒ'は
【数５】
2013027001.tif 000007
【数６】
2013027001.tif 000008
【数７】
2013027001.tif 000009
【数８】
2013027001.tif 000010
となる。（式１５）のδ（Ｒ'）は、抵抗値Ｒ'の抵抗を構成する単位抵抗のばらつきの合計を表し、（式１７）のδ（２Ｒ'）は、抵抗値２Ｒ'の抵抗を構成する単位抵抗のばらつきの合計を表している。
【００４５】
このときの分圧比ｘは、（式６）、（式１４）及び（式１６）から、
【数９】
2013027001.tif 000011
と求められる。分圧比の誤差ｙは、（式７）及び（式１８）から、
【数１０】
2013027001.tif 000012
と求められる。
【００４６】
（式１９）より、分圧比の誤差ｙは元の抵抗値によらずＡの値によって決まる。本実施形態にかかるＲ−２Ｒラダー抵抗回路１０において、分圧比の誤差は、抵抗値２Ｒを有する抵抗１２のばらつき（Ａ−２＋Ａ−３＋Ａ−４＋Ａ−５）と、抵抗値Ｒを有する抵抗１３のばらつき（Ａ−１＋Ａ−６）との差に依存する。
【００４７】
図５は、図１９及び図２０において示した回路構成において、抵抗Ｒ及び抵抗２Ｒを、本実施形態と同じ単位抵抗Ｒ／２で構成したものを示している。以下、計算を行い、図５に示す回路構成における分圧比の誤差ｙについて説明する。最上位ビット抵抗部１１が備える抵抗Ｒのばらつきを考慮した抵抗値をＲ'、抵抗２Ｒのばらつきを考慮した抵抗値を２Ｒ'とすると、Ｒ'及び２Ｒ'は
【数１１】
2013027001.tif 000013
【数１２】
2013027001.tif 000014
【数１３】
2013027001.tif 000015
【数１４】
2013027001.tif 000016
となる。（式６）、（式２０）及び（式２２）から、抵抗の分圧比ｘは、
【数１５】
2013027001.tif 000017
と求められる。分圧比の誤差ｙは、（式７）及び（式２４）から、
【数１６】
2013027001.tif 000018
となる。
【００４８】
（式１９）及び（式２５）より、図４に示した回路構成、図５に示した回路構成ともに、分圧比の誤差ｙは
【数１７】
2013027001.tif 000019
と求められる。ここから、抵抗２Ｒのばらつきδ（２Ｒ'）と抵抗Ｒのばらつきδ（Ｒ'）との差（（式２６）の分子）が小さいほど、分圧比の誤差ｙが小さくなる。
【００４９】
図４に示した回路配置のレイアウトにおいては、列の一番端に抵抗１３１を配置している。そのため、（式２６）におけるδ（Ｒ'）の値が大きくなる。しかし、列の端から２本目〜５本目に抵抗１２１〜１２４を配置することにより、δ（２Ｒ'）の値をδ（Ｒ'）の値に、より近づけることができる。そのため、（式２６）の分子の値を、図５に示した回路配置のレイアウトに比較して、小さくすることができる。その結果、分圧比の誤差ｙの絶対値を小さくすることができる。
【００５０】
図６のグラフにて、図４に示した回路配置のレイアウトと、図５に示した回路配置のレイアウトとにおいて分圧比の誤差ｙの比較計算を行った結果を示す。図６中において、縦軸は分圧比の誤差ｙ[%]、横軸はＡの値を表している。実線で示したグラフは、図４に示した回路配置のレイアウトにおいて、（式１９）により計算したｙを示すグラフである。点線で示したグラフは、図５に示した回路配置のレイアウトにおいて、（式２５）により計算したｙを示すグラフである。
【００５１】
図７は、図６の縦軸を絶対値で表現したものである。図４に示した回路配置のレイアウトでは、図５に示した回路配置のレイアウトと比較すると、Ａの値にかかわらず、分圧比の誤差ｙの絶対値が小さくなっている。
【００５２】
このように、本実施形態のＲ−２Ｒラダー抵抗回路１０の最上位ビット部１１においては、抵抗Ｒを構成する２つの単位抵抗を１つずつ両端に配置し、抵抗２Ｒを構成する４つの単位抵抗をその間に配置するように並べている。単位抵抗の抵抗値は全て同じである。このようなレイアウトをとることにより、抵抗のばらつきが内側から外側に向かって急激に大きくなるように変化するような場合でも、抵抗Ｒのばらつきと、抵抗２Ｒのばらつきとの差を小さくすることができる。これにより、変換精度に影響を与える抵抗分圧比の誤差を小さくすることが可能となり、前述の問題を解決する事ができる。
【００５３】
一般的には、使用される抵抗の両端にダミー抵抗を配置することにより、使用される抵抗の精度向上を実現することもある。図４に示した回路配置のレイアウトにおける抵抗の精度が、ダミー抵抗を配置した従来の回路配置のレイアウトと同様の精度でよいのであれば、Ｒ−２Ｒラダー抵抗回路１０においてダミー抵抗を置く必要がなくなる。これにより、回路全体の面積を小さくできるという効果もある。
【００５４】
実施の形態２
本実施の形態にかかるＲ−２Ｒラダー抵抗回路においては、抵抗Ｒ及び抵抗２Ｒを、抵抗値Ｒ／３の単位抵抗で構成している。最上位ビット部１１においては、抵抗Ｒを構成する単位抵抗３つを列の両端及び真ん中に配置する。抵抗２Ｒを構成する単位抵抗６つは、抵抗Ｒを構成する単位抵抗同士の間に、３つずつ配置する。これにより、抵抗Ｒと抵抗２Ｒとのばらつきの差を抑制することができ、Ｒ−２Ｒラダー抵抗回路を用いたＤ／Ａ変換の精度悪化を抑制することができる。以下、図面を参照して本発明の実施の形態について説明する。
【００５５】
本実施形態にかかるＲ−２Ｒラダー抵抗型Ｄ／Ａ変換器１は、図２と同様であるため、説明を省略する。
【００５６】
図８は、本実施形態におけるＲ−２Ｒラダー抵抗回路１０のレイアウトパターンにおいて、最上位ビット抵抗部１１を抜粋したものを示す。Ｒ−２Ｒラダー抵抗回路１０は、抵抗１２、１４、１６、１７をそれぞれ６分割した単位抵抗と、抵抗１３、１５をそれぞれ３分割した単位抵抗とを備える。
【００５７】
抵抗１２は、単位抵抗２２１、２２２、２２３、２２４、２２５及び２２６により構成される。抵抗１３は、単位抵抗２３１、２３２及び２３３により構成される。まとめると、最上位ビット抵抗部１１は、単位抵抗２２１〜２２６及び２３１〜２３３により構成される。図２に示した抵抗１４〜１７も、同様に単位抵抗により構成される。
【００５８】
各単位抵抗は、同じ単位抵抗値Ｒ／３を有し、横に一列に並んで配置されている。最上位ビット抵抗部１１は、Ｒ−２Ｒラダー抵抗回路１０中の単位抵抗の列において、端に配置されている。さらに、単位抵抗２２１〜２２３は単位抵抗２３１及び単位抵抗２３２で挟まれるように配置され、単位抵抗２２４〜２２６は単位抵抗２３２及び単位抵抗２３３で挟まれるように配置されている。言いかえれば、抵抗値Ｒの抵抗１３を構成する単位抵抗２３１は、Ｒ−２Ｒラダー抵抗回路１０の最も外側に配置され、単位抵抗２２１〜２２６は、その内側に配置されている。単位抵抗２３３は、単位抵抗２２６の内側（最上位ビット抵抗部１１において最も内側）に配置されている。単位抵抗２２２は、最上位ビット抵抗部１１の単位抵抗の列の真ん中に配置されている。
【００５９】
以下、抵抗ばらつきの位置依存性が実施の形態１に示したような依存性を有する場合に、抵抗分圧比の誤差がどのようになるかを検討する。
【００６０】
このようなばらつきを考慮した場合の、図８における単位抵抗２２５、２２６、２３３の各抵抗値は、
単位抵抗２２５：（１＋Ａ−７）×２Ｒ／６・・・（式２７）
単位抵抗２２６：（１＋Ａ−８）×２Ｒ／６・・・（式２８）
単位抵抗２３３：（１＋Ａ−９）×Ｒ／３・・・（式２９）
で表される。なお、単位抵抗２２１〜２２４、２３１、２３２におけるばらつきは、（式８）〜（式１３）と同様のＡの依存性を有するため、説明を省略する。
【００６１】
図８において、最上位ビット抵抗部１１の抵抗１３及び１２のばらつきを考慮した抵抗値をそれぞれＲ'、２Ｒ'とすると、Ｒ'及び２Ｒ'は、
【数１８】
2013027001.tif 000020
【数１９】
2013027001.tif 000021
と計算できる。ここから、Ｒ'、２Ｒ'及び下位ビット側を見たときの合成抵抗による分圧比ｘを求めると、
【数２０】
2013027001.tif 000022
となる。（下位ビット側を見たときの合成抵抗の抵抗値は、実施の形態１と同様、ばらつきを考慮せずＲとしている。）よって分圧比の誤差ｙは、
【数２１】
2013027001.tif 000023
と求められる。
【００６２】
次に、図１９及び図２０において示した回路構成において、抵抗Ｒ及び抵抗２Ｒを単位抵抗Ｒ／３で構成した場合を考慮する。回路構成のレイアウトは、図９に示した通りになる。その場合、上述の通り分圧比の誤差ｙを求めると、
【数２２】
2013027001.tif 000024
となる。
【００６３】
図８に示したＲ−２Ｒラダー抵抗回路１０のレイアウトにおいては、最上位ビット部１１の列の一番両端及び真ん中に抵抗１３を構成する単位抵抗３つを配置している。これにより、当該３つの単位抵抗によるばらつきの寄与と、抵抗１２を構成する６つの単位抵抗によるばらつきの寄与とを、図９に示した回路配置のレイアウトと比較して、より同じ値に近づけることができる。その結果、分圧比誤差の絶対値を小さくすることができる。
【００６４】
以下、図８に示した回路配置のレイアウトと、図９に示した回路配置のレイアウトとで分圧比誤差の比較計算を行った結果を、図１０及び図１１に示す。図１０及び図１１における各種説明は、図６及び図７と同様であるため、説明を省略する。なお、図１０及び図１１において実線で示したグラフは、図８に示した回路配置のレイアウトにおいて、（式３３）により計算したｙを示すグラフである。点線で示したグラフは、図９に示した回路配置のレイアウトにおいて、（式３４）により計算したｙを示すグラフである。図１１において、図８に示した回路配置のレイアウトにおける分圧比の誤差ｙの絶対値は、Ａの値にかかわらず、図９に示した回路配置のレイアウトにおける分圧比の誤差ｙの絶対値と比較すると小さくなっている。
【００６５】
実施の形態３
本実施の形態にかかるＲ−２Ｒラダー抵抗回路においては、抵抗Ｒ及び抵抗２Ｒを、抵抗値Ｒ／４の単位抵抗で構成している。抵抗Ｒを構成する単位抵抗、抵抗２Ｒを構成する単位抵抗の配置方法は、実施の形態２とほぼ同様である。これにより、抵抗Ｒと抵抗２Ｒとのばらつきの差を抑制することができ、Ｒ−２Ｒラダー抵抗回路を用いたＤ／Ａ変換の精度悪化を抑制することができる。以下、図面を参照して本発明の実施の形態について説明する。
【００６６】
本実施形態にかかるＲ−２Ｒラダー抵抗型Ｄ／Ａ変換器１は、図２と同様であるため、説明を省略する。
【００６７】
図１２は、本実施形態におけるＲ−２Ｒラダー抵抗回路１０のレイアウトパターンにおいて、最上位ビット抵抗部１１を抜粋したものを示す。Ｒ−２Ｒラダー抵抗回路１０は、抵抗１２、１４、１６、１７をそれぞれ８分割した単位抵抗、抵抗１３、１５をそれぞれ４分割した単位抵抗を備える。
【００６８】
抵抗１２は、単位抵抗３２１、３２２、３２３、３２４、３２５、３２６、３２７及び３２８により構成される。抵抗１３は、単位抵抗３３１、３３２、３３３及び３３４により構成される。まとめると、最上位ビット抵抗部１１は、単位抵抗３２１〜３２８及び３３１〜３３４により構成される。同様に、図２に示した抵抗１４〜１７も、単位抵抗により構成される。
【００６９】
各単位抵抗は、同じ単位抵抗値Ｒ／４を有し、横に一列に並んで配置されている。最上位ビット抵抗部１１は、Ｒ−２Ｒラダー抵抗回路１０中の一列に並んだ単位回路において、列の端に配置されている。さらに、単位抵抗３２１〜３２４は単位抵抗３３１及び単位抵抗３３２で挟まれるように配置され、単位抵抗３２５〜３２８は単位抵抗３３３及び単位抵抗３３４で挟まれるように配置されている。言いかえれば、抵抗値Ｒの抵抗１３を構成する単位抵抗３３１は、Ｒ−２Ｒラダー抵抗回路１０の最も外側に配置され、単位抵抗３２１〜３２８は、その内側に配置されている。単位抵抗３３４は、単位抵抗３２８の内側（最上位ビット抵抗部１１において最も内側）に配置されている。単位抵抗３３２、３３３は、最上位ビット抵抗部１１の列の真ん中に配置されている。
【００７０】
以下、抵抗ばらつきの位置依存性が実施の形態１に示したような依存性を有する場合に、抵抗分圧比の誤差がどのようになるかを検討する。
【００７１】
このようなばらつきを考慮した場合の、図８における単位抵抗３２７、３２８、３３４の各抵抗値は、
単位抵抗３２７：（１＋Ａ−１０）×２Ｒ／８・・・（式３５）
単位抵抗３２８：（１＋Ａ−１１）×２Ｒ／８・・・（式３６）
単位抵抗３３４：（１＋Ａ−１２）×Ｒ／４・・・（式３７）
で表される。なお、単位抵抗３２１〜３２６、３３１〜３３３におけるばらつきは、（式８）〜（式１３）、（式２７）〜（式２９）と同様のＡの依存性を有するため、説明を省略する。
【００７２】
図１２において、最上位ビット抵抗部１１の抵抗１３及び１２のばらつきを考慮した抵抗値をそれぞれＲ'、２Ｒ'とすると、Ｒ'及び２Ｒ'は、
【数２３】
2013027001.tif 000025
【数２４】
2013027001.tif 000026
と計算できる。ここから、Ｒ'、２Ｒ'及び下位ビット側を見たときの合成抵抗による分圧比ｘを求めると、
【数２５】
2013027001.tif 000027
となる。（下位ビット側を見たときの合成抵抗の抵抗値は、実施の形態１と同様、ばらつきを考慮せずＲとしている。）よって分圧比の誤差ｙは、
【数２６】
2013027001.tif 000028
と求められる。
【００７３】
次に、図１９及び図２０において示した回路構成において、抵抗Ｒ及び抵抗２Ｒを単位抵抗Ｒ／４で構成した場合を考慮する。回路構成のレイアウトは、図１３に示した通りになる。その場合、上述の通り分圧比の誤差ｙを求めると、
【数２７】
2013027001.tif 000029
となる。
【００７４】
図１２に示したＲ−２Ｒラダー抵抗回路１０のレイアウトにおいては、最上位ビット部１１の列の一番両端及び真ん中に抵抗１３を構成する単位抵抗４つを配置している。これにより、当該４つの単位抵抗によるばらつきの寄与と、抵抗１２を構成する８つの単位抵抗によるばらつきの寄与とを、図１３に示した回路配置のレイアウトと比較して、より同じ値に近づけることができる。その結果、分圧比誤差の絶対値を小さくすることができる。
【００７５】
以下、図１２に示した回路配置のレイアウトと、図１３に示した回路配置のレイアウトとで分圧比誤差の比較計算を行った結果を、図１４及び図１５に示す。図１４及び図１５における各種説明は、図６及び図７と同様であるため、説明を省略する。なお、図１４及び図１５において実線で示したグラフは、図１２に示した回路配置のレイアウトにおいて、（式４１）により計算したｙを示すグラフである。点線で示したグラフは、図１５に示した回路配置のレイアウトにおいて、（式４２）により計算したｙを示すグラフである。図１２に示した回路配置のレイアウトにおける分圧比の誤差ｙの絶対値は、図１３に示した回路配置のレイアウトにおける分圧比の誤差ｙの絶対値と比較すると、Ａの値にかかわらず小さくなっていることが分かる。
【００７６】
実施の形態４
本実施の形態にかかるＲ−２Ｒラダー抵抗回路においては、抵抗Ｒ及び抵抗２Ｒを、抵抗値Ｒ／２の単位抵抗で構成している。最上位ビット抵抗部１１において、抵抗Ｒを構成する単位抵抗は、外側の端に１つ、最上位ビット抵抗部１１を構成する列の真ん中に１つ、それぞれ配置する。抵抗２Ｒを構成する単位抵抗４つのうち２つは、抵抗Ｒを構成する単位抵抗同士の間に配置する。残り２つの単位抵抗は、最上位ビット抵抗部１１において、最も内側に配置する。このように単位抵抗を配置しても、抵抗Ｒと抵抗２Ｒとのばらつきの差を抑制することができ、Ｒ−２Ｒラダー抵抗回路を用いたＤ／Ａ変換の精度悪化を抑制することができる。以下、図面を参照して本発明の実施の形態について説明する。
【００７７】
本実施形態にかかるＲ−２Ｒラダー抵抗型Ｄ／Ａ変換器１は、図２と同様であるため、説明を省略する。
【００７８】
図１６は、本実施形態におけるＲ−２Ｒラダー抵抗回路１０のレイアウトパターンにおいて、最上位ビット抵抗部１１を抜粋したものを示す。Ｒ−２Ｒラダー抵抗回路１０は、抵抗１２、１４、１６、１７をそれぞれ４分割した単位抵抗、抵抗１３、１５をそれぞれ２分割した単位抵抗を備える。
【００７９】
抵抗１２は、単位抵抗４２１、４２２、４２３、４２４により構成される。抵抗１３は、単位抵抗４３１、４３２により構成される。まとめると、最上位ビット抵抗部１１は、単位抵抗４２１〜４２４及び４３１、４３２により構成される。同様に、図２に示した抵抗１４〜１７も、単位抵抗により構成される。
【００８０】
各単位抵抗は、同じ単位抵抗値Ｒ／２を有し、横に一列に並んで配置されている。最上位ビット抵抗部１１は、Ｒ−２Ｒラダー抵抗回路１０中の一列に並んだ単位回路において、列の端に配置されている。さらに、単位抵抗４２１〜４２２は単位抵抗４３１及び単位抵抗４３２で挟まれるように配置され、単位抵抗４２３〜４２４は単位抵抗４３２の内側に配置されている。言いかえれば、抵抗値Ｒの抵抗１３を構成する単位抵抗４３１は、Ｒ−２Ｒラダー抵抗回路１０の最も外側に配置され、単位抵抗４２１、４２２は、その内側に配置されている。
【００８１】
実施の形態１と異なるのは、最上位ビット抵抗部１１の最も内側には、抵抗値Ｒの抵抗１３を構成する単位抵抗４３２ではなく、抵抗値２Ｒの抵抗１２を構成する単位抵抗４２４が配置されている点である。抵抗値Ｒの抵抗１３を構成する単位抵抗４３２は、外側から４番目に配置されている。抵抗１３を構成する単位抵抗同士の間には、抵抗１２の全体ではなく、抵抗１２の一部分（図１６では半分）が配置されている。以上から、本実施の形態は、実施の形態１の変形ともいえる。
【００８２】
図１６において、最上位ビット抵抗部１１の抵抗１３及び１２のばらつきを考慮した抵抗値をそれぞれＲ'、２Ｒ'とすると、Ｒ'及び２Ｒ'は、
【数２８】
2013027001.tif 000030
【数２９】
2013027001.tif 000031
と計算できる。ここから、Ｒ'、２Ｒ'及び下位ビット側を見たときの合成抵抗による分圧比ｘを求めると、
【数３０】
2013027001.tif 000032
となる。（下位ビット側を見たときの合成抵抗の抵抗値は、実施の形態１と同様、ばらつきを考慮せずＲとしている。）よって分圧比の誤差ｙは、
【数３１】
2013027001.tif 000033
と求められる。
【００８３】
次に、図１９及び図２０において示した回路構成において、抵抗値Ｒの抵抗及び抵抗値２Ｒの抵抗を単位抵抗Ｒ／２で構成した場合を考慮する。回路構成のレイアウトは、図５に示した通りである。分圧比の誤差ｙは、（式２５）に示した通り
【数３２】
2013027001.tif 000034
となる。
【００８４】
図１６に示したＲ−２Ｒラダー抵抗回路１０のレイアウトにおいては、列の外側の端及び真ん中に抵抗１３を構成する単位抵抗２つを配置している。これにより、当該２つの単位抵抗によるばらつきの寄与と、抵抗１２を構成する４つの単位抵抗のばらつきの寄与とを、図５に示した回路配置のレイアウトと比較して、より同じ値に近づけることができる。その結果、分圧比の誤差ｙの絶対値を小さくすることができる。
【００８５】
以下、図１６に示した回路配置のレイアウトと、図５に示した回路配置のレイアウトとで、分圧比誤差の比較計算を行った結果を示すグラフを図１７及び図１８に示す。図１７及び図１８における各種説明は、図６及び図７と同様であるため、説明を省略する。なお、図１７及び図１８において実線で示したグラフは、図１６に示した回路配置のレイアウトにおいて、（式４６）により計算したｙを示すグラフである。点線で示したグラフは、図５に示した回路配置のレイアウトにおいて、（式４７）により計算したｙを示すグラフである。図１８において、Ａの値にかかわらず、図１６に示した回路配置のレイアウトにおける分圧比の誤差ｙは、図５に示した回路配置のレイアウトにおける分圧比の誤差ｙと比較すると、小さくなっている。
【００８６】
以上、実施の形態１〜４において、抵抗ばらつきが起こっても精度の高い出力が得られるＲ−２Ｒラダー抵抗回路のレイアウト例を示した。しかしながら、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【００８７】
例えば実施の形態１において、単位抵抗１３２は、最上位ビット部１１の最も内側ではなく、内側から２番目等の位置に配置されてもよい。単位抵抗１３１がＲ−２Ｒラダー抵抗回路１０の最も外側にあり、単位抵抗１３１と単位抵抗１３２との間に抵抗２Ｒを構成する単位抵抗１２１〜１２４が１本以上挟まれるように配置されていれば、単位抵抗１３２は他の位置に配置されていてもよい。以上は、実施の形態２〜４においても同様である。このようにしても、上述の実施の形態１〜４に記載した効果を奏することができる。
【００８８】
実施の形態２において、単位抵抗２３２は、最上位ビット部１１の列の真ん中ではなく、真ん中からずらした位置に配置されてもよい。実施の形態３においても同様である。このようにしても、上述の実施の形態２、３に記載した効果を奏することができる。
【００８９】
実施の形態１〜４において、Ｒ−２Ｒラダー抵抗回路１０は、単位抵抗を一列に並べて配置した。しかし、Ｒ−２Ｒラダー抵抗回路１０は、抵抗Ｒと抵抗２Ｒのペアを有する各ビット抵抗部のみにおいて、単位抵抗が一列に並んでいる構成でもよい。つまり、Ｒ−２Ｒラダー抵抗回路１０全体において、単位抵抗が一列に並んでいなくともよい。
【００９０】
実施の形態１〜４においては、最上位ビット抵抗部１１における単位抵抗の回路配置のレイアウトを示した。しかし、最上位ビット抵抗部に限らず、他のビット抵抗部において、同様の回路配置のレイアウトをしてもよい。または、他のビット抵抗部は、実施の形態１〜４に示したような回路配置をしなくてもよい。例えば、特許文献１に記載されたように、抵抗２Ｒにより抵抗Ｒを挟むようにして他のビット抵抗部を構成してもよい。
【００９１】
なお、実施の形態１に示したＲ−２Ｒラダー抵抗回路は、次のようにして製造することができる。まず、抵抗１２及び抵抗１３を構成する複数の単位抵抗を生成する。次に、抵抗１３に含まれる１つの単位抵抗がＲ−２Ｒラダー抵抗回路の一端に配置され、当該単位抵抗と抵抗１３に含まれる他の単位抵抗との間に抵抗１２に含まれる単位抵抗が全て配置されているように、前記複数の単位抵抗を１列に並設して前記Ｒ−２Ｒラダー抵抗回路を構成する。このようにして、実施の形態１に示したＲ−２Ｒラダー抵抗回路を製造する。なお、Ｒ−２Ｒラダー抵抗回路の一端に配置された抵抗１３に含まれる単位抵抗と、抵抗１３に含まれる他の単位抵抗との間には、抵抗１２に含まれる単位抵抗が全て配置されていなくともよく、抵抗１２に含まれる単位抵抗が１つ以上配置されていてもよい。これにより、実施の形態２〜４に示したＲ−２Ｒラダー抵抗回路を製造することができる。
【符号の説明】
【００９２】
１  Ｒ−２Ｒラダー抵抗型Ｄ／Ａ変換器
１０  Ｒ−２Ｒラダー抵抗回路
１１  最上位ビット抵抗部
１２、１３、１４、１５、１６、１７  抵抗
１８  合成抵抗
２０  スイッチ部
２１、２２、２３  スイッチ
３０  等価回路
１２１、１２２、１２３、１２４、１３１、１３２、１４１、１４２、１４３、１４４、１５１、１５２、１６１、１６２、１６３、１６４、１７１、１７２、１７３、１７４、２２１、２２２、２２３、２２４、２２５、２２６、２３１、２３２、２３３、３２１、３２２、３２３、３２４、３２５、３２６、３２７、３２８、３３１、３３２、３３３、３３４、４２１、４２２、４２３、４２４、４３１、４３２  単位抵抗
【図１】
2013027001.tif 000035
【図２】
2013027001.tif 000036
【図３】
2013027001.tif 000037
【図４】
2013027001.tif 000038
【図５】
2013027001.tif 000039
【図６】
2013027001.tif 000040
【図７】
2013027001.tif 000041
【図８】
2013027001.tif 000042
【図９】
2013027001.tif 000043
【図１０】
2013027001.tif 000044
【図１１】
2013027001.tif 000045
【図１２】
2013027001.tif 000046
【図１３】
2013027001.tif 000047
【図１４】
2013027001.tif 000048
【図１５】
2013027001.tif 000049
【図１６】
2013027001.tif 000050
【図１７】
2013027001.tif 000051
【図１８】
2013027001.tif 000052
【図１９】
2013027001.tif 000053
【図２０】
2013027001.tif 000054