(57)【要約】【課題】  短いチャネル長の酸化物半導体装置およびそれを低コストで実現することのできる製造方法を提供する。【解決手段】  酸化物半導体装置において、チャネルとなる酸化物半導体層ＣＨと、第１方向に、酸化物半導体層ＣＨを介して延伸する第１の電極層（ソース又はドレイン）ＬＥおよび第２の電極層（ドレイン又はソース）ＵＥと、第１方向と交差する第２方向に延伸し、酸化物半導体層ＣＨと基板ＳＵに垂直な方向においてゲート絶縁層ＧＩを介して重なるゲート電極層ＧＥとを有し、酸化物半導体層ＣＨの膜厚がそのチャネル長となる。【選択図】  図１Ｂ
2013115111.tif 000002
【特許請求の範囲】
【請求項１】
チャネルとなる酸化物半導体層と、
前記酸化物半導体層を介して第１方向に延伸する第１の電極層および第２の電極層と、
前記第１方向と交差する第２方向に延伸し、前記第１方向と前記第２方向を含む平面に垂直な方向においてゲート絶縁層を介して前記酸化物半導体層に重なるゲート電極層と、を有し、
前記酸化物半導体層の膜厚がチャネル長になることを特徴とする酸化物半導体装置。
【請求項２】
請求項１記載の酸化物半導体装置において、
前記第１の電極がソース電極層又はドレイン電極層であり、
前記第２の電極がドレイン電極層又はソース電極層であることを特徴とする酸化物半導体装置。
【請求項３】
請求項１記載の酸化物半導体装置において、
前記酸化物半導体層の膜厚は、５ｎｍ以上であることを特徴とする酸化物半導体装置。
【請求項４】
請求項１記載の酸化物半導体装置において、
前記酸化物半導体層の膜厚は、２５ｎｍ以上であることを特徴とする酸化物半導体装置。
【請求項５】
チャネルとなる酸化物半導体層と、
前記酸化物半導体層を介して第１方向に延伸する第１の電極層および第２の電極層と、
前記第１方向と交差する第２方向に延伸し、前記第１方向と前記第２方向を含む平面に垂直な方向においてゲート絶縁層を介して前記酸化物半導体層に重なるゲート電極層とを備えた第１と第２の電界効果型トランジスタを有し、
前記酸化物半導体層の膜厚は、前記第１の電極層の膜厚未満であり、
前記第１の電界効果型トランジスタのチャネル長は、前記酸化物半導体層の膜厚で調整され、
前記第２の電界効果型トランジスタのチャネル長は、前記第１と第２の電極層との間の距離で調整されていることを特徴とする酸化物半導体装置。
【請求項６】
請求項５記載の酸化物半導体装置において、
前記第１の電界効果型トランジスタのチャネル長は、前記第２の電界効果型トランジスタのチャネル長未満であることを特徴とする酸化物半導体装置。
【請求項７】
基板を準備する第１の工程と、
前記基板上に所望の形状を有する第１の電極層を形成する第２の工程と、
前記第１の電極層の一端部および前記第１の電極層上と、前記基板上に、所望の形状で前記第１の電極層の膜厚未満の膜厚を有する酸化物半導体層を形成する第３の工程と、
前記第１の電極層の一端部および前記基板の上に形成された前記酸化物半導体層上と、前記基板の上に、所望の形状を有する第２の電極層を形成する第４の工程と、を有することを特徴とする酸化物半導体装置の製造方法。
【請求項８】
請求項７記載の酸化物半導体装置の製造方法において、
前記第４の工程は、前記第１の電極層上に前記酸化物半導体層を介して前記第２の電極層を形成後、前記第１の電極層上の前記酸化物半導体層と前記第２の電極層とを除去する工程を含むことを特徴とする酸化物半導体装置の製造方法。
【請求項９】
請求項８記載の酸化物半導体装置の製造方法において、
前記第３の工程において、前記酸化物半導体層は前記第１の電極層を覆って形成されており、
前記第４の工程において、前記第２の電極層は前記酸化物半導体層を覆って形成されていることを特徴とする酸化物半導体装置の製造方法。
【請求項１０】
請求項７記載の酸化物半導体装置の製造方法において、
前記第１の電極層の前記一端部の端面の傾斜は、前記基板の主表面に対して９０度以下であることを特徴とする酸化物半導体装置の製造方法。
【請求項１１】
請求項７記載の酸化物半導体装置の製造方法において、
前記第２の工程の前に、前記基板上に所望の形状を有するゲート電極層を形成する工程と、前記ゲート電極層を覆ってゲート絶縁層を形成する工程とを有することを特徴とする酸化物半導体装置の製造方法。
【請求項１２】
請求項７記載の酸化物半導体装置の製造方法において、
前記第４の工程の後に、前記絶縁物半導体層と前記第１と第２の電極層との上に所望の形状を有するゲート絶縁層を形成する工程と、前記ゲート絶縁膜を介して前記絶縁物半導体層の上に所望の形状を有するゲート電極層を形成する工程と、を有することを特徴とする酸化物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、酸化物半導体膜をチャネルに用いる電界効果型トランジスタを含む酸化物半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
電子デバイスの駆動用トランジスタとして、薄膜トランジスタ（ＴＦＴ）装置を有する表示装置の様々な研究開発が行われている。このＴＦＴは、省スペースであるため、携帯電話、ノートパソコン、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）などの携帯装置の表示装置駆動用トランジスタとして使用されている。このようなＴＦＴは、これまで結晶質シリコンや非晶質シリコンを代表とするシリコン系半導体材料により大部分が作製されている。これは、従来の半導体装置の製造工程・製造技術を用いて作製できるメリットがあるためである。しかしながら、半導体製造工程を用いる場合、処理温度が３５０℃以上になるため形成できる基板に制約がある。特に、ガラスやフレキシブルな基板は、耐熱温度が３５０℃以下のものが多く従来の半導体製造工程を用いたＴＦＴ作製は困難である。そのため、最近では、低温で作製可能な、酸化物半導体材料を用いたＴＦＴ装置（酸化物ＴＦＴ）の研究開発が進められている。酸化物ＴＦＴは、低温形成可能であるため、ガラス基板やプラスチックなどのフレキシブルに曲がる基板上への形成も可能となる。そのため、安価に従来に無い新デバイスの作製が可能となる。また、フレキシブル基板上への更なる低コスト化技術として期待されるロール・ツー・ロール工程を用いた取り組みも報告されるようになっている。
【０００３】
近年では酸化物ＴＦＴを用いた応用として表示装置以外にもＲＦＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  ＩＤｅｎｔｉｆｉｃａｔｉｏｎ）やセンサなどの報告がなされている。高速動作を必要とするＲＦＩＤ回路や表示装置用ドライバー回路などを酸化物ＴＦＴで実現する場合、ＴＦＴの特性向上はもちろんＴＦＴのチャネル長の微細化が必要となる（特許文献１、２）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１７７４５０号公報
【特許文献２】特開２００３−２５８２６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
酸化物ＴＦＴを用いた各種回路の高速動作には、チャネル長の微細化によるＴＦＴ特性の向上が必要となる。従来は、フォトリソグラフィー技術や電子線描画技術などで、チャネル長の微細化が行われてきた。しかしながら、従来技術では高価な装置を必要とし、製造コストの増加無しに微細化を実現することが困難であった。チャネル長の微細化を実現する技術として特許文献１では、基板上に第１の電極と、その一部が第１の電極層上に存在する酸化物半導体層と、酸化物半導体層の側面を覆うゲート絶縁層と、ゲート絶縁層の開口部において、酸化物半導体層と電気的に接続した第２の電極層と、ゲート絶縁層を介して酸化物半導体層の側面に電圧を印加する第３の電極層を有する構造により実現しようとしている。半導体装置の構造上、第１の電極層と第２の電極層との間で十分なドレイン電流を得るために、酸化物半導体層と電極層との間に低抵抗半導体層を導入している。特許文献１では、低抵抗半導体層を導入する必要があり工程が複雑になる。また、有機半導体層を用いて微細化と低コスト化を実現しようとした特許文献２では、基板上のゲート電極線を覆うようにゲート絶縁層を形成し、その絶縁層上に、ゲート電極線と交差するように第１の電極線を配置し、ゲート電極線と第１の電極線の交差領域を覆うように半導体層を形成し、その半導体層上に交差領域を乗り越えるように第２の電極線を形成することで、第１の電極線と第２の電極線の交差点で短いチャネル長を実現している。特許文献２では、電極線が交差する構造であるため、回路を構成する際に工夫が必要となり、回路サイズの縮小化が困難である。
【０００６】
本発明の目的は、短いチャネル長の酸化物半導体装置およびそれを低コストで実現することのできる製造方法を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
上記目的を達成するための一実施形態として、チャネルとなる酸化物半導体層と、前記酸化物半導体層を介して第１方向に延伸する第１の電極層および第２の電極層と、前記第１方向と交差する第２方向に延伸し、前記第１方向と前記第２方向を含む平面に垂直な方向においてゲート絶縁層を介して前記酸化物半導体層に重なるゲート電極層と、を有し、前記酸化物半導体層の膜厚がチャネル長になることを特徴とする酸化物半導体装置とする。
【０００８】
また、チャネルとなる酸化物半導体層と、前記酸化物半導体層を介して第１方向に延伸する第１の電極層および第２の電極層と、前記第１方向と交差する第２方向に延伸し、前記第１方向と前記第２方向を含む平面に垂直な方向においてゲート絶縁層を介して前記酸化物半導体層に重なるゲート電極層とを備えた第１と第２の電界効果型トランジスタを有し、前記酸化物半導体層の膜厚は、前記第１の電極層の膜厚未満であり、前記第１の電界効果型トランジスタのチャネル長は、前記酸化物半導体層の膜厚で調整され、前記第２の電界効果型トランジスタは、前記第１と第２の電極層との間の距離で調整されていることを特徴とする酸化物半導体装置とする。
【０００９】
また、基板を準備する第１の工程と、前記基板上に所望の形状を有する第１の電極層を形成する第２の工程と、前記第１の電極層の一端部および前記第１の電極層上と、前記基板上に、所望の形状で前記第１の電極層の膜厚未満の膜厚を有する酸化物半導体層を形成する第３の工程と、前記第１の電極層の一端部および前記基板の上に形成された前記酸化物半導体層上と、前記基板の上に、所望の形状を有する第２の電極層を形成する第４の工程と、を有することを特徴とする酸化物半導体装置の製造方法とする。
【発明の効果】
【００１０】
本発明によれば、酸化物半導体層の膜厚をチャネル長とすることにより、短いチャネル長の酸化物半導体装置およびそれを低コストで実現することのできる製造方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１Ａ】本発明の第１の実施例に係る酸化物半導体装置の上面模式図である。
【図１Ｂ】図１ＡのＡ−Ａ’での断面模式図である。
【図２Ａ】本発明の第１の実施例の酸化物半導体装置の製造工程を示す要部断面図である。
【図２Ｂ】本発明の第１の実施例の酸化物半導体装置の製造工程を示す要部断面図であって、図２Ａに続く工程を示す要部断面図である。
【図２Ｃ】本発明の第１の実施例の酸化物半導体装置の製造工程を示す要部断面図であって、図２Ｂに続く工程を示す要部断面図である。
【図２Ｄ】本発明の第１の実施例の酸化物半導体装置の製造工程を示す要部断面図であって、図２Ｃに続く工程を示す要部断面図である。
【図２Ｅ】本発明の第１の実施例の酸化物半導体装置の製造工程を示す要部断面図であって、図２Ｄに続く工程を示す要部断面図である。
【図３】本発明の第１の実施例で作製した酸化物半導体装置のゲート電圧とドレイン電流との関係を示すグラフである。
【図４】本発明の第１の実施例において比較のため用いた酸化物半導体装置の断面模式図である。
【図５Ａ】本発明の第２の実施例に係る酸化物半導体装置を飽和負荷型インバータに適用した構成を示す上面模式図である。
【図５Ｂ】図５ＡのＢ−Ｂ’での断面模式図である。
【図６】本発明の第２の実施例で作製した酸化物半導体装置を適用した半導体集積回路のチャネル長とリングオシレータ１段当たりの遅延時間との関係を示すグラフである。
【図７Ａ】本発明の第２の実施例の酸化物半導体装置の製造工程を示す要部断面図である。
【図７Ｂ】本発明の第２の実施例の酸化物半導体装置の製造工程を示す要部断面図であって、図７Ａに続く工程を示す要部断面図である。
【図７Ｃ】本発明の第２の実施例の酸化物半導体装置の製造工程を示す要部断面図であって、図７Ｂに続く工程を示す要部断面図である。
【図８Ａ】本発明の第３の実施例の酸化物半導体装置の製造工程を示す要部断面図である。
【図８Ｂ】本発明の第３の実施例の酸化物半導体装置の製造工程を示す要部断面図であって、図８Ａに続く工程を示す要部断面図である。
【図８Ｃ】本発明の第３の実施例の酸化物半導体装置の製造工程を示す要部断面図であって、図８Ｂに続く工程を示す要部断面図である。
【図８Ｄ】本発明の第３の実施例の酸化物半導体装置の製造工程を示す要部断面図であって、図８Ｃに続く工程を示す要部断面図である。
【図８Ｅ】本発明の第３の実施例の酸化物半導体装置の製造工程を示す要部断面図であって、図８Ｄに続く工程を示す要部断面図である。
【図８Ｆ】本発明の第３の実施例の酸化物半導体装置の製造工程を示す要部断面図であって、図８Ｅに続く工程を示す要部断面図である。
【図９Ａ】本発明の第４の実施例の酸化物半導体装置を表示装置に適用した場合の製造工程を示す図であり、左図は上面図、右図は左図のＢ領域の断面模式図である。
【図９Ｂ】本発明の第４の実施例の酸化物半導体装置を表示装置に適用した場合の製造工程において図９Ａに続く工程を示す図であり、左図は上面模式図、右図はＢ領域の断面模式図である。
【図９Ｃ】本発明の第４の実施例の酸化物半導体装置を表示装置に適用した場合の製造工程において図９Ｂに続く工程を示す図であり、左図は上面模式図、右図はＢ領域の断面模式図である。
【図９Ｄ】本発明の第４の実施例の酸化物半導体装置を表示装置に適用した場合の製造工程において図９Ｃに続く工程を示す図であり、左図は上面模式図、右図はＢ領域の断面模式図である。
【図１０】本発明の第５の実施例における酸化物半導体装置をアクティブマトリクス型液晶表示装置に適用する構成を示す回路模式図である。
【図１１】本発明の第５の実施例における酸化物半導体装置をアクティブマトリクス型液晶表示装置に適用する構成を示す模式図である。
【図１２】本発明の第６の実施例におけるＲＦＩＤ（無線タグ）の構成を示すブロック図である。
【発明を実施するための形態】
【００１２】
以下の実施例においては便宜上その必要があるときは、複数のセクションまたは実施例に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施例において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１３】
さらに、以下の実施例において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１４】
以下、本発明の実施例を図面に基づいて詳細に説明する。なお、実施例を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施例では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１５】
また、実施例で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施例１）
以下、図面を参照しながら本実施例の酸化物半導体装置の構成と製造方法について詳細に説明する。
［構造説明］
図１Ａ、図１Ｂには、本実施例に係る酸化物半導体装置の構成の一例を示す。図１Ａは上面図であり、図１Ｂは図１ＡのＡ−Ａ’における断面図を表すものである。なお、上面図においては、簡単のため一部の構成を省略している。
【００１６】
図１Ａ、図１Ｂに示す酸化物半導体装置は、基板ＳＵと、基板ＳＵ上のゲート電極ＧＥと、ゲート電極ＧＥを覆うように配置されたゲート絶縁層ＧＩと、第１の電極層ＬＥと、酸化物半導体層ＣＨ、第２の電極層ＵＥと、を有する電界効果トランジスタである。ここで、第１の電極層ＬＥはソース電極（またはドレイン電極）として機能し、第２の電極層ＵＥはドレイン電極（またはソース電極）として機能する。トランジスタの構造などにより、キャリアの流れる方向が異なるため、ソース電極およびドレイン電極の称呼は便宜的なものに過ぎない。つまり、第１の電極層ＬＥおよび第２の電極層ＵＥの機能が、上記称呼に限定して解釈されるものではない。
【００１７】
図１Ｂでは、第２の電極層ＵＥが第１の電極層ＬＥと垂直方向で一部重なる構成の一例について示しているが、開示する発明はこれに限定されるものではない。例えば、第１の電極層ＬＥの上面部に、酸化物半導体層ＣＨおよび第２の電極層ＵＥが存在しない構成でも良い。これは、電界効果トランジスタのチャネル領域が、第１の電極層ＬＥの側面部分と第２の電極層ＵＥの側面部分との間に挟まれた酸化物半導体層ＣＨに形成され、半導体装置の機能を確保できるため、適宜変更することが可能である。また、第１の電極層ＬＥの側面部分と第２の電極層ＵＥの側面部分との間に挟まれた酸化物半導体層ＣＨにチャネル領域が形成されることから、酸化物半導体層ＣＨの膜厚で電界効果トランジスタのチャネル長を変更でき、容易に短いチャネル長を有する電界効果トランジスタを実現できる。
【００１８】
図１Ａでは、第１の電極層ＬＥと第２の電極層ＵＥの幅を同じ長さになる構成の一例を示しているが、開示する発明はこれに限定されるものではない。例えば、第１の電極層ＬＥの幅に対し、第２の電極層ＵＥの幅を短くする構成でも良い。これは、合せ精度の裕度を緩和し、印刷やインクジェット技術を用いた製造方法での歩留り向上を可能とする。このとき、電界効果トランジスタのチャネル幅は、第１の電極層ＬＥの幅と、第２の電極層の幅を比較して、狭い方の電極幅により規定される。
【００１９】
［製造方法説明］
次いで、本実施例の酸化物半導体装置の製造工程を示す断面図（図２Ａ〜図２Ｅ）を参照しながら、本実施例の酸化物半導体装置の製造工程を説明するとともに、当該酸化物半導体装置の構成をより明確にする。
【００２０】
まず、基板ＳＵとして、例えばガラス基板を準備する。ガラス基板の他、Ｓｉ基板、サファイア基板、石英基板、フレキシブルな樹脂製シートいわゆるプラスチックフィルムでなども用いることができる。プラスチックフィルムとしては、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリエーテルイミド、ポリアクリレート、ポリイミド、ポリカーボネイト、セルローストリアセテート、セルロースアセテートプロピオネート等がある。また、必要に応じて、ゲート電極層ＧＥが形成される側の表面に絶縁膜がコーティングされている基板を用いてもよい。
【００２１】
次いで、基板ＳＵ上に、ゲート電極層ＧＥを、例えば、スパッタリング法などで堆積し、所定の形状にパターニングすることによりゲート電極層ＧＥを形成する（図２Ａ）。ゲート電極材料としては、例えば、モリブデン（Ｍｏ）、クロム（Ｃｒ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）、金（Ａｕ）、プラチナ（Ｐｔ）、タンタル（Ｔａ）、亜鉛（Ｚｎ）などの金属材料を用いることができる。これらを単体で用いてもよいし、また、これらのうち、数種の金属を合金として用いてもよい。また、上記金属の単体層または合金層を積層した膜を用いても良い。また、ＩＴＯ（酸化インジウムスズ、Ｉｎ−Ｓｎ−Ｏ、Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）や酸化アルミニウム亜鉛（Ａｌ−Ｚｎ−Ｏ）などの導電性を有する金属酸化物を用いてもよい。また、窒化チタン（ＴｉＮ）などの導電性を有する金属窒化物を用いることもできる。また、不純物を含有し、キャリア（電子、ホール）が多く抵抗率の小さい半導体を用いてもよい。また、上記金属化合物（金属酸化物、金属窒化物）や半導体と、金属（合金を含む）との積層体を用いてもよい。このゲート電極ＧＥの成膜には、スパッタリング法の他、蒸着法やＣＶＤ（化学気相成長、Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などを用いることができる。また、パターニングは、フォトリソグラフィー技術を用いて所定の形状のフォトレジスト膜を形成した後、当該フォトレジスト膜をマスクとしたエッチングにより行うことができる。このエッチングとしては、ドライエッチングまたはウェットエッチングを用いることができる。また、所定の形状を開口したフォトレジスト膜上に、導電性膜を堆積した後、上記所定の形状以外の領域の導電性膜をフォトレジスト膜とともに除去する、いわゆるリフトオフ法によりパターニングを行ってもよい。
【００２２】
ここでは、例えば、スパッタリング法により、厚さ７０ｎｍ程度のモリブデン（Ｍｏ）膜を成膜し、反応性イオンエッチング（ＲＩＥ、Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）によりパターニングすることにより、基板ＳＵ上にゲート電極ＧＥを形成する。このゲート電極ＧＥの形状は、例えば、図２Ａに示すように、略矩形状をなす。側壁が垂直か順テーパー形状となるように加工し、逆テーパー形状とならないようにする。
【００２３】
次いで、ゲート電極ＧＥ上にゲート絶縁層ＧＩとして、酸化シリコン（ＳｉＯｘ）膜をＣＶＤ法などにより１００ｎｍ程度堆積する（図２Ｂ）。酸化シリコン膜の他、酸化アルミニウム（ＡｌＯｘ）膜やＹ２Ｏ３、ＹＳＺ、ＨｆＯ２などの他の酸化物膜を用いてもよい。また、酸化物膜以外に、窒化シリコン（ＳｉＮｘ）膜や窒化アルミニウム（ＡｌＮ）膜などの無機絶縁膜や、ポリイミド誘導体、ベンゾシクロブテン誘導体、フォトアクリル誘導体、ポリスチレン誘導体、ポリビニルフェノール誘導体、ポリエステル誘導体、ポリカーボネイト誘導体、ポリエステル誘導体、ポリ酢酸ビニル誘導体、ポリウレタン誘導体、ポリスルフォン誘導体、アクリレート樹脂、アクリル樹脂、エポキシ樹脂などの有機絶縁膜を用いてもよいが、上記の酸化物膜を用いることがより好ましい。また、成膜方法としては、上記ＣＶＤ法の他、スパッタリング法や塗布法などを用いてもよい。
【００２４】
次いで、ゲート絶縁層ＧＩ上に、第１の電極層ＬＥを、例えば、スパッタリング法などで堆積し、所定の形状にパターニングすることにより第１の電極層ＬＥを形成する（図２Ｃ）。第１の電極材料としては、例えば、モリブデン（Ｍｏ）、クロム（Ｃｒ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）、金（Ａｕ）、プラチナ（Ｐｔ）、タンタル（Ｔａ）、亜鉛（Ｚｎ）などの金属材料を用いることができる。これらを単体で用いてもよいし、また、これらのうち、数種の金属を合金として用いてもよい。また、上記金属の単体層または合金層を積層した膜を用いても良い。また、ＩＴＯ（酸化インジウムスズ、Ｉｎ−Ｓｎ−Ｏ、Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）や酸化アルミニウム亜鉛（Ａｌ−Ｚｎ−Ｏ）などの導電性を有する金属酸化物を用いてもよい。また、窒化チタン（ＴｉＮ）などの導電性を有する金属窒化物を用いることもできる。また、不純物を含有し、キャリア（電子、ホール）が多く抵抗率の小さい半導体を用いてもよい。また、上記金属化合物（金属酸化物、金属窒化物）や半導体と、金属（合金を含む）との積層体を用いてもよい。この第１の電極ＬＥの成膜には、スパッタリング法の他、蒸着法やＣＶＤ（化学気相成長、Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などを用いることができる。また、パターニングは、フォトリソグラフィー技術を用いて所定の形状のフォトレジスト膜を形成した後、当該フォトレジスト膜をマスクとしたエッチングにより行うことができる。このエッチングとしては、ドライエッチングまたはウェットエッチングを用いることができる。また、所定の形状を開口したフォトレジスト膜上に、導電性膜を堆積した後、上記所定の形状以外の領域の導電性膜をフォトレジスト膜とともに除去する、いわゆるリフトオフ法によりパターニングを行ってもよい。
【００２５】
ここでは、例えば、スパッタリング法により、厚さ１２０ｎｍ程度のＴｉＮ膜を成膜し、反応性イオンエッチング（ＲＩＥ、Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）によりパターニングすることにより、ゲート絶縁層ＧＩ上に第１の電極層ＬＥを形成する。この第１の電極層の形状は、例えば、図２Ｃに示すように、略矩形状をなす。ただし、ゲートからの電界効果を有効に現すためには、第１の電極層パターン側面の傾斜が９０度以下（垂直又は順テーパー形状）であることが好ましい。
【００２６】
次いで、酸化物半導体層ＣＨを形成する（図２Ｄ）。ここでは、例えば、酸化インジウムガリウム亜鉛（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）膜を、ＲＦスパッタリング法を用いて５ｎｍ以上の膜厚で堆積する。ここでの酸化物半導体層ＣＨの膜厚は、作製した半導体装置のチャネル長となる。また、リーク電流抑制の理由から膜厚は、２５ｎｍ以上がより好ましい。電界効果トランジスタのチャネル長は、酸化物半導体層ＣＨの膜厚によって決定されるため、必要に応じて適宜設定することができる。酸化物半導体層ＣＨの厚さは、第１の電極層ＬＥの厚さ未満とすることによりチャネル長を制御することができるが、実用的には第１の電極層ＬＥの厚さの２／３以下が望ましく、１／３以下が好適である。
【００２７】
チャンネル材料としては、上記、酸化インジウムガリウム亜鉛（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）の他、酸化亜鉛（Ｚｎ−Ｏ）、酸化亜鉛すず（Ｚｎ−Ｓｎ−Ｏ）、酸化インジウム（Ｉｎ−Ｏ）、酸化ガリウム（Ｇａ−Ｏ）、ＩＴＯ（Ｉｎ−Ｓｎ−Ｏ）、酸化すず（Ｓｎ−Ｏ）、酸化インジウム亜鉛（Ｉｎ−Ｚｎ−Ｏ）、酸化ガリウム亜鉛（Ｇａ−Ｚｎ−Ｏ）、酸化インジウムガリウム（Ｉｎ−Ｇａ−Ｏ）、酸化アルミニウム亜鉛（Ａｌ−Ｚｎ−Ｏ）などのＩｎ、Ｇａ、Ｚｎ、Ｓｎ、Ａｌのいずれか、または複数を含有する酸化物、およびそれらと他の金属の複合酸化物を用いることができる。酸化物半導体層ＣＨはアモルファスまたは多結晶構造を有する。また、成膜方法としては、上記スパッタリング法の他、ＣＶＤ法、ＰＬＤ（Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、塗布法、印刷法などを用いることができる。なお、上記チャネル材料は、スパッタリング法などにより成膜する際に、酸素分圧を制御することで、形成した膜において導電性と半導体特性のどちらを顕在化させるかを制御することができる。すなわち、酸素分圧を増加させることで膜中の酸素量が増え（したがってキャリア電子量が減り）、連続的に導電性から半導体特性に移行する。酸素分圧を減少させ導電性を高めた場合、前述のゲート電極ＧＥや第1の電極層ＬＥ、後述する第２の電極層ＵＥの材料として使用可能となる。また、本明細書においては、金属酸化物について、含有する各元素を羅列する表示をしており、これらの組成比を明記していないが、これらの組成比については、所望の特性、例えば、半導体膜であれば、半導体特性、また、導電成膜であれば、導電性を有する組成比であればよい。
【００２８】
次いで、酸化物半導体層ＣＨをパターニングする（図２Ｄ）。例えば、酸化物半導体層ＣＨ上にフォトレジスト膜を形成した後、露光、現像処理（フォトリソグラフィー）を施し、所望の形状のフォトレジスト膜のみ残存させる。次いで、上記フォトレジスト膜をマスクに、チャネル層（酸化物半導体層）ＣＨをウェットエッチングまたはドライエッチングすることにより、所望の形状の酸化物半導体層ＣＨを残存させ、酸化物半導体層ＣＨを形成する。この酸化物半導体層ＣＨは、図１Ａに示すように、第1の電極層ＬＥの一部を覆うように形成する。また、上記酸化物半導体層ＣＨは、ゲート電極層ＧＥと重なる領域が存在するように形成される。
【００２９】
次いで、酸化物半導体層ＣＨの一部とゲート絶縁層ＧＩの一部を覆うように、第２の電極層ＵＥを、スパッタリング法などで堆積し、所定の形状にパターニングすることにより形成する（図２Ｅ）。第２の電極材料としては、例えば、モリブデン（Ｍｏ）、クロム（Ｃｒ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）、金（Ａｕ）、プラチナ（Ｐｔ）、タンタル（Ｔａ）、亜鉛（Ｚｎ）などの金属材料を用いることができる。これらを単体で用いてもよいし、また、これらのうち、数種の金属を合金として用いてもよい。また、上記金属の単体層または合金層を積層した膜を用いても良い。また、ＩＴＯ（酸化インジウムスズ、Ｉｎ−Ｓｎ−Ｏ、Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）や酸化アルミニウム亜鉛（Ａｌ−Ｚｎ−Ｏ）などの導電性を有する金属酸化物を用いてもよい。また、窒化チタン（ＴｉＮ）などの導電性を有する金属窒化物を用いることもできる。また、不純物を含有し、キャリア（電子、ホール）が多く抵抗率の小さい半導体を用いてもよい。また、上記金属化合物（金属酸化物、金属窒化物）や半導体と、金属（合金を含む）との積層体を用いてもよい。この第２の電極層ＵＥの成膜には、スパッタリング法の他、蒸着法やＣＶＤ（化学気相成長、Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などを用いることができる。また、パターニングは、フォトリソグラフィー技術を用いて所定の形状のフォトレジスト膜を形成した後、当該フォトレジスト膜をマスクとしたエッチングにより行うことができる。このエッチングとしては、ドライエッチングまたはウェットエッチングを用いることができる。また、所定の形状を開口したフォトレジスト膜上に、導電性膜を堆積した後、上記所定の形状以外の領域の導電性膜をフォトレジスト膜とともに除去する、いわゆるリフトオフ法によりパターニングを行ってもよい。
【００３０】
ここでは、例えば、スパッタリング法により、厚さ１２０ｎｍ程度のモリブデン膜を成膜し、反応性イオンエッチング（ＲＩＥ、Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）によりパターニングすることにより、チャネル層ＣＨの一部とゲート絶縁層ＧＩ上の一部に第２の電極層ＵＥを形成する。この第２の電極層の形状は、例えば、図２Ｅに示すように、第１の電極層ＬＥ上に一部重なりを有しても良いが、寄生容量の低減理由から重なりを持たないほうがより好ましい。
【００３１】
必要に応じて、第１の電極層ＬＥ、第２の電極層ＵＥ、酸化物半導体層ＣＨに保護膜を形成しても良い。この保護膜には、例えば、ＣＶＤ法などにより形成した厚さ２００ｎｍ程度の酸化シリコン膜（ＳｉＯｘ）を用いる。酸化シリコン膜の他、酸化アルミニウム（ＡｌＯｘ）膜などの他の酸化物膜を用いてもよい。また、酸化物膜以外に、窒化シリコン（ＳｉＮｘ）膜や窒化アルミニウム（ＡｌＮ）膜などの無機絶縁膜や、パリレンなどの有機絶縁膜を用いてもよいが、上記の酸化膜を用いることがより好ましい。また、成膜方法としては、上記ＣＶＤ法の他、スパッタリング法や蒸着法、塗布法などを用いてもよい。
【００３２】
その後、電界効果トランジスタの特性向上を目的に２００℃〜４５０℃の熱処理を施すことができる。但し、フレキシブル基板を用いる場合には３５０℃以下が望ましい。この熱処理はトランジスタの特性向上を目的印しているため、チャネル層ＣＨ形成後であれば、いつでも熱処理を行い同様な効果を得ることができる。  
以上の工程により本実施の形態の薄膜トランジスタが略完成する。
【００３３】
本実施例に示すように、第１方向に、酸化物半導体層ＣＨを介して延伸する第１の電極層ＬＥおよび第２の電極層ＵＥと、第１方向と交差する第２方向に延伸し、酸化物半導体層ＣＨと基板ＳＵに垂直な方向においてゲート絶縁層ＧＩを介して重なるゲート電極層ＧＥとを有する構造にすることで、そのチャネル長が酸化物半導体層ＣＨの膜厚になるため、容易に短いチャネル長を実現できる。これにより、微細加工プロセス無しに短いチャネル長を実現し、電界効果トランジスタの特性を向上させ、とりわけチャネル長の短縮によるオン電流の向上を可能とした。
【００３４】
具体的な例を図３に示す。図３は作製した電界効果トランジスタのゲート電圧ＶＧとドレイン電流ＩＤの関係を示すものである。なお、ドレイン電圧ＶＤは１Ｖとした。図３中の結果１は、図１Ａ、図１Ｂに示した構造を用い酸化物半導体層ＣＨ膜厚５ｎｍ、２５ｎｍ、５０ｎｍで作製したものである。図３中の結果２は、図４に示したボトムゲート／ボトムコンタクト型の従来構造を用いて、チャネル長２μｍ〜１０μｍで作製したものである。ここで、符号ＳＥはソース電極、符合ＤＥはドレイン電極を示す。図３の結果からわかるように、図１Ａ、図１Ｂの構造を採用することでオン電流が向上し、微細加工を用いることなく短いチャネル長を実現可能としている。  
以上、本実施例によれば、短いチャネル長の酸化物半導体装置およびそれを低コストで実現することのできる製造方法を提供することができる。また、短いチャネル長とすることにより、電流のオン／オフ比を大きくすることができる。  
なお、本実施例に係る発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。また、本実施例は、他の実施例と適宜組み合わせて用いることができる。
【００３５】
（実施例２）
以下、図５Ａ〜図７Ｃを参照しながら第２の実施例の酸化物半導体装置の構成について詳細に説明する。図５Ａ、図５Ｂは、それぞれ本実施例の酸化物半導体装置を用いた飽和負荷型インバータの構成の上面図および断面図、図６は、リングオシレータのチャネル長と遅延時間ＴＤの関係図、図７Ａ〜図７Ｃは、遅延時間の短縮を図った酸化物半導体装置の製造工程の断面図を示したものである。
【００３６】
まず、図５Ａ、図５Ｂを用いて本実施例の論理ゲートの基本構成である飽和負荷型インバータにすいて説明する。論理ゲートは、負荷トランジスタＬＴＦＴと駆動トランジスタＤＴＦＴにより構成される。負荷側のトランジスタＬＴＦＴにおいて、基板ＳＵ上に配置されたゲート電極層ＧＥと、ゲート電極層ＧＥ上にゲート絶縁層ＧＩを介して配置された酸化物半導体層ＣＨと、その上に配置されたソース電極ＳＥおよびドレイン電極ＤＥとを有する。
【００３７】
ソース電極ＳＥおよびドレイン電極ＤＥは、ゲート電極ＧＥと酸化物半導体層ＣＨとの重なり領域上において、所定の間隔を置いて配置されている。この所定の間隔の長さが負荷トランジスタＬＴＦＴのチャネル長となる。
【００３８】
駆動側のトランジスタＤＴＦＴにおいて、基板ＳＵ上に配置されたゲート電極層ＧＥと、ゲート電極層ＧＥを覆うように配置されたゲート絶縁層ＧＩと、ゲート絶縁層ＧＩ上に酸化物半導体層ＣＨを挟むように配置された第１の電極層ＬＥと第２の電極層ＵＥとを有する。
【００３９】
駆動トランジスタＤＴＦＴは、第１の電極層ＬＥと第２の電極層ＵＥに、酸化物半導体層ＣＨの膜厚方向に挟み込まれた領域をチャネル領域とするため、酸化物半導体層ＣＨの膜厚がチャネル長となる。
【００４０】
ここでは、電界効果トランジスタの酸化物半導体層ＣＨに酸化インジウムガリウム亜鉛（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）を用いた一例について説明する。例えば、飽和負荷型インバータの方式では、負荷トランジスタＬＴＦＴのゲート電極ＧＥとを接続し、両電極の電位は電源電圧のＶＤＤと等しくなる。駆動トランジスタの第１の電極層ＬＥをグランドＧＮＤに接続し、ゲート電極層ＧＥを入力電圧ＶＩＮに接続する。第２の電極層ＵＥと負荷トランジスタのドレイン電極ＤＥを接続し、それを出力電圧ＶＯＵＴ端子に接続する。ここで、第１の電極層ＬＥと第２の電極層ＵＥは、構造により接続する箇所が異なるため、上記に限定されない。
【００４１】
図４で示した従来のトランジスタで構成した飽和負荷インバータでは、負荷トランジスタＬＴＦＴのチャネル幅と駆動トランジスタＤＴＦＴのチャネル幅を同一とした場合、入力電圧ＶＩＮを印加しも出力電圧ＶＯＵＴを０Ｖとすることができず、緩やかなインバータ特性（ＶＩＮ−ＶＯＵＴ特性）しか得られない。急峻なインバータ特性を得るためには、駆動トランジスタのチャネル幅を負荷トランジスタのチャネル幅の２５倍以上に大きくする必要がある。すなわち、トランジスタのチャネル長を最小の２μｍ、負荷トランジスタのチャネル幅を最小寸法の４μｍとしても、駆動トランジスタのチャネル幅は１００μｍ以上になってしまう。そのため、回路の縮小化の点では、トランジスタのチャネル長の微細化が必要となっている。
【００４２】
図５Ａ、図５Ｂで示したインバータでは、負荷トランジスタのチャネル長を２μｍ、チャネル幅を４μｍとした場合、駆動トランジスタのチャンネル長を８０ｎｍ、チャネル幅を４μｍとすることで、急峻なインバータ特性を得ることができる。また、チャネル長の幅を１００μｍと大きくすることなく、特性向上が可能となるため回路の縮小化には有効な半導体装置となる。
【００４３】
図６では、図５Ａ、図５Ｂに示す飽和負荷インバータを５段接続して構成したリングオシレータにおけるチャネル長と１段当たりの遅延時間との関係を示したものである。駆動トランジスタＤＴＦＴと負荷トランジスタＬＴＦＴの両方を従来のトランジスタで構成した時の結果を図６中の結果３に示す。チャネル長の縮小に伴い遅延時間が短くなることがわかる。
【００４４】
駆動トランジスタＤＴＦＴと負荷トランジスタＬＴＦＴの両方を図１Ａ、図１Ｂに示すトランジスタで構成し、酸化物半導体層の膜厚を５０ｎｍとした時の結果を、図６中の結果４に示す。遅延時間は８×１０−９秒となり、１２０ＭＨｚ以上での動作が可能となる。
【００４５】
図７Ａ〜図７Ｃは、酸化物半導体層ＣＨと第２の電極層ＵＥが第１の電極層ＬＥ上に乗り上げた部分を除去する除去工程を説明するための酸化物半導体装置の概略断面図である。図７Ａでは、第１の電極層ＬＥ上に乗り上げた酸化物半導体層ＣＨと第２の電極層ＵＥが存在するため、寄生容量が大きく、回路動作の速度を制限している。
【００４６】
そこで、図７Ｂで示すように第１の電極層ＬＥ上に乗り上げた第２の電極層ＵＥを除去した構造により寄生容量の低減を図る。除去の方法としては、ＣＭＰ(化学機械研磨)を用いることができる。この構造を用いて酸化物半導体層ＣＨの膜厚５０ｎｍで５段のリングオシレータを構成し、その結果を図６中の結果５に示す。第１の電極層ＬＥに乗り上げた第２の電極層ＵＥを除去することで、遅延時間は６×１０−９秒となり、１５０ＭＨｚ以上の動作が可能となる。
【００４７】
さらに、図７Ｃでは、第１の電極層ＬＥ上に乗り上げた酸化物半導体層ＣＨと第２の電極層ＵＥを除去した構造を示している。この構造を用いて酸化物半導体層ＣＨの膜厚５０ｎｍで５段のリングオシレータを構成した。その結果、図７Ｂの構造と同じ遅延時間となった。  
以上、本実施例によれば、短いチャネル長の酸化物半導体装置およびそれを低コストで実現することのできる製造方法を提供することができる。また、短いチャネル長とすることにより、高速動作が可能となる。  
なお、本実施例に係る発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。また、本実施例は、他の実施例と適宜組み合わせて用いることができる。
【００４８】
（実施例３）
図８Ａ〜図８Ｆは、第３の実施例における酸化物半導体装置の構成および製造方法を示す図である。酸化物半導体装置としていわゆるトップゲート型ＴＦＴを挙げている。ここでいうトップゲートとは、酸化物半導体層ＣＨよりも上層にゲート電極ＧＥが形成されている構造のことである。製造方法以外は、実施例１と同様な材料、プロセスを用いた。
【００４９】
本実施例３における酸化物半導体装置の製造方法は以下の通りである。まず、図８Ａに示すように、絶縁体基板ＳＵ上に第１の電極層ＬＥを形成する。この際、第１の電極層ＬＥの端部は基板ＳＵに対し９０度以下（垂直又は順テーパー形状）である。第１の電極層ＬＥの成膜は、スパッタ法、ＰＬＤ法、ＣＶＤ法、塗布法、印刷法などにより行なう。加工は一般的なフォトリソグラフィー技術とドライエッチング、あるいはウェットエッチングとの組み合わせにより行なう。
【００５０】
次に、図８Ｂに示すように、第１の電極層ＬＥの一部を覆うように酸化物半導体層ＣＨを形成する。ここでは第１の電極層ＬＥの厚さを１μｍとした。本実施例では、例えば、酸化物半導体層ＣＨとしてＩｎ-Ｇａ-Ｚｎ-Ｏをスパッタリング法により膜厚５〜８００ｎｍ程度形成すればよいが、これに限定する必要はない。本実施例のトランジスタのチャネル長は、酸化物半導体層ＣＨの膜厚で決定されるため、目的により適宜変更することができる。
【００５１】
次に、図８Ｃに示すように、第１の電極層ＬＥの端部と重なるように、酸化物半導体層ＣＨ上に第２の電極層ＵＥを形成する。第２の電極層ＵＥの成膜は、スパッタ法、ＰＬＤ法、ＣＶＤ法、塗布法、印刷法などにより行なう。加工は一般的なフォトリソグラフィー技術とドライエッチング、あるいはウェットエッチングとの組み合わせにより行なう。
【００５２】
次に、図８Ｄに示すように、第１の電極層ＬＥの上面領域に存在するチャネル層（酸化物半導体層）ＣＨと第２の電極層ＵＥを除去する。除去の方法としては、ＣＭＰ(化学機械研磨)を用いることができる。この際、第１の電極層の上面が一部エッチングされても良く、チャネル層（酸化物半導体層）ＣＨ上に第２の電極層ＵＥが存在している範囲であれば、本実施例３による半導体装置の性能を低下させることはない。
【００５３】
次に、図８Ｅに示すように、ゲート絶縁層ＧＩを第１の電極層ＬＥ、チャネル層ＣＨ、第２の電極層ＵＥ上に形成する。ゲート絶縁層ＧＩの成膜は、スパッタ法、ＰＬＤ法、ＣＶＤ法、塗布法、印刷法などにより行なう。加工は一般的なフォトリソグラフィー技術とドライエッチング、あるいはウェットエッチングとの組み合わせにより行なう。
【００５４】
その後、図８Ｆに示すようにゲート絶縁層ＧＩ上にゲート電極ＧＥを成膜後、一般的なフォトリソグラフィー技術とドライエッチング、あるいはウェットエッチングとの組み合わせにより加工する。
【００５５】
作製したＴＦＴのチャネル長５ｎｍ〜８００ｎｍ、チャネル幅２０μｍとし、実施例１で作製したＴＦＴと同様、チャネル長の縮小に伴いトランジスタのオン電流が増加した。チャネル長が酸化物半導体層ＣＨの膜厚により制御できるため、短いチャネル長が精度良く実現できる。
【００５６】
以上、本実施例によれば、短いチャネル長の酸化物半導体装置およびそれを低コストで実現することのできる製造方法を提供することができる。また、短いチャネル長とすることにより、電流のオン／オフ比を大きくすることができる。  
なお、本実施例に係る発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。また、本実施例は、他の実施例と適宜組み合わせて用いることができる。
【００５７】
（実施例４）
本実施例４では、ロール・ツー・ロールプロセスによる表示装置のアクティブマトリックスへの適用例について説明する。図９Ａ〜図９Ｄは、本実施例４における酸化物半導体装置の構成および製造方法を示す図である。図９Ａの左図は上面図を示し、右図は、左図の領域Ｂの断面図を示している。図９Ｂ、図９Ｃ、図９Ｄも同様に上面図と断面図をそれぞれ示している。図９Ａ〜図９Ｄに示す酸化物半導体装置としていわゆるトップゲート型ＴＦＴを挙げている。製造方法以外は、実施例１と同様な材料、プロセスを用いた。
【００５８】
本実施例４における酸化物半導体装置の製造方法は以下の通りである。まず、図９Ａに示すように、例えば、プラスチックや薄板ガラス基板などのフレキシブルなロール状の絶縁体基板ＳＵ上にデータ配線ＤＬを兼ねた第１の電極層ＬＥを形成する。データ配線ＤＬ形成の際、図９Ａの右図に示すようにデータ配線ＤＬの端部は９０度以下（垂直又は順テーパー形状）の傾斜に加工する。
【００５９】
次に、図９Ａの左図中の上下の点線で挟まれた堆積領域（成膜領域）ＤＡに、酸化物半導体層ＣＨと画素電極層ＴＣを成膜する。ここでの画素電極層ＴＣは、第２の電極層ＵＥを兼ねる。堆積領域ＤＡだけの成膜は、シャドウマスク等を利用することで連続的に行った（図９Ｂ）。
【００６０】
次に、データ配線ＤＬ上に積層された酸化物半導体層ＣＨおよび画素電極層ＴＣを、取り除くように加工した（図９Ｃ）。
【００６１】
次に、ゲート配線ＧＬを形成する領域に、ゲート絶縁層ＧＩを、シャドウマスクを利用することで連続的に堆積した。上記ゲート絶縁層ＧＩ上にゲート電極層ＧＥを兼ねたゲート配線ＧＬを印刷やインクジェット技術を用いて形成した（図９Ｄ）。
【００６２】
図９Ｄの左図中に丸で囲んだＴＦＴ領域は、データ配線ＤＬとゲート配線ＧＬが交差することでトランジスタを形成している。交差する領域で合せれば良いため、合わせ精度の裕度が大きく、プロセスに伴うプラスチック基板などの歪み等によるパターン合わせの問題を解決することができる。これにより、短いチャネル長を低コストで実現し、歩留りを大幅に向上することを可能とした。  
以上のことから、本実施例で示した製造方法を用いることで、ロール・ツー・ロール技術への転換も可能となり、ロール基板上へのＴＦＴアレイ作製が容易となる。  
以上、本実施例によれば、短いチャネル長の酸化物半導体装置およびそれを低コストで実現することのできる製造方法を提供することができる。また、合わせ精度の裕度が大きく、製造歩留まりを向上できる。また、ロール・ツー・ロールプロセスを用いることが可能となり、ロール基板上へのＴＦＴアレイの作製を容易に行うことができる。
【００６３】
なお、本実施例に係る発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。
（実施例５）
上記実施例１から実施例４で説明した電界効果トランジスタの適用例に制限はないが、例えば、液晶表示装置などの電気光学装置に用いられるアクティブマトリクス基板（アレイ基板）に適用することができる。
【００６４】
図１０は、本実施例５におけるアクティブマトリクス基板の構成を示す要部回路図である。また、図１１は、本実施例５におけるアクティブマトリクス基板の平面構成を示す模式図である。本実施例では、前記実施例１と実施例３に示す構造を有するＴＦＴを構成要素とする素子が基板ＳＵ上にアレイ状に配置されている。ＴＦＴを、アレイ内の各素子のスイッチングや駆動用のトランジスタに用いることはもちろん、このＴＦＴのゲート電極層ＧＥと接続されるゲート配線ＧＬに信号を送るゲート線駆動回路ＧＤや、このＴＦＴのソース電極・ドレイン電極ＳＤと接続されるデータ配線ＤＬに信号を送るデータ線駆動回路ＤＤを構成するトランジスタに用いてもよい。この場合、各素子のＴＦＴとゲート線駆動回路ＧＤあるいはデータ線駆動回路ＤＤ内のＴＦＴを並行して形成することができる。
【００６５】
アクティブマトリクス型液晶表示装置に上述したアレイを適用する場合、各素子は、例えば、図１１に示すような構成になる。図中ｘ方向に延在するゲート配線ＧＬに走査信号が供給されると、ＴＦＴがオンし、このオンされたＴＦＴを通して、図中ｙ方向に延在するデータ配線ＤＬからの映像信号が画素電極ＴＣに供給される。なお、ゲート配線ＧＬは図中ｙ方向に並設され、データ配線ＤＬは図中ｘ方向に並設され、隣接する一対のゲート配線ＧＬと隣接する一対のデータ配線ＤＬで囲まれる領域（画素領域）に画素電極ＴＣが配置されている。この場合、例えば、データ配線ＤＬがソース電極ＳＥと電気的に接続され、画素電極ＴＣがドレイン電極ＤＥと電気的に接続される。あるいは、データ配線ＤＬがソース電極ＳＥを兼ねてもよい。また、液晶表示装置に限らず有機ＥＬ表示装置などに上述したアレイを適用してもよい。この場合、画素回路を構成するトランジスタにＴＦＴを適用する。さらには、上述したアレイを記憶素子に適用し、選択トランジスタにＴＦＴを適用してもよい。
【００６６】
上記アクティブマトリクス基板をアクティブマトリクス型液晶表示装置に適用したところ、良好な結果が得られた。  
以上、本実施例によれば、短いチャネル長の酸化物半導体装置を各種表示装置に適用することにより、それらの性能を向上することができる。
【００６７】
（実施例６）
上記実施例１から実施例５で説明した電界効果トランジスタの適用例に制限はないが、例えば、ＲＦＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  ＩＤｅｎｔｉｆｉｃａｔｉｏｎ）タグに適用することができる。
【００６８】
図１２は本実施例６におけるＲＦＩＤタグの回路システム構成を示すブロック図である。ＲＦＩＤタグは、アンテナ共振回路１１、整流器１２、変調器１３、デジタル回路１４などにより構成されている。このＲＦＩＤタグは、リーダ１５とライタ１６との間で無線通信を行うことができるようになっている。また、酸化物半導体は透明材料であるため、ほとんど透明な回路が形成できる。例えば、電極および配線部分をＩＴＯなどの透明導電膜を用い、ＴＦＴ部分には本発明の構造を用いることで実現可能となりうる。従来のＲＦＩＤタグのように、Ｓｉのチップや金属によるアンテナ等の構造が見える形態ではないため、フィルムやカード上に記載されている意匠を損なうことなく後付することが可能である。
【００６９】
このＲＦＩＤタグの特にデジタル回路１４を上記実施の形態１と実施の形態３で説明した電界効果トランジスタを用いて構成する。その結果、デジタル回路１４が小面積、高速になり、ＲＦＩＤタグの特性向上を図ることができる。  
本実施例によれば、短いチャネル長の酸化物半導体装置をＲＦＩＤタグに適用することにより、その性能を向上することができる。  
以上、本発明者によってなされた発明をその実施例に基づき具体的に説明したが、本発明は上記実施例に示した構成に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【００７０】
本発明は、半導体装置に関し、特に、金属酸化物よりなる半導体膜をチャネル層として用いた電界効果薄膜トランジスタを有する酸化物半導体装置に適用して有効である。
【符号の説明】
【００７１】
ＳＵ…基板、ＧＩ…ゲート絶縁層、ＣＨ…酸化物半導体層、ＬＥ…ソース電極又はドレイン電極に相当する第１の電極層、ＵＥ…ソース電極又はドレイン電極に相当する第２の電極層、ＧＥ…ゲート電極層、ＳＥ…ソース電極、ＤＥ…ドレイン電極、ＩＤ…ドレイン電流、ＶＤ…ドレイン電圧、ＶＧ…ゲート電圧、ＶＩＮ…入力電圧、ＶＯＵＴ…出力電圧、ＶＤＤ…印加電圧、ＧＮＤ…基準電位（グランド）、ＴＤ…遅延時間、ＤＡ…成膜領域（堆積領域）、１１…アンテナ共振回路、１２…整流器、１３…変調器、１４…デジタル回路、１５…リーダ、１６…ライタ、ＳＤ…ソース電極・ドレイン電極、ＧＬ…ゲート配線、ＧＤ…ゲート線駆動回路、ＤＬ…データ配線、ＤＤ…データ線駆動回路、ＴＦＴ…薄膜トランジスタ、ＴＣ…画素電極。
【図１Ａ】
2013115111.tif 000003
【図１Ｂ】
2013115111.tif 000004
【図２Ａ】
2013115111.tif 000005
【図２Ｂ】
2013115111.tif 000006
【図２Ｃ】
2013115111.tif 000007
【図２Ｄ】
2013115111.tif 000008
【図２Ｅ】
2013115111.tif 000009
【図３】
2013115111.tif 000010
【図４】
2013115111.tif 000011
【図５Ａ】
2013115111.tif 000012
【図５Ｂ】
2013115111.tif 000013
【図６】
2013115111.tif 000014
【図７Ａ】
2013115111.tif 000015
【図７Ｂ】
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【図７Ｃ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図８Ｆ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図１０】
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【図１１】
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【図１２】
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