(57)【要約】【課題】パワーアンプの歪補償精度の向上を図る。【解決手段】アッテネータ１５を介して入力したパワーアンプ１の出力信号であるフィードバック信号と疑似ランダムデータとを用いたＬＭＳアルゴリズムによって、パワーアンプ１への入力信号の遅延量を算出する。算出した遅延量に基づきパワーアンプ１への入力信号の遅延量を調整することで、パワーアンプ１への入力信号とフラクショナルディレイを含むフィードバック信号とのタイミングを一致させ、このタイミングが一致した遅延量調整後の入力信号を用いて、パワーアンプ１への入力信号の歪補償を行うことで、ＤＰＤ方式の歪補償精度の向上を図る。【選択図】          図１
2013115725.tif 000002
【特許請求の範囲】
【請求項１】
入力信号とパワーアンプからの非線形性歪を含んだフィードバック信号とのタイミングが一致するように、前記入力信号の遅延量を調整する遅延調整部を備え、
前記遅延調整部で遅延された後の前記入力信号に基づき前記入力信号の歪補償を行う歪補償器であって、
前記遅延調整部は、疑似ランダムデータと前記フィードバック信号とに基づき、ＬＭＳ（Least Mean Square）アルゴリズムを利用して前記入力信号の遅延量を算出することを特徴とする歪補償器。
【請求項２】
前記疑似ランダムデータを発生する疑似ランダムデータ発生器を備えることを特徴とする請求項１記載の歪補償器。
【請求項３】
前記遅延調整部は、フラクショナルディレイ（小数遅延）を含む、前記フィードバック信号の遅延量を算出することを特徴とする請求項１または請求項２記載の歪補償器。
【請求項４】
前記疑似ランダムデータはＰＮ系列であることを特徴とする請求項１から請求項３の何れか１項に記載の歪補償器。
【請求項５】
前記遅延調整部は、ＦＩＲフィルタを含んで構成されることを特徴とする請求項１から請求項４の何れか１項に記載の歪補償器。
【請求項６】
前記ＦＩＲフィルタは、他のＦＩＲフィルタと回路を兼用することを特徴とする請求項５記載の歪補償器。
【請求項７】
前記遅延調整部で遅延された後の前記入力信号と前記フィードバック信号とに基づき前記パワーアンプの非線形姓歪と逆の歪特性を算出する前置歪補償演算部と、
当該前置歪補償演算部で算出した逆歪特性を特定するデータを格納する記憶部と、
当該記憶部に格納されたデータと前記入力信号とから前記逆歪特性をもつ入力信号を生成し、生成した信号を、前記歪補償後の入力信号として前記パワーアンプに出力する演算部と、
を備えることを特徴とする請求項１から請求項６の何れか１項に記載の歪補償器。
【請求項８】
請求項１から請求項７の何れか１項に記載の歪補償器と、
前記パワーアンプと、
を備えることを特徴とするＤＰＤ（Digital Pre-distortion）システム。
【請求項９】
パワーアンプの歪みを補償するＤＰＤ（Digital Pre-distortion）システムの制御方法において、
疑似ランダムデータを用いたＬＭＳアルゴリズムによって、前記パワーアンプへの入力信号とフラクショナルディレイを含む前記パワーアンプからのフィードバック信号とのタイミングを一致させるように、前記入力信号の遅延量を調整し、遅延量を調整した後の前記入力信号に基づいて前記パワーアンプの歪を補償することを特徴とするＤＰＤシステムの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、歪補償器、歪みＤＰＤシステムおよびＤＰＤシステムの制御方法に関する。
【背景技術】
【０００２】
従来、パワーアンプの歪みを補償する方法として様々な方法が提案されており、例えばＤＰＤ（Digital Pre-distortion）方式を用いてパワーアンプの歪みを補償するＤＰＤシステムが提案されている。
図７は、ＤＰＤシステム２００の一例を示す構成図である。この図７を用いてＤＰＤ方式の歪み補償の動作原理を説明する。
【０００３】
図７において、１０１は入力信号が入力される入力端、１０２は歪み補償後の信号の出力端、１０３は乗算器、１０４はパワーアンプ（ＰＡ）、１０５はルックアップテ―ブル（ＬＵＴ：Lookup Table）、１０６は前置歪補償演算部、１０７はアッテネータ（ＡＴＴ）、１０８は遅延調整部である。
前置歪補償演算部１０６において、パワーアンプ１０４で生じる非線形性歪みとは逆の歪み特性を算出し、算出した逆歪特性のデータを、逆歪特性の記憶部としてのルックアップテーブル１０５に格納する。
【０００４】
ＤＰＤ方式は、ルックアップテーブル１０５に格納されたＬＵＴデータ（逆歪特性のデータ）と入力端１０１に入力される入力信号ｕ（ｎ）とを乗算器１０３にて乗算し、パワーアンプ１０４に入力される前に、逆歪特性をもつ入力信号ｕ（ｎ）′を生成し、これをパワーアンプ１０４に入力することで、パワーアンプ１０４の歪みを打ち消す方法である。
【０００５】
なお、図７のＤＰＤ方式は、入力信号ｕ（ｎ）として連続的に増加するランピング信号を用いてパワーアンプ１０４の逆歪特性を得る手法である。
ここで、図７中の各波形は、各部における出力信号の波形を表す。また、図７において、パワーアンプ１０４およびアッテネータ１０７においてアナログ信号処理を行い、乗算器１０３、ルックアップテーブル１０５、前置歪補償演算部１０６、および遅延調整部１０８においてデジタル信号処理を行う。
【０００６】
このようなＤＰＤシステムにおいて、良好なパワーアンプ１０４の歪補正を実施するには、精度の高いパワーアンプ１０４の逆歪特性を得ることが重要である。そのためには、入力信号ｕ（ｎ）とフィードバック信号（図７のアッテネータ１０７の出力信号）とのタイミングを一致させることが必要である。
従来、携帯電話の基地局などでは、ＤＳＰ（Digital Signal Processor）を用いて行列演算などの複雑な演算処理を行うことで、フィードバック信号の遅延量や逆歪補償データを算出している（例えば、非特許文献１を参照）。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】Dennis R.Morgan,Zhengxiang Ma,Jaehyeong Kim,Mishael G.Zierdt,and John Pastalan、"A Generalized Memory Polynomial Model for Digital Predistortion of RF Power Amplifiers"、IEEE TRANSACTIONS ON SIGNAL PROSESSING,VOL.54,NO.10, OCTOBER 2006
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、携帯端末などの移動体通信分野では低消費電力・省面積化が要求される。
このため、携帯端末の送信信号の歪み補償を行う場合、ＤＳＰなどの大規模演算回路をＲＦ−ＩＣ（Radio Frequency-Integrated Circuit）に内蔵することは困難である。
また、歪み補償対象のパワーアンプを備えたシステムに依存するフィードバック信号の遅延量をあらかじめ推定し、この遅延量に相当する遅延段を設けるような手法では、十分なＤＰＤ効果を得ることは難しい。
【０００９】
そこで、本発明は、上記した点を鑑みてなされたものであり、入力信号とフィードバック信号とのタイミングをより高精度に一致させることの可能な歪補償器、この歪補償器を用いたＤＰＤシステムおよびＤＰＤシステムの制御方法を提供することを目的としている。
【課題を解決するための手段】
【００１０】
本発明の請求項１にかかる歪補償器は、入力信号とパワーアンプからの非線形性歪を含んだフィードバック信号とのタイミングが一致するように、前記入力信号の遅延量を調整する遅延調整部を備え、前記遅延調整部で遅延された後の前記入力信号に基づき前記入力信号の歪補償を行う歪補償器であって、前記遅延調整部は、疑似ランダムデータと前記フィードバック信号とに基づき、ＬＭＳ（Least Mean Square）アルゴリズムを利用して前記入力信号の遅延量を算出することを特徴としている。
【００１１】
請求項２にかかる歪補償器は、請求項１記載の歪補償器において、前記疑似ランダムデータを発生する疑似ランダムデータ発生器を備えることを特徴としている。
請求項３にかかる歪補償器は、請求項１または請求項２記載の歪補償器において、前記遅延調整部は、フラクショナルディレイ（小数遅延）を含む、前記フィードバック信号の遅延量を算出することを特徴としている。
【００１２】
請求項４にかかる歪補償器は、請求項１から請求項３の何れか１項に記載の歪補償器において、前記疑似ランダムデータはＰＮ系列であることを特徴としている。
請求項５にかかる歪補償器は、請求項１から請求項４の何れか１項に記載の歪補償器において、前記遅延調整部は、ＦＩＲフィルタを含んで構成されることを特徴としている。
請求項６にかかる歪補償器は、請求項５記載の歪補償器において、前記ＦＩＲフィルタは、他のＦＩＲフィルタと回路を兼用することを特徴としている。
【００１３】
請求項７にかかる歪補償器は、請求項１から請求項６の何れか１項に記載の歪補償器において、前記遅延調整部で遅延された後の前記入力信号と前記フィードバック信号とに基づき前記パワーアンプの非線形姓歪と逆の歪特性を算出する前置歪補償演算部と、当該前置歪補償演算部で算出した逆歪特性を特定するデータを格納する記憶部と、当該記憶部に格納されたデータと前記入力信号とから前記逆歪特性をもつ入力信号を生成し、生成した信号を、前記歪補償後の入力信号として前記パワーアンプに出力する演算部と、を備えることを特徴としている。
【００１４】
また、本発明の請求項８にかかるＤＰＤシステムは、請求項１から請求項７の何れか１項に記載の歪補償器と、前記パワーアンプと、を備えることを特徴としている。
さらに、本発明の請求項９にかかるＤＰＤシステムの制御方法は、疑似ランダムデータを用いたＬＭＳアルゴリズムによって、前記パワーアンプへの入力信号とフラクショナルディレイを含む前記パワーアンプからのフィードバック信号とのタイミングを一致させるように、前記入力信号の遅延量を調整し、遅延量を調整した後の前記入力信号に基づいて前記パワーアンプの歪を補償することを特徴としている。
【発明の効果】
【００１５】
本発明によれば、疑似ランダムデータとパワーアンプの出力信号であるフィードバック信号とに基づき、ＬＭＳアルゴリズムを利用してパワーアンプへの入力信号の遅延量を算出し、これに応じて入力信号の遅延量を調整する構成としたため、入力信号の遅延量を、インテジャーディレイだけでなく、フラクショナルディレイも含めて調整することができる。そのため、入力信号とフィードバック信号との高精度な遅延調整を行うことができる。このように高精度に遅延調整を行うことのできる入力信号を用いてＤＰＤ方式による歪補償を行うことによって、歪補償精度をより向上させることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施形態におけるＤＰＤシステムの一例を示す構成図である。
【図２】疑似ランダムデータ発生器の一例を示す構成図である。
【図３】ＬＭＳアルゴリズムの概念を示す説明図である。
【図４】遅延調整部の一例を示す構成図である。
【図５】本発明の動作説明に供する説明図である。
【図６】（ａ）はフィルタ係数値の一例である。（ｂ）はＰＮ信号とフィルタ係数値との対応の一例である。
【図７】従来のＤＰＤシステムの一例を示す構成図である。
【発明を実施するための形態】
【００１７】
以下、図面を参照して本発明の実施の形態を説明する。
図１は、本発明の一実施形態を示す、ＤＰＤ（Digital Pre-distortion）システム１００の構成図である。
このＤＰＤシステム１００は、パワーアンプ１と、疑似ランダムデータを用いたＬＭＳ(Least Mean Square)アルゴリズムによる遅延調整機能を有する歪補償器１０とを備える。
【００１８】
歪補償器１０は、疑似ランダムデータ発生器（ＰＮ  Ｇｅｎ）１１と、乗算器１２と、ルックアップテーブル（ＬＵＴ）１３と、前置歪補償演算部１４と、アッテネータ（ＡＴＴ）１５と、遅延調整部（ＬＭＳ）１６とを、備える。
疑似ランダムデータ発生器１１は、パワーアンプ１による増幅対象の信号を入力するための入力端１８にスイッチ回路などにより選択的に接続される。なお、１９はパワーアンプ１による増幅信号の出力端である。
【００１９】
この歪補償器１０は、疑似ランダムデータを用いたＬＭＳアルゴリズムを用いて、歪補償器１０への入力信号（ｎ）に対して遅延調整を行い、入力信号ｕ（ｎ）とフラクショナルディレイを含むフィードバック信号（アッテネータ１５の出力信号）のタイミングとを一致させることで、ＤＰＤ方式の歪補償精度を向上させるようになっている。なお、フラクショナルディレイとは、整数倍遅延で補正することのできない余り分である小数遅延のことをいう。
【００２０】
以下、本発明を詳細に説明する。
図２は、疑似ランダムデータ発生器１１の一例を示す構成図である。
ここで、疑似ランダムデータ発生器１１は前述のように、選択的にＤＰＤシステム１００の入力端１８に接続される。具体的には、歪補償器１０を構成する遅延調整部（ＬＭＳ）１６の調整を行う際に、疑似ランダムデータ発生器１１を入力端１８に接続し、この疑似ランダムデータ発生器１１で発生された疑似ランダムデータを用いて、遅延調整部１６の調整を行う。
【００２１】
前記疑似ランダムデータは、小規模回路で実現できるＰＮ（Pseud random Noise：疑似ランダム雑音）生成多項式を用いて発生させることが可能である。ＰＮ系列のうち、例えばＰＮ９段の信号を発生する回路は、図２に示すように、９つの遅延素子からなるシフトレジスタと１つのＸＯＲ演算器とで構成される。具体的には、１段目の遅延素子の出力と６段目の遅延素子の出力とがＸＯＲ演算器に入力され、これらのＸＯＲ演算結果が２段目の遅延素子に出力されるとともに、疑似ランダムデータとして出力される。この疑似ランダムデータ発生器１１の生成多項式ＰＮ９（Ｘ）は、ＰＮ９（Ｘ）＝Ｘ9＋Ｘ5＋１で表される。
【００２２】
疑似ランダムデータ発生器１１で発生される信号は、「２」の９乗ビット毎に繰り返される信号となるが、疑似的にランダムデータとして扱うことができる。
図３は、ＬＭＳ(Least Mean Square)アルゴリズムの概念を示す図である。遅延調整部１６ではこのＬＭＳアルゴリズムを用いて遅延調整を行う。
ＬＭＳアルゴリズムは図３で示すように、未知のシステム（Unknown System）２１の出力（ｄ（ｎ）：希望信号）とＦＩＲ（Finite Impulse Response：有限インパルス応答）フィルタで構成されるシステム（Estimation System）２２の出力（ｙ（ｎ）：フィルタ出力信号）との誤差成分（ｅ（ｎ）：エラー信号）を加算器２３で演算し、この加算器２３で演算した誤差成分ｅ（ｎ）を、ＦＩＲフィルタのフィルタ係数にフィードバックさせる。これによって、誤差成分ｅ（ｎ）が「０」に収束することで、未知のシステム２１を同定することができるアルゴリズムである。
【００２３】
ここで、ＬＭＳアルゴリズムの等式は下記（１）式で表すことができる。
ｗ（ｎ）＝ｗ（ｎ−１）＋μｅ（ｎ）ｕH（ｎ）
ｅ（ｎ）＝ｄ（ｎ）−ｙ（ｎ）
ｙ（ｎ）＝ｗ（ｎ−１）ｕ（ｎ）                    ……（１）
なお、式（１）において、ｗ（ｎ）：フィルタ係数、ｅ（ｎ）：エラー信号、ｄ（ｎ）：希望信号、ｙ（ｎ）：フィルタ出力信号、ｕ（ｎ）：入力信号、μ：ステップサイズ、Ｈ：複素共役である。
【００２４】
図４は、遅延調整部１６の一例を示す構成図であり、前記ＬＭＳアルゴリズムをデジタル回路で構成した場合の構成図である。図４では、説明を簡易にするために３つのフィルタ係数を有する回路で構成した場合を表しているが、任意数のフィルタ係数を有する回路で構成した場合も同様である。
遅延調整部（ＬＭＳ）１６は、図４に示すように、ＦＩＲフィルタ３０ａと、当該ＦＩＲフィルタ３０ａのフィルタ係数ｈ０〜ｈ２を設定するフィルタ係数設定回路３０ｂとを備えている。
【００２５】
ＦＩＲフィルタ３０ａは、入力信号（ｕ（ｎ）：Input Signal）を遅延させる２つの遅延素子３１と３つの乗算器３２と加算器（３ｔｏ１加算器）３３とを備える。３つの乗算器３２は、入力信号ｕ（ｎ）とフィルタ係数ｈ０、１つの遅延素子３１により１回遅延された入力信号ｕ（ｎ）とフィルタ係数ｈ１、２つの遅延素子３１により２回遅延された入力信号ｕ（ｎ）とフィルタ係数ｈ２、のそれぞれについて乗算する。
【００２６】
加算器３３は、これら各乗算器３２での乗算結果を加算する。この加算器３３の加算結果が、ＦＩＲフィルタ出力（ｙ（ｎ）：LMS Output）、すなわち遅延調整部１６の出力となる。
フィルタ係数設定回路３０ｂは、減算器３４と、ステップサイズ調整用増幅器３５と、３つの乗算器３６と、３つの加算器（２ｔｏ１加算器）３７と、３つの遅延器３８と、３つの複素共役演算器３９とを備える。
【００２７】
減算器３４は、ＦＩＲフィルタ出力（ｙ（ｎ）：LMS Output）と希望信号（ｄ（ｎ）：Ref Signal）との誤差成分（ｅ（ｎ）：Error Signal）を演算する。ステップサイズ調整用増幅器３５は、減算器３４で演算された誤差成分ｅ（ｎ）を、あるステップサイズ（μ：Step Size）で増幅する。
複素共役演算器３９はそれぞれ、入力信号ｕ（ｎ）、ＦＩＲフィルタ３０ａで遅延処理が行われた１回遅延処理後の入力信号ｕ（ｎ）および２回遅延処理後の入力信号ｕ（ｎ）の複素共役となる信号を演算し、乗算器３６はそれぞれ、ステップサイズ調整用増幅器３５で増幅した誤差成分ｅ（ｎ）と複素共役演算器３９で演算した入力信号ｕ（ｎ）の複素共役となる信号とを乗算する。
【００２８】
加算器３７はそれぞれ乗算器３６の出力信号とこの出力信号を遅延器３８で遅延した信号とを加算し、加算結果を遅延器３８に出力する。遅延器３８の出力がそれぞれフィルタ係数ｈ０〜ｈ２となる。
このような構成とすることによって、遅延調整部１６は、誤差成分ｅ（ｎ）をフィルタ係数ｈ０〜ｈ２にフィードバックさせることによって、誤差成分ｅ（ｎ）が「０」となるように動作する。
【００２９】
なお、アッテネータ１５は、パワーアンプ１の出力信号を入力し、当該信号を、パワーアンプ１で増幅される前の信号レベルと等しくなるように減衰する
また、図１のＤＰＤシステム１００において、パワーアンプ１、乗算器１２、ルックアップテーブル１３、前置歪補償演算部１４は、上記図７に示す従来のＤＰＤシステム２００の対応する各部と同一の機能構成を有する。
【００３０】
ここで、図４の遅延調整部１６を構成するデジタル回路は、ＤＳＰなどの大規模演算回路を必要とすることはない。したがって、例えばＤＰＤシステム１００を携帯端末に適用する場合でも十分実現可能な回路面積となる。
また、ＤＰＤシステム１００を携帯電話に適用した場合、一般的に送信部のチャネルフィルタ等で使用されるデジタルフィルタがＦＩＲ型の場合には、遅延調整部１６を構成するＦＩＲフィルタ３０ａと、携帯電話のチャネルフィルタとは、ＦＩＲ部の回路を兼用できる。したがって、省面積化に有効である。
【００３１】
次に、ＤＰＤシステム１００による、疑似ランダムデータを用いたＬＭＳアルゴリズムによる遅延調整法を説明する。
遅延調整を行う場合には、図５に示すように、疑似ランダムデータ発生器１１を入力端１８に接続する。また、疑似ランダムデータ発生器１１で生成した疑似ランダムデータを、乗算器１２を介さずに入力として用いる。
【００３２】
例えば、図示しないスイッチ回路などを設けることによって、入力端１８に入力される信号を、乗算器１２を介してパワーアンプ１に供給する経路と、乗算器１２を介さずに直接パワーアンプ１に供給する経路とで切り替え可能に構成し、この図示しないスイッチ回路を操作することにより、疑似ランダムデータを直接パワーアンプ１に供給する経路を形成する。
【００３３】
このとき、ルックアップテーブル１３および前置歪補償演算部１４は動作させない。例えば、これらルックアップテーブル１３および前置歪補償演算部１４への信号入力側に、図示しないスイッチ回路などを設けておき、このスイッチ回路を操作することにより、これらルックアップテーブル１３および前置歪補償演算部１４を動作させるか否かを切り替えるようにすればよい。前記経路の切り替えのためのスイッチ回路やルックアップテーブル１３および前置歪補償演算部１４を動作させるか否かを切り替えるためのスイッチ回路は、例えば図示しない制御装置により制御するようにすればよい。
【００３４】
これによって、図５に示すように、疑似ランダムデータ発生器１１からの疑似ランダムデータがパワーアンプ１に直接供給され、パワーアンプ１の出力がアッテネータ１５を介してフィードバック信号として遅延調整部１６に入力されるとともに、疑似ランダムデータが遅延調整部１６に入力される回路が形成される。
このような回路が形成された状態で、遅延調整部１６において、疑似ランダムデータを入力信号ｕ（ｎ）、フィードバック信号（すなわちアッテネータ１５の出力信号）をリファレンス信号ｄ（ｎ）としてＬＭＳアルゴリズムを用いて、遅延調整を行う。
【００３５】
図６は、遅延調整部１６のフィルタ係数がｈ０〜ｈ１９であり、フィードバックディレイ、すなわち図５において遅延調整部１６に入力される入力信号ＩＮとアッテネータ１５の出力信号であるリファレンス信号ＲＥＦとのずれが「９.６cycles」分であった場合の、フィルタ係数を示す図（図６（ａ））および入力信号とフィルタ係数値との関係を示す図（図６（ｂ））の一例である。
【００３６】
例えば、フィードバックディレイが「９.６cycles」分であった場合、図６（ｂ）のように入力信号ＩＮ（ｕ（ｎ））として疑似ランダムデータ（ＰＮ信号）が遅延調整部（ＬＭＳ）１６に入力されると、時間の経過と共に遅延調整部（ＬＭＳ）１６のフィルタ係数値が変化する。
そして、入力信号ＩＮに「９.６cycles」分の遅延が付加されて、遅延調整部（ＬＭＳ）１６からＬＭＳ出力として出力される。
【００３７】
つまり、入力信号ＩＮにフィードバックディレイ相当の「９.６cycles」分の遅延が加算されこれがＬＭＳ出力となるため、ＬＭＳ出力とリファレンス信号であるフィードバック信号とのタイミングが一致する。
図６（ａ）は、例えば、フィルタ係数ｈ９のフィルタ係数値が「０.４」、h１０が「０.６」となることで、「９.６cycles」分のディレイを表している。この時、フィルタ係数ｈ９、ｈ１０以外のその他のフィルタ係数のフィルタ係数値は全て「０」である。ナイキスト周波数までの全周波数帯成分を持つ疑似ランダムデータを用いることで、遅延調整部（ＬＭＳ）１６のフィルタ係数が拡散せず、図６（ａ）に示すように、フィードバックディレイがフィルタ係数によって表現される。
【００３８】
このように、フィルタ係数ｈ９が「０.４」、ｈ１０が「０.６」となることで、例えば、「０→１０→２０→…」と変化するようなランピング信号を入力信号ｕ（ｎ）とした場合、遅延調整部（ＬＭＳ）１６の出力は「０→０→０→０→０→０→０→０→０→０→４→１４→２４→…」と変化し、「０．６」のフラクショナルディレイ分も含めて遅延調整することができる。
【００３９】
ＤＰＤシステム１００でパワーアンプ１の逆歪特性を得るためには、前述のように、疑似ランダムデータを用いて遅延調整部（ＬＭＳ）１６でフィードバックディレイを算出し、フィードバックディレイを表す遅延調整部（ＬＭＳ）１６のフィルタ係数値を固定した上で、前述のようなランピング信号を入力する。前記フィルタ係数の固定は、例えば、加算器３７の信号入力側に図示しないスイッチ回路などを設けておき、このスイッチ回路を操作することにより、加算器３７に乗算器３６からのデータではなく、「０」を含む決定された値のデータを入力することなどによって行ってもよいし、フィルタ係数値を記憶した記憶部からそのデータを入力することによって行ってもよい。
【００４０】
つまり、図１に示すように、図示しないスイッチ等により、疑似ランダムデータ発生器１１と乗算器１２との接続を解除し、入力信号ｕ（ｎ）が乗算器１２を介してパワーアンプ１に入力されるように、入力端１８を乗算器１２に接続する。さらに、入力端１８をルックアップテーブル１３に接続し、ルックアップテーブル１３と前置歪補償演算部１４とを動作させる。
【００４１】
この状態で、入力端１８に、パワーアンプ１による増幅対象のランピング信号を入力することで、遅延調整部（ＬＭＳ）１６に入力されるランピング信号に対して遅延調整部（ＬＭＳ）１６で遅延が付加される。この遅延が付加されたランピング信号は、アッテネータ１５によってパワーアンプ１で増幅される前の信号レベルと等しくなるように減衰された、パワーアンプ１の出力信号であるフィードバック信号とタイミングが一致する。そして、パワーアンプ１で生じる非線形性歪みとは逆の歪み特性を、前置歪補償演算部１４で算出し、その逆歪特性のデータをルックアップテーブル（ＬＵＴ）１３に格納する。
【００４２】
このルックアップテーブル（ＬＵＴ）１３に格納されたＬＵＴデータと、入力信号、すなわちパワーアンプ１による増幅対象のランピング信号とを乗算器１２にて乗算した後、パワーアンプ１に供給する。これにより、増幅対象のランピング信号が、パワーアンプ１に入力される前に逆歪特性をもつ信号を生成することでパワーアンプ１の歪みを打ち消すことができる。
【００４３】
以上のように、本実施形態では、疑似ランダムデータを用いたＬＭＳアルゴリズムによって、携帯端末など低消費電力・省面積化が要求されるアプリケーションにおいても実現可能な演算処理で、入力信号とフィードバック信号との高精度な遅延調整を実現することができる。
したがって、この遅延調整手法を用いることで、フィードバック信号の遅延量をインテジャーディレイだけでなく、フラクショナルディレイも含めて調整することができる。その結果、ＤＰＤ方式を用いたＤＰＤシステム１００における歪補償精度を向上させることができる。
【００４４】
仮に、デジタル回路のサンプリングレートが遅い場合、インテジャーディレイのみの調整では、ＤＰＤ方式により十分な歪補償効果が得られないことが考えられ、フラクショナルディレイを含めて調整できることが重要である。
本実施形態では、ナイキスト周波数までの全周波数帯成分を持つランダム信号を遅延調整時の入力として用いることによって、本ＤＰＤシステム１００においてパワーアンプ１の逆歪特性を得るために用いるランピング信号の遅延をより高精度に調整することができる。すなわち歪補償精度を向上させることができる。
【００４５】
なお、上記実施形態においては、疑似ランダムデータ発生器１１をスイッチ回路などにより選択的に入力端１８に接続する構成としたが、これに限るものではない。
前述のように疑似ランダムデータ発生器１１は、遅延調整部１６のＦＩＲフィルタ３０ａのフィルタ係数を調整するために用いるものであり、調整後フィルタ係数は固定しているため、疑似ランダムデータ発生器１１は、フィルタ係数を調整するとき以外は必要としない。
【００４６】
したがって、歪補償器１０として疑似ランダムデータ発生器１１を必ずしも備えている必要はなく、例えば、ＦＩＲフィルタ３０ａのフィルタ係数の調整を行うときに疑似ランダムデータ発生器１１を入力端１８に接続するようにしてもよい。
また、遅延調整部１６では、フィルタ係数調整後、フィルタ係数を固定しているため、ランピング信号を入力信号ｕ（ｎ）として使用する通常状態では、ＦＩＲフィルタ３０ａのみを備えていればよく、フィルタ係数設定回路３０ｂを必ずしも備えている必要はない。
【００４７】
したがって、遅延調整部１６を構成するフィルタ係数設定回路３０ｂについても、歪補償器１０として必ずしも備えている必要はなく、ＦＩＲフィルタ３０ａのフィルタ係数の調整を行うときにフィルタ係数設定回路３０ｂを接続する構成としてもよい。
【符号の説明】
【００４８】
１  パワーアンプ
１０  歪補償器
１１  疑似ランダムデータ発生器（ＰＮ  Ｇｅｎ）
１２  乗算器
１３  ルックアップテーブル（ＬＵＴ）
１４  前置歪補償演算部
１５  アッテネータ
１６  遅延調整部（ＬＭＳ）
３０ａ  ＦＩＲフィルタ
３０ｂ  フィルタ係数設定回路
３１  遅延器
３２  乗算器
３３  加算器
３４  乗算器
３５  ステップサイズ調整用増幅器
３６  乗算器
３７  加算器
３８  遅延器
３９  複素共役演算器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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