(57)【要約】【課題】  書き込み動作及び消去動作の両方の特性向上を図る。【解決手段】  実施形態による不揮発性半導体記憶装置は、半導体基板１１と、半導体基板上に形成されたゲート絶縁膜１２と、ゲート絶縁膜上に形成され、１３族元素であるＰ型不純物を含有するポリシリコンからなり、下部膜１３ａと下部膜上に積層された上部膜１３ｂとを有するフローティングゲート電極１３と、フローティングゲート電極上に形成された電極間絶縁膜１６と、電極間絶縁膜上に形成されたコントロールゲート電極１７と、を具備し、上部膜におけるＰ型不純物の濃度又は活性化濃度は、下部膜におけるＰ型不純物の濃度又は活性化濃度より高い。【選択図】図２
2013115329.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、１３族元素であるＰ型不純物を含有するポリシリコンからなり、下部膜と前記下部膜上に積層された上部膜とを有するフローティングゲート電極と、
前記フローティングゲート電極上に形成された電極間絶縁膜と、
前記電極間絶縁膜上に形成されたコントロールゲート電極と、
を具備し、
前記フローティングゲート電極は、前記Ｐ型不純物の拡散抑制物質及び活性化促進物質の少なくとも一方を含み、
前記拡散抑制物質は、カーボン、窒素及びフッ素の中から選択された少なくとも１つの元素を含み、
前記活性化促進物質は、ゲルマニウムを含み、
前記拡散抑制物質は、前記上部膜及び前記下部膜の少なくとも一方に分布し、
前記活性化促進物質は、前記上部膜内における前記フローティングゲート電極と前記コントロールゲート電極との界面に囲まれる領域に分布し、
前記上部膜における前記Ｐ型不純物の濃度又は活性化濃度は、前記下部膜における前記Ｐ型不純物の濃度又は活性化濃度より２倍以上高い、不揮発性半導体記憶装置。
【請求項２】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、１３族元素であるＰ型不純物を含有するポリシリコンからなり、下部膜と前記下部膜上に積層された上部膜とを有するフローティングゲート電極と、
前記フローティングゲート電極上に形成された電極間絶縁膜と、
前記電極間絶縁膜上に形成されたコントロールゲート電極と、
を具備し、
前記上部膜における前記Ｐ型不純物の濃度又は活性化濃度は、前記下部膜における前記Ｐ型不純物の濃度又は活性化濃度より高い、不揮発性半導体記憶装置。
【請求項３】
前記フローティングゲート電極は、前記Ｐ型不純物の拡散抑制物質及び活性化促進物質の少なくとも一方を含み、
前記拡散抑制物質は、カーボン、窒素及びフッ素の中から選択された少なくとも１つの元素を含み、
前記活性化促進物質は、ゲルマニウムを含む、請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記拡散抑制物質は、前記上部膜及び前記下部膜の少なくとも一方に分布している、請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記活性化促進物質は、前記上部膜内における前記フローティングゲート電極と前記コントロールゲート電極との界面に囲まれる領域に分布している、請求項３又は４に記載の不揮発性半導体記憶装置。
【請求項６】
前記上部膜における前記Ｐ型不純物の前記濃度又は前記活性化濃度は、前記下部膜における前記Ｐ型不純物の前記濃度又は前記活性化濃度より２倍以上高い、請求項２乃至５のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項７】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、１３族元素であるＰ型不純物を含有するポリシリコンからなり、かつ、下部膜と前記下部膜上に積層された上部膜とを有するフローティングゲート電極を形成する工程と、
前記フローティングゲート電極上に電極間絶縁膜を形成する工程と、
前記電極間絶縁膜上にコントロールゲート電極を形成する工程と、
を具備し、
前記上部膜における前記Ｐ型不純物の濃度又は活性化濃度は、前記下部膜における前記Ｐ型不純物の濃度又は活性化濃度より高い、不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、Ｐ型ポリシリコンからなるフローティングゲート電極を有する不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、不揮発性半導体記憶装置のＰ型ポリシリコンからなるフローティングゲート（以下、ＦＧと称す）電極を作る場合、イオン注入又はプラズマドーピングにより、ボロンなどのＰ型不純物が注入される。この場合、Ｐ型不純物がＦＧ膜の浅い部分に注入されたとしても、後の熱工程を経ることによってＰ型不純物が拡散し、ＦＧ膜内のＰ型不純物濃度分布が一様になる。
【０００３】
このように作られたＦＧセルの動作は、次のような問題が生じる。Ｐ型不純物が比較的低濃度の場合、書き込み動作時にＦＧ上部が空乏化し、書き込み動作が悪化することが懸念される。逆に、Ｐ型不純物が比較的高濃度の場合、消去動作時に消去に必要な電子がＦＧ下部に供給されず、消去できなくなることが懸念される。このように、ＦＧ中でボロンなどのＰ型不純物が一様に分布する従来の方法では、書き込み動作と消去動作が両立しない問題があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−４０７５２号公報
【特許文献２】特開平７−１１５１４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
書き込み動作及び消去動作の両方の特性を向上することが可能な不揮発性半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
実施形態による不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、１３族元素であるＰ型不純物を含有するポリシリコンからなり、下部膜と前記下部膜上に積層された上部膜とを有するフローティングゲート電極と、前記フローティングゲート電極上に形成された電極間絶縁膜と、前記電極間絶縁膜上に形成されたコントロールゲート電極と、を具備し、前記上部膜における前記Ｐ型不純物の濃度又は活性化濃度は、前記下部膜における前記Ｐ型不純物の濃度又は活性化濃度より高い。
【図面の簡単な説明】
【０００７】
【図１】実施形態に係る不揮発性半導体記憶装置のフローティングゲート構造を説明するための図。
【図２】第１の実施形態に係る不揮発性半導体記憶装置のメモリセル構造を説明するための図であって、図２（ａ）はメモリセルのビット線方向を示す断面図、図２（ｂ）はメモリセルのワード線方向を示す断面図、図２（ｃ）はＦＧ構造の深さ方向に対するＰ型不純物濃度プロファイル。
【図３】第１の実施形態に係る不揮発性半導体記憶装置のメモリセルの製造工程を示す断面図であって、図３（ａ）はメモリセルのビット線方向を示す断面図、図３（ｂ）はメモリセルのワード線方向を示す断面図。
【図４】図３に続く、第１の実施形態に係る不揮発性半導体記憶装置のメモリセルの製造工程を示す断面図であって、図４（ａ）はメモリセルのビット線方向を示す断面図、図４（ｂ）はメモリセルのワード線方向を示す断面図。
【図５】図４に続く、第１の実施形態に係る不揮発性半導体記憶装置のメモリセルの製造工程を示す断面図であって、図５（ａ）はメモリセルのビット線方向を示す断面図、図５（ｂ）はメモリセルのワード線方向を示す断面図。
【図６】図５に続く、第１の実施形態に係る不揮発性半導体記憶装置のメモリセルの製造工程を示す断面図であって、図６（ａ）はメモリセルのビット線方向を示す断面図、図６（ｂ）はメモリセルのワード線方向を示す断面図。
【図７】第２の実施形態に係る不揮発性半導体記憶装置のメモリセル構造（Ａタイプ）を説明するための図であって、図７（ａ）はメモリセルのビット線方向を示す断面図、図７（ｂ）はメモリセルのワード線方向を示す断面図、図７（ｃ）はＦＧ構造の深さ方向に対するＰ型不純物濃度プロファイル。
【図８】第２の実施形態に係る不揮発性半導体記憶装置のメモリセル構造（Ｂタイプ）を説明するための図であって、図８（ａ）はメモリセルのビット線方向を示す断面図、図８（ｂ）はメモリセルのワード線方向を示す断面図、図８（ｃ）はＦＧ構造の深さ方向に対するＰ型不純物濃度プロファイル。
【図９】第２の実施形態に係る不揮発性半導体記憶装置のメモリセル（Ａタイプ）の製造工程を示す断面図であって、図９（ａ）はメモリセルのビット線方向を示す断面図、図９（ｂ）はメモリセルのワード線方向を示す断面図。
【図１０】第２の実施形態に係る不揮発性半導体記憶装置のメモリセル（Ｂタイプ）の製造工程を示す断面図であって、図１０（ａ）はメモリセルのビット線方向を示す断面図、図１０（ｂ）はメモリセルのワード線方向を示す断面図。
【図１１】第３の実施形態に係る不揮発性半導体記憶装置のメモリセル構造を説明するための図であって、図１１（ａ）はメモリセルのビット線方向を示す断面図、図１１（ｂ）はメモリセルのワード線方向を示す断面図、図１１（ｃ）はＦＧ構造の深さ方向に対するＰ型不純物濃度プロファイル。
【図１２】第３の実施形態に係る不揮発性半導体記憶装置のメモリセルの製造工程を示す断面図であって、図１２（ａ）はメモリセルのビット線方向を示す断面図、図１２（ｂ）はメモリセルのワード線方向を示す断面図。
【図１３】第４の実施形態に係る不揮発性半導体記憶装置のメモリセル構造（Ａタイプ）を説明するための図であって、図１３（ａ）はメモリセルのビット線方向を示す断面図、図１３（ｂ）はメモリセルのワード線方向を示す断面図、図１３（ｃ）はＦＧ構造の深さ方向に対するＰ型不純物濃度プロファイル。
【図１４】第４の実施形態に係る不揮発性半導体記憶装置のメモリセル構造（Ｂタイプ）を説明するための図であって、図１４（ａ）はメモリセルのビット線方向を示す断面図、図１４（ｂ）はメモリセルのワード線方向を示す断面図、図１４（ｃ）はＦＧ構造の深さ方向に対するＰ型不純物濃度プロファイル。
【図１５】第５の実施形態に係る不揮発性半導体記憶装置のメモリセル構造を説明するための図であって、図１５（ａ）はメモリセルのビット線方向を示す断面図、図１５（ｂ）はメモリセルのワード線方向を示す断面図、図１５（ｃ）はＦＧ構造の深さ方向に対するＰ型不純物濃度プロファイル。
【図１６】第５の実施形態に係る不揮発性半導体記憶装置のメモリセルの製造工程を示す断面図であって、図１６（ａ）はメモリセルのビット線方向を示す断面図、図１６（ｂ）はメモリセルのワード線方向を示す断面図。
【図１７】図１６に続く、第５の実施形態に係る不揮発性半導体記憶装置のメモリセルの製造工程を示す断面図であって、図１７（ａ）はメモリセルのビット線方向を示す断面図、図１７（ｂ）はメモリセルのワード線方向を示す断面図。
【図１８】参考例に関するフローティングゲート電極のＰ型不純物の活性化濃度を説明するための図であって、図１８（ａ）はメモリセルのビット線方向を示す断面図、図１８（ｂ）はＦＧ構造の深さ方向に対するＰ型不純物濃度及び活性化濃度プロファイル。
【図１９】各実施形態に関するフローティングゲート電極のＰ型不純物の活性化濃度を説明するための図であって、図１９（ａ）はメモリセルのビット線方向を示す断面図、図１９（ｂ）はＦＧ構造の深さ方向に対するＰ型不純物濃度及び活性化濃度プロファイル。
【発明を実施するための形態】
【０００８】
［１］概要
図１を用いて、本実施形態に係る不揮発性半導体記憶装置のフローティングゲート（ＦＧ）電極について説明する。尚、本実施形態では、不揮発性半導体記憶装置として、フローティングゲート電極に電荷を蓄積することによってデータを記録する、ＮＡＮＤ型フラッシュメモリを例に挙げる。
【０００９】
本実施形態では、フローティングゲート電極は、１３族元素であるＰ型不純物（例えば、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）など）を含有するポリシリコンからなり、Ｐ型不純物の拡散抑制物質及び活性化促進物質の少なくとも一方を含んでいる。ここで、拡散抑制物質は、カーボン（Ｃ）、窒素（Ｎ）及びフッ素（Ｆ）の中から選択された少なくとも１つの元素を含み、活性化促進物質は、ゲルマニウム（Ｇｅ）を含んでいる。これにより、フローティングゲート電極の上部におけるＰ型不純物濃度が、フローティングゲート電極の下部におけるＰ型不純物濃度より高くなる濃度分布を実現することができるため、書き込み動作及び消去動作の両方の特性を向上することができる。
【００１０】
具体的には、図１に示すように、後に詳説する第１乃至第５の実施形態のＦＧ構造が挙げられる。第１の実施形態では、ＦＧ構造の上部層に、活性化促進物質であるゲルマニウムを含んだＳｉＧｅ（シリコンゲルマニウム）層を用いている。第２の実施形態では、ＦＧ構造の上部層に、拡散抑制物質であるカーボンを含有した層（以下、カーボン含有層と称す）を用いている。第３の実施形態では、ＦＧ構造の下部層に、カーボン含有層を用いている。第４の実施形態では、ＦＧ構造の上部層及び下部層の両方に、カーボン含有層を用いている。第５の実施形態では、ＦＧ構造の中部層に、カーボン含有層を用いている。
【００１１】
第２乃至第５の実施形態において、ＦＧ構造の上部層及び中部層は、ＳｉＧｅ層及びポリシリコン層のいずれを用いてもよい。また、第２及び第４の実施形態のように、ＦＧ構造の上部層にカーボン含有層を用いるときは、上部層にカーボン濃度のピークを有し、そのカーボン濃度が垂直方向のみの１次元の濃度勾配を有する（カーボン濃度が上部層の上面のみ高くなる）場合（Ａタイプ）と、上部層にカーボン濃度のピークを有し、そのカーボン濃度が垂直方向及び水平方向の２次元の濃度勾配を有する（カーボン濃度が上部層の上面だけでなく側面も高くなる）場合（Ｂタイプ）とがある。
【００１２】
このような第１乃至第５の実施形態について、以下に図面を参照して詳述する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１３】
［２］第１の実施形態
第１の実施形態は、ＮＡＮＤ型フラッシュメモリセルのＰ型ポリシリコンのフローティングゲート電極の上部膜としてＳｉＧｅ膜を用いることで、フローティングゲート電極におけるコントロールゲート（ＣＧ）電極に接して囲まれている領域がＳｉＧｅ膜からなる構造になっている。
【００１４】
［２−１］構造
図２（ａ）乃至（ｃ）を用いて、第１の実施形態に係る不揮発性半導体記憶装置のメモリセル構造について説明する。ここで、図２（ａ）は、メモリセルのビット線方向のＡＡ断面を示し、図２（ｂ）は、メモリセルのワード線方向のＧＣ断面を示し、図２（ｃ）は、ＦＧ構造の深さ方向に対するＰ型不純物（ボロン）濃度プロファイルを示す。
【００１５】
図２（ａ）及び（ｂ）に示すように、半導体基板１１上にトンネル絶縁膜１２が形成され、このトンネル絶縁膜１２上にフローティングゲート電極１３が形成され、このフローティングゲート電極１３上にコントロールゲート電極１７がＩＰＤ膜（電極間絶縁膜）１６を介して形成されている。
【００１６】
フローティングゲート電極１３は、Ｐ型不純物（例えばボロン）がドープされており、ＦＧ下部膜１３ａ上にＦＧ上部膜１３ｂが積層された２層構造を有している。ＦＧ下部膜１３ａは、ポリシリコン膜からなり、ＦＧ上部膜１３ｂは、ＳｉＧｅ膜からなる。従って、フローティングゲート電極１３におけるコントロールゲート電極１７に接して囲まれている領域は、ＳｉＧｅ膜で構成される。
【００１７】
図２（ｃ）に示すように、フローティングゲート電極１３中のボロン濃度は、ＦＧ上部膜１３ｂがＦＧ下部膜１３ａよりも高くなっている。具体的には、ＦＧ上部膜１３ｂの最上面近傍（ＦＧ上部膜１３ｂにおけるＩＰＤ膜１６に接する面）のボロン濃度が最も高く、ＦＧ上部膜１３ｂの最上面から最下面（ＦＧ上部膜１３ｂにおけるＦＧ下部膜１３ａに接する面）に向かって徐々にボロン濃度が低くなり、ＦＧ上部膜１３ｂとＦＧ下部膜１３ａとの境界でボロン濃度は大幅に低くなり、ＦＧ下部膜１３ａ内のボロン濃度はＦＧ下部膜１３ａの最上面（ＦＧ下部膜１３ａにおけるＦＧ上部膜１３ｂに接する面）から最下面（ＦＧ下部膜１３ａにおけるトンネル絶縁膜１２に接する面）に向かって徐々に低くなっている。例えば、ＦＧ上部膜１３ｂのボロンピーク濃度は、ＦＧ上部膜１３ｂの最下面又はＦＧ下部膜１３ａ内のボロン濃度の２倍以上高くなっている。
【００１８】
このようなフローティングゲート電極１３のボロン濃度分布は、ＦＧ上部膜１３ｂをＳｉＧｅ膜で形成することで実現される。つまり、ＦＧ上部膜１３ｂ中のゲルマニウムは、Ｐ型不純物であるボロンの活性化を促進する物質であるので、ＳｉＧｅ膜にドープされたボロンの活性化濃度を上げることが可能である。このため、ゲルマニウムを含有するＦＧ上部膜１３ｂは、ゲルマニウムを含有しないＦＧ下部膜１３ａに比べて、ボロンの活性化濃度を高く保つことが可能となる。
【００１９】
尚、本実施形態では、図２（ａ）及び（ｂ）に示すように、ＦＧ上部膜１３ｂの膜厚は、ＦＧ下部膜１３ａの膜厚よりも厚い方が望ましい。これは、フローティングゲート電極１３の制御性を上げるためであり、世代が進むにつれて、コントロールゲート電極１７の落とし込みが、フローティングゲート電極１３の下部付近まで必要とされているためである。
【００２０】
また、本実施形態では、図２（ａ）及び（ｂ）に示すように、ＦＧ下部膜１３ａの上面の高さは、素子分離絶縁膜１５の上面の高さと一致しているが、これに限定されない。例えば、ＦＧ下部膜１３ａの上面の高さは、素子分離絶縁膜１５の上面の高さより高くてもよいし、低くてもよい。
【００２１】
［２−２］製造方法
図３（ａ）及び（ｂ）から図６（ａ）及び（ｂ）を用いて、第１の実施形態に係る不揮発性半導体記憶装置のメモリセルの製造方法について説明する。ここで、各図（ａ）は、メモリセルのビット線方向のＡＡ断面を示し、各図（ｂ）は、メモリセルのワード線方向のＧＣ断面を示す。
【００２２】
まず、図３（ａ）及び（ｂ）に示すように、半導体基板（例えばシリコン基板）１１上にトンネル絶縁膜（例えばシリコン酸化膜）１２が形成され、このトンネル絶縁膜１２上にＦＧ膜（フローティングゲート電極）１３が堆積される。このＦＧ膜１３は、ＦＧ下部膜１３ａ上にＦＧ上部膜１３ｂが積層された２層構造を有している。ＦＧ下部膜１３ａは、ポリシリコン膜からなり、ＦＧ上部膜１３ｂは、ＳｉＧｅ膜からなる。ここで、ＦＧ下部膜１３ａは、後の図５（ａ）及び（ｂ）で説明する素子分離絶縁膜１５の所望のエッチバック高さになるような膜厚で堆積される。その後、ＦＧ上部膜１３ｂに対して、Ｐ型不純物としてボロンがドープされる。
【００２３】
次に、図４（ａ）及び（ｂ）に示すように、ＡＡ断面において、ＲＩＥ（Reactive Ion Etching）により、ＦＧ膜１３、トンネル絶縁膜１２及び半導体基板１１がエッチングされ、半導体基板１１内にＳＴＩ（Shallow Trench Isolation）溝１４が形成される。その後、ＳＴＩ溝１４内に素子分離絶縁膜１５が埋め込まれる。
【００２４】
次に、図５（ａ）及び（ｂ）に示すように、例えば素子分離絶縁膜１５の上面がＦＧ下部膜１３ａの上面まで下がるように、素子分離絶縁膜１５がエッチバックされる。これにより、ＳＴＩ構造の素子分離絶縁膜１５が形成される。尚、このエッチバック高さは、耐圧や電気特性を考慮してあらかじめ設計されているが、図示する高さに限定されず、種々変更可能である。
【００２５】
次に、図６（ａ）及び（ｂ）に示すように、素子分離絶縁膜１５及びＦＧ上部膜１３ｂ上にＩＰＤ（Inter-Poly Dielectric）膜１６が堆積される。次に、ＩＰＤ膜１６上に例えばポリシリコン膜からなるＣＧ膜（コントロールゲート電極）１７が堆積され、このＣＧ膜１７上に電極材１８が堆積される。
【００２６】
次に、図２（ａ）及び（ｂ）に示すように、ＧＣ断面において、ＲＩＥにより、電極材１８、ＣＧ膜１７、ＩＰＤ膜１６、ＦＧ膜１３及びトンネル絶縁膜１２がエッチングされる。これにより、パターニングされたＦＧ電極及びＣＧ電極が形成される。その後、ＦＧ電極及びＣＧ電極間に酸化膜１９が埋め込まれ、電極材１８が露出するまで酸化膜１９が平坦化される。
【００２７】
尚、本実施形態の製造工程において、ＳＴＩ−エアギャップ（ＡｉｒＧａｐ）やＷＬ−エアギャップ（ＡｉｒＧａｐ）工程を経てもよい。
【００２８】
また、ボロンのドープは、上述するように図３（ａ）及び（ｂ）のＦＧ上部膜１３ｂが積層された後の工程で行われてもよいし、図５（ａ）及び（ｂ）のようにＦＧ上部膜１３ｂの上面及び側面が露出された状態で行われてもよい。ここで、前者の場合、ＦＧ上部膜１３ｂの上面においてボロン濃度は濃くなり、後者の場合、ＦＧ上部膜１３ｂの上面及び側面においてボロン濃度は濃くなる。
【００２９】
［２−３］効果
上記第１の実施形態によれば、フローティングゲート電極１３のＦＧ上部膜１３ｂとして、Ｐ型不純物の活性化促進物質であるゲルマニウムを含有した膜（ＳｉＧｅ膜）を用いている。このため、ＳｉＧｅ膜からなるＦＧ上部膜１３ｂ中のボロン（Ｐ型不純物）の活性化濃度を上げることが可能である。
【００３０】
これにより、ＦＧ上部膜１３ｂはボロンの活性化濃度が高いので、書き込み動作時に、フローティングゲート電極１３のＩＰＤ膜１６に接している付近の空乏化を抑制でき、書き込み特性を維持できる。一方、ＦＧ下部膜１３ａはＦＧ上部膜１３ｂよりもボロンの活性化濃度が低いので、消去動作時に、ＦＧ上部膜１３ｂからＦＧ下部膜１３ａを介して半導体基板１１へ引き抜くのに十分な電子（消去に必要な電子）を供給でき、良好な消去動作が実現できる。
【００３１】
このように本実施形態では、フローティングゲート電極１３をＰ型にすることにより、リテンション特性の改善や書き込み電圧の低減という効果を最大限に活かしつつ、フローティングゲート電極１３におけるＰ型不純物の活性化濃度を、ＦＧ上部膜１３ｂで高く、ＦＧ下部膜１３ａで低いという濃度差を実現することで、書き込み及び消去特性の向上を両立させることができる。
【００３２】
［３］第２の実施形態
第２の実施形態は、ＮＡＮＤ型フラッシュメモリセルのＰ型ポリシリコンのフローティングゲート電極の上部層として、カーボン含有層を用いる。尚、第２の実施形態では、上記第１の実施形態と同様の点については説明を省略し、主に異なる点について説明する。
【００３３】
［３−１］構造
図７（ａ）乃至（ｃ）、図８（ａ）乃至（ｃ）を用いて、第２の実施形態に係る不揮発性半導体記憶装置のメモリセル構造について説明する。ここで、図７（ａ）及び図８（ａ）は、メモリセルのビット線方向のＡＡ断面を示し、図７（ｂ）及び図８（ｂ）は、メモリセルのワード線方向のＧＣ断面を示し、図７（ｃ）及び図８（ｃ）は、ＦＧ構造の深さ方向に対するＰ型不純物（ボロン）濃度プロファイルを示す。
【００３４】
図７（ａ）及び（ｂ）、図８（ａ）及び（ｂ）に示すように、第２の実施形態において、上記第１の実施形態と異なる点は、ＦＧ上部膜１３ｂとして、Ｐ型不純物の拡散を抑制する物質（拡散抑制物質）であるカーボンを含有したカーボン含有層を用いている点である。尚、拡散抑制物質としては、カーボンの代わりに、窒素又はフッ素を用いてもよいし、カーボン、窒素及びフッ素の中から選択された２つ以上の元素を用いてもよい。
【００３５】
図７（ａ）及び（ｂ）に示すＡタイプの構造は、カーボンがＦＧ上部膜１３ｂの上面とＩＰＤ膜１６との界面近傍に水平方向に一様に存在し、ＦＧ上部膜１３ｂ中にカーボン濃度のピークを有している。図７（ｃ）に示すように、このＡタイプは、ＦＧ上部膜１３ｂの最上面のボロン濃度が最も高く、ＦＧ上部膜１３ｂの最上面近傍から最下面に向かって徐々にボロン濃度が低くなり、ＦＧ上部膜１３ｂとＦＧ下部膜１３ａとの境界でボロン濃度は大幅に低くなり、ＦＧ下部膜１３ａ内のボロン濃度はＦＧ下部膜１３ａの最上面から最下面に向かって徐々に低くなっている。
【００３６】
一方、図８（ａ）及び（ｂ）に示すＢタイプの構造は、カーボンがＦＧ上部膜１３ｂとＩＰＤ膜１６との界面全体に２次元的に存在し、カーボン濃度のピークがＦＧ上部膜１３ｂの上面だけでなく側面にもある。図８（ｃ）に示すように、このＢタイプにおいて、フローティングゲート電極１３の中央部のボロン濃度は、Ａタイプと同様、ＦＧ上部膜１３ｂの最上面近傍のボロン濃度が最も高く、ＦＧ上部膜１３ｂの最上面から最下面に向かって徐々にボロン濃度が低くなり、ＦＧ上部膜１３ｂとＦＧ下部膜１３ａとの境界でボロン濃度は大幅に低くなり、ＦＧ下部膜１３ａ内のボロン濃度はＦＧ下部膜１３ａの最上面から最下面に向かって徐々に低くなっている（図８（ｃ）の点線参照）。また、Ｂタイプにおいて、フローティングゲート電極１３の側面部のボロン濃度は、ＦＧ上部膜１３ｂの最上面から最下面までほぼ一定で高く、ＦＧ下部膜１３ａの最上面から最下面までほぼ一定で低くなっている（図８（ｃ）の実線参照）。
【００３７】
このようなＡタイプ及びＢタイプにおけるフローティングゲート電極１３のボロン濃度分布は、ＦＧ上部膜１３ｂにカーボンを含有することで実現される。つまり、ＦＧ上部膜１３ｂ中のカーボンによって、Ａタイプの場合はボロンがＦＧ上部膜１３ｂから外方へ拡散すること及びＦＧ下部膜１３ａへ拡散することを抑制でき、Ｂタイプの場合はボロンがＦＧ上部膜１３ｂから外方へ拡散することを抑制できる。
【００３８】
［３−２］Ａタイプの製造方法
図９（ａ）及び（ｂ）を用いて、第２の実施形態に係る不揮発性半導体記憶装置のＡタイプのメモリセルの製造方法について説明する。ここで、図９（ａ）は、メモリセルのビット線方向のＡＡ断面を示し、図９（ｂ）は、メモリセルのワード線方向のＧＣ断面を示す。
【００３９】
まず、図９（ａ）及び（ｂ）に示すように、第１の実施形態と同様、半導体基板（例えばシリコン基板）１１上に、トンネル絶縁膜（例えばシリコン酸化膜）１２、ＦＧ下部膜（例えばポリシリコン膜）１３ａ、ＦＧ上部膜１３ｂ（例えばＳｉＧｅ膜又はポリシリコン膜）が順に積層される。次に、ＦＧ上部膜１３ｂに対して、Ｐ型不純物としてボロンがドープされ、Ｐ型不純物の拡散抑制物質としてカーボンがドープされ、カーボン含有層が形成される。ここで、ボロンのドープとカーボンのドープは、どちらを先に行ってよいし、同時に行ってもよい。その後は、第１の実施形態と同様、図４（ａ）及び（ｂ）から図６（ａ）及び（ｂ）、図２（ａ）及び（ｂ）の工程を経て、図７（ａ）及び（ｂ）の構造が形成される。
【００４０】
尚、ＦＧ上部膜１３ｂとしてカーボン含有層を形成する方法は、上記のようにＦＧ上部膜１３ｂにイオン注入を用いてドープする方法に限定されず、ＦＧ下部膜１３ａ上にin-situドープによるカーボン含有層を積層してもよいし、カーボンを含むシリコンをエピタキシャル成長させてカーボン含有層を形成してもよい。
【００４１】
また、ボロンのドープは、図９（ａ）及び（ｂ）のＦＧ上部膜１３ｂの積層工程後に行われることに限定されず、第１の実施形態で説明した図５（ａ）及び（ｂ）の工程のように、ＦＧ上部膜１３ｂの上面及び側面が露出された状態の後に行われてもよい。
【００４２】
［３−３］Ｂタイプの製造方法
図１０（ａ）及び（ｂ）を用いて、第２の実施形態に係る不揮発性半導体記憶装置のＢタイプのメモリセルの製造方法について説明する。ここで、図１０（ａ）は、メモリセルのビット線方向のＡＡ断面を示し、図１０（ｂ）は、メモリセルのワード線方向のＧＣ断面を示す。
【００４３】
まず、図１０（ａ）及び（ｂ）に示すように、第１の実施形態と同様、半導体基板（例えばシリコン基板）１１上に、トンネル絶縁膜（例えばシリコン酸化膜）１２、ＦＧ下部膜（例えばポリシリコン膜）１３ａ、ＦＧ上部膜１３ｂ（例えばＳｉＧｅ膜又はポリシリコン膜）が順に積層される。次に、ＦＧ上部膜１３ｂに対して、Ｐ型不純物としてボロンがドープされる。次に、半導体基板１１内にＳＴＩ溝１４が形成され、このＳＴＩ溝１４内に素子分離絶縁膜１５が埋め込まれる。次に、例えば素子分離絶縁膜１５の上面がＦＧ下部膜１３ａの上面まで下がるように、素子分離絶縁膜１５がエッチバックされる。これにより、ＦＧ上部膜１３ｂの上面及び側面が露出される。次に、この露出されたＦＧ上部膜１３ｂの上面及び側面に対して、Ｐ型不純物の拡散抑制物質としてカーボンがドープされ、カーボン含有層が形成される。その後は、第１の実施形態と同様、図６（ａ）及び（ｂ）、図２（ａ）及び（ｂ）の工程を経て、図８（ａ）及び（ｂ）の構造が形成される。
【００４４】
また、ボロンのドープは、ＦＧ上部膜１３ｂの積層工程後に行われることに限定されず、図１０（ａ）及び（ｂ）のＦＧ上部膜１３ｂの上面及び側面が露出された状態の後に行われてもよい。
【００４５】
［３−４］効果
上記第２の実施形態によれば、フローティングゲート電極１３のＦＧ上部膜１３ｂとして、Ｐ型不純物の拡散抑制物質であるカーボンを含有したカーボン含有層を用い、ＦＧ上部膜１３ｂ内においてコントロールゲート電極１７の電界を強く受けるＩＰＤ膜１６との界面近傍のカーボン濃度を高くしている。このため、従来と同様にイオン注入工程及びアニール工程を適用した場合も、ＦＧ上部膜１３ｂのカーボンによって、Ａタイプの場合はボロンがＦＧ上部膜１３ｂから外方へ拡散すること及びＦＧ下部膜１３ａへ拡散することを抑制でき、Ｂタイプの場合はボロンがＦＧ上部膜１３ｂから外方へ拡散することを抑制できる。つまり、ＦＧ上部膜１３ｂにドープされたボロンは、コントロールゲート電極１７の電界影響を直接受ける、ＩＰＤ膜１６と接する部分に囲まれたＦＧ上部膜１３ｂ内に留めることができる。これにより、第１の実施形態と同様、高濃度のＦＧ上部膜１３ｂと低濃度のＦＧ下部膜１３ａで構成されたＰ型フローティングゲート電極１３を実現することで、書き込み及び消去特性の向上を両立させることができる。
【００４６】
また、第２の実施形態において、ＦＧ上部膜１３ｂとしてＳｉＧｅ膜を用いた場合は、第１の実施形態と同様の効果を得ることができ、さらに、書き込み及び消去特性の向上を図ることができる。
【００４７】
［４］第３の実施形態
第３の実施形態は、ＮＡＮＤ型フラッシュメモリセルのＰ型ポリシリコンのフローティングゲート電極の下部層として、カーボン含有層を用いる。尚、第３の実施形態では、上記第１の実施形態と同様の点については説明を省略し、主に異なる点について説明する。
【００４８】
［４−１］構造
図１１（ａ）乃至（ｃ）を用いて、第３の実施形態に係る不揮発性半導体記憶装置のメモリセル構造について説明する。ここで、図１１（ａ）は、メモリセルのビット線方向のＡＡ断面を示し、図１１（ｂ）は、メモリセルのワード線方向のＧＣ断面を示し、図１１（ｃ）は、ＦＧ構造の深さ方向に対するＰ型不純物（ボロン）濃度プロファイルを示す。
【００４９】
図１１（ａ）及び（ｂ）に示すように、第３の実施形態において、上記第１の実施形態と異なる点は、ＦＧ下部膜１３ａとして、Ｐ型不純物の拡散抑制物質であるカーボンを含有したカーボン含有層を用いている点である。尚、拡散抑制物質としては、カーボンの代わりに、窒素又はフッ素を用いてもよいし、カーボン、窒素及びフッ素の中から選択された２つ以上の元素を用いてもよい。
【００５０】
図１１（ｃ）に示すように、第３の実施形態のフローティングゲート電極１３中のボロン濃度は、第１の実施形態と同様、ＦＧ上部膜１３ｂがＦＧ下部膜１３ａよりも高くなっている。具体的には、ＦＧ上部膜１３ｂの最上面近傍のボロン濃度が最も高く、ＦＧ上部膜１３ｂの最上面から最下面に向かって徐々にボロン濃度が低くなり、ＦＧ上部膜１３ｂとＦＧ下部膜１３ａとの境界でボロン濃度は大幅に低くなり、ＦＧ下部膜１３ａ内のボロン濃度はＦＧ下部膜１３ａの最上面から最下面に向かって徐々に低くなっている。
【００５１】
このようなフローティングゲート電極１３のボロン濃度分布は、ＦＧ下部膜１３ａにカーボンを含有することで実現される。つまり、ＦＧ下部膜１３ａ中のカーボンによって、ＦＧ上部膜１３ｂ中のボロンがＦＧ上部膜１３ｂからＦＧ下部膜１３ａへ拡散することを抑制できる。
【００５２】
［４−２］製造方法
図１２（ａ）及び（ｂ）を用いて、第３の実施形態に係る不揮発性半導体記憶装置のメモリセルの製造方法について説明する。ここで、図１２（ａ）は、メモリセルのビット線方向のＡＡ断面を示し、図１２（ｂ）は、メモリセルのワード線方向のＧＣ断面を示す。
【００５３】
まず、図１２（ａ）及び（ｂ）に示すように、第１の実施形態と同様、半導体基板（例えばシリコン基板）１１上に、トンネル絶縁膜（例えばシリコン酸化膜）１２及びＦＧ下部膜（例えばポリシリコン膜）１３ａが順に積層される。次に、ＦＧ下部膜１３ａに対して、Ｐ型不純物の拡散抑制物質としてカーボンがドープされ、カーボン含有層が形成される。次に、ＦＧ下部膜１３ａ上にＦＧ上部膜１３ｂ（例えばＳｉＧｅ膜又はポリシリコン膜）が堆積される。次に、ＦＧ上部膜１３ｂに対して、Ｐ型不純物としてボロンがドープされる。その後は、第１の実施形態と同様、図４（ａ）及び（ｂ）から図６（ａ）及び（ｂ）、図２（ａ）及び（ｂ）の工程を経て、図１２（ａ）及び（ｂ）の構造が形成される。
【００５４】
尚、ＦＧ下部膜１３ａとしてカーボン含有層を形成する方法は、上記のようにＦＧ下部膜１３ａにイオン注入を用いてドープする方法に限定されず、トンネル絶縁膜１２上にin-situドープによるカーボン含有層を積層してもよいし、カーボンを含むシリコンをエピタキシャル成長させてカーボン含有層を形成してもよい。
【００５５】
また、ボロンのドープは、図１２（ａ）及び（ｂ）のＦＧ上部膜１３ｂの積層工程後に行われることに限定されず、第１の実施形態で説明した図５（ａ）及び（ｂ）の工程のように、ＦＧ上部膜１３ｂの上面及び側面が露出された状態の後に行われてもよい。
【００５６】
［４−３］効果
上記第３の実施形態によれば、フローティングゲート電極１３のＦＧ下部膜１３ａとして、Ｐ型不純物の拡散抑制物質であるカーボンを含有したカーボン含有層を用いている。このため、従来と同様にイオン注入工程及びアニール工程を適用した場合も、ＦＧ下部膜１３ａのカーボンによって、ＦＧ上部膜１３ｂからＦＧ下部膜１３ａへボロンが拡散することを抑制できる。つまり、ＦＧ上部膜１３ｂにドープされたボロンは、コントロールゲート電極１７の電界影響を直接受ける、ＩＰＤ膜１６と接する部分に囲まれたＦＧ上部膜１３ｂ内に留めることができる。これにより、第１の実施形態と同様、高濃度のＦＧ上部膜１３ｂと低濃度のＦＧ下部膜１３ａで構成されたＰ型フローティングゲート電極１３を実現することで、書き込み及び消去特性の向上を両立させることができる。
【００５７】
また、第３の実施形態において、ＦＧ上部膜１３ｂとしてＳｉＧｅ膜を用いた場合は、第１の実施形態と同様の効果を得ることができ、さらに、書き込み及び消去特性の向上を図ることができる。
【００５８】
［５］第４の実施形態
第４の実施形態は、第２及び第３の実施形態を組み合わせた構造であり、ＮＡＮＤ型フラッシュメモリセルのＰ型ポリシリコンのフローティングゲート電極の上部層及び下部層の両方に、カーボン含有層を用いる。尚、第４の実施形態では、上記第１乃至第３の実施形態と同様の点については説明を省略し、主に異なる点について説明する。
【００５９】
［５−１］構造
図１３（ａ）乃至（ｃ）、図１４（ａ）乃至（ｃ）を用いて、第４の実施形態に係る不揮発性半導体記憶装置のメモリセル構造について説明する。ここで、図１３（ａ）及び図１４（ａ）は、メモリセルのビット線方向のＡＡ断面を示し、図１３（ｂ）及び図１４（ｂ）は、メモリセルのワード線方向のＧＣ断面を示し、図１３（ｃ）及び図１４（ｃ）は、ＦＧ構造の深さ方向に対するＰ型不純物（ボロン）濃度プロファイルを示す。
【００６０】
図１３（ａ）及び（ｂ）、図１４（ａ）及び（ｂ）に示すように、第４の実施形態は、上記第２及び第３の実施形態を組合せた構造であり、ＦＧ下部膜１３ａ及びＦＧ上部膜１３ｂの両方に、カーボン含有層を用いている。尚、拡散抑制物質としては、カーボンの代わりに、窒素又はフッ素を用いてもよいし、カーボン、窒素及びフッ素の中から選択された２つ以上の元素を用いてもよい。また、ＦＧ下部膜１３ａ及びＦＧ上部膜１３ｂ中の拡散抑制物質は、同じ元素で構成されてもよいし、異なる元素で構成されてもよい。
【００６１】
図１３（ａ）及び（ｂ）に示すＡタイプの構造は、カーボンがＦＧ上部膜１３ｂの上面とＩＰＤ膜１６との界面近傍に水平方向に一様に存在し、ＦＧ上部膜１３ｂ中にカーボン濃度のピークを有している。図１３（ｃ）に示すように、このＡタイプは、ＦＧ上部膜１３ｂの最上面近傍のボロン濃度が最も高く、ＦＧ上部膜１３ｂの最上面から最下面に向かって徐々にボロン濃度が低くなり、ＦＧ上部膜１３ｂとＦＧ下部膜１３ａとの境界でボロン濃度は大幅に低くなり、ＦＧ下部膜１３ａ内のボロン濃度はＦＧ下部膜１３ａの最上面から最下面に向かって徐々に低くなっている。
【００６２】
一方、図１４（ａ）及び（ｂ）に示すＢタイプの構造は、カーボンがＦＧ上部膜１３ｂとＩＰＤ膜１６との界面全体に２次元的に存在し、カーボン濃度のピークがＦＧ上部膜１３ｂの上面だけでなく側面にもある。図１４（ｃ）に示すように、このＢタイプにおいて、フローティングゲート電極１３の中央部のボロン濃度は、Ａタイプと同様、ＦＧ上部膜１３ｂの最上面近傍のボロン濃度が最も高く、ＦＧ上部膜１３ｂの最上面から最下面に向かって徐々にボロン濃度が低くなり、ＦＧ上部膜１３ｂとＦＧ下部膜１３ａとの境界でボロン濃度は大幅に低くなり、ＦＧ下部膜１３ａ内のボロン濃度はＦＧ下部膜１３ａの最上面から最下面に向かって徐々に低くなっている（図１４（ｃ）の点線参照）。また、Ｂタイプにおいて、フローティングゲート電極１３の側面部のボロン濃度は、ＦＧ上部膜１３ｂの最上面から最下面までほぼ一定で高く、ＦＧ下部膜１３ａの最上面から最下面までほぼ一定で低くなっている（図１４（ｃ）の実線参照）。
【００６３】
このようなＡタイプ及びＢタイプにおけるフローティングゲート電極１３のボロン濃度分布は、ＦＧ下部膜１３ａ及びＦＧ上部膜１３ｂにカーボンを含有することで実現される。つまり、ＦＧ下部膜１３ａ中のカーボンによって、ＦＧ上部膜１３ｂ中のボロンがＦＧ上部膜１３ｂからＦＧ下部膜１３ａへ拡散することを抑制できる。さらに、ＦＧ上部膜１３ｂ中のカーボンによって、Ａタイプの場合はボロンがＦＧ上部膜１３ｂから外方へ拡散すること及びＦＧ下部膜１３ａへ拡散することを抑制でき、Ｂタイプの場合はボロンがＦＧ上部膜１３ｂから外方へ拡散することを抑制できる。
【００６４】
［５−２］効果
上記第４の実施形態によれば、フローティングゲート電極１３のＦＧ下部膜１３ａ及びＦＧ上部膜１３ｂとして、Ｐ型不純物の拡散抑制物質であるカーボンを含有したカーボン含有層を用い、ＦＧ上部膜１３ｂ内においてコントロールゲート電極１７の電界を強く受けるＩＰＤ膜１６との界面近傍のカーボン濃度を高くしている。このため、従来と同様にイオン注入工程及びアニール工程を適用した場合も、ＦＧ下部膜１３ａのカーボンによって、ＦＧ上部膜１３ｂからＦＧ下部膜１３ａへボロンが拡散することを抑制できるとともに、ＦＧ上部膜１３ｂのカーボンによって、Ａタイプの場合はボロンがＦＧ上部膜１３ｂから外方へ拡散すること及びＦＧ下部膜１３ａへ拡散することを抑制でき、Ｂタイプの場合はボロンがＦＧ上部膜１３ｂから外方へ拡散することを抑制できる。つまり、ＦＧ上部膜１３ｂにドープされたボロンは、コントロールゲート電極１７の電界影響を直接受ける、ＩＰＤ膜１６と接する部分に囲まれたＦＧ上部膜１３ｂ内に留めることができる。これにより、第１乃至第３の実施形態と同様、高濃度のＦＧ上部膜１３ｂと低濃度のＦＧ下部膜１３ａで構成されたＰ型フローティングゲート電極１３を実現することで、書き込み及び消去特性の向上を両立させることができる。
【００６５】
また、第４の実施形態において、ＦＧ上部膜１３ｂとしてＳｉＧｅ膜を用いた場合は、第１の実施形態と同様の効果を得ることができ、さらに、書き込み及び消去特性の向上を図ることができる。
【００６６】
［６］第５の実施形態
第５の実施形態は、ＮＡＮＤ型フラッシュメモリセルのＰ型ポリシリコンのフローティングゲート電極の中部層に、カーボン含有層を用いる。尚、第５の実施形態では、上記第１乃至第４の実施形態と同様の点については説明を省略し、主に異なる点について説明する。
【００６７】
［６−１］構造
図１５（ａ）乃至（ｃ）を用いて、第５の実施形態に係る不揮発性半導体記憶装置のメモリセル構造について説明する。ここで、図１５（ａ）は、メモリセルのビット線方向のＡＡ断面を示し、図１５（ｂ）は、メモリセルのワード線方向のＧＣ断面を示し、図１５（ｃ）は、ＦＧ構造の深さ方向に対するＰ型不純物（ボロン）濃度プロファイルを示す。
【００６８】
図１５（ａ）及び（ｂ）に示すように、第５の実施形態において、上記第１乃至第４の実施形態と異なる点は、フローティングゲート電極１３がＦＧ下部膜１３ａとＦＧ中部膜１３ｃとＦＧ上部膜１３ｂとの３層構造からなり、ＦＧ中部膜１３ｂとしてカーボン含有層を用いている点である。尚、拡散抑制物質としては、カーボンの代わりに、窒素又はフッ素を用いてもよいし、カーボン、窒素及びフッ素の中から選択された２つ以上の元素を用いてもよい。
【００６９】
図１５（ｃ）に示すように、第５の実施形態のフローティングゲート電極１３中のボロン濃度は、第１の実施形態と同様、ＦＧ上部膜１３ｂの最上面近傍のボロン濃度が最も高く、ＦＧ上部膜１３ｂの最上面から最下面に向かって徐々にボロン濃度が低くなり、ＦＧ上部膜１３ｂとＦＧ下部膜１３ａとの境界でボロン濃度は大幅に低くなり、ＦＧ下部膜１３ａ内のボロン濃度はＦＧ下部膜１３ａの最上面から最下面に向かって徐々に低くなっている。
【００７０】
このようなフローティングゲート電極１３のボロン濃度分布は、ＦＧ中部膜１３ｃにカーボンを含有することで実現される。つまり、ＦＧ中部膜１３ｃ中のカーボンによって、ＦＧ上部膜１３ｂからＦＧ下部膜１３ａへボロンが拡散することを抑制できるとともに、ＦＧ中部膜１３ｃからのボロンの外方拡散を抑制できる。
【００７１】
尚、第５の実施形態のような３層構造のフローティングゲート電極１３では、カーボン含有層を、ＦＧ中部膜１３ｃのみに用いることに限定されず、ＦＧ下部膜１３ａ、ＦＧ中部膜１３ｃ及びＦＧ上部膜１３ｂのうち少なくとも１つに用いることも可能である。つまり、３層構造のフローティングゲート電極１３において、ＦＧ下部膜１３ａ又はＦＧ上部膜１３ｂのいずれか１層にカーボン含有層を用いてもよいし、ＦＧ下部膜１３ａ及びＦＧ上部膜１３ｂの２層にカーボン含有層を用いてもよいし、ＦＧ中部膜１３ｃ及びＦＧ上部膜１３ｂの２層にカーボン含有層を用いてもよいし、ＦＧ下部膜１３ａ及びＦＧ中部膜１３ｃの２層にカーボン含有層を用いてもよいし、ＦＧ下部膜１３ａ、ＦＧ中部膜１３ｃ及びＦＧ上部膜１３ｂの３層にカーボン含有層を用いてもよい。さらに、フローティングゲート電極１３が４層以上の多層構造であって、少なくとも１層をカーボン含有層にしてもよい。
【００７２】
また、ＦＧ中部膜１３ｂの膜厚は、ＦＧ下部膜１３ａの膜厚よりも厚い方が望ましい。これは、Ｐ型不純物の拡散抑制効果を高めたいためである。ＦＧ中部膜１３ｃの膜厚は、ＦＧ上部膜１３ｂの膜厚と同じでも、異なってもよい。
【００７３】
［６−２］製造方法
図１６（ａ）及び（ｂ）から図１７（ａ）及び（ｂ）を用いて、第５の実施形態に係る不揮発性半導体記憶装置のメモリセルの製造方法について説明する。ここで、図１６（ａ）及び図１７（ａ）は、メモリセルのビット線方向のＡＡ断面を示し、図１６（ｂ）及び図１７（ｂ）は、メモリセルのワード線方向のＧＣ断面を示す。
【００７４】
まず、図１６（ａ）及び（ｂ）に示すように、半導体基板（例えばシリコン基板）１１上に、トンネル絶縁膜（例えばシリコン酸化膜）１２、ＦＧ下部膜（例えばポリシリコン膜）１３ａ及びＦＧ中部膜（例えばＳｉＧｅ膜又はポリシリコン膜）１３ｃが順に積層される。次に、ＦＧ中部膜１３ｃに対して、Ｐ型不純物の拡散抑制物質としてカーボンがドープされ、カーボン含有層が形成される。次に、ＦＧ中部膜１３ｃ上にＦＧ上部膜１３ｂ（例えばＳｉＧｅ膜又はポリシリコン膜）が堆積される。その後、ＦＧ上部膜１３ｂに対して、Ｐ型不純物としてボロンがドープされる。
【００７５】
次に、図１７（ａ）及び（ｂ）に示すように、半導体基板１１内にＳＴＩ溝１４が形成され、このＳＴＩ溝１４内に素子分離絶縁膜１５が埋め込まれる。次に、例えば素子分離絶縁膜１５の上面がＦＧ下部膜１３ａの上面まで下がるように、素子分離絶縁膜１５がエッチバックされる。これにより、ＦＧ上部膜１３ｂの上面及び側面とＦＧ中部膜１３ｃの側面が露出される。その後は、第１の実施形態と同様、図６（ａ）及び（ｂ）、図２（ａ）及び（ｂ）の工程を経て、図１５（ａ）及び（ｂ）の構造が形成される。
【００７６】
尚、ＦＧ中部膜１３ｃとしてカーボン含有層を形成する方法は、上記のようにＦＧ中部膜１３ｃ（例えばＳｉＧｅ膜又はポリシリコン膜）にイオン注入を用いてドープする方法に限定されず、ＦＧ下部膜１３ａ上にin-situドープによるカーボン含有層を積層してもよいし、カーボンを含むシリコンをエピタキシャル成長させてカーボン含有層を形成してもよい。
【００７７】
また、ボロンのドープは、ＦＧ上部膜１３ｂの積層工程後に行われることに限定されず、図１７（ａ）及び（ｂ）のＦＧ上部膜１３ｂの上面及び側面とＦＧ中部膜１３ｃの側面が露出された状態の後に行われてもよい。
【００７８】
［６−３］効果
上記第５の実施形態によれば、フローティングゲート電極１３のＦＧ中部膜１３ｃとして、Ｐ型不純物の拡散抑制物質であるカーボンを含有したカーボン含有層を用いている。このため、従来と同様にイオン注入工程及びアニール工程を適用した場合も、ＦＧ中部膜１３ｃのカーボンによって、ＦＧ上部膜１３ｂからＦＧ下部膜１３ａへボロンが拡散することを抑制できるとともに、ＦＧ中部膜１３ｃからのボロンの外方拡散を抑制できる。つまり、ＦＧ上部膜１３ｂ及びＦＧ中部膜１３ｃにドープされたボロンは、コントロールゲート電極１７の電界影響を直接受ける、ＩＰＤ膜１６と接する部分に囲まれたＦＧ上部膜１３ｂ及びＦＧ中部膜１３ｃ内に留めることができる。これにより、第１乃至第４の実施形態と同様、高濃度のＦＧ上部膜１３ｂ及びＦＧ中部膜１３ｃと低濃度のＦＧ下部膜１３ａで構成されたＰ型フローティングゲート電極１３を実現することで、書き込み及び消去特性の向上を両立させることができる。
【００７９】
また、第５の実施形態において、ＦＧ上部膜１３ｂ及びＦＧ中部膜１３ｃとしてＳｉＧｅ膜を用いた場合は、第１の実施形態と同様の効果を得ることができ、さらに、書き込み及び消去特性の向上を図ることができる。
【００８０】
［７］その他
［７−１］Ｐ型不純物濃度と活性化濃度
図１８（ａ）及び（ｂ）、図１９（ａ）及び（ｂ）を用いて、参考例及び上記各実施形態に関するフローティングゲート電極のＰ型不純物濃度及び活性化濃度について説明する。ここで、図１８（ａ）及び（ｂ）は、フローティングゲート電極中にＰ型不純物の拡散抑制物質及び活性化促進物質のいずれも含んでいない参考例を示し、図１９（ａ）及び（ｂ）は、フローティングゲート電極中にＰ型不純物の拡散抑制物質及び活性化促進物質の少なくとも一方を含んでいる上記各実施形態を示す。
【００８１】
図１８（ａ）及び（ｂ）に示すように、参考例では、フローティングゲート電極１３のＰ型不純物濃度（実線）及び活性化濃度（点線）が、ＦＧ上部膜１３ｂとＦＧ下部膜１３ａで一定になっている。ここで、不純物濃度（実線）は、活性化濃度（点線）より全体的に低い。
【００８２】
一方、図１８（ａ）及び（ｂ）に示すように、上記各実施形態では、フローティングゲート電極１３のＰ型不純物濃度（実線）及び活性化濃度（点線）は、ＦＧ下部膜１３ａよりＦＧ上部膜１３ｂの方が高くなっている。また、ＦＧ下部膜１３ａ及びＦＧ上部膜１３ｂのそれぞれにおいて、不純物濃度（実線）は、活性化濃度（点線）より低い。書き込み及び消去特性の向上を両立させるためには、図の矢印で示すように、ＦＧ上部膜１３ｂのＰ型不純物濃度及び活性化濃度はより高くなることが望ましく、ＦＧ下部膜１３ａのＰ型不純物濃度及び活性化濃度はより低くなることが望ましい。つまり、ＦＧ上部膜１３ｂとＦＧ下部膜１３ａとは、Ｐ型不純物濃度及び活性化濃度の差がそれぞれ大きくなることが望ましい。
【００８３】
ここで、不純物濃度とは、対象領域に含まれている不純物元素の総濃度を意味し、不純物活性化濃度とは、不純物濃度のうちＳｉ結晶格子に収まっている元素濃度で、高いほど電気的に活性であることを意味する。このため、両者は異なる概念である。しかし、不純物濃度と不純物活性化濃度とは、図１８（ｂ）及び図１９（ｂ）からも分かるように、数値は異なるが、同じ分布を示すものである。つまり、両者は、不純物濃度を上げると、不純物活性化濃度も上がるという関係を有するため、「不純物濃度」と「活性化濃度」は、同じ意味として捉えること可能である。従って、上記各実施形態において説明したフローティングゲート電極１３のＰ型不純物濃度分布については、Ｐ型不純物の活性化濃度分布として置き換えて考えることが可能である。
【００８４】
つまり、上記各実施形態では、書き込み及び消去特性の向上を両立させるために、Ｐ型フローティングゲート電極１３において、ＦＧ上部膜１３ｂ（及びＦＧ中部膜１３ｃ）のＰ型不純物濃度を高濃度にし、ＦＧ下部膜１３ａのＰ型不純物濃度を低濃度にしており、特に「Ｐ型不純物濃度」に着目していた。しかし、この「Ｐ型不純物濃度」は、「Ｐ型不純物濃度の活性化濃度」として同様に考えることもできため、上記各実施形態は、ＦＧ上部膜１３ｂ（及びＦＧ中部膜１３ｃ）のＰ型不純物の活性化濃度を高濃度にし、ＦＧ下部膜１３ａのＰ型不純物の活性化濃度を低濃度にしていると言える。逆に、Ｐ型不純物の活性化濃度を、Ｐ型不純物濃度に置き換えて考えることも可能である。
【００８５】
尚、本実施形態では、上述した効果を得るために、最終的には、ＦＧ上部膜１３ｂ及びＦＧ下部膜１３ａにおけるＰ型不純物の活性化濃度に高低差を設けたいと考えている。活性化濃度を上げるということは、不純物の総濃度に対し、活性化している元素の割合を増やすということになり、点線（活性化濃度）を実線（不純物濃度）に近づけることになる。
【００８６】
［７−２］ＭＯＮＯＳ型
上記各実施形態では、ＮＡＮＤ型フラッシュメモリのＦＧ型のフローティングゲート電極のＰ型不純物濃度分布についての考察を行ったが、ＭＯＮＯＳ型の電荷蓄積層に上記各実施形態におけるＰ型不純物濃度分布を適用することも可能である。これにより、ＭＯＮＯＳ型の不揮発性メモリにおいても、書き込み及び消去特性を改善することができる。
【００８７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８８】
１１…半導体基板、１２…トンネル絶縁膜、１３…フローティングゲート電極（ＦＧ膜）、１３ａ…ＦＧ下部膜、１３ｂ…ＦＧ上部膜、１３ｃ…ＦＧ中部膜、１４…ＳＴＩ溝、１５…素子分離絶縁膜、１６…ＩＰＤ膜、１７…コントロールゲート電極（ＣＧ膜）、１８…電極材、１９…酸化膜。
【図１】
2013115329.tif 000003
【図２】
2013115329.tif 000004
【図３】
2013115329.tif 000005
【図４】
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【図５】
2013115329.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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