(57)【要約】      （修正有）【課題】端子数をさらに削減可能であり、外部からの制御が少なく、チップ選択に時間がかからないチップ選択を実現する。【解決手段】チップごとのテスト対象選択回路１は、機能回路のテストに際し、ビットの組み合わせが１つの第１のテストビット選択コード（Ｂ０，Ｂ１）を、１つのチップ選択信号（Ｘ０）で特定される１つのチップ（１−０）のコード生成回路３に入力し、他のチップのチップ選択をチップ選択回路２で無効としたまま、入力したテストチップ選択コードを、チップ間で異なるものとなるようにコード生成回路３でコード変換しながらチップ積層方向の一方から他方に伝送して各チップにコードを設定する動作と、設定後のコードが特定コードとなるチップでチップ選択の無効を判定制御回路５の判定結果を基に解除する動作を、外部からの制御を受けずに行う。【選択図】図１
2013205372.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが機能回路とテスト対象選択回路を含んで互いに積層され、複数のチップ選択信号に基づいて任意に選択可能な複数のチップを備え、
前記テスト対象選択回路は、前記機能回路のテストに際し、ビットの組み合わせが１つのテストチップ選択コードを、１つの前記チップ選択信号で特定される１つのチップに入力し、他のチップのチップ選択を無効としたまま、前記入力したテストチップ選択コードを、チップ間で異なるものとなるようにコード変換しながらチップ積層方向の一方から他方に伝送して各チップにコードを設定する動作と、設定後のコードが特定コードとなるチップでチップ選択の無効を解除する動作を、外部からの制御を受けずに行う、
半導体装置。
【請求項２】
前記テスト対象選択回路は、前記複数のチップのそれぞれにおいて、入力される前記テストチップ選択コードが前記特定コードと一致したときに、前記チップ選択信号の指示とは無関係に、当該チップ内の機能回路のテストを実行可能とする論理回路構成を有する、
請求項１に記載の半導体装置。
【請求項３】
前記テスト対象選択回路は、前記チップ選択信号が示すチップの選択または非選択の指示にかかわらず、前記テストチップ選択コードが自チップ内で前記特定コードと一致すると判定されたときに、自チップの前記機能回路をテストのために前記外部端子からアクセス可能とするチップ選択回路をチップごとに含み、
前記チップ選択回路は、前記チップ選択信号を入力して次段のチップに伝えるための端子と、自チップが選択されたことを知らせるための被選択信号を自チップ内の機能回路側に出力する機能を有する、
請求項１または２に記載の半導体装置。
【請求項４】
前記テスト対象選択回路は、
テストモードの有効または無効を示すモードコマンドを入力して次段のチップに伝えるためのモードコマンド端子と、
前記テストチップ選択コードを入力して次段のチップに伝えるための第１のコード端子と、
テストコード生成回路と、
をチップごとに含み、
前記コード生成回路は、
前記テストチップ選択コードに基づく内部テストチップ選択コードを、異なるテストチップ選択コードに変換して次段に出力するコード変換部と、
コード変換後のテストチップ選択コードを入力して次段のチップに伝えるための第２のコード端子と、
を含む、
請求項３に記載の半導体装置。
【請求項５】
前記テスト対象選択回路は、
前記コード変換部の入力側の内部テストチップ選択コードが前記特定コードと一致するときは、前記チップ選択回路によるチップの選択が可能に出力を変化させるコード判定部と、
当該コード判定部の出力から、テスト時にテストチップ被選択信号を生成する出力制御部と、
を有する判定制御回路を、
さらに含む
請求項４に記載の半導体装置。
【請求項６】
前記コード生成回路は、
前記モードコマンド端子からの前記モードコマンドと前記チップ選択回路からの前記被選択信号を受け、前記判定部の出力と前記チップ選択信号に基づいて前記該チップ選択回路から出力される前記被選択信号がチップの非選択を示し、かつ前記モードコマンドがテストモードの有効を示すときは、前記第１のコード端子を介して前段のチップまたは外部から入力された前記テストチップ選択コードを前記コード生成部と前記判定部に前記内部テストチップ選択コードとして出力し、前記非選択信号がチップの選択を示すか、または、前記モードコマンドがテストモードの無効を示すときは、前記第１のコード端子からの前記テストチップ選択コードの経路を遮断し、前記第２のコード端子を介した変換後のテストチップ選択コードの入力を許可して、当該入力された変換後のテストチップ選択コードから前記内部テストチップ変換コードを生成するコード入力制御部をさらに含む、
請求項５に記載の半導体装置。
【請求項７】
前記テスト対象選択回路は、モード制御回路をさらに含み、
前記モード制御回路は、
前記モードコマンド端子とは別に、テストモード信号を入力して次段のチップに伝えるためのモード信号端子と、
当該モード信号端子から入力されたテストモード信号の次段への出力を制御する第１の出力ゲート部と、
前記判定部の出力から生成する前記テストチップ被選択信号の出力を、前記第１の出力ゲート部の出力に基づいて制御する第２の出力ゲート部と、
を有し、
前記第１の出力ゲート部は、前記第１および第２のコード端子からの入力を制御するために、前記コード入力制御回路が前記モードコマンドから生成した内部モード信号を用いて、前記テストモード信号の次段への出力を制御する、
請求項３から６の何れか一項に記載の半導体装置。
【請求項８】
前記テスト対象選択回路は、前記チップ間で異なるものになるように伝送制御されたテストチップ選択コードが前段のチップから入力される端子側に設けられ、当該端子に前段チップの接続がない、あるいは、当該端子への入力がない場合に、当該端子からテスト対象選択回路内部への経路を、全チップに共通な初期コードに対応した電位で保持する初期化回路を含む、
請求項１から７の何れか一項に記載の半導体装置。
【請求項９】
それぞれが機能回路とテスト対象選択回路を含んで互いに積層された複数のチップと、
複数のチップの最下層のチップに接続された制御チップと、
を備え、
前記制御チップは、前記機能回路のテストに際し、ビットの組み合わせが１つのテストチップ選択コードを入力する１つのチップに、当該１つのチップを特定するチップ選択信号を出力し、
前記テスト対象選択回路は、前記１つのチップ選択信号で特定される前記１つのチップにテストチップ選択コードが入力されると、他のチップのチップ選択を無効としたまま、前記入力されたテストチップ選択コードを、チップ間で異なるものとなるようにコード変換しながらチップ積層方向の一方から他方に伝送して各チップにコードを設定する動作と、設定後のコードが特定コードとなるチップでチップ選択の無効を解除する動作を、外部からの制御を受けずに行う、
半導体装置。
【請求項１０】
前記テストチップ選択コードを入力する１つのチップを特定するための前記１つのチップ選択信号を外部から入力し、または、前記制御チップからのチップ選択信号を他のチップ選択信号と置き換え変更可能な１つの外部端子を有する、
請求項９に記載の半導体装置。
【請求項１１】
テストに際し、積層された複数のチップのうち、１つのチップ選択信号で特定される１つのチップに、ビットの組み合わせが１つのテストチップ選択コードを入力し、
他のチップのチップ選択を無効としたまま、前記入力したテストチップ選択コードを、チップ間で異なるものとなるようにコード変換しながらチップ積層方向の一方から他方に伝送して各チップにコードを設定する動作と、設定後のコードが特定コードとなるチップでチップ選択の無効を解除する動作を、外部からの制御を受けずに行う、
積層半導体チップの選択方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示技術は、互いに積層され、複数のチップ選択信号に基づいて任意にチップを選択可能な半導体装置と、積層半導体チップの選択方法に関する。
【背景技術】
【０００２】
複数の半導体チップが積層された半導体装置では、積層された半導体チップを個別に制御するためにチップ選択端子を使用する。
一般的に使われているＤＲＡＭのコマンドインターフェースを用いて積層メモリを実現した場合、積層枚数分のチップ選択端子が必要となり、積層数が増加するにつれてチップ選択端子の数も増加していくという特徴がある。
【０００３】
通常動作においては、チップ選択端子の増加はコントローラチップの設計で対処することが可能であり、問題となることはない。
ただし、例えば量産パッケージ品のテスト時においては、チップ選択端子の増加によって、１つのＤＵＴ（デバイス・アンダー・テスト）に割り当てるテスト装置の接続端子数も増加することとなる。このため、限られたリソースのテスト装置環境下では半導体装置（量産パッケージ品等）の同時測定の数を増やすことができなくなり、このことがテストコストの増大を招く。
【０００４】
実際のケースとしては、量産パッケージ品のテスト時に同時測定の数を増やすために、チップ選択端子に対するテスト装置端子の割り当てを１本にすることがある。このケースでは、複数枚が積層されたチップのうち１チップしかテストできなくなってしまうため、現実的な方法ではない。
【０００５】
各積層チップに固有のＩＤ（識別子）を持たせることにより各積層チップを個別に制御させる方法が知られる（特許文献１参照）。
【０００６】
また、どのチップ選択端子を有効とするかをＦＵＳＥカットで決定するもの（特許文献２参照）、共通の選択信号を各チップで識別するもの（特許文献３）が知られる。
【０００７】
本願の発明者による発明としては、積層チップの最下層からチップＩＤと制御信号を上層に送り、各チップでＩＤ保持を制御信号により指示するものが知られる（特許文献４参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−１８７０６１号公報
【特許文献２】特開２００８−７７７７９号公報
【特許文献３】特開２００１−２７３７５５号公報
【特許文献４】特開２０１１−２５８２６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上記特許文献１に記載の方法では、チップＩＤとチップ選択端子の関係は常に固定であり、一旦割り振られたチップＩＤを後から変更することはできない。そのため、各積層チップが使用するチップ選択端子を自由に変更することもできない仕様となっている。このことは、テスト装置が複数の量産パッケージ品を同時測定する際の制約になり、その結果、同時測定する数が、端子数が減った分だけ増やせない事になり、テストコストの削減に限界がある。
【００１０】
特に、特許文献２のようにＦＵＳＥによるものでは、その専有面積が大きなものとなるし、一度カットしたらＩＤの変更ができない。
また、特許文献３のように共通の選択信号を各チップで識別する場合、各チップに持たせる識別回路が大規模なものとなる。
【００１１】
一方、特許文献４の開示技術は、ＩＤ保持と認識と制御信号を送る動作を、時分割で制御するため、外部から制御タイミングが複雑であり、テスト対象のチップを特定するのに時間がかかるという改善点が残されている。
【００１２】
本開示技術は、端子数をさらに削減可能であり、外部からの制御が少なく、チップ選択に時間がかからないチップ選択のための回路を有するチップ積層型の半導体装置と、積層半導体チップの選択方法を提供するものである。
【課題を解決するための手段】
【００１３】
本開示技術の一形態に関わる半導体装置は、それぞれが機能回路とテスト対象選択回路を含んで互いに積層され、複数のチップ選択信号に基づいて任意に選択可能な複数のチップを備え、前記テスト対象選択回路は、前記機能回路のテストに際し、ビットの組み合わせが１つのテストチップ選択コードを、１つの前記チップ選択信号で特定される１つのチップに入力し、他のチップのチップ選択を無効としたまま、前記入力したテストチップ選択コードを、チップ間で異なるものとなるようにコード変換しながらチップ積層方向の一方から他方に伝送して各チップにコードを設定する動作と、設定後のコードが特定コードとなるチップでチップ選択の無効を解除する動作を、外部からの制御を受けずに行う、ものである。
【００１４】
本開示技術の他の形態に関わる半導体装置は、それぞれが機能回路とテスト対象選択回路を含んで互いに積層された複数のチップと、複数のチップの最下層のチップに接続された制御チップと、を備え、前記制御チップは、前記機能回路のテストに際し、ビットの組み合わせが１つのテストチップ選択コードを入力する１つのチップに、当該１つのチップを特定するチップ選択信号を出力し、前記テスト対象選択回路は、前記１つのチップ選択信号で特定される前記１つのチップにテストチップ選択コードが入力されると、他のチップのチップ選択を無効としたまま、前記入力されたテストチップ選択コードを、チップ間で異なるものとなるようにコード変換しながらチップ積層方向の一方から他方に伝送して各チップにコードを設定する動作と、設定後のコードが特定コードとなるチップでチップ選択の無効を解除する動作を、外部からの制御を受けずに行う、ものである。
【００１５】
本開示技術の一形態に関わる積層半導体チップの選択方法は、テストに際し、積層された複数のチップのうち、１つのチップ選択信号で特定される１つのチップに、ビットの組み合わせが１つのテストチップ選択コードを入力し、他のチップのチップ選択を無効としたまま、前記入力したテストチップ選択コードを、チップ間で異なるものとなるようにコード変換しながらチップ積層方向の一方から他方に伝送して各チップにコードを設定する動作と、設定後のコードが特定コードとなるチップでチップ選択の無効を解除する動作を、外部からの制御を受けずに行うものである。
【００１６】
これらの本開示技術によれば、１つのチップをテストのために選択する際に、通常動作で使用される複数のチップ選択信号の１つを利用して、テストチップ選択コードを入力するチップを特定し、他のチップの選択を無効としたまま、各チップにコード設定を行う動作と、設定したコードが特定コードと一致するチップのチップ選択の無効を解除する動作を、外部からの制御なしで行う。
【００１７】
１つテストチップ選択コードを順次伝送する際に、チップ間でコードが異なるものとなるようにコード変換をしながら行うため、チップ設定に制御信号が不要であり。また、チップ間の自律的、あるいは連鎖的な自動制御となるため１チップを選択するために要する時間も短い。
このコードは、先に挙げた特許文献のようなチップ固有のＩＤとは異なり、最初に入れるテストチップコードの変更等で、各チップとの対応関係を自由に変えることが可能である。
【００１８】
設定コードが、選択対象を示す特定コードとなると、そのチップでチップ選択の無効が解除される。特定コードは全てのチップで同一のものでよいため、容易に回路的に実装され得る。また、チップ選択の解除も、例えば好ましい他の形態のように、各チップに伝送される既存の複数のチップ選択信号に基づいて回路的に容易に行う得るため、この解除のために外部からの制御が不要である。
【発明の効果】
【００１９】
本開示技術によれば、端子数をさらに削減可能であり、外部からの制御が少なく、チップ選択に時間がかからないチップ選択のための回路を有するチップ積層型の半導体装置と、積層半導体チップの選択方法を提供できる。
【図面の簡単な説明】
【００２０】
【図１】第１の実施形態に関わる半導体装置をテスト対象選択回路を中心として示すブロック図である。
【図２】チップ選択回路の概略的な回路例を示す図である。
【図３】コード生成回路の回路例を示す図である。
【図４】判定制御回路とモード制御回路の回路例を、１つのブロックとして示す回路図である。
【図５】初期化回路の例を示す回路図である。
【図６】図２〜図５に示す各部を接続することにより実現された、より具体的な実施例に係る回路構成を示す図である。
【図７】図６に示す半導体装置において、テストのためのコード設定によるチップ選択制御を示す各信号等のタイミングチャートである。
【図８】第２の実施形態に関わる半導体装置の概略構成を示す図である。
【図９】第３の実施形態に関わる半導体装置の概略構成を示す図である。
【図１０】チップ選択回路の変形例を示す図である。
【図１１】チップ選択回路の他の変形例を示す図である。
【図１２】初期化回路の変形例を示す図である。
【発明を実施するための形態】
【００２１】
本開示技術の実施形態を、図面を参照して説明する。
以下、次の順で説明を行う。
１．第１の実施の形態：複数のチップを積層した形態を必要最小構成とする実施形態である。
２．第２の実施の形態：積層チップのほかに、制御チップを備え、制御チップが積層チップと横置きの実施形態である。
３．第３の実施の形態：積層チップのほかに、制御チップを備え、制御チップ上に積層チップが登載された実施形態である。
４．変形例１：チップ選択回路の他の形態を示す変形例である。
５．変形例２：レジスタの他の形態を示す変形例である。
６．変形例３：その他の変形例である。
【００２２】
＜１．第１の実施の形態＞
［テスト対象選択回路のブロック構成］
図１に、半導体装置のテスト対象選択回路１のブロック図を示す。
図１に図解する半導体装置１００Ａは、チップごとに、機能回路１１と、テスト対象選択回路１とを備える。
機能回路１１は、その機能が正しく行われるかを不図示のテスト装置によってテストされる回路である。積層半導体装置では、メモリのように同じ機能のものが複数のチップに積層されることが多いが、異なる機能でもよい。
テスト対象選択回路１は、チップ選択回路２と、コード生成回路３と、判定制御回路５と、モード制御回路６を有して構成される。
【００２３】
チップ選択回路２は、チップ選択信号（Ｘ０〜Ｘ３）を入力し、判定制御回路５からテストチップ被選択信号（ＳＴ０）を入力し、これらの信号を基に、当該チップの選択と非選択を示す被選択信号（ＳＳ０）を機能回路１１に出力する回路である。
【００２４】
チップ選択信号（Ｘ０〜Ｘ３）は、通常動作のとき、つまり、機能回路を本来の機能発揮するように動作させるときに、どの機能回路を動作させるかを決める信号群であり、積層半導体装置には必ず設けられている。チップ選択信号（Ｘ０〜Ｘ３）は、どの機能回路を、不図示の外部端子群に対して接続させてアクセス可能とするかの制御にも用いられる。チップ選択信号（Ｘ０〜Ｘ３）は、外部から与えられてもよいし、後述する他の実施形態のように、当該半導体装置に内蔵する他の回路（例えばＣＰＵ等の他の回路）から与えられてもよい。
また、チップ選択信号（Ｘ０〜Ｘ３）は、チップ内でデコードして信号数を減らす構成でもよい。ただし、ここではチップと１：１に関係が規定され、チップ数と同じだけの本数のチップ選択信号（Ｘ０〜Ｘ３）を前提とする。
【００２５】
コード生成回路３は、「テストモード設定コマンド」として、第１のテストビット選択コード（Ｂ０，Ｂ１）と、トリガクロック（ＢＴ）と、モードコマンド（ＢＭ）を入力する。これらのコマンドは、外部のテスト装置から入力されてもよいし、後述する他の実施形態のように、半導体装置に含まれるＣＰＵ等の構成から与えられてもよい。
コード生成回路３は、詳細は後述するが、前段のチップから入力される第２のテストチップ選択コード（Ｃ０，Ｃ１）、または、第１のテストビット選択コード（Ｂ０，Ｂ１）をコード変換をして、新たな第２のテストチップ選択コード（Ｃ０，Ｃ１）として次段のチップに出力する。また、モードコマンド（ＢＭ）に基づくモードコマンド（ＢＭｉｎ）を内部生成して、これをモード制御回路６に出力する。さらに、前段のチップから入力される第２のテストチップ選択コード（Ｃ０，Ｃ１）、または、第１のテストビット選択コード（Ｂ０，Ｂ１）から、内部テストチップ選択コード（Ｃ０ｉｎ，Ｃ１ｉｎ）を生成して、これを判定制御回路５に出力する。
【００２６】
判定制御回路５は、コード生成回路３からの内部テストチップ選択コード（Ｃ０ｉｎ，Ｃ１ｉｎ）を基に、これが判定制御回路５が回路的に実装されて特定コードと一致する、一致しないに応じて、出力のテストチップ被選択信号（ＳＴ０）のレベルを変化させる。
チップ選択回路２は、このテストチップ被選択信号（ＳＴ０）が有効レベルの場合、出力の被選択信号（ＳＳ０）を選択レベルに遷移可能である。
【００２７】
図２に、チップ選択回路２の概略的な回路例を示す。
図２に図解されたチップ選択回路２は、Ｎ本（ここでは４本）のチップ選択信号（Ｘ０〜Ｘ３）のそれぞれを独立なチップ貫通線として形成している。また、ナンド回路２０を各チップに有し、その一方入力に、図１に示す判定制御回路５からの１つの被選択信号（ＳＳ０〜ＳＳ３の何れか）を入力する。ナンド回路２０の他方入力は、チップ固有の接続で、チップ選択信号（Ｘ０〜Ｘ３）の何れか１本と接続されている。図２のように、チップ１−０においてはチップ選択信号（Ｘ０）がナンド回路２０に入力され、チップ１−１においてはチップ選択信号（Ｘ１）がナンド回路２０に入力される。このように、チップ１−ｉにおいてはチップ選択信号（Ｘｉ）がナンド回路２０に入力されることは、他のチップでも同様である。
【００２８】
図３に、コード生成回路３の回路例を示す。
図３に図解したコード生成回路３は、大別すると、入力側のコード入力制御部３４と、出力側のコード変換部３７を有する。
コード入力制御部３４は、３つのレジスタ３０Ａ，３０Ｂ，３０Ｃと、アンド回路３１と、セレクタ３２，３３とを有する。
コード変換部３７は、演算回路３５とインバータ３６とを有する。
【００２９】
コード入力制御部３４において、レジスタ３０Ａ，３０Ｂ，３０Ｃのデータ入力に、それぞれ、第１のテストビット選択コード（Ｂ０）、第１のテストビット選択コード（Ｂ１）、モードコマンド（ＢＭ）が入力される。また、アンド回路３１の一方入力に、トリガクロック（ＢＴ）が入力され、その他方入力に、被選択信号（ＳＳ０）または（ＳＳ１〜３の何れか）が入力される。アンド回路３１の出力は、レジスタ３０Ａ，３０Ｂ，３０Ｃのクロック入力と接続されている。
セレクタ３２，３３は、その一方入力に、前段チップからの第２のテストチップ選択コード（Ｃ０，Ｃ１）が入力される。また、セレクタ３２の他方入力には、レジスタ３０Ａの出力が、セレクタ３３の他方入力には、レジスタ３０Ｂの出力が、それぞれ接続されている。
レジスタ３０Ｃは内部モード信号（ＢＭｉｎ）を生成して出力し、これが回路の外部に送られるとともに、セレクタ３２，３３の各制御入力にも送られる。
【００３０】
コード変換部３７において、演算回路３５は排他的論理和の反転出力を求める演算回路３５が設けられ、その一方入力にセレクタ３２の出力が、その他方入力にセレクタ３３の出力が接続されている。これらのセレクタ出力は、内部テストチップ選択コード（Ｃ０ｉｎ，Ｃ１ｉｎ）として回路の外部に出力される。
セレクタ３２の出力は、インバータ３６で反転されて第２のテストチップ選択コード（Ｃ０）として次段のチップに出力される。演算回路３５の出力（加算結果）は、第２のテストチップ選択コード（Ｃ１）として次段のチップに出力される。
【００３１】
図３のコード生成回路の例では、テストモード設定コマンドには、テストモードの有効、無効を示すビットとテストチップ選択コードを示すビットとそれらをレジスタに取り込むためのトリガビットからなり、被選択信号が被選択を示している場合にテストモードを示すビットとテストチップ選択コードを示すビットをレジスタに取り込む。
【００３２】
この例ではテストモードを示すビットが“Ｈ”の場合、テストモードが有効になり、”Ｌ”の場合、テストモードが無効すなわち、通常動作モードを示している。
内部モード信号が有効を示す場合、内部テストチップ選択コード信号にはテストモード設定コマンドにより設定されたコードが出力される。無効を示す場合は、テストチップ選択コード入力が出力される。
【００３３】
図４に、判定制御回路５とモード制御回路６の回路例を、１つのブロックとして示す。
判定制御回路５は、ノア回路５０とナンド回路５１から構成されている。ノア回路５０の２つの入力には、内部テストチップ選択コード（Ｃ０ｉｎ，Ｃ１ｉｎ）が印加される。ノア回路５０の出力（判定信号（Ｓ５０））は、ナンド回路５１の一方入力に接続されている。
モード制御回路６は、オア回路６１を有して構成されている。オア回路６１の２つの入力には、テストモード信号（ＴＭ）が前段のチップまたは外部から入力され、また、内部モード信号（ＢＭｉｎ）がコード生成回路３（図３）から入力される。オア回路６１の出力は、次段のチップに出力側のテストモード信号（ＴＭ）として送られるとともに、ナンド回路５１の他方入力に与えられる。ナンド回路５１は、チップ選択と非選択を示すテストチップ被選択信号（ＳＴ０）または（ＳＴ１〜３の何れか）を出力する。
【００３４】
今までの説明では省略したが、例えば、コード生成回路３内に、コードの初期化回路が設けられる。
初期化回路は、図５に示す、コードごとの初期化部３８の集合である。本例では、２つの第２のテストチップ選択コード（Ｃ０，Ｃ１）の各コードの入力側で、図５に示すように、ナンド回路３８Ａが、その一方入力に与えられる初期化信号に応じてオンするスイッチ（トランジスタＴｒ等）で、コード線の電位を、例えば接地電位に下げる構成となっている。
この構成の初期化部３８は、テストモード信号（ＴＭ）の入力側にも設けることが望ましい。
【００３５】
図６に、チップごとのテスト対象選択回路が、前述した各部の接続により実現された、より具体的な実施例に係る回路構成を示す。
図６では、最下段のチップ１−０について、回路構成を詳細に示すが、他のチップ１−１，１−２，１−３でも回路構成自体は図示のものと同じである。
【００３６】
図６に示すコード生成回路３は、大別すると、コード入力制御部３４と、コード変換部３７と、初期化部３８と、テストモード設定コマンド（ＢＴ，Ｂ０，Ｂ１，ＢＭ）の入出力のための端子（３９Ａ〜４２Ｂ）とに分けられる。
【００３７】
［コード設定によるチップ選択方法］
【００３８】
次に、上記図１〜図５の各回路の構成を前提とした、チップ選択制御の方法を説明する。
図６は、図１〜図５までの各回路を１つの図にまとめたものであり、各回路の構成と接続関係は概略を既に説明した。ここでは、図７を用いたチップ選択方法を説明するなかで、各回路の動作と機能を併せて説明する。
【００３９】
図７は、図６に示す半導体装置において、テストのためのコード設定によるチップ選択制御を示す各信号等のタイミングチャートである。
【００４０】
図７（Ａ）に示すテストモード設定コマンドは、トリガビットを与えるトリガクロック（ＢＴ）と、テストモードの有効または無効を示すビットを与えるモードコマンド（ＢＭ）と、ここでは２ビットの第１のテストビット選択コード（Ｂ０，Ｂ１）とからなる。
図７（Ａ）において、第１のテストビット選択コード（Ｂ０，Ｂ１）の斜線箇所はコード設定に影響しないことを表している。
【００４１】
トリガクロック（ＢＴ）は、一定周期でレベル遷移を繰り返す信号、ここではクロック信号であり、当該半導体装置の機能回路を動作させるためのクロック信号、当該半導体装置に外部から入力されるシステムクロック信号、更には、テスト装置から入力されるクロック信号が利用できる。ただし、トリガビットを与えるためのパルスを含むものであれば、クロック信号よりデューティ比が小さいパルス信号でもよい。
【００４２】
モードコマンド（ＢＭ）は、テスト時に、例えば“Ｈ”、通常動作時を含む非テスト時に、例えば“Ｌ”のレベルをとる信号である。図７（Ａ）に示すように、時間Ｔ０でモードコマンド（ＢＭ）が“Ｌ”から“Ｈ”に遷移することでテストのためのチップ選択制御が開始され、時間Ｔ２でテストのためのチップ選択制御のうち、最初のチップ制御（初期制御）が終了する。
【００４３】
第１のテストビット選択コード（Ｂ０，Ｂ１）は、図６に示すように、途中でコード変換を行うことなく、端子４０Ａ，４１Ａから入力されたまま、端子４０Ｂ，４１Ｂから次段のチップ１−１に送られる。図７に示す動作例では、遅くともチップ選択制御の開始時（Ｔ０）には、テスト対象を示す特定コード（０，０）とは異なるコード（０，１）が、図６の端子（３９Ａ，４０Ａ）から入力されている。
【００４４】
テスト制御の開始時（Ｔ０）よりもクロック半周期だけ前の時間（Ｔ（−１））において、第１のテストビット選択コード（Ｂ０，Ｂ１）およびモードコマンド（ＢＭ）の取り込みが行われる。具体的には、図６に示すアンド回路３１の入力において、時間（Ｔ（−１））で被選択信号ＳＳ０が非選択レベル“Ｈ”（図７（Ｇ））であり、このときトリガクロック（ＢＴ）が“Ｌ”から“Ｈ”に遷移する。すると、アンド回路３１の出力が“Ｌ”から“Ｈ”となり、これによりレジスタ３０Ａ，３０Ｂ（Ｒ０，Ｒ１）が第１のテストビット選択コード（Ｂ０，Ｂ１）を取り込んで保持する。同時に、レジスタ３０Ｃ（Ｒ２）がモードコマンド（ＢＭ）を取り込んで保持する。
【００４５】
図７（Ｂ）に示すように、時間Ｔ０でチップ選択信号（Ｘ０）が非選択レベルの“Ｈ”から選択レベルの“Ｌ”に遷移している。時間Ｔ０以前は、全てのチップ選択信号が非選択レベル“Ｈ”であるため、どのチップも選択されない初期状態である。時間Ｔ０から時間Ｔ２の間に、チップ選択信号（Ｘ０）が“Ｌ”、他のチップ選択信号（Ｘ１，Ｘ２，Ｘ３）が“Ｈ”であるため、チップ選択信号（Ｘ０）に対応したチップ１−０のみが選択状態をとる。すなわち、図６に示すナンド回路２０から出力される被選択信号ＳＳ０が選択レベル“Ｌ”となる。時間Ｔ０から時間Ｔ２の期間では、図６に示すナンド回路２０によって被選択信号ＳＳ１，ＳＳ２，ＳＳ３が非選択レベル“Ｈ”に固定され（図７（Ｋ）、図７（Ｎ）、図７（Ｑ））、これによりチップ１−１〜１−３の選択が無効化（禁止）される。
図７（Ｇ）に示す時間（ｔ４）から時間（ｔ４０）までの被選択信号ＳＳ０の“Ｌ”レベルは、モード設定を行うためのチップ選択であるため、この最初のチップ選択では実際のテストを行わない。
【００４６】
図７（Ｃ）に、内部モード信号（ＢＭｉｎ）を示す。内部モード信号（ＢＭｉｎ）は、図６においてモードコマンド（ＢＭ）を保持するレジスタ３０Ｃ（Ｒ２）が、モードコマンド（ＢＭ）を出力するときに生成された信号であり、セレクタ３２，３３とオア回路６１の制御に用いられる。
図７（Ｄ）に、図６に示す端子６０Ａから入力されたテストモード信号（ＴＭ）がオア回路６１で出力タイミングが制御された後の、出力側のテストモード信号（ＴＭ）を示す。
図７（Ｅ）に、図６に示すセレクタ３２，３３の出力に出現する内部テストチップ選択コード（Ｃ０ｉｎ，Ｃ１ｉｎ）を示す。
【００４７】
この図７（Ｃ）〜図７（Ｅ）のレベル遷移は、以下のようにして生じる。
【００４８】
時間（Ｔ０）より前の初期状態の任意のタイミングで、図６に示す初期化回路のナンド回路３８Ａ，３８Ｂ，３８Ｃの各他方入力に初期化信号が与えられる。すると、トランジスタＴａ，Ｔｂ，Ｔｃがオンする。そのため、第２のテストチップ選択コード（Ｃ０，Ｃ１）の各入力経路（入力側）が、コード（０，０）に対応する低い電位（例えば接地電位等）に初期設定されている。
この初期状態では、内部モード信号（ＢＭｉｎ）はレベル遷移前の“Ｌ”であるから（図７（Ｃ））、セレクタ３２，３３は“０”側の経路を選択している。そのため、これらのセレクタの出力である内部テストチップ選択コード（Ｃ０ｉｎ，Ｃ１ｉｎ）も（０，０）となっている（図７（Ｅ））。
その結果、判定制御回路５内のノア回路５０の出力（判定信号（Ｓ５０））が“Ｈ”、ナンド回路５１の出力（テストチップ被選択信号（ＳＴ０））が“Ｌ”、ナンド回路２０の出力（被選択信号（ＳＳ０））が非選択レベル“Ｈ”となっている。
【００４９】
時間（Ｔ０）において、チップ選択信号（Ｘ０）が“Ｌ”に推移すると、コード設定によるチップ選択動作が開始される。これにより、前述したように図６のコード入力制御部３４、判定制御回路５を経由した経路によって、チップ選択回路２の出力（被選択信号（ＳＳ０））が、時間（ｔ４）で非選択レベル“Ｈ”から選択レベル“Ｌ”に遷移する。
【００５０】
その後、時間（Ｔ１）において、トリガクロック（ＢＴ）のトリガパルスが立ち上がる。すると、コード入力制御部３４内のレジスタ３０Ｃ（Ｒ２）の出力変化により、内部モード信号（ＢＭｉｎ）は、図７（Ｃ）に示すように、時間（Ｔ１）から少し遅れた時間（ｔ１）において、非活性レベル“Ｌ”から活性レベル“Ｈ”に遷移する。
また、時間（Ｔ１）でトリガパルスが立ち上がると、コード入力制御部３４内でレジスタ３０Ａ，３０Ｂ（Ｒ０，Ｒ１）の出力変化が生じ、第１のテストビット選択コード（Ｂ０，Ｂ１）の内部コード（Ｂ０ｉｎ，Ｂ１ｉｎ）が発生する。
【００５１】
内部モード信号（ＢＭｉｎ）のレベル遷移に応じて、セレクタ３２，３３の制御入力が変化するので、これらのセレクタは“０”側経路の選択状態から、“１”側の経路の選択状態に切り替えられる。そのため、セレクタ３２，３３は、“１”側の経路の入力（内部コード（Ｂ０ｉｎ，Ｂ１ｉｎ））を、内部テストチップ選択コード（Ｃ０ｉｎ，Ｃ１ｉｎ）として出力する。
以上の動作の結果、図７（Ｅ）に示すように、時間（ｔ１）の内部モード信号（ＢＭｉｎ）のレベル遷移に応答して、内部テストチップ選択コード（Ｃ０ｉｎ，Ｃ１ｉｎ）が（０，０）から（０，１）に切り替わる。
【００５２】
また、時間（Ｔ０）のトリガクロック（ＢＴ）のレベル遷移に起因した内部モード信号（ＢＭｉｎ）の変化が、図６に示すオア回路６１の他方入力に入る。すると、このタイミングでオア回路６１は、その一方入力に与えられる入力側のテストモード信号（ＴＭ）のレベルに応じて出力が変化する。
以上の動作の結果、出力側のテストモード信号（ＴＭ）が“Ｌ”から“Ｈ”のレベル遷移する（図７（Ｃ））。
【００５３】
このテストモード信号（ＴＭ）のレベル遷移は、端子６０Ｂと、次段の端子６０Ａを介して、チップ１−１に伝えられる。
また、内部テストチップ選択コード（Ｃ０ｉｎ，Ｃ１ｉｎ）がコード変換部３７（加算器）でコード変換される。このコード変換では、コード（Ｃ０ｉｎ＝１）と（Ｃ１ｉｎ＝０）が排他的論理を出力反転させる演算回路３５で処理される結果、コード（０）となる。また、コード（Ｃ０ｉｎ＝１）がインバータ３６で反転され、コード（０）となる。そのため、チップ１−１にコード（０，０）が入力される。
【００５４】
この時、チップ１−１では、チップ選択信号（Ｘ１）が“Ｈ”なので、そのチップ選択回路が選択レベルをとることができない。従って、図６のチップ１−０で示すものと同じ回路において、コード入力制御部３４がコマンド入力できず、セレクタ３２，３３が“０”側経路を選択した状態が維持される。その結果、前段から入力されたコード（０，０）が、そのままチップ１−１における第２のテストチップ選択コード（Ｃ０，Ｃ１）となる（図７（Ｉ））。
また、チップ１−１では内部モード信号（ＢＭｉｎ）が生成されないため、図７（Ｄ）に示すチップ１−０の出力側のテストモード信号（ＴＭ）のレベル変化が、オア回路６１でレベル変化しない。従って、チップ１−０の出力側のテストモード信号（ＴＭ）のレベル変化が、そのまま、チップ１−１の出力側のテストモード信号（ＴＭ）に伝えられる（図７（Ｈ））。
【００５５】
チップ１−１においては、内部テストチップ選択コード（Ｃ０ｉｎ，Ｃ１ｉｎ）は、特定コード（０，０）に一致する。この一致判断が判定制御回路５でなされるため、テストチップ被選択信号（ＳＴ１）が“Ｈ”から“Ｌ”にレベル変化する（図７（Ｊ）、時間（ｔ３１））。その結果、チップ選択回路２の出力（被選択信号（ＳＳ１）が非選択レベル“Ｈ”から選択レベル“Ｌ”に遷移し、当該チップ１−１でチップ選択が行われる。
【００５６】
以後同様にして、チップ１−２と、その次のチップ１−３においても、連鎖的にコード設定が自動で行われる。ここでコード設定を「連鎖的に自動で行う」とは、図７（Ａ）と図７（Ｂ）に示す初段チップに与えるコマンドや選択信号を何ら変化しないでも、チップのレベル変化自身によって次段チップのレベル変化が生じてコード設定が行われることを意味する。
チップ１−２は、前段のコード（０，０）がコード変換はコード（１，１）となる。また、チップ１−３は、前段のコード（１，１）がコード変換後はコード（１，０）となる。
従って、チップ１−２とチップ１−３はいずれも非選択となる。
【００５７】
なお、最初に制御を開始させるために一時的に選択状態となっていたチップ１−０は、チップ１−１が選択されるとほぼ同時期に、選択が解除されて非選択となる。
【００５８】
以上の動作をまとめると、以下の如くである。
１．チップ選択制御で最初に制御するチップ（本例では最下層のチップ）に、テストモード設定コマンドにより、テストモードであることと、テスト対象のチップを示すテストチップ選択コードを伝える。
【００５９】
２．最下層のチップは、テストモード信号と次段向けに生成したコード変換後のテストチップ選択コードを次段の半導体装置へ出力する。
【００６０】
３．２の処理が自動的に最上層のチップまで連鎖して繰り返される。ただし最上層のチップは出力先がいない。この２段目以降でコード設定を自動で行う際には、２段目以降のチップ選択を全て無効としている。
なお、１段目はチップ選択が行われるが、このチップ選択はテスト対象とするための選択でない。このチップ選択は、ナンド回路２０の出力から被選択信号（ＳＳ０）をフィードバックさせる本回路例の構成上、必要となるものであり、その意味では、『全てのチップがコード設定時に、テスト対象を特定するためのチップ選択を無効とされている』といえる。
【００６１】
４．入力されたテストチップ選択コードが特定コードとなっているチップは、テストチップ被選択信号が有効側になり、それにより被選択信号が有効側に制御される。つまり、全てのチップ選択が無効とされているなかから、テスト対象と判定されたチップのみ、チップ選択の無効が解除されて有効となる。
【００６２】
５．最下層のチップ選択信号を非選択側に制御すると、積層された半導体装置の中で被選択信号が有効側になっているのは、４で選ばれたチップのみになるので、テストが可能になる。
【００６３】
［テスト対象チップの変更方法］
最後に、テスト対象のチップを変更する場合の制御を説明する。
【００６４】
変更の仕方として幾つかあるが、最も簡単には、制御開始のために有効化されるチップ（図６の例ではチップ１−０）に与えるモードコマンド（ＢＭ）をビット反転してテストモードを解除すればよい（第１の方法）。
この場合、図６におけるコード入力制御部３４が働かないから、セレクタ３２，３３は制御が始まっても“０”側の入力経路が選択された状態を維持し、初期値（０，０）が、そのまま内部テストチップ選択コード（Ｃ０ｉｎ，Ｃ１ｉｎ）となる。つまり、図７（Ｅ）におけるコード（０，０）からコード（０，１）への遷移が生じず、チップ１−０の設定コードは（０，０）となる。
その結果、チップ１−１の設定コードが（１，１）、チップ１−２の設定コードが（１，０）、チップ１−３の設定コードが（０，１）となる。この場合、特定コード（０，０）と設定コードが一致したチップ１−０が選択されてテストされる。
【００６５】
他の方法としては、初期化を再度行う方法がある（第２の方法）。
図７の制御終了時には、図６のチップ１−０は、モードコマンド（ＢＭ）の入力が停止されているが、内部モード信号（ＢＭｉｎ）が“Ｈ”を維持したままなので、セレクタ３２，３３は“１”の入力経路の選択状態を維持している。
この状態で、再度、モードコマンド（ＢＭ）とチップ選択信号（Ｘ０）を立ち上げる。すると、前回は内部テストチップ選択コード（Ｃ０ｉｎ，Ｃ１ｉｎ）が初期コード（０，０）からのスタートであったのに対して、今回は（０，１）からのスタートとなる。そのため、コード変換後のチップ１−０の設定コードが特定コード（０，０）となって、チップ１−０が選択される。
【００６６】
チップ１−２やチップ１−３まで含めて任意にチップを選択したい場合は、図７（Ａ）で入力する第１のテストビット選択コード（Ｂ０，Ｂ１）を変更するとよい（第３の方法）。
例えば、第１のテストビット選択コード（Ｂ０，Ｂ１）としてコード（０，０）を入力すれば、チップ１−０が選択チップとなる。また、第１のテストビット選択コード（Ｂ０，Ｂ１）としてコード（１，０）を入力すれば、チップ１−２が選択チップとなる。さらに、第１のテストビット選択コード（Ｂ０，Ｂ１）としてコード（１，１）を入力すれば、チップ１−３が選択チップとなる。
【００６７】
［実施形態の効果］
以上の第１の実施形態によれば、チップ選択動作を、以下の概略的な動作に集約できる。
『テストに際し、ビットの組み合わせが１つのテストチップ選択コードを、１つのチップ選択信号で特定される１つのチップに入力する。そして、他のチップのチップ選択を無効としたまま、入力したテストチップ選択コードを、チップ間で異なるものとなるようにコード変換しながらチップ積層方向の一方から他方に伝送して各チップにコードを設定する動作を行う。また、設定後のコードが特定コードとなるチップでチップ選択の無効を解除する動作を行う。この２つの動作を、外部からの制御を受けずに行う。』
【００６８】
従って、１つテストチップ選択コードを順次伝送する際に、チップ間でコードが異なるものとなるようにコード変換をしながら行うため、チップ設定に制御信号が不要である。また、チップ間の自律的、あるいは連鎖的な自動制御となるため１チップを選択するために要する時間も短い。
このコードは、先に挙げた特許文献のようなチップ固有のＩＤとは異なり、最初に入れるテストチップコードの変更等で、各チップとの対応関係を自由に変えることが可能である。
【００６９】
設定コードが、選択対象を示す特定コードとなると、そのチップでチップ選択の無効が解除される。特定コードは全てのチップで同一のものでよいため、容易に回路的に実装され得る。また、チップ選択の解除も、例えば好ましい他の形態のように、各チップに伝送される既存の複数のチップ選択信号に基づいて回路的に容易に行う得るため、この解除のために外部からの制御が不要である。
【００７０】
また、テスタ側の効果としては、本開示技術を適用すると、チップ選択信号を複数持つ積層半導体装置において、１つのチップ選択信号のみで、複数のチップをテスタから制御することができる。
【００７１】
以上より、「端子数をさらに削減可能であり、外部からの制御が少なく、チップ選択に時間がかからないチップ選択を実現する」という本開示技術の目的が達成される。
【００７２】
＜２．第２の実施の形態＞
図８に、第２の実施形態に関わる半導体装置１００Ｂの概略構成を示す。
この図解された半導体装置１００Ｂは、第１の実施形態で示した半導体装置１００Ａ（積層半導体チップ）を、インターポーザ等のパッケージ基板１０１の上に、制御チップ１０２とともに並べて実装している。ここで積層半導体チップの最下層のチップ１−０において、図６に示すように、オア回路６１で出力側のテストモード信号（ＴＭ）の生成が可能なため、図６に示すＴＭ入力ピンは使用されていない。
【００７３】
制御チップ１０２は、主に、チップ選択信号（Ｘ０〜Ｘ３）およびテストモード選定コマンド等を生成し、積層半導体チップ（１００Ａ）に供給するチップであり、例えばＣＰＵチップトを利用できる。
【００７４】
本実施形態では、最初に第１のテストビット選択コード（Ｂ０，Ｂ１）を入力するチップを、外部端子Ｔｅｘを介してテスタから与えることを可能としている。これは、先に説明したように、最初にコードを与えてコード設定のスタートとするチップをチップ選択信号（Ｘ０〜Ｘ３）のどれを選ぶかにより変更すると、選択されるチップを変更できるためである。
なお、制御チップ１０２がＣＰＵの場合、既存の端子を用いてＣＰＵ内のレジスタ等を書き換えることができれば、第１のテストビット選択コード（Ｂ０，Ｂ１）のビットの組み合わせを変えるコード変更により、選択チップの変更が可能である。
【００７５】
＜３．第３の実施の形態＞
図９に、第３の実施形態に関わる半導体装置１００Ｃの概略構成を示す。
この図解された半導体装置１００Ｃは、第１の実施形態で示した半導体装置１００Ａ（積層半導体チップ）を、制御チップ１０２の上に重ねて実装している。ここで積層半導体チップの最下層のチップ１−０において、図６に示すように、オア回路６１で出力側のテストモード信号（ＴＭ）の生成が可能なため、図６に示すＴＭ入力ピンは使用されていない。
【００７６】
制御チップ１０２は、主に、チップ選択信号（Ｘ０〜Ｘ３）およびテストモード選定コマンド等を生成する、例えば制御回路（ＣＰＵ相当の回路）１０２Ａを有する。また、制御チップ１０２は、さらに複数個のセレクタを有している。各セレクタは、制御回路１０２Ａからテスト切替信号を受けて、積層半導体チップ（１００Ａ）に供給するコマンドやチップ選択信号（Ｘ０）を、制御回路１０２Ａが生成したものにするか、外部入力のものにするかを選択する。そのため、テスタ側から自由に、選択されるチップを変更できる。そのための付加回路は、セレクタ数個であり、コスト増は最小限ですむ。
【００７７】
以上の第２、第３の実施形態によれば、第１の実施形態での効果に加えて、以下の効果がある。
最下層のチップは、テストモードの無効をテストモード信号を経由して、積層された全てのチップへテストモードの無効を伝える。テストモード設定コマンドは、最下層のチップと、テスト対象のチップが認識することになるが、テスト対象のチップは、最下層のチップがテスト対象であった場合を除き、そもそもテストモードが無効であるため、コマンドは処理されない。
この際、テスト装置による制御下にある１本のチップ選択信号以外のチップ選択信号は非選択側に固定しておけばよく、テスト装置の制御ピンを割り当てる必要がない。
【００７８】
また、最下層のチップのテストモード信号、テストチップ選択コードの入力端子は、初期化回路などで初期値を設定するようにしてやれば制御チップやテスト装置との接続は不要である。
【００７９】
第２、第３のよりシステム化された実施形態では、以下の効果がある。
制御チップからは、積層された半導体装置のなかの任意の一枚を選択するために必要な本数のチップ選択信号が接続されている。ところが、テスト装置経由では、基板を含むサンプルを複数、同時にテストしたいという要求と、テスト装置の制御ピン数に限りがあるので１サンプルあたりの制御信号の本数を減らしたいという要求からチップ選択信号を１本に削減している。
外部制御のための信号本数を削減することは、実装面積の削減にもつながる。
テスト時に使用される端子数が削減されることにより、ＤＵＴの同時測定の数が増加し、テストコストを削減することができる。
テスト設定も１クロックサイクルで全チップの設定できるため、一般的なＤＲＡＭ等のコマンド形態の中で実現可能である。
【００８０】
＜４．変形例１＞
図１０に、チップ選択回路２の変形例を示す。
チップ選択回路２は、ナンド回路２０に対する接続が固定でなく、１／Ｎ選択回路２５とセレクタ２６により、（Ｎ＋１）通り（本例ではＮ＝０〜３の４通り）で切り替えてもよい。
１／Ｎ選択回路２５を、例えば制御チップや、外部のテスト装置から制御すれば、最初にコード設定が行われるチップや選択されるチップを任意に変更できる。
【００８１】
図１１（Ａ）に、チップ選択回路２の他の変形例を示す。
チップ選択回路２は、ナンド回路２０に対する接続が固定でなく、デコーダ２７により、（Ｎ＋１）通り（本例ではＮ＝０〜３の４通り）で切り替えてもよい。
この場合は、選択信号の本数Ｎに対して２Ｎ通りの選択が可能で、全チップ非選択の組み合わせを除いた２Ｎ−１枚のチップが積層可能になる。デコーダ２７には選択信号と比較するためのＮビットのレジスタＲ３が接続されている。レジスタＲ３に、チップごとに一意に決まるコードを格納しておくことにより、選択信号の論理状態の組み合わせにより任意のチップを選択することができる。この格納コードは、例えば制御チップや、外部のテスト装置から制御すれば、最初にコード設定が行われるチップや選択されるチップを任意に変更できる。
【００８２】
＜５．変形例２＞
レジスタ３０Ａ，３０Ｂ，３０Ｃを、図１２に示すように、アンド回路３８１、２つのレジスタ（３８２，３８３）およびノア回路３８４から、テストモードを示すビットを備えない構成とすることも可能である。
この場合は、テストチップ選択コードを示すビットの組み合わせの中に、テストモードが有効になる組み合わせ（または無効になる組み合わせ）を決めておく。図１２の例では、コードが第２のテストチップ選択コード（Ｃ０，Ｃ１）が（Ｌ，Ｌ）でない場合にテストモードが有効（Ｈ）になるという論理を示している。
テストモード設定コマンドは、通常使用時のコマンド形態と同じ信号を用いて、コマンド真理値表の空き部分に割り当てて端子を共通化してもよい。その場合のテストモード設定コマンドの制御回路は、コマンドデコード回路の中に取り込まれることもある。
【００８３】
＜６．その他の変形例＞
なお、上記図７の方法、上記チップ選択の変更における第１〜第３の方法と任意に以下の方法を組み合わせることで、制御開始のチップをチップ選択信号で変更可能である。
例えば、最上層から制御を開始する場合、図６に示す回路の出力側を下向きに配置し、チップ選択信号（Ｘ３）のみを活性レベル“Ｌ”にすることで、チップ１−３から制御が開始される。
また、最上層のチップから出力される第２のテストチップ選択コード（Ｃ０，Ｃ１）を、最下層のチップの入力に基板貫通ビア等でストレートに戻してあげれば、円環的なコード伝送動作が可能である。この場合、チップ選択信号（Ｘ２）または（Ｘ３）のみを活性レベル“Ｌ”にすることで、積層チップの途中のチップから制御を開始しても何れか一のチップ選択が可能である。
【符号の説明】
【００８４】
１        ：テスト対象選択回路、
２        ：チップ選択回路、
３        ：コード生成回路、
５        ：判定制御回路、
６        ：モード制御回路、
１１      ：機能回路、
２０      ：ナンド回路、
２５      ：Ｎ選択回路、
２６      ：セレクタ、
２７      ：デコーダ、
３０Ａ    ：レジスタ、
３０Ｂ    ：レジスタ、
３０Ｃ    ：レジスタ、
３１      ：アンド回路、
３２      ：セレクタ、
３３      ：セレクタ、
３４      ：コード入力制御部、
３５      ：演算回路、
３６      ：初期化回路、
３６      ：インバータ、
３７      ：コード変換部、
３８      ：初期化部、
３８Ａ    ：ナンド回路、
４０Ａ    ：端子、
４０Ｂ    ：端子、
５０      ：ノア回路、
５１      ：ナンド回路、
６０Ａ    ：端子、
６０Ｂ    ：端子、
６１      ：オア回路、
１００Ａ  ：半導体装置、
１００Ｂ  ：半導体装置、
１００Ｃ  ：半導体装置、
１０１    ：パッケージ基板、
１０２    ：制御チップ、
１０２Ａ  ：制御回路、
３８１    ：アンド回路、
３８４    ：ノア回路、
Ｒ３      ：レジスタ、
ＳＳ０    ：被選択信号、
ＳＳ１    ：被選択信号、
Ｔａ      ：トランジスタ、
Ｔｅｘ    ：外部端子、
Ｔｒ      ：トランジスタ。
【図１】
2013205372.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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