(57)【要約】【課題】素子分離絶縁膜の形成時に、浮遊ゲート電極膜の基板に対面する部分の幅寸法が細くなってしまうことを防止する。【解決手段】本実施形態の半導体装置は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、浮遊ゲート電極膜、電極間絶縁膜および制御ゲート電極膜が積層されたゲート電極とを備えた。そして、前記浮遊ゲート電極膜を、窒素を含む下層シリコン層と窒素を実質的に含まない上層シリコン層とを有する多結晶シリコン層で構成し、前記下層シリコン層のゲート幅方向の寸法を、前記上層シリコン層のゲート幅方向の寸法よりも大きく構成した。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表層部を活性領域に分離する素子分離溝と、
前記素子分離溝内に埋め込まれた素子分離絶縁膜と、
前記半導体基板の活性領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、浮遊ゲート電極膜、電極間絶縁膜および制御ゲート電極膜が積層されたゲート電極とを備え、
前記浮遊ゲート電極膜を、窒素を１×１０21〜５×１０21ｃｍ-3の濃度で含む下層シリコン層と窒素を含まない上層シリコン層と前記下層シリコン層と前記上層シリコン層との間に介在する窒素の拡散を防止する結晶遮断層とを有する多結晶シリコン層で構成し、
前記下層シリコン層のゲート幅方向の寸法を、前記上層シリコン層のゲート幅方向の寸法よりも大きく構成し、
前記下層シリコン層の上面の高さを、前記電極間絶縁膜の最下部の高さ以下となるように構成したことを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、浮遊ゲート電極膜、電極間絶縁膜および制御ゲート電極膜が積層されたゲート電極とを備え、
前記浮遊ゲート電極膜を、窒素を含む下層シリコン層と窒素を実質的に含まない上層シリコン層とを有する多結晶シリコン層で構成し、
前記下層シリコン層のゲート幅方向の寸法を、前記上層シリコン層のゲート幅方向の寸法よりも大きく構成したことを特徴とする半導体装置。
【請求項３】
前記下層シリコン層の上面の高さを、前記電極間絶縁膜の最下部の高さ以下となるように構成したことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記下層シリコン層に含まれる窒素の濃度を１×１０21〜５×１０21ｃｍ-3と設定したことを特徴とする請求項２または３記載の半導体装置。
【請求項５】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、窒素を含む下層シリコン層と、窒素を含まない上層シリコン層とを積層して浮遊ゲート電極膜を形成する工程と、
前記浮遊ゲート電極膜、前記ゲート絶縁膜および前記半導体基板に素子分離溝を形成する工程と、
前記素子分離溝内に絶縁膜を塗布した後、熱処理し、前記浮遊ゲート電極膜が露出するように加工して素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜および前記浮遊ゲート電極膜上に電極間絶縁膜を形成する工程と、
前記電極間絶縁膜上に制御ゲート電極膜を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
例えばＮＡＮＤ型フラッシュメモリ装置は、メモリセルトランジスタの構成として、半導体基板上にゲート絶縁膜（トンネル絶縁膜）を介して電荷蓄積層（浮遊ゲート電極膜）が形成され、その上に電極間絶縁膜を介して制御ゲート電極膜が積層形成される構成を有する。ＮＡＮＤ型フラッシュメモリ装置においては、近年の微細化に伴い、ＳＴＩ（shallow trench isolation）構造を形成するに際し、素子分離溝内にポリシラザン等の塗布型の素子分離絶縁膜を塗布し、高温の水蒸気雰囲気にて熱処理して塗布型素子分離絶縁膜の改質を行う。
【０００３】
上記ＳＴＩ構造の場合、塗布型素子分離絶縁膜の改質の際、高温の水蒸気雰囲気での熱処理中に素子分離絶縁膜の膜中を酸化性雰囲気が拡散して、浮遊ゲート電極膜となる多結晶シリコン膜の表面が選択的に酸化されてしまうことがあった。多結晶シリコン膜の表面が酸化されると、活性領域となるシリコン基板の幅寸法に対し多結晶シリコン膜の幅寸法が細くなってしまう。このように多結晶シリコン膜の幅寸法が細くなった構成では、トンネル絶縁膜を介して形成されるシリコン基板と浮遊ゲート電極膜間のキャパシタの容量が小さくなり、メモリセルトランジスタの書き込み時にトンネル絶縁膜を貫通する電荷量が少なくなることから、書き込み電圧が高くなるという問題点があった。また、上記構成の場合、ワード線とシリコン基板との距離が短くなるため、書き込み時に電子が浮遊ゲート電極膜ではなく、直接ワード線に流れてしまい、書き込まれないという問題点が発生するおそれがあった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−８２９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
そこで、素子分離絶縁膜の形成時に、浮遊ゲート電極膜の基板に対面する部分の幅寸法が細くなってしまうことを防止できる半導体装置および半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００６】
本実施形態の半導体装置は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、浮遊ゲート電極膜、電極間絶縁膜および制御ゲート電極膜が積層されたゲート電極とを備えた。そして、前記浮遊ゲート電極膜を、窒素を含む下層シリコン層と窒素を実質的に含まない上層シリコン層とを有する多結晶シリコン層で構成し、前記下層シリコン層のゲート幅方向の寸法を、前記上層シリコン層のゲート幅方向の寸法よりも大きく構成した。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態のＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイの一部を示す等価回路図
【図２】メモリセル領域の一部のレイアウトパターンを示す模式的な平面図
【図３】（ａ）は図２中の３Ａ−３Ａ線に沿って示す模式的な断面図、（ｂ）は図２中の３Ｂ−３Ｂ線に沿って示す模式的な断面図
【図４】製造途中における図２中の３Ｂ−３Ｂ線に沿って示す断面図（その１）
【図５】製造途中における図２中の３Ｂ−３Ｂ線に沿って示す断面図（その２）
【図６】製造途中における図２中の３Ｂ−３Ｂ線に沿って示す断面図（その３）
【図７】製造途中における図２中の３Ｂ−３Ｂ線に沿って示す断面図（その４）
【図８】製造途中における図２中の３Ｂ−３Ｂ線に沿って示す断面図（その５）
【図９】製造途中における図２中の３Ｂ−３Ｂ線に沿って示す断面図（その６）
【図１０】製造途中における図２中の３Ｂ−３Ｂ線に沿って示す断面図（その７）
【図１１】非晶質シリコン層の製造工程を説明する図
【図１２】書き込み電圧Ｖｐｇｍの分布を示す図
【発明を実施するための形態】
【０００８】
以下、一実施形態について、図面を参照して説明する。尚、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
（第１実施形態）
まず、本実施形態のＮＡＮＤ型フラッシュメモリ装置の構成について説明する。
【０００９】
図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、複数個のＮＡＮＤセルユニット（メモリユニット）Ｓｕが行列状に配置形成されることにより構成されたものである。ＮＡＮＤセルユニットＳｕは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、これらの選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２の間に直列接続された複数個（例えば３２個）のメモリセルトランジスタＴｒｍとから構成される。ＮＡＮＤセルユニットＳｕ内の複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用する構成とされている。
【００１０】
図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列された複数個のメモリセルトランジスタＴｒｍは、ワード線ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は、選択ゲート線ＳＧＬ１により共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２により共通接続されている。選択ゲートトランジスタＴｒｓ１のドレインはビット線コンタクトＣＢを介してビット線ＢＬに接続されている。ビット線ＢＬは図１中Ｘ方向と直交するＹ方向（ビット線方向、ゲート長方向に相当）に延びるように形成されている。選択ゲートトランジスタＴｒｓ２のソースは図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１１】
図２はメモリセル領域の一部のレイアウトパターンを示す平面図である。半導体基板としてのシリコン基板１に、図２中Ｙ方向に沿って延びる素子分離領域としてのＳＴＩ２が図２中Ｘ方向に所定間隔で複数本形成されている。これによって、図２中Ｙ方向に沿って延びる活性領域３が図２中Ｘ方向に分離形成されている。メモリセルトランジスタのワード線ＷＬは、活性領域３と直交する方向（図２中Ｘ方向）に沿って延びるように形成されると共に、図２中Ｙ方向に所定間隔で複数本形成されている。
【００１２】
また、一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１が図２中Ｘ方向に沿って延びるように形成されている。一対の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢがそれぞれ形成されている。ワード線ＷＬと交差する活性領域３上にはメモリセルトランジスタのゲート電極ＭＧが形成され、選択ゲート線ＳＧＬ１と交差する活性領域３上には選択ゲートトランジスタのゲート電極ＳＧが形成されている。
【００１３】
次に、本実施形態のメモリセル領域におけるゲート電極構造について、図３を参照して説明する。図３（ａ）は、図２中の３Ａ−３Ａ線（ビット線方向、Ｙ方向）に沿う断面を模式的に示す図であり、図３（ｂ）は、図２中の３Ｂ−３Ｂ線（ワード線方向、Ｘ方向）に沿う断面を模式的に示す図である。
【００１４】
図３（ａ）、（ｂ）に示すように、ｐ型のシリコン基板１の上部には、素子分離溝４が図２中のＸ方向に離間して複数形成されている。これら素子分離溝４は、活性領域３をＸ方向に分離している。素子分離溝４内には、素子分離絶縁膜５が形成されており、素子分離領域（ＳＴＩ）２を構成している。
【００１５】
メモリセルトランジスタは、シリコン基板１に形成されたｎ型の拡散層６と、シリコン基板１上に形成されたゲート絶縁膜（トンネル絶縁膜）７と、ゲート絶縁膜７上に設けられたゲート電極ＭＧとを含んで構成される。ゲート電極ＭＧは、電荷蓄積層となる浮遊ゲート電極膜ＦＧと、浮遊ゲート電極膜ＦＧ上に形成された電極間絶縁膜９と、電極間絶縁膜９上に形成された制御ゲート電極膜ＣＧとを有する。拡散層６は、シリコン基板１の表層におけるメモリセルトランジスタのゲート電極ＭＧの両脇に位置して形成されており、メモリセルトランジスタのソース／ドレイン領域を構成する。
【００１６】
ゲート絶縁膜７は、シリコン基板１（活性領域３）上に形成されている。ゲート絶縁膜７としては、例えばシリコン酸窒化膜を用いる。浮遊ゲート電極膜ＦＧとしては、例えばリン等の不純物がドープされた多結晶シリコン層（導電層）８を用いる。この多結晶シリコン層８は、下層シリコン層８ａおよび上層シリコン層８ｂの積層構造を有する。
【００１７】
下層シリコン層８ａは、窒素濃度が高いシリコン層、例えば１×１０21ｃｍ-3程度の窒素濃度を有するシリコン層であり、膜厚が例えば１０ｎｍ程度である。下層シリコン層８ａのゲート幅方向（図３（ｂ）中の左右方向）の寸法は、ゲート絶縁膜７の下のシリコン基板１のゲート幅方向の寸法と略等しい。上層シリコン層８ｂは、窒素を実質的に含まないシリコン層であり、膜厚が例えば７０ｎｍ程度である。上層シリコン層８ｂのゲート幅方向（図３（ｂ）中の左右方向）の寸法は、下層シリコン層８ａのゲート幅方向の寸法に比べて細い。即ち、下層シリコン層８ａのゲート幅方向の寸法を、上層シリコン層８ｂのゲート幅方向の寸法よりも大きく構成している。
【００１８】
下層シリコン層８ａと上層シリコン層８ｂとの間には、これらの間で窒素の拡散を防ぐための境界層として例えば酸素原子１個分の層（モノレイヤー）からなる結晶遮断層８ｃが介在されている。この結晶遮断層８ｃ中の酸素濃度は、例えば５×１０14ｃｍ-2程度である。これら下層シリコン層８ａ、上層シリコン層８ｂ、結晶遮断層８ｃの具体的形成方法については、後述する。
【００１９】
電極間絶縁膜９は、素子分離絶縁膜５の上面、浮遊ゲート電極膜ＦＧの上部側面、および、浮遊ゲート電極膜ＦＧの上面に沿って形成されており、インターポリ絶縁膜、導電層間絶縁膜、電極間の絶縁膜として機能する。電極間絶縁膜９としては、例えばシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造（それぞれの膜厚が、例えばいずれも３ｎｍから１０ｎｍである）の膜、即ち、いわゆるＯＮＯ膜を用いる。
【００２０】
制御ゲート電極膜ＣＧは、メモリセルトランジスタのワード線ＷＬとして機能する導電層１０で構成される。導電層１０は、例えばリン等の不純物がドープされた多結晶シリコン層１０ａと、この多結晶シリコン層１０ａの直上に形成されたタングステン（Ｗ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）などの何れかの金属によってシリサイド化されたシリサイド層１０ｂとの積層構造を有する。シリサイド層１０ｂは、本実施形態の場合、例えばニッケルシリサイド（ＮｉＳｉ）で構成される。尚、導電層１０をすべてシリサイド層１０ｂ（即ち、シリサイド層単体）で構成しても良い。
【００２１】
また、図３（ａ）に示すように、メモリセルトランジスタのゲート電極ＭＧは、Ｙ方向に並設されており、各ゲート電極ＭＧは電極分離用の溝１１によって互いに電気的に分離されている。この溝１１内にはメモリセル間絶縁膜１２が形成されている。このメモリセル間絶縁膜１２としては、例えばＴＥＯＳ（tetraethyl orthosilicate）を用いたシリコン酸化膜または低誘電率絶縁膜を用いる。メモリセル間絶縁膜１２の上面、制御ゲート電極膜ＣＧの上部側面および上面上には、例えばシリコン酸化膜からなる層間絶縁膜１３が形成されている。
【００２２】
次に、本実施形態によるＮＡＮＤ型フラッシュメモリ装置の製造方法の一例を、図４〜図１０に示す工程断面図を参照して説明する。尚、図４〜図１０は、図３（ｂ）に対応する断面構造の製造段階を模式的に示す。
【００２３】
まず、図４に示すように、ｐ型のシリコン基板１の表面に、ゲート絶縁膜７として例えばシリコン酸窒化膜を周知の熱酸化法と熱窒化法を組み合わせて形成する。この後、浮遊ゲート電極膜ＦＧとなる例えばリンを不純物として用いた非晶質（アモルファス）シリコン層８をＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition）法にて形成する。
【００２４】
この場合、ＬＰ−ＣＶＤ装置（図示しない）を用いて、図１１に示すシーケンスに従って成膜する。具体的には、まず、温度を例えば５２０℃に設定し、圧力を例えば０．５Ｔｏｒｒに設定した状態で、反応容器内に例えばＳｉＨ4ガスを例えば１０００ｓｃｃｍ、不活性ガス（ヘリウム、窒素、アルゴン等）で１ｖｏｌ％に希釈したＰＨ3ガスを例えば１００ｓｃｃｍ、ＮＨ3ガスを例えば５ｓｃｃｍ導入する。この成膜状態を例えば１０分程度続けることで、膜厚が１０ｎｍ程度であって、窒素濃度が例えば１×１０21ｃｍ-3であり、且つ、リンを不純物とした非晶質の下層シリコン層８ａが成膜される。
【００２５】
この後、ＳｉＨ4、ＰＨ3、ＮＨ3ガスの供給を停止し、反応容器内にＮ2Ｏガスを例えば１０００ｓｃｃｍ導入する。例えば５分程度Ｎ2Ｏガスの導入を続けることで、酸素原子１個分のモノレイヤーからなる結晶遮断層８ｃが形成される。続いて、Ｎ2Ｏガスの供給を止め、再び、反応容器内にＳｉＨ4ガスを例えば１０００ｓｃｃｍ、不活性ガスで１ｖｏｌ％に希釈したＰＨ3ガスを例えば１００ｓｃｃｍ導入する。この成膜状態を例えば１時間程度続けることで、膜厚が７０ｎｍ程度であって、窒素を含まず、且つ、リンを不純物とした非晶質の上層シリコン層８ｂが成膜される。最後に反応容器内の真空引きとパージを行う。これにより、浮遊ゲート電極膜ＦＧとなる非晶質シリコン層８が形成される。
【００２６】
ここで形成された浮遊ゲート電極膜ＦＧとなる非晶質シリコン層８の下層シリコン層８ａの窒素濃度は、約１×１０21ｃｍ-3である。結晶遮断層８ｃの酸素濃度は、例えば５×１０14ｃｍ-2である。上層シリコン層８ｂは、窒素を含まない。また、非晶質シリコン層８（下層シリコン層８ａ、上層シリコン層８ｂ）中には、２×１０20〜３×１０20ｃｍ-3程度の濃度のリンが不純物として含まれる。
【００２７】
尚、非晶質シリコン層８、即ち、下層シリコン層８ａおよび上層シリコン層８ｂは、成膜直後の状態においては非晶質状態であり、後に結晶化熱工程を実施して多結晶状態、即ち、多結晶シリコン層８にする。この結晶化熱工程を実施するときに、下層シリコン層８ａ中の窒素は、界面（表面）へ移動するが、下層シリコン層８ａと上層シリコン層８ｂとの間に結晶遮断層８ｃが設けられているので、窒素が上層シリコン層８ｂ中へ移動することが防止される。これにより、下層シリコン層８ａ中の窒素濃度を設定濃度（例えば１×１０21ｃｍ-3程度）に保持することができる。
【００２８】
次に、図５に示すように、非晶質シリコン層８上に化学気相成長法によってハードマスク用のシリコン窒化膜１４を形成する。この後、シリコン窒化膜１４上にフォトレジスト（図示せず）を塗布し、露光現像によりレジストをパターニングする。続いて、パターニングされたレジストをマスクとしてシリコン窒化膜１４をＲＩＥ（reactive ion etching）法によりエッチングし、次いで、非晶質シリコン層８（浮遊ゲート電極膜ＦＧ）、ゲート絶縁膜７およびシリコン基板１をエッチングすることにより、素子分離のための溝４を形成する（図６参照）。
【００２９】
この後、図７に示すように、例えばポリシラザン等の塗布型の素子分離用の絶縁膜５を塗布して加工後の溝４に埋め込む。続いて、例えば５５０℃の高温水蒸気雰囲気にて熱処理を行い、塗布型の素子分離絶縁膜５の改質を行う。このとき、浮遊ゲート電極膜ＦＧとなる多結晶シリコン層８の上層シリコン層８ｂは、窒素を含まないことから、上記熱処理時に選択的に酸化が進行し、ゲート幅方向（図７中の左右方向）の寸法が細くなる。これに対して、多結晶シリコン層８の下層シリコン層８ａは、窒素濃度が高いので、上記熱処理時に酸化がほとんど進行せず、ゲート幅方向の寸法が細くなることが防止される。これにより、下部（ボトム）部分が太いほぼ凸形状の浮遊ゲート電極膜ＦＧ（多結晶シリコン層８）を形成することができる。
【００３０】
次に、ＣＭＰ（chemical mechanical polishing）を用いてシリコン窒化膜１４が露出するまで平坦化を行った後、ＲＩＥ法を用いて素子分離絶縁膜５を選択的にエッチングすることにより、浮遊ゲート電極膜ＦＧ（多結晶シリコン層８）間の素子分離絶縁膜５を落とし込む。この場合、浮遊ゲート電極膜ＦＧとなる多結晶シリコン層８の高さの上部から例えば８０〜９０％程度が露出するように素子分離絶縁膜５を落とし込む。この後、多結晶シリコン層８上に残っているシリコン窒化膜１４を例えばリン酸溶液等のウエットエッチングで選択的にエッチングして除去し、図８に示すような構成を得る。
【００３１】
次いで、図９に示すように、露出した多結晶シリコン層８および素子分離絶縁膜５の表面に、膜厚が例えば１２ｎｍ程度の電極間絶縁膜９を形成する。この電極間絶縁膜９としては、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造の膜を周知のプロセスにより形成する。この場合、多結晶シリコン層８の下層シリコン層８ａの上面の高さは、電極間絶縁膜９の最下部の高さ以下となるように構成されている。
【００３２】
この後、電極間絶縁膜９上にＣＶＤ法を用いて導電層１０（制御ゲート電極膜ＣＧ）となるドープト多結晶シリコン層を形成し、図１０に示すような構成を得る。ここで、窒素を含む下層シリコン層８ａと窒素を含まない上層シリコン層８ｂとの積層構造を有する断面が凸形状の浮遊ゲート電極膜ＦＧが形成されていることから、導電層１０を形成するときに素子分離絶縁膜５を落とし込んだ部分の開口幅が広く、浮遊ゲート電極膜ＦＧ間への導電層１０の埋め込み性が向上している。尚、導電層１０となるドープト多結晶シリコン層の不純物としては、例えばリン（Ｐ）を用いる。
【００３３】
この後は、周知のプロセスにより、電極分離用の溝１１（図３（ａ）参照）を形成し、複数のゲート構造を得る。次いで、溝１１の内底部のシリコン基板１の表面に、イオン注入法を用いて不純物をドーピングし、拡散層６を形成する。次に、溝１１内に、セルゲート間絶縁膜としてメモリセル間絶縁膜１２を形成した後、平坦化し、落とし込む。更に、多結晶シリコン層（導電層）１０の上部にニッケルシリサイド（ＮｉＳｉ）層１０ｂを形成した後、図３（ａ）に示すように、層間絶縁膜１３を形成する。更に、図示はしないが、コンタクトの形成や配線層の形成などの工程を経てＮＡＮＤ型フラッシュメモリ装置のチップが形成される。
【００３４】
このような構成の本実施形態においては、浮遊ゲート電極膜ＦＧとなる非晶質シリコン層８が、窒素を含む下層シリコン層８ａと窒素を含まない上層シリコン層８ｂとを有する構成とした。これにより、素子分離溝４に塗布型の素子分離絶縁膜５を塗布し、続いて、高温水蒸気雰囲気にて熱処理を行い、塗布型の素子分離絶縁膜５の改質を行ったときに、下層シリコン層８ａは、窒素濃度が高いので、上記熱処理時に酸化がほとんど進行せず、ゲート幅方向の寸法が細くなることを防止できる。即ち、本実施形態によれば、下層シリコン層８ａのゲート幅方向の寸法を、上層シリコン層８ｂのゲート幅方向の寸法よりも大きく構成できる。換言すると、浮遊ゲート電極膜ＦＧのシリコン基板１（活性領域３）に対面する下部（ボトム）部分における多結晶シリコン層８ａのゲート幅方向の寸法を、活性領域３となるシリコン基板１のゲート幅方向の寸法と略同じ寸法に構成できる。このため、本実施形態によれば、ゲート絶縁膜７を介して形成されるシリコン基板１と浮遊ゲート電極膜ＦＧ間のキャパシタの容量が小さくなることがなくなるから、メモリセルトランジスタの書き込み時にゲート絶縁膜７を貫通する電荷量が少なくならず、従って、書き込み電圧が高くなることを防止できる。
【００３５】
また、本実施形態では、下層シリコン層８ａの窒素濃度を１×１０21ｃｍ-3程度と設定したので、ゲート電極ＭＧのゲート幅寸法が２０ｎｍ程度である場合に、塗布型の素子分離絶縁膜５の改質のための熱処理時に下層シリコン層８ａの酸化を十分抑制することができた。具体的には、上層シリコン層８ｂの細り量が片側で２ｎｍ程度であったのに対し、下層シリコン層８ａの細り量を片側で１ｎｍ以下に抑制することができた。これにより、書き込み電圧が高くなることを十分防止できる。
【００３６】
更に、本実施形態では、上記熱処理時に下層シリコン層８ａの酸化を十分抑制することができるため、熱処理によるゲート絶縁膜７の端部の厚膜化、いわゆるバーズビークを低減することができる。更にまた、本実施形態によれば、浮遊ゲート電極膜ＦＧにおけるゲート絶縁膜７側の界面にキャリアのトラップ準位を選択的に形成するため、メモリセルトランジスタの書き込み時の電圧（Ｖｐｇｍと称す）を低減することができる。そして、Ｖｐｇｍが低減することから、ゲート絶縁膜７に加わる電界を抑制できるため、書き込み消去の信頼性を向上させることが可能である。
【００３７】
また、本実施形態では、浮遊ゲート電極膜ＦＧの下部（ボトム）部分の下層シリコン層８ａのゲート幅方向の寸法の細りを抑制することができるため、制御ゲート電極膜ＣＧ（ワード線ＷＬ）の最下部と、活性領域３となるシリコン基板１との間の距離が長くなる。このため、電子が浮遊ゲート電極膜ＦＧに入らず制御ゲート電極膜ＣＧに直接流れてしまうことがなくなり、書き込まれないメモリセルの発生を抑えることができる。
【００３８】
更に、本実施形態によれば、図１２中の曲線Ｐに示すように、書き込み電圧Ｖｐｇｍのばらつきを抑えることができる。尚、図１２中の曲線Ｐは本実施形態の書き込み電圧Ｖｐｇｍの分布を示し、図１２中の曲線Ｑは従来構成の書き込み電圧Ｖｐｇｍの分布を示す。この図１２から、本実施形態の書き込み電圧Ｖｐｇｍの分布がシャープである、即ち、本実施形態の書き込み電圧Ｖｐｇｍは、ばらつきが少ないことがわかる。
【００３９】
（その他の実施形態）
以上説明した実施形態に加えて以下のような構成を採用しても良い。
上記実施形態では、浮遊ゲート電極膜ＦＧとなる多結晶シリコン層８の下層シリコン層８ａの窒素濃度を１×１０21ｃｍ-3程度としたが、これに限られるものではなく、下層シリコン層８ａの窒素濃度を１×１０21〜５×１０21ｃｍ-3程度の範囲で設定しても良く、ゲート幅寸法等の各種条件に応じて良好な特性が得られるように窒素濃度を前記範囲内で適宜設定すれば良い。尚、下層シリコン層８ａの窒素濃度を５×１０21ｃｍ-3程度を越えるように設定すると、下層シリコン層８ａ中に固定電荷が発生するようになるため、メモリセルトランジスタの消去特性が悪くなるおそれがある。また、下層シリコン層８ａの窒素濃度を１×１０21ｃｍ-3程度未満に設定すると、塗布型の素子分離絶縁膜５の熱処理時に下層シリコン層８ａの酸化の抑制が十分になされなくなるおそれがある。
【００４０】
また、上記実施形態では、下層シリコン層８ａと上層シリコン層８ｂの間に結晶遮断層８ｃを形成するときに、反応容器内にＮ2Ｏガスを導入するように構成したが、これに代えて、Ｏ2ガスを導入するように構成しても良く、このように構成してもほぼ同じ結晶遮断層８ｃを形成することができる。
【００４１】
また、上記実施形態では、電極間絶縁膜９として、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造の膜を用いたが、これに限られるものではなく、例えば、単体の高誘電率絶縁膜、または、シリコン酸化膜／高誘電率絶縁膜／シリコン酸化膜の積層構造の膜、または、シリコン窒化膜／シリコン酸化膜／シリコン窒化膜／シリコン酸化膜／シリコン窒化膜の積層構造の膜を用いても良い。
【００４２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４３】
図面中、１はシリコン基板、２はＳＴＩ、３は活性領域、４は素子分離溝、５は素子分離絶縁膜、７はゲート絶縁膜、８はシリコン層、８ａは下層シリコン層、８ｂは上層シリコン層、８ｃは結晶遮断層、９は電極間絶縁膜、１０は導電層である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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