(57)【要約】【課題】本発明は、段差の影響を改善して信頼性に優れた大容量の積層セラミック電子部品及びその製造方法に関する。【解決手段】本発明は、誘電体層を含むセラミック本体と、上記セラミック本体内で上記誘電体層を介して対向するように配置され幅方向に印刷幅が異なるように交互に積層される第１及び第２の内部電極と、を含み、上記第１の内部電極と第２の内部電極の幅の差の比率が２０〜８０％である積層セラミック電子部品及びその製造方法を提供する。本発明によると、静電容量の大容量化を具現し且つ段差の影響を減らしてクラック発生を減少させ、耐電圧特性と信頼性に優れた大容量の積層セラミック電子部品を具現することができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
誘電体層を含むセラミック本体と、
前記セラミック本体内で前記誘電体層を介して対向するように配置され、幅方向に印刷幅が異なるように交互に積層される第１及び第２の内部電極と、
を含み、
前記第１の内部電極と第２の内部電極の幅の差の比率が２０〜８０％である、積層セラミック電子部品。
【請求項２】
前記第１の内部電極と第２の内部電極の印刷幅の差は、１００μｍ以下である、請求項１に記載の積層セラミック電子部品。
【請求項３】
前記誘電体層の平均厚さは、０．６μｍ以下である、請求項１に記載の積層セラミック電子部品。
【請求項４】
前記第１及び第２の内部電極の平均厚さは、０．６μｍ以下である、請求項１に記載の積層セラミック電子部品。
【請求項５】
前記第１及び第２の内部電極のうち印刷幅が広い電極の印刷幅が２００〜２５０μｍの場合、前記第１の内部電極と第２の内部電極の幅の差の比率が２０〜４０％である、請求項１に記載の積層セラミック電子部品。
【請求項６】
前記第１及び第２の内部電極のうち印刷幅が広い電極の印刷幅が３００〜４００μｍの場合、前記第１の内部電極と第２の内部電極の幅の差の比率が４０〜７０％である、請求項１に記載の積層セラミック電子部品。
【請求項７】
前記第１及び第２の内部電極のうち印刷幅が広い電極の印刷幅が５００μｍ以上の場合、前記第１の内部電極と第２の内部電極の幅の差の比率が２０〜８０％である、請求項１に記載の積層セラミック電子部品。
【請求項８】
前記第１又は第２の内部電極の連結性は、９０％以上である、請求項１に記載の積層セラミック電子部品。
【請求項９】
セラミック粉末を含むスラリーを用いてセラミックグリーンシートを製造する段階と、
導電性金属ペーストを用いて前記セラミックグリーンシート上に内部電極パターンを形成する段階と、
前記セラミックグリーンシートを積層し焼結して、誘電体層と当該誘電体層を介して対向するように配置され幅方向に印刷幅が異なるように交互に積層される第１及び第２の内部電極とを含むセラミック本体を形成する段階と、
を含み、
前記第１の内部電極と第２の内部電極の幅の差の比率が２０〜８０％である、積層セラミック電子部品の製造方法。
【請求項１０】
前記第１の内部電極と第２の内部電極の印刷幅の差は、１００μｍ以下である、請求項９に記載の積層セラミック電子部品の製造方法。
【請求項１１】
前記誘電体層の平均厚さは、０．６μｍ以下である、請求項９に記載の積層セラミック電子部品の製造方法。
【請求項１２】
前記第１及び第２の内部電極の平均厚さは、０．６μｍ以下である、請求項９に記載の積層セラミック電子部品の製造方法。
【請求項１３】
前記第１及び第２の内部電極のうち印刷幅が広い電極の印刷幅が２００〜２５０μｍの場合、前記第１の内部電極と第２の内部電極の幅の差の比率が２０〜４０％である、請求項９に記載の積層セラミック電子部品の製造方法。
【請求項１４】
前記第１及び第２の内部電極のうち印刷幅が広い電極の印刷幅が３００〜４００μｍの場合、前記第１の内部電極と第２の内部電極の幅の差の比率が４０〜７０％である、請求項９に記載の積層セラミック電子部品の製造方法。
【請求項１５】
前記第１及び第２の内部電極のうち印刷幅が広い電極の印刷幅が５００μｍ以上の場合、前記第１の内部電極と第２の内部電極の幅の差の比率が２０〜８０％である、請求項９に記載の積層セラミック電子部品の製造方法。
【請求項１６】
前記第１又は第２の内部電極の連結性は、９０％以上である、請求項９に記載の積層セラミック電子部品の製造方法。
【請求項１７】
前記セラミックグリーンシートの積層数は、４００層以上である、請求項９に記載の積層セラミック電子部品の製造方法。
【請求項１８】
前記導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）及びパラジウム−銀（Ｐｄ−Ａｇ）合金からなる群から選択された一つ以上である、請求項９に記載の積層セラミック電子部品の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、段差の影響を改善して信頼性に優れた大容量の積層セラミック電子部品及びその製造方法に関する。
【背景技術】
【０００２】
近年、電子製品の小型化の傾向に伴い、積層セラミック電子部品の小型化及び大容量化も求められている。
【０００３】
これにより、誘電体層と内部電極の薄膜化、多層化が多様な方法で試みられており、誘電体層の厚さが薄くなり且つ積層数が増加する積層セラミック電子部品が製造されている。
【０００４】
しかしながら、このような大容量化を具現するために誘電体層の厚さと内部電極の厚さが薄くなるほど、内部電極の印刷厚さによる段差の影響が大きくなっている。
【０００５】
段差値が大きくなるほど、内部電極の段差部分の密度が低下してクラックが発生することがある。
【０００６】
また、空いている段差部を埋めるために内部電極が伸びて切れ、これにより、信頼性が低下することがある。
【０００７】
一方、内部電極の厚さが薄くなるほど、その厚さが不均一になり、これにより、内部電極が部分的に切れて連結性が低下する。
【０００８】
また、電極が切れることにより、誘電体層の平均厚さは同一であるが、部分的に厚くなったり薄くなったりする部分が生じ、誘電体層が薄くなった部分で絶縁特性が低下して信頼性が低下する問題点があった。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、段差の影響を改善して信頼性に優れた大容量の積層セラミック電子部品及びその製造方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明は、誘電体層を含むセラミック本体と、上記セラミック本体内で上記誘電体層を介して対向するように配置され幅方向に印刷幅が異なるように交互に積層される第１及び第２の内部電極と、を含み、上記第１の内部電極と第２の内部電極の幅の差の比率が２０〜８０％である積層セラミック電子部品である。
【００１１】
上記第１の内部電極と第２の内部電極の印刷幅の差は、１００μｍ以下であることができる。
【００１２】
上記誘電体層の平均厚さは、０．６μｍ以下であることができる。
【００１３】
上記第１及び第２の内部電極の平均厚さは、０．６μｍ以下であることができる。
【００１４】
上記第１及び第２の内部電極のうち印刷幅が広い電極の印刷幅が２００〜２５０μｍの場合、上記第１の内部電極と第２の内部電極の幅の差の比率が２０〜４０％であることができる。
【００１５】
上記第１及び第２の内部電極のうち印刷幅が広い電極の印刷幅が３００〜４００μｍの場合、上記第１の内部電極と第２の内部電極の幅の差の比率が４０〜７０％であることができる。
【００１６】
上記第１及び第２の内部電極のうち印刷幅が広い電極の印刷幅が５００μｍ以上の場合、上記第１の内部電極と第２の内部電極の幅の差の比率が２０〜８０％であることができる。
【００１７】
また、上記第１又は第２の内部電極の連結性は、９０％以上であることができる。
【００１８】
本発明は、セラミック粉末を含むスラリーを用いてセラミックグリーンシートを製造する段階と、導電性金属ペーストを用いて上記セラミックグリーンシート上に内部電極パターンを形成する段階と、上記セラミックグリーンシートを積層し焼結して、誘電体層と当該誘電体層を介して対向するように配置され幅方向に印刷幅が異なるように交互に積層される第１及び第２の内部電極とを含むセラミック本体を形成する段階と、を含み、上記第１の内部電極と第２の内部電極の幅の差の比率が２０〜８０％である積層セラミック電子部品の製造方法である。
【００１９】
上記第１の内部電極と第２の内部電極の印刷幅の差は、１００μｍ以下であることができる。
【００２０】
上記誘電体層の平均厚さは、０．６μｍ以下であることができる。
【００２１】
上記第１及び第２の内部電極の平均厚さは、０．６μｍ以下であることができる。
【００２２】
上記第１及び第２の内部電極のうち印刷幅が広い電極の印刷幅が２００〜２５０μｍの場合、上記第１の内部電極と第２の内部電極の幅の差の比率が２０〜４０％であることができる。
【００２３】
上記第１及び第２の内部電極のうち印刷幅が広い電極の印刷幅が３００〜４００μｍの場合、上記第１の内部電極と第２の内部電極の幅の差の比率が４０〜７０％であることができる。
【００２４】
上記第１及び第２の内部電極のうち印刷幅が広い電極の印刷幅が５００μｍ以上の場合、上記第１の内部電極と第２の内部電極の幅の差の比率が２０〜８０％であることができる。
【００２５】
また、上記第１又は第２の内部電極の連結性は、９０％以上であることができる。
【００２６】
上記セラミックグリーンシートの積層数は、４００層以上であることができる。
【００２７】
上記導電性金属ペーストは、金属粉末４０〜５０重量部を含むことができ、上記金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）及びパラジウム−銀（Ｐｄ−Ａｇ）合金からなる群から選択された一つ以上であることができる。
【発明の効果】
【００２８】
本発明によると、静電容量の大容量化を具現し且つ段差の影響を減らしてクラック発生を減少させ、耐電圧特性と信頼性に優れた大容量の積層セラミック電子部品を具現することができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の一実施形態による積層セラミックキャパシタを概略的に示す斜視図である。
【図２】本発明の一実施形態による図１のＢ−Ｂ’線に沿う断面図である。
【図３】本発明の他の実施形態による図１のＢ−Ｂ’線に沿う断面図である。
【図４】本発明の他の実施形態による積層セラミックキャパシタの製造工程図である。
【図５】内部電極の印刷幅による印刷厚さを示すグラフである。
【図６】本発明の一実施例及び比較例の内部電極の領域別連結性を示すＳＥＭ（Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）写真である。
【図７】第１の内部電極と第２の内部電極の印刷幅の差による積層セラミックキャパシタの静電容量百分率を示すグラフである。
【発明を実施するための形態】
【００３０】
以下、添付の図面を参照して本発明の好ましい実施形態を説明する。但し、本発明の実施形態は、多様な他の形態に変形されることができ、本発明の範囲が後述する実施形態に限定されるものではない。また、本発明の実施形態は、当業界における通常の知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及びサイズなどは、より明確な説明のために誇張されることがある。なお、図面上において同一符号で表示される要素は、同一の要素である。
【００３１】
図１は、本発明の一実施形態による積層セラミックキャパシタを概略的に示す斜視図であり、図２は、本発明の一実施形態による図１のＢ−Ｂ’線に沿う断面図であり、図３は、本発明の他の実施形態による図１のＢ−Ｂ’線に沿う断面図である。
【００３２】
図１及び図２を参照すると、本発明の一実施形態による積層セラミック電子部品は、誘電体層１を含むセラミック本体１０と、上記セラミック本体１０内で上記誘電体層１を介して対向するように配置され幅方向に印刷幅が異なるように交互に積層される第１及び第２の内部電極２１、２２と、を含み、上記第１の内部電極２１と第２の内部電極２２の幅の差の比率が２０〜８０％であることができる。
【００３３】
以下では、本発明の一実施形態による積層セラミック電子部品の一例として積層セラミックキャパシタを例に挙げて説明するが、これに制限されるものではない。
【００３４】
上記セラミック本体１０は、特に制限されず、例えば、直方体状を有することができる。
【００３５】
なお、図１を参照すると、本実施形態の積層セラミックキャパシタにおいて、「長さ方向」は「Ｌ方向」、「幅方向」は「Ｗ方向」、「厚さ方向」は「Ｔ方向」と定義される。ここで、「厚さ方向」は、誘電体層を積み重ねる方向、即ち、「積層方向」と同一の概念である。
【００３６】
本発明の一実施形態による積層セラミックキャパシタは、誘電体層１を含むセラミック本体１０と、上記セラミック本体１０内で上記誘電体層１を介して対向するように配置され幅方向に印刷幅が異なるように交互に積層される第１及び第２の内部電極２１、２２と、を含むことができる。
【００３７】
上記第１及び第２の内部電極２１、２２は、特に制限されず、例えば、パラジウム（Ｐｄ）、パラジウム−銀（Ｐｄ−Ａｇ）合金等の貴金属材料及びニッケル（Ｎｉ）、銅（Ｃｕ）の一つ以上の物質からなる導電性ペーストを用いて形成されることができる。
【００３８】
静電容量の形成のために、第１及び第２の外部電極３１、３２は、上記セラミック本体１０の外側に形成されることができ、上記第１及び第２の内部電極２１、２２と電気的に連結されることができる。
【００３９】
上記第１及び第２の外部電極３１、３２は、内部電極と同一の材質の導電性金属物質で形成されることができるが、これに制限されず、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）等で形成されることができる。
【００４０】
上記第１及び第２の外部電極３１、３２は、上記金属の粉末にガラスフリットを添加して製造された導電性ペーストを塗布した後に焼成することにより形成されることができる。
【００４１】
本発明の一実施形態によると、上記第１及び第２の内部電極２１、２２は、上記セラミック本体１０内で幅方向に印刷幅が異なるように交互に積層されることができる。
【００４２】
上記第１及び第２の内部電極２１、２２を幅（Ｗ）方向に印刷幅が異なるように交互に積層することにより、段差に影響を及ぼす第１の内部電極間の距離又は第２の内部電極間の距離を長くすることができるため、段差の影響を改善することができる。
【００４３】
即ち、積層セラミックキャパシタの大容量化を具現するために誘電体層の厚さと内部電極の厚さが薄くなるほど、内部電極の印刷厚さによる段差値が大きくなり、当該段差値が大きくなるほど、内部電極の段差部分の密度が低下してクラックが発生することがある。
【００４４】
また、空いている段差部を埋めるために内部電極が伸びて切れ、これにより、信頼性が低下することがある。
【００４５】
しかしながら、本発明の一実施形態によると、上記第１及び第２の内部電極２１、２２を幅（Ｗ）方向に印刷幅が異なるように交互に積層することにより、上記の問題点を解決することができるため、クラック発生を減少させることができる。
【００４６】
上記第１の内部電極２１と第２の内部電極２２の幅の差の比率は、段差の影響を最小化するための本発明の目的に応じて多様に変更可能であり、例えば、２０〜８０％であることができる。
【００４７】
上記第１及び第２の内部電極２１、２２のうち印刷幅が広い電極は、第１の内部電極２１であることもでき、第２の内部電極２２であることもできる。
【００４８】
印刷幅が広い電極が第１の内部電極２１の場合が図２に示されており、印刷幅が広い電極が第２の内部電極２２の場合が図３に示されている。
【００４９】
図２を参照すると、本発明の一実施形態による積層セラミックキャパシタの内部電極において第１の内部電極２１の印刷幅がより広いことができ、図３を参照すると、本発明の他の実施形態による積層セラミックキャパシタの内部電極において第２の内部電極２２の印刷幅がより広いことができる。
【００５０】
具体的には、上記第１及び第２の内部電極２１、２２のうち印刷幅が広い電極の印刷幅が２００〜２５０μｍの場合、上記第１の内部電極２１と第２の内部電極２２の幅の差の比率は、２０〜４０％であることができる。
【００５１】
上記のように第１の内部電極２１と第２の内部電極２２の幅の差の比率が２０〜４０％の場合、静電容量を維持し且つ段差の影響が減少してクラック発生を減少させることができ、電極の伸びが抑制されて耐電圧が向上し信頼性にも優れた積層セラミックキャパシタを具現することができる。
【００５２】
上記印刷幅が広い電極の印刷幅が２００〜２５０μｍで、上記幅の差の比率が２０％未満の場合は、段差の影響の減少効果が少なくてクラック発生の問題が生じることがある。
【００５３】
また、上記印刷幅が広い電極の印刷幅が２００〜２５０μｍで、上記幅の差の比率が４０％を超える場合は、静電容量減少の問題が生じることがある。
【００５４】
一方、上記第１及び第２の内部電極２１、２２のうち印刷幅が広い電極の印刷幅が３００〜４００μｍの場合、上記第１の内部電極２１と第２の内部電極２２の幅の差の比率は、４０〜７０％であることができる。
【００５５】
上記のように第１の内部電極２１と第２の内部電極２２の幅の差の比率が４０〜７０％の場合、静電容量を維持し且つ段差の影響が減少してクラック発生を減少させることができ、電極の伸びが抑制されて耐電圧が向上し信頼性にも優れた積層セラミックキャパシタを具現することができる。
【００５６】
上記印刷幅が広い電極の印刷幅が３００〜４００μｍで、上記幅の差の比率が４０％未満の場合、段差の影響の減少効果が少なくてクラック発生の問題が生じることがある。
【００５７】
また、上記印刷幅が広い電極の印刷幅が３００〜４００μｍで、上記幅の差の比率が７０％を超える場合、静電容量減少の問題が生じることがある。
【００５８】
上記第１及び第２の内部電極２１、２２のうち印刷幅が広い電極の印刷幅が５００μｍ以上の場合、上記第１の内部電極２１と第２の内部電極２２の幅の差の比率は、２０〜８０％であることができる。
【００５９】
上記のように第１の内部電極２１と第２の内部電極２２の幅の差の比率が２０〜８０％の場合、静電容量を維持し且つ段差の影響が減少してクラック発生を減少させることができ、電極の伸びが抑制されて耐電圧が向上し信頼性にも優れた積層セラミックキャパシタを具現することができる。
【００６０】
上記印刷幅が広い電極の印刷幅が５００μｍ以上で、上記幅の差の比率が２０％未満の場合は、段差の影響の減少効果が少なくてクラック発生の問題が生じることがある。
【００６１】
また、上記印刷幅が広い電極の印刷幅が５００μｍ以上で、上記幅の差の比率が８０％を超える場合は、静電容量減少の問題が生じることがある。
【００６２】
上記第１の内部電極２１と第２の内部電極２２の印刷幅の差は、特に制限されるものではないが、例えば、１００μｍ以下であることができる。
【００６３】
上記印刷幅の差が１００μｍ以下の場合、クラック発生が減少し耐電圧特性と信頼性に優れた効果のみならず、積層セラミックキャパシタの静電容量を具現することができる。
【００６４】
即ち、上記印刷幅の差が１００μｍを超える場合は、積層セラミックキャパシタの静電容量が５０％以上低下する問題が生じることがある。
【００６５】
したがって、本発明の一実施形態による積層セラミックキャパシタは、上記第１の内部電極２１と第２の内部電極２２の印刷幅の差が１００μｍ以下であることができる。
【００６６】
本発明の一実施形態によると、上記誘電体層１の平均厚さは、０．６μｍ以下であることができる。
【００６７】
本発明の一実施形態において、上記誘電体層１の厚さは、第１及び第２の内部電極２１、２２の間に配置される誘電体層１の平均厚さを意味することができる。
【００６８】
上記誘電体層１の平均厚さは、図２に示されるようにセラミック本体１０の幅方向断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でイメージスキャンすることにより測定されることができる。
【００６９】
例えば、図２に示されるようにセラミック本体１０の長さ（Ｌ）方向の中央部に沿う幅及び厚さ（Ｗ−Ｔ）方向断面を走査電子顕微鏡でスキャンしたイメージから抽出された任意の誘電体層に対し、幅方向に等間隔の３０箇所の厚さを測定することにより、その平均値を求めることができる。
【００７０】
上記等間隔の３０箇所は、第１及び第２の内部電極２１、２２が重なる領域を意味する容量形成部で測定されることができる。
【００７１】
なお、このような厚さの測定を１０個以上の誘電体層に拡張して行ってその平均値を求めると、誘電体層の平均厚さをより一般化することができる。
【００７２】
上記誘電体層１の平均厚さが０．６μｍ以下の場合は、上記第１又は第２の内部電極２１、２２の連結性が低下することがあるが、本発明の一実施形態によると、幅（Ｗ）方向に印刷幅が異なるように第１の内部電極と第２の内部電極とを交互に積層することにより、段差の影響を最小化して内部電極の連結性を高めることができる。
【００７３】
また、上記誘電体層１の平均厚さが０．６μｍ以下の場合は、内部電極が切れることにより、誘電体層の平均厚さは同一であるが、部分的に厚くなったり薄くなったりする部分が生じ、誘電体層が薄くなった部分で耐電圧特性が低下して信頼性が低下することがある。しかしながら、本発明の一実施形態によると、内部電極の連結性を高めることにより耐電圧特性が向上することができる。
【００７４】
一方、上記誘電体層１の平均厚さが０．６μｍを超える場合は、その厚さが厚いため、上記のような耐電圧特性及び信頼性に問題がない。
【００７５】
上記第１及び第２の内部電極２１、２２の焼成後の平均厚さは、静電容量を形成することができるのであれば、特に制限されず、例えば、０．６μｍ以下であることができる。
【００７６】
本発明の一実施形態による積層セラミック電子部品において、上記第１又は第２の内部電極２１、２２の連結性は、９０％以上であることができる。
【００７７】
上記内部電極の連結性とは、上記第１又は第２の内部電極２１、２２の全長に対する実際に内部電極が形成された部分の長さの比と定義されることができる。
【００７８】
例えば、上記内部電極の連結性は、図２に示されるようにセラミック本体１０の幅方向断面を走査電子顕微鏡でイメージスキャンすることにより測定されることができる。
【００７９】
具体的には、図２に示されるようにセラミック本体１０の長さ（Ｌ）方向の中央部に沿う幅及び厚さ（Ｗ−Ｔ）方向断面を走査電子顕微鏡でスキャンしたイメージから抽出された任意の内部電極に対し、内部電極の断面の全長に対する実際に内部電極が形成された部分の総長さを測定して求めることができる。
【００８０】
上記第１又は第２の内部電極の連結性は、第１及び第２の内部電極２１、２２が重なる領域を意味する容量形成部で測定されることができる。
【００８１】
なお、このような内部電極の連結性の測定を上記幅及び厚さ（Ｗ−Ｔ）方向断面の中央部の１０個以上の内部電極に拡張して行ってその平均値を求めると、内部電極の連結性をより一般化することができる。
【００８２】
具体的には、第１及び第２の内部電極２１、２２の任意の一箇所における内部電極の全長をＡ、実際に内部電極が形成された部分の長さをｃ１、ｃ２、ｃ３、・・・ｃｎとすると、上記第１又は第２の内部電極の連結性は、（ｃ１＋ｃ２＋ｃ３＋・・・＋ｃｎ）／Ａで表されることができる。
【００８３】
また、上記第１又は第２の内部電極の連結性は、内部電極が実際に形成された部分の比率を意味するもので、上記任意の一箇所における内部電極の全面積に対する実際に内部電極が形成された部分の面積の比と定義されることもできる。
【００８４】
上記第１又は第２の内部電極２１、２２の連結性は後述する方法により多様に具現されることができ、本発明の一実施形態による積層セラミック電子部品の第１又は第２の内部電極の連結性は９０％以上である。
【００８５】
第１又は第２の内部電極２１、２２の連結性を９０％以上具現するための方法としては、内部電極を形成する導電性ペーストのメタルパウダーの粒子のサイズを変化させる方法又は添加される有機物とセラミックの量を調節する方法等がある。
【００８６】
また、焼成工程で昇温速度と焼成雰囲気を調節して内部電極の連結性を制御することが可能である。
【００８７】
本発明の一実施形態によると、上記内部電極の連結性を具現するために、上記容量形成部の第１及び第２の内部電極を幅（Ｗ）方向に印刷幅が異なるように交互に積層することにより、段差の影響を最小化する方法を用いることができる。
【００８８】
本発明の一実施形態によると、上記第１又は第２の内部電極２１、２２の連結性を９０％以上具現することにより、静電容量が増加し信頼性に優れた高容量の積層セラミックキャパシタを製造することができる。
【００８９】
図４は、本発明の他の実施形態による積層セラミックキャパシタの製造工程図である。
【００９０】
図４を参照すると、本発明の他の実施形態による積層セラミック電子部品の製造方法は、セラミック粉末を含むスラリーを用いてセラミックグリーンシートを製造する段階と、導電性金属ペーストを用いて上記セラミックグリーンシート上に内部電極パターンを形成する段階と、上記セラミックグリーンシートを積層し焼結して、誘電体層と当該誘電体層を介して対向するように配置され幅方向に印刷幅が異なるように交互に積層される第１及び第２の内部電極とを含むセラミック本体を形成する段階と、を含み、上記第１の内部電極と第２の内部電極の幅の差の比率が２０〜８０％であることができる。
【００９１】
上記誘電体層の平均厚さは０．６μｍ以下であり、上記第１及び第２の内部電極の平均厚さは０．６μｍ以下であることができる。
【００９２】
上記第１及び第２の内部電極のうち印刷幅が広い電極の印刷幅が２００〜２５０μｍの場合、上記第１の内部電極と第２の内部電極の幅の差の比率が２０〜４０％であることができる。
【００９３】
上記第１及び第２の内部電極のうち印刷幅が広い電極の印刷幅が３００〜４００μｍの場合、上記第１の内部電極と第２の内部電極の幅の差の比率が４０〜７０％であることができる。
【００９４】
上記第１及び第２の内部電極のうち印刷幅が広い電極の印刷幅が５００μｍ以上の場合、上記第１の内部電極と第２の内部電極の幅の差の比率が２０〜８０％であることができる。
【００９５】
また、上記第１又は第２の内部電極の連結性は、９０％以上であることができる。
【００９６】
上記セラミックグリーンシートの積層数は、特に制限されず、高容量の積層セラミック電子部品の製造のために、例えば、４００層以上であることができる。
【００９７】
上記積層数が４００層未満の場合は、誘電体層及び内部電極の厚さが厚いため、内部電極の連結性及び耐電圧特性の問題が発生しにくくなる。
【００９８】
即ち、上記積層数が４００層以上の場合にのみ、誘電体層の厚さが薄くなるため、内部電極の連結性に問題が発生し、これにより、耐電圧特性が低下する問題が発生することがある。しかしながら、本発明の一実施形態によると、上記第１及び第２の内部電極２１、２２が幅（Ｗ）方向に印刷幅が異なるように交互に積層されることにより、クラック発生を減少させ、内部電極の連結性及び耐電圧特性を向上させることができる。
【００９９】
上記導電性金属ペーストは、特に制限されず、例えば、金属粉末４０〜５０重量部を含み、上記金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）及びパラジウム−銀（Ｐｄ−Ａｇ）合金からなる群から選択された一つ以上であることができる。
【０１００】
本実施形態による積層セラミック電子部品の製造方法は、上記第１の内部電極と第２の内部電極の幅の差の比率が２０〜８０％となるように当該第１の内部電極と第２の内部電極を幅方向に印刷幅が異なるように交互に積層したことを除いては一般的な方法と同一である。
【０１０１】
上記の製造方法により製造された積層セラミック電子部品は、内部電極間の段差の影響が最小化されてクラック発生が減少し、内部電極の連結性が高くなるため、耐電圧特性と信頼性に優れた積層セラミック電子部品を具現することができる。
【０１０２】
以下、実施例を挙げて本発明をより詳細に説明するが、本発明がこれによって制限されるものではない。
【０１０３】
本実施例は、０．６μｍ以下の平均厚さを有する誘電体層１を用いた積層セラミックキャパシタに対し、第１の内部電極と第２の内部電極の幅の差の比率が２０〜８０％となるように当該第１の内部電極と第２の内部電極とを交互に積層した後にクラック発生、耐電圧及び信頼性向上の有無を試験したものである。
【０１０４】
本実施例による積層セラミックキャパシタは、下記のような段階により製作された。
【０１０５】
まず、平均粒径が０．１μｍのチタン酸バリウム（ＢａＴｉＯ３）等のパウダーを含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ  ｆｉｌｍ）上に塗布し乾燥して１．０５μｍ及び０．９５μｍの厚さを有する複数のセラミックグリーンシートを製造した。これにより、誘電体層１を形成することができる。
【０１０６】
次に、粒子の平均サイズが０．１〜０．２μｍであり４０〜５０重量部の含量を有するニッケル粉末を含む内部電極用導電性ペーストを製造した。
【０１０７】
上記セラミックグリーンシート上に上記内部電極用導電性ペーストをスクリーン印刷工法により塗布して内部電極を形成した後、４００〜５００層積層して積層体を製造した。
【０１０８】
次いで、上記積層体を圧着し切断して１００５規格サイズのチップを製造し、当該チップをＨ２０．１％以下の還元雰囲気下で１０５０〜１２００℃の温度で焼成した。
【０１０９】
次いで、外部電極形成工程、メッキ工程等を経て積層セラミックキャパシタを製作した。
【０１１０】
比較例は、第１内部電極と第２の内部電極の印刷幅に差がないように製作されたことを除いては上記実施例と同一の方法で製作されたものである。
【０１１１】
下記表１は、セラミックグリーンシートの厚さ及び積層数による段差率を比較したものである。
【０１１２】
【表１】
2013115425.tif 000003
【０１１３】
上記表１を参照すると、同じ条件下で比較例が実施例に比べて段差率が大きいことが分かる。
【０１１４】
即ち、本発明の一実施形態による積層セラミックキャパシタの場合、第１の内部電極と第２の内部電極の幅の差の比率が２０〜８０％となるように当該第１の内部電極と第２の内部電極とを交互に積層することにより段差率が減少したことが分かる。
【０１１５】
上記段差率（％）は、（内部電極の印刷厚さ×積層数）／｛（セラミックグリーンシートの厚さ＋内部電極の印刷厚さ）×積層数｝で求めることができる。
【０１１６】
図５は、内部電極の印刷幅による印刷厚さを示すグラフである。
【０１１７】
図５を参照すると、内部電極の印刷幅が小さくなるほど印刷厚さが増加する傾向があり、印刷幅は静電容量とも関連があるため、静電容量及び厚さ比を考慮して印刷幅が異なるように内部電極を交互に積層することができる。
【０１１８】
下記表２は、内部電極の印刷幅が異なるように交互に積層する場合の厚さ比を比較したものである。
【０１１９】
【表２】
2013115425.tif 000004
【０１２０】
上記表２を参照すると、厚さ比が陰（−）の場合が段差の影響を最小化できる場合で、このことから、段差の影響を最小化できる幅の差の比率が分かる。
【０１２１】
即ち、上記第１及び第２の内部電極のうち印刷幅が広い電極の印刷幅が２００〜２５０μｍの場合、上記第１の内部電極と第２の内部電極の幅の差の比率が２０〜４０％であることができる。
【０１２２】
上記第１及び第２の内部電極のうち印刷幅が広い電極の印刷幅が３００〜４００μｍの場合、上記第１の内部電極と第２の内部電極の幅の差の比率が４０〜７０％であることができる。
【０１２３】
上記第１及び第２の内部電極のうち印刷幅が広い電極の印刷幅が５００μｍ以上の場合、上記第１の内部電極と第２の内部電極の幅の差の比率が２０〜８０％であることができる。
【０１２４】
下記表３は、本発明の実施例及び比較例によるクラック発生率、静電容量、耐電圧及び高温加速寿命故障率を比較したものである。
【０１２５】
【表３】
2013115425.tif 000005
【０１２６】
上記表３を参照すると、本発明の一実施例による積層セラミックキャパシタの場合、比較例に比べて静電容量は多少減少するが、クラック発生率が５％から２％に減少し、耐電圧が向上し、信頼性にも優れることが分かる。
【０１２７】
図６は、本発明の一実施例及び比較例の内部電極の領域別連結性を示すＳＥＭ（Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）写真である。
【０１２８】
図６を参照すると、本発明の一実施形態による積層セラミックキャパシタの場合、比較例に比べて内部電極の連結性が９０％以上で、内部電極の連結性が全領域にわたって均一であることが分かる。
【０１２９】
図７は、第１の内部電極と第２の内部電極の印刷幅の差による積層セラミックキャパシタの静電容量百分率を示すグラフである。
【０１３０】
図７を参照すると、上記印刷幅の差が１００μｍを超える場合は、積層セラミックキャパシタの静電容量が５０％以上低下して問題があることが分かる。
【０１３１】
したがって、本発明の一実施形態によると、第１の内部電極と第２の内部電極の印刷幅の差は、１００μｍ以下であることができる。
【０１３２】
以上のように、本発明の一実施形態による積層セラミック電子部品は、内部電極間の段差の影響が最小化されてクラック発生が減少し、内部電極の連結性が高くなるため、耐電圧特性と信頼性に優れた積層セラミック電子部品を具現することができる。
【０１３３】
本発明は、上述した実施形態及び添付の図面によって限定されることなく添付の特許請求の範囲によって限定される。したがって、特許請求の範囲に記載の本発明の技術的思想を逸脱しない範囲内で当該技術分野における通常の知識を有する者による多様な形態の置換、変形及び変更が可能であり、これもまた本発明の範囲に属する。
【符号の説明】
【０１３４】
１  誘電体層
１０  セラミック本体
２１、２２  第１及び第２の内部電極
３１、３２  外部電極  
【図１】
2013115425.tif 000006
【図２】
2013115425.tif 000007
【図３】
2013115425.tif 000008
【図４】
2013115425.tif 000009
【図５】
2013115425.tif 000010
【図６】
2013115425.tif 000011
【図７】
2013115425.tif 000012