(57)【要約】【課題】接続される外部接続基板の種類に対応した効率的な省電力制御を行うことを目的とする。【解決手段】ＲＩＳＥＲ基板１０に、ＰＣＩ  Ｅｘｐｒｅｓｓスイッチ２０、クロックジェネレータ２２、クロックバッファ２４、及びRoot基板１２からのクロックとクロックジェネレータ２２のクロックとを切り換える切換ＳＷ２６を設け、スイッチング素子２８、３０、３２のオンオフを制御することにより、接続されるエンドポイント基板１４から得られる、復帰要因を検知する基板であるか否かを表す検知信号及びポーリングする必要がある基板であるかを表すポーリング信号に基づいて、Ｅｘｐｒｅｓｓスイッチ２０、クロックジェネレータ２２、及びクロックバッファ２４への通電を制御すると共に、切換ＳＷ２６の切換を制御する。【選択図】図１
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【特許請求の範囲】
【請求項１】
復帰要因を検知する基板であるか否かを表す検知信号及びポーリングする必要がある基板であるか否かを表すポーリング信号を含む基板種類信号を送信する機能を有する、予め定めた拡張機能を実行するための外部接続基板が接続可能とされ、接続された前記外部接続基板に対して情報を転送するためのシリアル転送インターフェース手段と、
クロックを発生するクロック発生手段と、
使用するクロックを、前記クロック発生手段によって発生されたクロック、または前記外部接続基板による拡張対象でかつクロック発生機能を備えた外部機器より送信されるクロックに切り換える切換手段と、
接続された前記外部接続基板から送信される前記基板種類信号に基づいて、前記外部接続基板の種類毎に予め定めた状態になるように、前記クロック発生手段及び前記シリアル転送インターフェース手段への通電を制御すると共に、前記切換手段の切換を制御する制御手段と、
を備えた周辺機器の省電力制御装置。
【請求項２】
前記制御手段が、
前記クロック発生手段の通電を行うための第１半導体スイッチと、
前記シリアル転送インターフェース手段への通電、並びに前記切換手段の切換を行うための第２半導体スイッチと、
前記基板種類信号に基づいて、前記第１半導体スイッチ及び前記第２半導体スイッチを制御するための信号を出力する論理回路と、
を有する請求項１に記載の周辺機器の省電力制御装置。
【請求項３】
前記クロック発生手段の通電を行うための第１半導体スイッチと、
前記シリアル転送インターフェース手段への通電、並びに前記切換手段の切換を行うための第２半導体スイッチと、
を更に備え、
前記制御手段が、前記基板種類信号に基づいて、前記第１半導体スイッチ及び前記第２半導体スイッチを制御する請求項１に記載の周辺機器の省電力制御装置。
【請求項４】
コンピュータを請求項１又は請求項３に記載の周辺機器の省電力制御装置の制御手段として機能させるための省電力制御プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周辺機器の省電力制御装置及び省電力制御プログラムに関する。
【背景技術】
【０００２】
ネットワーク等の通信手段に接続された機器では、スリープ時においてもホスト機器からのアクセスを待ち受けるために、ホスト機器に対するインターフェース部分に関しては常に電力を供給しておく必要があり、消費電力を削減するためには改善の余地がある。
【０００３】
そこで、特許文献１に記載の技術では、スタンバイ状態時に、通信インターフェースの動作を、所定の時間間隔毎に制御する制御ステップを備えて、電力供給が行われていた通信インターフェースの電源を、定期的に遮断することによって、より効率的に省電力を実現することが提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−２３４６５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、接続される外部接続基板の種類に対応した効率的な省電力制御を行うことを目的とする。
【課題を解決するための手段】
【０００６】
請求項１に記載の画像形成装置は、復帰要因を検知する基板であるか否かを表す検知信号及びポーリングする必要がある基板であるか否かを表すポーリング信号を含む基板種類信号を送信する機能を有する、予め定めた拡張機能を実行するための外部接続基板が接続可能とされ、接続された前記外部接続基板に対して情報を転送するためのシリアル転送インターフェース手段と、クロックを発生するクロック発生手段と、使用するクロックを、前記クロック発生手段によって発生されたクロック、または前記外部接続基板による拡張対象でかつクロック発生機能を備えた外部機器より送信されるクロックに切り換える切換手段と、接続された前記外部接続基板から送信される前記基板種類信号に基づいて、前記外部接続基板の種類毎に予め定めた状態になるように、前記クロック発生手段及び前記シリアル転送インターフェース手段への通電を制御すると共に、前記切換手段の切換を制御する制御手段と、を備えることを特徴としている。
【０００７】
請求項２に記載の発明は、請求項１に記載の発明において、前記制御手段が、前記クロック発生手段の通電を行うための第１半導体スイッチと、前記シリアル転送インターフェース手段への通電、並びに前記切換手段の切換を行うための第２半導体スイッチと、前記基板種類信号に基づいて、前記第１半導体スイッチ及び前記第２半導体スイッチを制御するための信号を出力する論理回路と、を有することを特徴としている。
【０００８】
請求項３に記載の発明は、請求項１に記載の発明において、前記クロック発生手段の通電を行うための第１半導体スイッチと、前記シリアル転送インターフェース手段への通電、並びに前記切換手段の切換を行うための第２半導体スイッチと、を更に備え、前記制御手段が、前記基板種類信号に基づいて、前記第１半導体スイッチ及び前記第２半導体スイッチを制御することを特徴としている。
【０００９】
請求項４に記載の省電力制御プログラムは、コンピュータを請求項１又は請求項３に記載の周辺機器の省電力制御装置の制御手段として機能させることを特徴としている。
【発明の効果】
【００１０】
請求項１に記載の発明によれば、本構成を採用しない場合と比較して、接続される外部接続基板の種類に対応した効率的な省電力制御を行うことができる、という効果がある。
【００１１】
請求項２、３に記載の発明によれば、本構成を採用しない場合と比較して、簡単な構成で効率的な省電力制御が可能となる、という効果がある。
【００１２】
請求項４に記載の発明によれば、本構成を採用しない場合と比較して、簡単なソフトウエア構成で効率的な省電力制御が可能となる、という効果がある。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１実施形態に係わる周辺機器の省電力制御装置の一例としてのＲＩＳＥＲ基板の概略構成を示す図である。
【図２】本発明の第１実施形態に係わるＲＩＳＥＲ基板において、ＥＰ基板１４Ａ及びＥＰ基板１４Ｂとして、復帰要因を検知する必要がないと共にポーリングする必要がない基板がそれぞれ接続された場合のスリープ時の動作を説明するための図である。
【図３】本発明の第１実施形態に係わるＲＩＳＥＲ基板において、ＥＰ基板１４Ａとして、復帰要因を検知しないと共にポーリングする必要がない基板が接続され、ＥＰ基板１４Ｂとして、復帰要因を検知する基板が接続された場合のスリープ時の動作を説明するための図である。
【図４】本発明の第１実施形態に係わるＲＩＳＥＲ基板において、ＥＰ基板１４Ａとして、ポーリングする必要がある基板が接続され、ＥＰ基板１４Ｂとして、復帰要因を検知しないと共にポーリングする必要がない基板が接続された場合のスリープ時の動作を説明するための図である。
【図５】本発明の第１実施形態に係わるＲＩＳＥＲ基板において、ＥＰ基板１４Ａとして、ポーリングする必要がある基板が接続され、ＥＰ基板１４Ｂとして、復帰要因を検知する基板が接続された場合のスリープ時の動作を説明するための図である。
【図６】本発明の第２実施形態に係わる周辺機器の省電力制御装置の一例としてのＲＩＳＥＲ基板の概略構成を示す図である。
【図７】本発明の第２実施形態に係わるＲＩＳＥＲ基板に対してRoot基板が行うスリープ時の処理の流れの一例を示すフローチャートである。
【図８】参考形態に係わるＰＣＩ  Ｅｘｐｒｅｓｓ規格構成を示す図である。
【図９】参考形態のＲＩＳＥＲ基板及びＥＰ基板の動作の流れを示すフローチャートである。
【発明を実施するための形態】
【００１４】
以下、図面を参照して本発明の実施の形態の一例を詳細に説明するが、実施形態を説明する前にシリアル転送インターフェース（以下、ＰＣＩ  Ｅｘｐｒｅｓｓという）規格構成を参考形態として説明する。
【００１５】
（参考形態）
図８は、参考形態に係わるＰＣＩ  Ｅｘｐｒｅｓｓ規格構成を示す図である。
【００１６】
ＰＣＩ  Ｅｘｐｒｅｓｓ規格構成のＲＩＳＥＲ基板６０は、ＣＰＵを搭載したマザーボード等のRoot基板６２の機能を拡張するための拡張基板として機能する。ＲＩＳＥＲ基板６０は、Root基板６２と接続するためのコネクタ６４と、２つの拡張用コネクタ６６、６８が設けられており、２つの外部接続基板（以下、ＥＰ基板と称する）７０が拡張用コネクタ６６、６８に接続可能とされている。
【００１７】
また、ＲＩＳＥＲ基板６０には、クロックバッファ７２、及びＰＣＩ  Ｅｘｐｒｅｓｓスイッチ７４が設けられており、ＰＣＩ  Ｅｘｐｒｅｓｓスイッチ７４を介してRoot基板６２からデータが各ＥＰ基板（ＥＰ基板７０Ａ、ＥＰ基板７０Ｂ）７０に送信される。
【００１８】
また、Root基板６２からのクロック信号がクロックバッファ７２を介して各ＥＰ基板７０へ送信されるようになっている。
【００１９】
そして、Root基板６２側のパワーマネージメント（ＰＭ）回路がＲＩＳＥＲ基板６０を介して各ＥＰ基板７０に接続されてホットラインとされて、常時電源供給される。
【００２０】
このように構成されたＲＩＳＥＲ基板６０及びＥＰ基板７０の動作は、図９に示すフローチャートに従って行われる。図９は、参考形態のＲＩＳＥＲ基板６０及びＥＰ基板７０の動作の流れを示すフローチャートである。
【００２１】
まず、スタンバイ状態とされ（２００）、スリープへ移行するか否かが判定される（２０２）。
【００２２】
スリープへ移行する場合には復帰要因を受ける回路を除く他の全ての回路部への電源がオフされる（２０４）。
【００２３】
ここで、復帰検知された場合にはホットラインでRoot基板６２に復帰通知を行って（２０６、２０８）、Root基板６２が順次電源をオンしてスタンバイ状態に復帰させる（２１０）。そして、復帰要因に対応する処理が実行される（２１２）。
【００２４】
このように通常のＰＣＩ  Ｅｘｐｒｅｓｓ規格構成では、復帰要因を検知する基板が接続される場合には常時電源を供給して、ホットラインを用いてRoot基板６２側へ復帰要因検出を通知し、Root基板６２が順次電源を投入して、スタンバイ状態へ戻して復帰要因に対応する。
【００２５】
（第１実施形態）
図１は、本発明の第１実施形態に係わる周辺機器の省電力制御装置の一例としてのＲＩＳＥＲ基板１０の概略構成を示す図である。
【００２６】
ＲＩＳＥＲ基板１０は、ＣＰＵを搭載したマザーボード等のRoot基板１２の機能を拡張するための拡張基板として機能する。ＲＩＳＥＲ基板１０は、Root基板１２と接続するためのコネクタ１６と、２つの拡張用コネクタ１８（１８Ａ、１８Ｂ）が設けられており、２つの外部接続基板（以下、ＥＰ（エンドポイント）基板と称する）１４が拡張用コネクタ１８に接続可能とされている。
【００２７】
ＲＩＳＥＲ基板１０には、ＰＣＩ  Ｅｘｐｒｅｓｓスイッチ２０が設けられており、当該ＰＣＩ  Ｅｘｐｒｅｓｓスイッチ２０を介してRoot基板１２からデータが各ＥＰ基板１４に送信される。
【００２８】
また、ＲＩＳＥＲ基板１０には、クロックジェネレータ（ＣＧ）２２、クロックバッファ（ＣＢ）２４、及び切換ＳＷ２６が設けられており、切換ＳＷ２６によってRoot基板１２側のクロックジェネレータ（root CG）によって生成されるクロックを使用するか、ＲＩＳＥＲ基板１０のＣＧ２２によって生成されたクロックを使用するかの切換が行われる。
【００２９】
また、ＲＩＳＥＲ基板１０には、ＣＧ２２をオンオフするためのスイッチング素子２８、ＣＢ２４をオンオフするためのスイッチング素子３０、及びＰＣＩ  Ｅｘｐｒｅｓｓスイッチ２０をオンオフするためのスイッチング素子３２が設けられている。なお、各スイッチング素子２８、３０、３２は、本実施形態では、ＦＥＴを適用する。
【００３０】
ＣＢ２４をオンオフするためのスイッチング素子３０のゲートには、アンドゲート３４の出力端子が接続されており、アンドゲート３４の出力に応じてＣＢ２４への通電がオンオフされるようになっている。また、アンドゲート３４の入力端子には、各ＥＰ基板１４が接続され、各ＥＰ基板１４が復帰要因を検知する基板であることを表す検知信号をアンドゲート３４に入力する。なお、アンドゲート３４の入力側はそれぞれプルアップ電源３６、３８が設けられており、スイッチング素子３０は、アンドゲート３４の出力がハイの場合にＣＢ２４への通電をオフするようになっている。
【００３１】
ＰＣＩ  Ｅｘｐｒｅｓｓスイッチ２０をオンオフするためのスイッチング素子３２のゲートには、アンドゲート４０の出力端子が接続されており、アンドゲート４０の出力に応じてＰＣＩ  Ｅｘｐｒｅｓｓスイッチ２０への通電がオンオフされるようになっている。また、アンドゲート４０の入力端子には、各ＥＰ基板１４が接続され、各ＥＰ基板１４がRoot基板１２側からポーリングする必要がある基板であるか否かを表すポーリング信号をアンドゲート４０に入力する。また、アンドゲート４０の入力側はそれぞれプルアップ電源４２、４４が設けられており、スイッチング素子３２は、アンドゲート４０の出力がハイの場合にＰＣＩ  Ｅｘｐｒｅｓｓスイッチ２０への通電をオフするようになっている。
【００３２】
また、ＣＧ２２をオンオフするためのスイッチング素子２８のゲートには、オアゲート４６の出力端子が接続されており、オアゲート４６の出力に応じてＣＧ２２への通電がオンオフされるようになっている。オアゲート４６の入力端子には、アンドゲート３４の出力が接続されていると共に、アンドゲート４０の出力がインバータ回路４８を介して接続されており、スイッチング素子２８は、オアゲート４６の出力がハイの場合にＣＧ２２への通電をオフするようになっている。さらに、オアゲート４６の出力は切換ＳＷ２６に接続されており、オアゲート４６の出力がハイの場合にRoot基板１２側からＣＢ２４へクロックを供給し、ローの場合に、ＣＧ２２からＣＢ２４へクロックを供給するように切換を行う。
【００３３】
さらに、電源５０がＲＩＳＥＲ基板１０を介して各ＥＰ基板１４へ供給され、Root基板１２から省エネ信号がＲＩＳＥＲ基板１０を介して各ＥＰ基板１４へ出力されことによって、スリープへ移行するようになっている。
【００３４】
続いて、上述のように構成された本発明の第１実施形態に係わるＲＩＳＥＲ基板１０における、接続されるＥＰ基板１４の種類に応じたスリープ時の動作について説明する。なお、以下の説明で参照する図２〜５では、各スイッチング素子２８、３０、３２の制御に関する信号の部分を示し、他の信号については省略して示す。
【００３５】
まず、ＥＰ基板１４Ａ及びＥＰ基板１４Ｂとして、復帰要因を検知しないと共にポーリングする必要がない基板がそれぞれ接続された場合のスリープ時の動作について説明する。図２は、本発明の第１実施形態に係わるＲＩＳＥＲ基板１０において、ＥＰ基板１４Ａ及びＥＰ基板１４Ｂとして、復帰要因を検知する必要がないと共にポーリングする必要がない基板がそれぞれ接続された場合のスリープ時の動作を説明するための図である。なお、図２中の斜線部分は電源オフを示し、塗り潰し部分は常時電源オンを示す。
【００３６】
ＥＰ基板１４Ａ及びＥＰ基板１４Ｂがそれぞれ復帰要因を検知しない場合には、アンドゲート３４の入力にはそれぞれプルアップ電源電圧によるハイ信号（検知１、検知２）が入力される。すなわち、アンドゲート３４の出力がハイとなり、スイッチング素子３０によってＣＢ２４への通電がオフされる。
【００３７】
また、アンドゲート４０についても、それぞれプルアップ電源電圧によるハイ信号（ポーリング１、ポーリング２）が入力されることにより、アンドゲート４０の出力がハイとなり、スイッチング素子３２によってＰＣＩ  Ｅｘｐｒｅｓｓスイッチ２０への通電がオフされる。
【００３８】
また、オアゲート４６は、アンドゲート３４からハイ信号が入力されると共に、アンドゲート４０からインバータ回路４８を介してロー信号が入力される。すなわち、オアゲート４６の出力がハイとなり、スイッチング素子２８によってＣＧ２２への通電がオフされる。また、オアゲート４６の出力がハイの場合に切換ＳＷによってＣＢ２４へクロック送信されるように切換が行われる。
【００３９】
すなわち、ＥＰ基板１４Ａ及びＥＰ基板１４Ｂとして、復帰要因を検知しないと共にポーリングする必要がない基板がそれぞれ接続された場合には、スリープ時には、ＥＰ基板１４側からの復帰要求がないのでＲＩＳＥＲ基板１０の各部及び各ＥＰ基板１４への通電がオフされて、消費電力が低減される。このとき、切換スイッチ２６によってＣＢ２４へのクロック送信するように切換が行われるが、Root基板１２側のRoot CGが停止可能であるため、Root基板１２側から作動していないＣＢ２４にクロックが送信されることがなく、部品信頼性が確保される。
【００４０】
そして、スリープからスタンバイへ移行する際には、Root基板１２側から図１のsleep信号をスタンバイ信号として指示すれば、各ＥＰ基板１４がスタンバイ状態へ移行される。
【００４１】
次に、ＥＰ基板１４Ａとして、復帰要因を検知しないと共にポーリングする必要がない基板が接続され、ＥＰ基板１４Ｂとして、復帰要因を検知する基板が接続された場合のスリープ時の動作について説明する。図３は、本発明の第１実施形態に係わるＲＩＳＥＲ基板１０において、ＥＰ基板１４Ａとして、復帰要因を検知しないと共にポーリングする必要がない基板が接続され、ＥＰ基板１４Ｂとして、復帰要因を検知する基板が接続された場合のスリープ時の動作を説明するための図である。なお、図３中の斜線部分は電源オフを示し、塗り潰し部分は常時電源オンを示す。
【００４２】
ＥＰ基板１４Ａとして、復帰要因を検知しないと共にポーリングする必要がない基板が接続され、ＥＰ基板１４Ｂとして復帰要因を検知する基板が接続されると、アンドゲート３４の入力にはプルアップ電源電圧によるハイ信号（検知１）と、復帰要因を検知することを表すロー信号（検知２）が入力される。すなわち、アンドゲート３４の出力がローとなり、スイッチング素子３０によってＣＢ２４への通電がオンされる。
【００４３】
また、アンドゲート４０については、それぞれプルアップ電源電圧によるハイ信号（ポーリング１、ポーリング２）が入力されることにより、アンドゲート４０の出力がハイとなり、スイッチング素子３２によってＰＣＩ  Ｅｘｐｒｅｓｓスイッチ２０への通電がオフされる。
【００４４】
また、オアゲート４６は、アンドゲート３４からロー信号が入力されると共に、アンドゲート４０からインバータ回路４８を介してロー信号が入力される。すなわち、オアゲート４６の出力がローとなり、スイッチング素子２８によってＣＧ２２への通電がオンされる。また、オアゲート４６の出力がローの場合に切換ＳＷによってＣＢ２４へのクロック送信が行われるように切換が行われる。
【００４５】
すなわち、復帰検知する基板（ＥＰ基板１４Ｂ）が接続された場合には、ＣＧ２２及びＣＢ２４がオンされることにより、ＣＧ２２によって生成されたクロックがＣＢ２４を介してＥＰ基板１４Ｂへ送信されるので、当該クロックにより復帰要因の検知が行われる。また、他の部分については電源がスリープ時にはオフされたままとなるので消費電力が低減される。
【００４６】
次に、ＥＰ基板１４Ａとして、ポーリングする必要がある基板が接続され、ＥＰ基板１４Ｂとして、復帰要因を検知しないと共にポーリングする必要がない基板が接続された場合のスリープ時の動作について説明する。図４は、本発明の第１実施形態に係わるＲＩＳＥＲ基板１０において、ＥＰ基板１４Ａとして、ポーリングする必要がある基板が接続され、ＥＰ基板１４Ｂとして、復帰要因を検知しないと共にポーリングする必要がない基板が接続された場合のスリープ時の動作を説明するための図である。なお、図４中の斜線部分は電源オフを示し、塗り潰し部分は常時電源オンを示す。
【００４７】
ＥＰ基板１４Ａとして、ポーリングする必要がある基板が接続され、ＥＰ基板１４Ｂとして、復帰要因を検知しないと共にポーリングする必要がない基板が接続されると、アンドゲート３４の入力にはそれぞれプルアップ電源電圧によるハイ信号（検知１）が入力される。すなわち、アンドゲート３４の出力がハイとなり、スイッチング素子３０によってＣＢ２４への通電がオフされる。
【００４８】
また、アンドゲート４０については、ポーリングする必要があることを表すロー信号（ポーリング１）が入力されると共に、プルアップ電源電圧によるハイ信号（ポーリング２）が入力される。すなわち、アンドゲート４０の出力がローとなり、スイッチング素子３２によってＰＣＩ  Ｅｘｐｒｅｓｓスイッチ２０への通電がオンされる。
【００４９】
また、オアゲート４６は、アンドゲート３４からハイ信号が入力されると共に、アンドゲート４０からインバータ回路４８を介してハイ信号が入力される。すなわち、オアゲート４６の出力がハイとなり、スイッチング素子２８によってＣＧ２２への通電がオフされる。また、オアゲート４６の出力がハイの場合に切換ＳＷ２６によってＣＢ２４へクロック送信されるように切換が行われる。
【００５０】
すなわち、ポーリングが必要な基板（ＥＰ基板１４Ａ）が接続された場合には、Root基板１２のRoot CGからＣＢ２４を介してＥＰ基板１４Ａにクロック送信すると共に、ＰＣＩ  Ｅｘｐｒｅｓｓスイッチ２０の電源がオンしているので、Root基板１２からＥＰ基板１４Ａにアクセスしてポーリングが行われる。また、他の部分については、電源が不要であるので、スリープ時には電源がオフされて消費電力が低減される。
【００５１】
次に、ＥＰ基板１４Ａとして、ポーリングする必要がある基板が接続され、ＥＰ基板１４Ｂとして復帰要因を検知する基板が接続された場合のスリープ時の動作について説明する。図５は、本発明の第１実施形態に係わるＲＩＳＥＲ基板１０において、ＥＰ基板１４Ａとして、ポーリングする必要がある基板が接続され、ＥＰ基板１４Ｂとして、復帰要因を検知する基板が接続された場合のスリープ時の動作を説明するための図である。なお、図５中の斜線部分は電源オフを示し、塗り潰し部分は常時電源オンを示す。
【００５２】
ＥＰ基板１４Ａとして、ポーリングする必要がある基板が接続され、ＥＰ基板１４Ｂとして復帰要因を検知する基板が接続されると、アンドゲート３４の入力にはプルアップ電源電圧によるハイ信号（検知１）と、復帰要因を検知することを表すロー信号（検知２）が入力される。すなわち、アンドゲート３４の出力がローとなり、スイッチング素子３０によってＣＢ２４への通電がオンされる。
【００５３】
また、アンドゲート４０については、ポーリングする必要があることを表すロー信号（ポーリング１）が入力されると共に、プルアップ電源電圧によるハイ信号（ポーリング２）が入力される。すなわち、アンドゲート４０の出力がローとなり、スイッチング素子３２によってＰＣＩ  Ｅｘｐｒｅｓｓスイッチ２０への通電がオンされる。
【００５４】
また、オアゲート４６は、アンドゲート３４からロー信号が入力されると共に、アンドゲート４０をからインバータ回路４８を介してハイ信号が入力される。すなわち、オアゲート４６の出力がハイとなり、スイッチング素子２８によってＣＧ２２への通電がオフされる。また、オアゲート４６の出力がハイの場合に切換ＳＷ２６によってＣＢ２４へクロック送信されるように切換が行われる。
【００５５】
すなわち、ポーリングが必要な基板（ＥＰ基板１４Ａ）が接続された場合には、Root基板１２のRoot CGからＣＢ２４を介してＥＰ基板１４Ａにクロック送信すると共に、ＰＣＩ  Ｅｘｐｒｅｓｓスイッチ２０の電源がオンしているので、Root基板１２からＥＰ基板１４Ａにアクセスしてポーリングが行われる。さらに、復帰検知する基板（ＥＰ基板１４Ｂ）が接続された場合には、ＣＧ２２及びＣＢ２４がオンされることにより、ＣＧ２２によって生成されたクロックがＣＢ２４を介してＥＰ基板１４Ｂへ送信されるので、当該クロックにより復帰要因の検知が行われる。また、他の部分については電源がスリープ時にはオフされたままとなるので消費電力が低減される。
【００５６】
このように、本発明の第１実施形態に係わるＲＩＳＥＲ基板１０では、接続される基板の種類に合わせてスリープ時の電源オフ部分を変更するので、ＥＰ基板１４からの復帰要因による復帰動作がなされると共に、ポーリングが必要な場合には、Root基板１２からＥＰ基板１４へのポーリングがなされる。
【００５７】
（第２実施形態）
続いて、本発明の第２実施形態に係わる周辺機器の省電力装置の一例としてのＲＩＳＥＲ基板１１について説明する。
【００５８】
第１実施形態では、回路構成によってスリープ時の各部品の電源オンオフを制御するようにする例を説明したが、第２実施形態では、第１実施形態の動作をソフトウエアで行うようにしたものである。
【００５９】
図６は、本発明の第２実施形態に係わる周辺機器の省電力制御装置の一例としてのＲＩＳＥＲ基板の概略構成を示す図である。なお、第１実施形態と同一部分については同一符号を付して説明する。また、第１実施形態で示した電源５０やRoot基板１２からの省エネ信号については省略して示す。
【００６０】
ＲＩＳＥＲ基板１１は、ＣＰＵを搭載したマザーボード等のRoot基板１２の機能を拡張するための拡張基板として機能する。ＲＩＳＥＲ基板１１は、Root基板１２と接続するためのコネクタ１６と、２つの拡張用コネクタ１８（１８Ａ、１８Ｂ）が設けられており、２つの外部接続基板（以下、ＥＰ（エンドポイント）基板と称する）１４が拡張用コネクタ１８に接続可能とされている。
【００６１】
ＲＩＳＥＲ基板１１には、ＰＣＩ  Ｅｘｐｒｅｓｓスイッチ２０が設けられており、当該ＰＣＩ  Ｅｘｐｒｅｓｓスイッチ２０を介してRoot基板１２からデータが各ＥＰ基板１４に送信される。
【００６２】
また、ＲＩＳＥＲ基板１１には、クロックジェネレータ（ＣＧ）２２、クロックバッファ（ＣＢ）２４、及び切換ＳＷ２６が設けられており、切換ＳＷ２６によってRoot基板１２側のクロックジェネレータ（root CG）によって生成されるクロックを使用するか、ＲＩＳＥＲ基板１１のＣＧ２２によって生成されたクロックを使用するかの切換が行われる。
【００６３】
また、ＲＩＳＥＲ基板１１には、ＣＧ２２をオンオフするためのスイッチング素子２８、ＣＢ２４をオンオフするためのスイッチング素子３０、及びＰＣＩ  Ｅｘｐｒｅｓｓスイッチ２０をオンオフするためのスイッチング素子３２が設けられている。なお、各スイッチング素子２８、３０、３２は、本実施形態では、ＦＥＴを適用する。
【００６４】
第１実施形態では、これらのスイッチング素子２８、３０、３２をアンドゲートやオアゲート等を用いて制御するようにしたが、本実施形態では、Root基板１２からこれらのスイッチング素子２８、３０、３２を制御するようになっている。
【００６５】
また、Root基板１２側から各スイッチング素子２８、３０、３２を制御するために、ＥＰ基板１４Ａ及びＥＰ基板１４Ｂから、復帰要因を検知する基板であることを表す検知信号やポーリングする必要がある基板であるか否かを表すポーリング信号をRoot基板１２側へ送信するようになっている。なお、検知信号やポーリング信号の送信タイミングは、接続時としてもよいし、起動時としてもよい。
【００６６】
続いて、上述のように構成された本発明の第２実施形態に係わるＲＩＳＥＲ基板１１において、ＥＰ基板１４の種類に応じたスリープ時の動作について説明する。
【００６７】
図７は、本発明の第２実施形態に係わるＲＩＳＥＲ基板１１に対してRoot基板１２が行うスリープ時の処理の流れの一例を示すフローチャートである。なお、以下の処理はプログラムとして各種記憶媒体に記憶して流通するようにしてもよい。
【００６８】
まず、ステップ１００では、スタンバイ状態とされてステップ１０２へ移行して、スリープへ移行か否か判定される。該判定は、無操作状態が予め定めた時間経過したか否か等の予め定めたスリープへ移行する条件を満たしたか否かを判定し、該判定が否定された場合にはステップ１００へ戻って処理が繰り返され、判定が肯定された場合にはステップ１０へ移行する。
【００６９】
ステップ１０４では、各ＥＰ基板１４の電源オフ可能部品の電源がオフされてステップ１０６へ移行する。
【００７０】
ステップ１０６では、ポーリング基板があるか否かが判定される。該判定は、例えば、ＥＰ基板１４が接続されたときに、ＥＰ基板１４からポーリングする必要がある基板であることを表すポーリング信号がRoot基板１２に入力されたか否かを判定し、該判定が肯定された場合にはステップ１０８へ移行し、否定された場合にはステップ１１６へ移行する。
【００７１】
ステップ１０８では、ＰＣＩ  Ｅｘｐｒｅｓｓスイッチ２０が電源オンのままとされてステップ１１０へ移行する。すなわち、スイッチング素子３２を制御してＰＣＩ  Ｅｘｐｒｅｓｓスイッチ２０への通電を行う。
【００７２】
ステップ１１０では、切換ＳＷ２６はRoot基板１２側のroot CGを使用のままとされてステップ１１２へ移行する。
【００７３】
ステップ１１２では、ＣＧ２２の電源がオフされてステップ１１４へ移行する。すなわち、スイッチング素子２８を制御することにより、切換ＳＷ２６の切換及びＣＧ２２の電源オフが制御される。
【００７４】
ステップ１１４では、ＣＢ２４の電源がオンのままとされて一連の処理を終了する。すなわち、Root基板１２からスイッチング素子３０を制御することによりＣＢ２４への通電が維持される。
【００７５】
一方、ステップ１１６では、ＰＣＩ  Ｅｘｐｒｅｓｓスイッチ２０の電源がオフされてステップ１１８へ移行する。すなわち、Root基板１２からスイッチング素子３２を制御することによりＰＣＩ  Ｅｘｐｒｅｓｓスイッチ２０への通電がオフされる。
【００７６】
ステップ１１８では、ＥＰ基板１４Ａが復帰要因を検知する基板か否か判定される。該判定は、例えば、ＥＰ基板１４Ａが接続されたときに、ＥＰ基板１４Ａから復帰要因を検知する基板であることを表す検知信号１がRoot基板１２に入力されたか否かを判定し、該判定が肯定された場合にはステップ１２０へ移行し、否定された場合にはステップ１２４へ移行する。
【００７７】
ステップ１２０では、切換ＳＷ２６の切換が行われてRoot基板１２側のroot CGを使用とされてステップ１２２へ移行する。
【００７８】
ステップ１２２では、ＣＧ２２の電源がオンされて上述のステップ１１４へ移行する。すなわち、スイッチング素子２８を制御することにより、切換ＳＷ２６の切換及びＣＧ２２の電源オンが制御される。
【００７９】
また、ステップ１２４では、ＥＰ基板１４ＡのＩ／Ｆの電源がオフされてステップ１２６へ移行する。
【００８０】
ステップ１２６では、ＥＰ基板１４Ｂが復帰要因を検知する基板か否か判定される。該判定は、例えば、ＥＰ基板１４Ｂが接続されたときに、ＥＰ基板１４Ｂから復帰要因を検知する基板であることを表す検知信号２がRoot基板１２に入力されたか否かを判定し、該判定が肯定された場合には上述のステップ１２６へ移行し、否定された場合にはステップ１２８へ移行する。
【００８１】
ステップ１２８では、ＥＰ基板１４ＢのＩ／Ｆの電源がオフされてステップ１３０へ移行する。
【００８２】
ステップ１３０では、ＣＧ２２の電源がオフされて一連の処理を終了する。すなわち、スイッチング素子２８を制御することにより、ＣＧ２２の電源がオフされる。
【００８３】
このようにソフトウエア的な処理を行うことによっても第１実施形態と同様にＲＩＳＥＲ基板１１の各部及びＥＰ基板１４の動作が行われる。従って、接続される基板の種類に合わせてスリープ時の電源オフ可能部分を変更するので、ＥＰ基板１４からの復帰要因による復帰動作がなされると共に、ポーリングが必要な場合には、Root基板１２からＥＰ基板１４へのポー梨郷動作がなされる。
【００８４】
なお、上記の実施の形態では、ＥＰ基板１４として２つの基板が接続可能な例を説明したが、２つに限定されるものではなく、３つ以上としてもよい。
【符号の説明】
【００８５】
１０    ＲＩＳＥＲ基板
１２    Root基板
１４    エンドポイント（ＥＰ）基板
２０    ＰＣＩ  Ｅｘｐｒｅｓｓスイッチ
２２    クロックジェネレータ（ＣＧ）
２４    クロックバッファ（ＣＢ）
２６    切換ＳＷ
２８、３０、３２    スイッチング素子
３４、４０    アンドゲート
４６    オアゲート
４８    インバータ回路
【図１】
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【図６】
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【図７】
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【図９】
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【図２】
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【図３】
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【図４】
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【図５】
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【図８】
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