(57)【要約】【課題】レベルシフタの消費電力を低減し、消費電力が小さな表示パネルドライバ及び表示装置を実現する。【解決手段】データドライバ２が、基準電圧よりも高く電源電圧ＶＤＤより低い電圧レベルの正極性データ信号を生成するように構成された駆動回路を具備する。駆動回路は、負電源電圧ＧＮＤと中間電源電圧ＶＭ１との間の電圧レベルを有する、映像データを駆動回路に入力するための入力信号を受け取り、該入力信号に対してレベルシフトを行って中間電源電圧ＶＭ１と正電源電圧ＶＤＤとの間の電圧レベルを有する出力信号を生成する正極レベルシフタ２１と、中間電源電圧ＶＭ１と正電源電圧ＶＤＤとの供給を受けて動作する、正極レベルシフタ２１の出力信号に応答して該正極性データ信号を出力する正極アナログ回路とを備えている。正極レベルシフタ２１は、負電源電圧と中間電源電圧ＶＭ３とで動作する第１レベルシフタ２１ａと、中間電源電圧ＶＭ１と正電源電圧ＶＤＤとの供給を受けて動作する第２レベルシフタ２１ｂとを備えている。【選択図】図３
2013205791.tif 000002
【特許請求の範囲】
【請求項１】
第１映像データに応答して、第１電源電圧と基準電圧との間の電圧レベルの負極性データ信号を生成し、第２映像データに応答して、前記基準電圧と第２電源電圧との間の電圧レベルの正極性データ信号を生成するように構成された駆動回路を具備し、
前記基準電圧は、前記第１電源電圧と前記第２電源電圧の間の特定の電圧であり、
前記駆動回路は、
前記第１電源電圧と、前記第１電源電圧と前記第２電源電圧の間の電圧である第３電源電圧との間の電圧レベルを有する、前記第１映像データを前記駆動回路に入力するための第１入力信号を受け取り、前記第１入力信号に対してレベルシフトを行って前記第３電源電圧と前記第２電源電圧との間の電圧レベルを有する出力信号を生成する正極レベルシフタと、
前記第３電源電圧と前記第２電源電圧との供給を受けて動作する、前記正極レベルシフタの出力信号に応答して前記正極性データ信号を出力する正極アナログ回路
とを備え、
前記正極レベルシフタが、
前記第１電源電圧と、前記第１電源電圧と前記第２電源電圧の間の第４電源電圧とで動作する第１レベルシフタと、
前記第３電源電圧と前記第２電源電圧との供給を受けて動作する第２レベルシフタ
とを備える
表示パネルドライバ。
【請求項２】
請求項１に記載の表示パネルドライバであって、
前記第４電源電圧が、前記第３電源電圧と前記第２電源電圧との間の電圧レベルを有する
表示パネルドライバ。
【請求項３】
請求項１又は２に記載の表示パネルドライバであって、
前記第４電源電圧から前記第１電源電圧を引いた値の２乗と、前記第２電源電圧から前記第３電源電圧を引いた値の２乗との和が、前記第２電源電圧から前記第１電源電圧を引いた値の２乗より小さい
表示パネルドライバ。
【請求項４】
請求項１に記載の表示パネルドライバであって、
前記第２電源電圧と前記第４電源電圧が同一である
表示パネルドライバ。
【請求項５】
請求項１乃至３のいずれかに記載の表示パネルドライバであって、
前記正極レベルシフタの前記第２レベルシフタが、前記第１レベルシフタの出力を受けて、前記第３電源電圧と前記第２電源電圧との供給を受けて動作するバッファを備えている
表示パネルドライバ。
【請求項６】
請求項１乃至３のいずれかに記載の表示パネルドライバであって、
前記駆動回路が、更に、
前記第１電源電圧と、前記第１電源電圧と前記第２電源電圧の間の電圧である第３電源電圧との間の電圧レベルを有する、前記第２映像データを前記駆動回路に入力するための第２入力信号を受け取り、前記第２入力信号に対してレベルシフトを行って前記第１電源電圧と、前記第１電源電圧と前記第２電源電圧との間の電圧であり前記第１電源電圧と異なる第５電源電圧との間の電圧レベルを有する出力信号を生成する負極レベルシフタと、
前記第１電源電圧と前記第５電源電圧との供給を受けて動作する、前記負極レベルシフタの出力信号に応答して前記負極性データ信号を出力する負極アナログ回路と、
前記正極アナログ回路から出力される前記正極性データ信号と前記負極アナログ回路からの出力される前記負極性データ信号とを、目的の出力端子にそれぞれに出力する切替スイッチ回路とを備える
表示パネルドライバ。
【請求項７】
請求項６に記載の表示パネルドライバであって、
前記第４電源電圧と前記第５電源電圧とが同一である
表示パネルドライバ。
【請求項８】
請求項６又は７に記載の表示パネルドライバであって、
前記負極レベルシフタが、
前記第２入力信号を受けて、前記第１電源電圧と前記第４電源電圧とで動作する第３レベルシフタと、
前記第３レベルシフタの出力を受けて、前記第１電源電圧と前記第５電源電圧とで動作する第４レベルシフタ
とを備える
表示パネルドライバ。
【請求項９】
請求項８に記載の表示パネルドライバであって、
前記第４レベルシフタが、前記第１電源電圧と前記第５電源電圧との供給を受けて動作するバッファで構成される
表示パネルドライバ。
【請求項１０】
表示パネルと
前記表示パネルのゲート線を駆動するゲートドライバと、
請求項１乃至９のいずれかに記載の表示パネルドライバ
とを具備し、
前記表示パネルドライバは、前記駆動回路によって生成された前記正極性データ信号と前記負極性データ信号とを、前記表示パネルの目的のデータ線に出力する
表示装置。
【請求項１１】
第１電源電圧と、前記第１電源電圧と第２電源電圧との間の電圧で前記第２電源電圧と異なる第３電源電圧との間の電圧レベルを持つ入力信号を受け、前記第３電源電圧と前記第２電源電圧との間の電圧レベルを持つ出力信号に変えて出力するレベルシフタ回路であって、
前記第３電源電圧と前記第２電源電圧との間の電圧である第４電源電圧と、前記第１電源電圧との供給を受け、前記第１電源電圧と前記第４電源電圧の間の電圧レベルの信号を前記入力信号に応答して出力する第１レベルシフタと、
前記第３電源電圧と前記第２電源電圧との供給を受けて、前記第１レベルシフタからの前記信号に応答して前記出力信号を出力する第２レベルシフタ
とを具備し、
前記第１電源電圧をＶ１、第２電源電圧をＶ２、前記第３電源電圧をＶ３、前記第４電源電圧をＶ４、前記第１レベルシフタの負荷容量値をＣ１、前記第２レベルシフタの負荷容量値をＣ２とした時に、
Ｃ２（Ｖ２―Ｖ１）２＞Ｃ１（Ｖ４―Ｖ１）２＋Ｃ２（Ｖ２−Ｖ３）２
が成立する
レベルシフタ回路。
【請求項１２】
請求項１１に記載のレベルシフタ回路であって、
（Ｖ２―Ｖ１）２＞（Ｖ４―Ｖ１）２＋（Ｖ２−Ｖ３）２
が成立する
レベルシフタ回路。
【請求項１３】
請求項１１に記載のレベルシフタ回路であって、
前記第２電源電圧と前記第４電源電圧とが同一である
レベルシフタ回路。
【請求項１４】
請求項１１乃至１３のいずれかに記載のレベルシフタ回路であって、
前記第２レベルシフタがバッファである
レベルシフタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示パネルドライバ、表示装置、及びレベルシフタ回路に関し、特に、入力ディジタル信号に応答してアナログ信号を出力する表示パネルドライバにおいて使用されるレベルシフタに関する。
【背景技術】
【０００２】
表示装置の表示解像度（カラム数×ライン数）は年々増加している。例えば、ＰＣモニターは、従来、一般にはＸＧＡ(1,024×768)やＳＸＧＡ(1,280×1,024)に対応した解像度であったものが、現在ではＵＸＧＡ(1,600×1,200)，ＦＨＤ(1,920×1,080)は普通の解像度で、さらにＱＵＸＧＡ−Ｗｉｄｅ(3,840×2,400)等の高解像度のモニターも製品化されている。これに伴い表示装置のデータドライバ（データ線を駆動するドライバ）の出力数は、通常使われる縦ストライプ方式のカラー表示装置では、カラム数の３倍の総出力数（３原色である赤（Ｒ）、緑（Ｇ）、青（Ｂ）のそれぞれに対応する出力の数）が必要になる。その一方で、データドライバＩＣの総コストを抑えるために、使用するデータドライバＩＣの個数を減らす、つまり集積度を上げてＩＣ１チップ当たりの出力数を増やすことを要求されている。
【０００３】
さらに、テレビジョン受像機（ＴＶ）の表示解像度は、日本の地上ディジタル放送規格のＦＨＤ（Full High
Definition）が普通であるが、特に液晶表示パネルを用いたテレビジョン受像機の場合は、動画の表示特性を良くするために、通常６０フィールド／秒のフレーム表示周波数を上げて、２倍速（１２０フィールド／秒）や４倍速（２４０フィールド／秒）で動作することを求められる。これは、データドライバの動作速度も２倍速や４倍速で動作すること、つまり動作周波数の増加を要求されていることになる。
【０００４】
ところで、現在主流のＭＯＳＦＥＴ(Metal Oxide Semiconductor Field
Effect Transistor)で構成するＣＭＯＳ  ＩＣ(Complementary MOS
Integrated Circuit)のディジタル部分回路の消費電力（Ｐ）は、
Ｐ＝ｆ・Ｃ・Ｖ２  ・・・  式（１）
で表すことができる。ここで、ｆは動作周波数であり、Ｃは負荷容量値であり、Ｖはこの部分の実効振幅電圧値である。１チップ当たりの出力数を増やすことは、回路の負荷容量および寄生容量の合計値Ｃを大きくすることであり、動作周波数の増加は動作周波数ｆの値を大きくすることになる。しかし、これらは市場の要求であり、メーカー側で勝手に変えることはできない。
【０００５】
つまり市場の要求は、データドライバ１チップ当たりの消費電力を増加させる、つまりチップの発熱量を大きくすることになる。しかし、テレビジョン受像機はもちろんＰＣモニターでも騒音防止やコストダウン、装置全体の消費電力低減等の要求から冷却用のファンを使わないのが一般的である。つまり、データドライバの冷却方法は相変わらず自然空冷であるものが大半である。
【０００６】
一方で、データドライバＩＣを構成する、シリコンを基材としたトランジスタには、正常動作しながら必要な寿命を達成するための、最大の温度（ジャンクション温度：Tｊ＝１２５℃程度）が物性的に決まっており、データドライバＩＣのチップ温度をこの最大の温度以下に保つ必要がある。
【０００７】
つまり、これらのことから、データドライバの低消費電力化が求められていることになる。
【０００８】
前出の式（１）で明らかなように、表示装置を設計する側で決定することができ、消費電力に対して２乗に比例する動作電圧Ｖを小さくすることは、低消費電力化に有効な方法である。しかし、表示デバイスに最適な駆動電圧は物理的に決まっているため、最終的な出力アナログ電圧を変えることはできない。
【０００９】
これらのことから、表示用データドライバの動作電圧の実効値をできるだけ小さくしつつ、最終の出力アナログ電圧値の要求を実現する技術に係る特許出願が西暦２０００年前後から数多く出願されている。
【００１０】
例えば、特開２００５−２６６７３８号公報（特許文献１）は、液晶表示装置のソースドライバにおいて、正電源電圧ＶＤＤと負電源電圧（接地電圧）ＧＮＤに加え、１つ以上の中間電源電圧を用意することによって消費電力を低減する技術を開示している。図１は、特許文献１に開示された液晶表示装置のソースドライバの駆動回路の構成を示すブロック図である。当該駆動回路は、正極レベルシフタ１０１と、正極アナログ回路１０２と、負極レベルシフタ１０３と、負極アナログ回路１０４と、クロススイッチ回路１０５と、出力端子１０６２ｎ−１、１０６２ｎとを備えている。出力端子１０６２ｎ−１、１０６２ｎにはデータ線が接続されており、データ信号Ｓ２ｎ−１、Ｓ２ｎが、出力端子１０６２ｎ−１、１０６２ｎからデータ線に出力される。
【００１１】
入力映像データＤＩＮを正極アナログ回路１０２に入力する正極レベルシフタ１０１には、正電源電圧ＶＤＤと中間電源電圧ＶＭ１とが供給される。ここで、中間電圧レベルＶＭ１は、正電源電圧ＶＤＤと負電源電圧ＧＮＤの間の電圧レベルである。一方、入力映像データＤＩＮを負極アナログ回路１０４に入力する負極レベルシフタ１０３の電源として、負電源電圧ＧＮＤと中間電源電圧ＶＭ２とが供給される。中間電源電圧ＶＭ２は、正電源電圧ＶＤＤと負電源電圧ＧＮＤとの間の電圧レベルである。このように、中間電源電圧ＶＭ１、ＶＭ２を使用する構成により、それぞれの正極レベルシフタ１０１、負極レベルシフタ１０３の実効動作電圧を小さくして低消費電力化が図られている。
【００１２】
また、特開２００８−２９２８３７号公報（特許文献２）では、データドライバを負極アナログ回路の電源電圧範囲に相当する低電位領域Ａと、中間電位領域Ｂと、正極アナログ回路の電源電圧範囲に相当する高電位領域Ｃとに分割して低消費電力化を実現する技術を開示している。これにより、各領域の耐圧を低くしながらドット反転駆動が実現する方法が開示されている。
【００１３】
現在、入力信号を処理する処理回路系には、５Ｖ系、３．３Ｖ系、２．５Ｖ系、１．８Ｖ系、等多数の種類がある。データドライバの出力電圧を生成する出力回路系には、特許文献１の公知技術が前提としているコモンレベル（Common level：正極と負極の境目の電圧レベル）を固定する液晶表示装置については、１８Ｖ系、１２Ｖ系、９Ｖ系、５Ｖ系等、これも多数の種類がある。ただし、より低消費電力化が求められているのは、データドライバの出力電圧が大きい方であることは明らかである。
【００１４】
さらに、これらの入力信号の処理のための回路系とアナログ出力電圧の出力のための回路系は、電源設計の容易化と、ソースドライバの基準電圧（一般的には負電源電圧ＧＮＤ）の安定化のため、正電源電圧ＶＤＤ又は負電源電圧ＧＮＤのいずれか（通常は負電源電圧ＧＮＤ）を共通にするのが一般的である。
【００１５】
また、レベルシフタは、入力信号の電圧振幅が出力信号のそれより小さい場合に使用されるのが一般的だが、特に入力信号のハイレベルの最低電圧値が、レベルシフタの出力論理閾値（ＶＴＨ）、つまり負電源電圧ＧＮＤを基準としたときの正極アナログ回路の入力論理閾値（ＶＴＨ）より小さい場合に有効に機能する。
【００１６】
ところで、特許文献１にはレベルシフタの構成について言及がないが、一般的なレベルシフタでは、必要な低消費電力と動作速度を実現するエンハンスメント型ＭＩＳ（Metal Insulator Semiconductor）トランジスタが使用される。周知の通り、ＭＩＳトランジスタは、ＭＯＳトランジスタを含むフィールドエフェクトトランジスタ（ＦＥＴ）の総称である。
【００１７】
この時、特許文献１の正極レベルシフタ１０１の入力信号のハイレベルは、レベルシフタの動作電源である正電源電圧ＶＤＤと中間電源電圧ＶＭ１との間である必要がある。どのようにレベルシフタを構成しても、入力電圧のハイレベルが中間電源電圧ＶＭ１とＮチャネルＭＩＳトランジスタの閾値電圧ＶｔＮとの和よりも高くないと、レベルシフタとしての動作ができない。ここで、ＮチャネルＭＩＳトランジスタの閾値電圧ＶｔＮは、一般には０Ｖよりも高いことに留意されたい。もちろん、初段のＭＩＳトランジスタとしてデプリーション型のＭＩＳトランジスタを用いれば、閾値電圧ＶｔＮを負の値にすることが理論的には可能であるが、マイナス数ボルトの閾値電圧ＶｔＮを持つデプリーション型ＭＩＳトランジスタを製造するのは現在の製造プロセスでは現実的ではない。
【００１８】
入力信号のハイレベルが正電源電圧ＶＤＤと中間電源電圧ＶＭ１との間であるという条件を満たす、入力信号の処理回路系とアナログ出力電圧の出力回路系の組み合わせを検討する。ここで、中間電源電圧ＶＭ１が出力回路系の電源電圧レベルの１／２であるとして検討する。入力信号のハイレベルが、出力回路系の電源電圧レベルの１／２を超える組み合わせは以下の通りである。
・入力信号の処理回路系が５Ｖ系で、アナログ出力電圧の出力回路系が９Ｖ系
・入力信号の処理回路系が３．３Ｖ系で、アナログ出力電圧の出力回路系が５Ｖ系
入力信号の処理回路系とアナログ出力電圧の出力回路系の電源電圧レベルが等しい場合（入力信号の処理回路系、アナログ出力電圧の出力回路系がいずれも５Ｖ系）は元々レベルシフタが不要のため考慮されない。これ以外の組み合わせでは正極レベルシフタ１０１は入力信号のハイレベルが正極レベルシフタ１０１に供給される低い方の電圧レベルＶＭ１より低くて動作することができない。
【００１９】
上述の特許文献１に記載の技術が効果を発揮するのは、表示パネル駆動電圧がより高い場合であることは自明であるが、特許文献１に記載の技術が適用可能で、且つ、アナログ出力電圧の出力回路系の電源電圧が高い組み合わせは存在しない。さらに、装置全体の低消費電力化のため入力電圧は３．３Ｖ以下に低くなってきていて、今後さらに低くなることが予想される。また、一般的には、アナログ出力電圧の出力回路系の電源電圧が高い方が表示特性が良いので、出力回路系の電源電圧は高いままで、９Ｖ系以下にはなっていない。逆にいえば、そのためにドライバでの低消費電力化の工夫が必要になっているともいえる。
【００２０】
つまり、必要な動作速度を実現しながら特許文献１に記載の技術の発明の効果を得ることを前提とした場合、特許文献１に記載の技術が適用できる入力信号の処理回路系とアナログ出力電圧の出力回路系の電源電圧の組み合わせには制約があり、現実的には特許文献１に記載の技術を必要とする範囲では、期待する効果を得ながら動作をする組み合わせがなく、実質的に実際の装置では特許文献１に記載の技術は使えないという問題点がある。
【００２１】
一方で特許文献２に記載の技術では、正極性アナログ回路の動作電圧範囲の信号を得るために５段階のレベルシフトを行う必要があり、回路規模が大きくなるとともに、多くの消費電力を必要とする。さらにこの公知技術では、レベルシフタの数を少なくするために、負極アナログ回路用のレベルシフタにカスケード接続したレベルシフタを４段カスケード接続して正極アナログ回路用の信号を生成しているため、負極アナログ回路の信号と正極アナログ回路の信号との位相差が大きくなり、特に高速動作を要求される表示パネルドライバでは、正極側信号と負極側信号との電圧レベルの差から発生する振幅差偏差が大きくなり、表示装置の画質を劣化させる可能性が高いという問題点がある。
【００２２】
特許文献２に記載の技術は、トランジスタのソース−ゲート間の電圧を、ソース−ドレイン間電圧よりも小さくすることを目的としているのかもしれない。しかし、現実のＭＯＳトランジスタは、ソース−ゲート間の耐圧はゲート絶縁膜の材質と厚さで決まり、ソース−ドレイン間の耐圧はチャネルの構造とチャネル長で決まる独立なものである。特にアナログ特性の良いトランジスタは、ゲート絶縁膜の膜厚を必要以上に薄くしないため、ソース−ゲート間の耐圧の方がソース−ドレイン間の耐圧より高いトランジスタを実現することは容易である。
【先行技術文献】
【特許文献】
【００２３】
【特許文献１】特開２００５−２６６７３８号公報
【特許文献２】特開２００８−２９２８３７号公報
【発明の概要】
【発明が解決しようとする課題】
【００２４】
したがって、本発明の目的は、より消費電力が少ないレベルシフタを備えた駆動回路を実現することにある。また、それにより、表示パネルドライバ及び表示装置の消費電力を低減することにある。
【課題を解決するための手段】
【００２５】
本発明の一の観点では、表示パネルドライバが、第１映像データに応答して、第１電源電圧と基準電圧の間の電圧レベルの負極性データ信号を生成し、第２映像データに応答して、該基準電圧と第２電源電圧の間の電圧レベルの正極性データ信号を生成するように構成された駆動回路を具備する。ここで、該基準電圧は、第１電源電圧と第２電源電圧の間の電圧である。駆動回路は、第１電源電圧と、第１電源電圧と第２電源電圧の間の電圧である第３電源電圧との間の電圧レベルを有する、第１映像データを駆動回路に入力するための第１入力信号を受け取り、第１入力信号に対してレベルシフトを行って第３電源電圧と第２電源電圧との間の電圧レベルを有する出力信号を生成する正極レベルシフタと、第３電源電圧と第２電源電圧との供給を受けて動作する、正極レベルシフタの出力信号に応答して正極性データ信号を出力する正極アナログ回路とを備えている。正極レベルシフタは、第１電源電圧と、第１電源電圧と第２電源電圧の間の第４電源電圧とで動作する第１レベルシフタと、第３電源電圧と第２電源電圧との供給を受けて動作する第２レベルシフタとを備えている。ここで、第１レベルシフタに供給される第４電源電圧は、第３電源電圧と第２電源電圧との間の電圧レベルを有していることが好適である。
【００２６】
このような表示パネルドライバは、表示パネルと、表示パネルのゲート線を駆動するゲートドライバとを備えた表示装置において、生成した正極性データ信号と負極性データ信号とを、表示パネルの目的のデータ線に出力するために好適に使用される。
【００２７】
本発明の他の観点では、第１電源電圧と、第１電源電圧と第２電源電圧との間の電圧で第２電源電圧と異なる第３電源電圧との間の電圧レベルを持つ入力信号を受け、第３電源電圧と第２電源電圧との間の電圧レベルを持つ出力信号に変えて出力するレベルシフタ回路が提供される。当該レベルシフタ回路は、第３電源電圧と第２電源電圧との間の電圧である第４電源電圧と、第１電源電圧との供給を受け、第１電源電圧と第４電源電圧の間の電圧レベルの信号を入力信号に応答して出力する第１レベルシフタと、第３電源電圧と第２電源電圧との供給を受けて、第１レベルシフタからの信号に応答して出力信号を出力する第２レベルシフタとを具備する。当該レベルシフタ回路では、第１電源電圧をＶ１、第２電源電圧をＶ２、第３電源電圧をＶ３、第４電源電圧をＶ４、第１レベルシフタの負荷容量値をＣ１、第２レベルシフタの負荷容量値をＣ２とした時に、
Ｃ２（Ｖ２―Ｖ１）２＞Ｃ１（Ｖ４―Ｖ１）２＋Ｃ２（Ｖ２−Ｖ３）２
が成立する。
【発明の効果】
【００２８】
本発明によれば、レベルシフタの消費電力を低減し、消費電力が小さな表示パネルドライバ及び表示装置を実現できる。
【図面の簡単な説明】
【００２９】
【図１】公知の表示パネルドライバの構成を示すブロック図である。
【図２】本発明の一実施形態における表示装置の構成を示すブロック図である。
【図３】本発明の第１の実施形態における表示パネルドライバの構成を示すブロック図である。
【図４】本発明の第１の実施形態の正極レベルシフタのブロック図である。
【図５Ａ】本発明の第１の実施形態の正極レベルシフタの構成の一例を示す回路図である。
【図５Ｂ】本発明の第１の実施形態の正極レベルシフタの構成の別の例を示す回路図である。
【図６Ａ】図５Ａの正極レベルシフタの内部の各信号の波形図である。
【図６Ｂ】図５Ｂの正極レベルシフタの内部の各信号の波形図である。
【図７】本発明の第１の実施形態における正極アナログ回路の構成の例である。
【図８】本発明の第２の実施形態の表示パネルドライバの構成を示すブロック図である。
【図９】本発明の第２の実施形態の正極レベルシフタの構成を示すブロック図である。
【図１０】本発明の第３の実施形態の正極レベルシフタの構成を示すブロック図である。
【図１１】本発明の第４の実施形態の表示パネルドライバの構成を示すブロック図である。
【図１２】本発明の第５の実施形態の表示パネルドライバの構成を示すブロック図である。
【図１３】本発明の第５の実施形態の負極レベルシフタの構成を示すブロック図である。
【図１４】本発明の第５の実施形態の負極レベルシフタの構成を示す回路図である。
【図１５】本発明の第６の実施形態の負極レベルシフタの構成を示すブロック図である。
【発明を実施するための形態】
【００３０】
（第１の実施形態）
図２は、本発明の第１の実施形態における表示装置のブロック図である。本実施形態の表示装置１は、複数のデータドライバ２と、ゲートドライバ３と、表示パネル４とを備えている。当該表示装置１が液晶表示装置として構成される場合、表示パネル４としては液晶表示パネルが使用される。各データドライバ２は、図示しないタイミングコントローラから供給される映像ディジタル入力信号と各種の制御信号とクロック信号に応答して、表示パネル４のデータ線を駆動する。ゲートドライバ３は、タイミングコントローラから供給される制御信号から垂直同期信号に同期した垂直ポインタを受け取り、垂直ポインタに応答したタイミングで表示パネル４のゲート線を駆動する。表示パネル４は、データドライバ２からのデータ信号とゲートドライバ３からのゲート信号とを受け、図示しないデータ線とゲート線との交点にある画素トランジスタを制御して表示を行う。本実施形態の表示パネル４は、赤色（Ｒ）と緑色（Ｇ）と青色（Ｂ）の３つのドットで１つの画素が形成されるカラー表示パネルである。選択すべきゲート線にアクティブなゲート信号を供給することで該選択されたゲート線に接続された画素の各ドットの画素トランジスタがオンにされ、その時のデータ信号が選択されたゲート線に対応する各画素の各ドットに伝達される。このような動作を全てのゲート線について順次に行うことで画像が表示パネル４に表示される。
【００３１】
タイミングコントローラから供給される映像ディジタル入力信号は、表示パネル４の各画素の映像データを持つバス信号である。映像ディジタル入力信号は、各画素の各ドットの階調（明るさ）を複数ビットで表す。表示パネル４の各画素に対して２４ビットの映像データが与えられる本実施形態の表示装置１では、各ドットの階調が８ビット（２５６階調）で表わされる。
【００３２】
表示装置１では、表示パネルのデータ線のすべてに出力信号を送るのに必要な個数のデータドライバ２が使用される。例えば、表示パネル４がＦＨＤ（Full High Definition）のカラー表示パネルである場合は、画素数が１，９２０であり、各ドットにデータ信号を伝えるデータ線の数はその３倍の５，７６０である。これを９６０出力（チャンネル）のデータドライバＩＣで実現する場合は、６（＝５，７６０／９６０）個のデータドライバを使用することになる。
【００３３】
各データドライバ２は、シフトレジスタ１１と、ラッチ回路１２と、駆動回路１３とを備えている。シフトレジスタ１１は、制御信号のうち、水平同期信号に同期した水平ポインタを受け取り、クロック信号に応じてその水平ポインタをシフトすることによりラッチ回路１２の各ラッチに映像ディジタル入力信号をラッチするように指示するトリガ信号を生成する。
【００３４】
ラッチ回路１２の各ラッチは、シフトレジスタ１１からのトリガ信号を受けて映像ディジタル入力信号の映像データをラッチする。この時、ラッチ回路１２は、制御信号のうちの極性信号に応答して、正極性のデータ信号に対応する映像データを駆動回路１３の正極性入力１４ｐに、負極性のデータ信号に対応する映像データを駆動回路１３の負極性入力１４ｎに入力するように映像データの並び変えを行う。ここで、「正極性」のデータ信号とは、所定の基準電圧（液晶表示装置では、コモン電圧（即ち、液晶表示パネルの共通電極の電圧レベル））と正電源電圧ＶＤＤの間のデータ信号を意味しており、「負極性」のデータ信号とは、負電源電圧ＧＮＤと基準電圧との間のデータ信号を意味している。また、以下では、正極性のデータ信号に対応する映像データを「正極性の映像データ」ということがあり、負極性のデータ信号に対応する映像データを「負極性の映像データ」ということがある。
【００３５】
駆動回路１３は、正極性の映像データと負極性の映像データとをラッチ回路１２から受け取り、受け取った映像データに対応するデータ信号を生成する。ここで、駆動回路１３は、その内部のクロススイッチ回路を極性信号に応じて切り替えることによってデータ信号を正しい順番に並べ替えながら、表示パネル４のデータ線にデータ信号を出力する。データ線に出力されるデータ信号は、アナログ電圧信号であることに留意されたい。各駆動回路１３は２つの出力を有しているから、データドライバ２が９６０出力のデータドライバＩＣである場合、４８０個の駆動回路１３が用意されることになる。
【００３６】
各データドライバ２は、水平ポインタを受け取った後、自己に送られる映像データを全て受け取ると、隣接するデータドライバ２にその水平ポインタを受け渡す。このようにして、各データドライバ２のラッチ回路１２に次々に映像データがラッチされていく。
【００３７】
図３は本実施形態における駆動回路１３の構成を示すブロック図である。駆動回路１３は、正極レベルシフタ２１と、正極アナログ回路２２と、負極レベルシフタ２３と、負極アナログ回路２４と、クロススイッチ回路２５と、出力端子２６２ｎ−１、２６２ｎとを備えている。出力端子２６２ｎ−１、２６２ｎは、それぞれ、表示パネル４の２ｎ−１番目、２ｎ番目のデータ線に接続されている。
【００３８】
正極レベルシフタ２１は、正極性の映像データを入力する入力信号ＤＩＮに対してレベルシフトを行って出力信号ＤＯＵＴ、／ＤＯＵＴを生成し、出力信号ＤＯＵＴ、／ＤＯＵＴを正極アナログ回路２２に供給する。ここで、出力信号ＤＯＵＴ、／ＤＯＵＴは、互いに相補の信号である。正極レベルシフタ２１は、各ドットの階調を表わすビット数に対応する数のレベルシフタで構成される。各画素に対して２４ビットの映像データが与えられる本実施形態では、正極レベルシフタ２１は、８ビットに対応する８個のレベルシフタで構成される。正極アナログ回路２２は、正極レベルシフタ２１から受けとった出力信号ＤＯＵＴ、／ＤＯＵＴに対応する電圧レベルを有する正極性のデータ信号を出力する。ここで、正極アナログ回路２２から出力されるデータ信号はアナログ電圧信号であることに留意されたい。
【００３９】
正極レベルシフタ２１に入力される入力信号ＤＩＮは、低消費電力化、高速化、低ＥＭＩ（electromagnetic
interference）を実現するために小さい電圧振幅を持っている。入力信号ＤＩＮは、一般的には、５Ｖ系、３．３Ｖ系、２．５Ｖ系、１．８Ｖ系などのＣＭＯＳ信号である。一方で、正極アナログ回路２２から出力される正極性のデータ信号の電圧振幅は、表示パネル４が必要とする電圧で決まっていて、正極レベルシフタ２１への入力信号の振幅より大きいのが一般的である。表示パネル４が一般的な液晶表示パネルである場合、正極アナログ回路２２から出力される正極性のデータ信号の最大電圧振幅は、１８Ｖ、１２Ｖ、９Ｖ、５Ｖ等に設定され得る。本実施形態がより有用なのは、一般的に表示特性が良いとされる、データ信号の電圧振幅が大きい液晶表示パネルを備えた表示装置に適用される場合である。正極レベルシフタ２１は、電圧振幅が小さい入力信号に対してレベルシフトを行って正極アナログ回路２２が正常に動作できる電圧振幅を有する信号を生成し、正極アナログ回路２２に供給する。
【００４０】
ここで、正極レベルシフタ２１は、負電源電圧ＧＮＤと、中間電源電圧ＶＭ３、ＶＭ１と、正電源電圧ＶＤＤとが供給されて動作する。ここで、中間電源電圧ＶＭ１、ＶＭ３は、いずれも、負電源電圧ＧＮＤと正電源電圧ＶＤＤの間の電圧である。正極レベルシフタ２１に入力される入力信号ＤＩＮは、負電源電圧ＧＮＤと中間電源電圧ＶＭ１の間の電圧レベルを有している。一方、正極アナログ回路２２は、中間電源電圧ＶＭ１と正電源電圧ＶＤＤとが供給されて動作する。正極アナログ回路２２が正常に動作できる電圧は、その回路構成によるが、アナログ電圧信号として出力されるデータ信号の最大電圧である正電源電圧ＶＤＤ近くの値が必要である。
【００４１】
一方、負極レベルシフタ２３は、負極性の映像データを入力する入力信号ＤＩＮに対してレベルシフトを行って負極アナログ回路２４が正常に動作できる電圧振幅を有する出力信号ＤＯＵＴ、／ＤＯＵＴを生成し、生成した出力信号ＤＯＵＴ、／ＤＯＵＴを負極アナログ回路２４に供給する。負極アナログ回路２４は、負極レベルシフタ２３から受け取った出力信号ＤＯＵＴ、／ＤＯＵＴに対応した電圧レベルを持つ負極性のデータ信号を出力する。負極アナログ回路２４から出力される負極性のデータ信号もアナログ電圧信号である。負極レベルシフタ２３と負極アナログ回路２４とは、いずれも、負電源電圧ＧＮＤと中間電源電圧ＶＭ２が供給されて動作する。ここで、中間電源電圧ＶＭ２は、負電源電圧ＧＮＤと正電源電圧ＶＤＤの間の電圧である。
【００４２】
クロススイッチ回路２５は、ストレートスイッチ２５ａとクロススイッチ２５ｂとを備えており、ストレートスイッチ２５ａとクロススイッチ２５ｂとを、外部から受けた制御信号である極性信号をもとにして生成した内部極性信号ｐｏｌに応じて切り替える。クロススイッチ回路２５のストレートスイッチ２５ａとクロススイッチ２５ｂとは、正極アナログ回路２２から出力された正極性のデータ信号と、負極アナログ回路２４から出力された負極性のデータ信号とが、正しい出力端子２６２ｎ−１又は２６２ｎから出力されるように制御される。
【００４３】
例えば図３に図示されているように、２ｎ−１番目のデータ線にデータ信号Ｓ２ｎ−１を出力し、２ｎ番目のデータ線にデータ信号Ｓ２ｎを出力する駆動回路１３の場合を考える。負極性の映像データＤＩＮが２ｎ−１番目のデータ線に出力すべきデータ信号に対応しており、正極性の映像データＤＩＮが２ｎ番目のデータ線に出力すべきデータ信号に対応している場合には、内部極性信号ｐｏｌがハイレベルに設定され、負極アナログ回路２４から出力される負極性のデータ信号が出力端子２６２ｎ−１に、正極アナログ回路２２から出力される正極性のデータ信号が出力端子２６２ｎに出力される。
【００４４】
逆に、負極性の映像データＤＩＮが２ｎ番目のデータ線に出力すべきデータ信号に対応しており、正極性の映像データＤＩＮが２ｎ−１番目のデータ線に出力すべきデータ信号に対応している場合には、内部極性信号ｐｏｌがローレベルに設定され、負極アナログ回路２４から出力される負極性のデータ信号が出力端子２６２ｎに、正極アナログ回路２２から出力される正極性のデータ信号が出力端子２６２ｎ−１に出力される。
【００４５】
図４は、本発明の第１の実施形態における正極レベルシフタ２１の構成を示すブロック図である。本実施形態では、正極レベルシフタ２１が、直列に接続された２つのレベルシフタで構成されている点が重要である。即ち、正極レベルシフタ２１は、負電源電圧ＧＮＤと中間電源電圧ＶＭ３が供給される第１レベルシフタ２１ａと中間電源電圧ＶＭ１と正電源電圧ＶＤＤが供給される第２レベルシフタ２１ｂとを備えている。正極性の映像データを供給する入力信号ＤＩＮは第１レベルシフタ２１ａに入力され、負電源電圧ＧＮＤと中間電源電圧ＶＭ３の間の振幅電圧を持つ信号に変換されて第２レベルシフタ２１ｂに入力される。第２レベルシフタ２１ｂは、その信号を中間電源電圧ＶＭ１と正電源電圧ＶＤＤの間の振幅電圧を持つ信号に変換して出力する。
【００４６】
図５Ａは、負電源電圧ＧＮＤが他のすべての電源電圧より低い場合の、本実施形態の正極レベルシフタ２１の１ビット分の構成を示す回路図である。正極レベルシフタ２１には、図５Ａに図示された回路がビット幅と同数だけ存在し、それぞれ各ビットの値をレベルシフトする。第１レベルシフタ２１ａは、ＮチャンネルトランジスタＭＮ１１、１２とＰチャンネルトランジスタＭＰ１１、１２とインバータＩＮＶ１１とを備えている。入力信号ＤＩＮ（の一ビット分）は、ＮチャンネルトランジスタＭＮ１１のゲートと、インバータＩＮＶ１１の入力に入力される。インバータＩＮＶ１１の出力は、ＮチャンネルトランジスタＭＮ１２のゲートに接続される。この時、インバータＩＮＶ１１の論理閾値（ＶＴＨ）は、ＮチャンネルトランジスタＭＮ１１およびＭＮ１２の閾値電圧Ｖｔ（０．数Ｖから１．数Ｖ）にできるだけ近くなるように設定される。
【００４７】
ＮチャンネルトランジスタＭＮ１１、ＭＮ１２のソースは負電源端子（負電源電圧ＧＮＤの端子）に共通に接続される。ＮチャンネルトランジスタＭＮ１１のドレインは、ＰチャンネルトランジスタＭＰ１１のドレインとＰチャンネルトランジスタＭＰ１２のゲートに接続するネットＮ１２に接続される。ＮチャンネルトランジスタＭＮ１２のドレインは、ＰチャンネルトランジスタＭＰ１２のドレインとＰチャンネルトランジスタＭＰ１１のゲートに接続するネットＮ１１に接続される。ＰチャンネルトランジスタＭＰ１１のソースとＰチャンネルトランジスタＭＰ１２のソースは中間電源電圧ＶＭ３の端子に接続される。ＮチャンネルトランジスタＭＮ１２とＰチャンネルトランジスタＭＰ１２のドレインに接続されたネットＮ１１から第１レベルシフタ２１ａの正転出力信号が出力され、ＮチャンネルトランジスタＭＮ１１とＰチャンネルトランジスタＭＰ１１のドレインに接続されたネットＮ１２から第１レベルシフタ２１ａの反転出力信号が出力される。
【００４８】
第２レベルシフタ２１ｂは、ＮチャンネルトランジスタＭＮ２１、２２とＰチャンネルトランジスタＭＰ２１，２２とを備えている。第１レベルシフタ２１ａの正転出力信号は、ＮチャンネルトランジスタＭＮ２１のゲートに入力され、第１レベルシフタ２１ａの反転出力信号は、ＮチャンネルトランジスタＭＮ２２のゲートに入力される。ＮチャンネルトランジスタＭＮ２１とＭＮ２２のソースは、中間電源電圧ＶＭ１の端子に共通に接続される。ＮチャンネルトランジスタＭＮ２１のドレインは、ＰチャンネルトランジスタＭＰ２１のドレインとＰチャンネルトランジスタＭＰ２２のゲートに接続するネットＮ２２に接続される。ＮチャンネルトランジスタＭＮ２２のドレインは、ＰチャンネルトランジスタＭＰ２２のドレインとＰチャンネルトランジスタＭＰ２１のゲートに接続するネットＮ２１に接続される。ＰチャンネルトランジスタＭＰ２１のドレインとＰチャンネルトランジスタＭＰ２２のソースは、正電源端子（正電源電圧ＶＤＤの端子）に接続される。
【００４９】
ＮチャンネルトランジスタＭＮ２２とＰチャンネルトランジスタＭＰ２２のドレインに接続されたネットＮ２１から第２レベルシフタ２１ｂの正転出力信号ＤＯＵＴが出力され、ＮチャンネルトランジスタＭＮ２１とＰチャンネルトランジスタＭＰ２１のドレインに接続されたネットＮ２２から第２レベルシフタ２１ｂの反転出力信号／ＤＯＵＴが出力される。第２レベルシフタ２１ｂの出力信号ＤＯＵＴ、／ＤＯＵＴが正極レベルシフタ２１の１ビット分の出力になる。
【００５０】
負電源電圧ＧＮＤが全ての電源電圧のうち一番低い電圧である場合は、第２レベルシフタの入力のＮチャンネルトランジスタＭＮ２１、２２の閾値電圧ＶｔをＶｔＮ２とする時、中間電源電圧ＶＭ３の電圧値Ｖ（ＶＭ３）、中間電源電圧ＶＭ１の電圧値Ｖ（ＶＭ１）の間に以下の関係が成立するように中間電源電圧ＶＭ３が決定される：
Ｖ（ＶＭ３）＞Ｖ（ＶＭ１）＋ＶｔＮ２  ・・・  式（２）
ここで、第２レベルシフタ２１ｂの入力のＮチャンネルトランジスタＭＮ２１、２２がエンハンスメント型であれば、ＶｔＮ２は正の値になるが、デプリーション型の場合にはＶｔＮ２が負の値になる。式（２）は、ＮチャンネルトランジスタＭＮ２１、２２がエンハンスメント型、デプリーション型のいずれの場合も適用できる。
【００５１】
図５Ｂは、第１の実施形態において、負電源電圧ＧＮＤが他のすべての電源電圧より高い場合の正極レベルシフタ２１の１ビット分の等価回路図である。図５Ｂの正極レベルシフタ２１は、図５ＡのＮチャンネルトランジスタをＰチャンネルトランジスタにし、ＰチャンネルトランジスタをＮチャンネルトランジスタに変えた構成になっている。
【００５２】
この場合、第２レベルシフタ２１ｂの入力のＰチャンネルトランジスタＭＰ１１、ＭＰ１２の閾値電圧ＶｔをＶｔＰ２とする時、中間電源電圧ＶＭ３の電圧値Ｖ（ＶＭ３）、中間電源電圧ＶＭ１の電圧値Ｖ（ＶＭ１）の間に以下の関係が成立するように中間電源電圧ＶＭ３が決定される：
Ｖ（ＶＭ３）  ＜  Ｖ（ＶＭ１）＋ＶｔＰ２  ・・・  式（３）
ＰチャンネルトランジスタＭＰ１１、ＭＰ１２がエンハンスメント型の場合、ＶｔＰ２は負の値になるが、式（３）は、ＰチャンネルトランジスタＭＰ１１、ＭＰ１２がデプリーション型でＶｔＰ２が正の値になる場合にも、そのまま適用することができる。他の部分は、図５Ａと同様であるので、説明を省略する。
【００５３】
図６Ａは、図５Ａの正極レベルシフタ２１の各部の波形を表している。ＶｔＮ１はＮチャンネルトランジスタＭＮ１１、ＭＮ１２の閾値電圧（０．数Ｖから１．数Ｖ）であり、ＶｔＮ２は、ＮチャンネルトランジスタＭＮ２１、ＭＮ２２の閾値電圧である。通常は、ＶｔＮ１とＶｔＮ２は同じ値になるように設計される。
【００５４】
入力信号ＤＩＮがローレベルからハイレベルに変化する場合、ＮチャンネルトランジスタＭＮ１１のゲート電圧が閾値ＶｔＮ１を超えると、ＮチャンネルトランジスタＭＮ１１がオンする。インバータＩＮＶ１１の論理閾値ＶＴＨがＶｔＮ１に近い値に設定されているため、ＮチャンネルトランジスタＭＮ１２のゲート電圧がＶｔＮ１より小さくなり、ＮチャンネルトランジスタＭＮ１２はオフする。
【００５５】
ＮチャンネルトランジスタＭＮ１１がオンしてＮチャンネルトランジスタＭＮ１１のドレインの電圧が下がるため、これに接続するＰチャンネルトランジスタＭＰ１２のゲートの電圧が下がり、ＰチャンネルトランジスタＭＰ１２がオンする。この時、ＰチャンネルトランジスタＭＰ１２のドレインにそのドレインが接続されているＮチャンネルトランジスタＭＮ１２はオフしているため、ＮチャンネルトランジスタＭＮ１２のドレインとＰチャンネルトランジスタＭＰ１２のドレインが接続されたネットＮ１１の電圧が上がる。これにより、第１レベルシフタ２１ａの正転出力が負電源電圧ＧＮＤから立ち上がる。ＰチャンネルトランジスタＭＰ１２のドレインの電圧が上がるため、これにゲートが接続するＰチャンネルトランジスタＭＰ１１がオフする。ＰチャンネルトランジスタＭＰ１１のドレインにそのドレインが接続されたＮチャンネルトランジスタＭＮ１１はオンしているため、ＮチャンネルトランジスタＭＮ１１のドレインとＰチャンネルトランジスタＭＰ１１のドレインが接続するネットＮ１２の電圧が下がる。これにより、第１レベルシフタ２１ａの反転出力がオンからオフに立ち下がる。
【００５６】
第１レベルシフタ２１ａの正転出力が立ち上がって、中間電源電圧ＶＭ１よりＮチャンネルトランジスタＭＮ２１の閾値電圧ＶｔＮ２だけ高い電圧に到達すると、ＮちゃんねるトランジスタＭＮ２１がオンする。この時、第１レベルシフタ２１ａの反転出力は立ち下がっているため、ＮチャンネルトランジスタＭＮ２２のゲート電圧が中間電源電圧ＶＭ１とＮチャンネルＭＮ２２の閾値電圧ＶｔＮ２を足した値より低くなり、ＮチャンネルＭＮ２２はオフする。第１レベルシフタ２１ａの動作と同様に、ネットＮ２１の電圧が上がり、第２レベルシフタ２１ｂの正転出力は立ち上がる。同時に、ネットＮ２２の電圧が下がり、第２レベルシフタ２１ｂの反転出力は立ち下がる。この第２レベルシフタ２１ｂの出力が正極レベルシフタ２１の出力信号ＤＯＵＴ、／ＤＯＵＴになる。正極レベルシフタ２１の出力信号ＤＯＵＴ、／ＤＯＵＴは、中間電源電圧ＶＭ１と正電源電圧ＶＤＤとの間の電圧レベルを有しているため、正極レベルシフタ２１に接続する正極アナログ回路２２が正常に信号を受け取って動作することができる。
【００５７】
正極レベルシフタ２１は、その内部の各ネットの電圧レベルをプルアップさせる回路とプルダウンさせる回路とが対称に動作するため、入力信号ＤＩＮが立ち下がった場合は、上記の動作と逆のことが起きる。どちらの場合も、中間電源電圧ＶＭ１と正電源電圧ＶＤＤとの間の電圧レベルのディジタル信号が正極アナログ回路２２に伝えられ、正極アナログ回路２２が正常に動作することができる。
【００５８】
図６Ｂは、図５Ｂの正極レベルシフタ２１の各部の波形を表している。図６Ｂは、負電源電圧ＧＮＤが、中間電源電圧ＶＭ１、ＶＭ３、正電源電圧ＶＤＤより高い場合の波形であり、図６Ａの閾値電圧ＶｔＮ１が閾値電圧ＶｔＰ１に、閾値電圧ＶｔＮ２が閾値電圧ＶｔＰ２に変わる。他は同様であるので、説明を省略する。
【００５９】
以上に説明されている、直列接続された２つのレベルシフタを備えた正極レベルシフタ２１を使用することの利点は、消費電力を低減できることにある。本実施形態の正極レベルシフタ２１は、単一でレベルシフタでレベルシフトを行う場合に比べて、消費電力を低減することができる。以下では、本実施形態の正極レベルシフタ２１において消費電力が低減される理由について議論する。
【００６０】
第１レベルシフタ２１ａは、負電源電圧ＧＮＤと中間電源電圧ＶＭ３の間の出力電圧振幅を持ち、第２レベルシフタ２１ｂは、中間電源電圧ＶＭ１と正電源電圧ＶＤＤの間の出力電圧振幅を持つ。式（１）より、単一でレベルシフタでレベルシフトを行う場合の消費電力は、ｆＣ２Ｖ（ＶＤＤ）２であり、本実施形態の２つのレベルシフタで構成された正極レベルシフタ２１の消費電力は、ｆＣ１Ｖ（ＶＭ３）２
＋ｆＣ２（Ｖ（ＶＤＤ）−Ｖ（ＶＭ１））２である。ここで、ｆは、信号の周波数、Ｃ１は、第１レベルシフタ２１ａの負荷容量、Ｃ２は、第２レベルシフタ２１ｂの負荷容量（即ち、正極アナログ回路２２を容量負荷とした場合の負荷容量）、Ｖ（ＶＤＤ）は、正電源電圧ＶＤＤの電圧値、Ｖ（ＶＭ１）は、中間電源電圧ＶＭ１の電圧値、Ｖ（ＶＭ３）は、中間電源電圧ＶＭ３の電圧値である。
【００６１】
よって、次式（４）が成立する場合、本実施形態の正極レベルシフタ２１は、単一でレベルシフタでレベルシフトを行う場合に比べて、消費電力を低減できる。
ｆＣ１Ｖ（ＶＭ３）２ ＋ｆＣ２（Ｖ（ＶＤＤ）−Ｖ（ＶＭ１））２
＜ ｆＣ２Ｖ（ＶＤＤ）２
・・・・  式（４）
Ｃ１とＣ２がほぼ同じ場合について考えると、以下の式が成立すればよいことになる。
Ｖ（ＶＭ３）２ ＋（Ｖ（ＶＤＤ）−Ｖ（ＶＭ１））２＜Ｖ（ＶＤＤ）２  ・・・  式（５）
【００６２】
例えば、負電源電圧ＧＮＤを基準として、正電源電圧ＶＤＤの電圧値Ｖ（ＶＤＤ）を１とする時、中間電源電圧ＶＭ１の電圧値Ｖ（ＶＭ１）が０．５、中間電源電圧ＶＭ３の電圧値Ｖ（ＶＭ３）が０．６である場合について説明する。これらの値が妥当であることは後で説明する。
【００６３】
１段のレベルシフタでレベルシフトを行った場合に１２（＝１）のパワーを消費すると考えると、本実施形態の正極レベルシフタ２１の消費電力Ｐは、
Ｐ＝Ｖ（ＶＭ３）２＋Ｖ（Ｖ（ＶＤＤ）−Ｖ（ＶＭ１））２
＝０．６２＋（１−０．５）２
＝０．６１  ＜  １  ＝  Ｖ（ＶＤＤ）２・・・  式（６）
となり、消費電力が低減されていることが分かる。
【００６４】
続いて、負電源電圧ＧＮＤを基準としたときの正電源電圧ＶＤＤの電圧値を１、中間電源電圧ＶＭ１の電圧値を０．５、中間電源電圧ＶＭ３の電圧値を０．６とすることの妥当性を説明する。表示パネル４に要求される駆動電圧に合わせて正電源電圧ＶＤＤを１８Ｖとすると、
Ｖ（ＶＭ３）−Ｖ（ＶＭ１）＝１．８Ｖ  ＞  ＶｔＮ２（０．数Ｖから１．数Ｖ）
・・・  式（７）
が成立し、上記の設定で十分に動作することが分かる。
【００６５】
また、電圧値Ｖ（ＶＭ１）を電圧値Ｖ（ＶＤＤ）の１／２に設定した場合、中間電源電圧ＶＭ３の電圧値Ｖ（ＶＭ３）を下記式（８）：
Ｖ（ＶＭ３）＝√（Ｖ（ＶＤＤ）２−（Ｖ（ＶＤＤ）−Ｖ（ＶＭ１））２）
＝√（１−（１−０．５）２）
≒  ０．８６６  ・・・  式（８）
と設定した時に、１段のレベルシフタの消費電力とほぼ同じになり、中間電源電圧ＶＭ３の電圧値をそれ以下に設定すれば、その分、消費電力を削減することができる。現在のデバイスのＮチャンネルトランジスタの閾値電圧ＶｔＮ２を考えた場合、この条件で中間電源電圧ＶＭ３の電圧値Ｖ（ＶＭ３）を中間電源電圧ＶＭ１の電圧値Ｖ（ＶＭ１）よりＮチャンネルトランジスタの閾値ＶｔＮ２だけ大きくなるように設計することは可能である。
【００６６】
図７は、本実施形態において、正極レベルシフタ２１の出力負荷になる正極アナログ回路２２のブロック図の一例である。正極レベルシフタ２１の出力信号ＤＯＵＴ、／ＤＯＵＴは、正極アナログ回路２２のラッチ回路２２ａに入力される。デジタルアナログコンバータ２２ｂは、外部から供給される正極ガンマ電圧Ｖγ１〜Ｖγｍを、ラッチされた信号によって選択し、正電源電圧ＶＤＤと中間電源電圧ＶＭ１とで動作するアンプ回路２２ｃで電流増幅して正極性のデータ信号を出力する。
【００６７】
図７の例では、正極レベルシフタ２１の負荷容量Ｃ２（即ち、第２レベルシフタ２１ｂの負荷容量）は、ラッチ回路２２ａの入力だけである。つまり、マスクレイアウトを適切にして配線容量を最小にすれば、第１レベルシフタ２１ａの出力負荷である、１つのＰチャンネルトランジスタＭＰ１１と１つのＮチャンネルＭＯＳトランジスタＭＮ２１の負荷容量Ｃ１と、負荷容量Ｃ２とをほぼ同じになるように設計することは可能である。
【００６８】
以上に説明されているように、本実施形態では、正極レベルシフタ２１が、負電源電圧ＧＮＤと、負電源電圧ＧＮＤと正電源電圧ＶＤＤの間の電圧である中間電源電圧ＶＭ３とで動作する第１レベルシフタ２１ａと、第１レベルシフタ２１ａの出力を受けて、負電源電圧ＧＮＤと正電源電圧ＶＤＤの間の電圧である中間電源電圧ＶＭ１と、正電源電圧ＶＤＤとで動作する第２レベルシフタ２１ｂを使用して入力信号の電圧レベルを変換するように構成されている。このような構成により、１段のレベルシフタで正極レベルシフタ２１を構成した場合より消費電力を低減しながら、中間電源電圧ＶＭ１と正電源電圧ＶＤＤとで動作する正極アナログ回路２２に正しく信号を伝達することができるようになる。
【００６９】
（第２の実施形態）
上記では、第１の実施形態の正極レベルシフタ２１が、１段のレベルシフタで構成した場合に比べて消費電力が低減されることを、負荷容量Ｃ１と負荷容量Ｃ２がほぼ同じ容量値である場合について議論されている。しかしながら、第２レベルシフタ２１ｂの負荷容量Ｃ２は、概ね、出力先である正極アナログ回路２２の入力容量に等しいので、正極アナログ回路２２の構成やマスクレイアウトの関係で、第１レベルシフタ２１ａの負荷容量Ｃ１と第２レベルシフタ２１ｂの負荷容量Ｃ２について、Ｃ１＜＜Ｃ２が成立する場合がありうる。この場合は、中間電源電圧ＶＭ３を正電源電圧ＶＤＤで代用しても消費電力を小さくすることができる場合がある。
【００７０】
図８は、第２の実施形態における表示装置１の駆動回路１３のブロック図である。第１の実施形態との違いは、中間電源電圧ＶＭ３の代わりに正電源電圧ＶＤＤが供給されている点である。他の構成は第１の実施形態と同様であるので説明を省略する。
【００７１】
図９は、第２の実施形態の駆動回路１３の正極レベルシフタ２１のブロック図である。第１の実施形態との違いは、第１レベルシフタ２１ａに供給される電圧が負電源電圧ＧＮＤと正電源電圧ＶＤＤになっている点である。他の構成は第１の実施形態と同様であるので説明を省略する。
【００７２】
中間電源電圧ＶＭ３の代わりに正電源電圧ＶＤＤを供給しても消費電力を減らすことができる場合があることを説明する。式（４）において、Ｖ（ＶＭ３）＝Ｖ（ＶＤＤ）として不等式を変形すると、
ｆＣ１Ｖ（ＶＤＤ）２＋ｆＣ２（Ｖ（ＶＤＤ）−Ｖ（ＶＭ１））２＜ｆＣ２Ｖ（ＶＤＤ）２
Ｃ１／Ｃ２・Ｖ（ＶＤＤ）２＋（Ｖ（ＶＤＤ）−Ｖ（ＶＭ１））２＜Ｖ（ＶＤＤ）２
Ｃ１／Ｃ２＜２Ｖ（ＶＭ１）／Ｖ（ＶＤＤ）−Ｖ（ＶＭ１）２／Ｖ（ＶＤＤ）２
・・・  式（９）
ここで一例として、Ｖ（ＶＤＤ）＝１、Ｖ（ＶＭ１）＝０．５とすると、
Ｃ１／Ｃ２＜ １−０．２５＝０．７５
となり、負荷容量Ｃ２が負荷容量Ｃ１の４／３倍より大きければ消費電力を削減することができることが分かる。中間電源電圧ＶＭ１の電圧値Ｖ（ＶＭ１）を正電源電圧ＶＤＤの電圧値Ｖ（ＶＤＤ）の１／２で検討することの妥当性は、第１の実施形態で説明した通りである。
【００７３】
本実施形態では、中間電源電圧ＶＭ３が正電源電圧ＶＤＤで代用されるため、電源の効率が上がり、また電源回路が簡単になるため、電源を含めた表示装置全体で、さらに低消費電力化やコストダウンをすることができる。
【００７４】
（第３の実施形態）
図１０は本発明の第３の実施形態の表示装置１における正極レベルシフタ２１のブロック図である。本実施形態では、第２レベルシフタ２１ｂが、正転出力または反転出力の一方のみを出力するように構成されたバッファで実現されている。その他の構成及び動作は第１の実施形態と同様である。このバッファの論理閾値をＶＴＨＢとする時、中間電源電圧ＶＭ３の電圧値Ｖ（ＶＭ３）は、以下の条件を満たすように設定される。
Ｖ（ＶＭ３）＞Ｖ（ＶＭ１）＋ＶＴＨＢ    ・・・  式（１０） 
【００７５】
正極レベルシフタ２１の出力が、正転出力または反転出力のみで良い場合は、第２レベルシフタ２１ｂにバッファを使用することにより、回路を簡単にすることができる。
【００７６】
なお、図１０では、第１の実施形態と同様に、第１レベルシフタ２１ａに中間電源電圧ＶＭ３が供給されている構成が図示されているが、第２の実施形態のように、第１レベルシフタ２１ａに電源電圧ＶＤＤが供給されてもよい。この場合でも、式（９）の関係が成立する場合には、単一のレベルシフタでレベルシフトを行う場合と比べて消費電力を削減することができる。
【００７７】
（第４の実施形態）
図１１は、本発明の第４の実施形態の表示装置１の駆動回路１３の構成を示すブロック図である。中間電源電圧ＶＭ２の電圧値Ｖ（ＶＭ２）をＶ（ＶＭ１）＋ＶｔＮ２以上にすれば、電源電圧ＶＭ３と電源電圧ＶＭ２を同一にすることができる。ここで、Ｖ（ＶＭ１）は、中間電源電圧ＶＭ１の電圧値であり、ＶｔＮ２は、ＮチャンネルトランジスタＭＮ２１、ＭＮ２２の閾値電圧である。中間電源電圧ＶＭ１の電圧値を中間電源電圧ＶＭ２の電圧値より小さくすることは、出力データ信号についてRail to Rail特性を満たす等の目的で、通常よく行われることであり、この条件を満たすことは十分可能である。
【００７８】
これにより正極及び負極レベルシフタ２１、２３の消費電力と正極及び負極アナログ回路２２、２４の静消費電力が増すことが考えられるが、電源回路が１つ少なくて済むため、電源を含めた表示装置全体での低消費電力化やコストダウンを実現することができる。
【００７９】
（第５の実施形態）
図１２は、本発明の第５の実施形態の表示装置１の駆動回路１３の構成を示すブロック図である。本実施形態では、正極レベルシフタ２１に加え、負極レベルシフタ２３も、負電源電圧ＧＮＤと中間電源電圧ＶＭ２、ＶＭ３とで動作する。
【００８０】
図１３は、本発明の第５の実施形態における負極レベルシフタ２３の構成を示すブロック図である。本実施形態では、負極レベルシフタ２３が、負電源電圧ＧＮＤと中間電源電圧ＶＭ３で動作する第３レベルシフタ２３ａと、負電源電圧ＧＮＤと中間電源電圧ＶＭ２で動作する第４レベルシフタ２３ｂとを備えている。第３レベルシフタ２３ａは第１の実施形態の第１レベルシフタ２１ａと同じ回路構成を有している。
【００８１】
図１４は、第５の実施形態の負極レベルシフタ２３の１ビット分の回路の構成を示す回路図である。負極レベルシフタ２３を正極レベルシフタ２１と同様の構成にすることにより、正極レベルシフタ２１の遅延時間とほぼ等しい遅延時間で負極レベルシフタ２３の出力を行うことができるようになる。これにより、正極性のデータ信号を生成する遅延時間と負極性のデータ信号を生成する遅延時間が近くなるため、正極出力時と負極出力時の電圧の差によって発生する出力差偏差やフリッカーが問題になる場合に、これを低減することができるようになる。
【００８２】
（第６の実施形態）
図１５は、本発明の第６の実施形態における負極レベルシフタ２３の構成を示すブロック図である。第６の実施形態では、負極レベルシフタ２３の第４レベルシフタ２３ｂがバッファで構成される。このような構成では、第３の実施形態の正極レベルシフタ２１（図１０）を使用した場合に、正極レベルシフタ２１の遅延時間と負極レベルシフタ２３の遅延時間との遅差を小さくすることができる。
【符号の説明】
【００８３】
１：表示装置
２：データドライバ
３：ゲートドライバ
４：表示パネル
１１：シフトレジスタ
１２：ラッチ回路
１３：駆動回路
１４ｐ：正極性入力
１４ｎ：負極性入力
２１：正極レベルシフタ
２１ａ：第１レベルシフタ
２１ｂ：第２レベルシフタ
２２：正極アナログ回路
２２ａ：ラッチ回路
２２ｂ：デジタルアナログコンバータ
２２ｃ：アンプ回路
２３：負極レベルシフタ
２３ａ：第３レベルシフタ
２３ｂ：第４レベルシフタ
２４：負極アナログ回路
２５：クロススイッチ回路
２５ａ：ストレートスイッチ
２５ｂ：クロススイッチ
２６２ｎ−１、２６２ｎ：出力端子
１０１：正極レベルシフタ
１０２：正極アナログ回路
１０３：負極レベルシフタ
１０４：負極アナログ回路
１０５：クロススイッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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