(57)【要約】【課題】アドレス信号の配線に起因する配線容量を低減させ、アクセス速度の高速化を実現する半導体記憶装置を提供する。【解決手段】半導体記憶装置は、複数のビット線と複数のワード線に対応して設けられた複数のメモリセルと、複数のメモリセルのいずれかを特定するためのアドレス信号を中継する中継バッファと、複数のワード線のうち、中継バッファにて中継されたアドレス信号に応じたワード線を選択するトランジスタを複数有するワード線ドライバ回路と、を備え、トランジスタでは、２つの拡散層のうち一方の拡散層が他のトランジスタの拡散層と共有し、拡散層を共有している２つのトランジスタで構成される複数の共有回路が、複数のトランジスタ群に分けられ、複数のトランジスタ群のうち隣り合う前記トランジスタ群の隙間部分に、隣り合うトランジスタ群のいずれかのゲート配線が設けられ、中継バッファはトランジスタ群のゲート配線と接続される。【選択図】図５
2013058609.tif 000002
【特許請求の範囲】
【請求項１】
複数のビット線と、
複数のワード線と、
前記複数のビット線と前記複数のワード線に対応して設けられた複数のメモリセルと、
前記複数のメモリセルのいずれかを特定するためのアドレス信号を中継する中継バッファと、
前記複数のワード線のうち、前記中継バッファにて中継されたアドレス信号に応じたワード線を選択するトランジスタを複数有するワード線ドライバ回路と、
前記複数のビット線のうち、前記中継バッファにて中継されたアドレス信号に応じたビット線を選択するビット線ドライバ回路と、を備え、
前記トランジスタでは、該トランジスタが有する２つの拡散層のうち、一方の拡散層が他のトランジスタの拡散層と共有し、前記拡散層を共有している２つのトランジスタにて構成される複数の共有回路が、複数のトランジスタ群に分けられ、
前記複数のトランジスタ群のうち、隣り合う前記トランジスタ群の隙間部分に、前記隣り合うトランジスタ群のいずれかのゲート配線が設けられ、
前記中継バッファは、前記トランジスタ群のゲート配線と接続される、半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
前記中継バッファは、前記ゲート配線上のスルーホールから引き出された引出し線と接続されており、
前記スルーホールは、前記ゲート配線上の位置のうち、前記引出し線が最も短くなる位置に設けられている、半導体記憶装置。
【請求項３】
請求項１または２に記載の半導体記憶装置において、
前記トランジスタ群の各々では、該トランジスタ群内の前記複数の共有回路が、前記共有されている拡散層が隣り合いながら一列に並ぶように設けられている、半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特にアドレス信号線と接続されるワード線ドライバ回路を備える半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置は、メモリセルと、メモリセルを駆動するための駆動回路とで構成される。また、半導体記憶装置については、駆動回路の高集積化やデータ転送の高速化などに関する提案が複数なされている（特許文献１ないし４参照）。
【０００３】
例えば、特許文献１に記載の半導体記憶装置では、複数のメモリセルが配置されたメモリブロックを複数有し、メモリブロック間のアドレス信号線を含むデータバスに中継バッファを挿入することにより、データバスの配線幅を広げることなく、データ転送が高速化される。
【０００４】
図９は、半導体記憶装置の構成例を示すブロック図である。
【０００５】
半導体記憶装置８００は、互いに同じ構成のメモリブロック８０１および８０２を備える。メモリブロック８０１は、アレイＩＦ部ＦＬＡＹと、バンクＢａｎｋ０、１、４および５と、複数のワード線ドライバ回路ＸＤＥＣと、複数のビット線ドライバ回路ＹＤＥＣと、交差領域ＸＹＣＲＯＳＳと、を有する。
【０００６】
バンクＢａｎｋ０、１、４および５は、８つのメモリアレイ部Ｂａｎｋ０＿Ｕ、Ｂａｎｋ０＿Ｌ、Ｂａｎｋ１＿Ｕ、Ｂａｎｋ１＿Ｌ、Ｂａｎｋ４＿Ｕ、Ｂａｎｋ４＿Ｌ、Ｂａｎｋ５＿ＵおよびＢａｎｋ５＿Ｌを有する。
【０００７】
メモリアレイ部では、ワード線ドライバ回路ＸＤＥＣに接続された複数のワード線が列方向（Ｘ方向）にそれぞれ配線され、ビット線ドライバ回路ＹＤＥＣに接続された複数のビット線が列方向（Ｙ方向）にそれぞれ配線され、ワード線の各々とビット線の各々との交点に複数のメモリセルがそれぞれ配置される。
【０００８】
アレイＩＦ部ＦＬＡＹは、ワード線ドライバ回路ＸＤＥＣおよびビット線ドライバ回路ＹＤＥＣのそれぞれにアドレス信号を供給する。アドレス信号の配線においては、アドレス信号線が、アレイＩＦ部ＦＬＡＹから各ワード線ドライバ回路ＸＤＥＣまでの間にそれぞれ設けられるが、アドレス信号線が長いほど、アドレス信号線には大きな配線容量が付加される。
【０００９】
ワード線ドライバ回路ＸＤＥＣは、アレイＩＦ部ＦＬＡＹからアドレス信号を受け付け、そのアドレス信号に従ってワード線を選択し、その選択されたワード線を駆動する。
【００１０】
ビット線ドライバ回路ＹＤＥＣは、アレイＩＦ部ＦＬＡＹからアドレス信号を受け付け、そのアドレス信号に従ってビット線を選択し、その選択されたビット線を駆動する。
【００１１】
交差領域ＸＹＣＲＯＳＳには、アドレス信号の中継バッファが多数（例えば、３２個）配置されている。
【００１２】
中継バッファは、アドレス信号線の配線容量に起因して、アドレス信号線で生じるアドレス信号の波形のなまりを抑えるために用いられる。一般的にアドレス信号線の配線容量が大きいほど、サイズの大きな中継バッファが用いられる。中継バッファとしては、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとで構成されるインバータが用いられる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００４−７９０７７号公報
【特許文献２】特開２００８−２６９６９１号公報
【特許文献３】特開２０００−２６９４５９号公報
【特許文献４】特開２０００−３９６７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
上述した従来の半導体記憶装置では、中継バッファが、アドレス信号の波形に生じるなまりを改善する能力には限りがあり、アドレス信号線が長くなると、中継バッファを用いてもアドレス信号の波形になまりが生じ、アクセス速度が低下するという問題があることを本願発明者らは明らかにした。
【００１５】
図１０は、中継バッファのサイズを大きくしたときのアドレス信号の信号特性を示す図である。ここでは、縦軸が、中継バッファの時定数τであり、横軸が、中継バッファを構成するトランジスタのチャネル幅のサイズＷである。
【００１６】
図１０に示したように、中継バッファのサイズＷを８０よりもさらに大きくしても、中継バッファの時定数は殆ど改善されないことが分かる。したがって、中継バッファのサイズをさらに大きくしても、アドレス信号の波形になまりが生じて半導体記憶装置のアクセス速度が低下する。また、中継バッファのサイズを大きくすると、中継バッファが配置される交差領域の面積が大きくなり、半導体記憶装置全体のサイズが大きくなってしまうという問題も生じる。
【課題を解決するための手段】
【００１７】
本発明の半導体記憶装置は、複数のビット線と、複数のワード線と、前記複数のビット線と前記複数のワード線に対応して設けられた複数のメモリセルと、前記複数のメモリセルのいずれかを特定するためのアドレス信号を中継する中継バッファと、前記複数のワード線のうち、前記中継バッファにて中継されたアドレス信号に応じたワード線を選択するトランジスタを複数有するワード線ドライバ回路と、前記複数のビット線のうち、前記中継バッファにて中継されたアドレス信号に応じたビット線を選択するビット線ドライバ回路と、を備え、
前記トランジスタでは、該トランジスタが有する２つの拡散層のうち、一方の拡散層が他のトランジスタの拡散層と共有し、前記拡散層を共有している２つのトランジスタにて構成される複数の共有回路が、複数のトランジスタ群に分けられ、前記複数のトランジスタ群のうち、隣り合う前記トランジスタ群の隙間部分に、前記隣り合うトランジスタ群のいずれかのゲート配線が設けられ、前記中継バッファは、前記トランジスタ群のゲート配線と接続される。
【発明の効果】
【００１８】
本発明の半導体記憶装置は、複数のビット線と複数のワード線に対応して設けられた複数のメモリセルと、複数のメモリセルのいずれかを特定するためのアドレス信号を中継する中継バッファと、複数のワード線のうち中継バッファにて中継されたアドレス信号に応じたワード線を選択するトランジスタを複数有するワード線ドライバ回路と、を備え、トランジスタでは、そのトランジスタが有する２つの拡散層のうち、一方の拡散層が他のトランジスタの拡散層と共有し、拡散層を共有している２つのトランジスタにて構成される複数の共有回路が複数のトランジスタ群に分けられ、複数のトランジスタ群のうち、隣り合うトランジスタ群の隙間部分に、隣り合うトランジスタ群のいずれかのゲート配線が設けられ、中継バッファは、前記トランジスタ群のゲート配線と接続される。
【００１９】
本発明では、トランジスタ群の各トランジスタの一方の拡散層を共有させて、隣り合うトランジスタ群の間に隙間部分を作り、その隙間部分にトランジスタ群のゲート配線を設ける。よって、ゲート配線からアドレス信号の配線を引き出すための引出し口に関するゲート配線上のレイアウトの自由度が向上するため、アドレス信号の配線の引き出しの長さを小さくすることが可能となる。
【００２０】
このため、本発明によれば、アドレス信号の配線に起因する配線容量を低減させ、アクセス速度の高速化を実現することが可能となる。
【図面の簡単な説明】
【００２１】
【図１】半導体記憶装置に用いられるワード線ドライバ回路のレイアウトを示す図である。
【図２】一般的なＭＷＤ回路のレイアウトを示す図である。
【図３】ＭＷＤ回路の断面を示す図である。
【図４】図２で示したスルーホールとアドレス入力線との位置関係を示す図である。
【図５】本実施形態におけるＭＷＤ回路のレイアウトを示す図である。
【図６】図５で示した第１スルーホールとアドレス入力線との位置関係を示す図である。
【図７】アルミ配線とゲート配線とのそれぞれの配線容量の違いを説明するための図である。
【図８ａ】本実施形態におけるＭＷＤ回路の第１の変形例を示すレイアウト図である。
【図８ｂ】本実施形態におけるＭＷＤ回路の第２の変形例を示すレイアウト図である。
【図９】一般的な半導体記憶装置の構成を説明するための図である。
【図１０】中継バッファのサイズを大きくしたときのアドレス信号の特性を示す図である。
【発明を実施するための形態】
【００２２】
以下、本発明の一実施形態について図面を参照して説明する。
【００２３】
図１は、本実施形態における半導体記憶装置に用いられるワード線ドライバ回路のレイアウトを示す図である。半導体記憶装置は、図９に示した半導体記憶装置８００に対応する。そのため、半導体記憶装置は、アレイＩＦ部と、複数のメモリアレイ部と、ワード線ドライバ回路と、ビット線ドライバ回路と、交差領域と、を有する。図１には、ワード線ドライバ回路１０と交差領域３０とが示されている。
【００２４】
交差領域３０には、複数のメモリセルのいずれかを特定するためのアドレス信号を中継する中継バッファ３００が設けられている。
【００２５】
中継バッファ３００は、図９に示したアレイＩＦ部ＦＬＡＹからアドレス信号を受け付けると、そのアドレス信号を増幅し、増幅後のアドレス信号を、アドレス信号線３１を介してワード線ドライバ回路１０に中継する。なお、交差領域３０は、図９に示した交差領域ＸＹＣＲＯＳＳに対応する。
【００２６】
ワード線ドライバ回路１０は、複数のワード線が列方向にそれぞれ接続されている。ワード線のそれぞれには、複数のメモリセルが接続されている。ワード線ドライバ回路１０は、図９に示したワード線ドライバ回路ＸＤＥＣに対応する。
【００２７】
ワード線ドライバ回路１０には、複数のメインワードドライバ回路（ＭＷＤ回路）１００が列方向にそれぞれ設けられる。ＭＷＤ回路１００は、例えば、８本のワード線と接続され、ワード線のうち中継バッファ３００にて中継されたアドレス信号に応じたワード線を選択し、その選択されたワード線を駆動する。また、ビット線ドライバ回路は、複数のビット線のうち、中継バッファ３００にて中継されたアドレス信号に応じたビット線を選択する。
【００２８】
ＭＷＤ回路１００には、８本のワード線をそれぞれ駆動するための８つの駆動回路と、アドレス信号線から入力されるアドレス信号の配線としてアドレス入力線と、が設けられたアドレス配線領域１１０が示されている。アドレス入力線は、引出し線と呼ぶこともできる。
【００２９】
ここで、アドレス配線領域１１０に形成される一般的なＭＷＤ回路の構成例について説明する。
【００３０】
図２は、一般的なＭＷＤ回路のレイアウトを示す図である。図２には、駆動回路８１０〜８８０が列方向にそれぞれ示され、各駆動回路にスルーホール７１１〜７１８がそれぞれ示されている。駆動回路８１０〜８８０のそれぞれは、互いに同じレイアウトであるため、ここでは駆動回路８１０についてのみ説明する。
【００３１】
駆動回路８１０では、８つのトランジスタが行方向にそれぞれ配置されており、トランジスタごとに、拡散層８１３と、拡散層８１４と、チャネルを形成するためのゲート電極８１２と、が示されている。トランジスタのそれぞれは、同じゲート電極８１２を共有している。
【００３２】
また、スルーホール７１１が、ゲート電極８１２の右端に設けられている。スルーホール７１１は、ゲート電極８１２よりも上層に形成されたアドレス信号線とゲート電極８１２との間を接続するコンタクトホール（引出し口）のことである。
【００３３】
図３ａは、ゲート電極とアドレス信号線とを接続するためのスルーホールについて説明するための図である。図３ａには、アドレス信号線３１と、アルミ配線３２と、タングステン配線３３と、ゲート電極３４とが示されている。
【００３４】
ゲート電極３４の上層にはタングステン配線３３が形成され、そのタングステン配線３３の上層にはアルミ配線３２が形成され、さらにアルミ配線３２の上層にはアドレス信号線３１が形成される。アドレス入力線とは、アドレス信号線３１とゲート電極３４との間を接続する配線のことである。
【００３５】
スルーホールは、第１スルーホールと、第２スルーホールとに分けられる。第１スルーホールは、ゲート電極３４に接続されるタングステン配線３３とアルミ配線３２との間を接続するために設けられる。
【００３６】
第２スルーホールは、アルミ配線３２とアドレス信号線３１との間を接続するために設けられる。例えば、図２に示したスルーホール７１１は、第１スルーホールに該当する。このため、図２に示したスルーホール７１１〜７１８のそれぞれは、以下、第１スルーホールと称する。
【００３７】
アルミ配線３２は、外部装置と接続されることから、抵抗値を低くする必要があり、タングステン配線３３よりも膜厚が厚い。配線の膜厚が厚いほど、配線容量が大きくなることから、アルミ配線３２の引き回しが長くなるほど、アドレス入力線に付加される配線容量が大きくなる。例えば、アルミ配線３２の膜厚が３７０ｎｍであり、タングステン配線３３の膜厚が７０ｎｍである場合には、アルミ配線３２の方がタングステン配線３３に比べて、約５．３倍大きいため、その分だけ配線容量も大きくなる。
【００３８】
図４は、図２に示した第１スルーホールとアドレス信号線との位置関係を示す図である。
【００３９】
図４では、８本のアドレス信号線３１が列方向にそれぞれ配線されている。各アドレス信号線の場所に応じて第２スルーホール７２１〜７２８がそれぞれ設けられ、アドレス信号線ごとに、第２スルーホールと第１スルーホールとの間にアルミ配線が設けられている。
【００４０】
このように、図２に示したＭＷＤ回路では、第１スルーホールと第２スルーホールとの間に設けられたアルミ配線が長いため、アドレス入力線の配線容量が大きくなる。
【００４１】
次に本実施形態におけるＭＷＤ回路１００の構成例について説明する。
【００４２】
図５は、アドレス配線領域１１０に形成されるＭＷＤ回路１００のレイアウトを示す図である。
【００４３】
図５に示すように、ＭＷＤ回路１００を構成する複数のトランジスタのそれぞれでは、トランジスタが有する２つの拡散層のうち、一方の拡散層が他のトランジスタの拡散層と共有している。拡散層を共有している２つのトランジスタにて構成される複数の共有回路２１１１が、複数のトランジスタ群２１〜２４に分けられている。
【００４４】
トランジスタ群２１には、駆動回路２１０および２２０が含まれる。トランジスタ群２２には、駆動回路２３０および２４０が含まれる。トランジスタ群２３には、駆動回路２５０および２６０が含まれる。トランジスタ群２４には、駆動回路２７０および２８０が含まれる。トランジスタ群２１〜２４のそれぞれでは、複数の共有回路が、共有されている拡散層が隣り合いながら一列に並ぶように設けられている。
【００４５】
トランジスタ群２１〜２４のそれぞれは、基本的なレイアウトは同じであるため、ここではトランジスタ群２１の構成についてのみ説明する。
【００４６】
トランジスタ群２１には、駆動回路２１０と、駆動回路２２０と、ゲート配線２１１および２２１とが示されている。
【００４７】
駆動回路２１０では、８つのトランジスタが行方向にそれぞれ設けられ、トランジスタごとに、ゲート電極２１２と拡散層２１３と共有拡散層２１４とが形成される。駆動回路２２０でも、８つのトランジスタが行方向にそれぞれ設けられ、トランジスタごとに、ゲート電極２２２と拡散層２２３と共有拡散層２１４とが形成される。
【００４８】
トランジスタ群２１の共有回路ごとに、駆動回路２１０のトランジスタと、駆動回路２２０のトランジスタとで、トランジスタの一方の拡散層２１４を共有する。
【００４９】
駆動回路２１０に形成された８つのトランジスタのそれぞれは、行方向に設けられたゲート電極２１２を共有する。また、形成領域２２０に形成された８つのトランジスタのそれぞれは、行方向に設けられたゲート電極２２２を共有する。
【００５０】
このように、本実施形態では、互いに異なる駆動回路のトランジスタ同士で拡散層の一方を共有させ、トランジスタ群２１と隣り合う別のトランジスタ群２２との間に隙間部分を作り、アドレス配線領域１１０のレイアウトに関する自由度を向上させる。
【００５１】
そして、隙間部分においては、トランジスタ群２１および２２の両者のゲート配線２２１および２３１がそれぞれ設けられる。ゲート配線２２１は、トランジスタ群２１のゲート電極２２２に接続される。
【００５２】
ゲート配線２２１上には、第１スルーホール３１１が設けられている。第１スルーホール３１１には、アドレス入力線の抵抗値を低減するため、実際には２つのスルーホールが設けられる。スルーホール３１１の場所は、ゲート配線２２１上の位置のうち、アドレス信号線の位置に応じて設定することが可能である。このため、スルーホール３１１は、ゲート配線２２１上において、ゲート配線２２１からアドレス信号線までのアドレス入力線の長さが最短となる位置に設けられている。
【００５３】
図６は、図５に示した第１スルーホールとアドレス信号線との位置関係を示す図である。
【００５４】
図６には、８本のアドレス信号線３１が図４と同様に列方向にそれぞれ配線されている。また、第１スルーホール３１１〜３１８と、第２スルーホール３２１〜３２８とが示されている。
【００５５】
図６に示すように、第１スルーホール３１１〜３１８のそれぞれは、アドレス信号線３１の近くに設けられている。例えば、第１スルーホール３１１は、第２スルーホール３２３が設けられたアドレス信号線３１とほぼ同じ位置に設けられている。
【００５６】
このため、各アドレス信号線の第１スルーホールと第２スルーホールとの間に設けられるアルミ配線の長さが、図４の例と比較して短いため、アドレス入力線に付加される配線容量を低減することができる。なお、第１スルーホール３１８は、ゲート配線２１１と接続されたタングステン配線上に設けられる。第１スルーホール３１７も、同様に駆動回路２８０のゲート配線と接続されたタングステン配線上に設けられる。
【００５７】
すなわち、本実施形態による半導体記憶装置は、複数のビット線と、複数のワード線と、複数のビット線と複数のワード線に対応して設けられた複数のメモリセルと、複数のメモリセルのいずれかを特定するためのアドレス信号を中継する中継バッファ３００と、複数のワード線のうち、中継バッファ３００にて中継されたアドレス信号に応じたワード線を選択するトランジスタを複数有するワード線ドライバ回路１０と、複数のビット線のうち、前記中継バッファ３００にて中継されたアドレス信号に応じたビット線を選択するビット線ドライバ回路と、を備え、トランジスタでは、トランジスタが有する２つの拡散層のうち、一方の拡散層が他のトランジスタの拡散層と共有し、その拡散層を共有している２つのトランジスタにて構成される複数の共有回路２１１１が、複数のトランジスタ群２１〜２４に分けられ、複数のトランジスタ群２１〜２４のうち、隣り合うトランジスタ群２１および２２の隙間部分に、隣り合うトランジスタ群のいずれかのゲート配線２２１が設けられ、中継バッファ３００は、トランジスタ群２１のゲート配線２２１と接続される。
【００５８】
図７は、ゲート配線２２１とアルミ配線７１０とのそれぞれの配線容量を比較するための図である。
【００５９】
ゲート配線２２１は、酸化膜で絶縁されたゲート電極３４に接続されるため、抵抗値が大きくても、トランジスタは正常に動作する。このため、ゲート配線２２１は、アルミ配線７１０と比較して膜厚を薄くすることが可能である。
【００６０】
例えば、アルミ配線７１０の膜厚３７０ｎｍに対し、ゲート配線２２１の膜厚は１００ｎｍにすることが可能である。この場合において、長さ１０μｍのアルミ配線７１０が、隣接するアルミ配線３２から０．２μｍだけ離れた場所に設けられたときには、アルミ配線７１０の隣接容量Ｃ1Hは、下式のとおり、０．７４ｆＦとなる。なお、アルミ配線３２とアルミ配線７１０との間にはＳｉＯ2（二酸化シリコン）が設けられており、その誘電率は０．３９８×１０-10Ｆ/ｍとする。
【００６１】
Ｃ1H＝０．３９８×（１０×０．３７）／（０．２×１０4）≒０．７４ｆＦ
また、長さ１０μｍのゲート配線２２１が、隣接するゲート電極３４から０．２μｍだけ離れた場所に設けられたときには、ゲート配線２２１の隣接容量Ｃ2Hは、下式のとおり、０．３１ｆＦとなる。なお、ゲート電極３４とゲート配線２２１との間にＳｉＮ層が設けられており、その誘電率は０．６２０×１０-10Ｆ/ｍとする。
【００６２】
Ｃ2H＝０．６２０×（１０×０．０７）／（０．２×１０4）≒０．３１ｆＦ
よって、隣接容量Ｃ1Hよりも隣接容量Ｃ2Hの方が小さいため、ゲート配線２２１の配線容量は、アルミ配線７１０よりも小さくなることが分かる。したがって、水平方向に隣接する配線によってアドレス入力線に付加される配線容量は、ゲート配線２２１の方が小さくなり易い。
【００６３】
次に垂直方向に隣接する配線によって付加されるアルミ配線７１０とゲート配線２２１のそれぞれの配線容量について図３を参照して説明する。
【００６４】
図３では、アドレス信号線３１からアルミ配線３２までの距離が６９０ｎｍ、アドレス信号線３１からＳｉＮ層までの距離が３２００ｎｍ、Ｓｉｎ層の厚さが５０ｎｍとする。なお、アドレス信号線３１とアルミ配線３２とゲート電極３４とＳｉＮ層以外の部分はＳｉＯ2で形成されるものとする。
【００６５】
アドレス信号線３１に対する、表面積２μｍ2のアルミ配線３２の配線容量Ｃ1Vは、下式のとおり、０．１２ｆＦとなる。
【００６６】
Ｃ1V＝０．３９８×２．０／（６９０×１０）≒０．１２ｆＦ
また、アドレス信号線３１に対する、表面積２μｍ2のゲート電極３４の配線容量Ｃ2Vは、下式のとおり、０．０２ｆＦとなる。
【００６７】
Ｃ2V＝１／｛１／（０．３９８×２．０／（３２００×１０）＋１／（０．６２０×２．０／（５０×１０）））｝≒０．０２ｆＦ
よって、配線容量Ｃ1Vよりも配線容量Ｃ2Vの方が小さいため、アドレス入力線に付加される配線容量は、アルミ配線３２よりもゲート電極３４の方が小さいことが分かる。したがって、垂直方向に存在するアドレス信号線３１によってゲート配線２２１に付加される配線容量は、アルミ配線７１０と比較して８０％程度削減される。
【００６８】
水平方向と垂直方向のそれぞれの配線容量を合算すると、アルミ配線７１０についての合算値は０．８６ｆＦとなり、ゲート配線２２１についての合算値は０．３３ｆＦとなる。このため、ゲート配線２２１の方がアルミ配線７１０と比較して約６０％も配線容量が削減される。
【００６９】
この結果を半導体記憶装置のアクセス速度に換算すると、アクセス速度を２５％程度速くすることが可能となる。一方、中継バッファ３００のサイズを小さくする場合には、交差領域３０の面積を約３０％削減することが可能となる。
【００７０】
本実施形態によれば、複数のビット線と複数のワード線に対応して設けられた複数のメモリセルと、複数のメモリセルのいずれかを特定するためのアドレス信号を中継する中継バッファと、複数のワード線のうち中継バッファにて中継されたアドレス信号に応じたワード線を選択するトランジスタを複数有するワード線ドライバ回路と、を備え、トランジスタでは、そのトランジスタが有する２つの拡散層のうち、一方の拡散層が他のトランジスタの拡散層と共有し、拡散層を共有している２つのトランジスタにて構成される複数の共有回路が複数のトランジスタ群に分けられ、複数のトランジスタ群のうち、隣り合うトランジスタ群の隙間部分に、隣り合うトランジスタ群のいずれかのゲート配線が設けられ、中継バッファは、前記トランジスタ群のゲート配線と接続される。
【００７１】
本発明では、トランジスタ群の各トランジスタの一方の拡散層を共有させて、隣り合うトランジスタ群の間に隙間部分を作り、その隙間部分にトランジスタ群のゲート配線を設ける。よって、ゲート配線からアドレス信号の配線を引き出すための引出し口に関するゲート配線上のレイアウトの自由度が向上するため、アドレス信号の配線の引き出しの長さを小さくすることが可能となる。また、各トランジスタの一方の拡散層を共有させて隣り合うトランジスタ群の隙間部分にゲート配線を設けるため、ワード線ドライバ回路が形成される領域の拡大を抑制することができる。
【００７２】
このため、アドレス信号の配線に起因する配線容量を低減させ、アクセス速度の高速化を実現することが可能となる。
【００７３】
すなわち、本実施形態では、中継バッファ３００は、ゲート配線２２１上のスルーホール３１１から引き出されたアドレス入力線（引出し線）と接続され、スルーホール３１１は、ゲート配線２２１上の位置のうち、アドレス入力線が短くなる位置に設けられている。
【００７４】
よって、ゲート配線上から中継バッファ３００へ引き出されるアドレス入力線の引き出しの長さを小さくすることができる。
【００７５】
さらに、本実施形態では、トランジスタ群２１〜２４の各々では、トランジスタ群内の複数の共有回路２１１１が、共有されている拡散層２１４が隣り合いながら一列に並ぶように設けられている。
【００７６】
よって、隣り合うトランジスタ群の隙間部分に設けられるゲート配線を直線的に設けることが可能となり、ゲート配線の長さを最短にすることができる。このため、アドレス信号が供給されるゲート配線に生じる配線容量をさらに低減することができる。
【００７７】
図７ａは、本実施形態におけるＭＷＤ回路の第１の変形例を示すレイアウト図である。
【００７８】
図７ａでは、２本のゲート電極が行方向に平行に配線され、共有トランジスタが並列にそれぞれ配置される。そしてトランジスタ群の隙間部分に２本のゲート電極と接続されるゲート配線が設けられている。
【００７９】
よって、駆動回路の形成領域の幅が制限されている状況でも、トランジスタの拡散層を共有させてトランジスタ群のスペースに隙間を作り、その隙間部分にゲート配線を設けることが可能となる。
【００８０】
また、本発明を２つの駆動回路ごとに同じアドレス信号をＭＷＤ回路に入力する半導体記憶装置に適用することが可能である。
【００８１】
図７ｂは、本実施形態におけるＭＷＤ回路の第２の変形例を示すレイアウト図である。
【００８２】
図７ｂでは、隣り合うドランジスタ群内の駆動回路の隙間部分に設けられるゲート配線が、その駆動回路の両者で共有される。
【００８３】
よって、複数の駆動回路に同じアドレス信号を入力する半導体記憶装置では、アドレス入力線の配線容量を抑制しつつ、ＭＷＤ回路のサイズを小さくすることができる。
【００８４】
また、本実施形態では、トランジスタ群の隙間部分にゲート配線を設ける例について説明したが、図３に示したアルミ配線３２よりも下層に設けられる配線、例えば、タングステン配線３３が、ゲート配線の代わりに用いられてもよい。この場合にも、図２〜図４に示したＭＷＤ回路に比べて、アドレス入力線の引き回しに伴う配線容量が小さくなるため、アドレス信号の波形のなまりを抑制することができる。
【００８５】
以上説明した実施形態において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。
【符号の説明】
【００８６】
１０  ワード線ドライバ回路
２１〜２４  トランジスタ群
３０  交差領域
３１  アドレス信号線
３２、７１０  アルミ配線
３３  タングステン配線
３４、２１２、２２２  ゲート電極
１００  メインワードドライバ（ＭＷＤ）回路
１１０  アドレス配線領域
２１０〜２８０  駆動回路
２１１、２２１  ゲート配線
２１１１  共有回路
２１３、２２３  拡散層
２１４  共有拡散層
３００  中継バッファ
３１１〜３１８  第１スルーホール
３２１〜３２８  第２スルーホール
【図１】
2013058609.tif 000003
【図２】
2013058609.tif 000004
【図３】
2013058609.tif 000005
【図４】
2013058609.tif 000006
【図５】
2013058609.tif 000007
【図６】
2013058609.tif 000008
【図７】
2013058609.tif 000009
【図８ａ】
2013058609.tif 000010
【図８ｂ】
2013058609.tif 000011
【図９】
2013058609.tif 000012
【図１０】
2013058609.tif 000013