(57)【要約】      （修正有）【課題】メモリセルのサブスレッショルド・リーク電流の影響によって不良となるデバイスを選別検査で確実にリジェクトする。【解決手段】行列状に配置された複数のメモリセルＭＥＭと、メモリセルの行に対応して設けられた複数のワード線ＷＬ０〜ＷＬ４と、メモリセルの列に対応して設けられた複数のビット線対ＢＴ０、ＢＢ０及びＢＴ１、ＢＢ１と、前記複数のワード線のうち、検査対象の注目メモリセル以外の非注目メモリセルが接続された非注目ワード線をフローティングとするスイッチＭＮ１と、前記非注目ワード線がフローティングのときに、当該非注目ワード線を昇圧するポンピング回路ＰＯＣ０とを備える。【選択図】図２
2013037733.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置された複数のメモリセルと、
前記メモリセルの行に対応して設けられた複数のワード線と、
前記メモリセルの列に対応して設けられた複数のビット線対と、
前記複数のワード線のうち、検査対象の注目メモリセル以外の非注目メモリセルが接続された非注目ワード線をフローティングとするスイッチと、
前記非注目ワード線がフローティングのときに、当該非注目ワード線を昇圧するポンピング回路とを備える半導体記憶装置。
【請求項２】
前記ポンピング回路により前記非注目ワード線を昇圧した後、前記注目メモリセルが接続された注目ワード線が活性化され当該メモリセルの検査が実行される請求項１に記載の半導体記憶装置。
【請求項３】
ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタからなるインバータ回路を有する、前記ワード線を駆動するワードドライバをさらに備え、
前記ポンピング回路は、前記ワード線に接続されたポンピング容量を備え、
前記スイッチは、前記ＮＭＯＳトランジスタとＧＮＤとの間に形成されていることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記メモリセルの端部に形成され、当該メモリセルと略同一形状のダミーメモリセルをさらに備え、
前記ポンピング回路は、前記ダミーメモリセル領域内のトランジスタを用いて形成されることを特徴とする請求項１〜３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記メモリセルの検査を行うＴＥＳＴ信号を出力するＢＩＳＴ回路と、
前記ＴＥＳＴ信号に基づき、前記スイッチ及び前記ポンピング回路を制御する制御信号を発生する制御回路と、
をさらに備える請求項１〜４のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特にメモリセルのリーク不良をスクリーニングする技術に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化、大規模化に伴い、トランジスタのサブスレッショルド・リーク電流の影響が顕在化し、デバイスの特性を決める要因となっている。特に、ＳＲＡＭでは、アクセストランジスタのサブスレッショルド・リーク電流がメモリセルの読み出し動作時に悪影響を及ぼし、期待する読み出しデータが破壊されることが懸念され始めた。
【０００３】
また、サブスレッショルド・リーク電流は高温時に増加する特性があるため、車載用途などに代表されるような高温時の動作が想定される製品では、不良の市場流出を防止するとともに、デバイスの信頼性（動作保証）の確保と、歩留まり低下の抑制を両立する選別検査方法が必要不可欠となっている。
【０００４】
特許文献１には、検査時においてのみメモリセルの動作マージンを低下させ、不安定なデバイスを不良としてスクリーニングする検査方法が記載されている。メモリセルの動作マージンを低下させて、不安定動作となる不良を検出することにより、実使用時の不良の発生を削減し、製品の信頼性を向上させている。
【０００５】
図６は、特許文献１に記載の半導体記憶装置の構成を示す図である。この半導体記憶装置は、コントロール部１、ロウデコーダ部２、ワードドライバ３、メモリアレイ４、メモリセル５、センスアンプ６、リード系遅延回路Ｒｄｅ２を備えている。リード系遅延回路Ｒｄｅ２は、センスアンプ６の活性化タイミングを決定する、第一の遅延量と第二の遅延量を有する。
【０００６】
駆動信号Ｎｒ１は、コントロール部１より出力されるセンスアンプ６の駆動信号であり、リード系遅延回路Ｒｄｅ２により遅延を付加された後、駆動信号Ｎｒ３としてセンスアンプ６に入力される。駆動信号Ｎｒ３が活性化されることでセンスアンプ６が活性化され、ビット線対ＢＬｎ、ＮＢＬｎの電圧が増幅されデータ出力端子ＤＯ０に出力される。
【０００７】
図７は、図６中のリード系遅延回路Ｒｄｅ２の詳細な構成を示す。リード系遅延回路Ｒｄｅ２は、遅延バッファ８、セレクタ９を有している。センスアンプ６の駆動信号Ｎｒ１に遅延バッファ８が４段直列接続された信号がセレクタ９の入力Ｙに入力され、遅延バッファ８が８段直列接続された信号がセレクタ９の入力Ｘに入力される。制御信号ＴＥＳＴ１により入力Ｘ、入力Ｙのいずれかが選択され、セレクタ９の出力Ｚより駆動信号Ｎｒ３として出力される。
【０００８】
図８は、ワード線ＷＬｎ活性化以降のタイミングを示している。図８（ａ）は正常メモリセルにアクセスしている場合のビット線ＢＬ０の動作、図８（ｂ）は異常メモリセルにアクセスしている場合のビット線ＢＬ０の動作を示すタイミングチャートである。
【０００９】
図８において、時間Ｔ１はワード線ＷＬｎが活性化状態になり、メモリセル５のデータがビット線ＢＬ０に出力され始めるタイミングである。時間Ｔ２、Ｔ３は、それぞれ図６中で入力Ｘ、Ｙが選択された場合のセンスアンプ６の駆動信号Ｎｒ３によりセンスアンプ６が活性化するタイミングである。
【００１０】
図８（ａ）、（ｂ）ともに、出力されるメモリデータはＬデータの場合を示しており、ビット線ＢＬ０＝Ｌ、ＮＢＬ０＝Ｈであり、時間Ｔ１以前はともにＨプリチャージである。ＮＢＬ０側は、Ｔ１以降電圧変化はないため図中では省略している。ビット線ＢＬ０のみ時間Ｔ１以降Ｌデータを出力するため、ビット線電圧が時間とともに低下する。
【００１１】
図８（ａ）において、ワード線ＷＬｎが活性化した時間Ｔ１以降、ビット線ＢＬ０の電位がプリチャージ電圧ＶＤＤより徐々に低下し、時間Ｔ２時にはＶＤＤから電圧Ｖｓａ１分だけ低下する。入力Ｙが選択される場合、遅延バッファ８中の遅延量が少ないため、センスアンプ６は入力Ｘが選択される場合より早いタイミングで動作する。入力Ｙが選択される場合、ビット線ＢＬ０はＶＤＤから、電圧Ｖｓａ１よりも小さい電圧Ｖｓａ２分だけ低下する。
【００１２】
センスアンプ６の内部トランジスタＴｒのばらつきや、ビット線対ＢＬｎ、ＮＢＬｎの負荷、メモリセル５の能力のばらつきなどが存在するため、一定の電圧以上の電圧差がなければ、誤動作につながる可能性が大きい。このため、センスアンプ６には最低動作保証電圧Ｖａが存在する。図８（ａ）に示すように、正常なメモリセル５では、最低保証電圧Ｖａ以上の電圧を十分確保できるタイミングになるよう遅延値が設定される。すなわち、Ｖａ＜Ｖｓａ２＜Ｖｓａ１となる。
【００１３】
図８（ｂ）に示すように、メモリセルのセル電流が低下している場合、ビット線ＢＬ０の電圧降下の傾きが低下し、降下電圧ΔＢＬが小さくなる。特許文献１では、検査時おいてのみセンスアンプ６の起動タイミングを変更し、時間Ｔ３とする。これにより、図８（ｂ）の時間Ｔ２のように、降下電圧ΔＢＬがかろうじて最低保証電圧Ｖａを確保でき、検査で良品と判定されてしまうが、正常メモリセルと比較するとマージンが乏しく、製品としての動作マージンが低下している異常メモリセルをスクリーニングしている。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００６−３３１５１１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
特許文献１に記載の半導体記憶装置は、図６に示すように、ワード線ＷＬｎの活性化からセンスアンプ６の活性化までのタイミングを変更可能な制御回路Ｒｄｅ２を備えている。これにより、図８に示すような、検査時にワード線ＷＬｎの活性化の時間Ｔ１から、センスアンプ６の活性化までのタイミングを通常動作時の時間Ｔ２から検査時の時間Ｔ３に早め、不安定なデバイスの不良をスクリーニングできる。
【００１６】
しかし、近年見られるサブスレッショルド・リーク電流による不良メモリセルが存在した場合に、センスアンプ６の活性化までのタイミングを早めるだけでは、不良をリジェクトすることが出来ず、デバイスの信頼性の確保が出来ないという問題がある。その理由を、図９、１０を参照して説明する。
【００１７】
図９は、特許文献１に記載の検査方法により、セル電流が低下し、Ｌデータを出力する能力が低下している異常なメモリセルを読み出して検査する場合のビット線ＢＬ０、ＮＢＬ０の電圧変化を示している。
【００１８】
特許文献１に記載の検査方法では、ビット線ＢＬ０と対となるビット線ＮＢＬ０の電位レベルは、時間Ｔ１以降、電圧変化がなくＨレベルが確保された状態で検査が実行される。しかし、サブスレッショルド・リーク電流による不良メモリセルが存在する場合は、ビット線ＮＢＬ０の電位レベルは低下する。
【００１９】
図９に示すように、時間Ｔ２において、Ｈレベルにプリチャージされたビット線ＮＢＬ０の電圧レベルはメモリセルを介したＧＮＤへのリーク電流により下がり、Ｈプリチャージ（ＶＤＤ）レベルから降下電圧Ｖｄ１分ドロップする。
【００２０】
ビット線ＮＢＬ０の降下電圧Ｖｄ１により、センスアンプ６に入力されるビット線ＢＬ０、ＮＢＬ０の差電位は減少して低下電圧Ｖｓａ１−３となる。能力不足の異常なメモリセルではビット線ＢＬ０の電圧降下の傾きが低下しているため、低下電圧Ｖｓａ１−３がセンスアンプ６の最低保証電圧Ｖａよりも小さくなり、読み出し不良が発生する。このため、能力不足の異常なメモリセルを読みだす場合には、特許文献１に記載の検査方法によって不良デバイスのリジェクトは可能である。
【００２１】
一方、図１０は、特許文献１に記載の検査方法により、同一ビット線上にリーク電流による不良メモリセルがある条件の正常なメモリセルを読み出して検査する場合のビット線ＢＬ０、ＮＢＬ０の電圧変化を示している。
【００２２】
図１０に示すように、時間Ｔ１でＨレベルにプリチャージされていたビット線ＮＢＬ０の電圧レベルは、時間Ｔ２で不良メモリセルによるリーク電流により降下電圧Ｖｄ３分ドロップし、ＶＤＤ−Ｖｄ３レベルの点ｂになる。このときのビット線ＢＬ０とビット線ＮＢＬ０の電位差は、低下電圧Ｖｓａ１−４となる。
【００２３】
また、ビット線ＮＢＬ０の電圧レベルは、時間Ｔ３で不良メモリセルによるリーク電流により降下電圧Ｖｄ２分ドロップし、ＶＤＤ−Ｖｄ２レベルの点ａになる。このときのビット線ＢＬ０とビット線ＮＢＬ０の電位差は、低下電圧Ｖｓａ２−４となる。
【００２４】
上述したように、正常なメモリセルでは、通常動作時の時間Ｔ２、検査時の時間Ｔ３のいずれにおいても最低保証電圧Ｖａ以上の電圧を十分確保できるように遅延値が設定されている。このため、時間Ｔ２における低下電圧Ｖｓａ１−４のみならず、センスアンプ６の活性化までの時間を早めた時間Ｔ３における低下電圧Ｖｓａ２−４のいずれもが、センスアンプ６の最低保証電圧Ｖａよりも大きくなり、リーク不良のメモリセルを有するデバイスをリジェクトすることができない場合がある。
【００２５】
サブスレッショルド・リーク電流は、温度パラメータに対してログスケール的な依存を持っている。このため、実使用時には、サブスレッショルド・リーク電流の変動により、ビット線ＮＢＬ０のドロップ量が変動する場合がある。特許文献１では、通常動作時は時間Ｔ２でセンスアンプ６が活性化される。図１０に示すように、降下電圧がＶｄ３からＶｄ４に変動すると、ビット線ＮＢＬ０の電圧レベルが点ｂから点ｃに変動し、ビット線ＢＬ０とビット線ＮＢＬ０の電位差は低下電圧Ｖｓａ１−５となる。この低下電圧Ｖｓａ１−５が最低保証電圧Ｖａ以下となると、読み出し不良が発生する。
【００２６】
このように、特許文献１に記載の検査方法では、能力不足の異常なメモリセルは不良としてリジェクトできるが、能力が正常なメモリセルを読み出して検査を行った場合は、サブスレッショルド・リーク電流による不良があってもリジェクトできないおそれがある。
【課題を解決するための手段】
【００２７】
本発明の第１の態様に係る半導体記憶装置は、行列状に配置された複数のメモリセルと、前記メモリセルの行に対応して設けられた複数のワード線と、前記メモリセルの列に対応して設けられた複数のビット線対と、前記複数のワード線のうち、検査対象の注目メモリセル以外の非注目メモリセルが接続された非注目ワード線をフローティングとするスイッチと、前記非注目ワード線がフローティングのときに、当該非注目ワード線を昇圧するポンピング回路とを備えるものである。
【００２８】
非注目ワード線を昇圧した後、注目メモリセルが接続された注目ワード線を駆動して当該注目メモリセルを読み出して検査を実行することにより、ビット線へのリーク電流を増大させることができ、メモリセルのリーク電流の影響で不良になるデバイスを選別検査の工程内でリジェクトすることが可能となる。
【発明の効果】
【００２９】
本発明によれば、メモリセルのサブスレッショルド・リーク電流の影響によって不良となるデバイスを選別検査で確実にリジェクトすることが可能となる。
【図面の簡単な説明】
【００３０】
【図１】実施の形態１に係る半導体記憶装置の構成を示す図である。
【図２】実施の形態１に係る半導体記憶装置のメモリアレイ部の構成を示す図である。
【図３】実施の形態１に係る半導体記憶装置のメモリセルの構成を示す図である。
【図４】実施の形態１に係る半導体記憶装置の動作を説明するためのタイミングチャートである。
【図５】実施の形態２に係る半導体記憶装置のメモリアレイ部の構成を示す図である。
【図６】特許文献１に記載の半導体記憶装置の構成を示す図である。
【図７】特許文献１に記載の半導体記憶装置のリード系遅延回路の構成を示す図である。
【図８】特許文献１に記載の半導体記憶装置の動作を説明するためのタイミングチャートである。
【図９】特許文献１に記載の半導体記憶装置の問題点を説明するためのタイミングチャートである。
【図１０】特許文献１に記載の半導体記憶装置の問題点を説明するためのタイミングチャートである。
【発明を実施するための形態】
【００３１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、繰り返しの説明は省略する。また、以下では、複数の実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
【００３２】
本発明は、メモリセルのサブスレッショルド・リーク電流の影響によって不良となるデバイスをスクリーニングするテスト回路を備える半導体記憶装置に関する。本発明に係る半導体記憶装置は、複数のＳＲＡＭメモリセルと、これにそれぞれ接続される複数のワード線、複数のビット線対を備えている。ワード線をフローティングとし、当該ワード線を昇圧することで、ビット線へのリーク電流を増加させ、より厳しい条件でメモリセルの検査を行う。これにより、製造ばらつきに依存せずに、メモリセルのリーク電流不良を確実に検出することができる。
【００３３】
実施の形態１．
本発明の実施の形態１に係る半導体記憶装置について、図を参照して説明する。図１は、実施の形態１に係る半導体記憶装置の構成を示す図である。図１に示すように、実施の形態１の半導体記憶装置は、ＢＩＳＴ（Built In Self Test）回路１０１、アドレスバッファ１０２、行プリデコーダ１０３、制御回路１０４、データ出力バッファ１０５、メモリアレイ部１０６を備えている。
【００３４】
ＢＩＳＴ回路１０１は、選別検査時のＳＲＡＭ（Static Random Access Memory）の動作を制御するための信号を出力する。ＢＩＳＴ回路１０１は、アドレスバッファ１０２に入力するアドレス信号Ａｎと、制御回路１０４に入力するテスト制御信号ＴＥＳＴ、クロック信号ＣＬＫ、メモリ制御信号ＣＥＮ、リード・ライト制御信号ＷＥＮを出力する。アドレスバッファ１０２は、メモリセルのアドレスを選択するため、行プリデコーダ１０３へのＴｒｕｅ、Ｂａｒの内部アドレス信号ＡｎＴ、ＡｎＢを出力する。
【００３５】
制御回路１０４は、ＢＩＳＴ回路１０１からの入力信号に基づいて、内部クロック信号ＩＣＬＫ、スイッチ制御信号ＮＳＷ、ポンピング容量制御信号ＰＣＥ、プリチャージ制御信号ＰＣ、センスアンプ活性信号ＳＯＮを生成する。内部クロック信号ＩＣＬＫは行プリデコーダ１０３に入力され、スイッチ制御信号ＮＳＷ、ポンピング容量制御信号ＰＣＥ、プリチャージ制御信号ＰＣ、センスアンプ活性信号ＳＯＮはメモリアレイ部１０６に入力される。
【００３６】
行プリデコーダ１０３は、制御回路１０４から出力された内部クロック信号ＩＣＬＫに基づき、内部アドレス信号ＡｎＴ、ＡｎＢをデコードし、アドレスプリデコード信号ＷＬ０Ｂ、ＷＬ１Ｂ、ＷＬ２Ｂ、ＷＬ３Ｂ、ＷＬ４Ｂをメモリアレイ部１０６に出力する。
【００３７】
メモリアレイ部１０６はセンスアンプ出力信号ＱＮ０、ＱＮ１をデータ出力バッファ１０５に出力する。データ出力バッファ１０５は、出力信号Ｑ０、Ｑ１をＢＩＳＴ回路１０１に出力する。出力信号Ｑ０、Ｑ１は、ＢＩＳＴ回路１０１で期待値と照合される。
【００３８】
図２は、図１中のメモリアレイ部１０６の構成の一例を示す。図２に示すように、メモリアレイ部１０６は、メモリセルアレイ１０７、ワードドライバ１１１〜１１５、ポンピング容量ＰＯＣ０〜ＰＯＣ４、センスアンプ１２１、１２２、プリチャージ回路１２３、１２４を有している。
【００３９】
図２に示す例では、メモリセルアレイ１０７は、５×２の行列状に配列される複数のメモリセル１３０〜１３９を有する。メモリセル１３０〜１３９の行に対応してワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４が設けられている。メモリセル１３０〜１３９の列に対応してビット線対ＢＴ０、ＢＢ０及びＢＴ１、ＢＢ１が設けられている。
【００４０】
ワードドライバ１１１〜１１５は、選択されたアドレスの各ワード線ＷＬ０〜ＷＬ４をそれぞれ制御する。ワードドライバ１１１〜１１５には、行プリデコーダ１０３からのアドレスプリデコード信号ＷＬ０Ｂ〜ＷＬ４Ｂがそれぞれ入力される。また、ワードドライバ１１１〜１１５には、制御回路１０４からスイッチ制御信号ＮＳＷが入力される。
【００４１】
ワードドライバ１１１〜１１５は、アドレスプリデコード信号ＷＬ０Ｂ〜ＷＬ４Ｂのそれぞれに基づき、ワード線ＷＬ０〜ＷＬ４をそれぞれ駆動する信号をメモリセルアレイ１０７に出力する。
【００４２】
ポンピング容量ＰＯＣ０〜ＰＯＣ４のゲートには、制御回路１０４からのポンピング容量制御信号ＰＣＥが入力される。ポンピング容量ＰＯＣ０〜ＰＯＣ４のソース及びドレインは、各ワード線ＷＬ０〜ＷＬ４にそれぞれ接続されている。ポンピング容量ＰＯＣ０〜ＰＯＣ４は、ポンピング容量制御信号ＰＣＥに応じて、各ワード線ＷＬ０〜ＷＬ４をそれぞれ設定電圧にする。
【００４３】
センスアンプ１２１、１２２には、制御回路１０４からのセンスアンプ活性信号ＳＯＮが入力される。センスアンプ１２１はビット線ＢＴ０、ＢＢ０の差電位を増幅し、センスアンプ出力信号ＱＮ０をデータ出力バッファ１０５に出力する。センスアンプ１２２は、ビット線ＢＴ１、ＢＢ１の差電位を増幅し、センスアンプ出力信号ＱＮ１をデータ出力バッファ１０５に出力する。
【００４４】
プリチャージ回路１２３、１２４には制御回路１０４からのプリチャージ制御信号ＰＣが入力される。プリチャージ回路１２３は、ビット線ＢＴ０、ＢＢ０をプリチャージする。プリチャージ回路１２４は、ビット線ＢＴ１、ＢＢ１をプリチャージする。
【００４５】
ワードドライバの構成について、ワードドライバ１１１を代表して説明する。ワードドライバ１１１は、ＰＭＯＳトランジスタＭＰ０、ＮＭＯＳトランジスタＭＮ１、ＮＭＯＳトランジスタＭＮ０を備える。ＰＭＯＳトランジスタＭＰ０のゲートにはアドレスプリデコード信号ＷＬ０Ｂが入力され、ソースは電源に接続、ドレインはワード線ＷＬ０に接続されている。
【００４６】
ＮＭＯＳトランジスタＭＮ１のゲートには制御回路１０４からのスイッチ制御信号ＮＳＷが入力され、ソースがＧＮＤに接地、ドレインが内部ノードＮ１に接続されている。ＮＭＯＳトランジスタＭＮ０のゲートにはアドレスプリデコード信号ＷＬ０Ｂが入力され、ソースは内部ノードＮ１に接続、ドレインはワード線ＷＬ０に接続されている。
【００４７】
ＰＭＯＳトランジスタＭＰ０及びＮＭＯＳトランジスタＭＮ０はインバータ回路を構成する。ＮＭＯＳトランジスタＭＮ１は、ＮＭＯＳトランジスタＭＮ０とＧＮＤとの間に形成される。ＮＭＯＳトランジスタＭＮ１が、スイッチ制御信号ＮＳＷに応じて、各ワード線ＷＬ０〜ＷＬ４をＧＮＤ側からフローティングとするスイッチトランジスタとなる。
【００４８】
ポンピング容量ＰＯＣ０のソース及びドレインは、ワードドライバ１１１のＰＭＯＳトランジスタＭＰ０のドレインに接続されている。すなわち、ポンピング容量ＰＯＣ０は、ポンピング容量制御信号ＰＣＥに応じて、ワード線ＷＬ０を昇圧するポンピング回路の機能を果たす。
【００４９】
ここで、図３を参照して、メモリセルの構成についてメモリセル１３０を代表として説明する。図３は、メモリセル１３０の構成の一例を示す図である。図３に示すように、メモリセル１３０は一般的な６トランジスタのメモリセルである。
【００５０】
メモリセル１３０は、ＰＭＯＳロードトランジスタＭＰ１とＮＭＯＳドライバトランジスタＭＮ３とからなるインバータ回路と、ＰＭＯＳロードトランジスタＭＰ２とＮＭＯＳドライバトランジスタＭＮ２とからなるインバータ回路を有している。各インバータ回路の出力（内部ノードＮＴ、ＮＢ）は、それぞれ他方のインバータ回路の入力に接続されている。
【００５１】
メモリセル１３０は、さらにＮＭＯＳアクセストランジスタＭＮ５、ＮＭＯＳアクセストランジスタＭＮ４を有している。ＮＭＯＳアクセストランジスタＭＮ５のゲート入力がワード線ＷＬ０、ドレインがビット線ＢＴ０、ソースが内部ノードＮＴに接続されている。ＮＭＯＳアクセストランジスタＭＮ４のゲート入力がワード線ＷＬ０、ドレインがビット線ＢＢ０、ソースが内部ノードＮＢ接続されている。ＮＭＯＳアクセストランジスタＭＮ４、ＭＮ５は、ワードドライバからの駆動信号に応じてＯＮとなる。
【００５２】
ここで、図１〜４を参照して、実施の形態１に係る半導体記憶装置の動作を説明する。図４は、実施の形態１に係る半導体記憶装置の動作を説明するためのタイミングチャートである。
【００５３】
製造ばらつきにより、複数のメモリセルにリーク不良がある場合を想定する。この場合、リーク電流によるディスターブのワースト条件となるように、あらかじめ検査対象メモリセル以外のメモリセルには、検査対象メモリセルに対して逆データの書き込みを行う必要がある。
【００５４】
検査対象以外のメモリセルに逆データを書き込むことでリーク電流によるディスターブがワースト条件になる理由について、図３を参照して説明する。メモリセル１３０を検査対象とし"０"を読み出す場合、ビット線ＢＴ０がＬレベルに引かれる動作をし、対となるビット線ＢＢ０はＨレベル状態である。
【００５５】
このとき、ビット線ＢＴ０、ＢＢ０に接続される検査対象以外のメモリセル１３２、１３４、１３６、１３８には逆データが書き込まれているので、各メモリセルの内部ノードＮＢはＧＮＤレベルである。このため、これらのメモリセルの各アクセストランジスタＭＮ４のゲートに接続されるワード線ＷＬ１〜ＷＬ４の電位レベルがＧＮＤの場合でも、アクセストランジスタＭＮ４を介してリーク電流が発生する。
【００５６】
ビット線ＢＢ０に接続される検査対象以外のメモリセル１３２、１３４、１３６、１３８のリーク電流による影響を受け、本来Ｈレベル状態を維持するべきビット線ＢＢ０の電位レベルがリーク電流により下がる。これにより、ディスターブをワースト条件にできる。
【００５７】
以下の説明においては、メモリセル１３０、１３１に０データ、メモリセル１３２〜１３９に１データを書き込んだ状態で説明する。まず、図４のタイミングチャートを使って時間ｔ０からｔ７まで通常のリード動作を説明する。以下の説明において、電源レベルをＨレベル、ＧＮＤレベルをＬレベルとする。また、検査対象メモリセル１３０、１３１を注目メモリセルとし、検査対象以外のメモリセル１３２〜１３９を非注目メモリセルとする。また、注目メモリセルが接続されるワード線を注目ワード線、非注目メモリセルが接続されるワード線を非注目ワード線とする。
【００５８】
時間ｔ０は、初期状態を示し、ＢＩＳＴ回路１０１から出力されるテスト制御信号ＴＥＳＴはＬレベル、制御回路１０４から出力されるスイッチ制御信号ＮＳＷはＨレベル、制御回路１０４からのポンピング容量制御信号ＰＣＥはＬレベル、ワード線ＷＬ０〜ＷＬ４はＬレベル、制御回路１０４からのセンスアンプ活性信号ＳＯＮはＬレベル、制御回路１０４からのプリチャージ制御信号ＰＣはＬレベル、ビット線ＢＴ０、ＢＴ１、ＢＢ０、ＢＢ１はＨレベルとなっている。
【００５９】
時間ｔ３でプリチャージ制御信号ＰＣをＬレベルからＨレベルにすることにより、プリチャージ回路１２３、１２４により電源電圧にプリチャージされていたビット線ＢＴ０、ＢＴ１、ＢＢ０、ＢＢ１がフローティング状態となる。同時間ｔ３に注目ワード線ＷＬ０をＬレベルからＨレベルにし、注目メモリセル１３０、１３１の保持データが、ビット線ＢＴ０、ビット線ＢＢ０に出力される。注目メモリセル１３０、１３１には、"０"データが書き込まれている為、ビット線ＢＴ０がＬレベルに引かれ、対となるビット線ＢＢ０はＨレベル状態を維持する。
【００６０】
時間ｔ４になると、制御回路１０４から出力されるセンスアンプ活性信号ＳＯＮがＬレベルからＨレベルとなり、センスアンプ１２１、１２２が活性化され、ビット線ＢＴ０、ビット線ＢＢ０の差電位が所望のデータに増幅される。
【００６１】
時間ｔ５になると、ワード線ＷＬ０がＨレベルからＬレベルとなり、メモリセル１３０、１３１の読み出し動作が終了する。
【００６２】
時間ｔ６になると、プリチャージ信号ＰＣと、センスアンプ活性信号ＳＯＮがＨレベルからＬレベルとなり、ビット線ＢＴ０、ビット線ＢＢ０がＨプリチャージされる。時間ｔ７になると、初期状態に戻る。
【００６３】
続いて、ディスターブ・テスト時の動作の説明を行う。図４の時間ｔ７から時間ｔ１２がディスターブ・テスト時の動作である。
【００６４】
時間ｔ８になると、ＢＩＳＴ回路１０１からのテスト制御信号ＴＥＳＴがＬレベルからＨレベルとなり、ディスターブ・テストモードとなる。テスト制御信号ＴＥＳＴの変化を受け、制御回路１０４から出力されるＮＭＯＳトランジスタＭＮ１のスイッチ制御信号ＮＳＷがＨレベルからＬレベルとなる。これにより、ワードドライバ１１１〜１１５のＮＭＯＳトランジスタＭＮ１のゲートレベルがＨレベルからＬレベルとなり、ＮＭＯＳトランジスタＭＮ１がＯＦＦし、ワード線ＷＬ０〜ＷＬ４はフローティング状態となる。
【００６５】
時間ｔ９になると、制御回路１０４から出力されるポンピング容量ＰＯＣ０〜ＰＯＣ４を制御する制御信号ＰＣＥがＬレベルからＨレベルとなり、ワード線ＷＬ０〜ＷＬ４がＬレベルから設定電圧Ｖｐのレベルになる。ワード線ＷＬ０の容量値をＷＣ０、ポンピング容量ＰＯＣ０の容量値をＰＣ０とすると、ワード線ＷＬ０の設定電圧ＶｐＷ０は、
ＶｐＷ０＝電源電圧×ＰＣ０／ＷＣ０
となる。
【００６６】
本発明のメモリセルアレイ１０７において、ワード線ＷＬ０〜ＷＬ４、ポンピング容量ＰＯＣ０〜ＰＯＣ４はそれぞれ形状が同じであるため、ワード線容量値ＷＣ０〜ＷＣ４、ポンピング容量値ＰＣ０〜ＰＣ４はそれぞれ同じである。従って、ワード線ＷＬ０〜ＷＬ４の設定電圧Ｖｐは全て同じ値となる。
【００６７】
図３のような構成を有するメモリセル１３２〜１３９では、ワード線ＷＬ１〜ＷＬ４を設定電圧Ｖｐレベルにすることにより、アクセストランジスタＭＮ４のゲートレベルが設定電圧Ｖｐになる。メモリセルの内部ノードＮＢがＬレベルである為、ビット線ＢＢ０、ＢＢ１に対して、アクセストランジスタＭＮ４を介したリーク電流が増加する。
【００６８】
ポンピング容量ＰＯＣ０〜ＰＯＣ４により非注目ワード線が昇圧された後、時間ｔ１０になると、制御回路１０４から出力されたプリチャージ制御信号ＰＣがＬレベルからＨレベルになり、ビット線ＢＴ０、ＢＢ０がフローティング状態となる。同時間ｔ１０に注目メモリセル１３０、１３１のワード線ＷＬ０が設定電圧ＶｐレベルからＨレベルとなって活性化され、当該注目メモリセルの読み出し動作が行われる。
【００６９】
初期状態では、注目メモリセル１３０、１３１以外の非注目メモリセル１３２〜１３９には１データが書き込まれている。プリチャージレベルのビット線ＢＢ０、ＢＢ１にメモリセル１３２〜１３９のアクセストランジスタＭＮ４を介したリーク電流が発生すると、ビット線ＢＢ０、ＢＢ１の差電位はＶＤＤ−Ｖｄとなる。
【００７０】
時間ｔ１１で制御回路１０４から出力されるセンスアンプ活性信号ＳＯＮがＬレベルからＨレベルとなり、ビット線ＢＴ０、ＢＢ０とビット線ＢＴ１、ＢＢ１の差電位が増幅される。リーク不良があった場合、ディスターブセルである非注目メモリセルのリーク電流が増幅されることとなる。
【００７１】
図１０に示す例において、例えば、ディスターブセルのリーク電流によって、ビット線ＮＢＬ０の電位が点ｂから点ｃに降下する。このため、差電位レベルがセンスアンプ１２１、１２２の動作可能な最低保証電圧Ｖａを下回り、センスアンプ１２１、１２２が誤動作し、期待値と異なるデータがデータ出力バッファ１０５に出力される。これにより、正常なメモリセルを読み出して検査している場合でも、不良メモリセルを有するデバイスをリジェクトすることが可能となる。
【００７２】
このように、実施の形態１に係る半導体記憶装置には、ワード線ＷＬ０〜ＷＬ４を駆動するワードドライバ１１１〜１１５に、ワード線ＷＬ０〜ＷＬ４をフローティングにするスイッチトランジスタＭＮ１が設けられている。また、ワード線ＷＬ０〜ＷＬ４に、ワード線ＷＬ０〜ＷＬ４を設定電圧Ｖｐにするポンピング容量ＰＯＣ０〜ＰＯＣ４が設けられている。
【００７３】
これにより、選別検査時に、ＢＩＳＴ回路１０１から出力されるテスト制御信号ＴＥＳＴによって制御し、注目メモリセル１３０、１３１のワード線ＷＬ０以外に接続されるディスターブセルであるメモリセル１３２〜１３９のアクセストランジスタのワード線ＷＬ１〜ＷＬ４を設定電圧Ｖｐに浮かせる動作をし、メモリセル１３２〜１３９のサブスレッショルド・リーク電流を増幅させた状態で、注目メモリセル１３０、１３１の読み出し動作を行うことが可能である。
【００７４】
このため、サブスレッショルド・リーク電流による不安定なデバイスをリジェクトすることが可能となり、不良の市場流出を防止できるとともに、デバイスの信頼性（動作保証）の確保が出来るようになる。
【００７５】
なお、本実施の形態においては、全てのワード線ＷＬ０〜ＷＬ４をフローティングとして、ポンピング容量ＰＯＣ０〜ＰＯＣ４により昇圧する構成としたが、これに限定されない。検査対象である注目メモリセル以外の非注目メモリセルが接続される非注目ワード線をフローティングとして昇圧することにより、リーク電流を増加させて、より厳しい条件で注目メモリセルの検査を実行することが可能である。また、ワード線の設定電圧値Ｖｐは任意に上記の例に限定されるものではなく、任意に設定することができる。
【００７６】
実施の形態２．
本発明の実施の形態２に係る半導体記憶装置の構成について説明する。図５は、実施の形態２に係る半導体記憶装置のメモリアレイ部１０６の構成を示す図である。なお、メモリアレイ部１０６以外の構成については、実施の形態１と同様であるため説明を省略する。
【００７７】
通常、メモリセルアレイ１０７の端部には、半導体プロセスにおける製造歩留まりを向上させるために、図３に示すメモリセルと同一形状の回路素子がダミーメモリセル領域ＤＭに配置されている。
【００７８】
実施の形態２では、図５に示すように、ポンピング容量ＰＯＣ０〜ＰＯＣ４はダミーセル領域ＤＭ内に形成される。例えば、ダミーセル領域内に配置される図３に示すメモリセルと同一形状の回路素子において、ＮＭＯＳドライバトランジスタＭＮ３の接続を変更することにより、ポンピング容量ＰＯＣとすることができる。
【００７９】
ＮＭＯＳトランジスタＭＮ３のソース及びドレインをワード線に接続し、ゲートにポンピング容量制御信号ＰＣＥを供給することができる。これにより、実施の形態１と同様に、リーク不良のデバイスをリジェクトすることができるとともに、ポンピング容量を形成するための面積の増大を抑制することができる。
【００８０】
以上、本発明について実施の形態をもとに説明したが、上記の実施の形態は例示であり、本発明の主旨から逸脱しない限り、さまざまな変更、増減を加えてもよい。これらの変更、増減が加えられた変形例も本発明の範囲にある事は当業者に理解されるところである。
【符号の説明】
【００８１】
１０１  ＢＩＳＴ回路
１０２  アドレスバッファ
１０３  行プリデコーダ
１０４  制御回路
１０５  データ出力バッファ
１０６  メモリアレイ部
１０７  メモリセルアレイ
１１１、１１２、１１３、１１４、１１５  ワードドライバ
１２１、１２２  センスアンプ
１２３、１２４  プリチャージ回路
１３０、１３１、１３２、１３３、１３４、１３５、１３６、１３７、１３８、１３９  メモリセル
ＰＯＣ０、ＰＯＣ１、ＰＯＣ２、ＰＯＣ３、ＰＯＣ４、ＰＯＣ５  ポンピング容量
ＭＰ０  ＰＭＯＳトランジスタ
ＭＰ１、ＭＰ２  ＰＭＯＳロードトランジスタ
ＭＮ０、ＭＮ１  ＮＭＯＳトランジスタ
ＭＮ２、ＭＮ３  ＮＭＯＳドライバトランジスタ
ＭＮ４、ＭＮ５  ＮＭＯＳアクセストランジスタ
ＴＥＳＴ  テスト制御信号
ＣＬＫ  クロック信号
ＣＥＮ  メモリ制御信号
ＷＥＮ  リード・ライト制御信号
Ａｎ  アドレス信号
ＡｎＴ、ＡｎＢ  内部アドレス信号
ＩＣＬＫ  内部クロック信号
ＮＳＷ  スイッチ制御信号
ＰＣＥ  ポンピング容量制御信号
ＰＣ  プリチャージ制御信号
ＳＯＮ  センスアンプ活性信号
ＷＬ０Ｂ、ＷＬ１Ｂ、ＷＬ２Ｂ、ＷＬ３Ｂ、ＷＬ４Ｂ  アドレスプリデコード信号
ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４  ワード線
ＢＴ０、ＢＴ１、ＢＢ０、ＢＢ１  ビット線
ＱＮ０、ＱＮ１  センスアンプ出力信号
Ｑ０、Ｑ１  出力信号
ＮＴ、ＮＢ  内部ノード
Ｎ１  内部ノード
Ｖｐ  設定電圧
Ｖｄ  降下電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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