(57)【要約】【課題】低温で良好に薄膜形成でき且つホール注入効率の高いｐ型半導体層を有するｐｎ接合素子を提供する。【解決手段】  基板１の上に、ＺｎＯ層２が形成され、ＺｎＯ層２の上に、ｐ型半導体層３及び電極層６が形成され、ｐ型半導体層３の上に、ＮｉＯ層４、電極層５が順に積層形成されてｐｎ接合素子が形成されている。ｐ型半導体層３は、ＮｉＯとＭｇＯの混合材料をスパッタターゲットとして、スパッタリングすることによってＮｉ1-xＭｇxＯ系材料で形成されている。電流を低下させることなくダイオード特性を得るためには、Ｎｉ1-xＭｇxＯにおけるＸの値は０．３２≦ｘ≦０．５７の範囲にあることが好ましい。【選択図】図３
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【特許請求の範囲】
【請求項１】
ｎ型半導体材料に接して、前記Ｎ型半導体材料の価電子帯のトップからのオフセット量が１．６ｅＶ未満である価電子帯トップを有し、組成がＮｉ1-xＭｇxＯ（ただし０＜ｘ＜１）で表わされる材料からなる第１のｐ型半導体層が配され、
前記第１のｐ型半導体層の上に、前記第１のｐ型半導体層よりもホール濃度が高い第２のｐ型半導体層が配されてなるｐｎ接合素子。
【請求項２】
前記ｎ型半導体材料は、酸化亜鉛からなり、
前記第２のｐ型半導体層は、ＮｉＯからなるホール注入層である請求項１記載のｐｎ接合素子。
【請求項３】
前記第１のｐ型半導体層を構成するＮｉ1-xＭｇxＯにおいて、ｘは０．３２以上０．５７以下である請求項１または２記載のｐｎ接合素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ｐｎ接合素子に関し、特に酸化亜鉛（ＺｎＯ）系の半導体発光材料にホール注入するｐｎ接合素子に関する。
【背景技術】
【０００２】
ＺｎＯ結晶は、約３．３７ｅＶ程度のワイドなバンドギャップを有する直接遷移型半導体であり、ホールと電子が固体内で結合した励起子の束縛エネルギーが６０ｍｅＶと大きく、室温でも安定に存在するため、安価で環境負荷も小さく、青色領域から紫外領域までの発光デバイス用の材料として期待されている。また、このＺｎＯ結晶は、発光デバイス以外にも用途が広く、受光素子や圧電素子、トランジスタ、透明電極などへの応用も期待されている。
【０００３】
これらの用途に使用するには、量産性に優れた高品質のＺｎＯ結晶成長技術を確立することが重要であると共に、半導体の伝導性を制御するドーピング技術も重要である。
特に、ｎ型のＺｎＯ半導体層の上にｐ型のＺｎＯ系半導体層を積層したＺｎＯデバイスを開発する上で、ＺｎＯのｐ型化が大きな課題となっており、現在、多くの機関がＺｎＯのｐ型化に注力している。
【０００４】
例えば、ＺｎＯ系半導体にドーピングするｐ型ドーピング材料としてＶ族元素を用い、酸素原子をＶ族元素に置き換える方法が多くの機関で検討されており、Ｎ（窒素）, Ａｓ（砒素），Ｐ（リン），Ｓｂ（アンチモン）等が候補に挙げられている。この中でもＮは、イオン半径が酸素と同程度であり、ＺｎＯに対するｐ型ドーパントの候補として有力である(特許文献１)。
【０００５】
一方、発光デバイスとして大画面のディスプレイに適したものも要求されている。従って、ガラス基板のように大面積化しやすい基板の上に、ｎ型ＺｎＯ半導体膜及びｐ型ＺｎＯ半導体薄膜を積層形成した発光素子を形成する技術が求められる（特許文献２）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−２２３２１９号公報
【特許文献２】特開２００３−２７３４００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、上記のようにＺｎＯに窒素をドーピングしてｐ型化した半導体膜において、高い結晶性と表面平滑性を得るためには、例えば特許文献１に開示されているように、３００℃〜８００℃程度の高温度でアニール処理する必要があるが、ガラス基板は高温度には耐えないので、ｐ型ＺｎＯ系半導体薄膜を窒素ドーピング方法によってガラス基板上に形成することは難しい。
【０００８】
低温で製膜できるｐ型材料として、ＮｉＯ薄膜などが有用であることは知られている。
また、ＮｉＯ薄膜が低温で比較的容易にｐ型化できることを利用して、ＺｎＯとＮｉＯの混晶系材料を用いたものも提案されている。
しかし、ＮｉＯ薄膜は、ＺｎＯ（Ｎ型半導体）に対しては価電子帯のオフセットが１．６ｅＶ程度と大きいために、ＺｎＯ系材料を用いた電流注入型発光デバイスなどのホール注入効率が低下してしまう。一方、ＺｎＮｉＯなどの混晶系薄膜は、ＮｉＯに対するＺｎＯ成分が増加するのに伴ってホール濃度が急激に低下するので、ＺｎＯ系材料に対するホール注入効率が低下しやすい。
【０００９】
本発明は上記課題に鑑み、ｎ型半導体材料に接するＰ型半導体層を低温でも良好に形成でき、且つ良好なホ−ル注入効率が得られるｐｎ接合素子を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一形態に係るｐｎ接合素子は、Ｎ型半導体材料に接して、Ｎ型半導体発光材料の価電子帯のトップとのオフセットが１．６ｅＶ未満である価電子帯トップを有し、組成がＮｉ1-xＭｇxＯ（０＜ｘ＜１）で表わされる材料からなる第１のｐ型半導体層を配し、第１のｐ型半導体層の上（上記Ｎ型半導体発光材料に面する側と反対側）に、第１のｐ型半導体層よりもホール濃度が高い第２のｐ型半導体層を配することとした。
【発明の効果】
【００１１】
上記形態のｐｎ接合素子によれば、Ｎ型半導体材料に接する第１のｐ型半導体層は、Ｎ型半導体材料の価電子帯のトップとのオフセットが１．６ｅＶ未満である価電子帯トップを有するので、ホール注入効率が良好である。
また、第１のｐ型半導体層は、組成がＮｉ1-xＭｇxＯ（０＜ｘ＜１）で表わされる材料からなるので、低温でも薄層を良好に形成することができる。
【図面の簡単な説明】
【００１２】
【図１】ＺｎＯ及びＮｉ1-xＭｇxＯ（０≦ｘ≦１）について、ＸＰＳでの真空準位から見たときの価電子帯の電子状態を測定した結果を示す図である。
【図２】ＺｎＯ及びＮｉ1-xＭｇxＯ（０≦ｘ≦１）について、真空準位から見たときの価電子帯トップのエネルギー位置と伝導体ボトムのエネルギー位置を示す図である。
【図３】ＭｇＮｉＯ系材料を用いたｐｎヘテロ接合素子の一例を示す図である。
【図４】実施例にかかるｐｎ接合素子について、電圧−電流特性を測定した結果を示す図である。
【発明を実施するための形態】
【００１３】
本発明の一形態に係るｐｎ接合素子は、ｎ型半導体材料に接して、ｎ型半導体材料の価電子帯のトップからのオフセット量が１．６ｅＶ未満である価電子帯トップを有し、組成がＮｉ1-xＭｇxＯ（０＜ｘ＜１）で表わされる材料からなる第１のｐ型半導体層を配し、第１のｐ型半導体層の上、すなわち第１のｐ型半導体層における上記Ｎ型半導体発光材料に面する側と反対側に、第１のｐ型半導体層よりもホール濃度が高い第２のｐ型半導体層を配した。
【００１４】
このｐｎ接合素子によれば、ｎ型半導体材料に接する第１のｐ型半導体層は、ｎ型半導体材料の価電子帯のトップとのオフセットが１．６ｅＶ未満である価電子帯トップを有するので、ホール注入効率が良好である。また、第１のｐ型半導体層は、組成がＮｉ1-xＭｇxＯ（０＜ｘ＜１）で表わされる材料からなるので、低温でも良好に薄層形成することができる。
【００１５】
ｎ型半導体材料は、酸化亜鉛（ＺｎＯ）からなり、第２のｐ型半導体層は、ＮｉＯからなることが好ましい。
上記第１のｐ型半導体層を構成するＮｉ1-xＭｇxＯにおいて、ｘは０．３２以上０．５７以下であることが好ましい。
以下、本発明を実施する形態について、図面を参照しながら説明するが、本発明は、以下の実施形態に限定されるものではない。
【００１６】
＜実施の形態＞
（ｐ型半導体材料）
まず、本発明にかかるＮｉ、Ｍｇ，Ｏからなるｐ型半導体材料について説明する。
本発明者は、詳細な検討の結果、Ｎｉ1-xＭｇxＯで表わされるｐ型半導体材料は、低温での成膜性に優れるので、５００℃以下の比較的低い温度でも、基板上あるいはｎ型半導体層の上に低抵抗の薄膜を形成することができること、従って、このｐ型半導体材料は、ガラス基板のような耐熱性の低い基板の上にｐ型半導体層を形成できることを見出した。
【００１７】
また、上記ｐ型半導体材料を、ＺｎＯ層の上に積層することによって、ｐ型半導体材料層とｎ型のＺｎＯ層とをヘテロ接合した素子を形成することができ、青色領域から紫外領域までの発光素子を形成できることも見出した。
ここで、上記ｐ型半導体材料を薄膜の形態で形成するには、ＮｉＯとＭｇＯの混合材料をスパッタターゲットとして、基板上あるいはＺｎＯ層などの上にスパッタリングすればよい。
【００１８】
なお、この薄膜形成は、還元雰囲気で行うとｎ型になりやすいので、酸化性雰囲気下で行うことがｐ型半導体膜を形成することが好ましい。
上記組成の材料がｐ型半導体の性質を持つのは、Ｎｉのように３ｄ電子を最外殻に持ち４ｓ軌道よりも３ｄ軌道のエネルギーレベルが高い元素は、ＭｇＯと混合されることによって、その４ｓ軌道にホールを形成しやすいためと考えられる。
【００１９】
上記ｐ型半導体材料は、組成がＮｉ1-xＭｇxＯ（０＜ｘ＜１）で表わされる組成であることが好ましい。ここで、Ｎｉ1-xＭｇxＯは、ＮｉＯとＭｇＯが混ざり合った酸化物であって、ｘは、ＮｉとＭｇの合計モル数に対するＭｇのモル数の比率である。
また、上記ｐ型半導体材料は、非結晶状態でもかまわないが、結晶性化合物であることが優れた特性を得る上で好ましい。
【００２０】
ｐ型半導体材料が結晶性化合物の場合、ＺｎＯ結晶におけるＺｎが部分的にＭｇに置き換わった混晶、あるいは、ＭｇＯ結晶におけるＭｇが部分的にＺｎに置き換わった混晶でもよいし、ＺｎＯ結晶とＭｇＯ結晶とが混ざり合った結晶混合体であってもよい。
Ｎｉ1-xＭｇxＯ系材料は、５００℃以下の低温で薄膜形成が可能なｐ型半導体であって、ＺｎＯ層の上で優れたヘテロ接合を形成することができる。
【００２１】
図１は、ＸＰＳ測定によって得られたＺｎＯ、ＮｉＯ、Ｎｉ1-xＭｇxＯ、ＭｇＯ薄膜材料の価電子帯付近の状態を示す図であって、詳しくは実施例のところで説明する。
各スペクトルとも、横軸のエネルギーは、別途Ａｕを１０ｎｍ程薄く蒸着した薄膜で測定できるＡｕ４ｆの束縛エネルギーで較正されている。
９ｅＶ以下の領域に観測されるスペクトルの立ち上がり位置から、価電子帯トップのエネルギー位置の相対関係が求まる。従来から得られている純粋な材料であるＺｎＯ、及びＮｉＯ、ＭｇＯの物性値と、ここで得られたＮｉ1-xＭｇxＯ薄膜の光学バンドギャップの測定値を基に得られたバンドダイアグラムが図２である。
【００２２】
図２から明らかなように、Ｍｇの比率を表わすｘの値が大きいほど、ＺｎＯの価電子帯トップからのオフセット量が小さくなる。そして、このオフセット量が小さいほど、ＺｎＯ層とｐｎ接合素子を形成したときにホール注入効率や逆バイアスの耐圧が上昇するので、ｘの値は大きい方が好ましく、１．６ｅＶ以下に抑えるには、０．３２≦ｘであることが好ましい。一方、Ｎｉ1-xＭｇxＯの電気伝導タイプをｐ型とし、電気抵抗を低く抑える上では、Ｎｉ1-xＭｇxＯにおけるＸの値は０．５７以下であることが好ましい。
【００２３】
すなわち、光センサーなどへの応用を考慮した逆バイアスに対する耐圧性能を優先してかつ少電流デバイス用途としては、Ｎｉ1-xＭｇxＯにおけるＸが０．５７以上の薄膜材料が好適であるが、ＬＥＤ照明などのように少々の逆バイアス特性を犠牲にしてもホールの注入効率を優先する場合は、Ｎｉ1-xＭｇxＯにおけるＸの値が０．５７以下である薄膜材料が好適である。
【００２４】
またＮｉ1-xＭｇxＯをディスプレイなどへ応用する場合、ホール注入効率と逆バイアスに対する耐圧性能の両者を良好に保つ必要があるため、両者のトレードオフ関係を考慮して、デバイスの仕様に合わせて最適なＸの値を選択すればよい。
（ｐｎ接合素子の構成）
図３は、実施の形態にかかるｐｎ接合素子の一例を示す図である。
【００２５】
当図に示すように、このｐｎ接合素子は、基板１の上に、ＺｎＯ層２が形成され、ＺｎＯ層２の上に、ｐ型半導体層３及び電極層６が形成され、ｐ型半導体層３の上（ｐ型半導体層３におけるＺｎＯ層２に面する側と反対側）に、ＮｉＯ層４、電極層５が順に積層形成されて構成されている。そして、ｐ型半導体層３がＮｉ1-xＭｇxＯ系材料で形成されている。
【００２６】
このｐｎヘテロ接合素子は、ＺｎＯ層２とＮｉＯ層４との間に、中間層としてＮｉ1-xＭｇxＯからなるｐ型半導体層３が介在した形態となっている。
このようにＮｉ1-xＭｇxＯからなる中間層が介在することによる効果を説明する。
ＮｉＯ層４は充分なホール濃度を持つが、図２示すようにＺｎＯ層２の価電子帯に対するバンドオフセットが大きいので、ＮｉＯ層をＺｎＯ層に直接接合するとホール注入効果が得られない。
【００２７】
これに対して、Ｎｉ1-xＭｇxＯは、ＺｎＯの価電子帯トップのエネルギーレベルとＮｉＯの価電子帯トップのエネルギーレベルとの中間的な価電子帯トップのエネルギーレベルを持っているので、上記のようにＺｎＯ層２とＮｉＯ層４との間にｐ型半導体層３が介在することによって、ホール注入量を増加させることができ、効率的なホール注入構造を実現できる。
【００２８】
すなわち、上記ｐｎ接合素子においては、ＺｎＯ層２とＮｉＯ層４との間のキャリア（ホール）に対する高いポテンシャル障壁を、複数に分離して、階段状にすることによって、キャリアのコンダクタンスを向上させることができる。
上記ｐｎ接合素子では、ＺｎＯ層２とＮｉＯ層４との間に中間層であるｐ型半導体層３が一層だけ存在するが、この場合、両者のポテンシャル障壁を等分できるような価電子帯エネルギー位置を持つ材料を挿入することが望ましい。
【００２９】
上記ｐｎ接合素子は、青色領域から紫外領域までの波長の光を出す発光素子として用いることができる。
また、ｐ型半導体層３は５００℃以下の低温でも形成することができるので、基板１にガラス基板を用いることができる。従って、上記ｐｎ接合素子は、大画面のディスプレイを形成するのに適している。
【実施例】
【００３０】
実施例として、ＺｎＯとＮｉＯの混合材料をスパッタターゲットとして作製し、基板上にスパッタリングすることにより、Ｎｉ1-xＭｇxＯ薄膜を作製した。
原料として用いたＮｉＯ、ＭｇＯは、純度９９．９９％程度のものである。ＮｉＯとＭｇＯを混合するときに、ＮｉＯとＭｇＯの合計モル数に対するＭｇＯのモル比率は、０．２５，０．５，０．７５の各々の値とした。  
【００３１】
基板温度２００℃、導入ガスはＡｒ：Ｏ2の流量比１：１、圧力１Ｐａ、投入パワー  ６００Ｗとした。薄膜の膜厚は約２００ｎｍとした。
比較例として、ＮｉＯ単独と、ＭｇＯ単独についても、同様に薄膜形成した。
実施例及び比較例にかかる各薄膜について、以下のように、ＸＰＳ測定、熱起電力法によるｐ型ｎ型の判定、光透過率測定によるバンドギャップ測定を行った。
【００３２】
ＸＰＳによる分析：
ＸＰＳによる測定結果であるＸＰＳスペクトルを解析した結果、Ｎｉ＋Ｍｇのモル数に対するＭｇのモル数の比率は、３２％、５７％、７８％であった。この薄膜組成は、スパッタターゲットの組成をほぼ反映していた。
また、各薄膜について、真空準位から見たときの価電子帯の電子状態を測定した。
【００３３】
その結果が図１である。この結果から、ＮｉＯに対するＭｇＯの添加量が大きいほど、真空準位からの価電子帯トップの位置は深くなり、ＭｇＯに近づいていることがわかる。
熱起電力法によるｐ型ｎ型の判定：
各薄膜について、熱起電力法によりｐ型ｎ型の測定をした。
その結果、実施例にかかる薄膜はいずれもｐ型を示した。また、比較例のＮｉＯ薄膜もｐ型を示したが、ＭｇＯ薄膜に関しては判定することができなかった。
【００３４】
バンドギャップ測定：
上記のＮｉ1-xＭｇｘＯ（Ｘ＝０．３２，０．５７，０．７８）薄膜、及びＮｉＯ薄膜について、分光光度計で透過率スペクトルを測定し、各薄膜のバンドギャップ（Ｅｇ）を求めた。その値を表１に示す。なお、ＭｇＯについては文献値を記載している。
【００３５】
【表１】
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また、図１と表１の結果から、各薄膜について、価電子帯トップと伝導体ボトムの位置を求めた。その結果を図２に示す。なお、図２の中でＺｎＯに関しては、文献値に基づいて記載している。
【００３６】
図２に示す結果から、Ｎｉ1-xＭｇxＯにおける価電子帯トップの位置は、ｘが大きくなるに従って徐々に、ＺｎＯの価電子帯トップの位置に近づいている。すなわちＺｎＯの価電子帯トップからのオフセット量が小さくなっていることがわかる。
素子の電圧−電流特性：
Ｎｉ1-xＭｇxＯ系材料（ｘ＝０．３２、０．５７、０．７８をｐ型半導体層３に用いて、図３に示す構造のｐｎ接合素子を作製した。実施例１は、ｘ＝０．３２、実施例２はＸ＝０．５７、実施例３はｘ＝０．７８である。比較例としてｘ＝１（ＮｉＯ）についても作製した。
【００３７】
作製した各素子について、電圧−電流特性を測定した。
図４はその結果を示す特性図であって、印加電圧と電流との関係を示している。
図４において、比較例では、グラフが電圧０に対して左右が対称的な形状であり、ダイオードとしての整流特性が得られていないことがわかる。
一方、実施例１〜３では、電圧が負では電流が少なく正のときに電流が大きくなっており、ダイオード特性が得られている。
【００３８】
この結果は、ＺｎＯ層とＮｉＯ層との間にＮｉ1-xＭｇxＯ層（実施例１〜３）を介在させることによって、ダイオード特性が得られることを示している。
また図４において、実施例３においては、実施例１，２と比べても電流値は低く、比較例と比べても電流値が低くなっている。このことから、電流値を得る上で、ｘの値を０．５７以下にすることが好ましいことがわかる。
【００３９】
以上より、電流を低下させることなくダイオード特性を得るためには、Ｎｉ1-xＭｇxＯにおけるＸの値は０．３２≦ｘ≦０．５７の範囲にあることが好ましいと言える。
ただし、ホール注入効率とダイオード特性とがトレードオフの関係にあることを考慮して、デバイスの仕様に合わせて最適なＸの値を選択すればよい。
例えば、ダイオード特性を重要視する場合は、０．５７≦ｘ≦０．７８の範囲に設定しても良い。
【００４０】
（変形例）
上記実施の形態では、基板１の上に、ＺｎＯ層２が形成され、ＺｎＯ層２の上に、ｐ型半導体層３、ＮｉＯ層４が順に積層形成されてｐｎ接合素子が構成されていたが、粒子状のＺｎＯ材料の表面上に、ｐ型半導体層３、ＮｉＯ層４が順に積層形成された材料を、基板上に成形して、ｐｎ接合素子を構成することもでき、発光素子として用いることもできる。
【産業上の利用可能性】
【００４１】
本発明にかかるｐｎ接合素子は、青色領域から紫外領域までの発光デバイスとして、ディスプレイ，照明などの幅広い分野に用いることができる。
【符号の説明】
【００４２】
１    基板
２    ＺｎＯ層
３    ｐ型半導体層
４    ＮｉＯ層
５    電極層
６    電極層
【図１】
2013115114.tif 000004
【図２】
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【図３】
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【図４】
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