(57)【要約】【課題】低コスト化を図ることができる半導体装置の製造方法を提供する。【解決手段】実施形態に係る半導体装置の製造方法は、半導体基板上にボロンを含む膜を形成する工程と、前記ボロンを含む膜上に酸化シリコンを含む膜を形成する工程と、前記酸化シリコンを含む膜をパターニングする工程と、前記パターニングされた前記酸化シリコンを含む膜をマスクとして、前記ボロンを含む膜を、塩素を含むガスを用いてエッチングする工程と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上にボロンを含む膜を形成する工程と、
前記ボロンを含む膜上に酸化シリコンを含む膜を形成する工程と、
前記酸化シリコンを含む膜をパターニングする工程と、
前記パターニングされた前記酸化シリコンを含む膜をマスクとして、前記ボロンを含む膜を、塩素を含むガスを用いてエッチングする工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記ボロンを含む膜を形成する工程において、前記ボロンを含む膜を、ボロンを９０原子％以上含む膜とすることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記ボロンを含む膜を形成する工程において、前記ボロンを含む膜の厚さを、３００ｎｍ以上とすることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記エッチングする工程において、前記塩素を含むガスを、塩素の単一ガスとすることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
前記半導体基板上に、シリコンを含む導電膜と酸化シリコンを含む絶縁膜とを交互に積層した積層膜を形成する工程と、
前記エッチングされた前記ボロンを含む膜をマスクとして、前記積層膜をエッチングする工程と、
をさらに備え、
前記ボロンを含む膜は、前記積層膜上に形成することを特徴とする請求項１〜４のいずれか１つに記載の半導体装置の製造方法。
【請求項６】
前記積層膜を形成する工程において、前記シリコンを含む導電膜を、ボロンが添加されたポリシリコン膜とし、
前記酸化シリコンを含む絶縁膜を、ＴＥＯＳを用いて形成された膜とすることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記シリコンを含む導電膜と前記酸化シリコンを含む絶縁膜とを交互に５層以上積層することを特徴とする請求項５または６に記載の半導体装置の製造方法。
【請求項８】
前記積層膜をエッチングする工程において、四フッ化メタンを含むガスを用いることを特徴とする請求項５〜７のいずれか１つに記載の半導体装置の製造方法。
【請求項９】
前記積層膜をエッチングする工程において、前記四フッ化メタンを含むガスには、臭化水素が含まれることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記積層膜をエッチングする工程において、イオンのエネルギーを１０００ｅＶ以下としてエッチングすることを特徴とする請求項５〜９のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
高集積化した半導体デバイスの製造工程を短縮するために、絶縁性材料からなる膜と導電性材料からなる膜とが交互に複数層積層された積層膜を一括で加工することが求められている。
この加工の際に、従来から用いられている酸化シリコン（ＳｉＯ２）を材料とするマスクを用いると、積層膜のうち導電性材料からなる膜に対してはエッチングの選択比を確保することができる。しかし、絶縁性材料からなる膜に対してはエッチングの選択比を確保することが困難である。
【０００３】
これに対する一つの対策として、酸化シリコンを材料とするマスクの膜厚を厚くすることがあげられる。しかし、マスクの膜厚を厚くすると、マスクの加工が困難になるとともに、加工時間が長くなる。
【０００４】
また、金属を材料とするマスクを用いると、エッチング時の反応生成物により、エッチングが阻害されることがある。また、金属汚染が発生することもある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２１２２８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の実施形態は、低コスト化を図ることができる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００７】
実施形態に係る半導体装置の製造方法は、半導体基板上にボロンを含む膜を形成する工程と、前記ボロンを含む膜上に酸化シリコンを含む膜を形成する工程と、前記酸化シリコンを含む膜をパターニングする工程と、前記パターニングされた前記酸化シリコンを含む膜をマスクとして、前記ボロンを含む膜を、塩素を含むガスを用いてエッチングする工程と、を備える。
【図面の簡単な説明】
【０００８】
【図１】実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図２】実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図３】実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図４】実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図５】横軸にボロン膜中のボロン濃度をとり、縦軸にエッチング速度をとって、実施形態におけるボロン膜中に含まれるボロン濃度とエッチング速度の関係を例示するグラフ図であり、（ａ）はエッチングガスにＣ４Ｆ８ガスを用いた場合を示し、（ｂ）はエッチングガスにＣＦ４ガスを用いた場合を示し、（ｃ）はエッチングガスにＣＨＦ３ガスを用いた場合を示す。
【図６】横軸に反応性イオンエッチングのときのイオンエネルギーをとり、左の縦軸にエッチング速度をとり、右の縦軸にエッチング選択比をとって、実施形態におけるイオンエネルギーとエッチング速度及びエッチング選択比の関係を例示するグラフ図である。
【図７】実施形態の比較例に係る半導体装置の製造方法を例示する工程断面図である。
【発明を実施するための形態】
【０００９】
（実施形態）
以下、図面を参照しつつ、実施形態について説明する。
図１〜図４は、実施形態に係る半導体装置の製造方法を例示する工程断面図である。
図５は、横軸にボロン膜中のボロン濃度をとり、縦軸にエッチング速度をとって、実施形態におけるボロン膜中に含まれるボロン濃度とエッチング速度の関係を例示するグラフ図であり、（ａ）はエッチングガスにＣ４Ｆ８ガスを用いた場合を示し、（ｂ）はエッチングガスにＣＦ４ガスを用いた場合を示し、（ｃ）はエッチングガスにＣＨＦ３ガスを用いた場合を示す。
図６は、横軸に反応性イオンエッチングのときのイオンエネルギーをとり、左の縦軸にエッチング速度をとり、右の縦軸にエッチング選択比をとって、実施形態におけるイオンエネルギーとエッチング速度及びエッチング選択比の関係を例示するグラフ図である。
【００１０】
図１に示すように、先ず、半導体基板８、例えば、シリコン基板上に、絶縁膜７を形成する。その後、絶縁膜７上に導電膜６を形成する。さらに、導電膜６上に絶縁膜７を形成し、絶縁膜７上に導電膜６を形成する。以下同様に、絶縁膜７及び導電膜６を交互に形成する。このようにして、絶縁膜７と導電膜６とが交互に多層積層された積層膜９を形成する。
導電膜６は、例えば、ボロンが添加されたポリシリコン膜である。ボロンが添加されたポリシリコンは、例えば、プラズマＣＶＤ（chemical vapor deposition：化学気相成長）法により、５０ｎｍの厚さに形成する。
絶縁膜７は、例えば、酸化シリコン膜である。酸化シリコン膜は、例えば、ＴＥＯＳ（tetra ethyl ortho silicate：オルトケイ酸テトラエチル）を用いたプラズマＣＶＤ法により、３５ｎｍの厚さに形成する。
積層膜９は、導電膜６と絶縁膜７を、交互に５層以上、例えば２４層積層して形成する。
【００１１】
次に、積層膜９上にボロン膜５を形成する。ボロン膜５は、ＬＰＣＶＤ（low pressure chemical vapor deposition：低圧化学気相成長）法により３００ｎｍ以上、例えば、７００ｎｍの厚さで形成する。ボロン膜５には、ボロンを９０原子％以上の濃度で含有させる。
そして、ボロン膜５上に、酸化シリコン膜４を形成する。酸化シリコン膜４は、ＴＥＯＳを用いたプラズマＣＶＤ法により、３００ｎｍ以上、例えば、５００ｎｍの厚さで形成する。
【００１２】
その後、酸化シリコン膜４上に、下層レジスト膜３を形成する。下層レジスト膜３は、酸化シリコン膜４上にレジスト材料をスピン塗布法により塗布して形成する。下層レジスト膜３は、３００ｎｍの厚さで形成する。
下層レジスト膜３上に、ＳＯＧ（Spin on Glass:スピン・オン・グラス）膜２を形成する。ＳＯＧ膜２は、下層レジスト膜３上に溶剤に溶かした酸化シリコンをスピン塗布法により塗布し、熱処理して形成する。ＳＯＧ膜２は、１１０ｎｍの厚さに形成する。
ＳＯＧ膜２上に上層レジスト膜１を形成する。上層レジスト膜１は、レジスト材料をＳＯＧ膜２上にスピン塗布法により塗布して形成する。
上層レジスト膜１、ＳＯＧ膜２及び下層レジスト膜３により、ＳＭＡＰ（Stacked Mask Process）膜１０が構成される。
【００１３】
次に、リソグラフィー法により、上層レジスト膜１に複数のホール１２を形成することにより、上層レジスト膜１にホールパターンを形成する。ホール１２の直径は、例えば７０ｎｍとする。
そして、ホールパターンが形成された上層レジスト膜１をマスクとして、ＳＯＧ膜２をエッチングする。これにより、ＳＯＧ膜２にホール１２が形成されたホールパターンが転写される。
次に、ホールパターンが形成されたＳＯＧ膜２をマスクとして、下層レジスト膜３をエッチングする。これにより、下層レジスト膜３にホール１２が形成されたホールパターンが転写される。
【００１４】
さらに、ホールパターンが形成された下層レジスト膜３をマスクとして、酸化シリコン膜４をエッチングする。これにより、酸化シリコン膜４にホール１２が形成されたホールパターンが転写される。
そして、アッシングを行い、下層レジスト膜３を剥離する。
これにより、図２に示すように、ホール１２を含むホールパターンが形成された酸化シリコン膜４のマスクが得られる。
【００１５】
次に、酸化シリコン膜４をマスクとして、ボロン膜５をエッチングする。
ボロン膜５をエッチングするときのエッチング条件について説明する。
エッチングは、ＲＩＥ（reactive ion etching：反応性イオンエッチング）法により行う。エッチングガスとして塩素（Ｃｌ２）ガスを含むガスを用いる。塩素の単一ガスをエッチングガスとして用いてもよい。
【００１６】
エッチングは、チャンバー内に印加する電磁波の周波数が１００ＭＨｚと１３．５６ＭＨｚの２周波重畳のＲＩＥ装置を用いて実施する。装置内の圧力を、例えば、３０ミリトール（ｍＴ）とし、被エッチング物と装置との間に印加する１００ＭＨｚの高周波のパワーを１３００Ｗとする。印加する１３．５６ＭＨｚの高周波のパワーを１０００Ｗ以上、好ましくは３０００Ｗとする。
【００１７】
このようにして、図３に示すように、ボロン膜５にホール１２を含むホールパターンを形成する。形成されたホール１２の直径は、７０ｎｍである。ホール１２の直径に比べて、ホール１２が形成されたボロン膜５の厚さが厚い。よって、ホール１２の形状は、高アスペクトの形状となっている。
なお、ボロン膜５のエッチング終了時に、マスクとして使用していた酸化シリコン膜４が、ボロン膜５上に残留していても、剥離を行う必要はない。残留した酸化シリコン膜４は、積層膜９をエッチングするときもマスクとして使用できる。
【００１８】
次に、ボロン膜５をマスクとして、積層膜９をエッチングする。
積層膜９をエッチングするときのエッチング条件について説明する。
エッチングはＲＩＥ法で行う。エッチングガスとして四フッ化メタン（ＣＦ４）ガスを用いる。なお、エッチングガスとして、四フッ化メタンガスの単一ガスを用いたが、四フッ化メタンガスに臭化水素（ＨＢｒ）を添加してもよい。臭化水素の添加量は、四フッ化メタンガスに対して流量比で１／１０以下が望ましい。
エッチングは、電磁波の周波数が１００ＭＨｚと１３．５６ＭＨｚの２周波重畳のＲＩＥ装置を用いる。装置内の圧力を３０ミリトール（ｍＴ）、被エッチング物と装置との間に印加する１００ＭＨｚの高周波のパワーを１０００Ｗとする。印加する１３．５６ＭＨｚの高周波のパワーを２００Ｗとする。
【００１９】
このようにして、図４に示すように、積層膜９にホール１２を含むホールパターンを形成する。ホール１２の直径に比べて、ホール１２が形成された積層膜９の厚さが厚い。よって、ホールの形状は、高アスペクトの形状となっている。
積層膜９にホール１２を形成した後、ボロン膜５を除去する。ボロン膜５は、例えば、ウェットエッチング又はＣＭＰ（chemical mechanical polishing：化学的機械研磨）法により除去することができる。
【００２０】
次に、積層膜９のホールの側面上に、酸化シリコン膜を形成する。その後、酸化シリコン膜上に、窒化シリコン膜を形成する。その後、窒化シリコン膜上に酸化シリコン膜を形成する。これにより、積層膜９の側面上にいわゆるＯＮＯ（oxide-nitride-oxide）膜（図示せず）を形成する。さらに、ＯＮＯ膜上にシリコン膜を形成する。このようにして、シリコン膜からなるピラーと導電膜６との交点にメモリセルを形成する。
【００２１】
次に、本実施形態の効果について説明する。
本実施形態に係る半導体装置１の製造方法によれば、酸化シリコン膜４をマスクとしてボロン膜５をエッチングする際に、エッチングガスとして塩素ガスを含むガスを用いるので、エッチング時に堆積物の発生を抑制することができる。エッチングガスに含まれる塩素の割合は高いほど望ましく、塩素の単一ガスだと、なお望ましい。エッチングガスに塩素を含むことにより、ホール１２の内部が堆積物で埋まりにくく、エッチングが途中で停止することがなくなる。また、ホール１２の下部の側面に堆積物が付着しにくく、ホール１２がテーパ形状になりにくくなる。よって、ボロン膜５に高アスペクトのホールパターンを歩留まりよく形成することができる。
【００２２】
また、ボロン膜５をエッチングする際に、酸化シリコン膜４をマスクとして用いている。酸化シリコン膜４も、ボロン膜５と同様に、積層膜９をエッチングする際にマスクとして用いることができるため、積層膜９をエッチングする際に、酸化シリコン膜４がボロン膜５上に残留していても、わざわざ酸化シリコン膜４を剥離する必要がない。よって、製造工程を短縮することができる。これにより、生産コストを低下させることができる。
【００２３】
さらに、積層膜９をエッチングする際に、エッチングガスとして四フッ化メタンガスを用いている。これにより、積層膜９を構成する導電膜６と絶縁膜７の両方の膜を一括してエッチングすることができる。また、積層膜９をエッチングする際に、エッチングマスクとして、ボロン膜５を用いている。これにより、積層膜９を構成する導電膜６と絶縁膜７の両方の膜に選択比を持って一括してエッチングすることができる。したがって、酸化膜をマスクとして用いる場合と比べ、マスクの膜厚を薄くすることができ、製造工程を短縮することができる。
【００２４】
図５に示すように、積層膜９をエッチングする際に、エッチングガスとして、パーフルオロシクロブタン（Ｃ４Ｆ８）、四フッ化メタンガス及びトリフルオロメタン（ＣＨＦ３）のいずれを用いても、ボロン膜５に含まれるボロン濃度が高いほど、ボロン膜５のエッチング速度は低くなる。これは、ボロン膜５に含まれるボロン濃度が高いほど、エッチングマスクの材料として優れていることを示している。従って、ボロン膜５中のボロン濃度は高いほど好ましく、特に９０原子％以上の場合に、マスクの材料として好ましいエッチング速度となる。なお、図中の菱形、四角及び三角は、エッチングガス中に含まれる酸素の流量を示している。
【００２５】
図６に示すように、反応性イオンエッチングにおける高周波のパワーをイオンエネルギーとして表した場合に、シリコン膜１２のエッチング速度は、２００〜１８００ｅＶの範囲内においてはあまり変化しない。
酸化シリコン膜４のエッチング速度は、イオンエネルギーの増加と共に増加するが、２００〜５００ｅＶの範囲における傾きは、６００ｅＶ〜１８００ｅＶの範囲における傾きより大きい。ボロン膜５のエッチング速度もイオンエネルギーの増加と共に増加する。これにより、ボロン膜５に対するシリコン膜１２のエッチングの選択比１３は、イオンエネルギーの増加と共に減少する。
【００２６】
一方、ボロン膜５に対する酸化シリコン膜４のエッチングの選択比１４は、イオンエネルギーが２００ｅＶ〜６００ｅＶの範囲の傾きは正であるが、６００ｅＶ〜１８００ｅＶの範囲の傾きは負である。これは、酸化シリコン膜４のエッチング速度が、６００ｅＶ付近で変化するためである。しかしながら、２００ｅＶ〜１８００ｅＶの範囲において、選択比１４は４以上を示している。
したがって、ボロン膜５に対する積層膜９のエッチング選択比を高くするためには、ボロン膜５に対するシリコン膜１２のエッチング選択比１３を高くすればよい。したがって、イオンエネルギーは１０００ｅＶ以下が望ましい。さらに５００ｅＶ以下であると、シリコン膜１２及び酸化シリコン膜４のいずれに対しても選択比２を確保することができる。さらにまた、２００ｅＶであると選択比４を確保することができる。
【００２７】
積層膜９のエッチングの際に、イオンエネルギーが１０００ｅＶ以下、特に５００ｅＶ以下の場合、スパッタによりボロン膜５が削られる量が小さくなるため、ボロン膜５の上面とホール１２の側面との接合部のいわゆる肩の部分のエッチング量を小さくすることができる。よって、ホール１２の形状を精度良く形成することができる。
【００２８】
エッチングガスとして、四フッ化メタンガスに臭化水素を添加することにより、デポが増加する。これにより、ホール１２の径の拡大やボーイングを抑えることが可能となる。四フッ化メタンガスの流量に対して臭化水素の流量を１／１０以下とするのが好ましい。１／１０以上の流量で添加するとデポが増加し、ホール１２が埋まってエッチングができなくなってしまう。
【００２９】
なお、本実施形態において、ホール１２を含むホールパターンの形状をしたエッチングマスクを用いたが、ホール１２の代わりに溝を含むパターンの形状をしたエッチングマスクを用いてもよい。
【００３０】
また、本実施形態においては、積層膜９を構成する導電膜６及び絶縁膜７として、ポリシリコン膜とシリコン酸化膜を用いた。しかし、これに限らない。例えば、導電膜６として金属膜、シリサイド膜金属酸化膜を用い、絶縁膜として、窒化シリコン膜、金属酸化物を用いてもよい。
さらに、導電膜６及び絶縁膜７を積層膜を構成する層毎によって異なる材料を用いてもよい。
【００３１】
（比較例）
次に、実施形態の比較例について説明する。
図７は、実施形態の比較例に係る半導体装置の製造方法を例示する工程断面図である。
本比較例においては、ボロン膜５の代わりに、カーボン膜１１を用いる。
図７に示すように、カーボン膜１１は、積層膜９上にＣＶＤ法で形成する。その後、前述の実施形態と同様に、パターニングされた酸化シリコン膜４をマスクとして、カーボン膜１１をエッチングする。その後、パターニングされたカーボン膜１１をマスクとして、積層膜９をエッチングする。
【００３２】
比較例に係る半導体装置の製造方法によれば、カーボン膜１１でも導電膜６及び絶縁膜７に対して、選択比を確保することができる。しかし、カーボン膜１１をマスクとして用いると、積層膜９のエッチング時にカーボン膜１１もエッチングされてプラズマ中にカーボンが供給される。このためカーボンを含むラジカルが生成されデポ物１５がウエハ上にも堆積する。カーボンを含むラジカルは付着確率が高いためホール１２の間口に堆積しホール１２が閉塞してしまう。よって、半導体装置の製造において歩留まりが悪化する。
これを防ぐために、エッチングガスに酸素を混入し、カーボンの微粒子を酸化して除去することが考えられるが、これは、カーボン膜のエッチング速度を増加させて、エッチングの選択比を確保できないこととなる。
【００３３】
以上説明した実施形態によれば、低コスト化を図ることができる半導体装置の製造方法を提供することができる。
【００３４】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【符号の説明】
【００３５】
１：上層レジスト膜、２：ＳＯＧ膜、３：下層レジスト膜、４：酸化シリコン膜、５：ボロン膜、６：導電膜、７：絶縁膜、８：半導体基板、９：積層膜、１０：ＳＭＡＰ膜、１１：カーボン膜、１２：シリコン膜、１３：選択比、１４：選択比、１５：デポ物
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2013058523.tif 000007
【図６】
2013058523.tif 000008
【図７】
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