(57)【要約】【課題】半導体集積回路の内蔵メモリとしてのＭＲＡＭへの不正アクセスに対する保護を改善すること。【解決手段】半導体集積回路(１０)は、プロセッサ(１)と不揮発性メモリ(３)とを具備する。不揮発性メモリ(３)は、複数の磁気ランダムアクセスメモリセルと、複数の磁気リードオンリーメモリセルとを含む。複数の磁気ランダムアクセスメモリセルはプロセッサ(１)による通常書き込みによって書き換えが可能とされ、複数の磁気リードオンリーメモリセルはプロセッサ(１)による通常書き込みによって書き換えが不可能とされる。不揮発性メモリ(３)と接続された感知回路(２)は、不揮発性メモリ(３)の不正アクセスによる複数の磁気リードオンリーメモリセルの状態遷移を感知する。状態遷移に応答して、感知回路(２)は不正アクセスの検出結果をプロセッサ(１)に通知する。【選択図】図１
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【特許請求の範囲】
【請求項１】
プロセッサと不揮発性メモリとを具備する半導体集積回路であって、
前記不揮発性メモリは、複数の磁気ランダムアクセスメモリセルと、複数の磁気リードオンリーメモリセルとを含み、
前記不揮発性メモリの前記複数の磁気ランダムアクセスメモリセルは前記プロセッサによる通常書き込みによって書き換えが可能とされて、前記不揮発性メモリの前記複数の磁気リードオンリーメモリセルは前記プロセッサによる前記通常書き込みによって書き換えが不可能とされ、
前記半導体集積回路は、前記不揮発性メモリと接続された感知回路を更に具備して、
前記感知回路は、前記不揮発性メモリの不正アクセスによる前記複数の磁気リードオンリーメモリセルの状態遷移を感知することが可能とされ、
前記不揮発性メモリの前記不正アクセスによる前記複数の磁気リードオンリーメモリセルの前記状態遷移に応答して、前記感知回路は前記不正アクセスの検出結果を前記プロセッサに通知する
ことを特徴とする半導体集積回路。
【請求項２】
請求項１において、
前記感知回路の前記不正アクセスの検出結果に従って前記不揮発性メモリの前記複数の磁気ランダムアクセスメモリセルの前記プロセッサによる通常アクセス動作が停止される
ことを特徴とする半導体集積回路。
【請求項３】
請求項２において、
前記感知回路は、前記不正アクセスの検出結果に従って前記プロセッサへの割り込みを発生して、
前記割り込みによって、前記不揮発性メモリの前記複数の磁気ランダムアクセスメモリセルの前記プロセッサによる前記通常アクセス動作が停止される
ことを特徴とする半導体集積回路。
【請求項４】
請求項２において、
前記感知回路は、前記不正アクセスの検出結果に従って前記プロセッサへのフラグ情報を設定して、
前記フラグ情報によって、前記不揮発性メモリの前記複数の磁気ランダムアクセスメモリセルの前記プロセッサによる前記通常アクセス動作が停止される
ことを特徴とする半導体集積回路。
【請求項５】
請求項２において、
前記半導体集積回路は、前記不揮発性メモリと接続された入出力ポートを更に具備して、
前記入出力ポートは、前記不揮発性メモリの前記複数の磁気ランダムアクセスメモリセルの格納情報の前記半導体集積回路の外部への読み出しが可能であり、
前記感知回路の前記不正アクセスの前記検出結果に従って、前記入出力ポートによる前記不揮発性メモリの前記複数の磁気ランダムアクセスメモリセルの前記格納情報の前記半導体集積回路の前記外部への前記読み出しが停止される
ことを特徴とする半導体集積回路。
【請求項６】
請求項２において、
前記不揮発性メモリの前記複数の磁気ランダムアクセスメモリセルの各セルは、強磁性層から構成され磁化方向が外部から制御可能であるＭＲＡＭ自由層と、絶縁層からなるＭＲＡＭトンネル絶縁層と、強磁性層と反強磁性層との積層膜からなり反強磁性層と強磁性層との交換結合によって強磁性層の磁化方向が強く固定されたＭＲＡＭ固定層とからなるＭＲＡＭ磁気トンネル接合を含む
ことを特徴とする半導体集積回路。
【請求項７】
請求項６において、
前記不揮発性メモリの前記複数の磁気リードオンリーメモリセルの各セルは、強磁性層と反強磁性層との積層膜からなり反強磁性層と強磁性層との交換結合によって強磁性層の磁化方向が強く固定されたＭＲＯＭ上層固定層と、絶縁層からなるＭＲＯＭトンネル絶縁層と、強磁性層と反強磁性層との積層膜からなり反強磁性層と強磁性層との交換結合によって強磁性層の磁化方向が強く固定されたＭＲＯＭ下層固定層とからなるＭＲＯＭ磁気トンネル接合を含む
ことを特徴とする半導体集積回路。
【請求項８】
請求項２において、
前記半導体集積回路が前記不揮発性メモリの前記不正アクセスを受ける以前では、前記不揮発性メモリの前記複数の磁気リードオンリーメモリセルにはローレベルの記憶情報が書き込まれ、
前記感知回路は、前記複数の磁気リードオンリーメモリセルに接続された複数のビット線と接続された複数の入力端子を有するＯＲ回路を含む
ことを特徴とする半導体集積回路。
【請求項９】
請求項２において、
前記半導体集積回路が前記不揮発性メモリの前記不正アクセスを受ける以前では、前記不揮発性メモリの前記複数の磁気リードオンリーメモリセルにはハイレベルの記憶情報が書き込まれ、
前記感知回路は、前記複数の磁気リードオンリーメモリセルに接続された複数のビット線と接続された複数の入力端子を有するＮＡＮＤ回路を含む
ことを特徴とする半導体集積回路。
【請求項１０】
請求項２において、
前記プロセッサと前記不揮発性メモリを含む前記半導体集積回路の半導体チップは、パッケージ構造の上部磁石部材と下部磁石部材の間に配置された
ことを特徴とする半導体集積回路。
【請求項１１】
請求項１０において、
前記パッケージ構造の前記上部磁石部材と前記下部磁石部材の間では、前記上部磁石部材からの下面磁界と前記下部磁石部材からの上面磁界とが打ち消される
ことを特徴とする半導体集積回路。
【請求項１２】
請求項１１において、
前記不揮発性メモリの前記不正アクセスによって前記パッケージ構造の前記上部磁石部材と前記下部磁石部材のどちらか一方が破壊され取り除かれることによって、前記不揮発性メモリの前記複数の磁気リードオンリーメモリセルの前記状態遷移が発生する
ことを特徴とする半導体集積回路。
【請求項１３】
プロセッサと不揮発性メモリとを具備する半導体集積回路の動作方法であって、
前記不揮発性メモリは、複数の磁気ランダムアクセスメモリセルと、複数の磁気リードオンリーメモリセルとを含み、
前記不揮発性メモリの前記複数の磁気ランダムアクセスメモリセルは前記プロセッサによる通常書き込みによって書き換えが可能とされて、前記不揮発性メモリの前記複数の磁気リードオンリーメモリセルは前記プロセッサによる前記通常書き込みによって書き換えが不可能とされ、
前記半導体集積回路は、前記不揮発性メモリと接続された感知回路を更に具備して、
前記感知回路は、前記不揮発性メモリの不正アクセスによる前記複数の磁気リードオンリーメモリセルの状態遷移を感知することが可能とされ、
前記不揮発性メモリの前記不正アクセスによる前記複数の磁気リードオンリーメモリセルの前記状態遷移に応答して、前記感知回路は前記不正アクセスの検出結果を前記プロセッサに通知する
ことを特徴とする半導体集積回路の動作方法。
【請求項１４】
請求項１３において、
前記感知回路の前記不正アクセスの検出結果に従って前記不揮発性メモリの前記複数の磁気ランダムアクセスメモリセルの前記プロセッサによる通常アクセス動作が停止される
ことを特徴とする半導体集積回路の動作方法。
【請求項１５】
請求項１４において、
前記感知回路は、前記不正アクセスの検出結果に従って前記プロセッサへの割り込みを発生して、
前記割り込みによって、前記不揮発性メモリの前記複数の磁気ランダムアクセスメモリセルの前記プロセッサによる前記通常アクセス動作が停止される
ことを特徴とする半導体集積回路の動作方法。
【請求項１６】
請求項１４において、
前記感知回路は、前記不正アクセスの検出結果に従って前記プロセッサへのフラグ情報を設定して、
前記フラグ情報によって、前記不揮発性メモリの前記複数の磁気ランダムアクセスメモリセルの前記プロセッサによる前記通常アクセス動作が停止される
ことを特徴とする半導体集積回路の動作方法。
【請求項１７】
請求項１４において、
前記半導体集積回路は、前記不揮発性メモリと接続された入出力ポートを更に具備して、
前記入出力ポートは、前記不揮発性メモリの前記複数の磁気ランダムアクセスメモリセルの格納情報の前記半導体集積回路の外部への読み出しが可能であり、
前記感知回路の前記不正アクセスの前記検出結果に従って、前記入出力ポートによる前記不揮発性メモリの前記複数の磁気ランダムアクセスメモリセルの前記格納情報の前記半導体集積回路の前記外部への前記読み出しが停止される
ことを特徴とする半導体集積回路の動作方法。
【請求項１８】
請求項１４において、
前記不揮発性メモリの前記複数の磁気ランダムアクセスメモリセルの各セルは、強磁性層から構成され磁化方向が外部から制御可能であるＭＲＡＭ自由層と、絶縁層からなるＭＲＡＭトンネル絶縁層と、強磁性層と反強磁性層との積層膜からなり反強磁性層と強磁性層との交換結合によって強磁性層の磁化方向が強く固定されたＭＲＡＭ固定層とからなるＭＲＡＭ磁気トンネル接合を含む
ことを特徴とする半導体集積回路の動作方法。
【請求項１９】
請求項１８において、
前記不揮発性メモリの前記複数の磁気リードオンリーメモリセルの各セルは、強磁性層と反強磁性層との積層膜からなり反強磁性層と強磁性層との交換結合によって強磁性層の磁化方向が強く固定されたＭＲＯＭ上層固定層と、絶縁層からなるＭＲＯＭトンネル絶縁層と、強磁性層と反強磁性層との積層膜からなり反強磁性層と強磁性層との交換結合によって強磁性層の磁化方向が強く固定されたＭＲＯＭ下層固定層とからなるＭＲＯＭ磁気トンネル接合を含む
ことを特徴とする半導体集積回路の動作方法。
【請求項２０】
請求項１４において、
前記半導体集積回路が前記不揮発性メモリの前記不正アクセスを受ける以前では、前記不揮発性メモリの前記複数の磁気リードオンリーメモリセルにはローレベルの記憶情報が書き込まれ、
前記感知回路は、前記複数の磁気リードオンリーメモリセルに接続された複数のビット線と接続された複数の入力端子を有するＯＲ回路を含む
ことを特徴とする半導体集積回路の動作方法。
【請求項２１】
請求項１４において、
前記半導体集積回路が前記不揮発性メモリの前記不正アクセスを受ける以前では、前記不揮発性メモリの前記複数の磁気リードオンリーメモリセルにはハイレベルの記憶情報が書き込まれ、
前記感知回路は、前記複数の磁気リードオンリーメモリセルに接続された複数のビット線と接続された複数の入力端子を有するＮＡＮＤ回路を含む
ことを特徴とする半導体集積回路の動作方法。
【請求項２２】
請求項１４において、
前記プロセッサと前記不揮発性メモリを含む前記半導体集積回路の半導体チップは、パッケージ構造の上部磁石部材と下部磁石部材の間に配置された
ことを特徴とする半導体集積回路の動作方法。
【請求項２３】
請求項２２において、
前記パッケージ構造の前記上部磁石部材と前記下部磁石部材の間では、前記上部磁石部材からの下面磁界と前記下部磁石部材からの上面磁界とが打ち消される
ことを特徴とする半導体集積回路の動作方法。
【請求項２４】
請求項２３において、
前記不揮発性メモリの前記不正アクセスによって前記パッケージ構造の前記上部磁石部材と前記下部磁石部材のどちらか一方が破壊され取り除かれることによって、前記不揮発性メモリの前記複数の磁気リードオンリーメモリセルの前記状態遷移が発生する
ことを特徴とする半導体集積回路の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気ランダムアクセスメモリ(ＭＲＡＭ)を内蔵する半導体集積回路およびその動作方法に関し、特に半導体集積回路の内蔵メモリとしてのＭＲＡＭへの不正アクセスに対する保護を改善するのに有効な技術に関するものである。
【背景技術】
【０００２】
近年、システム・オン・チップ(ＳｏＣ：System On Chip)と呼ばれる大規模半導体集積回路(ＬＳＩ)に搭載されるメモリとして、磁気メモリデバイス、すなわち磁気ランダムアクセスメモリ(ＭＲＡＭ：Magnetic Random Access Memory)が注目されている。ＭＲＡＭはＳＲＡＭのように電源遮断によってデータが消失しないと言う利点を有するだけではなく、更にフラッシュメモリ等の電気的に書き換え可能で電気的に消去可能な半導体不揮発性メモリと比較してデータ書き換え時間が短いと言う利点を有している。
【０００３】
下記特許文献１には、磁性膜により構成された固定層(ピン層)と磁性膜により構成された自由層(フリー層)との間に極めて薄いトンネル絶縁膜が形成された磁気トンネル接合(ＭＴＪ：Magnetic Tunnel Junction)を具備するＭＲＡＭとして構成された磁気メモリデバイスが記載されている。
【０００４】
磁気メモリデバイスの磁気トンネル接合(ＭＴＪ)では、固定層(ピン層)の磁化方向は一定の方向に固定される一方、自由層(フリー層)の磁化方向は外部から制御可能となっている。固定層(ピン層)の磁化方向と自由層(フリー層)の磁化方向とが同一方向の状態である場合には、トンネル絶縁膜には大きなトンネル電流が流れる。固定層(ピン層)の磁化方向と自由層(フリー層)の磁化方向とが反対方向の状態である場合には、トンネル絶縁膜のトンネル電流は同一方向の状態の場合よりも減少する。
【０００５】
下記特許文献２には、ＭＲＡＭセルの蓄積データの不正使用または不正読み出しを防止するために、ＭＲＡＭアレイの近傍に永久磁石と軟磁性磁束クローズ層を積層したセキュリティ装置を配置して、軟磁性磁束クローズ層が除去されると永久磁石からの磁束によってＭＲＡＭセルの記憶内容を破壊して秘密情報を守ることが記載されている。
【０００６】
下記特許文献３には、集積回路装置の内部に配置された磁気メモリ素子を不法行為から保護するために、磁気メモリ素子を含むチップを取り囲む磁束を作り出す磁気装置をパッケージが含んでいる。パッケージが破損されていない場合には、磁場が磁気メモリ素子に到達することが抑制される。不法行為によってパッケージが破損された場合には、磁場が磁気メモリ素子に到達して磁気メモリ素子の状態が変化する。また磁束を作り出す磁気装置は、磁気メモリ素子が配置されたチップの主表面上に形成されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−２１８６４９号  公報
【特許文献２】特表２００６−５１１８９２号  公報
【特許文献３】特表２００６−５１１９３６号  公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明者は本発明に先立って、内蔵メモリとしてのＭＲＡＭを搭載したシステム・オン・チップ(ＳｏＣ)と呼ばれる大規模半導体集積回路(ＬＳＩ)の開発に従事した。
【０００９】
この開発において、本発明に先立って本発明者は上記特許文献２に記載された背景技術には、セキュリティ装置の永久磁石と軟磁性磁束クローズ層とを同時に除去することで、ＭＲＡＭセルの記憶内容を破壊することなく秘密情報を不正アクセスすることが可能であると言う問題があることを明らかとした。
【００１０】
この開発において、更に本発明に先立って本発明者は上記特許文献３に記載された背景技術には、磁気メモリ素子が配置されていないチップの裏面からチップの主表面上に配置された磁気メモリ素子からの漏洩磁束をセンスすることで秘密情報の不正アクセスが可能であると言う問題があることを明らかとした。
【００１１】
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
【００１２】
従って、本発明の目的とするところは、半導体集積回路の内蔵メモリとしてのＭＲＡＭへの不正アクセスに対する保護を改善することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００１５】
すなわち、本発明の代表的な実施の形態は、プロセッサ(１)と不揮発性メモリ(３)とを具備する半導体集積回路(１０)である(図１参照)。
【００１６】
前記不揮発性メモリ(３)は、複数の磁気ランダムアクセスメモリセル(ＭＲＡＭ  Ｃｅｌｌ)と、複数の磁気リードオンリーメモリセル(ＭＲＯＭ  Ｃｅｌｌ)とを含む(図２参照)。
【００１７】
前記不揮発性メモリ(３)の前記複数の磁気ランダムアクセスメモリセル(ＭＲＡＭ  Ｃｅｌｌ)は前記プロセッサ(１)による通常書き込みによって書き換えが可能とされて、前記不揮発性メモリ(３)の前記複数の磁気リードオンリーメモリセル(ＭＲＯＭ  Ｃｅｌｌ)は前記プロセッサ(１)による前記通常書き込みによって書き換えが不可能とされている。
【００１８】
前記半導体集積回路(１０)は、前記不揮発性メモリ(３)と接続された感知回路(２)を更に具備する。
【００１９】
前記感知回路(２)は、前記不揮発性メモリ(３)の不正アクセスによる前記複数の磁気リードオンリーメモリセル(ＭＲＯＭ  Ｃｅｌｌ)の状態遷移を感知することが可能とされている。
【００２０】
前記不揮発性メモリ(３)の前記不正アクセスによる前記複数の磁気リードオンリーメモリセル(ＭＲＯＭ  Ｃｅｌｌ)の前記状態遷移に応答して、前記感知回路(２)は前記不正アクセスの検出結果を前記プロセッサ(１)に通知することを特徴とするものである(図１参照)。
【発明の効果】
【００２１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２２】
すなわち、本発明によれば、半導体集積回路の内蔵メモリとしてのＭＲＡＭへの不正アクセスに対する保護を改善することができる。
【図面の簡単な説明】
【００２３】
【図１】図１は、本発明の実施の形態１による半導体集積回路１０の構成を示す図である。
【図２】図２は、図１に示す本発明の実施の形態１による半導体集積回路１０において不揮発性メモリ３への不正アクセスの感知を可能とするＭＲＡＭによって構成された不揮発性メモリ３の構成を示す図である。
【図３】図３は、図２に示した本発明の実施の形態１による不揮発性メモリ３の磁気ランダムアクセスメモリ(ＭＲＡＭ)のセルＭＲＡＭ  Ｃｅｌｌの磁気トンネル接合(ＭＴＪ)の構造を示す図である。
【図４】図４は、図２に示した本発明の実施の形態１による不揮発性メモリ３の磁気ランダムアクセスメモリ(ＭＲＡＭ)のセルＭＲＡＭ  Ｃｅｌｌの構造を示す図である。
【図５】図５は、図４に示した本発明の実施の形態１による不揮発性メモリ３の磁気ランダムアクセスメモリ(ＭＲＡＭ)のセルＭＲＡＭ  Ｃｅｌｌの構造を示すための鳥瞰図である。
【図６】図６は、図５の鳥瞰図に示した中間層配線の書き込みワード線ＷＷＬと上層配線のビット線ＢＬとの交点に配置されたＭＲＡＭセルの磁気トンネル接合ＭＴＪの自由層Ｆｒｅｅへのワード線磁場ＨWWLとビット線磁場ＨBLの影響を示す鳥瞰図である。
【図７】図７は、図５と図６の鳥瞰図に示したワード線磁場ＨWWLとビット線磁場ＨBLの磁場の大きさと磁化反転のしきい値の関係を示すアストロイド曲線を示す図である。
【図８】図８は、図２に示した本発明の実施の形態１による半導体集積回路１０の不揮発性メモリ３に含まれた磁気ランダムアクセスメモリ(ＭＲＡＭ)のセルＭＲＡＭ  Ｃｅｌｌと磁気リードオンリーメモリ(ＭＲＯＭ)のセルＭＲＯＭ  Ｃｅｌｌの構成を示す図である。
【図９】図９は、図２に示した本発明の実施の形態１による半導体集積回路１０の不揮発性メモリ３に含まれた磁気ランダムアクセスメモリ(ＭＲＡＭ)のセルＭＲＡＭ  Ｃｅｌｌと磁気リードオンリーメモリ(ＭＲＯＭ)のセルＭＲＯＭ  Ｃｅｌｌの他の構成を示す図である。
【図１０】図１０は、図１に示した本発明の実施の形態１による半導体集積回路１０の不正書き込み検出回路２と不揮発性メモリ３の構成を示す図である。
【図１１】図１１は、図１に示した本発明の実施の形態１による半導体集積回路１０の不正書き込み検出回路２と不揮発性メモリ３の他の構成を示す図である。
【図１２】図１２は、図１０または図１１で説明した不正書き込み検出回路２による不正アクセス検出結果に基づく図１に示した本発明の実施の形態１による半導体集積回路１０の保護動作を説明する図である。
【図１３】図１３は、図１０または図１１で説明した不正書き込み検出回路２による不正アクセス検出結果に基づく図１に示した本発明の実施の形態１による半導体集積回路１０の他の保護動作を説明する図である。
【図１４】図１４は、図１０または図１１で説明した不正書き込み検出回路２による不正アクセス検出結果に基づく図１に示した本発明の実施の形態１による半導体集積回路１０の更に他の保護動作を説明する図である。
【図１５】図１５は、図１乃至図１４を参照して説明した本発明の実施の形態１による半導体集積回路１０の半導体チップを磁気シールドするための本発明の実施の形態２によるパッケージの構造を示す図である。
【図１６】図１６は、図１乃至図１４を参照して説明した本発明の実施の形態１による半導体集積回路１０の半導体チップを磁気シールドするための構成例としてのＱＦＰパッケージを示す図である。
【図１７】図１７は、図１乃至図１４を参照して説明した本発明の実施の形態１による半導体集積回路１０の半導体チップを磁気シールドするための本発明の実施の形態２によるＱＦＰパッケージのその他の構造を示す図である。
【図１８】図１８は、図１乃至図１４を参照して説明した本発明の実施の形態１による半導体集積回路１０の半導体チップを磁気シールドするための本発明の実施の形態２によるＢＧＡパッケージの構造を示す図である。
【図１９】図１９は、図１乃至図１４を参照して説明した本発明の実施の形態１による半導体集積回路１０の半導体チップを磁気シールドするための本発明の実施の形態２によるＢＧＡパッケージのその他の構造を示す図である。
【発明を実施するための形態】
【００２４】
１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００２５】
〔１〕本発明の代表的な実施の形態は、プロセッサ(１)と不揮発性メモリ(３)とを具備する半導体集積回路(１０)である(図１参照)。
【００２６】
前記不揮発性メモリ(３)は、複数の磁気ランダムアクセスメモリセル(ＭＲＡＭ  Ｃｅｌｌ)と、複数の磁気リードオンリーメモリセル(ＭＲＯＭ  Ｃｅｌｌ)とを含む(図２参照)。
【００２７】
前記不揮発性メモリ(３)の前記複数の磁気ランダムアクセスメモリセル(ＭＲＡＭ  Ｃｅｌｌ)は前記プロセッサ(１)による通常書き込みによって書き換えが可能とされて、前記不揮発性メモリ(３)の前記複数の磁気リードオンリーメモリセル(ＭＲＯＭ  Ｃｅｌｌ)は前記プロセッサ(１)による前記通常書き込みによって書き換えが不可能とされている。
【００２８】
前記半導体集積回路(１０)は、前記不揮発性メモリ(３)と接続された感知回路(２)を更に具備する。
【００２９】
前記感知回路(２)は、前記不揮発性メモリ(３)の不正アクセスによる前記複数の磁気リードオンリーメモリセル(ＭＲＯＭ  Ｃｅｌｌ)の状態遷移を感知することが可能とされている。
【００３０】
前記不揮発性メモリ(３)の前記不正アクセスによる前記複数の磁気リードオンリーメモリセル(ＭＲＯＭ  Ｃｅｌｌ)の前記状態遷移に応答して、前記感知回路(２)は前記不正アクセスの検出結果を前記プロセッサ(１)に通知することを特徴とするものである(図１参照)。
【００３１】
前記実施の形態によれば、半導体集積回路の内蔵メモリとしてのＭＲＡＭへの不正アクセスに対する保護を改善することができる。
【００３２】
好適な実施の形態では、前記感知回路(２)の前記不正アクセスの検出結果に従って前記不揮発性メモリ(３)の前記複数の磁気ランダムアクセスメモリセル(ＭＲＡＭ  Ｃｅｌｌ)の前記プロセッサ(１)による通常アクセス動作が停止されることを特徴とするものである(図１２参照)。
【００３３】
他の好適な実施の形態では、前記感知回路(２)は、前記不正アクセスの検出結果に従って前記プロセッサ(１)への割り込みを発生する。
【００３４】
前記割り込みによって、前記不揮発性メモリ(３)の前記複数の磁気ランダムアクセスメモリセル(ＭＲＡＭ  Ｃｅｌｌ)の前記プロセッサ(１)による前記通常アクセス動作が停止されることを特徴とするものである(図１２参照)。
【００３５】
更に他の好適な実施の形態では、前記感知回路(２)は、前記不正アクセスの検出結果に従って前記プロセッサ(１)へのフラグ情報を設定する。
【００３６】
前記フラグ情報によって、前記不揮発性メモリ(３)の前記複数の磁気ランダムアクセスメモリセル(ＭＲＡＭ  Ｃｅｌｌ)の前記プロセッサ(１)による前記通常アクセス動作が停止されることを特徴とするものである(図１３参照)。
【００３７】
より好適な実施の形態によれば、前記半導体集積回路(１０)は、前記不揮発性メモリ(３)と接続された入出力ポート(８)を更に具備する。
【００３８】
前記入出力ポート(８)は、前記不揮発性メモリ(３)の前記複数の磁気ランダムアクセスメモリセル(ＭＲＡＭ  Ｃｅｌｌ)の格納情報の前記半導体集積回路(１０)の外部への読み出しが可能である。
【００３９】
前記感知回路(２)の前記不正アクセスの前記検出結果に従って、前記入出力ポート(８)による前記不揮発性メモリ(３)の前記複数の磁気ランダムアクセスメモリセル(ＭＲＡＭ  Ｃｅｌｌ)の前記格納情報の前記半導体集積回路(１０)の前記外部への前記読み出しが停止されることを特徴とするものである(図１４参照)。
【００４０】
他のより好適な実施の形態では、前記不揮発性メモリ(３)の前記複数の磁気ランダムアクセスメモリセル(ＭＲＡＭ  Ｃｅｌｌ)の各セルは、強磁性層から構成され磁化方向が外部から制御可能であるＭＲＡＭ自由層(１００２)と、絶縁層からなるＭＲＡＭトンネル絶縁層(１００１)と、ＭＲＡＭ固定層(１０００)とからなるＭＲＡＭ磁気トンネル接合(ＭＴＪ)を含むことを特徴とする(図８、図９参照)。
【００４１】
前記ＭＲＡＭ固定層(１０００)は、強磁性層と反強磁性層との積層膜からなり反強磁性層と強磁性層との交換結合によって強磁性層の磁化方向が強く固定されている。
【００４２】
更に他のより好適な実施の形態では、前記不揮発性メモリ(３)の前記複数の磁気リードオンリーメモリセル(ＭＲＯＭ  Ｃｅｌｌ)の各セルは、ＭＲＯＭ上層固定層(１０２２)と、絶縁層からなるＭＲＯＭトンネル絶縁層(１０２１)と、ＭＲＯＭ下層固定層(１０２０)とからなるＭＲＯＭ磁気トンネル接合(ＭＴＪ)を含むことを特徴とする(図８、図９参照)。
【００４３】
前記ＭＲＯＭ上層固定層(１０２２)と前記ＭＲＯＭ下層固定層(１０２０)とは、強磁性層と反強磁性層との積層膜からなり反強磁性層と強磁性層との交換結合によって強磁性層の磁化方向が強く固定されている。
【００４４】
別のより好適な実施の形態では、前記半導体集積回路(１０)が前記不揮発性メモリ(３)の前記不正アクセスを受ける以前では、前記不揮発性メモリ(３)の前記複数の磁気リードオンリーメモリセル(ＭＲＯＭ  Ｃｅｌｌ)にはローレベルの記憶情報が書き込まれる。
【００４５】
前記感知回路(２)は、前記複数の磁気リードオンリーメモリセル(ＭＲＯＭ  Ｃｅｌｌ)に接続された複数のビット線(ＢＬ０１、ＢＬ０４、ＢＬ０７、ＢＬ０９…ＢＬ２３)と接続された複数の入力端子を有するＯＲ回路(ＯＲ)を含むことを特徴とするものである(図１０参照)。
【００４６】
更に別のより好適な実施の形態では、前記半導体集積回路(１０)が前記不揮発性メモリ(３)の前記不正アクセスを受ける以前では、前記不揮発性メモリ(３)の前記複数の磁気リードオンリーメモリセル(ＭＲＯＭ  Ｃｅｌｌ)にはハイレベルの記憶情報が書き込まれる。
【００４７】
前記感知回路(２)は、前記複数の磁気リードオンリーメモリセル(ＭＲＯＭ  Ｃｅｌｌ)に接続された複数のビット線(ＢＬ０１、ＢＬ０４、ＢＬ０７、ＢＬ０９…ＢＬ２３)と接続された複数の入力端子を有するＮＡＮＤ回路(ＮＡＮＤ)を含むことを特徴とするものである(図１１参照)。
【００４８】
具体的な実施の形態では、前記プロセッサ(１)と前記不揮発性メモリ(３)を含む前記半導体集積回路(１０)の半導体チップは、パッケージ構造の上部磁石部材(２０)と下部磁石部材(３０)の間に配置されたことを特徴とするものである(図１５乃至図１９参照)。
【００４９】
他の具体的な実施の形態では、前記パッケージ構造の前記上部磁石部材(２０)と前記下部磁石部材(３０)の間では、前記上部磁石部材(２０)からの下面磁界(Ｈ20D)と前記下部磁石部材(３０)からの上面磁界(Ｈ30U)とが打ち消されることを特徴とするものである(図１５乃至図１９参照)。
【００５０】
最も具体的な実施の形態では、前記不揮発性メモリ(３)の前記不正アクセスによって前記パッケージ構造の前記上部磁石部材(２０)と前記下部磁石部材(３０)のどちらか一方が破壊され取り除かれることによって、前記不揮発性メモリ(３)の前記複数の磁気リードオンリーメモリセル(ＭＲＯＭ  Ｃｅｌｌ)の前記状態遷移が発生することを特徴とするものである(図１５乃至図１９参照)。
【００５１】
〔２〕本発明の別の観点の代表的な実施の形態は、プロセッサ(１)と不揮発性メモリ(３)とを具備する半導体集積回路(１０)の動作方法である(図１参照)。
【００５２】
前記不揮発性メモリ(３)は、複数の磁気ランダムアクセスメモリセル(ＭＲＡＭ  Ｃｅｌｌ)と、複数の磁気リードオンリーメモリセル(ＭＲＯＭ  Ｃｅｌｌ)とを含む(図２参照)。
【００５３】
前記不揮発性メモリ(３)の前記複数の磁気ランダムアクセスメモリセル(ＭＲＡＭ  Ｃｅｌｌ)は前記プロセッサ(１)による通常書き込みによって書き換えが可能とされて、前記不揮発性メモリ(３)の前記複数の磁気リードオンリーメモリセル(ＭＲＯＭ  Ｃｅｌｌ)は前記プロセッサ(１)による前記通常書き込みによって書き換えが不可能とされている。
【００５４】
前記半導体集積回路(１０)は、前記不揮発性メモリ(３)と接続された感知回路(２)を更に具備する。
【００５５】
前記感知回路(２)は、前記不揮発性メモリ(３)の不正アクセスによる前記複数の磁気リードオンリーメモリセル(ＭＲＯＭ  Ｃｅｌｌ)の状態遷移を感知することが可能とされている。
【００５６】
前記不揮発性メモリ(３)の前記不正アクセスによる前記複数の磁気リードオンリーメモリセル(ＭＲＯＭ  Ｃｅｌｌ)の前記状態遷移に応答して、前記感知回路(２)は前記不正アクセスの検出結果を前記プロセッサ(１)に通知することを特徴とするものである(図１参照)。
【００５７】
前記実施の形態によれば、半導体集積回路の内蔵メモリとしてのＭＲＡＭへの不正アクセスに対する保護を改善することができる。
【００５８】
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【００５９】
［実施の形態１］
《半導体集積回路の構成》
図１は、本発明の実施の形態１による半導体集積回路１０の構成を示す図である。
【００６０】
図１に示す本発明の実施の形態１による半導体集積回路１０は、プロセッサ１、不正書き込み検出回路２、磁気ランダムアクセスメモリ(ＭＲＡＭ)によって構成された不揮発性メモリ３、周辺機能モジュール４、揮発性メモリ５、内部バス６を含んでいる。
【００６１】
プロセッサ１は中央処理ユニット(ＣＰＵ)とデジタルシグナルプロセッサ(ＤＳＰ)とを含み、この中央処理ユニット(ＣＰＵ)とデジタルシグナルプロセッサ(ＤＳＰ)は不揮発性メモリ３に格納される動作プログラムを実行する。プロセッサ１の処理データは、不揮発性メモリ３と揮発性メモリ５に格納される。特に、プロセッサ１の処理データの秘密情報は、磁気ランダムアクセスメモリ(ＭＲＡＭ)によって構成された不揮発性メモリ３に格納される。プロセッサ１は、内部バス６を介して不揮発性メモリ３、周辺機能モジュール４、揮発性メモリ５をアクセスする。
【００６２】
《不正アクセスに対する保護》
このように秘密情報が磁気データとして磁気ランダムアクセスメモリ(ＭＲＡＭ)によって構成された不揮発性メモリ３に格納されている場合には、漏れ磁界の測定もしくは磁界印加により、ＭＲＡＭによって構成された不揮発性メモリ３が不正アクセスのアタックを受ける危険性がある。
【００６３】
従って、図１に示した本発明の実施の形態１による半導体集積回路１０の不正書き込み検出回路２は、不揮発性メモリ３への不正アクセスを感知する機能を有している。その結果、不正書き込み検出回路２は、不揮発性メモリ３への不正アクセスを検出すると、不正アクセスの検出結果をプロセッサ１と内部バス６と外部端子との少なくともいずれか１つに通知するものである。
【００６４】
《不揮発性メモリ３への不正アクセスの感知》
図２は、図１に示す本発明の実施の形態１による半導体集積回路１０において不揮発性メモリ３への不正アクセスの感知を可能とするＭＲＡＭによって構成された不揮発性メモリ３の構成を示す図である。
【００６５】
図２に示すように、不揮発性メモリ３は複数の行と複数の列とからなるマトリックスに配置された複数のメモリセル３００…３ＭＮを含んでいる。マトリックスは、横方向の行方向に配列された書き込みワード線ＷＷＬ０、ＷＷＬ１、ＷＷＬ２、ＷＷＬ３…ＷＷＬＭと読み出しワード線ＲＷＬ０、ＲＷＬ１、ＲＷＬ２、ＲＷＬ３…ＲＷＬＭと、縦方向の列方向に配列されたビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３…ＢＬＮとを含んでいる。
【００６６】
第１番目に、第１行目の書き込みワード線ＷＷＬ０と読み出しワード線ＲＷＬ０とに接続された第１行目のメモリセル３００、３０１、３０２、３０３…３０Ｎは、全て磁気ランダムアクセスメモリ(ＭＲＡＭ)のセルＭＲＡＭ  Ｃｅｌｌによって構成されている。この第１行目のメモリセル３００、３０１、３０２、３０３…３０Ｎは、ビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３…ＢＬＮにそれぞれ接続されている。
【００６７】
第２番目に、第２行目の読み出しワード線ＲＷＬ１に接続された第２行目のメモリセル３１０、３１１、３１２、３１３…３１Ｎのうちメモリセル３１２は磁気リードオンリーメモリ(ＭＲＯＭ)のセルＭＲＯＭ  Ｃｅｌｌによって構成され、その他のメモリセル３１０、３１１、３１３…３１Ｎは磁気ランダムアクセスメモリ(ＭＲＡＭ)のセルＭＲＡＭ  Ｃｅｌｌによって構成されている。その他のメモリセル３１０、３１１、３１３…３１Ｎは第２行目の書き込みワード線ＷＷＬ１と接続されているが、磁気リードオンリーメモリ(ＭＲＯＭ)のセルＭＲＯＭ  Ｃｅｌｌによって構成されたメモリセル３１２は第２行目の書き込みワード線ＷＷＬ１と非接続とされている。従って、第２行目の書き込みワード線ＷＷＬ１は、メモリセル３１２の周辺で迂回配線の形状に形成されている。この第２行目のメモリセル３１０、３１１、３１２、３１３…３１Ｎは、ビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３…ＢＬＮにそれぞれ接続されている。
【００６８】
第３番目に、第３行目の書き込みワード線ＷＷＬ２と読み出しワード線ＲＷＬ２とに接続された第３行目のメモリセル３２０、３２１、３２２、３２３…３２Ｎは、全て磁気ランダムアクセスメモリ(ＭＲＡＭ)のセルＭＲＡＭ  Ｃｅｌｌによって構成されている。この第３行目のメモリセル３２０、３２１、３２２、３２３…３２Ｎは、ビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３…ＢＬＮにそれぞれ接続されている。
【００６９】
第４番目に、第４行目の読み出しワード線ＲＷＬ３に接続された第４行目のメモリセル３３０、３３１、３３２、３３３…３３Ｎのうちメモリセル３３１は磁気リードオンリーメモリ(ＭＲＯＭ)のセルＭＲＯＭ  Ｃｅｌｌによって構成され、その他のメモリセル３３０、３３２、３３３…３１Ｎは磁気ランダムアクセスメモリ(ＭＲＡＭ)のセルＭＲＡＭ  Ｃｅｌｌによって構成されている。その他のメモリセル３３０、３３２、３３３…３１Ｎは第４行目の書き込みワード線ＷＷＬ３と接続されているが、磁気リードオンリーメモリ(ＭＲＯＭ)のセルＭＲＯＭ  Ｃｅｌｌによって構成されたメモリセル３３１は第４行目の書き込みワード線ＷＷＬ３と非接続とされている。従って、第４行目の書き込みワード線ＷＷＬ３は、メモリセル３３１の周辺で迂回配線の形状に形成されている。この第４行目のメモリセル３３０、３３１、３３２、３３３…３３Ｎは、ビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３…ＢＬＮにそれぞれ接続されている。
【００７０】
第Ｍ番目に、第Ｍ行目の書き込みワード線ＷＷＬＭと読み出しワード線ＲＷＬＭとに接続された第Ｍ行目のメモリセル３Ｍ０、３Ｍ１、３Ｍ２、３Ｍ３…３ＭＮは、全て磁気ランダムアクセスメモリ(ＭＲＡＭ)のセルＭＲＡＭ  Ｃｅｌｌによって構成されている。この第Ｍ行目のメモリセル３Ｍ０、３Ｍ１、３Ｍ２、３Ｍ３…３ＭＮは、ビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３…ＢＬＮにそれぞれ接続されている。
【００７１】
図２に示した不揮発性メモリ３では、磁気リードオンリーメモリ(ＭＲＯＭ)のセルＭＲＯＭ  Ｃｅｌｌによって構成された第２行目のメモリセル３１２と第４行目のメモリセル３３１とは、図１に示した本発明の実施の形態１による半導体集積回路１０のプロセッサ１による通常書き込みでは、書き換え不可能とされている。
【００７２】
従って、図２で磁気リードオンリーメモリ(ＭＲＯＭ)のセルＭＲＯＭ  Ｃｅｌｌによって構成された第２行目のメモリセル３１２と第４行目のメモリセル３３１は、半導体集積回路１０の半導体製造プロセスにおいて比較的強い磁場を半導体集積回路１０の半導体ウェハーに供給することにより初期書き込みされることが可能となる。その後に、ＭＲＡＭによって構成された不揮発性メモリ３が不正アクセスのアタックを受ける際に、漏れ磁界の測定もしくは磁界印加により、図２で磁気リードオンリーメモリ(ＭＲＯＭ)のセルＭＲＯＭ  Ｃｅｌｌによって構成された第２行目のメモリセル３１２と第４行目のメモリセル３３１とは、初期書き込み状態から状態遷移することになる。
【００７３】
このように、不揮発性メモリ３が不正アクセスのアタックによる磁気リードオンリーメモリ(ＭＲＯＭ)のセルＭＲＯＭ  Ｃｅｌｌによって構成されたメモリセル３１２、３３１の初期書き込み状態からの状態遷移は、ビット線ＢＬ１、ＢＬ２の読み出し出力信号の反転によって感知されることが可能である。
【００７４】
一方、図２に示した不揮発性メモリ３で、磁気ランダムアクセスメモリ(ＭＲＡＭ)のセルＭＲＡＭ  Ｃｅｌｌによって構成されたその他のメモリセル３００、３０１、３０２、３０３…３０Ｎ、３１０、３１１、３１３…３１Ｎ、３２０、３２１、３２２、３２３…３２Ｎ、３３０、３３２、３３３…３３Ｎ、３Ｍ０、３Ｍ１、３Ｍ２、３Ｍ３…３ＭＮは、図１に示した本発明の実施の形態１による半導体集積回路１０のプロセッサ１による通常書き込みでは、書き換え可能とされている。
【００７５】
《磁気ランダムアクセスメモリの磁気トンネル接合》
図３は、図２に示した本発明の実施の形態１による不揮発性メモリ３の磁気ランダムアクセスメモリ(ＭＲＡＭ)のセルＭＲＡＭ  Ｃｅｌｌの磁気トンネル接合(ＭＴＪ)の構造を示す図である。
【００７６】
図３に示すように不揮発性メモリ３の磁気ランダムアクセスメモリ(ＭＲＡＭ)のセルＭＲＡＭ  Ｃｅｌｌの磁気トンネル接合(ＭＴＪ)は、反強磁性層３０００と強磁性層３００１とからなる固定層Ｆｉｘと、絶縁層３００２からなるトンネル絶縁層Ｔｕｎｎｅｌと、強磁性層３００３からなる自由層Ｆｒｅｅとから構成されている。特に固定層Ｆｉｘでは、隣接するスピンがそれぞれ反対方向を向いて配列され全体として磁気モーメントを持たない反強磁性層３０００と隣接するスピンがそれぞれ同一の方向を向いて配列され全体として大きな磁気モーメントを持つ強磁性層３００１との交換結合によって、強磁性層３００１の磁化方向が強く固定されるものである。
【００７７】
半導体集積回路１０の半導体製造プロセスにおいて最大強度の磁場を半導体集積回路１０の半導体ウェハーに供給することにより固定層Ｆｉｘの強磁性層３００１の磁化方向は一定の方向に固定される一方、自由層Ｆｒｅｅの強磁性層３００３の磁化方向は外部から制御可能となっている。固定層Ｆｉｘの強磁性層３００１の磁化方向と自由層Ｆｒｅｅの強磁性層３００３の磁化方向とが同一方向の状態である場合には、絶縁層３００２からなるトンネル絶縁層Ｔｕｎｎｅｌには大きなトンネル電流が流れる。それとは反対に、固定層Ｆｉｘの強磁性層３００１の磁化方向と自由層Ｆｒｅｅの強磁性層３００３の磁化方向とが反対方向の状態である場合には、絶縁層３００２からなるトンネル絶縁層Ｔｕｎｎｅｌのトンネル電流は同一方向の状態の場合よりも減少する。
【００７８】
《ＭＲＡＭのセル構造》
図４は、図２に示した本発明の実施の形態１による不揮発性メモリ３の磁気ランダムアクセスメモリ(ＭＲＡＭ)のセルＭＲＡＭ  Ｃｅｌｌの構造を示す図である。
【００７９】
図４(Ａ)は磁気ランダムアクセスメモリ(ＭＲＡＭ)のセルＭＲＡＭ  Ｃｅｌｌの回路構成を示し、図４(Ｂ)は磁気ランダムアクセスメモリ(ＭＲＡＭ)のセルＭＲＡＭ  Ｃｅｌｌの半導体デバイス構造を示している。
【００８０】
図４(Ａ)に示すように１個の磁気ランダムアクセスメモリ(ＭＲＡＭ)のセルＭＲＡＭ  Ｃｅｌｌは、ＮチャネルＭＯＳトランジスタＴＲと図３で説明した磁気トンネル接合ＭＴＪとによって構成されている。ＮチャネルＭＯＳトランジスタＴＲのソースＳとゲートＧとドレインＤとは、それぞれ接地電圧Ｖｓｓと読み出しワード線ＲＷＬと磁気トンネル接合ＭＴＪの一端(固定層Ｆｉｘ)に接続されて、磁気トンネル接合ＭＴＪの他端(自由層Ｆｒｅｅ)はビット線ＢＬに接続される。書き込みワード線ＷＷＬは、磁気トンネル接合ＭＴＪの一端(固定層Ｆｉｘ)に近接して、読み出しワード線ＲＷＬと平行に配置される。
【００８１】
図４(Ｂ)に示すように、半導体集積回路１０の半導体チップに形成されたＰ型ウェル領域Ｐ−Ｗｅｌｌの内部にＮ＋不純物ソース領域ＳとＮ＋不純物ドレイン領域Ｄとが形成され、Ｎ＋不純物ソース領域ＳとＮ＋不純物ドレイン領域Ｄとの間のチャネル領域の表面にはゲート酸化膜を介して多結晶シリコンにより形成されたゲート電極Ｇが形成されている。従って、Ｐ型ウェル領域Ｐ−ＷｅｌｌとＮ＋不純物ソース領域ＳとＮ＋不純物ドレイン領域Ｄとゲート電極Ｇとによって、ＮチャネルＭＯＳトランジスタＴＲが形成される。
【００８２】
図４(Ｂ)に示すように、Ｎ＋不純物ソース領域Ｓは下層配線によって接地電圧Ｖｓｓに接続されて、ゲート電極Ｇは読み出しワード線ＲＷＬを形成して、Ｎ＋不純物ドレイン領域Ｄは下層配線と中間層配線によって磁気トンネル接合ＭＴＪの一端(固定層Ｆｉｘ)に接続される。磁気トンネル接合ＭＴＪの一端(固定層Ｆｉｘ)の直下には、中間層配線によって書き込みワード線ＷＷＬが磁気トンネル接合ＭＴＪの一端(固定層Ｆｉｘ)に近接して、読み出しワード線ＲＷＬと平行に形成される。磁気トンネル接合ＭＴＪの他端(自由層Ｆｒｅｅ)は、上層配線によって形成されたビット線ＢＬに接続される。
【００８３】
図５は、図４に示した本発明の実施の形態１による不揮発性メモリ３の磁気ランダムアクセスメモリ(ＭＲＡＭ)のセルＭＲＡＭ  Ｃｅｌｌの構造を示すための鳥瞰図である。
【００８４】
図５の鳥瞰図に示すように、最下層のゲート電極Ｇによって形成された読み出しワード線ＲＷＬと中間層配線によって形成された書き込みワード線ＷＷＬとは、平行に配置されている。Ｎ＋不純物ドレイン領域Ｄは下層配線と中間層配線とによって磁気トンネル接合ＭＴＪの一端(固定層Ｆｉｘ)に接続されている。磁気トンネル接合ＭＴＪの一端(固定層Ｆｉｘ)の直下には、中間層配線によって書き込みワード線ＷＷＬが磁気トンネル接合ＭＴＪの一端(固定層Ｆｉｘ)に近接して平行に形成されている。また磁気トンネル接合ＭＴＪの他端(自由層Ｆｒｅｅ)は、上層配線によって形成されたビット線ＢＬに接続される。
【００８５】
図５の鳥瞰図に示すように、中間層配線によって形成された書き込みワード線ＷＷＬに矢印の方向の書き込みワード線電流ＩWWLを流すことによって、矢印の方向の書き込みワード線磁場ＨWWLが形成され、上層配線によって形成されたビット線ＢＬに矢印の方向のビット線電流ＩBLを流すことによって、矢印の方向のビット線磁場ＨBLが形成される。従って、ワード線磁場ＨWWLとビット線磁場ＨBLによって、磁気トンネル接合ＭＴＪの他端の自由層Ｆｒｅｅの磁化方向が決定される。
【００８６】
図６は、図５の鳥瞰図に示した中間層配線の書き込みワード線ＷＷＬと上層配線のビット線ＢＬとの交点に配置されたＭＲＡＭセルの磁気トンネル接合ＭＴＪの自由層Ｆｒｅｅへのワード線磁場ＨWWLとビット線磁場ＨBLの影響を示す鳥瞰図である。中間層配線の書き込みワード線ＷＷＬと上層配線のビット線ＢＬとの交点にＭＲＡＭセルの磁気トンネル接合ＭＴＪを配置して、書き込みワード線ＷＷＬに矢印方向の書き込みワード線電流ＩWWLを流し、ビット線ＢＬに矢印方向のビット線電流ＩBLを流す。
【００８７】
一般的に強磁性体には結晶構造や形状等によって磁化しやすい方向(エネルギーが低い状態)があり、この方向は磁化容易軸(Easy Axis)と呼ばれるが、メモリの保持状態としてはこの方向を保つ。これに対して磁化しにくい方向は磁化困難軸(Hard Axis)と呼ばれる。磁化の方向を反転させるには磁化容易軸に対して磁化と反対の方向に磁場を与えて磁化の向きを変える。この時に磁化困難軸方向に磁場を与えると、磁化困難軸方向に磁場が無い場合に比べ磁化容易軸方向の磁場が小さくても磁化の向きが反転することが知られている。
【００８８】
従って、磁化困難軸方向と磁化容易軸方向の両方に磁場がかかる交点位置のＭＲＡＭセルのみ書き込みを行って、その他の多数のＭＲＡＭセルには書き込みしきい値を超えた磁場が印加されず書き換えが起こらないようにすることができる。このようにして２次元的なマトリックスＭＲＡＭセルアレイへの書き込みを実現することが可能となる。
【００８９】
《アストロイド曲線》
図７は、図５と図６の鳥瞰図に示したワード線磁場ＨWWLとビット線磁場ＨBLの磁場の大きさと磁化反転のしきい値の関係を示すアストロイド曲線を示す図である。
【００９０】
アストロイド曲線は４個の円弧を含み、アストロイド曲線の４個の円弧の内側の領域では、ワード線磁場ＨWWLとビット線磁場ＨBLの磁場の大きさが磁化反転のしきい値以下であるので、磁気トンネル接合ＭＴＪの他端の自由層Ｆｒｅｅの磁化方向を反転することはできない。しかし、アストロイド曲線の４個の円弧の外側の領域では、ワード線磁場ＨWWLとビット線磁場ＨBLの磁場の大きさが磁化反転のしきい値以上となるので、磁気トンネル接合ＭＴＪの他端の自由層Ｆｒｅｅの磁化方向を反転することが可能となる。
【００９１】
図５と図６の鳥瞰図に示したように、ビット線ＢＬに矢印の方向のビット線電流ＩBLを流すことによって、図７の第一象限の“１”書き込みに対応して磁気トンネル接合ＭＴＪの他端の自由層Ｆｒｅｅの磁化方向を決定することができる。ビット線ＢＬに矢印方向と反対方向のビット線電流ＩBLを流すことによって、図７の第四象限の“０”書き込みに対応して磁気トンネル接合ＭＴＪの他端の自由層Ｆｒｅｅの磁化方向を決定することができる。
【００９２】
《不揮発性メモリのＭＲＡＭセルとＭＲＯＭセル》
図８は、図２に示した本発明の実施の形態１による半導体集積回路１０の不揮発性メモリ３に含まれた磁気ランダムアクセスメモリ(ＭＲＡＭ)のセルＭＲＡＭ  Ｃｅｌｌと磁気リードオンリーメモリ(ＭＲＯＭ)のセルＭＲＯＭ  Ｃｅｌｌの構成を示す図である。
【００９３】
図８に示すように、ビット線ＢＬ０には第１ＭＲＡＭセル１００、第２ＭＲＡＭセル１０１、第１ＭＲＯＭセル１０２、第３ＭＲＡＭセル１０３が接続されている。
【００９４】
第１ＭＲＡＭセル１００は、強磁性層から構成され磁化方向が外部から制御可能となっている自由層１００２と、絶縁層からなるトンネル絶縁層１００１と、強磁性層と反強磁性層との積層膜からなり反強磁性層と強磁性層との交換結合によって強磁性層の磁化方向が強く固定された固定層１０００とからなる磁気トンネル接合(ＭＴＪ)を含んでいる。磁気トンネル接合(ＭＴＪ)の自由層１００２はビット線ＢＬ０に接続され、磁気トンネル接合(ＭＴＪ)の固定層１０００はＮチャネルＭＯＳトランジスタＴＲのドレインに接続され、ＮチャネルＭＯＳトランジスタＴＲのゲートは読み出しワード線ＲＷＬ０に接続され、ＮチャネルＭＯＳトランジスタＴＲのソースは接地電圧Ｖｓｓに接続される。磁気トンネル接合(ＭＴＪ)の固定層１０００には、書き込みワード線ＷＷＬ０が近接して形成されている。
【００９５】
第２ＭＲＡＭセル１０１も、強磁性層から構成され磁化方向が外部から制御可能となっている自由層１０１２と、絶縁層からなるトンネル絶縁層１０１１と、強磁性層と反強磁性層との積層膜からなり反強磁性層と強磁性層との交換結合によって強磁性層の磁化方向が強く固定された固定層１０１０とからなる磁気トンネル接合(ＭＴＪ)を含んでいる。磁気トンネル接合(ＭＴＪ)の自由層１０１２はビット線ＢＬ０に接続され、磁気トンネル接合(ＭＴＪ)の固定層１０１０はＮチャネルＭＯＳトランジスタＴＲのドレインに接続され、ＮチャネルＭＯＳトランジスタＴＲのゲートは読み出しワード線ＲＷＬ１に接続され、ＮチャネルＭＯＳトランジスタＴＲのソースは接地電圧Ｖｓｓに接続される。磁気トンネル接合(ＭＴＪ)の固定層１０１０には、書き込みワード線ＷＷＬ１が近接して形成されている。
【００９６】
第３ＭＲＡＭセル１０３も、強磁性層から構成され磁化方向が外部から制御可能となっている自由層１０３２と、絶縁層からなるトンネル絶縁層１０３１と、強磁性層と反強磁性層との積層膜からなり反強磁性層と強磁性層との交換結合によって強磁性層の磁化方向が強く固定された固定層１０３０とからなる磁気トンネル接合(ＭＴＪ)を含んでいる。磁気トンネル接合(ＭＴＪ)の自由層１０３２はビット線ＢＬ０に接続され、磁気トンネル接合(ＭＴＪ)の固定層１０３０はＮチャネルＭＯＳトランジスタＴＲのドレインに接続され、ＮチャネルＭＯＳトランジスタＴＲのゲートは読み出しワード線ＲＷＬＮに接続され、ＮチャネルＭＯＳトランジスタＴＲのソースは接地電圧Ｖｓｓに接続される。磁気トンネル接合(ＭＴＪ)の固定層１０１０には、書き込みワード線ＷＷＬＮが近接して形成されている。
【００９７】
第１ＭＲＯＭセル１０２は、強磁性層と反強磁性層との積層膜からなり反強磁性層と強磁性層との交換結合によって強磁性層の磁化方向が強く固定された固定層１０２２と、絶縁層からなるトンネル絶縁層１０２１と、強磁性層と反強磁性層との積層膜からなり反強磁性層と強磁性層との交換結合によって強磁性層の磁化方向が強く固定された固定層１０２０とからなる磁気トンネル接合(ＭＴＪ)を含んでいる。磁気トンネル接合(ＭＴＪ)の固定層１０２２はビット線ＢＬ０に接続され、磁気トンネル接合(ＭＴＪ)の固定層１０２０はＮチャネルＭＯＳトランジスタＴＲのドレインに接続され、ＮチャネルＭＯＳトランジスタＴＲのゲートは読み出しワード線ＲＷＬ２に接続されて、ＮチャネルＭＯＳトランジスタＴＲのソースは接地電圧Ｖｓｓに接続される。磁気トンネル接合(ＭＴＪ)の固定層１０２０には、書き込みワード線ＷＷＬ２が近接されずに迂回されて形成されている。
【００９８】
図８に示した第１ＭＲＡＭセル１００、第２ＭＲＡＭセル１０１、第１ＭＲＯＭセル１０２、第３ＭＲＡＭセル１０３の磁気トンネル接合(ＭＴＪ)は、下記のように図１に示す本発明の実施の形態１による半導体集積回路１０の半導体製造プロセスを使用して形成されることが可能である。
【００９９】
最初に第１ＭＲＡＭセル１００、第２ＭＲＡＭセル１０１、第１ＭＲＯＭセル１０２、第３ＭＲＡＭセル１０３の複数のＮチャネルＭＯＳトランジスタＴＲと複数の書き込みワード線ＷＷＬ０、ＷＷＬ１、ＷＷＬ２、ＷＷＬＮとが形成される。
【０１００】
次に、第１ＭＲＡＭセル１００、第２ＭＲＡＭセル１０１、第１ＭＲＯＭセル１０２、第３ＭＲＡＭセル１０３の複数のＮチャネルＭＯＳトランジスタＴＲと複数の書き込みワード線ＷＷＬ０、ＷＷＬ１、ＷＷＬ２、ＷＷＬＮの上部に層間絶縁膜が形成される。
【０１０１】
その次に、複数のＮチャネルＭＯＳトランジスタＴＲの上部の層間絶縁膜には、複数の磁気トンネル接合(ＭＴＪ)を形成するためのトレンチがプラズマエッチングによって形成される。
【０１０２】
その次に、複数のＮチャネルＭＯＳトランジスタＴＲの上部の複数のトレンチの内部に、固定層１０００、１０１０、１０２０、１０３０とトンネル絶縁層１００１、１０１１、１０２１、１０３１と固定層１０２２とのサンドイッチ構造がプラズマデポジションによって堆積形成される。すなわち、第１ＭＲＡＭセル１００と第２ＭＲＡＭセル１０１と第３ＭＲＡＭセル１０３の各サンドイッチ構造の最上部にも、最初に固定層１０２２が形成される。
【０１０３】
この状態で、最大強度の磁場を半導体集積回路１０の半導体ウェハーに供給することにより、複数のサンドイッチ構造の最下層の固定層１０００、１０１０、１０２０、１０３０の磁化方向と複数のサンドイッチ構造の最上層の固定層１０２２の磁化方向とを固定する。
【０１０４】
その後に、第１ＭＲＯＭセル１０２のサンドイッチ構造の最上部の固定層１０２２の上部に耐エッチングマスクを形成した後に、第１ＭＲＡＭセル１００と第２ＭＲＡＭセル１０１と第３ＭＲＡＭセル１０３の各サンドイッチ構造の最上部の固定層１０２２をプラズマエッチングによって除去する。
【０１０５】
その次に、第１ＭＲＡＭセル１００と第２ＭＲＡＭセル１０１と第３ＭＲＡＭセル１０３のサンドイッチ構造の最上部に、自由層１００２、１０１２、１０３２がプラズマデポジションによって堆積形成される。
【０１０６】
この状態で、上述した最大強度の磁場よりも弱い磁場を半導体集積回路１０の半導体ウェハーに供給することにより、第１ＭＲＡＭセル１００と第２ＭＲＡＭセル１０１と第３ＭＲＡＭセル１０３の各磁化方向を任意の方向に統一することができる。尚、この弱い磁場が半導体集積回路１０の半導体ウェハーに供給されても、第１ＭＲＡＭセル１００、第２ＭＲＡＭセル１０１、第１ＭＲＯＭセル１０２、第３ＭＲＡＭセル１０３の複数のサンドイッチ構造の最下層の固定層１０００、１０１０、１０２０、１０３０にて固定された磁化方向が変化することはない。
【０１０７】
図９は、図２に示した本発明の実施の形態１による半導体集積回路１０の不揮発性メモリ３に含まれた磁気ランダムアクセスメモリ(ＭＲＡＭ)のセルＭＲＡＭ  Ｃｅｌｌと磁気リードオンリーメモリ(ＭＲＯＭ)のセルＭＲＯＭ  Ｃｅｌｌの他の構成を示す図である。
【０１０８】
図９に示す不揮発性メモリ３が、図８に示した不揮発性メモリ３と相違するのは下記の点である。
【０１０９】
すなわち、図９に示す不揮発性メモリ３では、図８に示した不揮発性メモリ３の第１ＭＲＡＭセル１００、第２ＭＲＡＭセル１０１、第１ＭＲＯＭセル１０２、第３ＭＲＡＭセル１０３のサンドイッチ構造の最上部に反強磁性材料１００３、１０１３、１０２３、１０３３が追加されている。図９に示した不揮発性メモリ３では、第１ＭＲＡＭセル１００と第２ＭＲＡＭセル１０１と第３ＭＲＡＭセル１０３のサンドイッチ構造の最上部に追加された反強磁性材料１００３、１０１３、１０３３が、強磁性層から構成され磁化方向は外部から制御可能となっている自由層１００２、１０１２、１０２２と小さな交換結合の強度を有している。それに対して、図９に示す不揮発性メモリ３では、第１ＭＲＯＭセル１０２のサンドイッチ構造の最上部に追加された反強磁性材料１０２３は、強磁性層から構成され磁化方向が強く固定される固定層１０２２と大きな強度の交換結合を有している。例えば、小さな交換結合の強度の反強磁性材料１００３、１０１３、１０３３はＭｇＯ(酸化マグネシウム)等であり、大きな交換結合の強度の反強磁性材料１０２３はＦｅＭｎ(マンガン鉄合金)等である。
【０１１０】
図９に示した第１ＭＲＡＭセル１００、第２ＭＲＡＭセル１０１、第１ＭＲＯＭセル１０２、第３ＭＲＡＭセル１０３の磁気トンネル接合(ＭＴＪ)は、下記のように図１に示す本発明の実施の形態１による半導体集積回路１０の半導体製造プロセスを使用して形成されることが可能である。
【０１１１】
すなわち、図９に示す不揮発性メモリ３の第１ＭＲＡＭセル１００、第２ＭＲＡＭセル１０１、第１ＭＲＯＭセル１０２、第３ＭＲＡＭセル１０３のサンドイッチ構造までは、図８にて説明した半導体集積回路１０の半導体製造プロセスを使用して形成されることが可能である。
【０１１２】
その後、第１ＭＲＡＭセル１００のサンドイッチ構造の最上部に反強磁性材料１００３を形成して、第２ＭＲＡＭセル１０１のサンドイッチ構造の最上部に反強磁性材料１０１３を形成して、第３ＭＲＡＭセル１０３のサンドイッチ構造のサンドイッチ構造の最上部に反強磁性材料１０３３を形成する。この際に、反強磁性材料１００３、１０１３、１０３３は、例えば小さな交換結合の強度を有するＭｇＯ(酸化マグネシウム)等のプラズマデポジションによって同時に堆積形成されることが可能である。
【０１１３】
最後に、第１ＭＲＯＭセル１０２のサンドイッチ構造の最上部に反強磁性材料１０２３を、例えば大きな交換結合の強度を有するＦｅＭｎ(マンガン鉄合金)等のプラズマデポジションによって堆積形成する。
【０１１４】
《不正書き込み検出回路と不揮発性メモリ》
図１０は、図１に示した本発明の実施の形態１による半導体集積回路１０の不正書き込み検出回路２と不揮発性メモリ３の構成を示す図である。
【０１１５】
図１０に示すように、不揮発性メモリ３は図２で説明したように、マトリックスの横方向の行方向に配列された読み出しワード線ＲＷＬ０、ＲＷＬ１、ＲＷＬ２、ＲＷＬ３…ＲＷＬ１５と縦方向の列方向に配列されたビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３…ＢＬ２３の交点に白い四角の複数のＭＲＡＭセルＭＲＡＭ  Ｃｅｌｌと黒い四角のＭＲＯＭセルＭＲＯＭ  Ｃｅｌｌを含んでいる。
【０１１６】
不正書き込み検出回路２の複数の入力端子に不揮発性メモリ３の不正アクセス検出情報を供給するために、不揮発性メモリ３の複数の黒い四角のＭＲＯＭセルＭＲＯＭ  Ｃｅｌｌに接続された読み出しワード線ＲＷＬ１、ＲＷＬ２、ＲＷＬ３、ＲＷＬ３、ＲＷＬ６、ＲＷＬ７、ＲＷＬ９、ＲＷＬ１２、ＲＷＬ１４、ＲＷＬ１５が逐次に読み出しワード線駆動回路(図示せず)によって選択電圧レベルに駆動される。
【０１１７】
その結果、不揮発性メモリ３の複数の黒い四角のＭＲＯＭセルＭＲＯＭ  Ｃｅｌｌに接続されたビット線ＢＬ０１、ＢＬ０４、ＢＬ０７、ＢＬ０９…ＢＬ２３には、不揮発性メモリ３の複数の黒い四角のＭＲＯＭセルＭＲＯＭ  Ｃｅｌｌからの読み出し信号が読み出される。一方、不正書き込み検出回路２の複数の入力端子は、不揮発性メモリ３の複数の黒い四角のＭＲＯＭセルＭＲＯＭ  Ｃｅｌｌが接続されたビット線ＢＬ０１、ＢＬ０４、ＢＬ０７、ＢＬ０９…ＢＬ２３に接続されている。図１０に示した例では、不正書き込み検出回路２はＯＲ回路ＯＲによって構成され、このＯＲ回路ＯＲの多入力端子はビット線ＢＬ０１、ＢＬ０４、ＢＬ０７、ＢＬ０９…ＢＬ２３に接続されている。
【０１１８】
秘密情報の不正アクセスを受ける以前では、図１０の不揮発性メモリ３の全ての黒い四角のＭＲＯＭセルＭＲＯＭ  Ｃｅｌｌの磁気トンネル接合ＭＴＪの上部固定層の磁化方向は、図７の第四象限の“０”書き込みに対応している。従って、秘密情報の不正アクセスを受ける以前では、図１０の不揮発性メモリ３に含まれた全ての黒い四角のＭＲＯＭセルＭＲＯＭ  Ｃｅｌｌの全ての記憶情報は、ローレベル“０”となっている。その結果、不揮発性メモリ３の読み出しワード線ＲＷＬ１、ＲＷＬ２、ＲＷＬ３、ＲＷＬ６、ＲＷＬ７、ＲＷＬ９、ＲＷＬ１２、ＲＷＬ１４、ＲＷＬ１５を逐次に読み出しワード線駆動回路(図示せず)によって選択電圧レベルに駆動することで、ビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３…ＢＬ２３に不揮発性メモリ３の全ての黒い四角のＭＲＯＭセルＭＲＯＭ  Ｃｅｌｌから全ての読み出し信号を読み出しても、不正書き込み検出回路２を構成するＯＲ回路ＯＲの出力信号はローレベル“０”(不正アクセス無し)となる。
【０１１９】
秘密情報の不正アクセスを受けた以後では、図１０の不揮発性メモリ３の複数の黒い四角のＭＲＯＭセルＭＲＯＭ  Ｃｅｌｌの少なくとも１個のセルの磁気トンネル接合ＭＴＪの自由層の磁化方向は、図７の第一象限の“１”書き込みに対応している。従って、秘密情報の不正アクセスを受けた以後では、図１０の不揮発性メモリ３に含まれた複数の黒い四角のＭＲＯＭセルＭＲＯＭ  Ｃｅｌｌの少なくとも１個のセルの記憶情報は、ハイレベル“１”となっている。その結果、不揮発性メモリ３の読み出しワード線ＲＷＬ１、ＲＷＬ２、ＲＷＬ３、ＲＷＬ６、ＲＷＬ７、ＲＷＬ９、ＲＷＬ１２、ＲＷＬ１４、ＲＷＬ１５を逐次に読み出しワード線駆動回路(図示せず)によって選択電圧レベルに駆動することで、ビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３…ＢＬ２３に不揮発性メモリ３の複数の黒い四角のＭＲＯＭセルＭＲＯＭ  Ｃｅｌｌの少なくとも１個のセルのハイレベル“１”の読み出し信号が読み出されて、不正書き込み検出回路２を構成するＯＲ回路ＯＲの出力信号はハイレベル“１”(不正アクセス有り)となる。
【０１２０】
図１１は、図１に示した本発明の実施の形態１による半導体集積回路１０の不正書き込み検出回路２と不揮発性メモリ３の他の構成を示す図である。
【０１２１】
図１１に示す本発明の実施の形態１による不正書き込み検出回路２と不揮発性メモリ３が図１０に示した本発明の実施の形態１による不正書き込み検出回路２と不揮発性メモリ３と相違するのは、下記の点である。
【０１２２】
すなわち、図１１に示す本発明の実施の形態１による不正書き込み検出回路２は、ＮＡＮＤ回路ＮＡＮＤによって構成され、このＮＡＮＤ回路ＮＡＮＤの多入力端子はビット線ＢＬ０１、ＢＬ０４、ＢＬ０７、ＢＬ０９…ＢＬ２３に接続されている。
【０１２３】
更に秘密情報の不正アクセスを受ける以前では、図１１の不揮発性メモリ３の全ての黒い四角のＭＲＯＭセルＭＲＯＭ  Ｃｅｌｌの磁気トンネル接合ＭＴＪの上部固定層の磁化方向は、図７に示した第一象限の“１”書き込みに対応している。従って、秘密情報の不正アクセスを受ける以前では、図１１の不揮発性メモリ３の全ての黒い四角のＭＲＯＭセルＭＲＯＭ  Ｃｅｌｌの全ての記憶情報は、ハイレベル“１”となっている。その結果、不揮発性メモリ３の読み出しワード線ＲＷＬ１、ＲＷＬ２、ＲＷＬ３、ＲＷＬ３、ＲＷＬ６、ＲＷＬ７、ＲＷＬ９、ＲＷＬ１２、ＲＷＬ１４、ＲＷＬ１５を逐次に読み出しワード線駆動回路(図示せず)によって選択電圧レベルに駆動することで、ビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３…ＢＬ２３に不揮発性メモリ３の全ての黒い四角のＭＲＯＭセルＭＲＯＭ  Ｃｅｌｌから全ての読み出し信号を読み出しても、不正書き込み検出回路２を構成するＮＡＮＤ回路ＮＡＮＤの出力信号はローレベル“０”(不正アクセス無し)となる。
【０１２４】
しかしながら、秘密情報の不正アクセスを受けた以後では、図１１の不揮発性メモリ３の複数の黒い四角のＭＲＯＭセルＭＲＯＭ  Ｃｅｌｌの少なくとも１個のセルの磁気トンネル接合ＭＴＪの自由層の磁化方向は、図７の第四象限の“０”書き込みに対応している。従って、秘密情報の不正アクセスを受けた以後では、図１１の不揮発性メモリ３に含まれた複数の黒い四角のＭＲＯＭセルＭＲＯＭ  Ｃｅｌｌの少なくとも１個のセルの記憶情報は、ローレベル“０”となっている。その結果、不揮発性メモリ３の読み出しワード線ＲＷＬ１、ＲＷＬ２、ＲＷＬ３、ＲＷＬ３、ＲＷＬ６、ＲＷＬ７、ＲＷＬ９、ＲＷＬ１２、ＲＷＬ１４、ＲＷＬ１５を逐次に読み出しワード線駆動回路(図示せず)によって選択電圧レベルに駆動することで、ビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３…ＢＬ２３に不揮発性メモリ３の複数の黒い四角のＭＲＯＭセルＭＲＯＭ  Ｃｅｌｌの少なくとも１個のセルのローレベル“０”の読み出し信号が読み出され、不正書き込み検出回路２を構成するＮＡＮＤ回路ＮＡＮＤの出力信号はハイレベル“１”(不正アクセス有り)となる。
【０１２５】
《不正アクセス検出結果に基づく保護動作》
図１２は、図１０または図１１で説明した不正書き込み検出回路２による不正アクセス検出結果に基づく図１に示した本発明の実施の形態１による半導体集積回路１０の保護動作を説明する図である。
【０１２６】
図１２の例では、不正アクセス検出結果に基づいて不正書き込み検出回路２はプロセッサ１に対して割り込みを発生させて、プロセッサ１に含まれた中央処理ユニット(ＣＰＵ)の動作を強制停止されるものである。従って、割り込みによって、プロセッサ１の中央処理ユニット(ＣＰＵ)による不揮発性メモリ３に含まれる複数のＭＲＡＭセルＭＲＡＭ  Ｃｅｌｌの秘密情報の通常アクセスが強制停止されるものとなる。
【０１２７】
従って、図１に示した本発明の実施の形態１による半導体集積回路１０を搭載したＩＣカードや携帯端末等が盗難等によって不正使用者に不正使用され、不揮発性メモリ３が不正アクセスのアタックを受けた際に、不正アクセスに対する保護を改善することが可能となる。
【０１２８】
図１３は、図１０または図１１で説明した不正書き込み検出回路２による不正アクセス検出結果に基づく図１に示した本発明の実施の形態１による半導体集積回路１０の他の保護動作を説明する図である。
【０１２９】
図１３の例では、不正アクセス検出結果に基づいて不正書き込み検出回路２は、フラグレジスタ７に格納された不正アクセスフラグ情報をローレベル“０”(不正アクセス無し)からハイレベル“１”(不正アクセス有り)に更新する。従って、フラグレジスタ７のハイレベル“１”(不正アクセス有り)の不正アクセスフラグ情報に応答して、プロセッサ１の中央処理ユニット(ＣＰＵ)による不揮発性メモリ３に含まれる複数のＭＲＡＭセルＭＲＡＭ  Ｃｅｌｌの秘密情報の通常アクセスが強制停止されるものとなる。
【０１３０】
図１４は、図１０または図１１で説明した不正書き込み検出回路２による不正アクセス検出結果に基づく図１に示した本発明の実施の形態１による半導体集積回路１０の更に他の保護動作を説明する図である。
【０１３１】
図１４の例では、不正アクセス検出結果に基づいて、不正書き込み検出回路２は入出力ポート８に対して半導体集積回路１０の入出力外部端子を介したデータ入出力動作停止信号を供給することによって、入出力ポート８のデータ入出力動作が強制停止される。不正アクセスが検出されない通常動作においては、不揮発性メモリ３の複数のＭＲＡＭセルＭＲＡＭ  Ｃｅｌｌの秘密情報は、内部バス６を経由して入出力ポート８から半導体集積回路１０の外部に読み出されることが可能とされる。従って、不正アクセス検出結果に応答して、不揮発性メモリ３の複数のＭＲＡＭセルＭＲＡＭ  Ｃｅｌｌの秘密情報の入出力ポート８を経由する半導体集積回路１０の外部への読み出しが強制停止されるものとなる。
【０１３２】
尚、上述した図１２乃至図１４の各例では、不正書き込み検出回路２による不正アクセス検出結果に応答して、半導体集積回路１０の外部端子に接続された発光ダイオード(ＬＥＤ)を点滅させる等の種々の方法によって半導体集積回路１０の外部に不正アクセスの結果を通知することも可能である。
【０１３３】
［実施の形態２］
《半導体集積回路の磁気シールド》
図１５は、図１乃至図１４を参照して説明した本発明の実施の形態１による半導体集積回路１０の半導体チップを磁気シールドするための本発明の実施の形態２によるパッケージの構造を示す図である。
【０１３４】
図１５に示すように、複数の磁気ランダムアクセスメモリ(ＭＲＡＭ)のセルＭＲＡＭ  Ｃｅｌｌと複数の磁気リードオンリーメモリ(ＭＲＯＭ)のセルＭＲＯＭ  Ｃｅｌｌを含む不揮発性メモリ３を内蔵する図１に示した本発明の実施の形態１による半導体集積回路１０の半導体チップは、上部磁石部材２０と下部磁石部材３０との間に配置されている。
【０１３５】
図１５(Ａ)の鳥瞰図に示すように、上部磁石部材２０の上面のＮ極ＮからＳ極Ｓには上面磁界Ｈ20Uが形成され、上部磁石部材２０の下面のＮ極ＮからＳ極Ｓには下面磁界Ｈ20Dが形成され、下部磁石部材３０の上面のＮ極ＮからＳ極Ｓには上面磁界Ｈ30Uが形成され、下部磁石部材３０の下面のＮ極ＮからＳ極Ｓには下面磁界Ｈ30Dが形成される。
【０１３６】
図１５(Ｂ)の断面図に示したように、不揮発性メモリ３を内蔵する半導体集積回路１０の半導体チップは上部磁石部材２０と下部磁石部材３０との間に配置されているので、上部磁石部材２０と下部磁石部材３０との間では上部磁石部材２０の下面磁界Ｈ20Dと下部磁石部材３０の上面磁界Ｈ30Uとが打ち消される。
【０１３７】
従って、この磁気的な平衡状態では、上部磁石部材２０と下部磁石部材３０の間に配置された半導体集積回路１０の半導体チップに形成された不揮発性メモリ３の複数の磁気ランダムアクセスメモリ(ＭＲＡＭ)のセルＭＲＡＭ  Ｃｅｌｌと複数の磁気リードオンリーメモリ(ＭＲＯＭ)のセルＭＲＯＭ  Ｃｅｌｌに対する磁気的な影響は無視されることができる。
【０１３８】
しかし、不揮発性メモリ３を内蔵する半導体集積回路１０の半導体チップへの不正アクセスのアタックによって、上部磁石部材２０と下部磁石部材３０のどちらか一方が破壊され取り除かれると、磁界の平衡状態が崩れる。その結果、残存した磁石部材から残留磁束の影響により、不揮発性メモリ３の複数の磁気リードオンリーメモリ(ＭＲＯＭ)のセルＭＲＯＭ  Ｃｅｌｌの磁気トンネル接合ＭＴＪの上部固定層の磁化方向は、反転する。
【０１３９】
図１０と図１１とを参照して説明したように、不揮発性メモリ３の複数の磁気リードオンリーメモリ(ＭＲＯＭ)のセルＭＲＯＭ  Ｃｅｌｌの磁気トンネル接合ＭＴＪの上部固定層の磁化方向の反転は、不正書き込み検出回路２によって検出されることができる。
【０１４０】
図１６は、図１乃至図１４を参照して説明した本発明の実施の形態１による半導体集積回路１０の半導体チップを磁気シールドするための本発明の実施の形態２によるＱＦＰパッケージの構造を示す図である。
【０１４１】
ＱＦＰはQuad Flat Packageの略であり、矩形形状パッケージＰＫＧの各辺から金属製のリード接続端子ＬＤが導出されている。
【０１４２】
図１６に示すＱＦＰパッケージの半導体集積回路１０の半導体チップは、図１乃至図１４を参照して説明した本発明の実施の形態１による半導体集積回路１０の半導体チップと同様に複数の磁気ランダムアクセスメモリ(ＭＲＡＭ)のセルＭＲＡＭ  Ｃｅｌｌと複数の磁気リードオンリーメモリ(ＭＲＯＭ)のセルＭＲＯＭ  Ｃｅｌｌを含む不揮発性メモリ３を内蔵するものである。
【０１４３】
図１６に示したように、半導体集積回路１０の半導体チップの下面は絶縁性接着剤によって下部磁石部材３０と固定される一方、半導体集積回路１０の半導体チップの上面は絶縁性接着剤によって上部磁石部材２０と固定されている。また、半導体集積回路１０の半導体チップの上面に形成された複数のパッド電極は、複数のボンディングワイヤーＢＷを介して複数のリード接続端子ＬＤと電気的に接続されている。
【０１４４】
図１６に示したように、不揮発性メモリ３を内蔵する半導体集積回路１０の半導体チップは上部磁石部材２０と下部磁石部材３０との間に配置されているので、上部磁石部材２０と下部磁石部材３０との間では上部磁石部材２０の下面磁界と下部磁石部材３０の下面磁界とが打ち消される。
【０１４５】
しかし、図１６に示したＱＦＰパッケージに封止され不揮発性メモリ３を内蔵する半導体集積回路１０の半導体チップへの不正アクセスのアタックによって、上部磁石部材２０と下部磁石部材３０のどちらか一方が破壊され取り除かれると、磁界の平衡状態が崩れる。その結果、残存した磁石部材から残留磁束の影響によって、不揮発性メモリ３の複数の磁気リードオンリーメモリ(ＭＲＯＭ)のセルＭＲＯＭ  Ｃｅｌｌの磁気トンネル接合ＭＴＪの上部固定層の磁化方向は、反転する。
【０１４６】
図１０と図１１とを参照して説明したように、不揮発性メモリ３の複数の磁気リードオンリーメモリ(ＭＲＯＭ)のセルＭＲＯＭ  Ｃｅｌｌの磁気トンネル接合ＭＴＪの上部固定層の磁化方向の反転は、不正書き込み検出回路２によって検出されることができる。
【０１４７】
図１７は、図１乃至図１４を参照して説明した本発明の実施の形態１による半導体集積回路１０の半導体チップを磁気シールドするための本発明の実施の形態２によるＱＦＰパッケージのその他の構造を示す図である。
【０１４８】
図１７に示すパッケージＰＫＧが、図１６に示したパッケージＰＫＧと相違するのは下記の点である。
【０１４９】
すなわち、図１７に示すパッケージＰＫＧでは、上部磁石部材２０からの上面磁界の強度を減少するために上部磁石部材２０の上部には柔磁性層４０が形成されて、下部磁石部材３０からの下面磁界の強度を減少するために下部磁石部材３０の下部には柔磁性層５０が形成されている。従って、図１７に示すパッケージＰＫＧを有する半導体集積回路１０が種々の電子装置に搭載される際に、上面磁界と下面磁界からの種々の電子装置への影響を軽減することが可能となる。それ以外は、図１６に示したパッケージＰＫＧと全く同一の機能が図１７に示すパッケージＰＫＧによって実現されることが可能なものである。
【０１５０】
図１８は、図１乃至図１４を参照して説明した本発明の実施の形態１による半導体集積回路１０の半導体チップを磁気シールドするための本発明の実施の形態２によるＢＧＡパッケージの構造を示す図である。
【０１５１】
ＢＧＡはBall grid arrayの略であって、パッケージＰＫＧの基板６０の底面は格子状(グリッド状)に配置された複数の接続ボールｂａｌｌを含んでいる。尚、複数の接続ボールｂａｌｌは、半田の表面張力によって半球状に形成されている。半導体集積回路１０の半導体チップの上面に形成された複数のパッド電極は、複数のボンディングワイヤーＢＷと基板６０の内部配線を介してパッケージＰＫＧの基板６０の底面の複数の接続ボールｂａｌｌと電気的に接続されている。
【０１５２】
図１８に示したように、半導体集積回路１０の半導体チップの下面は絶縁性接着剤によって下部磁石部材３０と固定される一方、半導体集積回路１０の半導体チップの上面は絶縁性接着剤によって上部磁石部材２０と固定されている。
【０１５３】
図１８に示したように、不揮発性メモリ３を内蔵する半導体集積回路１０の半導体チップは上部磁石部材２０と下部磁石部材３０との間に配置されているので、上部磁石部材２０と下部磁石部材３０との間では上部磁石部材２０の下面磁界と下部磁石部材３０の下面磁界とが打ち消される。
【０１５４】
しかし、図１８に示したＱＦＰパッケージに封止され不揮発性メモリ３を内蔵する半導体集積回路１０の半導体チップへの不正アクセスのアタックによって、上部磁石部材２０と下部磁石部材３０のどちらか一方が破壊され取り除かれると、磁界の平衡状態が崩れる。その結果、残存した磁石部材から残留磁束の影響によって、不揮発性メモリ３の複数の磁気リードオンリーメモリ(ＭＲＯＭ)のセルＭＲＯＭ  Ｃｅｌｌの磁気トンネル接合ＭＴＪの上部固定層の磁化方向は、反転する。
【０１５５】
図１０と図１１とを参照して説明したように、不揮発性メモリ３の複数の磁気リードオンリーメモリ(ＭＲＯＭ)のセルＭＲＯＭ  Ｃｅｌｌの磁気トンネル接合ＭＴＪの上部固定層の磁化方向の反転は、不正書き込み検出回路２によって検出されることができる。
【０１５６】
図１９は、図１乃至図１４を参照して説明した本発明の実施の形態１による半導体集積回路１０の半導体チップを磁気シールドするための本発明の実施の形態２によるＢＧＡパッケージのその他の構造を示す図である。
【０１５７】
図１９に示すパッケージＰＫＧが、図１８に示したパッケージＰＫＧと相違するのは下記の点である。
【０１５８】
すなわち、図１９に示すパッケージＰＫＧでは、上部磁石部材２０からの上面磁界の強度を減少するために上部磁石部材２０の上部には柔磁性層４０が形成されて、下部磁石部材３０からの下面磁界の強度を減少するために下部磁石部材３０の下部には柔磁性層５０が形成されている。従って、図１９に示すパッケージＰＫＧを有する半導体集積回路１０が種々の電子装置に搭載される際に、上面磁界と下面磁界からの種々の電子装置への影響を軽減することが可能となる。それ以外は、図１８に示したパッケージＰＫＧと全く同一の機能が図１７に示すパッケージＰＫＧによって実現されることが可能なものである。
【０１５９】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１６０】
例えば、図２と図１０と図１１で説明した不揮発性メモリ３では、磁気リードオンリーメモリ(ＭＲＯＭ)のセルＭＲＯＭ  Ｃｅｌｌは不揮発性メモリ３の内部の特定の物理アドレスに配置されていた。
【０１６１】
従って、図１に示す本発明の実施の形態１による半導体集積回路１０のプロセッサ１による通常書き込み動作や通常読み出し動作では、不揮発性メモリ３の内部の特定の物理アドレスに配置された磁気リードオンリーメモリ(ＭＲＯＭ)のセルＭＲＯＭ  Ｃｅｌｌをアクセスすることはない。従って、通常書き込み動作や通常読み出し動作では、プロセッサ１は、不揮発性メモリ３の内部のその他の物理アドレス(ユーザー領域)に配置された磁気ランダムアクセスメモリ(ＭＲＡＭ)のセルＭＲＡＭ  Ｃｅｌｌのみをアクセスするものである。この通常書き込み動作や通常読み出し動作のアクセスの際に特定の物理アドレスに配置された磁気リードオンリーメモリ(ＭＲＯＭ)のセルをスキップするように、プロセッサ１によるアクセスの論理アドレスと不揮発性メモリ３のＭＲＡＭセルのアクセスの物理アドレスとの対応を示す通常アクセスのためのアドレス変換テーブルが構築される。
【０１６２】
この通常アクセスのためのアドレス変換テーブルを、図１に示す本発明の実施の形態１による半導体集積回路１０の不揮発性メモリ３の内部に格納することが可能である。
【０１６３】
更に、不揮発性メモリ３の内部に格納された秘密キーと対応する実行情報がプロセッサ１に供給された際にのみプロセッサ１による不揮発性メモリ３の通常書き込み動作や通常読み出し動作のアクセス実行が許可されることによって、不揮発性メモリ３に格納される秘密情報のセキュリィティの向上が可能となる。
【０１６４】
また更に、本発明による不揮発性メモリ３を内蔵する半導体集積回路１０は、ＩＣカードや携帯端末等に搭載されるだけではなく、それ以外に不揮発性メモリ３に格納される秘密情報の高いセキュリィティが必要とされる種々の電子機器に搭載されることが可能である。
【符号の説明】
【０１６５】
１０…半導体集積回路
１…プロセッサ
２…不正書き込み検出回路
３…不揮発性メモリ
４…周辺機能モジュール
５…揮発性メモリ
６…内部バス６
３００…３ＭＮ…複数のメモリセル
ＷＷＬ０、ＷＷＬ１、ＷＷＬ２、ＷＷＬ３…ＷＷＬＭ…書き込みワード線
ＲＷＬ０、ＲＷＬ１、ＲＷＬ２、ＲＷＬ３…ＲＷＬＭ…読み出しワード線
ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３…ＢＬＮ…ビット線
ＭＲＡＭ  Ｃｅｌｌ…磁気ランダムアクセスメモリ(ＭＲＡＭ)のセル
ＭＲＯＭ  Ｃｅｌｌ…磁気リードオンリーメモリ(ＭＲＯＭ)のセル
ＭＴＪ…磁気トンネル接合
３０００…反強磁性層
３００１…強磁性層
３００２…絶縁層
３００３…強磁性層
Ｆｉｘ…固定層
Ｔｕｎｎｅｌ…トンネル絶縁層
Ｆｒｅｅ…自由層
ＴＲ…ＮチャネルＭＯＳトランジスタ
Ｓ…ソース
Ｇ…ゲート
Ｄ…ドレイン
Ｖｓｓ…接地電圧
ＲＷＬ…読み出しワード線
ＷＷＬ…書き込みワード線
ＢＬ…ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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