(57)【要約】【課題】耐圧および電流コラプス抑制性能をさらに向上できる電界効果トランジスタを提供する。【解決手段】この電界効果トランジスタによれば、ゲート絶縁膜２０を、ストイキオメトリなシリコン窒化膜よりもシリコンの比率が高いシリコン窒化膜で作製されたコラプス抑制膜１８と上記コラプス抑制膜１８上に形成されたＳｉＯ２絶縁膜１７とを有する複層構造とすることにより、耐圧を向上できるだけでなく、電流コラプスも抑制できる。【選択図】図１
2013115323.tif 000002
【特許請求の範囲】
【請求項１】
窒化物半導体層と、
上記窒化物半導体層上または上記窒化物半導体層内に少なくとも一部が形成されると共に互いに間隔をおいて配置されたソース電極およびドレイン電極と、
上記窒化物半導体層上に形成されると共に上記ソース電極と上記ドレイン電極との間に配置されたゲート電極と、
上記ソース電極と上記ドレイン電極との間で上記窒化物半導体層上に形成されていると共に上記ゲート電極下に延在していて電流コラプスを抑制するためのコラプス抑制膜と、
上記コラプス抑制膜上かつ上記ゲート電極下に形成された絶縁膜と
を備え、
上記コラプス抑制膜と上記絶縁膜とがゲート絶縁膜を構成していることを特徴とする電界効果トランジスタ。
【請求項２】
請求項１に記載の電界効果トランジスタにおいて、
上記絶縁膜は、酸化膜であることを特徴とする電界効果トランジスタ。
【請求項３】
請求項１または２に記載の電界効果トランジスタにおいて、
上記コラプス抑制膜は、
ストイキオメトリなシリコン窒化膜よりもシリコンの比率が高いシリコン窒化膜であることを特徴とする電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、例えば、ＭＩＳ(メタル・インシュレータ・セミコンダクタ)構造のＨＦＥＴ(ヘテロ接合ＦＥＴ)の電界効果トランジスタに関する。
【背景技術】
【０００２】
従来、ＭＩＳ構造のＨＦＥＴ電界効果トランジスタとしては、特許文献１(特開２００９−７６６７３号公報)に記載されているようなＧａＮ系ＭＯＳＦＥＴがある。このＧａＮ系ＭＯＳＦＥＴは、シリコン基板上にＡｌＮバッファ層を介してｐ型ＧａＮ層が形成され、このｐ型ＧａＮ層上にゲート絶縁膜を介してゲート電極が形成されている。
【０００３】
このＧａＮ系ＭＯＳＦＥＴでは、電流コラプスを抑制するために、界面準位に着目して、ゲート絶縁膜として、単層のＳｉＯ２膜を採用している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−７６６７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来のＧａＮ系ＭＯＳＦＥＴでは、ゲート絶縁膜としてＳｉＯ２膜を用いているが、電流コラプスを十分に抑制できないだけでなく、耐圧も低いという問題がある。
【０００６】
そこで、この発明の課題は、耐圧および電流コラプス抑制性能をさらに向上できる電界効果トランジスタを提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、この発明の電界効果トランジスタは、窒化物半導体層と、
上記窒化物半導体層上または上記窒化物半導体層内に少なくとも一部が形成されると共に互いに間隔をおいて配置されたソース電極およびドレイン電極と、
上記窒化物半導体層上に形成されると共に上記ソース電極と上記ドレイン電極との間に配置されたゲート電極と、
上記ソース電極と上記ドレイン電極との間で上記窒化物半導体層上に形成されていると共に上記ゲート電極下に延在していて電流コラプスを抑制するためのコラプス抑制膜と、
上記コラプス抑制膜上かつ上記ゲート電極下に形成された絶縁膜と
を備え、
上記コラプス抑制膜と上記絶縁膜とがゲート絶縁膜を構成していることを特徴としている。
【０００８】
この発明の電界効果トランジスタによれば、上記ゲート絶縁膜を、上記コラプス抑制膜と上記コラプス抑制膜上に形成された絶縁膜とを有する複層構造とすることにより、耐圧を向上できるだけでなく、電流コラプスも抑制できる。
【０００９】
上記電流コラプスとは、ＧａＮ系半導体素子において、特に、問題になっているもので、低電圧動作でのトランジスタのオン抵抗と比べて、高電圧動作でのトランジスタのオン抵抗が著しく高くなってしまう現象である。
【００１０】
また、一実施形態の電界効果トランジスタは、上記絶縁膜は、酸化膜である。
【００１１】
この実施形態によれば、上記絶縁膜を酸化膜としたことで、ゲートリーク電流の低減を図れる。上記酸化膜としては、例えば、ＳｉＯ２膜,ＳｉＯＮ膜,Ａｌ２Ｏ３膜等が挙げられる。
【００１２】
また、一実施形態の電界効果トランジスタは、上記コラプス抑制膜は、
ストイキオメトリなシリコン窒化膜よりもシリコンの比率が高いシリコン窒化膜である。
【００１３】
この実施形態によれば、上記ストイキオメトリなシリコン窒化膜よりもシリコンの比率が高いシリコン窒化膜によって、電流コラプスを抑制できる。
【００１４】
上記ストイキオメトリなシリコン窒化膜よりもシリコンの比率が高いシリコン窒化膜は、Ｓｉリッチなシリコン窒化膜と呼ばれ、Ｓｉ：Ｎ＝０.７５：１のストイキオメトリなシリコン窒化膜よりもシリコンＳｉの比率の大きいＳｉＮ膜である。上記Ｓｉリッチなシリコン窒化膜は、例えば、ＳｉとＮとの組成比Ｓｉ：Ｎ＝１.１〜１．９：１である。また、好ましい一例では、ＳｉとＮとの組成比Ｓｉ：Ｎ＝１.３〜１．５：１である。
【発明の効果】
【００１５】
この発明の電界効果トランジスタによれば、ゲート絶縁膜を、コラプス抑制膜と上記コラプス抑制膜上に形成された絶縁膜とを有する複層構造とすることにより、耐圧を向上できるだけでなく、電流コラプスも抑制できる。
【図面の簡単な説明】
【００１６】
【図１】この発明の電界効果トランジスタの第１実施形態であるＧａＮ系ＨＦＥＴを示す断面図である。
【図２】上記第１実施形態のＧａＮ系ＨＦＥＴの製造工程を説明する断面図である。
【図３】この発明の電界効果トランジスタの第２実施形態であるＧａＮ系ＨＦＥＴを示す断面図である。
【図４】上記第２実施形態のＧａＮ系ＨＦＥＴの製造工程を説明する断面図である。
【図５】図４の工程に続く工程を説明する断面図である。
【図６】図５の工程に続く工程を説明する断面図である。
【図７】上記実施形態とその変形例および比較例の耐圧特性を示すグラフである。
【図８】上記実施形態とその変形例および比較例のコラプス値を示すグラフである。
【発明を実施するための形態】
【００１７】
以下、この発明を図示の実施の形態により詳細に説明する。
【００１８】
(第１の実施の形態)
図１は、この発明の電界効果トランジスタの実施形態であるノーマリーオンタイプのＧａＮ系ＨＦＥＴ(ヘテロ接合電界効果トランジスタ)を示す断面図である。
【００１９】
この実施形態のＧａＮ系ＨＦＥＴは、図１に示すように、Ｓｉ基板(図示せず)上に、アンドープＧａＮ層１１と、アンドープＡlＧａＮ層１２を順に形成している。このアンドープＧａＮ層１１とアンドープＡlＧａＮ層１２との界面に２ＤＥＧ(２次元電子ガス)１９が発生する。このアンドープＧａＮ層１１とアンドープＡlＧａＮ層１２で窒化物半導体の積層体を構成している。なお、上記基板は、Ｓｉ基板に限らず、サファイヤ基板やＳｉＣ基板を用いてもよく、サファイヤ基板やＳｉＣ基板上に窒化物半導体層を成長させてもよいし、ＧａＮ基板にＡlＧａＮ層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。また、適宜、バッファ層を基板と各層間に形成してもよい。また、上記アンドープＧａＮ層１１とアンドープＡlＧａＮ層１２との間に層厚１ｎｍのＡｌＮ層を形成してもよい。
【００２０】
上記アンドープＡlＧａＮ層１２上に、予め設定された間隔をあけてソース電極１３とドレイン電極１４を形成している。上記アンドープＡlＧａＮ層１２上のソース電極１３とドレイン電極１４との間かつソース電極１３側にゲート電極１５を形成している。ここでは、一例として、上記ソース電極１３とゲート電極１５との間の距離Ｄ１を、Ｄ１＝１.５μｍとし、ゲート電極１５とドレイン電極１４との間の距離Ｄ２を、Ｄ２＝１０μｍとした。また、ゲート電極１５の長さＬ１を、Ｌ１＝１.６μｍとし、ゲート電極１５の厚さｈ１を、ｈ１＝２００ｎｍとした。
【００２１】
ここでは、上記アンドープＡlＧａＮ層１２の厚さを例えば１０ｎｍとしてソース電極１３とドレイン電極１４をアニールすることでオーミックコンタクト可能にしている。なお、上記アンドープＡlＧａＮ層１２の厚さを例えば３０ｎｍとしてアンドープＡlＧａＮ層１２のオーミックコンタクト部分に予めＳｉドープをしてｎ型化させることで電極のオーミックコンタクトを可能としてもよい。また、後述する第２実施形態のように、アンドープＡlＧａＮ層１２のソース電極およびドレイン電極下に予め、リセスを形成し、ソース電極およびドレイン電極を蒸着、アニールすることでオーミックコンタクトを可能としてもよい。
【００２２】
また、電流コラプスを抑制するためのコラプス抑制膜１８が、上記ソース電極１３と上記ドレイン電極１４との間で上記アンドープＡlＧａＮ層１２上に形成されている。このコラプス抑制膜１８は、上記ゲート電極１５下に延在している。このコラプス抑制膜１８は、一例として、Ｓｉリッチなシリコン窒化膜で作製されている。このＳｉリッチなシリコン窒化膜とは、Ｓｉ：Ｎ＝０.７５：１のストイキオメトリなシリコン窒化膜よりもシリコンＳｉの比率の大きいＳｉＮ膜であり、例えば、ＳｉとＮとの組成比Ｓｉ：Ｎ＝１.１〜１．９：１である。また、好ましい一例では、ＳｉとＮとの組成比Ｓｉ：Ｎ＝１.３〜１．５：１である。
【００２３】
また、ＳｉＯ２膜で作製された絶縁膜１７が、上記コラプス抑制膜１８上かつ上記ゲート電極１５下に形成されている。上記コラプス抑制膜１８と絶縁膜１７とがゲート絶縁膜２０を構成している。なお、この実施形態では、一例として、絶縁膜１７をＳｉＯ２膜で作製したが、他の酸化膜、例えば、ＳｉＯＮ膜やＡｌ２Ｏ３膜等で絶縁膜１７を作製してもよい。
【００２４】
また、この第１実施形態では、一例として、上記ゲート絶縁膜１７の膜厚を１０ｎｍとし、上記コラプス抑制膜１８の膜厚を３０ｎｍとした。
【００２５】
次に、図２を参照して、この第１実施形態のＧａＮ系ＨＦＥＴの製造方法を説明する。
【００２６】
まず、図示しないＳｉ基板上に、図２に示すように、ＭＯＣＶＤ(有機金属気相成長)法を用いて、アンドープＧａＮ層１１、アンドープＡｌＧａＮ層１２、を順に形成する。このアンドープＧａＮ層１１とアンドープＡｌＧａＮ層１２が窒化物半導体の積層体を構成している。なお、上記基板は、Ｓｉ基板に限らず、サファイヤ基板やＳｉＣ基板を用いてもよく、サファイヤ基板やＳｉＣ基板上に窒化物半導体層を成長させてもよいし、ＧａＮ基板にＡlＧａＮ層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。また、適宜、バッファ層を基板と各層間に形成してもよい。
【００２７】
次に、図２に示すように、上記アンドープＡｌＧａＮ層１２上に、プラズマＣＶＤ法を用いて、コラプス抑制膜１８となるシリコン窒化膜２８を形成する。このコラプス抑制膜１８となるシリコン窒化膜２８の成長温度は、一例として、２２５℃としたが、２００℃〜４００℃の範囲で設定してもよい。また、上記コラプス抑制膜１８となるシリコン窒化膜２８の膜厚は、一例として、３０ｎｍとしたが、２０ｎｍ〜２５０ｎｍの範囲で設定してもよい。
【００２８】
また、一例として、上記プラズマＣＶＤ法によりシリコン窒化膜２８を形成する際のガス流量比は、Ｎ２／ＮＨ３／ＳｉＨ４＝３００ｓｃｃｍ／４０ｓｃｃｍ／３５ｓｃｃｍとした。これにより、ストイキオメトリなシリコン窒化膜よりもシリコンＳｉの比率の大きなシリコン窒化膜２８を形成できる。このシリコン窒化膜２８によれば、ストイキオメトリなシリコン窒化膜に比べて、電流コラプスをより抑制できる。
【００２９】
また、例えば、コラプス抑制膜１８となるシリコン窒化膜２８のＳｉとＮとの組成比Ｓｉ：Ｎ＝１.１〜１．９：１にすると、Ｓｉ：Ｎ＝０.７５：１のストイキオメトリなシリコン窒化膜よりも電流コラプスの抑制に有効である。より好ましくは、上記シリコン窒化膜２８のＳｉとＮとの組成比Ｓｉ：Ｎ＝１.３〜１.５：１にすることが、電流コラプスを抑制する上で特に有効である。この電流コラプスとは、特に、ＧａＮ系半導体素子において顕著に表れるもので、低電圧動作でのトランジスタのオン抵抗と比べて、高電圧動作でのトランジスタのオン抵抗が著しく高くなってしまう現象である。
【００３０】
次に、上記コラプス抑制膜１８となるシリコン窒化膜２８上にフォトレジスト層(図示せず)を形成し、露光,現像することにより、ソース電極１３,ドレイン電極１４を形成すべき領域の上記フォトレジスト層を除去し、このフォトレジスト層をマスクとして、ドライエッチングを行なう。これにより、図２に示すように、上記コラプス抑制膜１８となるシリコン窒化膜２８のうち、ソース電極１３,ドレイン電極１４を形成すべき領域を除去して、開口３１,３２を形成し、この開口３１,３２の領域にアンドープＡｌＧａＮ層１２を露出させる。
【００３１】
次に、上記コラプス抑制膜１８となるシリコン窒化膜２８を熱処理する。この熱処理の温度は、例えば、５００℃で３０分間とした。なお、上記熱処理の温度は、一例として、５００℃〜７００℃の範囲で設定してもよい。
【００３２】
その後、図２に示すように、上記コラプス抑制膜１８上に、プラズマＣＶＤ(化学的気相成長)法により、ゲート絶縁膜２０を構成する絶縁膜１７となるシリコン酸化膜２７を形成する。次に、レジストを用いたパターニングにより、上記絶縁膜１７を形成すべき領域にフォトレジスト(図示せず)を形成し、ドライエッチングにより、上記絶縁膜１７を形成すべき領域以外のシリコン酸化膜２７を除去して、上記絶縁膜１７を形成する。次に、上記絶縁膜１７に、６８０℃以上で１時間のアニールを行なう。
【００３３】
その後、ＴｉＮを全面スパッタし、フォトリソグラフィでゲート電極１５を形成すべき電極形成領域にレジストパターン(図示せず)を形成し、このレジストパターンをマスクとして、ドライエッチングまたはウェットエッチングを行なって、上記電極形成領域以外のＴｉＮ膜を除去して、図１に示すように、ＴｉＮ電極によるゲート電極１５を形成する。このゲート電極１５の直下には、シリコン酸化膜による絶縁膜１７が位置している。
【００３４】
次に、フォトリソグラフィにより、ソース電極１３,ドレイン電極１４を形成すべき領域(上記開口３１,３２に露出したＡｌＧａＮ層１２の領域)が開口したフォトレジスト(図示せず)を形成し、このフォトレジスト上にＴｉ,Ａｌを順に蒸着し、リフトオフにより、図１に示すように、上記露出したＡｌＧａＮ層１２上にＴｉ/Ａｌ電極によるソース電極１３,ドレイン電極１４を形成する。上記Ｔｉ/Ａｌ電極は、Ｔｉ層,Ａｌ層が順に積層された積層構造の電極である。次に、上記ソース電極１３,ドレイン電極１４を、熱処理してオーミック電極にする。この熱処理(オーミックアニール)の条件は、一例として５００℃で３０分としたが、上記熱処理の条件は、これに限らず、例えば、上記熱処理温度を、４００℃〜６００℃の範囲内で設定してもよい。
【００３５】
こうして作製した上記第１実施形態のＧａＮ系ＨＦＥＴによれば、ゲート絶縁膜２０を、ＳｉＯ２膜で作製した絶縁膜１７と、ストイキオメトリなシリコン窒化膜よりもシリコンＳｉの比率の大きなシリコン窒化膜で作製したコラプス抑制膜１８とで構成している。これにより、図７の耐圧特性図および図８のコラプス特性図を参照して次に述べるように、ゲート絶縁膜をＳｉＯ２膜の単層で構成した場合に比べて、耐圧を著しく向上できるだけでなく、電流コラプスも著しく抑制できることが判明した。
【００３６】
図７は、横軸に耐圧(Ｖ)を取り、縦軸に示す耐圧値を超えると絶縁破壊に至ったサンプル数の割合(％)を示している。
【００３７】
上記耐圧(Ｖ)の測定条件は、ゲート-ソース間の電圧Ｖｇｓを、−１０Ｖとしてオフ状態とし、ドレイン-ソース間の電圧Ｖｄｓを、０Ｖから、絶縁破壊するまで、５０Ｖ間隔で増加させ、絶縁破壊する直前のドレイン-ソース間電圧Ｖｄｓを耐圧(Ｖ)とした。
【００３８】
また、図７において、特性Ｋ１は、ゲート絶縁膜を、膜厚が１００Åで単層のＳｉＯ２膜とした比較例の耐圧特性であり、特性Ｋ３は、本実施形態の耐圧特性である。また、特性Ｋ２は、本実施形態において、上記絶縁膜１７のアニールを行なわなかった場合の変形例の耐圧特性である。
【００３９】
図７の特性Ｋ１に示すように、単層のＳｉＯ２膜によるゲート絶縁膜を有した比較例では、ドレイン-ソース間電圧Ｖｄｓが４５０Ｖを超えると、約５０％が絶縁破壊に至り、ドレイン-ソース間電圧Ｖｄｓが７００Ｖを超えると、約９０％が絶縁破壊に至った。これに対し、本実施形態では、図７の特性Ｋ３に示すように、全てのサンプルが１０００Ｖを超える耐圧を達成していた。また、絶縁膜１７をアニールしなかった変形例では、特性Ｋ２に示すように、約５０％が耐圧７５０Ｖを達成し、約３０％が耐圧８５０Ｖ以上であった。
【００４０】
次に、図８は、横軸に、オフ時のドレイン-ソース間電圧Ｖｄｓ(Ｖ)を取り、縦軸にコラプス値を取ったコラプス特性図である。上記オフ時とは、ゲート-ソース間電圧Ｖｇｓを、−１０Ｖとした状態である。
【００４１】
また、上記コラプス値は、次のようにして求めた。
【００４２】
(1) まず、ゲート-ソース間電圧Ｖｇｓ(Ｖ)を、０Ｖとし、ドレイン-ソース間電圧Ｖｄｓ(Ｖ)を、１Ｖとした状態で、ドレイン-ソース間に流れるドレイン-ソース間電流Ｉｄｓ(Ａ)を測定し、上記ドレイン-ソース間電圧Ｖｄｓを、ドレイン-ソース間電流Ｉｄｓで除算した値(Ｖｄｓ/Ｉｄｓ)を、第１の抵抗値ＲｏｎＤＣ(Ω)として求める。
【００４３】
(2) 次に、ゲート-ソース間電圧Ｖｇｓ(Ｖ)を、−１０Ｖとし、オフ状態にする。
【００４４】
(3) 次に、上記ドレイン-ソース間電圧Ｖｄｓを、例えば、５０Ｖ,１００Ｖ,１５０Ｖ, … 等のうちの所望の試験電圧Ｖｄｓ(off)に設定する。
【００４５】
(4) 次に、ドレイン-ソース間電圧Ｖｄｓ(Ｖ)を、試験電圧Ｖｄｓ(off)から１Ｖに切換えて、この切換えから５(μ秒)後に、ゲート-ソース間電圧Ｖｇｓ(Ｖ)を、０Ｖとし、ドレイン-ソース間電圧Ｖｄｓ(Ｖ)を、１Ｖとした状態で、ドレイン-ソース間に流れるドレイン-ソース間電流Ｉｄｓ(Ａ)を測定する。この測定したＩｄｓ(Ａ)から、(Ｖｄｓ/Ｉｄｓ)を算出して、第２の抵抗値Ｒｏｎ(＝Ｖｄｓ/Ｉｄｓ)を求める。
【００４６】
(5) 上記第２の抵抗値Ｒｏｎを上記第１の抵抗値ＲｏｎＤＣで除算した値(Ｒｏｎ/ＲｏｎＤＣ)をコラプス値として求める。
【００４７】
また、図８において、特性Ｋ１１は、ゲート絶縁膜を、膜厚が１００Åの単層のＳｉＯ２膜とした比較例のコラプス特性であり、特性Ｋ１３は、本実施形態のコラプス特性である。また、特性Ｋ１２は、本実施形態において、上記絶縁膜１７のアニールを行なわなかった場合の変形例のコラプス特性である。また、各特性Ｋ１１,Ｋ１２,Ｋ１３は、１０個のサンプルのメジアン値とした。
【００４８】
本実施形態のコラプス特性Ｋ１３と比較例のコラプス特性Ｋ１１とを比較すれば、本実施形態により、オフ時のドレイン-ソース間電圧Ｖｄｓ(off)＝４００Ｖにおいて、コラプス値を１．７８から１．１６に低減でき、高電圧動作でのオン抵抗Ｒｏｎを著しく低減できた。また、比較例のコラプス特性Ｋ１１では、Ｖｄｓ(off)＝２００ＶからＶｄｓ(off)＝４００Ｖになると、コラプス値が１．３２から１．７８に増加しているのに対して、本実施形態のコラプス特性Ｋ１３では、Ｖｄｓ(off)＝２００ＶからＶｄｓ(off)＝４００Ｖになっても、コラプス値は１．０３から１．１６の増加に抑えることができた。
【００４９】
また、本実施形態の変形例のコラプス特性Ｋ１２と比較例のコラプス特性Ｋ１１とを比較すれば、本実施形態の変形例により、オフ時のドレイン-ソース間電圧Ｖｄｓ(off)＝４００Ｖにおいて、コラプス値を１．７８から１．３２に低減でき、高電圧動作でのオン抵抗Ｒｏｎを格段に低減できた。また、比較例のコラプス特性Ｋ１１では、Ｖｄｓ(off)＝２００ＶからＶｄｓ(off)＝４００Ｖになると、コラプス値が１．３２から１．７８に増加しているのに対して、本実施形態の変形例のコラプス特性Ｋ１２では、Ｖｄｓ(off)＝２００ＶからＶｄｓ(off)＝４００Ｖになっても、コラプス値の増加は１．２７から１．３２の増加に抑えることができた。
【００５０】
上述の図７の耐圧特性図および図８のコラプス特性図を参照して説明した如く、本実施形態のように、ゲート絶縁膜２０を、下層のシリコンリッチなコラプス抑制膜１８と上層のＳｉＯ２膜で作製された絶縁膜１７との複層構造としたことで、ゲート絶縁膜を単層のＳｉＯ２膜とした場合に比べて、耐圧を著しく向上できるだけでなく、電流コラプスも著しく抑制できる。
【００５１】
(第２の実施の形態)
図３は、この発明の電界効果トランジスタの第２実施形態であるノーマリーオンタイプのＧａＮ系ＨＦＥＴ(ヘテロ接合電界効果トランジスタ)を示す断面図である。
【００５２】
この第２実施形態のＧａＮ系ＨＦＥＴは、図３に示すように、Ｓｉ基板(図示せず)上に、アンドープＧａＮ層５１と、アンドープＡlＧａＮ層５２を順に形成している。このアンドープＧａＮ層５１とアンドープＡlＧａＮ層５２との界面に２ＤＥＧ(２次元電子ガス)５９が発生する。このアンドープＧａＮ層５１とアンドープＡlＧａＮ層５２で窒化物半導体積層体を構成している。なお、上記基板は、Ｓｉ基板に限らず、サファイヤ基板やＳｉＣ基板を用いてもよく、サファイヤ基板やＳｉＣ基板上に窒化物半導体層を成長させてもよいし、ＧａＮ基板にＡlＧａＮ層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。また、適宜、バッファ層を基板と各層間に形成してもよい。また、上記アンドープＧａＮ層１１とアンドープＡlＧａＮ層１２との間に層厚１ｎｍのＡｌＮ層を形成してもよい。
【００５３】
また、上記アンドープＧａＮ層５１,アンドープＡlＧａＮ層５２で構成した窒化物半導体積層体には、予め設定された間隔をあけてリセス７１,７２が形成され、このリセス７１,７２に、ソース電極５３,ドレイン電極５４を形成している。この実施形態では、ソース電極５３,ドレイン電極５４をアニールすることでオーミックコンタクトを可能としている。なお、上記アンドープＡlＧａＮ層５２の厚さを例えば３０ｎｍとしてアンドープＡlＧａＮ層５２のオーミックコンタクト部分に予めＳｉドープをしてｎ型化させることで電極のオーミックコンタクトを可能としてもよい。
【００５４】
また、電流コラプスを抑制するためのコラプス抑制膜５６が、上記ソース電極５３と上記ドレイン電極５４との間で上記アンドープＡlＧａＮ層５２上に形成されている。このコラプス抑制膜５６は、一例として、Ｓｉリッチなシリコン窒化膜で作製されている。このＳｉリッチなシリコン窒化膜とは、Ｓｉ：Ｎ＝０.７５：１のストイキオメトリなシリコン窒化膜よりもシリコンＳｉの比率の大きいＳｉＮ膜である。すなわち、上記Ｓｉリッチなシリコン窒化膜は、例えば、ＳｉとＮとの組成比Ｓｉ：Ｎ＝１.１〜１．９：１である。また、上記Ｓｉリッチなシリコン窒化膜の好ましい一例では、ＳｉとＮとの組成比Ｓｉ：Ｎ＝１.３〜１．５：１である。
【００５５】
また、上記コラプス抑制膜５６には、リセス７３が形成されている。上記コラプス抑制膜５６の厚さは、一例として、３５ｎｍであり、このリセス７３は、一例として、深さが３１ｎｍである。この場合、このリセス７３下の部分のコラプス抑制膜５６の厚さは、４ｎｍである。
【００５６】
また、上記コラプス抑制膜５６のリセス７３上およびこのリセス７３の周縁部上にシリコン酸化膜(ＳｉＯ２)で作製された第１の絶縁膜６０が形成されている。この第１の絶縁膜６０の厚さは、一例として、１０ｎｍとした。上記コラプス抑制膜５６と第１の絶縁膜６０とがゲート絶縁膜７０を構成している。なお、この実施形態では、一例として、第１の絶縁膜６０をＳｉＯ２膜で作製したが、他の酸化膜、例えば、ＳｉＯＮ膜やＡｌ２Ｏ３膜等で絶縁膜６０を作製してもよい。
【００５７】
また、上記コラプス抑制膜５６上には、第２の絶縁膜５８が形成されている。この第２の絶縁膜５８は、一例として、Ｓｉ：Ｎ＝０.７５：１のストイキオメトリなシリコン窒化膜で作製される。また、この第２の絶縁膜５８の膜厚は、一例として、１５０ｎｍとした。
【００５８】
また、上記アンドープＡlＧａＮ層５２上のソース電極５３とドレイン電極５４との間かつソース電極５３側にゲート電極５５を形成している。このゲート電極５５は、上記第２の絶縁膜５８に形成された開口７５内かつ上記ゲート絶縁膜７０上、および上記第２の絶縁膜５８上に形成されている。上記ゲート絶縁膜７０は、上記リセス７３下の部分のコラプス抑制膜５６と上記ＳｉＯ２膜で作製した第１の絶縁膜６０とで構成している。
【００５９】
この実施形態では、一例として、上記ゲート電極５５の厚さｈ２１を２００ｎｍとし、上記ゲート電極５５のうちの上記ゲート絶縁膜７０直上の部分５５ｂの長さＬ２２を１.６μｍとした。また、一例として、上記ゲート電極５５の上記直上の部分５５ｂよりもソース電極５３側の部分５５ａの長さＬ２１を０.７μｍとし、上記ゲート電極５５の上記直上の部分５５ｂよりもドレイン電極５４側の部分５５ｃの長さＬ２３を１.７μｍとした。
【００６０】
また、一例として、ゲート電極５５の直上の部分５５ｂと上記ソース電極５３との間の距離Ｄ２１を１.５μｍとし、ゲート電極５５の直上の部分５５ｂと上記ドレイン電極５４との間の距離Ｄ２２を１０μｍとした。
【００６１】
次に、図４〜図６を順に参照して、この第２実施形態のＧａＮ系ＨＦＥＴの製造方法を説明する。
【００６２】
まず、図示しないＳｉ基板上に、図４に示すように、ＭＯＣＶＤ(有機金属気相成長)法を用いて、アンドープＧａＮ層５１、アンドープＡｌＧａＮ層５２、を順に形成する。このアンドープＧａＮ層５１とアンドープＡｌＧａＮ層５２が化合物半導体積層体を構成している。なお、上記基板は、Ｓｉ基板に限らず、サファイヤ基板やＳｉＣ基板を用いてもよく、サファイヤ基板やＳｉＣ基板上に窒化物半導体層を成長させてもよいし、ＧａＮ基板にＡlＧａＮ層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。また、適宜、バッファ層を基板と各層間に形成してもよい。
【００６３】
次に、図４に示すように、上記アンドープＡｌＧａＮ層５２上に、プラズマＣＶＤ法を用いて、コラプス抑制膜５６となるシリコン窒化膜６６を形成する。このコラプス抑制膜５６となるシリコン窒化膜６６の成長温度は、一例として、２２５℃としたが、２００℃〜４００℃の範囲で設定してもよい。また、上記コラプス抑制膜５６となるシリコン窒化膜６６の膜厚は、一例として、３０ｎｍとしたが、２０ｎｍ〜２５０ｎｍの範囲で設定してもよい。
【００６４】
また、一例として、上記プラズマＣＶＤ法によりシリコン窒化膜６６を形成する際のガス流量比は、Ｎ２／ＮＨ３／ＳiＨ４＝３００ｓｃｃｍ／４０ｓｃｃｍ／３５ｓｃｃｍとした。これにより、ストイキオメトリなシリコン窒化膜よりもシリコンＳｉの比率の大きなシリコン窒化膜６６を形成できる。このシリコン窒化膜６６によれば、ストイキオメトリなシリコン窒化膜に比べて、電流コラプスをより抑制できる。
【００６５】
また、例えば、コラプス抑制膜５６となるシリコン窒化膜６６のＳｉとＮとの組成比Ｓｉ：Ｎ＝１.１〜１．９：１にすると、Ｓｉ：Ｎ＝０.７５：１のストイキオメトリなシリコン窒化膜よりも電流コラプスの抑制に有効である。より好ましくは、上記シリコン窒化膜２８のＳｉとＮとの組成比Ｓｉ：Ｎ＝１.３〜１.５：１にすることが、電流コラプスを抑制する上で特に有効である。この電流コラプスとは、特に、ＧａＮ系半導体素子において顕著に表れるもので、低電圧動作でのトランジスタのオン抵抗と比べて、高電圧動作でのトランジスタのオン抵抗が著しく高くなってしまう現象である。
【００６６】
次に、上記コラプス抑制膜５６となるシリコン窒化膜６６上にフォトレジスト層(図示せず)を形成し、露光,現像することにより、ソース電極５３,ドレイン電極５４を形成すべき領域の上記フォトレジスト層を除去し、このフォトレジスト層をマスクとして、ドライエッチングを行なう。これにより、図４に示すように、上記コラプス抑制膜５６となるシリコン窒化膜６６からソース電極５３,ドレイン電極５４を形成すべき領域のアンドープＡｌＧａＮ層５２を露出させる。
【００６７】
次に、上記コラプス抑制膜５６となるシリコン窒化膜６６上にフォトレジスト層(図示せず)を形成し、露光,現像することにより、リセス７３を形成すべき領域の上記フォトレジスト層を除去し、このフォトレジスト層をマスクとして、ドライエッチングを行うことにより、図４に示すように、リセス７３を形成する。
【００６８】
次に、上記コラプス抑制膜５６となるシリコン窒化膜６６を熱処理する。この熱処理の温度は、例えば、５００℃で３０分間とした。なお、上記熱処理の温度は、一例として、５００℃〜７００℃の範囲で設定してもよい。
【００６９】
その後、図５に示すように、上記コラプス抑制膜５６上に、プラズマＣＶＤ(化学的気相成長)法により、ゲート絶縁膜７０を構成する第１の絶縁膜６０となるシリコン酸化膜８０を形成する。次に、レジストを用いたパターニングにより、上記絶縁膜６０を形成すべき領域にフォトレジスト(図示せず)を形成し、ドライエッチングにより、上記絶縁膜６０を形成すべき領域以外のシリコン酸化膜８０を除去して、上記絶縁膜６０を形成する。次に、上記絶縁膜１７に、６８０℃以上で１時間のアニールを行なう。
【００７０】
次に、図６に示すように、上記コラプス抑制膜５６上および第１の絶縁膜６０上および上記コラプス抑制膜５６から露出したＡｌＧａＮ層５２上に、プラズマＣＶＤ(化学的気相成長)法により、第２の絶縁膜５８となるシリコン窒化膜８８を形成する。このシリコン窒化膜８８は、一例として、ストイキオメトリなシリコン窒化膜とした。また、上記シリコン窒化膜８８の膜厚は、一例として、１５０ｎｍとした。次に、レジストを用いたパターニングにより、上記第２の絶縁膜５８の開口７５を形成すべき領域が開口したフォトレジスト(図示せず)を形成し、ドライエッチングにより、開口７５を形成する。
【００７１】
その後、ＴｉＮを全面スパッタし、フォトリソグラフィでゲート電極５５を形成すべき電極形成領域にレジストパターン(図示せず)を形成し、このレジストパターンをマスクとして、ドライエッチングまたはウェットエッチングを行なう。これにより、上記電極形成領域以外のＴｉＮ膜を除去して、図３に示すように、ＴｉＮ電極によるゲート電極５５を形成する。このゲート電極５５の直下には、ゲート絶縁膜７０を構成する第１の絶縁膜６０が位置している。
【００７２】
次に、フォトリソグラフィでソース電極５３,ドレイン電極５４を形成すべき領域が開口したレジストパターン(図示せず)を形成し、このレジストパターンをマスクとして、ドライエッチングを行なう。これにより、図３に示すように、上記シリコン窒化膜８８を第２の絶縁膜５８とすると共に上記ＡｌＧａＮ層５２からＧａＮ層５１まで達するリセス７１,７２を形成する。
【００７３】
次に、フォトリソグラフィにより、ソース電極５３,ドレイン電極５４を形成すべき領域(リセス７１,７２の領域)が開口したフォトレジスト(図示せず)を形成し、このフォトレジスト上にＴｉ,Ａｌを順に蒸着し、リフトオフにより、図３に示すように、上記リセス７１,７２に露出したＧａＮ層５１上にＴｉ/Ａｌ電極によるソース電極５３,ドレイン電極５４を形成する。上記Ｔｉ/Ａｌ電極は、Ｔｉ層,Ａｌ層が順に積層された積層構造の電極である。次に、上記ソース電極５３,ドレイン電極５４を、熱処理してオーミック電極にする。この熱処理(オーミックアニール)の条件は、一例として５００℃で３０分としたが、上記熱処理の条件は、これに限らず、例えば、上記熱処理温度を、４００℃〜６００℃の範囲内で設定してもよい。
【００７４】
こうして作製した上記第２実施形態のＧａＮ系ＨＦＥＴによれば、ゲート絶縁膜７０を、ＳｉＯ２膜で作製した絶縁膜６０と、ストイキオメトリなシリコン窒化膜よりもシリコンＳｉの比率の大きなシリコン窒化膜で作製したコラプス抑制膜５６とで構成している。この第２実施形態によれば、前述の第１実施形態で図７の耐圧特性図を参照して説明した耐圧特性Ｋ３とほぼ同等の耐圧特性が得られた。また、この第２実施形態によれば、前述の第１実施形態で図８のコラプス特性図を参照して説明したコラプス特性Ｋ１３とほぼ同等のコラプス特性が得られた。
【００７５】
また、この第２実施形態において、上記絶縁膜６０のアニールを行なわなかった変形例においても、前述の第１実施形態の変形例において、図７の耐圧特性図を参照して説明した耐圧特性Ｋ２とほぼ同等の耐圧特性が得られると共に、図８のコラプス特性図を参照して説明したコラプス特性Ｋ１２とほぼ同等のコラプス特性が得られた。
【００７６】
したがって、この第２実施形態およびその変形例においても、ゲート絶縁膜をＳｉＯ２膜の単層で構成した場合に比べて、耐圧を著しく向上できるだけでなく、電流コラプスも著しく抑制できることが判明した。
【００７７】
また、この第２実施形態およびその変形例では、リセス７３の深さを調節することによって、所望のしきい値Ｖｔｈを得ることが可能である。
【００７８】
尚、上記第１,第２実施形態では、このＧａＮ系半導体積層体を、ＧａＮ層とＡｌＧａＮ層で構成したが、ＡlxＩｎyＧａ1-x-yＮ(ｘ≧０、ｙ≧０、０≦ｘ＋ｙ＜１)で表されるＧａＮ系半導体層を含むものでもよい。すなわち、上記ＧａＮ系半導体積層体は、ＡｌＧａＮ、ＧａＮ、ＩｎＧａＮ等を含むものとしてもよい。また、上記実施形態では、ノーマリオンタイプのＨＦＥＴについて説明したがノーマリオフタイプでも同様の効果が得られる。
【００７９】
また、上記第１,第２実施形態では、基板としてＳｉ基板を用いたが、サファイア基板やＳｉＣ基板を用いてもよい。また、上記ＧａＮ基板上にＡｌＧａＮ層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。また、適宜、バッファ層を基板と各層間に形成してもよい。また、ＧａＮ層１１,５１とＡｌＧａＮ層１２,５２との間に、一例として層厚１ｎｍ程度のＡｌＮで作製したヘテロ改善層を形成してもよい。また、上記ＡｌＧａＮ層１２,５２上にＧａＮキャップ層を形成してもよい。また、上記実施形態では、ゲート電極１５,５５をＴｉＮで作製したが、ＷＮで作製してもよい。また、ゲート電極１５,５５をＰｔ/ＡｕやＮｉ/Ａｕで作製してもよい。
【００８０】
また、上記第１,第２実施形態では、上記オーミック電極としてのソース電極１３,５３とドレイン電極１４,５４を、Ｔｉ層,Ａｌ層が順に積層されたＴｉ/Ａｌ電極としたが、Ｔｉ層,Ａｌ層,ＴｉＮ層が順に積層されたＴｉ/Ａｌ/ＴｉＮ電極としてもよい。また、上記Ａｌ層の代わりにＡｌＳｉ層やＡｌＣｕ層を用いてもよい。また、ソース電極,ドレイン電極としては、Ｈｆ/Ａｌ電極としてもよい。また、ソース電極,ドレイン電極としては、Ｔｉ/ＡｌまたはＨｆ/Ａｌ上にＮｉ/Ａｕを積層したものとしてもよく、Ｔｉ/ＡｌまたはＨｆ/Ａｌ上にＰｔ/Ａｕを積層したものとしてもよく、Ｔｉ/ＡｌまたはＨｆ/Ａｌ上にＡｕを積層したものとしてもよい。
【００８１】
この発明の具体的な実施の形態について説明したが、この発明は上記実施形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。
【符号の説明】
【００８２】
１１,５１  アンドープＧａＮ層
１２,５２  アンドープＡlＧａＮ層
１３,５３  ソース電極
１４,５４  ドレイン電極
１５,５５  ゲート電極
１７,６０  絶縁膜(ＳｉＯ２膜)
１８,５６  コラプス抑制膜
１９,５９  ２次元電子ガス
２０,７０  ゲート絶縁膜
２７,８０  シリコン酸化膜
２８,６６,８８  シリコン窒化膜
３１,３２,７５  開口
５８  絶縁膜(ＳｉＮ膜)
７１,７２,７３  リセス
【図１】
2013115323.tif 000003
【図２】
2013115323.tif 000004
【図３】
2013115323.tif 000005
【図４】
2013115323.tif 000006
【図５】
2013115323.tif 000007
【図６】
2013115323.tif 000008
【図７】
2013115323.tif 000009
【図８】
2013115323.tif 000010