(57)【要約】【課題】除電構造と素子分離構造とを有するＳＯＩウエハを、従来より少ない工程で製造することができるＳＯＩウエハの製造方法の提供。【解決手段】ＳＯＩウエハの周縁部分に活性層用半導体層および絶縁酸化膜を貫通する除電用トレンチをエッチングで形成すると同時に、当該周縁部分より内側の内側部分に上記活性層用半導体層を貫通し上記絶縁酸化膜に到達する素子分離用トレンチをエッチングで形成するトレンチ形成ステップを備え、上記トレンチ形成ステップは、上記周縁部分におけるエッチングレートが、上記内側部分におけるエッチングレートよりも高いことを特徴とする。【選択図】図４
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【特許請求の範囲】
【請求項１】
表面に絶縁酸化膜が成膜された支持基板用半導体ウエハの第１主面に、活性層用半導体層が形成されたＳＯＩウエハの製造方法であって、
前記ＳＯＩウエハの周縁部分に前記活性層用半導体層および前記絶縁酸化膜を貫通する除電用トレンチをエッチングで形成すると同時に、当該周縁部分より内側の内側部分に前記活性層用半導体層を貫通し前記絶縁酸化膜に到達する素子分離用トレンチをエッチングで形成するトレンチ形成ステップを備え、
前記トレンチ形成ステップは、前記周縁部分におけるエッチングレートが、前記内側部分におけるエッチングレートよりも高いことを特徴とする、ＳＯＩウエハの製造方法。
【請求項２】
前記トレンチ形成ステップをドライエッチングにより行い、エッチングイオンの衝突密度を、前記内側部分に比べて前記周縁部分で高くすることを特徴とする、請求項１に記載のＳＯＩウエハの製造方法。
【請求項３】
前記トレンチ形成ステップにおいて、前記内側部分に第１電圧を印加するとともに、前記周縁部分に前記第１電圧よりも低い第２電圧を印加した状態で、エッチングイオンを衝突させることを特徴とする、請求項２に記載のＳＯＩウエハの製造方法。
【請求項４】
前記トレンチ形成ステップにおいて、前記ＳＯＩウエハの前記周縁部分をフォーカスリングに載せるとともに、前記ＳＯＩウエハの前記内側部分を静電チャックに載せ、
前記フォーカスリングに前記第２電圧を印加するとともに、前記静電チャックに前記第１電圧を印加することを特徴とする、請求項３に記載のＳＯＩウエハの製造方法。
【請求項５】
前記除電用トレンチの内壁面に第１ポリシリコン膜を形成すると同時に、前記素子分離用トレンチの内壁面に第２ポリシリコン膜を形成する成膜ステップをさらに備え、
前記成膜ステップは、前記第１ポリシリコン膜の膜厚を、前記第２ポリシリコン膜の膜厚よりも大きくすることを特徴とする、請求項１に記載のＳＯＩウエハの製造方法。
【請求項６】
前記成膜ステップにおいて、前記第１ポリシリコン膜を形成する領域の温度を、前記第２ポリシリコン膜を形成する領域の温度よりも高くした状態とすることを特徴とする、請求項５に記載のＳＯＩウエハの製造方法。
【請求項７】
前記除電用トレンチでは、前記活性用半導体層と前記支持基板用半導体ウエハとが電気的に導通した状態で前記第１ポリシリコン膜を酸化させ、前記素子分離用トレンチでは、当該素子分離用トレンチを挟んで前記活性用半導体層が相互に電気的に絶縁された状態となるように前記第２ポリシリコン膜を酸化させる酸化ステップをさらに備えることを特徴とする、請求項５に記載のＳＯＩウエハの製造方法。
【請求項８】
表面に絶縁酸化膜が成膜された支持基板用半導体ウエハの第１主面に、活性層用半導体層が形成されたＳＯＩウエハであって、
前記活性層用半導体層および前記絶縁酸化膜を貫通して前記支持基板用半導体ウエハに到達する除電用トレンチと、
前記活性層用半導体層を貫通して前記絶縁酸化膜に到達する素子分離用トレンチと、
前記除電用トレンチの内壁面に形成された第１ポリシリコン膜と、
前記素子分離用トレンチの内壁面に形成された第２ポリシリコン膜とを備え、
前記除電用トレンチでは、前記活性用半導体層と前記支持基板用半導体ウエハとが電気的に導通した状態で前記第１ポリシリコン膜が酸化され、
前記素子分離用トレンチでは、当該素子分離用トレンチを挟んで前記活性用半導体層が相互に電気的に絶縁された状態となるように、前記第２ポリシリコン膜が酸化された、ＳＯＩウエハ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の形成に用いられるＳＯＩ（Silicon On Insulator）ウエハに関し、より特定的には、ＳＯＩウエハの特徴的な構造およびそのＳＯＩウエハの製造方法に関する。
【背景技術】
【０００２】
半導体素子用のウエハの１つとして、絶縁層であるシリコン酸化膜の上にシリコン層を形成したＳＯＩウエハがある。このＳＯＩウエハは、デバイス（半導体素子）作製領域となる基板表層部のシリコン層が、シリコン酸化膜によって基板内部と電気的に分離されているため、寄生容量が小さく、耐放射性能力が高い等の特徴を有する。そのため、ＳＯＩウエハは、従来のバルクシリコンウエハと比べて、高速スイッチング動作、低消費電力動作、およびソフトエラー防止等の面で有利であり、高性能半導体素子を形成する基板として広く利用されている。
【０００３】
ＳＯＩウエハ１０１は、例えば図７（ｄ）に示す構造を有しており、表面にシリコン酸化膜１１２が成膜された支持基板用半導体層１１１からなる支持基板用半導体ウエハ１１０と、支持基板用半導体ウエハ１１０の上面に形成された活性層１２０とを備える。このＳＯＩウエハ１０１の製造方法の１つとして、従来の貼り合わせ方法を挙げることができる。従来の貼り合わせ方法を用いたＳＯＩウエハ１０１の製造方法は、図７（ａ）〜（ｄ）に示す工程が行われることが一般的である。例えば、特許文献１を参照。
【０００４】
具体的には、まず、図７（ａ）に示されるように、単結晶シリコン（Ｓｉ）からなる支持基板用半導体層１１１と、同じく単結晶シリコンからなる活性層用基板半導体１２１とを、用意する。
【０００５】
次いで、図７（ｂ）に示されるように、支持基板用半導体層１１１に熱酸化処理を施して、支持基板用半導体層１１１の表面全体に絶縁性のシリコン酸化膜１１２を成膜する。
【０００６】
次いで、図７（ｃ）に示されるように、シリコン酸化膜１１２を成膜した支持基板用半導体層１１１と、活性層用基板半導体１２１とを密着させ、熱処理（例えば、約１０００℃で約２時間）を施して支持基板用半導体層１１１と活性層用基板半導体１２１とを貼り合わせる。
【０００７】
次いで、図７（ｄ）に示されるように、活性層用基板半導体１２１の、支持基板用半導体層１１１が貼り合わされていない側の表面（図７（ｃ）の点線Ｋ１）および端面（図７（ｃ）の点線Ｋ２）を研磨処理し、所望の厚さおよび形状を有した活性層（ＳＯＩ層）１２０を形成する。活性層用基板半導体１２１の端面を研磨する際、シリコン酸化膜１１２の端面も研磨され、その研磨された部分の厚みが薄くなる。シリコン酸化膜１１２の研磨された部分はテラス部Ｔと称される。
これにより、従来のＳＯＩウエハ１０１が完成する。
【０００８】
周知のように、半導体ウエハの製造プロセスでは、活性層用基板半導体１２１の内部にイオンが注入される工程が存在する。このイオン注入工程の際、テラス部Ｔにおいて薄くなっているシリコン酸化膜１１２からイオンが意図せずに注入されてしまうことがある。上述したように、シリコン酸化膜１１２は、支持基板用半導体層１１１の表面全体を覆うように成膜される。一般的に、イオン注入工程において注入されるイオンはプラス（＋）に帯電しているため、シリコン酸化膜１１２で覆われている支持基板用半導体層１１１は、プラスに帯電することとなる（図８（ａ）参照）。
【０００９】
ここで、支持基板用半導体ウエハ１１０の内部に注入され支持基板用半導体層１１１に帯電したプラス電荷は、シリコン酸化膜１１２の厚みが薄ければ（１μｍ未満）大気中に放電される（大気中に漂うマイナスイオンのマイナス電荷によって打ち消される）。しかし、シリコン酸化膜１１２が厚くなればなる程（１μｍ以上）、支持基板用半導体層１１１に帯電したプラス電荷は、大気中に放電され難くなる。
【００１０】
この支持基板用半導体ウエハ１１０の内部にプラス電荷が溜まった状態のままで半導体製造を継続した場合、図８（ｂ）に示されるように、ウエハ製造設備で使用される搬送ステージ５０に載置したときに支持基板用半導体ウエハ１１０（支持基板用半導体層１１１）の最表層部に集まったプラス電荷によって、搬送ステージ５０の表面にマイナス電荷が引き寄せられ、搬送ステージ５０がマイナス（−）に帯電する。
【００１１】
従って、ＳＯＩウエハ１０１と搬送ステージ５０とが接触する境界（図８（ｂ）、矢印Ｙの部分）は、プラス電荷が集まった支持基板用半導体ウエハ１１０（支持基板用半導体層１１１）の最表層部とマイナスに帯電した搬送ステージ５０の表面との間となり、この境界を跨いだ２つの帯電電荷はプラスとマイナスの異極性となる。従って、搬送ステージ５０からＳＯＩウエハ１０１を引き離す際には、境界を跨いだ２つの帯電電荷が異なる極性であるため静電吸着現象が生じてしまう。
【００１２】
その結果、例えば、静電吸着現象が起因となるＳＯＩウエハ１０１とウエハ製造設備で使用される搬送ステージ５０との貼り付きによる搬送不良等が発生するという問題がある。
また、シリコン酸化膜１１２の寿命が低下したり、活性層１２０側の帯電が原因となる閾値電圧変動や耐圧低下等が起こったりするおそれもある。
【００１３】
このような問題に対処するため、本件出願人は、特願２０１０−２９３７５８の出願において、以下の発明を提案している。図９は、特願２０１０−２９３７５８に係るＳＯＩウエハの製造方法の製造工程を説明する図である。
【００１４】
この発明は、ＳＯＩウエハの製造方法であって、活性層基板２１０と支持基板２２１との貼り合わせ面に酸化膜２２２を形成する工程（図９（ａ）参照）と、酸化膜２２２を介して活性層基板２１０と支持基板２２１とを貼り合わせる工程（同じく図９（ａ）参照）と、支持基板２２１に向けて酸化膜２２２を貫通し当該支持基板２２１に達するまでのトレンチＴＬを活性層基板２１０に形成する工程と（図９（ｂ）参照）、トレンチＴＬ内部をポリシリコン２０３で充填する工程（図９（ｃ）参照）とを備えている。
【００１５】
この発明によれば、イオン注入によって支持基板２２１内がプラス電荷に帯電しても（図９（ｄ）、（ｅ）参照）、図９（ｆ）に示すように、大気中の−（マイナス）イオンがポリシリコン層２０３内で拡散し、支持基板２２１内の＋（プラス）イオンと打ち消しあう。
【００１６】
よって、支持基板２２１の帯電を除去することができ、例えば、ＳＯＩウエハを搬送する搬送ステージと当該ＳＯＩウエハとの貼り付きによる搬送不良を防ぐことができる。
【００１７】
しかしながら、この発明には、以下のような課題が存在する。
すなわち、この発明では、支持基板２２１の帯電を除去するための除電構造の提案はなされているものの、この除電構造の形成と同時にＳＯＩウエハに素子分離構造（トレンチを用いて半導体素子同士を電気的に分離する構造）を形成することについては提案されていない。このため、除電構造と素子分離構造を別々のタイミングで形成する必要がある。よって、除電構造を形成する工程分、ＳＯＩウエハの製造工程が増加し、製造コストおよび製造時間の増大を招くという課題があった。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開２００４−２３５２５１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
本発明は、このような実情に鑑みてなされたもので、除電構造と素子分離構造とを有するＳＯＩウエハを、従来よりも少ない工程で製造することができる、ＳＯＩウエハの製造方法およびＳＯＩウエハの提供を目的とする。
【課題を解決するための手段】
【００２０】
第１の発明は、
表面に絶縁酸化膜が成膜された支持基板用半導体ウエハの第１主面に、活性層用半導体層が形成されたＳＯＩウエハの製造方法であって、
上記ＳＯＩウエハの周縁部分に上記活性層用半導体層および上記絶縁酸化膜を貫通する除電用トレンチをエッチングで形成すると同時に、当該周縁部分より内側の内側部分に上記活性層用半導体層を貫通し上記絶縁酸化膜に到達する素子分離用トレンチをエッチングで形成するトレンチ形成ステップを備え、
上記トレンチ形成ステップは、上記周縁部分におけるエッチングレートが、上記内側部分におけるエッチングレートよりも高いことを特徴とする、ＳＯＩウエハの製造方法である。
【００２１】
第１の発明によれば、ＳＯＩウエハの周縁部分におけるエッチングレートが、内側部分におけるエッチングレートよりも高い。よって、ＳＯＩウエハの周縁部分に活性層用半導体層および絶縁酸化膜を貫通する除電用トレンチを形成すると同時に、ＳＯＩウエハの内側部分に活性層用半導体層を貫通し絶縁酸化膜に到達する素子分離用トレンチを形成することができる。よって、除電構造と素子分離構造とを有するＳＯＩウエハを、従来よりも少ない製造工程で製造することができる。
【００２２】
第２の発明は、第１の発明において、
上記トレンチ形成ステップをドライエッチングにより行い、エッチングイオンの衝突密度を、上記内側部分に比べて上記周縁部分で高くすることを特徴とする。
【００２３】
第２の発明によれば、エッチングイオンの衝突密度が、ＳＯＩウエハの内側部分に比べて周縁部分で高くなっているので、除電用トレンチを形成するエッチングの速度が、素子分離用トレンチを形成するエッチングの速度よりも大きくなる。
【００２４】
第３の発明は、第２の発明において、
上記トレンチ形成ステップにおいて、上記内側部分に第１電圧を印加するとともに、上記周縁部分に上記第１電圧よりも低い第２電圧を印加した状態で、エッチングイオンを衝突させることを特徴とする。
【００２５】
第３の発明によれば、ＳＯＩウエハの周縁部分および内側部分に印加する電圧をそれぞれ制御して、エッチングイオンの衝突密度を調節することができる。
【００２６】
第４の発明は、第３の発明において、
上記トレンチ形成ステップにおいて、上記ＳＯＩウエハの上記周縁部分をフォーカスリングに載せるとともに、上記ＳＯＩウエハの上記内側部分を静電チャックに載せ、
上記フォーカスリングに上記第２電圧を印加するとともに、上記静電チャックに上記第１電圧を印加することを特徴とする。
【００２７】
第４の発明によれば、ＳＯＩウエハの周縁部分をフォーカスリングに載せて当該フォーカスリングに第２電圧を印加することで、ＳＯＩウエハの周縁部分に衝突するエッチングイオンの密度を高くすることができる。また、ＳＯＩウエハの内側部分を静電チャックに載せて当該静電チャックに第１電圧を印加することで、ＳＯＩウエハの内側部分に衝突するエッチングイオンの密度を低くすることができる。
【００２８】
第５の発明は、第１の発明において、
上記除電用トレンチの内壁面に第１ポリシリコン膜を形成すると同時に、上記素子分離用トレンチの内壁面に第２ポリシリコン膜を形成する成膜ステップをさらに備え、
上記成膜ステップは、上記第１ポリシリコン膜の膜厚を、上記第２ポリシリコン膜の膜厚よりも大きくすることを特徴とする。
【００２９】
第５の発明によれば、第１ポリシリコン膜の膜厚が、第２ポリシリコン膜の膜厚よりも大きい。よって、第１ポリシリコン膜と第２ポリシリコン膜を同じ速度で酸化させた場合、第２ポリシリコン膜の膜厚方向全体の酸化が完了した時点で、第１ポリシリコン膜の膜厚方向の酸化は完了していない。これにより、除電用トレンチでは、活性用半導体層と支持基板用半導体層とが電気的に導通した状態とし、素子分離用トレンチでは、当該素子分離用トレンチを挟んで活性用半導体層が相互に電気的に絶縁された状態とすることができる。
【００３０】
第６の発明は、第５の発明において、
上記成膜ステップにおいて、上記第１ポリシリコン膜を形成する領域の温度を、上記第２ポリシリコン膜を形成する領域の温度よりも高くすることを特徴とする。
【００３１】
第６の発明によれば、第１ポリシリコン膜を形成する領域の温度を、第２ポリシリコン膜を形成する領域の温度よりも高くするので、第１ポリシリコン膜の成膜速度が第２ポリシリコン膜の成膜速度よりも大きくなる。よって、第１ポリシリコン膜の膜厚を、第２ポリシリコン膜の膜厚よりも大きくすることができる。
【００３２】
第７の発明は、第５の発明において、
上記除電用トレンチでは、上記活性用半導体層と上記支持基板用半導体ウエハとが電気的に導通した状態で上記第１ポリシリコン膜を酸化させ、上記素子分離用トレンチでは、当該素子分離用トレンチを挟んで上記活性用半導体層が相互に電気的に絶縁された状態となるように上記第２ポリシリコン膜を酸化させる酸化ステップをさらに備えることを特徴とする。
【００３３】
第７の発明によれば、除電用トレンチでは、活性層用半導体層と支持基板用半導体層とが電気的に導通した状態で第１ポリシリコン膜が酸化されるので、除電構造が形成される。また、第２トレンチでは、第２トレンチを挟んで活性層用半導体層が相互に電気的に絶縁された状態となるように、第１ポリシリコン膜が酸化されるので、素子分離構造が形成される。
【００３４】
第８の発明は、
表面に絶縁酸化膜が成膜された支持基板用半導体ウエハの第１主面に、活性層用半導体層が形成されたＳＯＩウエハであって、
上記活性層用半導体層および上記絶縁酸化膜を貫通して上記支持基板用半導体ウエハに到達する除電用トレンチと、
上記活性層用半導体層を貫通して上記絶縁酸化膜に到達する素子分離用トレンチと、
上記除電用トレンチの内壁面に形成された第１ポリシリコン膜と、
上記素子分離用トレンチの内壁面に形成された第２ポリシリコン膜とを備え、
上記除電用トレンチでは、上記活性用半導体層と上記支持基板用半導体層とが電気的に導通した状態で上記第１ポリシリコン膜が酸化され、
上記素子分離用トレンチでは、当該素子分離用トレンチを挟んで上記活性用半導体層が相互に電気的に絶縁された状態となるように、上記第２ポリシリコン膜が酸化された、ＳＯＩウエハである。
【００３５】
第８の発明によれば、除電用トレンチでは、活性用半導体層と支持基板用半導体層とが電気的に導通した状態で第１ポリシリコン膜が酸化されるので、除電構造が形成される。また、素子分離用トレンチでは、当該素子分離用トレンチを挟んで活性用半導体層が相互に電気的に絶縁された状態となるように、第２ポリシリコン膜が酸化されるので、素子分離構造が形成される。
【発明の効果】
【００３６】
本発明によれば、除電構造と素子分離構造とを有するＳＯＩウエハを、従来より少ない工程で製造することができる。
【図面の簡単な説明】
【００３７】
【図１】本発明に係るＳＯＩウエハの一例を示す断面図
【図２】本発明に係るＳＯＩウエハの製造方法を説明する図であり、除電構造および素子分離構造を形成する前のＳＯＩウエハの製造方法の一例を示す断面図
【図３】本発明に係るＳＯＩウエハの製造方法を説明する図であり、ＳＯＩウエハをフォーカスリングおよび静電チャックに載せている様子を模式的に示す図
【図４】本発明に係るＳＯＩウエハの製造方法を説明する図であり、除電構造および素子分離構造を形成する工程を順に示す図
【図５】本発明に係るＳＯＩウエハの製造方法を説明する図であり、除電構造および素子分離構造を形成する工程を順に示す図
【図６】本発明に係るＳＯＩウエハの製造方法を説明する図であり、除電構造および素子分離構造を形成する工程を順に示す図
【図７】従来のＳＯＩウエハの製造工程を示す断面図
【図８】従来のＳＯＩウエハにプラス電荷の帯電が生じる様子を示す断面図
【図９】特願２０１０−２９３７５８の出願に係るＳＯＩウエハの製造方法の製造工程を示す図
【発明を実施するための形態】
【００３８】
（実施形態）
本発明の第１実施形態に係るＳＯＩウエハについて、図面を参照しつつ説明する。図１は、第１実施形態に係るＳＯＩウエハの一例を示す断面図である。
【００３９】
第１実施形態に係るＳＯＩウエハ１は、表面に絶縁酸化膜２が成膜された支持基板用半導体ウエハ３の第１主面に、活性層用半導体層４が形成されたＳＯＩウエハである。絶縁酸化膜２は、例えばシリコン酸化膜である（以下、シリコン酸化膜２と称する）。
【００４０】
ＳＯＩウエハ１は、単結晶シリコン（Ｓｉ）からなる支持基板用半導体層１１の表面の全体に、熱酸化処理によって絶縁性を有するシリコン酸化膜２（２ａおよび２ｂで構成される）が成膜されてなるものを基礎とする。シリコン酸化膜２は、埋め込み酸化膜（ＢＯＸ層またはＢＯＸ酸化膜とも呼ばれる）２ａと称される部分と、埋め込み酸化膜２ａを除いた部分２ｂとからなる。支持基板用半導体層１１の第１主面（図１では上面としている）には、埋め込み酸化膜２ａを介して、単結晶シリコンからなる活性層用半導体層４が形成されている。そして、シリコン酸化膜２のうち、埋め込み酸化膜２ａを除いたシリコン酸化膜２ｂと支持基板用半導体層１１とによって、支持基板用半導体ウエハ３が構成される。
【００４１】
ＳＯＩウエハ１は、トランジスタ等の半導体素子が作り込まれる前または作り込まれた後のウエハであって、ダイシングされる前のウエハである。ＳＯＩウエハ１は、全体として円板状をなしており、平面視したときの周縁部分Ａ１（図１（ａ）参照）には複数の除電構造Ｊ（図１（ｂ）参照）が形成され、周縁部分Ａ１より内側の内側部分Ａ２（図１（ａ）参照）には、複数の素子分離構造Ｓ（図１（ｃ）参照）が形成されている。
【００４２】
支持基板用半導体ウエハ３の端面には、シリコン酸化膜２ｂの厚みが薄くなったテラス部Ｔが形成されている。シリコン酸化膜２ｂが薄くなっているテラス部Ｔからイオンが注入されると、支持基板用半導体層１１が＋（プラス）に帯電する。しかしながら、この帯電は、後述する除電構造Ｊによって解消する。
【００４３】
ここで、除電構造Ｊおよび素子分離構造Ｓについて説明する。
ＳＯＩウエハ１は、上記の如く、除電構造Ｊおよび素子分離構造Ｓを備えている。
【００４４】
除電構造Ｊは、図１（ｂ）に示されるように、除電用トレンチ５と、第１ポリシリコン膜７とを備えている。除電用トレンチ５は、活性層用半導体層４および埋め込み酸化膜２ａを貫通して、支持基板用半導体ウエハ３の支持基板用半導体層１１に到達するトレンチである。第１ポリシリコン膜７は、除電用トレンチ５の内壁面に形成されたポリシリコン膜である。ポリシリコン膜は導電性を有する。ポリシリコン膜を酸化させたものは絶縁性を有する。
【００４５】
除電用トレンチ５では、活性層用半導体層４と、支持基板用半導体ウエハ３の支持基板用半導体層１１とが電気的に導通した状態で第１ポリシリコン膜７が酸化されている。具体的には、第１ポリシリコン膜７が酸化された部分（以下、ポリシリコン酸化膜７ａと称する）と、活性層用半導体層４の間に、ポリシリコン膜７の酸化されていない部分７ｂ（以下、未酸化部７ｂと称する）が存在している。また、埋め込み酸化膜２ａとポリシリコン酸化膜７ａの間に、未酸化部７ｂが存在している。未酸化部７ｂは、ＳＯＩウエハ１の外部（例えばアース）と電気的に導通している。よって、支持基板用半導体層１１内に溜まったプラス電荷は、未酸化部７ｂを経路として外部から入って来るマイナスイオンのマイナス電荷または電子と電荷を打ち消し合い、支持基板用半導体層１１内の帯電状態を解消することができる。
【００４６】
素子分離構造Ｓは、図１（ｃ）に示されるように、素子分離用トレンチ６と、ポリシリコン酸化膜８ａとを備えている。素子分離用トレンチ６は、活性層用半導体層４を貫通して埋め込み酸化膜２ａに到達するトレンチである。ポリシリコン酸化膜８ａは、第２トレンチ６の内壁面に形成された酸化膜であり、ポリシリコン膜を酸化させたものである。素子分離用トレンチ６では、素子分離用トレンチ６を挟んで活性層用半導体層４が相互に電気的に絶縁された状態となるように、ポリシリコン酸化膜８ａが形成されている。なお、図１（ｂ）に示される例では、素子分離用トレンチ６の内壁面に形成されたポリシリコン膜が厚み方向全体に酸化されることで、ポリシリコン酸化膜８ａが形成されている。素子分離用トレンチ６内のポリシリコン酸化膜８ａは、Ｕ字状に形成されており、その底部が埋め込み酸化膜２ａに接している。これにより、素子分離用トレンチ６を挟んで活性層用半導体層４が相互に電気的に絶縁された状態となり、素子分離構造Ｓが形成される。また、素子分離用トレンチ６は、埋め込み酸化膜２ａを貫通していないので、活性層用半導体層４と支持基板用半導体層１１の電気的な絶縁は保たれる。なお、埋め込み酸化膜２ａを貫通しないのであれば、素子分離用トレンチ６が埋め込み酸化膜２ａ内に或る程度入り込んでいてもよい。
【００４７】
上記したように、ＳＯＩウエハ１によれば、除電用トレンチ５では、活性層用半導体層４と支持基板用半導体層１１とが電気的に導通した状態で第１ポリシリコン膜７が酸化されるので、除電構造Ｊが形成される。また、素子分離用トレンチ６では、素子分離用トレンチ６を挟んで活性層用半導体層４が相互に電気的に絶縁された状態となるように、第２ポリシリコン膜が酸化されるので、素子分離構造Ｓが形成される。
【００４８】
次に、上記したＳＯＩウエハ１の製造方法について、図面を参照しつつ説明する。
まず、除電構造Ｊおよび素子分離構造Ｓを形成する前のＳＯＩウエハ１００の製造方法について説明する。図２は、除電構造Ｊおよび素子分離構造Ｓを形成する前のＳＯＩウエハ１００の製造方法の一例を示す断面図である。
【００４９】
ＳＯＩウエハ１００の製造方法の１つとして、従来の貼り合わせ方法を挙げることができる。従来の貼り合わせ方法を用いたＳＯＩウエハ１００の製造方法は、例えば、図２（ａ）〜（ｃ）に示す工程で行うことができる。
【００５０】
具体的には、まず、図２（ａ）に示されるように、単結晶シリコン（Ｓｉ）からなる支持基板用半導体層１１と、同じく単結晶シリコンからなる活性層用基板半導体２１とを、用意する。
【００５１】
次いで、図２（ｂ）に示されるように、支持基板用半導体層１１に熱酸化処理を施して、支持基板用半導体層１１の表面全体に絶縁性のシリコン酸化膜２を成膜する。
【００５２】
次いで、図２（ｃ）に示されるように、シリコン酸化膜２を成膜した支持基板用半導体層１１と、活性層用基板半導体２１とを密着させ、熱処理（例えば、約１０００℃で約２時間）を施して支持基板用半導体層１１と活性層用基板半導体２１とを貼り合わせる。
【００５３】
次いで、図２（ｃ）に示されるように、活性層用基板半導体２１の、支持基板用半導体層１１が貼り合わされていない側の表面（図２（ｃ）の点線Ｋ１）および端面（図２（ｃ）の点線Ｋ２）を研磨処理し、所望の厚さおよび形状を有した活性層用半導体層（ＳＯＩ層）４を形成する。活性層用基板半導体２１の端面を研磨する際、シリコン酸化膜２の端面も研磨され、その研磨された部分の厚みが薄くなる。シリコン酸化膜２の研磨された部分はテラス部Ｔと称される（図２（ｄ）参照）。
これにより、ＳＯＩウエハ１００が完成する。ＳＯＩウエハ１００は、除電構造Ｊおよび素子分離構造Ｓが形成されていない点以外は、図１（ａ）に示されるＳＯＩウエハ１と同じである。
【００５４】
次に、ＳＯＩウエハ１００に除電構造Ｊおよび素子分離構造Ｓを形成することによって、ＳＯＩウエハ１を形成する方法について説明する。図３は、ＳＯＩウエハ１００をフォーカスリングおよび静電チャックに載せている様子を模式的に示す図である。図４〜６は、ＳＯＩウエハ１００に除電構造Ｊおよび素子分離構造Ｓを形成する工程を順に示す図である。図４〜６の左側には、除電構造Ｊを形成する工程を順に示し、図４〜６の右側には、素子分離構造Ｓを形成する工程を順に示す。左側に示す工程と右側に示す工程は、同時に行われる。例えば、図４（ａ１）に示される工程と、図４（ａ２）に示される工程は、同時に行われる。
【００５５】
まず、図３に示されるように、ＳＯＩウエハ１００は、その周縁部分Ｅ１がフォーカスリング１３上に載せられ、周縁部分Ｅ１より内側の内側部分Ｅ２が静電チャック１４の上に載せられる。このとき、除電構造Ｊを形成する部分は図４（ａ１）に示される状態であり、素子分離構造Ｓを形成する部分は図４（ａ２）に示される状態である。
【００５６】
具体的には、除電構造Ｊを形成する部分では、下側から順に、支持基板用半導体層１１、埋め込み酸化膜２ａ、活性層用半導体層４、シリコン酸化膜（ＳｉＯ2）１５、シリコン窒化膜（ＳｉＮ）１６、シリコン酸化膜（ＳｉＯ2）１７が積層されている。なお、シリコン酸化膜１５は、例えばＬＯＣＯＳ酸化膜である。
【００５７】
次いで、静電チャック１４に第１電圧Ｖ１を印加するとともに、フォーカスリング１３に第２電圧Ｖ２を印加する。静電チャック１４に印加される第１電圧Ｖ１は、フォーカスリング１３に印加される第２電圧Ｖ２よりも高く設定される。これにより、ＳＯＩウエハ１００の周縁部分Ｅ１に印加される電圧は、ＳＯＩウエハ１００の内側部分Ｅ２に印加される電圧よりも低くなる。この状態で、プラズマを用いたドライエッチングを行う。プラズマのエッチング種（エッチングイオン）は、通常、プラス電荷を帯びている。このため、エッチングイオンの衝突密度および衝突速度は、素子分離用トレンチ６を形成する内側部分Ｅ２に比べて、除電用トレンチ５を形成する周縁部分Ｅ１で高くなる。よって、除電用トレンチ５を形成するドライエッチングの速度が、素子分離用トレンチ６を形成するドライエッチングの速度よりも大きくなる。これにより、同じ時間で形成されるトレンチの深さは、除電用トレンチ５の方が素子分離用トレンチ６よりも大きくなる（図４（ｂ１），（ｂ２）参照）。なお、除電用トレンチ５が支持基板用半導体層１１に到達した時点で、ドライエッチングを終了する。これにより、除電用トレンチ５は支持基板用半導体層１１に到達しているが、素子分離用トレンチ６は支持基板用半導体層１１に到達していない状態となる。
【００５８】
次いで、ＳＯＩウエハ１００をフォーカスリング１３および静電チャック１４から取り外す。そして、ＣＶＤ法によって、除電用トレンチ５内および素子分離用トレンチ６内にポリシリコン１８を充填する（図４（ｃ１），（ｃ２）参照）。
【００５９】
次いで、ＣＭＰ法による研磨で、シリコン酸化膜１７上に堆積したポリシリコン１８およびシリコン酸化膜１７を除去する（図４（ｄ１），（ｄ２）参照）。研磨の際、シリコン窒化膜１６を研磨ストッパとする。
【００６０】
次いで、ドライエッチングによって、除電用トレンチ５内のポリシリコン１８を一部残して除去するとともに、素子分離用トレンチ６内のポリシリコン１８を全部除去する（図４（ｅ１），（ｅ２）参照）。除電用トレンチ５の底部に、ポリシリコン１８を所定深さ分残す。素子分離用トレンチ６は除電用トレンチ５よりも深さが小さく、素子分離用トレンチ６の下にある埋め込み酸化膜２ａは除電用トレンチ５内のポリシリコン１８よりも硬いので、除電用トレンチ５内で除去されるポリシリコン１８の深さ（量）は、素子分離用トレンチ６内で除去されるポリシリコン１８の深さ（量）よりも大きい。
【００６１】
次いで、ＣＶＤ法により、除電用トレンチ５内およびシリコン窒化膜１６上に第１ポリシリコン膜７を形成するとともに、素子分離用トレンチ６内およびシリコン窒化膜１６上に第２ポリシリコン膜８を形成する（図４（ｆ１），（ｆ２）参照）。成膜の際、第１ポリシリコン膜７を形成する領域の温度を、第２ポリシリコン膜８を形成する領域の温度よりも高くした状態にする。これにより、第１ポリシリコン膜７の膜厚を、第２ポリシリコン膜８の膜厚よりも大きくすることができる。
【００６２】
次いで、熱酸化処理により、除電用トレンチ５では、活性層用半導体層４と支持基板用半導体層１１とが電気的に導通した状態で第１ポリシリコン膜７を酸化させ、素子分離用トレンチ６では、素子分離用トレンチ６を挟んで活性層用半導体層４が相互に電気的に絶縁された状態となるように、第２ポリシリコン膜８を酸化させる（図４（ｇ１），（ｇ２）参照）。第１ポリシリコン膜７の酸化により、ポリシリコン酸化膜７ａが形成される。第２ポリシリコン膜８の酸化により、ポリシリコン酸化膜８ａが形成される。第１ポリシリコン膜７の膜厚は、第２ポリシリコン膜８の膜厚よりも大きい。よって、第１ポリシリコン膜７および第２ポリシリコン膜８を同じ速度で酸化させれば、図４（ｇ１），（ｇ２）に示したような状態に酸化される（図１（ｂ），（ｃ）も参照）。すなわち、第２ポリシリコン膜８は厚み方向にその全てが酸化されてポリシリコン酸化膜８ａが形成されるが、第１ポリシリコン膜７はその内側表面からポリシリコン膜８ａと略同じ厚さ分だけ酸化され、残りの厚み分は酸化されない。よって、第１ポリシリコン膜７の酸化されなかった部分は、除電用トレンチ５内でＵ字状の未酸化部７ｂとして残留する。また、シリコン窒化膜１６上には、除電用トレンチ５内の未酸化部７ｂと同じ厚みの未酸化部７ｂが残留する。
以上により、ＳＯＩウエハ１が形成される。
【００６３】
本実施形態に係るＳＯＩウエハ１の製造方法によれば、ＳＯＩウエハ１００の周縁部分Ｅ１におけるエッチングレートが、内側部分Ｅ２におけるエッチングレートよりも高い。よって、ＳＯＩウエハ１００の周縁部分Ｅ１に活性層用半導体層４および絶縁酸化膜２ａを貫通する除電用トレンチ５を形成すると同時に、ＳＯＩウエハ１００の内側部分Ｅ２に活性層用半導体層４を貫通し絶縁酸化膜２ａに到達する素子分離用トレンチ６を形成することができる。つまり、深さの異なるトレンチ５，６を簡易な方法で同時に形成することができる。また、本実施形態に係るＳＯＩウエハ１の製造方法によれば、除電用トレンチ５では、活性層用半導体層４と支持基板用半導体層１１とが電気的に導通した状態で第１ポリシリコン膜７が酸化されるので、除電構造Ｊが形成される。つまり、ポリシリコン１８およびポリシリコン膜７の未酸化部７ｂを通じて外部から入ってくるマイナス電荷と、支持基板用半導体層１１内のプラス電荷が打ち消し合い、支持基板用半導体層１１内の除電が行われる。また、第２トレンチ６では、第２トレンチ６を挟んで活性層用半導体層４が相互に電気的に絶縁された状態となるように、第１ポリシリコン膜７が酸化されるので、素子分離構造Ｓが形成される。
【００６４】
また、素子分離構造Ｓの各製造ステップと除電構造Ｊの各製造ステップが同時に行われる。特に、トレンチ形成ステップ（図４（ｂ１），（ｂ２）参照）において除電用トレンチ５と素子分離用トレンチ６が同時に形成され、成膜ステップ（図４（ｆ１），（ｆ２）参照）において第１ポリシリコン膜７と第２ポリシリコン膜８が同時に形成され、酸化ステップ（図４（ｇ１），（ｇ２）参照）において第１ポリシリコン膜７の酸化と第２ポリシリコン膜８の酸化が同時に行われる。よって、素子分離構造Ｓのみを形成する場合と比べて製造工程を増加させることなく、素子分離構造Ｓと除電構造Ｊを形成することができる。
【産業上の利用可能性】
【００６５】
本発明は、除電構造と素子分離構造とを有するＳＯＩウエハを、従来より少ない工程で製造することができるＳＯＩウエハの製造方法およびＳＯＩウエハ等に利用可能である。
【符号の説明】
【００６６】
１    ＳＯＩウエハ
２    絶縁酸化膜（シリコン酸化膜）
２ａ    埋め込み酸化膜
２ｂ    絶縁酸化膜のうち埋め込み酸化膜以外の部分
３    支持基板用半導体ウエハ
４    活性層用半導体層
５    第１トレンチ
６    第２トレンチ
７    第１ポリシリコン膜
８    第２ポリシリコン膜
１１    支持基板用半導体層
１２、１５、１７    シリコン酸化膜
１３    フォーカスリング
１４    静電チャック
１６    シリコン窒化膜
１８    ポリシリコン
Ｔ    テラス部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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