(57)【要約】【課題】動作信頼性を向上出来る半導体記憶装置を提供すること。【解決手段】実施形態の半導体記憶装置１は、メモリセルＭＴと、複数のワード線ＷＬと、ドライバ回路１２と、制御回路１５とを備える。メモリセルＭＴは、半導体基板２０上に積層されると共に、電流経路が直列接続され、電荷蓄積層２５ｂと制御ゲート２３ａ〜２３ｄとを含む。ワード線ＷＬは、制御ゲートにそれぞれ接続される。ドライバ回路１２は、選択ワード線に第１電圧ＶＰＧＭを印加すると共に、第１非選択ワード線に第２電圧ＶＰＡＳＳＡを印加し、第２非選択ワード線に第３電圧ＶＰＡＳＳ、ＶＩＳＯを印加するプログラム動作を繰り返すことにより、選択ワード線に接続されたメモリセルＭＴにデータを書き込む。制御回路１５は、プログラム動作が繰り返される過程において、第１電圧ＶＰＧＭを上昇させ、第２電圧ＶＰＡＳＳＡを低下させる。【選択図】図１４
2013058275.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に積層されると共に、電流経路が直列接続され、それぞれが電荷蓄積層と制御ゲートとを含む複数のメモリセルと、
前記制御ゲートにそれぞれ接続された複数のワード線と、
選択ワード線に第１電圧を印加すると共に、第１非選択ワード線に第２電圧を印加し、第２非選択ワード線に第３電圧を印加するプログラム動作を繰り返すことにより、前記選択ワード線に接続された前記メモリセルにデータを書き込むドライバ回路と、
前記プログラム動作が繰り返される過程において、前記第１電圧を上昇させ、前記第２電圧を低下させる制御回路と
を具備し、前記第１非選択ワード線は、前記選択ワード線に隣接し、
前記制御回路は、前記プログラム動作の繰り返し回数が第１の回数に達した後に、前記第２電圧を低下させ、前記プログラム動作の繰り返し回数が第２の回数に達した後、前記第２電圧を一定に保つ
ことを特徴とする半導体記憶装置。
【請求項２】
半導体基板上に積層されると共に、電流経路が直列接続され、それぞれが電荷蓄積層と制御ゲートとを含む複数のメモリセルと、
前記制御ゲートにそれぞれ接続された複数のワード線と、
選択ワード線に第１電圧を印加すると共に、第１非選択ワード線に第２電圧を印加し、第２非選択ワード線に第３電圧を印加するプログラム動作を繰り返すことにより、前記選択ワード線に接続された前記メモリセルにデータを書き込むドライバ回路と、
前記プログラム動作が繰り返される過程において、前記第１電圧を上昇させ、前記第２電圧を低下させる制御回路と
を具備することを特徴とする半導体記憶装置。
【請求項３】
前記第１非選択ワード線は、前記選択ワード線に隣接する
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記制御回路は、前記プログラム動作の繰り返し回数が第１の回数に達した後に、前記第２電圧を低下させる
ことを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記制御回路は、前記プログラム動作の繰り返し回数が第２の回数に達した後、前記第２電圧を一定に保つ
ことを特徴とする請求項３または４記載の半導体記憶装置。
【請求項６】
前記メモリセルは、閾値電圧に応じて４つ以上のレベルのデータを保持可能であり、
前記レベルのうち、最も閾値電圧の高いレベルの書き込みを行う際に、前記第２電圧が低下される
ことを特徴とする請求項３記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は半導体記憶装置に関する。
【背景技術】
【０００２】
近年、メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２６６９４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、動作信頼性を向上出来る半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、半導体基板上に積層されると共に、電流経路が直列接続され、それぞれが電荷蓄積層と制御ゲートとを含む複数のメモリセルと、前記制御ゲートにそれぞれ接続された複数のワード線と、選択ワード線に第１電圧を印加すると共に、第１非選択ワード線に第２電圧を印加し、第２非選択ワード線に第３電圧を印加するプログラム動作を繰り返すことにより、前記選択ワード線に接続された前記メモリセルにデータを書き込むドライバ回路と、前記プログラム動作が繰り返される過程において、前記第１電圧を上昇させ、前記第２電圧を低下させる制御回路とを具備する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体記憶装置のブロック図。
【図２】第１実施形態に係るメモリセルアレイの回路図。
【図３】第１実施形態に係るメモリセルアレイの斜視図。
【図４】第１実施形態に係るメモリセルアレイの断面図。
【図５】第１実施形態に係るＮＡＮＤストリングの回路図。
【図６】第１実施形態に係るロウデコーダ及びドライバ回路のブロック図。
【図７】第１実施形態に係る電圧ドライバの回路図。
【図８】第１実施形態に係る電圧発生回路の回路図。
【図９】第１実施形態に係るＣＧドライバの回路図。
【図１０】第１実施形態に係るＳＧＤドライバの回路図。
【図１１】第１実施形態に係るＳＧＳドライバの回路図。
【図１２】第１実施形態に係るデータ書き込み方法のフローチャート。
【図１３】第１実施形態に係るＮＡＮＤストリングの回路図。
【図１４】第１実施形態に係る各種電圧のタイミングチャート。
【図１５】第１実施形態に係るメモリセルの断面図。
【図１６】第２実施形態に係るデータ書き込み方法のフローチャート。
【図１７】第２実施形態に係る各種電圧のタイミングチャート。
【図１８】第２実施形態の変形例に係るメモリセルの閾値分布を示すグラフ。
【図１９】第３実施形態に係るデータ書き込み方法のフローチャート。
【図２０】第３実施形態に係る各種電圧のタイミングチャート。
【図２１】第４実施形態に係るデータ書き込み方法のフローチャート。
【図２２】第４実施形態に係る各種電圧のタイミングチャート。
【図２３】第１乃至第４実施形態の変形例に係る電圧ＶＰＡＳＳＡのタイミングチャート。
【図２４】第１乃至第４実施形態の変形例に係る電圧ＶＰＡＳＳのタイミングチャート。
【図２５】第１乃至第４実施形態の変形例に係るメモリセルアレイの回路図。
【発明を実施するための形態】
【０００７】
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００８】
［第１実施形態］  
第１実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルが半導体基板上に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【０００９】
１．半導体記憶装置の構成について  
まず、本実施形態に係る半導体記憶装置の構成について説明する。
【００１０】
１．１  半導体記憶装置の全体構成について  
図１は、本実施形態に係る半導体記憶装置のブロック図である。図示するようにＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ１０、ロウデコーダ１１（１１−０〜１１−３）、ドライバ回路１２、センスアンプ１３、電圧発生回路１４、及び制御回路１５を備えている。
【００１１】
メモリセルアレイ１０は、不揮発性のメモリセルの集合である複数（本例では４個）のブロックＢＬＫ（ＢＬＫ０〜ＢＬＫ３）を備えている。同一ブロックＢＬＫ内のデータは一括して消去される。ブロックＢＬＫの各々は、メモリセルが直列接続されたＮＡＮＤストリング１６の集合である複数（本例では４個）のメモリグループＧＰ（ＧＰ０〜ＧＰ３）を備えている。もちろん、メモリセルアレイ１０内のブロック数及びブロックＢＬＫ内のメモリグループ数は任意である。
【００１２】
ロウデコーダ１１−０〜１１−３は、それぞれブロックＢＬＫ０〜ＢＬＫ３に対応付けて設けられる。そして対応するブロックＢＬＫのロウ方向を選択する。
【００１３】
ドライバ回路１２は、データの書き込み、読み出し、及び消去に必要な電圧を、ロウデコーダ１１に供給する。この電圧が、ロウデコーダ１１によってメモリセルに印加される。
【００１４】
センスアンプは、データの読み出し時には、メモリセルから読み出したデータをセンス・増幅する。またデータの書き込み時には、書き込みデータをメモリセルに転送する。
【００１５】
電圧発生回路１４は、データの書き込み、読み出し、及び消去に必要な電圧を発生し、これをドライバ回路１２に供給する。
【００１６】
制御回路１５は、ＮＡＮＤ型フラッシュメモリ全体の動作を制御する。
【００１７】
１．２  メモリセルアレイ１０について  
次に、上記メモリセルアレイ１０の構成の詳細について説明する。図２は、ブロックＢＬＫ０の回路図である。ブロックＢＬＫ１〜ＢＬＫ３も同様の構成を有している。
【００１８】
図示するように、ブロックＢＬＫ０は４つのメモリグループＧＰを含む。また各々のメモリグループＧＰは、ｎ個（ｎは自然数）のＮＡＮＤストリング１６を含む。
【００１９】
ＮＡＮＤストリング１６の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）と、選択トランジスタＳＴ１、ＳＴ２と、バックゲートトランジスタＢＴとを含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。バックゲートトランジスタＢＴもメモリセルトランジスタＭＴと同様に、制御ゲートと電荷蓄積層とを含む積層ゲートを備える。但しバックゲートトランジスタＢＴはデータを保持するためのものでは無く、データの書き込み及び消去時には単なる電流経路として機能する。メモリセルトランジスタＭＴ及びバックゲートトランジスタＢＴは、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。なおバックゲートトランジスタＢＴは、メモリセルトランジスタＭＴ３とＭＴ４との間に設けられる。この直列接続の一端側のメモリセルトランジスタＭＴ７の電流経路は選択トランジスタＳＴ１の電流経路の一端に接続され、他端側のメモリセルトランジスタＭＴ０の電流経路は選択トランジスタＳＴ２の電流経路の一端に接続されている。
【００２０】
メモリグループＧＰ０〜ＧＰ３の各々の選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＳ０〜ＳＧＳ３に共通接続され、選択トランジスタＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＳ０〜ＳＧＳ３に共通接続される。これに対して同一のブロックＢＬＫ０内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれワード線ＷＬ０〜ＷＬ７に共通接続され、バックゲートトランジスタＢＴの制御ゲートはバックゲート線ＢＧ（ブロックＢＬＫ０〜ＢＬＫ３では、それぞれＢＧ０〜ＢＧ３）に共通接続される。
【００２１】
すなわち、ワード線ＷＬ０〜ＷＬ７及びバックゲート線ＢＧは同一ブロックＢＬＫ０内の複数のメモリグループＧＰ０〜ＧＰ３間で共通に接続されているのに対し、セレクトゲート線ＳＧＤ、ＳＧＳは、同一ブロックＢＬＫ０内であってもメモリグループＧＰ０〜ＧＰ３毎に独立している。
【００２２】
また、メモリセルアレイ１０内でマトリクス状に配置されたＮＡＮＤストリング１６のうち、同一行にあるＮＡＮＤストリング１６の選択トランジスタＳＴ１の電流経路の他端は、いずれかのビット線ＢＬ（ＢＬ０〜ＢＬｎ、ｎは自然数）に共通接続される。すなわち、ビット線ＢＬは、複数のブロックＢＬＫ間で、ＮＡＮＤストリング１６を共通に接続する。また、選択トランジスタＳＴ２の電流経路の他端は、ソース線ＳＬに共通に接続されている。ソース線ＳＬは、例えば複数のブロック間で、ＮＡＮＤストリング１６を共通に接続する。
【００２３】
前述の通り、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴのデータは、一括して消去される。これに対してデータの読み出し及び書き込みは、いずれかのブロックＢＬＫのいずれかのメモリグループＧＰにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴにつき、一括して行われる。この単位を「ページ」と呼ぶ。
【００２４】
次に、メモリセルアレイ１０の三次元積層構造につき、図３及び図４を用いて説明する。図３及び図４は、メモリセルアレイ１０の斜視図及び断面図である。
【００２５】
図示するようにメモリセルアレイ１０は、半導体基板２０上に設けられている。そしてメモリセルアレイ１０は、半導体基板２０上に順次形成されたバックゲートトランジスタ層Ｌ１、メモリセルトランジスタ層Ｌ２、選択トランジスタ層Ｌ３、及び配線層Ｌ４を有する。
【００２６】
バックゲートトランジスタ層Ｌ１は、バックゲートトランジスタＢＴとして機能する。メモリセルトランジスタ層Ｌ２は、メモリセルトランジスタＭＴ０〜ＭＴ７（ＮＡＮＤストリング１６）として機能する。選択トランジスタ層Ｌ３は、選択トランジスタＳＴ１、ＳＴ２として機能する。配線層Ｌ４は、ソース線ＳＬ及びビット線ＢＬとして機能する。
【００２７】
バックゲートトランジスタ層Ｌ１は、バックゲート導電層２１を有する。バックゲート導電層２１は、半導体基板２０と平行なロウ方向及びカラム方向に２次元的に広がるように形成されている。バックゲート導電層２１は、ブロックＢＬＫ毎に分断されている。バックゲート導電層２１は、例えば多結晶シリコンによって形成される。バックゲート導電層２１は、バックゲート線ＢＧとして機能する。
【００２８】
またバックゲート導電層２１は、図４に示すようにバックゲートホール２２を有する。バックゲートホール２２は、バックゲート導電層２１を掘り込むように形成されている。バックゲートホール２２は、上面からみてカラム方向を長手方向とする略矩形状に形成されている。
【００２９】
メモリセルトランジスタ層Ｌ２は、バックゲート導電層Ｌ１の上層に形成されている。メモリセルトランジスタ層Ｌ２は、ワード線導電層２３ａ〜２３ｄを有する。ワード線導電層２３ａ〜２３ｄは、層間絶縁層（図示せず）を挟んで積層されている。ワード線導電層２３ａ〜２３ｄは、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。ワード線導電層２３ａ〜２３ｄは、例えば多結晶シリコンで形成される。ワード線導電層２３ａはメモリセルトランジスタＭＴ３、ＭＴ４の制御ゲート（ワード線ＷＬ３、ＷＬ４）として機能し、ワード線導電層２３ｂはメモリセルトランジスタＭＴ２、ＭＴ５の制御ゲート（ワード線ＷＬ２、ＷＬ５）として機能し、ワード線導電層２３ｃはメモリセルトランジスタＭＴ１、ＭＴ６の制御ゲート（ワード線ＷＬ１、ＷＬ６）として機能し、ワード線導電層２３ｄはメモリセルトランジスタＭＴ０、ＭＴ７の制御ゲート（ワード線ＷＬ０、ＷＬ７）として機能する。
【００３０】
またメモリセルトランジスタ層Ｌ２は、図４に示すように、メモリホール２４を有する。メモリホール２４は、ワード線導電層２３ａ〜２３ｄを貫通するように形成されている。メモリホール２４は、バックゲートホール２２のカラム方向の端部近傍に整合するように形成されている。
【００３１】
更にバックゲートトランジスタ層Ｌ１及びメモリセルトランジスタ層Ｌ２は、図４に示すように、ブロック絶縁層２５ａ、電荷蓄積層２５ｂ、トンネル絶縁層２５ｃ、及び半導体層２６を有する。半導体層２６は、ＮＡＮＤストリング１６のボディ（各トランジスタのバックゲート）として機能する。
【００３２】
ブロック絶縁層２５ａは、図４に示すように、バックゲートホール２２及びメモリホール２５に面する側壁に、所定の厚みをもって形成されている。電荷蓄積層２５ｂは、ブロック絶縁層２５ａの側面に、所定の厚みをもって形成されている。トンネル絶縁層２５ｃは、電荷蓄積層２５ｂの側面に、所定の厚みをもって形成されている。半導体層２６は、トンネル絶縁層２５ｃの側面に接するように形成されている。半導体層２６は、バックゲートホール２２及びメモリホール２４を埋めるように形成されている。
【００３３】
半導体層２６は、ロウ方向からみてＵ字状に形成されている。すなわち半導体層２６は、半導体基板２０の表面に対して垂直方向に延びる一対の柱状部２６ａと、一対の柱状部２６ａの下端を連結する連結部２６ｂとを有する。
【００３４】
ブロック絶縁層２５ａ及びトンネル絶縁層２５ｃは、例えば酸化シリコン（ＳｉＯ２）で形成される。電荷蓄積層２５ｂは、例えば窒化シリコン（ＳｉＮ）で形成される。半導体層２６は、多結晶シリコンで形成される。これらのブロック絶縁層２５ａ、電荷蓄積層２５ｂ、トンネル絶縁層２５ｃ、及び半導体層２６は、メモリトランジスタＭＴとして機能するＭＯＮＯＳ型トランジスタを形成する。
【００３５】
上記バックゲートトランジスタ層Ｌ１の構成を換言すると、トンネル絶縁層２５ｃは、連結部２６ｂを取り囲むように形成されている。バックゲート導電層２１は、連結部２６ｂを取り囲むように形成されている。
【００３６】
また上記メモリトランジスタ層Ｌ２の構成を換言すると、トンネル絶縁層２５ｃは、柱状部２６ａを取り囲むように形成されている。電荷蓄積層２５ｂは、トンネル絶縁層２５ｃを取り囲むように形成されている。ブロック絶縁層２５ａは、電荷蓄積層２５ｂを取り囲むように形成されている。ワード線導電層２３ａ〜２３ｄは、ブロック絶縁層２５ａ〜２５ｃ及び柱状部２６ａを取り囲むように形成されている。
【００３７】
選択トランジスタ層Ｌ３は、図３及び図４に示すように、導電層２７ａ及び２７ｂを有する。導電層２７ａ及び２７ｂは、カラム方向に所定のピッチを有するように、ロウ方向に延びるストライプ状に形成されている。一対の導電層２７ａと、一対の導電層２７ｂは、カラム方向に交互に配置されている。導電層２７ａは一方の柱状部２６ａの上層に形成され、導電層２７ｂは他方の柱状部２６ａの上層に形成されている。
【００３８】
導電層２７ａ及び２７ｂは、多結晶シリコンで形成される。導電層２７ａは、選択トランジスタＳＴ２のゲート（セレクトゲート線ＳＧＳ）として機能し、導電層２７ｂは、選択トランジスタＳＴ１のゲート（セレクトゲート線ＳＧＤ）として機能する。
【００３９】
選択トランジスタ層Ｌ３は、図４に示すように、ホール２８ａ及び２８ｂを有する。ホール２８ａ及び２８ｂは、それぞれ導電層２７ａ及び２７ｂを貫通する。またホール２８ａ及び２８ｂは、それぞれメモリホール２４と整合する。
【００４０】
選択トランジスタ層Ｌ３は、図４に示すように、ゲート絶縁層２９ａ及び２９ｂ、並びに半導体層３０ａ及び３０ｂを備えている。ゲート絶縁層２９ａ及び２９ｂは、それぞれホール２８ａ及び２８ｂに面する側壁に形成されている。半導体層３０ａ及び３０ｂは、それぞれゲート絶縁層２９ａ及び２９ｂに接するように、半導体基板２０の表面に対して垂直方向に延びる柱状に形成されている。
【００４１】
ゲート絶縁層２９ａ及び２９ｂは、例えば酸化シリコン（ＳｉＯ２）で形成される。半導体層３０ａ及び３０ｂは、例えば多結晶シリコンで形成される。
【００４２】
上記選択トランジスタ層Ｌ３の構成を換言すると、ゲート絶縁層２９ａは、柱状の半導体層３０ａを取り囲むように形成されている。導電層２７ａは、ゲート絶縁層２９ａ及び半導体層３０ａを取り囲むように形成されている。また、ゲート絶縁層２９ｂは、柱状の半導体層３０ｂを取り囲むように形成されている。導電層２７ｂは、ゲート絶縁層２９ｂ及び半導体層３０ｂを取り囲むように形成されている。
【００４３】
配線層Ｌ４は、図３及び図４に示すように、選択トランジスタ層Ｌ３の上層に形成されている。配線層Ｌ４は、ソース線層３１、プラグ層３２、及びビット線層３３を有する。
【００４４】
ソース線層３１は、ロウ方向に延びる板状に形成されている。ソース線層３１は、カラム方向に隣接する一対の半導体層２７ａの上面に接するように形成されている。プラグ層３２は、半導体層２７ｂの上面に接し、半導体基板２０の表面に対して垂直方向に延びるように形成されている。ビット線層３３は、ロウ方向に所定ピッチをもって、カラム方向に延びるストライプ状に形成されている。ビット線層３３は、プラグ層３２の上面に接するように形成されている。ソース線層３１、プラグ層３２、及びビット線層３３は、例えばタングステン（Ｗ）等の金属で形成される。ソース線層３１は、図１及び図２で説明したソース線ＳＬとして機能し、ビット線層３３は、ビット線ＢＬとして機能する。
【００４５】
図３及び図４に示すＮＡＮＤストリング１６の等価回路を図５に示す。図示するようにＮＡＮＤストリング１６は、選択トランジスタＳＴ１、ＳＴ２、メモリセルトランジスタＭＴ０〜ＭＴ７、及びバックゲートトランジスタＢＴを備えている。前述の通り、メモリセルトランジスタＭＴは、選択トランジスタＳＴ１、ＳＴ２間に直列に接続されている。バックゲートトランジスタＢＴは、メモリセルトランジスタＭＴ３とＭＴ４との間に直列接続されている。データの書き込み及び読み出し時において、バックゲートトランジスタＢＴは常にオン状態とされる。
【００４６】
メモリセルトランジスタＭＴの制御ゲートはワード線ＷＬに接続され、バックゲートトランジスタＢＴの制御ゲートはバックゲート線ＢＧに接続されている。そして、図３においてロウ方向に沿って配列された複数のＮＡＮＤストリング１６の集合が、図２で説明したメモリグループＧＰに相当する。
【００４７】
１．３  ロウデコーダ１１について
次に、ロウデコーダ１１の構成について説明する。ロウデコーダ１１−０〜１１−３は、それぞれブロックＢＬＫ０〜ＢＬＫ３に関連づけて設けられ、ブロックＢＬＫ０〜ＢＬＫ３を選択または非選択とするために設けられる。図６は、ロウデコーダ１１−０及びドライバ回路１２の構成を示している。なお、ロウデコーダ１１−１〜１１−３の構成もロウデコーダ１１−０と同様である。
【００４８】
図示するようにロウデコーダ１１は、ブロックデコーダ４０及び高耐圧ｎチャネルＭＯＳトランジスタ５０〜５４（５０−０〜５０−７、５１−０〜５１−３、５２−０〜５２−３、５３−０〜５３−３、５４−０〜５４−３）、５５を備えている。
【００４９】
１．３．１  ブロックデコーダ４０について
図示するようにブロックデコーダ４０は、ＡＮＤゲート４１、低耐圧ｎチャネルディプレッション型ＭＯＳトランジスタ４２、高耐圧ｎチャネルディプレッション型ＭＯＳトランジスタ４３、４４、高耐圧ｐチャネルＭＯＳトランジスタ４５、及びインバータ４６を備えている。
【００５０】
ＡＮＤゲート４１は、外部より与えられるブロックアドレスＢＡの各ビットのＡＮＤ演算を行う。ブロックアドレスＢＡが当該ロウデコーダ１１−０の対応するブロックＢＬＫ０を示す場合、ＡＮＤゲート４１は“Ｈ”レベルを出力する。トランジスタ４２は、電流経路の一端がＡＮＤゲート４１の出力ノードに接続され、ゲートに信号ＢＳＴＯＮが与えられる。またトランジスタ４３は、電流経路の一端がトランジスタ４２の電流経路の他端に接続され、電流経路の他端が信号線ＴＧに接続され、ゲートに信号ＢＳＴＯＮが与えられる。信号ＢＳＴＯＮは、ブロックデコーダ４０のアドレス情報の取り込みの際にアサート（“Ｈ”レベル）される信号である。インバータ４６は、ＡＮＤゲート４１における演算結果を反転させて、それを信号ＲＤＥＣＡＤｎとして出力する。トランジスタ４５は、電流経路の一端が信号線ＴＧに接続され、電流経路の他端がバックゲートに接続され、ゲートに信号ＲＤＥＣＡＤｎが入力される。トランジスタ４４は、電流経路の一端に電圧ＶＲＤＥＣが与えられ、他端がトランジスタ４５の電流経路の他端に接続され、ゲートが信号線ＴＧに接続される。
【００５１】
データの書き込み、読み出し、及び消去時において、ブロックアドレスＢＡが当該ブロックＢＬＫ０に一致した際には、トランジスタ４４、４５がオン状態とされ、これにより信号線ＴＧに電圧ＶＲＤＥＣ（本例では“Ｈ”レベル）が印加される。他方で、ブロックアドレスＢＡが当該ブロックＢＬＫ０に一致しなかった際には、ＭＯＳトランジスタ４４、４５はオフ状態となり、信号線ＴＧは例えば０Ｖ（“Ｌ”レベル）とされる。
【００５２】
１．３．２  トランジスタ５０について  
次に、トランジスタ５０について説明する。トランジスタ５０は、選択ブロックＢＬＫのワード線ＷＬに電圧を転送するためのものである。トランジスタ５０−０〜５０−７はそれぞれ、電流経路の一端が、対応するブロックＢＬＫ０のワード線ＷＬ０〜ＷＬ７にそれぞれ接続され、他端が信号線ＣＧ０〜ＣＧ７にそれぞれ接続され、ゲートが信号線ＴＧに共通に接続される。
【００５３】
従って、例えば選択ブロックＢＬＫ０に対応するロウデコーダ１１−０では、トランジスタ５０−０〜５０−７はオン状態とされ、ワード線ＷＬ０〜ＷＬ７は信号線ＣＧ０〜ＣＧ７に接続される。他方、非選択ブロックＢＬＫ１〜ＢＬＫ３に対応するロウデコーダ１１−１〜１１−３では、トランジスタ５０−０〜５０−７はオフ状態とされ、ワード線ＷＬ０〜ＷＬ７は信号線ＣＧ０〜ＣＧ７から分離される。
【００５４】
１．３．３  トランジスタ５１、５２について  
次に、トランジスタ５１、５２について説明する。トランジスタ５１、５２は、セレクトゲート線ＳＧＤに電圧を転送するためのものである。トランジスタ５１−０〜５１−３はそれぞれ、電流経路の一端が、対応するブロックＢＬＫ０のセレクトゲート線ＳＧＤ０〜ＳＧＤ３に接続され、他端が信号線ＳＧＤＤ０〜ＳＧＤＤ３に接続され、ゲートが信号線ＴＧに共通に接続される。またトランジスタ５２−０〜５２−３はそれぞれ、電流経路の一端が、対応するブロックＢＬＫ０のセレクトゲート線ＳＧＤ０〜ＳＧＤ３に接続され、他端がノードＳＧＤ＿ＣＯＭに接続され、ゲートに信号ＲＤＥＣＡＤｎが与えられる。ノードＳＧＤ＿ＣＯＭは、例えば０Ｖ等、選択トランジスタＳＴ１をオフ状態にする電圧である。
【００５５】
従って、例えば選択ブロックＢＬＫ０に対応するロウデコーダ１１−０では、トランジスタ５１−０〜５１−３はオン状態とされ、トランジスタ５２−０〜５２−３はオフ状態とされる。よって、選択ブロックＢＬＫ０のセレクトゲート線ＳＧＤ０〜ＳＧＤ３は信号線ＳＧＤＤ０〜ＳＧＤＤ３に接続される。
【００５６】
他方で、非選択ブロックＢＬＫ１〜ＢＬＫ３に対応するロウデコーダ１１−１〜１１−３では、トランジスタ５１−０〜５１−３はオフ状態とされ、トランジスタ５２−０〜５２−３はオン状態とされる。よって、非選択ブロックＢＬＫ１〜ＢＬＫ３のセレクトゲート線ＳＧＤ０〜ＳＧＤ３はノードＳＧＤ＿ＣＯＭに接続される。
【００５７】
１．３．４  トランジスタ５３、５４について  
トランジスタ５３、５４は、セレクトゲート線ＳＧＳに電圧を転送するためのものであり、その接続及び動作は、トランジスタ５１、５２においてセレクトゲート線ＳＧＤをセレクトゲート線ＳＧＳに入れ替えたものと等価である。
【００５８】
すなわち、選択ブロックＢＬＫ０に対応するロウデコーダ１１−０では、トランジスタ５３−０〜５３−３はオン状態とされ、トランジスタ５４−０〜５２−４はオフ状態とされる。他方で、非選択ブロックＢＬＫ１〜ＢＬＫ３に対応するロウデコーダ１１−１〜１１−３では、トランジスタ５１−０〜５１−３はオフ状態とされ、トランジスタ５２−０〜５２−３はオン状態とされる。
【００５９】
１．３．５  トランジスタ５５について  
次に、トランジスタ５５について説明する。トランジスタ５５は、バックゲート線ＢＧに電圧を転送するためのものである。トランジスタ５５は、電流経路の一端が、対応するブロックＢＬＫ０のバックゲート線ＢＧ０に接続され、他端は信号線ＢＧＤに接続され、ゲートが信号線ＴＧに共通に接続される。
【００６０】
従って、選択ブロックＢＬＫ０に対応するロウデコーダ１１−０では、トランジスタ５５はオン状態とされ、非選択ブロックＢＬＫ１〜ＢＬＫ３に対応するロウデコーダ１１−１〜１１−３では、トランジスタ５５はオフ状態とされる。
【００６１】
１．４  ドライバ回路１２について  
次に、ドライバ回路１２の構成について説明する。ドライバ回路１２は、信号線ＣＧ０〜ＣＧ７、ＳＧＤＤ０〜ＳＧＤＤ３、ＳＧＳＤ０〜ＳＧＳＤ３、及びＢＧＤの各々に、データの書き込み、読み出し、及び消去に必要な電圧を転送する。
【００６２】
図６に示すようにドライバ回路１２は、ＣＧドライバ６０（６０−０〜６０−７）、ＳＧＤドライバ６１（６１−０〜６１−３）、ＳＧＳドライバ６２（６２−０〜６２−３）、ＢＧドライバ６４、及び電圧ドライバ６３を備えている。
【００６３】
１．４．１  電圧ドライバ６３について  
まず電圧ドライバ６３について説明する。電圧ドライバ６３は、ブロックデコーダ４０及びＣＧドライバ６０で使用する電圧を生成する。
【００６４】
図７は電圧ドライバ６３の回路図である。図示するように電圧ドライバ６３は、それぞれ電圧ＶＢＳＴ、ＶＲＤＥＣ、及びＶＣＧＳＥＬを生成する第１〜第３ドライバ７０〜７２を備えている。
【００６５】
第１ドライバ７０は、高耐圧ｎチャネルＭＯＳトランジスタ７３、７４、及びローカルポンプ回路Ｌ／Ｐ１、Ｌ／Ｐ２を備えている。
【００６６】
トランジスタ７３の電流経路の一端には、プログラム時において電圧ＶＰＧＭＨが印加され、且つローカルポンプ回路Ｌ／Ｐ１に接続されている。電圧ＶＰＧＭＨは、電圧発生回路１４によって与えられ、電圧ＶＰＧＭよりも大きい電圧である。ＶＰＧＭは、プログラム時に選択ワード線に印加される高電圧である。またトランジスタ７３のゲートには、プログラム時においてローカルポンプ回路Ｌ／Ｐ１から電圧が印加される。
【００６７】
トランジスタ７４の電流経路の一端には、読み出し時において電圧ＶＲＥＡＤＨが印加され、且つローカルポンプ回路Ｌ／Ｐ２に接続されている。電圧ＶＲＥＡＤＨは、電圧発生回路１４によって与えられ、電圧ＶＲＥＡＤよりも大きい電圧である。ＶＲＥＡＤは、読み出し時に非選択ワード線に印加される電圧であり、保持データに関わらずメモリセルトランジスタＭＴをオン状態とする電圧である。またトランジスタ７４のゲートには、読み出し時においてローカルポンプ回路Ｌ／Ｐ２から電圧が印加される。そして、トランジスタ７３、７４の電流経路の他端が共通接続され、共通接続ノードにおける電圧が、電圧ＶＢＳＴとして出力される。
【００６８】
上記構成において第１デコーダ７０は、プログラム時にはトランジスタ７３がオン状態とされて、電圧ＶＢＳＴ＝ＶＰＧＭＨを出力する。また読み出し時にはトランジスタ７４がオン状態とされて、電圧ＶＢＳＴ＝ＶＲＥＡＤＨを出力する。
【００６９】
次に第２ドライバ７１について説明する。第２ドライバ７１は、高耐圧ｎチャネルＭＯＳトランジスタ７５、７６、及びローカルポンプ回路Ｌ／Ｐ３、Ｌ／Ｐ４を備えている。
【００７０】
トランジスタ７５の電流経路の一端には、プログラム時において電圧ＶＰＧＭＨが印加され、且つローカルポンプ回路Ｌ／Ｐ３に接続されている。またトランジスタ７５のゲートには、プログラム時においてローカルポンプ回路Ｌ／Ｐ３から電圧が印加される。
【００７１】
トランジスタ７６の電流経路の一端には、読み出し時において電圧ＲＥＡＤＨが印加され、且つローカルポンプ回路Ｌ／Ｐ４に接続されている。またトランジスタ７６のゲートには、読み出し時においてローカルポンプ回路Ｌ／Ｐ４から電圧が印加される。そして、トランジスタ７５、７６の電流経路の他端が共通接続され、共通接続ノードにおける電圧が、電圧ＶＲＤＥＣとして出力される。
【００７２】
上記構成において第２デコーダ７１は、プログラム時にはトランジスタ７５がオン状態とされて、電圧ＶＲＤＥＣ＝ＶＰＧＭＨを出力する。また読み出し時にはトランジスタ７６がオン状態とされて、電圧ＶＢＲＤＥＣ＝ＶＲＥＡＤＨを出力する。
【００７３】
次に第３ドライバ７２について説明する。第３ドライバ７２は、高耐圧ｎチャネルＭＯＳトランジスタ７７〜８０、高耐圧ｎチャネルディプレッション型ＭＯＳトランジスタ８１、抵抗素子８２、ローカルポンプ回路Ｌ／Ｐ５、Ｌ／Ｐ６、及びレベルシフタＬ／Ｓ１、Ｌ／Ｓ２を備えている。
【００７４】
トランジスタ７７の一端には、電圧ＶＰＧＭが印加され、またローカルポンプ回路Ｌ／Ｐ５に接続されている。更にトランジスタ７７のゲートには、ローカルポンプ回路Ｌ／Ｐ５によって電圧が印加される。
【００７５】
トランジスタ８１は、電流経路の一端がトランジスタ７７の電流経路の他端に接続され、他端はトランジスタ７８の電流経路の一端に接続されている。そしてトランジスタ８１、７８のゲートにレベルシフタＬ／Ｓ１の出力が与えられる。レベルシフタＬ／Ｓ１は、プログラム時において第１ドライバ７０から電圧ＶＢＳＴを受け、この電圧ＶＢＳＴをレベルシフトして出力する。
【００７６】
トランジスタ７９は、電流経路の一端に電圧ＶＰＡＳＳが与えられ、またローカルポンプ回路Ｌ／Ｐ６に接続され、ゲートにローカルポンプ回路Ｌ／Ｐ６の出力が与えられる。電圧ＶＰＡＳＳは、プログラム時に非選択ブロックの非選択ワード線に印加される電圧であり、保持データに関わらずメモリセルトランジスタＭＴをオン状態とする電圧である。
【００７７】
トランジスタ８０は、電流経路の一端に電圧ＶＣＧＲが与えられ、ゲートにレベルシフタＬ／Ｓ２の出力が与えられる。レベルシフタＬ／Ｓ２は、読み出し時において電圧発生回路１４から電圧ＶＲＥＡＤＨを受け、この電圧ＶＲＥＡＤＨをレベルシフトして出力する。
【００７８】
抵抗素子８２の一端はトランジスタ７７の電流経路の一端に接続され、他端はトランジスタの電流経路の他端に接続される。
【００７９】
そして、トランジスタ７８〜８０の電流経路の他端は共通接続され、この共通接続ノードが第３ドライバ７２の出力ノードとなり、電圧ＶＣＧＳＥＬを出力する。
【００８０】
なお、上記電圧ＶＰＧＭＨ、ＶＲＥＡＤＨ、ＶＰＡＳＳ、ＶＣＧＲ、及び後述するＶＰＡＳＳＡは、電圧発生回路１４内のチャージポンプ回路によって生成される。また電圧ＶＰＧＭ及びＶＲＥＡＤは、例えば電圧ＶＰＧＭＨ及びＶＲＥＡＤＨを降圧することによって生成される。図８は、電圧発生回路１４内において一例として電圧ＶＰＧＭＨ及びＶＰＧＭを発生する構成を示す。
【００８１】
図示するように、電圧発生回路１４は、チャージポンプ回路９０、リミッタ回路９１、及び高耐圧ｎチャネルＭＯＳトランジスタ９２を備える。チャージポンプ回路９０は、電圧ＶＰＧＭＨを発生して、これをノードＮ１に出力する。トランジスタ９２は、ノードＮ１とノードＮ２との間にダイオード接続されている。そしてノードＮ２の電位がＶＰＧＭとして出力される。従って、ＶＰＧＭＨ＝ＶＰＧＭ＋Ｖthである。但しＶthはトランジスタ９２の閾値電圧である。そして、リミッタ回路９１が電圧ＶＰＧＭを監視して、ＶＰＧＭが所望の値になるよう、チャージポンプ回路９０を制御する。ＶＲＥＡＤＨ及びＶＲＥＡＤも同様である。
【００８２】
１．４．２  ＣＧドライバ６０について  
次に、ＣＧドライバ６０について説明する。ＣＧドライバ６０−０〜６０−７はそれぞれ、信号線ＣＧ０〜ＣＧ７（ワード線ＷＬ０〜ＷＬ７）に、必要な電圧を転送する。図９は、ＣＧドライバ６０−０の回路図である。その他のＣＧドライバ６０−１〜６０−７も同様の構成を有する。
【００８３】
図示するようにＣＧドライバ６０は、高耐圧ｎチャネルＭＯＳトランジスタ１００〜１０４、ローカルポンプ回路Ｌ／Ｐ６〜Ｌ／Ｐ８、及びレベルシフタＬ／Ｓ３、Ｌ／Ｓ４を備えている。
【００８４】
トランジスタ１００は、電流経路の一端に電圧ＶＣＧＳＥＬが与えられ、電流経路の他端が、対応する信号線ＣＧ（ＣＧドライバ６０−ｉではＣＧｉ、ｉは０〜７のいずれか）に接続され、ゲートにレベルシフタＬ／Ｓ３の出力が与えられる。レベルシフタＬ／Ｓ３は、プログラム時また読み出し時において電圧ドライバ６３から電圧ＶＢＳＴを受け、この電圧ＶＢＳＴをレベルシフトして出力する。トランジスタ１０１は、電流経路の一端に電圧ＶＰＡＳＳが与えられ、またローカルポンプ回路Ｌ／Ｐ６に接続され、電流経路の他端が、対応する信号線ＣＧに接続され、ゲートにローカルポンプ回路Ｌ／Ｐ６の出力が与えられる。トランジスタ１０２は、電流経路の一端に電圧ＶＰＡＳＳＡが与えられ、またローカルポンプ回路Ｌ／Ｐ７に接続され、電流経路の他端が、対応する信号線ＣＧに接続され、ゲートにローカルポンプ回路Ｌ／Ｐ７の出力が与えられる。トランジスタ１０３は、電流経路の一端に電圧ＶＲＥＡＤが与えられ、またローカルポンプ回路Ｌ／Ｐ８に接続され、電流経路の他端が、対応する信号線ＣＧに接続され、ゲートにローカルポンプ回路Ｌ／Ｐ８の出力が与えられる。トランジスタ１０４は、電流経路の一端に電圧ＶＩＳＯが与えられ、電流経路の他端が、対応する信号線ＣＧに接続され、ゲートにレベルシフタＬ／Ｓ４の出力が与えられる。レベルシフタＬ／Ｓ４は、プログラム時において電圧ＶＲＥＡＤＨを受け、この電圧ＶＲＥＡＤＨをレベルシフトして出力する。また電圧ＶＩＳＯは、保持データに関わらずメモリセルトランジスタＭＴをオフさせる電圧である。
【００８５】
上記構成において、選択ワード線ＷＬに対応するＣＧドライバ６０では、プログラム時にはトランジスタ１００がオン状態とされることにより、電圧ＶＰＧＭが、対応する信号線ＣＧに転送される。また読み出し時には、トランジスタ１００がオン状態とされることにより、電圧ＶＣＧＲが、対応する信号線ＣＧに転送される。そして、これらの電圧が、ロウデコーダ１１内のトランジスタ５０の電流経路を介して、選択ワード線ＷＬに転送される。
【００８６】
また非選択ワード線に対応するＣＧドライバ６０では、プログラム時にはトランジスタ１００及び／または１０１、トランジスタ１０２、またはトランジスタ１０４がオン状態とされる。トランジスタ１００及び／または１０１がオン状態とされたＣＧドライバ６０は、電圧ＶＰＡＳＳを、対応する信号線ＣＧに転送する。トランジスタ１０２がオン状態とされたＣＧドライバ６０は、電圧ＶＰＡＳＳＡを、対応する信号線ＣＧに転送する。トランジスタ１０４がオン状態とされたＣＧドライバ６０は、電圧ＶＩＳＯを、対応する信号線ＣＧに転送する。読み出し時には、トランジスタ１０３がオン状態とされることにより、電圧ＶＲＥＡＤが、対応する信号線ＣＧに転送される。そしてこれらの電圧が、ロウデコーダ１１内のトランジスタ５０の電流経路を介して、非選択ワード線ＷＬに転送される。
【００８７】
より具体的には、プログラム時において、選択ワード線に隣接する非選択ワード線に対応するＣＧドライバ６０では、トランジスタ１０２がオン状態とされてＶＰＡＳＳＡが非選択ワード線に転送される。選択ワード線ＷＬに隣接しない場合には、トランジスタ１００及び／または１０１、または１０４がオン状態とされて、ＶＰＡＳＳまたはＶＩＳＯが非選択ワード線に転送される。
【００８８】
なお、各ブロックＢＬＫ間でＣＧ０〜ＣＧ７が共通とされても良い。すなわち、４つのブロックＢＬＫ０〜ＢＬＫ３のそれぞれに属する４本のワード線ＷＬ０が、対応するロウデコーダ１１−０〜１１−３のトランジスタ５０−０を介して、同一のＣＧドライバ６０−０で駆動されても良い。その他の信号線ＣＧ１〜ＣＧ７も同様である。
【００８９】
１．４．３  ＳＧＤドライバ６１について  
次に、ＳＧＤドライバ６１について説明する。ＳＧＤドライバ６１−０〜６１−３はそれぞれ、信号線ＳＧＤＤ０〜ＳＧＤＤ３（セレクトゲート線ＳＧＤ０〜ＳＧＤ３）に、必要な電圧を転送する。図１０は、ＳＧＤドライバ６１−０の回路図である。その他のＳＧＤドライバ６１−１〜６１−３も同様の構成を有する。
【００９０】
図示するようにＳＧＤドライバ６１は、高耐圧ｎチャネルＭＯＳトランジスタ１１０及びレベルシフタＬ／Ｓ５を備えている。トランジスタ１１０は、電流経路の一端に電圧ＶＳＧＤが与えられ、電流経路の他端が、対応する信号線ＳＧＤＤ（ＳＧＤドライバ６１−ｊではＳＧＤＤｊ、ｊは０〜３のいずれか）に接続され、ゲートにレベルシフタＬ／Ｓ５の出力が与えられる。レベルシフタＬ／Ｓ５は、プログラム時また読み出し時において電圧ＶＲＥＡＤＨを受け、この電圧ＶＲＥＡＤＨをレベルシフトして出力する。
【００９１】
以上の構成において、選択ワード線を含むＮＡＮＤストリング１６に接続されたセレクトゲート線ＳＧＤに対応するＳＧＤドライバ６１では、トランジスタ１１０がオン状態とされることにより、電圧ＶＳＧＤが、対応する信号線ＳＧＤＤに転送される。電圧ＶＳＧＤは、読み出し時において選択トランジスタＳＴ１をオンさせる電圧である（書き込み時には、書き込みデータに応じてオンさせる）。他方、それ以外のＳＧＤドライバ６１では、図示せぬ経路によって、例えば０Ｖが信号線ＳＧＤＤに転送される。
【００９２】
１．４．４  ＳＧＳドライバ６２について  
次に、ＳＧＳドライバ６２について説明する。ＳＧＳドライバ６２−０〜６２−３はそれぞれ、信号線ＳＧＳＤ０〜ＳＧＳＤ３（セレクトゲート線ＳＧＳ０〜ＳＧＳ３）に、必要な電圧を転送する。図１１は、ＳＧＳドライバ６２−０の回路図である。その他のＳＧＳドライバ６２−１〜６２−３も同様の構成を有する。
【００９３】
図示するようにＳＧＳドライバ６２は、高耐圧ｎチャネルＭＯＳトランジスタ１２０及びレベルシフタＬ／Ｓ６を備えている。トランジスタ１２０は、電流経路の一端に電圧ＶＳＧＳが与えられ、電流経路の他端が、対応する信号線ＳＧＳＤ（ＳＧＳドライバ６２−ｋではＳＧＳＤｋ、ｋは０〜３のいずれか）に接続され、ゲートにレベルシフタＬ／Ｓ６の出力が与えられる。レベルシフタＬ／Ｓ６は、読み出し時において電圧ＶＲＥＡＤＨを受け、この電圧ＶＲＥＡＤＨをレベルシフトして出力する。
【００９４】
読み出し時において、選択ワード線を含むＮＡＮＤストリング１６に接続されたセレクトゲート線ＳＧＳに対応するＳＧＳドライバ６２では、トランジスタ１１０がオン状態とされることにより、電圧ＶＳＧＳが、対応する信号線ＳＧＳＤに転送される。電圧ＶＳＧＳは、選択トランジスタＳＴ２をオンさせる電圧である。他方、それ以外のＳＧＳドライバ６２では、図示せぬ経路によって、例えば０Ｖが信号線ＳＧＳＤに転送される。書き込み時も同様である。
【００９５】
１．４．５  ＢＧドライバ６４について  
次にＢＧドライバ６４について説明する。ＢＧドライバ６４は、例えば図９で説明したＣＧドライバ６０において、ＶＣＧＳＥＬが転送される経路を廃したものに相当する。すなわち、書き込み時にはトランジスタ１０１、１０２、１０４によってＶＰＡＳＳ、ＶＰＡＳＳＡ、またはＶＩＳＯをバックゲート線ＢＧに転送し、読み出し時にはトランジスタ１０３によってＶＲＥＡＤをバックゲート線ＢＧに転送する。
【００９６】
より具体的には、書き込み時において、バックゲート線ＢＧが選択ワード線ＷＬに隣接する場合には、トランジスタ１０２がオン状態とされてＶＰＡＳＳＡがバックゲート線ＢＧに転送される。選択ワード線ＷＬに隣接しない場合には、トランジスタ１０１または１０４がオン状態とされて、ＶＰＡＳＳまたはＶＩＳＯがバックゲート線ＢＧに転送される。
【００９７】
２．データの書き込み動作について  
２．１  書き込み時の処理の流れについて  
次に、上記構成のＮＡＮＤ型フラッシュメモリの書き込み動作について、図１２を用いて説明する。図１２は、書き込み動作のフローチャートである。本フローチャートに沿った書き込みシーケンスは、外部から書き込みコマンドを受け取った制御回路１５の制御に基づいて実行される。
【００９８】
前述の通り、データの書き込みは、いずれかのメモリグループＧＰ内の同一のワード線に接続された全てのメモリセルトランジスタＭＴ（１ページ）に対して一括して行われる。本明細書では、制御ゲートとチャネルとの間に電位差を与えて電荷蓄積層に電荷を注入し、これによりメモリセルトランジスタＭＴの閾値を上昇させる動作を「プログラム」と呼ぶ。このプログラムが複数回実行されることで、メモリセルトランジスタＭＴの閾値は所望の値まで上昇され、データの書き込み動作が行われる。
【００９９】
まず、制御回路１５は書き込みコマンドを受け取ると、セットアップを行う（ステップＳ１０）。すなわち、電圧発生回路１４に対して、チャージポンプ回路の立ち上げを命令する。これに応答して電圧発生回路１４は、電圧ＶＰＧＭＨ、ＶＰＧＭ、ＶＰＡＳＳ、ＶＰＡＳＳＡ（及びＶＩＳＯ）を発生する。
【０１００】
次に、センスアンプ１３に書き込みデータが転送され、更にセンスアンプ１３から各ビット線ＢＬに書き込みデータが転送される（ステップＳ１１）。言い換えれば、センスアンプ１３は書き込みデータに応じた電圧を、各ビット線ＢＬに印加する。
【０１０１】
次に、プログラムが行われる（ステップＳ１２）。以下では、ブロックＢＬＫ０のメモリグループＧＰ０のワード線ＷＬ４が選択された場合を例に挙げて、ステップＳ１２の詳細を説明する。
【０１０２】
まず、ＣＧドライバ６０について説明する。選択ワード線ＷＬ４に対応するＣＧドライバ６０−４では、トランジスタ１００がオン状態とされる。これにより、信号線ＣＧ４には、ＶＣＧＳＥＬ＝ＶＰＧＭが転送される。選択ワード線ＷＬ４に隣接する非選択ワード線ＷＬ５に対応するＣＧドライバ６０−５では、トランジスタ１０２がオン状態とされる。これにより信号線ＣＧ５には、ＶＰＡＳＳＡが転送される。非選択ワード線ＷＬ１に対応するＣＧドライバ６０−１では、トランジスタ１０４がオン状態とされる。これにより信号線ＣＧ１には、ＶＣＧＳＥＬ＝ＶＩＳＯが転送される。その他の非選択ワード線ＷＬ０、ＷＬ２、ＷＬ３、ＷＬ６、ＷＬ７に対応するＣＧドライバ６０−０、６０−２、６０−３、６０−６、６０−７では、トランジスタ１０１（または／及び１００）がオン状態とされる。これにより信号線ＣＧ０、ＣＧ２、ＣＧ３、ＣＧ６、ＣＧ７には、ＶＰＡＳＳが転送される。
【０１０３】
次に、ＢＧドライバ６４について説明する。選択ワード線ＷＬ４は、バックゲート線ＢＧに隣接する。従ってＢＧドライバ６４ではトランジスタ１０２がオン状態とされる。これにより信号線ＢＧＤにはＶＰＡＳＳＡが転送される。
【０１０４】
次にＳＧＤドライバ６１及びＳＧＳドライバ６２について説明する。選択ワード線ＷＬ４を含むメモリグループＧＰ０のセレクトゲート線ＳＧＤ０に対応するＳＧＤドライバ６１−０では、トランジスタ１１０がオン状態とされる。これにより、信号線ＳＧＤＤ０にはＶＳＧＤが転送される。その他のＳＧＤドライバ６１−１〜６１−３では、トランジスタ１１０はオフ状態とされ、信号線ＳＧＤＤ１〜ＳＧＤＤ３には０Ｖが転送される（あるいは電気的にフローティングとされても良い）。
【０１０５】
次にロウデコーダ１１について説明する。まずロウデコーダ１１−０では、ブロックデコーダ４０のＡＮＤゲート４１の出力が“Ｈ”レベルとなる。そのため、信号線ＴＧには電圧ＶＲＤＥＣ＝ＶＰＧＭＨが転送され、トランジスタ５０、５１、５３、５５がオン状態となる。他方、トランジスタ５２、５４はオフ状態となる。その結果、ＣＧドライバ６０−０〜６０−７、ＳＧＤドライバ６１−０〜６１−３、ＳＧＳドライバ６２−０〜６２−３、及びＢＧドライバ６４の電圧が、ブロックＢＬＫ０のワード線ＷＬ０〜ＷＬ７、セレクトゲート線ＳＧＤ０〜ＳＧＤ３、セレクトゲート線ＳＧＳ０〜ＳＧＳ３、及びバックゲート線ＢＧ０に転送される。
【０１０６】
その他のロウデコーダ１１−１〜１１−３では、ブロックデコーダ４０のＡＮＤゲート４１の出力が“Ｌ”レベルとなる。そのため、信号線ＴＧは例えば０Ｖ（“Ｌ”レベル）のままである。そのため、トランジスタ５０、５１、５３、５５がオフ状態となる。他方、トランジスタ５２、５４はオン状態となる。その結果、ブロックＢＬＫ１〜ＢＬＫ３のワード線ＷＬ０〜ＷＬ７及びバックゲート線ＢＧ１〜ＢＧ３は電気的にフローティングとなる。また、ブロックＢＬＫ１〜ＢＬＫ３のセレクトゲート線ＳＧＤ０〜ＳＧＤ３及びＳＧＳ０〜ＳＧＳ３は、それぞれトランジスタ５２−０〜５２−３及び５４−０〜５４−３によってノードＳＧＤ＿ＣＯＭ及びＳＧＳ＿ＣＯＭに（例えば０Ｖ）接続される。
【０１０７】
以上の結果、ブロックＢＬＫ０のメモリグループＧＰ０内のＮＡＮＤストリング１６には、図１３に示すような電圧が印加される。図１３は、メモリグループＧＰ０内のＮＡＮＤストリング１６の回路図である。
【０１０８】
図示するように、選択ワード線ＷＬ４には電圧ＶＰＧＭが印加される。選択ワード線ＷＬ４に隣接する非選択ワード線ＷＬ５及びバックゲート線ＢＧ０には電圧ＶＰＡＳＳＡが印加される。非選択ワード線ＷＬ１には電圧ＶＩＳＯが印加される。非選択ワード線ＷＬ０、ＷＬ２、ＷＬ３、ＷＬ６、ＷＬ７には電圧ＶＰＡＳＳが印加される。またセレクトゲート線ＳＧＤには電圧ＶＳＧＤが印加され、セレクトゲート線ＳＧＳには０Ｖが印加される。これにより、メモリセルトランジスタＭＴ０、ＭＴ２〜ＭＴ７及びバックゲートトランジスタＢＴがオン状態となる。選択トランジスタＳＴ１は、書き込みデータに応じて、オンまたはオフ状態となる。図中の斜線は、選択トランジスタＳＴ１もオン状態とされた際のチャネルが形成される様子を示している。このチャネルにより、ビット線ＢＬに転送された書き込みデータが、選択ワード線ＷＬ４に接続されたメモリセルトランジスタＭＴ４に転送され、このメモリセルトランジスタＭＴ４にデータがプログラムされる。
【０１０９】
ブロックＢＬＫ０のその他のメモリグループＧＰ１〜ＧＰ３では、セレクトゲート線ＳＧＤ０に０Ｖが与えられ、選択トランジスタＳＴ１はオフ状態である。従って、データはプログラムされない。
【０１１０】
その他の非選択ブロックＢＬＫ１〜ＢＬＫ３では、全ワード線ＷＬ０〜ＷＬ７がフローティング（あるいは０Ｖ）とされている。従って、やはりデータはプログラムされない。
【０１１１】
ステップＳ１２における上記プログラムの後、制御回路１５はベリファイの結果を参照する。ベリファイとは、プログラムの後、メモリセルトランジスタＭＴからデータを読み出して、所望のデータが書き込まれているか否かを判定する処理である。そして未だ所望のデータが書き込まれていない場合には、ステップＳ１２のプログラムが繰り返される。以下、メモリセルトランジスタＭＴの閾値電圧が十分に上昇し、所望のデータが書き込まれていると判定された状態を「ベリファイにパス（pass）した」と呼び、閾値電圧の上昇が十分では無く、未だデータの書き込みが完了していないと判定された状態を「ベリファイにミス（miss）した」と呼ぶことにする。
【０１１２】
上記プログラムが、当該ページに対する書き込み動作の最初のプログラムであれば、未だベリファイは行われていないので、ベリファイにミスする（ステップＳ１３、ＮＯ）。すると制御回路１５は、ベリファイを実行する（ステップＳ１４）。
【０１１３】
ベリファイの完了後、制御回路１５は電圧発生回路１４に対して、電圧ＶＰＧＭのステップアップを命令する。この命令に応答して電圧発生回路１４は、電圧ＶＰＧＭ＝（ＶＰＧＭ＋ΔＶＰＧＭ）とする。すなわち、電圧ＶＰＧＭをΔＶＰＧＭだけステップアップする（ステップＳ１５）。
【０１１４】
引き続き、制御回路１５は電圧発生回路１４に対して、電圧ＶＰＡＳＳＡのステップダウンを命令する。この命令に応答して電圧発生回路１４は、電圧ＶＰＡＳＳＡ＝（ＶＰＡＳＳＡ−ΔＶＰＡＳＳＡ）とする。すなわち、電圧ＶＰＡＳＳＡをΔＶＰＡＳＳＡだけステップダウンする（ステップＳ１６）。
【０１１５】
その後、ステップＳ１１に戻り、再度のプログラムを行う。そして、上記プログラムを繰り返すことにより全ての選択セルがベリファイにパスすると（ステップＳ１３、ＹＥＳ）、データの書き込みは終了し、制御回路１５はリカバリーを行う（ステップＳ１７）。すなわち制御回路１５は、電圧発生回路１４のチャージポンプ回路を立ち下げる等の処理を行う。
【０１１６】
２．２  電圧ＶＰＧＭ、ＶＰＡＳＳＡ、ＶＰＡＳＳについて  
以上の書き込み動作における電圧ＶＰＧＭ、ＶＰＡＳＳＡ、及びＶＰＡＳＳの時間変化について、図１４を用いて再度説明する。図１４は、電圧ＶＰＧＭ、ＶＰＡＳＳＡ、ＶＰＡＳＳのタイミングチャートである。
【０１１７】
図示するように、電圧ＶＰＧＭは、プログラムを繰り返す度にΔＶＰＧＭだけステップアップされる。これに対して電圧ＶＰＡＳＳＡは、プログラムを繰り返す度にΔＶＰＡＳＳＡだけステップダウンされる。電圧ＶＰＡＳＳは一定値である。なお、ＶＰＧＭは、常にＶＰＡＳＳ及びＶＰＡＳＳＡよりも大きい。またＶＰＡＳＳＡの初期値は、ＶＰＡＳＳと同じであっても良いし異なっていても良い。
【０１１８】
３．本実施形態に係る効果  
本実施形態に係る構成であると、ＮＡＮＤ型フラッシュメモリの動作信頼性を向上出来る。本効果につき、以下説明する。
【０１１９】
図１５は、メモリセルトランジスタＭＴｉ及びＭＴ（ｉ＋１）の拡大図であり、メモリセルトランジスタＭＴｉにデータをプログラムする際の電界の様子を模式的に示している。
【０１２０】
図示するように、三次元積層型のＮＡＮＤ型フラッシュメモリでは、電荷蓄積層４５ｂとなる絶縁膜（例えばＳｉＮ膜）は、柱状に形成された半導体層４６（チャネル領域）の周囲に沿ってその全面に形成される。つまり、隣接するメモリセルトランジスタＭＴ間で、電荷蓄積層４５ｂは互いに接続されている。言い換えれば、隣接するメモリセルトランジスタＭＴ間の領域にも電荷蓄積層４５ｂが存在する。
【０１２１】
このような構成において、本実施形態では、プログラム時には選択ワード線ＷＬｉには高電圧ＶＰＧＭが印加され、非選択ワード線ＷＬ（ｉ＋１）（及び／またはＷＬ（ｉ−１）には中間電圧ＶＰＡＳＳＡを印加する。そして、中間電圧ＶＰＡＳＳＡを、プログラムを繰り返す度にステップダウンする。
【０１２２】
すると、図１５に示すように、ワード線ＷＬｉとワード線ＷＬ（ｉ＋１）との間には、電圧ＶＰＧＭによる電界と電圧ＶＰＡＳＳＡによる電界との合成電界が生成されるが、ＶＰＧＭのステップアップ分が、ＶＰＡＳＳＡのステップダウン分によって、ある程度相殺される。
【０１２３】
つまり、合成電界が過度に大きくなることを抑制出来る。そのため、隣接ワード線間の電荷蓄積層４５ｂに電荷がトラップされることを抑制し、トラップされる電荷を、選択メモリセルの電荷蓄積層４５ｂに集中させることが出来る。
【０１２４】
より具体的には、合成電界は、（α×ＶＰＧＭ）＋（β×ＶＰＡＳＳＡ）で表される。なお、α及びβは、ＶＰＧＭ及びＶＰＡＳＳＡの寄与率である。もし、ＶＰＡＳＳＡがステップダウンされずに一定であれば、電荷のトラップ量はα×ΔＶで与えられる。但しΔＶはステップアップ量である。すなわち、この場合にはＶＰＧＭのステップアップ分がそのままトラップ量に寄与し、大量の電荷が、隣接ワード線間にトラップされてしまう。
【０１２５】
しかし、本実施形態のようにＶＰＡＳＳＡをステップダウンさせることで、合成電界による電荷のトラップ量は、（α−β）×ΔＶで決まる（ΔＶ：ステップアップ量＝ステップダウン量を仮定）。つまり、ＶＰＡＳＳＡをステップダウンさせることで、β・ΔＶだけ影響を低減出来る。
【０１２６】
特に、メモリセルトランジスタ間で電荷蓄積層が接続されている構成であると、隣接するメモリセルトランジスタ側へ電荷が抜けやすく、これがリテンション特性を悪化させる要因にもなり得る。しかし、本実施形態であると、電荷注入を、場所的により局在化させること出来る。そのため、リテンション特性の悪化を抑制し、ＮＡＮＤ型フラッシュメモリの動作信頼性を向上出来る。
【０１２７】
また、三次元積層型ＮＡＮＤ型フラッシュメモリでは、ＮＡＮＤストリング１個の狭いピッチに、非常に多数の配線（ワード線及びセレクトゲート線）が引き出される。すると、これらの配線をＮＡＮＤストリング毎（つまり、メモリグループ毎）に独立に制御しようとすると、ロウデコーダの面積が極めて大きくなる。
【０１２８】
そこで本実施形態では、複数のＮＡＮＤストリング（メモリグループ）で、ワード線ＷＬを共有している（図２参照）。前述の通り、この共有している単位がブロックである。そして、ブロック内の各ＮＡＮＤストリングの選択性は、セレクトゲート線ＳＧＤ、ＳＧＳをＮＡＮＤストリング毎に独立に制御することで確保している。これにより、ロウデコーダ１１のサイズを小さくすることが出来る。
【０１２９】
［第２実施形態］  
次に、第２実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１実施形態において、プログラムの途中から電圧ＶＰＡＳＳＡのステップダウンを開始するものである。以下では、第１実施形態と異なる点についてのみ説明する。
【０１３０】
１．データの書き込み動作について  
１．１  書き込み時の処理の流れについて  
図１６は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１の書き込み動作のフローチャートである。図示するように、ステップＳ１０〜Ｓ１５は第１実施形態と同じである。ステップＳ２０において制御回路１５は、本プログラム動作につき所定の条件が満たされているか否かを判定する。この条件の具体例については後述する。条件が満たされていれば（ステップＳ２０、ＹＥＳ）、制御回路１５は電圧発生回路１４に対してＶＰＡＳＳＡのステップダウンを命令する（ステップＳ１６）。この場合の動作は第１実施形態と同様である。他方、条件が満たされていなければ（ステップＳ２０、ＮＯ）、制御回路１５はステップＳ１６の処理を省略する。すなわち、ＶＰＡＳＳＡのステップダウンは行われず、直前のプログラムで使用したＶＰＡＳＳＡが、次のプログラムでも使用される。
【０１３１】
１．２  電圧ＶＰＧＭ、ＶＰＡＳＳＡ、ＶＰＡＳＳについて  
図１７は、本実施形態における電圧ＶＰＧＭ、ＶＰＡＳＳＡ、ＶＰＡＳＳのタイミングチャートである。
【０１３２】
図示するように、第１実施形態で説明した図１４の場合と異なり、電圧ＶＰＡＳＳＡは、書き込みの途中まではＶＰＡＳＳと同様に一定値とされる。そして書き込みの途中で所定の条件が満たされると、ＶＰＡＳＳＡのステップダウンが開始される。
【０１３３】
１．３  所定の条件の具体例について  
次に、ステップＳ２０の所定の条件の具体例について説明する。この条件としては、例えば以下のものが挙げられる。すなわち、  
・プログラム回数  
制御回路１５はステップＳ２０において、プログラム回数が所定の回数Ｎth１（図１７参照）に達したか否かを判断しても良い。そして、達していればステップダウンを開始する。この場合、制御回路１５は、例えば内部のレジスタ等に、所定の回数Ｎth１に関するデータを保持する。プログラム回数の代わりに、プログラムを開始してからの経過時間で判断しても良い。
【０１３４】
・ＶＰＧＭの大きさ  
制御回路１５はステップＳ２０において、ＶＰＧＭが所定の閾値ＶＰＧＭth１（図１７参照）に達したか否かを判断しても良い。そして、達していればステップダウンを開始する。この場合、制御回路１５は、例えば内部のレジスタ等に、所定の閾値ＶＰＧＭth１に関するデータを保持する。
【０１３５】
・書き込みデータ  
メモリセルトランジスタＭＴが２ビット以上のデータを保持可能な場合には、書き込み対象となるレベルに応じてＶＰＡＳＳＡのステップダウンを開始しても良い。例えば、最も高いレベルのデータをプログラムする際にのみ、ＶＰＡＳＳＡをステップダウンするようにしても良い。
【０１３６】
図１８は２ビットデータを保持可能なメモリセルトランジスタＭＴの取り得る閾値分布である。図示するように、メモリセルトランジスタＭＴの閾値電圧は、書き込みデータに応じて“０”〜“３”レベルの４つのレベルを取ることが出来る（“０”は消去状態）。
【０１３７】
このときステップＳ１３のベリファイは、各レベルについて行われる。最も高いレベルのデータをプログラムする際にのみＶＰＡＳＳＡをステップダウンする場合には、“２”レベルについてのベリファイにパスすると、ＶＰＡＳＳＡのステップダウンが開始される。つまり、メモリセルトランジスタＭＴの閾値電圧を“２”レベルから“３”レベルに遷移させる間、ＶＰＡＳＳＡはステップダウンされる。
【０１３８】
もちろん、最も高いレベルデータをプログラムする場合に限らず、任意のレベルのプログラム時にＶＰＡＳＳＡをステップダウンしても良い。また、メモリセルトランジスタＭＴが３ビット以上のデータを保持可能な場合も同様である。
【０１３９】
２．本実施形態に係る効果  
以上のように、第２実施形態に係る構成であると、上記第１実施形態において、ＶＰＡＳＳＡが過度に低下することを防止出来る。すなわち、選択ワード線ＷＬｉとそれに隣接する非選択ワード線ＷＬ（ｉ＋１）及びＷＬ（ｉ−１）との間の電位差が過度に大きくなることを防止出来る。
【０１４０】
［第３実施形態］  
次に、第３実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１実施形態において、プログラムの途中で電圧ＶＰＡＳＳＡのステップダウンを停止するものである。以下では、第１実施形態と異なる点についてのみ説明する。
【０１４１】
１．データの書き込み動作について  
１．１  書き込み時の処理の流れについて  
図１９は、本実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み動作のフローチャートである。図示するように、ステップＳ１０〜Ｓ１５の後、ステップＳ３０において制御回路１５は、本プログラム動作につき所定の条件が満たされているか否かを判定する。この条件の具体例については後述する。条件が満たされていなければ（ステップＳ３０、ＮＯ）、制御回路１５は電圧発生回路１４に対してＶＰＡＳＳＡのステップダウンを命令する（ステップＳ１６）。他方、条件が満たされていれば（ステップＳ３０、ＹＥＳ）、制御回路１５はステップＳ１６の処理を省略する。
【０１４２】
１．２  電圧ＶＰＧＭ、ＶＰＡＳＳＡ、ＶＰＡＳＳについて  
図２０は、本実施形態における電圧ＶＰＧＭ、ＶＰＡＳＳＡ、ＶＰＡＳＳのタイミングチャートである。
【０１４３】
図示するように、第２実施形態で説明した図１７の場合とは逆に、電圧ＶＰＡＳＳＡは、書き込みの途中まではステップダウンされる。そして書き込みの途中で所定の条件が満たされると、ＶＰＡＳＳＡのステップダウンが停止され、一定値とされる。
【０１４４】
１．３  所定の条件の具体例について  
次に、ステップＳ３０の所定の条件の具体例について説明する。この条件としては、例えば以下のものが挙げられる。すなわち、  
・プログラム回数  
第２実施形態と同様、制御回路１５はステップＳ３０において、プログラム回数が所定の回数Ｎth２（図２０参照）に達したか否かを判断しても良い。そして、達していればステップダウンを停止する。プログラム回数の代わりに、プログラムを開始してからの経過時間で判断しても良い。Ｎth２は、第２実施形態のＮth１と同じでも異なっていても良い。
【０１４５】
・ＶＰＧＭの大きさ  
第２実施形態と同様、制御回路１５はステップＳ３０において、ＶＰＧＭが所定の閾値ＶＰＧＭth２（図２０参照）に達したか否かを判断しても良い。そして、達していればステップダウンを停止する。ＶＰＧＭth２は、第２実施形態のＶＰＧＭth１と同じでも異なっていても良い。
【０１４６】
・書き込みデータ  
第２実施形態と同様、制御回路はステップＳ３０において、書き込みレベルが所定のレベルに達したか否かを判断しても良い。そして達していればステップダウンを停止する。
【０１４７】
・ＶＰＡＳＳＡの大きさ  
制御回路１５は、プログラムの度にステップダウンされるＶＰＡＳＳＡの大きさを監視しても良い。そして制御回路１５はステップＳ３０において、ＶＰＡＳＳＡが所定の閾値ＶＰＡＳＳＡthに達したか否かを判断しても良い。そして、達していれば、ステップダウンを停止する。従って、このＶＰＡＳＳＡthは、ＶＰＡＳＳＡの下限値と言うことも出来る。
【０１４８】
２．本実施形態に係る効果  
以上のように、第３実施形態に係る構成であっても、第２実施形態と同様の効果が得られる。
【０１４９】
［第４実施形態］  
次に、第４実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第２、第３実施形態を組み合わせたものである。
【０１５０】
１．データの書き込み動作について  
１．１  書き込み時の処理の流れについて  
図２１は、本実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み動作のフローチャートである。図示するように、ステップＳ１０〜Ｓ１５の後、制御回路１５はステップＳ２０の処理を実行して、ＶＰＡＳＳＡのステップダウン開始条件が満たされているか否かを判断する。満たされていなければ（ステップＳ２０，ＮＯ）、ＶＰＡＳＳＡはステップダウンされず、一定値とされる。
【０１５１】
満たされていれば（ステップＳ２０、ＹＥＳ）、制御回路１５はステップＳ３０の処理を実行して、ＶＰＡＳＳＡのステップダウン停止条件が満たされているか否かを判断する。満たされていれば（ステップＳ３０、ＹＥＳ）、ＶＰＡＳＳＡはステップダウンされず、一定値とされる。他方、満たされていなければ（ステップＳ３０，ＮＯ）、ＶＰＡＳＳＡはステップダウンされる（ステップＳ１６）。
【０１５２】
１．２  電圧ＶＰＧＭ、ＶＰＡＳＳＡ、ＶＰＡＳＳについて  
図２２は、本実施形態における電圧ＶＰＧＭ、ＶＰＡＳＳＡ、ＶＰＡＳＳのタイミングチャートである。
【０１５３】
図示するように、電圧ＶＰＡＳＳＡは、書き込みの途中からステップダウンされ、その後、一定値とされる。本実施形態の場合には、当然ながらＮth１＜Ｎth２、またはＶＰＧＭth１＜ＶＰＧＭth２である。
【０１５４】
２．本実施形態に係る効果  
以上のように、本実施形態であると、書き込み動作の間の所望の期間のみ、ＶＰＡＳＳＡをステップダウンさせることが出来る。
【０１５５】
［変形例等］  
以上のように、実施形態に係る半導体記憶装置１は、メモリセルＭＴと、複数のワード線ＷＬと、ドライバ回路１２と、制御回路１５とを備える。メモリセルＭＴは、半導体基板２０上に積層されると共に、電流経路が直列接続され、電荷蓄積層２５ｂと制御ゲート２３ａ〜２３ｄとを含む。ワード線ＷＬは、制御ゲートにそれぞれ接続される。ドライバ回路１２は、選択ワード線(WL4@図13)に第１電圧(VPGM@図13)を印加すると共に、第１非選択ワード線(WL3,WL5@図13)に第２電圧(VPASSA@図13)を印加し、第２非選択ワード線(WL0-2,WL6-7@図13)に第３電圧(VPASS,VISO@図13)を印加するプログラム動作を繰り返すことにより、選択ワード線に接続されたメモリセルＭＴにデータを書き込む。制御回路１５は、プログラム動作が繰り返される過程において、第１電圧(VPGM@図14)を上昇させ、第２電圧(VPASSA@図14)を低下させる。
【０１５６】
これにより、選択ワード線と非選択ワード線との間の電荷蓄積層に電荷がトラップされることを抑制出来る。その結果、メモリセルのデータのリテンション特性を向上し、半導体記憶装置の動作信頼性を向上出来る。
【０１５７】
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。例えば上記実施形態では、選択ワード線ＷＬｉが非選択ワード線とバックゲート線ＢＧとに隣接する場合について説明した。しかし、選択ワード線ＷＬｉに２本の非選択ワード線ＷＬ（ｉ＋１）及びワード線ＷＬ（ｉ−１）が隣接する場合も同様である。この場合、両方の非選択ワード線ＷＬ（ｉ＋１）、ＷＬ（ｉ−１）にＶＰＡＳＳＡが印加されても良い。あるいは、ワード線ＷＬ（ｉ＋１）及びワード線ＷＬ（ｉ−１）のいずれか一方にのみＶＰＡＳＳＡが印加され、他方にはＶＰＡＳＳが印加される場合であっても良い。更には、選択ワード線ＷＬｉに隣接する非選択ワード線ＷＬ（ｉ＋１）及びワード線ＷＬ（ｉ−１）だけでなく、選択ワード線ＷＬｉに近い複数の非選択ワード線にＶＰＡＳＳＡを印加しても良い。より具体的には、ＶＰＡＳＳＡを非選択ワード線ＷＬ（ｉ＋２）やＷＬ（ｉ−２）等にも印加しても良い。また、選択ワード線ＷＬｉが非選択ワード線及びバックゲート線ＢＧと隣接する場合には、非選択ワード線にのみＶＰＡＳＳＡを印加し、バックゲート線ＢＧにはＶＰＡＳＳを印加するようにしても良い。
【０１５８】
また、第２、第３実施形態で説明したステップＳ２０、Ｓ３０の条件は上記説明したものに限られず、適宜設定することが出来る。例えば、書き込み動作における最後のプログラム時にのみステップダウンするようにしても良い。また制御回路１５は、当該条件を複数有していても良い。そして、例えば動作環境等に応じて適切な条件を用いるようにしても良い。例えば第２実施形態において、制御回路１５はＮth１（及び／またはＶＰＧＭth１）として複数の値を有し、そのうちから適切な値を選んで使用しても良い。このことは第３及び第４実施形態でも同様である。
【０１５９】
また、上記実施形態では、ＶＰＡＳＳＡが複数回にわたってステップダウンされる場合を例に説明したが、１回だけであっても良い。このような場合のＶＰＡＳＳＡを図２３に示す。図示するように、所定の条件が満足された時に１度だけステップダウンする場合であっても良い。この場合、ＶＰＡＳＳＡの値はＶＰＡＳＳＡ１とＶＰＡＳＳＡ２の２種類となる。
【０１６０】
更に、ＶＰＡＳＳは図２４に示すように、ＶＰＧＭと同様にステップアップされても良い。この際、ＶＰＡＳＳについても、書き込みの途中からステップアップしたり、及び／または書き込みの途中でステップアップを停止したりしても良い。例えば、ＶＰＡＳＳＡがある閾値以下になった際には、ＶＰＡＳＳＡが印加されるワード線に隣接する非選択ワード線のＶＰＡＳＳのステップアップを停止するようにしても良い。ＶＰＧＭ、ＶＰＡＳＳＡ、ＶＰＡＳＳの関係は、適宜設定可能である。また図１３で説明した電圧ＶＩＳＯも、一般には固定値（例えば０Ｖ）であるが、場合によってはステップアップさせても良い。
【０１６１】
また、図２に示したメモリセルアレイは、図２５のような構成としても良い。図２５は、ブロックＢＬＫ０の回路図であり、その他のブロックＢＬＫ１〜ＢＬＫ３も同様の構成を有し得る。図示するように、ワード線ＷＬ０〜ＷＬ３、バックゲート線ＢＧ、偶数番目のセレクトゲート線ＳＧＤ０、ＳＧＤ２、及び奇数番目のセレクトゲート線ＳＧＳ１、ＳＧＳ３は、メモリセルアレイ１０の一端側に引き出される。これに対してワード線ＷＬ４〜ＷＬ７、偶数番目のセレクトゲート線ＳＧＳ０、ＳＧＳ２、及び奇数番目のセレクトゲート線ＳＧＤ１、ＳＧＤ３は、メモリセルアレイの、前記一端側とは逆側の他端側に引き出される。このような構成としても良い。
【０１６２】
本構成において、例えばロウデコーダ１１を２つのロウデコーダに分割し、メモリセルアレイ１０を挟んで対向するようにこれらを配置しても良い。そして、一方のロウデコーダによりセレクトゲート線ＳＧＤ０、ＳＧＤ２、ＳＧＳ１、ＳＧＳ３、ワード線ＷＬ０〜ＷＬ３、及びバックゲート線ＢＧを選択し、他方のロウデコーダによりセレクトゲート線ＳＧＳ０、ＳＧＳ２、ＳＧＤ１、ＳＧＤ３、及びワード線ＷＬ４〜ＷＬ７を選択するようにしても良い。本構成によれば、ドライバ回路１２とメモリセルアレイ１０との間の領域（ロウデコーダ１１を含む）のセレクトゲート線やワード線等の配線の混雑を緩和出来る。
【０１６３】
更に、上記実施形態では半導体記憶装置として、三次元積層型のＮＡＮＤ型フラッシュメモリを例に挙げて説明した。しかし、三次元積層型のＮＡＮＤ型フラッシュメモリとしは、図３乃至図５の構成に限られるものでは無い。例えば、半導体層２６はＵ字型の形状ではなく、１本の柱状であっても良い。この場合トランジスタＢＴは不要である。また実施形態は、三次元積層型に限られず、半導体基板の平面内にメモリセルが二次元的に配列された従来型のＮＡＮＤ型フラッシュメモリ等にも適用出来る。また、本実施形態では、ブロックＢＬＫ単位でデータを消去する場合を例として説明したが、これに限定されることはなく、例えば複数のＮＡＮＤストリング１６単位でデータを消去してもよい。
【０１６４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１６５】
１…半導体記憶装置、１０…メモリセルアレイ、１１…ロウデコーダ、１２…ドライバ回路、１３…センスアンプ、１４…電圧発生回路、１５…制御回路、１６…ＮＡＮＤストリング、２０…半導体基板、２１、２３ａ〜２３ｄ、２６、２７ａ、２７ｂ、３０ａ、３０ｂ…半導体層、２５ａ…ブロック層、２５ｂ…電荷蓄積層、２５ｃ、２９ａ、２９ｂ…ゲート絶縁膜、３１〜３３…金属層、４０…ブロックデコーダ、６０…ＣＧドライバ、６１…ＳＧＤドライバ、６２…ＳＧＳドライバ、６３…電圧ドライバ、６４…ＢＧドライバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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