(57)【要約】      （修正有）【課題】貫通電極が絶縁膜で被覆されていようがいまいが、貫通電極と配線の接触面積を確保すること。【解決手段】本実施形態に係る半導体装置は、第１の半導体チップ２００と、第１の半導体チップ２００上に積層された第２の半導体チップ３００と、第１の半導体チップ２００と第２の半導体チップ３００とを接続する貫通電極１２０と、を有している。貫通電極１２０は、第１の貫通電極部１２２と第２の貫通電極部１２４を有している。第１の貫通電極部１２２は、第２の半導体チップ３００において、第２の絶縁膜４２の上面から第２の配線３２の上部まで設けられている。第２の貫通電極部１２４は、第１の貫通電極部１２２の下面と繋がっており、かつ第２の配線３２と同一層から第２の半導体チップ３００の第１の配線３０上部まで設けられている。第１の貫通電極部１２２と第２の貫通電極部１２４の孔径は、平面視で、第１の貫通電極部１２２の孔径の方が大きい。【選択図】図１
2013115285.tif 000002
【特許請求の範囲】
【請求項１】
第１の半導体チップと、
前記第１の半導体チップ上に積層された第２の半導体チップと、
前記第１の半導体チップと前記第２の半導体チップとを接続する貫通電極と、
を有し、
前記第１の半導体チップは、第１の基板と、
前記第１の基板上に設けられた第１の配線と、
前記第１の配線上に設けられた第１の絶縁膜と、
を含み、
前記第２の半導体チップは、第２の基板と、
前記第２の基板上に設けられた第２の配線と、
前記第２の配線上に設けられた第２の絶縁膜と、
を含み
前記貫通電極は、前記第２の半導体チップにおいて、前記第２の絶縁膜の上面から前記第２の配線の上部まで設けられた第１の貫通電極部と、
前記第１の貫通電極部の下面と繋がっており、前記第２の配線と同一層から前記第１の半導体チップの前記第１の配線上部まで設けられた第２の貫通電極部と、
を含み、
前記第１の貫通電極部と前記第２の貫通電極部の孔径は、平面視で、前記第１の貫通電極の孔径の方が大きい半導体装置。
【請求項２】
前記第１の貫通電極部と前記第２の貫通電極部の孔径は、４０ｎｍ以上異なる請求項１に記載の半導体装置
【請求項３】
前記第２の配線のうち前記貫通電極と接触する接続面がテーパー状である請求項１または２に記載の半導体装置
【請求項４】
前記第１および第２の配線が電源あるいはグランドの配線である請求項１乃至３のいずれか一項に記載の半導体装置
【請求項５】
第１の基板と、前記第１の基板上に設けられた第１の配線と、前記第１の配線上に設けられた第１の絶縁膜と、を含む第１の半導体チップと、第２の基板と、前記第２の基板上に設けられた第２の配線と、前記第２の配線上に設けられた第２の絶縁膜と、を含む第２の半導体チップを準備し、互いに絶縁された状態で貼り付ける貼付工程と、
前記第２の半導体チップの前記第２の絶縁膜をエッチングして第１の貫通電極孔を形成する第１の孔形成工程と、
前記第１の貫通電極孔から前記第１の半導体チップの前記第１の配線上部までエッチングして第２の貫通電極孔を形成する第２の孔形成工程と、
前記第１の貫通電極孔および前記第２の貫通電極孔にＣｕを成膜し、貫通電極を形成する貫通電極形成工程と、
を有し、
前記第１の貫通電極孔と前記第２の貫通電極孔の孔径は、平面視で、第１の貫通電極孔の方が大きい半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の高集積化に伴い、三次元実装が検討されている。三次元実装された半導体装置は、複数の半導体チップを貫通するように電極が設けられている（例えば、特許文献１）。このようにすることで、複数の半導体チップの間を電気的に接続し、かつ大電流を流すことができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−２３７４６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に開示されている技術において、貫通電極は、配線の側面のみと接している。この場合、貫通電極と配線の接触面積が小さいため、接触抵抗は大きくなってしまう。このため、本発明者は、特許文献１に開示されている技術を、大電流を流す使用方法に用いるには、改良の余地があるという知見を得た。
【課題を解決するための手段】
【０００５】
本発明によれば、第１の半導体チップと、
前記第１の半導体チップ上に積層された第２の半導体チップと、
前記第１の半導体チップと前記第２の半導体チップとを接続する貫通電極と、
を有し、
前記第１の半導体チップは、第１の基板と、
前記第１の基板上に設けられた第１の配線と、
前記第１の配線上に設けられた第１の絶縁膜と、
を含み、
前記第２の半導体チップは、第２の基板と、
前記第２の基板上に設けられた第２の配線と、
前記第２の配線上に設けられた第２の絶縁膜と、
を含み
前記貫通電極は、前記第２の半導体チップにおいて、前記第２の絶縁膜の上面から前記第２の配線の上部まで設けられた第１の貫通電極部と、
前記第１の貫通電極部の下面と繋がっており、前記第２の配線と同一層から前記第１の半導体チップの前記第１の配線上部まで設けられた第２の貫通電極部と、
を含み、
前記第１の貫通電極部と前記第２の貫通電極部の孔径は、平面視で、前記第１の貫通電極の孔径の方が大きい半導体装置が提供される。
【０００６】
さらに、本発明によれば、第１の基板と、前記第１の基板上に設けられた第１の配線と、前記第１の配線上に設けられた第１の絶縁膜と、を含む第１の半導体チップと、第２の基板と、前記第２の基板上に設けられた第２の配線と、前記第２の配線上に設けられた第２の絶縁膜と、を含む第２の半導体チップを準備し、互いに絶縁された状態で貼り付ける貼付工程と、
前記第２の半導体チップの前記第２の絶縁膜をエッチングして第１の貫通電極孔を形成する第１の孔形成工程と、
前記第１の貫通電極孔から前記第１の半導体チップの前記第１の配線上部までエッチングして第２の貫通電極孔を形成する第２の孔形成工程と、
前記第１の貫通電極孔および前記第２の貫通電極孔にＣｕを成膜し、貫通電極を形成する貫通電極形成工程と、
を有し、
前記第１の貫通電極孔と前記第２の貫通電極孔の孔径は、平面視で、第１の貫通電極孔の方が大きい半導体装置の製造方法が提供される。
【発明の効果】
【０００７】
本発明によれば、上部から接続する電極よりも、配線を貫通した電極の方が、電極の孔径が小さくなるようにしている。これによって、貫通電極と配線の接触面積を増大し、接触抵抗を低減させることが可能となる。
【図面の簡単な説明】
【０００８】
【図１】本実施形態に係る半導体装置の断面図であり、（ａ）は全体図、（ｂ）は（ａ）における点線部の拡大図である。
【図２】本実施形態に係る半導体装置の製造方法における第１の孔形成工程を説明するための断面図である。
【図３】本実施形態に係る半導体装置の製造方法における第１の孔形成工程を説明するための断面図である。
【図４】本実施形態に係る半導体装置の製造方法における第２の孔形成工程を説明するための断面図である。
【図５】本実施形態に係る半導体装置の製造方法における第２の孔形成工程を説明するための断面図である。
【図６】本実施形態に係る半導体装置の製造方法における第２の孔形成工程を説明するための断面図である。
【図７】本実施形態に係る半導体装置の製造方法における第２の孔形成工程を説明するための断面図である。
【図８】本実施形態に係る半導体装置の製造方法における貫通電極形成工程を説明するための断面図である。
【図９】本実施形態に係る半導体装置の製造方法における貫通電極形成工程を説明するための断面図である。
【図１０】本実施形態に係る半導体装置の製造方法における貫通電極形成工程を説明するための断面図である。
【図１１】本実施形態に係る半導体装置の製造方法における貫通電極形成工程を説明するための断面図である。
【図１２】本実施形態に係る半導体装置における、貫通電極と配線の接触面積とエレクトロマイグレーション寿命について説明するための図である。
【図１３】本実施形態に係る半導体装置の断面図である。
【図１４】本実施形態に係る半導体装置の断面図である。
【図１５】本実施形態に係る半導体装置の断面図であり、図１に示した点線部の拡大図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１０】
（第１の実施形態）
図１は、本実施形態に係る半導体装置の断面図であり、（ａ）は全体図、（ｂ）は（ａ）における点線部の拡大図である。
【００１１】
図１の（ａ）に示すように、本実施形態に係る半導体装置は、第１の半導体チップ２００と、第１の半導体チップ２００上に積層された第２の半導体チップ３００と、第１の半導体チップ２００と第２の半導体チップ３００とを接続する貫通電極１２０と、を有している。第１の半導体チップ２００は、第１の基板１０と、第１の基板１０上に設けられた第１の配線３０と、第１の配線３０上に設けられた第１の絶縁膜４０と、を含んでいる。第２の半導体チップ３００は、第２の基板１２と、第２の基板１２上に第２の配線３２と、第２の配線３２上に設けられた第２の絶縁膜４２と、を含んでいる。貫通電極１２０は、第１の貫通電極部１２２と第２の貫通電極部１２４を有している。第１の貫通電極部１２２は、第２の半導体チップ３００において、第２の絶縁膜４２の上面から第２の配線３２の上部まで設けられている。第２の貫通電極部１２４は、第１の貫通電極部１２２の下面と繋がっており、かつ第２の配線３２と同一層から第２の半導体チップ３００の第１の配線３０上部まで設けられている。第１の貫通電極部１２２と第２の貫通電極部１２４の孔径は、平面視で、第１の貫通電極部１２２の孔径の方が大きい。
【００１２】
第１の半導体チップ２００には、基板１０上に多層配線層が設けられている。基板１０には、トランジスタが形成されており、多層配線層の一部には、第１の配線３０が形成されている。第２の半導体チップ３００には、基板１２上に多層配線層が設けられている。基板１２には、トランジスタが形成されており、多層配線層の一部には、第２の配線３２が形成されている。また、第１の半導体チップ２００、および第２の半導体チップ３００は、例えば、ＬｏｇｉｃＬＳＩ（ＩＣ）、ＦＰＧＡ、ＤＲＡＭ、Ｆｌａｓｈメモリ、ＭＲＡＭ、ＲｅＲＡＭ、およびＰＲＡＭの混載したＬＳＩ、またはこれらを組み合わせたＬＳＩである。
【００１３】
なお、図１の（ｂ）に示すように、バリアメタル膜１１０の内側領域における第１の貫通電極部１２２と第２の貫通電極部１２４の孔径の差をＡとした時、Ａ／２は２０ｎｍ以上、Ａが４０ｎｍ以上であることが好ましい。また、第２の貫通電極部１２４の孔径は１μｍ以上であることが好ましい。また、本実施形態に係る半導体装置に設けられている配線３０，３２，３４は、例えば、電源配線あるいはグランド配線であるが、信号配線であってもよい。
【００１４】
なお、図１に示したように、第１の半導体チップ２００、および第２の半導体チップ３００は、それぞれ、第１の基板１０と第１の配線３０の間、第２の基板１２と第２の配線３２の間に、絶縁膜２０、および２２が設けられていてもよい。絶縁膜２０および２２には、例えば、ＳｉＯ２、ＳｉＮ、ＳｉＣＮ，ＳｉＯＮ，ＳｉＣのいずれか、またはこれらの積層膜が用いられている。
【００１５】
また、第１の基板１０、第２の基板１２、および第３の基板１４は、例えば、Ｓｉ基板が使用されており、貫通電極１２０には、例えば、Ｃｕ、Ａｌ、Ｗ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｍｎ、およびＣｏのいずれか、またはこれらの金属の合金が用いられている。
【００１６】
次に、本実施形態の半導体装置の製造方法を、図２〜図１１を用いて説明する。図２および図３は、第１の孔形成工程を、図４〜図７は、第２の孔形成工程を、図８〜図１１は、貫通電極形成工程を、説明するための断面図である。なお、図２〜図１１は、図１に示す半導体装置の製造方法を示した図である。
【００１７】
まず、第１の半導体チップと２００と第２の半導体チップ３００を準備し、第１の半導体チップ２００上に、第２の半導体チップ３００を、積層する（図示せず）。
【００１８】
次に、図２に示すように、第２の絶縁膜４２上にレジスト６０を塗布し、露光および現像を行うことで、第１の貫通電極孔８０を得るためのレジストパターンを形成する。ここで、第１の貫通電極孔８０は、第１の貫通電極部１２２が埋め込まれる孔である。
【００１９】
次に、図３に示すように、マスクとしてレジスト６０を、エッチングストッパとして第２の配線３２を、使用することにより、第２の絶縁膜４２をエッチングする。こうすることで、第１の貫通電極孔８０は形成される。
【００２０】
次に、図４に示すように、第１の貫通電極孔８０の側面に対し、絶縁膜７０を成膜する。この絶縁膜７０は、第２の配線３２をエッチングするためのマスクとなる。
【００２１】
次に、図５に示すように、絶縁膜７０をマスクとして用い、第２の配線３２をエッチングする。これにより、第２の貫通電極孔９０を形成するためのパターンが形成される。ここで、第２の貫通電極孔９０は、第２の貫通電極部１２４が埋め込まれる孔である。
【００２２】
次に、図６に示すように、絶縁膜７０を除去する。
【００２３】
次に、図７に示すように、貫通電極１２０に接続する第２の配線３２をマスクとして、第１の配線３０の上面までエッチングする。これによって、第２の貫通電極孔９０を形成することが出来る。なお、上述した絶縁膜７０を除去せずに、絶縁膜７０をマスクとして、エッチングを行ってもよい。
【００２４】
次に、図８に示すように、第１の貫通電極孔８０および第２の貫通電極孔９０の表面に絶縁膜１００を成膜する。また、第１の基板１０または第２の基板１２としてＳｉ基板を用いた場合、Ｓｉ基板は導体となるため、Ｓｉ基板と貫通電極１２０が電気的に接続される可能性がある。仮に、第１の基板１０または第２の基板１２と、貫通電極１２０が接続されてしまった場合、トランジスタが機能しなくなることがある。このため、基板と貫通電極１２０を分離するためには、絶縁膜１００を成膜した方がよい。
【００２５】
次に、図９に示すように、第１の貫通電極孔８０および第２の貫通電極孔９０の側面にのみ絶縁膜１００が残るように、エッチバックする。
【００２６】
次に、図１０に示すように、第２の絶縁膜４２の上面、絶縁膜１００表面、および第１の配線１０の上面に対し、バリアメタル膜１１０を成膜する。
【００２７】
次に、図１１に示すように、第１の貫通電極孔８０および第２の貫通電極孔９０に、銅をメッキ法により成膜する。
【００２８】
次に、第２の絶縁膜４２の表面が露出するよう、成膜した銅を研磨することで、図１の（ａ）に示した貫通電極１２０を形成することができる。
【００２９】
次に、本実施形態に係る半導体装置の効果について説明する。
【００３０】
貫通電極１２０として、第１の貫通電極部１２２と第２の貫通電極部１２４が互いに連結された状態で形成されている。貫通電極１２０において、第１の貫通電極部１２２と第２の貫通電極部１２４とでは、第１の貫通電極部１２２の孔径の方が第２の貫通電極部１２４の孔径と比べて大きい。こうすることで、第２の配線３２の上面においても、貫通電極１２０と接触させることができる。すなわち、貫通電極１２０と第２の配線３２の接触面積は増大され、接触抵抗の低減させることが可能となる。
【００３１】
図１２は、本実施形態に係る半導体装置における、貫通電極と配線の接触面積とエレクトロマイグレーション寿命について説明するための図である。
【００３２】
図１２に示すように、貫通電極１２０と第２の配線３２の接触面積が増大すればするほど、エレクトロマイグレーション寿命は、延びていることがわかる。すなわち、貫通電極１２０と第２の配線３２の接触面積を確保することで、信頼性を向上させることが可能である。
【００３３】
（第２の実施形態）
図１３は、本実施形態に係る半導体装置の断面図である。
図１３に示すように、貫通電極１２０を被覆する絶縁膜１００が設けられていない点を除いて、第１の実施形態と同様の構成である。なお、本実施形態によっても、第１の実施形態と同様に、貫通電極１２０と第２の配線３２の接触面積は増大され、接触抵抗の低減させることが可能となる。
【００３４】
（第３の実施形態）
図１４は、本実施形態に係る半導体装置の断面図である。
図１４に示すように、第１の半導体チップ２００や第２の半導体チップ３００に加え、第３の半導体チップ４００を有していてもよい。つまり、本実施形態の半導体装置は、３つ以上の半導体チップを用いた構成であってもよい。本実施形態に係る半導体装置を製造する際、第２の半導体チップ３００上に、第３の半導体チップ４００を積層する工程と、孔径の異なる３つの貫通電極孔を形成する工程と、を有している。ただし、貫通電極孔の形成方法は、第１および第２の実施形態と同様である。ここで、第３の半導体チップ４００には、基板１４上に多層配線層が設けられている。基板１４には、トランジスタが形成されており、多層配線層の一部には、第３の配線３４が形成されている。なお、本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００３５】
（第４の実施形態）
図１５は、本実施形態に係る半導体装置の拡大断面図である。
図１５の（ａ）および（ｂ）に示すように、貫通電極１２０と第２の配線３２の接続箇所がテーパー状である点で、第１、第２および第３の実施形態とは異なっている。ここで、テーパー状とは、図１５の（ｂ）のように、角が丸まっている場合も含まれる。このような構成にすることで、第１、第２および第３の実施形態のように第２の配線３２が垂直に加工された場合と比べて、貫通電極１２０と第２の配線３２の接触面積は増大する。なお、本実施形態によっても、第１、第２および第３の実施形態と同様の効果を得ることができる。
【００３６】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００３７】
１０    第１の基板
１２    第２の基板
１４    第３の基板
２０    絶縁膜
２２    絶縁膜
２４    絶縁膜
３０    第１の配線
３２    第２の配線
３４    第３の配線
４０    第１の絶縁膜
４２    第２の絶縁膜
４４    第３の絶縁膜
５０    基板接続層
５２    基板接続層
６０    レジスト
７０    絶縁膜
８０    第１の貫通電極孔
９０    第２の貫通電極孔
１００    絶縁膜
１１０    バリアメタル膜
１２０    貫通電極
１２２    第１の貫通電極部
１２４    第２の貫通電極部
２００    第１の半導体チップ
３００    第２の半導体チップ
４００    第３の半導体チップ
【図１】
2013115285.tif 000003
【図２】
2013115285.tif 000004
【図３】
2013115285.tif 000005
【図４】
2013115285.tif 000006
【図５】
2013115285.tif 000007
【図６】
2013115285.tif 000008
【図７】
2013115285.tif 000009
【図８】
2013115285.tif 000010
【図９】
2013115285.tif 000011
【図１０】
2013115285.tif 000012
【図１１】
2013115285.tif 000013
【図１２】
2013115285.tif 000014
【図１３】
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【図１４】
2013115285.tif 000016
【図１５】
2013115285.tif 000017