(57)【要約】【課題】電流消費を抑制可能なコマンドデコーダを提供する。【解決手段】所定レベルのチップセレクト信号とコマンド信号とで規定されるコマンドに基づいてコマンドデコード信号を生成する半導体記憶装置用のコマンドデコーダは、コマンド信号をデコードするデコード部と、チップセレクト信号が所定レベルであるときに動作する内部クロック信号を用いてデコード部のデコード結果をラッチするラッチ部と、内部クロック信号とラッチ部のラッチ結果とに基づいてコマンドデコード信号を生成する生成部と、を含む。【選択図】図１
2013242948.tif 000002
【特許請求の範囲】
【請求項１】
所定レベルのチップセレクト信号とコマンド信号とで規定されるコマンドに基づいてコマンドデコード信号を生成する、半導体記憶装置用のコマンドデコーダであって、
前記コマンド信号をデコードするデコード部と、
前記チップセレクト信号が前記所定レベルであるときに動作する内部クロック信号を用いて、前記デコード部のデコード結果をラッチするラッチ部と、
前記内部クロック信号と前記ラッチ部のラッチ結果とに基づいて前記コマンドデコード信号を生成する生成部と、を含むコマンドデコーダ。
【請求項２】
請求項１に記載のコマンドデコーダにおいて、
前記コマンドは、アクティブコマンド、リードコマンド、ライトコマンド、プリチャージコマンド、または、モードレジスタセット／リードコマンドである、コマンドデコーダ。
【請求項３】
請求項１または２に記載のコマンドデコーダを含む半導体記憶装置。
【請求項４】
所定レベルのチップセレクト信号とコマンド信号とで規定されるコマンドに基づいてコマンドデコード信号を生成する半導体記憶装置用のコマンドデコーダでのコマンドデコード信号生成方法であって、
前記コマンド信号をデコードし、
前記チップセレクト信号が前記所定レベルであるときに動作する内部クロック信号を用いて、前記コマンド信号のデコード結果をラッチし、
前記内部クロック信号と前記ラッチの結果とに基づいて前記コマンドデコード信号を生成する、コマンドデコード信号生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コマンドデコーダ、半導体記憶装置およびコマンドデコード信号生成方法に関し、特には、半導体記憶装置用のコマンドデコーダ、半導体記憶装置およびコマンドデコード信号生成方法に関する。
【背景技術】
【０００２】
特許文献１には、SDRAM（Synchronous Dynamic access Memory）に搭載されたコマンドデコーダが記載されている。
【０００３】
特許文献１に記載のコマンドデコーダは、チップセレクト信号を含むコマンドと、クロックジェネレータ回路から出力された内部クロック信号と、を受け付ける。特許文献１に記載のコマンドデコーダは、内部クロック信号を用いてコマンドからコマンドデコード信号を生成する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−２６８５６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、コマンドデコーダは電流の消費が大きいという問題があることを本発明者らは明らかにした。
【０００６】
以下、コマンドデコーダが有する問題、つまり、電流の消費が大きいという問題について、図７に示したACT（アクティブ）コマンド用コマンドデコーダを参照して説明する。
【０００７】
図７において、ACTコマンド用コマンドデコーダ１０１は、入力端子１０２〜１０６と、出力端子１０７と、NORゲート１０８と、インバータ１０９と、NANDゲート１１０と、インバータ１１１および１１２と、ラッチ部１１３と、NANDゲート１１４と、インバータ１１５と、を含む。なお、NORゲート１０８とインバータ１０９とNANDゲート１１０は、デコード部１１６に含まれる。
【０００８】
入力端子１０２〜１０６は、それぞれ、リフレッシュ状態信号REFST、内部クロック信号FCLK、チップセレクト信号CSR、コマンドアドレス信号CA0R、コマンドアドレス信号CA1Rを受け付ける。
【０００９】
リフレッシュ状態信号REFSTは、リフレッシュ期間中に“H”となり、リフレッシュ期間以外は“L”となる。
【００１０】
内部クロック信号FCLKは、外部から供給されたクロック信号CKに基づいて生成される。内部クロック信号FCLKは、クロック信号CKの逆相の信号であり、常時動作している。なお、図８では、内部クロック信号FCLKは、内部クロック信号FCLKの生成処理に起因する時間、クロック信号CKよりも遅延している
チップセレクト信号CSRは、外部から供給されたチップセレクト信号/CSをクロック信号CKの立ち上がり（Riseエッジ）タイミングで取り込み、その取り込まれた結果をクロック信号CKの立下り（Fallエッジ）タイミングで出力することで生成される。なお、チップセレクト信号CSRの立ち下がりタイミングは、チップセレクト信号CSRの生成処理に起因する時間、クロック信号CKの立下りタイミングよりも遅延する。
【００１１】
コマンドアドレス信号CA0Rは、外部から供給されたコマンドアドレス信号CA0をクロック信号CKの立ち上がりタイミングで取り込み、その取り込まれた結果をクロック信号CKの立下りタイミングで出力することで生成される。なお、コマンドアドレス信号CA0Rの立ち下がりタイミングは、コマンドアドレス信号CA0Rの生成処理に起因する時間、クロック信号CKの立下りタイミングよりも遅延する。
【００１２】
コマンドアドレス信号CA1Rは、外部から供給されたコマンドアドレス信号CA1をクロック信号CKの立ち上がりタイミングで取り込み、その取り込まれた結果をクロック信号CKの立下りタイミングで出力することで生成される。なお、コマンドアドレス信号CA1Rの立ち上がりタイミングは、コマンドアドレス信号CA1Rの生成処理に起因する時間、クロック信号CKの立下りタイミングよりも遅延する。
【００１３】
このため、チップセレクト信号CSRはチップセレクト信号/CSに対応し、コマンドアドレス信号CA0Rはコマンドアドレス信号CA0に対応し、コマンドアドレス信号CA1Rはコマンドアドレス信号CA1に対応する。
【００１４】
なお、ACTコマンドは、チップセレクト信号/CS＝“L”、コマンドアドレス信号CA0（Rise）＝“L”、コマンドアドレス信号CA1（Rise）＝“H”の組合せで指定される。ここで、コマンドアドレス信号CA0（Rise）＝“L”は、コマンドアドレス信号CA0のレベルが、クロック信号CKの立ち上がりタイミングで“L”であることを意味する。また、コマンドアドレス信号CA1（Rise）＝“H”は、コマンドアドレス信号CA1のレベルが、クロック信号CKの立ち上がりタイミングで“H”であることを意味する。
【００１５】
次に、リフレッシュ期間以外で、チップセレクト信号/CS＝“L”、コマンドアドレス信号CA0（Rise）＝“L”、コマンドアドレス信号CA1（Rise）＝“H”となった場合の動作、つまり、リフレッシュ期間以外でACTコマンドが入力された場合の動作を、図８に示したタイミングチャートを参照して説明する。
【００１６】
リフレッシュ期間以外でACTコマンド（チップセレクト信号/CS＝“L”、コマンドアドレス信号CA0（Rise）＝“L”、コマンドアドレス信号CA1（Rise）＝“H”）が入力されると、チップセレクト信号CSR＝“L”、コマンドアドレス信号CA0R＝“L”、コマンドアドレス信号CA1R＝“H”となる。なお、チップセレクト信号CSR＝“L”とコマンドアドレス信号CA0R＝“L”とコマンドアドレス信号CA1R＝“H”との組合せも、ACTコマンドを意味する。
【００１７】
チップセレクト信号CSR＝“L”、コマンドアドレス信号CA0R＝“L”、コマンドアドレス信号CA1R＝“H”となると、NORゲート１０８の出力が“H”となり、インバータ１０９の出力が“H”となり、信号CA1R＝“H”であるので、NANDゲート１１０の出力が“L”となる。つまり、デコード部１１６は、ACTコマンドをデコードしてデコード結果“L”を出力することになる。
【００１８】
インバータ１１１は、内部クロック信号FCLKを反転した信号を出力し、インバータ１１２は、インバータ１１１の出力信号を反転した信号を出力する。
【００１９】
ラッチ部１１３は、インバータ１１１の出力信号の立ち下り（Fallエッジ）とインバータ１１２の出力信号の立ち上がり（Riseエッジ）との組合せで、NANDゲート１１０の出力信号つまりデコード部１１６のデコード結果をラッチし、デコード部１１６のデコード結果を反転した信号を出力する。
【００２０】
このため、ACTコマンドが入力されている状況では、ラッチ部１１３は、内部クロック信号FCLKの立ち上がりタイミングで、デコード部１１６のデコード結果“L”をラッチし、デコード結果“L”を反転した“H”を出力することになる。
【００２１】
NANDゲート１１４は、ラッチ部１１３の出力が“H”であって内部クロック信号FCLKが“H”である間、つまり、ACTコマンドが入力された状況で内部クロック信号FCLKが“H”である間、“L”を出力する。
【００２２】
インバータ１１５は、NANDゲート１１４の出力“L”を反転して、“H”レベルであるACTコマンドデコード信号RACT1を出力端子１０７に出力する。
【００２３】
このように、ACTコマンド用コマンドデコーダ１０１は、常時動作している内部クロック信号FCLKを用いて、デコード部１１６のデコード結果をラッチしさらにACTコマンドデコード信号RACT1を生成する。
【００２４】
しかしながら、ACTコマンド用コマンドデコーダ１０１は、ACTコマンドが来ている可能性がないとき、つまり、チップセレクト信号/CSが“H”となってチップセレクト信号CSRが“H”のときでも、内部クロック信号FCLKに応じて常時動作し続ける。ACTコマンド用コマンドデコーダ１０１では、ACTコマンドが来ている可能性がないときの内部クロック信号FCLKに応じた動作は、実質的に不要な動作となる。
【００２５】
よって、ACTコマンドが来ている可能性がないときの内部クロック信号FCLKに応じた動作、例えば、ACTコマンドが来ている可能性がない状況におけるインバータ１１１とインバータ１１２とNANDゲート１１４とを結ぶパスでの充放電動作によって不要な電流が消費されるという問題が生じる。
【００２６】
なお、コマンドが来ている可能性がないときでも動作する内部クロック信号に応じた動作によって不要な電流が消費されるという問題は、ACTコマンド用コマンドデコーダに限らず、常時動作している内部クロック信号を用いてコマンドからコマンドデコード信号を生成するコマンドデコーダに共通する問題である。
【課題を解決するための手段】
【００２７】
本発明のコマンドデコーダは、
所定レベルのチップセレクト信号とコマンド信号とで構成されるコマンドに基づいてコマンドデコード信号を生成する、半導体記憶装置用のコマンドデコーダであって、
前記コマンド信号をデコードするデコード部と、
前記チップセレクト信号が前記所定レベルであるときに動作する内部クロック信号を用いて、前記デコード部のデコード結果をラッチするラッチ部と、
前記内部クロック信号と前記ラッチ部のラッチ結果とに基づいて前記コマンドデコード信号を生成する生成部と、を含む。
【００２８】
本発明のコマンドデコード信号生成方法は、
所定レベルのチップセレクト信号とコマンド信号とで規定されるコマンドに基づいてコマンドデコード信号を生成する半導体記憶装置用のコマンドデコーダでのコマンドデコード信号生成方法であって、
前記コマンド信号をデコードし、
前記チップセレクト信号が前記所定レベルであるときに動作する内部クロック信号を用いて、前記コマンド信号のデコード結果をラッチし、
前記内部クロック信号と前記ラッチの結果とに基づいて前記コマンドデコード信号を生成する。
【００２９】
本発明では、チップセレクト信号が所定レベルのとき、つまり、コマンドが入力されている可能性があるときに動作する内部クロック信号を用いて、コマンド信号のデコード結果のラッチ、および、コマンドデコード信号の生成が実行される。したがって、コマンドが入力されている可能性がないときには、デコード結果を新たにラッチする動作、および、コマンドデコード信号を生成する動作は実行されず、内部クロック信号が通るパスにおいて不要な充放電動作が発生することを防止可能になる。
【発明の効果】
【００３０】
本発明によれば、コマンドが入力されている可能性がないときに、内部クロック信号が通るパスにおいて不要な充放電動作が発生することを防止可能になり、よって、不要な充放電動作に起因する電流消費を抑制することが可能になる。
【図面の簡単な説明】
【００３１】
【図１】本発明の一実施形態のコマンドデコーダ１を示した図である。
【図２】ACTコマンドが入力された場合の動作を説明するためのタイミングチャートである。
【図３】リードコマンド用のコマンドデコーダを示した図である。
【図４】ライトコマンド用のコマンドデコーダを示した図である。
【図５】プリチャージコマンド用のコマンドデコーダを示した図である。
【図６】モードレジスタセット／リードコマンド用のコマンドデコーダを示した図である。
【図７】関連技術のACTコマンド用コマンドデコーダを示した図である。
【図８】関連技術においてACTコマンドが入力された場合の動作を説明するためのタイミングチャートである。
【発明を実施するための形態】
【００３２】
以下、本発明の一実施形態を図面を参照して説明する。
【００３３】
図１は、本発明の一実施形態のコマンドデコーダ１を示した図である。なお、図１において、図７に示したものと同一構成のものには同一符号を付してあり、図７に示したものと同一構成のものについては説明を省略する。
【００３４】
図１において、コマンドデコーダ１は、ACTコマンド用のコマンドデコーダであり、DRAM等の半導体記憶装置２００に搭載されている。
【００３５】
コマンドデコーダ１は、ACTコマンドに基づいてACTコマンドデコード信号を生成する。
【００３６】
なお、ACTコマンドの構成要素となる、“L”レベルのコマンドアドレス信号CA0Rと“H”レベルのコマンドアドレス信号CA1Rとの組合せは、コマンド信号の一例である。
【００３７】
また、コマンドデコーダ１は、図７に示した内部クロック信号FCLKの代わりに、チップセレクト信号CSRが“L”であるときにのみ動作する内部クロック信号FCLKCSを用いる。
【００３８】
内部クロック信号FCLKCSは、例えば、チップセレクト信号CSRの反転信号と内部クロック信号とを入力として用いるANDゲートにて生成される。
【００３９】
なお、“L”レベルのチップセレクト信号CSRは、所定レベルのチップセレクト信号の一例である。
【００４０】
コマンドデコーダ１は、入力端子１０２、１０５および１０６と、出力端子１０７と、インバータ１０９と、NANDゲート１１０と、インバータ１１１および１１２と、ラッチ部１１３と、NANDゲート１１４と、インバータ１１５と、入力端子２０１と、インバータ２０２と、を含む。なお、インバータ１０９とNANDゲート１１０とインバータ２０２は、デコード部２０３に含まれる。また、NANDゲート１１４とインバータ１１５は、生成部２０４に含まれる。
【００４１】
入力端子２０１には、内部クロック信号FCLKCSが入力される。
【００４２】
内部クロック信号FCLKCSは、入力端子２０１を介してインバータ１１１に入力される。インバータ１１１は、内部クロック信号FCLKCSの反転信号を生成し、内部クロック信号FCLKCSの反転信号を、インバータ１１２およびラッチ部１１３に出力する。インバータ１１２は、インバータ１１１の出力信号の反転信号を、ラッチ部１１３および生成部２０４（具体的にはNANDゲート１１４）に出力する。
【００４３】
インバータ２０２は、入力端子１０２を介してリフレッシュ状態信号REFSTを受け付ける。
【００４４】
デコード部２０３は、“L”レベルのコマンドアドレス信号CA0Rと“H”レベルのコマンドアドレス信号CA1Rとの組合せであるコマンド信号をデコードする。デコード部２０３では、インバータ２０２はリフレッシュ状態信号REFSTを反転し、インバータ１０９はコマンドアドレス信号CA0Rを反転し、NANDゲート１１０はインバータ２０２の出力信号とインバータ１０９の出力信号とコマンドアドレス信号CA1Rとが“H”である場合にコマンド信号のデコード結果“L”を出力する。
【００４５】
ラッチ部１１３は、内部クロック信号FCLKCSを用いて、デコード部２０３でのデコード結果をラッチする。ラッチ部１１３は、インバータ１１１の出力信号の立ち下りとインバータ１１２の出力信号の立ち上がりとの組合せをトリガとして、NANDゲート１１０の出力信号つまりデコード部２０３でのデコード結果をラッチし、デコード部２０３でのデコード結果を反転した信号を出力する。
【００４６】
生成部２０４は、内部クロック信号FCLKCSとラッチ部１１３のラッチ結果とに基づいてACTコマンドデコード信号RACT2を生成する。生成部２０４では、NANDゲート１１４は、ラッチ部１１３の出力が“H”（デコード部２０３でのデコード結果が“L”）であって内部クロック信号FCLKCSが“H”である間、つまり、ACTコマンドが入力された状況で内部クロック信号FCLKCSが“H”である間、“L”を出力する。インバータ１１５は、NANDゲート１１４の出力信号“L”を反転して、“H”レベルのACTコマンドデコード信号RACT2を出力端子１０７に出力する。
【００４７】
このように、本実施形態によるコマンドデコーダ１は、所定レベルのチップセレクト信号とコマンド信号とで規定されるコマンドに基づいてコマンドデコード信号を生成する、半導体記憶装置用のコマンドデコーダであって、コマンド信号をデコードするデコード部２０３と、チップセレクト信号が所定レベルであるときに動作する内部クロック信号FCLKCSを用いて、デコード部２０３のデコード結果をラッチするラッチ部１１３と、内部クロック信号FCLKCSとラッチ部１１３のラッチ結果とに基づいてコマンドデコード信号RACT2を生成する生成部２０４と、を含む。
【００４８】
また、本実施形態によるコマンドデコーダ１では、コマンドは、アクティブコマンドである。
【００４９】
また、本実施形態による半導体記憶装置２００は、コマンドデコーダ１を含む。
【００５０】
また、本実施形態によるコマンドデコード信号生成方法は、所定レベルのチップセレクト信号とコマンド信号とで規定されるコマンドに基づいてコマンドデコード信号を生成する半導体記憶装置用のコマンドデコーダ１でのコマンドデコード信号生成方法であって、コマンド信号をデコードし、チップセレクト信号が所定レベルであるときに動作する内部クロック信号FCLKCSを用いてコマンド信号のデコード結果をラッチし、内部クロック信号FCLKCSとラッチの結果とに基づいてコマンドデコード信号RACT2を生成する。
【００５１】
次に、動作を説明する。
【００５２】
図２は、リフレッシュ期間以外でACTコマンドが入力された場合の動作を説明するためのタイミングチャートである。
【００５３】
リフレッシュ期間以外でACTコマンドが入力されると、チップセレクト信号/CSが“L”レベルになるのに伴ってチップセレクト信号CSRが“L”レベルであるときにのみに内部クロック信号FCLKCSが発生し、また、コマンドアドレス信号CA0Rが“L”となり、コマンドアドレス信号CA1Rが“H”となる。
【００５４】
アドレスコマンド信号CA0Rが“L”となると、インバータ１０９の出力信号が“H”となる。また、リフレッシュ期間以外では、リフレッシュ状態信号REFSTが“L”であるので、インバータ２０２の出力信号が“H”となる。そして、アドレスコマンド信号CA1Rが“H”であるため、NANDゲート１１０の出力信号が“L”となる。つまり、デコード部２０３は、ACTコマンドの構成要素となるコマンド信号（アドレスコマンド信号CA0Rとアドレスコマンド信号CA1Rとの組合せ）をデコードしてデコード結果“L”を出力する。
【００５５】
インバータ１１１は、内部クロック信号FCLKCSを反転した信号を出力し、インバータ１１２は、インバータ１１１の出力信号を反転した信号を出力する。
【００５６】
ラッチ部１１３は、インバータ１１１の出力信号の立ち下りとインバータ１１２の出力信号の立ち上がりとの組合せに応じて、NANDゲート１１０の出力つまりデコード部２０３のデコード結果“L”をラッチし、デコード部２０３のデコード結果を反転した信号“H”を出力する。
【００５７】
このため、ACTコマンドが入力されている状況では、ラッチ部１１３は、内部クロック信号FCLKCSの立ち上がりタイミングで、デコード部２０３のデコード結果“L”をラッチし、デコード結果“L”を反転した信号“H”を出力する。
【００５８】
NANDゲート１１４は、ラッチ部１１３の出力信号が“H”であって内部クロック信号FCLKCSが“H”である間、つまり、ACTコマンドが入力された状況で内部クロック信号FCLKCSが“H”である間、信号“L”を出力する。
【００５９】
インバータ１１５は、NANDゲート１１４の出力信号“L”を反転して、“H”レベルのACTコマンドデコード信号RACT2を出力端子１０７に出力する。
【００６０】
このように、ACTコマンド用コマンドデコーダ１は、内部クロック信号FCLKCSを用いて、デコード部２０３のデコード結果をラッチしACTコマンドデコード信号RACT2を生成する。
【００６１】
次に、本実施形態の効果を説明する。
【００６２】
本実施形態によれば、コマンドが入力されている可能性があるときに動作する内部クロック信号FCLKCSを用いて、コマンド信号のデコード結果のラッチ、および、コマンドデコード信号の生成が実行される。
【００６３】
したがって、コマンドが入力されている可能性がないときには、デコード結果を新たにラッチする動作、および、コマンドデコード信号を生成する動作は実行されず、内部クロック信号FCLKCSが通るパスにおいて不要な充放電動作が発生することを防止可能になる。
【００６４】
よって、不要な充放電動作に起因する電流消費を抑制することが可能になる。
【００６５】
また、デコード部２０３は、コマンドアドレス信号CAORおよびコマンドアドレス信号CA1Rの組合せをデコードすればよいので、チップセレクト信号CRSを処理するための素子や配線を不要にでき、図７に示したデコード部１１６に比べて、構成の簡略化を図ることができる。
【００６６】
また、本実施形態では、コマンドとしてACTコマンドが用いられている。このため、ACTコマンド用のコマンドデコーダにおいて電流消費を抑制することが可能になる。
【００６７】
また、半導体記憶装置２００は、コマンドデコーダ１を有することで、電流消費を抑制することが可能になる。
【００６８】
なお、本実施形態では、コマンドデコーダとして、ACTコマンド用のコマンドデコーダが用いられたが、コマンドデコーダは、ACTコマンド用のコマンドデコーダに限らず適宜変更可能である。
【００６９】
例えば、コマンドデコーダとして、リードコマンド用のコマンドデコーダ、ライトコマンド用のコマンドデコーダ、プリチャージコマンド用のコマンドデコーダ、または、モードレジスタセット／リードコマンド用のコマンドデコーダが用いられてもよい。
【００７０】
なお、リードコマンド、ライトコマンド、プリチャージコマンドおよびモードレジスタセット／リードコマンドは、それぞれ、所定レベルのチップセレクト信号とコマンド信号とで構成されるコマンドである。
【００７１】
図３は、リードコマンド用のコマンドデコーダ（以下「リードコマンドデコーダ」と称する）１Ａを示した図である。なお、図３において、図１に示したものと同一構成のものには同一符号を付してある。
【００７２】
リードコマンドデコーダ１Ａは、図１に示した入力端子１０２、１０５および１０６の代わりに入力端子１Ａ０、１Ａ１および１Ａ２を有し、図１に示したデコード部２０３の代わりにデコード部２０３Ａを有する。デコード部２０３Ａは、インバータ１Ａ３とNANDゲート１１０を含む。
【００７３】
以下、リードコマンドデコーダ１Ａについて、図１に示したコマンドデコーダ１と異なる点を説明する。
【００７４】
入力端子１Ａ０、１Ａ１、１Ａ２は、それぞれ、コマンドアドレス信号CA0R、CA1R、CA2Rを受け付ける。なお、アドレスコマンド信号CA2Rは、外部から供給されたコマンドアドレス信号CA2をクロック信号CKの立ち上がりタイミングで取り込み、その取り込まれた結果をクロック信号CKの立下りタイミングで出力することで生成される。なお、コマンドアドレス信号CA2Rの立ち上がりタイミングは、コマンドアドレス信号CA2Rの生成処理に起因する時間、クロック信号CKの立下りタイミングよりも遅延する。
【００７５】
インバータ１Ａ３は、コマンドアドレス信号CA1Rを反転する。
【００７６】
READ（リード）コマンドは、チップセレクト信号/CS＝“L”、コマンドアドレス信号CA0（Rise）＝“H”、コマンドアドレス信号CA1（Rise）＝“L” コマンドアドレス信号CA2（Rise）＝“H”の組合せで指定される。ここで、コマンドアドレス信号CA2（Rise）＝“H”は、コマンドアドレス信号CA2のレベルが、クロック信号CKの立ち上がりタイミングで“H”であることを意味する。
【００７７】
READコマンド（チップセレクト信号/CS＝“L”、コマンドアドレス信号CA0（Rise）＝“H”、コマンドアドレス信号CA1（Rise）＝“L”、コマンドアドレス信号CA2（Rise）＝“H”）が入力されると、チップセレクト信号CSR＝“L”、コマンドアドレス信号CA0R＝“H”、コマンドアドレス信号CA1R＝“L”、コマンドアドレス信号CA2R＝“H”となる。なお、チップセレクト信号CSR＝“L”とコマンドアドレス信号CA0R＝“H”とコマンドアドレス信号CA1R＝“L”とコマンドアドレス信号CA2R＝“H”との組合せも、READコマンドを意味する。
【００７８】
コマンドアドレス信号CA0R＝“H”、コマンドアドレス信号CA1R＝“L”、コマンドアドレス信号CA2R＝“H”となると、デコード部２０３Ａは、デコード結果“L”を出力し、出力端子１０７は、“H”レベルであるREADコマンドデコード信号READ2を出力する。
【００７９】
図４は、ライトコマンド用のコマンドデコーダ（以下「ライトコマンドデコーダ」と称する）１Ｂを示した図である。なお、図４において、図３に示したものと同一構成のものには同一符号を付してある。
【００８０】
ライトコマンドデコーダ１Ｂは、図３に示した入力端子１Ａ０、１Ａ１および１Ａ２の代わりに入力端子１Ｂ０、１Ｂ１および１Ｂ２を有し、図３に示したデコード部２０３Ａの代わりにデコード部２０３Ｂを有する。デコード部２０３Ｂは、インバータ１Ｂ３および１Ｂ４とNANDゲート１１０を含む。
【００８１】
以下、ライトコマンドデコーダ１Ｂについて、図３に示したライトコマンドデコーダ１Ａと異なる点を説明する。
【００８２】
入力端子１Ｂ０、１Ｂ１、１Ｂ２は、それぞれ、コマンドアドレス信号CA0R、CA1R、CA2Rを受け付ける。
【００８３】
インバータ１Ｂ３は、コマンドアドレス信号CA1Rを反転する。インバータ１Ｂ４は、コマンドアドレス信号CA2Rを反転する。
【００８４】
WRITE（ライト）コマンドは、チップセレクト信号/CS＝“L”、コマンドアドレス信号CA0（Rise）＝“H”、コマンドアドレス信号CA1（Rise）＝“L” コマンドアドレス信号CA2（Rise）＝“L”の組合せで指定される。
【００８５】
WRITEコマンド（チップセレクト信号/CS＝“L”、コマンドアドレス信号CA0（Rise）＝“H”、コマンドアドレス信号CA1（Rise）＝“L” コマンドアドレス信号CA2（Rise）＝“L”）が入力されると、チップセレクト信号CSR＝“L”、コマンドアドレス信号CA0R＝“H”、コマンドアドレス信号CA1R＝“L”、コマンドアドレス信号CA2R＝“L”となる。なお、チップセレクト信号CSR＝“L”とコマンドアドレス信号CA0R＝“H”とコマンドアドレス信号CA1R＝“L”とコマンドアドレス信号CA2R＝“L”との組合せも、WRITEコマンドを意味する。
【００８６】
コマンドアドレス信号CA0R＝“H”、コマンドアドレス信号CA1R＝“L”、コマンドアドレス信号CA2R＝“L”となると、デコード部２０３Ｂは、デコード結果“L”を出力し、出力端子１０７は、“H”レベルであるWRITEコマンドデコード信号WRITE2を出力する。
【００８７】
図５は、プリチャージコマンド用のコマンドデコーダ（以下「プリチャージコマンドデコーダ」と称する）１Ｃを示した図である。なお、図５において、図３に示したものと同一構成のものには同一符号を付してある。
【００８８】
プリチャージコマンドデコーダ１Ｃは、図３に示した入力端子１Ａ０、１Ａ１および１Ａ２の代わりに入力端子１Ｃ０、１Ｃ１、１Ｃ２および１Ｃ３を有し、図３に示したデコード部２０３Ａの代わりにデコード部２０３Ｃを有する。デコード部２０３Ｃは、インバータ１Ｃ４とNANDゲート１１０Ｃを含む。
【００８９】
以下、プリチャージコマンドデコーダ１Ｃについて、図３に示したリードコマンドデコーダ１Ａと異なる点を説明する。
【００９０】
入力端子１Ｃ０、１Ｃ１、１Ｃ２、１Ｃ３は、それぞれ、コマンドアドレス信号CA0R、CA1R、CA2R、CA3Rを受け付ける。なお、アドレスコマンド信号CA3Rは、外部から供給されたコマンドアドレス信号CA3をクロック信号CKの立ち上がりタイミングで取り込み、その取り込まれた結果をクロック信号CKの立下りタイミングで出力することで生成される。なお、コマンドアドレス信号CA3Rの立ち上がりタイミングは、コマンドアドレス信号CA3Rの生成処理に起因する時間、クロック信号CKの立下りタイミングよりも遅延する。
【００９１】
インバータ１Ｃ４は、コマンドアドレス信号CA2Rを反転する。
【００９２】
プリチャージコマンドは、チップセレクト信号/CS＝“L”、コマンドアドレス信号CA0（Rise）＝“H”、コマンドアドレス信号CA1（Rise）＝“H” コマンドアドレス信号CA2（Rise）＝“L”、コマンドアドレス信号CA3（Rise）＝“H”の組合せで指定される。ここで、コマンドアドレス信号CA3（Rise）＝“H”は、コマンドアドレス信号CA3のレベルが、クロック信号CKの立ち上がりタイミングで“H”であることを意味する。
【００９３】
プリチャージコマンド（チップセレクト信号/CS＝“L”、コマンドアドレス信号CA0（Rise）＝“H”、コマンドアドレス信号CA1（Rise）＝“H” コマンドアドレス信号CA2（Rise）＝“L”、コマンドアドレス信号CA3（Rise）＝“H”）が入力されると、チップセレクト信号CSR＝“L”、コマンドアドレス信号CA0R＝“H”、コマンドアドレス信号CA1R＝“H”、コマンドアドレス信号CA2R＝“L”、コマンドアドレス信号CA3R＝“H”となる。なお、チップセレクト信号CSR＝“L”とコマンドアドレス信号CA0R＝“H”とコマンドアドレス信号CA1R＝“H”とコマンドアドレス信号CA2R＝“L”とコマンドアドレス信号CA3R＝“H”との組合せも、プリチャージコマンドを意味する。
【００９４】
コマンドアドレス信号CA0R＝“H”、コマンドアドレス信号CA1R＝“H”、コマンドアドレス信号CA2R＝“L”、コマンドアドレス信号CA3R＝“H”となると、デコード部２０３Ｃ（NANDゲート１１０Ｃ）は、デコード結果“L”を出力し、出力端子１０７は、“H”レベルであるプリチャージコマンドデコード信号PRE2を出力する。
【００９５】
図６は、モードレジスタセット／リード用のコマンドデコーダ（以下「モードレジスタセットリードコマンドデコーダ」と称する）１Ｄを示した図である。なお、図６において、図５に示したものと同一構成のものには同一符号を付してある。
【００９６】
モードレジスタセットリードコマンドデコーダ１Ｄは、図５に示した入力端子１Ｃ０、１Ｃ１、１Ｃ２および１Ｃ３の代わりに入力端子１Ｄ０、１Ｄ１、１Ｄ２および１Ｄ３を有し、図５に示したデコード部２０３Ｃの代わりにデコード部２０３Ｄを有する。デコード部２０３Ｄは、インバータ１Ｄ４〜１Ｄ７とNANDゲート１１０Ｃを含む。
【００９７】
以下、モードレジスタセットリードコマンドデコーダ１Ｄについて、図５に示したプリチャージライトコマンドデコーダ１Ｃと異なる点を説明する。
【００９８】
入力端子１Ｄ０、１Ｄ１、１Ｄ２、１Ｄ３は、それぞれ、コマンドアドレス信号CA0R、CA1R、CA2R、CA3Rを受け付ける。
【００９９】
インバータ１Ｄ４は、コマンドアドレス信号CA0Rを反転する。インバータ１Ｄ５は、コマンドアドレス信号CA1Rを反転する。インバータ１Ｄ６は、コマンドアドレス信号CA2Rを反転する。インバータ１Ｄ７は、コマンドアドレス信号CA3Rを反転する。
【０１００】
モードレジスタセットリードコマンドは、チップセレクト信号/CS＝“L”、コマンドアドレス信号CA0（Rise）＝“L”、コマンドアドレス信号CA1（Rise）＝“L”、コマンドアドレス信号CA2（Rise）＝“L”、コマンドアドレス信号CA3（Rise）＝“L”の組合せで指定される。
【０１０１】
モードレジスタセットリードコマンド（チップセレクト信号/CS＝“L”、コマンドアドレス信号CA0（Rise）＝“L”、コマンドアドレス信号CA1（Rise）＝“L”、コマンドアドレス信号CA2（Rise）＝“L”、コマンドアドレス信号CA3（Rise）＝“L”）が入力されると、チップセレクト信号CSR＝“L”、コマンドアドレス信号CA0R＝“L”、コマンドアドレス信号CA1R＝“L”、コマンドアドレス信号CA2R＝“L”、コマンドアドレス信号CA3R＝“L”となる。なお、チップセレクト信号CSR＝“L”とコマンドアドレス信号CA0R＝“L”とコマンドアドレス信号CA1R＝“L”とコマンドアドレス信号CA2R＝“L”とコマンドアドレス信号CA3R＝“L”との組合せも、モードレジスタセットリードコマンドを意味する。
【０１０２】
コマンドアドレス信号CA0R＝“L”、コマンドアドレス信号CA1R＝“L”、コマンドアドレス信号CA2R＝“L”、コマンドアドレス信号CA3R＝“L”となると、デコード部２０３Ｄは、デコード結果“L”を出力し、出力端子１０７は、“H”レベルであるモードレジスタセットリードコマンドデコード信号MRW2を出力する。
【０１０３】
なお、半導体記憶装置２００は、ACTコマンド用コマンドデコーダ１とリードコマンドデコーダ１Ａとライトコマンドデコーダ１Ｂとプリチャージコマンドデコーダ１Ｃとモードレジスタセットリードコマンドデコーダ１Ｄのうち少なくとも２つを有してもよい。この場合、各コマンドデコーダが内部クロック信号FCLKCSを共通に使用することが可能になる。
【０１０４】
以上説明した実施形態において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。
【符号の説明】
【０１０５】
１      コマンドデコーダ（ACTコマンドデコーダ）
１Ａ    リードコマンドデコーダ
１Ｂ    ライトコマンドデコーダ
１Ｃ    プリチャージコマンドデコーダ
１Ｄ    モードレジスタセットリードコマンドデコーダ
１０２、１０５、１０６、２０１  入力端子
１０９、１１１、１１２、１１５、２０２、１Ａ３、１Ｂ３、１Ｂ４、１Ｃ４、１Ｄ４〜１Ｄ７  インバータ
１１０、１１０Ｃ、１１４  NANDゲート
１１３  ラッチ部
１０７  出力端子
２００  半導体記憶装置
２０３、２０３Ａ、２０３Ｂ、２０３Ｃ、２０３Ｄ  デコード部
２０４  生成部
１Ａ０〜１Ａ２、２０１、１Ｂ０〜１Ｂ２、１Ｃ０〜１Ｃ３、１Ｄ０〜１Ｄ３  入力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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