(57)【要約】【課題】基準電圧発生回路を構成するエンハンスメント型ＭＯＳＦＥＴとデプレッション型ＭＯＳＦＥＴとの間の温度特性の差を小さくすることができ、基準電圧発生回路の出力電圧の温度特性を改善することができる半導体装置およびその製造方法を提供する。【解決手段】半導体基板６上においてＲｅｆ回路領域８およびＣＭＯＳ領域７に跨るようにゲート絶縁膜６６を形成した後、ＣＭＯＳ領域７の部分を選択的に除去する。次に、熱酸化により、ゲート絶縁膜６６が除去されたＣＭＯＳ領域７に第１ゲート絶縁膜１２を形成し、同時に、Ｒｅｆ回路領域８に残っているゲート絶縁膜６６を厚くして第１ゲート絶縁膜１２よりも厚い第２ゲート絶縁膜１３を形成する。【選択図】図２
2013115056.tif 000002
【特許請求の範囲】
【請求項１】
チャネルの不純物濃度の差により互いにしきい値電圧が異なり、当該しきい値電圧の差に基づいて基準電圧を発生する基準電圧発生回路が形成された基準回路領域と、当該基準電圧発生回路から出力された基準電圧が入力される動作回路が形成された動作回路領域とを、共通の第１導電型の半導体基板上に備える半導体装置であって、
前記半導体基板上において前動作回路領域に選択的に形成された第１ゲート絶縁膜と、
前記半導体基板上において前基準回路領域に選択的に形成され、前記第１ゲート絶縁膜よりも厚い第２ゲート絶縁膜と、
前記第２ゲート絶縁膜の下方において前記半導体基板の表層領域に互いに空けて形成された第２導電型の第１ソース領域および第１ドレイン領域と、これらの領域の間に形成された第１チャネル領域とを有するエンハンスメント型ＭＯＳＦＥＴと、
前記第２ゲート絶縁膜の下方において前記半導体基板の前記表層領域に互いに空けて形成された第２導電型の第２ソース領域および第２ドレイン領域と、これらの領域の間に形成され、前記第１チャネル領域よりも第１導電型の不純物濃度が高い第２チャネル領域とを有するデプレッション型ＭＯＳＦＥＴと、
前記第１ゲート絶縁膜の下方において前記半導体基板の表層領域に互いに空けて形成された第３ソース領域および第３ドレイン領域と、これらの領域の間の第３チャネル領域とを有する動作ＭＯＳＦＥＴとを含む、半導体装置。
【請求項２】
前記動作ＭＯＳＦＥＴは、ＣＭＯＳＦＥＴを含む、請求項１に記載の半導体装置。
【請求項３】
前記第１ゲート絶縁膜は１００Å〜１５０Åの厚さを有し、前記第２ゲート絶縁膜は３００Å〜５００Åの厚さを有する、請求項１または２に記載の半導体装置。
【請求項４】
チャネルの不純物濃度の差により互いにしきい値電圧が異なり、当該しきい値電圧の差に基づいて基準電圧を発生する基準電圧発生回路が形成され、デプレッションＭＯＳ領域およびエンハンスメントＭＯＳ領域を含む基準回路領域と、当該基準電圧発生回路から出力された基準電圧が入力される動作回路が形成され、動作ＭＯＳ領域を含む動作回路領域とを、共通の第１導電型の半導体基板上に備える半導体装置の製造方法であって、
前記半導体基板上において前記基準回路領域および前記動作回路領域に跨るようにゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜において前記動作回路領域の部分を選択的に除去する工程と、
前記半導体基板において前記基準回路領域および前記動作回路領域を熱酸化することにより、前記ゲート絶縁膜が除去された前記動作回路領域に第１ゲート絶縁膜を形成し、同時に、前記基準回路領域に残っている前記ゲート絶縁膜を厚くして前記第１ゲート絶縁膜よりも厚い第２ゲート絶縁膜を形成する工程と、
前記半導体基板の表層領域において前記デプレッションＭＯＳ領域に第２導電型の不純物を導入する工程と、
前記半導体基板の前記表層領域において前記エンハンスメントＭＯＳ領域に第１導電型の不純物を導入する工程と、
前記半導体基板の前記表層領域において前記デプレッションＭＯＳ領域および前記エンハンスメントＭＯＳ領域それぞれに第２導電型の不純物を選択的に導入することにより、前記エンハンスメントＭＯＳ領域に互いに間隔が空くように第１ソース領域および第１ドレイン領域を形成し、前記デプレッションＭＯＳ領域に互いに間隔が空くように第２ソース領域および第２ドレイン領域を形成する工程と、
前記半導体基板の前記表層領域において前記動作ＭＯＳ領域に不純物を選択的に導入することにより、互いに間隔が空くように第３ソース領域および第３ドレイン領域を形成する工程とを含む、半導体装置の製造方法。
【請求項５】
前記半導体装置の製造方法は、前記エンハンスメントＭＯＳ領域および前記デプレッションＭＯＳ領域をレジスト膜で選択的に覆った状態で、前記半導体基板において前記動作ＭＯＳ領域に不純物を導入することによりウェルを形成する工程を含む、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記半導体装置の製造方法は、前記エンハンスメントＭＯＳ領域と前記デプレッションＭＯＳ領域とを絶縁分離する素子分離部を前記半導体基板の前記表層領域に選択的に形成する工程をさらに含み、
前記ウェルを形成する工程は、前記素子分離部の下方に選択的に前記不純物を導入する工程を含む、請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、しきい値電圧の差に基づいて基準電圧を発生する基準電圧発生回路を備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、基準電圧発生回路を備える回路として、特許文献１の定電流回路が公知である。
特許文献１の定電流回路は、デプレッション（Depletion：DEN）型ＭＯＳＦＥＴとエンハンスメント（Enhancement：EN）型ＭＯＳＦＥＴにより構成された基準電圧発生回路と、当該基準電圧発生回路から出力された信号が入力されるオペアンプと、オペアンプからの出力が入力されるトランジスタと、トランジスタのソースに接続された抵抗とを含む。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平６−２８２３３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
基準電圧発生回路は、たとえば、図４で示される。基準電圧発生回路は、ドレイン（Ｄ）が電源端子ＶＤＤに接続され、ソース（Ｓ）とゲート（Ｇ）同士が接続されたデプレッション型ＭＯＳＦＥＴ（ＤＥＮ）と、ドレイン（Ｄ）とゲート（Ｇ）同士が接続され、このドレインおよびゲートがＤＥＮのソースに接続されたエンハンスメント型ＭＯＳＦＥＴ（ＥＮ）とを含む。ＤＥＮおよびＥＮのバックゲートおよびＥＮのソースはグランド（ＧＮＥ）電位に固定されている。
【０００５】
このような基準電圧発生回路では、たとえば、図５に示すように、常にＶＧＳ＝０Ｖで動作するＤＥＮの定電流を、これに直列に接続されたＥＮに流すことにより、ＥＮに発生する電圧を基準電圧（Ｖｏｕｔ）として取り出す。この基準電圧は、ＥＮのしきい値電圧Ｖｔｈ＿ＥとＤＥＮのしきい値電圧Ｖｔｈ＿Ｄとの差（Ｖｔｈ＿Ｅ−Ｖｔｈ＿Ｄ）である。
【０００６】
従って、ＤＥＮとＥＮの温度特性が同じであれば、環境温度が低温から高温に変化しても、図５に示すように、静特性のグラフの傾きが同じように変化する（実線グラフ→破線グラフ）。そのため、ＥＮを一定のＶＧＳで動作させることができ、出力電圧Ｖｏｕｔを一定に保つことができる。
しかしながら、従来の基準電圧発生回路では、動作回路のＭＯＳＦＥＴとの間でゲート絶縁膜を共有しているので、ゲート絶縁膜の厚さは半導体装置の電源電圧の仕様に制約されている。そのため、しきい値電圧の差Ｖｔｈ＿Ｅ−Ｖｔｈ＿Ｄは、半導体基板に対して互いに異なるイオン注入条件（たとえば、イオン種、ドーズ量など）で不純物を導入し、ＤＥＮおよびＥＮのしきい値電圧を調整することによって設けていた。このイオン注入条件の相違に起因して、ＥＮとＤＥＮのチャネル部の不純物濃度のプロファイルを同じにすることが困難であった。
【０００７】
また、出力電圧Ｖｏｕｔが取り出される際、ＤＥＮのソースと基板（バッグゲート）との間に出力電圧Ｖｏｕｔがかかる一方、ＥＮのソースおよび基板はいずれもグランド電位であるので当該出力電圧Ｖｏｕｔがかからない。そのため、ＤＥＮのみがバックバイアス（基板バイアス）効果の影響を受け、ＤＥＮのしきい値が変動する。
これらの結果、従来の基準電圧発生回路では、ＤＥＮとＥＮの温度特性が完全に一致せず、図６に実線で示すように、出力電圧Ｖｏｕｔが温度依存性を示していた。
【０００８】
そこで、本発明の目的は、基準電圧発生回路を構成するエンハンスメント型ＭＯＳＦＥＴとデプレッション型ＭＯＳＦＥＴとの間の温度特性の差を小さくすることができ、基準電圧発生回路の出力電圧Ｖｏｕｔの温度特性を改善することができる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、チャネルの不純物濃度の差により互いにしきい値電圧が異なり、当該しきい値電圧の差に基づいて基準電圧を発生する基準電圧発生回路が形成された基準回路領域と、当該基準電圧発生回路から出力された基準電圧が入力される動作回路が形成された動作回路領域とを、共通の第１導電型の半導体基板上に備える半導体装置であって、前記半導体基板上において前動作回路領域に選択的に形成された第１ゲート絶縁膜と、前記半導体基板上において前基準回路領域に選択的に形成され、前記第１ゲート絶縁膜よりも厚い第２ゲート絶縁膜と、前記第２ゲート絶縁膜の下方において前記半導体基板の表層領域に互いに空けて形成された第２導電型の第１ソース領域および第１ドレイン領域と、これらの領域の間に形成された第１チャネル領域とを有するエンハンスメント型ＭＯＳＦＥＴと、前記第２ゲート絶縁膜の下方において前記半導体基板の前記表層領域に互いに空けて形成された第２導電型の第２ソース領域および第２ドレイン領域と、これらの領域の間に形成され、前記第１チャネル領域よりも第１導電型の不純物濃度が高い第２チャネル領域とを有するデプレッション型ＭＯＳＦＥＴと、前記第１ゲート絶縁膜の下方において前記半導体基板の表層領域に互いに空けて形成された第３ソース領域および第３ドレイン領域と、これらの領域の間の第３チャネル領域とを有する動作ＭＯＳＦＥＴとを含む（請求項１）。
【００１０】
本発明の半導体装置は、チャネルの不純物濃度の差により互いにしきい値電圧が異なり、当該しきい値電圧の差に基づいて基準電圧を発生する基準電圧発生回路が形成され、デプレッションＭＯＳ領域およびエンハンスメントＭＯＳ領域を含む基準回路領域と、当該基準電圧発生回路から出力された基準電圧が入力される動作回路が形成され、動作ＭＯＳ領域を含む動作回路領域とを、共通の第１導電型の半導体基板上に備える半導体装置の製造方法であって、前記半導体基板上において前記基準回路領域および前記動作回路領域に跨るようにゲート絶縁膜を形成する工程と、前記ゲート絶縁膜において前記動作回路領域の部分を選択的に除去する工程と、前記半導体基板において前記基準回路領域および前記動作回路領域を熱酸化することにより、前記ゲート絶縁膜が除去された前記動作回路領域に第１ゲート絶縁膜を形成し、同時に、前記基準回路領域に残っている前記ゲート絶縁膜を厚くして前記第１ゲート絶縁膜よりも厚い第２ゲート絶縁膜を形成する工程と、前記半導体基板の表層領域において前記デプレッションＭＯＳ領域に第２導電型の不純物を導入する工程と、前記半導体基板の前記表層領域において前記エンハンスメントＭＯＳ領域に第１導電型の不純物を導入する工程と、前記半導体基板の前記表層領域において前記デプレッションＭＯＳ領域および前記エンハンスメントＭＯＳ領域それぞれに第２導電型の不純物を選択的に導入することにより、前記エンハンスメントＭＯＳ領域に互いに間隔が空くように第１ソース領域および第１ドレイン領域を形成し、前記デプレッションＭＯＳ領域に互いに間隔が空くように第２ソース領域および第２ドレイン領域を形成する工程と、前記半導体基板の前記表層領域において前記動作ＭＯＳ領域に不純物を選択的に導入することにより、互いに間隔が空くように第３ソース領域および第３ドレイン領域を形成する工程とを含む、本発明の半導体装置の製造方法（請求項４）により製造することができる。
【００１１】
この方法によれば、基準回路領域および動作回路領域に跨るようにゲート絶縁膜を形成した後、動作回路領域の部分については、ゲート絶縁膜が選択的に除去される。そのため、当該ゲート絶縁膜の厚さは、動作ＭＯＳＦＥＴに適した厚さに制約されない。そして、残ったゲート絶縁膜は、動作回路領域に第１ゲート絶縁膜を形成する際に、同時に厚膜化されて第２ゲート絶縁膜として形成される。これにより、基準回路領域の第２ゲート絶縁膜を第１ゲート絶縁膜よりも厚く形成することができる。
【００１２】
そのため、予めゲート絶縁膜の厚さを調節し、最終的に第２ゲート絶縁膜の厚さを調節することにより、ゲート電圧によってチャネル領域に伝えられる電界を制御して、エンハンスメント型ＭＯＳＦＥＴおよびデプレッション型ＭＯＳＦＥＴのしきい値電圧を調節することができる。
つまり、第２ゲート絶縁膜の厚さの増減によってエンハンスメント型ＭＯＳＦＥＴおよびデプレッション型ＭＯＳＦＥＴのしきい値電圧を調節できるため、しきい値電圧を調節するためにデプレッションＭＯＳ領域およびエンハンスメントＭＯＳ領域に導入する不純物の量を減らすことができる。そのため、これらの領域間の不純物濃度のプロファイルを互いに近似させて、エンハンスメント型ＭＯＳＦＥＴとデプレッション型ＭＯＳＦＥＴのペア性を向上させることができる。
【００１３】
さらに、デプレッションＭＯＳ領域（第２チャネル領域）の不純物濃度を小さくすることができるので、デプレッション型ＭＯＳＦＥＴに対する基板バイアス効果の影響を小さくすることができる。そのため、基板バイアス効果に起因するエンハンスメント型ＭＯＳＦＥＴとデプレッション型ＭＯＳＦＥＴのペア性のずれを小さくすることができる。
これらの結果、エンハンスメント型ＭＯＳＦＥＴとデプレッション型ＭＯＳＦＥＴとの間の温度特性の差を小さくすることができ、基準電圧発生回路の出力電圧Ｖｏｕｔの温度特性を改善することができる。
【００１４】
また、本発明の半導体装置の製造方法は、前記エンハンスメントＭＯＳ領域および前記デプレッションＭＯＳ領域をレジスト膜で選択的に覆った状態で、前記半導体基板において前記動作ＭＯＳ領域に不純物を導入することによりウェルを形成する工程を含むことが好ましい（請求項５）。
この方法により、エンハンスメントＭＯＳ領域およびデプレッションＭＯＳ領域への余計な不純物の導入を防止することができる。そのため、しきい値電圧の設計値に対する、エンハンスメント型ＭＯＳＦＥＴとデプレッション型ＭＯＳＦＥＴの実際のしきい値電圧のずれを防止することができる。
【００１５】
また、本発明の半導体装置の製造方法は、前記エンハンスメントＭＯＳ領域と前記デプレッションＭＯＳ領域とを絶縁分離する素子分離部を前記半導体基板の前記表層領域に選択的に形成する工程をさらに含み、前記ウェルを形成する工程は、前記素子分離部の下方に選択的に前記不純物を導入する工程を含むことが好ましい（請求項６）。
この方法により、エンハンスメントＭＯＳ領域とデプレッションＭＯＳ領域との間の素子分離耐圧を確保することができる。
【００１６】
また、本発明の半導体装置では、前記動作ＭＯＳＦＥＴは、ＣＭＯＳＦＥＴを含んでいてもよい（請求項２）。
また、本発明の半導体装置では、前記第１ゲート絶縁膜は１００Å〜１５０Åの厚さを有し、前記第２ゲート絶縁膜は３００Å〜５００Åの厚さを有していてもよい（請求項３）。
【図面の簡単な説明】
【００１７】
【図１】図１は、本発明の一実施形態に係る半導体装置の回路図（一部）である。
【図２】図２は、本発明の一実施形態に係る半導体装置の模式的な断面図である。
【図３Ａ】図３Ａは、図２の半導体装置の製造工程の一部を示す図である。
【図３Ｂ】図３Ｂは、図３Ａの次の工程を示す図である。
【図３Ｃ】図３Ｃは、図３Ｂの次の工程を示す図である。
【図３Ｄ】図３Ｄは、図３Ｃの次の工程を示す図である。
【図３Ｅ】図３Ｅは、図３Ｄの次の工程を示す図である。
【図３Ｆ】図３Ｆは、図３Ｅの次の工程を示す図である。
【図３Ｇ】図３Ｇは、図３Ｆの次の工程を示す図である。
【図３Ｈ】図３Ｈは、図３Ｇの次の工程を示す図である。
【図３Ｉ】図３Ｉは、図３Ｈの次の工程を示す図である。
【図３Ｊ】図３Ｊは、図３Ｉの次の工程を示す図である。
【図３Ｋ】図３Ｋは、図３Ｊの次の工程を示す図である。
【図３Ｌ】図３Ｌは、図３Ｋの次の工程を示す図である。
【図４】図４は、従来の基準電圧発生回路の回路図である。
【図５】図５は、デプレッション型ＭＯＳＦＥＴおよびエンハンスメント型ＭＯＳＦＥＴの静特性を示すグラフである。
【図６】図６は、出力電圧Ｖｏｕｔの温度依存性を説明するためのグラフである。
【発明を実施するための形態】
【００１８】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置１の回路図（一部）である。
半導体装置１は、基準電圧発生回路２と、基準電圧発生回路２に接続された動作回路としての増幅回路３とを備えている。
基準電圧発生回路２は、ドレイン（Ｄ）が電源端子ＶＤＤに接続され、ソース（Ｓ）とゲート（Ｇ）同士が接続されたデプレッション型ＭＯＳＦＥＴ４（ＤＥＮ）と、ドレイン（Ｄ）とゲート（Ｇ）同士が接続され、このドレインおよびゲートがデプレッション型ＭＯＳＦＥＴ４のソースに接続されたエンハンスメント型ＭＯＳＦＥＴ５（ＥＮ）とを含む。デプレッション型ＭＯＳＦＥＴ４およびエンハンスメント型ＭＯＳＦＥＴ５のバックゲートおよびＥＮのソースはグランド（ＧＮＥ）電位に固定されている。
【００１９】
このような基準電圧発生回路２では、常にＶＧＳ＝０Ｖで動作するデプレッション型ＭＯＳＦＥＴ４の定電流を、これに直列に接続されたエンハンスメント型ＭＯＳＦＥＴ５に流すことにより、エンハンスメント型ＭＯＳＦＥＴ５に発生する電圧を基準電圧（Ｖｒｅｆ）として増幅回路３に入力し、増幅回路３で増幅された電圧を出力電圧（Ｖｏｕｔ）として取り出す。基準電圧Ｖｒｅｆは、エンハンスメント型ＭＯＳＦＥＴ５のしきい値電圧Ｖｔｈ＿Ｅとデプレッション型ＭＯＳＦＥＴ４のしきい値電圧Ｖｔｈ＿Ｄとの差（Ｖｔｈ＿Ｅ−Ｖｔｈ＿Ｄ）である。
【００２０】
図２は、本発明の一実施形態に係る半導体装置１の模式的な断面図である。
半導体装置１は、たとえばシリコンからなるｐ型の半導体基板６と、半導体基板６に設定された動作回路領域としてのＣＭＯＳ領域７および基準回路領域としてのＲｅｆ（Reference）回路領域８とを含む。ＣＭＯＳ領域７およびＲｅｆ回路領域８が共通の半導体基板６に設定されている。
【００２１】
ＣＭＯＳ領域７に動作ＭＯＳＦＥＴとしてのｐ型ＭＯＳＦＥＴ９およびｎ型ＭＯＳＦＥＴ１０が形成されており、これらのＭＯＳＦＥＴ９，１０が図１の増幅回路３を構成している。一方、Ｒｅｆ回路領域８にデプレッション型ＭＯＳＦＥＴ４およびエンハンスメント型ＭＯＳＦＥＴ５が形成されており、これらのＭＯＳＦＥＴ４，５が図１の基準電圧発生回路２を構成している。また、半導体基板６には、これらのＭＯＳＦＥＴ４，５，９，１０用の領域４Ｒ，５Ｒ，９Ｒ，１０Ｒを確保するために、酸化シリコン等の絶縁物からなる素子分離部としてのフィールド絶縁膜１１（素子分離膜）が形成されている。
【００２２】
半導体基板６においてフィールド絶縁膜１１で区画された領域にはゲート絶縁膜が形成されている。この実施形態では、ＣＭＯＳ領域７に第１ゲート絶縁膜１２が形成され、Ｒｅｆ回路領域８に第２ゲート絶縁膜１３が形成されている。Ｒｅｆ回路領域８側の第２ゲート絶縁膜１３は、ＣＭＯＳ領域７側の第１ゲート絶縁膜１２に比べて相対的に厚く形成されている。たとえば、第１ゲート絶縁膜１２の厚さが１００Å〜１５０Åである場合に、第２ゲート絶縁膜１３の厚さは３００Å〜５００Åである。
【００２３】
ＣＭＯＳ領域７においてｐ型ＭＯＳＦＥＴ９は、半導体基板６に形成されたｎ型ウェル１４と、ｎ型ウェル１４の表層領域に間隔を開けて形成した第３ソース領域としてのｐ型ソース領域１５および第３ドレイン領域としてのｐ型ドレイン領域１６を備えている。ｐ型ソース・ドレイン領域１５，１６の間の第３チャネル領域としてのチャネル領域１７に対向するように、第１ゲート絶縁膜１２を挟んでゲート１８が形成されている。ゲート１８の両側面は、酸化シリコン等の絶縁物からなるサイドウォール１９で覆われている。
【００２４】
ｐ型ソース領域１５およびｐ型ドレイン領域１６とゲート１８との間、すなわち、サイドウォール１９の直下の領域には、ｐ型低濃度層２０，２１が形成されている。こうして、ＬＤＤ構造が形成されている。ｐ型低濃度層２０，２１は、ｐ型ソース・ドレイン領域１５，１６よりも低濃度に形成され、かつ、これらよりも浅く不純物イオンを注入して形成された領域である。ｐ型低濃度層２０，２１は、ゲート１８に対して自己整合的に形成されており、ｐ型ソース・ドレイン領域１５，１６はサイドウォール１９に対して自己整合的に形成されている。ｐ型低濃度層２０，２１は、ｐ型ドレイン領域１６の近傍における電界を緩和して、ホットエレクトロン効果を抑制する。
【００２５】
また、ＣＭＯＳ領域７においてｎ型ＭＯＳＦＥＴ１０は、半導体基板６に形成されたｐ型ウェル２２と、ｐ型ウェル２２の表層領域に間隔を開けて形成した第３ソース領域としてのｎ型ソース領域２３および第３ドレイン領域としてのｎ型ドレイン領域２４を備えている。ｎ型ソース・ドレイン領域２３，２４の間の第３チャネル領域としてのチャネル領域２５に対向するように、第１ゲート絶縁膜１２を挟んでゲート２６が形成されている。ゲート２６の両側面は、酸化シリコン等の絶縁物からなるサイドウォール２７で覆われている。
【００２６】
ｎ型ソース領域２３およびｎ型ドレイン領域２４とゲート２６との間、すなわち、サイドウォール２７の直下の領域には、ｎ型低濃度層２８，２９が形成されている。こうして、ＬＤＤ構造が形成されている。ｎ型低濃度層２８，２９は、ｎ型ソース・ドレイン領域２３，２４よりも低濃度に形成され、かつ、これらよりも浅く不純物イオンを注入して形成された領域である。ｎ型低濃度層２８，２９は、ゲート２６に対して自己整合的に形成されており、ｎ型ソース・ドレイン領域２３，２４はサイドウォール２７に対して自己整合的に形成されている。ｎ型低濃度層２８，２９は、ｎ型ドレイン領域２４の近傍における電界を緩和して、ホットエレクトロン効果を抑制する。
【００２７】
Ｒｅｆ回路領域８においてデプレッション型ＭＯＳＦＥＴ４は、半導体基板６の表層領域に間隔を開けて形成した第２ソース領域としてのｎ型ソース領域３０および第２ドレイン領域としてのｎ型ドレイン領域３１を備えている。ｎ型ソース・ドレイン領域３０，３１の間の第２チャネル領域としてのチャネル領域３２に対向するように、第２ゲート絶縁膜１３を挟んでゲート３３が形成されている。ゲート３３の両側面は、酸化シリコン等の絶縁物からなるサイドウォール３４で覆われている。
【００２８】
ｎ型ソース領域３０およびｎ型ドレイン領域３１とゲート３３との間、すなわち、サイドウォール３４の直下の領域には、ｎ型低濃度層３５，３６が形成されている。こうして、ＬＤＤ構造が形成されている。ｎ型低濃度層３５，３６は、ｎ型ソース・ドレイン領域３０，３１よりも低濃度に形成され、かつ、これらよりも浅く不純物イオンを注入して形成された領域である。ｎ型低濃度層３５，３６は、ゲート３３に対して自己整合的に形成されており、ｎ型ソース・ドレイン領域３０，３１はサイドウォール３４に対して自己整合的に形成されている。ｎ型低濃度層３５，３６は、ｎ型ドレイン領域３１の近傍における電界を緩和して、ホットエレクトロン効果を抑制する。
【００２９】
また、Ｒｅｆ回路領域８においてエンハンスメント型ＭＯＳＦＥＴ５は、半導体基板６の表層領域に間隔を開けて形成した第１ソース領域としてのｎ型ソース領域３７および第１ドレイン領域としてのｎ型ドレイン領域３８を備えている。ｎ型ソース・ドレイン領域３７，３８の間のチャネル領域３９に対向するように、第２ゲート絶縁膜１３を挟んでゲート４０が形成されている。ゲート４０の両側面は、酸化シリコン等の絶縁物からなるサイドウォール４１で覆われている。
【００３０】
ｎ型ソース領域３７およびｎ型ドレイン領域３８とゲート４０との間、すなわち、サイドウォール４１の直下の領域には、ｎ型低濃度層４２，４３が形成されている。こうして、ＬＤＤ構造が形成されている。ｎ型低濃度層４２，４３は、ｎ型ソース・ドレイン領域３７，３８よりも低濃度に形成され、かつ、これらよりも浅く不純物イオンを注入して形成された領域である。ｎ型低濃度層４２，４３は、ゲート４０に対して自己整合的に形成されており、ｎ型ソース・ドレイン領域３７，３８はサイドウォール４１に対して自己整合的に形成されている。ｎ型低濃度層４２，４３は、ｎ型ドレイン領域３８の近傍における電界を緩和して、ホットエレクトロン効果を抑制する。
【００３１】
そして、Ｒｅｆ回路領域８においてデプレッション型ＭＯＳＦＥＴ４のチャネル領域３２とエンハンスメント型ＭＯＳＦＥＴ５のチャネル領域３９との間には、デプレッション型ＭＯＳＦＥＴ４のチャネル領域３２の濃度がエンハンスメント型ＭＯＳＦＥＴ５のチャネル領域３９の濃度よりも高くなるように、不純物濃度の差が設けられている。たとえば、基準となる半導体基板６のｐ型不純物濃度が１×１０１４ｃｍ−３〜５×１０１５ｃｍ−３である場合に、前者のチャネル領域３２のｎ型（半導体基板６とは反対の導電型）不純物濃度は５×１０１４ｃｍ−３〜２×１０１５ｃｍ−３である場合に、後者のチャネル領域３９のｐ型（半導体基板６と同じ導電型）不純物濃度は５×１０１４ｃｍ−３〜１×１０１５ｃｍ−３である。
【００３２】
このように両者のチャネル領域３２，３９の間に不純物濃度の差を設けることにより、デプレッション型ＭＯＳＦＥＴ４のしきい値電圧Ｖｔｈ＿Ｄとエンハンスメント型ＭＯＳＦＥＴ５のしきい値電圧Ｖｔｈ＿Ｅとを異ならせている。上記範囲の不純物濃度の場合、たとえば、しきい値電圧Ｖｔｈ＿Ｄは−０．８Ｖ〜−０．２Ｖであり、しきい値電圧Ｖｔｈ＿Ｅは０．２Ｖ〜１．０Ｖである。図１においては、このしきい値電圧の差（Ｖｔｈ＿Ｅ−Ｖｔｈ＿Ｄ）に相当する大きさの電圧を増幅回路３に送ることができる。
【００３３】
また、Ｒｅｆ回路領域８においてフィールド絶縁膜１１の下方には、フィールド絶縁膜１１の底部に接してデプレッション型ＭＯＳＦＥＴ４用の領域４Ｒとエンハンスメント型ＭＯＳＦＥＴ５用の領域５Ｒとをさらに分離するｐ型ウェル４４が形成されている。このｐ型ウェル４４は、ｎ型ＭＯＳＦＥＴ１０用の領域１０Ｒのｐ型ウェル２２と同工程で形成されるものであって、ｐ型ウェル２２と同じ深さを有している。このｐ型ウェル４４が形成されていることにより、デプレッション型ＭＯＳＦＥＴ４用の領域４Ｒとエンハンスメント型ＭＯＳＦＥＴ５用の領域５Ｒとの素子分離耐圧を向上させることができる。
【００３４】
半導体基板６上には、酸化シリコン等の絶縁物からなる層間絶縁膜４５が積層されている。層間絶縁膜４５により、各ゲート１８，２６，３３，４０が一括して被覆されている。
層間絶縁膜４５上には、アルミニウム等の導電材からなるソース電極４６〜４９およびドレイン電極５０〜５３が形成されており、さらにソース電極４６〜４９およびドレイン電極５０〜５３を被覆するように、窒化シリコン等の絶縁物からなる表面保護膜５４が形成されている。層間絶縁膜４５には、ソース電極４６〜４９およびドレイン電極５０〜５３と、各ソース領域１５，２３，３０，３７および各ドレイン領域１６，２４，３１，３８とをそれぞれ接続するためのコンタクトプラグ５５〜６２が埋設されている。また、デプレッション型ＭＯＳＦＥＴ４のソース電極４８とエンハンスメント型ＭＯＳＦＥＴ５のドレイン電極５３とは、層間絶縁膜４５上において一体的に形成されて接続されている。
【００３５】
図３Ａ〜図３Ｌは、図２の半導体装置１の製造工程の一部を工程順に説明するための模式図である。
まず、図３Ａに示すように、ＬＯＣＯＳ（Local Oxidation of Silicon)法により、半導体基板６上にフィールド絶縁膜１１が形成される。これにより、個々の動作ＭＯＳ領域としてのｐ型ＭＯＳＦＥＴ９用の領域９Ｒ、個々の動作ＭＯＳ領域としてのｎ型ＭＯＳＦＥＴ１０用の領域１０Ｒ、個々のデプレッションＭＯＳ領域としてのデプレッション型ＭＯＳＦＥＴ４、および個々のエンハンスメントＭＯＳ領域としてのエンハンスメント型ＭＯＳＦＥＴ５用の領域５Ｒがそれぞれ確保される。
【００３６】
次に、図３Ｂに示すように、ｎ型ウェル１４およびｐ型ウェル２２の形成工程が行われる。具体的には、半導体基板６上に所定のパターンのレジスト膜６３が形成され、レジスト膜６３をマスクとして、ｎ型ウェル１４を形成すべき領域にｎ型不純物イオンが半導体基板６に選択的に注入された後、ｐ型ウェル２２を形成すべき領域にｐ型不純物イオンが半導体基板６に選択的に注入される。
【００３７】
レジスト膜６３は、ＣＭＯＳ領域７において形成中のウェル（ｎ型ウェル１４またはｐ型ウェル２２）を形成すべき領域に開口を有している。また、レジスト膜６３は、デプレッション型ＭＯＳＦＥＴ４用の領域４Ｒおよびエンハンスメント型ＭＯＳＦＥＴ５用の領域５Ｒにおいて半導体基板６に不純物イオンが注入されないように、これらの領域を選択的に被覆している。また、ｐ型ウェル２２を形成する際のレジスト膜６３には、Ｒｅｆ回路領域８においてフィールド絶縁膜１１の上方に開口を有している。なお、図３Ｂでは、デプレッション型ＭＯＳＦＥＴ４用の領域４Ｒおよびエンハンスメント型ＭＯＳＦＥＴ５用の領域５Ｒを被覆する部分のみを示している。たとえば、ｎ型不純物イオンとしてＡｓ＋イオンまたはＰ＋イオンが用いられ、そのドーズ量は１×１０１３ｃｍ−２〜５×１０１３ｃｍ−２とされ、その注入エネルギーは５００ｋｅＶ〜８００ｋｅＶとされる。また、ｐ型不純物としてＢ＋イオンが用いられ、そのドーズ量は１×１０１３ｃｍ−２〜５×１０１３ｃｍ−２とされ、その注入エネルギーは２００ｋｅＶ〜３００ｋｅＶとされる。こうして、ｎ型ウェル１４およびｐ型ウェル２２が形成される。また、ｐ型ウェル２２の形成に際しては、同時に、Ｒｅｆ回路領域８においてフィールド絶縁膜１１の下方にもｐ型ウェル４４が形成される。
【００３８】
次の工程は、図３Ｃおよび図３Ｄに示すように、デプレッション型ＭＯＳＦＥＴ４およびエンハンスメント型ＭＯＳＦＥＴ５のしきい値電圧Ｖｔｈ＿Ｄ，Ｖｔｈ＿Ｅの調節のためのイオン注入である。
このイオン注入は、まず、図３Ｃに示すように、デプレッション型ＭＯＳＦＥＴ４用の領域４Ｒへのイオン注入が行なわれる。すなわち、レジスト膜６４をマスクとして、半導体基板６の表面に向けて選択的にｎ型不純物イオンが注入される。レジスト膜６４は、Ｒｅｆ回路領域８においてデプレッション型ＭＯＳＦＥＴ４用の領域４Ｒを露出させ、Ｒｅｆ回路領域８の残りの領域およびＣＭＯＳ領域７をそれぞれ被覆するパターンである。したがって、レジスト膜６４をマスクとしてｎ型不純物イオンを注入することによって、デプレッション型ＭＯＳＦＥＴ４用の領域４Ｒにおいて半導体基板６の表層領域に、ｎ型不純物が満遍なく注入される。たとえば、ｎ型不純物イオンとしてＰ＋イオンが用いられ、そのドーズ量は、ｎ型ウェル１４のためのイオン注入のときよりも少なく、５×１０１１ｃｍ−２〜２×１０１２ｃｍ−２とされる。また、その注入エネルギーは１０ｋｅＶ〜３０ｋｅＶの低加速（対して、ウェル１４，２２，４４の形成は高加速である。）とされる。
【００３９】
次に、図３Ｄに示すように、エンハンスメント型ＭＯＳＦＥＴ５用の領域５Ｒへのイオン注入が行なわれる。すなわち、レジスト膜６５をマスクとして、半導体基板６の表面に向けて選択的にｐ型不純物イオンが注入される。レジスト膜６５は、Ｒｅｆ回路領域８においてエンハンスメント型ＭＯＳＦＥＴ５用の領域５Ｒを露出させ、Ｒｅｆ回路領域８の残りの領域およびＣＭＯＳ領域７をそれぞれ被覆するパターンである。したがって、レジスト膜６５をマスクとしてｐ型不純物イオンを注入することによって、エンハンスメント型ＭＯＳＦＥＴ５用の領域５Ｒにおいて半導体基板６の表層領域に、ｐ型不純物が満遍なく注入される。たとえば、ｐ型不純物イオンとしてＢ＋イオンが用いられ、そのドーズ量は、ｐ型ウェル２２，４４のためのイオン注入のときよりも少なく、５×１０１１ｃｍ−２〜１×１０１２ｃｍ−２とされる。また、その注入エネルギーは１０ｋｅＶ〜３０ｋｅＶの低加速（対して、ウェル１４，２２，４４の形成は高加速である。）とされる。
【００４０】
なお、図３Ｃおよび図３Ｄの工程は、その順序が逆であってもよい。
次の工程は、図３Ｅおよび図３Ｆに示すように、デプレッション型ＭＯＳＦＥＴ４およびエンハンスメント型ＭＯＳＦＥＴ５用のゲート絶縁膜の形成である。まず、図３Ｅに示すように、レジスト膜６５を剥離した後に、半導体基板６の表面を熱酸化することによって、たとえば、膜厚２００Å〜３００Åの酸化シリコン膜が表面全体に形成され、これがゲート絶縁膜６６となる。こうして、ＣＭＯＳ領域７およびＲｅｆ回路領域８の同じ厚さのゲート絶縁膜６６が同時に形成される。次に、図３Ｆに示すように、ゲート絶縁膜６６においてＲｅｆ回路領域８以外の領域の部分を選択的に除去する。この除去は、ゲート絶縁膜６６をフォトリソグラフィでパターニングすることによって行える。すなわち、半導体基板６の全面に形成されたゲート絶縁膜６６上に、レジスト膜６７のパターンを形成する。このレジスト膜６７のパターンは、Ｒｅｆ回路領域８を選択的に被覆し、ＣＭＯＳ領域７を露出させるパターンである。このレジスト膜６７をマスクとしてエッチングを行うことにより、デプレッション型ＭＯＳＦＥＴ４およびエンハンスメント型ＭＯＳＦＥＴ５用のゲート絶縁膜６６を、Ｒｅｆ回路領域８のみに残すことができる。
【００４１】
次の工程は、図３Ｇに示すように、ｐ型ＭＯＳＦＥＴ９およびｎ型ＭＯＳＦＥＴ１０用のゲート絶縁膜の形成である。具体的には、Ｒｅｆ回路領域８にゲート絶縁膜６６を残した状態で、熱酸化法によって、ｐ型ＭＯＳＦＥＴ９およびｎ型ＭＯＳＦＥＴ１０に適した所定膜厚（１００Å〜１５０Å）だけ酸化膜を成長させる。これにより、当該膜厚からなる第１ゲート絶縁膜１２がＣＭＯＳ領域７に新たに形成され、ゲート絶縁膜６６も同じ膜厚だけ厚膜化されて、第１ゲート絶縁膜１２よりも厚い第２ゲート絶縁膜１３が形成される。第２ゲート絶縁膜１３の最終的な膜厚は、たとえば、３００Å〜５００Åである。こうして、ＣＭＯＳ領域７およびＲｅｆ回路領域８との間で互いに異なる厚さのゲート絶縁膜６６が半導体基板６の表面に形成される。
【００４２】
次に、図３Ｈ〜図３Ｉに示すように、ゲート１８，２６，３３，４０の形成工程が行われる。
ゲート１８，２６，３３，４０の形成は、まず、図３Ｈに示すように、導電化のための不純物（たとえばリン）を添加したポリシリコン膜６８を半導体基板６の全面に形成し、これをフォトリソグラフィでパターニングすることによって行える。すなわち、全面に形成されたポリシリコン膜６８上に、レジスト膜６９のパターンを形成する。このレジスト膜６９のパターンは、半導体基板６において、ゲート１８，２６，３３，４０を形成すべき領域を選択的に被覆し、その他の領域を被覆するパターンである。このレジスト膜６９をマスクとしてエッチングを行うことにより、図３Ｉに示すように、導電化されたポリシリコン膜６８からなるゲート１８，２６，３３，４０を同じ厚さで同時に形成することができる。
【００４３】
次に、図３Ｊに示すように、イオン注入により各低濃度層２０，２１，２８，２９，３５，３６，４２，４３をゲート１８，２６，３３，４０に対して自己整合的に形成する。次に、ＣＶＤ法によって、半導体基板６の全面に酸化シリコン膜等の絶縁膜が形成された後、その絶縁膜がドライエッチングによってエッチバックされる。このエッチバックを、各ゲート１８，２６，３３，４０が露出するまで行うと、それらの各両側面にサイドウォール１９，２７，３４，４１が形成される。その後、イオン注入により、各ソース領域１５，２３，３０，３７および各ドレイン領域１６，２４，３１，３８をサイドウォール１９，２７，３４，４１に対して自己整合的に形成する。
【００４４】
この後は、図３Ｋに示すように、半導体基板６の表面全面を覆う層間絶縁膜４５が形成され、当該層間絶縁膜４５に、ソース領域１５，２３，３０，３７およびドレイン領域１６，２４，３１，３８をそれぞれ露出させる複数のコンタクトホールがエッチングにより形成され、図３Ｌに示すように、これらのコンタクトホールを介して各領域にそれぞれ接触する複数のコンタクトプラグ５５〜６２および電極４６〜５３が形成される。
【００４５】
そして、最上層の層間絶縁膜４５上に、表面保護膜５４が形成され、表面保護膜５４に各電極４６〜５３をワイヤボンディング用のパッドとして露出させる開口（図示せず）が形成される。以上の工程を経て、図２の半導体装置１が得られる。
以上のように、この実施形態によれば、デプレッション型ＭＯＳＦＥＴ４およびエンハンスメント型ＭＯＳＦＥＴ５用のゲート絶縁膜６６を半導体基板６の表面全面に形成した後（図３Ｅ）、Ｒｅｆ回路領域８以外の領域の部分については、ゲート絶縁膜６６が選択的に除去される（図３Ｆ）。そのため、図３Ｅの工程において、ゲート絶縁膜６６の厚さは、ｐ型ＭＯＳＦＥＴ９およびｎ型ＭＯＳＦＥＴ１０に適した厚さに制約されない。そして、残ったゲート絶縁膜６６は、ＣＭＯＳ領域７に第１ゲート絶縁膜１２を形成する際に、同時に厚膜化されて第２ゲート絶縁膜１３として形成される。これにより、Ｒｅｆ回路領域８の第２ゲート絶縁膜１３を第１ゲート絶縁膜１２よりも厚く形成することができる。
【００４６】
そのため、予めゲート絶縁膜６６の厚さを調節し、最終的に第２ゲート絶縁膜１３の厚さを調節することにより、ゲート電圧によってチャネル領域３２，３９に伝えられる電界を制御して、エンハンスメント型ＭＯＳＦＥＴ５およびデプレッション型ＭＯＳＦＥＴ４のしきい値電圧Ｖｔｈ＿Ｄ，Ｖｔｈ＿Ｅを調節することができる。
つまり、第２ゲート絶縁膜１３の厚さの増減によってエンハンスメント型ＭＯＳＦＥＴ５およびデプレッション型ＭＯＳＦＥＴ４のしきい値電圧Ｖｔｈ＿Ｄ，Ｖｔｈ＿Ｅを調節できるため、図３Ｃおよび図３Ｄの工程において、しきい値電圧Ｖｔｈ＿Ｄ，Ｖｔｈ＿Ｅを調節するためにデプレッション型ＭＯＳＦＥＴ４用の領域４Ｒおよびエンハンスメント型ＭＯＳＦＥＴ５用の領域５Ｒに導入する不純物の量を減らすことができる。そのため、これらの領域間の不純物濃度のプロファイルを互いに近似させて、エンハンスメント型ＭＯＳＦＥＴ５とデプレッション型ＭＯＳＦＥＴ４のペア性を向上させることができる。
【００４７】
さらに、デプレッション型ＭＯＳＦＥＴ４用の領域４Ｒの不純物濃度を小さくすることができるので、デプレッション型ＭＯＳＦＥＴ４に対する基板バイアス効果の影響を小さくすることができる。そのため、基板バイアス効果に起因するエンハンスメント型ＭＯＳＦＥＴ５とデプレッション型ＭＯＳＦＥＴ４のペア性のずれを小さくすることができる。
これらの結果、エンハンスメント型ＭＯＳＦＥＴ５とデプレッション型ＭＯＳＦＥＴ４との間の温度特性の差を小さくすることができ、基準電圧発生回路２の出力電圧Ｖｏｕｔの温度特性を改善することができる。
【００４８】
さらに、ｎ型ウェル１４およびｐ型ウェル２２，４４を形成する際に（図３Ｂ）、Ｒｅｆ回路領域８がレジスト膜６３で被覆されているので、Ｒｅｆ回路領域８への余計な不純物の導入を防止することができる。そのため、しきい値電圧Ｖｔｈ＿Ｄ，Ｖｔｈ＿Ｅの設計値に対する、エンハンスメント型ＭＯＳＦＥＴ５とデプレッション型ＭＯＳＦＥＴ４の実際のしきい値電圧のずれを防止することができる。
【００４９】
以上、本発明の一実施形態について説明したが、本発明は、さらに他の形態で実施することもできる。
たとえば、半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
【００５０】
また、前述の実施形態で示したドーズ量等の数値は一例であり、必要とされる仕様に応じて別の値が適用されてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００５１】
１    半導体装置
２    基準電圧発生回路
３    増幅回路
４    デプレッション型ＭＯＳＦＥＴ
５    エンハンスメント型ＭＯＳＦＥＴ
６    半導体基板
７    ＣＭＯＳ領域
８    Ｒｅｆ回路領域
９    ｐ型ＭＯＳＦＥＴ
１０  ｎ型ＭＯＳＦＥＴ
１１  フィールド絶縁膜
１２  第１ゲート絶縁膜
１３  第２ゲート絶縁膜
１４  ｎ型ウェル
１５  ｐ型ソース領域
１６  ｐ型ドレイン領域
１７  チャネル領域
１８  ゲート
１９  サイドウォール
２０  ｐ型低濃度層
２１  ｐ型低濃度層
２２  ｐ型ウェル
２３  ｎ型ソース領域
２４  ｎ型ドレイン領域
２５  チャネル領域
２６  ゲート
２７  サイドウォール
２８  ｎ型低濃度層
２９  ｎ型低濃度層
３０  ｎ型ソース領域
３１  ｎ型ドレイン領域
３２  チャネル領域
３３  ゲート
３４  サイドウォール
３５  ｎ型低濃度層
３６  ｎ型低濃度層
３７  ｎ型ソース領域
３８  ｎ型ドレイン領域
３９  チャネル領域
４０  ゲート
４１  サイドウォール
４２  ｎ型低濃度層
４３  ｎ型低濃度層
４４  ｐ型ウェル
４５  層間絶縁膜
４６  ソース電極
４７  ソース電極
４８  ソース電極
４９  ソース電極
５０  ドレイン電極
５１  ドレイン電極
５２  ドレイン電極
５３  ドレイン電極
５４  表面保護膜
５５  コンタクトプラグ
５６  コンタクトプラグ
５７  コンタクトプラグ
５８  コンタクトプラグ
５９  コンタクトプラグ
６０  コンタクトプラグ
６１  コンタクトプラグ
６２  コンタクトプラグ
６３  レジスト膜
６４  レジスト膜
６５  レジスト膜
６６  ゲート絶縁膜
６７  レジスト膜
６８  ポリシリコン膜
６９  レジスト膜
【図１】
2013115056.tif 000003
【図２】
2013115056.tif 000004
【図３Ａ】
2013115056.tif 000005
【図３Ｂ】
2013115056.tif 000006
【図３Ｃ】
2013115056.tif 000007
【図３Ｄ】
2013115056.tif 000008
【図３Ｅ】
2013115056.tif 000009
【図３Ｆ】
2013115056.tif 000010
【図３Ｇ】
2013115056.tif 000011
【図３Ｈ】
2013115056.tif 000012
【図３Ｉ】
2013115056.tif 000013
【図３Ｊ】
2013115056.tif 000014
【図３Ｋ】
2013115056.tif 000015
【図３Ｌ】
2013115056.tif 000016
【図４】
2013115056.tif 000017
【図５】
2013115056.tif 000018
【図６】
2013115056.tif 000019