(57)【要約】【課題】Ｐ．Ｖ．Ｔ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）にかかわらず、安定してグローバルラインを駆動して出力データを出力する。【解決手段】本発明のデータ出力回路は、イネーブル信号ＥＮに応じてデータＤＩＮ及び反転データＤＩＮＢをそれぞれセンシング及び増幅して増幅データＡＤＩＮ及び反転増幅データＡＤＩＮＢを生成する入出力センスアンプ１と、イネーブル信号ＥＮに同期されて制御パルスＣＯＮＰを生成する制御パルス生成部３と、制御パルスＣＯＮＰに応じて増幅データＡＤＩＮ及び反転増幅データＡＤＩＮＢをそれぞれラッチしてプルアップ信号ＰＵ及びプルダウン信号ＰＤを生成する信号生成部５とを備える。【選択図】図４
2013242950.tif 000002
【特許請求の範囲】
【請求項１】
イネーブル信号に応じてデータ及び反転データをそれぞれセンシング及び増幅して増幅データ及び反転増幅データを生成する入出力センスアンプと、
前記イネーブル信号のイネーブル時点で同期されて制御パルスを生成する制御パルス生成部と、
前記制御パルスに応じて前記増幅データ及び反転増幅データをそれぞれラッチしてプルアップ信号及びプルダウン信号を生成する信号生成部とを備えるデータ出力回路。
【請求項２】
前記イネーブル信号は、リード命令に応じて生成される信号である請求項１に記載のデータ出力回路。
【請求項３】
前記信号生成部は、
前記制御パルスに応じて前記増幅データをバッファリングし、ラッチして前記プルアップ信号を生成するプルアップ信号生成部と、
前記制御パルスに応じて前記反転増幅データをバッファリングし、ラッチして前記プルダウン信号を生成するプルダウン信号生成部とを備える請求項１または請求項２に記載のデータ出力回路。
【請求項４】
前記プルアップ信号生成部が、
前記制御パルスに応じて前記増幅データをバッファリングする第１バッファ部と、
前記第１バッファ部の出力信号をラッチして前記プルアップ信号を生成する第１ラッチ部とを備える請求項３に記載のデータ出力回路。
【請求項５】
前記プルダウン信号生成部は、
前記制御パルスに応じて前記反転増幅データをバッファリングする第２バッファ部と、
該第２バッファ部の出力信号をラッチして前記プルダウン信号を生成する第２ラッチ部とを備える請求項３または請求項４に記載のデータ出力回路。
【請求項６】
前記プルアップ信号及びプルダウン信号に応じて内部電源又は接地電源に出力データを出力する出力部をさらに備える請求項１から請求項５のいずれかに記載のデータ出力回路。
【請求項７】
前記データ及び反転データは、それぞれローカルライン及び相補ローカルラインに伝送される請求項６に記載のデータ出力回路。
【請求項８】
前記出力データは、グローバルラインに出力される請求項７に記載のデータ出力回路。
【請求項９】
第１乃至第４バンクを備え、
前記第１バンクが、イネーブル信号に応じてデータ及び反転データをそれぞれセンシング及び増幅して増幅データ及び反転増幅データを生成する入出力センスアンプと、
前記イネーブル信号のイネーブル時点で同期されて制御パルスを生成する制御パルス生成部と、
前記第２乃至第４バンクのうちいずれか１つのバンクがリード又はライト動作を行う場合にイネーブルされるプリチャージ信号を生成するプリチャージ信号生成部と、
前記制御パルス及びプリチャージ信号に応じて前記増幅データ及び反転増幅データをラッチしてそれぞれプルアップ信号及びプルダウン信号を生成する信号生成部とを備える半導体メモリ装置。
【請求項１０】
前記イネーブル信号が、リード命令に応じて生成される信号である請求項９に記載の半導体メモリ装置。
【請求項１１】
前記プリチャージ信号生成部が、前記第２乃至第４バンクにリード又はライト動作が行われる場合にイネーブルされる第２乃至第４カラムバンク信号に応じて前記プリチャージ信号を生成する請求項９または請求項１０に記載の半導体メモリ装置。
【請求項１２】
前記信号生成部が、
前記制御パルスに応じて前記増幅データをバッファリングし、ラッチして前記プルアップ信号を生成するプルアップ信号生成部と、
前記制御パルスに応じて前記反転増幅データをバッファリングし、ラッチして前記プルダウン信号を生成するプルダウン信号生成部とを備える請求項９から請求項１１のいずれかに記載の半導体メモリ装置。
【請求項１３】
前記プルアップ信号生成部が、
前記制御パルス及び前記プリチャージ信号に応じて前記増幅データをバッファリングする第１バッファ部と、
前記第１バッファ部の出力信号をラッチして前記プルアップ信号を生成する第１ラッチ部とを備える請求項１２に記載の半導体メモリ装置。
【請求項１４】
前記プルダウン信号生成部が、
前記制御パルス及び前記プリチャージ信号に応じて前記反転増幅データをバッファリングする第２バッファ部と、
前記第２バッファ部の出力信号をラッチして前記プルダウン信号を生成する第２ラッチ部とを備える請求項１２または請求項１３に記載の半導体メモリ装置。
【請求項１５】
前記プルアップ信号及びプルダウン信号に応じて内部電源又は接地電源に出力データを出力する出力部をさらに備える請求項９から請求項１４のいずれかに記載の半導体メモリ装置。
【請求項１６】
前記データ及び前記反転データはそれぞれローカルライン及び相補ローカルラインに伝送される請求項１５に記載の半導体メモリ装置。
【請求項１７】
前記出力データが、グローバルラインに出力される請求項１６に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ出力回路及び半導体メモリ装置に関する。
【背景技術】
【０００２】
一般に、半導体メモリ装置は複数のバンクを含む。半導体メモリ装置は、リード命令を印加されると、メモリセルに保存されたデータを複数のバンクと共通に連結されたグローバルラインを介して出力する。このような半導体メモリ装置は、リード命令を連続的に印加されることができ、それに関連したスペックとして定義される時間がｔＣＣＤ（ＣＡＳ  ｔｏ  ＣＡＳ  Ｄｅｌａｙ）である。ｔＣＣＤ（ＣＡＳ  ｔｏ  ＣＡＳ  Ｄｅｌａｙ）は、１つの出力イネーブル信号ＹＩがイネーブルされた後、次の出力イネーブル信号ＹＩがイネーブルされるまでかかる時間である。ここで、出力イネーブル信号ＹＩは、カラムアドレスをデコードして生成された信号である。半導体メモリ装置がリード命令を印加されると、出力イネーブル信号ＹＩがイネーブルされる区間でビットラインに伝送されたデータはローカルラインに出力される。
【０００３】
ＤＤＲ２（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  ２）方式でリード動作を行う半導体メモリ装置は、１つのリード命令を印加されてクロックの２周期が経過した後に次のリード命令を印加されても、すなわち、ｔＣＣＤ（ＣＡＳ  ｔｏ  ＣＡＳ  Ｄｅｌａｙ）がクロックの２周期である場合にも、正常にリード動作を行わなければならない。
【０００４】
図１は、従来のデータ出力回路を含む半導体メモリ装置を示したブロック図である。
従来の半導体メモリ装置は、第１乃至第４バンク１１〜１４を含む。第１バンク１１は、入出力センスアンプ１５及び出力部１６を含む。第２乃至第４バンク１２〜１４も、入出力センスアンプ（図示せず）及び出力部（図示せず）を含む。半導体メモリ装置がリード命令ＲＤを印加されるとイネーブル信号ＥＮがイネーブルされる。また、イネーブル信号ＥＮは、半導体メモリ装置がリード命令を印加されるとロジックハイレベル（あるいは実施形態によってはロジックローレベル）にイネーブルされる信号である。このようなイネーブル信号ＥＮがイネーブルされる区間において、入出力センスアンプ１５はデータＤＩＮ及び反転データＤＩＮＢのセンシング増幅動作を行う。
【０００５】
入出力センスアンプ１５は、交差結合ラッチタイプ（ｃｒｏｓｓ  ｃｏｕｐｌｅｄ  ｌａｔｃｈ  ｔｙｐｅ）により具現される。入出力センスアンプ１５は、イネーブル信号ＥＮがイネーブルされる区間において、ローカルラインＬＩＯ及び相補ローカルラインＬＩＯＢを介してそれぞれ伝達されるデータＤＩＮ及び反転データＤＩＮＢをそれぞれセンシング及び反転増幅して、増幅データＡＤＩＮ及び反転増幅データＡＤＩＮＢを生成する。
【０００６】
出力部１６は、ＰＭＯＳトランジスタＰ１３、インバータＩＶ１３及びＮＭＯＳトランジスタＮ１３を含む。出力部１６は、増幅データＡＤＩＮがロジックローレベルの場合に、ロジックハイレベルの出力データＯＵＴＤＡＴＡをグローバルラインＧＩＯに出力し、反転増幅データＡＤＩＮＢがロジックローレベルの場合に、ロジックローレベルの出力データＯＵＴＤＡＴＡをグローバルラインＧＩＯに出力する。
【０００７】
入出力センスアンプ１５がデータＤＩＮ及び反転データＤＩＮＢをそれぞれセンシング及び反転増幅して、増幅データＡＤＩＮ及び反転増幅データＡＤＩＮＢを生成する動作は、イネーブル信号ＥＮのパルス幅、すなわち、イネーブル信号ＥＮのイネーブル区間の間に行われる。出力部１６は、増幅データＡＤＩＮ及び反転増幅データＡＤＩＮＢを入力されて出力データＯＵＴＤＡＴＡをグローバルラインＧＩＯに出力する。したがって、イネーブル信号ＥＮがイネーブルされる区間の間にグローバルラインＧＩＯを駆動して出力データＯＵＴＤＡＴＡを生成するので、イネーブル信号ＥＮのパルス幅、すなわち、イネーブル信号ＥＮのイネーブル区間を設定することが重要である。
【０００８】
ところが、Ｐ．Ｖ．Ｔ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）によるイネーブル信号ＥＮのスキュー変動のため、イネーブル信号ＥＮのイネーブル区間を設定することが困難である。イネーブル信号ＥＮのイネーブル区間が小さく設定された場合と大きく設定された場合とを図２及び図３を参照して説明すれば次のとおりである。
【０００９】
図２は、イネーブル信号ＥＮのイネーブル区間が小さく設定された場合を示すタイミング図である。半導体メモリ装置が１番目のリード命令ＲＤを印加されてロジックハイレベルの出力データＯＵＴＤＡＴＡを出力し、クロックＣＬＫの２周期後に２番目のリード命令ＲＤを印加されてロジックローレベルの出力データＯＵＴＤＡＴＡを出力する場合を例に挙げて説明する。
【００１０】
Ｔ１の時点で、半導体メモリ装置が１番目のリード命令ＲＤを印加されると、Ｔ２の時点で、イネーブル信号ＥＮがイネーブルされる。入出力センスアンプ１５は、イネーブル信号ＥＮがイネーブルされる区間において、データＤＩＮ及び反転データＤＩＮＢをそれぞれセンシング及び反転増幅して、それぞれ増幅データＡＤＩＮ及び反転増幅データＡＤＩＮＢを生成する。ところが、イネーブル信号ＥＮが小さく設定されているため、出力部１６がグローバルラインＧＩＯをあらかじめ設定された内部電源ＶＩＮＴまで駆動することができない。
【００１１】
Ｔ３の時点で、半導体メモリ装置が２番目のリード命令ＲＤを印加されると、Ｔ４の時点で、イネーブル信号ＥＮがイネーブルされる。入出力センスアンプ１５は、イネーブル信号ＥＮがイネーブルされる区間において、データＤＩＮ及び反転データＤＩＮＢをそれぞれセンシング及び反転増幅して、それぞれ増幅データＡＤＩＮ及び反転増幅データＡＤＩＮＢを生成する。出力部１６は、増幅データＡＤＩＮ及び反転増幅データＡＤＩＮＢを入力されて、ロジックローレベルの出力データＯＵＴＤＡＴＡをグローバルラインＧＩＯに出力する。
【００１２】
図３は、イネーブル信号ＥＮのイネーブル区間が大きく設定された場合を示すタイミング図である。半導体メモリ装置が１番目のリード命令ＲＤを印加されてロジックハイレベルの出力データＯＵＴＤＡＴＡを出力し、クロックＣＬＫの２周期後に２番目のリード命令ＲＤを印加されてロジックローレベルの出力データＯＵＴＤＡＴＡを出力する場合を例に挙げて説明する。
【００１３】
まず、Ｔ５の時点で、半導体メモリ装置が１番目のリード命令ＲＤを印加されると、Ｔ６の時点で、イネーブル信号ＥＮがイネーブルされる。入出力センスアンプ１５は、イネーブル信号ＥＮがイネーブルされる区間において、データＤＩＮ及び反転データＤＩＮＢをそれぞれセンシング及び反転増幅して、増幅データＡＤＩＮ及び反転増幅データＡＤＩＮＢを生成する。出力部１６は、増幅データＡＤＩＮ及び反転増幅データＡＤＩＮＢを入力されて、ロジックハイレベルの出力データＯＵＴＤＡＴＡをグローバルラインＧＩＯに出力する。
【００１４】
次に、Ｔ７の時点で、半導体メモリ装置が２番目のリード命令ＲＤを印加されると、イネーブル信号ＥＮがイネーブルされる。しかし、イネーブル信号ＥＮのイネーブル区間が大きく設定された場合は、１番目のリード命令ＲＤによってイネーブルされるイネーブル信号ＥＮと重なるようになる。したがって、入出力センスアンプ１５は、１番目のリード命令ＲＤによってイネーブルされたイネーブル信号ＥＮと２番目のリード命令ＲＤによってイネーブルされたイネーブル信号ＥＮとが重ねられた区間の間、データＤＩＮ及び反転データＤＩＮＢをそれぞれセンシング及び反転増幅して、増幅データＡＤＩＮ及び反転増幅データＡＤＩＮＢを生成する。
【００１５】
同様に、出力部１６は、１番目のリード命令ＲＤによってイネーブルされたイネーブル信号ＥＮと２番目のリード命令ＲＤによってイネーブルされるイネーブル信号ＥＮとが重ねられた区間の間、増幅データＡＤＩＮ及び反転増幅データＡＤＩＮＢを入力されてロジックハイレベルの出力データＯＵＴＤＡＴＡをグローバルラインＧＩＯに出力する。したがって、半導体メモリ装置は、２番目のリード命令ＲＤによる出力データＯＵＴＤＡＴＡを出力することができない。
【００１６】
従来の半導体メモリ装置は、入出力センスアンプの動作を制御するイネーブル信号ＥＮのパルス幅、すなわち、イネーブル信号ＥＮがイネーブルされる区間でグローバルラインＧＩＯを駆動して出力データＯＵＴＤＡＴＡを生成する。したがって、従来の半導体メモリ装置は、イネーブル信号ＥＮのイネーブル区間によってグローバルラインＧＩＯをあらかじめ設定された内部電源ＶＩＮＴまで駆動することができないか、１番目のリード命令ＲＤを印加されて出力データＯＵＴＤＡＴＡを出力した後に連続して２番目のリード命令ＲＤを印加された場合に、２番目のリード命令ＲＤによる出力データＯＵＴＤＡＴＡを出力することができない。
【発明の概要】
【発明が解決しようとする課題】
【００１７】
本発明は、入出力センスアンプの動作を制御するイネーブル信号のイネーブル区間にかかわらずグローバルラインを駆動して出力データを出力することによって、リード命令が連続的に印加されても安定して出力データを出力できるデータ出力回路及びそれを含む半導体メモリ装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記目的を達成するため、本発明は、イネーブル信号に応じてデータ及び反転データをそれぞれセンシング及び増幅して増幅データ及び反転増幅データを生成する入出力センスアンプと、前記イネーブル信号のイネーブル時点で同期されて制御パルスを生成する制御パルス生成部と、前記制御パルスに応じて前記増幅データ及び反転増幅データをそれぞれラッチしてプルアップ信号及びプルダウン信号を生成する信号生成部とを備えるデータ出力回路を提供する。
【００１９】
また、本発明は、第１乃至第４バンクを備え、前記第１バンクは、イネーブル信号に応じてデータ及び反転データをそれぞれセンシング及び増幅して増幅データ及び反転増幅データを生成する入出力センスアンプと、前記イネーブル信号のイネーブル時点で同期されて制御パルスを生成する制御パルス生成部と、前記第２乃至第４バンクのうちいずれか１つのバンクがリード又はライト動作を行う場合にイネーブルされるプリチャージ信号を生成するプリチャージ信号生成部と、前記制御パルス及びプリチャージ信号に応じて前記増幅データ及び反転増幅データをラッチしてそれぞれプルアップ信号及びプルダウン信号を生成する信号生成部とを備える半導体メモリ装置を提供する。
【発明の効果】
【００２０】
本発明によれば、Ｐ．Ｖ．Ｔ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）にかかわらず、安定してグローバルラインを駆動して出力データを出力できるという効果を奏する。
【図面の簡単な説明】
【００２１】
【図１】従来のデータ出力回路を含む半導体メモリ装置を示したブロック図である。
【図２】イネーブル信号ＥＮのイネーブル区間が小さく設定された場合を示すタイミング図である。
【図３】イネーブル信号ＥＮのイネーブル区間が大きく設定された場合を示すタイミング図である。
【図４】本発明の一実施形態に係るデータ出力回路を示したブロック図である。
【図５】図４に示すデータ出力回路に含まれる信号生成部の回路図である。
【図６】図４に示すデータ出力回路に含まれる出力部の回路図である。
【図７】図４に示すデータ出力回路の動作を説明するためのタイミング図である。
【図８】本発明の他の実施形態に係る半導体メモリ装置を示したブロック図である。
【図９】図８に示す半導体メモリ装置に含まれる信号生成部の回路図である。
【図１０】図８に示す半導体メモリ装置に含まれるプリチャージ信号生成部の回路図である。
【図１１】図８に示す半導体メモリ装置の動作を説明するためのタイミング図である。
【発明を実施するための形態】
【００２２】
図４は、本発明の一実施形態に係るデータ出力回路を示したブロック図である。
図４に示すように、本実施形態に係るデータ出力回路は、入出力センスアンプ１、制御パルス生成部３、信号生成部５及び出力部７を含む。
【００２３】
入出力センスアンプ１は、交差結合ラッチタイプ（ｃｒｏｓｓ  ｃｏｕｐｌｅｄ  ｌａｔｃｈ  ｔｙｐｅ）により具現される。入出力センスアンプ１は、イネーブル信号ＥＮがイネーブルされる区間において、ローカルラインＬＩＯ及び相補ローカルラインＬＩＯＢを介してそれぞれ伝達されるデータＤＩＮ及び反転データＤＩＮＢをそれぞれセンシング及び反転増幅して、増幅データＡＤＩＮ及び反転増幅データＡＤＩＮＢを生成する。ここで、イネーブル信号ＥＮは、半導体メモリ装置がリード命令を印加されて入出力センスアンプ１のセンシング増幅動作を行うためにロジックハイレベル（あるいは実施形態によってはロジックローレベル）にイネーブルされる信号である。
【００２４】
制御パルス生成部３は、一般的なパルス生成部により具現され得る。このように具現された制御パルス生成部３は、イネーブル信号ＥＮがイネーブルされる時点で同期されて制御パルスＣＯＮＰを生成する。
信号生成部５は、図５に示すように、プルアップ信号生成部５１及びプルダウン信号生成部５５を含む。
【００２５】
プルアップ信号生成部５１は、第１バッファ部５２及び第１ラッチ部５３を含む。第１バッファ部５２は、２つのＰＭＯＳトランジスタＰ５１、Ｐ５２と、２つのＮＭＯＳトランジスタＮ５１、Ｎ５２と、２つのインバータＩＶ５１、ＩＶ５２とを含む。第１バッファ部５２は、制御パルスＣＯＮＰが生成されると、増幅データＡＤＩＮをバッファリングする。第１ラッチ部５３は、２つのインバータＩＶ５３、ＩＶ５４を含む。第１ラッチ部５３は、第１バッファ部５２の出力信号をラッチしてプルアップ信号ＰＵを生成する。
【００２６】
プルダウン信号生成部５５は、第２バッファ部５６及び第２ラッチ部５７を含む。第２バッファ部５６は、２つのＰＭＯＳトランジスタＰ５５、Ｐ５６と、２つのＮＭＯＳトランジスタＮ５５、Ｎ５６と、２つのインバータＩＶ５５、ＩＶ５６とを含む。第２バッファ部５６は、制御パルスＣＯＮＰが生成されると、反転増幅データＡＤＩＮＢをバッファリングする。第２ラッチ部５７は、２つのインバータＩＶ５７、ＩＶ５８を含む。第２ラッチ部５７は、第２バッファ部５６の出力信号をラッチしてプルダウン信号ＰＤを生成する。
【００２７】
このような構成の信号生成部５は、制御パルスＣＯＮＰが生成されると、増幅データＡＤＩＮ及び反転増幅データＡＤＩＮＢをバッファリングし、ラッチしてそれぞれプルアップ信号ＰＵ及びプルダウン信号ＰＤを生成する。
【００２８】
出力部７は、図６に示すように、１つのＰＭＯＳトランジスタＰ７、１つのＮＭＯＳトランジスタＮ７及び１つのインバータＩＶ７を含む。このような構成の出力部７は、プルアップ信号ＰＵがロジックローレベルの場合に、ロジックハイレベルの出力データＯＵＴＤＡＴＡをグローバルラインＧＩＯに出力する。また、出力部７は、プルダウン信号ＰＤがロジックローレベルの場合に、ロジックローレベルの出力データＯＵＴＤＡＴＡをグローバルラインＧＩＯに出力する。
【００２９】
以上で述べたように構成されたデータ出力回路の動作を、図７を参照して述べる。ここで、半導体メモリ装置が１番目のリード命令を印加されてロジックハイレベルの出力データＯＵＴＤＡＴＡをグローバルラインＧＩＯに出力し、クロックＣＬＫの２周期後に２番目のリード命令を印加されてロジックローレベルの出力データＯＵＴＤＡＴＡをグローバルラインＧＩＯに出力する場合を例に挙げて説明する。
【００３０】
まず、Ｔ１１の時点で、半導体メモリ装置が１番目のリード命令ＲＤを印加されると、Ｔ１２の時点で、イネーブル信号ＥＮがロジックハイレベルにイネーブルされる。
入出力センスアンプ１は、イネーブル信号ＥＮがイネーブルされる区間において、ローカルラインＬＩＯ及び相補ローカルラインＬＩＯＢを介してそれぞれ伝達されるデータＤＩＮ及び反転データＤＩＮＢをそれぞれセンシング及び反転増幅して、増幅データＡＤＩＮ及び反転増幅データＡＤＩＮＢを生成する。
【００３１】
制御パルス生成部３は、イネーブル信号ＥＮがイネーブルされる時点で同期されて制御パルスＣＯＮＰを生成する。
信号生成部５は、制御パルスＣＯＮＰが生成されると、ロジックローレベルの増幅データＡＤＩＮをバッファリングし、ラッチしてロジックローレベルのプルアップ信号ＰＵを生成する。また、信号生成部５は、制御パルスＣＯＮＰが生成されると、ロジックハイレベルの反転増幅データＡＤＩＮＢをバッファリングし、ラッチしてロジックハイレベルのプルダウン信号ＰＤを生成する。
【００３２】
出力部７は、ロジックローレベルのプルアップ信号ＰＵとロジックハイレベルのプルダウン信号ＰＤを入力されて、ロジックハイレベルの出力データＯＵＴＤＡＴＡをグローバルラインＧＩＯに出力する。
【００３３】
次に、Ｔ１３の時点で、半導体メモリ装置が２番目のリード命令ＲＤを印加されると、Ｔ１４の時点で、イネーブル信号ＥＮがロジックハイレベルにイネーブルされる。
入出力センスアンプ１は、イネーブル信号ＥＮがイネーブルされる区間において、ローカルラインＬＩＯ及び相補ローカルラインＬＩＯＢを介してそれぞれ伝達されるデータＤＩＮ及び反転データＤＩＮＢをそれぞれセンシング及び反転増幅して、増幅データＡＤＩＮ及び反転増幅データＡＤＩＮＢを生成する。
【００３４】
制御パルス生成部３は、イネーブル信号ＥＮがイネーブルされる時点で同期されて制御パルスＣＯＮＰを生成する。
信号生成部５は、制御パルスＣＯＮＰが生成されると、ロジックハイレベルの増幅データＡＤＩＮをバッファリングし、ラッチしてロジックハイレベルのプルアップ信号ＰＵを生成する。また、信号生成部５は、制御パルスＣＯＮＰが生成されると、ロジックローレベルの反転増幅データＡＤＩＮＢをバッファリングし、ラッチしてロジックローレベルのプルダウン信号ＰＤを生成する。
【００３５】
出力部７は、ロジックハイレベルのプルアップ信号ＰＵとロジックローレベルのプルダウン信号ＰＤを入力されて、ロジックローレベルの出力データＯＵＴＤＡＴＡをグローバルラインＧＩＯに出力する。
【００３６】
以上で述べたように、本実施形態のデータ出力回路は、入出力センスアンプ１の出力信号をラッチして生成したプルアップ信号ＰＵ及びプルダウン信号ＰＤを利用してグローバルラインＧＩＯを駆動することによって、イネーブル信号ＥＮのイネーブル区間にかかわらずグローバルラインＧＩＯを駆動して出力データＯＵＴＤＡＴＡを出力できる。
【００３７】
図８は、本発明の他の実施形態に係る半導体メモリ装置を示したブロック図である。
図８に示すように、本実施形態に係る半導体メモリ装置は、第１乃至第４バンク５００〜８００を含む。ただし、各信号に表示された「＜１＞」は、第１バンク５００内で入出力される信号であることを意味する。
【００３８】
第１バンク５００は、入出力センスアンプ１、制御パルス生成部３、信号生成部６、出力部７及びプリチャージ信号生成部９を含む。入出力センスアンプ１、制御パルス生成部３及び出力部７の構成機能は、図４に示すデータ出力回路と同じであるため、これについての説明は省略する。
【００３９】
信号生成部６は、図９に示すように、プルアップ信号生成部６１及びプルダウン信号生成部６５を含む。
【００４０】
プルアップ信号生成部６１は、第１バッファ部６２、第１ラッチ部６３及び第１プリチャージ部６４を含む。第１バッファ部６２は、２つのＰＭＯＳトランジスタＰ６１、Ｐ６２と、２つのＮＭＯＳトランジスタＮ６１、Ｎ６２と、２つのインバータＩＶ６１、ＩＶ６２とを含む。第１バッファ部６２は、制御パルスＣＯＮＰ＜１＞が生成されると、増幅データＡＤＩＮ＜１＞をバッファリングする。第１ラッチ部６３は、２つのインバータＩＶ６３、ＩＶ６４を含む。第１ラッチ部６３は、第１バッファ部６２の出力信号をラッチしてプルアップ信号ＰＵ＜１＞を生成する。第１プリチャージ部６４は、ＮＭＯＳトランジスタＮ６４を含む。第１プリチャージ部６４は、プリチャージ信号ＰＣＧ＜１＞がロジックハイレベルの場合、プルアップ信号ＰＵ＜１＞をロジックハイレベルに遷移させる。プリチャージ信号ＰＣＧ＜１＞については図１０を参照して後述する。
【００４１】
プルダウン信号生成部６５は、第２バッファ部６６、第２ラッチ部６７及び第２プリチャージ部６８を含む。第２バッファ部６６は、２つのＰＭＯＳトランジスタＰ６５、Ｐ６６と、２つのＮＭＯＳトランジスタＮ６５、Ｎ６６と、２つのインバータＩＶ６５、ＩＶ６６とを含む。第２バッファ部６６は、制御パルスＣＯＮＰ＜１＞が生成されると、反転増幅データＡＤＩＮＢ＜１＞を反転バッファリングする。第２ラッチ部６７は、２つのインバータＩＶ６７、ＩＶ６８を含む。第２ラッチ部６７は、第２バッファ部６６の出力信号をラッチしてプルダウン信号ＰＤ＜１＞を生成する。第２プリチャージ部６８は、ＮＭＯＳトランジスタＮ６８を含む。第２プリチャージ部６８は、プリチャージ信号ＰＣＧ＜１＞がロジックハイレベルの場合、プルダウン信号ＰＤ＜１＞をロジックハイレベルに遷移させる。プリチャージ信号ＰＣＧ＜１＞については図１０を参照して後述する。
【００４２】
このような構成の信号生成部６は、制御パルスＣＯＮＰ＜１＞がロジックハイレベルにイネーブルされると、増幅データＡＤＩＮ＜１＞及び反転増幅データＡＤＩＮＢ＜１＞を反転バッファリングし、ラッチしてそれぞれプルアップ信号ＰＵ＜１＞及びプルダウン信号ＰＤ＜１＞を生成する。また、信号生成部６は、プリチャージ信号ＰＣＧ＜１＞がロジックハイレベルの場合に、プルアップ信号ＰＵ＜１＞及びプルダウン信号ＰＤ＜１＞をロジックハイレベルに遷移させる。
【００４３】
プリチャージ信号生成部９は、図１０に示すように、ＮＯＲゲートＮＲ９及びインバータＩＶ９を含む。プリチャージ信号生成部９は、第２乃至第４カラムバンク信号ＣＢＡ＜２：４＞のうちいずれか１つがロジックハイレベルにイネーブルされる場合に、ロジックハイレベルのプリチャージ信号ＰＣＧ＜１＞を生成する。ここで、第２乃至第４カラムバンク信号ＣＢＡ＜２：４＞は、半導体メモリ装置が第２乃至第４バンク６００〜８００情報を含むリード又はライト命令を印加されるときにロジックハイレベルにイネーブルされる信号である。
【００４４】
第２バンク６００は、第１バンク５００の構成を含む。ただし、第２バンク６００のプリチャージ信号生成部（図示せず）は、第１カラムバンク信号ＣＢＡ＜１＞と第３及び第４カラムバンク信号ＣＢＡ＜３：４＞のうちいずれか１つがロジックハイレベルにイネーブルされる場合に、ロジックハイレベルのプリチャージ信号ＰＣＧを生成する。
【００４５】
第３バンク７００は、第１バンク５００の構成を含む。ただし、第３バンク７００のプリチャージ信号生成部（図示せず）は、第１及び第２カラムバンク信号ＣＢＡ＜１：２＞と第４カラムバンク信号ＣＢＡ＜４＞のうちいずれか１つがロジックハイレベルにイネーブルされる場合に、ロジックハイレベルのプリチャージ信号ＰＣＧを生成する。
【００４６】
第４バンク８００は、第１バンク５００の構成を含む。ただし、第４バンク８００のプリチャージ信号生成部（図示せず）は、第１乃至第３カラムバンク信号ＣＢＡ＜１：３＞のうちいずれか１つがロジックハイレベルにイネーブルされる場合に、ロジックハイレベルのプリチャージ信号ＰＣＧを生成する。
【００４７】
以上で述べたように構成された名称の動作を、図１１を参照して述べる。半導体メモリ装置が第１バンク５００情報を含むリード命令ＲＤ＜１＞を印加されてロジックハイレベルの出力データＯＵＴＤＡＴＡをグローバルラインＧＩＯに出力し、第２バンク６００情報を含むリード命令ＲＤ＜２＞を印加されてロジックローレベルの出力データＯＵＴＤＡＴＡをグローバルラインＧＩＯに出力する場合を例にあげて説明すれば次のとおりである。ただし、各信号に表示された「＜１＞」は、第１バンク５００内で入出力される信号であることを意味し、各信号に表示された「＜２＞」は、第２バンク６００内で入出力される信号であることを意味する。
【００４８】
まず、Ｔ２１の時点で、半導体メモリ装置が第１バンク５００情報を含むリード命令ＲＤ＜１＞を印加されると、Ｔ２２の時点で、第１イネーブル信号ＥＮ＜１＞がロジックハイレベルにイネーブルされる。
【００４９】
入出力センスアンプ１は、第１イネーブル信号ＥＮ＜１＞がイネーブルされる区間において、ローカルラインＬＩＯ及び相補ローカルラインＬＩＯＢを介してそれぞれ伝達される第１データＤＩＮ＜１＞及び第１反転データＤＩＮＢ＜１＞をそれぞれセンシング及び反転増幅して、第１増幅データＡＤＩＮ＜１＞及び第１反転増幅データＡＤＩＮＢ＜１＞を生成する。
制御パルス生成部３は、第１イネーブル信号ＥＮ＜１＞がイネーブルされる時点で同期されて第１制御パルスＣＯＮＰ＜１＞を生成する。
【００５０】
信号生成部６は、第１制御パルスＣＯＮＰ＜１＞が生成されると、ロジックローレベルの第１増幅データＡＤＩＮ＜１＞を反転バッファリングし、ラッチしてロジックローレベルの第１プルアップ信号ＰＵ＜１＞を生成する。また、信号生成部６は、第１制御パルスＣＯＮＰ＜１＞が生成されると、ロジックハイレベルの第１反転増幅データＡＤＩＮＢ＜１＞を反転バッファリングし、ラッチしてロジックハイレベルの第１プルダウン信号ＰＤ＜１＞を生成する。
【００５１】
出力部７は、ロジックローレベルの第１プルアップ信号ＰＵ＜１＞とロジックハイレベルの第１プルダウン信号ＰＤ＜１＞を入力されて、ロジックハイレベルの出力データＯＵＴＤＡＴＡをグローバルラインＧＩＯに出力する。
【００５２】
次に、Ｔ２３の時点で、半導体メモリ装置が第２バンク６００情報を含むリード命令ＲＤ＜２＞を印加されると、第２カラムバンク信号ＣＢＡ＜２＞がロジックハイレベルにイネーブルされるので、プリチャージ信号生成部９は、ロジックハイレベルの第１プリチャージ信号ＰＣＧ＜１＞を生成する。
【００５３】
信号生成部６は、ロジックハイレベルの第１プリチャージ信号ＰＣＧ＜１＞を入力されて、第１プルアップ信号ＰＵ＜１＞及び第１プルダウン信号ＰＤ＜１＞をロジックハイレベルに遷移させる。
出力部７は、ロジックハイレベルの第１プルアップ信号ＰＵ＜１＞と第１プルダウン信号ＰＤ＜１＞を入力されるので、出力データＯＵＴＤＡＴＡをグローバルラインＧＩＯに出力することができない。
【００５４】
一方、Ｔ２３の時点で、半導体メモリ装置が第２バンク６００情報を含むリード命令ＲＤ＜２＞を印加されると、Ｔ２４の時点で、第２イネーブル信号ＥＮ＜２＞がロジックハイレベルにイネーブルされる。
第２増幅データＡＤＩＮ＜２＞及び第２反転増幅データＡＤＩＮＢ＜２＞は、ローカルラインＬＩＯ及び相補ローカルラインＬＩＯＢを介してそれぞれ伝達される第２データＤＩＮ＜２＞及び第２反転データＤＩＮＢ＜２＞がそれぞれセンシング及び反転増幅されて生成される。
【００５５】
第２制御パルスＣＯＮＰ＜２＞は、第２イネーブル信号ＥＮ＜２＞がイネーブルされる時点で同期されて生成される。
第２制御パルスＣＯＮＰ＜２＞が生成されると、ロジックハイレベルの第２増幅データＡＤＩＮ＜２＞が反転バッファリングされ、ラッチされてロジックハイレベルの第２プルアップ信号ＰＵ＜２＞が生成される。また、第２制御パルスＣＯＮＰ＜２＞が生成されると、ロジックローレベルの第２反転増幅データＡＤＩＮＢ＜２＞が反転バッファリングされ、ラッチされてロジックローレベルの第２プルダウン信号ＰＤ＜２＞が生成される。
【００５６】
第２バンク６００の出力部（図示せず）は、ロジックハイレベルの第２プルアップ信号ＰＵ＜２＞とロジックローレベルの第２プルダウン信号ＰＤ＜２＞とを入力されて、ロジックローレベルの出力データＯＵＴＤＡＴＡをグローバルラインＧＩＯに出力する。
【００５７】
以上で述べたように、本実施形態の半導体メモリ装置は、第１乃至第４バンクと共通に連結されたグローバルラインを介してデータを出力するので、各バンクにプリチャージ信号生成部を備えて第１乃至第４バンクのうち２つ以上のバンクから出力データをグローバルラインに出力することを防止することができる。
【符号の説明】
【００５８】
１  入出力センスアンプ
３  制御パルス生成部
５  信号生成部
７  出力部
９  プリチャージ信号生成部
５１  プルアップ信号生成部
５５  プルダウン信号生成部
５２  第１バッファ部
５３  第１ラッチ部
５６  第２バッファ部
５７  第２ラッチ部
５００〜８００  第１〜第４バンク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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