(57)【要約】【課題】スイッチ回路の誤動作の発生を防止する。【解決手段】一つの実施形態によれば、シリアル・パラレル変換回路は、第一の高電位側電源が供給され、シリアルデータ信号が入力され、パラレルデータ信号を生成する。電源回路は、第二の高電位側電源が供給され、第二の高電位側電源に基づいて第一の正電圧、第二の正電圧、及び負電圧を生成する。ドライブ回路は、第一の正電圧が電源として供給され、パラレルデータ信号が入力されるインバータと、第二の正電圧及び負電圧が電源として供給され、パラレルデータ信号及びインバータの出力信号が入力される差動型レベルシフタを含むレベルシフト回路が設けられ、第二の正電圧をハイレベルの信号としてスイッチ回路に出力し、負電圧をローレベルの信号としてスイッチ回路に出力する。【選択図】  図１
2013115790.tif 000002
【特許請求の範囲】
【請求項１】
第一の高電位側電源が供給され、シリアルデータ信号が入力され、パラレルデータ信号を生成するシリアル・パラレル変換回路と、
第二の高電位側電源が供給され、前記第二の高電位側電源に基づいて第一の正電圧、第二の正電圧、及び負電圧を生成する電源回路と、
前記第一の正電圧が電源として供給され、前記パラレルデータ信号が入力されるインバータと、前記第二の正電圧及び負電圧が電源として供給され、前記パラレルデータ信号及び前記インバータの出力信号が入力される差動型レベルシフタを含むレベルシフト回路が設けられ、前記第二の正電圧をハイレベルの信号としてスイッチ回路に出力し、前記負電圧をローレベルの信号として前記スイッチ回路に出力するドライブ回路と、
を具備することを特徴とする高周波半導体スイッチ。
【請求項２】
前記差動型レベルシフタは、第一のレベルシフタと第二のレベルシフタを有し、
前記第一のレベルシフタは、前記第二の正電圧が電源として供給され、前記パラレルデータ信号及び前記インバータの出力信号が入力され、前記第二の正電圧をハイレベルの信号として出力し、
前記第二のレベルシフタは、前記第二の正電圧及び負電圧が電源として供給され、前記第一のレベルシフタの出力信号が入力され、前記第二の正電圧をハイレベルの信号として出力し、前記負電圧をローレベルの信号として出力する
ことを特徴とする請求項１に記載の高周波半導体スイッチ。
【請求項３】
前記第一の高電位側電源の電圧と前記第一の正電圧は、電圧レベルが同一であることを特徴とする請求項１又は２に記載の高周波半導体スイッチ。
【請求項４】
前記高周波半導体スイッチは端末装置に搭載され、前記端末装置には前記第一の高電位側電源が未供給で、前記第二の高電位側電源が供給される動作モードが設定されることを特徴とする請求項１乃至３のいずれか１項に記載の高周波半導体スイッチ。
【請求項５】
第一の入力バッファを介してクロック信号が入力され、第二の入力バッファを介して前記クロック信号に同期したシリアルデータ信号が入力され、パラレルデータ信号を生成し、出力モードのときに出力バッファを介してデータ信号を出力するシリアル・パラレル変換回路と、
前記パラレルデータ信号が入力され、正電圧をハイレベルの信号としてスイッチ回路に出力し、負電圧をローレベルの信号として前記スイッチ回路に出力するレベルシフト回路が設けられるドライブ回路と、
を具備し、前記出力バッファはバックゲートがソースに接続されるＭＯＳトランジスタで構成され、前記第一及び第二の入力バッファはバックゲートがフローティングであるＭＯＳトランジスタで構成されることを特徴とする高周波半導体スイッチ。
【請求項６】
前記第一の入力バッファ、前記第二の入力バッファ、前記出力バッファ、及び前記シリアル・パラレル変換回路は、ＳＯＩ型のＮｃｈ  ＭＯＳトランジスタ及びＰｃｈ  ＭＯＳトランジスタから構成されることを特徴とする請求項５に記載の高周波半導体スイッチ。
【請求項７】
前記シリアル・パラレル変換回路は、ドレイン側から前記パラレルデータ信号を出力する第一のＰｃｈ  ＭＯＳトランジスタのバックゲートがソースに接続され、前記第一のＰｃｈ  ＭＯＳトランジスタ以外のＮｃｈ  ＭＯＳトランジスタ及びＰｃｈ  ＭＯＳトランジスタのバックゲートがフローティングであることを特徴とする請求項６に記載の高周波半導体スイッチ。
【請求項８】
前記高周波半導体スイッチは、同一ＳＯＩ基板上に設けられ、ＳＯＩ型のＭＯＳトランジスタから構成されることを特徴とする請求項１乃至７のいずれか１項に記載の高周波半導体スイッチ。
【請求項９】
高周波半導体スイッチを備える端末装置であって、
前記高周波半導体スイッチは、シリアル・パラレル変換回路、電源回路、ドライブ回路、及びスイッチ回路を有し、
前記シリアル・パラレル変換回路は、第一の高電位側電源が供給され、シリアルデータ信号が入力され、パラレルデータ信号を生成し、
前記電源回路は、第二の高電位側電源が供給され、前記第二の高電位側電源に基づいて第一の正電圧、第二の正電圧、及び負電圧を生成し、
前記ドライブ回路は、前記第一の正電圧が電源として供給され、前記パラレルデータ信号が入力されるインバータと、前記第二の正電圧及び負電圧が電源として供給され、前記パラレルデータ信号及び前記インバータの出力信号が入力される差動型レベルシフタを含むレベルシフト回路が設けられ、前記第二の正電圧をハイレベルの信号として出力し、前記負電圧をローレベルの信号として出力し、
前記スイッチ回路は、前記ドライブ回路から出力されるハイレベルの信号としての前記第二の正電圧及びローレベルの信号としての前記負電圧が入力され、前記ドライブ回路から出力される信号に基づいてＲＦ共通信号端子とＲＦ信号端子の間を選択接続する
ことを特徴とする端末装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、高周波半導体スイッチ、端末装置に関する。
【背景技術】
【０００２】
近年、通信の受信回路や送信回路に使用される高周波半導体スイッチでは、高性能化及び高機能化が急速に進展している。また、高周波半導体スイッチでは、低コスト化、小型化、及び高集積度化が強く要求されている。この要求に対応するために、従来使用されてきたＨＥＭＴ（High Electron Mobility Transistor）などの化合物半導体デバイスに代わって、シリコン基板上に形成されたＭＯＳ（Metal Oxide Semiconductor）トランジスタよりも寄生容量が小さく、電力損失を小さくすることができるＳＯＩ（Silicon On Insulator）型ＭＯＳトランジスタを適用した高周波半導体スイッチが多数開発されている。ＳＯＩ基板上に形成されるＳＯＩ型ＭＯＳトランジスタは、複数の回路を同一基板上（１チップ上に）に容易に形成することができる。例えば、１チップ高周波半導体スイッチには、シリアル・パラレル変換回路、電源回路、ドライブ回路、スイッチ回路などが搭載される。
【０００３】
複数の回路が搭載された高周波半導体スイッチでは、複数の高電位側電源が使用される。シリアル・パラレル変換回路などのデジタル演算処理回路と他の回路には、互いに独立した高電位側電源が供給される。各回路毎に、高電位側電源が遮断或いは接続状態になるとスイッチ回路の誤動作が発生する場合ある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−９１６７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、スイッチ回路の誤動作の発生を防止することができる高周波半導体スイッチ、端末装置を提供することにある。
【課題を解決するための手段】
【０００６】
一つの実施形態によれば、高周波半導体スイッチは、シリアル・パラレル変換回路、電源回路、及びドライブ回路が設けられる。シリアル・パラレル変換回路は、第一の高電位側電源が供給され、シリアルデータ信号が入力され、パラレルデータ信号を生成する。電源回路は、第二の高電位側電源が供給され、第二の高電位側電源に基づいて第一の正電圧、第二の正電圧、及び負電圧を生成する。ドライブ回路は、第一の正電圧が電源として供給され、パラレルデータ信号が入力されるインバータと、第二の正電圧及び負電圧が電源として供給され、パラレルデータ信号及びインバータの出力信号が入力される差動型レベルシフタを含むレベルシフト回路が設けられ、第二の正電圧をハイレベルの信号としてスイッチ回路に出力し、負電圧をローレベルの信号としてスイッチ回路に出力する。
【０００７】
他の実施形態によれば、端末装置は、高周波半導体スイッチを備える。高周波半導体スイッチは、シリアル・パラレル変換回路、電源回路、ドライブ回路、及びスイッチ回路を有する。シリアル・パラレル変換回路は、第一の高電位側電源が供給され、シリアルデータ信号が入力され、パラレルデータ信号を生成する。電源回路は、第二の高電位側電源が供給され、第二の高電位側電源に基づいて第一の正電圧、第二の正電圧、及び負電圧を生成する。ドライブ回路は、第一の正電圧が電源として供給され、パラレルデータ信号が入力されるインバータと、第二の正電圧及び負電圧が電源として供給され、パラレルデータ信号及びインバータの出力信号が入力される差動型レベルシフタを含むレベルシフト回路が設けられ、第二の正電圧をハイレベルの信号として出力し、負電圧をローレベルの信号として出力する。スイッチ回路は、ドライブ回路から出力されるハイレベルの信号としての第二の正電圧及びローレベルの信号としての負電圧が入力され、ドライブ回路から出力される信号に基づいてＲＦ共通信号端子とＲＦ信号端子の間を選択接続する。
【図面の簡単な説明】
【０００８】
【図１】第一の実施形態に係る高周波半導体スイッチの構成を示すブロック図である。
【図２】第一の実施形態に係るドライブ回路に設けられるレベルシフト回路を示す回路図である。
【図３】第一の実施形態に係るスイッチ回路を示す回路図である。
【図４】第一の実施形態に係る比較例の高周波半導体スイッチの構成を示すブロック図である。
【図５】第一の実施形態に係る比較例のドライブ回路に設けられるレベルシフト回路を示す回路図である。
【図６】第一の実施形態に係る高電位側電源の供給或いは未供給でのレベルシフト回路の動作を説明する図である。
【図７】第一の変形例のレベルシフト回路を示す回路図である。
【図８】第二の変形例のレベルシフト回路を示す回路図である。
【図９】第二の実施形態に係わるシリアル・パラレル変換回路を示す回路図である。
【図１０】第二の実施形態に係わる出力バッファを示す回路図である。
【図１１】第二の実施形態に係わるバックゲートがフローティングのトランジスタを示す概略断面図である。
【図１２】第二の実施形態に係わるバックゲートがソース接地のトランジスタを示す概略断面図である。
【図１３】実施形態に係わる端末装置を示すブロック図である。
【発明を実施するための形態】
【０００９】
以下本発明の実施形態について図面を参照しながら説明する。
【００１０】
（第一の実施形態）
まず、本発明の第一の実施形態に係る高周波半導体スイッチ、端末装置について、図面を参照して説明する。図１３は端末装置を示すブロック図である。図１は高周波半導体スイッチの構成を示すブロック図である。図２はドライブ回路に設けられるレベルシフト回路を示す回路図である。図３はスイッチ回路を示す回路図である。図４は比較例の高周波半導体スイッチの構成を示すブロック図である。図５は比較例のドライブ回路に設けられるレベルシフト回路を示す回路図である。本実施形態では、ドライブ回路に設けられるレベルシフト回路をスイッチ回路の接続状態を不定にしない構成としている。
【００１１】
図１３に示すように、端末装置９１には、高周波半導体スイッチ９０及びデータ処理部９２が設けられる。端末装置９１は、携帯電話端末や携帯型情報端末等として使用される。データ処理部９２は、クロック信号ＣＬＫとシリアルデータ信号ＤＡＴＡを高周波半導体スイッチ９０に出力する。高周波半導体スイッチ９０は、通信の送信回路及び受信回路に適用され、ここでは携帯電話端末の送受信回路に使用される。
【００１２】
図１に示すように、高周波半導体スイッチ９０には、シリアル・パラレル変換回路１、電源回路２、ドライブ回路３、及びスイッチ回路４が設けられる。シリアル・パラレル変換回路１、電源回路２、ドライブ回路３、及びスイッチ回路４は、同一基板（１チップ）上に形成され、ＳＯＩ（Silicon On Insulator）基板上に形成されるＳＯＩ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタから構成される。
【００１３】
シリアル・パラレル変換回路１は、論理回路や順序回路（フリップフロップなど）から構成される。シリアル・パラレル変換回路１は、高電位側電源Ｖｄｄ１が供給され、クロック信号ＣＬＫとクロック信号ＣＬＫに同期したシリアルデータ信号ＤＡＴＡが入力される。シリアル・パラレル変換回路１は、シリアル・パラレル変換された複数のパラレルデータ信号Ｄ１ａ、Ｄ２ａ、・・・、Ｄｎａを生成する。生成された複数のパラレルデータ信号Ｄ１ａ、Ｄ２ａ、・・・、Ｄｎａは、ドライブ回路３に出力される。複数のパラレルデータ信号Ｄ１ａ、Ｄ２ａ、・・・、Ｄｎａは、ハイレベルの信号が高電位側電源Ｖｄｄ１電圧レベルとなり、ローレベルの信号が低電位側電源（接地電位）Ｖｓｓレベルとなる。なお、シリアル・パラレル変換回路は、デコーダ回路或いはシフトレジスタとも呼称される。
【００１４】
電源回路２は、高電位側電源Ｖｄｄ２が供給され、高電位側電源Ｖｄｄ２に基づいて正電圧Ｖ１（第一の正電圧）、正電圧Ｖｐ（第二の正電圧）、及び負電圧Ｖｎを生成する。生成された正電圧Ｖ１、正電圧Ｖｐ、及び負電圧Ｖｎはドライブ回路３に出力される。
【００１５】
ここで、高電位側電源Ｖｄｄ１と高電位側電源Ｖｄｄ２は別系統でそれぞれ外部から高周波半導体スイッチ９０に供給される。高電位側電源Ｖｄｄ１電圧、高電位側電源Ｖｄｄ２電圧、正電圧Ｖ１、正電圧Ｖｐの関係は、
Vdd1＝V1＜Vdd2＜Vp・・・・・・・・・・・・・・・式（１）
に設定される。例えば、高電位側電源Ｖｄｄ１と正電圧Ｖ１が１．８Ｖ、高電位側電源Ｖｄｄ２が２．５Ｖ、正電圧Ｖｐが３．５Ｖ、負電圧Ｖｎが−１．５Ｖにそれぞれ設定される。
【００１６】
正電圧Ｖ１は、例えば、図示しない降圧型レギュレータから生成される。正電圧Ｖｐと負電圧Ｖｎは、例えば、図示しないチャージポンプ回路から生成される。
【００１７】
ドライブ回路３は、正電圧Ｖ１、正電圧Ｖｐ、及び負電圧Ｖｎが電源として供給され、複数のパラレルデータ信号（Ｄ１ａ、Ｄ２ａ、・・・、Ｄｎａ）が入力される。ドライブ回路３には、複数のパラレルデータ信号Ｄ１ａ、Ｄ２ａ、・・・、Ｄｎａがそれぞれ入力される同一回路構成を有するレベルシフト回路１１が複数（ここでは、ｎ個）設けられる。ドライブ回路３は、複数（ここでは、２ｎ個）の差動出力ｃｏｎ１ａ、ｃｏｎ１ｂ、ｃｏｎ２ａ、ｃｏｎ２ｂ、・・・、ｃｏｎｎａ、ｃｏｎｎｂを生成してスイッチ回路４に出力する。差動出力ｃｏｎ１ａと差動出力ｃｏｎ１ｂは同位相の信号であり、差動出力ｃｏｎ１ｂは差動出力ｃｏｎ１ａの反転信号である。差動出力ｃｏｎ２ａと差動出力ｃｏｎ２ｂは同位相の信号であり、差動出力ｃｏｎ２ｂは差動出力ｃｏｎ２ａの反転信号である。差動出力ｃｏｎｎａと差動出力ｃｏｎｎｂは同位相の信号であり、差動出力ｃｏｎｎｂは差動出力ｃｏｎｎａの反転信号である。
【００１８】
レベルシフト回路１１の内部構成について、図２を参照して説明する。ここでは、ｉ番目のパラレルデータ信号Ｄｉａが入力されるレベルシフト回路１１を代表例として説明する。
【００１９】
図２に示すように、レベルシフト回路１１には、インバータ２１、レベルシフタ２２、及びレベルシフタ２３が設けられる。レベルシフト回路１１は、パラレルデータ信号Ｄｉａが入力され、同位相で且つ値が互いに異なる差動出力ｃｏｎｉａ、ｃｏｎｉｂを出力する。例えば、差動出力ｃｏｎｉａがハイレベル（正電圧Ｖｐ）のとき、差動出力ｃｏｎｉｂがローレベル（負電圧Ｖｎ）となる。差動出力ｃｏｎｉａがローレベル（負電圧Ｖｎ）のとき、差動出力ｃｏｎｉｂがハイレベル（正電圧Ｖｐ）となる。
【００２０】
インバータ２１は、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１とＮｃｈ  ＭＯＳトランジスタＮＭＴ１が設けられる。インバータ２１は、パラレルデータ信号Ｄｉａが入力され、反転信号であるパラレルデータ信号Ｄｉｂを出力側のノードＮ１から出力する。
【００２１】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１は、ソースに正電圧Ｖ１が電源として供給され、ゲートにパラレルデータ信号Ｄｉａが入力され、ドレインがノードＮ１に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１は、ドレインがノードＮ１に接続され、ゲートにパラレルデータ信号Ｄｉａが入力され、ソースが低電位側電源（接地電位）Ｖｓｓに接続される。
【００２２】
レベルシフタ２２（第一のレベルシフタ）は、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ３、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ３が設けられる。レベルシフタ２２は、差動型レベルシフタであり、パラレルデータ信号Ｄｉａ及びパラレルデータ信号Ｄｉｂが入力され、ノードＮ２及びノードＮ３から差動出力信号を出力する。ノードＮ２から出力される信号がハイレベル（正電圧Ｖｐ）のとき、ノードＮ３から出力される信号がローレベル（Ｖｓｓレベル）である。ノードＮ２から出力される信号がローレベル（Ｖｓｓレベル）のとき、ノードＮ３から出力される信号がハイレベル（正電圧Ｖｐ）である。
【００２３】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２は、ソースに正電圧Ｖｐが電源として供給され、ゲートがノードＮ３に接続され、ドレインがノードＮ２に接続される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ３は、ソースに正電圧Ｖｐが電源として供給され、ゲートがノードＮ２に接続され、ドレインがノードＮ３に接続される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２及びＰｃｈ  ＭＯＳトランジスタＰＭＴ３は、クロスカップル回路を構成する。
【００２４】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２は、ドレインがノードＮ２に接続され、ゲートにパラレルデータ信号Ｄｉａが入力され、ソースが低電位側電源（接地電位）Ｖｓｓに接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３は、ドレインがノードＮ３に接続され、ゲートにパラレルデータ信号Ｄｉｂが入力され、ソースが低電位側電源（接地電位）Ｖｓｓに接続される。
【００２５】
レベルシフタ２３（第二のレベルシフタ）は、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ４、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ５、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ４、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ５が設けられる。レベルシフタ２３は、差動型レベルシフタであり、レベルシフタ２２から出力される信号が入力され、ノードＮ４及びノードＮ５から差動出力信号を出力する。ノードＮ４から出力される信号がハイレベル（正電圧Ｖｐ）のとき、ノードＮ５から出力される信号がローレベル（負電圧Ｖｎ）である。ノードＮ４から出力される信号がローレベル（負電圧Ｖｎ）のとき、ノードＮ５から出力される信号がハイレベル（正電圧Ｖｐ）である。
【００２６】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ４は、ソースに正電圧Ｖｐが電源として供給され、ゲートにノードＮ２から出力される信号が入力され、ドレインがノードＮ４に接続される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ５は、ソースに正電圧Ｖｐが電源として供給され、ゲートにノードＮ３から出力される信号が入力され、ドレインがノードＮ５に接続される。
【００２７】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ４は、ドレインがノードＮ４に接続され、ゲートがノードＮ５に接続され、ソースに負電圧Ｖｎが電源として供給される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ５は、ドレインがノードＮ５に接続され、ゲートがノードＮ４に接続され、ソースに負電圧Ｖｎが電源として供給される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ４とＮｃｈ  ＭＯＳトランジスタＮＭＴ５は、クロスカップル回路を構成する。
【００２８】
スイッチ回路４は、ＳＰＮＴ（Single-Pole N-Throw）高周波スイッチ回路である。スイッチ回路４は、複数（ここでは、２ｎ個）の差動出力ｃｏｎ１ａ、ｃｏｎ１ｂ、ｃｏｎ２ａ、ｃｏｎ２ｂ、・・・、ｃｏｎｎａ、ｃｏｎｎｂが入力され、アンテナを介して入力される共通高周波信号ＲＦ  ＣＯＭを差動出力に基づいて高周波信号ＲＦ１、ＲＦ２、・・・、ＲＦｎのいずれか１つを選択出力する。選択出力された高周波信号は受信回路のＲＦ部（例えば、ＬＮＡ)に入力される。
【００２９】
図３に示すように、スイッチ回路４は、抵抗Ｒ１１、抵抗Ｒ１２、抵抗Ｒ１ｋ、抵抗Ｒｎ１、抵抗Ｒｎ２、抵抗Ｒｎｋ、抵抗Ｒ１１１、抵抗Ｒ１１２、抵抗Ｒ１１ｊ、抵抗Ｒ１ｎ１、抵抗Ｒ１ｎ２、抵抗Ｒ１ｎｊ、シャントトランジスタＳ１１、シャントトランジスタＳ１２、シャントトランジスタＳ１ｋ、シャントトランジスタＳｎ１、シャントトランジスタＳｎ２、シャントトランジスタＳｎｋ、スル―トランジスタＴ１１、スル―トランジスタＴ１２、スル―トランジスタＴ１ｊ、スル―トランジスタＴｎ１、スル―トランジスタＴｎ２、及びスル―トランジスタＴｎｊが設けられる。
【００３０】
高周波信号ＲＦ１側と低電位側電源（接地電位）Ｖｓｓの間に、縦続接続されるｋ個のシャントトランジスタＳ１１、シャントトランジスタＳ１２、・・・、シャントトランジスタＳ１ｋが設けられる。高周波信号ＲＦ１側と共通高周波信号ＲＦ  ＣＯＭ側の間に、縦続接続されるｊ個のスル―トランジスタＴ１１、スル―トランジスタＴ１２、・・・、スル―トランジスタＴ１ｊが設けられる。
【００３１】
高周波信号ＲＦｎ側と低電位側電源（接地電位）Ｖｓｓの間に、縦続接続されるｋ個のシャントトランジスタＳｎ１、シャントトランジスタＳｎ２、・・・、シャントトランジスタＳｎｋが設けられる。高周波信号ＲＦｎ側と共通高周波信号ＲＦ  ＣＯＭ側の間に、縦続接続されるｊ個のスル―トランジスタＴｎ１、スル―トランジスタＴｎ２、・・・、スル―トランジスタＴｎｊが設けられる。
【００３２】
差動出力ｃｏｎ１ｂ側とシャントトランジスタＳ１１のゲートの間に抵抗Ｒ１１が設けられる。差動出力ｃｏｎ１ｂ側とシャントトランジスタＳ１２のゲートの間に抵抗Ｒ１２が設けられる。差動出力ｃｏｎ１ｂ側とシャントトランジスタＳ１ｋのゲートの間に抵抗Ｒ１ｋが設けられる。差動出力ｃｏｎ１ａ側とスル―トランジスタＴ１１のゲートの間に抵抗Ｒ１１１が設けられる。差動出力ｃｏｎ１ａ側とスル―トランジスタＴ１２のゲートの間に抵抗Ｒ１１２が設けられる。差動出力ｃｏｎ１ａ側とスル―トランジスタＴ１ｊのゲートの間に抵抗Ｒ１１ｊが設けられる。
【００３３】
差動出力ｃｏｎｎｂ側とシャントトランジスタＳｎ１のゲートの間に抵抗Ｒｎ１が設けられる。差動出力ｃｏｎｎｂ側とシャントトランジスタＳｎ２のゲートの間に抵抗Ｒｎ２が設けられる。差動出力ｃｏｎｎｂ側とシャントトランジスタＳｎｋのゲートの間に抵抗Ｒｎｋが設けられる。差動出力ｃｏｎｎａ側とスル―トランジスタＴｎ１のゲートの間に抵抗Ｒ１ｎ１が設けられる。差動出力ｃｏｎｎａ側とスル―トランジスタＴｎ２のゲートの間に抵抗Ｒ１ｎ２が設けられる。差動出力ｃｏｎｎａ側とスル―トランジスタＴｎｊのゲートの間に抵抗Ｒ１ｎｊが設けられる。
【００３４】
ここで、スイッチ回路を構成するトランジスタの閾値電圧（Ｖｔｈ)は、例えば０（ゼロ）Ｖに設定される。差動出力ｃｏｎ１ｂがローレベル（負電圧Ｖｎ）、差動出力ｃｏｎ１ａがハイレベル（正電圧Ｖｐ）に設定されたとき、縦続接続されるｋ個のシャントトランジスタＳ１１、シャントトランジスタＳ１２、・・・、シャントトランジスタＳ１ｋがオフし、縦続接続されるｊ個のスル―トランジスタＴ１１、スル―トランジスタＴ１２、・・・、スル―トランジスタＴ１ｊがオンする。その結果、高周波信号ＲＦ１側と共通高周波信号ＲＦ  ＣＯＭ側の間が接続され、共通高周波信号ＲＦ  ＣＯＭが高周波信号ＲＦ１として出力される。なお、差動出力ｃｏｎ１ｂがハイレベル（正電圧Ｖｐ）、差動出力ｃｏｎ１ａがローレベル（負電圧Ｖｎ）に設定されたとき、高周波信号ＲＦ１側と共通高周波信号ＲＦ  ＣＯＭ側の間は接続されない。
【００３５】
差動出力ｃｏｎｎｂがローレベル（負電圧Ｖｎ）、差動出力ｃｏｎｎａがハイレベル（正電圧Ｖｐ）に設定されたとき、縦続接続されるｋ個のシャントトランジスタＳｎ１、シャントトランジスタＳｎ２、・・・、シャントトランジスタＳｎｋがオフし、縦続接続されるｊ個のスル―トランジスタＴｎ１、スル―トランジスタＴｎ２、・・・、スル―トランジスタＴｎｊがオンする。その結果、高周波信号ＲＦｎ側と共通高周波信号ＲＦ  ＣＯＭ側の間が接続され、共通高周波信号ＲＦ  ＣＯＭが高周波信号ＲＦｎとして出力される。なお、差動出力ｃｏｎｎｂがハイレベル（正電圧Ｖｐ）、差動出力ｃｏｎｎａがローレベル（負電圧Ｖｎ）に設定されたとき、高周波信号ＲＦｎ側と共通高周波信号ＲＦ  ＣＯＭ側の間は接続されない。
【００３６】
図４に示すように、比較例の高周波半導体スイッチ１００には、シリアル・パラレル変換回路１ａ、電源回路２ａ、ドライブ回路３ａ、及びスイッチ回路４が設けられる。
【００３７】
シリアル・パラレル変換回路１ａは、高電位側電源Ｖｄｄ１が供給され、クロック信号ＣＬＫとクロック信号ＣＬＫに同期したシリアルデータ信号ＤＡＴＡが入力される。シリアル・パラレル変換回路１ａは、シリアル・パラレル変換された複数のパラレルデータ信号Ｄ１ａ、Ｄ１ｂ、・・・、Ｄｎａ、Ｄｎｂ（シリアル・パラレル変換回路１の２倍）を生成する。パラレルデータ信号Ｄ１ａとパラレルデータ信号Ｄ１ｂ、・・・、パラレルデータ信号Ｄｎａとパラレルデータ信号Ｄｎｂはそれぞれ差動出力である。生成された複数のパラレルデータ信号Ｄ１ａ、Ｄ１ｂ、・・・、Ｄｎａ、Ｄｎｂは、ドライブ回路３ａに出力される。
【００３８】
電源回路２ａは、高電位側電源Ｖｄｄ２が供給され、高電位側電源Ｖｄｄ２に基づいて正電圧Ｖｐ（第二の正電圧）及び負電圧Ｖｎを生成する。生成された正電圧Ｖｐ及び負電圧Ｖｎはドライブ回路３ａに出力される。
【００３９】
ドライブ回路３ａは、正電圧Ｖｐ及び負電圧Ｖｎが電源として供給され、複数のパラレルデータ信号（Ｄ１ａ、Ｄ１ｂ、・・・、Ｄｎａ、Ｄｎｂ）が入力される。ドライブ回路３ａには、差動出力対をなすパラレルデータ信号Ｄ１ａ及びその反転信号であるパラレルデータ信号Ｄ１ｂ、・・・、パラレルデータ信号Ｄｎａ及びその反転信号であるパラレルデータＤｎｂのいずれかが入力される同一回路構成を有するレベルシフト回路１１ａが複数（ここでは、ｎ個）設けられる。ドライブ回路３ａは、複数（ここでは、２ｎ個）の差動出力ｃｏｎ１ａ、ｃｏｎ１ｂ、ｃｏｎ２ａ、ｃｏｎ２ｂ、・・・、ｃｏｎｎａ、ｃｏｎｎｂを生成してスイッチ回路４に出力する。
【００４０】
レベルシフト回路１１ａの内部構成について、図５を参照して説明する。ここでは、ｉ番目のパラレルデータ信号Ｄｉａ及びＤｉｂが入力されるレベルシフト回路１１ａを代表例として説明する。
【００４１】
図５に示すように、レベルシフト回路１１ａには、レベルシフタ２２及びレベルシフタ２３が設けられる。レベルシフト回路１１ａは、パラレルデータ信号Ｄｉａ及びＤｉｂが入力され、同位相で且つ値が互いに異なる差動出力ｃｏｎｉａ、ｃｏｎｉｂを出力する。
【００４２】
次に、レベルシフト回路の動作について図６を参照して説明する。図６は、高電位側電源の供給或いは未供給でのレベルシフト回路の動作を説明する図である。
【００４３】
図６に示すように、本実施形態の高周波半導体スイッチ９０では、高電位側電源Ｖｄｄ１が遮断（未供給）、高電位側電源Ｖｄｄ２が供給されているとき、シリアル・パラレル変換回路１から出力されるパラレルデータ信号Ｄ１ａ、Ｄ２ａ、・・・、Ｄｎａはすべてローレベル（Ｖｓｓレベル）に設定される。ドライブ回路３から出力される差動出力ｃｏｎ１ａ、ｃｏｎ２ａ、・・・、ｃｏｎｎａはすべてローレベル（負電圧Ｖｎ）に設定され、差動出力ｃｏｎ１ｂ、ｃｏｎ２ｂ、・・・、ｃｏｎｎｂはすべてハイレベル（正電圧Ｖｐ）に設定される。スイッチ回路４の接続状態が不定な状態とはならない。この結果、スイッチ回路４は、スル―トランジスタがオフし、シャントトランジスタがオンするので共通高周波信号ＲＦ  ＣＯＭ側と高周波信号ＲＦ１、ＲＦ２、・・・、ＲＦｎ側の間が確実に遮断される。
【００４４】
一方、比較例の高周波半導体スイッチ１００では、高電位側電源Ｖｄｄ１が遮断（未供給）、高電位側電源Ｖｄｄ２が供給されているとき、シリアル・パラレル変換回路１ａから出力されるパラレルデータ信号Ｄ１ａ、Ｄ１ｂ、・・・、Ｄｎａ、Ｄｎｂはすべてローレベル（Ｖｓｓレベル）に設定される。ドライブ回路３ａから出力される差動出力ｃｏｎ１ａ、ｃｏｎ１ｂ、ｃｏｎ２ａ、ｃｏｎ２ｂ、・・・、ｃｏｎｎａ、ｃｏｎｎｂはすべて不定な状態となる。スイッチ回路４では、確実にスル―トランジスタをオフし、シャントトランジスタをオンすることができなくなる。この結果、共通高周波信号ＲＦ  ＣＯＭ側と高周波信号ＲＦ１、ＲＦ２、・・・、ＲＦｎ側の間を確実に遮断することができない。
【００４５】
なお、高電位側電源Ｖｄｄ１が供給、高電位側電源Ｖｄｄ２が供給されているとき、本実施形態の高周波半導体スイッチ９０及び比較例の高周波半導体スイッチ１００は、図６に示すように正常動作する。具体的には、差動出力ｃｏｎｉａ、ｃｏｎｉｂに基づいて、共通高周波信号ＲＦ  ＣＯＭ側と高周波信号ＲＦｉ側のみが選択接続される。
【００４６】
上述したように、本実施形態の高周波半導体スイッチ、端末装置は、シリアル・パラレル変換回路１、電源回路２、ドライブ回路３、及びスイッチ回路４が設けられる。シリアル・パラレル変換回路１は、高電位側電源Ｖｄｄ１が供給され、シリアルデータ信号ＤＡＴＡをシリアル・パラレル変換する。電源回路２は、高電位側電源Ｖｄｄ２が供給され、正電圧Ｖ１、正電圧Ｖｐ、及び負電圧Ｖｎを生成する。ドライブ回路３は、シリアル・パラレル変換されたパラレルデータ信号Ｄｉａが入力され、正電圧Ｖ１、正電圧Ｖｐ、及び負電圧Ｖｎを電源として入力し、ハイレベルが正電圧Ｖｐで且つローレベルがＶｎである差動出力ｃｏｎｉａ或いは差動出力ｃｏｎｉｂを生成するレベルシフト回路１１が複数設けられる。
【００４７】
このため、高周波半導体スイッチ９０では、高電位側電源Ｖｄｄ１が遮断（未供給）、高電位側電源Ｖｄｄ２が供給されたとき、スイッチ回路４の接続状態が不定にならないようにすることができ、誤動作の発生を防止できる。
【００４８】
なお、本実施形態のレベルシフト回路１１を図７に示す第一の変形例のレベルシフト回路１２に変更してもよい。具体的には、図７に示すようにレベルシフタ２３のノードＮ４から出力される信号を差動出力ｃｏｎｉｂ、ノードＮ５から出力される信号を差動出力ｃｏｎｉａに設定してもよい（レベルシフト回路１１の逆）。このような設定により、高電位側電源Ｖｄｄ１が遮断（未供給）、高電位側電源Ｖｄｄ２が供給されているときにスイッチ回路４の共通高周波信号ＲＦ  ＣＯＭ側（ＲＦ  ＣＯＭポート）と高周波信号ＲＦｉ側（ＲＦｉポート）の間を選択接続することができる。
【００４９】
また、本実施形態のレベルシフト回路１１を図８に示す第二の変形例のレベルシフト回路１３に変更してもよい。具体的には、図８に示すようにレベルシフト回路１３をインバータ２１、レベルシフタ２２ａ、及びレベルシフタ２３の構成にする。レベルシフタ２２ａは、本実施形態のレベルシフタ２２にＮｃｈ  ＭＯＳトランジスタＮＭＴ１１及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１２から構成されるソースフォロア回路２４を追加している。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１は、ドレインがノードＮ２に接続され、ゲートに正電圧Ｖ１が電源として供給され、ソースがノードＮ１１及びＮｃｈ  ＭＯＳトランジスタＮＭＴ２のドレインに接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１２は、ドレインがノードＮ３に接続され、ゲートに正電圧Ｖ１が電源として供給され、ソースがノードＮ１２及びＮｃｈ  ＭＯＳトランジスタＮＭＴ３のドレインに接続される。
【００５０】
（第二の実施形態）
次に、本発明の第二の実施形態に係る高周波半導体スイッチ、端末装置について、図面を参照して説明する。図９はシリアル・パラレル変換回路を示す回路図である。図１０は出力バッファを示す回路図である。本実施形態では、バックゲートがフローティングのトランジスタとバックゲートがソース接地のトランジスタを使い分けしてＥＳＤ耐量向上と高速化を両立させている。
【００５１】
本実施形態の高周波半導体スイッチは、シリアル・パラレル変換回路５部以外は第一の実施形態の高周波半導体スイッチ９０と同様な回路構成を有し、同一基板（１チップ）上に形成され、ＳＯＩ型ＭＯＳトランジスタから構成される。このため、異なる部分のみ説明する。
【００５２】
図９に示すように、シリアル・パラレル変換回路５と端子Ｐｃｌｋの間に入力バッファ３１が設けられる。シリアル・パラレル変換回路５と端子Ｐｄａｔａの間に入力バッファ３２及び出力バッファ４１が設けられる。
【００５３】
端子Ｐｃｌｋは、入力されたクロック信号ＣＬＫを入力バッファ３１に出力する。入力バッファ３１は、クロック信号をドライブしてシリアル・パラレル変換回路５に出力する。端子Ｐｄａｔａは、入力されたシリアルデータ信号ＤＡＴＡを入力バッファ３２に出力する。入力バッファ３２は、シリアルデータ信号ＤＡＴＡをドライブしてシリアル・パラレル変換回路５に出力する。出力バッファ４１は、Ｈｉ−Ｚ（ハイインピーダンス）出力モードを有するインバータである。出力バッファ４１は、シリアル・パラレル変換回路５から出力されるデータ信号Ｄａ１及びデータ信号Ｄａ２が入力され、信号処理されたデータ信号Ｄａ０を端子Ｐｄａｔａに出力する。
【００５４】
ここで、入力バッファ３１、入力バッファ３２、出力バッファ４１、及びシリアル・パラレル変換回路５を構成するＳＯＩ型ＭＯＳトランジスタには、高速動作が可能な完全空乏型構造のＳＯＩ型ＭＯＳトランジスタを用いている。
【００５５】
端子Ｐｃｌｋ及び端子Ｐｄａｔａは、図示しないＥＳＤ（Electrostatic Discharge）保護素子が設けられる。端子Ｐｄａｔａは、出力バッファ４１から出力されるデータ信号Ｄａ０が入力されるので、端子Ｐｃｌｋと比較してＥＳＤ耐量が低下する傾向がある。
【００５６】
シリアル・パラレル変換回路５は、高電位側電源Ｖｄｄ１が供給され、入力バッファ３１でドライブされたクロック信号ＣＬＫとクロック信号ＣＬＫに同期し、入力バッファ３２でドライブされたシリアルデータ信号ＤＡＴＡとが入力される。シリアル・パラレル変換回路５は、シリアル・パラレル変換された複数のパラレルデータ信号Ｄ１ａ、Ｄ２ａ、・・・、Ｄｎａを生成する。生成された複数のパラレルデータ信号Ｄ１ａ、Ｄ２ａ、・・・、Ｄｎａは、ドライブ回路３に出力される。シリアル・パラレル変換回路５は、複数のパラレルデータ信号Ｄ１ａ、Ｄ２ａ、・・・、Ｄｎａとは別にデータ信号Ｄａ１及びデータ信号Ｄａ２を生成する。
【００５７】
図１０に示すように、出力バッファ４１は、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２１とＮｃｈ  ＭＯＳトランジスタＮＭＴ２１から構成され、ノードＮ２１から出力信号を出力する。
【００５８】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２１は、ソースが高電位側電源Ｖｄｄ１に接続され、ゲートにデータ信号Ｄａ１が入力され、ドレインがノードＮ２１に接続され、バックゲートがソースに接続される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２１は、バックゲートがソース接地されたＳＯＩ型ＭＯＳトランジスタである。
【００５９】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２１は、ドレインがノードＮ２１に接続され、ゲートに信号Ｄａ２が入力され、ソースが低電位側電源（接地電位）Ｖｓｓに接続され、バックゲートがソースに接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２１は、バックゲートがソース接地されたＳＯＩ型ＭＯＳトランジスタである。
【００６０】
出力バッファ４１は、データ信号Ｄａ１がハイレベル、データ信号Ｄａ２がローレベルのとき、インバータ動作しない。出力側のノードＮ２１がＨｉ−Ｚ（ハイインピーダンス）状態となり端子Ｐｄａｔａから外部に信号を出力しない。
【００６１】
出力バッファ４１は、データ信号Ｄａ１がローレベル、データ信号Ｄａ２がローレベルのとき、インバータ動作する。出力側のノードＮ２１から端子Ｐｄａｔａにハイレベル（Ｖｄｄ１）のデータ信号Ｄａ０を出力する。出力バッファ４１は、データ信号Ｄａ１がハイレベル、データ信号Ｄａ２がハイレベルのとき、インバータ動作する。出力側のノードＮ２１から端子Ｐｄａｔａにローレベル（Ｖｓｓ）のデータ信号Ｄａ０を出力する。
【００６２】
ここでは、図示していないが入力バッファ３１、入力バッファ３２、及びシリアル・パラレル変換回路５を構成するＰｃｈ  ＭＯＳトランジスタ及びＮｃｈ  ＭＯＳトランジスタをバックゲートがフローティングのＳＯＩ型ＭＯＳトランジスタとしている。
【００６３】
次に、バックゲートがソース接地されたＳＯＩ型ＭＯＳトランジスタとバックゲートがフローティングのＳＯＩ型ＭＯＳトランジスタの構造及び特性について、図１１及び図１２を参照して説明する。図１１はバックゲートがフローティングのトランジスタを示す概略断面図である。図１２はバックゲートがソース接地のトランジスタを示す概略断面図である。なお、表現を簡略化するために、これ以降、バックゲートがソース接地されたＳＯＩ型ＭＯＳトランジスタをＳ型ＦＥＴ、バックゲートがフローティングのＳＯＩ型ＭＯＳトランジスタをＦ型ＦＥＴと呼称する。
【００６４】
図１１（ａ）に示すように、Ｆ型ＦＥＴ（Ｐｃｈ）では、第一の基板５１、ＢＯＸ層（埋め込み酸化膜）５２、及び第二の基板（図示せず）から構成されるＳＯＩ基板５４にＰｃｈ  ＭＯＳトランジスタが形成される。第二の基板（図示せず）には、Ｎ層５３、ＳＴＩ（シャロートレンチアイソレーション）５５、Ｐ＋層５６が設けられる。Ｎ層５３及びＰ＋層５６は周囲をＳＴＩ（シャロートレンチアイソレーション）５５で分離されている。バックゲートであるＮ層５３は、両側にソースであるＰ＋層５６とドレインであるＰ＋５６が設けられる。Ｎ層５３上には、ゲート絶縁膜７１を介してゲート電極７２が設けられる。Ｆ型ＦＥＴ（Ｐｃｈ）では、バックゲートであるＮ層５３がフローティングであり、端子に接続されていない。このため、高速動作が可能となる。
【００６５】
図１１（ｂ）に示すように、Ｆ型ＦＥＴ（Ｎｃｈ）では、第一の基板５１、ＢＯＸ層（埋め込み酸化膜）５２、及び第二の基板（図示せず）から構成されるＳＯＩ基板５４にＮｃｈ  ＭＯＳトランジスタが形成される。第二の基板（図示せず）には、Ｐ層５７、ＳＴＩ（シャロートレンチアイソレーション）５５、Ｎ＋層５８が設けられる。Ｐ層５７及びＮ＋層５８は周囲をＳＴＩ（シャロートレンチアイソレーション）５５で分離されている。バックゲートであるＰ層５７は、両側にソースであるＮ＋層５８とドレインであるＮ＋層５８が設けられる。Ｐ層５７上には、ゲート絶縁膜７１を介してゲート電極７２が設けられる。Ｆ型ＦＥＴ（Ｎｃｈ）では、バックゲートであるＰ層５７がフローティングであり、端子に接続されていない。このため、高速動作が可能となる。
【００６６】
図１２（ａ）に示すように、Ｓ型ＦＥＴ（Ｐｃｈ）では、第一の基板５１、ＢＯＸ層（埋め込み酸化膜）５２、及び第二の基板（図示せず）から構成されるＳＯＩ基板５４にＰｃｈ  ＭＯＳトランジスタが形成される。なお、図１１（ａ）に示すＦ型ＦＥＴ（Ｐｃｈ）と同様な部分の説明を省略し、異なる部分のみ説明する。
【００６７】
ソース部にはＮ＋層５８が設けられ、Ｎ＋層５８のＮ層５３と接する表面部にはＰ＋層６１が設けられる。Ｎ＋層５８とＰ＋層６１は、ソースに接続される。このため、Ｓ型ＦＥＴ（Ｐｃｈ）では、バックゲートであるＮ層５３がＮ＋層５８及びＰ＋層６１を介してソースに接続される。Ｓ型ＦＥＴ（Ｐｃｈ）は、Ｆ型ＦＥＴ（Ｐｃｈ）に比べて速度は遅くなるが、ドレイン耐圧を高めることができＥＳＤ耐量を向上することができる。
【００６８】
図１２（ｂ）に示すように、Ｓ型ＦＥＴ（Ｎｃｈ）では、第一の基板５１、ＢＯＸ層（埋め込み酸化膜）５２、及び第二の基板（図示せず）から構成されるＳＯＩ基板５４にＮｃｈ  ＭＯＳトランジスタが形成される。なお、図１１（ｂ）に示すＦ型ＦＥＴ（Ｎｃｈ）と同様な部分の説明を省略し、異なる部分のみ説明する。
【００６９】
ソース部にはＰ＋層５６が設けられ、Ｐ＋層５６のＰ層５７と接する表面部にはＮ＋層６２が設けられる。Ｐ＋層５６とＮ＋層６２は、ソースに接続される。このため、Ｓ型ＦＥＴ（Ｎｃｈ）では、バックゲートであるＰ層５７がＰ＋層５６及びＮ＋層６２を介してソースに接続される。Ｓ型ＦＥＴ（Ｎｃｈ）は、Ｆ型ＦＥＴ（Ｎｃｈ）に比べて速度は遅くなるが、ドレイン耐圧を高めることができＥＳＤ耐量を向上することができる。
【００７０】
出力バッファ４１は、Ｓ型ＦＥＴを使用しているのでＥＳＤ耐量を向上することができる。その結果、端子Ｐｄａｔａに対するＥＳＤ耐量を向上することができる。入力バッファ３１及び入力バッファ３２は、Ｆ型ＦＥＴを使用しているので信号の伝搬遅延を抑制することができる。
【００７１】
シリアル・パラレル変換回路５は、パラレルデータ信号Ｄｉａを出力する側に設けられるＰｃｈ  ＭＯＳトランジスタにＳ型ＦＥＴを用い、それ以外のシリアル・パラレル変換回路５を構成するＰｃｈ  ＭＯＳトランジスタ及びＮｃｈ  ＭＯＳトランジスタにＦ型ＦＥＴを用いるのが好ましい。
【００７２】
その理由は、高電位側電源Ｖｄｄ１が供給から遮断（未供給）された状態に変化したとき、シリアル・パラレル変換回路５を構成するすべてのトランジスタがＦ型ＦＥＴの場合、出力側がＨｉ−Ｚ（ハイインピーダンス）状態となる。その結果、高電位側電源Ｖｄｄ１が遮断（未供給）される前の電位を保持する危険性が生じるからである。
【００７３】
パラレルデータ信号Ｄｉａを出力する側に設けられるＰｃｈ  ＭＯＳトランジスタにＳ型ＦＥＴを用いた場合、Ｎ＋層５８及びＰ＋層６１を介してソースに接続されるバックゲートであるＰ層５７と出力側のドレインに接続されるＰ＋層５６とがダイオード接続される（図１２（ａ）参照）。その結果、出力側の電荷は放電されて出力側がＨｉ−Ｚ（ハイインピーダンス）状態から解消される。出力側のパラレルデータ信号Ｄｉａはローレベルに設定される。
【００７４】
なお、パラレルデータ信号Ｄｉａを出力する側に設けられるＰｃｈ  ＭＯＳトランジスタだけをＳ型ＦＥＴにしているだけなので、シリアル・パラレル変換回路５の高速動作の低下を大幅に抑制することができる。
【００７５】
上述したように、本実施形態の高周波半導体スイッチ、端末装置は、シリアル・パラレル変換回路５と端子Ｐｃｌｋの間に入力バッファ３１が設けられる。シリアル・パラレル変換回路５と端子Ｐｄａｔａの間に入力バッファ３２及び出力バッファ４１が設けられる。入力バッファ３１及び入力バッファ３２にはＦ型ＦＥＴが適用される。出力バッファ４１にはＳ型ＦＥＴが適用される。シリアル・パラレル変換回路５は、パラレルデータ信号Ｄｉａを出力する側に設けられるＰｃｈ  ＭＯＳトランジスタにＳ型ＦＥＴが適用され、それ以外のＰｃｈ  ＭＯＳトランジスタ及びＮｃｈ  ＭＯＳトランジスタにＦ型ＦＥＴが適用される。
【００７６】
このため、端子Ｐｄａｔａに対するＥＳＤ耐量の向上と、シリアル・パラレル変換回路５、入力バッファ３１、及び入力バッファ３２の高速動作を両立することができる。
【００７７】
なお、実施形態では、高周波半導体スイッチをＭＯＳトランジスタで構成しているが必ずしもこれに限定されるものではない。例えば、ゲートが高誘電率を有する絶縁膜などから構成されるＭＩＳトランジスタで構成してもよい。高周波半導体スイッチを構成する回路を同一ＳＯＩ基板上（１チップ）に形成しているが必ずしもこれに限定されるものではない。別々のＳＯＩ基板上に形成してもよい。
【００７８】
また、第二の実施形態では、シリアル・パラレル変換回路５を完全空乏型構造のＳＯＩ型ＭＯＳトランジスタにしているが必ずしもこれに限定されるものではない。部分空乏型構造のＳＯＩ型ＭＯＳトランジスタにしてもよい。
【００７９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８０】
１、１ａ、５  シリアル・パラレル変換回路
２、２ａ  電源回路
３、３ａ  ドライブ回路
４  スイッチ回路
１１、１１ａ、１２、１３  レベルシフト回路
２１  インバータ
２２、２２ａ、２３  レベルシフタ
２４ａ  ソースフォロア回路
３１、３２  入力バッファ
４１  出力バッファ
５１  基板
５２  ＢＯＸ層（埋め込み酸化膜）
５３  Ｎ層
５４  ＳＯＩ基板
５５  ＳＴＩ（シャロートレンチアイソレーション）
５６、６１  Ｐ＋層
５７  Ｐ層
５８、６２  Ｎ＋層
７１  ゲート絶縁膜
７２  ゲート電極
９０、１００  高周波半導体スイッチ
９１  端末装置
９２  データ処理部
ｃｏｎ１ａ、ｃｏｎ１ｂ、ｃｏｎ２ａ、ｃｏｎ２ｂ、ｃｏｎｊａ、ｃｏｎｊｂ、ｃｏｎｎａ、ｃｏｎｎｂ  差動出力
Ｄ１ａ、Ｄ１ｂ、Ｄ２ａ、Ｄｉａ、Ｄｉｂ、Ｄｎａ、Ｄｎｂ  パラレルデータ信号
Ｄａ１、Ｄａ２、Ｄａ０  データ信号
ＤＡＴＡ  シリアルデータ信号
Ｎ１〜Ｎ５、Ｎ１１、Ｎ１２、Ｎ２１  ノード
ＮＭＴ１〜５、ＮＭＴ１１、ＮＭＴ１２、ＮＭＴ２１  Ｎｃｈ  ＭＯＳトランジスタ
Ｐｃｌｋ、Ｐｄａｔａ  端子
ＰＭＴ１〜５、ＰＭＴ２１  Ｐｃｈ  ＭＯＳトランジスタ
Ｒ１１、Ｒ１２、Ｒ１ｋ、Ｒｎ１、Ｒｎ２、Ｒｎｋ、Ｒ１１１、Ｒ１１２、Ｒ１１ｊ、Ｒ１ｎ１、Ｒ１ｎ２、Ｒ１ｎｊ  抵抗
ＲＦ１、ＲＦ２、ＲＦｎ  高周波信号
ＲＦ  ＣＯＭ  共通高周波信号
Ｓ１１、Ｓ１２、Ｓ１ｋ、Ｓｎ１、Ｓｎ２、Ｓｎｋ  シャントトランジスタ
Ｔ１１、Ｔ１２、Ｔ１ｊ、Ｔｎ１、Ｔｎ２、Ｔｎｊ  スル―トランジスタ
Ｖｄｄ１、Ｖｄｄ２  高電位側電源
Ｖ１、Ｖｐ  正電圧
Ｖｎ  負電圧
Ｖｓｓ  低電位側電源（接地電位）
【図１】
2013115790.tif 000003
【図２】
2013115790.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2013115790.tif 000009
【図８】
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【図９】
2013115790.tif 000011
【図１０】
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【図１１】
2013115790.tif 000013
【図１２】
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【図１３】
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