(57)【要約】【課題】本発明は、貫通電極のサイズ（直径）が縮小化された場合でも、４端子法により貫通電極の抵抗値を正確に測定することの可能な半導体チップ及びその抵抗測定方法、並びに半導体装置を提供することを課題とする。【解決手段】半導体基板１０１及び回路素子層１０２を有する半導体チップ本体５５と、半導体チップ本体５５を貫通する第１乃至第４の貫通電極６１〜６４と、回路素子層１０２に設けられた回路素子を介することなく、第１の貫通電極６１と第２の貫通電極６２とを電気的に接続する第１の導電経路９６と、回路素子を介することなく、第１の貫通電極６１と第３の貫通電極６３とを電気的に接続する第２の導電経路９７と、回路素子を介することなく、第２の貫通電極６２と第４の貫通電極６４とを電気的に接続する第３の導電経路９８と、を有する。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板、及び該半導体基板の主面に設けられた回路素子層を有する半導体チップ本体と、
前記半導体チップ本体を貫通する第１乃至第４の貫通電極と、
前記回路素子層に設けられた回路素子を介することなく、前記第１の貫通電極と前記第２の貫通電極とを電気的に接続する第１の導電経路と、
前記回路素子を介することなく、前記第１の貫通電極と前記第３の貫通電極とを電気的に接続する第２の導電経路と、
前記回路素子を介することなく、前記第２の貫通電極と前記第４の貫通電極とを電気的に接続する第３の導電経路と、
を有することを特徴とする半導体チップ。
【請求項２】
前記半導体基板を貫通するように設けられ、前記第１乃至第４の貫通電極のそれぞれを囲む絶縁リングを有し、
前記第１の導電経路は、前記第１の貫通電極と前記第２の貫通電極とを接続する第１の導電パターンであり、
前記第２の導電経路は、前記第１の貫通電極と前記第３の貫通電極とを接続する第２の導電パターンであり、
前記第３の導電経路は、前記第２の貫通電極と前記第４の貫通電極とを接続する第３の導電パターンであることを特徴とする請求項１記載の半導体チップ。
【請求項３】
前記半導体基板を貫通するように設けられ、前記第１の貫通電極及び前記第３の貫通電極をまとめて囲む第１の絶縁リングと、
前記半導体基板を貫通するように設けられ、前記第２の貫通電極及び前記第４の貫通電極をまとめて囲む第２の絶縁リングと、を有し、
前記第１の導電経路は、前記第１の貫通電極と前記第２の貫通電極とを電気的に接続する導電パターンであり、
前記第２の導電経路は、前記第１の絶縁リングに囲まれた部分の前記半導体基板であり、
前記第３の導電経路は、前記第２の絶縁リングに囲まれた部分の前記半導体基板であることを特徴とする請求項１記載の半導体チップ。
【請求項４】
前記第１乃至第４の貫通電極は、抵抗値を測定する際に使用する抵抗値測定用のダミー電極であることを特徴とする請求項１乃至３のうち、いずれか１項記載の半導体チップ。
【請求項５】
前記第１乃至第４の貫通電極は、前記半導体基板を貫通する貫通孔を埋め込む基板貫通電極と、前記回路素子層を貫通するように配置され、かつ前記基板貫通電極と接続された多層配線部と、をそれぞれ有しており、
前記第１の導電パターンは、前記回路素子層に設けられ、前記第１の貫通電極の前記多層配線部と前記第２の貫通電極の前記多層配線部とを接続することを特徴とする請求項２記載の半導体チップ。
【請求項６】
前記第１乃至第４の貫通電極は、前記半導体基板を貫通する貫通孔を埋め込む基板貫通電極と、前記回路素子層を貫通するように配置され、かつ前記基板貫通電極と接続された多層配線部と、をそれぞれ有しており、
前記基板貫通電極は、前記貫通孔の内面を覆うシード層と、該シード層を介して、前記貫通孔を埋め込む導電膜と、を有し、
前記シード層は、前記第１の貫通電極が配置される前記貫通孔の内面から前記第３の貫通電極が配置される前記貫通孔の内面に亘って配置されると共に、前記第２の貫通電極が配置される前記貫通孔の内面から前記第４の貫通電極が配置される前記貫通孔の内面に亘って配置されており、
前記第２の導電経路は、前記第１の貫通電極が配置される前記貫通孔と前記第３の貫通電極が配置される前記貫通孔との間に配置された前記シード層であり、
前記第３の導電経路は、前記第２の貫通電極が配置される前記貫通孔と前記第４の貫通電極が配置される前記貫通孔との間に配置された前記シード層であることを特徴とする請求項５記載の半導体チップ。
【請求項７】
前記第１乃至第４の貫通電極は、前記半導体基板を貫通する貫通孔を埋め込む基板貫通電極と、前記回路素子層を貫通するように配置され、かつ前記基板貫通電極と接続された多層配線部と、をそれぞれ有しており、
前記導電パターンは、前記回路素子層に設けられ、前記第１の貫通電極の前記多層配線部と前記第２の貫通電極の前記多層配線部とを接続することを特徴とする請求項３記載の半導体チップ。
【請求項８】
前記主面とは反対側に位置する前記半導体基板の面から露出された前記第１乃至第４の貫通電極の端面に、４端子抵抗測定器の端子が接続される第１のバンプ電極を有することを特徴とする請求項１乃至７のうち、いずれか１項記載の半導体チップ。
【請求項９】
前記回路素子層から露出された前記第１乃至第４の貫通電極の端に、それぞれ第２のバンプ電極を設けたことを特徴とする請求項１乃至８のうち、いずれか１項記載の半導体チップ。
【請求項１０】
前記半導体チップ本体を貫通し、かつ前記回路素子と接続された複数の電源用貫通電極と、
前記半導体チップ本体を貫通し、かつ前記回路素子と接続された複数のグラウンド用貫通電極と、
前記半導体基板に、該半導体基板を貫通するように配置され、かつ複数の前記電源用貫通電極を囲む電源電極用絶縁リングと、
前記半導体基板に、該半導体基板を貫通するように配置され、かつ複数の前記グラウンド用貫通電極を囲むグラウンド電極用絶縁リングと、
を有することを特徴とする請求項１乃至９のうち、いずれか１項記載の半導体チップ。
【請求項１１】
前記主面とは反対側に位置する前記半導体基板の面から露出された前記電源用貫通電極の端面及び前記グラウンド用貫通電極の端面に、それぞれ前記第１のバンプ電極を設けたことを特徴とする請求項１０記載の半導体チップ。
【請求項１２】
前記回路素子層から露出された前記電源用貫通電極の端面及び前記グラウンド用貫通電極の端面に、それぞれ第２のバンプ電極を設けたことを特徴とする請求項１０または１１記載の半導体チップ。
【請求項１３】
半導体基板に、複数の回路素子及び第１乃至第４の貫通電極を形成し、
前記複数の回路素子のいずれの回路素子も介さずに、前記第１の貫通電極から前記第２の貫通電極に電流を供給し、
前記第１の貫通電極と前記第２の貫通電極との間の電圧を、前記第３の貫通電極と前記第４の貫通電極との間の電圧として測定することを特徴とする半導体チップの抵抗測定方法。
【請求項１４】
前記第１の貫通電極から前記第２の貫通電極への電流の供給は、第１及び第２のプローブ電極を、それぞれ前記第１及び前記第２の貫通電極に接触させることで実行し、
前記第３の貫通電極と前記第４の貫通電極との間の電圧の測定は、第３及び第４のプローブ電極を、それぞれ前記第３及び前記第４の貫通電極に接触させることで実行することを特徴とする請求項１３記載の半導体チップの抵抗測定方法。
【請求項１５】
半導体基板と、
前記半導体基板上に形成された複数の回路素子と、
各々が前記半導体基板を貫通して形成される第１及び第２の貫通電極と、
前記第１の貫通電極に供給される電流を前記複数の回路素子のいずれも介することなく前記第１の貫通電極から前記第２の貫通電極へ運ぶ第１の導電経路と、
前記半導体基板を貫通して形成され、前記第１の貫通電極と実質的に同一の電位を示す第３の貫通電極と、
前記半導体基板を貫通して形成され、前記第２の貫通電極と実質的に同一の電位を示す第４の貫通電極と、
を有すること、を特徴とする半導体装置。
【請求項１６】
前記第１の貫通電極と前記第３の貫通電極とを、実質的に電流を運ぶことなく導通する第２の導電経路と、
前記第２の貫通電極と前記第４の貫通電極とを、実質的に電流を運ぶことなく導通する第３の導電経路と、を有することを特徴とする請求項１５記載の半導体装置。
【請求項１７】
前記半導体基板が、前記第１の貫通電極と前記第３の貫通電極とに挟まれた第１の部分であって、前記第２の導電経路として働く前記第１の部分と、
前記第２の貫通電極と前記第４の貫通電極とに挟まれた第２の部分であって、前記第３の導電経路として働く前記第２の部分と、を含むことを特徴とする請求項１６記載の半導体装置。
【請求項１８】
前記第１及び前記第３の貫通電極を囲む第１の絶縁リングと、
前記第２及び前記第４の貫通電極を囲む第２の絶縁リングと、を有することを特徴とする請求項１５乃至１７のうち、いずれか１項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップ及びその抵抗測定方法、並びに半導体装置に関する。
【背景技術】
【０００２】
電子機器の小型化に伴い、搭載される半導体装置の高集積化及び小型化も必要とされている。そのため、回路素子層を有する複数の半導体チップを高密度に実装し、高機能なシステムを短期間で実現するシステム・イン・パッケージ技術が注目されており、多様な実装構造が提案されている。
【０００３】
例えば、複数の半導体チップを三次元的に積層することによって小型化を実現することのできる半導体装置（積層型半導体装置）の開発が進められている。積層型半導体装置の場合、積層した半導体チップ間は、貫通電極を介して電気的に接続される。
該貫通電極は、半導体基板の主面（表面）に設けられた回路素子層の表面側に形成された表面電極と、主面の反対側に位置する半導体基板の面側（裏面側）に形成された裏面電極と、を電気的に接続している。
【０００４】
特許文献１には、半導体基板に、表面保護絶縁膜に形成された素子面電極の一方の面を露出する貫通孔を形成し、その後、該貫通孔の内面を覆うシード層を介して、該貫通孔を埋め込まない厚さで、該貫通孔の内面を覆うコンタクト電極（Ｓｉ貫通ビア）を形成する半導体装置（半導体チップ）が開示されている。
また、特許文献１には、半導体基板に、コンタクト電極の外壁を囲むリング状の絶縁膜を設けることも開示されている。
【０００５】
また、特許文献２には、半導体基板に開口面積が大、中、小の少なくとも３種類の貫通孔を形成し、次いで、開口面積が異なる少なくとも３種類の貫通孔に、該貫通孔を埋め込まない厚さとされた貫通電極（Ｓｉ貫通ビア）を作成し、次いで、３種類の貫通電極のうち、開口面積が大の貫通孔を有する貫通電極及び小の貫通孔を有する貫通電極の抵抗値をそれぞれ測定することにより貫通電極の接続状態を判定する半導体装置（半導体チップ）の製造方法が開示されている。
【０００６】
しかしながら、特許文献１，２に記載された貫通電極（貫通孔を埋め込まない厚さで形成されたＳｉ貫通ビア）では、貫通孔の断面積と比較して貫通電極の断面積が小さくなるため、貫通電極の抵抗が高くなってしまうという問題があった。
【０００７】
このような問題を解決する手段として、特許文献３には、半導体基板を貫通する貫通孔を埋め込むように貫通電極（Ｓｉ貫通ビア）を形成することが開示されている。
特許文献３では、貫通孔を埋め込むように貫通電極を形成することで、特許文献１，２に記載の貫通電極と比較して断面積が大きくなるので、貫通電極の抵抗値を小さくすることができる。
【０００８】
また、従来、貫通電極（半導体基板及び回路素子層を貫通する電極）の抵抗値を正確に測定する方法として、４端子法が用いられている。
４端子法とは、２つの端子が定電流源と接続され、残りの２つの端子が電圧測定用であり、定電流を測定対象に流すことでそこに接触抵抗があっても一定の電流が対象に流れ、定電流源とは離れた電圧測定端子で対象の電圧を測ることで電圧測定においてほとんど電流が流れないため、接触抵抗があっても電圧降下が無視できるほど小さく低抵抗の測定が可能な方法である。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００９−１８１９８１号公報
【特許文献２】特開２００９−２６０２９２号公報
【特許文献３】特開２０１０−２７２７３７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
特許文献３に記載された半導体装置（半導体チップ）では、外部接続用端子として機能するＮｉ−Ａｕ堆積層（裏面バンプ電極）の直径が貫通孔の直径と同程度となる。
また、貫通電極を介して、多数の信号を外部とやり取りする半導体装置（半導体チップ）においては、多数の貫通電極を備える必要があることから、１つ１つの貫通電極の直径（サイズ）は小さくなってきており、貫通電極の直径の縮小と共に、外部接続用端子として機能する裏面バンプ電極の直径（サイズ）も小さくなってきている。
【００１１】
このように、貫通電極の小型化が進展すると、４端子法を用いて貫通電極の抵抗値を測定する際、１つの裏面バンプ電極に、プローブ装置（電気的検査装置）のコンタクトプローブを２本接触させることができないという問題があった。
つまり、４端子法を用いて、小型化された貫通電極を測定することができないという問題があった。
【課題を解決するための手段】
【００１２】
本発明の一観点によれば、半導体基板、及び該半導体基板の主面に設けられた回路素子層を有する半導体チップ本体と、前記半導体チップ本体を貫通する第１乃至第４の貫通電極と、前記回路素子層に設けられた回路素子を介することなく、前記第１の貫通電極と前記第２の貫通電極とを電気的に接続する第１の導電経路と、前記回路素子を介することなく、前記第１の貫通電極と前記第３の貫通電極とを電気的に接続する第２の導電経路と、前記回路素子を介することなく、前記第２の貫通電極と前記第４の貫通電極とを電気的に接続する第３の導電経路と、を有することを特徴とする半導体チップが提供される。
【発明の効果】
【００１３】
本発明の半導体チップによれば、半導体チップ本体を貫通する第１乃至第４の貫通電極と、回路素子層に設けられた回路素子を介することなく、第１の貫通電極と第２の貫通電極とを電気的に接続する第１の導電経路と、回路素子を介することなく、第１の貫通電極と第３の貫通電極とを電気的に接続する第２の導電経路と、回路素子を介することなく、第２の貫通電極と第４の貫通電極とを電気的に接続する第３の導電経路と、を有することにより、半導体チップの微細化（小型化）の進展によりサイズ（直径）が縮小化された第１乃至第４の貫通電極に対して、それぞれ１つの端子を接続させることが可能となる。
【００１４】
これにより、第１乃至第４の貫通電極のサイズ（直径）が縮小化された場合でも、４端子法を用いて、第１乃至第４の貫通電極の抵抗値を正確に測定できる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１の実施の形態に係る積層型半導体装置の概略構成を示す断面図である。
【図２】図１に示す配線基板側から見た第１の実施の形態の半導体チップの概略構成を示す平面図である。
【図３】図１に示す半導体チップの切断面を拡大した図である。
【図４】図３に示す半導体チップをＤ視した平面図である。
【図５】４端子抵抗測定器を用いて半導体チップの第１乃至第４の貫通電極の抵抗を測定する様子を模式的に示す図である。
【図６】図５に示す４端子法による抵抗測定時の等価回路を示す図である。
【図７】本発明の第２の実施の形態に係る半導体チップの断面図である。
【図８】図７に示す半導体チップをＤ視した平面図である。
【図９】４端子抵抗測定器を用いて図７に示す半導体チップの第１乃至第４の貫通電極の抵抗を測定する様子を模式的に示す図である。
【図１０】図９に示す４端子法による抵抗測定時の等価回路を示す図である。
【図１１】本発明の第３の実施の形態に係る半導体チップの概略構成を示すブロック図である。
【図１２】図１１に示す半導体チップの主要部の断面図である。
【図１３】図１２に示す半導体チップをＤ視した平面図である。
【発明を実施するための形態】
【００１６】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の積層型半導体装置及び半導体チップの寸法関係とは異なる場合がある。
【００１７】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る積層型半導体装置の概略構成を示す断面図である。なお、図１に示す半導体チップ１３−１の切断面は、後述する図２に示す半導体チップ１３−１のＣ−Ｃ線断面に対応している。
また、図１に示す領域Ａは、図２に示す領域Ａに対応しており、図１に示す領域Ｂは、図２に示す領域Ｂに対応している。
【００１８】
図１を参照するに、第１の実施の形態の積層型半導体装置１０は、配線基板１１（パッケージ基板）と、制御用半導体チップ１２と、半導体チップ１３−１，１３−２と、第１の封止樹脂１５と、第２の封止樹脂１６と、外部接続端子１８と、を有する。
【００１９】
配線基板１１は、基板本体２１と、接続パッド２２と、外部接続用パッド２３と、配線パターン２５と、を有する。基板本体２１は、板状とされた基板である。基板本体２１としては、例えば、絶縁樹脂基板を用いることができる。
【００２０】
接続パッド２２は、基板本体２１の表面２１ａに設けられている。接続パッド２２は、制御用半導体チップ１２が実装されるパッドである。外部接続用パッド２３は、基板本体２１の裏面２１ｂに設けられている。
配線パターン２５は、基板本体２１に内設されている。配線パターン２５は、一端が接続パッド２２と接続されており、他端が外部接続用パッド２３と接続されている。これにより、配線パターン２５は、接続パッド２２と外部接続用パッド２３とを電気的に接続している。
【００２１】
制御用半導体チップ１２は、制御用チップ本体３１と、貫通電極３３と、第１のバンプ電極３４と、第２のバンプ電極３５と、を有する。
制御用チップ本体３１は、半導体基板３７及び回路素子層３８を有しており、半導体基板３７の表面３７ａ（主面）に回路素子層３８が設けられた構成とされている。半導体基板３７としては、例えば、単結晶シリコン基板を用いることができる。
【００２２】
回路素子層３８は、積層された複数の層間絶縁膜（図示せず）、及び該層間絶縁膜に設けられた図示していない配線パターン（ビア及び配線）により構成された多層配線構造とされている。
回路素子層３８には、内部回路４１が設けられている。内部回路４１には、例えば、配線基板１１と半導体チップ１３−１，１３−２との間の情報のやり取りを仲介する制御回路（図示せず）が設けられている。
なお、図１では、説明の都合上貫通電極３３と内部回路４１とを同一の断面上に記載したが、貫通電極３３と内部回路４１とが同一断面上に形成されない構造としてもよい。
【００２３】
貫通電極３３は、制御用チップ本体３１を貫通するように、複数設けられている。複数の貫通電極３３は、内部回路４１と電気的に接続されている。具体的には、貫通電極３３は、回路素子層３８に形成された内部配線を介して内部回路４１と電気的に接続されている。
貫通電極３３は、一方の端面が半導体基板３７の裏面３７ｂから露出されており、他方の端面が回路素子層３８の表面３８ａから露出されている。
【００２４】
第１のバンプ電極３４は、貫通電極３３の一方の端面に設けられており、半導体基板３７の裏面３７ｂから突出している。
第２のバンプ電極３５は、貫通電極３３の他方の端面に設けられており、回路素子層３８の表面３８ａから突出している。第２のバンプ電極３５は、配線基板１１の接続パッド２２と接続されている。
言い換えれば、制御用半導体チップ１２は、接続パッド２２に対してフリップチップ実装されている。これにより、制御用半導体チップ１２は、配線基板１１と電気的に接続されている。
【００２５】
図２は、図１に示す配線基板側から見た第１の実施の形態の半導体チップの概略構成を示す平面図である。図２において、図１に示す積層型半導体装置１０と同一構成部分には、同一符号を付す。また、図２において、領域Ａが貫通電極群５１の形成領域を示しており、領域Ｂが抵抗値測定用貫通電極群５３の形成領域を示している。
さらに、図２では、半導体チップ１３−１の一例として、メモリ用半導体チップのうちの１つであるワイドＩＯＤＲＡＭを図示する。
【００２６】
始めに、図２を参照して、半導体チップ１３−１の構成を簡単に説明する。半導体チップ１３−１は、ワイドＩＯＤＲＡＭであり、第１乃至第４のチャネル４５〜４８を有する。
第１のチャネル４５は、ＤＲＡＭであり、データ、コマンド、及びアドレスをそれぞれ受信する複数の端子を含む貫通電極群５１と、内部回路やメモリセルアレイを含む記憶領域部５２と、抵抗値測定用貫通電極群５３と、を有する。
抵抗値測定用貫通電極群５３は、貫通電極群５１から離間した第１のチャネル４５の角部に設けられている。
【００２７】
第２乃至第４のチャネル４６〜４８は、ＤＲＡＭであり、データ、コマンド、及びアドレスをそれぞれ受信する複数の端子を含む貫通電極群５１と、内部回路やメモリセルアレイ等の各種回路を構成する複数の回路素子を含む記憶領域部５２と、をそれぞれ有する。
なお、以後本明細書では、記憶領域部５２を記憶領域部５２に含まれる回路素子の意味で用いることもある。
つまり、第２乃至第４のチャネル４６〜４８は、抵抗値測定用貫通電極群５３を備えていないこと以外は、第１のチャネル４５と同様な構成とされている。
また、第１乃至第４のチャネル４５〜４８の構成要素である貫通電極群５１は、半導体チップ１３−１の中央部に配置されている。
【００２８】
なお、図２では、抵抗値測定用貫通電極群５３を第１のチャネル４５に設けた場合を例に挙げて説明したが、抵抗値測定用貫通電極群５３の形成位置は、これに限定されない。抵抗値測定用貫通電極群５３は、第１乃至第４のチャネル４５〜４８のうち、少なくともいずれか１つのチャネルに設けられていればよい。
【００２９】
また、図２では、貫通電極群５１から離間した位置に抵抗値測定用貫通電極群５３を配置した場合を例に挙げて説明したが、貫通電極群５１に近接した位置に抵抗値測定用貫通電極群５３を設けてもよい。
さらに、抵抗値測定用貫通電極群５３を貫通電極群５１の一部として形成してもよい。
【００３０】
第１及び第４のチャネル領域４５〜４８は、図１に示す制御用半導体チップ１２に設けられた内部回路４１の制御により、例えば、リード動作、ライト動作、リフレッシュ動作等の各動作を独立に動作させることができる。
【００３１】
なお、図２では、一例として、半導体チップ１３−１に４つのＤＲＡＭを設けた場合を例に挙げて説明したが、ＤＲＡＭの数は４つに限定されない。
【００３２】
図３は、図１に示す半導体チップの切断面を拡大した図である。図３において、図２に示す半導体チップ１３−１と同一構成部分には、同一符号を付す。また、図３に示す領域Ａは、図２に示す領域Ａに対応しており、図３に示す領域Ｂは、図２に示す領域Ｂに対応している。
但し、図３では、説明の都合上、記憶領域部５２を領域Ａと同一の断面に示したが、図２に示すとおり、平面上では、記憶領域部５２は領域Ａの外部に設けられてもよい。
さらに、図３では、図示を省略しているが、図１に示す信号用貫通電極６８も図３に示す電源用貫通電極６６及びグランド用貫通電極６７と実質的に同一の構造を有する。
【００３３】
次いで、図３を参照して、半導体チップ１３−１のより具体的な構成について説明する。
半導体チップ１３−１は、半導体チップ本体５５と、第１乃至第４の貫通電極６１〜６４と、電源用貫通電極６６と、グラウンド用貫通電極６７と、信号用貫通電極６８と、第１の保護膜６９と、第１のバンプ電極７１〜７４，７６〜７８と、第２のバンプ電極８１〜８４，８６〜８８と、絶縁リング９２と、第２の保護膜９４と、絶縁層９５と、第１乃至第３の導電経路９６〜９８と、第３の保護膜９９と、を有する。
【００３４】
半導体チップ本体５５は、半導体基板１０１と、回路素子層１０２と、を有する。半導体基板１０１は、矩形とされた基板であり、例えば、単結晶シリコン基板を用いることができる。
半導体基板１０１には、半導体基板１０１を貫通する貫通孔１０３Ａ，１０３Ｂ，１０３Ｃ，１０３Ｄ，１０３Ｅ，１０３Ｆが設けられている。
【００３５】
貫通孔１０３Ａには、第１の貫通電極６１の一部が配置され、貫通孔１０３Ｂには、第２の貫通電極６２の一部が配置される。また、貫通孔１０３Ｃには、第３の貫通電極６３の一部が配置され、貫通孔１０３Ｄには、第４の貫通電極６４の一部が配置される。
また、貫通孔１０３Ｅには、電源用貫通電極６６の一部が配置され、貫通孔１０３Ｆには、グラウンド用貫通電極６７の一部が配置される。
【００３６】
回路素子層１０２は、半導体基板１０１の表面１０１ａ（主面）に設けられている。
回路素子層１０２は、複数の層間絶縁膜１０４〜１０７と、内部回路を含む記憶領域部５２と、複数の配線層（図示せず）と、を有した多層配線構造とされている。
複数の層間絶縁膜１０４〜１０７（例えば、酸化シリコン（ＳｉＯ２膜））は、半導体基板１０１の表面１０１ａに、層間絶縁膜１０４、層間絶縁膜１０５、層間絶縁膜１０６、層間絶縁膜１０７の順で積層されている。
【００３７】
第１乃至第４の貫通電極６１〜６４は、領域Ｂ（抵抗値測定用貫通電極群５３の形成領域）に対応する半導体チップ本体５５を貫通するように設けられている。第１乃至第４の貫通電極６１〜６４は、４端子法を用いて第１乃至第４の貫通電極６１〜６４の抵抗値を測定する際に使用する抵抗値測定用のダミー電極である。複数の第１乃至第４の貫通電極６１〜６４は、図２に示す抵抗値測定用貫通電極群５３を構成している。
【００３８】
第１の貫通電極６１は、基板貫通電極１１１（Ｓｉ貫通ビア）と、多層配線部１１２と、を有する。多層配線部１１２の各層は、多層配線構造の複数の配線層として形成される。
基板貫通電極１１１は、後述するパッド部１１６（多層配線部１１２の構成要素のうちの１つ）の下面を露出する貫通孔１０３Ａの内面を覆うシード層１１３と、シード層１１３を介して貫通孔１０３Ａを埋め込む導電膜１１４（具体的には、金属膜（例えば、Ｃｕ膜））と、を有する。
【００３９】
これにより、基板貫通電極１１１は、多層配線部１１２と電気的に接続されている。また、貫通孔１０３Ａを導電膜１１４で埋め込むことで構成された基板貫通電極１１１を設けることで、第１の貫通電極６１の抵抗値を小さくすることができる。
また、シード層１１３及び導電膜１１４は、めっき法により形成することができる。
【００４０】
基板貫通電極１１１は、半導体基板１０１の裏面１０１ｂに配置された絶縁層９５から突出する突出部を有する。該突出部は、基板貫通電極１１１のうち、貫通孔１０３Ａ内に配置された部分よりも幅広形状とされている。該突出部には、第１のバンプ電極７１が形成される電極形成面１１１ａ（半導体基板１０１の裏面１０１ｂから露出された第１の貫通電極６１の端面）を有する。
【００４１】
多層配線部１１２は、回路素子層１０２を貫通しており、パッド部１１６と、配線層１１７と、配線パターン１１８と、を有する。
パッド部１１６は、複数の層間絶縁膜１０４〜１０７のうち、最下層に配置された層間絶縁膜１０４の上面に設けられている。配線層１１７は、複数の層間絶縁膜１０４〜１０７のうち、最上層に配置された層間絶縁膜１０７の上面に設けられている。
【００４２】
配線パターン１１８は、パッド部１１４と配線層１１７との間に位置する層間絶縁膜１０５，１０６，１０７に内設されており、複数のビア及び配線により構成されている。配線パターン１１８は、一端がパッド部１１６の上面と接続されており、他端が配線層１１７の下面と接続されている。
これにより、配線パターン１１８は、パッド部１１６と配線層１１７とを電気的に接続している。
【００４３】
第２の貫通電極６２は、第１の貫通電極６１と同様な構成とされており、貫通孔１０３Ｂを埋め込む基板貫通電極１１１と、多層配線部１１２と、を有する。
第３の貫通電極６３は、第１の貫通電極６１と同様な構成とされており、貫通孔１０３Ｃを埋め込む基板貫通電極１１１と、多層配線部１１２と、を有する。第３の貫通電極６３は、第１の貫通電極６１と実質的に同一の電位を示す貫通電極である。
【００４４】
第４の貫通電極６４は、第１の貫通電極６１と同様な構成とされており、貫通孔１０３Ｄを埋め込む基板貫通電極１１１と、多層配線部１１２と、を有する。第４の貫通電極６４は、第２の貫通電極６２と実質的に同一の電位を示す貫通電極である。
上記第１乃至第４の貫通電極６１〜６４は、記憶領域部５２を構成する回路素子とは電気的に接続されていない。
【００４５】
電源用貫通電極６６、グラウンド用貫通電極６７、及び信号用貫通電極６８（図３には図示せず）は、領域Ａ（貫通電極群５１の形成領域）に対応する半導体チップ本体５５を貫通するように設けられている。
電源用貫通電極６６、グラウンド用貫通電極６７、及び信号用貫通電極６８は、制御用半導体チップ１２及び半導体チップ１３−２と電気的に接続される貫通電極である。
複数の電源用貫通電極６６、グラウンド用貫通電極６７、及び信号用貫通電極６８は、貫通電極群５１（図１及び図２参照）を構成している。
【００４６】
電源用貫通電極６６は、第１の貫通電極６１と同様な構成とされており、貫通孔１０３Ｅを埋め込む基板貫通電極１１１と、多層配線部１１２と、を有する。電源用貫通電極６６は、層間絶縁膜１０５，１０６に設けられた配線パターンを介して、記憶領域部５２と電気的に接続されている。
【００４７】
グラウンド用貫通電極６７は、第１の貫通電極６１と同様な構成とされており、貫通孔１０３Ｆを埋め込む基板貫通電極１１１と、多層配線部１１２と、を有する。グラウンド用貫通電極６７は、層間絶縁膜１０５，１０６に設けられた配線パターンを介して、回路素子を含む記憶領域部５２と電気的に接続されている。
【００４８】
また、図３には、図示していないが、信号用貫通電極６８は、第１の貫通電極６１と同様な構成とされており、基板貫通電極１１１と、多層配線部１１２と、を有する。信号用貫通電極６８は、電源用貫通電極６６及びグラウンド用貫通電極６７と同様に、配線パターンを介して、回路素子を含む記憶領域部５２と電気的に接続されている。
【００４９】
なお、第１の実施の形態では、電源用貫通電極６６、グラウンド用貫通電極６７、及び信号用貫通電極６８と記憶領域部５２とを、層間絶縁膜１０５，１０６に設けられた配線パターンを介して電気的に接続する場合を例に挙げて説明したが、該配線パターンの形成位置は、これに限定されない。
例えば、配線層１１７と記憶領域部５２とを電気的に接続するように、該配線パターンを配置してもよいし、パッド部１１６と記憶領域部５２とを電気的に接続するように、該配線パターンを配置してもよい。
【００５０】
第１の保護膜６９は、配線層１１７の一部を覆うように、層間絶縁膜１０７の上面に設けられている。第１の保護膜６９としては、例えば、ＳｉＯＮ膜を用いることができる。第１の保護膜６９は、開口部６９Ａ，６９Ｂ，６９Ｃ，６９Ｄ，６９Ｅ，６９Ｆを有する。
開口部６９Ａは、第１の貫通電極６１を構成する配線層１１７の上面の一部（第１の貫通電極６１の端）を露出しており、開口部６９Ｂは、第２の貫通電極６２を構成する配線層１１７の上面の一部（第２の貫通電極６２の端）を露出している。
開口部６９Ｃは、第３の貫通電極６３を構成する配線層１１７の上面の一部（第３の貫通電極６３の端）を露出しており、開口部６９Ｄは、第４の貫通電極６４を構成する配線層１１７の上面の一部（第４の貫通電極６４の端）を露出している。
【００５１】
開口部６９Ｅは、電源用貫通電極６６を構成する配線層１１７の上面の一部（電源用貫通電極６６の端）を露出しており、開口部６９Ｄは、グラウンド用貫通電極６７を構成する配線層１１７の上面の一部（グラウンド用貫通電極６７の端）を露出している。
なお、図３には、図示していないが、第１の保護膜６９には、信号用貫通電極６８を構成する配線層１１７の上面の一部（信号用貫通電極６８の端）を露出する開口部が形成されている。
【００５２】
図３を参照するに、第１のバンプ電極７１は、第１の貫通電極６１の電極形成面１１１ａを覆うように設けられている。第１のバンプ電極７１としては、例えば、めっき層を用いることができる。
【００５３】
第１のバンプ電極７２は、第２の貫通電極６２の電極形成面１１１ａ（端面）を覆うように設けられている。第１のバンプ電極７３は、第３の貫通電極６３の電極形成面１１１ａを覆うように設けられている。第１のバンプ電極７４は、第４の貫通電極６４の電極形成面１１１ａを覆うように設けられている。第１のバンプ電極７２〜７４は、第１のバンプ電極７１と同様な構成とされている。
【００５４】
第１のバンプ電極７６は、電源用貫通電極６６の電極形成面１１１ａを覆うように設けられている。第１のバンプ電極７７は、グラウンド用貫通電極６７の電極形成面１１１ａを覆うように設けられている。
上記第１のバンプ電極７１〜７７は、第３の保護膜９９の下面９９ａから突出している。なお、図３には、図示していないが、図１に示す第１のバンプ電極７８は、信号用貫通電極６７の電極形成面１１１ａ（図示せず）を覆うように設けられており、第３の保護膜９９の下面９９ａから突出している。
【００５５】
第２のバンプ電極８１は、開口部６９Ａの内面を覆うシード層１１９と、シード層１１９を介して開口部６９Ａを埋め込む導電膜１２１（例えば、Ｃｕ膜）と、はんだ１２２と、を有する。
導電膜１２１の一部は、第１の保護膜６９上に配置された第２の保護膜９４の上面から突出しており、この突出部分の幅は、開口部６９Ａの直径よりも幅広形状とされている。該突出部分は、平坦なはんだ形成面１２１ａを有する。はんだ１２２は、導電膜１２１のはんだ形成面１２１ａに設けられている。
上記構成とされた第２のバンプ電極８１は、第１の貫通電極６１の端と接続されている。
【００５６】
第２のバンプ電極８２は、第２のバンプ電極８１と同様な構成とされており、開口部６９Ｂに配置されている。これにより、第２のバンプ電極８２は、第２の貫通電極６２の端と接続されている。
第２のバンプ電極８３は、第２のバンプ電極８１と同様な構成とされており、開口部６９Ｃに配置されている。これにより、第２のバンプ電極８３は、第３の貫通電極６３の端と接続されている。
第２のバンプ電極８４は、第２のバンプ電極８１と同様な構成とされており、開口部６９Ｄに配置されている。これにより、第２のバンプ電極８４は、第４の貫通電極６４と電気的に接続されている。
【００５７】
第２のバンプ電極８６は、第２のバンプ電極８１と同様な構成とされており、開口部６９Ｅに配置されている。これにより、第２のバンプ電極８６は、電源用貫通電極６６と電気的に接続されている。
第２のバンプ電極８７は、第２のバンプ電極８１と同様な構成とされており、開口部６９Ｆに配置されている。これにより、第２のバンプ電極８７は、グラウンド用貫通電極６７と電気的に接続されている。
なお、図３には、図示していないが、図１に示す第２のバンプ電極８８は、第２のバンプ電極８１と同様な構成とされている。
【００５８】
図１に示すように、上記構成とされた半導体チップ１３−１の第２のバンプ電極８６〜８８は、はんだ１２２（図３参照）を介して、制御用半導体チップ１２に設けられた第１のバンプ電極３４と接続されている。
つまり、半導体チップ１３−１は、配線基板１１上に搭載された制御用半導体チップ１２に対してフリップチップ実装されている。
これにより、半導体チップ１３−１は、制御用半導体チップ１２及び配線基板１１と電気的に接続されている。
【００５９】
図４は、図３に示す半導体チップをＤ視した平面図である。図４では、説明の便宜上、図３に示す半導体基板１０１の裏面１０１ｂに設けられた絶縁層９５及び第３の保護膜９９の図示を省略する。
【００６０】
図３及び図４を参照するに、絶縁リング９２は、半導体基板１１を貫通する円筒状の絶縁体であり、第１乃至第４の貫通電極６１〜６４、電源用貫通電極６６、及びグラウンド用貫通電極６７を構成する各基板貫通電極１１１を囲むように配置されている。
言い換えれば、絶縁リング９２は、１つの基板貫通電極１１１に対して１つ設けられている。
また、絶縁リング９２は、図３及び図４には図示していない信号用貫通電極６８（図１参照）を構成する基板貫通電極１１１に対しても、該基板貫通電極１１１を囲むように配置されている。
【００６１】
これにより、第１乃至第４の貫通電極６１〜６４、電源用貫通電極６６、及びグラウンド用貫通電極６７、及び信号用貫通電極６８は、絶縁リング９２により、それぞれ電気的に絶縁されている。
絶縁リング９２は、半導体基板１１を貫通する円筒状の溝を絶縁膜（例えば、酸化シリコン膜（ＳｉＯ２膜））で埋め込むことで構成されている。
【００６２】
図３を参照するに、第２の保護膜９４は、第１の保護膜６９上に設けられている。第２の保護膜９４としては、例えば、ポリイミド膜を用いることができる。
絶縁層９５は、複数の絶縁リング９２が形成された半導体基板１０１の裏面１０１ｂを覆うように配置されている。
【００６３】
第１の導電経路９６は、層間絶縁膜１０７上に設けられた第１の導電パターン１２５である。第１の導電パターン１２５は、回路素子層５５に設けられた回路素子（記憶領域部５２の構成要素の１つ）を介することなく、第１の貫通電極６１を構成する配線層１１７（多層配線部１１２の構成要素のうちの１つ）、及び第２の貫通電極６２を構成する配線層１１７（多層配線部１１２の構成要素のうちの１つ）と接続されている。
これにより、第１の導電パターン１２５は、回路素子層５５に設けられた回路素子を介することなく、第１の貫通電極６１と第２の貫通電極６２とを電気的に接続している。
第１の導電経路９６は、後述する図５に示す４端子抵抗測定器１３０を用いて第１乃至第４の貫通電極６１〜６４の抵抗値を測定する際、第１の貫通電極６１に供給される電流を複数の回路素子のいずれも介することなく第１の貫通電極６１から第２の貫通電極６２へ運ぶ。
【００６４】
第１の導電パターン１２５は、層間絶縁膜１０７上に、第１及び第２の貫通電極６１，６２を構成する配線層１１７の母材となる導電膜（例えば、アルミニウム膜）を成膜後、フォトリソグラフィ技術及びドライエッチング技術により該導電膜をパターニングすることで形成することができる。
【００６５】
つまり、第１の導電パターン１２５は、別途、第１の導電パターン１２５を形成する工程を設けることなく、第１及び第２の貫通電極６１，６２を構成する配線層１１７を形成する際に、該配線層１１７と同時に形成することが可能である。
したがって、半導体チップ１３−１の製造コスト増加させることなく、第１の導電パターン１２５を形成できる。
【００６６】
なお、図３では、第１の導電パターン１２５が層間絶縁膜１０７上に配置されている場合を例に挙げて説明したが、第１の導電パターン１２５の形成位置は、これに限定されない。
例えば、第１及び第２の貫通電極６１，６２の配線パターン１１８間（例えば、層間絶縁膜１０６上、或いは層間絶縁膜１０５上）に、第１及び第２の貫通電極６１，６２を電気的に接続する第１の導電パターン１２５を設けてもよい。
【００６７】
第２の導電経路９７は、半導体基板１０１の裏面１０１ｂ側に配置された第２の導電パターン１２６である。第２の導電パターン１２６は、第１の貫通電極６１の基板貫通電極１１１が配置される貫通孔１０３Ａの内面から第３の貫通電極６３が配置される貫通孔１０３Ｃの内面に亘って配置されたシード層１１３のうち、絶縁膜９５の下面９５ａに配置されたシード層１１３（第２の導電経路９７として働く第１の部分）により構成されている。
【００６８】
これにより、第２の導電パターン１２６は、回路素子層５５に設けられた回路素子（記憶領域部５２の構成要素の１つ）を介することなく、第１の貫通電極６１を構成する基板貫通電極１１１、及び第３の貫通電極６３を構成する基板貫通電極１１１と接続されている。
言い換えれば、第２の導電パターン１２６は、回路素子層５５に設けられた回路素子を介することなく、第１の貫通電極６１と第３の貫通電極６３とを電気的に接続している。
第２の導電経路９７は、後述する図５に示す４端子抵抗測定器１３０を用いて第１乃至第４の貫通電極６１〜６４の抵抗値を測定する際、第１の貫通電極６１と第３の貫通電極６３とを、実質的に電流を運ぶことなく導通させる。
【００６９】
第２の導電パターン９７は、導電膜１１４を電解めっき法で形成する際の給電層としてシード層１１３を使用後に行う不要なシード層１１３を除去する工程において、貫通孔１０３Ａと貫通孔１０３Ｃとの間に位置するシード層１１３を残存させることで形成する。
つまり、第２の導電パターン１２６は、別途、第２の導電パターン１２６を形成する工程を設けることなく、形成することが可能である。したがって、半導体チップ１３−１の製造コスト増加させることなく、第２の導電パターン１２６を形成できる。
【００７０】
第３の導電経路９８は、半導体基板１０１の裏面１０１ｂ側に配置された第３の導電パターン１２７である。第３の導電パターン１２７は、第２の貫通電極６２の基板貫通電極１１１が配置される貫通孔１０３Ｂの内面から第４の貫通電極６４が配置される貫通孔１０３Ｄの内面に亘って配置されたシード層１１３のうち、絶縁膜９５の下面９５ａに配置されたシード層１１３（第３の導電経路９８として働く第２の部分）により構成されている。
【００７１】
これにより、第３の導電パターン１２７は、回路素子層５５に設けられた回路素子（記憶領域部５２の構成要素の１つ）を介することなく、第２の貫通電極６２を構成する基板貫通電極１１１、及び第４の貫通ビア６３を構成する基板貫通電極１１１と接続されている。
言い換えれば、第３の導電パターン１２７は、回路素子層５５に設けられた回路素子を介することなく、第２の貫通電極６２と第４の貫通電極６４とを電気的に接続している。
第３の導電経路９８は、後述する図５に示す４端子抵抗測定器１３０を用いて第１乃至第４の貫通電極６１〜６４の抵抗値を測定する際、第２の貫通電極６２と第４の貫通電極６４とを、実質的に電流を運ぶことなく導通させる。
【００７２】
第３の導電パターン１２７は、導電膜１１４を電解めっき法で形成する際の給電層としてシード層１１３を使用後に行う不要なシード層１１３を除去する工程において、貫通孔１０３Ｂと貫通孔１０３Ｄとの間に位置するシード層１１３を残存させることで形成する。
つまり、第３の導電パターン１２７は、別途、第３の導電パターン１２７を形成する工程を設けることなく、形成することが可能である。したがって、半導体チップ１３−１の製造コスト増加させることなく、第３の導電パターン１２７を形成できる。
【００７３】
第３の保護膜９９は、第２及び第３の導電経路９７，９８（第２及び第３の導電パターン１２６，１２７）を覆うように、絶縁層９５の下面９５ａに設けられている。第３の保護膜９９は、第２及び第３の導電経路９７，９８を保護する機能を有する。
【００７４】
図１を参照するに、半導体チップ１３−２は、半導体チップ１３−１と同様な構成とされている。つまり、半導体チップ１３−２は、図２乃至図４に示す半導体チップ１３−１と同様な構成とされている。
このような構成とされた半導体チップ１３−２は、先に説明した半導体チップ１３−１と同様な効果を有する。具体的には、第１乃至第４の貫通電極６１〜６４のサイズ（直径）が縮小化された場合でも、４端子法を用いて、第１乃至第４の貫通電極６１〜６４の抵抗値を正確に測定することができる。
【００７５】
上記構成とされた半導体チップ１３−２は、半導体チップ１３−１上にフリップチップ実装されている。
これにより、半導体チップ１３−２の第２のバンプ電極８１は、半導体チップ１３−１の第１のバンプ電極７１と接続され、半導体チップ１３−２の第２のバンプ電極８２は、半導体チップ１３−１の第１のバンプ電極７２と接続される。
また、半導体チップ１３−２の第２のバンプ電極８３は、半導体チップ１３−１の第１のバンプ電極７３と接続され、半導体チップ１３−２の第２のバンプ電極８４は、半導体チップ１３−１の第１のバンプ電極７４と接続される。
【００７６】
また、半導体チップ１３−２の第２のバンプ電極８６は、半導体チップ１３−１の第１のバンプ電極７６と接続され、半導体チップ１３−２の第２のバンプ電極８７は、半導体チップ１３−１の第１のバンプ電極７７と接続される。
さらに、半導体チップ１３−２の第２のバンプ電極８８は、半導体チップ１３−１の第１のバンプ電極７８と接続される。
【００７７】
第１の封止樹脂１５は、半導体チップ１３−１と半導体チップ１３−２との隙間を充填すると共に、半導体チップ１３−１，１３−２の側壁を覆うように、半導体チップ１３−１，１３−２に設けられている。第１の封止樹脂１５としては、例えば、アンダーフィル樹脂を用いることができる。
【００７８】
第２の封止樹脂１６は、半導体チップ１３−１と配線基板１１との隙間、制御用半導体チップ１２と配線基板１１との隙間、第１の封止樹脂１５を充填すると共に、制御用半導体チップ１２、半導体チップ１３−１，１３−２、第１の封止樹脂１５を封止するように、基板本体２１の表面２１ａに設けられている。第２の封止樹脂１６の上面１６ａは、平坦な面とされている。
第２の封止樹脂１６としては、例えば、モールド樹脂を用いることができる。
【００７９】
外部接続端子１８は、各外部接続用パッド２３にそれぞれ１つ設けられている。外部接続端子１８は、配線基板１１を介して、制御用半導体チップ１２と電気的に接続されている。外部接続端子１８としては、例えば、はんだボールを用いることができる。
【００８０】
図５は、４端子抵抗測定器を用いて半導体チップの第１乃至第４の貫通電極の抵抗を測定する様子を模式的に示す図である。図５において、半導体チップ１３−１は、断面図で図示する。また、図５では、図３に示す半導体チップ１３−１と同一構成部分には同一符号を付す。
【００８１】
次に、図５を参照して、４端子法による半導体チップ１３−１に設けられた第１乃至第４の貫通電極６１〜６４の抵抗測定方法（第１の実施の形態の半導体チップの抵抗測定方法）について説明する。
始めに、複数のチップ形成領域、及び複数のチップ形成領域を区画するダイシング領域を有した半導体ウェハ（例えば、シリコンウェハ）を準備する。
次いで、周知の手法により、複数のチップ形成領域のそれぞれに図３に示す半導体チップ１３−１を形成することで、連結された複数の半導体チップ１３−１よりなる半導体チップ形成母基板１２８を形成する。
【００８２】
次いで、第２のバンプ電極８１〜８４，８６，８７が形成された側の半導体チップ形成母基板１２８の面に、第２のバンプ電極８１〜８４，８６，８７を保護するサポート部材１２９を貼り付ける。
次いで、サポート部材１２９が貼り付けられた半導体チップ形成母基板１２８の上下を反転させた状態で、４端子抵抗測定器１３０のステージ（図示せず）上に吸着させる。
【００８３】
ここで、図５を参照して、４端子抵抗測定器１３０の概略構成について説明する。
４端子抵抗測定器１３０は、電流印加部１３１（電源）と、電流印加部１３１と接続された一対の電流印加端子１３３，１３４と、電圧測定部１３６と、電圧測定部１３６と接続された一対の電源測定端子１３７，１３８と、ステージ（図示せず）と、を有する。
電圧測定部１３６の電圧系は、その入力インピーダンスが高く、実質的に電圧測定部１３６に電流が流れないような構成とされている。
【００８４】
電流印加端子１３３は、第１のプローブ電極であり、電流印加端子１３３は、第２のプローブ電極である。一対の電流印加端子１３３，１３４は、第１の貫通電極６１から第２の貫通電極６２に電流を供給する。
電源測定端子１３７は、第３のプローブ電極であり、電源測定端子１３８は、第４のプローブ電極である。
【００８５】
次に、上記説明した４端子抵抗測定器１３０の４つの端子（電流印加端子１３３，１３４及び電源測定端子１３７，１３８）を第１のバンプ電極７１〜７４に当接させる。
具体的には、電流印加端子１３３を第１のバンプ電極７１に当接（接触）させ、電流印加端子１３４を第１のバンプ電極７２に当接（接触）させ、電源測定端子１３７を第１のバンプ電極７３に当接（接触）させ、電源測定端子１３８を第１のバンプ電極７４に当接（接触）させる。
【００８６】
図６は、図５に示す４端子法による抵抗測定時の等価回路を示す図である。図６において、図５に示す構造体と同一構成部分には、同一符号を付す。
【００８７】
次に、図６を参照して、第１のバンプ電極７１〜７４のそれぞれに１つの端子を接続する４端子法を用いた抵抗測定方法について説明する。
先に説明したように、実質的に電圧測定部１３６に電流が流れないような構成とされている。したがって、図６の破線Ｆに示すように、４端子抵抗測定器１３０の電流印加部１３１から供給された電流は、第１及び第２の貫通電極６１，６２を経由して、４端子抵抗測定器１３０に戻り、第３及び第４の貫通電極６３，６４には流れない。
【００８８】
また、一対の電流印加端子１３３，１３４間では、電流印加端子１３３と第１の貫通電極６１との接触による接触抵抗Ｒｃ、電流印加端子１３４と第２の貫通電極６２との接触による接触抵抗Ｒｃ、第１の貫通電極６１自体の抵抗Ｒｔ、及び第２の貫通電極６２自体の抵抗Ｒｔによる電圧降下が発生する。
【００８９】
また、図６に点線で示す第３の貫通電極６３自体の抵抗Ｒｔ、図６に点線で示す第４の貫通電極６４自体の抵抗Ｒｔ、電源測定端子１３７と第３の貫通電極６３との接触による接触抵抗Ｒｃ、電源測定端子１３８と第４の貫通電極６４との接触による接触抵抗Ｒｃ、第１の貫通電極６１と第３の貫通電極６３とを電気的に接続する第２の導電パターン１２６の抵抗Ｒ１２６、及び第２の貫通電極６２と第４の貫通電極６４とを電気的に接続する第３の導電パターン１２７の抵抗Ｒ１２７には、電流が流れないため、これらの抵抗に関しては電圧降下が発生しない。言い換えれば、これらの抵抗値は、電圧測定部１３６の電圧測定値に影響を与えない。
【００９０】
つまり、電圧測定部１３６には、第１の貫通電極６１と第２の貫通電極６２との抵抗に起因する電圧降下が電圧値として検出される。
したがって、４端子抵抗測定器１３０の電流印加部１３１から半導体チップ１３−１に供給した既知の電流量Ｉと検出される電圧値から第１乃至第４の貫通電極６１〜６４の抵抗値を正確に測定することができる。
【００９１】
なお、半導体チップ形成母基板１２８は、第１乃至第４の貫通電極６１〜６４の抵抗値を測定後、ダイシング領域に沿って切断されることで、個片化され、複数の半導体チップ１３−１となる。
【００９２】
第１の実施の形態の半導体チップによれば、半導体チップ本体５５を貫通する第１乃至第４の貫通電極６１〜６４と、回路素子層１０２に設けられた回路素子（記憶領域部５２の構成要素の１つ）を介することなく、第１の貫通電極６１と第２の貫通電極６２とを電気的に接続する第１の導電経路（第１の導電パターン１２５）と、回路素子層１０２に設けられた回路素子を介することなく、第１の貫通電極６１と第３の貫通電極６３とを電気的に接続する第２の導電経路９７（第２の導電パターン１２６）と、回路素子層１０２に設けられた回路素子を介することなく、第２の貫通電極６２と第４の貫通電極６４とを電気的に接続する第３の導電経路９８（第３の導電パターン１２７）と、を有することにより、
半導体チップ１３−１の微細化（小型化）の進展によりサイズ（直径）が縮小化された第１乃至第４の貫通電極６１〜６４に対して、それぞれ１つの端子を接続させることが可能となる。
【００９３】
これにより、第１乃至第４の貫通電極６１〜６４のサイズ（直径）が縮小化された場合でも、４端子法を用いて、第１乃至第４の貫通電極６１〜６４の抵抗値を正確に測定できる。
【００９４】
なお、第１の実施の形態では、半導体チップ１３−１の一例としてメモリ用半導体チップであるワイドＩＯＤＲＡＭを例に挙げて説明したが、半導体チップ１３−１の種類はこれに限定されるものではなく、第１乃至第４の貫通電極６１〜６４を備えた半導体チップに適用可能である。
【００９５】
（第２の実施の形態）
図７は、本発明の第２の実施の形態に係る半導体チップの断面図である。図７において、図３に示す第１の実施の形態の半導体チップ１３−１と同一構成部分には、同一符号を付す。なお、図７では、第２の実施の形態の半導体チップ１４５の一例として、メモリ用半導体チップであるワイドＩＯＤＲＡＭを図示する。
【００９６】
図７を参照するに、第２の実施の形態の半導体チップは、第１の実施の形態の半導体チップ１３−１に設けられ、第１乃至第４の貫通電極６１〜６４の基板貫通電極１１１をそれぞれ囲む絶縁リング９２、第２の導電経路９７（第１の貫通電極６１の基板貫通電極１１１が配置される貫通孔１０３Ａの内面から第３の貫通電極６３が配置される貫通孔１０３Ｃの内面に亘って配置されたシード層１１３のうち、絶縁膜９５の下面９５ａに配置されたシード層１１３）、及び第３の導電経路９８（第２の貫通電極６２の基板貫通電極１１１が配置される貫通孔１０３Ｂの内面から第４の貫通電極６４が配置される貫通孔１０３Ｄの内面に亘って配置されたシード層１１３のうち、絶縁膜９５の下面９５ａに配置されたシード層１１３）の替わりに、第１の絶縁リング１４６、第２の導電経路１４７、第２の絶縁リング１５１、及び第３の導電経路１５２を設けた以外は、第１の半導体チップ１３−１と同様な構成されている。
【００９７】
図８は、図７に示す半導体チップをＤ視した平面図である。図８では、説明の便宜上、図７に示す半導体基板１０１の裏面１０１ｂに設けられた絶縁層９５及び第３の保護膜９９の図示を省略する。
【００９８】
図７及び図８を参照するに、第１の絶縁リング１４６は、半導体基板１０１を貫通する筒状の絶縁体であり、第１の貫通電極６１の基板貫通電極１１１、及び第３の貫通電極６３の基板貫通電極１１１（言い換えれば、２つの貫通電極）を囲むように配置されている。
つまり、第１の貫通電極６１の基板貫通電極１１１と第３の貫通電極６３の基板貫通電極１１１との間には、第１及び第３の貫通電極６１，６３間を電気的に絶縁する絶縁体が配置されていない。
第１の絶縁リング１４６は、先に説明した絶縁リング９２と同様な手法により形成可能であり、絶縁リング９２と同時に形成することができる。
【００９９】
第２の導電経路１４７は、第１の絶縁リング１４６に囲まれた半導体基板１０１により構成されている。これにより、第２の導電経路１４７は、実質的に電流を運ぶことなく、第１の貫通電極６１の基板貫通電極１１１と第３の貫通電極６３の基板貫通電極１１１とを電気的に接続している。
第２の導電経路１４７は、半導体基板１０１に第１の絶縁リング１４６を設けることで、形成される導電経路である。
【０１００】
第２の絶縁リング１５１は、半導体基板１０１を貫通する筒状の絶縁体であり、第２の貫通電極６２の基板貫通電極１１１、及び第４の貫通電極６４の基板貫通電極１１１（言い換えれば、２つの貫通電極）を囲むように配置されている。
つまり、第２の貫通電極６２の基板貫通電極１１１と第４の貫通電極６４の基板貫通電極１１１との間には、第２及び第４の貫通電極６２，６４間を電気的に絶縁する絶縁体が配置されていない。
第２の絶縁リング１５１は、先に説明した絶縁リング９２と同様な手法により形成可能であり、絶縁リング９２と同時に形成することができる。
【０１０１】
第３の導電経路１５２は、第２の絶縁リング１５１に囲まれた半導体基板１０１により構成されている。これにより、第３の導電経路１５２は、実質的に電流を運ぶことなく、第２の貫通電極６２の基板貫通電極１１１と第４の貫通電極６４の基板貫通電極１１１とを電気的に接続している。
第３の導電経路１５２は、半導体基板１０１に第２の絶縁リング１５１を設けることで、形成される導電経路である。
【０１０２】
つまり、第２の実施の形態は、第１及び第２の絶縁リング１４６，１５１で囲まれた半導体基板１０１を第２及び第３の導電経路１４７，１５２として用いる点が、シード層１１３を第２及び第３の導電経路９７，９８として用いた第１の実施の形態の半導体チップ１３−１とは異なる。
【０１０３】
図９は、４端子抵抗測定器を用いて図７に示す半導体チップの第１乃至第４の貫通電極の抵抗を測定する様子を模式的に示す図である。図９において、図５に示す４端子抵抗測定器１３０、及び図７に示す半導体チップ１４５と同一構成部分には、同一符号を付す。
【０１０４】
次に、図９を参照して、４端子抵抗測定器１３０を用いた第１乃至第４の貫通電極６１〜６４の抵抗の測定方法について説明する。
始めに、複数のチップ形成領域、及び複数のチップ形成領域を区画するダイシング領域を有した半導体ウェハ（例えば、シリコンウェハ）を準備する。
次いで、周知の手法により、複数のチップ形成領域のそれぞれに図７に示す半導体チップ１４５を形成することで、連結された複数の半導体チップ１４５よりなる半導体チップ形成母基板１５５を形成する。
【０１０５】
次いで、第２のバンプ電極８１〜８４，８６，８７が形成された側の半導体チップ形成母基板１５５の面に、第２のバンプ電極８１〜８４，８６，８７を保護するサポート部材１２９を貼り付ける。
次いで、サポート部材１２９が貼り付けられた半導体チップ形成母基板１５５の上下を反転させた状態で、４端子抵抗測定器１３０のステージ（図示せず）上に吸着させる。
【０１０６】
次に、４端子抵抗測定器１３０の４つの端子（電流印加端子１３３，１３４及び電源測定端子１３７，１３８）を第１のバンプ電極７１〜７４に接触させた状態で、電流を流して、第１乃至第４の貫通電極６１〜６４の抵抗値を測定する。
このとき、電流印加端子１３３を第１のバンプ電極７１に接触させ、電流印加端子１３４を第１のバンプ電極７２に接触させ、電源測定端子１３７を第１のバンプ電極７３に接触させ、電源測定端子１３８を第１のバンプ電極７４に接触させる。
【０１０７】
図１０は、図９に示す４端子法による抵抗測定時の等価回路を示す図である。図１０において、図６及び図９に示す構造体と同一構成部分には、同一符号を付す。
【０１０８】
次に、図１０を参照するに、抵抗値の測定時において、一対の電流印加端子１３３，１３４間では、電流印加端子１３３と第１の貫通電極６１との接触による接触抵抗Ｒｃ、電流印加端子１３４と第２の貫通電極６２との接触による接触抵抗Ｒｃ、第１の貫通電極６１自体の抵抗Ｒｔ、及び第２の貫通電極６２自体の抵抗Ｒｔによる電圧降下が発生する。
【０１０９】
また、図１０に点線で示す第３の貫通電極６３自体の抵抗Ｒｔ、図１０に点線で示す第４の貫通電極６４自体の抵抗Ｒｔ、電源測定端子１３７と第３の貫通電極６３との接触による接触抵抗Ｒｃ、電源測定端子１３８と第４の貫通電極６４との接触による接触抵抗Ｒｃ、第１の貫通電極６１と第３の貫通電極６３とを電気的に接続する第２の導電経路１４７（第１の絶縁リング１４６で囲まれた半導体基板１０１）の抵抗Ｒ１４６、及び第２の貫通電極６２と第４の貫通電極６４とを電気的に接続する第３の導電経路１５２（第２の絶縁リング１５１で囲まれた半導体基板１０１）の抵抗Ｒ１５２には、電流が流れないため、これらの抵抗に関しては電圧降下が発生しない。言い換えれば、これらの抵抗値は、電圧測定部１３６の電圧測定値に影響を与えない。
【０１１０】
つまり、電圧測定部１３６には、第１の貫通電極６１と第２の貫通電極６２との抵抗に起因する電圧降下が電圧値として検出される。
したがって、４端子抵抗測定器１３０の電流印加部１３１から半導体チップ１４５に供給した既知の電流量Ｉと検出される電圧値から第１乃至第４の貫通電極６１〜６４の抵抗値を正確に測定することができる。
【０１１１】
なお、半導体チップ形成母基板１５５は、第１乃至第４の貫通電極６１〜６４の抵抗値を測定後、ダイシング領域に沿って切断されることで、個片化され、複数の半導体チップ１４５となる。
【０１１２】
ところで、第１の実施の形態の場合、シード層１１３を第２及び第３の導電パターン１２６，１２７の母材として利用するため、貫通孔１０３Ａ，１０３Ｂ，１０３Ｃ，１０３Ｄ，１０３Ｅ，１０３Ｆの内面のみでなく、絶縁層９５の下面９５ａにもシード層１１３を形成する。
【０１１３】
しかしながら、シード層１１３が形成される貫通孔１０３Ａ，１０３Ｂ，１０３Ｃ，１０３Ｄ，１０３Ｅ，１０３Ｆの内面と、絶縁層９５の下面９５ａとでは、面状態（面特性）が異なる。
そのため、めっき法を用いてシード層１１３を形成する際、面特性の異なる面に同じ膜質で、かつ同じ厚さとなるように、めっき条件を制御することは難しい。
【０１１４】
一方、第２の実施の形態では、シード層１１３ではなく、第１及び第２の絶縁リング１４６，１５１で囲まれた半導体基板１０１を第２及び第３の導電経路１４７，１５２として利用するため、シード層１１３を形成する際の上記問題の発生を解消することができる。
【０１１５】
また、第２の実施の形態の半導体チップ１４５は、第１の実施の形態の半導体チップ１３−１と同様な効果を得ることができる。具体的には、第１乃至第４の貫通電極６１〜６４のサイズ（直径）が縮小化された場合でも、４端子法により、第１乃至第４の貫通電極６１〜６４の抵抗値を正確に測定することができる。
【０１１６】
なお、第２の実施の形態では、半導体チップ１４５の一例としてメモリ用半導体チップであるワイドＩＯＤＲＡＭを例に挙げて説明したが、半導体チップ１４５の種類はこれに限定されるものではなく、第１乃至第４の貫通電極６１〜６４を備えた半導体チップに適用可能である。
【０１１７】
また、図１に示す半導体チップ１３−１，１３−２に替えて、２つの半導体チップ１４５を積層させることで、積層型半導体装置を構成してもよい。
【０１１８】
（第３の実施の形態）
図１１は、本発明の第３の実施の形態に係る半導体チップの概略構成を示すブロック図である。図１１において、図１に示す構造体と同一構成部分には、同一符号を付す。
【０１１９】
図１１を参照するに、第３の実施の形態の半導体チップ１６０は、回路素子を含む内部回路１６２と、複数の電源用貫通電極６６により構成された電源用貫通電極群１６３と、複数の同電位とされたグラウンド用貫通電極６７により構成されたグラウンド用貫通電極群１６４と、複数の信号用貫通電極６８により構成された信号用貫通電極群１６５〜１６８と、を有する。
【０１２０】
内部回路１６２は、機能回路部１７１と、内部電源発生回路部１７２と、を有する。機能回路部１７１は、第１乃至第４のチャネル１７４〜１７７を有する。
第１のチャネル１７４は、信号用貫通電極群１６５を構成する複数の信号用貫通電極６８と電気的に接続されている。第１のチャネル１７４は、信号用貫通電極６８を介して、外部との信号のやり取りを行う。
【０１２１】
第１のチャネル１７４は、テータを記憶する記憶部であるメモリセルアレイ１８１と、アクセス制御回路１８２と、入出力回路１８３と、を有する。
アクセス回路１８２は、メモリセルアレイ１８１のどこの位置にアクセスするかの制御を行う。入出力回路１８３は、メモリセルアレイ１８１にデータを書き込んだり、メモリセルアレイ１８１に書き込まれたデータを出力したりする。
【０１２２】
第２乃至第４のチャネル１７５〜１７７は、第１のチャネル１７５〜１７７と同様な構成とされている。第２のチャネル１７５は、信号用貫通電極群１６６を構成する複数の信号用貫通電極６８と電気的に接続されている。第２のチャネル１７５は、信号用貫通電極６８を介して、外部との信号のやり取りを行う。
【０１２３】
第３のチャネル１７６は、信号用貫通電極群１６７を構成する複数の信号用貫通電極６８と電気的に接続されている。第３のチャネル１７６は、信号用貫通電極６８を介して、外部との信号のやり取りを行う。
第４のチャネル１７７は、信号用貫通電極群１６８を構成する複数の信号用貫通電極６８と電気的に接続されている。第４のチャネル１７７は、信号用貫通電極６８を介して、外部との信号のやり取りを行う。
【０１２４】
内部電源発生回路部１７２は、電源用貫通電極群１６３を構成する複数の電源用貫通電極６６、グラウンド用貫通電極群１６４を構成する複数のグラウンド用貫通電極６７、及び機能回路部１７１と電気的に接続されている。
【０１２５】
電源用貫通電極群１６３は、複数の電源用貫通電極６６により構成されている。複数の電源用貫通電極６６は、同電位とされている。
グラウンド用貫通電極群１６４は、複数のグラウンド用貫通電極６７により構成されている。複数のグラウンド用貫通電極６７は、同電位とされている。
【０１２６】
図１２は、図１１に示す半導体チップの主要部の断面図である。図１２において、図３及び図１１に示す構造体と同一構成部分には同一符号を付す。
【０１２７】
次いで、図１２を参照して、第３の実施の形態の半導体チップ１６０の具体的な構成について説明する。
第３の実施の形態の半導体チップ１６０は、電源用貫通電極６６及びグラウンド用貫通電極６７を構成する基板貫通電極１１１を囲む絶縁リング９２、及び記憶領域部５２の替わりに、電源電極用絶縁リング１８６、グラウンド電極用絶縁リング１８８、及び内部回路１６２を設けると共に、さらに配線パターン１９１，１９２を設けた以外は第１の実施の形態の半導体チップ１３−１と同様に構成される。
また、図示してはいないが、第３の実施の形態の半導体チップ１６０は、図１に示す領域Ｂに形成された構造体（第１乃至第４の貫通電極６１〜６４を含む）を有する。
【０１２８】
配線パターン１９１は、電源電極用絶縁リング１８６で囲まれた複数（図１２の場合、２つ）の電源用貫通電極６６間に設けられている。配線パターン１９１は、複数の電源用貫通電極６６に設けられた配線層１１７、及び内部回路１６２と接続されている。これにより、配線パターン１９１は、複数の電源用貫通電極６６と内部回路１６２とを電気的に接続している。
【０１２９】
配線パターン１９２は、グラウンド電極用絶縁リング１８８で囲まれた複数（図１２の場合、２つ）のグラウンド用貫通電極６７間に設けられている。配線パターン１９２は、複数のグラウンド用貫通電極６７に設けられた配線層１１７、及び内部回路１６２と接続されている。これにより、配線パターン１９２は、複数のグラウンド用貫通電極６７と内部回路１６２とを電気的に接続している。
【０１３０】
図１３は、図１３は、図１２に示す半導体チップをＤ視した平面図である。図１３において、図１２に示す半導体チップ１６０と同一構成部分には、同一符号を付す。
【０１３１】
図１２及び図１３を参照するに、電源電極用絶縁リング１８６は、半導体基板１０１を貫通しており、筒形状とされた絶縁体である。電源電極用絶縁リング１８６は、同電位とされた複数（図１２の場合、２つ）の電源用貫通電極６６の基板貫通電極１１１を囲むように配置されている。
これにより、電源電極用絶縁リング１８６に囲まれた半導体基板１０１が、電源電極用絶縁リング１８６に囲まれた複数の基板貫通電極１１１間を電気的に接続する第４の導電経路１８７として機能する。
【０１３２】
なお、絶縁リング１８６に囲まれた複数の電源用貫通電極６６は、同電位であるため、１つの電源電極用絶縁リング１８６で複数の電源用貫通電極６６を囲っても問題とならない。
【０１３３】
このように、半導体基板１０１を貫通し、かつ同電位とされた複数の電源用貫通電極６６の基板貫通電極１１１を囲む電源電極用絶縁リング１８６を設けることにより、複数の電源用貫通電極６６の基板貫通電極１１１に対して１つの絶縁リング９２（図３参照）を設けた場合と比較して、半導体基板１０１を占有する電源電極用絶縁リング１８６の占有率を小さくすることが可能となる。
これにより、半導体基板１０１の表面１０１ａ方向における半導体チップ１６０のサイズの小型化を図ることができる。
【０１３４】
グラウンド電極用絶縁リング１８８は、半導体基板１０１を貫通しており、筒形状とされた絶縁体である。グラウンド電極用絶縁リング１８８は、同電位とされた複数（図１２の場合、２つ）のグラウンド用貫通電極６７の基板貫通電極１１１を囲むように配置されている。
これにより、グラウンド電極用絶縁リング１８８に囲まれた半導体基板１０１が、グラウンド電極用絶縁リング１８８に囲まれた複数のグラウンド用貫通電極６７の基板貫通電極１１１間を電気的に接続する第５の導電経路１８９として機能する。
【０１３５】
なお、グラウンド電極用絶縁リング１８８に囲まれた複数のグラウンド用貫通電極６７は、同電位であるため、１つのグラウンド電極用絶縁リング１８８で複数のグラウンド用貫通電極６７の基板貫通電極１１１を囲っても問題とならない。
【０１３６】
このように、半導体基板１０１を貫通し、かつ同電位とされた複数のグラウンド用貫通電極６７の基板貫通電極１１１を囲むグラウンド電極用絶縁リング１８８を設けることにより、複数のグラウンド用貫通電極６７のそれぞれに対して１つの絶縁リング９２（図３参照）を設けた場合と比較して、半導体基板１０１を占有するグラウンド電極用絶縁リング１８８の占有率を小さくすることが可能となる。
これにより、半導体基板１０１の表面１０１ａ方向の半導体チップ１６０サイズの小型化を図ることができる。
【０１３７】
第３の実施の形態の半導体チップによれば、半導体チップ本体５５を貫通し、かつ内部回路１６２と接続された複数の電源用貫通電極６６と、半導体チップ本体５５を貫通し、かつ内部回路１６２と接続された複数のグラウンド用貫通電極６７と、半導体基板１０１に半導体基板１０１を貫通するように配置され、かつ複数の電源用貫通電極６６を囲む電源電極用絶縁リング１８６と、半導体基板１０１に半導体基板１０１を貫通するように配置され、かつ複数のグラウンド用貫通電極６７を囲むグラウンド電極用絶縁リング１８８と、を有することにより、複数の電源用貫通電極６６及び複数のグラウンド用貫通電極６７のそれぞれの基板貫通電極１１１対して１つの絶縁リング９２（図３参照）を設けた場合と比較して、半導体基板１０１を占有する電源電極用絶縁リング１８６及びグラウンド電極用絶縁リング１８８の占有率を小さくすることが可能となる。
これにより、半導体基板１０１の表面１０１ａ方向における半導体チップ１６０のサイズの小型化を図ることができる。
【０１３８】
なお、第３の実施の形態では、一例として、２つの電源用貫通電極６６の基板貫通電極１１１を囲む電源電極用絶縁リング１８６と、２つのグラウンド用貫通電極６７の基板貫通電極１１１を囲むグラウンド電極用絶縁リング１８８と、を設けた場合を例に挙げて説明したが、３つ以上の電源用貫通電極６６の基板貫通電極１１１を囲む電源電極用絶縁リング１８６を設けてもよいし、３つ以上のグラウンド用貫通電極６７の基板貫通電極１１１を囲むグラウンド電極用絶縁リング１８８を設けてもよい。
【０１３９】
また、第３の実施の形態では、半導体チップ１６０の一例としてメモリ用半導体チップであるワイドＩＯＤＲＡＭを例に挙げて説明したが、半導体チップ１６０の種類はこれに限定されるものではなく、第１乃至第４の貫通電極６１〜６４を備えた半導体チップに適用可能である。
【０１４０】
また、図１に示す半導体チップ１３−１，１３−２に替えて、２つの半導体チップ１６０を積層させることで、積層型半導体装置を構成してもよい。
【０１４１】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【０１４２】
例えば、第３の実施の形態で説明した電源電極用絶縁リング１８６及びグラウンド電極用絶縁リング１８８を、第１及び第２の実施の形態で説明した半導体チップ１３−１，１３−２，１４５に適用してもよい。
【産業上の利用可能性】
【０１４３】
本発明は、半導体チップ及びその抵抗測定方法、並びに半導体装置に適用可能である。
【符号の説明】
【０１４４】
１０…積層型半導体装置、１１…配線基板、１２…制御用半導体チップ、１３−１，１３−２，１４５，１６０…半導体チップ、１５…第１の封止樹脂、１６…第２の封止樹脂、１６ａ…上面、１８…外部接続端子、２１…基板本体、２１ａ，３７ａ，３８ａ，１０１ａ…表面、２１ｂ，３７ｂ，１０１ｂ…裏面、２２…接続パッド、２３…外部接続用パッド、２５，１９１，１９２…配線パターン、３１…制御用チップ本体、３３…貫通電極、３４，７１〜７４，７６〜７８…第１のバンプ電極、３５，８１〜８４，８６〜８８…第２のバンプ電極、３７，１０１…半導体基板、３８，１０２…回路素子層、４１，１６２…内部回路、４５，１７４…第１のチャネル、４６，１７５…第２のチャネル、４７，１７６…第３のチャネル、４８，１７７…第４のチャネル、５１…貫通電極群、５２…記憶領域部、５３…抵抗値測定用貫通電極群、５５…半導体チップ本体、６１…第１の貫通電極、６２…第２の貫通電極、６３…第３の貫通電極、６４…第４の貫通電極、６６…電源用貫通電極、６７…グラウンド用貫通電極、６８…信号用貫通電極、６９…第１の保護膜、６９Ａ，６９Ｂ，６９Ｃ，６９Ｄ，６９Ｅ，６９Ｆ，１０３Ａ，１０３Ｂ，１０３Ｃ，１０３Ｄ，１０３Ｅ，１０３Ｆ…開口部、９２…絶縁リング、９４…第２の保護膜、９５…絶縁層、９５ａ，９９ａ…下面、９６…第１の導電経路、９７…第２の導電経路、９８…第３の導電経路、９９  第３の保護膜、１０４〜１０７…層間絶縁膜、１１１…基板貫通電極、１１１ａ…電極形成面、１１３，１１９…シード層、１１４，１２１…導電膜、１１６…パッド部、１１７…配線層、１１８…配線パターン、１２１ａ…はんだ形成面、１２２…はんだ、１２５…第１の導電パターン、１２６…第２の導電パターン、１２７…第３の導電パターン、１２８，１５５…半導体チップ形成母基板、１２９…サポート部材、１３０…４端子抵抗測定器、１３１…電流印加部、１３３，１３４…電流印加端子、
１３６…電圧測定部、１３７，１３８…電源測定端子、１４６…第１の絶縁リング、１４７…第２の導電経路、１５１…第２の絶縁リング、１５２…第３の導電経路、１６３…電源用貫通電極群、１６４…グラウンド用貫通電極群、１６５〜１６８…信号用貫通電極群、１７１…機能回路部、１７２…内部電源発生回路部、１８１…メモリセルアレイ、１８２…アクセス回路、１８３…入出力回路、１８６…電源電極用絶縁リング、１８７…第４の導電経路、１８８…グラウンド電極用絶縁リング、１８９…第５の導電経路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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