(57)【要約】【課題】小さな消費電力で任意の電源電圧波形をエミュレート可能な電源装置を提供する。【解決手段】メイン電源１０は、その出力端子Ｐｏが電源ラインＬＶＤＤを介してＤＵＴ１の電源端子Ｐ１に接続されており、電源端子Ｐ１の電源電圧ＶＤＤに応じた検出値ＶＤＤ’が目標値ＶＲＥＦ’に近づくように、出力端子Ｐｏから出力する出力電圧ＶＯＵＴをフィードバック制御する。電源制御部９０は、ＤＵＴ１にテストパターンが供給されるとき、電源電圧ＶＤＤが所定の目標波形ＶＴＧＴに近づくように、メイン電源１０をフィードフォワード制御する。【選択図】図３
2013181831.tif 000002
【特許請求の範囲】
【請求項１】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスに所定のテストパターンを供給する試験ユニットと、
その出力端子が電源ラインを介して前記被試験デバイスの電源端子に接続されており、前記電源端子の電源電圧に応じた検出値が目標値に近づくように、前記出力端子から出力する出力電圧をフィードバック制御するメイン電源と、
前記試験ユニットが前記被試験デバイスに前記テストパターンを供給するとき、前記電源電圧が所定の目標波形に近づくように前記メイン電源をフィードフォワード制御する電源制御部と、
を備えることを特徴とする試験装置。
【請求項２】
前記メイン電源は、
前記検出値と前記目標値の誤差に応じた誤差信号を生成する誤差信号生成部と、
前記誤差信号に応じて、前記誤差がゼロとなるように前記出力電圧をフィードバック制御するフィードバック出力部と、
を含み、
前記電源制御部は、前記目標波形に応じた補正電圧を、前記目標値に重畳することを特徴とする請求項１に記載の試験装置。
【請求項３】
前記メイン電源は、
前記検出値と前記目標値の誤差に応じた誤差信号を生成する誤差信号生成部と、
前記誤差信号に応じて、前記誤差がゼロとなるように前記出力電圧をフィードバック制御するフィードバック出力部と、
を含み、
前記電源制御部は、前記目標波形に応じた補正電圧を、前記検出値に重畳することを特徴とする請求項１に記載の試験装置。
【請求項４】
前記電源制御部は、
前記被試験デバイスが前記テストパターンに応答して動作するときに、前記メイン電源における前記目標値が固定された状態で、前記被試験デバイスに供給される前記電源電圧の波形である第１波形を取得する第１波形取得部と、
前記目標波形を取得する目標波形取得部と、
前記第１波形と前記目標波形の差分波形にもとづいて、前記補正電圧を計算する補正電圧算出部と、
を含むことを特徴とする請求項２または３に記載の試験装置。
【請求項５】
前記補正電圧算出部は、前記差分波形に、所定の係数Ｋを乗ずることにより、前記補正電圧を生成し、
前記係数Ｋは、前記補正電圧がゼロであるときの前記目標値ＶＲＥＦと前記電源電圧ＶＤＤの比ＶＲＥＦ／ＶＤＤであることを特徴とする請求項４に記載の試験装置。
【請求項６】
前記補正電圧算出部は、前記差分波形に、前記メイン電源の伝達関数の逆関数を乗ずることにより、前記補正電圧を生成することを特徴とする請求項４に記載の試験装置。
【請求項７】
前記補正電圧算出部は、前記差分波形の高域成分を強調することを特徴とする請求項５または６に記載の試験装置。
【請求項８】
前記被試験デバイスが前記テストパターンに応答してある動作シーケンスを実行するときに、（i）前記動作シーケンスに応じた補償電流を前記メイン電源とは別経路から前記電源端子に注入し、および／または、（ii）前記メイン電源から前記被試験デバイスへ流れる電源電流から、補償電流を前記被試験デバイスとは別経路に引きこむように構成された補償回路をさらに備えることを特徴とする請求項１から７のいずれかに記載の試験装置。
【請求項９】
前記被試験デバイスが前記テストパターンに応答してある動作シーケンスを実行するときに、（i）前記動作シーケンスに応じた補償電流を前記メイン電源とは別経路から前記電源端子に注入し、および／または、（ii）前記メイン電源から前記被試験デバイスへ流れる電源電流から、補償電流を前記被試験デバイスとは別経路に引きこむように構成された補償回路をさらに備え、
前記電源制御部は、
前記被試験デバイスが前記テストパターンに応答して動作するときに、前記メイン電源が前記電源制御部によってフィードフォワード制御された状態で、前記被試験デバイスに供給される前記電源電圧の波形である第２波形を取得する第２波形取得部と、
前記第２波形と前記目標波形の差分波形にもとづいて、前記補償回路が生成する補償電流を算出する補償電流算出部と、
をさらに含むことを特徴とする請求項４から７のいずれかに記載の試験装置。
【請求項１０】
前記メイン電源は、
前記検出値と前記目標値の誤差に応じた誤差信号を生成する誤差信号生成部と、
前記誤差信号に応じて、前記誤差がゼロとなるように前記出力電圧をフィードバック制御するフィードバック出力部と、
を含み、前記誤差信号生成部および前記フィードバック出力部の少なくとも一方の伝達関数は可変に構成され、
前記電源制御部は、前記目標波形に応じて、前記誤差信号生成部および前記フィードバック出力部の前記伝達関数を制御することを特徴とする請求項１に記載の試験装置。
【請求項１１】
前記メイン電源は、スイッチングレギュレータであり、
前記電源制御部は、前記スイッチングレギュレータのスイッチング周波数、スイッチングトランジスタのトランジスタサイズ、スイッチングトランジスタに対する駆動信号の振幅、インダクタのインダクタンスの少なくともひとつを制御することを特徴とする請求項１０に記載の試験装置。
【請求項１２】
前記メイン電源は、同期整流型スイッチングレギュレータであり、
前記電源制御部は、（i）スイッチングトランジスタと同期整流トランジスタを相補的にスイッチングするモードと、（ii）前記同期整流トランジスタのスイッチングを停止して整流素子（ダイオード）として動作させ、前記スイッチングトランジスタのみをスイッチングするモードと、を制御することを特徴とする請求項１０に記載の試験装置。
【請求項１３】
前記メイン電源は、並列に接続された複数チャンネルのスイッチングレギュレータのユニットを備え、
前記電源制御部は、（i）動作させるチャンネルの個数、（ii）各チャンネルを多相駆動する際の位相差の少なくともひとつを制御することを特徴とする請求項１０に記載の試験装置。
【請求項１４】
前記メイン電源はデジタル制御電源であり、
前記誤差信号生成部は、前記検出値と前記目標値の偏差を生成する減算器を含み、
前記フィードバック出力部は、前記偏差にもとづいて、Ｐ（比例）制御、ＰＩ（比例・積分）制御、ＰＩＤ（比例・積分・微分）制御のいずれかを行うデジタル演算部を含み、
前記電源制御部は、前記デジタル演算部の制御パラメータを制御することを特徴とする請求項１０に記載の試験装置。
【請求項１５】
前記メイン電源はアナログ制御電源であり、
前記誤差信号生成部は、前記検出値と前記目標値の誤差を増幅する誤差増幅器と、前記誤差増幅器に設けられた位相補償回路と、を含み、
前記電源制御部は、前記誤差増幅器のバイアス電流、前記位相補償回路の時定数の少なくともひとつを制御することを特徴とする請求項１０に記載の試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被試験デバイスを試験する試験装置に関し、特にその電源回路に関する。
【背景技術】
【０００２】
ＣＭＯＳ（Complementary Metal Oxide Semiconductor）テクノロジを用いたＣＰＵ（Central Processing Unit）、ＤＳＰ（Digital Signal Processor）、メモリなどの半導体集積回路（以下、ＤＵＴという）を試験する際、ＤＵＴ内のフリップフロップやラッチは、クロックが供給される動作中は電流が流れ、クロックが停止すると回路が静的な状態となって電流が減少する。したがって、ＤＵＴの動作電流（負荷電流）の合計は、試験の内容などに応じて時々刻々と変動する。
【０００３】
ＤＵＴに電力を供給する電源回路はたとえばレギュレータを用いて構成され、理想的には負荷電流にかかわらず一定の電力を供給可能である。しかしながら実際の電源回路は、無視できない出力インピーダンスを有し、また電源回路とＤＵＴの間にも無視できないインピーダンス成分が存在するため、負荷変動によって電源電圧が変動してしまう。
【０００４】
電源電圧の変動は、ＤＵＴの試験マージンに深刻な影響を及ぼす。また電源電圧の変動は、試験装置内のその他の回路ブロック、たとえばＤＵＴに供給するパターンを生成するパターン発生器や、パターンの遷移タイミングを制御するためのタイミング発生器の動作に影響を及ぼし、試験精度を悪化させる。
【０００５】
特許文献２に記載の技術では、被試験デバイスに電源電圧を供給するメインの電源に加えて、ドライバの出力によってオン、オフが制御されるスイッチを含む補償回路が設けられる。
【０００６】
図１は、本発明者らが検討した補償回路を備える電源装置の構成を示すブロック図である。ＤＵＴ１の電源端子Ｐ１には、電源電圧ＶＤＤが供給され、その接地端子Ｐ２は設置される。ＤＵＴ１のＩ／Ｏ端子Ｐ３には、図示しない試験装置のドライバからテストパターンＳＴＥＳＴが供給される。
【０００７】
電源装置８は、メイン電源１０と電源補償回路１２を備え、ＤＵＴ１の電源端子Ｐ１に電源電圧ＶＤＤを供給する。メイン電源１０の出力端子は、電源ラインを介してＤＵＴ１の電源端子Ｐ１と接続される。メイン電源１０は、デジタル回路とデジタル／アナログ変換器の組み合わせ、リニアレギュレータ、スイッチングレギュレータなどであり、電源端子Ｐ１の電源電圧ＶＤＤに応じたフィードバック信号を受け、電源電圧ＶＤＤが目標電圧ＶＲＥＦと一致するように、出力電圧ＶＯＵＴをフィードバック制御する。
【０００８】
電源補償回路１２のソース電流源１２ｂは、制御パターンＳＣＮＴ１に応じてスイッチングし、メイン電源１０とは別の経路からＤＵＴ１の電源端子Ｐ１にパルス状の補償電流ＩＳＲＣを注入（ソース）する。シンク電流源１２ｃは、制御パターンＳＣＮＴ２に応じてスイッチングし、パルス状の補償電流ＩＳＩＮＫをＤＵＴ１とは別の経路に引き込む（シンク）。
【０００９】
そして、ＤＵＴ１に供給されるテストパターンＳＴＥＳＴに応じて発生しうる電源電圧ＶＤＤの変動をキャンセルするように、電源補償回路１２に対する補償用の制御パターンＳＣＮＴ１、ＳＣＮＴ２をテストパターンＳＴＥＳＴに対応付けて定義しておく。実試験時には、テストパターンＳＴＥＳＴをＤＵＴ１に供給しつつ、電源補償回路１２を制御パターンＳＣＮＴ１、ＳＣＮＴ２に応じて制御することにより、電源電圧ＶＤＤを一定に保つことができる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００７−２０５８１３号公報
【特許文献２】国際公開第１０／０２９７０９Ａ１号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【００１１】
ＤＵＴが実際に使用される環境（実動作環境という）において理想電源が使用されることはまれであり、現実的には、コストや回路面積の観点から、応答速度が遅く、あるいは出力インピーダンスが大きい電源が使用されるのが一般的である。このような実動作環境では、電源電圧は一定に保たれず、ＤＵＴの動作状態に応じてダイナミックに変動しうる。
【００１２】
そこでＤＵＴを試験する際に、電源電圧を意図的に変動させ、ＤＵＴの実動作環境と同じ電源環境を再現したいという要請がある。これを本明細書において電源環境のエミュレーションと称する。かかる電源環境のエミュレーションにも、上述の補償回路は有効である。すなわち所望の電源電圧波形が得られるように、制御パターンを定めておき、補償回路が生成する補償電流を時間とともに変化させればよい。
【００１３】
本発明者らは、このような電源環境のエミュレーションについて検討した結果、以下の課題を認識するに至った。
図２（ａ）、（ｂ）は、電源環境のエミュレーションを説明する図である。ＤＵＴ１の電源端子に流れ込む動作電流ＩＯＰは、テストパターンに応じてある時刻ｔ１に増加するものとする。
【００１４】
図２（ａ）は、電源電圧変動がない理想電源をエミュレートするときの動作である。ＶＤＤは、電源補償回路１２を動作させないときの、電源電圧ＶＤＤの波形である。時刻ｔ１に動作電流ＩＯＰが増大すると、メイン電源１０の応答遅れによって電源電圧ＶＤＤは目標値ＶＲＥＦから低下し、その後時間とともに目標値ＶＲＥＦに近づいていく。ＶＴＧＴは、エミュレートしたい電源電圧の波形を示しており、理想電源の場合、ＶＲＥＦの一定値である。
【００１５】
電源補償回路１２によって、（i）動作電流ＩＯＰの変動量に等しいか、または（ii）時刻ｔ１の直後に動作電流ＩＯＰの変動量に等しい電流となり、その後に電源電圧ＶＤＤの応答速度より十分遅い速度で減衰していく補償電流ＩＣＭＰを生成することにより、メイン電源１０の応答遅れを補償し、電源電圧ＶＤＤを一定に保つことができる。
【００１６】
図２（ｂ）は、実動作環境をエミュレートするときの動作である。エミュレートしたい電源装置は無視できない出力直流抵抗を有しており、またはメイン電源１０よりも応答が遅いため長い電圧回復時間を有しており、したがってエミュレートしたい電源電圧ＶＴＧＴは、動作電流ＩＯＰの増大にともないドロップする。図１のメイン電源１０の出力直流抵抗は非常に小さく設計されるため、電源装置８によって図２（ｂ）の電源電圧波形ＶＴＧＴをエミュレートするためには、電源補償回路１２は、非常に大きな負の補償電流ＩＣＭＰ（つまりシンク電流ＩＳＩＮＫ）を生成し続けなければならず、電源装置８の消費電力が非常に大きくなってしまう。
【００１７】
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、小さな消費電力で任意の電源電圧波形をエミュレート可能な電源装置の提供にある。
【課題を解決するための手段】
【００１８】
本発明のある態様は、被試験デバイスを試験する試験装置に関する。試験装置は、被試験デバイスに所定のテストパターンを供給する試験ユニットと、その出力端子が電源ラインを介して被試験デバイスの電源端子に接続されており、電源端子の電源電圧に応じた検出値が目標値に近づくように、出力端子から出力する出力電圧をフィードバック制御するメイン電源と、試験ユニットが被試験デバイスにテストパターンを供給するとき、電源電圧が所定の目標波形に近づくようにメイン電源をフィードフォワード制御する電源制御部と、を備える。
【００１９】
この態様によると、テストパターンによって定まる被試験デバイスの動作電流の波形に応じて、フィードバック型のメイン電源をフィードフォワード制御することにより、任意の電源電圧波形をエミュレートすることができる。
そして、目標波形の遷移後のレベルが遷移前のレベルと異なる場合にも、メイン電源の消費電力はそれほど大きくならず、補償回路のみによって電源電圧に変動を与える場合に比べて、消費電力を低減できる。
【００２０】
メイン電源は、検出値と目標値の誤差に応じた誤差信号を生成する誤差信号生成部と、誤差信号に応じて、誤差がゼロとなるように出力電圧をフィードバック制御するフィードバック出力部と、を含んでもよい。電源制御部は、目標波形に応じた補正電圧を、目標値に重畳してもよい。
この態様によれば、目標波形に応じて、メイン電源のフィードバック制御の目標値を変化させることができ、それにより電源電圧を目標波形に近づけることができる。
【００２１】
メイン電源は、検出値と目標値の誤差に応じた誤差信号を生成する誤差信号生成部と、誤差信号に応じて、誤差がゼロとなるように出力電圧をフィードバック制御するフィードバック出力部と、を含んでもよい。電源制御部は、目標波形に応じた補正電圧を、検出値に重畳してもよい。
この態様によれば、目標波形に応じて、メイン電源のフィードバック制御の検出値を変化させることができ、それにより電源電圧を目標波形に近づけることができる。
【００２２】
電源制御部は、被試験デバイスがテストパターンに応答して動作するときに、メイン電源における目標値が固定された状態で、被試験デバイスに供給される電源電圧の波形である第１波形を取得する第１波形取得部と、目標波形を取得する目標波形取得部と、第１波形と目標波形の差分波形にもとづいて補正電圧を計算する補正電圧算出部と、を含んでもよい。
差分波形は、メイン電源によって意図的に与えるべき電源電圧の変動波形となる。そこで差分波形に応じて補正電圧を計算することにより、電源電圧を目標波形に近づけることができる。
【００２３】
補正電圧算出部は、差分波形に、所定の係数Ｋを乗ずることにより、補正電圧を生成し、係数Ｋは、補正電圧がゼロであるときの目標値ＶＲＥＦと電源電圧ＶＤＤの比ＶＲＥＦ／ＶＤＤであってもよい。
【００２４】
補正電圧算出部は、差分波形に、メイン電源の伝達関数の逆関数を乗ずることにより、補正電圧を生成してもよい。
【００２５】
補正電圧算出部は、差分波形の高域成分を強調してもよい。
メイン電源の伝達関数は、高域成分の利得が低いため、あらかじめ強調しておくことにより、電源電圧を目標波形に近づけることができる。
【００２６】
ある態様の試験装置は、被試験デバイスがテストパターンに応答してある動作シーケンスを実行するときに、（i）動作シーケンスに応じた補償電流をメイン電源とは別経路から電源端子に注入し、および／または、（ii）メイン電源から被試験デバイスへ流れる電源電流から、補償電流を被試験デバイスとは別経路に引きこむように構成された補償回路をさらに備えてもよい。
また電源制御部は、被試験デバイスがテストパターンに応答して動作するときに、メイン電源が電源制御部によってフィードフォワード制御された状態で、被試験デバイスに供給される電源電圧の波形である第２波形を取得する第２波形取得部と、第２波形と目標波形の差分波形にもとづいて、補償回路が生成する補償電流を算出する補償電流算出部と、をさらに含んでもよい。
メイン電源のみでは、電源電圧を目標波形に完全に一致させることができない場合もある。その場合に、メイン電源より高い応答性を有する補償回路を設けることで、電源電圧をさらに目標波形に近づけることができる。
【００２７】
メイン電源は、検出値と目標値の誤差に応じた誤差信号を生成する誤差信号生成部と、誤差信号に応じて、誤差がゼロとなるように出力電圧をフィードバック制御するフィードバック出力部と、を含んでもよい。誤差信号生成部およびフィードバック出力部の少なくとも一方は、伝達関数が可変に構成されてもよい。電源制御部は、目標波形に応じて、誤差信号生成部およびフィードバック出力部の伝達関数を制御してもよい。
【００２８】
メイン電源は、スイッチングレギュレータであり、電源制御部は、スイッチングレギュレータのスイッチング周波数、スイッチングトランジスタのトランジスタサイズ（すなわちオン抵抗）、スイッチングトランジスタに対する駆動信号の振幅（ゲート電圧あるいはベース電流）、インダクタのインダクタンスの少なくともひとつを制御してもよい。
【００２９】
メイン電源はデジタル制御電源であり、誤差信号生成部は、検出値と目標値の偏差を生成する減算器を含んでもよい。フィードバック出力部は、偏差にもとづいて、Ｐ（比例）制御、ＰＩ（比例・積分）制御、ＰＩＤ（比例・積分・微分）制御のいずれかを行うデジタル演算部を含んでもよい。電源制御部は、デジタル演算部の制御パラメータを制御してもよい。
【００３０】
メイン電源はアナログ制御電源であり、誤差信号生成部は、検出値と目標値の誤差を増幅する誤差増幅器と、誤差増幅器に設けられた位相補償回路と、を含んでもよい。電源制御部は、誤差増幅器のバイアス電流、位相補償回路の時定数の少なくともひとつを制御してもよい。
【００３１】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００３２】
本発明のある態様によれば、小さな消費電力で任意の電源電圧波形をエミュレートできる。
【図面の簡単な説明】
【００３３】
【図１】本発明者らが検討した補償回路を備える電源装置の構成を示すブロック図である。
【図２】図２（ａ）、（ｂ）は、電源環境のエミュレーションを説明する図である。
【図３】実施の形態に係る試験装置の構成を示すブロック図である。
【図４】制御パターンを計算する方法の一例を示すフローチャートである。
【図５】動作電流ＩＯＰ、電源電流ＩＤＤ、補償電流ＩＣＭＰおよびソースパルス電流ＩＳＲＣの一例を示す波形図である。
【図６】図６（ａ）、（ｂ）は、メイン電源の構成例を示すブロック図である。
【図７】図６（ａ）のメイン電源の具体的な構成例を示すブロック図である。
【図８】電源制御部の構成例を示すブロック図である。
【図９】図３の試験装置による電源電圧波形のエミュレーションを示す波形図である。
【図１０】第１の変形例に係る試験装置の構成を示すブロック図である。
【発明を実施するための形態】
【００３４】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００３５】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００３６】
図３は、実施の形態に係る試験装置の構成を示すブロック図である。図３には試験装置２に加えて、試験対象の半導体デバイス（以下、ＤＵＴと称す）１が示される。
【００３７】
ＤＵＴ１は、複数のピンを備え、その中の少なくともひとつが電源電圧ＶＤＤを受けるための電源端子Ｐ１であり、別の少なくともひとつが接地端子Ｐ２である。複数の入出力（Ｉ／Ｏ）端子Ｐ３は、外部からのデータを受け、あるいは外部にデータを出力するために設けられており、試験時においては、試験装置２から出力される試験信号（テストパターン）ＳＴＥＳＴを受け、あるいは試験信号ＳＴＥＳＴに応じたデータを試験装置２に対して出力する。図３には、試験装置２の構成のうち、ＤＵＴ１に対して試験信号を与える構成が示されており、ＤＵＴ１からの信号を評価するための構成は省略されている。
【００３８】
試験装置２は、電源装置８、パターン発生器ＰＧ、複数のタイミング発生器ＴＧおよび波形整形器ＦＣ、複数のドライバＤＲを備える。
【００３９】
試験装置２は複数ｎ個のチャンネルＣＨ１〜ＣＨｎを備えており、その中のいくつか（ＣＨ１〜ＣＨ４）がＤＵＴ１の複数のＩ／Ｏ端子Ｐ３に割り当てられる。図３では、ｎ＝７の場合が示されるが、実際の試験装置２のチャンネル数は、数百〜数千のオーダーである。試験装置２のうち、第１〜第４チャンネルＣＨ１〜ＣＨ４は、ＤＵＴ１にテストパターンを供給する試験ユニットである。
【００４０】
電源装置８は、ＤＵＴ１の電源端子Ｐ１に供給すべき電源電圧ＶＤＤを生成する。電源装置８は、メイン電源１０および電源補償回路１２を含む。
【００４１】
メイン電源１０は、リニアレギュレータやスイッチングレギュレータ、あるいはデジタル回路とデジタル／アナログ変換器の組み合わせなどで構成される。具体的にはメイン電源１０の出力端子Ｐｏは、電源ラインＬＶＤＤを介してＤＵＴ１の電源端子Ｐ１と接続される。
【００４２】
一般には、電源ラインＬＶＤＤのインピーダンスはゼロではないため、メイン電源１０の出力電圧ＶＯＵＴと電源端子Ｐ１の電源電圧ＶＤＤは一致しない。メイン電源１０には、電源端子Ｐ１の電源電圧ＶＤＤに応じた検出値ＶＤＤ’がフィードバックされる。メイン電源１０は、電源電圧ＶＤＤに応じた検出値ＶＤＤ’が目標値ＶＲＥＦに近づくように、出力端子Ｐｏから出力する出力電圧ＶＯＵＴをフィードバック制御する。なお、電源ラインＬＶＤＤのインピーダンスによる影響をフィードバックループで軽減する必要がない場合、検出値ＶＤＤ’をメイン電源１０の出力端子の近くの出力電圧ＶＯＵＴから得てもよい。
【００４３】
キャパシタＣｓは、電源電圧ＶＤＤを平滑化するために設けられる。メイン電源１０は、ＤＵＴ１に対する電源電圧の他、試験装置２内部のその他のブロックに対する電源電圧も生成する。メイン電源１０からＤＵＴ１の電源端子Ｐ１への出力電流を、電源電流ＩＤＤと称する。
【００４４】
メイン電源１０は、有限の応答速度を有する電圧・電流源であるため、その負荷電流、つまりＤＵＴ１の動作電流ＩＯＰの急峻な変化に追従できない場合がある。たとえば動作電流ＩＯＰがステップ状に変化するとき、電源電圧ＶＤＤはオーバーシュート、あるいはアンダーシュートしたり、その後のリンギングをともなったりする。電源電圧ＶＤＤの変動は、ＤＵＴ１の正確な試験を妨げる。なぜならＤＵＴ１にエラーが検出されたとき、それがＤＵＴ１の製造不良によるものなのか、電源電圧ＶＤＤの変動によるものなのかを区別することができないからである。
【００４５】
電源補償回路１２は、メイン電源１０の応答速度を補うために設けられる。ＤＵＴ１の設計者は、ある既知の試験信号ＳＴＥＳＴ（テストパターンＳＰＴＮ）が供給された状態において、ＤＵＴ１の内部回路の動作率などの時間推移を推定可能であるから、ＤＵＴ１の動作電流ＩＯＰの時間波形を正確に予測することができる。ここでの予測とは、コンピュータシミュレーションを用いた計算や、同じ構成を有するデバイスを対象とした実測などが含まれ、特にその手法は限定されない。
【００４６】
一方、メイン電源１０の応答速度（利得、フィードバック帯域）が既知であれば、予測される動作電流ＩＯＰに応答してメイン電源１０が生成する電源電流ＩＤＤ、出力電圧ＶＯＵＴあるいは電源電圧ＶＤＤもまた予測することができる。そうすると、予測される動作電流ＩＯＰと電源電流ＩＤＤの差分を、電源補償回路１２によって補うことにより、電源電圧ＶＤＤを安定化することができる。
【００４７】
なお電源電圧ＶＤＤ’と電源電流ＩＤＤの間には微分、もしくは積分関係が成り立つ。具体的には、メイン電源１０の出力インピーダンスならびにメイン電源１０から電源端子Ｐ１までの経路のインピーダンスが、容量性、誘導性、抵抗性のいずれが支配的であるかによって、電圧と電流の微分、積分の関係が定まる。
【００４８】
電源補償回路１２は、ソース電流源１２ｂ、シンク電流源１２ｃを備える。ソース電流源１２ｂ、シンク電流源１２ｃはそれぞれ、たとえばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を利用したスイッチを含み、それぞれが制御信号ＳＣＮＴ１、ＳＣＮＴ２に応じて制御される。
【００４９】
ソース電流源１２ｂが制御信号ＳＣＮＴ１に応じてオンすると、補償パルス電流（ソースパルス電流ともいう）ＩＳＲＣが生成される。電源補償回路１２は、ソースパルス電流ＩＳＲＣをメイン電源１０とは別経路から電源端子Ｐ１に注入する。シンク電流源１２ｃは、別の固定電圧端子（たとえば接地端子）とＤＵＴ１の電源端子Ｐ１の間に設けられる。シンク電流源１２ｃが制御信号ＳＣＮＴ２に応じてオンすると、補償パルス電流ＩＳＩＮＫ（シンクパルス電流ともいう）が生成される。電源補償回路１２は、電源端子Ｐ１に流れ込む電源電流ＩＤＤから、シンクパルス電流ＩＳＩＮＫを、ＤＵＴ１とは別経路に引きこむ。
【００５０】
ＤＵＴ１の電源端子Ｐ１に流れ込む動作電流ＩＯＰ、メイン電源１０が出力する電源電流ＩＤＤ、および電源補償回路１２が出力する補償電流ＩＣＭＰの間には、電流保存則から、式（１）、（２）が成り立つ。
ＩＯＰ＝ＩＤＤ＋ＩＣＭＰ    …（１）
ＩＣＭＰ＝ＩＳＲＣ−ＩＳＩＮＫ      …（２）
つまり、補償電流ＩＣＭＰの正の成分が、ソースパルス電流ＩＳＲＣとしてソース電流源１２ｂから供給され、補償電流ＩＣＭＰの負の成分が、シンクパルス電流ＩＳＩＮＫとしてシンク電流源１２ｃから供給される。
【００５１】
ドライバＤＲ１〜ＤＲ６のうち、ドライバＤＲ６は、ソース電流源１２ｂに割り当てられ、ドライバＤＲ５はシンク電流源１２ｃに割り当てられる。別の少なくともひとつのドライバＤＲ１〜ＤＲ４は、それぞれ、ＤＵＴ１の少なくともひとつのＩ／Ｏ端子Ｐ３に割り当てられる。
【００５２】
波形整形器ＦＣおよびタイミング発生器ＴＧをインタフェース回路４と総称する。複数の４１〜４６は、チャンネルＣＨ１〜ＣＨ６ごと、言い換えればドライバＤＲ１〜ＤＲ６ごとに設けられる。ｉ番目（１≦ｉ≦６）のインタフェース回路４ｉは、入力されたパターン信号ＳＰＴＮｉをドライバＤＲに適した信号形式に整形し、対応するドライバＤＲｉへと出力する。
【００５３】
パターン発生器ＰＧは、テストプログラムにもとづき、インタフェース回路４１〜４６に対するパターン信号ＳＰＴＮを生成する。具体的にパターン発生器ＰＧは、ＤＵＴ１のＩ／Ｏ端子Ｐ３に割り当てられたドライバＤＲ１〜ＤＲ４に対しては、各ドライバＤＲｉが生成すべき試験信号ＳＴＥＳＴｉを記述するテストパターンＳＰＴＮｉを、そのドライバＤＲｉに対応するインタフェース回路４ｉに対して出力する。テストパターンＳＰＴＮｉは、試験信号ＳＴＥＳＴｉの各サイクル（ユニットインターバル）におけるレベルを示すデータと、信号レベルが遷移するタイミングを記述するデータを含む。
【００５４】
またパターン発生器ＰＧは、必要な補償電流ＩＣＭＰに応じて定められた補償用の制御パターンＳＰＴＮ＿ＣＭＰを生成する。制御パターンＳＰＴＮ＿ＣＭＰは、ソース電流源１２ｂに割り当てられたドライバＤＲ６が生成すべき制御信号ＳＣＮＴ１を記述する制御パターンＳＰＴＮ＿ＣＭＰ１と、シンク電流源１２ｃに割り当てられたドライバＤＲ５が生成すべき制御信号ＳＣＮＴ２を記述する制御パターンＳＰＴＮ＿ＣＭＰ２を含む。制御パターンＳＰＴＮ＿ＣＭＰ１、ＳＰＴＮ＿ＣＭＰ２はそれぞれ、各サイクルにおけるソース電流源１２ｂ、シンク電流源１２ｃのオン、オフ状態を指定するデータと、オンオフを切りかえるタイミングを記述するデータを含む。
【００５５】
パターン発生器ＰＧは、テストパターンＳＰＴＮ１〜ＳＰＴＮ４にもとづいて、つまりＤＵＴ１の動作電流の変動に応じて、それを補償しうる制御パターンＳＰＴＮ＿ＣＭＰ１、ＳＰＴＮ＿ＣＭＰ２を生成し、対応するインタフェース回路４６、４５に出力する。
【００５６】
上述のように、テストパターンＳＰＴＮ１〜ＳＰＴＮ４が既知であれば、ＤＵＴ１の動作電流ＩＯＰの時間波形が予測でき、電源電圧ＶＤＤを一定に保つために発生すべき補償電流ＩＣＭＰ、すなわちＩＳＲＣ、ＩＳＩＮＫの時間波形を計算することができる。
予測される動作電流ＩＯＰが電源電流ＩＤＤより大きい場合、電源補償回路１２はソース補償電流ＩＳＲＣを発生して不足する電流を補う。ソース補償電流ＩＳＲＣに必要な電流波形は予測可能であるから、それが適切に得られるようにソース電流源１２ｂを制御する。たとえばソース電流源１２ｂを、パルス幅変調によって制御してもよい。あるいはパルス振幅変調、ΔΣ変調、パルス密度変調、パルス周波数変調などを利用してもよい。
【００５７】
試験装置２のうち、第５、第６チャンネルＣＨ５、ＣＨ６に対応する部分は、電源補償回路１２を制御する電源制御部に相当する。
【００５８】
図４は、制御パターンを計算する方法の一例を示すフローチャートである。ＤＵＴ１に入力されるテストパターンや回路情報にもとづいて、ＤＵＴ１の動作電流ＩＯＰが推定される（Ｓ１００）。またメイン電源１０に負荷としてＤＵＴ１が接続された状態において、ＤＵＴ１にそのイベントが発生したときに、メイン電源１０から出力される電源電流ＩＤＤを計算する（Ｓ１０２）。そして、理想電源を実現したい場合には、推定される動作電流ＩＯＰと電源電流ＩＤＤの差分を、電源補償回路１２によって生成すべき補償電流ＩＣＭＰとする（Ｓ１０４）。
【００５９】
そして、生成すべき補償電流ＩＣＭＰの波形に、ΔΣ変調、ＰＷＭ（パルス幅変調）、ＰＤＭ（パルス密度変調）、ＰＡＭ（パルス振幅変調）、ＰＦＭ（パルス周波数変調）などを施すことにより、ビットストリームの制御パターンＳＰＴＮ＿ＣＭＰを生成する（Ｓ１０６）。たとえば、補償電流ＩＣＭＰをテストサイクルごとにサンプリングし、サンプリングされた補償電流ＩＣＭＰをパルス変調してもよい。
【００６０】
図５は、動作電流ＩＯＰ、電源電流ＩＤＤ、補償電流ＩＣＭＰおよびソースパルス電流ＩＳＲＣの一例を示す波形図である。ある試験信号ＳＴＥＳＴが供給されたＤＵＴ１の動作電流ＩＯＰがステップ状に増加したとする。これに応答して、メイン電源１０から電源電流ＩＤＤが供給されるが、それは応答速度の制限から、理想的なステップ波形とはならず、ＤＵＴ１に供給すべき電流が不足する。その結果、補償電流ＩＳＲＣを供給しなければ、電源電圧ＶＤＤは破線で示すように低下する。
【００６１】
電源補償回路１２は、動作電流ＩＯＰと電源電流ＩＤＤの差分に対応するソース補償電流ＩＣＭＰを生成する。ソース補償電流ＩＣＭＰは、制御信号ＳＣＮＴ１に応じて生成されるソースパルス電流ＩＳＲＣで与えられる。ソース補償電流ＩＣＭＰは、動作電流ＩＯＰの変化直後に最大量必要であり、その後、徐々に低下させる必要がある。そこで、たとえばＰＷＭ（パルス幅変調）を用いてソース電流源１２ｂのオン時間（デューティ比）を、時間とともに低下させることにより、必要なソース補償電流ＩＣＭＰを生成できる。
【００６２】
試験装置２のすべてのチャンネルがテストレートに応じて同期動作する場合、制御信号ＳＣＮＴ１の周期は、ＤＵＴ１に供給されるデータの周期（ユニットインターバル）、もしくはその整数倍、あるいは整数分の１に相当する。たとえばユニットインターバルが４ｎｓのシステムにおいて、制御信号ＳＣＮＴ１の周期が４ｎｓであれば、制御信号ＳＣＮＴ１に含まれる各パルスのオン期間ＴＯＮが、０〜４ｎｓの間で調節されうる。メイン電源１０の応答速度は数百ｎｓ〜数μｓのオーダーであるため、補償電流ＩＣＭＰの波形は、制御信号ＳＣＮＴ１に含まれる数百個のパルスによって制御できる。ソース補償電流ＩＳＲＣの波形から、それを生成するために必要な制御信号ＳＣＮＴ１を導出する方法については後述する。
【００６３】
反対に動作電流ＩＯＰが電源電流ＩＤＤより小さい場合、電源補償回路１２はシンク補償電流ＩＣＭＰが得られるように、シンクパルス電流ＩＳＩＮＫを発生して、過剰な電流を引き抜く。
【００６４】
電源補償回路１２を設けることにより、メイン電源１０の応答速度の不足を補い、図４に実線で示すように、電源電圧ＶＤＤを一定に保つことができる。なお電源補償回路１２の構成は特に限定されず、さまざまな形式の電流源、電圧源を利用することができる。
【００６５】
これまでは、電源装置８を、ＤＵＴ１の動作状態によらずに電源電圧ＶＤＤが一定に保たれる理想電源として動作させる場合を説明した。以下では、電源装置８によって、意図的に電源電圧ＶＤＤに変動を発生させ、任意の電源電圧波形をエミュレートする技術を説明する。
【００６６】
図３に戻る。試験装置２のうち、第７チャンネルＣＨ７に対応する部分は、メイン電源１０を制御するメイン電源制御部に相当する。
【００６７】
このメイン電源制御部（ＣＨ７）は、試験ユニット（ＣＨ１〜ＣＨ４）がＤＵＴ１にテストパターンＳＴＥＳＴを供給するとき、電源電圧ＶＤＤが所定の目標波形ＶＴＧＴ（ｔ）に近づくように、メイン電源１０をフィードフォワード制御する。
【００６８】
以下、フィードフォワード制御の具体例について説明する。
【００６９】
図６（ａ）、（ｂ）は、メイン電源１０の構成例を示すブロック図である。図６（ａ）、（ｂ）に示すように、アナログ制御あるいはデジタル制御の一般的なフィードバック制御電源は、電源電圧ＶＤＤの検出値ＶＤＤ’と目標値ＶＲＥＦ’との誤差（偏差）に応じた誤差信号ＶＥＲＲを生成する誤差信号生成部１１２と、誤差信号ＶＥＲＲに応じて、それらの誤差がゼロとなるように出力電圧ＶＯＵＴをフィードバック制御するフィードバック出力部１１４と、を含む。
【００７０】
メイン電源１０には、図示しないメイン電源制御部からの補正電圧ΔＶＣＭＰ（ｔ）がフィードフォワードされる。図６（ａ）の構成では、メイン電源制御部は、目標波形ＶＴＧＴ（ｔ）に応じた補正電圧ΔＶＣＭＰ（ｔ）を、目標値ＶＲＥＦ’に重畳する。また図６（ｂ）の構成では、メイン電源制御部は、目標波形ＶＴＧＴ（ｔ）に応じた補正電圧ΔＶＣＭＰ（ｔ）を、検出値ＶＤＤ’（ｔ）に重畳する。
【００７１】
図７は、図６（ａ）のメイン電源１０の具体的な構成例を示すブロック図である。図７のメイン電源１０はアナログ制御電源であり、主として基準電圧源１１０、誤差増幅器１１２、フィードバック出力部１１４を備える。基準電圧源１１０は、たとえばバンドギャップリファレンス回路などを含み、温度や電源電圧に依存しない基準電圧ＶＲＥＦを生成する。誤差信号生成部１１２はいわゆる誤差増幅器であり、検出値ＶＤＤ’と目標値ＶＲＥＦ’との誤差（偏差）を増幅し、誤差信号ＶＥＲＲを生成する。たとえば電源電圧ＶＤＤのフィードバック経路上には分圧回路１３０が設けられ、電源電圧ＶＤＤを所定の分圧比Ｋで分圧することで、検出値ＶＤＤ’が生成される。
【００７２】
フィードバック出力部１１４は、２つの電圧ＶＲＥＦ’、ＶＤＤ’の誤差がゼロとなるように出力電圧ＶＯＵＴをフィードバック制御する。フィードバック出力部１１４は、フィードバック回路１１６およびパワー出力段１１８を含む。フィードバック回路１１６は、誤差信号ＶＥＲＲに応じて、検出値ＶＤＤ’と目標値ＶＲＥＦ’の誤差がゼロとなるようにレベルが調節される指令値を生成する。パワー出力段１１８は、指令値に応じた出力電圧ＶＯＵＴを生成する。
【００７３】
メイン電源制御部９０ａは、目標波形ＶＴＧＴ（ｔ）に応じた補正電圧ΔＶＣＭＰ（ｔ）を、目標値ＶＲＥＦ’に重畳する。このために図７のメイン電源１０は、加算器１２０およびデジタル／アナログ変換器１２２を備える。デジタル／アナログ変換器１２２は、メイン電源制御部９０ａからの補正電圧ΔＶＣＭＰを示すデータ（メイン電源制御パターンという）ＳＭＡＩＮを受け、それをアナログ電圧ΔＶＣＭＰに変換する。
【００７４】
加算器１２０は、基準電圧ＶＲＥＦと補正電圧ΔＶＣＭＰ（ｔ）を加算することにより、目標値ＶＲＥＦ’に補正電圧ΔＶＣＭＰ（ｔ）を重畳する。後述のように、目標波形ＶＴＧＴ（ｔ）に応じて補正電圧ΔＶＣＭＰ（ｔ）を適切に定めておくことにより、目標電圧ＶＲＥＦ’がフィードフォワード制御され、電源電圧ＶＤＤが目標波形ＶＴＧＴに近づけることができる。
【００７５】
図８は、電源制御部９０の構成例を示すブロック図である。電源制御部９０は、メイン電源１０を制御するメイン電源制御部９０ａと、電源補償回路１２を制御する補償回路制御部９０ｂを含む。
【００７６】
上述のように、メイン電源制御部９０ａは、パターン発生器ＰＧ、インタフェース回路４７、ドライバＤＲ７を含む。図８には、電源制御部９０のパターン発生器ＰＧに対応する部分が示される。
【００７７】
電源制御部９０は、第１波形取得部９１、目標波形取得部９２、減算器９３、補正電圧算出部９４、エンコーダ９５、第２波形取得部９６、減算器９７、補償電流算出部９８、エンコーダ９９を備える。はじめに、制御パターンＳＰＴＮ＿ＭＡＩＮの生成について説明する。
【００７８】
制御パターンＳＰＴＮ＿ＭＡＩＮは、第１波形取得部９１、目標波形取得部９２、減算器９３、補正電圧算出部９４、エンコーダ９５を含むメイン電源制御部９０ａにより生成される。
【００７９】
パターン発生器ＰＧによってＤＵＴ１に要求されるテストパターンＳＴＥＳＴは既知であるから、ＤＵＴ１の動作電流ＩＯＰの時間波形も予測可能である。また、メイン電源１０の誤差増幅器１１２、フィードバック回路１１６、パワー出力段１１８の特性が既知であれば、その動作波形ＩＯＰに応答する電源電圧ＶＤＤの波形（第１波形ＶＤＤ１（ｔ）という）も予測可能である。この第１波形ＶＤＤ１（ｔ）は、電源制御部９０によるメイン電源１０のフィードフォワード制御が行われず（つまり目標値が固定され）、かつ、電源補償回路１２による補償も行わないときの、電源電圧波形である。第１波形取得部９１は、第１波形ＶＤＤ１（ｔ）を計算、あるいは実測により取得する。
【００８０】
目標波形取得部９２は、目標波形ＶＴＧＴ（ｔ）を取得する。目標波形ＶＴＧＴ（ｔ）はユーザによってあらかじめ用意される。
【００８１】
減算器９３は、第１波形ＶＤＤ１（ｔ）と目標波形ＶＴＧＴ（ｔ）の差分波形ΔＶＤＤ１（ｔ）を生成する。補正電圧算出部９４は、差分波形ΔＶＤＤ１（ｔ）にもとづいて補正電圧ΔＶＣＭＰ（ｔ）を算出する。
【００８２】
たとえば補正電圧算出部９４は、差分波形ΔＶＤＤ１（ｔ）に、所定の係数Ｋを乗ずることにより、補正電圧ΔＶＣＭＰ（ｔ）を生成する。係数Ｋは、補正電圧ΔＶＣＭＰがゼロである定常状態における目標値ＶＲＥＦと電源電圧ＶＤＤの比ＶＲＥＦ／ＶＤＤで与えられる。図７の回路図を参照すると、分圧回路１３０の分圧比Ｋがこの係数Ｋに対応する。
【００８３】
変形例において、補正電圧算出部９４は、差分波形ΔＶＤＤ１（ｔ）に、メイン電源１０の伝達関数Ｈ（ｓ）＝ＶＯＵＴ／ＶＲＥＦの逆関数を乗ずることにより、補正電圧ΔＶＣＭＰ（ｔ）を計算してもよい。係数Ｋを乗ずる場合、周波数特性が反映されないが、伝達関数Ｈ（ｓ）の逆関数を乗ずることで、周波数特性も反映させることができる。
【００８４】
また補正電圧算出部９４は、補正電圧ΔＶＣＭＰ（ｔ）を生成する際に、差分波形ΔＶＤＤ１（ｔ）の高域成分を強調してもよい。一般的にメイン電源１０の伝達関数は、高域成分の利得が低いため、あらかじめ強調しておくことにより、電源電圧ＶＤＤを目標波形ＶＴＧＴ（ｔ）に近づけることができる。
【００８５】
エンコーダ９５は、補正電圧ΔＶＣＭＰ（ｔ）を、所定のフォーマットでエンコードし、メイン電源１０に対する制御パターンＳＰＴＮ＿ＭＡＩＮを生成する。フォーマットの形式は、インタフェース回路４およびメイン電源１０の構成に応じて定めればよく、特に限定されない。
【００８６】
続いて電源補償回路１２に対して供給すべき制御パターンＳＰＴＮ＿ＣＭＰについて説明する。制御パターンＳＰＴＮ＿ＣＭＰは、第２波形取得部９６、減算器９７、補償電流算出部９８、エンコーダ９９を含む補償回路制御部９０ｂによって生成される。
【００８７】
第２波形取得部９６は、ＤＵＴ１がテストパターンＳＴＥＳＴに応答して動作するときに、メイン電源１０が補正電圧ΔＶＣＭＰ（ｔ）を用いてフィードフォワード制御され、かつ電源補償回路１２が停止した状態における電源電圧の波形（第２波形ＶＤＤ２（ｔ）という）を取得する。第２波形ＶＤＤ２（ｔ）は計算により、あるいは実測により取得できる。
【００８８】
減算器９７は、第２波形ＶＤＤ２（ｔ）と目標波形ＶＴＧＴの差分波形ΔＶＤＤ２（ｔ）を生成する。補償電流算出部９８は差分波形ΔＶＤＤ２（ｔ）にもとづいて、電源補償回路１２が生成すべき補償電流ＩＣＭＰを算出する。エンコーダ９９は、補償電流ＩＣＭＰにパルス変調などを施すことにより、制御パターンＳＰＴＮ＿ＣＭＰを生成する。
【００８９】
以上が試験装置２の構成である。続いてその動作を説明する。
図９は、図３の試験装置２による電源電圧波形のエミュレーションを示す波形図である。
あるテストパターンＳＴＥＳＴを与えられたＤＵＴ１の動作電流ＩＯＰは、時刻ｔ１に急激に増大する。エミュレーションしたい目標波形ＶＴＧＴは、動作電流ＩＯＰの増大にともなってドロップし、その後、ドロップしたレベルを維持するものとする。
【００９０】
第１波形ＶＤＤ１（ｔ）と目標波形ＶＴＧＴ（ｔ）の差分にもとづいて、補正電圧ΔＶＣＭＰ（ｔ）が計算される。この補正電圧ΔＶＣＭＰ（ｔ）をメイン電源１０に対してフィードフォワードすることにより、第２波形ＶＤＤ２（ｔ）を、第１波形ＶＤＤ１（ｔ）よりも目標波形ＶＴＧＴ（ｔ）に近づけることができる。
【００９１】
さらに、第２波形ＶＤＤ２（ｔ）と目標波形ＶＴＧＴ（ｔ）の差分ΔＶＤＤ２（ｔ）にもとづいて補正電流ＩＣＭＰを計算し、電源補償回路１２によって補正電流ＩＣＭＰを生成することにより、電源電圧ＶＤＤ（ｔ）をさらに目標波形ＶＴＧＴ（ｔ）に近づけることができる。
【００９２】
以上が試験装置２の動作である。
実施の形態に係る試験装置２によれば、テストパターンＳＴＥＳＴによって定まるＤＵＴ１の動作電流ＩＯＰの波形に応じて、フィードバック型のメイン電源１０をフィードフォワード制御することにより、任意の電源電圧波形をエミュレートすることができる。
【００９３】
図２を参照して説明したように、メイン電源１０のフィードフォワード制御を行わない場合、目標波形ＶＴＧＴ（ｔ）の遷移後のレベルが遷移前のレベルと異なる場合に、補償電流ＩＣＭＰを定常的に生成しなければならず、電源装置８の消費電力が大きくなってしまう。これに対して実施の形態に係る試験装置２では、補正電流ＩＣＭＰは時刻ｔ１の直後の短い期間のみ生成されており、またフィードフォワード制御を行ってもメイン電源１０の消費電流はそれほど大きくならないため、補償回路のみによって電源電圧に変動を与える場合に比べて、消費電力を低減できる。
【００９４】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００９５】
（第１の変形例）
上述のフィードフォワード制御は、目標値あるいは検出値を、目標波形ＶＴＧＴに応じて制御するものであったが、本発明はそれには限定されない。図１０は、第１の変形例に係る試験装置２の構成を示すブロック図である。メイン電源１０は誤差信号生成部１１２およびフィードバック出力部１１４を備える。この変形例において、誤差信号生成部１１２およびフィードバック出力部１１４の少なくとも一方は、伝達関数が可変に構成される。メイン電源制御部９０ａは、目標波形ＶＴＧＴ（ｔ）に応じて、誤差信号生成部１１２およびフィードバック出力部１１４の伝達関数を制御する。
【００９６】
たとえばメイン電源１０はスイッチングレギュレータである。この場合、メイン電源制御部９０ａは、スイッチングレギュレータのスイッチング周波数、スイッチングトランジスタのトランジスタサイズ、スイッチングトランジスタに対する駆動信号の振幅（ゲート電圧あるいはベース電流）、あるいはインダクタのインダクタンスの少なくともひとつを、目標波形に応じて制御してもよい。これにより、フィードバック出力部１１４の伝達関数を変化させることができ、電源電圧ＶＤＤが目標波形ＶＴＧＴ（ｔ）に近づくようにフィードフォワード制御できる。スイッチングトランジスタのサイズの変更は、スイッチングトランジスタをゲート端子が独立した複数のトランジスタユニットを並列接続して構成し、スイッチングさせるトランジスタユニットの個数を変化させることで実現できる。
【００９７】
あるいは、同期整流型のスイッチングレギュレータにおいて、（i）スイッチングトランジスタと同期整流トランジスタを相補的にスイッチングするモードと、（ii）同期整流トランジスタのスイッチングを停止して整流素子（ダイオード）として動作させ、スイッチングトランジスタのみをスイッチングするモードと、を切りかえてもよい。
【００９８】
あるいは、スイッチングレギュレータのユニットを複数チャンネル、並列に設け、動作させるチャンネルの個数を変化させてもよい。この場合、複数のチャンネルを同相で駆動してもよいし、多相で駆動してもよい。これによっても伝達関数を制御できる。また、各チャンネルの位相差を変化させることでも伝達関数を制御してもよい。
【００９９】
メイン電源１０は、デジタル制御電源であってもよい。この場合、誤差信号生成部１１２は、検出値ＶＤＤ’と目標値ＶＲＥＦ’の偏差を生成する減算器を含み、フィードバック出力部１１４は、偏差にもとづいて、Ｐ（比例）制御、ＰＩ（比例・積分）制御、ＰＩＤ（比例・積分・微分）制御のいずれかを行うデジタル演算部を含む。メイン電源制御部９０ａは、デジタル演算部の制御パラメータを制御することにより伝達関数を制御してもよい。
【０１００】
制御パラメータの変更の一例としては、（１）デジタル演算部に定義される係数や定数の変更、（２）デジタル演算部が実行する演算処理の変更などが例示される。
前者の例としては、デジタル演算部においてパラメータａ、ｂを用いて
Ｈ（ｓ）＝ｂ／（１＋ａ・ｓ）
なる伝達関数が定義されているとすると、メイン電源１０は、パラメータａ、ｂをフィードフォワード制御してもよい。あるいはデジタル演算処理のサンプリング周波数を変更してもよい。
後者の例としては、デジタル演算部のフィルタの形式の変更が例示される。より具体的には、ＦＩＲ（Finite Impulse Response）フィルタとＩＩＲ（Infinite Impulse Response）を切り替えたり、あるいはＦＩＲフィルタやＩＩＲフィルタの次数や段数を切り替えてもよい。
【０１０１】
メイン電源１０はアナログ制御電源であってもよい。この場合、誤差信号生成部１１２は、検出値ＶＤＤ’と目標値ＶＲＥＦ’の誤差を増幅する誤差増幅器と、誤差増幅器に設けられた位相補償回路と、を含む。メイン電源制御部９０ａは、誤差増幅器のバイアス電流、位相補償回路の時定数の少なくともひとつを制御してもよい。誤差増幅器のバイアス電流を変化させることにより誤差増幅器の応答速度やオフセット電圧を変化させることができる。
【０１０２】
（第２の変形例）
メイン電源１０のフィードフォワード制御のみによって得られる第２波形ＶＤＤ２（ｔ）の精度が要求を満たす場合、あるいは、目標波形ＶＴＧＴ（ｔ）がメイン電源１０の追従できる速度で変動する場合、電源補償回路１２は省略してもよい。
【０１０３】
（第３の変形例）
実施の形態では、電源補償回路１２がソース電流源１２ｂとシンク電流源１２ｃを含む場合を説明したが本発明はそれには限定されず、いずれか一方のみの構成としてもよい。ソース電流源１２ｂのみ設ける場合、ソース電流源１２ｂに定常的な電流ＩＤＣを発生させる。そして、電源電流ＩＤＤが動作電流ＩＯＰに対して不足するときは、ソース電流源１２ｂが発生する電流ＩＳＲＣを、定常的な電流ＩＤＣから相対的に増加させる。反対に、電源電流ＩＤＤが動作電流ＩＯＰに対して過剰なときは、ソース電流源１２ｂが発生する電流ＩＳＲＣを、定常的な電流ＩＤＣから相対的に減少させる。
シンク電流源１２ｃのみ設ける場合、シンク電流源１２ｃに定常的な電流ＩＤＣを発生させる。そして、電源電流ＩＤＤが動作電流ＩＯＰに対して不足するときは、シンク電流源１２ｃが発生する電流ＩＳＩＮＫを、定常的な電流ＩＤＣから相対的に減少させる。反対に、電源電流ＩＤＤが動作電流ＩＯＰに対して過剰なときは、シンク電流源１２ｃが発生する電流ＩＳＩＮＫを、定常的な電流ＩＤＣから相対的に増加させる。
これにより、試験装置全体の消費電流は、定常的な電流ＩＤＣ分増加するが、それと引きかえに、単一のスイッチのみで、補償電流ＩＳＲＣ、ＩＳＩＮＫを発生させることができる。
【０１０４】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【０１０５】
１…ＤＵＴ、２…試験装置、ＰＧ…パターン発生器、ＴＧ…タイミング発生器、ＦＣ…波形整形器、４…インタフェース回路、ＤＲ…ドライバ、８…電源装置、１０…メイン電源、１２…電源補償回路、２０…電圧測定部、２２…制御パターン生成部、１２ａ…補助電源、１２ｂ…ソース電流源、１２ｃ…シンク電流源、Ｐ１…電源端子、Ｐ２…接地端子、Ｐ３…Ｉ／Ｏ端子、９０…電源制御部、９１…第１波形取得部、９２…目標波形取得部、９３…減算器、９４…補正電圧算出部、９５…エンコーダ、９６…第２波形取得部、９７…減算器、９８…補償電流算出部、９９…エンコーダ、１１０…基準電圧源、１１２…誤差信号生成部、１１４…フィードバック出力部、１１６…フィードバック回路、１１８…パワー出力段、１２０…加算器、１２２…デジタル／アナログ変換器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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