(57)【要約】【課題】Ｄ／Ａコンバータの出力遅延時間の不均一性に起因する表示画質の不均一性を抑制した表示パネルドライバを提供する。【解決手段】複数の階調電圧を生成するγ抵抗回路７、８と、γ抵抗回路７、８の間に位置するＤ／Ａコンバータ３と、Ｄ／Ａコンバータ３から出力される出力電圧を受け取り、表示パネルに接続されるソース出力に駆動電圧を出力する出力アンプ４と、Ｄ／Ａコンバータ３とγ抵抗回路７との間に設けられたγ抵抗切り替えスイッチＳＷ１と、Ｄ／Ａコンバータ３とγ抵抗回路８との間に設けられたγ抵抗切り替えスイッチＳＷ２とを具備する。γ抵抗切り替えスイッチＳＷ１がオンでγ抵抗切り替えスイッチＳＷ２がオフである第１動作設定と、γ抵抗切り替えスイッチＳＷ１がオフでγ抵抗切り替えスイッチＳＷ２がオンである第２動作設定との切り換えが、繰り返して行われる。【選択図】図２
2013205704.tif 000002
【特許請求の範囲】
【請求項１】
複数の階調電圧を生成する第１γ抵抗回路と、
前記複数の階調電圧を生成する第２γ抵抗回路と、
前記第１γ抵抗回路と前記第２γ抵抗回路との間に位置する第１Ｄ／Ａコンバータと、
前記第１Ｄ／Ａコンバータから出力される第１出力電圧を受け取り、表示パネルに接続される第１ソース出力に前記第１出力電圧に対応する第１駆動電圧を出力する第１出力アンプと、
前記第１Ｄ／Ａコンバータと前記第１γ抵抗回路との間に設けられた第１γ抵抗切り替えスイッチと、
前記第１Ｄ／Ａコンバータと前記第２γ抵抗回路との間に設けられた第２γ抵抗切り替えスイッチ
とを具備し、
前記第１γ抵抗切り替えスイッチがオンで前記第２γ抵抗切り替えスイッチがオフである第１動作設定では、前記第１Ｄ／Ａコンバータは、前記第１γ抵抗回路から前記複数の階調電圧を受け取り、受け取った前記複数の階調電圧から前記第１出力電圧を選択し、
前記第１γ抵抗切り替えスイッチがオフで前記第２γ抵抗切り替えスイッチがオンである第２動作設定では、前記第１Ｄ／Ａコンバータは、前記第２γ抵抗回路から前記複数の階調電圧を受け取り、受け取った前記複数の階調電圧から前記第１出力電圧を選択し、
前記第１動作設定と前記第２動作設定との切り換えが繰り返して行われる
表示パネルドライバ。
【請求項２】
請求項１に記載の表示パネルドライバであって、
前記第１動作設定と前記第２動作設定との切り換えが、水平同期期間毎、及び／又は、フレーム期間毎に行われる
表示パネルドライバ。
【請求項３】
請求項１又は２に記載の表示パネルドライバであって、
更に、
前記複数の階調電圧を生成する第３γ抵抗回路と、
前記第２γ抵抗回路と前記第３γ抵抗回路との間に位置する第２Ｄ／Ａコンバータと、
前記第２Ｄ／Ａコンバータから出力される第２出力電圧を受け取り、前記表示パネルに接続される第２ソース出力に前記第２出力電圧に対応する第２駆動電圧を出力する第２出力アンプと、
前記第２Ｄ／Ａコンバータと前記第２γ抵抗回路との間に設けられた第３γ抵抗切り替えスイッチと、
前記第２Ｄ／Ａコンバータと前記第３γ抵抗回路との間に設けられた第４γ抵抗切り替えスイッチ
とを具備し、
前記第１動作設定では、前記第３γ抵抗切り替えスイッチがオフに設定されると共に前記第４γ抵抗切り替えスイッチがオンに設定され、且つ、前記第２Ｄ／Ａコンバータは、前記第３γ抵抗回路から前記複数の階調電圧を受け取り、受け取った前記複数の階調電圧から前記第２出力電圧を選択し、
前記第２動作設定では、前記第３γ抵抗切り替えスイッチがオンに設定されると共に前記第４γ抵抗切り替えスイッチがオフに設定され、且つ、前記第２Ｄ／Ａコンバータは、前記第２γ抵抗回路から前記複数の階調電圧を受け取り、受け取った前記複数の階調電圧から前記第２出力電圧を選択する
表示パネルドライバ。
【請求項４】
請求項１又は２に記載の表示パネルドライバであって、
更に、
外部から階調基準電圧が供給される第１γ端子と、
外部から前記階調基準電圧が供給される第２γ端子
とを具備し、
前記第１γ抵抗回路は、前記第１γ端子から前記階調基準電圧を受け取り、受け取った前記階調基準電圧から前記複数の階調電圧を生成し、
前記第２γ抵抗回路は、前記第２γ端子から前記階調基準電圧を受け取り、受け取った前記階調基準電圧から前記複数の階調電圧を生成する
表示パネルドライバ。
【請求項５】
請求項３に記載の表示パネルドライバであって、
更に、
外部から階調基準電圧が供給される第１γ端子と、
外部から前記階調基準電圧が供給される第２γ端子
外部から前記階調基準電圧が供給される第３γ端子
とを具備し、
前記第１γ抵抗回路は、前記第１γ端子から前記階調基準電圧を受け取り、受け取った前記階調基準電圧から前記複数の階調電圧を生成し、
前記第２γ抵抗回路は、前記第２γ端子から前記階調基準電圧を受け取り、受け取った前記階調基準電圧から前記複数の階調電圧を生成し、
前記第３γ抵抗回路は、前記第３γ端子から前記階調基準電圧を受け取り、受け取った前記階調基準電圧から前記複数の階調電圧を生成する
表示パネルドライバ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示パネルドライバに関し、特に、表示パネルを駆動する表示パネルドライバにおいて、階調電圧を各Ｄ／Ａコンバータに供給するための回路配置に関する。
【背景技術】
【０００２】
ＴＶ、モニタその他のパネル表示装置における表示パネルは大型化が進んでおり、表示パネルドライバにおいても、表示パネルの大型化に対応できることが求められている。例えば、液晶表示パネルの信号線を駆動するソースドライバについては、高速駆動や高負荷駆動に対応した出力アンプが集積化されている。また、多階調、多出力に対応することも求められている。
【０００３】
表示パネルの大型化に伴う一つの問題は、表示画質の均一性の確保である。表示画質の均一化を実現するためには、まず、ソースドライバ内での動作特性の均一性が要求される。例えば、Ｄ／Ａコンバータや出力アンプの特性が均一であることが望まれる。更に、複数のソースドライバが用いられる場合にはソースドライバ間の動作特性の均一性が要求される。
【０００４】
表示画質の不均一性の一つの原因としては、階調電圧を発生する回路（例えば、γ抵抗回路）と該階調電圧を受け取るＤ／Ａコンバータの間の距離の影響があることが知られている。階調電圧を供給する配線の配線抵抗はＤ／Ａコンバータ毎に異なるため、Ｄ／Ａコンバータが出力する出力電圧にバラツキが生じ得る。これは、表示画質の均一性の原因になる。
【０００５】
特開平１１−１０９３１２号公報は、このような問題に対処する技術を開示している。図１は、この特許文献に開示されたソースドライバの構成を示す回路図である。図１のソースドライバでは、出力電圧ｖ０〜ｖ６を発生するために、それぞれ抵抗２・ｒ１〜２・ｒ６からなる２つのラダー抵抗が用いられる。当該２つのラダー抵抗は離して配置されており、配線ＷＬ０〜ＷＬ６によって接続されている。配線ＷＬ０には電圧Ｖ０が外部から供給され、配線ＷＬ１には電圧Ｖ１が供給される。また、配線ＷＬ４には電圧Ｖ２が外部から供給され、配線ＷＬ６には電圧Ｖ３が供給される。電圧Ｖ０、Ｖ２は右側のラダー抵抗に供給され、電圧Ｖ１、Ｖ３は、左側のラダー抵抗に供給される。ここで、電圧Ｖ０〜Ｖ３を供給する端子（γ端子）は、それぞれ一つずつであることに留意されたい。
【０００６】
該２つのラダー抵抗の間にセルＣＥＬＬ１〜ＣＥＬＬ３８４が配置されている。各セルはＤ／Ａコンバータと出力アンプＡＭＰを備えており、セルＣＥＬＬ１〜ＣＥＬＬ３８４の出力アンプＡＭＰは、それぞれ、出力端子ＯＵＴ１〜ＯＵＴ３８４に接続されている。
【０００７】
図１のソースドライバでは、ラダー抵抗から各Ｄ／Ａコンバータへの距離を小さくできるために出力電圧ｖ０〜ｖ６を供給する経路における配線抵抗の各Ｄ／Ａコンバータの位置によるバラツキを低減でき、Ｄ／Ａコンバータの出力電圧の精度を向上させることができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１１−１０９３１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、発明者の検討によれば、図１の回路構成には、更なる向上の余地がある。具体的には、Ｄ／Ａコンバータの出力遅延時間、即ち、Ｄ／Ａコンバータが出力電圧の出力を開始してから当該出力電圧が所望の電圧レベルに到達するのに要する時間の不均一性の問題は、図１の回路構成においては解消されない。Ｄ／Ａコンバータの出力遅延時間は、ラダー抵抗からＤ／Ａコンバータの距離に依存する。例えば、ラダー抵抗からの距離が近いＤ／Ａコンバータでは、出力遅延時間は短く、ラダー抵抗からの距離が遠いＤ／Ａコンバータでは、出力遅延時間は長い。図１の回路構成では、Ｄ／Ａコンバータの位置に依存した出力遅延時間の不均一性が発生してしまう。出力遅延時間の不均一性は、表示画質の均一性を損なうので、特に大型の表示パネルにおいては問題になる。
【課題を解決するための手段】
【００１０】
本発明の一の観点では、複数の階調電圧を生成する第１γ抵抗回路と、同一の複数の階調電圧を生成する第２γ抵抗回路と、第１γ抵抗回路と第２γ抵抗回路との間に位置する第１Ｄ／Ａコンバータと、第１Ｄ／Ａコンバータから出力される第１出力電圧を受け取り、表示パネルに接続される第１ソース出力に前記第１出力電圧に対応する第１駆動電圧を出力する第１出力アンプと、第１Ｄ／Ａコンバータと第１γ抵抗回路との間に設けられた第１γ抵抗切り替えスイッチと、第１Ｄ／Ａコンバータと第２γ抵抗回路との間に設けられた第２γ抵抗切り替えスイッチとを具備する。第１γ抵抗切り替えスイッチがオンで第２γ抵抗切り替えスイッチがオフである第１動作設定では、第１Ｄ／Ａコンバータは、第１γ抵抗回路から複数の階調電圧を受け取り、受け取った複数の階調電圧から第１出力電圧を選択する。第１γ抵抗切り替えスイッチがオフで第２γ抵抗切り替えスイッチがオンである第２動作設定では、第１Ｄ／Ａコンバータは、第２γ抵抗回路から複数の階調電圧を受け取り、受け取った複数の階調電圧から第１出力電圧を選択する。この第１動作設定と第２動作設定との切り換えが、繰り返して行われる。
【発明の効果】
【００１１】
本発明によれば、Ｄ／Ａコンバータの出力遅延時間の不均一性に起因する表示画質の不均一性を抑制した表示パネルドライバが提供される。
【図面の簡単な説明】
【００１２】
【図１】公知のソースドライバの構成を示す回路図である。
【図２】本発明の第１の実施形態の表示パネルドライバの構成を示すブロック図である。
【図３】γ抵抗回路の構成を示す回路図である。
【図４Ａ】第１の実施形態の表示パネルドライバの動作を示す図である。
【図４Ｂ】特定のソース出力から出力される駆動電圧の波形を示す図である。
【図５】第１の実施形態の表示パネルドライバの動作の一例を示す表である。
【図６】第１の実施形態の表示パネルドライバの動作の一例を示すタイミングチャートである。
【図７】本発明の第２の実施形態の表示パネルドライバの構成を示すブロック図である。
【図８】本発明の第３の実施形態の表示パネルドライバの構成を示すブロック図である。
【図９】第３の実施形態の表示パネルドライバの動作を示す図である。
【発明を実施するための形態】
【００１３】
（第１の実施形態）
図１は、本発明の第１の実施形態の表示パネルドライバ１の構成を示すブロック図である。図１の表示パネルドライバ１は、液晶表示パネル（図示されない）の２ｎ本のソース線（信号線、データ線とも呼ばれる）を駆動するための駆動装置として構成されている。より具体的には、表示パネルドライバ１は、概略的には、画素データ処理回路２と、Ｄ／Ａコンバータ３１〜３２ｎと、出力アンプ４１〜４２ｎと、階調配線５、６と、γ抵抗回路７〜９と、γ抵抗切り替えスイッチＳＷ１〜ＳＷ４と、ソース出力Ｓ１〜Ｓ２ｎとを備えている。図１の表示パネルドライバ１は、いわゆる、スリムタイプのソースドライバＩＣとして構成されており、ソース出力Ｓ１〜Ｓ２ｎが、ＩＣチップの一の辺に沿って設けられている。ソース出力Ｓ１〜Ｓ２ｎは、液晶表示パネルのソース線（データ線、信号線とも呼ばれる）に接続される。
【００１４】
画素データ処理回路２は、外部から受け取った画素データＤＩＮを所望のＤ／Ａコンバータ３に転送する。この転送においては、ソース出力Ｓｉに接続されたソース線の駆動電圧（即ち、駆動される画素の階調）を示す画素データは、Ｄ／Ａコンバータ３ｉに送られる。各Ｄ／Ａコンバータ３は、受け取った画素データに対応する出力電圧を出力する。出力アンプ４は、それぞれが接続されているＤ／Ａコンバータ３の出力電圧に対応する駆動電圧でソース出力Ｓ１〜Ｓ２ｎを駆動する。出力アンプ４としては、一般的にはボルテッジフォロアが使用される。
【００１５】
階調配線５は、Ｄ／Ａコンバータ３１〜３ｎと交差するように設けられており、階調配線６は、Ｄ／Ａコンバータ３ｎ＋１〜３ｎと交差するように設けられている。Ｄ／Ａコンバータ３１〜３ｎは、階調配線５を介して階調電圧を受け取り、Ｄ／Ａコンバータ３ｎ＋１〜３２ｎは、階調配線６を介して階調電圧を受け取る。Ｄ／Ａコンバータ３に供給される階調電圧には、正極性の階調電圧Ｖγ１＋〜Ｖγｍ＋と負極性の階調電圧Ｖγ１−〜Ｖγｍ−とがある。ここで、本明細書においては、ある電圧の極性は、特定の基準電圧ＶＲＥＦとの高低の関係を意味している。本実施形態の表示パネルドライバ１が液晶表示パネルの駆動に使用される場合、基準電圧ＶＲＥＦは、最も典型的には液晶表示パネルの対向電極の電圧（コモン電圧ＶＣＯＭ）に設定される。詳細には、ある電圧が「正極性」であるとは、当該電圧が該基準電圧より高い状態を意味しており、ある電圧が「負極性」であるとは、当該電圧が特定の基準電圧より低い状態を意味している。即ち、正極性の階調電圧Ｖγ１＋〜Ｖγｍ＋とは、特定の基準電圧より高い階調電圧のことであり、負極性の階調電圧Ｖγ１−〜Ｖγｍ−とは、該基準電圧より低い階調電圧のことである。
【００１６】
Ｄ／Ａコンバータ３は、出力すべき出力電圧の極性と、受け取った画素データの値に応じて階調電圧を選択し、選択した階調電圧を出力電圧として出力アンプ４に供給する。出力すべき出力電圧の極性が「正極性」である場合、各Ｄ／Ａコンバータ３は、正極性の階調電圧Ｖγ１＋〜Ｖγｍ＋のうちから画素データの値に応じた階調電圧を選択する。一方、出力すべき出力電圧の極性が「負極性」である場合、各Ｄ／Ａコンバータ３は、負極性の階調電圧Ｖγ１−〜Ｖγｍ−のうちから画素データの値に応じた階調電圧を選択する。
【００１７】
本実施形態では、正極性の階調電圧Ｖγ１＋〜Ｖγｍ＋と負極性の階調電圧Ｖγ１−〜Ｖγｍ−が、γ抵抗回路７〜９のそれぞれによって生成される。γ抵抗回路７〜９は、互いに離れて設けられている。Ｄ／Ａコンバータ３１〜３ｎは、γ抵抗回路７、８の間に配置され、Ｄ／Ａコンバータ３ｎ＋１〜３２ｎは、γ抵抗回路８、９の間に配置される。γ抵抗回路７は、正極側γ端子１１、１２及び負極側γ端子１３、１４に接続されている。同様に、γ抵抗回路８は、正極側γ端子１５、１６及び負極側γ端子１７、１８に接続され、γ抵抗回路９は、正極側γ端子１９、２０及び負極側γ端子２１、２２に接続されている。ここで、正極側γ端子１１、１５、１９は、外部から正極性の階調基準電圧Ｖ０が供給される外部端子であり、正極側γ端子１２、１６、２０は、正極性の階調基準電圧Ｖ１が供給される外部端子である。また、負極側γ端子１３、１７、２１は、負極性の階調基準電圧Ｖ２が供給される外部端子であり、負極側γ端子１４、１８、２２は負極性の階調基準電圧Ｖ３が供給される外部端子である。ここで、階調基準電圧Ｖ０〜Ｖ３は、下記の関係を満たしている：
Ｖ０＞Ｖ１＞ＶＲＥＦ＞Ｖ２＞Ｖ３
ここで、ＶＲＥＦは、上述の基準電圧であり、最も典型的には、コモン電圧ＶＣＯＭに設定される。
【００１８】
実際にＤ／Ａコンバータ３によって使用される階調電圧を供給するγ抵抗回路は、階調配線５、６に挿入されたγ抵抗切り替えスイッチＳＷ１〜ＳＷ４によって選択される。ここで、γ抵抗切り替えスイッチＳＷ１は、Ｄ／Ａコンバータ３１〜３ｎとγ抵抗回路７の間に設けられ、γ抵抗切り替えスイッチＳＷ２は、Ｄ／Ａコンバータ３１〜３ｎとγ抵抗回路８の間に設けられている。また、γ抵抗切り替えスイッチＳＷ３は、Ｄ／Ａコンバータ３ｎ＋１〜３２ｎとγ抵抗回路８の間に設けられ、γ抵抗切り替えスイッチＳＷ４は、Ｄ／Ａコンバータ３ｎ＋１〜３２ｎとγ抵抗回路９の間に設けられている。γ抵抗切り替えスイッチＳＷ１がオンにされ、且つ、γ抵抗切り替えスイッチＳＷ２がオフにされると、γ抵抗回路７からＤ／Ａコンバータ３１〜３ｎに階調電圧が供給される。一方、γ抵抗切り替えスイッチＳＷ１がオフにされ、且つ、γ抵抗切り替えスイッチＳＷ２がオンにされると、γ抵抗回路８からＤ／Ａコンバータ３１〜３ｎに階調電圧が供給される。同様に、γ抵抗切り替えスイッチＳＷ３がオンにされ、且つ、γ抵抗切り替えスイッチＳＷ４がオフにされると、γ抵抗回路８からＤ／Ａコンバータ３ｎ＋１〜３２ｎに階調電圧が供給され、γ抵抗切り替えスイッチＳＷ３がオフにされ、且つ、γ抵抗切り替えスイッチＳＷ４がオンにされると、γ抵抗回路９からＤ／Ａコンバータ３ｎ＋１〜３２ｎに階調電圧が供給される。
【００１９】
図３は、γ抵抗回路７〜９の構成を詳細に示す回路図である。γ抵抗回路７は、正極側ラダー抵抗３１と負極側ラダー抵抗３２とを備えている。正極側ラダー抵抗３１は、正極側γ端子１１、１２の間に接続されており、階調基準電圧Ｖ０、Ｖ１が供給される。一方、負極側ラダー抵抗３２は、負極側γ端子１３、１４の間に接続されており、階調基準電圧Ｖ２、Ｖ３が供給される。同様に、γ抵抗回路８は、正極側ラダー抵抗３３と負極側ラダー抵抗３４とを備えている。正極側ラダー抵抗３３は、正極側γ端子１５、１６の間に接続されており、階調基準電圧Ｖ０、Ｖ１が供給される。負極側ラダー抵抗３４は、負極側γ端子１７、１８の間に接続されており、階調基準電圧Ｖ２、Ｖ３が供給される。更に、γ抵抗回路９は、正極側ラダー抵抗３５と負極側ラダー抵抗３６とを備えている。正極側ラダー抵抗３５は、正極側γ端子１９、２０の間に接続されており、階調基準電圧Ｖ０、Ｖ１が供給される。負極側ラダー抵抗３６は、負極側γ端子２１、２２の間に接続されており、階調基準電圧Ｖ２、Ｖ３が供給される。
【００２０】
γ抵抗回路７〜９の正極側ラダー抵抗３１、３３、３５は、階調基準電圧Ｖ０、Ｖ１の抵抗分割により、正極性の階調電圧Ｖγ１＋〜Ｖγｍ＋を生成する。また、負極側ラダー抵抗３２、３４、３６は、階調基準電圧Ｖ２、Ｖ３の抵抗分割により、負極性の階調電圧Ｖγ１−〜Ｖγｍ−を生成する。
【００２１】
階調配線５は、γ抵抗切り替えスイッチＳＷ１を介して、γ抵抗回路７の正極側ラダー抵抗３１及び負極側ラダー抵抗３２の各出力ノード（正極性の階調電圧Ｖγ１＋〜Ｖγｍ＋、及び、負極性の階調電圧Ｖγ１−〜Ｖγｍ−が生成されるノード）に接続されている。階調配線５は、更に、γ抵抗切り替えスイッチＳＷ２を介してγ抵抗回路８の正極側ラダー抵抗３３及び負極側ラダー抵抗３４の各出力ノードに接続されている。一方、階調配線６は、γ抵抗切り替えスイッチＳＷ３を介して、γ抵抗回路８の正極側ラダー抵抗３３及び負極側ラダー抵抗３４の各出力ノードに接続され、更に、γ抵抗切り替えスイッチＳＷ４を介して、γ抵抗回路９の正極側ラダー抵抗３５及び負極側ラダー抵抗３６の各出力ノードに接続されている。
【００２２】
続いて、本実施形態の表示パネルドライバ１の動作、特に、各Ｄ／Ａコンバータ３への階調電圧の供給について説明する。本実施形態では、γ抵抗切り替えスイッチＳＷ１〜ＳＷ４の動作により、各Ｄ／Ａコンバータ３に階調電圧を供給するγ抵抗回路が切り替えられる。γ抵抗切り替えスイッチＳＷ１〜ＳＷ４には、２つの動作設定がある。
【００２３】
図４Ａに示されているように、第１の動作設定（動作設定（１））では、γ抵抗切り替えスイッチＳＷ１、ＳＷ４がオンされ、γ抵抗切り替えスイッチＳＷ２、ＳＷ３がオフされる。この場合、表示パネルドライバ１の両端にあるγ抵抗回路７、９から各Ｄ／Ａコンバータ３１〜３２ｎに階調電圧が供給される。この場合、図４Ａの左図に示したように、γ抵抗回路７、９に最も近接するＤ／Ａコンバータ３１、３２ｎの出力遅延時間が最も短くなり、γ抵抗回路７、９から最も離れているＤ／Ａコンバータ３ｎ、３ｎ＋１の出力遅延時間が最も長くなる。
【００２４】
第２の動作設定（動作設定（２））では、γ抵抗切り替えスイッチＳＷ２、ＳＷ３がオンされ、γ抵抗切り替えスイッチＳＷ１、ＳＷ４がオフされる。この場合、表示パネルドライバ１の中央にあるγ抵抗回路８から各Ｄ／Ａコンバータ３１〜３２ｎに階調電圧が供給される。この場合、図４Ａの左図に示したように、γ抵抗回路８に最も近接するＤ／Ａコンバータ３ｎ、３ｎ＋１の出力遅延時間が最も短くなり、γ抵抗回路８から最も離れているＤ／Ａコンバータ３１、３２ｎの出力遅延時間が最も長くなる。
【００２５】
特定のＤ／Ａコンバータ３及び出力アンプ４について考えれば、出力遅延時間が短い場合には出力アンプ４から出力される駆動電圧の立ち上がり（又は立ち下がり）が速くなり、出力遅延時間が長い場合には出力アンプ４から出力される駆動電圧の立ち上がり（又は立ち下がり）が遅くなる。例えば、図４Ｂは、Ｄ／Ａコンバータ３１に接続された出力アンプ４１からソース出力Ｓ１に出力される駆動電圧の波形を示している。γ抵抗切り替えスイッチＳＷ１、ＳＷ４がオンされる動作設定（１）では、ソース出力Ｓ１に出力される駆動電圧の立ち上がりが速くなり、γ抵抗切り替えスイッチＳＷ２、ＳＷ３がオンされる動作設定（２）では、ソース出力Ｓ１に出力される駆動電圧の立ち上がりが遅くなる。
【００２６】
そして、本実施形態では、表示パネルドライバ１の動作が動作設定（１）、（２）の間で適宜の時間間隔で切り替えられる。これにより、Ｄ／Ａコンバータ３の出力遅延時間が時間平均で均一化され、結果として表示画質の均一性が向上される。
【００２７】
表示パネルドライバ１の動作の切り替えは、水平同期期間毎に、及び／又は、フレーム期間（又は、垂直同期期間）毎に行われ得る。図５は、表示パネルドライバ１の動作の切り替えの一例を示しており、図５に図示されている動作では、表示パネルドライバ１の動作の切り替えが水平同期期間毎に、且つ、フレーム期間毎に行われる。詳細には、奇数番目のフレーム期間（第２ｋ−１フレーム期間）については、奇数番目の水平同期期間（第２ｉ−１水平同期期間）において表示パネルドライバ１が動作設定（１）に設定され、偶数番目の水平同期期間（第２ｉ水平同期期間）において表示パネルドライバ１が動作設定（２）に設定される。一方、偶数番目のフレーム期間（第２ｋフレーム期間）については、奇数番目の水平同期期間において表示パネルドライバ１が動作設定（２）に設定され、偶数番目の水平同期期間において表示パネルドライバ１が動作設定（１）に設定される。図６は、このような場合のγ抵抗切り替えスイッチＳＷ１〜ＳＷ４の状態の時間的変化を図示するタイミングチャートである。このような動作によれば、表示パネルドライバ１の動作が動作設定（１）、（２）の間で水平同期期間毎に、且つ、フレーム期間毎に切り替えられ、Ｄ／Ａコンバータ３の出力遅延時間が時間平均で均一化される。
【００２８】
ここで、本実施形態では、γ抵抗回路７〜９のそれぞれに、階調電圧の生成に用いられる階調基準電圧Ｖ０〜Ｖ３が個別に供給されることに留意されたい。図１の構成では、右側のラダー抵抗には電圧Ｖ０、Ｖ２が供給され、左側のラダー抵抗には電圧Ｖ１、Ｖ３が供給される。一方、γ抵抗回路７は、正極側γ端子１１、１２及び負極側γ端子１３、１４に接続されており、これらの外部端子から階調基準電圧Ｖ０〜Ｖ３の全てを受け取って動作する。γ抵抗回路８、９についても同様である。このような構成も、図１の構成と比較すると、出力遅延時間のバラツキを低減するために寄与している。図１の構成では、右側のラダー抵抗は、電圧Ｖ０、Ｖ２しか受け取っておらず、左側のラダー抵抗は電圧Ｖ１、Ｖ３しか受け取っていない。図１のこのような構成は、出力遅延時間のバラツキを増大させる。
【００２９】
なお、上述の実施形態では、γ抵抗回路７〜９にアンプが設けられていないが、γ抵抗回路７〜９にアンプを設けて階調配線５、６の駆動能力を高めてもよい。このような用途に用いられるアンプは、γアンプと呼ばれる。例えば、γ抵抗回路７については、一実施形態では、γ抵抗回路７に、正極側γ端子１１に入力が接続され、正極側ラダー抵抗３１の一端に出力が接続された第１のγアンプと、正極側γ端子１２に入力が接続され、正極側ラダー抵抗３１の他端に出力が接続された第２のγアンプと、負極側γ端子１３に入力が接続され、負極側ラダー抵抗３２の一端に出力が接続された第３のγアンプと、負極側γ端子１４に入力が接続され、負極側ラダー抵抗３２の他端に出力が接続された第４のγアンプが設けられる。上述の第１乃至第４のγアンプに加えて、又は第１乃至第４のγアンプに代えて、入力が正極側ラダー抵抗３１、負極側ラダー抵抗３２の出力ノードに接続され、出力がγ抵抗切り替えスイッチＳＷ１を介して階調配線５にそれぞれに接続されるγアンプを設けてもよい。他のγ抵抗回路８、９も同様に構成され得る。
【００３０】
また、上述の実施形態では、２つの正極性の階調基準電圧と２つの負極性の階調基準電圧とが、それぞれ、正極側ラダー抵抗３１及び負極側ラダー抵抗３２に供給されるが、階調基準電圧の数は２に限定されない。３以上の正極性の階調基準電圧が正極側ラダー抵抗３１に供給され、３以上の負極性の階調基準電圧が負極側ラダー抵抗３２に供給されてもよい。
【００３１】
（第２の実施形態）
図７は、本発明の第２の実施形態の表示パネルドライバ１Ａの構成を示すブロック図である。第２の実施形態の表示パネルドライバ１Ａは、第１の実施形態の表示パネルドライバ１と同様の構成を有しているが、第２の実施形態では、表示パネルドライバ１Ａが、隣接する画素に供給される駆動電圧の極性を反転するドット反転駆動に対応するように構成されている。図７の表示パネルドライバ１では、奇数番目のＤ／Ａコンバータ３１、３３、・・・、３２ｎー１が正極性の出力電圧（基準電圧ＶＲＥＦより高い出力電圧）のみを出力するように構成された正極性Ｄ／Ａコンバータとして構成され、偶数番目のＤ／Ａコンバータ３２、３４、・・・、３２ｎが負極性の出力電圧（基準電圧ＶＲＥＦより高い出力電圧）のみを出力するように構成された負極性Ｄ／Ａコンバータとして構成される。この場合、正極性Ｄ／Ａコンバータ３１、３３、・・・、３２ｎー１には、正極性の階調電圧Ｖγ１＋〜Ｖγｍ＋が供給され、負極性Ｄ／Ａコンバータ３２、３４、・・・、３２ｎには負極性の階調電圧Ｖγ１−〜Ｖγｍ−が供給される。この場合、奇数番目の出力アンプ４１、４３、・・・、４２ｎ−１からは正極性の駆動電圧が出力され、偶数番目の出力アンプ４２、４４、・・・、４２ｎからは負極性の駆動電圧が出力されることになる。
【００３２】
更に、出力アンプ４１〜４２ｎの出力とソース出力Ｓ１〜Ｓ２ｎの間にスイッチ回路１０１〜１０ｎが設けられる。各スイッチ回路１０ｉは、２つの出力アンプ４２ｉ−１、４２ｉの出力に接続されており、スイッチ回路１０ｉは、出力アンプ４２ｉ−１、４２ｉから受け取った駆動電圧の一方をソース出力Ｓ２ｉ−１に、他方をソース出力Ｓ２ｉに出力するように構成されている。このような構成により、隣接するソース出力Ｓ２ｉ−１、Ｓ２ｉから出力される駆動極性が反転され、ドット反転駆動が実現される。
【００３３】
本実施形態においても、表示パネルドライバ１の動作が動作設定（１）、（２）の間で適宜の時間間隔で切り替えられる。これにより、Ｄ／Ａコンバータ３の出力遅延時間が時間平均で均一化され、結果として表示画質の均一性が向上される。
【００３４】
（第３の実施形態）
図８は、本発明の第３の実施形態の表示パネルドライバ１Ｂの構成を示すブロック図である。第３の実施形態の表示パネルドライバ１Ｂは、第１の実施形態の表示パネルドライバ１と同様の構成を有しているが、本実施形態の表示パネルドライバ１Ｂは、いわゆるセミスリムタイプのソースドライバＩＣとして構成されており、ソース出力Ｓ１〜Ｓ２ｎが、ＩＣチップの上下の２辺に沿って設けられている。
【００３５】
詳細には、第３の実施形態の表示パネルドライバ１Ｂでは、ソース出力Ｓ１〜Ｓｎ／２、Ｓ３ｎ／２＋１〜Ｓ２ｎがＩＣチップの下辺に沿って設けられ、ソース出力Ｓｎ／２＋１〜Ｓ３ｎ／２がＩＣチップの上辺に沿って設けられている。これに伴い、Ｄ／Ａコンバータ３１〜３ｎ／２、３３ｍ／２＋１〜３２ｎと出力アンプ４１〜４ｎ／２、４３ｍ／２＋１〜４２ｎがＩＣチップの下辺に沿って設けられ、Ｄ／Ａコンバータ３ｎ／２＋１〜３３ｎ／２と出力アンプ４ｎ／２＋１〜４３ｎ／２がＩＣチップの下辺に沿って設けられる。
【００３６】
階調配線５は、Ｄ／Ａコンバータ３１〜３ｎと交差するように設けられており、階調配線６は、Ｄ／Ａコンバータ３ｎ＋１〜３２ｎと交差するように設けられている。Ｄ／Ａコンバータ３１〜３ｎは、階調配線５を介して階調電圧を受け取り、Ｄ／Ａコンバータ３ｎ＋１〜３２ｎは、階調配線６を介して階調電圧を受け取る。Ｄ／Ａコンバータ３に供給される階調電圧には、正極性の階調電圧Ｖγ１＋〜Ｖγｍ＋と負極性の階調電圧Ｖγ１−〜Ｖγｍ−とがあることは上述の通りである。正極性の階調電圧Ｖγ１＋〜Ｖγｍ＋と負極性の階調電圧Ｖγ１−〜Ｖγｍ−とは、γ抵抗回路７〜９のそれぞれによって生成される。
【００３７】
Ｄ／Ａコンバータ３１〜３ｎは、γ抵抗回路７、８の間に配置され、Ｄ／Ａコンバータ３ｎ＋１〜３２ｎは、γ抵抗回路８、９の間に配置される。ここで、実際に各Ｄ／Ａコンバータ３によって使用される階調電圧を供給するγ抵抗回路は、階調配線５、６に挿入されたγ抵抗切り替えスイッチＳＷ１〜ＳＷ４によって選択される。γ抵抗切り替えスイッチＳＷ１は、Ｄ／Ａコンバータ３１〜３ｎとγ抵抗回路７の間に設けられ、γ抵抗切り替えスイッチＳＷ２は、Ｄ／Ａコンバータ３１〜３ｎとγ抵抗回路８の間に設けられている。また、γ抵抗切り替えスイッチＳＷ３は、Ｄ／Ａコンバータ３ｎ＋１〜３２ｎとγ抵抗回路８の間に設けられ、γ抵抗切り替えスイッチＳＷ４は、Ｄ／Ａコンバータ３ｎ＋１〜３２ｎとγ抵抗回路９の間に設けられている。
【００３８】
第３の実施形態においても、γ抵抗切り替えスイッチＳＷ１〜ＳＷ４の動作により、各Ｄ／Ａコンバータ３に階調電圧を供給するγ抵抗回路が切り替えられる。γ抵抗切り替えスイッチＳＷ１〜ＳＷ４には、２つの動作設定がある。
【００３９】
詳細には、図９に示されているように、第１の動作設定（動作設定（１））では、γ抵抗切り替えスイッチＳＷ１、ＳＷ４がオンされ、γ抵抗切り替えスイッチＳＷ２、ＳＷ３がオフされる。この場合、表示パネルドライバ１の両端にあるγ抵抗回路７、９から各Ｄ／Ａコンバータ３に階調電圧が供給される。この場合、図９の左図に示したように、γ抵抗回路７、９に最も近接するＤ／Ａコンバータ３ｎ／２、３ｎ／２＋１、３３ｎ／２、３３ｎ／２＋１の出力遅延時間が最も短くなり、γ抵抗回路７、９から最も離れているＤ／Ａコンバータ３１、３ｎ、３ｎ＋１、３２ｎの出力遅延時間が最も長くなる。
【００４０】
第２の動作設定（動作設定（２））では、γ抵抗切り替えスイッチＳＷ２、ＳＷ３がオンされ、γ抵抗切り替えスイッチＳＷ１、ＳＷ４がオフされる。この場合、表示パネルドライバ１の中央にあるγ抵抗回路８から各Ｄ／Ａコンバータ３に階調電圧が供給される。この場合、図９の左図に示したように、γ抵抗回路８に最も近接するＤ／Ａコンバータ３１、３ｎ、３ｎ＋１、３２ｎの出力遅延時間が最も短くなり、γ抵抗回路８から最も離れているＤ／Ａコンバータ３ｎ／２、３ｎ／２＋１、３３ｎ／２、３３ｎ／２＋１の出力遅延時間が最も長くなる。
【００４１】
更に、表示パネルドライバ１の動作が動作設定（１）、（２）の間で適宜の時間間隔で切り替えられる。これにより、Ｄ／Ａコンバータ３の出力遅延時間が時間平均で均一化され、結果として表示画質の均一性が向上される。
【００４２】
なお、第３の実施形態の表示パネルドライバ１Ｂも、第２の実施形態と同様に、ドット反転駆動に対応するように構成してもよい。この場合、奇数番目のＤ／Ａコンバータ３１、３３、・・・、３２ｎー１が正極性の出力電圧のみを出力するように構成された正極性Ｄ／Ａコンバータとして構成され、偶数番目のＤ／Ａコンバータ３２、３４、・・・、３２ｎが負極性の出力電圧のみを出力するように構成された負極性Ｄ／Ａコンバータとして構成される。更に、隣接する２つの出力アンプと、隣接する２つのソース出力の間の接続関係を切り換えるスイッチ回路が設けられる。
【００４３】
以上には本発明の実施形態が具体的に記載されているが、本発明は上述の実施形態に限定されず、当業者に自明的な様々な変更をして実施してもよい。例えば、上記の実施形態では、３つのγ抵抗回路７、８、９を備えた構成が開示されているが、本発明は、２つのγ抵抗回路しか備えない構成であっても成立する。例えば、図２の表示パネルドライバ１からγ抵抗回路８、γ抵抗切り替えスイッチＳＷ２、ＳＷ３、正極側γ端子１５、１６、及び、負極側γ端子１７、１８を取り除いた構成であっても、本発明は成立する。この場合、動作設定（１）においてはγ抵抗切り替えスイッチＳＷ１がオン、γ抵抗切り替えスイッチＳＷ４がオフに設定され、動作設定（２）においてはγ抵抗切り替えスイッチＳＷ１がオフ、γ抵抗切り替えスイッチＳＷ４がオンに設定される。ただし、上述の実施形態のように、両端と中央に配置された３つのγ抵抗回路７、８、９を備えた構成は、より、出力遅延時間を均一化するために有効である。
【００４４】
また、以上には本発明が液晶表示パネルを駆動する表示パネルドライバに適用された場合の実施形態が述べられているが、本発明が、様々な表示デバイスの表示パネルを駆動する表示パネルドライバに適用可能なことは当業者には自明的であろう。
【符号の説明】
【００４５】
１、１Ａ、１Ｂ：表示パネルドライバ
２：画素データ処理回路
３、３１、３ｎ、３２ｎ：Ｄ／Ａコンバータ
４、４１、４ｎ、４２ｎ：出力アンプ
５、６：階調配線
７、８、９：γ抵抗回路
１０、１０１、１０ｎ：スイッチ回路
１１、１２、１５、１６、１９、２０：正極側γ端子
１３、１４、１７、１８、２１、２２：負極側γ端子
３１、３３、３５：正極側ラダー抵抗
３２、３４、３６：負極側ラダー抵抗
Ｓ１、Ｓｎ、Ｓ２ｎ：ソース出力
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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