(57)【要約】【課題】バンドギャップリファレンス回路を用いる定電圧回路において、バンドギャップリファレンス回路の消費電流の増加を抑制するとともに、出力電圧がより高速に立ち上がる回路構成を提供する。【解決手段】定電圧回路１００は、複数のトランジスタによって構成される第１及び第２カレントミラー部１１１、１１２が生成するループ電流に基づいて出力電圧を生成する出力電圧生成部１１０と、ループ電流を基準とするカレントミラーを構成する第１トランジスタ１４０と、第１トランジスタ１４０のオン、オフを制御するタイミング制御機能（制御部１３０、スイッチ部１５０）を有する。定電圧回路１００は、電源起動時において、出力電圧生成部１１０の出力電圧が立ち上がるまでに第１トランジスタ１４０で生成する電流を、出力電圧に加算し、出力電圧が立ち上がった後に遮断する動作をする。【選択図】図１
2013242641.tif 000002
【特許請求の範囲】
【請求項１】
複数のトランジスタにより構成される第１及び第２カレントミラー部を有し、電源電圧に応じて前記第１及び第２カレントミラー部が生成するループ電流に基づいて出力電圧を生成し、前記出力電圧を出力端子に出力する出力電圧生成部と、
前記出力電圧を受け、前記出力電圧が閾値を超える能動状態を示すタイミング制御信号を出力する制御部と、
前記ループ電流を基準とし、前記第１カレントミラー部とカレントミラーを構成する第１トランジスタと、
前記タイミング制御信号に応じて、前記第１トランジスタに流れる電流を前記出力端子に出力するスイッチ部と、を備える定電圧回路。
【請求項２】
前記スイッチ部は、前記タイミング制御信号が前記能動状態に切り替わる前のスタートアップ状態を示す期間、前記第１トランジスタに流れる電流を前記出力端子に出力することを特徴とする請求項１記載の定電圧回路。
【請求項３】
前記出力電圧生成部は、前記ループ電流を基準とし、前記第１カレントミラー部とカレントミラーを構成する第２トランジスタを備え、前記第２トランジスタに流れる電流が前記出力端子に供給され、
前記スイッチ部は、前記第１トランジスタと前記出力端子との間に配置され、
前記第１トランジスタは、前記第２トランジスタに流れる電流に比例した電流が流れるように構成されていることを特徴とする請求項２記載の定電圧回路。
【請求項４】
前記第１トランジスタは、前記第２トランジスタに流れる電流のＸ倍（Ｘは正の数値）が流れるように構成され、
前記タイミング制御信号が前記スタートアップ状態を示す間に、前記第１トランジスタから前記出力端子に供給される電流は、前記第２トランジスタに流れる電流のＸ倍であることを特徴とする請求項３記載の定電圧回路。
【請求項５】
前記第１トランジスタに流れる電流を前記出力端子へ供給する期間は、前記出力電圧と、前記タイミング制御信号が前記スタートアップ状態から前記能動状態へ変わるタイミングとに応じて決定されることを特徴とする請求項２記載の定電圧回路。
【請求項６】
前記制御部は、前記出力電圧が前記能動状態に移行したことを検出すると、任意の時間遅延させて、前記タイミング制御信号が前記能動状態を示すように切り替えることを特徴とする請求項５記載の定電圧回路。
【請求項７】
前記制御部は、前記出力電圧が、前記出力端子と接続する負荷へ影響を及ぼさないように、前記任意の時間を調整することを特徴とする請求項６記載の定電圧回路。
【請求項８】
前記制御部は、前記電源電圧が前記能動状態に移行したことを検出すると、前記タイミング制御信号を能動状態に切り替えるタイミングを、前記出力電圧が所望の電圧を維持するように調整することを特徴とする請求項２記載の定電圧回路。
【請求項９】
前記第１トランジスタ及び前記第２トランジスタは、Ｐ型ＭＯＳトランジスタで構成されていることを特徴とする請求項１乃至８のいずれか一項に記載の定電圧回路。
【請求項１０】
前記出力電圧生成部は、電源電圧とグランドとの間に、
第１の第１導電型ＭＯＳトランジスタと、第１の第２導電型ＭＯＳトランジスタとが直列接続された回路と、
第２の第１導電型ＭＯＳトランジスタと、第２の第２導電型ＭＯＳトランジスタと、第１の抵抗素子とが直列接続された回路と、
第３の第１導電ＭＯＳトランジスタと、第２の抵抗素子と、前記第２の抵抗素子側をアノードとする第１のダイオード素子とが直列接続された回路と、
前記第１の第１導電型ＭＯＳトランジスタと並列して前記第１の第２導電型ＭＯＳトランジスタに接続する第４の第１導電型ＭＯＳトランジスタと、
第５の第１導電型ＭＯＳトランジスタと、第３の抵抗素子とが直列接続された回路と、
を有し、
前記第１トランジスタは、第６の第１導電型ＭＯＳトランジスタにより構成され、
前記スイッチ部は、第７の第１導電型ＭＯＳトランジスタにより構成され、
前記第１、第２、第３及び第５の第１導電型ＭＯＳトランジスタのゲート及び前記第２の第１導電型ＭＯＳトランジスタのドレインが互に接続され、
前記第１の第２導電型ＭＯＳトランジスタのゲートとドレイン及び前記第２の第２導電型ＭＯＳトランジスタのゲートとが互に接続され、
前記第１の第１導電型ＭＯＳトランジスタのドレインと前記第４の第１導電型ＭＯＳトランジスタのドレインが接続され、前記第１の第１導電型ＭＯＳトランジスタのソースと前記第４の第１導電型ＭＯＳトランジスタのソースが接続され、
前記第４の第１導電型ＭＯＳトランジスタのゲートと前記第５の第１導電型ＭＯＳトランジスタのドレインとが接続され、
前記第５の第１導電型ＭＯＳトランジスタのドレインは容量素子Ｃ１を介して前記グランドに接続され、
前記電源電圧と前記第３の第１導電型ＭＯＳトランジスタのドレインとの間に、前記第６の第１導電型ＭＯＳトランジスタと前記第７の第１導電型ＭＯＳトランジスタとが直列接続で挿入され、
前記第６の第１導電型ＭＯＳトランジスタと前記第３の第１導電型ＭＯＳトランジスタとのゲートが接続され、
前記第５の第１導電型ＭＯＳトランジスタのドレインに前記制御部の入力側端子が接続され、前記制御部の出力側端子に前記第７の第１導電型ＭＯＳトランジスタのゲートが接続されることを特徴とする請求項１記載の定電圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に搭載する定電圧回路に関し、例えば、バンドギャップリファレンス回路を用いた定電圧回路に関する。
【背景技術】
【０００２】
半導体集積回路の分野において、定電圧を生成するためにバンドギャップリファレンス回路（ＢＧＲ回路）を用いた回路構成が使われるようになってきている、これに伴い、バンドギャップリファレンス回路の消費電流の増加を抑制し、かつ生成した定電圧が高速に立ち上がることの必要性が高まってきている。
例えば、特許文献１は、検出電圧（リセット信号）のバラツキが小さく、かつ検出電圧が温度変化に依存しないパワーオンリセット回路が開示されている。特許文献１の図１には、基準電圧生成部と基準電圧制御部とを備えるパワーオンリセット回路が示されている。
【０００３】
基準電圧生成部は、電源電圧供給開始後から能動状態になるまでの時間を短縮するスタートアップ機能を有し能動状態のときに出力する第１制御電圧およびこの電圧に応答して基準電圧を生成する。基準電圧制御部は、電源電圧供給開始と同時に基準電圧生成部のスタートアップ機能を強制的に能動状態にさせる第２制御電圧と、第１制御電圧に応答して電源電圧を所定の比率で分圧した第１比較電圧とをそれぞれ出力する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平８−１８６４８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１では、出力電圧の立ち上がり時間が次の理由により長くなるという問題がある。その理由は、バンドギャップリファレンス回路では、通常の消費電流を少なくするため、一般的にバンドギャップリファレンス回路を構成する抵抗素子を大きくしている。このため、特許文献１の構成では、出力端子と接続するＰ型ＭＯＳトランジスタに流れる電流が小さくなるため、立ち上がりが遅くなるからである。
【０００６】
上述したように、バンドギャップリファレンス回路を用いる定電圧回路において、バンドギャップリファレンス回路の消費電流の増加を抑制するとともに、出力電圧がより高速に立ち上がる回路構成を提供することが望まれている。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施形態によれば、定電圧回路は、複数のトランジスタによって構成されるカレントミラー部が生成するループ電流に基づいて出力電圧を生成する出力電圧生成部と、出力電圧生成部内で生成するループ電流を基準とするカレントミラーを構成する第１トランジスタと、第１トランジスタのオン、オフを制御するタイミング制御機能（例えば、制御部、スイッチ部）を有する。定電圧回路は、電源起動時において、出力電圧生成部の出力電圧が立ち上がるまでに第１トランジスタで生成する電流を出力電圧に加算し、出力電圧が立ち上がった後に遮断する動作をする。
【発明の効果】
【０００８】
一実施形態によれば、バンドギャップリファレンス回路を用いる定電圧回路において、バンドギャップリファレンス回路の消費電流の増加を抑制するとともに、出力電圧がより高速に立ち上がる回路構成を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】一実施形態の定電圧回路の構成例を示す図である。
【図２】実施形態１の定電圧回路の構成例を示す図である。
【図３】実施形態１の動作を説明する波形の一例を示す図である。
【図４】実施形態２の定電圧回路の構成例を示す図である。
【図５】特許文献１に開示された回路構成を示す図である。
【発明を実施するための形態】
【００１０】
以下、実施形態について、図面を参照しながら説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。各図面において同一の構成または機能を有する構成要素および相当部分には、同一の符号を付し、その説明は省略する。
【００１１】
まず、特許文献１の定電圧回路における問題点について図面を参照して具体的に説明し、続いて、一実施形態の定電圧回路の構成の概略を説明する。
【００１２】
図５は、特許文献１に開示された回路構成を示す図である。特許文献１のパワーオンリセット回路は、基準電圧生成部１ａと基準電圧制御部２ａとを備える。
基準電圧生成部１ａは、電源電位ＶＤＤと接地電位ＧＮＤとの間に、Ｐ型ＭＯＳトランジスタＰ９１およびＮ型ＭＯＳトランジスタＮ９１が直列接続で挿入された直列接続回路と、Ｐ型ＭＯＳトランジスタＰ９２とＮ型ＭＯＳトランジスタＮ９２と抵抗素子Ｒ９１とが直列接続で挿入された直列接続回路とを有する。
Ｐ型ＭＯＳトランジスタＰ９１およびＰ９２のゲートとドレインとが互に接続されこの接続点ＣＴの電圧ＶＣＴ（以下、第１制御電圧ＶＣＴと称す）の出力端とし、Ｎ型ＭＯＳトランジスタＮ９１のゲートとドレインとＮ電型ＭＯＳトランジスタＮ９２のゲートとが互に接続される。
【００１３】
第１制御電圧ＶＣＴの出力端がＰ型ＭＯＳトランジスタＰ９３ゲートに接続され、このＰ型ＭＯＳトランジスタＰ９３と抵抗素子Ｒ９２とこの抵抗素子側をアノードとするダイオード素子Ｄ１とが電源電位ＶＤＤおよび接地電位ＧＮＤ間に直列接続で挿入されこの直列接続点ｒｅｆの基準電圧Ｖｒｅｆ（以下、基準電圧Ｖｒｅｆと称す）の出力端とする。
さらにＰ型ＭＯＳトランジスタＰ９１と並列にＰ電型ＭＯＳトランジスタＰ９４が接続されそのゲートに次に述べる基準電圧制御部２ａの第２制御電圧ＶＳＴの出力端が接続されてスタートアップ機能を構成している。
【００１４】
また、基準電圧制御部２ａは、電源電位ＶＤＤと接地電位ＧＮＤとの間にＰ型ＭＯＳトランジスタＰ９５と抵抗素子Ｒ９３およびＲ９４とが直列接続で挿入され、Ｐ型ＭＯＳトランジスタＰ９５のドレインは容量素子Ｃ９１を介して接地電位ＧＮＤに接続されるとともに、このＰ型ＭＯＳトランジスタＰ９５と容量素子Ｃ９１の接続点ＳＴの電圧ＶＳＴ（以下、第２制御電圧ＶＳＴと称す）の出力端として構成される。
【００１５】
次に、基準電圧制御部２ａの動作を説明する。スタートアップ機能を制御する第２制御電圧ＶＳＴ生成の動作を説明する。
電源投入時、各ＭＯＳトランジスタのゲート容量を主とする寄生容量によって、Ｎ型ＭＯＳトランジスタＮ９１のドレインは接地電位から、Ｐ型ＭＯＳトランジスタＰ９２のドレインは電源電位からそれぞれ動作開始をするために、基準電圧Ｖｒｅｆが出力されるまでには時間がかかることになり、基準電圧生成部１ａとしてはこのままでは使えない。
【００１６】
そこで、電源投入時Ｐ型ＭＯＳトランジスタＰ９４のゲートは容量素子Ｃ９１を介して接地することにより、Ｐ型ＭＯＳトランジスタＰ９４をオン状態にさせて第２制御電圧ＶＳＴをロウレベルにしてＰ型ＭＯＳトランジスタＰ９４をオン状態にさせ、強制的に基準電圧生成部１ａを動作させる。その後、Ｐ型ＭＯＳトランジスタＰ９２とミラーを構成するＰ型ＭＯＳトランジスタＰ９５にドレイン電流を流し、容量素子Ｃ９１を充電することによって第２制御電圧ＶＳＴをハイレベルとし、基準電圧生成部１ａのＰ型ＭＯＳトランジスタＰ９４をオフ状態にさせてスタートアップ機能を停止させる。
【００１７】
上述した構成による基準電圧生成部１ａにおいて、例えば、Ｐ型ＭＯＳトランジスタＰ９１、Ｐ９２およびＰ９３のゲート長およびゲート幅をそれぞれ同一サイズにする。かつＮ型ＭＯＳトランジスタＮ９１に対しＮ型ＭＯＳトランジスタＮ９２のゲート長を同一サイズとしゲート幅をＭ倍と設定する。この場合、Ｐ型ＭＯＳトランジスタＰ９３に流れる電流と基準電圧Ｖｒｅｆは次式で表せる。
Ｉ（Ｐ９３）  ＝（ｋ・Ｔ／ｑ）・ｌｎＭ／Ｒ９１                    ・・・・・（１）
Ｖｒｅｆ  ＝Ｒ９２・（ｋ・Ｔ／ｑ）・ｌｎＭ／Ｒ９１＋ＶＦ（Ｄ９１） ・・・・・（２）
ここで、数式内の記号は次のように定義される。
Ｉ（Ｐ９３）；Ｐ型ＭＯＳトランジスタＰ９３に流れる電流
ｋ          ；ボルツマン定数
Ｔ          ；絶対温度
ｑ          ；電子の電荷量
ＶＦ（Ｄ９１）；ダイオード素子Ｄ９１の順方向電圧
バンドギャップリファレンス回路では、通常の消費電流を少なくするため、一般に、当該回路を構成する抵抗素子を大きくしている。特許文献１に開示された構成では、抵抗素子Ｒ９１、Ｒ９２、Ｒ９３、Ｒ９４を大きくすることになる。このため、特許文献１の構成では、式（１）より、Ｐ型ＭＯＳトランジスタＰ９３に流れる電流が小さくなるため、バンドギャップリファレンス回路の出力電圧の立ち上がりが遅れることになる。
【００１８】
次に、図１を参照して一実施形態の定電圧回路の概要を説明する。図１は、一実施形態の定電圧回路１００の構成例を示す図である。定電圧回路１００は、出力電圧生成部１１０、制御部１３０、第１トランジスタ１４０、及びスイッチ部１５０を備える。図１は、一実施形態に係る定電圧回路の説明を容易にするため、バンドギャップリファレンス回路の回路構成の一例を用いて説明する。そのため、バンドギャップリファレンス回路を構成する各素子については、図１に示す構成に限定されるものではない。
出力電圧生成部１１０は、電源電圧源（電源端子）から供給される電源電圧ＶＤＤに基づいて出力電圧を生成して出力端子ＯＵＴに出力する機能を実現する。具体的には、出力電圧生成部１１０は、電源電圧に応じて、第１カレントミラー部１１１及び第２カレントミラー部１１２が生成するループ電流に基づいて出力電圧を生成し、出力電圧を出力端子ＯＵＴに出力する。第１及び第２カレントミラー部１１１、１１２は、複数のトランジスタにより構成される。
さらに、出力電圧生成部１１０は、少なくとも、ループ電流を基準とし、第１カレントミラー部１１１とカレントミラーを構成する第２トランジスタ１１３を備える。
【００１９】
制御部１３０は、出力電圧生成部１１０から出力電圧を受け、出力電圧が能動状態を示すタイミング制御信号を出力する。制御部１３０は、電源電圧ＶＤＤがスタートアップ状態から能動状態に移行したことを検出すると、前記タイミング制御信号を能動状態に切り替えるタイミングを、出力電圧が所望の電圧を維持するように調整する。
第１トランジスタ１４０は、ループ電流を基準とし、第１カレントミラー部１１１とカレントミラーを構成する。第１トランジスタ１４０は、電源電圧ＶＤＤと出力端子ＯＵＴとの間、より具体的には、電源電圧ＶＤＤとスイッチ部１５０との間に配置され、出力電圧生成部１１０の第２トランジスタ１１３とカレントミラーを構成する。第１トランジスタ１４０は、第２トランジスタ１１３に流れる電流に比例した電流が流れるように構成される。
【００２０】
スイッチ部１５０は、第１トランジスタ１４０と出力端子ＯＵＴとの間に配置され、制御部１３０からのタイミング制御信号に応じて、第１トランジスタ１４０に流れる電流を出力端子ＯＵＴへ出力する。具体的には、スイッチ部１５０は、タイミング制御信号がスタートアップ状態を示す期間、第１トランジスタ１４０に流れる電流を出力端子ＯＵＴへ供給する。言い換えると、タイミング制御信号は、スイッチ部１５０から出力端子ＯＵＴへ第１トランジスタ１４０からの電流を流す期間を決定する。
なお、図１に示す出力電圧生成部１１０の詳細な構成は一例を示したものであり、これに限られることはない。また、ここでは出力電圧生成部１１０の詳細な構成についての説明を省略する。
【００２１】
図１の構成に示すように、一実施形態の定電圧回路１００は、出力電圧生成部１１０内で生成するループ電流を基準とするカレントミラーを構成する第１トランジスタ１４０と、第１トランジスタ１４０のオン、オフを制御するタイミング制御機能（制御部１３０、スイッチ部１５０）を有する。出力電圧生成部１１０の出力電圧が立ち上がるまでに第１トランジスタ１４０で生成する電流を、電源起動時に出力電圧に加算し、出力電圧が立ち上がった後に遮断する動作をする。これにより、電圧源からの電源電圧ＶＤＤに依存せず、出力電圧生成部１１０の通常の消費電流の増加を抑制し、かつ、出力電圧の立ち上がり時間を短縮する事が可能となる。
以下、各実施形態の構成例の詳細を説明する。
【００２２】
実施形態１
＊  実施形態１の構成
図２は、実施形態１の定電圧回路の構成例を示す回路図である。実施形態１の定電圧回路２００は、バンドギャップリファレンス回路２１０、スタートアップ部２２０、遅延回路２３０、Ｐ型ＭＯＳトランジスタＰ６、Ｐ７から構成される。加えて、定電圧回路２００には、電源電圧ＶＤＤと、グランド（接地電位）ＧＮＤとが供給される。図１と同じ符号の構成要素は同じである。図２において、バンドギャップリファレンス回路２１０とスタートアップ部２２０とは、図１の出力電圧生成部１１０の具体的な構成例となる。
Ｐ型ＭＯＳトランジスタＰ６は、図１の第１トランジスタ１４０の一例である。
Ｐ型ＭＯＳトランジスタＰ７は、図１のスイッチ部１５０の一例である。
【００２３】
バンドギャップリファレンス回路２１０は、複数のトランジスタから形成されるカレントミラー回路によって、ループ電流を生成し、ループ電流に基づいて出力電圧（定電圧）を出力端子ＯＵＴへ供給する。バンドギャップリファレンス回路２１０は、Ｐ型ＭＯＳトランジスタＰ１〜Ｐ３と、Ｎ型ＭＯＳトランジスタＮ１〜Ｎ２と、抵抗素子Ｒ１〜Ｒ２と、ダイオード素子Ｄ１とから構成されている。
スタートアップ部１２０は、電源電圧の供給開始からバンドギャップリファレンス回路２１０が、能動状態に移行するまでの時間を短縮するように機能する。スタートアップ部１２０は、Ｐ型ＭＯＳトランジスタＰ４〜Ｐ５と、抵抗素子Ｒ３と、容量素子Ｃ１とから構成されている。
遅延回路２３０は、図１の制御部１３０の一例であり、出力電圧に応じて、タイミング制御信号をスタートアップ状態から能動状態へ切り替える。このとき、遅延回路２３０は、電源電圧が前記能動状態に移行したことを検出すると、任意の時間遅延させて、タイミング制御信号をスタートアップ状態から能動状態へ切り替える。言い換えると、遅延回路２３０は、Ｐ型トランジスタＰ６（第１トランジスタ１４０）に流れる電流を出力端子ＯＵＴへ供給する期間を、切り替えるタイミングを制御する。
【００２４】
以下、具体的な回路構成を説明する。
電源電圧ＶＤＤとグランドＧＮＤとの間に、次の回路が挿入されている。
・Ｐ型ＭＯＳトランジスタＰ１と、Ｎ型ＭＯＳトランジスタＮ１とが直列接続された回路。
・Ｐ型ＭＯＳトランジスタＰ２と、Ｎ型ＭＯＳトランジスタＮ２と、抵抗素子Ｒ１とが直列接続された回路。
・Ｐ型ＭＯＳトランジスタＰ３と、抵抗素子Ｒ２と、この抵抗素子Ｒ２側をアノードとするダイオード素子Ｄ１とが直列接続された回路。
・Ｐ型ＭＯＳトランジスタＰ５と、抵抗素子Ｒ３とが直列接続された回路。
Ｐ型ＭＯＳトランジスタＰ１と並列してＮ型ＭＯＳトランジスタＮ１に接続するＰ型ＭＯＳトランジスタＰ４。
ここで、Ｐ型ＭＯＳトランジスタＰ１とＰ型ＭＯＳトランジスタＰ２とは、図１の第１カレントミラー部１１１を構成し、Ｎ型ＭＯＳトランジスタＮ１とＮ型ＭＯＳトランジスタＮ２とは、図１の第２カレントミラー部１１２を構成する。
【００２５】
出力端子ＯＵＴは、Ｐ型ＭＯＳトランジスタＰ３と抵抗素子Ｒ２に接続される。出力端子ＯＵＴの電圧は出力電圧ＶＯＵＴとする。Ｐ型ＭＯＳトランジスタＰ３は、図１の第２トランジスタ１１３を構成する。
Ｐ型ＭＯＳトランジスタＰ１、Ｐ２、Ｐ３、Ｐ５のゲート及びＰ型ＭＯＳトランジスタＰ２のドレインが互に接続されている。その結果、Ｐ型ＭＯＳトランジスタＰ１、Ｐ３、Ｐ５は、Ｐ型ＭＯＳトランジスタＰ２を基準とするカレントミラーを形成する。
Ｎ型ＭＯＳトランジスタＮ１のゲートとドレイン及びＮ型ＭＯＳトランジスタＮ２のゲートとが互に接続される。その結果、Ｎ型ＭＯＳトランジスタＮ２は、Ｎ型ＭＯＳトランジスタＮ１を基準とするカレントミラーを形成する。
【００２６】
さらにＰ型ＭＯＳトランジスタＰ１のドレインとＰ型ＭＯＳトランジスタＰ４のドレインが接続され、Ｐ型ＭＯＳトランジスタＰ１のソースとＰ型ＭＯＳトランジスタＰ４のソースが接続される。
Ｐ型ＭＯＳトランジスタＰ４のゲートとＰ型ＭＯＳトランジスタＰ５のドレインとが接続される。
Ｐ型ＭＯＳトランジスタＰ５のドレインは容量素子Ｃ１を介してグランドＧＮＤに接続される。
【００２７】
電源電圧ＶＤＤとＰ型ＭＯＳトランジスタＰ３のドレインとの間に、Ｐ型ＭＯＳトランジスタＰ６とＰ型ＭＯＳトランジスタＰ７とが直列接続で挿入される。
Ｐ型ＭＯＳトランジスタＰ６とＰ型ＭＯＳトランジスタＰ３とのゲートが接続される。Ｐ型ＭＯＳトランジスタＰ３とＰ型ＭＯＳトランジスタＰ６とは、カレントミラーを形成し、Ｐ型ＭＯＳトランジスタＰ６は、Ｐ型ＭＯＳトランジスタＰ３に流れる電流に比例した電流が流れるように構成されている。
【００２８】
Ｐ型ＭＯＳトランジスタＰ５のドレインに遅延回路２３０の入力端子ＩＮが接続され、接続配線はスタートアップ信号１１とする。スタートアップ信号は、Ｐ型ＭＯＳトランジスタＰ５のドレインから供給される電圧を示す。
遅延回路２３０の出力端子ＯＵＴにＰ型ＭＯＳトランジスタＰ７のゲートが接続され、接続配線はタイミング制御信号２２とする。遅延回路２３０は、スタートアップ信号１１を一定時間遅らせて、タイミング制御信号２２を出力する回路である。言い換えると、遅延回路２３０は、スタートアップ信号１１のロウレベルの期間を長くしたタイミング制御信号２２を出力する。例えば、遅延回路２３０は、抵抗、容量、インバータ等を用いて構成する。そして、遅延回路２３０は、スタートアップ信号がハイレベルとなったタイミングから任意の時間経過したときに、タイミング制御信号２２がハイレベルを出力するように構成される。ここで、ハイレベルとは、電源電圧と同じ電圧となることをいう。
Ｐ型ＭＯＳトランジスタＰ７は、タイミング制御信号２２がロウレベルの場合にはオン状態となって電流を流し、タイミング制御信号２２がハイレベルの場合にはオフ状態となり電流を流さないように構成される。
出力端子ＯＵＴはＰ型ＭＯＳトランジスタＰ７のドレインに接続している。
【００２９】
遅延回路２３０はスタートアップ信号１１を一定時間遅らせて、タイミング制御信号２２を出力する機能を実現するものであれば、構成は問わない。例えば、遅延回路２３０は、容量と抵抗素子で構成されるような、ＣＲ時定数を用いて遅らせるものでもよい。
【００３０】
実施形態１の動作又は製造方法等
電源投入時、Ｐ型ＭＯＳトランジスタＰ４のゲートは容量素子Ｃ１を介してグランドＧＮＤに接地することにより、Ｐ型ＭＯＳトランジスタＰ４をオン状態にさせる。その後、Ｐ型ＭＯＳトランジスタＰ２とミラーを構成するＰ型ＭＯＳトランジスタＰ５にドレイン電流を流し、容量素子Ｃ１を充電することによってスタートアップ信号１１が示す電圧が上昇し、タイミング制御信号がハイレベルとなり、Ｐ型ＭＯＳトランジスタＰ４をオフ状態にさせる。
電源投入時、スタートアップ信号１１がロウレベルであるため、タイミング制御信号２２がロウレベルとなる。その結果、Ｐ型ＭＯＳトランジスタＰ７をオン状態にさせ、Ｐ型ＭＯＳトランジスタＰ２とミラーを構成するＰ型ＭＯＳトランジスタＰ６にドレイン電流が流れる。スタートアップ信号１１に接続している遅延回路２３０が生成する時間内で、バンドギャップリファレンス回路２１０出力に電流を加算し、バンドギャップリファレンス回路２１０の出力電圧ＶＯＵＴが高速に立ち上がる。
【００３１】
図２を用いてメカニズムを説明する。
例えば、Ｐ型ＭＯＳトランジスタＰ１、Ｐ２、Ｐ３、Ｐ６のゲート長およびゲート幅をそれぞれ同一サイズにし、かつＮ型ＭＯＳトランジスタＮ１に対しＮ型ＭＯＳトランジスタＮ２のゲート長を同一サイズとしゲート幅をＭ倍（Ｍは正の数値）と設定すれば、出力端子ＯＵＴに接続される負荷に流れる電流と出力電圧ＶＯＵＴとは次式で表せる。
【００３２】
Ｐ型ＭＯＳトランジスタＰ７がオン状態である期間において
Ｉ（ＯＵＴ）  ＝Ｉ（Ｐ３）＋Ｉ（Ｐ６）                      ・・・・・（３）
Ｉ（Ｐ３）    ＝Ｉ（Ｐ６）＝（ｋ・Ｔ／ｑ）・ｌｎＭ／Ｒ１    ・・・・・（４）
ＶＯＵＴ      ＝Ｉ（ＯＵＴ）・Ｒ２＋ＶＦ（Ｄ１）
＝（Ｉ（Ｐ３）＋Ｉ（Ｐ６））・Ｒ２＋ＶＦ（Ｄ１）
＝２・（（ｋ・Ｔ／ｑ）・ｌｎＭ／Ｒ１）・Ｒ２＋ＶＦ（Ｄ１）    ・・・・・（５）
【００３３】
Ｐ型ＭＯＳトランジスタＰ７がオフ状態である期間において
Ｉ（ＯＵＴ）  ＝Ｉ（Ｐ３）                                  ・・・・・（６）
Ｉ（Ｐ３）    ＝（ｋ・Ｔ／ｑ）・ｌｎＭ／Ｒ１                ・・・・・（７）
ＶＯＵＴ      ＝Ｉ（ＯＵＴ）・Ｒ２＋ＶＦ（Ｄ１）
＝Ｉ（Ｐ３）・Ｒ２＋ＶＦ（Ｄ１）
＝（（ｋ・Ｔ／ｑ）・ｌｎＭ／Ｒ１）・Ｒ２＋ＶＦ（Ｄ１）      ・・・・・（８）
ここで、数式内の記号は次のように定義される。
Ｉ（ＯＵＴ）  ；出力端子ＯＵＴに接続される負荷に流れる電流
Ｉ（Ｐ３）    ；Ｐ型ＭＯＳトランジスタＰ３に流れる電流
Ｉ（Ｐ６）    ；Ｐ型ＭＯＳトランジスタＰ６に流れる電流
ｋ            ；ボルツマン定数
Ｔ            ；絶対温度
ｑ            ；電子の電荷量
ＶＦ（Ｄ１）  ；ダイオード素子Ｄ１の順方向電圧
【００３４】
また、例えば、Ｐ型ＭＯＳトランジスタＰ３に流れる電流Ｉ（Ｐ３）と、Ｐ型ＭＯＳトランジスタＰ６に流れる電流Ｉ（Ｐ６）が異なり、Ｐ型ＭＯＳトランジスタＰ６に流れる電流Ｉ（Ｐ６）がＰ型ＭＯＳトランジスタＰ３に流れる電流Ｉ（Ｐ３）のＸ倍（Ｘは正の数値）とする。
Ｐ型ＭＯＳトランジスタＰ１、Ｐ２、Ｐ３のゲート長およびゲート幅をそれぞれ同一サイズにし、かつＮ型ＭＯＳトランジスタＮ１に対しＮ型ＭＯＳトランジスタＮ２のゲート長を同一サイズとしゲート幅をＭ倍と設定すれば、出力端子ＯＵＴに接続される負荷に流れる電流と出力電圧ＶＯＵＴとは次式で表せる。
【００３５】
Ｐ型ＭＯＳトランジスタＰ７がオン状態である期間において
Ｉ（ＯＵＴ）  ＝Ｉ（Ｐ３）＋Ｉ（Ｐ６）
＝Ｉ（Ｐ３）＋Ｘ・Ｉ（Ｐ３）
＝（１＋Ｘ）・Ｉ（Ｐ３）                          ・・・・・（９）
Ｉ（Ｐ３）    ＝（ｋ・Ｔ／ｑ）・ｌｎＭ／Ｒ１    ・・・・・（１０）
ＶＯＵＴ      ＝Ｉ（ＯＵＴ）・Ｒ２＋ＶＦ（Ｄ１）
＝（１＋Ｘ）・Ｉ（Ｐ３）・Ｒ２＋ＶＦ（Ｄ１）
＝（１＋Ｘ）・（（ｋ・Ｔ／ｑ）・ｌｎＭ／Ｒ１）・Ｒ２＋ＶＦ（Ｄ１）・・・・・（１１）
【００３６】
Ｐ型ＭＯＳトランジスタＰ７がオフ状態である期間において
Ｉ（ＯＵＴ）    ＝Ｉ（Ｐ３）                      ・・・・・（１２）
Ｉ（Ｐ３）      ＝（ｋ・Ｔ／ｑ）・ｌｎＭ／Ｒ１    ・・・・・（１３）
ＶＯＵＴ        ＝Ｉ（ＯＵＴ）・Ｒ２＋ＶＦ（Ｄ１）
＝（（ｋ・Ｔ／ｑ）・ｌｎＭ／Ｒ１）・Ｒ２＋ＶＦ（Ｄ１）  ・・・・・（１４）
ここで、数式内の記号は次のように定義される。
Ｉ（ＯＵＴ）；出力端子ＯＵＴに接続される負荷に流れる電流
Ｉ（Ｐ３）  ；Ｐ型ＭＯＳトランジスタＰ３に流れる電流
Ｉ（Ｐ６）  ；Ｐ型ＭＯＳトランジスタＰ６に流れる電流
ｋ          ；ボルツマン定数
Ｔ          ；絶対温度
ｑ          ；電子の電荷量
ＶＦ（Ｄ１）；ダイオード素子Ｄ１の順方向電圧
【００３７】
スタートアップ部２２０が実施するスタートアップ機能よって、バンドギャップリファレンス回路２１０のスタートアップが終了後、遅延回路２３０で生成する時間で、バンドギャップリファレンス回路２１０の出力に電流を加算する。ここで、遅延回路２３０で生成する時間とは、遅延回路２３０から出力されるタイミング制御信号がロウレベルである時間であり、この時間、Ｐ型ＭＯＳトランジスタＰ７がオン状態となる。Ｐ型ＭＯＳトランジスタＰ７がオン状態である期間では、出力端子ＯＵＴに接続される負荷に流れる電流は、Ｐ型ＭＯＳトランジスタＰ６に流れる電流分多くなる。このため、定電圧回路１００の出力電圧ＶＯＵＴが高速に立ち上がる。
【００３８】
図３は、実施形態１の動作を説明する波形である。電源電圧が立ち上がると、時刻Ｔ１においてスタートアップ信号１１は、電源電圧ＶＤＤから供給される電圧に応じて立ち上がり始める。時刻Ｔ１からスタートアップ信号の電圧が電源電圧と同じになり、スタートアップ信号１１がハイレベルとなる。なお、スタートアップ信号１１は時刻０から時刻Ｔ１の区間ではロウレベルである。
タイミング制御信号２２は時刻Ｔ１から遅延回路２３０で所定の時間遅らせたのち、時刻Ｔ２においてハイレベルとなる。
ＶＯＵＴは、時刻Ｔ１から時刻Ｔ２の間、Ｐ型ＭＯＳトランジスタＰ７がオン状態となるため、その間は，負荷に流れる電流を多くすることで、ＶＯＵＴの立ち上がりが急峻になる。
時刻Ｔ２でＰ型ＭＯＳトランジスタＰ７がオフ状態となり、一定の電圧にまで変化する。
【００３９】
＊  実施形態１のメカニズムおよび効果
動作説明で説明したとおり、本実施形態は従来技術の立ち上がりが遅くなる問題を解決できる。
理由は、Ｐ型ＭＯＳトランジスタＰ６、Ｐ７を有し、Ｐ型ＭＯＳトランジスタＰ７を、時刻Ｔ１から時刻Ｔ２の間だけオン状態にさせることにより、Ｐ型ＭＯＳトランジスタＰ６に流れる電流を、出力ＯＵＴを介して、負荷に供給するからである。
加えて、遅延回路２３０がタイミング制御信号２２を遅延させる時間は、出力端子ＯＵＴに接続される負荷に影響を及ぼさないように設定することが望ましい。タイミング制御信号２２が適切なタイミングでハイレベルになるように遅延回路２３０の遅延量を調整する。
【００４０】
図３の出力端子ＶＯＵＴの電圧において、実線の波形は本実施形態の定電圧回路の動作波形であり、点線で示した波形は、本実施形態のＰ型ＭＯＳトランジスタＰ６、Ｐ７が無い構成の定電圧回路の場合における動作波形を示す。
実線と点線との動作波形を比較すると、時刻Ｔ１から時刻Ｔ２の時間に、点線の動作波形ではＰ型ＭＯＳトランジスタＰ６、Ｐ７による負荷への電流の加算が無いため、実線の波形に比べて一定の電圧に達するまでに時間が長い。本実施形態の定電圧回路によれば、電源電圧ＶＤＤに供給される電圧が上昇する期間を短縮することが可能になる。
さらに、供給する電流は電源電圧ＶＤＤから供給される電圧に依存しないため、電源電圧ＶＤＤから供給される電圧が変動しても一定の効果が得られる。言い換えると、電流を供給する素子としてトランジスタ（Ｐ型ＭＯＳトランジスタＰ６）を用いるため、抵抗素子を用いる場合のように供給される電圧に応じて加算する電流が変更することを回避することができる。さらに加えて、電源電圧ＶＤＤから供給される電圧に依存しないため、電源電圧ＶＤＤからの電圧が高い場合でも、出力端子ＯＵＴに接続する素子を破壊することもない。
【００４１】
実施形態２．
＊  実施形態２の構成
図４は、実施形態２の定電圧回路３００の構成例を示す図である。実施形態２の定電圧回路３００は、バンドギャップリファレンス回路３１０、スタートアップ部３２０、遅延回路２３０、Ｐ型ＭＯＳトランジスタＰ６、Ｐ７から構成される。加えて、定電圧回路３００には、電源電圧ＶＤＤと、グランドＧＮＤとが供給される。図２と同じ符号の構成要素は同じである。
バンドギャップリファレンス回路３１０は、Ｐ型ＭＯＳトランジスタＰ８〜Ｐ１２と、Ｎ型ＭＯＳトランジスタＮ３〜Ｎ４と、抵抗素子Ｒ５〜Ｒ７と、ダイオード素子Ｄ２〜Ｄ４とから構成されている。
スタートアップ部３２０は、Ｐ型ＭＯＳトランジスタＰ１３〜Ｐ１４と、抵抗素子Ｒ８と、容量素子Ｃ２とから構成されている。
遅延回路２３０、Ｐ型ＭＯＳトランジスタＰ６、Ｐ７は図２と同様である。
【００４２】
以下、具体的な回路構成を説明する。
電源電圧ＶＤＤとグランドＧＮＤとの間に、次の回路が挿入されている。
・Ｐ型ＭＯＳトランジスタＰ８と、Ｎ型ＭＯＳトランジスタＮ３と、抵抗素子Ｒ６とが直列接続された回路。
・Ｐ型ＭＯＳトランジスタＰ９と、Ｎ型ＭＯＳトランジスタＮ４と、抵抗素子Ｒ６とが直列接続された回路。
・Ｐ型ＭＯＳトランジスタＰ１０と、抵抗素子Ｒ５と、この抵抗素子Ｒ５側をアノードとするダイオード素子Ｄ２とが直列接続された回路。
・Ｐ型ＭＯＳトランジスタＰ１１と、抵抗素子Ｒ７と、この抵抗素子Ｒ７側をアノードとするダイオード素子Ｄ３とが直列接続された回路。
・Ｐ型ＭＯＳトランジスタＰ１２と、このＰ型ＭＯＳトランジスタＰ１２のドレインをアノードとするダイオード素子Ｄ４とが直列接続された回路。
・Ｐ型ＭＯＳトランジスタＰ１３と、このＰ型ＭＯＳトランジスタＰ１３のドレインをアノードとするダイオード素子Ｄ４とが直列接続された回路。
・Ｐ型ＭＯＳトランジスタＰ１４と、抵抗素子Ｒ８とが直列接続された回路。
ここで、Ｐ型ＭＯＳトランジスタＰ８〜Ｐ１２は、図１の第１カレントミラー部１１１を構成し、Ｎ型ＭＯＳトランジスタＮ３、Ｎ４は、図１の第２カレントミラー部１１２を構成する。
【００４３】
出力端子ＯＵＴは、Ｐ型ＭＯＳトランジスタＰ１０と抵抗素子Ｒ５との交点に接続される。
Ｐ型ＭＯＳトランジスタＰ８、Ｐ９のゲートと、Ｐ型ＭＯＳトランジスタＰ９のドレインとが互に接続されている。その結果、Ｐ型ＭＯＳトランジスタＰ９は、Ｐ型ＭＯＳトランジスタＰ８を基準とするカレントミラーを形成する。
Ｐ型ＭＯＳトランジスタＰ１０、Ｐ１１、Ｐ１２、Ｐ１４のゲートと、Ｐ型ＭＯＳトランジスタＰ８のドレインとが互に接続されている。その結果、Ｐ型ＭＯＳトランジスタＰ１０、Ｐ１１、Ｐ１２、Ｐ１４は、Ｐ型ＭＯＳトランジスタＰ９を基準とするカレントミラーを形成する。Ｐ型ＭＯＳトランジスタＰ９は、Ｐ型ＭＯＳトランジスタＰ８を基準とすることから、Ｐ型ＭＯＳトランジスタＰ９、Ｐ１０、Ｐ１１、Ｐ１２、Ｐ１４は、Ｐ型ＭＯＳトランジスタＰ８を基準とするカレントミラーを形成することにもなる。
Ｎ型ＭＯＳトランジスタＮ３のゲートとＰ型ＭＯＳトランジスタＰ１２のドレインとが接続されている。その結果、Ｎ型ＭＯＳトランジスタＮ４は、Ｎ型ＭＯＳトランジスタＮ３を基準とするカレントミラーを形成する。
Ｎ型ＭＯＳトランジスタＮ４のゲートとＰ型ＭＯＳトランジスタＰ１１のドレインとが接続されている。
Ｐ型ＭＯＳトランジスタＰ１４のドレインは容量素子Ｃ２を介してグランドＧＮＤに接続される。
Ｐ型ＭＯＳトランジスタＰ１３のゲートとＰ型ＭＯＳトランジスタＰ１４のドレインが接続されている。
【００４４】
電源電圧ＶＤＤとＰ型ＭＯＳトランジスタＰ１０のドレインとの間に、Ｐ型ＭＯＳトランジスタＰ６とＰ型ＭＯＳトランジスタＰ７とが直列接続で挿入される。
Ｐ型ＭＯＳトランジスタＰ６とＰ型ＭＯＳトランジスタＰ１０とのゲートが接続される。Ｐ型ＭＯＳトランジスタＰ６とＰ型ＭＯＳトランジスタＰ１０とは、カレントミラーを形成し、Ｐ型ＭＯＳトランジスタＰ６は、Ｐ型ＭＯＳトランジスタＰ１０に流れる電流に比例した電流が流れるように構成されている。
Ｐ型ＭＯＳトランジスタＰ１４のドレインに遅延回路２３０の入力端子ＩＮが接続され、接続配線はスタートアップ信号１１とする。
遅延回路２３０の出力端子ＯＵＴにＰ型ＭＯＳトランジスタＰ７のゲートが接続され、接続配線はタイミング制御信号２２とする。
遅延回路２３０の機能は実施形態１と同様である。
【００４５】
＊  実施形態２の動作又は製造方法等
バンドギャップリファレンス回路３１０の回路構成が実施形態１の構成と異なるものの、回路動作原理は実施形態１と同様である。
【００４６】
＊  実施形態２のメカニズムおよび効果
バンドギャップリファレンス回路３１０の構成が実施形態１と異なる構成であるが、実施形態２の構成の定電圧回路３００においても、実施形態１と同様の効果を得ることが出来る。
【００４７】
実施形態３．
上記各実施形態では、図１の第１及び第２トランジスタがＰ型ＭＯＳトランジスタである場合を説明したがこれに限られるわけではない。第１及び第２トランジスタは、例えば、バイポーラトランジスタであってもよい。第１及び第２トランジスタがミラーを形成できるトランジスタであれば他のトランジスタでもかまわない。
加えて、上記各実施形態では、図１のスイッチ部１５０をＰ型トランジスタで構成する場合を説明したが、他の素子を用いてスイッチ部を構成してもよい。スイッチ部１５０は、タイミング制御信号に応じて、第１トランジスタの電流を供給／遮断することが可能な構成であればよい。
【００４８】
また、上記各実施形態では、定電圧回路２００、３００は、スタートアップ部２２０、３２０を備える場合を説明したが、スタートアップ部２２０、３２０の構成はこれらに限られるわけではない。加えて、スタートアップ部２２０、３２０が実現するスタートアップ機能を備えていない場合であっても構わない。
【００４９】
上記各実施形態で説明したように、バンドギャップリファレンス回路を用いた定電圧回路は、バンドギャップリファレンス回路内で生成するループ電流を基準にしたカレントミラー回路（例えば、図１の第１トランジスタ１４０）を有し、カレントミラー回路が制御回路（例えば、図１のスイッチ部１５０）を介して、出力端子に接続する構成を有する。加えて、制御回路の制御を起動信号からなるタイミング生成回路（例えば、図１の制御部１３０）で行う。この構成により、電源電圧ＶＤＤが所望の電圧に上昇するまでの期間に、出力端子ＯＵＴに供給する電流を増やす。その結果、出力端子ＯＵＴから負荷へ供給する出力電圧を高速に立ち上げるこという有利な効果を奏する。
加えて、上述したタイミング生成回路は、起動信号により制御信号をオン状態にして、出力端子の電圧が一定電位になる時刻と同じかもしくは前に制御信号をオフ状態にすることを特徴とする。
【００５０】
以上、本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００５１】
１００、２００、３００  定電圧回路
１１０  出力電圧生成部
１３０  制御部
１４０  第１トランジスタ
１５０  スイッチ部
１１１  第１カレントミラー部
１１２  第２カレントミラー部
１１３  第２トランジスタ
２１０、３１０  バンドギャップリファレンス回路
２２０、３２０  スタートアップ部
１ａ          基準電圧生成部
２ａ          基準電圧制御部
２３０  遅延回路
ＶＤＤ        電源電圧
ＧＮＤ        グランド
ＯＵＴ        出力端子
ＩＮ          入力端子
Ｐ１〜Ｐ１４、P９１〜P９５  Ｐ型ＭＯＳトランジスタ
Ｎ１〜Ｎ４、Ｎ９１〜Ｎ９２  Ｎ型ＭＯＳトランジスタ
Ｒ１〜Ｒ３、Ｒ５〜Ｒ８、Ｒ９１〜Ｒ９４    抵抗素子
Ｄ１〜Ｄ４、Ｄ９１    ダイオード素子
Ｃ１〜Ｃ２、Ｃ９１    容量素子
Ｃ、ＣＴ、ＳＴ、ｒｅｆ、Ａ            接続点
【図１】
2013242641.tif 000003
【図２】
2013242641.tif 000004
【図３】
2013242641.tif 000005
【図４】
2013242641.tif 000006
【図５】
2013242641.tif 000007