(57)【要約】      （修正有）【課題】外部電圧変動によるコマンドラッチミスの発生を抑制することができる半導体装置を提供する。【解決手段】半導体装置６００は、入力される第１のパルス信号１ｓｈｏｔ．ＣＭＤに由来する第１の入力信号と、入力される第２のパルス信号Ｏｕｔ．ＣＬＫに由来する第２の入力信号と、が入力されるラッチ回路６１２と、ラッチ回路の出力を第２のパルス信号に依存するタイミングで後段へ出力する出力回路６１３と、第２のパルス信号に基づいて、第１の入力信号のパルス幅を第１のパルス信号のパルス幅よりも大きくしてラッチ回路へ供給するか、または、第２の入力信号のパルス幅を第２のパルス信号のパルス幅よりも大きくしてラッチ回路へ供給する前処理回路６１１とを備える。【選択図】図６
2013054794.tif 000002
【特許請求の範囲】
【請求項１】
入力される第１のパルス信号に由来する第１の入力信号と、入力される第２のパルス信号に由来する第２の入力信号と、を入力とするラッチ回路と、
前記ラッチ回路の出力を前記第２のパルス信号に依存するタイミングで後段へ出力する出力回路と、
前記第２のパルス信号に基づいて、前記第１の入力信号のパルス幅を前記第１のパルス信号のパルス幅よりも大きくして前記ラッチ回路へ供給するか、または、前記第２の入力信号のパルス幅を前記第２のパルス信号のパルス幅よりも大きくして前記ラッチ回路へ供給する前処理回路と、
を備えることを特徴とする半導体装置。
【請求項２】
前記第２のパルス信号に基づいて、当該第２のパルス信号の周期のＮ倍の周期を持ち、かつ前記第２のパルス信号の周期に相当する位相差を持つＮ個のポインタ信号を前記第２のパルス信号として生成するポインタ生成回路をさらに有し、
前記ラッチ回路は、Ｎ個の主ラッチ部を含み、
前記出力回路は、前記Ｎ個の主ラッチ部に夫々対応するＮ個の出力部を含み、
前記前処理回路は、前記Ｎ個の主ラッチ部に夫々対応するＮ個の信号処理部を含み、
前記Ｎ個の信号処理部の各々は、前記Ｎ個のポインタ信号のうち前記第２のパルス信号の周期に相当する位相差を持つ２個のポインタ信号と、前記第１のパルス信号とから前記第１の入力信号を生成するとともに、前記２個のポインタ信号から前記第２の入力信号を生成する、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記Ｎ個の信号処理部の各々は、
前記第２のパルス信号の周期に相当する位相差を持つ２個のポインタ信号に基づいて、前記第２のパルス信号の周期に等しいパルス幅を持つ予備信号を生成する予備信号生成部と、
前記予備信号と前記第１のパルス信号とに応じて前記第１の入力信号を生成する第１の入力信号生成部と、
前記第２のパルス信号の周期に相当する位相差を持つ２個のポインタ信号のうち位相が後の信号と前記予備信号とに応じて前記第２の入力信号を生成する第２の入力信号生成部と、を備え、
前記Ｎ個の出力部は対応する信号処理部に供給される２個のポインタ信号のうち位相が後の信号に応じて、対応するラッチ回路の出力を後段へ出力する、
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記前処理回路は、前記第２のパルス信号に基づいて前記第１のパルス信号のパルス幅を広げ、前記第１の入力信号として出力することを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第２のパルス信号に基づいて、当該第２のパルス信号の周期のＮ倍の周期を持ち、かつ前記第２のパルス信号の周期に相当する位相差を持つＮ個のポインタ信号を前記第２のパルス信号として生成するポインタ生成回路をさらに有し、
前記ラッチ回路は、Ｎ個の主ラッチ部を含み、
前記出力回路は、前記Ｎ個の主ラッチ部に夫々対応するＮ個の出力部を含み、
前記Ｎ個のポインタ信号は、前記第２の入力信号として前記Ｎ個の主ラッチ部に夫々供給されるとともに、対応する出力部へも供給されることを特徴とする請求項３又は４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、外部クロックに同期したタイミングでデータを出力する同期式メモリ装置に関する。
【背景技術】
【０００２】
半導体装置の一つに、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）に代表される同期式メモリ装置がある。同期式メモリ装置は、外部クロックに同期したタイミングでデータを出力するために、データ出力タイミングを調整するレイテンシカウンタを備えている。
【０００３】
関連する同期式メモリ装置のレイテンシカウンタは、ＳＲ（セット−リセット）フリップフロップを有するコマンドラッチ回路を含んでいる。ＳＲフリップフロップは、任意のコマンドパルスの入力によりセットされ、クロックの入力によりリセットされる。コマンドラッチ回路は、ＳＲフリップフロップの出力を、クロックに応じて後段の回路へ出力する。コマンドラッチ回路に入力されるクロックは、外部クロックをＤＬＬ（Delay Locked Loop）等の遅延回路を用いて遅延させることにより生成されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２７８４７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
関連する半導体装置に含まれる回路の大部分は、外部電圧を降圧した降圧電圧を電源電圧として動作する。降圧電圧は、外部電圧の変動の影響を受けることなく一定値を保つように生成される。このため、降圧電圧を電源電圧とする回路は、外部電圧の変動の影響を受けることなく動作することができる。これに対して、外部クロックを遅延させて出力用内部クロックを生成するＤＬＬは、遅延ループ内に外部電圧を電源電圧とする外部電源動作部を含んでいる。このため、ＤＬＬは外部電圧の変動の影響を受け、ＤＬＬから出力される出力用内部クロックの位相は、外部電圧の変動に伴い変動する。
【０００６】
一方、関連する半導体装置に含まれるコマンドラッチ回路には、リードコマンドと出力用内部クロックとが供給される。このうちリードコマンドは、外部クロックに同期しており、外部電圧の変動の影響を受けない。これに対して、出力用内部クロックには前述のように外部電圧に依存する位相変動がある。したがって、コマンドラッチ回路に入力されるリードコマンドとクロックとの間には外部電圧に依存して変動する位相差が存在する。そして、このような位相差変動は、リードコマンドのパルス幅が狭い場合には、リードコマンドをラッチし損なうラッチミスを引き起こし、リードコマンドのパルス幅が広い場合には、同一のパルスを２度ラッチする２重ラッチを引き起こす原因となるおそれがある。つまり、関連する半導体装置には、外部電圧の変動によってリードコマンドのラッチに失敗するおそれがあるという問題点がある。
【０００７】
本発明は、外部電圧変動によるコマンドラッチミスの発生を防止することができる半導体装置を提供しようとするものである。
【課題を解決するための手段】
【０００８】
本発明の一形態に係る半導体装置は、入力される第１のパルス信号に由来する第１の入力信号と、入力される第２のパルス信号に由来する第２の入力信号と、を入力とするラッチ回路と、前記ラッチ回路の出力を前記第２のパルス信号に依存するタイミングで後段へ出力する出力回路と、前記第２のパルス信号に基づいて、前記第１の入力信号のパルス幅を前記第１のパルス信号のパルス幅よりも大きくして前記ラッチ回路へ供給するか、または、前記第２の入力信号のパルス幅を前記第２のパルス信号のパルス幅よりも大きくして前記ラッチ回路供給する前処理回路とを備えている。
【発明の効果】
【０００９】
本発明によれば、前処理回路によって、ラッチ回路に入力される第１の入力信号と第２の入力信号のうちの一方の信号のパルス幅を元の信号のパルス幅よりも広くするようにしたことで、第１の入力信号を第２の入力信号でラッチし損なうラッチミスの発生を防止することができる。このとき、パルス幅の拡大を第２のパルス信号に基づいて行うようにしたので、第１のパルス信号の１つのパルスを、第２のパルス信号の連続する２つのパルスによってそれぞれラッチする、という誤ラッチ（二重ラッチ）の発生は防止される。
【図面の簡単な説明】
【００１０】
【図１】本発明が適用される半導体装置の一例であるＤＲＡＭ装置の構成例を示すブロック図である。
【図２】図１のＤＲＡＭ装置に含まれるＦＩＦＯ制御回路において生成される入力ポインタ群及び出力ポインタ群について説明するための波形図である。
【図３】関連する半導体装置に含まれるコマンドラッチ部の構成例を示す図である。
【図４】（ａ）は、１ショットコマンド１ｓｈｏｔ．ＣＭＤの立ち上がりエッジと入力ポインタパルスとの関係を、（ｂ）は、１ショットコマンド１ｓｈｏｔ．ＣＭＤの立ち下がりエッジと入力ポインタパルスとの関係を、それぞれ説明するための図である。
【図５】１ショットコマンド１ｓｈｏｔ．ＣＭＤのパルス幅とラッチマージンとの関係を示す図である。
【図６】本発明の一実施の形態に係る半導体装置に含まれるコマンドラッチ回路の概略構成を示すブロック図である。
【図７】図６のコマンドラッチ回路に含まれる前処理回路の内部構成を示すブロック図である。
【図８】１ショットコマンドの立ち上がりエッジと入力ポインタパルスとの関係を説明するための図である。
【図９】図６のコマンドラッチ回路の詳細な回路構成例を説明するための図である。
【図１０】図９の各点における信号波形図である。
【図１１】図６のコマンドラッチ回路における１ショットコマンドのパルス幅とコマンドラッチマージンとの関係を示す図である。
【図１２】入力ポインタパルスと１ショットコマンドとの間の位相差が変化する場合の、第１の入力信号と出力信号とのシミュレーション波形を示す図である。
【図１３】本発明の第２の実施の形態に係る半導体装置に含まれるコマンドラッチ回路の概略構成を示す図である。
【図１４】図１３のコマンドラッチ回路に含まれる前処理回路の回路構成例を示す図である。
【図１５】図１４に示すコマンドラッチ回路の各点における信号波形を表す図であって、（ａ）は、１ショットコマンドと出力用内部クロックの位相が適切な状態にある場合、（ｂ）は、出力用内部クロックの位相に遅れが生じている場合、（ｃ）は、出力用内部クロックの位相に進みが生じている場合を夫々示す図である。
【図１６】本発明の第２の実施の形態に係る半導体装置における第１の入力信号のパルス幅とコマンドラッチマージンとの関係を示す図である。
【図１７】関連する半導体装置における第１の入力信号のパルス幅とコマンドラッチマージンとの関係を示す図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００１２】
まず、図１を参照して、本発明が適用され得る半導体装置の一例について説明する。
【００１３】
図１は、半導体装置の一つであるＤＲＡＭ（Dynamic Random Access Memory）装置１００の概略構成の一例を示すブロック図である。図示のＤＲＡＭ装置１００は、外部からのクロックＣＬＫやコマンドＲＡＳＢ，ＣＡＳＢ，ＷＥＢ及びＣＳＢをそれぞれ受ける複数の入力バッファを含む入力バッファ群１０１、コマンドデコーダ１０２、１ショットパルス生成器１０３、１ショットコマンド生成器１０４、遅延線を含むＤＬＬ（Delay Locked Loop）回路１０５、メモリセルアレイ１０６、メモリセルアレイ制御回路１０７、ＦＩＦＯ（First-In First-Out）制御回路１０８、入力レジスタ及び出力レジスタを有するＦＩＦＯ回路１０９、出力バッファ１１０及び複数の（１個のみ示す）ＤＱ（データ入出力）端子１１１を備えている。
【００１４】
入力バッファ群１０１に含まれる複数の入力バッファは、夫々対応付けられた外部からの入力信号、即ち、クロックＣＬＫやコマンドＲＡＳＢ，ＣＡＳＢ，ＷＥＢ又はＣＳＢ、を受けて一時的に保持する。
【００１５】
コマンドデコーダ１０２は、入力バッファ群１０１に保持されたコマンドＲＡＳＢ，ＣＡＳＢ，ＷＥＢ及びＣＳＢをデコードする。
【００１６】
１ショットパルス生成器１０３は、クロックＣＬＫに同期する１ショットパルス信号を生成する。
【００１７】
１ショットコマンド生成器１０４は、１ショットパルス生成器１０３からの１ショットパルス信号に応じて、コマンドデコーダ１０２でデコードされたコマンドに基づく１ショットコマンドを生成する。
【００１８】
ＤＬＬ回路１０５は、入力バッファ群１０１に保持されたクロックＣＬＫを遅延させた出力用内部クロックＯｕｔ．ＣＬＫを出力する。
【００１９】
メモリセルアレイ１０６は、配列形成された複数のメモリセル（図示せず）を有し、メモリセルアレイ制御回路１０７の制御の下、各メモリセルにデータを格納する。
【００２０】
メモリセルアレイ制御回路１０７は、１ショットコマンド生成器１０４からの１ショットコマンドに応じてメモリセルアレイ１０６へのデータの書き込み、メモリセルアレイ１０６からのデータの読み出し、及びその他の動作を制御する。
【００２１】
ＦＩＦＯ制御回路１０８は、１ショットコマンド生成器１０４からの１ショットコマンドに応じてＦＩＦＯ回路１０９を制御するＦＩＦＯ制御信号を生成する。
【００２２】
ＦＩＦＯ回路１０９は、ＦＩＦＯ制御回路１０８からのＦＩＦＯ制御信号に応じて、メモリセルアレイ１０６へ書き込もうとするデータを一時的に保持し、メモリセルアレイ１０６から読み出されたデータを一時的に保持する。
【００２３】
出力バッファ１１０は、ＦＩＦＯ回路１０９の出力レジスタに保持されたデータを一時的に保持し、その後ＤＱ端子１１１へ出力する。
【００２４】
次に、ＦＩＦＯ制御回路１０８について詳細に説明する。ＦＩＦＯ制御回路１０８は、図示しないレイテンシカウンタを含んでいる。レイテンシカウンタは、複数のコマンドラッチ部を含むポイントシフト型ＦＩＦＯ回路と、このポインタイシフト型ＦＩＦＯ回路を制御する入力ポインタ群及び出力ポインタ群を生成するＦＩＦＯポインタ生成回路とを備えている。
【００２５】
ＦＩＦＯポインタ生成回路は、ＤＬＬ回路１０５からの出力用内部クロックＯｕｔ．ＣＬＫに基づいて出力ポインタ群を生成する。出力ポインタ群は、コマンドラッチ部の数に等しい数のパルス信号列として生成される。即ち、コマンドラッチ部の数がＮ個（Ｎ：２以上の整数）であれば、ＦＩＦＯポインタ生成回路Ｎ個の信号系列を生成する。各信号系列は、出力用内部クロックＯｕｔ．ＣＬＫの周期ｔＣＫのＮ倍の繰返し周期を持つ周期パルス列である。ＦＩＦＯポインタ生成回路は、また、生成した出力ポインタ群の各パルス信号系列を所定時間遅延させた入力ポインタ群を生成する。ＦＩＦＯポインタ生成回路としては、公知のものが利用できる。
【００２６】
図２は、入力ポインタ群及び出力ポインタ群について詳細に説明するための波形図である。図２には、外部クロックＥｘｔ．ＣＬＫ、外部コマンドＥｘｔ．ＣＭＤ、出力用内部クロックＯｕｔ．ＣＬＫ、出力ポインタｏｕｔｐｕｔ＿ｐｏｉｎｔｅｒ〈０〉−〈７〉、１ショットコマンド１ｓｈｏｔ．ＣＭＤ、入力ポインタｉｎｐｕｔ＿ｐｏｉｎｔｅｒ〈０〉−〈７〉及び出力制御信号（ＦＩＦＯ制御信号）ＤＲＣ０Ｔの波形が示されている。なお、図２において入力ポインタ群及び出力ポインタ群に含まれる信号系列の数は、夫々８個（Ｎ＝８）であるが、これに限らず、ポイントシフト型ＦＩＦＯ回路の構成（コマンドラッチ部の数Ｎ）に応じて任意に設定可能である。
【００２７】
図２に示すように、外部クロックＥｘｔ．ＣＬＫと外部コマンドＥｘｔ．ＣＭＤとは互いに同期してＤＲＡＭ装置１００に入力される。
【００２８】
出力用内部クロックＯｕｔ．ＣＬＫは、外部クロックＥｘｔ．ＣＬＫをＤＬＬ回路１０５で遅延させたものであり、外部クロックＥｘｔ．ＣＬＫの周期ｔＣＫと同一の周期を持つ。出力用内部クロックＯｕｔ．ＣＬＫの遅延量は、ＤＲＡＭ装置１００の動作に要する時間、例えば、ＤＬＬ回路１０５からクロックが出力されてからそのクロックに対応するデータがＤＱ端子に出力されるまでの時間に設定される。ただし、ＤＬＬ回路１０５が外部電源電圧依存性を有しているため、外部クロックＥｘｔ．ＣＬＫに対する出力用内部クロックＯｕｔ．ＣＬＫの遅延量は外部電源電圧に応じて変動する。
【００２９】
出力ポインタｏｕｔｐｕｔ＿ｐｏｉｎｔｅｒ〈０〉−〈７〉は、出力用内部クロックＯｕｔ．ＣＬＫを分周し、分周されたクロックをカウントするなどして生成される。各出力ポインタは、前述のように外部クロックＥｘｔ．ＣＬＫの周期ｔＣＫのＮ倍の周期を持つ。また、Ｎ個の出力ポインタｏｕｔｐｕｔ＿ｐｏｉｎｔｅｒ〈０〉−〈７〉の位相は互いに異なっており、外部クロックＥｘｔ．ＣＬＫの周期ｔＣＫに等しい時間ずつずれている。
【００３０】
入力ポインタｉｎｐｕｔ＿ｐｏｉｎｔｅｒ〈０〉−〈７〉は、出力ポインタｏｕｔｐｕｔ＿ｐｏｉｎｔｅｒ〈０〉−〈７〉を所定時間遅延させて生成される。その遅延時間は、Ｎ個のコマンドラッチ部のいずれかが入力される入力ポインタｉｎｐｕｔ＿ｐｏｉｎｔｅｒ〈０〉−〈７〉のいずれかに応じて、１ショットコマンド１ｓｈｏｔ．ＣＭＤをラッチできるように設定される。具体的には、１ショットコマンド１ｓｈｏｔ．ＣＭＤのパルスの立ち下がりエッジといずれかの入力ポインタの立ち上がりエッジとが一致するように調整される。これらのエッジの間にずれがあっても、コマンドをラッチすることができる範囲をコマンドラッチマージンという。以下、コマンドラッチマージンについて説明する。
【００３１】
関連する半導体装置のコマンドラッチ部は、ＳＲ（セット−リセット）フリップフロップを用いて構成されている。図３にＳＲフリップフロップを用いたコマンドラッチ部の一例を示す。図３のコマンドラッチ部は、一対のＮＡＮＤ回路３０１，３０２からなるＳＲフリップフロップとその出力側に接続されたＮＡＮＤ回路３０３及びインバータ回路３０４で構成されている。なお、ＳＲフリップフロップの入力の一方には、遅延回路３０５が、必要に応じて接続される。
【００３２】
図３のコマンドラッチ部を用いて１ショットコマンド１ｓｈｏｔ．ＣＭＤをラッチするには、１ショットコマンド１ｓｈｏｔ．ＣＭＤの両エッジが図４（ａ）及び（ｂ）に示す範囲内になければならない。即ち、１ショットコマンド１ｓｈｏｔ．ＣＭＤのリーディングエッジ（ここでは、立ち下がりエッジ）は、図４（ａ）に示す“ＯＫ”の範囲内に、トレーリングエッジ（ここでは、立ち上がりエッジ）は、図４（ｂ）に示す“ＯＫ”の範囲内になければならない。具体的には、１ショットコマンド１ｓｈｏｔ．ＣＭＤのリーディングエッジは、ラッチに用いられる入力ポインタのパルス（以下、ターゲットパルスという）の一つ前のパルス（このパルスは、別のコマンドラッチ部に供給される）のトレーリングエッジ（ここでは、立ち下がりエッジ）よりも後であって、ターゲットパルスのトレーリングエッジよりも前になければならない。また、１ショットコマンド１ｓｈｏｔ．ＣＭＤのトレーリングエッジは、ターゲットパルスのリーディングエッジよりも後であって、一つ後のパルス（このパルスは、さらに別のコマンドラッチ部に供給される）のリーディングエッジよりも前になければならない。
【００３３】
このように、１ショットコマンド１ｓｈｏｔ．ＣＭＤのリーディングエッジ及びトレーリングエッジは、それぞれターゲットパルスに対して所定の範囲内に存在しなければならない。そして、これらの範囲から定まる範囲から１ショットコマンド１ｓｈｏｔ．ＣＭＤのパルス幅を差し引いたものがコマンドラッチマージンとなる。
【００３４】
コマンドラッチマージンは、入力ポインタ群のパルスのパルス幅及び周期が一定の場合、１ショットコマンド１ｓｈｏｔ．ＣＭＤのパルス幅に依存する。図５に、入力ポインタのパルス幅が０．５ｔＣＫに等しい場合の、１ショットコマンド１ｓｈｏｔ．ＣＭＤのパルス幅とラッチマージンとの関係を示す。
【００３５】
図５から理解されるように、図３のコマンドラッチ部を用いた場合、１ショットコマンド１ｓｈｏｔ．ＣＭＤのパルス幅が外部クロックの周期ｔＣＫの１／２に等しいとき、リーディングエッジの動作範囲とトレーリングエッジの動作範囲が最大となり、コマンドラッチマージンは最大（＝１ｔＣＫ）となる。そして、１ショットコマンド１ｓｈｏｔ．ＣＭＤのパルス幅が０．５ｔＣＫよりも大きくなるに従いトレーリングエッジの動作範囲が縮小するため、コマンドラッチマージンは減少し、パルス幅が１．５ｔＣＫのときコマンドラッチマージンは無くなる。また、１ショットコマンド１ｓｈｏｔ．ＣＭＤのパルス幅が０．５ｔＣＫよりも小さくなるに従いリーディングエッジの動作範囲が縮小するため、コマンドラッチマージンは減少する。したがって、関連する半導体装置では、外部電圧の変動に対応するため、大きなコマンドラッチマージンを確保することを目的として、１ショットコマンド１ｓｈｏｔ．ＣＭＤのパルス幅は０．５ｔＣＫに設定される。
【００３６】
しかしながら、半導体装置に対する高速化や低消費電力化（電源の低電圧化）の要求に伴い、１ショットコマンド１ｓｈｏｔ．ＣＭＤのパルス幅を精度よく０．５ｔＣＫに制御することはますます困難になっている。
【００３７】
そこで、本実施の形態では、最大コマンドラッチマージンが得られる１ショットコマンド１ｓｈｏｔ．ＣＭＤのパルス幅の範囲を拡大する。
【００３８】
図６に、本発明の第１の実施の形態に係るＤＲＡＭ装置６００のコマンドラッチ回路６１０の概略構成を示す。ＤＲＡＭ装置６００の全体の構成は、図１のＤＲＡＭ装置１００と同様である。
【００３９】
図６に示すように、コマンドラッチ回路６１０は、前処理回路６１１と、主ラッチ回路６１２と、出力回路６１３とを含む。主ラッチ回路６１２にはＮ個の主ラッチ部６１２−１〜６１２−Ｎが含まれ、出力回路６１３には同数の出力部６１３−１〜６１３−Ｎが含まれる。主ラッチ部６１２−１〜６１２−Ｎと出力部６１３−１〜６１３−Ｎとは一対一に対応付けられる。主ラッチ部６１２−１〜６１２−Ｎと出力部６１３−１〜６１３−Ｎの組合せの各々は、関連する半導体装置のコマンドラッチ部（図３参照）と同様に構成される。しかし、本実施の形態では、前処理回路６１１を含むコマンドラッチ回路６１０全体として、関連する半導体装置のコマンドラッチ部に求められる機能を実現する。
【００４０】
コマンドラッチ回路６１０には、１ショットコマンド生成器（図１の１０４）からの１ショットコマンド１ｓｈｏｔ．ＣＭＤ（第１のパルス信号）と、ポインタ生成回路６２０で生成された出力ポインタ群を遅延回路６３０で所定時間遅延させて生成された入力ポインタ群とが供給される。１ショットコマンド１ｓｈｏｔ．ＣＭＤは、コマンド入力に応じて随時生成されるパルス信号であり、入力ポインタ群は出力用内部クロックＯｕｔ．ＣＬＫ（第２のパルス信号）から生成された周期的なパルス信号の集まりである。
【００４１】
前処理回路６１１は、１ショットコマンド１ｓｈｏｔ．ＣＭＤと入力ポインタ群とに基づいて１ショットコマンド１ｓｈｏｔ．ＣＭＤに由来する信号を生成し、第１の入力信号として主ラッチ回路６１２へ出力する。ここで、１ショットコマンド１ｓｈｏｔ．ＣＭＤに由来する信号は、１ショットコマンド１ｓｈｏｔ．ＣＭＤが活性化されたことを表す信号である。
【００４２】
また、前処理回路６１１は、入力ポインタ群から出力用内部クロックＯｕｔ．ＣＬＫのパルス幅よりも広いパルス幅を持つパルス信号を生成し、第２の入力信号として主ラッチ回路６１２へ出力する。第２の入力信号は、出力用内部クロックＯｕｔ．ＣＬＫに基づいて生成された入力ポインタ群から生成された信号であり、出力用内部クロックＯｕｔ．ＣＬＫに由来する信号である。この信号のパルス幅は、出力用内部クロックＯｕｔ．ＣＬＫに基づいて、同クロックのパルス幅よりも広げられている。
【００４３】
図７に、前処理回路６１１の内部構成を示す。図示のように、前処理回路６１１は、主ラッチ回路６１２に含まれる主ラッチ部と同数（Ｎ個）の信号処理部７００−１〜７００−Ｎを有している。これらの信号処理部７００−１〜７００−Ｎは主ラッチ部６１２−１〜６１２−Ｎと、一対一に対応付けられる。
【００４４】
信号処理部７００−１〜７００−Ｎの各々は、予備信号生成部７０１、第１の入力信号生成部７０２及び第２の入力信号生成部７０３を含んでいる。
【００４５】
予備信号生成部７０１には、入力ポインタ群に含まれるＮ個の入力ポインタ（パルス信号系列）のうちの２個の入力ポインタが供給される。これら２個の入力ポインタは、一方の入力ポインタに含まれるパルスと他方の入力ポインタに含まれるパルスとの位相差が、出力用内部クロックＯｕｔ．ＣＬＫの周期ｔＣＫに等しいものである。例えば、図２の例でいえば、連続する番号が付与された２個の入力ポインタ又は最後と最初の番号（〈７〉と〈０〉）が付与された２個の入力ポインタである。なお、２つの入力ポインタのうち、位相が後の信号は、対応する出力部にも供給される。即ち、第ｎ（ｎ：０，１，・・・，又は７）の信号処理部に入力ポインタｉｎｐｕｔ＿ｐｏｉｎｔｅｒ〈ｎ−１〉及び〈ｎ〉を供給するものとすると、入力ポインタｉｎｐｕｔ＿ｐｏｉｎｔｅｒ〈ｎ〉は、対応する出力部６１３−ｎにも供給される。
【００４６】
予備信号生成部７０１は、２個の入力ポインタから出力用内部クロックＯｕｔ．ＣＬＫの周期に実質的に等しいパルス幅を持つパルス信号を予備信号として生成する。
【００４７】
第１の入力信号生成部７０２は、予備信号と１ショットコマンド１ｓｈｏｔ．ＣＭＤとから第１の入力信号を生成する。第１の入力信号は、予備信号が活性化されている間に、１ショットコマンド１ｓｈｏｔ．ＣＭＤが活性化されたことを示す信号である。
【００４８】
第２の入力信号生成部７０３は、予備信号と２個の入力ポインタのうち位相が後の入力ポインタとから第２の入力信号を生成する。第２の入力信号は、２個の入力ポインタのうち位相が前の入力ポインタが活性化されてから位相が後の入力ポインタが不活性とされるまでに相当するパルス幅を持つ信号である。
【００４９】
第１の入力信号と第２の入力信号が主ラッチ回路６１２の対応する主ラッチ部へ供給されると、主ラッチ部は、第１の信号の活性化に応じてセットされ、第２の信号の不活性化に応じてリセットされる。主ラッチ部がセットされている間に、対応する出力部に入力される入力ポインタが活性化されると、対応する出力部から制御信号が活性化される。
【００５０】
この構成によれば、図８に示すように、１ショットコマンド１ｓｈｏｔ．ＣＭＤのリーディングエッジ（ここでは、立ち上がりエッジ）が、２つの連続する入力ポインタｉｎｐｕｔ＿ｐｏｉｎｔｅｒ〈ｎ−１〉及び〈ｎ〉により定まるクロック周期ｔＣＫに等しい区間内に存在すればよい。この区間内に１ショットコマンド１ｓｈｏｔ．ＣＭＤのリーディングエッジが存在すれば、１ショットコマンド１ｓｈｏｔ．ＣＭＤのパルス幅が０．５ｔＣＫより大きくても小さくても、最大コマンドラッチマージン（＝１ｔＣＫ）を確保することができる。
【００５１】
次に、図９及び図１０を参照して、コマンドラッチ回路６１０についてさらに詳細に説明する。
【００５２】
コマンドラッチ回路６１０は、例えば、図９に示すように構成される。図９の構成において、予備信号発生部７０１は、遅延回路９０１、インバータ回路９０２、ＮＯＲ回路９０３及びＳＲフリップフロップ９０４を有している。また、第１の入力信号生成部７０２はＮＡＮＤ回路９０５を有している。さらに第２の入力信号生成部は、ＯＲ回路（ＮＯＲ回路９０６＋インバータ回路９０７）を有している。主ラッチ部６１２−ｎ及び出力部６１３−ｎは、図３と同様に構成される。
【００５３】
図９の回路の各点における信号波形図を図１０に示す。
【００５４】
予備信号発生部７０１は、入力ポインタｉｎｐｕｔ＿ｐｏｉｎｔｅｒ〈ｎ−１〉の立ち上がりに応じて立ち上がり、入力ポインタｉｎｐｕｔ＿ｐｏｉｎｔｅｒ〈ｎ〉の立ち下がりに応じて立ち下がる信号ＦＦ１Ｓを予備信号として出力する。信号ＦＦ１Ｓは、出力用内部クロックＯｕｔ．ＣＬＫの周期に実質的に等しいパルス幅を有する。
【００５５】
第１の入力信号生成部７０２は、１ショットコマンド１ｓｈｏｔ．ＣＭＤと信号ＦＦ１ＳとのＮＡＮＤを求め、信号ＦＦ２｜０としてを出力する。信号ＦＦ２｜０は、予備信号が活性化されている間に１ショットコマンド１ｓｈｏｔ．ＣＭＤが活性化されたことを示す信号である。この信号は、主ラッチ部６１２-ｎへ第１の入力信号として供給され、主ラッチ部６１２−ｎのＳＲフリップフロップをセットする。
【００５６】
第２の入力信号生成部７０３は、入力ポインタｉｎｐｕｔ＿ｐｏｉｎｔｅｒ〈ｎ〉と信号ＦＦ１ＳとのＯＲを求め、信号ＦＦ２｜１として出力する。信号ＦＦ２｜１は、入力ポインタｉｎｐｕｔ＿ｐｏｉｎｔｅｒ〈ｎ〉のパルス幅を広げた信号に相当する。この信号は、主ラッチ部６１２-ｎへ第２の入力信号として供給され、主ラッチ部６１２−ｎのＳＲフリップフロップをリセットする。
【００５７】
主ラッチ部６１２−ｎは、信号ＦＦ２｜０の立ち下がりに応じて立ち上がり、信号ＦＦ２｜１の立ち上がりに応じて立ち下がる信号ＦＦ２Ｓを出力部６１３−ｎへ出力する。
【００５８】
図９の構成では、主ラッチ部６１２−ｎに入力される第２の入力信号ＦＦ２｜１がハイレベルの間に第１の入力信号ＦＦ２｜０がローレベルになれば、コマンドをラッチした状態になる。第２の入力信号ＦＦ２｜１のパルス幅は、１ショットコマンド１ｓｈｏｔ．ＣＭＤパルスから所望の入力ポインタｉｎｐｕｔ＿ｐｏｉｎｔｅｒ〈ｎ〉までの時間と実質的に等しい。例えば、入力ポインタｉｎｐｕｔ＿ｐｏｉｎｔｅｒ〈ｎ〉のパルス幅が０．５ｔＣＫであれば、第２の入力信号ＦＦ２｜１のパルス幅は、最大で、約１．５ｔＣＫとなる。これにより、１ショットコマンド１ｓｈｏｔ．ＣＭＤのパルス幅が０．５ｔＣＫよりも狭い場合でも、コマンドラッチマージン１ｔＣＫを確保することができる。
【００５９】
また、第１の入力信号ＦＦ２｜０のパルス幅は、最大で１ショットコマンド１ｓｈｏｔ．ＣＭＤのパルス幅に等しい。つまり、１ショットコマンド１ｓｈｏｔ．ＣＭＤのパルス幅が０．５ｔＣＫを超えていても、所望の入力ポインタｉｎｐｕｔ＿ｐｏｉｎｔｅｒ〈ｎ〉を超えない限り、第１の入力信号ＦＦ２｜０は、第２の入力信号ＦＦ２｜１のパルス幅を超えない。したがって、１ショットコマンド１ｓｈｏｔ．ＣＭＤのパルス幅が０．５ｔＣＫを超える場合でも、コマンドラッチマージン１ｔＣＫを確保することが可能となる。
【００６０】
図１１に、本実施の形態に係る半導体装置における１ショットコマンド１ｓｈｏｔ．ＣＭＤのパルス幅と、コマンドラッチマージンとの関係を示す。図１１は、入力ポインタｉｎｐｕｔ＿ｐｏｉｎｔｅｒ〈ｎ〉のパルス幅が０．５ｔＣＫの場合を示している。また、破線は関連する半導体装置における１ショットコマンド１ｓｈｏｔ．ＣＭＤのパルス幅と、コマンドラッチマージンとの関係を示している。
【００６１】
図１１から理解されるように、１ショットコマンド１ｓｈｏｔ．ＣＭＤのパルス幅が変動しても安定して最大コマンドラッチマージ（＝１ｔＣＫ）を確保することができる。したがって、１ショットコマンド１ｓｈｏｔ．ＣＭＤのパルス幅を、例えば、０．３〜０．５ｔＣＫ程度に設定しておけば、パルス幅の変動によるコマンドラッチミスはほとんど生じない。
【００６２】
入力ポインタｉｎｐｕｔ＿ｐｏｉｎｔｅｒ〈ｎ〉のパルス幅が０．５ｔＣＫとは異なる場合であっても、入力ポインタｉｎｐｕｔ＿ｐｏｉｎｔｅｒ〈ｎ〉のパルス幅と１ショットコマンド１ｓｈｏｔ．ＣＭＤのパルス幅の合計が１ｔＣＫよりも小さくなくように、１ショットコマンド１ｓｈｏｔ．ＣＭＤのパルス幅を制御することにより同様の効果が得られる。
【００６３】
図１２に、入力ポインタ群のパルスと１ショットコマンド１ｓｈｏｔ．ＣＭＤとの間の位相差が変化した場合における、第１の入力信号と出力信号とのシミュレーション波形を示す。
【００６４】
図１２から理解されるように、入力ポインタと１ショットコマンド１ｓｈｏｔ．ＣＭＤとの間の位相差が変化しても、コマンドラッチミスが発生することなく制御信号出力が得ることができる。
【００６５】
また、１ショットコマンド１ｓｈｏｔ．ＣＭＤが、入力ポインタ群の２つのパルスによって二重にラッチされることもない。
【００６６】
このようの本実施の形態に係る半導体装置では、コマンドが失われるコマンドラッチミスや、１つのコマンドを二重にラッチする誤ラッチの発生が防止される。
【００６７】
次に、本発明の第２の実施の形態に係る半導体装置のコマンドラッチ回路ついて説明する。
【００６８】
図１３に、本実施の形態に係るＤＲＡＭ装置８００に含まれるコマンドラッチ回路８１０の概略構成を示す。コマンドラッチ回路８１０と図６のコマンドラッチ回路６１０との相違は、前処理回路６１１とは内部構成が異なる前処理回路８１１を備えている点である。
【００６９】
前処理回路８１１には、入力ポインタ群の代わりに出力用内部クロックＯｕｔ．ＣＬＫが入力される。前処理回路８１１は、１ショットコマンド１ｓｈｏｔ．ＣＭＤと出力用内部クロックＯｕｔ．ＣＬＫとから、主ラッチ回路６１２用の第１の入力信号を生成する。図６の前処理回路６１１は、Ｎ個の信号処理部７００を備え、主ラッチ回路６１２の主ラッチ部６１２−１〜６１２−Ｎに対して個々に第１の入力信号と第２の入力信号を供給していた。しかしながら、前処理回路８１１は、主ラッチ部６１２−１〜６１２−Ｎに対して共通に第１の入力信号を供給する。前処理回路８１１は、主ラッチ部６１２−１〜６１２−Ｎに対して第２の入力信号を供給せず、入力ポインタ群に含まれる入力ポインタが第２の信号として主ラッチ部６１２−１〜６１２−Ｎにそれぞれ供給される。
【００７０】
前処理回路８１１から主ラッチ部６１２−１〜６１２−Ｎに供給される第１の入力信号は、入力される１ショットコマンド１ｓｈｏｔ．ＣＭＤのパルス幅を拡大したものである。１ショットコマンド１ｓｈｏｔ．ＣＭＤのパルス幅を拡大するに当たって、出力用内部クロックＯｕｔ．ＣＬＫを利用することで、入力ポインタの連続する２つのパルスによって夫々コマンドがラッチされてしまう誤ラッチ（二重ラッチ）の発生を防止する。具体的には、拡大された１ショットコマンド１ｓｈｏｔ．ＣＭＤのパルス幅と入力ポインタのパルス幅の合計が、出力用内部クロックＯｕｔ．ＣＬＫの周期ｔＣＫを超えないようにする。
【００７１】
前処理回路８１１は、例えば、図１４に示すように構成される。即ち、図１４に示すコマンドラッチ回路に含まれる前処理回路８１１は、３個のインバータ回路１４０１，１４０２，１４０３と、３個の遅延回路１４０４，１４０５，１４０６と、一対のＮＡＮＤ回路１４０７，１４０８を用いて構成されるＳＲフリップフロップと、ＮＯＲ回路１４０９とを有している。
【００７２】
次に、図１４のコマンドラッチ回路の動作について図１５（ａ）〜（ｃ）をも参照して説明する。なお、図１５（ａ）〜（ｃ）は、図１４に示すコマンドラッチ回路の各点における信号波形を表す図である。図１５（ａ）は、１ショットコマンド１ｓｈｏｔ．ＣＭＤと出力用内部クロックＯｕｔ．ＣＬＫの位相が適切な状態にある場合、図１５（ｂ）は、外部電源が低下して出力用内部クロックＯｕｔ．ＣＬＫの位相に遅れが生じている場合、図１５（ｃ）は、外部電源が上昇して出力用内部クロックＯｕｔ．ＣＬＫの位相に進みが生じている場合を夫々示している。
【００７３】
入力される１ショットコマンド１ｓｈｏｔ．ＣＭＤを論理反転し２つの遅延回路１４０４，１４０５で遅延を与えることで、１ショットコマンド１ｓｈｏｔ．ＣＭＤの立ち下がりエッジに対応する第１の入力信号ＣＭＤ〈０〉の立ち下がりエッジを生成する。
【００７４】
その一方で、入力される１ショットコマンド１ｓｈｏｔ．ＣＭＤを２個のインバータ１４０１，１４０２と１個の遅延回路１４０４で遅延させた信号によりＳＲフリップフロップ（１４０７，１４０８）をセットする。また、出力用内部クロックＯｕｔ．ＣＬＫを一個の遅延回路１４０６で遅延させるとともにインバータ回路１４０３で論理反転させた信号によりＳＲフリップフロップ（１４０７，１４０８）をリセットする。この構成により、第１の入力信号ＣＭＤ〈０〉の立ち上がりエッジは、第２のノードｎｏｄｅ２の立ち上がりエッジ、若しくは、第２のノードｎｏｄｅ２の立ち上がりエッジ後の、第３のノードｎｏｄｅ３の最初の立ち下がりエッジに応じて生成される。
【００７５】
ここで、主ラッチ部６１２において、第１の入力信号ＣＭＤ〈０〉をラッチする所望の入力ポインタｉｎｐｕｔ＿ｐｏｉｎｔｅｒ〈ｎ〉のハイレベル期間と第３のノードの立ち下がりエッジとがオーバラップするように遅延回路（Ｄｅｌａｙ０，３）１４０４，１４０６の遅延量を調整しておくことにより、所望の入力ポインタｉｎｐｕｔ＿ｐｏｉｎｔｅｒ〈ｎ〉で確実にコマンドをラッチさせることができる。
【００７６】
また、１ショットコマンド１ｓｈｏｔ．ＣＭＤの立ち下がりエッジと、所望の入力ポインタｉｎｐｕｔ＿ｐｏｉｎｔｅｒ〈ｎ〉の直前の入力ポインタｉｎｐｕｔ＿ｐｏｉｎｔｅｒ〈ｎ−１〉の立ち下がりエッジとのスキューが最小となるように外部電源電圧を設定しておけば、誤ラッチ及び２重ラッチが生じることもない。
【００７７】
また、入力ポインタ群（及び出力ポインタ群）は、出力用内部クロックＯｕｔ．ＣＬＫから生成されるため、そのパルス幅は出力用内部クロックＯｕｔ．ＣＬＫのデューティ比に依存する。例えば、出力用内部クロックＯｕｔ．ＣＬＫのデューティ比が５０％であれば、入力ポインタｉｎｐｕｔ＿ｐｏｉｎｔｅｒのパルス幅は０．５ｔＣＫとなり、出力用内部クロックＯｕｔ．ＣＬＫのデューティ比が４５％であれば、入力ポインタｉｎｐｕｔ＿ｐｏｉｎｔｅｒのパルス幅は０．５５ｔＣＫとなる。そこで、本実施の形態では、第１の入力信号ＣＭＤ〈０〉のパルスの立ち上がりエッジを、出力用内部クロックＯｕｔ．ＣＬＫのパルスを反転した信号（第３のノードｎｏｄｅ３の信号）を用いて生成するようにした。これにより、第１の入力信号ＣＭＤ〈０〉のパルス幅は、入力ポインタｉｎｐｕｔ＿ｐｏｉｎｔｅｒの出力用内部クロックＯｕｔ．ＣＬＫのディーティ比に対する依存性をキャンセルするように定まる。その結果、本実施の形態では、出力用内部クロックＯｕｔ．ＣＬＫのディーティ比に依存することなくラッチマージンを確保することができる。
【００７８】
主ラッチ部６１２−１〜６１２−Ｎと出力部６１３−１〜６１３−Ｎの各組み合わせの動作は、関連する半導体装置のコマンドラッチ部（図３参照）と同様である。即ち、入力ポインタを第２の入力信号として、第１の入力信号をラッチするとともに、第２の入力信号に応じてラッチ信号（出力制御信号）を出力部より後段へ出力する。
【００７９】
以上のように、本実施の形態では、ノード１を通るパスで１ショットコマンド１ｓｈｏｔ．ＣＭＤを主ラッチ部へ伝送することで、関連する半導体装置と同一のコマンドラッチマージンを確保する。これに加え、ノード４を通るパスで１ショットコマンド１ｓｈｏｔ．ＣＭＤのパルス幅を拡大した効果を実現する。これにより、図１５（ａ）〜（ｃ）のいずれの場合においても、コマンドをラッチすることができる。即ち、コマンドラッチミスの発生を防止することができる。
【００８０】
図１６に、第１の入力信号のパルス幅とコマンドラッチマージンとの関係を示す。また、図１７に、関連する半導体装置における第１の入力信号のパルス幅とコマンドラッチマージンとの関係を示す。
【００８１】
図１６及び図１７から理解されるように、１ショットコマンド１ｓｈｏｔ．ＣＭＤのパルス幅と入力ポインタのパルス幅の合計が１ｔＣＫよりも大きい場合には、コマンドパルス幅の増加に伴い、コマンドラッチマージンは減少する。
【００８２】
一方、１ショットコマンド１ｓｈｏｔ．ＣＭＤのパルス幅と入力ポインタのパルス幅の合計が１ｔＣＫ以下の場合には、コマンドパルス幅が０．１ｔＣＫ程度以上あれば、そのパルス幅に関わらず、最大ラッチマージン（＝ｔＣＫ）が得られる。したがって、１ショットコマンド１ｓｈｏｔ．ＣＭＤのパルス幅の制御精度が緩和される。
【００８３】
例えば、関連する半導体装置では、入力ポインタのパルス幅が０．５ｔＣＫの場合、１ショットコマンド１ｓｈｏｔ．ＣＭＤのパルス幅も同じく０．５ｔＣＫでなければ最大コマンドラッチマージンは得られなかった。これに対して、本実施の形態では、入力ポインタのパルス幅が０．５ｔＣＫの場合、１ショットコマンド１ｓｈｏｔ．ＣＭＤのパルス幅が０．１〜０．５ｔＣＫであれば、コマンドラッチマージンとして１ｔＣＫが得られる。したがって、１ショットコマンド１ｓｈｏｔ．ＣＭＤのパルス幅を０．３〜０．４ｔＣＫ程度に設定しておくことで、ほぼ完全にコマンドラッチミスの発生を防止することができる。しかも、本実施の形態に係る半導体装置では、入力ポインタ群の連続する２つパルスにより１つの１ショットコマンド１ｓｈｏｔ．ＣＭＤをラッチするという誤ラッチ（二重ラッチ）の発生もない。
【００８４】
以上、本発明について、いくつかの実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではなく、種々の変形、変更が可能である。例えば、コマンドラッチ回路の回路構成は、上記構成に限定されず、種々の回路構成を採用することができる。また、論理回路を構成する際には、正論理及び負論理のいずれを採用してもよい。
【符号の説明】
【００８５】
１００    ＤＲＡＭ装置
１０１    入力バッファ群
１０２    コマンドデコーダ
１０３    １ショットパルス生成器
１０４    １ショットコマンド生成器
１０５    ＤＬＬ回路
１０６    メモリセルアレイ
１０７    メモリセルアレイ制御回路
１０８    ＦＩＦＯ制御回路
１０９    ＦＩＦＯ回路
１１０    出力バッファ
１１１    ＤＱ端子
３０１，３０２，３０３    ＮＡＮＤ回路
３０４    インバータ回路
３０５    遅延回路
６００    ＤＲＡＭ装置
６１０    コマンドラッチ回路
６１１    前処理回路
６１２    主ラッチ回路
６１２−１〜６１２−Ｎ    主ラッチ部
６１３    出力回路
６１３−１〜６１３−Ｎ    出力部
６２０    ポインタ生成回路
６３０    遅延回路
７０１−１〜７０１−Ｎ    予備信号生成部
７０２    第１の入力信号生成部
７０３    第２の入力信号生成部
８００    ＤＲＡＭ装置
８１０    コマンドラッチ回路
８１１    前処理回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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