(57)【要約】【課題】センシング対象であるＸ−Ｙ座標の外部磁界の感度を減少させることなく、Ｘ−Ｙ座標の外部磁界の印加角度の検出精度を向上させることができる。【解決手段】ＴＭＲ素子１０、２０は、フリー層およびピン層が上下逆転した関係になっている。このため、ＴＭＲ素子１０の抵抗値のうちＺ方向の外部磁場の印加角度の測定誤差と、ＴＭＲ素子２０の抵抗値のうちＺ方向の外部磁場の印加角度の測定誤差とが互いに逆特性になる。したがって、ＴＭＲ素子１０、２０が電源Ｖｃｃとグランドとの間に直列に接続されていることにより、ＴＭＲ素子１０、２０のそれぞれの抵抗値が、互いに、Ｚ方向の外部磁場の印加角度の測定誤差を打ち消すことができる。よって、本来のセンシング対象であるＸ−Ｙ座標の外部磁界の感度を減少させることなく、Ｘ−Ｙ座標の外部磁界の印加角度の検出精度を向上させることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板（３０）の面方向に対して平行に磁化方向が固定されている第１の磁化固定層（１３）と、外部磁場によって磁化方向が追従して変化する第１の強磁性層（１１）と、前記第１の磁化固定層と前記第１の強磁性層との間に挟まれて前記第１の磁化固定層の磁化方向と前記第１の強磁性層の磁化方向との間の角度によって抵抗値が変化する第１の非磁性中間層（１２）とを備える第１の磁気抵抗素子（１０）と、
前記第１の磁化固定層の磁化方向と同一方向に磁化方向が固定されている第２の磁化固定層（２３）と、前記外部磁場によって磁化方向が追従して変化する第２の強磁性層（２１）と、前記第２の磁化固定層と前記第２の強磁性層との間に挟まれて前記第２の磁化固定層の磁化方向と前記第２の強磁性層の磁化方向との間の角度によって抵抗値が変化する第２の非磁性中間層（２２）とを備える第２の磁気抵抗素子（２０）とを備え、
前記第１、第２の磁気抵抗素子は、それぞれ共通の前記基板上に搭載されている磁気センサであって、
前記第１、第２の磁気抵抗素子の抵抗値の合成抵抗値に基づいて前記外部磁場の印加角度が測定されるようになっており、
前記第１の磁化固定層（１３）が前記第１の強磁性層（１１）に対して前記基板側に配置され、かつ前記第２の強磁性層（２１）が前記第２の磁化固定層（２３）に対して前記基板側に配置されていることを特徴とする磁気センサ。
【請求項２】
前記第１、第２の磁気抵抗素子は、電源とグランドとの間に直列に接続されていることを特徴とする請求項１に記載の磁気センサ。
【請求項３】
基板（３０）の面方向に対して平行に磁化方向が固定されている第３の磁化固定層（６３）と、前記外部磁場によって磁化方向が追従して変化する第３の強磁性層（６１）と、前記第３の磁化固定層と前記第３の強磁性層との間に挟まれて前記第３の磁化固定層の磁化方向と前記第３の強磁性層の磁化方向との間の角度によって抵抗値が変化する第３の非磁性中間層（６２）とを備える第３の磁気抵抗素子（６０）と、
前記第３の磁化固定層の磁化方向と同一方向に磁化方向が固定されている第４の磁化固定層（７３）と、前記外部磁場によって磁化方向が追従して変化する第４の強磁性層（７１）と、前記第４の磁化固定層と前記第４の強磁性層との間に挟まれて前記第４の磁化固定層の磁化方向と前記第４の強磁性層の磁化方向との間の角度によって抵抗値が変化する第４の非磁性中間層（７２）とを備える第４の磁気抵抗素子（７０）とを備え、
前記第３、第４の磁化固定層の磁化方向は、前記第１、第２の磁化固定層の磁化方向と逆方向であり、
前記第３、第４の磁気抵抗素子は、共通の前記基板上に搭載されており、
前記第１、第２、第３、第４の磁気抵抗素子は、前記電源とグランドとの間に直列に接続されてハーフブリッジ回路を構成しており、
前記第１、第２、第３、第４の抵抗値の合成抵抗値に基づいて前記外部磁場の印加角度が測定されるようになっており、
前記第３の磁化固定層（６３）が前記第３の強磁性層（６１）に対して前記基板側に配置され、かつ前記第４の強磁性層（７１）が前記第４の磁化固定層（７３）に対して前記基板側に配置されていることを特徴とする請求項２に記載の磁気センサ。
【請求項４】
前記第１、第２の磁気抵抗素子は、前記第３、第４の磁気抵抗素子に対して電源側に配置されており、
前記第１、第２の磁気抵抗素子と前記第３、第４の磁気抵抗素子との間の共通接続端子（８０ａ）から前記外部磁場の印加角度を示す角度電圧が出力されるようになっていることを特徴とする請求項３に記載の磁気センサ。
【請求項５】
前記第１、第２、第３、第４の磁気抵抗素子は、共通の前記基板上に搭載されていることを特徴とする請求項４に記載の磁気センサ。
【請求項６】
前記第１、第３の磁気抵抗素子は、同一工程で前記基板上に搭載されて、かつ前記第２、第４の磁気抵抗素子は、同一工程で前記基板上に搭載されたものであることを特徴とする請求項５に記載の磁気センサ。
【請求項７】
２個の前記ハーフブリッジ回路が電源とグランドとの間に並列に配置されており、
前記２個のハーフブリッジ回路の一方のハーフブリッジ回路から出力される角度電圧と、前記外部磁場の印加角度との関係がＣＯＳ関数になるように設定されており、
前記２個のハーフブリッジ回路の一方のハーフブリッジ回路以外の他方のハーフブリッジ回路から出力される角度電圧と、前記外部磁場の印加角度との関係がＳＩＮ関数になるように設定されており、
前記２個のハーフブリッジ回路からそれぞれ出力される角度電圧に基づいてａｒｃｔａｎ演算を実施して前記外部磁場の印加角度を求める演算回路（１１０）を備えることを特徴とする請求項５または６に記載の磁気センサ。
【請求項８】
基板（３０）の面方向に対して平行に磁化方向が固定されている第１の磁化固定層（１３）と、外部磁場によって磁化方向が追従して変化する第１の強磁性層（１１）と、前記第１の磁化固定層と前記第１の強磁性層との間に挟まれて前記第１の磁化固定層の磁化方向と前記第１の強磁性層の磁化方向との間の角度によって抵抗値が変化する第１の非磁性中間層（１２）とを備える第１の磁気抵抗素子（２０）と、
前記第１の磁化固定層の磁化方向と同一方向に磁化方向が固定されている第２の磁化固定層（２３）と、前記外部磁場によって磁化方向が追従して変化する第２の強磁性層（２１）と、前記第２の磁化固定層と前記第２の強磁性層との間に挟まれて前記第２の磁化固定層の磁化方向と前記第２の強磁性層の磁化方向との間の角度によって抵抗値が変化する第２の非磁性中間層（２２）とを備える第２の磁気抵抗素子（２０）と、
前記第１、第２の磁化固定層の磁化方向に対する逆方向に磁化方向が固定されている第３の磁化固定層（６３）と、前記外部磁場によって磁化方向が追従して変化する第３の強磁性層（６１）と、前記第３の磁化固定層と前記第３の強磁性層との間に挟まれて前記第３の磁化固定層の磁化方向と前記第３の強磁性層の磁化方向との間の角度によって抵抗値が変化する第３の非磁性中間層（６２）とを備える第３の磁気抵抗素子（６０）と、
前記第３の磁化固定層の磁化方向と同一方向に磁化方向が固定されている第４の磁化固定層（７３）と、前記外部磁場によって磁化方向が追従して変化する第４の強磁性層（７１）と、前記第４の磁化固定層と前記第４の強磁性層との間に挟まれて前記第４の磁化固定層の磁化方向と前記第４の強磁性層の磁化方向との間の角度によって抵抗値が変化する第４の非磁性中間層（７２）とを備える第４の磁気抵抗素子（７０）とを備え、
前記第１の磁化固定層が前記第１の強磁性層に対して前記基板側に配置され、かつ前記第２の強磁性層が前記第２の磁化固定層に対して前記基板側に配置され、
前記第３の磁化固定層が前記第３の強磁性層に対して前記基板側に配置され、かつ前記第４の強磁性層が前記第４の磁化固定層に対して前記基板側に配置されて、
前記第１、第２、第３、第４の磁気抵抗素子の抵抗値の合成抵抗値に基づいて前記外部磁場の印加角度が測定される磁気センサの製造方法であって、
第１、第２の磁性体層の間に非磁性体層が狭持されている第１の磁気抵抗素子膜（１０Ａ）を前記基板上に対して積層する第１の工程と、
前記第１の磁気抵抗素子膜をパターニングして前記第１、第３の磁気抵抗素子（１０、６０）を形成する第２の工程と、
第３、第４の磁性体層の間に非磁性体層が狭持されている第２の磁気抵抗素子膜（２０Ａ）を前記基板上に対して積層する第３の工程と、
前記第２の磁気抵抗素子膜をパターニングして前記第２、第４の磁気抵抗素子（２０、７０）を形成する第４の工程と、を備えることを特徴とする磁気センサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気センサ、および磁気センサの製造方法に関するものである。
【背景技術】
【０００２】
従来、ＴＭＲ素子１は、図２２に示すように、外部磁界Ｈに磁化方向Ｆａが追随するフリー層１ａと、磁化方向Ｆｂが固定されたピン層１ｂと、フリー層１ａとピン層１ｂの間に配置されたトンネル層１ｃによって構成されている。フリー層１ａとピン層１ｂのスピン状態によってトンネル層１ｃを流れるトンネル電流が変化するため、外部磁界Ｈの印加角度の検出が可能となる。図２２に典型的なＴＭＲ素子１の構造とＴＭＲ素子１の抵抗値を示す。
【０００３】
ここで、ＴＭＲ素子１の抵抗値は、ＴＭＲ素子１のフリー層１ａとピン層１ｂとの間の抵抗値である。外部磁界Ｈの印加角度は、ピン層１ｂの面方向に平行にＸ方向、Ｙ方向をそれぞれ設定したとき、Ｘ−Ｙ座標において、ピン層１ｂの磁化方向Ｆｂと外部磁界Ｈの方向とによって定まる角度である。
【０００４】
図２２のグラフαでは、Ｘ−Ｙ座標においてピン層１ｂの磁化方向Ｆｂに対する逆方向と外部磁界Ｈの方向との間の角度θを印加角度としている（図２３参照）。このため、ピン層１ｂの磁化方向Ｆｂと外部磁界Ｈの方向とが互いに逆方向であるとき印加角度を零とする一方、外部磁界Ｈの方向とピン層１ｂの磁化方向Ｆｂとが平行（同一方向）であるときに、印加角度を＋１８０、−１８０とする。そして、印加角度が零であるとき、ＴＭＲ素子１の抵抗値が最大値となり、印加角度が＋１８０、−１８０であるときに、ＴＭＲ素子１の抵抗値が最小値になる。
【０００５】
このように印加角度に対してＴＭＲ素子１の抵抗値が変化するので、ＴＭＲ素子１のフリー層１ａとピン層１ｂとの間を流れるトンネル電流を出力としてモニターすることで外部磁場ＨのＸ−Ｙ座標における印加角度を計測することが出来る。
【０００６】
しかし、外部磁場Ｈは、ＴＭＲ素子１が適用される製品に搭載された磁石によって与えられるため、ＴＭＲ素子１に印加される実際の磁場には、Ｘ−Ｙ座標に直交するＺ方向の成分が存在する。したがって、ＴＭＲ素子１のＹ−Ｚ座標上（或いは、Ｘ−Ｚ座標上）に外部磁界が印加された場合、理想的には印加角度に対してＴＭＲ素子１の出力が変化しないことが望ましいが、実際にはＴＭＲ素子１はＺ軸方向の磁界も感知するためＴＭＲ素子１の出力が変化してしまう（図２４、図２５参照）。
【０００７】
具体的には、ＴＭＲ素子１の＋Ｚ方向に外部磁界Ｈが印加されてＺ方向と外部磁界Ｈの方向との間の印加角度が零であるときには、ＴＭＲ素子１の出力がマイナス方向に変化する。ＴＭＲ素子１の−Ｚ軸方向に外部磁界Ｈが印加されてＺ軸方向と外部磁界Ｈの方向との間の印加角度が＋１８０、−１８０であるとき、ＴＭＲ素子１の出力がプラス方向に変化する。
【０００８】
これに対して、従来技術では、ＴＭＲ素子１に対するＺ軸方向の外部磁界Ｈの感度を減少させるためにフリー層の膜厚を薄くする方法が知られている（例えば非特許文献１参照）。
【先行技術文献】
【特許文献】
【０００９】
【非特許文献１】ＡＰＬ８９，３２５０５（２００６）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述の非特許文献１において、ＴＭＲ素子１のフリー層の膜厚を薄くすることにより、Ｚ軸方向の外部磁界Ｈの感度を減少させることができるものの、Ｘ−Ｙ座標における外部磁界Ｈの印加角度に対する感度（すなわち、抵抗値の変化）も減少してしまう。つまり、Ｚ軸方向の外部磁界の感度を減少させることに伴って、本来のセンシング対象である外部磁界Ｈの感度も減少してしまう。
【００１１】
本発明は上記点に鑑みて、本来のセンシング対象である外部磁界の感度を減少させることなく、外部磁界の印加角度の検出精度を向上させるようにした磁気センサ、および磁気センサの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、請求項１に記載の発明では、基板（３０）の面方向に対して平行に磁化方向が固定されている第１の磁化固定層（１３）と、外部磁場によって磁化方向が追従して変化する第１の強磁性層（１１）と、前記第１の磁化固定層と前記第１の強磁性層との間に挟まれて前記第１の磁化固定層の磁化方向と前記第１の強磁性層の磁化方向との間の角度によって抵抗値が変化する第１の非磁性中間層（１２）とを備える第１の磁気抵抗素子（１０）と、
前記第１の磁化固定層の磁化方向と同一方向に磁化方向が固定されている第２の磁化固定層（２３）と、前記外部磁場によって磁化方向が追従して変化する第２の強磁性層（２１）と、前記第２の磁化固定層と前記第２の強磁性層との間に挟まれて前記第２の磁化固定層の磁化方向と前記第２の強磁性層の磁化方向との間の角度によって抵抗値が変化する第２の非磁性中間層（２２）とを備える第２の磁気抵抗素子（２０）とを備え、
前記第１、第２の磁気抵抗素子は、それぞれ共通の前記基板上に搭載されている磁気センサであって、
前記第１、第２の磁気抵抗素子の抵抗値の合成抵抗値に基づいて前記外部磁場の印加角度が測定されるようになっており、
前記第１の磁化固定層（１３）が前記第１の強磁性層（１１）に対して前記基板側に配置され、かつ前記第２の強磁性層（２１）が前記第２の磁化固定層（２３）に対して前記基板側に配置されていることを特徴とする。
【００１３】
請求項１に記載の発明によれば、第１の磁化固定層が第１の強磁性層に対して基板側に配置され、かつ第２の強磁性層が第２の磁化固定層に対して基板側に配置されている。このため、第１の磁気抵抗素子の抵抗値のうち基板に対する直交方向の外部磁場の印加角度の測定誤差と、第２の磁気抵抗素子の抵抗値のうち基板に対する直交方向の外部磁場の印加角度の測定誤差とが互いに逆特性になる。したがって、第１、第２の磁気抵抗素子のそれぞれの抵抗値が、互いに、基板に対する直交方向の外部磁場の印加角度の測定誤差を打ち消すことができる。よって、本来のセンシング対象である外部磁界の感度を減少させることなく、外部磁界の印加角度の検出精度を向上させることができる。
【００１４】
請求項８に記載の発明では、基板（３０）の面方向に対して平行に磁化方向が固定されている第１の磁化固定層（１３）と、外部磁場によって磁化方向が追従して変化する第１の強磁性層（１１）と、前記第１の磁化固定層と前記第１の強磁性層との間に挟まれて前記第１の磁化固定層の磁化方向と前記第１の強磁性層の磁化方向との間の角度によって抵抗値が変化する第１の非磁性中間層（１２）とを備える第１の磁気抵抗素子（２０）と、
前記第１の磁化固定層の磁化方向と同一方向に磁化方向が固定されている第２の磁化固定層（２３）と、外部磁場によって磁化方向が追従して変化する第２の強磁性層（２１）と、前記第２の磁化固定層と前記第２の強磁性層との間に挟まれて前記第２の磁化固定層の磁化方向と前記第２の強磁性層の磁化方向との間の角度によって抵抗値が変化する第２の非磁性中間層（２２）とを備える第２の磁気抵抗素子（２０）と、
前記第１、第２の磁化固定層の磁化方向に対する逆方向に磁化方向が固定されている第３の磁化固定層（６３）と、外部磁場によって磁化方向が追従して変化する第３の強磁性層（６１）と、前記第３の磁化固定層と前記第３の強磁性層との間に挟まれて前記第３の磁化固定層の磁化方向と前記第３の強磁性層の磁化方向との間の角度によって抵抗値が変化する第３の非磁性中間層（６２）とを備える第３の磁気抵抗素子（６０）と、
前記第３の磁化固定層の磁化方向と同一方向に磁化方向が固定されている第４の磁化固定層（７３）と、外部磁場によって磁化方向が追従して変化する第４の強磁性層（７１）と、前記第４の磁化固定層と前記第４の強磁性層との間に挟まれて前記第４の磁化固定層の磁化方向と前記第４の強磁性層の磁化方向との間の角度によって抵抗値が変化する第４の非磁性中間層（７２）とを備える第４の磁気抵抗素子（７０）とを備え、
前記第１の磁化固定層が前記第１の強磁性層に対して前記基板側に配置され、かつ前記第２の強磁性層が前記第２の磁化固定層に対して前記基板側に配置され、
前記第３の磁化固定層が前記第３の強磁性層に対して前記基板側に配置され、かつ前記第４の強磁性層が前記第４の磁化固定層に対して前記基板側に配置されて、
前記第１、第２、第３、第４の磁気抵抗素子の抵抗値の合成抵抗値に基づいて前記外部磁場の印加角度が測定される磁気センサの製造方法であって、
第１、第２の磁性体層の間に非磁性体層が狭持されている第１の磁気抵抗素子膜（１０Ａ）を前記基板上に対して積層する第１の工程と、
前記第１の磁気抵抗素子膜をパターニングして前記第１、第３の磁気抵抗素子（１０、６０）を形成する第２の工程と、
第３、第４の磁性体層の間に非磁性体層が狭持されている第２の磁気抵抗素子膜（２０Ａ）を前記基板上に対して積層する第３の工程と、
前記第２の磁気抵抗素子膜をパターニングして前記第２、第４の磁気抵抗素子（２０、７０）を形成する第４の工程と、を備えることを特徴とする。
【００１５】
請求項９に記載の発明によれば、第２の工程において第１の磁気抵抗素子膜をパターニングして第１、第３の磁気抵抗素子を形成することにより、第１、第３の磁気抵抗素子を同時に形成することができる。これにより、第１、第３の磁気抵抗素子の性能のバラツキを抑えることができる。第４の工程において第２の磁気抵抗素子膜をパターニングして前記第２、第４の磁気抵抗素子を形成することにより、第２、第４の磁気抵抗素子を同時に形成することができる。これにより、第２、第４の磁気抵抗素子の性能のバラツキを抑えることができる。したがって、外部磁場の印加角度の検出精度をより一層向上させることができる。
【００１６】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１実施形態における磁気センサの電気回路構成を示す図である。
【図２】第１実施形態における磁気センサの概略断面構成を示す図である。
【図３】第１実施形態における磁気センサの配線構造を示す図である。
【図４】第１実施形態における磁気センサの製造工程を示す図である。
【図５】第１実施形態における磁気センサの製造工程を示す図である。
【図６】第１実施形態における磁気センサの製造工程を示す図である。
【図７】第１実施形態の磁気センサの作動を説明するための図である。
【図８】第１実施形態の磁気センサの作動を説明するための図である。
【図９】本発明の第２実施形態における磁気センサの概略断面構成を示す図である。
【図１０】第２実施形態における磁気センサの配線構造を示す図である。
【図１１】本発明の第３実施形態における磁気センサの概略断面構成を示す図である。
【図１２】本発明の第４実施形態における磁気センサの概略断面構成を示す図である。
【図１３】本発明の第５実施形態における磁気センサの電気回路構成を示す図である。
【図１４】第５実施形態における磁気センサの配線構造を示す図である。
【図１５】第５実施形態における磁気センサの製造工程を示す図である。
【図１６】第５実施形態における磁気センサの製造工程を示す図である。
【図１７】第５実施形態における磁気センサの製造工程を示す図である。
【図１８】本発明の第６実施形態における磁気センサの電気回路構成を示す図である。
【図１９】本発明の第７実施形態における磁気センサの電気回路構成を示す図である。
【図２０】第７実施形態におけるピン層の磁化方向と外部磁界との関係を示す図である。
【図２１】本発明の第８実施形態における磁気センサの構造を示す図である。
【図２２】ＴＭＲ素子の抵抗値と外部磁界の印加角度との関係、およびＴＭＲ素子の構造を示す図である。
【図２３】図２２の外部磁界の印加角度を説明するための図である。
【図２４】ＴＭＲ素子に対してＺ方向に外部磁界が印加された状態を示す図である。
【図２５】Ｙ−Ｚ座標において外部磁界の印加角度とＴＭＲ素子の抵抗値との関係を示す図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、説明の簡略化を図るべく、図中、同一符号を付してある。
【００１９】
（第１実施形態）
図１、図２に本発明の磁気センサ１の第１実施形態の回路構成を示す。本実施形態の磁気センサ１は、図１に示すように、ＴＭＲ素子１０およびＴＭＲ素子２０から構成されている。ＴＭＲ素子１０、２０は、電源Ｖｃｃとグランドとの間に直列に接続されている。ＴＭＲ素子１０は、ＴＭＲ素子２０に対して電源Ｖｃｃ側に配置されている。ＴＭＲ素子１０、２０は、図２に示すように、共通の基板３０上に搭載されている。
【００２０】
ＴＭＲ素子１０は、フリー層１１、トンネル層１２、およびピン層１３から構成されている。フリー層１１は、外部磁界に磁化方向が追随して変化する第１の強磁性層である。ピン層１３は、フリー層１１に対して基板３０側に配置されている第１の磁化固定層である。ピン層１３は、磁化方向が固定されている。ピン層１３の磁化方向は、基板３０の面方向に平行な方向に設定されている。基板３０の面方向とは、基板３０が平らに広がる方向のことである。トンネル層１２は、フリー層１１およびピン層１３の間に配置されている第１の非磁性中間層である。
【００２１】
ＴＭＲ素子２０は、フリー層２１、トンネル層２２、およびピン層２３から構成されている。フリー層２１は、外部磁界に磁化方向が追随して変化する第２の強磁性層である。フリー層２１は、ピン層２３に対して基板３０側に配置されている。すなわち、ＴＭＲ素子１０、２０は、フリー層およびピン層が上下逆転した関係になっている。トンネル層２２は、フリー層２１およびピン層２３の間に配置されている第２の非磁性中間層である。ピン層２３は、その磁化方向がピン層１３の磁化方向と同一方向に設定されている第２の磁化固定層である。
【００２２】
次に、本実施形態の磁気センサ１の配線構造について図３を用いて説明する。
【００２３】
本実施形態の磁気センサ１は、ＴＭＲ素子１０、２０および基板３０以外に、下地層３１、下部配線層３２ａ、３２ｂ、保護膜３３ａ、３３ｂ、３３ｃ、および上部配線層３４ａ、３４ｂ、３４ｃから構成されている。
【００２４】
基板３０は、シリコンウエハからなる基板である。下地層３１は、Ｓｉ０２、或いは、ＳｉＮなどからなる絶縁膜であって、基板３０上に配置されている。下部配線層３２ａ、３２ｂは、例えば導電性の金属材料からなるもので、下地層３１上に配置されている。下部配線層３２ａ、３２ｂは、基板３０の面方向にて間隔を開けて配置されている。ＴＭＲ素子１０は、下部配線層３２ａ上に搭載されている。ＴＭＲ素子１０のピン層１３は、下部配線層３２ａに接続されている。ピン層１３は、フリー層１１に対して下部配線層３２ａ側に配置されている。ＴＭＲ素子２０は、下部配線層３２ｂ上に搭載されている。ＴＭＲ素子２０のフリー層２１は、下部配線層３２ｂに接続されている。フリー層２１は、ピン層２３に対して下部配線層３２ｂ側に配置されている。
【００２５】
保護膜３３ａ、３３ｂ、３３ｃは、それぞれ、Ｓｉ０２、或いはＳｉＮ等からなる絶縁膜である。保護膜３３ａは、下部配線層３２ａ、３２ｂの間に配置されている。保護膜３３ｂは、その面方向にてＴＭＲ素子１０の周囲に形成されている。保護膜３３ｃは、その面方向にてＴＭＲ素子２０の周囲に形成されている。
【００２６】
ここで、保護膜３３ａ、３３ｂは、上側に開口するコンタクトホール３５ａを形成する。保護膜３３ｂは、上側に開口するコンタクトホール３５ｂを形成する。保護膜３３ａ、３３ｃは、上側に開口するコンタクトホール３５ｃを形成する。保護膜３３ｃは、上側に開口するコンタクトホール３５ｄを形成する。
【００２７】
上部配線層３４ａ、３４ｂ、３４ｃは、それぞれ、例えば導電性の金属材料からなるものである。上部配線層３４ａは、下部配線層３２ａ、３２ｂおよび保護膜３３ａの上側において配置されている。上部配線層３４ａは、下部配線層３２ａ、３２ｂの間を接続する。上部配線層３４ｂは、保護膜３３ｂおよびＴＭＲ素子１０の上側に配置されている。上部配線層３４ｂは、ＴＭＲ素子１０のフリー層１１と電源Ｖｃｃ（図３中省略）との間を接続する。上部配線層３４ｃは、保護膜３３ｃおよびＴＭＲ素子２０の上側に配置されている。上部配線層３４ｃは、ＴＭＲ素子２０のピン層２１とグランド（図３中省略）との間を接続する。
【００２８】
次に、本実施形態の磁気センサ１の製造方法について図４〜図６を用いて説明する。
【００２９】
まず、第１の工程において、基板３０上にて、下地層３１を成膜する（図４（ａ）参照）。下地層３１の成膜は、熱酸化、ＣＶＤ、或いはスッパタリングなどが用いられる。
【００３０】
次の第２の工程において、スッパタリング等により、下部配線層３２Ａを成膜し、下部配線層３２Ａの上にＴＭＲ膜１０Ａを成膜する（図４（ｂ）参照）。ＴＭＲ膜１０Ａは、フリー層１１Ａおよびピン層１３Ａの間にトンネル層１２Ａが配置されている構造になっている。
【００３１】
次の第３の工程において、下部配線層３２ＡおよびＴＭＲ膜１０Ａに対して、パターニングを実施して下地層３１の上に下部配線層３２を形成する（図４（ｃ）参照）。このパターニングには、フォトリソグラフィおよびエッチング（例えば、ミリング）が用いられる。
【００３２】
次の第４の工程において、ＴＭＲ膜１０Ａに対して、パターニングを実施して下部配線層３２の上にＴＭＲ素子１０を形成する（図４（ｄ）参照）。このパターニングには、フォトリソグラフィおよびエッチング（例えば、ミリング）が用いられる。
【００３３】
次の第５の工程において、下地層３１、下部配線層３２、およびＴＭＲ素子１０を覆うように保護膜３３Ａを成膜する（図５（ａ）参照）。保護膜３３Ａの成膜は、熱酸化、ＣＶＤ、或いはスッパタリングなどが用いられる。
【００３４】
次の第６の工程において、保護膜３３Ａに対してパターニングを実施して余分な部分を除く（図５（ｂ）参照）。パターニングには、フォトリソグラフィおよびエッチング（例えば、ミリング）が用いられる。
【００３５】
次の第７の工程において、保護膜３３Ａおよび下地層３１を覆う下部配線層３２Ｂを成膜し、下部配線層３２Ｂの上にＴＭＲ膜２０Ａを成膜する（図５（ｃ）参照）。
【００３６】
ここで、下部配線層３２ＢおよびＴＭＲ膜２０Ａの成膜には、スッパタリングなどが用いられる。ＴＭＲ膜２０Ａは、フリー層２１Ａおよびピン層２３Ａの間にトンネル層２２Ａが配置されている構造になっている。
【００３７】
次の第８の工程において、下部配線層３２ＢおよびＴＭＲ膜２０Ａに対してパターニングを実施して下部配線層３２ｂおよびＴＭＲ素子２０を形成する（図６（ａ）参照）。パターニングには、フォトリソグラフィおよびエッチング（例えば、ミリング）が用いられる。
【００３８】
次の第９の工程において、下部配線層３２ｂおよびＴＭＲ膜２０を覆うように保護膜３３Ａを形成する（図６（ｂ）参照）。保護膜３３Ａの形成には、スッパタリングなどが用いられる。
【００３９】
次の第１０の工程において、保護膜３３Ａに対してパターニングを実施して保護膜３３ａ、３３ｂ、３３ｃを形成する。すなわち、コンタクトホール３５ａ、３５ｂ、３５ｃ、３５ｄを形成する。これに加えて、スッパタリングなどにより、上部配線層３４ａ、３４ｂ、３４ｃをそれぞれ形成する（図６（ｃ）参照）。
【００４０】
以上により、ＴＭＲ素子１０、２０が共通の基板３０上に形成することができる。その後、ＴＭＲ素子１０、２０のピン層をそれぞれ着磁してそれぞれ同一方向に磁化方向Ｅａを設定する。
【００４１】
次に、本実施形態の磁気センサ１の作動について図７、図８を参照して説明する。図７にＴＭＲ素子１０に対する外部磁界の印加角度と磁気センサ１の出力の関係を示す。
【００４２】
まず、基板３０の面方向に平行である方向をＸ方向とし、基板３０の面方向に平行で、かつＸ方向に直交する方向をＹ方向とし、かつ基板３０に対する直交する方向をＺ方向とした場合に、Ｙ−Ｚ座標において、Ｚ方向と外部磁界Ｈとの間の角度を印加角度［ｄｅｇ］としたとき、＋Ｚ方向に外部磁界が印加されて印加角度が零になるときに、ＴＭＲ素子１０の抵抗値は低下（つまり、マイナス方向に変化）する一方、ＴＭＲ素子２０の抵抗値は増加（つまり、プラス方向に変化）する（図８、図７参照）。
【００４３】
これに加えて、−Ｚ方向に外部磁界が印加されて印加角度が１８０、−１８０になるときに、ＴＭＲ素子１０の抵抗値は増加（つまり、プラス方向に変化）する一方、ＴＭＲ素子２０の抵抗値は減少（つまり、マイナス方向に変化）することになる。
【００４４】
以上により、ＴＭＲ素子１０、２０は、フリー層およびピン層が上下逆転した関係になっている。このため、ＴＭＲ素子１０の抵抗値のうちＺ方向の外部磁場の印加角度の測定誤差と、ＴＭＲ素子２０の抵抗値のうちＺ方向の外部磁場の印加角度の測定誤差とが互いに逆特性になる。したがって、ＴＭＲ素子１０、２０が電源Ｖｃｃとグランドとの間に直列に接続されていることにより、ＴＭＲ素子１０、２０のそれぞれの抵抗値が、互いに、Ｚ方向の外部磁場の印加角度の測定誤差を打ち消すことができる。よって、本来のセンシング対象であるＸ−Ｙ座標の外部磁界の感度を減少させることなく、Ｘ−Ｙ座標の外部磁界の印加角度の検出精度を向上させることができる。
【００４５】
なお、図１中にてＴＭＲ素子１０の右側に示す上に凸の波形は、−Ｚ方向に外部磁界が印加されてＴＭＲ素子１０の抵抗値がプラス方向に変化する旨を示し、ＴＭＲ素子２０の右側に示す下に凸の波形は、＋Ｚ方向に外部磁界が印加されてＴＭＲ素子２０の抵抗値は方向にマイナス方向に変化する旨を示している。
【００４６】
（第２実施形態）
上記第１実施形態では、ＴＭＲ素子１０、２０を基板３０の面方向に間隔を開けて配置した例について説明したが、これに代えて、ＴＭＲ素子１０、２０を基板３０に対して直交方向に配置した例について説明する。
【００４７】
図９に本第２実施形態の磁気センサ１の構造を示す。図９において、図２と同一の符号は同一のものを示す。本実施形態の磁気センサ１では、ＴＭＲ素子１０がＴＭＲ素子２０に対して基板３０側に配置されている。ＴＭＲ素子１０は、フリー層１１、トンネル層１２、およびピン層１３から構成されている。ＴＭＲ素子２０は、フリー層１１、トンネル層２２、およびピン層２３から構成されている。
【００４８】
次に、本実施形態の磁気センサ１の具体的な配線構造について図１０を用いて説明する。図１０において、図３と同一符号は同一のものを示す。
【００４９】
本実施形態の磁気センサ１は、ＴＭＲ素子１０、２０、基板３０、下地層３１、下部配線層３２ａ、保護膜３３ｅ、３３ｆ、３３ｇ、および上部配線層３４ａ、３４ｂから構成されている。
【００５０】
ＴＭＲ素子１０、２０は、下部配線層３２ａ上に配置されている。すなわち、ＴＭＲ素子１０のピン層１３が下部配線層３２ａに接続されることになる。上部配線層３４ｂは、下部配線層３２ａに接続されている。上部配線層３４ａは、ＴＭＲ素子２０のピン層２３に接続されている。保護膜３３ｅは、下地層３１と上部配線層３４ｂとの間に配置されている。保護膜３３ｆは、上部配線層３４ａ、３４ｂとの間に配置されている。保護膜３３ｇは、下地層３１と上部配線層３４ａとの間に配置されている。
【００５１】
以上説明した本実施形態によれば、ＴＭＲ素子１０は、フリー層１１、トンネル層１２、およびピン層１３から構成されている。ＴＭＲ素子２０は、フリー層１１、トンネル層２２、およびピン層２３から構成されている。すなわち、ＴＭＲ素子１０、２０の間でフリー層１３を共通化することができる。よって、上記第１実施形態に比べて、レイヤー数を１つ減らすことができる。したがって、磁気センサ１を小型化することができる。
【００５２】
（第３実施形態）
上記第２実施形態では、ＴＭＲ素子１０、２０の間でフリー層１３を共通化する例について説明したが、これに代えて、ＴＭＲ素子１０、２０の間に絶縁層を配置した例について説明する。
【００５３】
図１１に本実施形態の磁気センサ１の構造を示す。図１１において、図９と同一の符号は同一のものを示す。本実施形態の磁気センサ１では、ＴＭＲ素子１０、２０の間に絶縁層５０が挟まれている。本実施形態では、ＴＭＲ素子１０のフリー層１１とＴＭＲ素子２０のフリー層２１とが配線部材（図示省略）によって接続されている。このため、ＴＭＲ素子１０、２０が電源Ｖｃｃとグランドとの間に直列接続されることになる。
【００５４】
（第４実施形態）
上記第３実施形態では、ＴＭＲ素子１０、２０の間に絶縁層を配置した例について説明したが、これに代えて、ＴＭＲ素子１０、２０の間に電極層を配置した例について説明する。
【００５５】
図１２に本実施形態の磁気センサ１の構造を示す。図１２において、図９と同一の符号は同一のものを示す。本実施形態の磁気センサ１では、ＴＭＲ素子１０、２０の間に絶縁層５０ではなく、電極層５１が挟まれている。電極層５１は、ＴＭＲ素子１０のフリー層１１とＴＭＲ素子２０のフリー層２１とを接続する。このため、上記第３実施形態と同様に、ＴＭＲ素子１０、２０が電源Ｖｃｃとグランドとの間に直列接続されることになる。
【００５６】
（第５実施形態）
本実施形態では、２対のＴＭＲ素子を用いてハーフブリッジ回路を構成する例について説明する。
【００５７】
図１３、図１４に本実施形態の磁気センサ１の構造を示す。図１３において、図１と同一の符号は同一のものを示す。
【００５８】
本実施形態の磁気センサ１は、図１３に示すように、ＴＭＲ素子１０、２０以外に、ＴＭＲ素子６０、７０を備える。ＴＭＲ素子１０、２０、６０、７０は、電源Ｖｃｃとグランドとの間に直列接続されてハーフブリッジ回路８０を構成する。ＴＭＲ素子１０、２０は、ＴＭＲ素子６０、７０に対して電源Ｖｃｃ側に配置されている。ＴＭＲ素子１０は、ＴＭＲ素子２０に対して電源Ｖｃｃ側に配置されている。ＴＭＲ素子６０は、ＴＭＲ素子７０に対して電源Ｖｃｃ側に配置されている。ＴＭＲ素子１０、２０、６０、７０は、図１４に示すように、共通の基板３０上に搭載されている。
【００５９】
ＴＭＲ素子６０は、フリー層６１、トンネル層６２、およびピン層６３から構成されている。フリー層６１は、外部磁界に磁化方向が追随して変化する第３の強磁性層である。ピン層６３は、フリー層６１に対して基板３０側に配置されている第３の磁化固定層である。ピン層６３の磁化方向は、ピン層１３の磁化方向と反対方向に固定されている。トンネル層６２は、フリー層６１およびピン層６３の間に配置されている第３の非磁性中間層である。
【００６０】
ＴＭＲ素子７０は、フリー層７１、トンネル層７２、およびピン層７３から構成されている。フリー層７１は、外部磁界に磁化方向が追随して変化する第４の強磁性層である。フリー層７１は、ピン層７３に対して基板３０側に配置されている。すなわち、ＴＭＲ素子６０、７０は、フリー層およびピン層が上下逆転した関係になっている。トンネル層７２は、フリー層７１およびピン層７３の間に配置されている第４の非磁性中間層である。ピン層７３は、その磁化方向がピン層７３の磁化方向と同一方向に設定されている第４の磁化固定層である。
【００６１】
次に、本実施形態の磁気センサ１の配線構造について図１４（ａ）、（ｂ）を用いて説明する。図１４（ａ）は磁気センサ１の断面図であり、図１４（ｂ）は磁気センサ１を基板３０に対する直交方向から視た図である。
【００６２】
本実施形態の磁気センサ１は、図１４（ａ）および図１４（ｂ）に示すように、ＴＭＲ素子１０、２０、６０、７０および基板３０以外に、下地層３１、下部配線層３２ａ、３２ｂ、３２ｃ、３２ｄ（図中下部配線層３２ｃ、３２ｄの図示省略）、保護膜３３および上部配線層３４ａ、３４ｂ、３４ｃ、３４ｄ、３４ｅから構成されている。図１４において、図３と同一符号は同一のものを示す。
【００６３】
下地層３１は、絶縁膜であって、基板３０上に配置されている。下部配線層３２ａ、３２ｂ、３２ｃ、３２ｄは、それぞれ、導電性部材からなるもので、下地層３１上に分散して配置されている。ＴＭＲ素子１０は、下部配線層３２ａ上に搭載されている。ＴＭＲ素子２０は、下部配線層３２ｂ上に搭載されている。
ＴＭＲ素子６０は、下部配線層３２ｃ上に搭載されている。ＴＭＲ素子７０は、下部配線層３２ｄ上に搭載されている。保護膜３３は、ＴＭＲ素子１０、２０、６０、７０、下地層３１、および下部配線層３２ａ、３２ｂ、３２ｃ、３２ｄを覆うように形成されている。
【００６４】
保護膜３３には、コンタクトホール３５ｅ、３５ｆ、３５ｇ、３５ｈが設けられている。コンタクトホール３５ｅ、３５ｆ、３５ｇ、３５ｈは、それぞれ対応するＴＭＲ素子から図示上側に開口するように形成されている穴部である。コンタクトホール３５ｅは、ＴＭＲ素子１０に対応し、コンタクトホール３５ｆは、ＴＭＲ素子２０に対応し、コンタクトホール３５ｇは、ＴＭＲ素子６０に対応し、コンタクトホール３５ｈは、ＴＭＲ素子７０に対応している。
【００６５】
保護膜３３には、コンタクトホール３５ｉ、３５ｊ、３５ｋ、３５ｍが設けられている。コンタクトホール３５ｉ、３５ｊ、３５ｋ、３５ｍは、それぞれ対応する下部配線層から図示上側に開口するように形成されている穴部である。コンタクトホール３５ｉは、下部配線層３２ａに対応し、コンタクトホール３５ｊは、下部配線層３２ｂに対応し、コンタクトホール３５ｋは、下部配線層３２ｃに対応し、コンタクトホール３５ｍは、下部配線層３２ｄに対応している。
【００６６】
上部配線層３４ａは、コンタクトホール３５ｅを通してＴＭＲ素子１０のフリー層１１と電源Ｖｃｃとの間を接続する。上部配線層３４ｂは、コンタクトホール３５ｉ、３５ｊを通して下部配線層３２ａ、３２ｂの間を接続する。上部配線層３４ｃは、コンタクトホール３５ｆ、３５ｇを通してＴＭＲ素子２０のフリー層２１とＴＭＲ素子６０のフリー層６１との間を接続する。上部配線層３４ｄは、コンタクトホール３５ｍ、３５ｋを通して下部配線層３２ｃ、３２ｄの間を接続する。上部配線層３４ｅは、コンタクトホール３５ｈを通してＴＭＲ素子７０のフリー層７１とグランドとの間を接続する。
【００６７】
次に、本実施形態の磁気センサ１の製造方法について図１５〜図１６を用いて説明する。図１５（ａ）、（ｃ）、（ｅ）、（ｇ）は、図１５（ｂ）、（ｄ）、（ｆ）、（ｈ）のうち対応する図の断面図である。図１６（ａ）、（ｃ）、（ｅ）、（ｇ）は、図１６（ｂ）、（ｄ）、（ｆ）、（ｈ）のうち対応する図の断面図である。図１７（ａ）、（ｃ）は、図１６（ｂ）、（ｄ）のうち対応する図の断面図である。
【００６８】
まず、第１の工程において、基板３０上にて、下地層３１を成膜する（図１５（ａ）、（ｂ）参照）。下地層３１の成膜は、熱酸化、ＣＶＤ、或いはスッパタリングなどが用いられる。
【００６９】
次の第２の工程において、スッパタリング等により、下部配線層３２Ａを成膜し、下部配線層３２Ａの上にＴＭＲ膜１０Ａを成膜する（図１５（ｃ）、（ｄ）参照）。ＴＭＲ膜１０Ａは、フリー層（第１の磁性体層）１１Ａおよびピン層（第２の磁性体層）１３Ａの間にトンネル層（非磁性体層）１２Ａが配置されている構造になっている。
【００７０】
次の第３の工程において、下部配線層３２ＡおよびＴＭＲ膜１０Ａに対して、パターニングを実施して下地層３１の上に下部配線層３２ａ、３２ｃを形成する（図１５（ｅ）、（ｆ）参照）。このパターニングには、フォトリソグラフィおよびエッチング（例えば、ミリング）が用いられる。このとき、下部配線層３２ａ、３２ｃのそれぞれの上側には、ＴＭＲ膜１０Ａが搭載されている。
【００７１】
次の第４の工程において、ＴＭＲ膜１０Ａに対して、パターニングを実施して下部配線層３２ａ上にＴＭＲ素子１０を形成し、かつ下部配線層３２ｃ上にＴＭＲ素子６０を形成する（図１５（ｈ）、（ｉ）参照）。このパターニングには、フォトリソグラフィおよびエッチング（例えば、ミリング）が用いられる。
【００７２】
次の第５の工程において、下地層３１、下部配線層３２ａ、３２ｃ、およびＴＭＲ素子１０、６０を覆うように保護膜３３Ａを成膜する（図１６（ａ）、（ｂ）参照）。保護膜３３Ａの成膜は、熱酸化、ＣＶＤ、或いはスッパタリングなどが用いられる。
【００７３】
次の第６の工程において、保護膜３３Ａに対してパターニングを実施して余分な部分を除去する（図１６（ｃ）、（ｄ）参照）。このパターニングによってＴＭＲ素子１０、６０をそれぞれ覆うように保護膜３３Ａが形成される。当該パターニングには、フォトリソグラフィおよびエッチング（例えば、ミリング）が用いられる。
【００７４】
次の第７の工程において、保護膜３３Ａおよび下地層３１を覆う下部配線層３２Ｂを成膜し、下部配線層３２Ｂの上にＴＭＲ膜２０Ａを成膜する（図１６（ｅ）、（ｆ）参照）。下部配線層３２ＢおよびＴＭＲ膜２０Ａの成膜には、スッパタリングなどが用いられる。ＴＭＲ膜２０Ａは、フリー層（第３の磁性体層）２１Ａおよびピン層（第４の磁性体層）２３Ａの間にトンネル層（非磁性体層）２２Ａが配置されている構造になっている。
【００７５】
次の第８の工程において、下部配線層３２ＢおよびＴＭＲ膜２０Ａに対してパターニングを実施して下部配線層３２ｂ、３２ｄ、およびＴＭＲ２０、７０を形成する（図１６（ｇ）、（ｈ）参照）。パターニングには、フォトリソグラフィおよびエッチング（例えば、ミリング）が用いられる。
【００７６】
次の第９の工程において、下地層３１、下部配線層３２ｂ、３２ｄ、およびＴＭＲ膜２０、７０を覆うように保護膜３３を形成する（図１７（ａ）、（ｂ）参照）。保護膜３３の形成には、スッパタリングなどが用いられる。
【００７７】
次の第１０の工程において、保護膜３３に対してコンタクトホール３５ｅ、３５ｆ、３５ｇ、３５ｈ、３５ｉ、３５ｊ、３５ｋ、３５ｍを形成する。これに加えて、スッパタリングなどにより、上部配線層３４ａ、３４ｂ、３４ｃ、３４ｄ、３４ｅをそれぞれ形成する（図１７（ｃ）、（ｄ）参照）。
【００７８】
以上により、ＴＭＲ素子１０、２０、６０、７０が共通の基板３０上に形成することができる。その後、ＴＭＲ素子１０、２０のピン層をそれぞれ着磁してそれぞれ同一方向に磁化方向Ｅａを設定する。その後、ＴＭＲ素子６０、７０のピン層をそれぞれ着磁してそれぞれ磁化方向Ｅａと逆方向に磁化方向Ｅｂを設定する。以上により、本実施形態の磁気センサ１が完成することになる。
【００７９】
次に、本実施形態の磁気センサ１の作動について説明する。
【００８０】
まず、ＴＭＲ素子６０は、ＴＭＲ素子１０と同様に、そのピン層６３が、フリー層６１に対して基板３０側に配置されている。ＴＭＲ素子７０は、ＴＭＲ素子２０と同様に、そのフリー層７１が、ピン層７３に対して基板３０側に配置されている。
【００８１】
すなわち、ＴＭＲ素子６０、７０は、上述したように、フリー層およびピン層が上下逆転した関係になっている。
【００８２】
このため、上記第１実施形態で説明したＹ−Ｚ座標において、Ｚ方向と外部磁界Ｈとの間の角度を印加角度［ｄｅｇ］としたとき、＋Ｚ方向に外部磁界が印加されて印加角度が零になるときに、ＴＭＲ素子６０の抵抗値はマイナス方向に変化し、ＴＭＲ素子７０の抵抗値はプラス方向に変化する。一方、−Ｚ方向に外部磁界が印加されて印加角度が１８０、−１８０になるときに、ＴＭＲ素子６０の抵抗値はプラス方向に変化し、ＴＭＲ素子７０の抵抗値はマイナス方向に変化する。
【００８３】
したがって、ＴＭＲ素子６０、７０が電源Ｖｃｃとグランドとの間に直列に接続されていることにより、ＴＭＲ素子６０、７０のそれぞれの抵抗値が、互いに、Ｚ方向の外部磁場の印加角度の測定誤差を打ち消すことになる。
【００８４】
これに加えて、本実施形態では、上記第１実施形態と同様、ＴＭＲ素子１０、２０が電源Ｖｃｃとグランドとの間に直列に接続されていることにより、ＴＭＲ素子１０、２０のそれぞれの抵抗値が、互いに、Ｚ方向の外部磁場の印加角度の測定誤差を打ち消すことになる。
【００８５】
このように構成される本実施形態の磁気センサ１では、ＴＭＲ素子１０、２０とＴＭＲ素子６０、７０との間の共通接続端子８０ａから、Ｘ−Ｙ座標における外部磁場の印加角度θを示す角度電圧Ｖａを出力することができる。角度電圧Ｖａと外部磁場の印加角度θとの関係がＣＯＳ関数（すなわち、Ｖ＝ＣＯＳθ）となる。
【００８６】
以上により、上記第１実施形態と同様、本来のセンシング対象であるＸ−Ｙ座標の外部磁界の感度を減少させることなく、Ｘ−Ｙ座標の外部磁界の印加角度の検出精度を向上させることができる。
【００８７】
（第６実施形態）
上記第５実施形態では、２対のＴＭＲ素子を用いてハーフブリッジ回路８０を構成する例について説明したが、これに代えて、本実施形態では、２つのハーフブリッジ回路を用いてフルブリッジ回路を構成する例について説明する。
【００８８】
図１８に本実施形態の磁気センサ１の構造を示す。図１８において、図１３と同一の符号は同一のものを示す。
【００８９】
本実施形態の磁気センサ１は、図１８に示すように、ハーフブリッジ回路８０、８０Ａ、および演算回路９０を備える。ハーフブリッジ回路８０、８０Ａは、電源Ｖｃｃとグランドとの間に並列に接続されてフルブリッジ回路１００を構成している。
【００９０】
図１８のハーフブリッジ回路８０は、図１３のハーフブリッジ回路８０と同一である。
【００９１】
図１８のハーフブリッジ回路８０Ａは、ハーフブリッジ回路８０と同様に、ＴＭＲ素子１０、２０、６０、７０を備える。ＴＭＲ素子１０、２０は、ＴＭＲ素子６０、７０に対してグランド側に配置されている。ＴＭＲ素子７０は、ＴＭＲ素子６０に対してグランド側に配置されている。ＴＭＲ素子２０は、ＴＭＲ素子１０に対してグランド側に配置されている。
【００９２】
このように構成される本実施形態の磁気センサ１のハーフブリッジ回路８０Ａでは、ＴＭＲ素子６０、７０とＴＭＲ素子１０、２０との間の共通接続端子８０ｂから、Ｘ−Ｙ座標における外部磁場の印加角度θを示す角度電圧Ｖｂを出力することができる。角度電圧Ｖｂと外部磁場の印加角度θとの関係が−ＣＯＳ関数（すなわち、Ｖｂ＝−ＣＯＳθ）となる。
【００９３】
本実施形態の演算回路７０は、ハーフブリッジ回路８０から出力される角度電圧Ｖａとハーフブリッジ回路８０Ａから出力される角度電圧Ｖｂとの差分ΔＶｘ（＝Ｖａ−Ｖｂ）を角度電圧として出力する。ここで、差分ΔＶｘ（＝Ｖａ−Ｖｂ）と印加角度θとの関係はＣＯＳ関数（すなわち、ΔＶ＝２ＣＯＳθ）となる。
【００９４】
以上により、上記第１実施形態と同様、本来のセンシング対象であるＸ−Ｙ座標の外部磁界の感度を減少させることなく、Ｘ−Ｙ座標の外部磁界の印加角度の検出精度を向上させることができる。
【００９５】
（第７実施形態）
本第７実施形態では、２つのフルブリッジ回路を用いて外部磁界の印加角度の検出する例について説明する。
【００９６】
図１９に本実施形態の磁気センサ１の構造を示す。図１９において、図１７と同一の符号は同一のものを示す。
【００９７】
本実施形態の磁気センサ１は、図１９に示すように、フルブリッジ回路１００、１００Ａ、および演算回路１１０を備える。フルブリッジ回路１００、１００Ａは、電源Ｖｃｃとグランドとの間に並列に接続されている。フルブリッジ回路１００Ａは、ＴＭＲ素子毎にピン層の磁化方向が相違するだけで、フルブリッジ回路１００と実質的に同様の構成になっている。具体的には、フルブリッジ回路１００Ａは、ハーフブリッジ回路８０Ｂ、８０Ｃを備える。ハーフブリッジ回路８０Ｂがハーフブリッジ回路８０に対応し、ハーフブリッジ回路８０Ｃがハーフブリッジ回路８０Ａに対応する。ハーフブリッジ回路８０Ｂ、８０Ｃは、それぞれ、ＴＭＲ素子１０Ｘ、２０Ｘ、６０Ｘ、７０Ｘを備える。ＴＭＲ素子１０ＸはＴＭＲ素子１０に対応し、ＴＭＲ素子２０ＸはＴＭＲ素子２０に対応し、ＴＭＲ素子６０ＸはＴＭＲ素子６０に対応し、ＴＭＲ素子７０ＸはＴＭＲ素子７０に対応する。
【００９８】
ここで、図２０に示すように、Ｘ−Ｙ座標において、ＴＭＲ素子１０、２０のピン層の磁化方向Ｅａを＋Ｘ方向とし、ＴＭＲ素子６０、７０のピン層の磁化方向Ｅｂを−Ｘ方向とするならば、ＴＭＲ素子１０Ｘ、２０Ｘのピン層の磁化方向Ｅｃが＋Ｙ方向になり、ＴＭＲ素子６０Ｘ、７０Ｘのピン層の磁化方向Ｅｄが−Ｙ方向になる。
【００９９】
すなわち、ＴＭＲ素子１０Ｘ、２０Ｘのピン層の磁化方向Ｅｃは、ＴＭＲ素子１０、２０のピン層の磁化方向Ｅａに対して直交する関係になる。そして、ＴＭＲ素子６０Ｘ、７０Ｘのピン層の磁化方向Ｅｄは、ＴＭＲ素子６０、７０のピン層の磁化方向Ｅｂに対して直交する関係になる。このため、ハーフブリッジ回路８０Ｂの共通接続端子８０ｃから出力される角度電圧Ｖｃと、ハーフブリッジ回路８０Ｃの共通接続端子８０ｄから出力される角度電圧Ｖｄとの差分ΔＶｙ（＝Ｖｄ−Ｖｃ）と印加角度θとの関係はＳＩＮ関数（すなわち、ΔＶｙ＝２ＳＩＮθ）となる。
【０１００】
本実施形態では、演算回路９０は、差分ΔＶｙを差分ΔＶｘで除算してその除算結果（＝ΔＶｙ／ΔＶｘ）をｔａｎθとする。つまり、ｔａｎθ＝（ΔＶｙ／ΔＶｘ）とし、更にａｒｃｔａｎ（ΔＶｙ／ΔＶｘ）を演算して印加角度θを求める。これにより、Ｘ−Ｙ座標においていずれの方向から外部磁界Ｈが印加されても、その印加角度θを求めることができる。
【０１０１】
（第８実施形態）
本第８実施形態では、上記第１実施形態のＴＭＲ素子１０、２０を複数対、基板３０上に搭載した磁気センサ１について説明する。
【０１０２】
図２１に本実施形態の磁気センサ１の基板３０をその直交方向から視た図を示す。
【０１０３】
基板３０上には、６個のＴＭＲ素子１０と６個のＴＭＲ素子２０とが行列状に並べられている。６個のＴＭＲ素子１０と６個のＴＭＲ素子２０とのうち対を構成するＴＭＲ素子１０、２０が互いに隣り合うように配置されている。このことにより、ＴＭＲ素子１０、２０が列方向（或いは行方向）に交互に配置されることになる。このため、ＴＭＲ素子１０、２０を形成するプロセスが起因する特性のバラツキが生じても、ＴＭＲ素子１０、２０の特性は互いに近いものになる。したがって、基板３０上にて隣り合うＴＭＲ素子１０、２０を対（ペア）として、この対をなすＴＭＲ素子１０、２０を電源Ｖｃｃとグランドとの間に直列接続することにより、ＴＭＲ素子１０、２０のそれぞれの抵抗値が、互いに、Ｚ方向の外部磁場の印加角度の測定誤差を精度良く打ち消すことができる。
【０１０４】
（他の実施形態）
上記第５実施形態では、電源Ｖｄｄとグランドとの間に４個のＴＭＲ素子を直列接続した例について説明したが、これに限らず、電源Ｖｄｄとグランドとの間に４個以上のＴＭＲ素子を直列接続してもよい。
【０１０５】
上記第１〜第８の実施形態では、本発明の磁気抵抗素子としてＴＭＲ素子を用いた例について説明したが、これに代えて、本発明の磁気抵抗素子として巨大磁気抵抗素子（ＧＭＲ：Giant Magneto-Resistance）を用いてもよい。
【０１０６】
なお、本発明を実施するにあたり、上記第１〜第８の実施形態および他の実施形態のうち、組み合わせ可能である２以上の実施例を組み合わせたものを発明として実施してもよい。
【符号の説明】
【０１０７】
１        磁気センサ
１０      ＴＭＲ素子
１１      フリー層
１２      トンネル層
１３      ピン層
２０      ＴＭＲ素子
２１      フリー層
２２      トンネル層
２３      ピン層
６０      ＴＭＲ素子
６１      フリー層
６２      トンネル層
６３      ピン層
７０      ＴＭＲ素子
７１      フリー層
７２      トンネル層
７３      ピン層
８０      ハーフブリッジ回路
８０Ａ    ハーフブリッジ回路
８０Ｂ    ハーフブリッジ回路
８０Ｃ    ハーフブリッジ回路
１００    フルブリッジ回路
１００Ａ  フルブリッジ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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