(57)【要約】      （修正有）【課題】ＳＲＡＭの読み書き機能と不揮発性メモリの不揮発記憶特性をあわせ持つ不発揮性ＳＲＡＭセルを提供する。【解決手段】二つの出力ノードを設けるラッチと、前記二つの出力ノードのうちの一つとビットラインペアのうちの一つとの間に接続されるアクセストランジスタからなるＳＲＡＭセルにおいて、前記二つの出力ノードのうちの一つと電圧ラインとの間に不揮発性メモリ素子を接続することにより、不揮発性ＳＲＡＭセルを構成する。【選択図】図２
2013037757.tif 000002
【特許請求の範囲】
【請求項１】
ＳＲＡＭ素子と不発揮性メモリ素子を有し、
前記ＳＲＡＭ素子は、二つの出力ノードを設けるラッチと二つのアクセストランジスタを有し、そのうち、各前記アクセストランジスタは、前記二つの出力ノードのうち一つとビットラインペアのうちの一つとの間で接続され、
前記不発揮性メモリ素子は、前記二つの出力ノードのうちの一つと電圧ラインとの間で接続されることを特徴とする不発揮性ＳＲＡＭセル。
【請求項２】
前記アクセストランジスタの二つのゲートがワードラインに接続されることを特徴とする請求項１記載の不発揮性ＳＲＡＭセル。
【請求項３】
前記ラッチが二つの交差結合インバータを含むことを特徴とする請求項１記載の不発揮性ＳＲＡＭセル。
【請求項４】
前記ＳＲＡＭ素子が６Ｔ（六つのトランジスタ）ＳＲＡＭ素子、又は２Ｒ４Ｔ（二つの抵抗及び四つのトランジスタ）ＳＲＡＭ素子であることを特徴とする請求項１記載の不発揮性ＳＲＡＭセル。
【請求項５】
ＳＲＡＭ素子読取モード又はＳＲＡＭ素子書込みモードのとき、前記不発揮性メモリ素子をオフ(turn off)にすることにより、前記不発揮性メモリ素子と前記ＳＲＡＭ素子を電気的に分離することを特徴とする請求項１記載の不発揮性ＳＲＡＭセル。
【請求項６】
前記不発揮性メモリ素子がオフにされたとき、前記不発揮性ＳＲＡＭセルがＳＲＡＭ素子のように動作することを特徴とする請求項１記載の不発揮性ＳＲＡＭセル。
【請求項７】
不発揮性ＳＲＡＭセルとビットラインペアとの間のデータ伝送に用いる方法であって、
前記不発揮性ＳＲＡＭセルはＳＲＡＭ素子と不発揮性メモリ素子を有し、前記ＳＲＡＭ素子がラッチと二つのアクセストランジスタを有し、前記ラッチが二つの出力ノードを設け、各前記アクセストランジスタが前記二つの出力ノードのうちの一つと前記ビットラインペアのうちの一つの間に接続され、前記不発揮性メモリ素子が前記二つの出力ノードのうちの一つと電圧ラインとの間に接続され、
前記方法は、
前記不発揮性メモリ素子をオフにすることにより、前記不発揮性メモリ素子と前記ＳＲＡＭ素子を電気的に隔離する工程と、
前記ＳＲＡＭ素子が読取モードを操作するとき、前記ビットラインペアを所定の電圧準位まで予め充電する工程と、
前記ＳＲＡＭ素子が書込みモードを操作するとき、データを前記ビットラインペアに提供する工程と、
前記二つのアクセストランジスタを前記読取モードと前記書込みモードのうちの一つが完了するまで導通する工程と、
を含むことを特徴とする方法。
【請求項８】
前記アクセストランジスタの二つのゲートはワードラインに接続されることを特徴とする請求項７記載の方法。
【請求項９】
前記電気的に隔離する工程は、更に、
ゲート電圧を前記不発揮性メモリ素子の制御ゲートに印加して前記不発揮性メモリ素子をオフにする工程を含み、
そのうち、前記不発揮性メモリ素子がＮ型である場合、前記ゲート電圧は前記不発揮性メモリ素子の閾値電圧より低く、前記不発揮性メモリ素子がＮ型ではない場合、前記ゲート電圧が不発揮性メモリ素子の閾値電圧より高いことを特徴とする請求項７記載の方法。
【請求項１０】
前記所定電圧準位は実質的に前記ＳＲＡＭ素子の作業電圧に等しく、且つ前記作業電圧は接地電圧ではないことを特徴とする請求項７記載の方法。
【請求項１１】
前記ＳＲＡＭ素子が６Ｔ（六つのトランジスタ）ＳＲＡＭ素子又は２Ｒ４Ｔ（二つの抵抗及び四つのトランジスタ）ＳＲＡＭ素子であることを特徴とする請求項７記載の方法。
【請求項１２】
不発揮性ＳＲＡＭセルの不発揮性メモリ素子からデータをＳＲＡＭ素子にロードする方法であって、
前記ＳＲＡＭ素子がラッチと二つのアクセストランジスタを有し、前記ラッチは二つの出力ノードを設け、各前記アクセストランジスタが前記二つの出力ノードのうちの一つとビットラインペアのうちの一つの間に接続され、前記不発揮性メモリ素子が電圧ラインと接続ノードの間に接続され、前記接続ノードが前記二つの出力ノードのうちの一つであり、
前記方法は、
前記アクセストランジスタを導通することにより、前記ビットラインペアからの二つのデータビットを選択的に伝送して、前記接続ノードに所定電圧を備えさせる工程と、
前記二つのアクセストランジスタをオフにすることにより、前記ビットラインペアを前記ラッチと前記不発揮性メモリ素子から電気的に隔離する工程と、
前記ＳＲＡＭ素子の作業電圧及び接地電圧のうち一つを前記電圧ラインに印加する工程と、
中間電圧を前記不発揮性メモリ素子の制御ゲートに印加して、前記不発揮性メモリ素子が格納したデータビットが前記ＳＲＡＭ素子へ書き込まれる工程と、を有し、
そのうち、前記中間電圧は前記不発揮性メモリ素子の第１閾値電圧と第２閾値電圧の間にあることを特徴とする方法。
【請求項１３】
前記中間電圧を印加する工程の後、前記不発揮性メモリ素子をオフにして、前記不発揮性メモリ素子と前記ＳＲＡＭ素子を隔離する工程を更に含むことを特徴とする請求項１２記載の方法。
【請求項１４】
前記伝送工程の前に、ＳＲＡＭ書込み回路により、前記二つのデータビットを前記ビットラインペアに選択的に提供する工程を更に含むことを特徴とする請求項１２記載の方法。
【請求項１５】
前記接地電圧と前記作業電圧のうち一つを前記電圧ラインに印加する前記工程は、
前記不発揮性メモリ素子がＮ型である場合、前記接地電圧を前記電圧ラインに印加し、前記不発揮性メモリ素子がＮ型ではない場合、前記作業電圧を前記電圧ラインに印加する工程を含むことを特徴とする請求項１２記載の方法。
【請求項１６】
前記不発揮性メモリ素子がＮ型である場合、前記所定電圧は前記作業電圧であり、前記不発揮性メモリ素子がＮ型ではない場合、前記所定電圧は前記接地電圧であることを特徴とする請求項１２記載の方法。
【請求項１７】
前記第１閾値電圧が前記第２閾値電圧より小さいことを特徴とする請求項１６記載の方法。
【請求項１８】
前記中間電圧を印加する工程の後、前記不発揮性メモリ素子がＮ型である場合、前記第１閾値電圧を有する前記不発揮性素子が導通されて、前記接続ノードが前記接地電圧と等しくなるように設定され、前記不発揮性メモリ素子がＮ型ではない場合、前記第１閾値電圧を有する前記不発揮性メモリ素子が導通されて、前記接続ノードが前記作業電圧に等しくなるように設定される工程を更に含むことを特徴とする請求項１７記載の方法。
【請求項１９】
前記中間電圧を印加する工程の後、前記第２閾値電圧を有する前記不発揮性メモリ素子がオフにされて、前記接続ノードに前記所定電圧を維持させる工程を更に含むことを特徴とする請求項１７記載の方法。
【請求項２０】
前記アクセストランジスタの二つのゲートがワードラインに接続されることを特徴とする請求項１２記載の方法。
【請求項２１】
前記ＳＲＡＭ素子が６Ｔ（六つのトランジスタ）ＳＲＡＭ素子又は２Ｒ４Ｔ（二つの抵抗及び四つのトランジスタ）ＳＲＡＭ素子であることを特徴とする請求項１２記載の方法。
【請求項２２】
不発揮性ＳＲＡＭセルのＳＲＡＭ素子のデータビットを不発揮性メモリ素子に格納する方法であって、
前記ＳＲＡＭ素子がラッチと二つのアクセストランジスタを有し、前記ラッチは二つの出力ノードを設け、各前記アクセストランジスタが前記二つの出力ノードのうちの一つとビットラインペアのうちの一つとの間に接続され、前記不発揮性メモリ素子が電圧ラインと接続ノードとの間に接続され、前記接続ノードが前記二つの出力ノードのうちの一つであり、
前記方法は、
前記不発揮性メモリ素子が第１閾値電圧を有するとき、第１電圧を前記電圧ラインに印加する工程と、
前記不発揮性メモリ素子が第２閾値電圧を有するとき、第１高電圧を前記電圧ラインに印加する工程と、
前記不発揮性メモリ素子がＮ型であり、且つ前記第１閾値電圧を有するとき、第２高電圧を前記不発揮性メモリ素子の制御ゲートに印加し、前記不発揮性メモリ素子がＮ型ではない場合、第２電圧を前記不発揮性メモリ素子の制御ゲートに印加する工程と、
前記接続ノードの電圧と前記不発揮性メモリ素子の形態に基づき、前記不発揮性メモリ素子が対応する閾値電圧を備える工程とを含み、
そのうち、前記第１閾値電圧が前記第２閾値電圧より小さく、
前記第１電圧が接地電圧に等しいか又はより小さく、
前記第２電圧が前記ＳＲＡＭ素子の作業電圧より小さく且つ前記作業電圧は前記接地電圧と異なることを特徴とする方法。
【請求項２３】
前記アクセストランジスタの二つのゲートはワードラインに接続されることを特徴とする請求項２２記載の方法。
【請求項２４】
前記ＳＲＡＭ素子が６Ｔ（六つのトランジスタ）ＳＲＡＭ素子又は２Ｒ４Ｔ（二つの抵抗及び四つのトランジスタ）ＳＲＡＭ素子であることを特徴とする請求項２２記載の方法。
【請求項２５】
前記第１高電圧と前記第２高電圧は前記作業電圧より大きいことを特徴とする請求項２２記載の方法。
【請求項２６】
前記第２電圧を印加する工程期間において、前記不発揮性メモリ素子が前記第２閾値電圧を有する場合、前記第２電圧は前記不発揮性メモリ素子の本質閾値電圧に接近することを特徴とする請求項２２記載の方法。
【請求項２７】
前記第１電圧を印加する工程の前に、前記不発揮性メモリ素子が前記第１閾値電圧を有するとき、前記二つのアクセストランジスタをオフにして、前記ラッチと前記不発揮性メモリ素子を前記ビットラインペアから隔離する工程を更に含むことを特徴とする請求項２２記載の方法。
【請求項２８】
前記不発揮性メモリ素子が前記対応する閾値電圧を備える工程は、
前記接続ノードが前記作業電圧をロードし且つ前記不発揮性メモリ素子がＮ型である場合、前記不発揮性メモリ素子に前記第２閾値電圧を備えさせる工程と、
前記接続ノードが前記接地電圧をロードし且つ前記不発揮性メモリ素子がＮ型である場合、前記不発揮性メモリ素子に前記第１閾値電圧を備えさせる工程と、
を含むことを特徴とする請求項２２記載の方法。
【請求項２９】
前記不発揮性メモリ素子が前記対応する閾値電圧を備える工程は、
前記接続ノードが前記作業電圧をロードし且つ前記不発揮性メモリ素子がＰ型である場合、前記不発揮性メモリ素子が所定閾値電圧を変更する工程と、
前記接続ノードが前記接地電圧をロードし且つ前記不発揮性メモリ素子がＰ型である場合、前記不発揮性メモリ素子が前記所定閾値電圧を維持する工程と、
を含むことを特徴とする請求項２２記載の方法。
【請求項３０】
前記不発揮性メモリ素子が前記所定閾値電圧状態を変更する工程は、更に、
前記所定閾値電圧が前記第１閾値電圧に等しい場合、前記不発揮性メモリ素子に前記第２閾値電圧を備えさせる工程と、
前記所定閾値電圧が前記第２閾値電圧に等しい場合、前記不発揮性メモリ素子に前記第１閾値電圧を備えさせる工程と
を含むことを特徴とする請求項２９記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不発揮性ＳＲＡＭ(Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、ＮＶＳＲＡＭ)及びその操作方法に関わる。特に単一不発揮性素子が、従来のＳＲＡＭセル(ＳＲＡＭ ｃｅｌｌ)に埋込まれて本発明の不発揮性ＳＲＡＭセル(ＮＶＳＲＡＭ ｃｅｌｌ)を形成する技術に関する。本発明の複数の不発揮性ＳＲＡＭは密接メモリアレイとして統合できる。本発明の不発揮性ＳＲＡＭセルの新構造により、従来の不発揮性ＳＲＡＭセルが使用したスイッチング素子を省略し、前記スイッチング素子により、ＳＲＡＭセルを書き込み及び消去動作時の高電圧から隔離できると同時に、不発揮性ＳＲＡＭセルの操作を簡略化することができる。本発明の不発揮性ＳＲＡＭセルは、従来のＳＲＡＭの読み/書き速度及び不発揮性素子の不発揮特性を兼ね備える。
【背景技術】
【０００２】
半導体メモリは電子システムに幅広く応用されている。電子システムは半導体メモリにより、コマンド及びデータを格納する必要があり、前記コマンド及びデータは複雑な演算過程の制御基本機能が派生したものである。半導体メモリは発揮性メモリと不発揮性メモリに分けられる。発揮性メモリはＳＲＡＭとＤＲＡＭ(Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ)を含み、その格納したデータはメモリの電源を切った後、消失する。しかし、不発揮性メモリ、例えば、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ)、ＥＥＰＲＯＭ(Ｅｌｅｃｔｒｉｃａｌ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ)及びフラッシュメモリ(Ｆｌａｓｈ)では、その格納したデータが電源を切った後も保存されることができる。
【０００３】
電子システムの応用分野において、特に電源の中断又は故障の状況では、発揮性メモリと不発揮性メモリを結合して応用することは特に重要となる。例えば、交易記録及びサーバーデータの格納、プリンター、医療設備及び自動車衝突記録等はその主な応用カテゴリーである。これらの応用分野での解決方法としては、ＳＲＡＭと制御器及び電池との結合、ＳＲＡＭと電池との結合から、不発揮性ＳＲＡＭと放電コンデンサとの結合まで発展している。現在、これらの応用において、不発揮性ＳＲＡＭと放電コンデンサとを結合するという解決方法が、もっとも小型化統合と繋がるシステムである。
【０００４】
半導体不発揮性ＳＲＡＭの初期発展段階において、不発揮性ＳＲＡＭは一対一イメージ(ｏｎｅ ｔｏ ｏｎｅ Ｉｍａｇｅ)不発揮性素子（例えば、ＥＥＰＲＯＭ又はフラッシュメモリ）セルアレイ及びＳＲＡＭセルアレイにより構成される。電源が切れる状況において、従来の不発揮性ＳＲＡＭ装置に埋め込まれた電源検知回路が電源の減衰(ｐｏｗｅｒ ｄｒｏｐｐｉｎｇ)を検知すると、放電コンデンサ又は予備電池の電源を利用して、ＳＲＡＭ中のデータを不発揮性素子へ移動する。不発揮性素子とＳＲＡＭアレイは相互に隔離されているので、不発揮性メモリが書き込み及び消去などの操作時の高電圧はＳＲＡＭ操作の低電圧回路と接触しない。これにより、ＳＲＡＭアレイは不発揮性メモリがプログラミングする時のデータレジスタと成す。しかし、二つの隔離された不発揮性メモリアレイとＳＡＲＡＭアレイ及びその周辺回路のために、上記従来方法を採用した回路は小型ではなく効率も悪い。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】アメリカ特許公告ＵＳ ６５５６４８７号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
緻密度、優れた操作速度及びコストの削減を達成するため、不発揮性素子とＳＲＡＭセルを単一の不発揮性ＳＲＡＭセルに統合させることは変わらぬ目標である。不発揮性ＳＲＡＭユニットセル(ＮＶＳＲＡＭ ｕｎｉｔ ｃｅｌｌ)の方法は既にいくつか提示されており、例えば、アメリカ特許公告ＵＳ ７１６４６０８、ＵＳ ７１１０２９３、ＵＳ ７３０７８７２及びＵＳ ７６６３９１７等の文献がある。これらシングルユニットセル(ｓｉｎｇｌｅ−ｕｎｉｔ−ｃｅｌｌ)の方法により、その緻密度、操作速度及びコスト削減は改善されているが、ほとんどの不発揮性ＳＲＡＭセルは複数のスイッチ(ｓｗｉｔｃｈ)により不発揮性ＳＲＡＭセル中のＳＲＡＭセル部分と不発揮性素子を隔離する必要がある。これにより、発揮性と不発揮性セル装置の高/低電圧操作は相容れないものとなる。そのうち、いくつかの方法でも、二つの不発揮性素子によりＳＲＡＭセルのビットライン(ｂｉｔｌｉｎｅ)と相補ビットライン(ｃｏｍｐｌｅｍｅｎｔａｒｙ ｂｉｔｌｉｎｅ)をそれぞれプルアップやプルダウンする必要がある。これらの方法によっても、トランジスタ素子の数量及び操作の複雑度が明らかに増加される。例えば、図１（アメリカ特許公告ＵＳ ６５５６４８７号の図４）にＲａｔｎａｄｕｍａｒ達がアメリカ特許公告ＵＳ ６５５６４８７号特許文献中で開示した６Ｔ（六つのトランジスタ）ＳＲＡＭセル１１０に埋め込まれた単一の不発揮性素子を示している。図１の不発揮性ＳＲＡＭセル１００構造において、不発揮性素子ＮＶのソース(ｓｏｕｒｃｅ)及びドレイン(ｄｒａｉｎ)は、それぞれＳＲＡＭセル１１０中のアクセストランジスタ(ａｃｃｅｓｓ ｔｒａｎｓｉｓｔｏｒ)ＭＮ３の電極（ｅｌｅｃｔｒｏｄｅ)ａ２及びインバータ(ｉｎｖｅｒｔｅｒ)ＭＰ１とＭＮ1との間の出力ノードａ１に接続される。不発揮性素子ＮＶのプログラミング/消去(ｅｒａｓｅ)操作時に、前記不発揮性素子ＮＶのソース及びドレインに高電圧バイアスを印加しなければならない。性能及びサイズを考慮すると、一般のＳＲＡＭセルのＭＯＳＦＥＴＳ(Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒｓ)は低電圧により操作するよう設計されており、故に、不発揮性素子の高電圧プログラミング/消去操作とは相容れない。よって、不発揮性ＳＲＡＭセル１００中のＳＲＡＭセル１１０は性能とサイズにおいて妥協しなければならなかった。同様に、高/低電圧操作の相性が合わないために、ＭＮ３とＭＮ４のゲートは２本の分離したワードライン(ｗｏｒｄｌｉｎｅ)（例えば、図１中のワードライン−１とワードライン−２）を形成する必要がある。一方、従来の６ＴＳＲＡＭにおけるＭＮ３とＭＮ４のゲートは単一のワードラインだけを形成する。この他、不発揮性素子に印加するゲート電圧が不発揮性素子の高閾値電圧(ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ)より低い場合、不発揮性素子ＮＶはオフ(ｏｆｆ)状態になり、インバータＭＰ１/ＭＮ１の出力ノードａ１と前記アクセストランジスタＭＮ３との間の電気的接続を切る(ｄｉｓｃｏｎｎｅｃｔ)。ＳＲＡＭ１１０が正常に読み/書き操作を行う時、不発揮性素子の高/低閾値電圧よりはるかに高い高制御ゲート電圧(ｈｉｇｈ ｃｏｎｔｒｏｌ ｇ���ｔｅ ｖｏｌｔａｇｅ)を印加することにより、インバータＭＰ１/ＭＮ１の出力ノードａ１の電圧はアクセストランジスタＭＮ３を経由してビットラインに伝送(ｐａｓｓ)される。
【課題を解決するための手段】
【０００７】
上記の課題を解決するために、本発明は単一の不発揮性素子を従来の６Ｔ（六つのトランジスタ）又は２Ｒ４Ｔ（二つの抵抗及び四つのトランジスタ）ＳＲＡＭセル内に埋込んだ不発揮性ＳＲＡＭセルを開示する。
図２は、本発明の実施例に基づく、不発揮性ＳＲＡＭセル２００の回路図である。前記不発揮性ＳＲＡＭセル２００において、Ｎ型不発揮性素子ＮＮＶは６ＴＳＲＡＭセル１１０(トランジスタＭＰ１、ＭＰ２、ＭＮ１、ＭＮ２、ＭＮ３及びＭＮ４を含む)中に埋込まれる(ｅｍｂｅｄｄｅｄ)。Ｎ型不発揮性素子ＮＮＶのノードｘ１はインバータＭＰ１/ＭＮ１の出力ノードとアクセストランジスタＭＮ３の電極に接続され、そのうちアクセストランジスタＭＮ３は、ＳＲＡＭセル１１０の相補ビットラインBcに接続される他の電極を有する。Ｎ型不発揮性素子ＮＮＶの他のノードｙ１は外部ライン（ｅｘｔｅｒｎａｌ ｌｉｎｅ）Ｄに接続される。Ｎ型不発揮性素子ＮＮＶは、その格納材料（ｓｔｏｒｉｎｇ ｍａｔｅｒｉａｌｓ）（例えば、ポリシリコン（ｐｏｌｙ−ｓｉｌｉｃｏｎ）、窒化物誘電体（ｎｉｔｒｉｄｅ ｄｉｅｌｅｃｔｒｉｃｓ）又は、ナノ粒子（ｎａｎｏ−ｐａｒｔｉｃｌｅｓ））中に電子を注入する(ｉｎｊｅｃｔｉｎｇ ｅｌｅｃｔｒｏｎｓ)ことにより、高閾値電圧までプログラミングされる。又、格納材料中の電子を取出したり、又は、いくつかの電子孔を注入したりすることで、Ｎ型不発揮性素子ＮＮＶを低閾値電圧までに消去することができる。ＳＲＡＭの読み/書きモードにおいて、Ｎ型不発揮性素子ＮＮＶに印加する制御ゲート電圧はＮ型不発揮性素子ＮＮＶの低閾値電圧よりも低いので、Ｎ型不発揮性素子ＮＮＶはオフ(ｏｆｆ)となり、且つＳＲＡＭセル１１０と電気的に分離(ｄｅｔａｃｈ)する。この時、不発揮性ＳＲＡＭセル２００の読み/書き操作は、ＳＲＡＭセル１１０の正常な読み/書き操作に相当する。
【０００８】
Ｎ型不発揮性素子ＮＮＶの低閾値電圧と高閾値電圧の状態をそれぞれロジック「１」と「０」により表示する。図３に示すように、不発揮性ＳＲＡＭセルアレイが不発揮性素子ＮＮＶからその対応するＳＲＡＭセル１１０にデータをロードするように命令されたとき、ＳＲＡＭ書込回路(ＳＲＡＭ ｗｒｉｔｅ ｃｉｒｃｕｉｔｒｙ)４１０（詳しくは図４を参照）が先ず起動(ｅｎａｂｌｅｄ)され、初期値「０」を全てのＳＲＡＭセル１１０中に書き込む。故に、交差結合インバータ(ｃｒｏｓｓ−ｃｏｕｐｌｅｄ ｉｎｖｅｒｔｅｒｓ) ＭＰ１／ＭＮ１（トランジスタＭＮ３を介して相補ビットラインBcに接続）とＭＰ２/ＭＮ２（トランジスタＭＮ４を介してビットラインＢに接続）の出力ノード(ｘ１、ｚ１)の電圧(Ｖx1、Ｖz1)はそれぞれＶccとＶss (Ｖssは０に等しく、接地電圧（ｇｒｏｕｎｄ ｖｏｌｔａｇｅ）である)となる。ＳＲＡＭセル１１０のワードライン（ＭＮ３とＭＮ４のゲートに相当）はその後、０電圧を印加され、選択されない(ｄｅｓｅｌｅｃｔｅｄ)。そして、交差結合インバータは、ビットラインＢ及び相補ビットラインBcから電気的に分離される。同時に、外部ラインＤの電圧がＶss (接地電圧)に設定される。Ｎ型不発揮性素子ＮＮＶに印加した制御ゲート（Ｎ型不発揮性素子の選択された(ｓｅｌｅｃｔｅｄ)ワードライン）電圧は、Ｎ型不発揮性素子ＮＮＶの低閾値電圧と高閾値電圧との間のとき、ＳＲＡＭセル１１０中に埋め込まれ、格納値「１」を有するＮ型不発揮性素子ＮＮＶは導通し、インバータＭＰ１/ＭＮ１の出力ノードｘ1の電圧は外部ラインＤによりＶssまでプルダウンされる。これによって、ＳＲＡＭセル１１０の初期格納値「０」は「１」に書き換えられる。ＳＲＡＭセル１１０に埋め込まれる且つ格納値「０」を有するＮ型不発揮性素子は、オフにされるために、ＳＲＡＭセル１１０の初期格納値「０」は依然「０」を維持する。不発揮性ＳＲＡＭセル２００はＮ型不発揮性素子ＮＮＶから対応するＳＲＡＭセル１１０へデータをロードする動作を完了する。Ｎ型不発揮性素子ＮＮＶに印加する制御ゲート電圧が０電圧に切り替えられて不発揮性素子ＮＮＶとＳＲＡＭセル１１０を電気的に分離した後、不発揮性ＳＲＡＭセル２００は正常のＳＲＡＭ読み/書き操作に戻る。
【０００９】
図５は本発明の他の実施例に基づいた不発揮性ＳＲＡＭセル５００の回路図である。前記不発揮性ＳＲＡＭセル５００において、Ｐ型不発揮性素子ＰＮＶは６ＴＳＲＡＭセル１１０（トランジスタＭＰ１、ＭＰ２、ＭＮ１、ＭＮ２、ＭＮ３及びＭＮ４を含む)に埋め込まれる。Ｐ型不発揮性素子ＰＮＶのノードｘ２をインバータＭＰ１／ＭＮ１の出力ノードとアクセストランジスタＭＮ３の電極に接続し、そのうち、アクセストランジスタＭＮ３の他の電極はＳＲＡＭセル１１０の相補ビットラインBcに接続される。Ｐ型不発揮性素子ＰＮＶの他のノードｙ２は外部ラインＤに接続される。Ｐ型不発揮性素子ＰＮＶはその格納材料（例えば、ポリシリコン、窒化物誘電体又はナノ粒子）に電子を注入することにより、低閾値電圧（オフの際、相対的に正のゲート電圧が必要）までプログラミングされる。Ｐ型不発揮性素子ＰＮＶの格納材料の電子の取出し又はいくつかの電子孔の注入し、より高閾値電圧（導通（ＯＮ）時、比較的に負のゲート電圧が必要）まで消去される。ＳＲＡＭの読み/書きモードにおいて、Ｐ型不発揮性素子ＰＮＶの制御ゲートは高ゲート電圧Ｖhを印加され、且つ前記高ゲート電圧ＶhはＰ型不発揮性素子ＰＮＶの全ての閾値電圧よりも正の電圧である。故に、全部のＰ型不発揮性素子ＰＮＶはオフとなり、且つインバータＭＰ１/ＭＮ１の出力ノードｘ２と電気的に分離される。この時、不発揮性ＳＲＡＭセル５００の読み/書き操作は、ＳＲＡＭセル１１０の正常な読み/書き操作に相当する。
【００１０】
Ｐ型不発揮性素子ＰＮＶの低閾値電圧と高閾値電圧の状態をそれぞれロジック「０」と「１」により表示する。図６に示すように、不発揮性ＳＲＡＭセルアレイ５００が不発揮性素子からその対応するＳＲＡＭセル１１０へデータをロードするように命令されたとき、ＳＲＡＭ書込み回路(ＳＲＡＭ ｗｒｉｔｅ ｃｉｒｃｕｉｔｒｉｅｓ)４１０（詳しくは図４を参照）が先ず起動され、初期値「１」を全てのＳＲＡＭセル１１０へ書き込む。故に、交差結合インバータＭＰ１／ＭＮ１(トランジスタＭＮ３を経由して相補ビットラインBcに接続)及びＭＰ２／ＭＮ２ (トランジスタＭＮ４を経由してビットラインＢに接続)の出力ノード(ｘ２、ｚ２)の電圧(Ｖx2、Ｖz2)はそれぞれＶss＝０ (接地電圧)及びＶccである。ＳＲＡＭセル１１０のワードライン（ＭＮ３及びＭＮ４のゲートに相当）はその後、０電圧が印加されて選択されていない。そして、交差結合インバータはビットラインＢ及び相補ビットラインBcと電気的に分離される。同時に、外部ラインＤの電圧はＶccに設定される。Ｐ型不発揮性素子の制御ゲート（Ｐ型不発揮性素子の選択されたワードラインに相当）の電圧はＰ型不発揮性素子の低閾値電圧と高閾値電圧との間に介するとき、ＳＲＡＭセル１１０中に格納値「０」を有するＰ型不発揮性素子が導通され、インバータＭＰ１/ＭＮ１の出力ノードｘ２の電圧をＶccまでプルアップ(ｐｕｌｌ ｕｐ)する。従って、ＳＲＡＭセル１１０の初期格納値「１」が「０」に書き換えられる。ＳＲＡＭセル１１０中の格納値「１」を有するＰ型不発揮性素子ＰＮＶはオフにされ、故に、ＳＲＡＭセル１１０の初期格納値「１」は依然「１」を維持する。不発揮性ＳＲＡＭセル５００は、Ｐ型不発揮性素子ＰＮＶから対応するＳＲＡＭセル１１０へデータをロードする動作を完成する。Ｐ型不発揮性素子ＰＮＶを印加する制御ゲート電圧が高ゲート電圧Ｖhに切替えられて不発揮性素子ＰＮＶとＳＲＡＭセル１１０を電気的に分離した後、不発揮性ＳＲＡＭセル５００は正常のＳＲＡＭ読み/書き操作に戻る。
【図面の簡単な説明】
【００１１】
【図１】図１は、アメリカ特許公告ＵＳ ６５５６４８７号特許文献において使用された単一の不発揮性素子の不発揮性ＳＲＡＭセルの回路図である。
【図２】図２は、本発明の実施例に基づく、不発揮性ＳＲＡＭセルの回路図であり、そのうち、単一のＮ型不発揮性素子が従来の６ＴＳＲＡＭセルに埋め込まれている状態を示す図である。
【図３】図３は、本発明の図２の実施例に基づく、不発揮性ＳＲＡＭセルアレイとその関連するＳＲＡＭ書込み回路と読取り回路を示す図である。
【図４】図４は、従来のＳＲＡＭ書込み回路と読取り回路の例を示す図である。
【図５】図５は、本発明の他の実施例に基づく、不発揮性ＳＲＡＭセルの回路図であり、単一のＰ型不発揮性素子が６ＴＳＲＡＭセルに埋め込まれている状態を示す図である。
【図６】図６は、本発明の図５の実施例に基づく、不発揮性ＳＲＡＭセルアレイとその関連するＳＲＡＭ書込み回路と読取り回路を示す図である。
【図７】図７は、本発明の他の実施例に基づく、不発揮性ＳＲＡＭセルの回路図であり、単一のＮ型不発揮性素子が従来の２Ｒ４ＴＳＲＡＭセルに埋め込まれている状態を示す図である。
【図８】図８は、本発明の図７の実施例に基づく、不発揮性ＳＲＡＭセルアレイとその関連するＳＲＡＭ書込み回路と読取り回路を示す図である。
【図９】図９は、本発明の他の実施例に基づく、不発揮性ＳＲＡＭセルの回路図であり、そのうち単一のＰ型不発揮性素子が従来の２Ｒ４ＴＳＲＡＭセルに埋め込まれている上智亜を示す図である。
【図１０】本発明の図９の実施例に基づく、不発揮性ＳＲＡＭセルアレイとその関連するＳＲＡＭ書込み回路と読取り回路を示す図である。
【発明を実施するための形態】
【００１２】
以下の説明において本発明の複数の実施例を示す。なお、本発明は各種の可能な方法で実施し、下記で示す実施例又は実施例中の特徴に制限されるものではないことは、当業者が理解できるものである。  
＜実施例＞
【００１３】
図２は、本発明の実施例に基づく、不発揮性ＳＲＡＭセル２００の回路図である。前記不発揮性ＳＲＡＭセル２００において、Ｎ型不発揮性素子ＮＮＶは６ＴＳＲＡＭセル１１０(トランジスタＭＰ１、ＭＰ２、ＭＮ１、ＭＮ２、ＭＮ３及びＭＮ４を含む)中に埋込まれる。前記Ｎ型不発揮性素子ＮＮＶのノードｘ1はインバータＭＰ１/ＭＮ１の出力ノードとアクセストランジスタＭＮ３の電極に接続され、そのうち、アクセストランジスタＭＮ３は、ＳＲＡＭセル１１０の相補ビットラインBcに接続される他の電極を有する。Ｎ型不発揮性素子ＮＮＶの他のノードｙ1は外部ラインＤに接続される。Ｎ型不発揮性素子ＮＮＶは、その格納材料（例えば、ポリシリコン、窒化物誘電体、又はナノ粒子）中に電子を注入することにより、高閾値電圧になるまでプログラミングされる。又、Ｎ型不発揮性素子ＮＮＶの格納材料中の電子の取出し又はいくつかの電子孔の注入もでき、Ｎ型不発揮性素子ＮＮＶを低閾値電圧まで消去できる。ＳＲＡＭの読み/書きモードにおいて、Ｎ型不発揮性素子ＮＮＶに印加する制御ゲート電圧（通常０電圧）はＮ型不発揮性素子の低閾値電圧よりも低いので、前記Ｎ型不発揮性素子ＮＮＶはオフ(ｏｆｆ)となり、且つインバータＭＰ１/ＭＮ１の出力ノードと電気的に分離される。この時、不発揮性ＳＲＡＭセル２００の読み/書き操作は、ＳＲＡＭセル１１０の正常な読み/書き操作に相当する。実施例において、ＳＲＡＭセル１１０が読取モードを開始するとき、ビットラインペアＢとBcはＶccまで予め充電され、次に二つのアクセストランジスタＭＮ３とＭＮ４が導通されて、前記ＳＲＡＭセル１１０がＳＲＡＭ読取回路４２０を介して読取動作を行う。ＳＲＡＭセル１１０が書き込みモードを開始する時、ＳＲＡＭ書込み回路４１０により、二つの所定のデータビットがビットラインペアＢとBc上にロードされ、そして、二つのアクセストランジスタＭＮ３とＭＮ４が導通して前記ＳＲＡＭセル１１０が書き込み動作を行う。
【００１４】
ＳＲＡＭ１１０のデータを不発揮性素子ＮＮＶに格納する実施例において、Ｎ型不発揮性素子のゲートと基板（ｓｕｂｓｔｒａｔｅ）間に高電圧を印加でき、従来のＦＮトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ）を利用して、不発揮性素子ＮＮＶを低閾値電圧まで消去する。不発揮性素子ＮＮＶが低閾値電圧を有する状態は、初期状態（またロジック状態「１」とも定義される）に設定される。初期操作のとき、不発揮性素子ＮＮＶは低閾値電圧を有する状態（ロジック状態が「１」）までクリア(ｃｌｅａｒ)される。外部の「格納」コマンドを介しても、又は内部の電圧供給検知回路により(ｖｏｌｔａｇｅ ｓｕｐｐｌｙ ｄｅｔｅｃｔｉｏｎ ｃｉｒｃｕｉｔｒｙ) (図示せず)触発されても、ＳＲＡＭセル１１０中のデータが前記不発揮性素子ＮＮＶ中に格納するように要求される。アメリカ特許公告番号ＵＳ７７３３７００（上述した特許の内容はここで全体的に引用して本明細書の内容の一部分とする）の特許文献中に開示されたプログラミング方法はドレイン電圧Ｖcc と逆方向(ｒｅｖｅｒｓｅｄ)ソース/基板バイアスを前記Ｎ型不発揮性素子ＮＮＶに印加するのに用いられる。本発明は前記プログラミング方法を利用してＮ型不発揮性素子ＮＮＶを高閾値電圧（ロジック状態が「０」で表示される）までプログラミングする。格納の初期段階において、ＭＮ３とＭＮ４のゲート（ＳＲＡＭセル１１０のワードラインに相当）と前記外部ラインＤは低電圧Ｖssが印加されてバイアスとし、ここで、前記低電圧Ｖssは０の電圧に等しいか又はより小さい。したがって、ビットラインＢ及び相補ビットラインBcは交差結合インバータ及び不発揮性素子ＮＮＶと電気的に分離される。データ「０」を有するＳＲＡＭセル１１０は、そのインバータＭＰ１/ＭＮ１の出力ノードｘ１の電圧がＶccである。高ゲート電圧（例えば、操作電圧Ｖccより大きい）をＮ型不発揮性素子ＮＮＶの制御ゲートに印加するとき、ドレイン電圧（インバータＭＰ１/ＭＮ１の出力ノードに相当)がＶccであるＮ型不発揮性素子ＮＮＶは高閾値電圧までプログラミングされる。データ「１」を有するＳＲＡＭセル１１０は、そのインバータＭＰ１/ＭＮ１の出力ノードｘ1の電圧がＶssである。Ｎ型不発揮性素子ＮＮＶのソース（外部ラインＤに接続される）とドレインはバイアスＶssを印加されるので、前記高制御ゲート電圧を印加されたＮ型不発揮性素子ＮＮＶも高閾値電圧までプログラミングされない。このように、各ＳＲＡＭセル１１０中のデータはその対応する不発揮性素子ＮＮＶにロードされる。
【００１５】
ＳＲＡＭ１１０のデータを不発揮性素子ＮＮＶに格納する他の実施例において、全ての不発揮性素子ＮＮＶは最初いずれも初期値「０」の高閾値電圧までプログラミングされる。初期操作時、不発揮性素子ＮＮＶは高閾値電圧状態になるようにクリアされる。ＳＲＡＭセル１１０中のデータをＮ型不発揮性素子ＮＮＶ中に格納するように要求されたとき、本発明は、アメリカ特許公告番号ＵＳ７５１５４６５号（上述特許の内容をここで全て引用することにより本明細書内容の一部となす）特許文献中に開示された下向き消去（ｅｒａｓｅ−ｄｏｗｎ）の方法を使用して、Ｎ型不発揮性素子ＮＮＶの本質(ｉｎｔｒｉｎｓｉｃ)閾値電圧（略０の電荷を格納材料に格納する）に近い低ゲート電圧(ｌｏｗ ｇａｔｅ ｖｏｌｔａｇｅ)一つと高ドレイン電圧(ｈｉｇｈ ｄｒａｉｎ ｖｏｌｔａｇｅ)一つを（外部ラインＤを介して）前記不発揮性素子ＮＮＶのゲートとドレインにそれぞれ印加する。データ「１」を有するＳＲＡＭセル１１０は、そのインバータＭＰ１/ＭＮ１の出力ノードｘ1の電圧がＶSS＝０である。前記不発揮性素子ＮＮＶの本質閾値電圧に近い制御ゲート電圧Ｖcg一つを前記不発揮性素子ＮＮＶの制御ゲートに印加したとき、データ「１」を有するＳＲＡＭセル１１０にとって、その不発揮性素子の閾値電圧は低閾値電圧まで下向き消去される。データ「０」を有するＳＲＡＭセル１１０にとって、そのインバータＭＰ１/ＭＮ１の出力ノードの電圧はＶccに等しい。よって、印加する制御ゲート電圧がソースに相対する電圧差（即ち、Ｖcgs＝Ｖcg−Ｖcc)は前記不発揮性素子の本質閾値電圧よりはるかに低い。故に、データ「０」を有するＳＲＡＭセル１１０にとって、その不発揮性素子ＮＮＶは低閾値電圧まで下向き消去することができない。このように、各ＳＲＡＭセル１１０中のデータはその対応する不発揮性素子ＮＮＶにロードされる。
【００１６】
図３に示すように、不発揮性素子ＮＮＶからデータをその対応するＳＲＡＭセル１１０にロードする場合、ロード順序はＳＲＡＭセル書き込み回路４１０の起動（ｅｎａｂｌｅ)を開始して、初期値「０」をすべてのＳＲＡＭセル１１０に書き込む。この時、交差結合インバータＭＰ１／ＭＮ１(トランジスタＭＮ３を介して相補ビットラインBcに接続する)及びＭＰ２／ＭＮ２(トランジスタＭＮ４を介してビットラインＢに接続する)の出力ノード(ｘ１、ｚ１)の電圧(Ｖx1、Ｖz1)はそれぞれＶcc (操作電圧)及びＶss (＝０、接地電圧に等しい)である。ＳＲＡＭセル１１０のワードライン（ＭＮ３とＭＮ４のゲートに相当）はその後０電圧を印加されて選択されない。そして、交差結合インバータは、ビットラインＢ及び相補ビットラインBcから電気的に分離される。同時に、外部ラインＤの電圧がＶss (接地電圧)に設定される。Ｎ型不発揮性素子ＮＮＶに印加した制御ゲート（Ｎ型不発揮性素子の選択されたワードラインに相当）電圧は、Ｎ型不発揮性素子ＮＮＶの低閾値電圧と高閾値電圧との間のとき、ＳＲＡＭセル１１０中に埋め込まれ、格納値「１」を有するＮ型不発揮性素子ＮＮＶが導通され、インバータＭＰ１/ＭＮ１の出力ノードｘ１の電圧は外部ラインＤによりＶssまでプルダウンされる。これによって、ＳＲＡＭセル１１０の初期格納値「０」は「１」に書き換えられる。ＳＲＡＭセル１１０に埋込まれる格納値「０」を有するＮ型不発揮性素子はオフにされるために、ＳＲＡＭセル１１０の初期格納値「０」は依然「０」を維持する。不発揮性ＳＲＡＭセル２００はＮ型不発揮性素子ＮＮＶからデータを対応するＳＲＡＭセル１１０へロードする動作を完了する。Ｎ型不発揮性素子ＮＮＶを印加する制御ゲート電圧が０電圧に切り替えられて前記不発揮性素子ＮＮＶと前記ＳＲＡＭセル１１０を電気的に分離した後、不発揮性ＳＲＡＭセル２００は正常のＳＲＡＭ読み/書き操作に戻る。
【００１７】
図５は本発明の他の実施例に基づいた、不発揮性ＳＲＡＭセル５００の回路図である。前記不発揮性ＳＲＡＭセル５００において、Ｐ型不発揮性素子ＰＮＶは６ＴＳＲＡＭセル１１０（トランジスタＭＰ１、ＭＰ２、ＭＮ１、ＭＮ２、ＭＮ３及びＭＮ４を含む)に埋め込まれる。Ｐ型不発揮性素子ＰＮＶのノードｘ２をインバータＭＰ１／ＭＮ１の出力ノードとアクセストランジスタＭＮ３の電極に接続し、そのうちアクセストランジスタＭＮ３の他の電極はＳＲＡＭセル１１０の相補ビットラインBcに接続される。Ｐ型不発揮性素子ＰＮＶの他のノードｙ2は外部ラインＤに接続される。Ｐ型不発揮性素子ＰＮＶはその格納材料（例えば、ポリシリコン、窒化物誘電体又はナノ粒子）に電子を注入することにより、低閾値電圧（オフの際、相対的に正のゲート電圧が必要）までプログラミングされる。又、Ｐ型不発揮性素子ＰＮＶの格納材料の電子の取出し又はいくつかの電子孔を注入することにより、Ｐ型不発揮性素子ＰＮＶを高閾値電圧（導通時、相対的に負のゲート電圧が必要）まで消去される。ＳＲＡＭの読み/書きモードにおいて、Ｐ型不発揮性素子ＰＮＶの制御ゲートは高ゲート電圧Ｖhを印加され、且つ前記高ゲート電圧ＶhはＰ型不発揮性素子ＰＮＶの全ての閾値電圧よりもさらに正の電圧である。故に、全部のＰ型不発揮性素子ＰＮＶはオフ(off)にされ、且つインバータＭＰ１/ＭＮ１の出力ノードｘ２と電気的に分離される。この時、不発揮性ＳＲＡＭセル５００の読み/書き操作は、ＳＲＡＭセル１１０の正常な読み/書き操作に相当する。
【００１８】
ＳＲＡＭ１１０のデータをＰ型不発揮性素子ＰＮＶに格納する実施例において、Ｐ型不発揮性素子のゲートと基板間に高電圧を印加して、従来のＦＮトンネリングを利用して、基板から電子を格納材料に注入して、Ｐ型不発揮性素子ＰＮＶに低閾値電圧を備えさせる（オフの時、相対的に正のゲート電圧が必要である）。Ｐ型不発揮性素子ＰＮＶが低閾値電圧を有する状態は、初期状態（またロジック状態「０」とも定義される）に設定される。もう一方、Ｐ型不発揮性素子ＰＮＶが高閾値電圧の状態であれば、ロジック状態は「１」で表示される。初期操作のとき、先ずＰ型不発揮性素子ＰＮＶは低閾値電圧を有する状態までクリアされる。外部の「格納」コマンドによっても、又は内部の電圧供給検知回路により(図示せず)触発されても、ＳＲＡＭセル１１０中のデータはＰ型不発揮性素子ＰＮＶ中に格納するように要求される。格納の初期段階において、ＭＮ３及びＭＮ４のゲート（ＳＲＡＭセル１１０のワードラインに相当）と外部ラインＤは低電圧Ｖssを印加されてバイアスとする。ここで、前記低電圧Ｖssは０電圧に等しいか又は小さい。よって、ビットラインＢと相補ビットラインBcは交差結合インバータと不発揮性素子ＰＮＶから電気的に分離される。データ「０」を有するＳＲＡＭセル１１０は、そのインバータＭＰ１/ＭＮ１の出力ノードｘ２の電圧がＶccである。低ゲート電圧(Ｖccより小さい）をＰ型不発揮性素子の制御ゲートに印加するとき、ドレイン（インバータＭＰ１/ＭＮ１の出力ノードｘ２に相当)の電圧がＶccであるＰ型不発揮性素子は高閾値電圧まで消去される。データ「１」を有するＳＲＡＭセル１１０にとって、そのインバータＭＰ１/ＭＮ１の出力ノードのｘ2の電圧はＶssである。Ｐ型不発揮性素子ＰＮＶのドレイン（外部ラインＤに接続される）とソースはいずれもバイアスＶssを印加され、前記低ゲート電圧を印加されたＰ型不発揮性素子ＰＮＶは高閾値電圧まで消去できない。このように、各ＳＲＡＭセル１１０のデータはその対応する不発揮性素子ＰＮＶにロードされる。
【００１９】
ＳＲＡＭ１１０のデータをＰ型不発揮性素子ＰＮＶに格納する他の実施例において、全ての不発揮性素子ＰＮＶは最初、高閾値電圧まで消去される（即ち、初期ロジック状態「１」である）。初期操作時、Ｐ型不発揮性素子ＰＮＶは高閾値電圧状態までクリアされる。ＳＲＡＭセル１１０中のデータをＰ型不発揮性素子ＰＮＶ中に格納するように要求されたとき、本発明は、アメリカ特許公告番号ＵＳ７５１５４６５号（上述特許の内容はここですべて引用されて本明細書内容の一部となす）特許文献中に開示された上向きプログラミング(ｐｒｏｇｒａｍ−ｕｐ)の方法を使用して、Ｐ型不発揮性素子ＰＮＶの本質閾値電圧（略０の電荷を格納材料に格納する）に近い低ゲート電圧一つと高ドレイン電圧一つを（外部ラインＤを介して）不発揮性素子ＰＮＶのゲートとドレインにそれぞれ印加する。データ「０」を有するＳＲＡＭセル１１０にとって、そのインバータＭＰ１/ＭＮ１の出力ノードｘ２の電圧がＶccである。Ｐ型不発揮性素子ＰＮＶの本質閾値電圧に近い制御ゲート電圧Ｖcgを前記不発揮性素子ＰＮＶに印加したとき、データ「０」を有するＳＲＡＭセル１１０にとって、その不発揮性素子ＰＮＶの閾値電圧は低閾値電圧まで下向きプログラミング(ｐｒｏｇｒａｍ−ｄｏｗｎ)される。データ「１」を有するＳＲＡＭセル１１０にとって、そのインバータＭＰ１/ＭＮ１の出力ノードｘ２の電圧がＶss=０である。よって、印加する制御ゲート電圧がソースに相対する電圧差Ｖcgs(＝Ｖcg)は正であり、且つＰ型不発揮性素子ＰＮＶはオフ(ｏｆｆ)であり、データ「１」を有するＳＲＡＭセル１１０にとって、そのＰ型不発揮性素子ＰＮＶは低閾値電圧まで下向き消去することができない。このように、各ＳＲＡＭセル１１０中のデータはその対応する不発揮性素子ＰＮＶにロードされる。
【００２０】
図６に示すように、不発揮性素子ＰＮＶからデータをその対応するＳＲＡＭセル１１０にロードする場合、ロード順序はＳＲＡＭセル書き込み回路４１０の起動（ｅｎａｂｌｅ)を開始して、初期値「１」を全てのＳＲＡＭセル１１０に書き込む。これにより、交差結合インバータＭＰ１／ＭＮ１(トランジスタＭＮ３を介して相補ビットラインBcに接続する)及びＭＰ２／ＭＮ２(トランジスタＭＮ４を介してビットラインＢに接続する)の出力ノード（ｘ２，ｚ２）の電圧（Ｖｘ２，Ｖｚ２）はそれぞれＶss=０ (接地電圧)及びＶccである。ＳＲＡＭセル１１０のワードライン（ＭＮ３とＭＮ４のゲートに相当）はその後、０電圧を印加されて選択されない。そして、交差結合インバータは、ビットラインＢ及び相補ビットラインBcから電気的に分離される。同時に、外部ラインＤの電圧がＶccに設定される。Ｐ型不発揮性素子に印加した制御ゲート（Ｐ型不発揮性素子の選択されたワードラインに相当）電圧は、Ｐ型不発揮性素子の低閾値電圧と高閾値電圧との間のとき、格納値「０」を有するＰ型不発揮性素子が導通され、外部ラインＤを介してインバータＭＰ１/ＭＮ１の出力ノードｘ２の電圧をＶccまでプルアップする。これによって、ＳＲＡＭセル１１０の初期格納値「１」は「０」に書き換えられる。格納値「１」を有するＰ型不発揮性素子はオフにされるために、ＳＲＡＭセル１１０の初期格納値「１」は依然「１」を維持する。以上、不発揮性ＳＲＡＭセル５００はＰ型不発揮性素子ＰＮＶから対応するＳＲＡＭセル１１０にデータをロードする操作を完了する。Ｐ型不発揮性素子ＰＮＶを印加する制御ゲート電圧が高ゲート電圧Ｖh(Ｐ型不発揮性素子の全ての閾値電圧より更に正の電圧)に切り替えられて、不発揮性素子ＰＮＶとＳＲＡＭセル１１０を電気的に分離した後、不発揮性ＳＲＡＭセル５００は正常のＳＲＡＭ読み/書き操作に戻る。
【００２１】
図７は、本発明の他の実施例に基づく、不発揮性ＳＲＡＭセル７００の回路図である。前記不発揮性ＳＲＡＭセル７００において、Ｎ型不発揮性素子ＮＮＶは２Ｒ４Ｔ（二つの抵抗及び四つのトランジスタ）ＳＲＡＭセル７１０に埋め込まれている。図８は不発揮性ＳＲＡＭセルアレイとその対応するＳＲＡＭ書込み回路４１０と読取り回路４２０の図である。図７中の不発揮性ＳＲＡＭセル７００にとって、ＳＲＡＭモードの読み/書き操作、ＳＲＡＭ７１０のデータをその対応するＮ型不発揮性素子ＮＮＶに格納する操作、及びＮ型不発揮性素子ＮＮＶからデータをＳＲＡＭセル７１０にロードする操作のいずれも図２の不発揮性ＳＲＡＭセル２００の操作方法と同じであるので、ここでは余計に説明しない。
【００２２】
図９は、本発明の他の実施例に基づく、不発揮性ＳＲＡＭセル９００の回路図である。前記不発揮性ＳＲＡＭセル９００において、Ｐ型不発揮性素子ＰＮＶは前記ＳＲＡＭセル７１０に埋め込まれている。図１０は不発揮性ＳＲＡＭセルアレイとその対応するＳＲＡＭ書込み回路４１０と読取り回路４２０の図である。図９中の不発揮性ＳＲＡＭセル９００にとって、ＳＲＡＭモードの読み/書き操作、ＳＲＡＭのデータをその対応するＰ型不発揮性素子ＰＮＶに格納する操作、及びＰ型不発揮性素子ＰＮＶからデータをＳＲＡＭセル７１０にロードする操作のいずれも図５の不発揮性ＳＲＡＭセル５００の操作方法と同じであるので、ここでは詳細な説明を省略する。
【００２３】
ここで注意しなければならないことは、以上に記載された各外部ラインＤの方向はビットラインペアＢとBcに平行する。しかし、これは単に本発明の実施例であり、本発明を制限するものではない。実際の操作において、外部ラインＤの方向はアレイと回路の設計によって決まり、これもまた本発明の範囲内である。
【００２４】
さらに注意しなければならないことは、以上の記載において、前記不発揮性素子ＮＶは、インバータＭＰ１/ＭＮ１の出力ノード(ｘ１又はｘ２)と外部ラインＤの間に接続される。しかし、これは単に本発明の実施例であって、本発明を制限するものではない。他の実施例において、前記不発揮性素子ＮＶがインバータＭＰ２/ＭＮ２の出力ノード(ｚ１又はｚ２)と外部ラインＤの間に接続される。  
【００２５】
以上より、本発明の不発揮性ＳＲＡＭセル及びその操作方法を開示した。本発明の不発揮性ＳＲＡＭセルはＳＲＡＭの読み/書き機能及び不発揮性メモリの不発揮特性を備える。
【００２６】
以上、実施例により本発明を説明したが、これにより本発明の範囲を制限するものではない。本発明の本質から外れなければ、当業者は各種変形又は変更を行うことができ、いずれも本発明に係る範囲内である。
【符号の説明】
【００２７】
１００  不発揮性ＳＲＡＭセル
２００  不発揮性ＳＲＡＭセル
５００  不発揮性ＳＲＡＭセル
７００  不発揮性ＳＲＡＭセル
９００  不発揮性ＳＲＡＭセル
１１０  ６ＴＳＲＡＭセル
４１０  ＳＲＡＭ書込み回路
４２０  ＳＲＡＭ読取回路
７１０  ２Ｒ４ＴＳＲＡＭセル
ＮＶ  不発揮性素子
ＮＮＶ    Ｎ型不発揮性素子
ＰＮＶ    Ｐ型不発揮性素子
ＭＰ１/ＭＮ１  交差結合インバータ
ＭＰ２/ＭＮ２  交差結合インバータ
ＭＮ３  アクセストランジスタ
ＭＮ４  アクセストランジスタ
【図１】
2013037757.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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