(57)【要約】【課題】光劣化率を低減可能な光電変換素子を提供する。【解決手段】光電変換素子１０は、光電変換部３を備える。光電変換部３は、ｐ型非晶質半導体層３１、バッファ層３２、シリコン薄膜３３、ｉ型非晶質半導体層３４およびｎ型非晶質半導体層３５を積層した構造からなる。バッファ層３２は、１．９８〜２．０ｅＶの光学バンドギャップを有し、シリコン薄膜３３は、１．８８〜１．８９ｅＶの光学バンドギャップを有し、ｉ型非晶質半導体層３４は、１．８５ｅＶの光学バンドギャップを有する。その結果、バッファ層３２とｉ型非晶質半導体層３４との間のバンド不連続が小さくなる。また、ｉ型非晶質半導体層３４をプラズマＣＶＤ法によって形成するときに、ｐ型非晶質半導体層３１中のドーパント（ボロン）のｉ型非晶質半導体層３４中への拡散が抑制される。【選択図】図１
2013115252.tif 000002
【特許請求の範囲】
【請求項１】
アモルファスシリコンカーバイドからなるｐ型半導体層と、
前記ｐ型半導体層に対向して設けられ、非晶質相からなるｉ型半導体層と、
前記ｉ型半導体層に対向して設けられ、非晶質相からなるｎ型半導体層と、
前記ｐ型半導体層と前記ｉ型半導体層との間に設けられ、アモルファスシリコンカーバイドからなるバッファ層と、
前記ｐ型半導体層と前記ｉ型半導体層との間に設けられたシリコン薄膜とを備える光電変換素子。
【請求項２】
前記シリコン薄膜は、前記バッファ層と前記ｉ型半導体層との間に配置される、請求項１に記載の光電変換素子。
【請求項３】
前記シリコン薄膜は、厚み方向において前記バッファ層によって挟まれている、請求項１に記載の光電変換素子。
【請求項４】
前記シリコン薄膜は、前記ｐ型半導体層と前記バッファ層との間に配置される、請求項１に記載の光電変換素子。
【請求項５】
前記シリコン薄膜は、微結晶相中に含まれるＳｉの結晶粒よりも小さい結晶粒を含むｉ型非晶質シリコンからなる、請求項１から請求項４のいずれか１項に記載の光電変換素子。
【請求項６】
基板上に形成された透明導電膜上にアモルファスシリコンカーバイドからなるｐ型半導体層を堆積する第１の工程と、
前記ｐ型半導体層上にアモルファスシリコンカーバイドからなるバッファ層を堆積する第２の工程と、
前記バッファ層上に非晶質相からなるｉ型半導体層を堆積する第３の工程と、
前記ｉ型半導体層上に非晶質相からなるｎ型半導体層を堆積する第４の工程と、
前記ｐ型半導体層と前記ｉ型半導体層との間にシリコン薄膜を堆積する第５の工程とを備える光電変換素子の製造方法。
【請求項７】
前記第５の工程は、前記第２の工程と前記第３の工程との間に実行される、請求項６に記載の光電変換素子の製造方法。
【請求項８】
前記バッファ層は、第１および第２のバッファ層からなり、
前記第２の工程は、
前記第１のバッファ層を前記ｐ型半導体層上に堆積する第１のサブ工程と、
前記第２のバッファ層を前記第１のバッファ層上に堆積する第２のサブ工程とを含み、
前記第５の工程は、前記第１のサブ工程と前記第２のサブ工程との間に実行される、請求項６に記載の光電変換素子の製造方法。
【請求項９】
前記第５の工程は、前記第１の工程と前記第２の工程との間に実行される、請求項６に記載の光電変換素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、光電変換素子および光電変換素子の製造方法に関するものである。
【背景技術】
【０００２】
従来、光を電気に変換する太陽電池として特許文献１に記載の光電変換装置が知られている。
【０００３】
この光電変換装置は、ｐ型半導体層、ｉ型半導体層およびｎ型半導体層を基板上に積層した構造からなる。
【０００４】
そして、ｐ型半導体層は、少なくともシリコン原子を含有する微結晶半導体からなり、ｉ型半導体層およびｎ型半導体層は、微結晶半導体からなる。
【０００５】
また、ｐ型半導体層は、１原子％〜４０原子％の炭素原子を含有する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−０６０１３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、従来の光電変換装置は、太陽光のような強い光が照射された場合、光劣化率が大きいという問題がある。
【０００８】
そこで、この発明は、光劣化率を低減可能な光電変換素子を提供するものである。
【０００９】
また、この発明は、光劣化率を低減可能な光電変換素子の製造方法を提供するものである。
【課題を解決するための手段】
【００１０】
この発明の実施の形態によれば、光電変換素子は、ｐ型半導体層と、ｉ型半導体層と、ｎ型半導体層と、バッファ層と、シリコン薄膜とを備える。ｐ型半導体層は、アモルファスシリコンカーバイドからなる。ｉ型半導体層は、ｐ型半導体層に対向して設けられ、非晶質相からなる。ｎ型半導体層は、ｉ型半導体層に対向して設けられ、非晶質相からなる。バッファ層は、ｐ型半導体層とｉ型半導体層との間に設けられ、アモルファスシリコンカーバイドからなる。シリコン薄膜は、ｐ型半導体層とｉ型半導体層との間に設けられる。
【００１１】
また、この発明の実施の形態によれば、光電変換素子の製造方法は、基板上に形成された透明導電膜上にアモルファスシリコンカーバイドからなるｐ型半導体層を堆積する第１の工程と、ｐ型半導体層上にアモルファスシリコンカーバイドからなるバッファ層を堆積する第２の工程と、バッファ層上に非晶質相からなるｉ型半導体層を堆積する第３の工程と、ｉ型半導体層上に非晶質相からなるｎ型半導体層を堆積する第４の工程と、ｐ型半導体層とｉ型半導体層との間にシリコン薄膜を堆積する第５の工程とを備える。
【発明の効果】
【００１２】
この発明の実施の形態による光電変換素子においては、シリコン薄膜がｐ型半導体層とｉ型半導体層との間に配置されるため、ｉ型半導体層、またはバッファ層およびｉ型半導体層をプラズマＣＶＤ法によって形成するときに、ｐ型半導体層中のドーパントのｉ型半導体層への拡散、またはｐ型半導体層中のドーパントのバッファ層およびｉ型半導体層への拡散が抑制される。そして、バッファ層の品質が向上し、バッファ層とｉ型半導体層との界面における再結合準位が減少する。その結果、ｉ型半導体層で光励起された正孔は、バッファ層とｉ型非晶質半導体層との界面で再結合し難くなり、ｐ型半導体層へ到達し易くなる。また、ｉ型半導体層の品質が向上し、ｐ型半導体層／ｉ型半導体層／ｎ型半導体層からなるｐｉｎ接合による内部電界がｉ型半導体層の全体（厚み方向の全体）に印加される。その結果、ｉ型半導体層中で光励起された電子および正孔をそれぞれｎ型半導体層およびｐ型半導体層の方向へ移動し易くなる。そして、光電変換素子の光照射試験を行なった場合、主に、短絡光電流の低下が抑制される。
【００１３】
従って、光電変換素子の光劣化率を低減できる。
【００１４】
また、この発明の実施の形態による光電変換素子の製造方法は、ｐ型半導体層とｉ型半導体層との間にシリコン薄膜を堆積する第５の工程を備えるため、ｉ型半導体層、またはバッファ層およびｉ型半導体層をプラズマＣＶＤ法によって形成するときに、ｐ型半導体層中のドーパントのｉ型半導体層への拡散、またはｐ型半導体層中のドーパントのバッファ層およびｉ型半導体層への拡散が抑制される。そして、製造された光電変換素子において、バッファ層の品質が向上し、バッファ層とｉ型半導体層との界面における再結合準位が減少する。その結果、ｉ型半導体層で光励起された正孔は、バッファ層とｉ型非晶質半導体層との界面で再結合し難くなり、ｐ型半導体層へ到達し易くなる。また、製造された光電変換素子において、ｉ型半導体層の品質が向上し、ｐ型半導体層／ｉ型半導体層／ｎ型半導体層からなるｐｉｎ接合による内部電界がｉ型半導体層の全体（厚み方向の全体）に印加される。そうすると、ｉ型半導体層中で光励起された電子および正孔をそれぞれｎ型半導体層およびｐ型半導体層の方向へ移動し易くなる。そして、光電変換素子の光照射試験を行なった場合、主に、短絡光電流の低下が抑制される。
【００１５】
従って、この発明の実施の形態による光電変換素子の製造方法を用いて製造された光電変換素子の光劣化率を低減できる。
【図面の簡単な説明】
【００１６】
【図１】この発明の実施の形態１による光電変換素子の構成を示す断面図である。
【図２】光電変換素子の光照射試験の結果を示す図である。
【図３】実施の形態１による他の光電変換素子の構成を示す断面図である。
【図４】実施の形態１による更に他の光電変換素子の構成を示す断面図である。
【図５】実施の形態２による光電変換素子の構成を示す断面図である。
【図６】実施の形態３による光電変換素子の構成を示す断面図である。
【発明を実施するための形態】
【００１７】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００１８】
この明細書において、「非晶質相」とは、シリコン（Ｓｉ）原子等がランダムに配列された状態を言う。また、「微結晶相」とは、Ｓｉ原子等のランダムなネットワークの中にＳｉ等の微結晶粒が存在する状態を言う。更に、アモルファスシリコンを「ａ−Ｓｉ」と表記するが、この表記は、実際には、水素（Ｈ）原子が含まれていてもよい。アモルファスシリコンカーバイド（ａ−ＳｉＣ）、アモルファスシリコンナイトライド（ａ−ＳｉＮ）、アモルファスシリコンオキサイド（ａ−ＳｉＯ）、アモルファスシリコンゲルマニウム（ａ−ＳｉＧｅ）、アモルファスゲルマニウム（ａ−Ｇｅ）、微結晶シリコンカーバイド（μｃ−ＳｉＣ）、微結晶シリコン（μｃ−Ｓｉ）、微結晶シリコンゲルマニウム（μｃ−ＳｉＧｅ）、および微結晶ゲルマニウム（μｃ−Ｇｅ）についても、同様に、水素（Ｈ）原子が含まれていてもよい。
【００１９】
［実施の形態１］
図１は、この発明の実施の形態１による光電変換素子の構成を示す断面図である。図１を参照して、この発明の実施の形態１による光電変換素子１０は、透光性基板１と、透明導電膜２と、光電変換部３，５と、ｎ型微結晶半導体層４と、電極６とを備える。
【００２０】
光電変換部３は、ｐ型非晶質半導体層３１と、バッファ層３２と、シリコン薄膜３３と、ｉ型非晶質半導体層３４と、ｎ型非晶質半導体層３５とを含む。また、光電変換部５は、ｐ型微結晶半導体層５１と、ｉ型微結晶半導体層５２と、ｎ型微結晶半導体層５３とを含む。このように、光電変換部３は、ｐ型非晶質半導体層３１、バッファ層３２、シリコン薄膜３３、ｉ型非晶質半導体層３４およびｎ型非晶質半導体層３５を積層したｐｉｎ構造からなり、光電変換部５は、ｐ型微結晶半導体層５１、ｉ型微結晶半導体層５２およびｎ型微結晶半導体層５３を積層したｐｉｎ構造からなる。
【００２１】
透明導電膜２は、透光性基板１に接して配置される。
【００２２】
光電変換部３のｐ型非晶質半導体層３１は、透明導電膜２に接して配置される。バッファ層３２は、ｐ型非晶質半導体層３１に接して配置される。シリコン薄膜３３は、バッファ層３２に接して配置される。ｉ型非晶質半導体層３４は、シリコン薄膜３３に接して配置される。ｎ型非晶質半導体層３５は、ｉ型非晶質半導体層３４に接して配置される。
【００２３】
ｎ型微結晶半導体層４は、光電変換部３のｎ型非晶質半導体層３５に接して配置される。
【００２４】
光電変換部５のｐ型微結晶半導体層５１は、ｎ型微結晶半導体層４に接して配置される。ｉ型微結晶半導体層５２は、ｐ型微結晶半導体層５１に接して配置される。ｎ型微結晶半導体層５３は、ｉ型微結晶半導体層５２に接して配置される。
【００２５】
電極６は、光電変換部５のｎ型微結晶半導体層５３に接して配置される。
【００２６】
透光性基板１は、例えば、ガラスからなる。
【００２７】
透明導電膜２は、例えば、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）、ＳｎＯ２およびＺｎＯ等からなる。そして、透明導電膜２のｐ型非晶質半導体層３１側の表面は、平坦であってもよく、凹凸構造（テクスチャ構造）であってもよい。
【００２８】
ｐ型非晶質半導体層３１は、非晶質相からなり、例えば、ｐ型ａ−ＳｉＣからなる。そして、ｐ型非晶質半導体層３１は、例えば、８〜９ｎｍの膜厚および２．０５ｅＶの光学バンドギャップを有する。
【００２９】
バッファ層３２は、非晶質相からなり、例えば、ｉ型ａ−ＳｉＣからなる。そして、バッファ層３２は、例えば、６〜７ｎｍの膜厚を有するとともに、１．９８〜２．０ｅＶの光学バンドギャップを有する。
【００３０】
シリコン薄膜３３は、例えば、ｉ型シリコン薄膜からなる。より具体的には、シリコン薄膜３３は、所謂、プロトクリスタルシリコンであり、例えば、直径が３ｎｍ以下である結晶粒を非晶質相中に含んだ膜構造からなる。この直径が３ｎｍ以下である結晶粒は、微結晶相中に含まれるＳｉの結晶粒よりも小さい。従って、シリコン薄膜３３は、微結晶相中に含まれるＳｉの結晶粒よりも小さい結晶粒を含むｉ型非晶質シリコンからなる。また、シリコン薄膜３３は、例えば、３〜１０ｎｍの膜厚を有するとともに、１．８８〜１．８９ｅＶの光学バンドギャップを有する。
【００３１】
ｉ型非晶質半導体層３４は、非晶質相からなり、例えば、ｉ型ａ−Ｓｉからなる。そして、ｉ型非晶質半導体層３４は、例えば、２６０ｎｍの膜厚および１．８５ｅＶの光学バンドギャップを有する。
【００３２】
ｎ型非晶質半導体層３５は、非晶質相からなり、例えば、ｎ型ａ−Ｓｉからなる。ｎ型微結晶半導体層４は、微結晶相からなり、例えば、ｎ型μｃ−Ｓｉからなる。そして、ｎ型非晶質半導体層３５およびｎ型微結晶半導体層４の全体の膜厚は、例えば、２０ｎｍである。
【００３３】
ｐ型微結晶半導体層５１は、微結晶相からなり、例えば、ｐ型μｃ−Ｓｉからなる。そして、ｐ型微結晶半導体層５１は、例えば、１５ｎｍの膜厚を有する。
【００３４】
ｉ型微結晶半導体層５２は、微結晶相からなり、例えば、ｉ型μｃ−Ｓｉからなる。そして、ｉ型微結晶半導体層５２は、例えば、１７００ｎｍの膜厚を有する。
【００３５】
ｎ型微結晶半導体層５３は、微結晶相からなり、例えば、ｎ型μｃ−Ｓｉからなる。そして、ｎ型微結晶半導体層５３は、例えば、２０ｎｍの膜厚を有する。
【００３６】
電極６は、例えば、アルミニウム（Ａｌ）からなる。
【００３７】
このように、光電変換素子１０は、２個の光電変換部３，５を積層した構造からなる光電変換素子であり、所謂、タンデムセルと呼ばれるものである。
【００３８】
光電変換素子１０の製造方法について説明する。光電変換素子１０は、プラズマ装置を用いてプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｕｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって製造される。
【００３９】
プラズマ装置は、仕込室と、反応室ＣＢ１〜ＣＢ４と、取出室と、整合器と、ＲＦ電源とを備える。仕込室、反応室ＣＢ１〜ＣＢ４および取出室は、直列的に配置されている。そして、仕込室と反応室ＣＢ１との間、反応室ＣＢ１と反応室ＣＢ２との間、反応室ＣＢ２と反応室ＣＢ３との間、反応室ＣＢ３と反応室ＣＢ４との間、および反応室ＣＢ４と取出室との間は、仕切バルブで仕切られている。また、仕込室から反応室ＣＢ１、反応室ＣＢ２、反応室ＣＢ３、反応室ＣＢ４および取出室へ基板を順次搬送する搬送機構がプラズマ装置に備えられている。
【００４０】
仕込室は、加熱機構と排気機構とを備える。加熱機構は、基板を所定の温度に昇温する。排気機構は、仕込室内のガスを排気し、仕込室の到達圧力を、例えば、１×１０−５Ｐａ以下に設定する。
【００４１】
反応室ＣＢ１〜ＣＢ４の各々は、平行平板電極と、加熱機構と、排気機構とを備える。加熱機構は、基板を所定の温度に昇温する。排気機構は、反応室ＣＢ１〜ＣＢ４内のガスを排気し、反応室ＣＢ１〜ＣＢ４の到達圧力を、例えば、１×１０−５Ｐａ以下に設定する。平行平板電極は、整合器を介してＲＦ電源に接続される。
【００４２】
取出室は、排気機構を備える。排気機構は、取出室内のガスを排気し、取出室の到達圧力を、例えば、１×１０−５Ｐａ以下に設定する。
【００４３】
仕込室、反応室ＣＢ１〜ＣＢ４および取出室の各排気機構は、ターボ分子ポンプ、メカニカルブースタポンプおよびロータリーポンプからなる。ターボ分子ポンプ、メカニカルブースタポンプおよびロータリーポンプは、ターボ分子ポンプが仕込室、反応室ＣＢ１〜ＣＢ４、および取出室に最も近くなるように仕込室、反応室ＣＢ１〜ＣＢ４および取出室に直列的に連結されている。そして、各排気機構は、ターボ分子ポンプ、メカニカルブースタポンプおよびロータリーポンプによって仕込室、反応室ＣＢ１〜ＣＢ４および取出室内のガスを排気し、またはメカニカルブースタポンプおよびロータリーポンプによって仕込室、反応室ＣＢ１〜ＣＢ４および取出室内のガスを排気する。
【００４４】
ＲＦ電源は、例えば、１３．５６ＭＨｚのＲＦ電力を整合器を介して反応室ＣＢ１〜ＣＢ４の平行平板電極に印加する。
【００４５】
光電変換素子１０の製造が開始されると、ＳｎＯ２が形成されたガラス基板（ＳｎＯ２／ガラス基板）を洗浄し、ＳｎＯ２／ガラス基板をプラズマ装置の仕込室の基板ホルダー上に配置する。
【００４６】
そして、仕込室の排気機構は、１×１０−５Ｐａ以下に仕込室内のガスを排気し、仕込室の加熱機構は、ＳｎＯ２／ガラス基板の温度を２００℃に設定するように基板ホルダーを加熱する。また、反応室ＣＢ１〜ＣＢ４の加熱機構も、基板温度を２００℃に設定するように基板ホルダーを加熱する。
【００４７】
ＳｎＯ２／ガラス基板の温度が２００℃に達すると、仕込室と反応室ＣＢ１との間の仕切バルブが開けられ、ＳｎＯ２／ガラス基板は、仕込室から反応室ＣＢ１へ搬送される。
【００４８】
ｐ型非晶質半導体層３１、バッファ層３２、シリコン薄膜３３、ｉ型非晶質半導体層３４、ｎ型非晶質半導体層３５、ｎ型微結晶半導体層４、ｐ型微結晶半導体層５１、ｉ型微結晶半導体層５２およびｎ型微結晶半導体層５３を形成するときの材料ガスの流量を表１に示す。
【００４９】
【表１】
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【００５０】
ＳｎＯ２／ガラス基板が反応室ＣＢ１へ搬送されると、２ｓｃｃｍのシラン（ＳｉＨ４）ガスと、４２ｓｃｃｍの水素（Ｈ２）ガスと、水素希釈された１２ｓｃｃｍのジボラン（Ｂ２Ｈ６）ガスと、２５２ｓｃｃｍのメタン（ＣＨ４）ガスとを反応室ＣＢ１に流し、反応室ＣＢ１の圧力を１３．３Ｐａ〜６６５Ｐａの範囲に設定する。そして、ＲＦ電源は、１６〜８０ｍＷ／ｃｍ２の範囲のＲＦパワーを整合器を介して平行平板電極に印加する。なお、水素希釈されたＢ２Ｈ６ガスの濃度は、０．１％である。
【００５１】
これによって、反応室ＣＢ１内でプラズマが発生し、ｐ型非晶質半導体層３１としてのｐ型ａ−ＳｉＣがＳｎＯ２上に堆積される。
【００５２】
ｐ型非晶質半導体層３１の膜厚が８〜９ｎｍになると、反応室ＣＢ１の平行平板電極へのＲＦパワーの印加を停止するとともに、ＳｉＨ４ガス、Ｈ２ガス、ＣＨ４ガスおよびＢ２Ｈ６ガスの反応室ＣＢ１への供給を停止し、排気機構によって１×１０−５Ｐａ以下に反応室ＣＢ１を真空引きする。そして、仕切バルブを開け、ｐ型非晶質半導体層３１／ＳｎＯ２／ガラス基板を反応室ＣＢ１から反応室ＣＢ２へ搬送する。
【００５３】
ｐ型非晶質半導体層３１／ＳｎＯ２／ガラス基板が反応室ＣＢ２へ搬送されると、２ｓｃｃｍのＳｉＨ４ガスと、４２ｓｃｃｍのＨ２ガスと、２５２ｓｃｃｍのＣＨ４ガスとを反応室ＣＢ２に流し、反応室ＣＢ２の圧力を１３．３Ｐａ〜６６５Ｐａの範囲に設定する。そして、ＲＦ電源は、１６〜８０ｍＷ／ｃｍ２の範囲のＲＦパワーを整合器を介して平行平板電極に印加する。
【００５４】
これによって、反応室ＣＢ２内でプラズマが発生し、バッファ層３２としてのｉ型ａ−ＳｉＣがｐ型非晶質半導体層３１上に堆積される。
【００５５】
バッファ層３２の膜厚が６〜７ｎｍになると、反応室ＣＢ２の平行平板電極へのＲＦパワーの印加を停止するとともに、ＳｉＨ４ガス、Ｈ２ガスおよびＣＨ４ガスの反応室ＣＢ２への供給を停止し、排気機構によって１×１０−５Ｐａ以下に反応室ＣＢ２を真空引きする。そして、仕切バルブを開け、バッファ層３２／ｐ型非晶質半導体層３１／ＳｎＯ２／ガラス基板を反応室ＣＢ２から反応室ＣＢ３へ搬送する。
【００５６】
バッファ層３２／ｐ型非晶質半導体層３１／ＳｎＯ２／ガラス基板が反応室ＣＢ３へ搬送されると、１ｓｃｃｍのＳｉＨ４ガスと、１００ｓｃｃｍのＨ２ガスとを反応室ＣＢ３に流し、反応室ＣＢ３の圧力を１３．３Ｐａ〜６６５Ｐａの範囲に設定する。そして、ＲＦ電源は、１６〜８０ｍＷ／ｃｍ２の範囲のＲＦパワーを整合器を介して平行平板電極に印加する。
【００５７】
これにより、反応室ＣＢ３内でプラズマが発生し、シリコン薄膜３３としてのｉ型シリコン薄膜がバッファ層３２上に堆積される。
【００５８】
このように、シリコン薄膜３３は、１ｓｃｃｍのＳｉＨ４ガスと、１００ｓｃｃｍのＨ２ガスとを用いて形成されるが、このＳｉＨ４ガスとＨ２ガスとの流量比（１：１００）は、堆積された薄膜が微結晶化しない水素希釈率の範囲において、最大の水素希釈率に相当する流量比である。
【００５９】
従って、シリコン薄膜３３は、一般的には、微結晶化しない水素希釈率の範囲において、最大の水素希釈率に相当するＳｉＨ４ガスとＨ２ガスとの流量比を用いて形成される。
【００６０】
そして、シリコン薄膜３３の膜厚が３〜１０ｎｍになると、ＳｉＨ４ガスの流量を１０ｓｃｃｍに変える。
【００６１】
その結果、ｉ型非晶質半導体層３４としてのｉ型ａ−Ｓｉがシリコン薄膜３３上に堆積される。
【００６２】
ｉ型非晶質半導体層３４の膜厚が２６０ｎｍになると、反応室ＣＢ３の平行平板電極へのＲＦパワーの印加を停止するとともに、ＳｉＨ４ガスおよびＨ２ガスの反応室ＣＢ３への供給を停止し、排気機構によって１×１０−５Ｐａ以下に反応室ＣＢ３を真空引きする。そして、仕切バルブを開け、ｉ型非晶質半導体層３４／シリコン薄膜３３／バッファ層３２／ｐ型非晶質半導体層３１／ＳｎＯ２／ガラス基板を反応室ＣＢ３から反応室ＣＢ４へ搬送する。
【００６３】
ｉ型非晶質半導体層３４／シリコン薄膜３３／バッファ層３２／ｐ型非晶質半導体層３１／ＳｎＯ２／ガラス基板が反応室ＣＢ４へ搬送されると、２０ｓｃｃｍのＳｉＨ４ガスと、１５０ｓｃｃｍのＨ２ガスと、水素希釈された５０ｓｃｃｍのホスフィン（ＰＨ３）ガスとを反応室ＣＢ４へ流し、反応室ＣＢ４の圧力を１３．３Ｐａ〜６６５Ｐａの範囲に設定する。そして、ＲＦ電源は、１６〜８０ｍＷ／ｃｍ２の範囲のＲＦパワーを整合器を介して平行平板電極に印加する。なお、水素希釈されたＰＨ３ガスの濃度は、例えば、０．２％である。
【００６４】
これによって、反応室ＣＢ４内でプラズマが発生し、ｎ型非晶質半導体層３５としてのｎ型ａ−Ｓｉがｉ型非晶質半導体層３４上に堆積される。
【００６５】
ｎ型非晶質半導体層３５の膜厚が所望の膜厚になると、ＳｉＨ４ガスの流量を２０ｓｃｃｍから４ｓｃｃｍに変え、Ｈ２ガスの流量を１５０ｓｃｃｍから２５０ｓｃｃｍに変え、ＰＨ３ガスの流量を５０ｓｃｃｍから２５ｓｃｃｍに変える。これによって、ｎ型微結晶半導体層４としてのｎ型μｃ−Ｓｉがｎ型非晶質半導体層３５上に堆積される。
【００６６】
そして、ｎ型非晶質半導体層３５およびｎ型微結晶半導体層４の全体の膜厚が２０ｎｍになると、反応室ＣＢ４の平行平板電極へのＲＦパワーの印加を停止するとともに、ＳｉＨ４ガス、Ｈ２ガスおよびＰＨ３ガスの反応室ＣＢ４への供給を停止し、排気機構によって１×１０−５Ｐａ以下に反応室ＣＢ４を真空引きする。そして、仕切バルブを開け、ｎ型微結晶半導体層４／ｎ型非晶質半導体層３５／ｉ型非晶質半導体層３４／シリコン薄膜３３／バッファ層３２／ｐ型非晶質半導体層３１／ＳｎＯ２／ガラス基板を反応室ＣＢ４から反応室ＣＢ１へ搬送する。
【００６７】
ｎ型微結晶半導体層４／ｎ型非晶質半導体層３５／ｉ型非晶質半導体層３４／シリコン薄膜３３／バッファ層３２／ｐ型非晶質半導体層３１／ＳｎＯ２／ガラス基板が反応室ＣＢ１へ搬送されると、２ｓｃｃｍのＳｉＨ４ガスと、１２０ｓｃｃｍのＨ２ガスと、水素希釈された１２ｓｃｃｍのＢ２Ｈ６ガスとを反応室ＣＢ１へ流し、反応室ＣＢ１の圧力を１３．３Ｐａ〜６６５Ｐａの範囲に設定する。そして、ＲＦ電源は、１６〜８０ｍＷ／ｃｍ２の範囲のＲＦパワーを整合器を介して平行平板電極に印加する。
【００６８】
これによって、反応室ＣＢ１内でプラズマが発生し、ｐ型微結晶半導体層５１としてのｐ型μｃ−Ｓｉがｎ型微結晶半導体層４上に堆積される。
【００６９】
ｐ型微結晶半導体層５１の膜厚が１５ｎｍになると、反応室ＣＢ１の平行平板電極へのＲＦパワーの印加を停止するとともに、ＳｉＨ４ガス、Ｈ２ガスおよびＢ２Ｈ６ガスの反応室ＣＢ１への供給を停止し、排気機構によって１×１０−５Ｐａ以下に反応室ＣＢ１を真空引きする。そして、仕切バルブを開け、ｐ型微結晶半導体層５１／ｎ型微結晶半導体層４／ｎ型非晶質半導体層３５／ｉ型非晶質半導体層３４／シリコン薄膜３３／バッファ層３２／ｐ型非晶質半導体層３１／ＳｎＯ２／ガラス基板を反応室ＣＢ１から反応室ＣＢ３へ搬送する。
【００７０】
ｐ型微結晶半導体層５１／ｎ型微結晶半導体層４／ｎ型非晶質半導体層３５／ｉ型非晶質半導体層３４／シリコン薄膜３３／バッファ層３２／ｐ型非晶質半導体層３１／ＳｎＯ２／ガラス基板が反応室ＣＢ３へ搬送されると、４ｓｃｃｍのＳｉＨ４ガスと、２８０ｓｃｃｍのＨ２ガスとを反応室ＣＢ３へ流し、反応室ＣＢ３の圧力を１３．３Ｐａ〜６６５Ｐａの範囲に設定する。そして、ＲＦ電源は、１６〜８０ｍＷ／ｃｍ２の範囲のＲＦパワーを整合器を介して平行平板電極に印加する。
【００７１】
これによって、反応室ＣＢ３内でプラズマが発生し、ｉ型微結晶半導体層５２としてのｉ型μｃ−Ｓｉがｐ型微結晶半導体層５１上に堆積される。
【００７２】
ｉ型微結晶半導体層５２の膜厚が１７００ｎｍになると、反応室ＣＢ３の平行平板電極へのＲＦパワーの印加を停止するとともに、ＳｉＨ４ガスおよびＨ２ガスの反応室ＣＢ３への供給を停止し、排気機構によって１×１０−５Ｐａ以下に反応室ＣＢ３を真空引きする。そして、仕切バルブを開け、ｉ型微結晶半導体層５２／ｐ型微結晶半導体層５１／ｎ型微結晶半導体層４／ｎ型非晶質半導体層３５／ｉ型非晶質半導体層３４／シリコン薄膜３３／バッファ層３２／ｐ型非晶質半導体層３１／ＳｎＯ２／ガラス基板を反応室ＣＢ３から反応室ＣＢ４へ搬送する。
【００７３】
ｉ型微結晶半導体層５２／ｐ型微結晶半導体層５１／ｎ型微結晶半導体層４／ｎ型非晶質半導体層３５／ｉ型非晶質半導体層３４／シリコン薄膜３３／バッファ層３２／ｐ型非晶質半導体層３１／ＳｎＯ２／ガラス基板が反応室ＣＢ４へ搬送されると、４ｓｃｃｍのＳｉＨ４ガスと、２５０ｓｃｃｍのＨ２ガスと、水素希釈された２５ｓｃｃｍのＰＨ３ガスとを反応室ＣＢ４へ流し、反応室ＣＢ４の圧力を１３．３Ｐａ〜６６５Ｐａの範囲に設定する。そして、ＲＦ電源は、１６〜８０ｍＷ／ｃｍ２の範囲のＲＦパワーを整合器を介して平行平板電極に印加する。
【００７４】
これによって、反応室ＣＢ４内でプラズマが発生し、ｎ型微結晶半導体層５３としてのｎ型μｃ−Ｓｉがｉ型微結晶半導体層５２上に堆積される。
【００７５】
ｎ型微結晶半導体層５３の膜厚が２０ｎｍになると、反応室ＣＢ４の平行平板電極へのＲＦパワーの印加を停止するとともに、ＳｉＨ４ガス、Ｈ２ガスおよびＰＨ３ガスの反応室ＣＢ４への供給を停止し、排気機構によって１×１０−５Ｐａ以下に反応室ＣＢ４を真空引きする。そして、仕切バルブを開け、ｎ型微結晶半導体層５３／ｉ型微結晶半導体層５２／ｐ型微結晶半導体層５１／ｎ型微結晶半導体層４／ｎ型非晶質半導体層３５／ｉ型非晶質半導体層３４／シリコン薄膜３３／バッファ層３２／ｐ型非晶質半導体層３１／ＳｎＯ２／ガラス基板を反応室ＣＢ４から取出室へ搬送する。
【００７６】
その後、取出室でｎ型微結晶半導体層５３／ｉ型微結晶半導体層５２／ｐ型微結晶半導体層５１／ｎ型微結晶半導体層４／ｎ型非晶質半導体層３５／ｉ型非晶質半導体層３４／シリコン薄膜３３／バッファ層３２／ｐ型非晶質半導体層３１／ＳｎＯ２／ガラス基板を室温まで冷却した後、ｎ型微結晶半導体層５３／ｉ型微結晶半導体層５２／ｐ型微結晶半導体層５１／ｎ型微結晶半導体層４／ｎ型非晶質半導体層３５／ｉ型非晶質半導体層３４／シリコン薄膜３３／バッファ層３２／ｐ型非晶質半導体層３１／ＳｎＯ２／ガラス基板を取出室から取出し、ｎ型微結晶半導体層５３／ｉ型微結晶半導体層５２／ｐ型微結晶半導体層５１／ｎ型微結晶半導体層４／ｎ型非晶質半導体層３５／ｉ型非晶質半導体層３４／シリコン薄膜３３／バッファ層３２／ｐ型非晶質半導体層３１／ＳｎＯ２／ガラス基板を蒸着装置にセットする。
【００７７】
そして、蒸着装置を用いて電極６としてのＡｌをｎ型微結晶半導体層５３上に形成する。これによって、光電変換素子１０が完成する。
【００７８】
このように、光電変換素子１０は、ｐ型非晶質半導体層３１、バッファ層３２、シリコン薄膜３３、ｉ型非晶質半導体層３４、ｎ型非晶質半導体層３５、ｎ型微結晶半導体層４、ｐ型微結晶半導体層５１、ｉ型微結晶半導体層５２およびｎ型微結晶半導体層５３をプラズマＣＶＤ法によって透明導電膜２上に順次積層し、その後、蒸着によって電極６（＝Ａｌ）をｎ型微結晶半導体層５３上に形成することによって製造される。
【００７９】
光電変換素子１０の光電変換部３においては、シリコン薄膜３３がバッファ層３２とｉ型非晶質半導体層３４との間に配置されている。そして、上述したように、バッファ層３２は、１．９８〜２．０ｅＶの光学バンドギャップを有し、シリコン薄膜３３は、１．８８〜１．８９ｅＶの光学バンドギャップを有し、ｉ型非晶質半導体層３４は、１．８５ｅＶの光学バンドギャップを有する。
【００８０】
その結果、シリコン薄膜３３を挿入することによって、バッファ層３２とｉ型非晶質半導体層３４との間のバンド不連続が小さくなり、ｉ型非晶質半導体層３４で光励起された正孔は、バッファ層３２とｉ型非晶質半導体層３４との界面で再結合し難くなり、ｐ型非晶質半導体層３１へ到達し易くなる。従って、正孔の収集効率を向上できる。
【００８１】
また、シリコン薄膜３３を挿入することによって、ｉ型非晶質半導体層３４をプラズマＣＶＤ法によって形成するときに、ｐ型非晶質半導体層３１中のドーパント（ボロン）のｉ型非晶質半導体層３４中への拡散が抑制される。その結果、ｉ型非晶質半導体層３４の品質が向上し、ｐ型非晶質半導体層３１／ｉ型非晶質半導体層３４／ｎ型非晶質半導体層３５からなるｐｉｎ接合による内部電界がｉ型非晶質半導体層３４の全体（厚み方向の全体）に印加される。従って、ｉ型非晶質半導体層３４中で光励起された電子および正孔をそれぞれｎ型非晶質半導体層３５およびｐ型非晶質半導体層３１の方向へ移動し易くできる。
【００８２】
更に、タンデムセルにおいては、光電変換部３で発生した光電流と、光電変換部５で発生した光電流とのバランスを取ることが重要であり、ｎ型非晶質半導体層３５へ到達した電子とｐ型微結晶半導体層５１へ到達した正孔との再結合を促進させることが重要である。
【００８３】
そのため、光電変換素子１０においては、ｎ型微結晶半導体層４をｎ型非晶質半導体層３５とｐ型微結晶半導体層５１との間に設け、光電変換部３で光励起された電子と光電変換部５で光励起された正孔との再結合を促進させている。
【００８４】
即ち、ｎ型微結晶半導体層４を設けない場合、ｎ型非晶質半導体層３５は、ｐ型微結晶半導体層５１に接し、ｎ型非晶質半導体層３５／ｐ型微結晶半導体層５１は、ｎｐ逆接合を形成し、このｎｐ逆接合は、ｎ型非晶質半導体層３５へ到達した電子とｐ型微結晶半導体層５１へ到達した正孔とを分離させる。その結果、ｎ型非晶質半導体層３５／ｐ型微結晶半導体層５１界面における電子と正孔との再結合が抑制される。
【００８５】
しかし、ｎ型微結晶半導体層４をｎ型非晶質半導体層３５とｐ型微結晶半導体層５１との間に設けた場合、ｎ型非晶質半導体層３５／ｐ型微結晶半導体層５１によるｎｐ逆接合が形成されず、その結果、ｎ型微結晶半導体層４は、ｎ型非晶質半導体層３５へ到達した電子とｐ型微結晶半導体層５１へ到達した正孔との再結合を促進する。従って、光電変換素子１０の短絡光電流（Ｊｓｃ）を増加できる。
【００８６】
光電変換素子１０においては、太陽光は、透光性基板１側から光電変換素子１０に入射する。そして、電子および正孔は、主に、光電変換部３のｉ型非晶質半導体層３４および光電変換部５のｉ型微結晶半導体層５２において光励起される。
【００８７】
光電変換部３のｉ型非晶質半導体層３４において光励起された電子および正孔は、ｐ型非晶質半導体層３１／ｉ型非晶質半導体層３４／ｎ型非晶質半導体層３５からなるｐｉｎ接合による内部電界によって分離される。そして、電子は、ｎ型非晶質半導体層３５へ到達し、正孔は、シリコン薄膜３３およびバッファ層３２を介してｐ型非晶質半導体層３１へ到達し、ｐ型非晶質半導体層３１から透明導電膜２へ到達する。
【００８８】
この場合、ｉ型非晶質半導体層３４は、上述したように、ドーパント（ボロン）の混入が抑制された高品質な膜質を有するので、ｐｉｎ接合による内部電界がｉ型非晶質半導体層３４の全体（厚み方向の全体）に印加され、光励起された電子および正孔は、それぞれ、ｎ型非晶質半導体層３５およびｐ型非晶質半導体層３１へ到達し易くなる。また、光励起された正孔は、バッファ層３２とｉ型非晶質半導体層３４との界面における再結合が抑制され、ｐ型非晶質半導体層３１へ更に到達し易くなる。
【００８９】
一方、光電変換部５のｉ型微結晶半導体層５２において光励起された電子および正孔は、ｐ型微結晶半導体層５１／ｉ型微結晶半導体層５２／ｎ型微結晶半導体層５３からなるｐｉｎ接合による内部電界によって分離される。そして、電子は、ｎ型微結晶半導体層５３へ到達し、正孔は、ｐ型微結晶半導体層５１へ到達する。
【００９０】
ｎ型非晶質半導体層３５に到達した電子は、ｐ型微結晶半導体層５１に到達した正孔とｎ型微結晶半導体層４において再結合する。また、ｎ型微結晶半導体層５３へ到達した電子は、透明導電膜２と電極６との間に接続された外部負荷を介して電極６から透明導電膜２へ到達し、ｐ型非晶質半導体層３１から透明導電膜２へ到達した正孔と再結合する。
【００９１】
これによって、光電変換素子１０において発生した電流が外部負荷に流れる。
【００９２】
図２は、光電変換素子１０の光照射試験の結果を示す図である。図２において、縦軸は、規格値を表し、横軸は、擬似太陽光の照射時間を表す。なお、擬似太陽光の光照射強度は、１０００（Ｗ／ｍ２）である。
【００９３】
また、曲線ｋ５〜ｋ８は、それぞれ、光電変換素子１０における開放電圧（Ｖｏｃ）、短絡光電流（Ｊｓｃ）、曲線因子（Ｆ．Ｆ．）および変換効率（Ｅｆｆ）の擬似太陽光の照射時間による変化を示す。
【００９４】
更に、曲線ｋ９〜ｋ１２は、それぞれ、従来の光電変換素子における開放電圧（Ｖｏｃ）、短絡光電流（Ｊｓｃ）、曲線因子（Ｆ．Ｆ．）および変換効率（Ｅｆｆ）の擬似太陽光の照射時間による変化を示す。
【００９５】
なお、開放電圧（Ｖｏｃ）、短絡光電流（Ｊｓｃ）、曲線因子（Ｆ．Ｆ．）および変換効率（Ｅｆｆ）の値は、それぞれ、擬似太陽光の照射時間が０．１（ｈ）であるときの開放電圧（Ｖｏｃ）、短絡光電流（Ｊｓｃ）、曲線因子（Ｆ．Ｆ．）および変換効率（Ｅｆｆ）の値で規格化した値である。
【００９６】
擬似太陽光の光照射試験の結果、光電変換素子１０の開放電圧（Ｖｏｃ）は、従来の光電変換素子の開放電圧（Ｖｏｃ）よりも高く（曲線ｋ５，ｋ９参照）、光電変換素子１０の短絡光電流（Ｊｓｃ）は、従来の光電変換素子の短絡光電流（Ｊｓｃ）よりも大きく（曲線ｋ６，ｋ１０参照）、光電変換素子１０の曲線因子（Ｆ．Ｆ．）は、従来の光電変換素子の曲線因子（Ｆ．Ｆ．）よりも大きい（曲線ｋ７，ｋ１１参照）。その結果、光電変換素子１０の変換効率（Ｅｆｆ）は、従来の光電変換素子の変換効率（Ｅｆｆ）よりも高い（曲線ｋ８，ｋ１２参照）。そして、光電変換素子１０における変換効率（Ｅｆｆ）の光劣化率は、約９％であり、従来の光電変換素子における変換効率（Ｅｆｆ）の光劣化率は、約１５％である。この光劣化率における６％の改善は、光電変換素子の分野においては、非常に大きな改善であり、有意差のある改善である。
【００９７】
擬似太陽光を光電変換素子１０に照射した場合、短絡光電流（Ｊｓｃ）の低下が大きく改善されている（曲線ｋ６，ｋ１０参照）。これは、上述したように、シリコン薄膜３３をバッファ層３２とｉ型非晶質半導体層３４との間に挿入した結果、ｉ型非晶質半導体層３４の高品質化と、バッファ層３２とｉ型非晶質半導体層３４との界面における正孔の再結合の減少とによって、光励起された正孔がより多くｐ型非晶質半導体層３１へ到達し易くなり、光励起された電子がより多くｎ型非晶質半導体層３５へ到達し易くなったためであると考えられる。
【００９８】
従って、シリコン薄膜３３をバッファ層３２とｉ型非晶質半導体層３４との間に挿入することによって、光電変換素子１０の光劣化率を減少できることが実証された。
【００９９】
図３は、実施の形態１による他の光電変換素子の構成を示す断面図である。実施の形態１による光電変換素子は、図３に示す光電変換素子１０Ａであってもよい。
【０１００】
図３を参照して、光電変換素子１０Ａは、図１に示す光電変換素子１０の光電変換部３を光電変換部３Ａに代えたものであり、その他は、光電変換素子１０と同じである。
【０１０１】
光電変換部３Ａは、図１に示す光電変換部３のバッファ層３２をバッファ層３６，３７に代え、シリコン薄膜３３をシリコン薄膜３８に代えたものであり、その他は、光電変換部３と同じである。
【０１０２】
バッファ層３６は、ｐ型非晶質半導体層３１とシリコン薄膜３８との間に配置される。
【０１０３】
バッファ層３７は、シリコン薄膜３８とｉ型非晶質半導体層３４との間に配置される。
【０１０４】
シリコン薄膜３８は、バッファ層３６とバッファ層３７との間に配置される。
【０１０５】
バッファ層３６，３７の各々は、非晶質相からなり、例えば、ｉ型ａ−ＳｉＣからなる。そして、バッファ層３６，３７の各々は、例えば、３〜３．５ｎｍの膜厚を有するとともに、１．９８〜２．０ｅＶの光学バンドギャップを有する。
【０１０６】
シリコン薄膜３８は、例えば、ｉ型シリコン薄膜からなり、上述したシリコン薄膜３３と同じ膜構造からなる。また、シリコン薄膜３８は、例えば、３〜１０ｎｍの膜厚を有するとともに、１．８８〜１．８９ｅＶの光学バンドギャップを有する。
【０１０７】
このように、シリコン薄膜３８は、２つのバッファ層３６，３７によって挟まれる。
【０１０８】
光電変換素子１０Ａは、次の方法によって製造される。
【０１０９】
上述したように、ｐ型非晶質半導体層３１（＝ｐ型ａ−ＳｉＣ）をプラズマＣＶＤ法によって形成した後、バッファ層３６（＝ｉ型ａ−ＳｉＣ）をプラズマＣＶＤ法によってｐ型非晶質半導体層３１上に堆積する。この場合、バッファ層３６（＝ｉ型ａ−ＳｉＣ）は、バッファ層３２を形成するときのガス流量、反応圧力およびＲＦパワーと同じガス流量、反応圧力およびＲＦパワーを用いて堆積される。
【０１１０】
バッファ層３６（＝ｉ型ａ−ＳｉＣ）を堆積した後、シリコン薄膜３８をプラズマＣＶＤ法によってバッファ層３６上に堆積する。この場合、シリコン薄膜３８は、シリコン薄膜３３を形成するときのガス流量、反応圧力およびＲＦパワーと同じガス流量、反応圧力およびＲＦパワーを用いて堆積される。
【０１１１】
シリコン薄膜３８を堆積した後、バッファ層３７（＝ｉ型ａ−ＳｉＣ）をプラズマＣＶＤ法によってシリコン薄膜３８上に堆積する。この場合、バッファ層３７（＝ｉ型ａ−ＳｉＣ）は、バッファ層３２を形成するときのガス流量、反応圧力およびＲＦパワーと同じガス流量、反応圧力およびＲＦパワーを用いて堆積される。
【０１１２】
その後、ｉ型非晶質半導体層３４、ｎ型非晶質半導体層３５、ｎ型微結晶半導体層４、ｐ型微結晶半導体層５１、ｉ型微結晶半導体層５２、ｎ型微結晶半導体層５３および電極６を上述したように形成する。これによって、光電変換素子１０Ａが完成する。
【０１１３】
シリコン薄膜３８を挿入することによって、バッファ層３７およびｉ型非晶質半導体層３４をプラズマＣＶＤ法によって形成するときに、ｐ型非晶質半導体層３１中のドーパント（ボロン）のバッファ層３７およびｉ型非晶質半導体層３４中への拡散が抑制される。そして、バッファ層３７の品質が向上し、バッファ層３７とｉ型非晶質半導体層３４との界面における再結合準位が減少する。その結果、ｉ型非晶質半導体層３４で光励起された正孔は、バッファ層３７とｉ型非晶質半導体層３４との界面で再結合し難くなり、ｐ型非晶質半導体層３１へ到達し易くなる。従って、正孔の収集効率を向上できる。
【０１１４】
また、ｉ型非晶質半導体層３４の品質が向上し、ｐ型非晶質半導体層３１／ｉ型非晶質半導体層３４／ｎ型非晶質半導体層３５からなるｐｉｎ接合による内部電界がｉ型非晶質半導体層３４の全体（厚み方向の全体）に印加される。従って、ｉ型非晶質半導体層３４中で光励起された電子および正孔をそれぞれｎ型非晶質半導体層３５およびｐ型非晶質半導体層３１の方向へ移動し易くできる。
【０１１５】
光電変換素子１０Ａにおいては、太陽光は、透光性基板１側から光電変換素子１０Ａに入射する。そして、電子および正孔は、主に、光電変換部３Ａのｉ型非晶質半導体層３４および光電変換部５のｉ型微結晶半導体層５２において光励起される。
【０１１６】
光電変換部３Ａのｉ型非晶質半導体層３４において光励起された電子および正孔は、上述したように、それぞれ、ｎ型非晶質半導体層３５およびｐ型非晶質半導体層３１へ到達する。そして、正孔は、ｐ型非晶質半導体層３１から透明導電膜２へ到達する。
【０１１７】
この場合、バッファ層３７およびｉ型非晶質半導体層３４は、上述したように、ドーパント（ボロン）の混入が抑制された高品質な膜質を有するので、ｐｉｎ接合による内部電界がｉ型非晶質半導体層３４の全体（厚み方向の全体）に印加され、光励起された電子および正孔は、それぞれ、ｎ型非晶質半導体層３５およびｐ型非晶質半導体層３１へ到達し易くなる。また、光励起された正孔は、バッファ層３７とｉ型非晶質半導体層３４との界面における再結合が抑制され、ｐ型非晶質半導体層３１へ更に到達し易くなる。
【０１１８】
一方、光電変換部５のｉ型微結晶半導体層５２において光励起された電子および正孔は、上述したように、それぞれ、ｎ型微結晶半導体層５３およびｐ型微結晶半導体層５１へ到達する。
【０１１９】
ｎ型非晶質半導体層３５に到達した電子は、ｐ型微結晶半導体層５１に到達した正孔とｎ型微結晶半導体層４において再結合する。また、ｎ型微結晶半導体層５３へ到達した電子は、透明導電膜２と電極６との間に接続された外部負荷を介して電極６から透明導電膜２へ到達し、ｐ型非晶質半導体層３１から透明導電膜２へ到達した正孔と再結合する。
【０１２０】
これによって、光電変換素子１０Ａにおいて発生した電流が外部負荷に流れる。
【０１２１】
光電変換素子１０Ａにおいては、上述したように、バッファ層３７とｉ型非晶質半導体層３４との界面における正孔の再結合が抑制され、ｉ型非晶質半導体層３４の品質が向上するので、光電変換素子１０と同様に光電変換素子１０Ａの光劣化率を減少できる。
【０１２２】
上記においては、バッファ層３６，３７の膜厚は、同じであると説明したが、実施の形態１においては、これに限らず、バッファ層３６の膜厚は、バッファ層３７の膜厚と異なっていてもよい。従って、バッファ層３６の膜厚は、バッファ層３７の膜厚と同じであっても異なっていてもよい。
【０１２３】
その結果、シリコン薄膜３８は、必ず、２つのバッファ層３６，３７によって挟まれることになるので、光電変換素子１０Ａは、バッファ層３６，３７からなる１つのバッファ層中に配置されたシリコン薄膜３８を備えていることになる。
【０１２４】
図４は、実施の形態１による更に他の光電変換素子の構成を示す断面図である。実施の形態１による光電変換素子は、図４に示す光電変換素子１０Ｂであってもよい。
【０１２５】
図４を参照して、光電変換素子１０Ｂは、図１に示す光電変換素子１０の光電変換部３を光電変換部３Ｂに代えたものであり、その他は、光電変換素子１０と同じである。
【０１２６】
光電変換部３Ｂは、図１に示す光電変換部３のシリコン薄膜３３をシリコン薄膜３９に代えたものであり、その他は、光電変換部３と同じである。
【０１２７】
シリコン薄膜３９は、ｐ型非晶質半導体層３１とバッファ層３２との間に配置される。
【０１２８】
シリコン薄膜３９は、例えば、ｉ型シリコン薄膜からなり、上述したシリコン薄膜３３と同じ膜構造からなる。また、シリコン薄膜３９は、例えば、３〜１０ｎｍの膜厚を有するとともに、１．８８〜１．８９ｅＶの光学バンドギャップを有する。
【０１２９】
光電変換素子１０Ｂは、次の方法によって製造される。
【０１３０】
上述したように、ｐ型非晶質半導体層３１（＝ｐ型ａ−ＳｉＣ）をプラズマＣＶＤ法によって形成した後、シリコン薄膜３９をプラズマＣＶＤ法によってｐ型非晶質半導体層３１上に堆積する。この場合、シリコン薄膜３９は、シリコン薄膜３３を形成するときのガス流量、反応圧力およびＲＦパワーと同じガス流量、反応圧力およびＲＦパワーを用いて堆積される。
【０１３１】
その後、バッファ層３２、ｉ型非晶質半導体層３４、ｎ型非晶質半導体層３５、ｎ型微結晶半導体層４、ｐ型微結晶半導体層５１、ｉ型微結晶半導体層５２、ｎ型微結晶半導体層５３および電極６を上述したように形成する。これによって、光電変換素子１０Ｂが完成する。
【０１３２】
シリコン薄膜３９を挿入することによって、バッファ層３２およびｉ型非晶質半導体層３４をプラズマＣＶＤ法によって形成するときに、ｐ型非晶質半導体層３１中のドーパント（ボロン）のバッファ層３２およびｉ型非晶質半導体層３４中への拡散が抑制される。そして、バッファ層３２の品質が向上し、バッファ層３２とｉ型非晶質半導体層３４との界面における再結合準位が減少する。その結果、ｉ型非晶質半導体層３４で光励起された正孔は、バッファ層３２とｉ型非晶質半導体層３４との界面で再結合し難くなり、ｐ型非晶質半導体層３１へ到達し易くなる。従って、正孔の収集効率を向上できる。
【０１３３】
また、ｉ型非晶質半導体層３４の品質が向上し、ｐ型非晶質半導体層３１／ｉ型非晶質半導体層３４／ｎ型非晶質半導体層３５からなるｐｉｎ接合による内部電界がｉ型非晶質半導体層３４の全体（厚み方向の全体）に印加される。従って、ｉ型非晶質半導体層３４中で光励起された電子および正孔をそれぞれｎ型非晶質半導体層３５およびｐ型非晶質半導体層３１の方向へ移動し易くできる。
【０１３４】
光電変換素子１０Ｂにおいては、太陽光は、透光性基板１側から光電変換素子１０Ｂに入射する。そして、電子および正孔は、主に、光電変換部３Ｂのｉ型非晶質半導体層３４および光電変換部５のｉ型微結晶半導体層５２において光励起される。
【０１３５】
光電変換部３Ｂのｉ型非晶質半導体層３４において光励起された電子および正孔は、ｐ型非晶質半導体層３１／ｉ型非晶質半導体層３４／ｎ型非晶質半導体層３５からなるｐｉｎ接合による内部電界によって分離される。そして、電子は、ｎ型非晶質半導体層３５へ到達し、正孔は、バッファ層３２およびシリコン薄膜３９を介してｐ型非晶質半導体層３１へ到達し、ｐ型非晶質半導体層３１から透明導電膜２へ到達する。
【０１３６】
この場合、バッファ層３２およびｉ型非晶質半導体層３４は、上述したように、ドーパント（ボロン）の混入が抑制された高品質な膜質を有するので、ｐｉｎ接合による内部電界がｉ型非晶質半導体層３４の全体（厚み方向の全体）に印加され、光励起された電子および正孔は、それぞれ、ｎ型非晶質半導体層３５およびｐ型非晶質半導体層３１へ到達し易くなる。また、光励起された正孔は、バッファ層３２とｉ型非晶質半導体層３４との界面における再結合が抑制され、ｐ型非晶質半導体層３１へ更に到達し易くなる。
【０１３７】
一方、光電変換部５のｉ型微結晶半導体層５２において光励起された電子および正孔は、上述したように、それぞれ、ｎ型微結晶半導体層５３およびｐ型微結晶半導体層５１へ到達する。
【０１３８】
ｎ型非晶質半導体層３５に到達した電子は、ｐ型微結晶半導体層５１に到達した正孔とｎ型微結晶半導体層４において再結合する。また、ｎ型微結晶半導体層５３へ到達した電子は、透明導電膜２と電極６との間に接続された外部負荷を介して電極６から透明導電膜２へ到達し、ｐ型非晶質半導体層３１から透明導電膜２へ到達した正孔と再結合する。
【０１３９】
これによって、光電変換素子１０Ｂにおいて発生した電流が外部負荷に流れる。
【０１４０】
光電変換素子１０Ｂにおいては、上述したように、バッファ層３２とｉ型非晶質半導体層３４との界面における正孔の再結合が抑制され、ｉ型非晶質半導体層３４の品質が向上するので、光電変換素子１０と同様に光電変換素子１０Ｂの光劣化率を減少できる。
【０１４１】
上記においては、シリコン薄膜３３をバッファ層３２とｉ型非晶質半導体層３４との間に配置した光電変換素子１０、シリコン薄膜３８をバッファ層３６とバッファ層３７との間に配置した光電変換素子１０Ａ、およびシリコン薄膜３９をｐ型非晶質半導体層３１とバッファ層３２との間に配置した光電変換素子１０Ｂについて説明した。
【０１４２】
従って、実施の形態１による光電変換素子は、ｐ型非晶質半導体層３１とｉ型非晶質半導体層３４との間に配置されたシリコン薄膜（シリコン薄膜３３，３８，３９と同じ膜構造からなる薄膜）を備えていればよい。
【０１４３】
［実施の形態２］
図５は、実施の形態２による光電変換素子の構成を示す断面図である。図５を参照して、実施の形態２による光電変換素子１００は、図１に示す光電変換素子１０のｎ型微結晶半導体層４および光電変換部５を削除したものであり、その他は、光電変換素子１０と同じである。
【０１４４】
光電変換素子１００においては、電極６は、光電変換部３のｎ型非晶質半導体層３５に接して配置される。
【０１４５】
このように、光電変換素子１００は、１個の光電変換部３を備える光電変換素子であり、所謂、シングルセルと呼ばれるものである。
【０１４６】
光電変換素子１００は、上述した光電変換素子１０の製造方法において、ｎ型微結晶半導体層４、ｐ型微結晶半導体層５１、ｉ型微結晶半導体層５２およびｎ型微結晶半導体層５３を形成する工程を削除した製造方法に従って製造される。
【０１４７】
光電変換素子１００においては、太陽光は、透光性基板１側から光電変換素子１００に入射する。そして、電子および正孔は、主に、光電変換部３のｉ型非晶質半導体層３４において光励起される。
【０１４８】
光電変換部３のｉ型非晶質半導体層３４において光励起された電子および正孔は、上述したように、それぞれ、ｎ型非晶質半導体層３５およびｐ型非晶質半導体層３１へ到達する。そして、正孔は、ｐ型非晶質半導体層３１から透明導電膜２へ到達する。
【０１４９】
また、ｎ型非晶質半導体層３５へ到達した電子は、透明導電膜２と電極６との間に接続された外部負荷を介して電極６から透明導電膜２へ到達し、ｐ型非晶質半導体層３１から透明導電膜２へ到達した正孔と再結合する。
【０１５０】
これによって、光電変換素子１００において発生した電流が外部負荷に流れる。
【０１５１】
光電変換素子１００は、シリコン薄膜３３がバッファ層３２とｉ型非晶質半導体層３４との間に配置された光電変換部３を備える。
【０１５２】
従って、上述したように、擬似太陽光の照射下において、短絡光電流（Ｊｓｃ）の低下率が減少し、光電変換素子１００の光劣化率を低減できる。
【０１５３】
なお、実施の形態２による光電変換素子は、光電変換部３に代えて光電変換部３Ａ，３Ｂのいずれかを備えていてもよい。この場合も、光電変換素子の光劣化率を低減できる。
【０１５４】
実施の形態２におけるその他の説明は、実施の形態１における説明と同じである。
【０１５５】
［実施の形態３］
図６は、実施の形態３による光電変換素子の構成を示す断面図である。図６を参照して、実施の形態３による光電変換素子２００は、図１に示す光電変換素子１０に光電変換部７を追加したものであり、その他は、光電変換素子１０と同じである。
【０１５６】
光電変換部７は、ｐ型微結晶半導体層７１と、ｉ型微結晶半導体層７２と、ｎ型微結晶半導体層７３とを含む。
【０１５７】
ｐ型微結晶半導体層７１は、光電変換部５のｎ型微結晶半導体層５３に接して配置される。そして、ｐ型微結晶半導体層７１は、例えば、ｐ型μｃ−Ｓｉからなり、膜厚は、例えば、４０ｎｍである。
【０１５８】
ｉ型微結晶半導体層７２は、ｐ型微結晶半導体層７１に接して配置される。そして、ｉ型微結晶半導体層７２は、例えば、ｉ型μｃ−Ｓｉからなり、膜厚は、例えば、２５００ｎｍである。
【０１５９】
ｎ型微結晶半導体層７３は、ｉ型微結晶半導体層７２に接して配置される。そして、ｎ型微結晶半導体層７３は、例えば、ｎ型μｃ−Ｓｉからなり、膜厚は、例えば、４０ｎｍである。
【０１６０】
なお、光電変換素子２００においては、電極６は、光電変換部７のｎ型微結晶半導体層７３に接して配置される。
【０１６１】
このように、光電変換素子２００は、３個の光電変換部３，５，７を積層した構造からなる光電変換素子であり、所謂、トリプルセルと呼ばれるものである。
【０１６２】
光電変換素子２００は、光電変換素子１０の製造方法に、ｐ型微結晶半導体層７１、ｉ型微結晶半導体層７２およびｎ型微結晶半導体層７３を形成する工程を追加した製造方法に従って製造される。
【０１６３】
ｐ型微結晶半導体層７１、ｉ型微結晶半導体層７２およびｎ型微結晶半導体層７３は、ぞれぞれ、ｐ型微結晶半導体層５１、ｉ型微結晶半導体層５２およびｎ型微結晶半導体層３３を形成する工程と同じ工程に従って形成される。
【０１６４】
従って、光電変換素子２００は、上述した方法によって、ｐ型非晶質半導体層３１、バッファ層３２、シリコン薄膜層３３、ｉ型非晶質半導体層３４、ｎ型非晶質半導体層３５、ｎ型微結晶半導体層４、ｐ型微結晶半導体層５１、ｉ型微結晶半導体層５２およびｎ型微結晶半導体層５３を透明導電膜２上に順次積層し、その後、ｐ型微結晶半導体層７１、ｉ型微結晶半導体層７２およびｎ型微結晶半導体層７３をｎ型微結晶半導体層５３上に順次積層し、更に、電極６をｎ型微結晶半導体層７３に接して形成することによって製造される。
【０１６５】
光電変換素子２００においては、太陽光は、透光性基板１側から光電変換素子２００に入射する。そして、電子および正孔は、主に、光電変換部３のｉ型非晶質半導体層３４、光電変換部５のｉ型微結晶半導体層５２および光電変換部７のｉ型微結晶半導体層７２において光励起される。
【０１６６】
光電変換部３のｉ型非晶質半導体層３４において光励起された電子および正孔は、上述したように、それぞれ、ｎ型非晶質半導体層３５およびｐ型非晶質半導体層３１へ効率良く到達する。そして、正孔は、ｐ型非晶質半導体層３１から透明導電膜２へ到達する。
【０１６７】
また、光電変換部５のｉ型微結晶半導体層５２において光励起された電子および正孔は、上述したように、それぞれ、ｎ型微結晶半導体層５３およびｐ型微結晶半導体層５１へ到達する。
【０１６８】
ｎ型非晶質半導体層３５に到達した電子は、ｐ型微結晶半導体層５１に到達した正孔とｎ型微結晶半導体層４において再結合する。
【０１６９】
更に、光電変換部７のｉ型微結晶半導体層７２において光励起された電子および正孔は、ｐ型微結晶半導体層７１／ｉ型微結晶半導体層７２／ｎ型微結晶半導体層７３からなるｐｉｎ接合による内部電界によって分離される。そして、電子は、ｎ型微結晶半導体層７３へ到達し、正孔は、ｐ型微結晶半導体層７１へ到達する。
【０１７０】
そしてｎ型微結晶半導体層５３へ到達した電子は、ｐ型微結晶半導体層７１へ到達した正孔と再結合する。
【０１７１】
また、ｎ型微結晶半導体層７３へ到達した電子は、透明導電膜２と電極６との間に接続された外部負荷を介して電極６から透明導電膜２へ到達し、ｐ型非晶質半導体層３１から透明導電膜２へ到達した正孔と再結合する。
【０１７２】
これによって、光電変換素子２００において発生した電流が外部負荷に流れる。
【０１７３】
光電変換素子２００は、シリコン薄膜３３がバッファ層３２とｉ型非晶質半導体層３４との間に配置された光電変換部３を備える。
【０１７４】
従って、上述したように、擬似太陽光の照射下において、短絡光電流（Ｊｓｃ）の低下率が減少し、光電変換素子２００の光劣化率を低減できる。
【０１７５】
なお、実施の形態３による光電変換素子は、光電変換部３に代えて光電変換部３Ａ，３Ｂのいずれかを備えていてもよい。この場合も、光電変換素子の光劣化率を低減できる。
【０１７６】
実施の形態３におけるその他の説明は、実施の形態１における説明と同じである。
【０１７７】
なお、上記においては、ｉ型非晶質半導体層３４は、ｉ型ａ−Ｓｉからなると説明したが、この発明の実施の形態においては、これに限らず、ｉ型非晶質半導体層３４は、ｉ型ａ−ＳｉＧｅまたはｉ型ａ−Ｇｅからなっていてもよい。
【０１７８】
また、上記においては、ｎ型非晶質半導体層３５は、ｎ型ａ−Ｓｉからなると説明したが、この発明の実施の形態においては、これに限らず、ｎ型非晶質半導体層３５は、ｎ型ａ−ＳｉＣ、ｎ型ａ−ＳｉＮ、ｎ型ａ−ＳｉＯ、ｎ型ａ−ＳｉＧｅおよびｎ型ａ−Ｇｅのいずれかからなっていてもよい。
【０１７９】
更に、上記においては、ｎ型微結晶半導体層４は、ｎ型μｃ−Ｓｉからなると説明したが、この発明の実施の形態においては、これに限らず、ｎ型微結晶半導体層４は、ｎ型μｃ−ＳｉＣからなっていてもよい。
【０１８０】
更に、上記においては、ｐ型微結晶半導体層５１，７１は、ｐ型μｃ−Ｓｉからなると説明したが、この発明の実施の形態においては、これに限らず、ｐ型微結晶半導体層５１，７１は、ｐ型μｃ−ＳｉＣからなっていてもよい。
【０１８１】
更に、上記においては、ｉ型微結晶半導体層５２，７２は、ｉ型μｃ−Ｓｉからなると説明したが、この発明の実施の形態においては、これに限らず、ｉ型微結晶半導体層５２，７２は、ｉ型非晶質半導体層３４がｉ型ａ−ＳｉＧｅからなる場合、ｉ型μｃ−ＳｉＧｅからなり、ｉ型非晶質半導体層３４がｉ型ａ−Ｇｅからなる場合、ｉ型μｃ−Ｇｅからなる。
【０１８２】
更に、上記においては、ｎ型微結晶半導体層５３，７３は、ｎ型μｃ−Ｓｉからなると説明したが、この発明の実施の形態においては、これに限らず、ｎ型微結晶半導体層５３，７３は、ｎ型μｃ−ＳｉＣからなっていてもよい。
【０１８３】
更に、光電変換素子１０，１０Ａ，１０Ｂにおいては、光電変換部５は、光電変換部３，３Ａ，３Ｂのｉ型非晶質半導体層３４の光学バンドギャップよりも小さい光学バンドギャップを有する半導体材料からなっていてもよい。例えば、ｉ型非晶質半導体層３４がｉ型ａ−Ｓｉからなる場合、光電変換部５は、ａ−ＳｉＧｅまたはａ−Ｇｅを用いたｐｉｎ構造からなる。光電変換素子２００の光電変換部５，７についても同様である。この場合、光電変換部７を構成する半導体材料の光学バンドギャップは、光電変換部５を構成する半導体材料の光学バンドギャップよりも小さいことが好ましい。
【０１８４】
上述した実施の形態１においては、シリコン薄膜（シリコン薄膜３３，３８，３９と同じ膜構造からなる薄膜）がｐ型非晶質半導体層３１とｉ型非晶質半導体層３４との間に配置された光電変換部３，３Ａ，３Ｂを備える光電変換素子１０，１０Ａ，１０Ｂ（タンデムセル）について説明し、実施の形態２においては、シリコン薄膜（シリコン薄膜３３，３８，３９と同じ膜構造からなる薄膜）がｐ型非晶質半導体層３１とｉ型非晶質半導体層３４との間に配置された光電変換部３，３Ａ，３Ｂを備える光電変換素子１００（シングルセル）について説明し、実施の形態３においては、シリコン薄膜（シリコン薄膜３３，３８，３９と同じ膜構造からなる薄膜）がｐ型非晶質半導体層３１とｉ型非晶質半導体層３４との間に配置された光電変換部３，３Ａ，３Ｂを備える光電変換素子２００（トリプルセル）について説明した。
【０１８５】
従って、この発明の実施の形態による光電変換素子は、アモルファスシリコンカーバイドからなるｐ型半導体層と、ｐ型半導体層に対向して設けられ、非晶質相からなるｉ型半導体層と、ｉ型半導体層に対向して設けられ、非晶質相からなるｎ型半導体層と、ｐ型半導体層とｉ型半導体層との間に設けられ、アモルファスシリコンカーバイドからなるバッファ層と、ｐ型半導体層とｉ型半導体層との間に設けられたシリコン薄膜とを備えていればよい。そして、この発明の実施の形態による光電変換素子は、上述したシングルセル、タンデムセルおよびトリプルセルを含むものである。
【０１８６】
また、上述したように、光電変換素子１０，１００，２００の製造方法は、シリコン薄膜（シリコン薄膜３３，３８，３９と同じ膜構造からなる薄膜）をｐ型非晶質半導体層３１とｉ型非晶質半導体層３４との間に形成する工程を備える。
【０１８７】
従って、この発明の実施の形態による光電変換素子の製造方法は、基板上に形成された透明導電膜上にアモルファスシリコンカーバイドからなるｐ型半導体層を堆積する第１の工程と、ｐ型半導体層上にアモルファスシリコンカーバイドからなるバッファ層を堆積する第２の工程と、バッファ層上に非晶質相からなるｉ型半導体層を堆積する第３の工程と、ｉ型半導体層上に非晶質相からなるｎ型半導体層を堆積する第４の工程と、ｐ型半導体層とｉ型半導体層との間にシリコン薄膜を堆積する第５の工程とを備えていればよい。
【０１８８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１８９】
この発明は、光電変換素子および光電変換素子の製造方法に適用される。
【符号の説明】
【０１９０】
１  透光性基板、２  透明導電膜、３，３Ａ，３Ｂ，５，７  光電変換部、４，５３，７３  ｎ型微結晶半導体層、６  電極、１０，１０Ａ，１０Ｂ，１００，２００  光電変換素子、３１  ｐ型非晶質半導体層、３２，３６，３７  バッファ層、３３，３８，３９  シリコン薄膜、３４  ｉ型非晶質半導体層、３５  ｎ型非晶質半導体層、５１，７１  ｐ型微結晶半導体層、５２，７２  ｉ型微結晶半導体層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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