(57)【要約】【課題】フローティングゲート−基板間容量の影響を抑制し、高度な閾値の制御を実現するニューロンＣＭＯＳ回路を提供する。また、そのようなニューロンＣＭＯＳ回路を備える電子回路を提供する。【解決手段】本発明の一実施形態によると、基板に形成され、ＣＭＯＳ回路を構成し、共通するフローティングゲート及び複数の入力ゲートを有するＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴを有し、前記共通するフローティングゲートと前記基板との間の容量は、前記複数の入力ゲートのうちの一つの入力ゲート電極と前記共通するフローティングゲートとの間の容量と概略等しいことを特徴とするニューロンＣＭＯＳ回路が提供される。【選択図】図２
2013037737.tif 000002
【特許請求の範囲】
【請求項１】
基板に形成され、ＣＭＯＳ回路を構成し、共通するフローティングゲート及び複数の入力ゲートを有するＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴを有し、
前記共通するフローティングゲートと前記基板との間の容量は、前記複数の入力ゲートのうちの一つの入力ゲート電極と前記共通するフローティングゲートとの間の容量と概略等しいことを特徴とするニューロンＣＭＯＳ回路。
【請求項２】
前記複数の入力ゲート電極は前記共通するフローティングゲートとそれぞれ所定の容量を有し、
前記複数の入力ゲート電極のそれぞれに入力される電圧に応じて、出力電圧を出力することを特徴とする請求項１に記載のニューロンＣＭＯＳ回路。
【請求項３】
前記ＰＭＯＳＦＥＴのソースと前記一つの入力ゲート電極とに、電源電圧が印加されることを特徴とする請求項１又は２に記載のニューロンＣＭＯＳ回路。
【請求項４】
基板と、
前記基板に形成されたｎウェルと、
前記ｎウェルに形成された第１のｐ型拡散領域と、
前記基板に形成された第１のｎ型拡散領域と、
前記第１のｐ型拡散領域及び前記第１のｎ型拡散領域の上に配置されたフローティングゲートと、
前記フローティングゲートの上に配置された複数の入力ゲート電極と、を備え、
前記フローティングゲートと前記基板との間の容量は、前記複数の入力ゲートのうちの一つの入力ゲート電極と前記フローティングゲートとの間の容量と概略等しいことを特徴とするニューロンＣＭＯＳ回路。
【請求項５】
前記第１のｐ型拡散領域と、前記一つの入力ゲート電極とに接続し、電源電圧を印加する第１の配線層と、
前記第１のｎ型拡散領域に接続し、接地する第２の配線層と、
前記第１のｐ型拡散領域と前記第１のｎ型拡散領域とに接続し、出力電圧を出力する第３の配線層と、
を更に備えることを特徴とする請求項４に記載のニューロンＣＭＯＳ回路。
【請求項６】
基板と、
前記基板に形成されたｎウェル及びｐウェルと、
前記ｎウェルに形成された第１のｐ型拡散領域と、
前記ｐウェルに形成された第１のｎ型拡散領域と、
前記第１のｐ型拡散領域及び前記第１のｎ型拡散領域の上に配置されたフローティングゲートと、
前記フローティングゲートの上に配置された複数の入力ゲート電極と、を備えることを特徴とするニューロンＣＭＯＳ回路。
【請求項７】
前記基板は、不純物を含まない基板、不純物濃度の低い基板または絶縁基板であることを特徴とする請求項６に記載のニューロンＣＭＯＳ回路。
【請求項８】
前記ｎウェルに形成された第２のｎ型拡散領域と、
前記ｐウェルに形成された第２のｐ型拡散領域と、
を更に備えることを特徴とする請求項６又は７に記載のニューロンＣＭＯＳ回路。
【請求項９】
基板と、
前記基板に形成されたｎウェルと、
前記ｎウェルに形成された第１のｐ型拡散領域と、
前記基板に形成された第１のｎ型拡散領域と、
前記第１のｐ型拡散領域及び前記第１のｎ型拡散領域の上に配置されたフローティングゲートと、
前記フローティングゲートの上に配置された複数の入力ゲート電極と、を備え、
前記ｎウェルは、前記フローティングゲートの半分の面積と重なるように配置されることを特徴とするニューロンＣＭＯＳ回路。
【請求項１０】
前記ｎウェルに形成された第２のｎ型拡散領域と、
前記基板に形成された第２のｐ型拡散領域と、
を更に備えることを特徴とする請求項９に記載のニューロンＣＭＯＳ回路。
【請求項１１】
前記第１のｐ型拡散領域に接続し、電源電圧を印加する第１の配線層と、
前記第１のｎ型拡散領域に接続し、接地する第２の配線層と、
前記第１のｐ型拡散領域と前記第１のｎ型拡散領域とに接続し、出力電圧を出力する第３の配線層と、
を更に備えることを特徴とする請求項６乃至１０の何れか一に記載のニューロンＣＭＯＳ回路。
【請求項１２】
前記複数の入力ゲート電極はそれぞれ所定の容量を有し、
前記複数の入力ゲート電極のそれぞれに入力される電圧に応じて、出力電圧を出力することを特徴とする請求項４乃至１１の何れか一に記載のニューロンＣＭＯＳ回路。
【請求項１３】
請求項１乃至１２の何れか一に記載のニューロンＣＭＯＳ回路を備える電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はフローティングゲートに複数のゲートを配設したニューロンＣＭＯＳ回路に関する。特に、フローティングゲート−基板間容量の影響による閾値の変動を抑制したニューロンＣＭＯＳ回路に関する。また、ニューロンＣＭＯＳ回路を備える電子回路に関する。
【背景技術】
【０００２】
一般に利用されるコンピュータは、あらかじめ決められたプログラムに従って１つ１つ命令を実行するノイマン方式の電子回路により構成される。ノイマン方式の電子回路は、単純な数値計算に対しては非常に高速な演算が可能である。一方、複雑な演算処理を実現するために、神経細胞の機能を模したニューロコンピュータの研究が進められ、神経細胞の構造を模したＭＯＳ型半導体素子（ニューロンＭＯＳＦＥＴ）が報告されている（特許文献１）。
【０００３】
ニューロンＭＯＳＦＥＴは、フローティングゲート電極と容量結合する２個以上の入力ゲート電極を有するＭＯＳＦＥＴであり、入力ゲート電極の各々に印加した電圧に所定の重みをかけて線形加算した値が、所定の閾値より大となった場合にのみソース及びドレイン領域間が電気的に接続されるように構成されたＭＯＳ回路である。また、ｐチャネルニューロンＭＯＳＦＥＴ（以下、Ｐ−νＭＯＳという）とｎチャネルニューロンＭＯＳＦＥＴ（以下、Ｎ−νＭＯＳという）のドレインを互いに接続し、Ｐ−νＭＯＳとＮ−νＭＯＳのフローティングゲートを共通ゲートとして、２個以上の入力ゲート電極を配設した
ニューロンＣＭＯＳ回路が報告されている（特許文献１、２）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平３−６６７９号公報
【特許文献２】国際公開番号  ＷＯ９６／３０８５５
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ニューロンＣＭＯＳ回路は、複数の入力ゲート電極が配設されることから、フローティングゲートとそれぞれの入力ゲート電極との間に結合容量がそれぞれ形成される。また、上述したように、入力ゲート電極の各々に印加した電圧に所定の重みをかけて線形加算した値が、所定の閾値より大となった場合にのみソース及びドレイン領域間が電気的に接続されるように構成された回路であるため、ニューロンＣＭＯＳ回路においては、高度な閾値の制御が求められる。しかし、フローティングゲート−基板間容量の影響により、入力ゲートから見た閾値が変動するという問題があった。
【０００６】
本発明は、フローティングゲート−基板間容量の影響を抑制し、高度な閾値の制御を実現するニューロンＣＭＯＳ回路を提供することを目的とする。また、本発明は、そのようなニューロンＣＭＯＳ回路を備える電子回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一実施形態によると、基板に形成され、ＣＭＯＳ回路を構成し、共通するフローティングゲート及び複数の入力ゲートを有するＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴを有し、前記共通するフローティングゲートと前記基板との間の容量は、前記複数の入力ゲートのうちの一つの入力ゲート電極と前記共通するフローティングゲートとの間の容量と概略等しいニューロンＣＭＯＳ回路が提供される。
【０００８】
前記複数の入力ゲート電極は前記共通するフローティングゲートとそれぞれ所定の容量を有し、前記複数の入力ゲート電極のそれぞれに入力される電圧に応じて、出力電圧を出力してもよい。
【０００９】
前記ＰＭＯＳＦＥＴのソースと前記一つの入力ゲート電極とに、電源電圧が印加されてもよい。
【００１０】
また、本発明の一実施形態によると、基板と、前記基板に形成されたｎウェルと、前記ｎウェルに形成された第１のｐ型拡散領域と、前記基板に形成された第１のｎ型拡散領域と、前記第１のｐ型拡散領域及び前記第１のｎ型拡散領域の上に配置されたフローティングゲートと、前記フローティングゲートの上に配置された複数の入力ゲート電極と、を備え、前記フローティングゲートと前記基板との間の容量は、前記複数の入力ゲートのうちの一つの入力ゲート電極と前記フローティングゲートとの間の容量と概略等しいニューロンＣＭＯＳ回路が提供される。
【００１１】
前記第１のｐ型拡散領域と、前記一つの入力ゲート電極とに接続し、電源電圧を印加する第１の配線層と、前記第１のｎ型拡散領域に接続し、接地する第２の配線層と、前記第１のｐ型拡散領域と前記第１のｎ型拡散領域とに接続し、出力電圧を出力する第３の配線層と、を更に備えてもよい。
【００１２】
また、本発明の一実施形態によると、基板と、前記基板に形成されたｎウェル及びｐウェルと、前記ｎウェルに形成された第１のｐ型拡散領域と、前記ｐウェルに形成された第１のｎ型拡散領域と、前記第１のｐ型拡散領域及び前記第１のｎ型拡散領域の上に配置されたフローティングゲートと、前記フローティングゲートの上に配置された複数の入力ゲート電極と、を備えるニューロンＣＭＯＳ回路が提供される。
【００１３】
前記基板は、不純物を含まない基板、不純物濃度の低い基板または絶縁基板であってもよい。
【００１４】
前記ｎウェルに形成された第２のｎ型拡散領域と、前記ｐウェルに形成された第２のｐ型拡散領域と、を更に備えてもよい。
【００１５】
また、本発明の一実施形態によると、基板と、前記基板に形成されたｎウェルと、前記ｎウェルに形成された第１のｐ型拡散領域と、前記基板に形成された第１のｎ型拡散領域と、前記第１のｐ型拡散領域及び前記第１のｎ型拡散領域の上に配置されたフローティングゲートと、前記フローティングゲートの上に配置された複数の入力ゲート電極と、を備え、前記ｎウェルは、前記フローティングゲートの半分の面積と重なるように配置されるニューロンＣＭＯＳ回路が提供される。
【００１６】
前記ｎウェルに形成された第２のｎ型拡散領域と、前記基板に形成された第２のｐ型拡散領域と、を更に備えてもよい。
【００１７】
前記第１のｐ型拡散領域に接続し、電源電圧を印加する第１の配線層と、前記第１のｎ型拡散領域に接続し、接地する第２の配線層と、前記第１のｐ型拡散領域と前記第１のｎ型拡散領域とに接続し、出力電圧を出力する第３の配線層と、を更に備えてもよい。
【００１８】
前記複数の入力ゲート電極はそれぞれ所定の容量を有し、前記複数の入力ゲート電極のそれぞれに入力される電圧に応じて、出力電圧を出力してもよい。
【００１９】
また、本発明の一実施形態によると、上記の何れかのニューロンＣＭＯＳ回路を備える電子回路が提供される。
【発明の効果】
【００２０】
本発明によると、フローティングゲート−基板間容量の影響による閾値変動を抑制し、高度な閾値の制御を実現するニューロンＣＭＯＳ回路が提供される。また、本発明によると、そのようなニューロンＣＭＯＳ回路を備える電子回路が提供される。
【図面の簡単な説明】
【００２１】
【図１】（ａ）は、従来のニューロンＣＭＯＳ回路９００の回路図であり、（ｂ）はニューロンＣＭＯＳ回路９００の等価回路９９０の回路図である。
【図２】（ａ）は、本発明の一実施形態に係るニューロンＣＭＯＳ回路１００の回路図であり、（ｂ）はニューロンＣＭＯＳ回路１００の等価回路１９０の回路図である。
【図３】本発明の一実施形態に係るニューロンＣＭＯＳ回路１００のレイアウトの一例を示す図である。
【図４】本発明の一実施形態に係るニューロンＣＭＯＳ回路２００のレイアウトの一例を示す図である。
【図５】本発明の一実施形態に係るニューロンＣＭＯＳ回路２００の等価回路２９０の回路図である。
【図６】本発明の一実施形態に係るニューロンＣＭＯＳ回路３００のレイアウトの一例を示す図である。
【図７】本発明の一実施形態に係るニューロンＣＭＯＳ回路３００の等価回路３９０の回路図である。
【図８】本発明の一実施例に係るｎビットフラッシュ型ＡＤ変換器５００の回路図である。
【図９】本発明の一実施例に係るニューロンＣＭＯＳ回路νCMOSiの回路とその等価回路である。
【図１０】本発明の一実施例に係るニューロンＣＭＯＳ回路νCMOSjの回路とその等価回路である。
【発明を実施するための形態】
【００２２】
以下、図面を参照して本発明に係るニューロンＣＭＯＳ回路について詳細に説明する。但し、本発明のニューロンＣＭＯＳ回路は多くの異なる態様で実施することも可能であり、以下に示す実施の形態及び実施例の記載内容に限定して解釈されるものではない。なお、本実施の形態及び実施例で参照する図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００２３】
本発明者は、フローティングゲート−基板間容量の影響を抑制することにより、ニューロンＣＭＯＳ回路の閾値の高度な制御が実現できることを見出した。すなわち、本発明は、フローティングゲート−基板間容量の影響による閾値の変動を抑制する機構をニューロンＣＭＯＳ回路に配設することにより、ニューロンＣＭＯＳ回路の閾値の高度な制御を実現するものである。なお、本発明に係るニューロンＣＭＯＳ回路は、フローティングゲートにｎ個（ｎは２以上の整数）の入力ゲート電極を備える回路であるが、以下の実施形態においては、理解を容易にするため、２つの入力ゲート電極からそれぞれ入力電圧VINA、入力電圧VINBが印加される例について説明する。
【００２４】
（実施形態１）
図１（ａ）は、従来のニューロンＣＭＯＳ回路９００の回路図であり、図１（ｂ）はニューロンＣＭＯＳ回路９００の等価回路９９０の回路図である。ここで、２つの入力ゲート電極を配設したニューロンＣＭＯＳ回路９００を例に説明する。C1、C2はニューロンＣＭＯＳ回路９００の閾値を決定するための容量であり、入力ゲート電極とフローティングゲートとの間の容量である。入力ゲート電極からはそれぞれ入力電圧VINA、入力電圧VINBが印加される。また、Φは基板電位を基準としたフローティングゲートの電圧であり、フローティングゲート−基板間の容量をC0とする。ニューロンＣＭＯＳ回路９００のｐチャネルニューロンＭＯＳＦＥＴ（以下、ＰＭＯＳという）のソースは電源電圧VDDが印加され、ｎチャネルＭＯＳＦＥＴ（以下、ＮＭＯＳという）のソースは接地される。また、ニューロンＣＭＯＳ回路９００のＰＭＯＳとＮＭＯＳのドレインは、出力電圧VOYを出力する。
【００２５】
このとき、ニューロンＣＭＯＳ回路９００のフローティングゲートの電圧Φは、次に示す式（１）のようになる。
【数１】
2013037737.tif 000003
【００２６】
ニューロンＣＭＯＳ回路９００は、電圧Φ＜閾値電圧VTHのとき、出力電圧VOYとして電源電圧VDDを出力する。また、電圧Φ≧閾値電圧VTHのとき、出力電圧VOYとして接地電圧（一般に０Ｖ）を出力する。
【００２７】
ここで、ニューロンＣＭＯＳ回路９００において、フローティングゲート−基板間容量C0は、フローティングゲートの面積に比例して生じる。フローティングゲートに配設する入力ゲート電極の数が増加すると、フローティングゲートの面積も増大し、結果として容量C0は無視できなくなる。このため、ニューロンＣＭＯＳ回路の閾値は容量C0の影響を受けて変動する。したがって、フローティングゲート−基板間容量の影響による変動を抑制する機構が必要となる。
【００２８】
図２（ａ）は、本発明の一実施形態に係るニューロンＣＭＯＳ回路１００の回路図であり、図２（ｂ）はニューロンＣＭＯＳ回路１００の等価回路１９０の回路図である。ニューロンＣＭＯＳ回路１００は、フローティングゲート−基板間容量C0と等しい容量C3を有する第３の入力ゲート電極がフローティングゲートに配設され、この入力ゲート電極に電源電圧VDDが印加される。それ以外の構成はニューロンＣＭＯＳ回路９００と同様である。本実施形態に係るニューロンＣＭＯＳ回路１００は、フローティングゲート−基板間容量C0と等しい容量C3をフローティングゲートに備えることにより、容量C0の影響をキャンセルして、ニューロンＣＭＯＳ回路１００の閾値の高度な制御を実現することができる。なお、本実施形態において、フローティングゲート−基板間の容量C0と第３の入力ゲート電極とフローティングゲート間の容量C3とが等しいとは、理論上の値が等しいことを示し、実際の回路においては、回路の製造プロセスにおいて許容される範囲で容量が概略等しいことを意味する。
【００２９】
フローティングゲート−基板間容量C0と等しい容量C3を設けることにより、フローティングゲート−基板間容量C0の影響をキャンセルできることを、数式を使って説明する。ニューロンＣＭＯＳ回路１００のフローティングゲートの電圧Φは、次に示す式（２）のようになる。
【数２】
2013037737.tif 000004
【００３０】
ニューロンＣＭＯＳ回路１００のフローティングゲート電圧に対する閾値を電源電圧VDDの１／２とすると、ニューロンＣＭＯＳ回路１００の出力は、式（３）のようになる。
【数３】
2013037737.tif 000005
【００３１】
式（３）に、C0＝C3を代入し整理すると、式（４）となる。
【数４】
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【００３２】
式（４）より、ニューロンＣＭＯＳ回路１００は、フローティングゲート−基板間容量C0の影響を受けないことがわかる。
【００３３】
図３は、ニューロンＣＭＯＳ回路１００のレイアウトの一例を示す図である。ニューロンＣＭＯＳ回路１００は、基板（図示せず）のｎウェル１０１が形成された領域上にｎ型拡散領域１１１とｐ型拡散領域１１３が形成され、基板上にｎ型拡散領域１１５とｐ型拡散領域１１７が形成されている。ｐ型拡散領域１１３とｎ型拡散領域１１５の上層には、第１の絶縁層（図示せず）を介してフローティングゲート１２１が配置される。フローティングゲート１２１は、ｐ型拡散領域１１３とｎ型拡散領域１１５が形成された領域から引き出され、第２の絶縁層（図示せず）を介して入力ゲート電極１３１、１３３及び１３５が配置される。フローティングゲート１２１と、入力ゲート電極１３１、１３３及び１３５との上層には第３の絶縁層（図示せず）が形成され、その上層には配線層１４１、１４３、１５１、１５３及び１５５が形成される。ここで、配線層１５１はニューロンＣＭＯＳ回路１００に電源電圧VDDを印加する配線であり、配線層１５３は接地するための配線である。また、配線層１５５は、ニューロンＣＭＯＳ回路１００の出力電圧VOYを出力するための配線である。
【００３４】
配線層１５１と、ｎ型拡散領域１１１、ｐ型拡散領域１１３及び入力ゲート電極１３５とは、コンタクトホール１６１により接続される。また、配線層１５３と、ｎ型拡散領域１１５、ｐ型拡散領域１１７とは、コンタクトホール１６１により接続される。入力ゲート電極１３１と配線層１４１、入力ゲート電極１３３と配線層１４３は、コンタクトホール１６１によりそれぞれ接続される。フローティングゲート１２１に対して配線層１５１が配置された領域とは反対側のｐ型拡散領域１１３の領域に、配線層１５５が配置され、コンタクトホール１６１によりｐ型拡散領域１１３と接続される。また、フローティングゲート１２１に対して配線層１５３が配置された領域とは反対側のｎ型拡散領域１１５の領域に、配線層１５５が配置され、コンタクトホール１６１によりｎ型拡散領域１１５と接続される。
【００３５】
ニューロンＣＭＯＳ回路１００は、入力ゲート電極１３１、１３３及び１３５の膜厚と面積を調整することにより、入力ゲート電極１３１、１３３及び１３５とフローティングゲート１２１との間の容量C1、C2及びC3を所望の容量に設計することができる。上述したように、容量C3は、フローティングゲート−基板間容量C0と等しくなるように設計する。本実施形態においては、回路の製造プロセスにおいて許容される範囲でフローティングゲート−基板間の容量C0と第３の入力ゲート電極とフローティングゲート間の容量C3とを概略等しくする。
【００３６】
なお、本実施形態に係るニューロンＣＭＯＳ回路１００には、半導体装置に製造に用いられる公知の材料を利用することができる。また、ニューロンＣＭＯＳ回路１００の製造には、公知の半導体装置の製造方法が適用可能である。従って、ニューロンＣＭＯＳ回路１００に用いる材料及び製造方法の詳細な説明は省略する。
【００３７】
このように、本実施形態に係るニューロンＣＭＯＳ回路１００は、フローティングゲート−基板間容量C0と等しい容量C3を有する第３の入力ゲート電極をフローティングゲートに配設し、第３の入力ゲート電極に電源電圧VDDが印加することにより、フローティングゲート−基板間容量の影響による閾値の変動を抑制し、ニューロンＣＭＯＳ回路１００の閾値の高度な制御を実現することができる優れた効果を奏する。なお、本実施形態においては、２つの入力ゲート電極からそれぞれ入力電圧VINA、入力電圧VINBが印加される例について説明したが、本発明はこれに限定されるものではなく、入力ゲート電極の数は任意に設定可能である。
【００３８】
（実施形態２）
実施形態１においては、フローティングゲート−基板間容量の影響による閾値の変動を抑制するために、フローティングゲート−基板間容量C0と等しい容量C3を有する第３の入力ゲート電極をフローティングゲートに配設したが、本実施形態に係るニューロンＣＭＯＳ回路２００においては、不純物を含まない基板や不純物濃度の低い基板または絶縁基板を用い、なるべく不純物が拡散されていない領域、具体的には、ＭＯＳＦＥＴを構成するのに必要な部分を除き、不純物が拡散されていない領域上にフローティングゲートを配置することで、フローティングゲート−基板間の容量を入力ゲート−フローティングゲート間の容量に比べて無視できるくらいに小さくし、フローティングゲート−基板間容量の影響を抑制したニューロンＣＭＯＳ回路について説明する。
【００３９】
図４は、本発明の一実施形態に係るニューロンＣＭＯＳ回路２００のレイアウトの一例を示す図である。また、図５は、ニューロンＣＭＯＳ回路２００の等価回路２９０の回路図である。ニューロンＣＭＯＳ回路２００は、不純物を含まない基板や不純物濃度の低い基板または絶縁基板を用いた場合に適用可能である。なお、ニューロンＣＭＯＳ回路２００において、ニューロンＣＭＯＳ回路１００と同様の構成には同じ符号を付した。
【００４０】
ニューロンＣＭＯＳ回路２００は、フローティングゲート１２１を、ＭＯＳＦＥＴを構成するのに必要な部分を除き、不純物が拡散されていない領域上、すわなち、ｎウェル１０１およびｐウェル２０３と重ならないように配置することによりフローティングゲート−基板間容量を入力ゲート−フローティングゲート間の容量に比べて無視できるくらいに小さくしている。ニューロンＣＭＯＳ回路２００の等価回路２９０においてフローティングゲート−基板間容量C0が省略されているのはそのためである。
【００４１】
ニューロンＣＭＯＳ回路２００は、基板（図示せず）のｎウェル１０１が形成された領域上にｎ型拡散領域１１１とｐ型拡散領域１１３が形成され、基板のｐウェル２０３が形成された領域上にとｎ型拡散領域１１５とｐ型拡散領域１１７が形成されている。ｐ型拡散領域１１３とｎ型拡散領域１１５の上層には、第１の絶縁層（図示せず）を介してフローティングゲート１２１が配置される。このときフローティングゲート１２１は、ＭＯＳＦＥＴを構成するのに必要な部分を除き、ｎウェル１０１、ｐウェル２０３と重ならないように配置する。フローティングゲート１２１は、ｐ型拡散領域１１３とｎ型拡散領域１１５が形成された領域から引き出され、第２の絶縁層（図示せず）を介して入力ゲート電極２３１及び２３３が配置される。フローティングゲート１２１と、入力ゲート電極２３１及び２３３との上層には第３の絶縁層（図示せず）が形成され、その上層には配線層１４１、１４３、１５１、１５３及び１５５が形成される。ここで、配線層１５１はニューロンＣＭＯＳ回路２００に電源電圧VDDを印加する配線であり、配線層１５３は接地するための配線である。また、配線層１５５は、ニューロンＣＭＯＳ回路２００の出力電圧VOYを出力するための配線である。
【００４２】
配線層１５１と、ｎ型拡散領域１１１及びｐ型拡散領域１１３とは、コンタクトホール１６１により接続される。また、配線層１５３と、ｎ型拡散領域１１５、ｐ型拡散領域１１７とは、コンタクトホール１６１により接続される。入力ゲート電極２３１と配線層１４１、入力ゲート電極２３３と配線層１４３は、コンタクトホール１６１によりそれぞれ接続される。フローティングゲート１２１に対して配線層１５１が配置された領域とは反対側のｐ型拡散領域１１３の領域に、配線層１５５が配置され、コンタクトホール１６１によりｐ型拡散領域１１３と接続される。また、フローティングゲート１２１に対して配線層１５３が配置された領域とは反対側のｎ型拡散領域１１５の領域に、配線層１５５が配置され、コンタクトホール１６１によりｎ型拡散領域１１５と接続される。
【００４３】
ニューロンＣＭＯＳ回路２００は、入力ゲート電極２３１及び２３３の面積を調整することにより、入力ゲート電極２３１及び２３３とフローティングゲート１２１との間の容量C1及びC2を所望の容量に設計することができる。
【００４４】
なお、本実施形態に係るニューロンＣＭＯＳ回路２００には、不純物を含まない基板や不純物濃度の低い基板または絶縁基板であれば、半導体装置に製造に用いられる公知の材料を利用することができる。不純物濃度の低い基板としては、例えば、ｐ型のシリコン基板で１０１５  ａｔｏｍｓ／ｃｍ３以下の不純物濃度の基板を用いることができる。また、ニューロンＣＭＯＳ回路２００の製造には、公知の半導体装置の製造方法が適用可能である。従って、ニューロンＣＭＯＳ回路２００に用いる材料及び製造方法の詳細な説明は省略する。
【００４５】
このように、本実施形態に係るニューロンＣＭＯＳ回路２００は、不純物を含まない基板や不純物濃度の低い基板または絶縁基板を用い、なるべく不純物が拡散されていない領域、具体的には、ＭＯＳＦＥＴを構成するのに必要な部分を除き、不純物が拡散されていない領域上にフローティングゲートを配置するように設計することにより、２つの入力ゲート電極のみで、フローティングゲート−基板間容量の影響による閾値の変動を抑制し、ニューロンＣＭＯＳ回路２００の閾値の高度な制御を実現することができる優れた効果を奏する。なお、本実施形態においては、２つの入力ゲート電極からそれぞれ入力電圧VINA、入力電圧VINBが印加される例について説明したが、本発明はこれに限定されるものではなく、入力ゲート電極の数は任意に設定可能である。
【００４６】
（実施形態３）
実施形態２においては、不純物を含まない基板や不純物濃度の低い基板または絶縁基板を用い、なるべく不純物が拡散されていない領域上にフローティングゲートを配置するように設計することにより、２つの入力ゲート電極のみで、フローティングゲート−基板間容量の影響による閾値の変動を抑制する例を説明したが、本実施形態に係るニューロンＣＭＯＳ回路３００においては、フローティングゲートの半分の面積をｎウェルと重なるように設計することにより、フローティングゲート−基板間容量の影響を抑制したニューロンＣＭＯＳ回路について説明する。
【００４７】
図６は、本発明の一実施形態に係るニューロンＣＭＯＳ回路３００のレイアウトの一例を示す図である。また、図７は、ニューロンＣＭＯＳ回路３００の等価回路３９０の回路図である。図７において、容量CDはフローティングゲート−電源間容量である。なお、ニューロンＣＭＯＳ回路３００において、ニューロンＣＭＯＳ回路１００及びニューロンＣＭＯＳ回路２００と同様の構成には同じ符号を付した。
【００４８】
ニューロンＣＭＯＳ回路３００はフローティングゲート１２１の半分の面積と重なるように、ｎウェル３０１を基板（図示せず）に形成する。ｎウェル３０１が形成された領域上にｎ型拡散領域３１１とｐ型拡散領域１１３が形成され、基板上にｎ型拡散領域１１５とｐ型拡散領域３１７が形成されている。ｐ型拡散領域１１３とｎ型拡散領域１１５の上層には、第１の絶縁層（図示せず）を介してフローティングゲート１２１が配置される。フローティングゲート１２１は、ｐ型拡散領域１１３とｎ型拡散領域１１５が形成された領域から引き出され、第２の絶縁層（図示せず）を介して入力ゲート電極２３１及び２３３が配置される。フローティングゲート１２１と、入力ゲート電極２３１及び２３３との上層には第３の絶縁層（図示せず）が形成され、その上層には配線層１４１、１４３、１５１、１５３及び１５５が形成される。ここで、配線層１５１はニューロンＣＭＯＳ回路３００に電源電圧VDDを印加する配線であり、配線層１５３は接地するための配線である。また、配線層１５５は、ニューロンＣＭＯＳ回路３００の出力電圧VOYを出力するための配線である。
【００４９】
配線層１５１と、ｎ型拡散領域３１１及びｐ型拡散領域１１３とは、コンタクトホール１６１により接続される。また、配線層１５３と、ｎ型拡散領域１１５、ｐ型拡散領域３１７とは、コンタクトホール１６１により接続される。入力ゲート電極２３１と配線層１４１、入力ゲート電極２３３と配線層１４３は、コンタクトホール１６１によりそれぞれ接続される。フローティングゲート１２１に対して配線層１５１が配置された領域とは反対側のｐ型拡散領域１１３の領域に、配線層１５５が配置され、コンタクトホール１６１によりｐ型拡散領域１１３と接続される。また、フローティングゲート１２１に対して配線層１５３が配置された領域とは反対側のｎ型拡散領域１１５の領域に、配線層１５５が配置され、コンタクトホール１６１によりｎ型拡散領域１１５と接続される。
【００５０】
ニューロンＣＭＯＳ回路３００は、入力ゲート電極２３１及び２３３の面積を調整することにより、入力ゲート電極２３１及び２３３とフローティングゲート１２１との間の容量C1及びC2を所望の容量に設計することができる。
【００５１】
ニューロンＣＭＯＳ回路３００においては、フローティングゲート１２１の半分の面積と重なるようにｎウェル３０１を配設することにより、フローティングゲート−基板間容量C0とフローティングゲート−電源間容量CDとが等しくなり、フローティングゲート１２１が基板や電源に対して持つ容量の影響によりニューロンＣＭＯＳ回路の閾値電圧が変動するのを抑制することができる。
【００５２】
このことを、数式を使って説明する。ニューロンＣＭＯＳ回路３００のフローティングゲートの電圧Φは、次に示す式（５）のようになる。
【数５】
2013037737.tif 000007
【００５３】
ニューロンＭＯＳ回路３００のフローティングゲート電圧に対する閾値を電源電圧VDDの１／２とすると、ニューロンＭＯＳ回路３００の出力は、式（６）のようになる。
【数６】
2013037737.tif 000008
【００５４】
式（６）に、C0＝CDを代入し整理すると、式（７）となる。
【数７】
2013037737.tif 000009
【００５５】
式（７）より、本実施形態に係るニューロンＣＭＯＳ回路３００は、フローティングゲート−基板間容量C0の影響を受けないことがわかる。
【００５６】
なお、本実施形態に係るニューロンＣＭＯＳ回路３００には、半導体装置に製造に用いられる公知の材料を利用することができる。また、ニューロンＣＭＯＳ回路３００の製造には、公知の半導体装置の製造方法が適用可能である。従って、ニューロンＣＭＯＳ回路３００に用いる材料及び製造方法の詳細な説明は省略する。
【００５７】
このように、本実施形態に係るニューロンＣＭＯＳ回路３００は、フローティングゲートの半分の面積と重なるようにｎウェルを配設することにより、２つの入力ゲート電極のみで、フローティングゲート−基板間容量の影響による閾値の変動を抑制し、ニューロンＣＭＯＳ回路３００の閾値の高度な制御を実現することができる優れた効果を奏する。なお、本実施形態のおいては、ｐ基板を用いた例について説明したが、ｎ基板を用いた場合も、フローティングゲートの半分の面積をｐウェルと重なるように設計することにより同様の効果を得ることができる。また、本実施形態においては、２つの入力ゲート電極からそれぞれ入力電圧VINA、入力電圧VINBが印加される例について説明したが、本発明はこれに限定されるものではなく、入力ゲート電極の数は任意に設定可能である。
【実施例】
【００５８】
上述した本発明に係るニューロンＣＭＯＳ回路を用いた電子回路の一例として、本発明の一実施形態に係るニューロンＣＭＯＳ回路１００と同等の回路を用いたｎビットフラッシュ型ＡＤ変換器について以下に説明する。
【００５９】
（ｎビットフラッシュ型ＡＤ変換器）
本実施例に係るｎビットフラッシュ型ＡＤ変換器５００は、量子化出力部５３０とエンコード部５５０を有する。図８は、本発明の一実施形態に係るｎビットフラッシュ型ＡＤ変換器５００の回路図である。図８においてNi（ｉ＝１〜２ｎ−１−１）、Nj（ｊ＝２ｎ−１＋１〜２ｎ−１）、NIN1、NIN2はＣＭＯＳ回路、νCMOSi（ｉ＝１〜２ｎ−１−１）、νCMOSj（ｊ＝２ｎ−１＋１〜２ｎ−１）はニューロンＣＭＯＳ回路である。ｎビットフラッシュ型ＡＤ変換器５００は、νCMOSi（ｉ＝１〜２ｎ−１−１）及びνCMOSj（ｊ＝２ｎ−１＋１〜２ｎ−１）、すなわち、２ｎ−２個のニューロンＣＭＯＳ回路と１個のＣＭＯＳ回路NIN1とがアナログ入力電圧VINを入力する端子に接続し、各ニューロンＣＭＯＳ回路には波形整形用のＣＭＯＳ回路が１個ずつ直列に接続し、ＣＭＯＳ回路NIN1にはＣＭＯＳ回路NIN2が直列に接続する。
【００６０】
ニューロンＣＭＯＳ回路のゲートに付したCi,1、Ci,2、Ci,3（ｉ＝１〜２ｎ−１−１）及びCj,1、Cj,2、Cj,3（ｊ＝２ｎ−１＋１〜２ｎ−１）は、ニューロンＣＭＯＳ回路の各入力端子とフローティングゲート間の結合容量である。ｎビットフラッシュ型ＡＤ変換器５００においては、ニューロンＣＭＯＳ回路νCMOSi（ｉ＝１〜２ｎ−１−１）及びνCMOSj（ｊ＝２ｎ−１＋１〜２ｎ−１）の容量Ci,1（ｉ＝１〜２ｎ−１−１）及びCj,1（ｊ＝２ｎ−１＋１〜２ｎ−１）を有するゲートには電源電圧VDDが印加され、容量Ci,2（ｉ＝１〜２ｎ−１−１）及びCj,2（ｊ＝２ｎ−１＋１〜２ｎ−１）を有するゲートにはアナログ入力電圧VINが印加される。νCMOSi（ｉ＝１〜２ｎ−１−１）の容量Ci,3（ｉ＝１〜２ｎ−１−１）を有するゲートには電源電圧VDDが印加され、νCMOSj（ｊ＝２ｎ−１＋１〜２ｎ−１）の容量Cj,3（ｊ＝２ｎ−１＋１〜２ｎ−１）を有するゲートは接地される。アナログ入力電圧VINは、ＣＭＯＳ回路NIN2に直列に接続したＣＭＯＳ回路NIN1にも印加される。
【００６１】
また、ｎビットフラッシュ型ＡＤ変換器５００は、エンコード部５５０を更に有する。ｎビットの場合のＡＤ変換出力VOi（ｉ＝１〜ｎ−１）を得るための回路は、式（８）により設計できる。
【数８】
2013037737.tif 000010
2013037737.tif 000011
【００６２】
上述の実施形態において説明したように、容量Ci,1、Cj,1は、ニューロンＣＭＯＳ回路の閾値がフローティングゲート−基板間容量の影響により変動するのを防ぐための容量であり、入力ゲート電極とフローティングゲート間の容量である。したがって、容量Ci,1、Cj,1は、式（９）、式（１０）のように、フローティングゲート−基板間容量Ci,0（図示していない）、Cj,0（図示していない）と同容量である。なお、実際の回路においては、回路の製造プロセスにおいて許容される範囲で容量が概略等しいことを意味する。
【００６３】
【数９】
2013037737.tif 000012
【数１０】
2013037737.tif 000013
【００６４】
Ci,2、Ci,3、Cj,2、Cj,3はニューロンＣＭＯＳ回路の閾値を決定するための容量であり、それぞれ次に示す式（１１）〜式（１４）の関係を満たす。なお、Cuは半導体の設計上で最適に設定される基本容量である。
【数１１】
2013037737.tif 000014
【数１２】
2013037737.tif 000015
【数１３】
2013037737.tif 000016
【数１４】
2013037737.tif 000017
また、全てのＣＭＯＳ回路の閾値は電源電圧VDDの１／２、全てのニューロンＣＭＯＳ回路のフローティングゲートの電圧に対する閾値は電源電圧VDDの１／２とする。
【００６５】
図９は、図８の上からｉ番目（ｉ＝１〜２ｎ−１−１）のニューロンＣＭＯＳ回路νCMOSiの回路とその等価回路であり、図１０は図８の上からｊ番目（ｊ＝２ｎ−１＋１〜２ｎ−１）のニューロンＣＭＯＳ回路νCMOSjの回路とその等価回路である。図９、図１０において、Ci,0、Cj,0はフローティングゲート−基板間容量、Φｉ及びΦjは基板電位を基準としたフローティングゲートの電圧である。フローティングゲートの電圧Φｉ、Φjは、次に示す式（１５）、式（１６）のようになる。
【数１５】
2013037737.tif 000018
【数１６】
2013037737.tif 000019
【００６６】
ニューロンＣＭＯＳ回路は、フローティングゲートの電圧が電源電圧VDDの１／２以上の場合に０Ｖ、VDD／２未満の場合に電源電圧VDDを出力する素子である。ニューロンＣＭＯＳ回路νCMOSi（ｉ＝１〜２ｎ−１−１）の出力を回路Ni（ｉ＝１〜２ｎ−１−１）により反転した電圧が量子化出力電圧Vi（ｉ＝１〜２ｎ−１−１）であり、ニューロンＣＭＯＳ回路νCMOSj（ｊ＝２ｎ−１＋１〜２ｎ−１）の出力をＣＭＯＳ回路Nj（ｊ＝２ｎ−１＋１〜２ｎ−１）により反転した電圧が量子化出力電圧Vj（ｊ＝２ｎ−１＋１〜２ｎ−１）である。したがって、量子化出力電圧Vi（ｉ＝１〜２ｎ−１）及びVj（ｊ＝２ｎ−１＋１〜２ｎ−１）は、式（１７）、式（１８）のようになる。
【数１７】
2013037737.tif 000020
【数１８】
2013037737.tif 000021
【００６７】
式（１７）に、式（９）、式（１１）、式（１２）を代入し整理すると、式（１９）のようになる。また、式（１８）に式（１０）、式（１３）、式（１４）を代入し整理すると、式（２０）のようになる。
【数１９】
2013037737.tif 000022
【数２０】
2013037737.tif 000023
【００６８】
2013037737.tif 000024
【００６９】
以上説明したように、本実施例に係るｎビットフラッシュ型ＡＤ変換器５００は、電圧を比較する素子としてコンパレータに比べて回路規模が小さく消費電力の少ないニューロンＣＭＯＳ回路を用いるため、従来のフラッシュ型ＡＤ変換器に比して十分に消費電力の少ないフラッシュ型ＡＤ変換器を実現することができる。
【００７０】
なお、本実施例においてはニューロンＣＭＯＳ回路１００と同等の回路を用いた例を説明したが、本実施例に係るｎビットフラッシュ型ＡＤ変換器５００には、ニューロンＣＭＯＳ回路２００またはニューロンＣＭＯＳ回路３００を利用することもできる。また、本実施例においてはｎビットフラッシュ型ＡＤ変換器を例に説明したが、本発明に係るニューロンＣＭＯＳ回路は、様々な電子回路に適用可能である。
【符号の説明】
【００７１】
１００：ニューロンＣＭＯＳ回路、１０１：ｎウェル、１１１：ｎ型拡散領域、１１３：ｐ型拡散領域、１１５：ｎ型拡散領域、１１７：ｐ型拡散領域、１２１：フローティングゲート、１３１：入力ゲート電極、１３３：入力ゲート電極、１３５：入力ゲート電極、１４１：配線層、１４３：配線層、１５１：配線層、１５３：配線層、１５５：配線層、１９０：ニューロンＣＭＯＳ回路１００の等価回路、２００：ニューロンＣＭＯＳ回路、２０３：ｐウェル、２３１：入力ゲート電極、２３３：入力ゲート電極、２９０：ニューロンＣＭＯＳ回路２００の等価回路、３００：ニューロンＣＭＯＳ回路、３０１：ｎウェル、３１１：ｎ型拡散領域、３１７：ｐ型拡散領域、３９０：ニューロンＣＭＯＳ回路３００の等価回路、５００：ｎビットフラッシュ型ＡＤ変換器、５３０：量子化出力部、５５０：エンコード部
【図１】
2013037737.tif 000025
【図２】
2013037737.tif 000026
【図３】
2013037737.tif 000027
【図４】
2013037737.tif 000028
【図５】
2013037737.tif 000029
【図６】
2013037737.tif 000030
【図７】
2013037737.tif 000031
【図８】
2013037737.tif 000032
【図９】
2013037737.tif 000033
【図１０】
2013037737.tif 000034