(57)【要約】【課題】各メモリ７、８に内蔵されたチップが、それぞれ２つであっても１つであっても、同一のプリント基板ＰＣＢを使用でき、かつ、アドレスデコーダメモリ間経路Ｌ１〜Ｌ４及びプロセッサアドレスデコーダ間経路Ｌ０を構成する経路切り替え用抵抗素子Ｒ２〜Ｒ６の配設箇所が少なく、アドレスデコーダメモリ間経路Ｌ１〜Ｌ４のＳＩ解析工数が増加しない、プリント基板を提供する。【解決手段】プロセッサアドレスデコーダ間経路Ｌ０は、第１ＭＰＵ出力端子Ａ２３から第１アドレスデコーダ入力端子Ａに指示信号を供給可能で経路切り替え用抵抗素子Ｒ４が実装可能な第１指示信号経路Ａ２３−Ａと、端子Ａ２４から入力端子Ｂに指示信号を供給可能な第２指示信号経路Ａ２４−Ｂと、入力端子Ａにアース信号Ｓｅを供給可能で経路切り替え用抵抗素子Ｒ６が実装可能な固定指示信号経路Ｒ６−Ａとから成る。【選択図】図１
2013037622.tif 000002
【特許請求の範囲】
【請求項１】
第１メモリが実装され、少なくとも２つのメモリ端子を有する第１メモリ実装領域と、
第２メモリが実装され、少なくとも２つのメモリ端子を有する第２メモリ実装領域と、
前記第１メモリと前記第２メモリとにアドレスを指定するアドレス信号を供給し、かつ指示信号を出力するプロセッサが実装されるプロセッサ実装領域と、
前記プロセッサからの前記指示信号が入力され、前記メモリ端子のいずれかを有効とする有効メモリ信号を出力するアドレスデコーダが実装されるアドレスデコーダ実装領域と、を備えたプリント基板であって、
前記アドレスデコーダは、
前記プロセッサに接続される第１アドレスデコーダ入力端子及び第２アドレスデコーダ入力端子を有し、
かつ前記第１メモリ実装領域の前記メモリ端子に、第１アドレスデコーダ出力端子及び第２アドレスデコーダ出力端子が接続され、前記第２メモリ実装領域の前記メモリ端子に、第３アドレスデコーダ出力端子及び第４アドレスデコーダ出力端子を接続され、
前記第１アドレスデコーダ入力端子に「０」値の前記指示信号が入力され、前記第２アドレスデコーダ入力端子に「０」値の前記指示信号が入力されるときは前記第１アドレスデコーダ出力端子から前記有効メモリ信号を出力し、
前記第１アドレスデコーダ入力端子に「１」値の前記指示信号が入力され、前記第２アドレスデコーダ入力端子に「０」値の前記指示信号が入力されるときは前記第２アドレスデコーダ出力端子から前記有効メモリ信号を出力し、
前記第１アドレスデコーダ入力端子に「０」値の前記指示信号が入力され、前記第２アドレスデコーダ入力端子に「１」値の前記指示信号が入力されるときは前記第３アドレスデコーダ出力端子から前記有効メモリ信号を出力し、
前記第１アドレスデコーダ入力端子に「１」値の前記指示信号が入力され、前記第２アドレスデコーダ入力端子に「１」値の前記指示信号が入力されるときは前記第４アドレスデコーダ出力端子から前記有効メモリ信号を出力する前記プリント基板において、
前記指示信号に代えて「０」値の固定信号を前記第１アドレスデコーダ入力端子へ入力する第１実装状態では、前記第１アドレスデコーダ入力端子をアースする第１経路切り替え用抵抗素子が実装可能とされ、
前記第１アドレスデコーダ入力端子がアースされない第２実装状態では、前記第１経路切り替え用抵抗素子が外され、前記第１アドレスデコーダ入力端子に前記プロセッサからの前記指示信号を入力する第２経路切り替え用抵抗素子が実装可能とされ、
前記第１実装状態と前記第２実装状態とのいずれかが選択されることを特徴とするプリント基板。
【請求項２】
前記第１経路切り替え用抵抗素子が実装される前記第１実装状態では、前記プロセッサから前記第１アドレスデコーダ入力端子へ前記指示信号を入力する経路を切断して、前記プロセッサから前記第１、第２メモリ領域の夫々１つの前記メモリ端子に前記アドレス信号を入力するアドレス信号供給経路を更に備えることを特徴とする請求項１に記載のプリント基板。
【請求項３】
前記プロセッサから前記第２アドレスデコーダ入力端子へ前記指示信号を入力する一対の経路をさらに備え、それら経路を切り替えるため第３、第４経路切り替え用抵抗素子が実装可能であることを特徴とする請求項１または２に記載のプリント基板。
【請求項４】
第１メモリが実装され、少なくとも２つのメモリ端子を有する第１メモリ実装領域と、
第２メモリが実装され、少なくとも２つのメモリ端子を有する第２メモリ実装領域と、
前記第１メモリと前記第２メモリとにアドレスを指定するアドレス信号を供給し、かつ指示信号を出力するプロセッサが実装されるプロセッサ実装領域と、
前記プロセッサからの前記指示信号が入力され、前記メモリ端子のいずれかを有効とする有効メモリ信号を出力するアドレスデコーダが実装されるアドレスデコーダ実装領域と、を備えたプリント基板であって、
前記アドレスデコーダは、
前記プロセッサに接続される第１アドレスデコーダ入力端子及び第２アドレスデコーダ入力端子を有し、
かつ前記第１メモリ実装領域の前記メモリ端子に、第１アドレスデコーダ出力端子及び第２アドレスデコーダ出力端子が接続され、前記第２メモリ実装領域の前記メモリ端子に、第３アドレスデコーダ出力端子及び第４アドレスデコーダ出力端子を接続され、
前記第１アドレスデコーダ入力端子に「０」値の前記指示信号が入力され、前記第２アドレスデコーダ入力端子に「０」値の前記指示信号が入力されるときは前記第１アドレスデコーダ出力端子から前記有効メモリ信号を出力し、
前記第１アドレスデコーダ入力端子に「１」値の前記指示信号が入力され、前記第２アドレスデコーダ入力端子に「０」値の前記指示信号が入力されるときは前記第２アドレスデコーダ出力端子から前記有効メモリ信号を出力し、
前記第１アドレスデコーダ入力端子に「０」値の前記指示信号が入力され、前記第２アドレスデコーダ入力端子に「１」値の前記指示信号が入力されるときは前記第３アドレスデコーダ出力端子から前記有効メモリ信号を出力し、
前記第１アドレスデコーダ入力端子に「１」値の前記指示信号が入力され、前記第２アドレスデコーダ入力端子に「１」値の前記指示信号が入力されるときは前記第４アドレスデコーダ出力端子から前記有効メモリ信号を出力する前記プリント基板において、
前記プロセッサから前記第１アドレスデコーダ入力端子と前記第２アドレスデコーダ入力端子とに共通の前記指示信号を入力する第１実装状態では、それら第１、第２アドレスデコーダ入力端子に接続される共通経路切り替え用抵抗素子が実装可能とされ、
前記第１、第２アドレスデコーダ入力端子にそれぞれ個別の前記指示信号を入力する第２実装状態では、前記共通経路切り替え用抵抗素子が外され、
前記第１、第２アドレスデコーダ入力端子のいずれかが選択されることを特徴とするプリント基板。
【請求項５】
前記共通経路切り替え用抵抗素子が実装される前記第１実装状態では、前記プロセッサから前記第１アドレスデコーダ入力端子へ前記指示信号を入力する経路を切断して、前記プロセッサから前記第１、第２メモリ領域の夫々１つの前記メモリ端子に前記アドレス信号を入力するアドレス信号供給経路を更に備えることを特徴とする請求項４に記載のプリント基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チップが内蔵された複数のメモリを、アドレスデコーダを介してプロセッサ（以下ＭＰＵともいう）にて制御可能とし、経路切り替え用抵抗素子の配置の変更で、メモリの容量またはチップ（バンク）数が変更されても、同一のプリント基板を用いて、実装可能とする場合において、経路切り替え用抵抗素子が少なく、かつ経路もシンプルで本数の増加がなく、経路のＳＩ解析工数が増加しないプリント基板に関するものであり、特には、車両用計器に使用されるものである。
【背景技術】
【０００２】
従来、特許文献１として、中央処理装置と主記憶装置との間におけるメモリバス接続方式に関し、特に、メモリバスの接続を任意に変更することができるメモリバス接続方式が知られている。これには、複数のメモリ素子からなる主記憶装置（ＭＥＭ）と、主記憶装置に対する信号を出力する中央処理装置（ＣＰＵ）と、中央処理装置から出力された信号を主記憶装置４内のメモリ素子の入力条件に従った信号に変換して出力するメモリアクセス制御部（ＭＡＣ）が構成されており、中央処理装置とメモリアクセス制御部、メモリアクセス制御部と主記憶装置とはそれぞれバスにて接続されている。
【０００３】
そして、近年のメモリ容量の拡大、データ信号数の増大及び制御信号の変更等が頻繁に行われている結果、市場においてメモリバスの接続を最新のメモリ素子に対応させるにためは、メモリアクセス制御部とメモリ素子との間の接続を変更する必要があるという課題が指摘されている。かつ、メモリアクセス制御部とメモリ素子とが物理的かつ固定的に接続されているため、メモリアクセス制御部とメモリ素子との間の接続を変更する場合、部品が実装される基板を再設計しなければならず、経済性及び即応性に欠けるという課題が提示されている。
【０００４】
この課題のために、特許文献１のメモリバス接続方式は、複数のメモリ素子からなる主記憶手段と、該主記憶手段に対する信号を出力する中央処理手段と、該中央処理手段から出力された信号をメモリ素子の入力条件に従った信号に変換して出力するメモリアクセス制御手段とを有し、中央処理手段とメモリアクセス制御手段、メモリアクセス制御手段と主記憶手段とがそれぞれバスにて接続されることにより、中央処理手段から出力される信号に従って主記憶手段におけるデータの書き込みあるいは読み出し動作が行われるメモリバス接続方式において、主記憶手段とメモリアクセス制御手段との間に、メモリ素子とメモリアクセス制御手段との接続を制御するための、物理的なスイッチからなるメモリバス接続変換手段を有する。この物理的なスイッチとは、入力端子と出力端子との接続データが予め書き込まれており、この接続に従って、入力された信号が出力端子へ転送されて出力されるメモリバス接続変換用プログラマブルロジックアレイである。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−２８３２５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
また、従来、高速伝送時のデジタルシステムでは、信号線を通過した高速のデジタル信号の波形に歪み（波形の立ち上がりに傾斜）があると、信号を受け取ったデジタルＬＳＩが正常に動かないことがあり、シグナル・インテグリティ（Ｓｉｇｎａｌ  Ｉｎｔｅｇｒｉｔｙ；つまり波形品質、以下ＳＩという）を評価することが重要であった。
【０００７】
ＳＩの評価・確認は、ＥＤＡツール（電子機器、半導体など電気系の設計作業を自動化し支援するためのソフトウェア、ハードウェア及び手法に要するツール）を用いたシミュレーションによって行われるのが一般的である。この場合、シミュレーションの工数を低減するために、評価の対象となる信号線の本数が少なくなることが望ましい。
【０００８】
更に、従来、メモリ内に２つのチップ（バンク）が内蔵された２チップイネーブル方式と、メモリ内に１つのチップ（バンク）が内蔵された１チップイネーブル方式で、かつそれぞれに３２Ｍｂｙｔｅと１６Ｍｂｙｔｅ等の異なる容量がある場合において、それらのチップを切り替えて使用する場合に、アドレスデコーダの入力側と出力側の経路を切り替えて対応する必要があった。このときに使用する経路切り替え用抵抗素子は、コストの観点から少なくすることが好ましい。ところが、このような問題に対して、上述の特許文献１は、なんら具体的な解決構造を提示できていない。
【０００９】
ここで、発明者が開発過程において案出したプリント基板実装回路について説明し、その問題点について更に詳しく述べる。図４において、プリント基板上のプロセッサ１５と、メモリ７、８との間に、アドレスデコーダ１７が実装されている。メモリ７、８は内部に記憶素子が２チップ内蔵された２チップのものと、１チップ内蔵された１チップのものとが存在する。
【００１０】
また、同じ３２Ｍバイトの容量を持つメモリ７、８でも、１チップ内蔵タイプで構成されたものと２チップ内蔵タイプで構成されたものが存在する。またメモリ７、８のメーカにはＡ社とＢ社とが存在する。このうち、Ａ社の製品を採用して３２Ｍバイトのメモリ７、８をプロセッサ１５に接続するプリント基板実装回路を完成させたとしても、Ａ社の製品の代替品となるＢ社の製品を使用した場合において、同じプリント基板を継続使用できるようにしておく必要がある。
【００１１】
更に、上記代替品に変えた場合において、プリント基板上に実装可能な経路切り替え用抵抗素子（０Ωのチップ抵抗）の実装スペース、及び経路切り替え用抵抗素子への経路をあらかじめ構築しておく必要がある。そして、代替品に変えた場合に、経路切り替え用抵抗素子を実装する位置を変更するだけで、同じプリント基板で対応できることが望ましい。
【００１２】
更に、コストの観点から、上記の経路切り替え用抵抗素子の個数が少ないほうが望ましい。また、アドレスデコーダ１７からメモリ７、８に至る経路のバリエーションが増加することは、ＳＩ解析の工数を要するため好ましくない。したがって、代替品に代えても、アドレスデコーダ１７からメモリ７、８に至る経路の本数が少ないことが望まれる。発明者は、この問題を抱えつつ、開発過程のプリント基板実装回路として、図４に記載のものを案出した。以下、この非公知の案出過程のプリント実装基板について説明する。
【００１３】
（Ａ社の２チップイネーブル方式で合計６４Ｍｂｙｔｅの容量に対応する場合）
図４の（ａ）において、２チップから成る各メモリ７、８は、内部に１６Ｍｂｙｔｅのチップ１、２、３、４が、各２個ずつ搭載されている。アドレスバス接続端子Ａ０―Ａ２２に、２３本の信号線（アドレスバス）１０、１１が、プロセッサ１５からメモリ７、８に直接接続されている。
【００１４】
このメモリ７、８において、端子ＢＥ０＃、ＢＥ１＃は、バンク・イネーブル端子であり、この端子に入力される信号により、いずれかのチップ３、４、５、６を選択する。プロセッサ１５の出力端子Ａ２３及び出力端子Ａ２４の指示信号が、「００」の場合は、アドレスデコーダ１７の出力端子Ｙ０が有効となり、指示信号「０１」の場合は、アドレスデコーダ１７の出力端子Ｙ１が有効となり、指示信号「１０」の場合は、アドレスデコーダ１７の出力端子Ｙ２が有効となり、指示信号「１１」の場合は、アドレスデコーダ１７の出力端子Ｙ３が有効となる。ここで、指示信号「００」「０１」「１０」「１１」の各場合いずれも、最下位ビットは、第１アドレスデコーダ入力端子Ａに入力され、次のビットは、第２アドレスデコーダ入力端子Ｂに入力される。
【００１５】
図４の（ａ）の場合は、経路切り替え用抵抗素子を実装するためのランドのうち、ランドＲ１、Ｒ３には、実際に抵抗が実装され、ランドＲ２、Ｒ４には、経路切り替え用抵抗素子が実装されていない。また、経路は、実線の上にドットが重畳された鎖状に図示された経路が使用され、実線のみで図示された経路は回路として使用されていない。
【００１６】
なお、以下の説明において、ランドと、ランド上に実装される経路切り替え用抵抗素子とは、同じ符号（Ｒ４等）を付し、経路切り替え用抵抗素子が実装されたランドは実線で図示し、経路切り替え用抵抗素子が実装されていないランドは破線で図示する。
【００１７】
（Ａ社の１チップイネーブル方式で合計３２Ｍｂｙｔｅの容量に対応する場合）
図４の（ｂ）において、各メモリ７、８は、内部に１６Ｍｂｙｔｅのチップが１個搭載されている。プロセッサ１５の出力端子Ａ２３からの指示信号「０」が、入力端子Ａに入力された場合は、アドレスデコーダ１７の出力端子Ｙ０が有効となり、指示信号「１」が、入力端子Ａに入力された場合は、アドレスデコーダ１７の出力端子Ｙ１が有効となる。
【００１８】
これにより、各メモリ７、８の端子ＣＥ＃のいずれかが有効と成る。端子ＣＥ＃に信号が入力されると、該当するメモリ７、８内の単一のチップ１またはチップ３が有効になる。図４の（ｂ）の場合は、ランドＲ１、Ｒ４、Ｒ６に実際に経路切り替え用抵抗素子が実装され、ランドＲ２、Ｒ３、Ｒ５用には経路切り替え用抵抗素子が実装されていない。
【００１９】
（Ｂ社の１チップイネーブル方式で合計６４Ｍｂｙｔｅの容量に対応する場合）
図４の（ｃ）において、各メモリ５、６は、内部に３２Ｍｂｙｔｅのチップが各１個搭載されている。１チップの容量が図４（ａ）の場合の２倍になっているため、アドレスの本数を１本増加させる必要がある。このようにアドレスの本数が１本増加すると、２倍の容量に対応できる。しかし、この場合、２倍の容量では、アドレスを指定するアドレス信号はＡ０からＡ２２の２３本では足りず、もう１本アドレス信号用の端子Ａ２３を追加している。
【００２０】
プロセッサ１５の出力端子Ａ２４が「０」か「１」かによって、アドレスデコーダ１７の有効な出力端子Ｙ０、Ｙ１が切り替えられ、端子Ｙ０、Ｙ１が切り替えられると、上側の３２Ｍｂｙｔｅのチップを使用するか、下側の３２Ｍｂｙｔｅのチップを使用するかの選択が可能である。図４の（ｃ）の場合は、ランドＲ２、Ｒ４、Ｒ６に、経路切り替え用抵抗素子が実装され、ランドＲ１、Ｒ４、Ｒ５には経路切り替え用抵抗素子が実装されていない。
【００２１】
（Ｂ社の１チップイネーブル方式で合計３２Ｍｂｙｔｅの容量に対応する場合）
図４の（ｄ）に図示した各メモリ７、８は、内部に１６Ｍｂｙｔｅのチップが各１個搭載されている。プロセッサ１５の出力端子Ａ２３が、「０」か「１」かによって、アドレスデコーダ１７の端子Ｙ０、Ｙ１が切り替えられる。端子Ｙ０、Ｙ１が切り替えられると、上側の１６Ｍｂｙｔｅのチップ１を使用するか、下側の１６Ｍｂｙｔｅのチップ３を使用するかの有効メモリ信号（選択信号）が端子ＣＥ＃に入力される。プロセッサ１５の出力端子Ａ２４は使用していない。
【００２２】
図４の（ｃ）の場合は、抵抗実装用のランドのうち、ランドＲ１、Ｒ４、Ｒ６に実際に経路切り替え用抵抗素子が実装され、ランドＲ２、Ｒ３、Ｒ５には経路切り替え用抵抗素子が実装されていない。
【００２３】
以上述べたように、この開発段階のプリント実装基板は、少なくとも、Ａ社の製品を使用した図４（ａ）の１６Ｍｂｙｔｅ２チップイネーブル方式の場合、Ａ社の製品を使用した図４（ｂ）の１６Ｍｂｙｔｅ１チップイネーブル方式の場合、Ｂ社の製品を使用した図４（ｃ）の３２Ｍｂｙｔｅ１チップイネーブル方式の場合、Ｂ社の製品を使用した図４（ｄ）の１６Ｍｂｙｔｅ１チップイネーブル方式の場合のいずれも、共通のプリント基板を使用して各回路の実装が可能である。また、上記開発過程のプリント基板実装回路においては、経路切り替え用抵抗素子が実装可能なランドは、アドレスデコーダ１７の入力側と出力側との両方で、計６個（Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６）必要であった。
【００２４】
次に、図４においては、アドレスデコーダ１７からメモリ７、８に至るＳＩ解析を要するＳＩ解析ラインは、鎖状に図示された経路の本数で表され、図４の（ａ）から（ｄ）において、（Ｙ０−ＢＥ０＃間またはＹ０―ＣＥ＃間）、（Ｙ１−ＢＥ１＃間）（Ｙ１―Ｒ６−ＣＥ＃間）（Ｙ２−Ｒ５−ＢＥ０＃間）（Ｙ３−ＢＥ１＃間）の合計５本である。
【００２５】
指示信号「００」「０１」「１０」「１１」の各場合いずれも最下位ビットは、アドレスデコーダの入力端子Ａに入力され、次のビットはアドレスデコーダの入力端子Ｂに入力される。図４のように、開発過程で案出されたプリント基板実装回路は、アドレスデコーダ１７の入力側において、最下位ビット入力端子（入力端子Ａ）から使用し、指示信号が「０」「１」のいずれしかない場合は、最下位ビット入力端子（入力端子Ａ）のみに指示信号を入力し、非最下位ビット入力端子（入力端子Ｂ）は、固定入力端子とし、経路切り替え用抵抗素子をランドＲ４に実装して、非最下位ビット入力端子（入力端子Ｂ）をアースして信号「０」に固定している。
【００２６】
その結果、上記開発過程のプリント実装基板においては、経路切り替え用抵抗素子が実装可能なランドは、計６個必要であり、アドレスデコーダ１７からメモリ７、８に至るＳＩ解析を要するＳＩ解析ラインは合計５本であった。発明者は、更に経路切り替え用抵抗素子が実装可能なランドの個数を低減し、この場合ＳＩ解析を要するＳＩ解析ラインの本数を増加させないプリント基板実装回路の必要性を痛感した。
【００２７】
本発明は、このような従来の技術に存在する問題点に着目して成されたものであり、その目的は、第１メモリと、第２メモリとを有し、プロセッサから第１メモリと第２メモリとにアドレス信号を供給し、プロセッサから出力する指示信号が入力されるアドレスデコーダにより有効メモリ信号を生成して、該有効メモリ信号によりプロセッサが使用する第１メモリ及び第２メモリを選択する電気回路が実装可能なプリント基板において、各メモリに内蔵されたチップがそれぞれ２つであっても１つであっても、また、メモリの容量の相違によりアドレス信号線の本数に差があっても、同一のプリント基板を使用して、各場合に応じた電気回路を構成でき、かつ、アドレスデコーダメモリ間経路及びプロセッサアドレスデコーダ間経路を構成する経路切り替え用抵抗素子の配設箇所（ランドの数）が少なく、アドレスデコーダメモリ間経路のＳＩ解析工数が増加しない、プリント基板を提供することにある。
【００２８】
従来技術として列挙された特許文献の記載内容は、この明細書に記載された技術的要素の説明として、参照によって導入ないし援用することができる。
【課題を解決するための手段】
【００２９】
本発明は上記目的を達成するために、下記の技術的手段を採用する。すなわち、請求項１に記載の発明では、第１メモリが実装され、少なくとも２つのメモリ端子を有する第１メモリ実装領域と、第２メモリが実装され、少なくとも２つのメモリ端子を有する第２メモリ実装領域と、第１メモリと第２メモリとにアドレスを指定するアドレス信号を供給し、かつ指示信号を出力するプロセッサが実装されるプロセッサ実装領域と、プロセッサからの指示信号が入力され、メモリ端子のいずれかを有効とする有効メモリ信号を出力するアドレスデコーダが実装されるアドレスデコーダ実装領域とを備えたプリント基板であって、アドレスデコーダは、プロセッサに接続される第１アドレスデコーダ入力端子及び第２アドレスデコーダ入力端子を有し、かつ第１メモリ実装領域のメモリ端子に、第１アドレスデコーダ出力端子及び第２アドレスデコーダ出力端子が接続され、第２メモリ実装領域のメモリ端子に、第３アドレスデコーダ出力端子及び第４アドレスデコーダ出力端子が接続され、第１アドレスデコーダ入力端子に「０」値の指示信号が入力され、第２アドレスデコーダ入力端子に「０」値の指示信号が入力されるときは第１アドレスデコーダ出力端子から有効メモリ信号を出力し、第１アドレスデコーダ入力端子に「１」値の指示信号が入力され、第２アドレスデコーダ入力端子に「０」値の指示信号が入力されるときは第２アドレスデコーダ出力端子から有効メモリ信号を出力し、第１アドレスデコーダ入力端子に「０」値の指示信号が入力され、第２アドレスデコーダ入力端子に「１」値の指示信号が入力されるときは第３アドレスデコーダ出力端子から有効メモリ信号を出力し、第１アドレスデコーダ入力端子に「１」値の指示信号が入力され、第２アドレスデコーダ入力端子に「１」値の指示信号が入力されるときは第４アドレスデコーダ出力端子から有効メモリ信号を出力するプリント基板において、指示信号に代えて「０」値の固定信号を第１アドレスデコーダ入力端子へ入力する第１実装状態では、第１アドレスデコーダ入力端子をアースする第１経路切り替え用抵抗素子が実装可能とされ、第１アドレスデコーダ入力端子がアースされない第２実装状態では、第１経路切り替え用抵抗素子が外され、第１アドレスデコーダ入力端子にプロセッサからの指示信号を入力する第２経路切り替え用抵抗素子が実装可能とされ、第１実装状態と第２実装状態とのいずれかが選択されることを特徴としている。
【００３０】
この発明によれば、アドレスデコーダから第１、第２メモリの両方に配線するためには、第１ないし第４アドレスデコーダ出力端子のうち、第１、第２アドレスデコーダ出力端子からの経路や、第３、第４アドレスデコーダ出力端子からの経路のような、隣接する出力端子同士からの経路を避け、経路をスプリットさせたほうが、第１、第２メモリの両方に配線しやすい。つまり、第１、第３アドレスデコーダ出力端子、第２、第４アドレスデコーダ出力端子等から第１、第２メモリにスプリット状態で接続されるほうが、第１、第２メモリ間の渡り経路が少なくなり、経路本数が少なく、かつ渡り経路を作るための経路切り替え用抵抗素子の実装個数が少なくなる傾向にある。ここで、この発明では、第２アドレスデコーダ入力端子に「０または１」の信号を入力し、第１アドレスデコーダ入力端子に固定したアース信号「０」を供給した場合、第１、第３アドレスデコーダ出力端子からメモリ端子に有効メモリ信号が供給され、経路をスプリットできる。従って、第１アドレスデコーダ入力端子に固定信号「０」を入力するために、第１アドレスデコーダ入力端子をアースする第１経路切り替え用抵抗素子が実装可能とされ、第１アドレスデコーダ入力端子をアースしないときに、第１アドレスデコーダ入力端子にプロセッサからの指示信号を入力する第２経路切り替え用抵抗素子が実装可能とされることで、アドレスデコーダから第１、第２メモリに経路をスプリットして設けることができ、第１、第２メモリ間の渡り経路が少なくなり、経路本数が少なく、かつ渡り経路を作るための経路切り替え用抵抗素子の実装個数を少なくし易い。これにより、経路切り替え用抵抗素子の個数が比較的少なく、かつ、アドレスデコーダメモリ間の信号経路の削減により、信号経路を通過した高速のデジタル信号の波形品質（ＳＩ）を評価するＳＩ解析工数が減少するプリント基板を提供できる。
【００３１】
請求項２に記載の発明では、第１経路切り替え用抵抗素子が実装される第１実装状態では、プロセッサから第１アドレスデコーダ入力端子へ指示信号を入力する経路を切断して、プロセッサから第１、第２メモリ領域の夫々１つのメモリ端子にアドレス信号を入力するアドレス信号供給経路を更に備えることを特徴としている。
【００３２】
この発明によれば、第１、第２メモリのメモリ容量の増大によりアドレス信号が増加しても、プロセッサから第１アドレスデコーダ入力端子への経路を切断して、プロセッサから第１、第２メモリにアドレス信号を供給するアドレス信号供給経路を構成できるため、メモリ容量が増大してもアドレス信号が不足することがない。
【００３３】
請求項３に記載の発明では、プロセッサから第２アドレスデコーダ入力端子へ指示信号を入力する一対の経路をさらに備え、それら経路を切り替えるため第３、第４経路切り替え用抵抗素子が実装可能であることを特徴としている。
【００３４】
この発明によれば、プロセッサから第２アドレスデコーダ入力端子へ指示信号を入力する一対の経路をさらに備え、それら経路を切り替えるため第３、第４経路切り替え用抵抗素子が実装可能であるから、第１アドレスデコーダ入力端子に固定したアース信号「０」を供給した場合と第１アドレスデコーダ入力端子をアースしない場合とのいずれにおいても、プロセッサから第２アドレスデコーダ入力端子へ指示信号を入力することができる。
【００３５】
請求項４に記載の発明では、第１メモリが実装され、少なくとも２つのメモリ端子を有する第１メモリ実装領域と、第２メモリが実装され、少なくとも２つのメモリ端子を有する第２メモリ実装領域と、第１メモリと第２メモリとにアドレスを指定するアドレス信号を供給し、かつ指示信号を出力するプロセッサが実装されるプロセッサ実装領域と、プロセッサからの指示信号が入力され、メモリ端子のいずれかを有効とする有効メモリ信号を出力するアドレスデコーダが実装されるアドレスデコーダ実装領域とを備えたプリント基板であって、アドレスデコーダはプロセッサに接続される第１アドレスデコーダ入力端子及び第２アドレスデコーダ入力端子を有し、かつ第１メモリ実装領域のメモリ端子に、第１アドレスデコーダ出力端子及び第２アドレスデコーダ出力端子が接続され、第２メモリ実装領域のメモリ端子に、第３アドレスデコーダ出力端子及び第４アドレスデコーダ出力端子が接続され、第１アドレスデコーダ入力端子に「０」値の指示信号が入力され、第２アドレスデコーダ入力端子に「０」値の指示信号が入力されるときは第１アドレスデコーダ出力端子から有効メモリ信号を出力し、第１アドレスデコーダ入力端子に「１」値の指示信号が入力され、第２アドレスデコーダ入力端子に「０」値の指示信号が入力されるときは第２アドレスデコーダ出力端子から有効メモリ信号を出力し、第１アドレスデコーダ入力端子に「０」値の指示信号が入力され、第２アドレスデコーダ入力端子に「１」値の指示信号が入力されるときは第３アドレスデコーダ出力端子から有効メモリ信号を出力し、第１アドレスデコーダ入力端子に「１」値の指示信号が入力され、第２アドレスデコーダ入力端子に「１」値の指示信号が入力されるときは第４アドレスデコーダ出力端子から有効メモリ信号を出力するプリント基板において、プロセッサから第１アドレスデコーダ入力端子と第２アドレスデコーダ入力端子とに共通の指示信号を入力する第１実装状態では、それら第１、第２アドレスデコーダ入力端子に接続される共通経路切り替え用抵抗素子が実装可能とされ、第１、第２アドレスデコーダ入力端子にそれぞれ個別の指示信号を入力する第２実装状態では、共通経路切り替え用抵抗素子が外され、第１、第２アドレスデコーダ入力端子のいずれかが選択されることを特徴としている。
【００３６】
この発明によれば、アドレスデコーダから第１、第２メモリの両方に配線するためには、第１ないし第４アドレスデコーダ出力端子のうち、第１、第２アドレスデコーダ出力端子からの経路や、第３、第４アドレスデコーダ出力端子からの経路のような、隣接する出力端子同士からの配線を避け、経路をスプリットさせたほうが、第１、第２メモリ間の渡り経路が少なくなり、経路本数が少なく、かつ渡り経路を作るための経路切り替え用抵抗素子の実装個数が少なくなる傾向にある。一方、アドレスデコーダは、「００」、「０１」、「１０」、「１１」の４つの状態に応じて、第１ないし第４アドレスデコーダ出力端子からメモリ端子に有効メモリ信号が供給可能である。そして、プロセッサから第１アドレスデコーダ入力端子と第２アドレスデコーダ入力端子とに共通の指示信号を入力する共通経路切り替え用抵抗素子が実装可能とされているから、共通の指示信号である「００」、「１１」の２つの状態に応じて、第１、第４アドレスデコーダ出力端子からメモリ端子に有効とする信号つまり有効メモリ信号が供給され、経路をスプリットできる。従って、第１、第２メモリ間の渡り経路が比較的少なくなり、経路本数が少なく、かつ渡り経路を作るための経路切り替え用抵抗素子の実装個数を比較的少なくすることができる。また、これにより、アドレスデコーダメモリ間経路の信号経路の削減により、信号経路を通過した高速のデジタル信号の波形品質（ＳＩ）を評価するＳＩ解析工数が減少するプリント基板を提供できる。
【００３７】
請求項５に記載の発明では、共通経路切り替え用抵抗素子が実装される第１実装状態では、プロセッサから第１アドレスデコーダ入力端子へ指示信号を入力する経路を切断して、プロセッサから第１、第２メモリ領域の夫々１つのメモリ端子にアドレス信号を入力するアドレス信号供給経路を更に備えることを特徴としている。
【００３８】
この発明によれば、第１、第２メモリのメモリ容量の増大によりアドレス信号が増加しても、プロセッサから第１アドレスデコーダ入力端子への経路を切断して、プロセッサから第１、第２メモリにアドレス信号を供給するアドレス信号供給経路を構成できるため、メモリ容量が増大してもアドレス信号が不足することがない。
【図面の簡単な説明】
【００３９】
【図１】本発明の第１実施形態を示すプリント基板を使用した電気接続図である。
【図２】本発明の第２実施形態を示すプリント基板を使用した電気接続図である。
【図３】本発明の第３実施形態を示すプリント基板を使用した電気接続図である。
【図４】本発明の開発過程における形態を示す非公知のプリント基板を使用した電気接続図である。
【発明を実施するための形態】
【００４０】
以下に、図面を参照しながら本発明を実施するための複数の形態を説明する。各形態において先行する形態で説明した事項に対応する部分には同一の参照符号を付して重複する説明を省略する場合がある。各形態において構成の一部のみを説明している場合は、構成の他の部分については先行して説明した他の形態を適用することができる。各実施形態で具体的に組合せが可能であることを明示している部分同士の組合せばかりではなく、特に組合せに支障が生じなければ、明示していなくても実施形態同士を部分的に組合せることも可能である。
【００４１】
（第１実施形態）
以下、本発明の第１実施形態について図1を用いて詳細に説明する。図１は本発明の第１実施形態を示すプリント基板ＰＣＢを使用した電気接続図である。
【００４２】
（Ａ社の２チップイネーブル方式で合計６４Ｍｂｙｔｅの容量に対応する場合）
図１において、１５はプロセッサ（ＭＰＵ）であり、メモリに記憶されたプログラムを読み込み、次にプログラムの指示に従って入力装置や記憶装置からデータを受け取り、データを、プログラム通りに演算・加工した上で、メモリなどの記憶装置やディスプレイなどの出力装置に送るものである。プリント基板ＰＣＢ上には、プロセッサ１５を実装する領域となるプロセッサ実装領域１５Ｒが形成されている。
【００４３】
プロセッサが、ある特定のメモリにアクセスしたいときには、アドレスバスによって、アクセス相手を指定する。その際、どのデバイスにアクセスしようとしているのかを、アドレスバスから読み取り、アクセス対象のデバイスに指示をする回路として、アドレスデコーダ１７が設けられている。アドレスデコーダ１７は、アドレスバスの値から、アクセス対象の有効メモリ信号を作り出す。プリント基板ＰＣＢ上には、アドレスデコーダ１７を実装する領域となるアドレスデコーダ実装領域１７Ｒが形成されている。
【００４４】
図１の（ａ）において２チップ（バンク）から成る第１、第２フラッシュメモリ（以下単に第１、第２メモリまたは単にメモリともいう）７、８は、車両用計器板を制御するプログラムや画像データを保存するものであり、内部に１６Ｍｂｙｔｅのチップ１、２、３、４が各２個搭載されている。また、プリント基板ＰＣＢ上には、第１、第２メモリ７、８を実装する領域となる第１、第２メモリ実装領域７Ｒ、８Ｒが形成されている。
【００４５】
１６Ｍｂｙｔｅのチップ１、２またはチップ３、４では、アドレスがＡ０からＡ２２まで必要である。よって、アドレス入力端子Ａ０からＡ２２までに２３本の信号線（アドレスバス）１０、１１がプロセッサ１５からメモリ７、８に直接接続されアドレス信号ＡＳが供給されている。
【００４６】
このメモリ７、８において、ＢＥ０＃、ＢＥ１＃は、バンク・イネーブル端子であり、いずれかのチップ１、２、３、４を選択する（アクティブにする）信号が入力され、いずれのチップ１、２、３、４のデータをプロセッサ１５が使用するかを切り替えている。端子ＮＣは、ノンコネクト端子であり、内部回路と接続されていない。接続／非接続のどちらでもよい端子である。メモリ７、８は２個のチップ合計で１６Ｍｂｙｔｅ×４＝６４Ｍｂｙｔｅのメモリ容量を持つ。
【００４７】
プロセッサ１５の第１、第２ＭＰＵ出力端子Ａ２３、Ａ２４からの２つの指示信号Ｓ１を使用すると、「００」、「０１」、「１０」、「１１」の４つの状態を定義することができる。換言すれば、出力端子Ａ２３、Ａ２４の信号の組み合わせで、４つの状態をプロセッサ１５からアドレスデコーダ１７に指示することができる。
【００４８】
プロセッサ１５の第１、第２ＭＰＵ出力端子Ａ２３、Ａ２４の指示信号Ｓ１が「００」の場合は、アドレスデコーダ１７の第１アドレスデコーダ出力端子Ｙ０が有効となる有効メモリ信号Ｓ２が出力され、指示信号Ｓ１が「０１」の場合は、アドレスデコーダ１７の第２アドレスデコーダ出力端子Ｙ１が有効となる有効メモリ信号Ｓ２が出力され、指示信号Ｓ１が「１０」の場合は、アドレスデコーダ１７の第３アドレスデコーダ出力端子Ｙ２が有効となる有効メモリ信号Ｓ２が出力され、指示信号Ｓ１が「１１」の場合は、アドレスデコーダ１７の第４アドレスデコーダ出力端子Ｙ３が有効となる有効メモリ信号Ｓ２が出力される。
【００４９】
これにより、各チップの合計４つの端子ＢＥ０＃、ＢＥ１＃のいずれかが有効と成る。プロセッサ１５の出力端子Ａ２３、Ａ２４の２つの端子で、２チップイネーブル方式で合計６４Ｍｂｙｔｅの容量のメモリを制御できる。端子Ａ２３、Ａ２４と同様の端子が１つ増える毎に、３２Ｍｂｙｔｅの容量のメモリを増やしていくことが可能である。
【００５０】
Ａ社の合計容量６４Ｍｂｙｔｅの例について述べたが、同じプリント基板ＰＣＢを使用して、Ａ社の合計容量３２Ｍｂｙｔｅの例にも対応できる必要がある。この場合、６４Ｍｂｙｔｅと３２Ｍｂｙｔｅとではライン切り替え用０Ω抵抗からなる経路切り替え用抵抗素子を実装する位置が変化する。
【００５１】
そのためにプリント基板ＰＣＢは、合計６４Ｍｂｙｔｅと合計３２Ｍｂｙｔｅとのどちらの切り替え用０Ω抵抗（以下単に抵抗とも言う）が実装されてもよいように、抵抗実装用のランド（経路切り替え用抵抗素子の実装領域のことであるが、単に経路切り替え用抵抗素子とも言う）をプリント基板ＰＣＢの表面に用意しておかなければならない。
【００５２】
またプリント基板ＰＣＢは、周知のように絶縁樹脂の上に銅薄等からなる経路（全体としてパターン配線を構成する）が設けられている。この経路が印刷された同じプリント基板ＰＣＢを使用して、Ａ社の合計容量６４Ｍｂｙｔｅメモリを実装する図１の（ａ）の場合でも、Ａ社の合計容量３２Ｍｂｙｔｅメモリを実装する図１の（ｂ）の場合でも対応できる必要がある。
【００５３】
図１の（ａ）の場合は、抵抗実装用ランドのうち、ランドＲ２、Ｒ４に実際に抵抗が実装され、ランドＲ３、Ｒ６には抵抗が実装されていない。また、経路は、実線の上にドットが重畳された鎖状に図示した経路が回路として使用され、実線のみで図示された経路は回路として使用されていない。
【００５４】
（Ａ社の１チップイネーブル方式で合計１６Ｍｂｙｔｅの容量に対応する場合）
図１の（ｂ）において、１チップから成る各メモリ７、８は、内部に１６Ｍｂｙｔｅのチップ１、３が各１個搭載されている。このメモリ７、８において、Ａ２２からＡ０はアドレス入力端子、メモリ７、８は合計で３２Ｍｂｙｔｅの容量を持つ。アドレスはＡ０からＡ２２まで存在し、プロセッサから各メモリにアドレスバス１０、１１が接続されている。
【００５５】
プロセッサ１５の出力端子Ａ２３からの指示信号を使用すると、「０、１」の２つの状態を定義することができる。換言すれば、出力端子Ａ２３の信号で、２つの状態をプロセッサ１５からアドレスデコーダ１７に指示することができる。指示信号「０」の場合は、アドレスデコーダ１７の出力端子Ｙ０が有効となり、指示信号「１」の場合は、アドレスデコーダ１７の出力端子Ｙ２が有効となる。これにより、各メモリ７、８のチップイネーブル端子ＣＥ＃のいずれかに有効メモリ信号が入力される。端子ＣＥ＃に有効メモリ信号が入力されると、該当するメモリ７、８内の単一のチップ１またはチップ３が有効になる。
【００５６】
プロセッサ１５の出力端子Ａ２３で、合計３２Ｍｂｙｔｅの容量のメモリを制御できる。端子Ａ２３と同様の端子が１つ増える毎に、１６Ｍｂｙｔｅの容量のメモリを増やしていくことが可能である。図１の（ｂ）の場合は、抵抗実装用のランドのうち、ランドＲ３、Ｒ６用のランドに実際に抵抗が実装され、ランドＲ２、Ｒ４用のランドには抵抗が実装されていない。
【００５７】
この図１の（ａ）、（ｂ）のように、この第１実施形態のプリント実装基板は、同じメーカであるＡ社の合計容量６４Ｍｂｙｔｅの２チップイネーブル方式であっても、合計容量３２Ｍｂｙｔｅの１チップイネーブル方式であっても、同じプリント基板ＰＣＢを使用することができる。なお、本発明では、素子が実装された状態をプリント実装基板と称し、素子が実装される前の状態を、プリント基板ＰＣＢと称する。
【００５８】
ここで、現状の開発品はＡ社を採用しているが、Ａ社製品の調達等が困難になった場合を想定してＢ社製品でも、同じプリント基板ＰＣＢを使用できるようにしておく必要がある。この場合、Ａ社とＢ社とではライン切り替え用０Ω抵抗を実装する位置が変化する。そのためにプリント基板ＰＣＢはＡ社用のライン切り替え用０Ω抵抗が実装されてもＢ社用のライン切り替え用０Ω抵抗が実装されてもよいように、抵抗実装用のランドをプリント基板表面に用意しておかなければならない。
【００５９】
（Ｂ社の１チップイネーブル方式で合計６４Ｍｂｙｔｅの容量に対応する場合）
図１の（ｃ）において、１チップから成る各メモリ５、６は、内部に３２Ｍｂｙｔｅのチップが各１個搭載されている。合計容量は６４Ｍｂｙｔｅで、図１の（ａ）に図示したＡ社と同じである。
【００６０】
ただし、１チップの容量は３２Ｍｂｙｔｅとなり容量が２倍になっているため、アドレスの本数を１本増加させる必要がある。このようにアドレスの本数が１本増加すると容量２倍に対応可能となる。つまり、アドレスはＡ０からＡ２２の２３本では足りず、もう１本アドレス信号供給経路１０ａ、１１ａを追加している。
【００６１】
プロセッサ１５の出力端子Ａ２４が「０」か「１」かによって、アドレスデコーダ１７の有効な出力端子Ｙ０、Ｙ２が切り替えられる。端子Ｙ０、Ｙ２が切り替えられると、上側の３２Ｍｂｙｔｅのチップを使用するか、下側の３２Ｍｂｙｔｅのチップを使用するかの選択が可能である。図１の（ｃ）の場合は、抵抗実装用のランドのうち、ランドＲ２、Ｒ６用のランドに実際に抵抗が実装され、抵抗Ｒ３、Ｒ４用のランドには抵抗が実装されていない。
【００６２】
（Ｂ社の１チップイネーブル方式で合計３２Ｍｂｙｔｅの容量に対応する場合）
図１の（ｄ）に図示した１チップから成る各メモリ７、８は、内部に１６Ｍｂｙｔｅのチップが各１個搭載されている。合計容量は３２Ｍｂｙｔｅで、図１の（ｂ）に図示したＡ社と同じである。
【００６３】
プロセッサ１５の出力端子Ａ２３が、「０」か「１」かによってアドレスデコーダ１７の端子Ｙ０、Ｙ２が切り替えられる。端子Ｙ０、Ｙ２が切り替えられると、上側の１６Ｍｂｙｔｅのチップ１を使用するか、下側の１６Ｍｂｙｔｅのチップ３を使用するかの有効メモリ信号が端子ＣＥ＃に入力される。プロセッサ１５の出力端子Ａ２４は使用していない。図１の（ｃ）の場合は、抵抗実装用のランドのうち、ランドＲ３、Ｒ６に実際に抵抗が実装され、ランドＲ２、Ｒ４には抵抗が実装されていない。
【００６４】
以上のべたように、第１実施形態のプリント実装基板は、少なくとも、Ａ社の製品を使用し図１（ａ）の１６Ｍｂｙｔｅ２チップイネーブル方式の場合、Ａ社の製品を使用し図１（ｂ）の１６Ｍｂｙｔｅ１チップイネーブル方式の場合、Ｂ社の製品を使用し図１（ｃ）の３２Ｍｂｙｔｅ１チップイネーブル方式の場合、Ｂ社の製品を使用し図１（ｄ）の１６Ｍｂｙｔｅ１チップイネーブル方式の場合のいずれも、共通のプリント基板ＰＣＢを使用することができる。
【００６５】
また上記各場合において、経路切り替え用抵抗素子が実装可能なランドは、すべてアドレスデコーダ１７の入力側のみで４個（Ｒ２、Ｒ３、Ｒ４、Ｒ６）あればよい。このことは、開発過程のプリント基板ＰＣＢを使用した電気回路（図４）においては６個（Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６）必要であったのと比べると明らかに改善されている。
【００６６】
また、上述したように高速伝送時のデジタルシステムでは、信号線を通過した高速のデジタル信号の波形に歪みがあると、信号を受け取ったデジタルＬＳＩが正常に動かないことがあり、ＳＩを評価するＳＩ解析を行う必要がある。このＳＩ解析の対象となる経路であるＳＩ解析ラインは本数が少ないほうが、ＳＩ解析に要する工数が低減できる。
【００６７】
図１においては、アドレスデコーダ１７からメモリ７、８に至るＳＩ解析ラインは、鎖状に図示された経路の本数で表され、図１の（ａ）から（ｄ）において、（Ｙ０−ＢＥ０＃間または端子Ｙ０―ＣＥ＃間）、（Ｙ１−ＢＥ１＃間）（Ｙ２−ＢＥ０＃間またはＹ２―ＣＥ＃間）（Ｙ３−ＢＥ１＃間）の合計４本である。このことは、開発過程のプリント基板実装回路においては、ＳＩ解析ラインが５本必要であったのと比べると明らかに改善されている。
【００６８】
以上述べたように第１実施形態では、プリント基板実装回路は次の構成を有する。第１メモリ用チップ１、２、５が内蔵され第１メモリ端子ＢＥ０＃、ＣＥ＃及び第２メモリ端子ＢＥ１＃、ＮＣを有する第１メモリ７と、第２メモリ用チップ３、４、６が内蔵され第３メモリ端子ＢＥ０＃、ＣＥ＃及び第４メモリ端子ＢＥ１＃、ＮＣを有する第２メモリ８とを有し、プロセッサ（以下、ＭＰＵともいう）から第１メモリ７と第２メモリ８とにアドレス信号を供給し、プロセッサから出力する指示信号が入力されるアドレスデコーダ１７により有効メモリ信号を生成して、該有効メモリ信号によりプロセッサが使用する第１メモリ用チップ１、２、５及び第２メモリ用チップ３、４、６のいずれかのチップを選択するプリント基板実装回路を有する。
【００６９】
プロセッサはアドレス信号を出力するアドレスバス接続端子Ａ０−Ａ２２、該アドレスバス接続端子Ａ０−Ａ２２から順番に２つの第１ＭＰＵ出力端子Ａ２３と第２ＭＰＵ出力端子Ａ２４とが並べられている。アドレスデコーダ１７は、プロセッサに接続される側に第１アドレスデコーダ入力端子Ａと第２アドレスデコーダ入力端子Ｂとが並べられ、かつメモリ７、８に接続される側に第１ないし第４アドレスデコーダ出力端子Ｙ０、Ｙ１、Ｙ３、Ｙ４が並べられている。
【００７０】
第１ないし第４アドレスデコーダ出力端子Ｙ０、Ｙ１、Ｙ２、Ｙ３のそれぞれから、メモリ７、８に、有効メモリ信号を供給可能な複数のアドレスデコーダメモリ間経路が設けられている。当該アドレスデコーダメモリ間経路は、第１アドレスデコーダ出力端子と第１メモリ端子間を接続可能な第１アドレスデコーダメモリ間経路Ｌ１を有する。
【００７１】
第２アドレスデコーダ出力端子と第２メモリ端子間を接続可能な第２アドレスデコーダメモリ間経路Ｌ２を有する。第３アドレスデコーダ出力端子と第３メモリ端子間を接続可能な第３アドレスデコーダメモリ間経路Ｌ３を有する。第４アドレスデコーダ出力端子と第４メモリ端子間を接続可能な第４アドレスデコーダメモリ間経路Ｌ４を有する。
【００７２】
２つのＭＰＵ出力端子Ａ２３、Ａ２４からアドレスデコーダ入力端子Ａ、Ｂに指示信号を供給可能なプロセッサアドレスデコーダ間経路Ｌ０が設けられている。また、第１ＭＰＵ出力端子Ａ２３からメモリ７、８にアドレス信号を供給可能なアドレス信号供給経路１０ａ、１１aを有する。
【００７３】
また、第１ＭＰＵ出力端子Ａ２３から第１アドレスデコーダ入力端子Ａに指示信号を供給可能で、経路切り替え用抵抗素子Ｒ４が実装可能な第１指示信号経路Ａ２３−Ａを有する。第２ＭＰＵ出力端子Ａ２４から第２アドレスデコーダ入力端子Ｂに指示信号を供給可能で、経路切り替え用抵抗素子Ｒ２が実装可能な第２指示信号経路Ａ２４−Ｂを有する。第１ＭＰＵ出力端子Ａ２３から第１アドレスデコーダ入力端子Ｂに指示信号を供給可能で、経路切り替え用抵抗素子Ｒ３が実装可能な第３指示信号経路Ａ２３−Ｂを有する。更に、第１アドレスデコーダ入力端子Ａに固定した信号を供給可能で、経路切り替え用抵抗素子Ｒ６が実装可能な固定指示信号経路Ｒ６−Ａを有する。
【００７４】
この構成によれば、第１メモリ用チップ１、２、５が内蔵され第１、第２メモリ端子ＢＥ０＃、ＢＥ１＃、ＣＥ＃、ＮＣを有する第１メモリ７と、第２メモリ用チップ３、４、６が内蔵され第３、第４メモリ端子ＢＥ０＃、ＢＥ１＃、ＣＥ＃、ＮＣを有する第２メモリ８とを有し、プロセッサから第１メモリ７と第２メモリ８とにアドレス信号を供給し、プロセッサから出力する指示信号が入力されるアドレスデコーダ１７により有効メモリ信号を生成して、該有効メモリ信号によりプロセッサが使用する第１メモリ用チップ１、２、５及び第２メモリ用チップ３、４、６のいずれかのチップを選択するプリント基板実装回路において、各メモリ７、８に内蔵されたチップがそれぞれ２つであっても１つであっても、また、メモリ７、８の容量の相違によりアドレス信号線の本数に差があっても、同一のプリント基板ＰＣＢを使用して、各場合に応じたプリント基板実装回路を構成できる。
【００７５】
また、アドレスデコーダメモリ間経路及びプロセッサアドレスデコーダ間経路Ｌ０を構成する経路切り替え用抵抗素子が、４箇所（Ｒ４、Ｒ２、Ｒ３、Ｒ３）でよく、配設箇所が少なく、かつ、アドレスデコーダメモリ間経路のＳＩ解析工数が、プロセッサアドレスデコーダ間経路Ｌ０の本数の低下により、減少するプリント基板実装回路を提供できる。
【００７６】
（第２実施形態）
以下、本発明の第２実施形態について図２を用いて詳細に説明する。図２は本発明の第２実施形態を示すプリント基板ＰＣＢを使用した電気接続図である。
【００７７】
（Ａ社の２チップイネーブル方式で合計６４Ｍｂｙｔｅの容量に対応する場合）
図２の（ａ）において２チップから成るフラッシュメモリ（以下単にメモリという）７、８は、内部に１６Ｍｂｙｔｅのチップ１、２、３、４が各２個搭載されている。１６Ｍｂｙｔｅのチップ１、２またはチップ３、４ではアドレスがＡ０からＡ２２まで必要である。よって、アドレス入力端子Ａ０からＡ２２までに２３本の信号線（アドレスバス）１０、１１がプロセッサ１５からメモリ７、８に直接接続されている。
【００７８】
このメモリ７、８において、ＢＥ０＃、ＢＥ１＃は、バンク・イネーブル端子であり、いずれかのチップ１、２、３、４を選択する（アクティブにする）信号が入力されるものである。この端子ＢＥ０＃、ＢＥ１＃で、いずれのチップ１、２、３、４のデータをプロセッサ１５が使用するかを切り替えている。
【００７９】
プロセッサ１５の出力端子Ａ２３、Ａ２４からの２つの指示信号を使用すると、４つの状態を定義することができる。プロセッサ１５の出力端子Ａ２３、Ａ２４の指示信号「００」の場合は、アドレスデコーダ１７の出力端子Ｙ０が有効となり、指示信号「０１」の場合は、アドレスデコーダ１７の出力端子Ｙ１が有効となり、指示信号「１０」の場合は、アドレスデコーダ１７の出力端子Ｙ２が有効となり、指示信号「１１」の場合は、アドレスデコーダ１７の出力端子Ｙ３が有効となる。
【００８０】
図２の（ａ）の場合は、抵抗実装用ランドのうち、ランドＲ４、Ｒ８に実際に抵抗が実装され、ランドＲ５、Ｒ１０には抵抗が実装されていない。また、経路は、実線の上にドットが重畳された鎖状に図示した経路が回路として使用され、実線のみで図示された経路は回路として使用されていない。
【００８１】
（Ａ社の１チップイネーブル方式で合計１６Ｍｂｙｔｅの容量に対応する場合）
図２の（ｂ）において、１チップから成る各メモリ７、８は、内部に１６Ｍｂｙｔｅのチップが１個搭載されている。このフラッシュメモリにおいて、Ａ０−Ａ２２は、アドレス入力端子、メモリ７、８は合計で３２Ｍｂｙｔｅの容量を持つ。プロセッサ１５の出力端子Ａ２３からの指示信号「０」の場合は、アドレスデコーダ１７の出力端子Ｙ０が有効となり、指示信号「１」の場合は、アドレスデコーダ１７の出力端子Ｙ１が有効となる。
【００８２】
これにより、各メモリ７、８の端子ＣＥ＃のいずれかが有効と成る。端子ＣＥ＃に信号が入力されると、該当するメモリ内の単一のチップ１または３が有効になる。プロセッサ１５の出力端子Ａ２３で、合計３２Ｍｂｙｔｅの容量のメモリを制御できる。端子Ａ２３と同様の端子が１つ増える毎に、１６Ｍｂｙｔｅの容量のメモリを増やしていくことが可能である。
【００８３】
図２の（ｂ）の場合は、抵抗実装用のランドのうち、ランドＲ４、Ｒ９用のランドに実際に抵抗が実装され、ランドＲ６、Ｒ７には抵抗が実装されていない。この図２の（ａ）、（ｂ）のように、第２実施形態のプリント実装基板は、同じメーカであるＡ社の合計容量６４Ｍｂｙｔｅの２チップイネーブル方式であっても、合計容量３２Ｍｂｙｔｅの１チップイネーブル方式であっても、同じプリント基板ＰＣＢを使用することができる。
【００８４】
（Ｂ社の１チップイネーブル方式で合計６４Ｍｂｙｔｅの容量に対応する場合）
図２の（ｃ）において、１チップから成る各メモリ５、６は、内部に３２Ｍｂｙｔｅのチップが各１個搭載されている。合計容量は６４Ｍｂｙｔｅで、図２の（ａ）に図示したＡ社と同じである。ただし、１チップの容量は３２Ｍｂｙｔｅとなり容量が２倍になっているため、アドレスの本数を１本増加させる必要がある。つまり、アドレスはＡ０からＡ２２の２３本では足りず、もう１本アドレス信号供給経路１０ａ、１１ａを追加している。
【００８５】
プロセッサ１５の出力端子Ａ２４が「０」か「１」かによって、アドレスデコーダ１７の有効な出力端子Ｙ０、Ｙ２が切り替えられる。端子Ｙ０、Ｙ２が切り替えられると、上側の３２Ｍｂｙｔｅのチップを使用するか、下側の３２Ｍｂｙｔｅのチップを使用するかの選択が可能である。図２の（ｃ）の場合は、抵抗実装用のランドのうち、ランドＲ６、Ｒ７用のランドに実際に抵抗が実装され、ランドＲ４、Ｒ９用のランドには抵抗が実装されていない。
【００８６】
（Ｂ社の１チップイネーブル方式で合計３２Ｍｂｙｔｅの容量に対応する場合）
図２の（ｄ）に図示した１チップから成る各メモリ７、８は、内部に１６Ｍｂｙｔｅのチップが各１個搭載されている。合計容量は３２Ｍｂｙｔｅで、図２の（ｂ）に図示したＡ社と同じである。
【００８７】
プロセッサ１５の出力端子Ａ２３が、「０」か「１」かによってアドレスデコーダ１７の端子Ｙ０、Ｙ１が切り替えられる。端子Ｙ０、Ｙ１が切り替えられると、上側の１６Ｍｂｙｔｅのチップ１を使用するか、下側の１６Ｍｂｙｔｅのチップ３を使用するかの有効メモリ信号が端子ＣＥ＃に入力される。プロセッサ１５の出力端子Ａ２４は使用していない。図２の（ｃ）の場合は、抵抗実装用のランドのうち、ランドＲ４、Ｒ９に実際に抵抗が実装され、ランドＲ６、Ｒ７には抵抗が実装されていない。
【００８８】
以上のべたように、第２実施形態のプリント実装基板は、少なくとも、Ａ社の製品を使用し図２（ａ）の１６Ｍｂｙｔｅ２チップイネーブル方式の場合、Ａ社の製品を使用し図２（ｂ）の１６Ｍｂｙｔｅ１チップイネーブル方式の場合、Ｂ社の製品を使用し図２（ｃ）の３２Ｍｂｙｔｅ１チップイネーブル方式の場合、Ｂ社の製品を使用し図２（ｄ）の１６Ｍｂｙｔｅ１チップイネーブル方式の場合のいずれも、共通のプリント基板ＰＣＢを使用することができる。
【００８９】
また、上記各場合において、ライン切り替え用０Ω抵抗は、アドレスデコーダ１７の入力側突出力側の両方で４個（Ｒ４、Ｒ６、Ｒ７、Ｒ９）あればよい。このことは、開発過程のプリント実装基板においては６個必要であったのと比べると明らかに改善されている。
【００９０】
図２においては、アドレスデコーダ１７からメモリ７、８に至るＳＩ解析ラインは、鎖状に図示された経路の本数で表され、図２の（ａ）から（ｄ）において、（Ｙ０−ＢＥ０＃間または端子Ｙ０―ＣＥ＃間）、（Ｙ１−ＢＥ１＃間）（Ｙ１―Ｒ９−ＣＥ＃間）（Ｙ２−ＢＥ０＃間またはＹ２―ＣＥ＃間）（Ｙ３−ＢＥ１＃間）の合計５本である。
【００９１】
以上述べたように第２実施形態では、プリント基板実装回路は次の構成を有する。第１メモリ用チップ１、２、５が内蔵され第１メモリ端子ＢＥ０＃、ＣＥ＃及び第２メモリ端子ＢＥ１＃、ＮＣを有する第１メモリ７と、第２メモリ用チップ３、４、６が内蔵され第３メモリ端子ＢＥ０＃、ＣＥ＃及び第４メモリ端子ＢＥ１＃、ＮＣを有する第２メモリ８とを有し、プロセッサから第１メモリ７と第２メモリ８とにアドレス信号を供給し、プロセッサから出力する指示信号が入力されるアドレスデコーダ１７により有効メモリ信号を生成して、該有効メモリ信号によりプロセッサが使用する第１メモリ用チップ１、２、５及び第２メモリ用チップ３、４、６のいずれかのチップを選択するプリント基板実装回路を有する。
【００９２】
プロセッサはアドレス信号を出力するアドレスバス接続端子Ａ０−Ａ２２と、該アドレスバス接続端子Ａ０−Ａ２２から順番に２つの第１ＭＰＵ出力端子Ａ２３と第２ＭＰＵ出力端子Ａ２４とが並べられている。アドレスデコーダ１７は、プロセッサに接続される側に第１アドレスデコーダ入力端子Ａと第２アドレスデコーダ入力端子Ｂとが並べられ、かつメモリ７、８に接続される側に第１ないし第４アドレスデコーダ出力端子Ｙ０、Ｙ１、Ｙ２、Ｙ３が並べられている。
【００９３】
第１ないし第４アドレスデコーダ出力端子Ｙ０、Ｙ１、Ｙ２、Ｙ３のそれぞれから、メモリ７、８の第１ないし第４メモリ端子に、有効メモリ信号を供給可能な複数のアドレスデコーダメモリ間経路が設けられ、当該アドレスデコーダメモリ間経路は、第１アドレスデコーダ出力端子Ｙ０と第１メモリ端子ＢＥ０＃、ＣＥ＃間を接続可能な第１アドレスデコーダメモリ間経路Ｌ１を有する。第２アドレスデコーダ出力端子Ｙ１と第２メモリ端子ＢＥ１＃、ＮＣ間を接続可能な第２アドレスデコーダメモリ間経路Ｌ２を有する。
【００９４】
第２アドレスデコーダ出力端子Ｙ１と第３メモリ端子ＣＥ＃間を接続可能で、経路切り替え用抵抗素子Ｒ９が実装可能な切り替え用アドレスデコーダメモリ間経路Ｌ２３を有する。第３アドレスデコーダ出力端子Ｙ２と第３メモリ端子ＢＥ０＃、ＣＥ＃間を接続可能で、経路切り替え用抵抗素子Ｒ７が実装可能な第３アドレスデコーダメモリ間経路Ｌ３を有する。更に、第４アドレスデコーダ出力端子Ｙ３と第４メモリ端子ＢＥ１＃を接続可能な第４アドレスデコーダメモリ間経路Ｌ４を有する。
【００９５】
２つのＭＰＵ出力端子Ａ２３、Ａ２４からアドレスデコーダ入力端子Ａ、Ｂに指示信号を供給可能なプロセッサアドレスデコーダ間経路Ｌ０が設けられている。また、第１ＭＰＵ出力端子Ａ２３からメモリ７、８にアドレス信号を供給可能なアドレス信号供給経路１０ａ、１１aを有する。
【００９６】
更に、第１ＭＰＵ出力端子Ａ２３から第１アドレスデコーダ入力端子Ａに指示信号を供給可能で、経路切り替え用抵抗素子Ｒ４が実装可能な第１指示信号経路Ａ２３−Ａを有する。第２ＭＰＵ出力端子Ａ２４から第２アドレスデコーダ入力端子Ｂに指示信号を供給可能な第２指示信号経路Ａ２４−Ｂを有する。更に、第１アドレスデコーダ入力端子Ａに固定した信号であるアース信号Ｓｅを供給可能で、経路切り替え用抵抗素子Ｒ６が実装可能な固定指示信号経路Ｒ６−Ａを有する。
【００９７】
この構成によれば、第１メモリ用チップ１、２、５が内蔵され第１、第２メモリ端子ＢＥ０＃、ＣＥ＃、ＢＥ１＃、ＮＣを有する第１メモリ７と、第２メモリ用チップ３、４、６が内蔵され第３、第４メモリ端子ＢＥ０＃、ＢＥ１＃、ＣＥ＃、ＮＣを有する第２メモリ８とを有し、プロセッサから第１メモリ７と第２メモリ８とにアドレス信号を供給し、プロセッサから出力する指示信号が入力されるアドレスデコーダ１７により有効メモリ信号を生成して、該有効メモリ信号によりプロセッサが使用する第１メモリ用チップ１、２、５及び第２メモリ用チップ３、４、６のいずれかのチップを選択するプリント基板実装回路において、各メモリ７、８に内蔵されたチップがそれぞれ２つであっても１つであっても、また、メモリの容量の相違によりアドレス信号線の本数に差があっても、同一のプリント基板ＰＣＢを使用して、各場合に応じたプリント実装基板を構成できる。
【００９８】
また、アドレスデコーダメモリ間経路及びプロセッサアドレスデコーダ間経路を構成する経路切り替え用抵抗素子Ｒ４、Ｒ６、Ｒ７、Ｒ９が、４箇所でよく、経路切り替え用抵抗素子の配設箇所が少なく、かつ、アドレスデコーダメモリ間経路Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ２３のＳＩ解析工数が、増加しないプリント基板実装回路を提供できる。
【００９９】
（第３実施形態）
以下、本発明の第３実施形態について図３を用いて詳細に説明する。図３は本発明の第３実施形態を示すプリント基板ＰＣＢを使用した電気接続図である。
【０１００】
（Ａ社の２チップイネーブル方式で合計６４Ｍｂｙｔｅの容量に対応する場合）
図３の（ａ）において２チップから成るメモリ７、８は、内部に１６Ｍｂｙｔｅのチップ１、２、３、４が各２個搭載されている。１６Ｍｂｙｔｅのチップ１、２またはチップ３、４ではアドレスがＡ０からＡ２２まで必要である。よって、アドレス入力端子Ａ０からＡ２２までに２３本の信号線（アドレスバス）１０、１１がプロセッサ１５からメモリ７、８に直接接続されている。
【０１０１】
このメモリ７、８において、ＢＥ０＃、ＢＥ１＃は、バンク・イネーブル端子であり、いずれかのチップ１、２、３、４を選択する（アクティブにする）信号が入力され、いずれのチップ１、２、３、４のデータをプロセッサ１５が使用するかを切り替えている。
【０１０２】
プロセッサ１５の出力端子Ａ２３、Ａ２４からの２つの指示信号を使用すると、４つの状態を定義することができる。プロセッサ１５の出力端子Ａ２３、Ａ２４の指示信号「００」の場合は、アドレスデコーダ１７の出力端子Ｙ０が有効となり、指示信号「０１」の場合は、アドレスデコーダ１７の出力端子Ｙ１が有効となり、指示信号「１０」の場合は、アドレスデコーダ１７の出力端子Ｙ２が有効となり、指示信号「１１」の場合は、アドレスデコーダ１７の出力端子Ｙ３が有効となる。
【０１０３】
図３の（ａ）の場合は、抵抗実装用ランドのうち、ランドＲ４、Ｒ５、Ｒ７に実際に抵抗が実装され、ランドＲ６、Ｒ８には抵抗が実装されていない。また、経路は、実線の上にドットが重畳された鎖状に図示した経路が回路として使用され、実線のみで図示された経路は回路として使用されていない。
【０１０４】
（Ａ社の１チップイネーブル方式で合計１６Ｍｂｙｔｅの容量に対応する場合）
図３の（ｂ）において、１チップから成る各メモリ７、８は、内部に１６Ｍｂｙｔｅのチップが１個搭載されている。このフラッシュメモリにおいて、Ａ２２からＡ０はアドレス入力端子、メモリ７、８は合計で３２Ｍｂｙｔｅの容量を持つ。
【０１０５】
プロセッサ１５の出力端子Ａ２３からの指示信号「０」が端子Ｂに入力された場合は、アドレスデコーダ１７の出力端子Ｙ０が有効となり、指示信号「１」の場合は、アドレスデコーダ１７の出力端子Ｙ３が有効となる。これにより、各メモリ７、８の端子ＣＥ＃のいずれかが有効と成る。端子ＣＥ＃に信号が入力されると、該当するメモリ内の単一のチップ１または３が有効になる。
【０１０６】
プロセッサ１５の出力端子Ａ２３で、合計３２Ｍｂｙｔｅの容量のメモリを制御できる。端子Ａ２３と同様の端子が１つ増える毎に、１６Ｍｂｙｔｅの容量のメモリを増やしていくことが可能である。
【０１０７】
図３の（ｂ）の場合は、抵抗実装用のランドのうち、ランドＲ４、Ｒ６、Ｒ８に実際に抵抗が実装され、ランドＲ５、Ｒ７用のランドには抵抗が実装されていない。
この図３の（ａ）（ｂ）のように、第３実施形態のプリント実装基板は、同じメーカであるＡ社の合計容量６４Ｍｂｙｔｅの２チップイネーブル方式であっても、合計容量３２Ｍｂｙｔｅの１チップイネーブル方式であっても、同じプリント基板ＰＣＢを使用することができる。
【０１０８】
（Ｂ社の１チップイネーブル方式で合計６４Ｍｂｙｔｅの容量に対応する場合）
図３の（ｃ）において、１チップから成る各メモリ５、６は、内部に３２Ｍｂｙｔｅのチップが各１個搭載されている。合計容量は６４Ｍｂｙｔｅで、図３の（ａ）に図示したＡ社と同じである。ただし、１チップの容量は３２Ｍｂｙｔｅとなり容量が２倍になっているため、アドレスの本数を１本増加させる必要がある。つまり、アドレスはＡ０からＡ２２の２３本では足りず、もう１本アドレス信号供給経路１０ａ、１１ａを追加する必要がある。
【０１０９】
プロセッサ１５の出力端子Ａ２４が「０」か「１」かによって、アドレスデコーダ１７の有効な出力端子Ｙ０、Ｙ３が切り替えられる。端子Ｙ０、Ｙ３が切り替えられると、上側の３２Ｍｂｙｔｅのチップを使用するか、下側の３２Ｍｂｙｔｅのチップを使用するかの選択が可能である。図３の（ｃ）の場合は、抵抗実装用のランドのうち、ランドＲ５、Ｒ６、Ｒ８に実際に抵抗が実装され、ランドＲ４、Ｒ７には抵抗が実装されていない。
【０１１０】
（Ｂ社の１チップイネーブル方式で合計３２Ｍｂｙｔｅの容量に対応する場合）
図３の（ｄ）に図示した１チップから成る各メモリ７、８は、内部に１６Ｍｂｙｔｅのチップが各１個搭載されている。合計容量は３２Ｍｂｙｔｅで、図３の（ｂ）に図示したＡ社と同じである。プロセッサ１５の出力端子Ａ２３が、「０」か「１」かによってアドレスデコーダ１７の端子Ｙ０、Ｙ３が切り替えられる。端子Ｙ０、Ｙ３が切り替えられると、上側の１６Ｍｂｙｔｅのチップ１を使用するか、下側の１６Ｍｂｙｔｅのチップ３を使用するかの有効メモリ信号が端子ＣＥ＃に入力される。プロセッサ１５の出力端子Ａ２４は使用していない。
【０１１１】
この図３の（ｄ）の場合は、抵抗実装用のランドのうち、ランドＲ４、Ｒ６、Ｒ８に実際に抵抗が実装され、ランドＲ５、Ｒ７用には抵抗が実装されていない。
【０１１２】
以上のべたように、第３実施形態のプリント実装基板は、少なくとも、Ａ社の製品を使用し図３（ａ）の１６Ｍｂｙｔｅ２チップイネーブル方式の場合、Ａ社の製品を使用し図３（ｂ）の１６Ｍｂｙｔｅ１チップイネーブル方式の場合、Ｂ社の製品を使用し図３（ｃ）の３２Ｍｂｙｔｅ１チップイネーブル方式の場合、Ｂ社の製品を使用し図３（ｄ）の１６Ｍｂｙｔｅ１チップイネーブル方式の場合のいずれも、共通のプリント基板ＰＣＢを使用することができる。
【０１１３】
また、上記各場合において、ライン切り替え用０Ω抵抗は、アドレスデコーダ１７の入力側と出力側の両方で５個（Ｒ４、Ｒ５、Ｒ６、Ｒ７、Ｒ８）あればよい。このことは、開発過程のプリント実装基板においては６個必要であったのと比べると明らかに改善されている。図３においては、アドレスデコーダ１７からメモリ７、８に至るＳＩ解析ラインは、鎖状に図示された経路の本数で表され、図３の（ａ）から（ｄ）において、（Ｙ０−ＢＥ０＃間または端子Ｙ０―ＣＥ＃間）、（Ｙ１−ＢＥ１＃間）（Ｙ２―Ｒ７−ＢＥ０＃間）（Ｙ３−ＢＥ１）（Ｙ３−Ｒ８―ＣＥ＃間）の合計５本である。
【０１１４】
以上述べたように第３実施形態では、プリント基板実装回路は次の構成を有する。第１メモリ用チップ１、２、５が内蔵され第１、第２メモリ端子ＢＥ０＃、ＢＥ１＃、ＣＥ＃、ＮＣを有する第１メモリ７と、第２メモリ用チップ３、４、６が内蔵され第３、第４メモリ端子ＢＥ０＃、ＢＥ１＃、ＣＥ＃、ＮＣを有する第２メモリ８とを有し、プロセッサから第１メモリ７と第２メモリ８とにアドレス信号を供給し、プロセッサから出力する指示信号が入力されるアドレスデコーダ１７により有効メモリ信号を生成して、該有効メモリ信号によりプロセッサが使用する第１メモリ用チップ１、２、５及び第２メモリ用チップ３、４、６のいずれかのチップを選択するプリント基板実装回路において、プロセッサはアドレス信号を出力するアドレスバス接続端子Ａ０−Ａ２２と、該アドレスバス接続端子Ａ０−Ａ２２から順番に２つの第１ＭＰＵ出力端子Ａ２３と第２ＭＰＵ出力端子Ａ２４とが並べられている。
【０１１５】
アドレスデコーダ１７は、プロセッサに接続される側に第１アドレスデコーダ入力端子Ａと第２アドレスデコーダ入力端子Ｂとが並べられ、かつメモリ７、８に接続される側に第１ないし第４アドレスデコーダ出力端子Ｙ０、Ｙ１、Ｙ２、Ｙ３が並べられている。
【０１１６】
第１ないし第４アドレスデコーダ出力端子Ｙ０、Ｙ１、Ｙ２、Ｙ３のそれぞれから、メモリ７、８に、有効メモリ信号を供給可能な複数のアドレスデコーダメモリ間経路が設けられ、当該アドレスデコーダメモリ間経路は、第１アドレスデコーダ出力端子Ｙ０と第１メモリ端子ＢＥ０＃、ＣＥ＃間を接続可能な第１アドレスデコーダメモリ間経路Ｌ１を有する。更に、第２アドレスデコーダ出力端子Ｙ１と第２メモリ端子ＢＥ１＃を接続可能な第２アドレスデコーダメモリ間経路Ｌ２を有する。
【０１１７】
更に、第３アドレスデコーダ出力端子Ｙ２と第３メモリ端子ＢＥ０＃、ＣＥ＃間を接続可能で、経路切り替え用抵抗素子Ｒ７が実装可能な第３切り替えアドレスデコーダメモリ間経路Ｌ３と、第４アドレスデコーダ出力端子Ｙ３と第３メモリ端子ＣＥ＃間を接続可能で、経路切り替え用抵抗素子Ｒ８が実装可能な４−３間アドレスデコーダメモリ間経路Ｌ４３と、第４アドレスデコーダ出力端子Ｙ３と第４メモリ端子ＢＥ１＃を接続可能な第４アドレスデコーダメモリ間経路Ｌ４とを有する。
【０１１８】
第１、第２ＭＰＵ出力端子Ａ２３、Ａ２４から第１、第２アドレスデコーダ入力端子Ａ、Ｂに指示信号を供給可能なＭＰＵアドレスデコーダ間経路が設けられ、当該プロセッサアドレスデコーダ間経路は、第１ＭＰＵ出力端子Ａ２３からメモリ７、８にアドレス信号を供給可能なアドレス信号供給経路１０ａ、１１ａと、第１ＭＰＵ出力端子Ａ２３から第１アドレスデコーダ入力端子Ａに指示信号を供給可能で、経路切り替え用抵抗素子Ｒ４が実装可能な第１指示信号経路Ａ２３−Ａと、第２ＭＰＵ出力端子Ａ２４から第２アドレスデコーダ入力端子Ｂに指示信号を供給可能で、経路切り替え用抵抗素子Ｒ５が実装可能な第２指示信号経路Ａ２４−Ｂと、第１ＭＰＵ出力端子Ａ２３から第１アドレスデコーダ入力端子Ａと第２アドレスデコーダ入力端子Ｂとに共通の指示信号を供給可能で、共通経路切り替え用抵抗素子Ｒ６Ｃが実装可能な第１共通指示信号経路Ａ２３−ＡＢと、第２ＭＰＵ出力端子Ｂから第１アドレスデコーダ入力端子Ａと第２アドレスデコーダ入力端子Ｂとに共通の指示信号を供給可能で、共通経路切り替え用抵抗素子Ｒ６Ｃが実装可能な第２共通指示信号経路Ａ２４−ＡＢとから成る。
【０１１９】
この構成によれば、第１メモリ用チップ１、２、５が内蔵され第１、第２メモリ端子ＢＥ０＃、ＢＥ１＃、ＣＥ＃、ＮＣを有する第１メモリ７と、第２メモリ用チップ３、４、６が内蔵され第３、第４メモリ端子ＢＥ０＃、ＢＥ１＃、ＣＥ＃、ＮＣを有する第２メモリ８とを有し、プロセッサから第１メモリ７と第２メモリ８とにアドレス信号を供給し、プロセッサから出力する指示信号が入力されるアドレスデコーダ１７により有効メモリ信号を生成して、該有効メモリ信号によりプロセッサが使用する第１メモリ用チップ１、２、５及び第２メモリ用チップ３、４、６のいずれかのチップを選択するプリント基板実装回路において、各メモリ７、８に内蔵されたチップがそれぞれ２つであっても１つであっても、また、メモリ７、８の容量の相違によりアドレス信号線の本数に差があっても、同一のプリント基板ＰＣＢを使用して、各場合に応じたプリント実装基板を構成できる。
【０１２０】
また、アドレスデコーダメモリ間経路及びプロセッサアドレスデコーダ間経路を構成する経路切り替え用抵抗素子Ｒ４、Ｒ５、Ｒ６、Ｒ７、Ｒ８が、５箇所でよく、配設箇所が少なく、かつ、アドレスデコーダメモリ間経路Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ４３のＳＩ解析工数が、増加しないプリント基板実装回路を提供できる。
【０１２１】
（その他の実施形態）
本発明は上述した実施形態にのみ限定されるものではなく、次のように変形または拡張することができる。例えば、上述の各実施形態では、メモリとして、フラッシュメモリ（フラッシュＥＥＰＲＯＭ）を使用した。このメモリはＥＥＰＲＯＭを発展させたもので、従来のＥＥＰＲＯＭに比べると、データの書き換えの際にデータの一部または全体を一括して書き換えする点で大きく異なる。しかし、本発明はフラッシュメモリの使用に限定されず、その他のメモリを使用してもよい。また、車両用計器のプログラムや画像データを保存するために使用するのみでなく、その他の用途に使用することができる。
【符号の説明】
【０１２２】
１、２、５  第１メモリ用チップ
３、４、６  第２メモリ用チップ
７  第１メモリ
７Ｒ  第１メモリ実装領域
８  第２メモリ
８Ｒ  第２メモリ実装領域
１０ａ、１１ａ  アドレス信号供給経路
１５  プロセッサ（ＭＰＵ）
１５Ｒ  プロセッサ実装領域
１７  アドレスデコーダ
１７Ｒ  アドレスデコーダ実装領域
Ａ  第１アドレスデコーダ入力端子
Ａ０−Ａ２２  アドレスバス接続端子
ＡＳ  アドレス信号
Ｂ  第２アドレスデコーダ入力端子
ＢＥ０＃、ＣＥ＃  第１メモリ端子
ＢＥ１＃、ＮＣ  第２メモリ端子
ＢＥ０＃、ＣＥ＃  第３メモリ端子
ＢＥ１＃、ＮＣ  第４メモリ端子
ＰＣＢ  プリント基板
Ｒ６  第１経路切り替え用抵抗素子
Ｒ４  第２経路切り替え用抵抗素子
Ｒ２  第３経路切り替え用抵抗素子
Ｒ３  第４経路切り替え用抵抗素子
Ｒ６Ｃ  共通経路切り替え用抵抗素子
Ｓ１  指示信号
Ｓ１Ｃ  共通の指示信号
Ｙ０  第１アドレスデコーダ出力端子
Ｙ１  第２アドレスデコーダ出力端子
Ｙ２  第３アドレスデコーダ出力端子
Ｙ３  第４アドレスデコーダ出力端子
【図１】
2013037622.tif 000003
【図２】
2013037622.tif 000004
【図３】
2013037622.tif 000005
【図４】
2013037622.tif 000006