(57)【要約】【課題】表示パネル駆動装置自身が、自チップが最終チップだと判定できるという表示パネル駆動装置を提案する。【解決手段】表示パネル駆動装置は、入力データＤＡＴＡの有効データを、表示用階調電圧に変換して出力する。インターフェース回路３０と最終チップ判定回路４０とを具備する。インターフェース回路３０は、カスケード信号ＳＴＨＲ（Ｌ）、ＳＴＨＲＬを受信して、他の表示パネル駆動装置３へカスケード転送し、スタート信号ＳＴを出力する。最終チップ判定回路４０は、所定期間内において、スタート信号ＳＴ又はカスケード信号ＳＴＨＲＬに応答して、有効データの後のラストデータの数に対応した第１カウント数（ＣＮＴ２）と予め設定された最小出力数とを比較して、表示パネル駆動装置３が最終チップであるか否かを判定する。【選択図】図３
2013205630.tif 000002
【特許請求の範囲】
【請求項１】
入力データの有効データを表示用階調電圧に変換して出力する表示パネル駆動装置であって、
カスケード信号を受信して、前記カスケード信号を他の表示パネル駆動装置へカスケード転送し、スタート信号を出力するインターフェース回路と、
所定期間内において、前記スタート信号又は前記カスケード信号に応答して、前記有効データの後のラストデータの数に対応した第１カウント数と予め設定された最小出力数とを比較して、前記表示パネル駆動装置が最終チップであるか否かを判定する最終チップ判定回路と
を具備する
表示パネル駆動装置。
【請求項２】
請求項１に記載の表示パネル駆動装置において、
前記最終チップ判定回路は、
前記スタート信号又は前記カスケード信号に応答して、前記有効データの数に対応した第２カウント数をカウントする有効データカウンタと、
前記第２カウント数が予め設定された有効データ出力数となったとき、前記ラストデータの数に対応した前記第１カウント数のカウントを開始するラストデータカウンタと、
前記所定期間内に、前記第１カウント数が前記最小出力数を超えないとき、前記表示パネル駆動装置が最終チップであると判定する
を備える
表示パネル駆動装置。
【請求項３】
請求項２に記載の表示パネル駆動装置において、
前記最終チップ判定回路は、
制御信号に基づいて、前記最小出力数と前記有効データ出力数を生成するデコーダと、
前記有効データカウンタから出力された前記第２カウント数と前記デコーダから出力された前記有効データ出力数とが同じ値になったときからＨｉｇｈレベルになるイネーブル信号を生成する第１フラグ生成回路と、
前記ラストデータカウンタから出力された前記第１カウント数と前記デコーダから出力された前記最小出力数とが同じ値になったときからＨｉｇｈレベルになる最終チップ判定信号を生成する第２フラグ生成回路と
を更に備え、
前記ラストデータカウンタは、前記イネーブル信号がＨｉｇｈレベルになった時、前記第１カウント数のカウントを開始し、
前記所定期間内に、前記最終チップ判定信号がＬｏｗレベルのとき、前記表示パネル駆動装置が最終チップであると判定する
表示パネル駆動装置。
【請求項４】
請求項２又は３に記載の表示パネル駆動装置において、
前記インターフェース回路は、前記表示パネル駆動装置が最終チップであると判定された場合、前記所定期間の次回以降の所定期間において、前記有効データ後の動作を停止する
表示パネル駆動装置。
【請求項５】
コントローラと、
前記コントローラにカスケード接続された複数の、請求項１乃至４のいずれか一項に記載の表示パネル駆動装置と、
前記表示パネル駆動装置に表示制御される表示パネルと
を具備する
表示装置。
【請求項６】
入力データの有効データを表示用階調電圧に変換して出力する表示パネル駆動装置の動作方法であって、
カスケード信号を受信して、前記カスケード信号を他の表示パネル駆動装置へカスケード転送し、スタート信号を出力するステップと、
所定期間内において、前記スタート信号又は前記カスケード信号に応答して、前記入力データの有効データの後のラストデータの数に対応した第１カウント数と予め設定された最小出力数とを比較するステップと、
前記所定期間内に、前記第１カウント数が前記最小出力数を超えないとき、前記表示パネル駆動装置が最終チップであると判定するステップと
を具備する
表示パネル駆動装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示パネル駆動装置及びそれを用いた表示装置に関する。
【背景技術】
【０００２】
液晶パネル表示装置のような表示装置では、表示パネルを駆動するために、表示パネル駆動装置を用いている。表示パネル駆動装置としては、データドライバが例示される。表示装置では、表示パネルの大きさに対応して、複数のデータドライバがカスケード接続される場合がある。このようなカスケード接続の方式には、マルチドロップ型やデータカスケード型がある。マルチドロップ型は、コントローラからの信号・データを全データドライバに共通に接続する方法である。一方、データカスケード型は、コントローラからの信号・データをデータドライバ間で順次転送して行く方式である。これらカスケード接続の場合、データドライバは、上記機能に加えて、いわゆるスタート信号を隣接するデータドライバへカスケード転送する。
【０００３】
また、データドライバでは、信号・データのインターフェースとして小振幅差動伝送（ＬＶＤＳ：ｌｏｗ  ｖｏｌｔａｇｅ  ｄｉｆｆｅｒｅｎｔｉａｌ  ｓｉｇｎａｌｉｎｇ）技術が採用されてきている。データの高速転送化に対応可能であり、表示装置のＥＭＩ（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）の低減、ノイズの耐性、データドライバの省電力などの面で有利だからである。更に、コントローラとデータドライバ間のバス幅の縮小を含む周辺回路全体の小型化などが行われている。その結果、表示装置の基板上の配線面積が縮小され、表示装置の狭額縁化にもつながっている。
【０００４】
一方、データドライバには様々なパネルサイズに対応するための複数の出力数切り替え機能、各種の表示モードに対応する駆動能力／駆動方法の切り替え機能、双方向シフト切り替え機能など、多種多様な機能への対応が必要となってきている。
【０００５】
双方向シフト切り替え機能に関連する技術として特開２００８−０８３３０３号公報（対応米国公開ＵＳ２００８０７４４０６（Ａ１））にパネル表示装置の技術が開示されている。図１は、特開２００８−０８３３０３号公報におけるデータカスケード接続を採用したパネル表示装置の構成を示すブロック図である。このパネル表示装置１５０では、複数の表示パネル駆動装置（データドライバ）Ａ１〜Ａ３が表示パネル１０４に対して並列に配置されている。電源回路１０１は、表示パネル駆動装置Ａ１〜Ａ３に電源Ｐ１を印加し、走査ドライバ１３１〜１３３に電源Ｐ２を印加する。コントローラ１０２は、クロック信号Ｋ１、表示データＤ１、スタート信号Ｓ１、制御信号Ｃ１、及びシフト切替信号Ｘ１を初段の表示パネル駆動装置Ａ１に供給する。初段の表示パネル駆動装置Ａ１は、クロック信号Ｋ２、表示データＤ２、スタート信号Ｓ２、制御信号Ｃ２、及びシフト切替信号Ｘ２を表示パネル駆動装置Ａ２にカスケードに供給する。表示パネル駆動装置Ａ２は、クロック信号Ｋ３、表示データＤ３、スタート信号Ｓ３、制御信号Ｃ３、及びシフト切替信号Ｘ３を最終段の表示パネル駆動装置Ａ３にカスケードに供給する。最終段のデータドライバＡ３は、イネーブル信号Ｅ１を表示パネル駆動装置Ａ２に供給する。表示パネル駆動装置Ａ２は、イネーブル信号Ｅ２を初段の表示パネル駆動装置Ａ１にカスケードに供給する。固定端子の最終段認識信号Ｌ１〜Ｌ３がそれぞれ表示パネル駆動装置Ａ１〜Ａ３に供給されている。最終段認識信号Ｌ１〜Ｌ３は、最終段の表示パネル駆動装置であることを認識させるための信号である。表示パネル駆動装置Ａ１〜Ａ３は、それぞれ表示データＤ１〜Ｄ３を変換し、得られた階調電圧Ｖ１〜Ｖ３を表示パネル１０４に出力する。なお、最終段認識信号Ｌ１〜Ｌ３については、パネル表示装置上で固定するか、若しくは、固定用の配線を削減するために、表示パネル駆動装置内にプルダウン素子やプルアップ素子を設けて“Ｈ”レベルか“Ｌ”レベルに固定する。また、パネル表示装置上で固定する以外に、コントローラ１０２から各表示パネル駆動装置へ異なる最終段認識信号Ｌ１〜Ｌ３を供給して制御を行っても好い。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−０８３３０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述のように特開２００８−０８３３０３号公報の技術は、Ｘ１〜Ｘ３のシフト切替信号により双方向シフト切り替えを可能としている。すなわち、表示パネル駆動装置Ａ１から表示パネル駆動装置Ａ３まで順番に表示データを取り込む機能と、表示パネル駆動装置Ａ３から表示パネル駆動装置Ａ１まで順番に表示データを取り込む機能を有している。それにより、右側の表示パネル駆動装置から左側の表示パネル駆動装置へ向かう方向と、左側の表示パネル駆動装置から右側の表示パネル駆動装置へ向かう方向の双方向で表示データを取り込むことができる。
【０００８】
しかし、その特開２００８−０８３３０３号公報の技術では、その双方向シフト切り替え機能を実現するために、最終段認識信号Ｌ１〜Ｌ３を用いてどの表示パネル駆動装置（データドライバ）が最終段であるかを指定する必要がある。すなわち、特定のデータドライバが、最終段のデータドライバであることを設定（指定／制御）する必要がある。そのため、表示装置の設計・製造上、その点を考慮することが必要となる。
【０００９】
それに加えて、カスケード接続での最終チップ（データドライバ）において、いわゆるラストデータに相当する期間におけるドライバの省電力化やノイズ、ＥＭＩ低減の面で、改善の余地がある。具体的には、最終チップにおいて、ドライバのデータレシーバやロジック部の無駄な動作、不要なカスケード出力による貫通電流／電源ノイズの発生等の削減等である。
【課題を解決するための手段】
【００１０】
以下に、発明を実施するための形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１１】
本発明の表示パネル駆動装置は、入力データ（ＤＡＴＡ）の有効データ（ＲＧＢ−ＤＡＴＡ１／ＲＧＢ−ＤＡＴＡ２／ＲＧＢ−ＤＡＴＡ３）を、表示用階調電圧に変換して出力する。この表示パネル駆動装置は、インターフェース回路（３０）と、最終チップ判定回路（４０）とを具備している。インターフェース回路（３０）は、カスケード信号（ＳＴＨＲ（Ｌ）、ＳＴＨＲＬ）を受信して、カスケード信号（ＳＴＨＲＬ）を他の表示パネル駆動装置（３）へカスケード転送し、スタート信号（ＳＴ）を出力する。最終チップ判定回路（４０）は、所定期間内において、スタート信号（ＳＴ）又はカスケード信号（ＳＴＨＲＬ）に応答して、有効データ（ＲＧＢ−ＤＡＴＡ１／ＲＧＢ−ＤＡＴＡ２／ＲＧＢ−ＤＡＴＡ３）の後のラストデータ（Ｌ−ＤＡＴＡ１／Ｌ−ＤＡＴＡ２／Ｌ−ＤＡＴＡ３）の数に対応した第１カウント数（ＣＮＴ２）と予め設定された最小出力数（Ｄ）とを比較して、表示パネル駆動装置（３）が最終チップであるか否かを判定する。
【００１２】
また、本発明のコントローラ表示装置は、コントローラ（２）と、表示パネル駆動装置（３）と、表示パネル（５）とを具備している。表示パネル駆動装置（３）は、コントローラ（２）にカスケード接続され、複数であり、上記段落に記載されている。表示パネル（５）は、表示パネル駆動装置（３）に表示制御される。
【００１３】
本発明の表示パネルの表示制御を行う表示パネル駆動装置の動作方法は、カスケード信号（ＳＴＨＲ（Ｌ）、ＳＴＨＲＬ）を受信して、カスケード信号（ＳＴＨＲＬ）を他の表示パネル駆動装置（３）へカスケード転送し、スタート信号（ＳＴ）を出力するステップと、所定期間内において、スタート信号（ＳＴ）又はカスケード信号（ＳＴＨＲＬ）に応答して、入力データ（ＤＡＴＡ）の有効データ（ＲＧＢ−ＤＡＴＡ１／ＲＧＢ−ＤＡＴＡ２／ＲＧＢ−ＤＡＴＡ３）の後のラストデータ（Ｌ−ＤＡＴＡ１／Ｌ−ＤＡＴＡ２／Ｌ−ＤＡＴＡ３）の数に対応した第１カウント数（ＣＮＴ２）と予め設定された最小出力数（Ｄ）とを比較するステップと、所定期間内に、第１カウント数（ＣＮＴ２）が最小出力数（Ｄ）を超えないとき、表示パネル駆動装置（３）が最終チップであると判定するステップとを具備している。
【発明の効果】
【００１４】
本発明により、表示パネル駆動装置（データドライバ）自身が、自チップが最終チップだと判定できる。また、最終チップ（データドライバ）の省電力化が図れる。また、最終チップ（データドライバ）のノイズ、ＥＭＩ低減を図れる。
【図面の簡単な説明】
【００１５】
【図１】図１は、特開２００８−０８３３０３号公報におけるデータカスケード接続を採用したパネル表示装置の構成を示すブロック図である。
【図２】図２は、本発明の実施の形態に係る表示装置の構成を示すブロック図である。
【図３】図３は、本発明の実施の形態に係る表示パネル駆動装置としてのデータドライバの構成を示すブロック図である。
【図４】図４は、本発明の実施の形態に係る最終チップ判定回路の構成を示すブロック図である。
【図５】図５は、セレクタの論理を表した真理値表である。
【図６】図６は、デコーダの論理を表した真理値表である。
【図７】図７は、Ａフラグ生成回路の論理を表した真理値表である。
【図８】図８は、Ｂフラグ生成回路の論理を表した真理値表である。
【図９Ａ】図９Ａは、本発明の実施の形態に係る表示パネル駆動装置及びそれを用いた表示装置の動作方法を示すタイミングチャートである。
【図９Ｂ】図９Ｂは、本発明の実施の形態に係る表示パネル駆動装置及びそれを用いた表示装置の動作方法を示すタイミングチャートである。
【図９Ｃ】図９Ｃは、本発明の実施の形態に係る表示パネル駆動装置及びそれを用いた表示装置の動作方法を示すタイミングチャートである。
【図９Ｄ】図９Ｄは、本発明の実施の形態に係る表示パネル駆動装置及びそれを用いた表示装置の動作方法を示すタイミングチャートである。
【図１０】図１０は、本発明の実施の形態に係る表示装置の他の構成を示すブロック図である。
【発明を実施するための形態】
【００１６】
以下、本発明の表示パネル駆動装置及びそれを用いた表示装置の実施の形態に関して、添付図面を参照して説明する。
【００１７】
本発明の実施の形態に係る表示装置の構成について説明する。図２は、本発明の実施の形態に係る表示装置の構成を示すブロック図である。表示装置５０は、入力データに基づいて画像を表示する。その表示装置５０は、電源回路１と、コントローラ２と、複数のデータドライバ３と、複数のゲートドライバ４と、表示パネル５とを具備している。
【００１８】
電源回路１は、コントローラ２に電力（例示：電源電圧ＶＤＤ）を供給する。また、電源回路１は、コントローラ２を介して又は直接に、複数のデータドライバ３や複数のゲートドライバ４のような他の構成に電力（例示：電源電圧ＶＤＤ）を供給する。
【００１９】
コントローラ２は、信号やデータに基づいて、複数のデータドライバ３、複数のゲートドライバ４、及び表示パネル５のような他の構成の動作を制御する。具体的には、コントローラ２は、バス配線７及び信号配線６（６−１〜６−４）を介して、信号（例示：クロック信号ＣＬＫ、ストローブ信号ＳＴＢ、出力選択信号ＯＳＥＬ１、ＯＳＥＬ２、シフト方向切り替え信号ＲＬ、カスケード信号ＳＴＨＲ、ＳＴＨＬ）やデータ（例示：入力データ（表示データ）ＤＡＴＡ）を複数のデータドライバ３に供給する（ただし、ストローブ信号ＳＴＨＲは一端側のデータドライバ３、ストローブ信号ＳＴＨＬは他端側のデータドライバ３）。また、コントローラ２は、そして、それら信号やデータに基づいて、複数のデータドライバ３の動作を制御する。また、コントローラ２は、信号（例示：同期信号）を複数のゲートドライバ４に供給する。そして、それら信号に基づいて、複数のゲートドライバ４の動作を制御する。更に、これら複数のデータドライバ３及び複数のゲートドライバ４の制御を介して、表示パネル５の動作を制御する。
【００２０】
データドライバ３は、本実施の形態に係る表示パネル駆動装置である。複数のデータドライバ３は、バス配線７及び信号配線６−１〜６−４を介して、コントローラ２とカスケード接続されている。この図の例では、３個のデータドライバ３−１〜３−３がマルチドロップ型の方式でカスケード接続されている。すなわち、データドライバ３−１〜３−３の各々は、バス配線７を介して、コントローラ２からの信号（例示：クロック信号ＣＬＫ、ストローブ信号ＳＴＢ、出力選択信号ＯＳＥＬ１、ＯＳＥＬ２、シフト方向切り替え信号ＲＬ）・データ（例示：入力データＤＡＴＡ）を受け取る。複数のデータドライバ３は、それぞれ、受信した信号やデータに基づいて、入力データＤＡＴＡを階調電圧に変換し、当該階調電圧を表示パネル５のデータ線（図示されず）へ出力する。
【００２１】
また、データドライバ３−１側から順次データを取得するときは、データドライバ３−１は、信号配線６−１を介してコントローラ２からカスケード信号ＳＴＨＲを受け取る。データドライバ３−２は、信号配線６−２を介してデータドライバ３−１からカスケード信号ＳＴＨＲＬ（データドライバ３−２用のスタート信号）を受け取る。データドライバ３−３は、信号配線６−３を介してデータドライバ３−２からカスケード信号ＳＴＨＲＬ（データドライバ３−３用のスタート信号）を受け取る。一方、データドライバ３−３側から順次データを取得するときは、データドライバ３−３は、信号配線６−４を介してコントローラ２からカスケード信号ＳＴＨＬを受け取る。データドライバ３−２は、信号配線６−３を介してデータドライバ３−３からカスケード信号ＳＴＨＲＬ（データドライバ３−２用のスタート信号）を受け取る。データドライバ３−１は、信号配線６−２を介してデータドライバ３−２からカスケード信号ＳＴＨＲＬ（データドライバ３−１用のスタート信号）を受け取る。このように、データドライバ３−１〜３−３は、シフト切替信号ＲＬにより双方向シフト切り替えを行うことができる。
【００２２】
複数のゲートドライバ４は、配線を介して、コントローラ２と接続されている。この図の例では、２個のゲートドライバ４−１〜４−２が直列に接続されている。すなわち、ゲートドライバ４−１は、配線を介してコントローラ２から信号（例示：同期信号）を受け取る。ゲートドライバ４−２は、配線及びゲートドライバ４−１を介してコントローラ２から信号を受け取る。ゲートドライバ４−１〜４−２は、それぞれ受信した信号に基づいて、表示パネル５のゲート線（図示されず）を駆動する。
【００２３】
ただし、データドライバの数はこの例に限定されるものではなく、２個以下でも４個以上であっても良い。また、カスケード接続の方式はこの例のようなマルチドロップ型に限定されるものではなく、後述されるように、データカスケード型であっても良い。また、ゲートドライバの数はこの例に限定されるものではなく、１個でも３個以上であっても良い。
【００２４】
表示パネル５は、複数のデータ線（図示されず）と、複数のゲート線（図示されず）と、複数の画素（図示されず）を備えている。複数のデータ線は、複数のデータドライバ３のいずれかに接続されている。複数のゲート線は、複数のデータ線に略垂直に設けられ、複数のゲートドライバ４のいずれかに接続されている。複数の画素は、複数のデータ線と複数のゲート線との交点の各々に対応して設けられている。データ線は画素の階調を制御し、ゲート線は画素のオン／オフを制御する。表示パネル５は、液晶パネルに例示される。
【００２５】
次に、表示パネル駆動装置としてのデータドライバ３について説明する。図３は、本発明の実施の形態に係る表示パネル駆動装置としてのデータドライバ３の構成を示すブロック図である。データドライバ３は、インターフェース回路３０と階調電圧生成回路３ａと最終チップ判定回路４０とを備えている。階調電圧生成回路３ａは、シフトレジスタ３１と、データレジスタ３２と、データラッチ回路３３と、レベルシフタ３４と、Ｄ／Ａコンバータ３５と、アンプ３６とを備えている。
【００２６】
インターフェース回路３０は、表示パネル５における映像データ伝送システムとしてのｍｉｎｉ−ＬＶＤＳのレシーバを含んでいる。インターフェース回路３０は、外部からクロック信号ＣＬＫ、入力データＤＡＴＡ及びカスケード信号ＳＴＨＲＬ又はＳＴＨＲ（Ｌ）を受信する。また、最終チップ判定回路４０から最終チップ判定信号ＦＩＮ＿ＣＨＩＰを受信する。インターフェース回路３０は、シフトパルス信号ＳＴＨをシフトレジスタ３１へ出力し、内部ＲＧＢデータ（ＲＧＢ＿ＤＡＴＡ）をデータレジスタ３２へ出力し、クロック信号ＣＬＫをｎ分周したｎ分周クロック信号（ｎ分周ＣＬＫ）及びスタート信号ＳＴを最終チップ判定回路４０へ出力する。なお、ここでは、クロック信号ＣＬＫを３分周している（ｎ＝３）。
【００２７】
また、後述されるように、最終チップ判定信号ＦＩＮ＿ＣＨＩＰが最終チップを示す信号の場合、ｍｉｎｉ−ＬＶＤＳのレシーバ等の動作やシフトパルス信号ＳＴＨ、ｎ分周クロック信号（ｎ分周ＣＬＫ）及びカスケード信号ＳＴＨＲＬの出力を停止する。それにより、最終チップ（データドライバ）の省電力化が図れる。また、最終チップ（データドライバ）のノイズ、ＥＭＩ低減を図れる。
【００２８】
また、インターフェース回路３０は、カスケード信号ＳＴＨＲＬ又はＳＴＨＲ（Ｌ）を受信後、所定時間経過後に、受信側と反対側に隣接するデータドライバ３（のインターフェース回路３０）へカスケード信号ＳＴＨＲＬを出力する。所定時間は、例えば、一つのデータドライバ３での入力データの取得に掛かる時間である。
【００２９】
シフトレジスタ３１は、インターフェース回路３０からシフトパルス信号ＳＴＨを受信するとともに、最終チップ判定回路４０から最終チップ判定信号ＦＩＮ＿ＣＨＩＰを受信する。そして、シフトパルス信号ＳＴＨをクロック信号ＣＬＫに同期させて順にシフトさせ、データレジスタ３２へ出力する。
【００３０】
また、最終チップ判定信号ＦＩＮ＿ＣＨＩＰが最終チップを示す信号の場合、シフトパルス信号ＳＴＨを出力後、シフトパルスＳＴＨ信号の出力を停止する。それにより、最終チップ（データドライバ）の省電力化が図れる。また、最終チップ（データドライバ）のノイズ、ＥＭＩ低減を図れる。
【００３１】
データレジスタ３２は、インターフェース回路３０から出力された内部ＲＧＢデータ（ＲＧＢ−ＤＡＴＡ）を、シフトレジスタ３１からのシフトパルス信号ＳＴＨに同期して取り込む。そして、データラッチ回路３３へ出力する。
【００３２】
データラッチ回路３３は、複数のデータラッチ回路を備えている。複数のデータラッチ回路は、複数の表示データ（内部ＲＧＢデータ（ＲＧＢ＿ＤＡＴＡ））をそれぞれ同タイミングでラッチする。そして、ラッチされた複数の表示データをレベルシフタ３４へ出力する。
【００３３】
レベルシフタ３４は、複数のレベルシフタを備えている。複数のレベルシフタは、それぞれデータラッチ回路３３からの複数の表示データ（内部ＲＧＢデータ（ＲＧＢ＿ＤＡＴＡ））に対してレベル変換を行い、Ｄ／Ａコンバータ３５に出力する。
【００３４】
Ｄ／Ａコンバータ３５は、複数のＤ／Ａコンバータを備えている。複数のＤ／Ａコンバータは、複数のレベルシフタからの複数の表示データ（内部ＲＧＢデータ（ＲＧＢ＿ＤＡＴＡ））に対してデジタル／アナログ変換を行う。すなわち、複数のＤ／Ａコンバータの各々は、複数の階調電圧の中から、表示データに応じた出力階調電圧を選択する。そして、選択された出力階調電圧をアンプ３６へ出力する。
【００３５】
アンプ３６は、複数のアンプを備えている。複数のアンプは、複数のＤ／Ａコンバータからの複数の出力階調電圧に対して所定の増幅を行う。複数のアンプは、それぞれ複数の出力ノード（図示されず）を介して、複数のデータ線（Ｓ１、…、Ｓｎ）に接続されている。複数のアンプは、複数の出力階調電圧を複数のデータ線に出力する。すなわち、各アンプは、対応する内部ＲＧＢデータ出力階調電圧を、対応するデータ線Ｓｉに出力する。
【００３６】
最終チップ判定回路４０は、インターフェース回路３０からｎ分周クロック信号（ｎ分周ＣＬＫ）受信するとともに、コントローラ２からクロック信号ＣＬＫ、ストローブ信号ＳＴＢ、及び出力選択信号ＯＳＥＬ０、ＯＳＥＬ１を受信する。更に、最終チップ判定回路４０は、コントローラ２又は前段のチップからカスケード信号ＳＴＨＲＬを受信し、当該チップ（自分自身）が１チップ目（最初のチップ）の場合にインターフェース回路３０からスタート信号を受信する。そして、それら信号に基づいて、カスケード接続されたデータドライバ３自身（自分自身）が最終チップかどうかを判定する。その後、判定結果を示す最終チップ判定信号ＦＩＮ＿ＣＨＩＰをインターフェース回路３０及びシフトレジスタ３１へ出力する。
【００３７】
次に、最終チップ判定回路４０について説明する。図４は、本発明の実施の形態に係る最終チップ判定回路４０の構成を示すブロック図である。最終チップ判定回路４０は、入力データＤＡＴＡから、データドライバ３自身（自分自身）が最終チップかどうかを判定する機能を有する。そして、最終ストローブＳＴＢが来るまでのＬＯＧＩＣ動作の制御を制限するように動作する。最終チップ判定回路４０は、ＳＴＢ１生成回路４９と、カウンタ４１と、デコーダ４３と、カウンタ４２と、Ａフラグ生成回路４４と、Ｂフラグ生成回路４５とを備えている。
【００３８】
ＳＴＢ１生成回路４９は、ストローブ信号ＳＴＢ及びクロック信号ＣＬＫ信号を受信して、リセット信号ＳＴＢ１を生成して出力する。
具体的には、ＳＴＢ１生成回路４９は、クロック信号ＣＬＫ信号の立ち上がりエッジに同期して、ストローブ信号ＳＴＢのＨｉｇｈレベルに対応して、Ｈｉｇｈレベルとなるリセット信号ＳＴＢ１を生成して出力する。ただし、リセット信号ＳＴＢ１は、パルス状とする。ＳＴＢ１生成回路４９は、リセット信号ＳＴＢ１をカウンタ４１、４２及びＡフラグ生成回路４４へ出力する。
【００３９】
カウンタ４１は、実質的には、データドライバ３自身（自分自身）で処理する入力データＤＡＴＡ（内部ＲＧＢ−ＤＡＴＡ）の出力数をカウントする。すなわち、ｎ分周クロック信号（ｎ分周ＣＬＫ）、リセット信号ＳＴＢ１、スタート信号ＳＴ又はカスケード信号ＳＴＨＲＬを受信して、実質的に入力データの出力数をカウントし、そのカウント値を示すカウンタ４１出力信号ＣＮＴ１をフラグ生成回路４４へ出力する。
具体的には、カウンタ４１は、セレクタ４１１と本体４１０とを含んでいる。カウンタ４１は、リセット信号ＳＴＢ１でリセットされる。その後、セレクタ４１１は、スタート信号ＳＴ又はカスケード信号ＳＴＨＲＬを受信し、データドライバ３自身（自分自身）が１チップ目の場合にはスタート信号ＳＴを、２チップ目以降の場合にはカスケード信号ＳＴＨＲＬをカウントスタート信号ＣＮＴ＿ＳＴＡＲＴとして出力する。本体４１０は、カウントスタート信号ＣＮＴ＿ＳＴＡＲＴをトリガとして、ｎ分周クロック信号（ｎ分周ＣＬＫ）のクロック数により、内部ＲＧＢ−ＤＡＴＡ（入力データ）の出力数を、カウントアップで数えて、そのカウント値を示すカウンタ４１出力信号ＣＮＴ１＜７：０＞を生成する。
【００４０】
図５は、セレクタ４１１の論理を表した真理値表４１１１である。セレクタ４１１は、データドライバ３自身（自分自身）が１チップ目の場合にはスタート信号ＳＴをカウンタスタート信号ＣＮＴ＿ＳＴＡＲＴとしてカウンタ４１の本体４１０へ出力する。セレクタ４１１は、データドライバ３自身（自分自身）が２チップ目以降ではカスケード信号ＳＴＨＲＬをカウンタスタート信号ＣＮＴ＿ＳＴＡＲＴとして本体４１０へ出力する。なお、データドライバ３自身（自分自身）が１チップ目か２チップ目以降であるかは、カスケード信号ＳＴＨＲＬのレベルで判断する。１チップ目は、カスケード信号ＳＴＨＲ（Ｌ）はコントローラ２からくるため、常にＨ（ＶＤＤ）レベルである。２チップ目以降のカスケード信号ＳＴＨＲＬはパルス信号である。（判断する時のカスケード信号ＳＴＨＲＬはＬレベルである。）
【００４１】
デコーダ４３は、Ａフラグ生成回路４４及びＢフラグ生成回路４５でデコードするため、出力選択信号ＯＳＥＬ０、ＯＳＥＬ１に基づいて、データドライバ３の出力数に応じた値を生成し、Ａフラグ生成回路４４及びＢフラグ生成回路４５へ出力する。具体的には、コントローラ２からの出力選択信号ＯＳＥＬ０、ＯＳＥＬ１に基づいて、各データドライバ３が出力するデータの数（出力数；有効データの数）を示す出力数信号Ｑ＜７：０＞を生成し、Ａフラグ生成回路４４へ出力する。また、出力数の最小数を示す最小出力数信号Ｄ＜７：０＞を生成し、Ｂフラグ生成回路４５へ出力する。
【００４２】
図６は、デコーダ４３の論理を表した真理値表４３０１である。デコーダ４３は、出力選択信号ＯＳＥＬ０、ＯＳＥＬ１の値（それぞれ“１”及び“０”）の組み合わせにより、出力数としてＡ、Ｂ、Ｃ、Ｄ（Ａ＞Ｂ＞Ｃ＞Ｄ）の４通りの値から所望の値を選択することができる。その値に応じて、その値を示すＡ＜７：０＞、Ｂ＜７：０＞、Ｃ＜７：０＞、Ｄ＜７：０＞のいずれかが出力数信号Ｑ＜７：０＞として出力される。また、最小の出力数のＤに対応して、最小出力数信号Ｄ＜７：０＞が出力される。
【００４３】
Ａフラグ生成回路４４は、カウンタ４１から出力されたカウンタ４１出力信号ＣＮＴ１＜７：０＞と、デコーダ４３から出力された出力数信号Ｑ＜７：０＞とが同じ値になった時からＨｉｇｈレベルになるデータ出力イネーブル信号（データ出力ＥＮ）を生成し、カウンタ４２及びＢフラグ生成回路４５へ出力する。
具体的には、Ａフラグ生成回路４４は、本体４４０、Ａフラグ出力回路４４１、及びイネーブル信号出力回路４４２を含んでいる。本体４４０は、カウンタ４１出力信号ＣＮＴ１＜７：０＞と、デコーダ４３から出力された出力数信号Ｑ＜７：０＞とが同じ値になった時、Ｈｉｇｈレベル（“１”）となるＡフラグを生成する。Ａフラグ出力回路４４１は、ｎ分周クロック信号（ｎ分周ＣＬＫ；本実施の形態ではｎ＝３）の立ち上がりエッジに同期して、Ａフラグをそのまま出力する。イネーブル信号出力回路４４２は、リセット信号ＳＴＢ１でリセットされ、Ａフラグの立ち上がりエッジに同期して、電源電圧ＶＤＤ（Ｈｉｇｈレベル）を示すデータ出力イネーブル信号（データ出力ＥＮ）を生成し、カウンタ４２及びＢフラグ生成回路４５へ出力する。
【００４４】
図７は、Ａフラグ生成回路４４の論理を表した真理値表４４０１である。Ａフラグ生成回路４４の本体４４０では、カウンタ４１出力信号ＣＮＴ１＜７：０＞と出力数信号Ｑ＜７：０＞とが一致したとき“１”（Ｈｉｇｈレベル）となり、不一致のとき“０”（Ｌｏｗ）となるＡフラグを生成する。
【００４５】
カウンタ４２は、実質的には、有効データ（データドライバ３自身で処理する入力データＤＡＴＡ（内部ＲＧＢ−ＤＡＴＡ））の後のラストデータの数をカウントする。すなわち、ｎ分周クロック信号（ｎ分周ＣＬＫ）及びデータ出力イネーブル信号（データ出力ＥＮ）を受信して、実質的にラストデータの数をカウントし、そのカウント値を示すカウンタ４２出力信号ＣＮＴ２をフラグ生成回路４５へ出力する。
具体的には、カウンタ４２は、リセット信号ＳＴＢ１でリセットされる。その後、データ出力イネーブル信号（データ出力ＥＮ）をトリガとして、ｎ分周クロック信号（ｎ分周ＣＬＫ）のクロック数により、有効データの後のラストデータの出力数を、カウントアップで数えて、そのカウント値を示すカウンタ４２出力信号ＣＮＴ２＜７：０＞を生成する。
【００４６】
Ｂフラグ生成回路４５は、カウンタ４２から出力されたカウンタ４２出力信号ＣＮＴ２＜７：０＞と、デコーダ４３から出力された最小出力数信号Ｄ＜７：０＞とが同じ値になった時からＨｉｇｈレベルになる最終チップ判定信号ＦＩＮ＿ＣＨＩＰを生成し、インターフェース回路３０及びシフトレジスタ３１へ出力する。
具体的には、Ｂフラグ生成回路４５は、本体４５０、Ｂフラグ出力回路４５１、判定信号生成回路４５２、及び判定信号出力回路４５３を含んでいる。本体４５０は、カウンタ４２出力信号ＣＮＴ２＜７：０＞と、デコーダ４３から出力された最小出力数信号Ｄ＜７：０＞とが同じ値になった時、Ｈｉｇｈレベル（“１”）となるＢフラグを生成する。Ｂフラグ出力回路４５１は、ｎ分周クロック信号（ｎ分周ＣＬＫ；本実施の形態ではｎ＝３）の立ち上がりエッジに同期して、Ｂフラグをそのまま出力する。判定信号生成回路４５２は、データ出力イネーブル信号（データ出力ＥＮ）でリセットされ、Ｂフラグの立ち上がりエッジに同期して、電源電圧ＶＤＤ（Ｈｉｇｈレベル）を示す出力信号を生成する。判定信号出力回路４５３は、次のラインのストローブ信号ＳＴＢの立ち上がりエッジに同期して、その出力信号を最終チップ判定信号ＦＩＮ＿ＣＨＩＰとしてインターフェース回路３０及びシフトレジスタ３１へ出力する。
【００４７】
図８は、Ｂフラグ生成回路４５の論理を表した真理値表４５０１である。Ｂフラグ生成回路４５の本体４５０では、カウンタ４２出力信号ＣＮＴ２＜７：０＞と最小出力数信号Ｄ＜７：０＞とが一致したとき“１”（Ｈｉｇｈレベル）となり、不一致のとき“０”（Ｌｏｗ）となるＢフラグを生成する。
【００４８】
次に、本発明の実施の形態に係る表示パネル駆動装置及びそれを用いた表示装置の動作方法について説明する。特に、最終チップ（最終のデータドライバ３）の判定を行う方法について説明する。一例として、図２に示される表示装置５０において、９６０出力に設定したデータドライバ３−１〜３−３を並べた場合での最終チップの判定方法について説明する。この場合、チップ（データドライバ３）の最小出力数は９００出力とし、６ペアデータ転送として、データカウンタ値Ｄ＜７：０＞＝１５０とする。また、ここでは、最終チップをデータドライバ３−３とする。
【００４９】
図９Ａ〜図９Ｄは、本発明の実施の形態に係る表示パネル駆動装置及びそれを用いた表示装置の動作方法を示すタイミングチャートである。
【００５０】
図９Ａは、主に各データドライバ３に共通に入力される／用いられるデータや信号を示している。（ａ）は入力データＤＡＴＡ、（ｂ）は内部ＲＧＢデータ（ＲＧＢ−ＤＡＴＡ）、（ｃ）はストローブ信号ＳＴＢ、（ｄ）はリセット信号ＳＴＢ１、（ｅ）は３分周クロック信号（３分周ＣＬＫ）、（ｆ）はクロック信号ＣＬＫをそれぞれ示している。
【００５１】
（ａ）に示されるように、入力データＤＡＴＡは、６ペアデータ転送であり、１番目のチップのためのＤＡＴＡ１、２番目のチップのためのＤＡＴＡ２、３番目のチップのためのＤＡＴＡ３を含んでいる。そして、（ｂ）に示されるように、入力データＤＡＴＡは、データドライバ３において、内部ＲＧＢデータ（ＲＧＢ−ＤＡＴＡ）に変換される。内部ＲＧＢデータ（ＲＧＢ−ＤＡＴＡ）は、１番目のチップのためのＲＧＢ−ＤＡＴＡ１、２番目のチップのためのＲＧＢ−ＤＡＴＡ２、３番目のチップのためのＲＧＢ−ＤＡＴＡ３を含んでいる。各ＲＧＢ−ＤＡＴＡは、Ｄ１〜Ｄ９６０の９６０ｃｈの出力を含んでいる。
【００５２】
（ｃ）に示すストローブ信号ＳＴＢは、１ライン分のデータの開始を示している。（ｄ）に示すリセット信号ＳＴＢ１は、ストローブ信号ＳＴＢに基づいて、最終チップ判定回路４０で生成されるリセット信号である。ストローブ信号ＳＴＢに対応して、最終チップ判定回路４０内の所定の回路をリセットする。（ｆ）に示すクロック信号ＣＬＫは、表示装置５０のクロック信号ＣＬＫである。（ｅ）に示す３分周クロック信号（３分周ＣＬＫ）は、（ｆ）のクロック信号ＣＬＫを３分周したクロック信号（周波数が１／３）であり、インターフェース回路３０で生成される。
【００５３】
図９Ａに示されるように、ストローブ信号ＳＴＢ及びクロック信号ＣＬＫがデータドライバ３−１、３−２、３−３に入力される。クロック信号ＣＬＫに基づいて、各データドライバ３のインターフェース回路３０がｎ分周クロック信号（ｎ分周ＣＬＫ）を生成する。また、ストローブ信号ＳＴＢ及びクロック信号ＣＬＫに基づいて、最終チップ判定回路４０のＳＴＢ１生成回路４９がリセット信号ＳＴＢ１を生成する（時刻ｔ０）。そのリセット信号ＳＴＢ１により、最終チップ判定回路４０（カウンタ４１、カウンタ４２、Ａフラグ生成回路４４）がリセットされる。
【００５４】
また、入力データＤＡＴＡ１、ＤＡＴＡ２、ＤＡＴＡ３は、それぞれ時刻ｔ１１、ｔ２１、ｔ３１にデータドライバ３−１、３−２、３−３に入力される。また、ＲＧＢ−ＤＡＴＡ１、ＲＧＢ−ＤＡＴＡ２、ＲＧＢ−ＤＡＴＡ３は、それぞれ時刻ｔ１２、ｔ２２、ｔ３２にそれぞれデータドライバ３−１、３−２、３−３で生成される。
【００５５】
図９Ｂは、データドライバ３−１に入力される／用いられる／生成されるデータや信号を示している。（ａ）〜（ｄ）は、それぞれ図９Ａの（ｃ）〜（ｆ）と同じである。（ｅ）〜（ｋ）は、データドライバ３−１に関するものである。（ｅ）は入力データＤＡＴＡ１（図９Ａの（ａ）の一部）、（ｆ）は内部ＲＧＢデータ（ＲＧＢ−ＤＡＴＡ１）（図９Ａの（ｂ）の一部）、（ｇ）はカウンタ４１出力信号ＣＮＴ１、（ｈ）はデータ出力イネーブル信号（データ出力ＥＮ）、（ｉ）はカウンタ４２出力信号ＣＮＴ２、（ｊ）は判定回路生成信号４５２の出力信号、（ｋ）はカスケード信号ＳＴＨＲＬである。
【００５６】
データドライバ３−１のインターフェース回路３０は、外部からクロック信号ＣＬＫを継続的に受信している。また、この場合、データドライバ３−１は最初のチップなので、インターフェース回路３０は、コントローラ２から信号配線６−１を介してカスケード信号ＳＴＨＲを受信する（時刻ｔ０１）。インターフェース回路３０は、それら信号に基づいて、シフトパルス信号ＳＴＨをシフトレジスタ３１へ出力し、クロック信号ＣＬＫをｎ分周した３分周クロック信号（３分周ＣＬＫ）及びスタート信号ＳＴを最終チップ判定回路４０へ出力する。また、インターフェース回路３０は、コントローラ２からの入力データＤＡＴＡ（ＤＡＴＡ１を含む）を内部ＲＧＢデータ（ＲＧＢ＿ＤＡＴＡ１）としてデータレジスタ３２へ出力する。
【００５７】
シフトレジスタ３１は、インターフェース回路３０からシフトパルス信号ＳＴＨを受信する。そして、シフトパルス信号ＳＴＨをクロック信号ＣＬＫに同期させて順にシフトさせ、データレジスタ３２へ出力する。
【００５８】
データレジスタ３２は、インターフェース回路３０から出力された内部ＲＧＢデータ（ＲＧＢ＿ＤＡＴＡ１）を、シフトレジスタ３１からのシフトパルス信号ＳＴＨに同期して順次取り込む（時刻ｔ１１−時刻ｔ１４）。そして、順次取り込んだデータをデータラッチ回路３３へ順次出力する（時刻ｔ１２−ｔ１５）。
【００５９】
取り込まれたデータは、データラッチ回路３３、レベルシフタ３４、Ｄ／Ａコンバータ３５、及びアンプ３６を経由して、複数の出力階調電圧として複数のデータ線（Ｓ１、…、Ｓｎ）へ出力される。
【００６０】
一方、最終チップ判定回路４０は、インターフェース回路３０から３分周クロック信号（３分周ＣＬＫ：（ｃ））を継続的に受信し、及びスタート信号ＳＴを受信する（時刻ｔ１１）。また、コントローラ２からクロック信号ＣＬＫ（ｄ）及び出力選択信号ＯＳＥＬ０、ＯＳＥＬ１を継続的に受信する。
【００６１】
カウンタ４１では、リセット信号ＳＴＢ１によるリセット（時刻ｔ０）後、本体４１０は、真理値表４４１１（図５）に示すように、セレクタ４１１を介してスタート信号ＳＴをカウントスタート信号ＣＮＴ＿ＳＴＡＲＴとして受信する（時刻ｔ１２）。そして、そのカウントスタート信号ＣＮＴ＿ＳＴＡＲＴをトリガとして、３分周クロック信号（３分周ＣＬＫ）のクロック数により、内部ＲＧＢ−ＤＡＴＡ（入力データ）の出力数を、カウントアップで数える。本体４１０は、そのカウント値を示すカウンタ４１出力信号ＣＮＴ１＜７：０＞（ｇ）を生成し、Ａフラグ生成回路４４へ出力する。
【００６２】
デコーダ４３は、出力選択信号ＯＳＥＬ０、ＯＳＥＬ１を継続的に受信している（図示されず）。出力選択信号ＯＳＥＬ０、ＯＳＥＬ１に基づいて、真理値表４３０１（図６）に示すように、データドライバ３の出力数に応じた値を生成し、Ａフラグ生成回路４４に出力数信号Ｑ＜７：０＞へ継続的に出力している。また、デコーダ４３は、出力数の最小数を示す最小出力数信号Ｄ＜７：０＞を生成し、Ｂフラグ生成回路４５へ継続的に出力している。
【００６３】
Ａフラグ生成回路４４では、本体４４０は、カウンタ４１から出力されたカウンタ４１出力信号ＣＮＴ１＜７：０＞と、デコーダ４３から出力された出力数信号Ｑ＜７：０＞とが同じ値になった時（時刻ｔ１５）、真理値表４４０１（図７）に示すように、Ｈｉｇｈレベル（“１”）のＡフラグを生成する。Ａフラグ出力回路４４１は、３分周クロック信号（３分周ＣＬＫ）の立ち上がりエッジに同期して、Ａフラグをそのまま出力する。イネーブル信号出力回路４４２は、リセット信号ＳＴＢ１でリセットされており、Ａフラグの立ち上がりエッジに同期して、電源電圧ＶＤＤ（Ｈｉｇｈレベル）を示すデータ出力イネーブル信号（データ出力ＥＮ）（ｈ）を生成し、カウンタ４２及びＢフラグ生成回路４５へ出力する。
【００６４】
カウンタ４２は、リセット信号ＳＴＢ１によるリセット（時刻ｔ０）後、データ出力イネーブル信号（データ出力ＥＮ）を受信する（時刻ｔ１５）。そして、データ出力イネーブル信号（データ出力ＥＮ）をトリガとして、３分周クロック信号（３分周ＣＬＫ）のクロック数により、有効データ（ＲＧＢ−ＤＡＴＡ１）の後のラストデータ（Ｌ−ＤＡＴＡ１）の出力数を、カウントアップで数える。カウンタ４２は、そのカウント値を示すカウンタ４２出力信号ＣＮＴ２＜７：０＞（ｉ）を生成し、Ｂフラグ生成回路４５へ出力する。この場合、データドライバ３−１は最終チップではないので、内部ＲＧＢ−データ（ＲＧＢ−ＤＡＴＡ１）の処理後、次のラインのストローブ信号ＳＴＢの立ち上がり（時刻ｔ１７）まで、ラストデータとしてカウントされる出力数は、明らかに最小出力数以上になる。
【００６５】
Ｂフラグ生成回路４５では、本体４５０は、カウンタ４２から出力されたカウンタ４２出力信号ＣＮＴ２＜７：０＞と、デコーダ４３から出力された最小出力数信号Ｄ＜７：０＞とが同じ値になった時（時刻ｔ１６）、真理値表４５０１（図８）に示すように、Ｈｉｇｈレベル（“１”）のＢフラグを生成する。Ｂフラグ出力回路４５１は、３分周クロック信号（３分周ＣＬＫ）の立ち上がりエッジに同期して、Ｂフラグをそのまま出力する。判定信号生成回路４５２は、データ出力イネーブル信号（データ出力ＥＮ）でリセットされており、Ｂフラグの立ち上がりエッジに同期して、電源電圧ＶＤＤ（Ｈｉｇｈレベル）を示す出力信号（ｊ）を生成する。判定信号出力回路４５３は、次のラインのストローブ信号ＳＴＢの立ち上がりエッジ（時刻ｔ１７）に同期して、その出力信号を最終チップ判定信号ＦＩＮ＿ＣＨＩＰとしてインターフェース回路３０及びシフトレジスタ３１へ出力する。
【００６６】
このとき、インターフェース回路３０及びシフトレジスタ３１は、最終チップ判定信号ＦＩＮ＿ＣＨＩＰのレベルから、最終チップであるかどうかの判定をすることができる。ラストデータが、最小出力数を超える程長くなることはないため、以下のような判定が出来る。
（イ）（最小出力数に相当するカウント数）＜（実際のカウント数）：最終チップ判定信号ＦＩＮ＿ＣＨＩＰ＝Ｈｉｇｈレベル…最終チップでない。
（ロ）（最小出力数に相当するカウント数）＞（実際のカウント数）：最終チップ判定信号ＦＩＮ＿ＣＨＩＰ＝Ｌｏｗレベル…最終チップである。
この場合、最終チップ判定信号ＦＩＮ＿ＣＨＩＰは、Ｈｉｇｈレベルであるので、上記判定方法における（イ）に該当し、データドライバ３−１が最終チップではないことが分かる。
【００６７】
インターフェース回路３０は、スタート信号ＳＴを受信した時（時刻ｔ０１）から、所定時間経過した時（時刻ｔ１３−時刻ｔ１４）に、受信側（コントローラ２）とは反対の側に隣接するデータドライバ３−２（のインターフェース回路３０）へ信号配線６−２を介してカスケード信号ＳＴＨＲＬ（ｋ）を出力する。
【００６８】
インターフェース回路３０及びシフトレジスタ３１は、データドライバ３−１（自分自身）が最終チップではないことを示す最終チップ判定信号ＦＩＮ＿ＣＨＩＰ（Ｈｉｇｈレベル）を受信する。その場合、インターフェース回路３０及びシフトレジスタ３１は、その最終チップ判定信号ＦＩＮ＿ＣＨＩＰに基づいて、次のライン以降も上記の動作を実行する。
【００６９】
図９Ｃは、データドライバ３−２に入力される／用いられる／生成されるデータや信号を示している。（ａ）〜（ｄ）は、それぞれ図９Ａの（ｃ）〜（ｆ）と同じである。（ｅ）〜（ｋ）はデータドライバ３−２に関するものである。（ｅ）は入力データＤＡＴＡ２（図９Ａの（ａ）の一部）、（ｆ）は内部ＲＧＢデータ（ＲＧＢ−ＤＡＴＡ２）（図９Ａの（ｂ）の一部）、（ｇ）はカウンタ４１出力信号ＣＮＴ１、（ｈ）はデータ出力イネーブル信号（データ出力ＥＮ）、（ｉ）はカウンタ４２出力信号ＣＮＴ２、（ｊ）は判定回路生成信号４５２の出力信号、（ｋ）はカスケード信号ＳＴＨＲＬである。
【００７０】
データドライバ３−２のインターフェース回路３０は、外部からクロック信号ＣＬＫを継続的に受信している。また、この場合、データドライバ３−２は２番目のチップであり、インターフェース回路３０は、データドライバ３−１から信号配線６−２を介してカスケード信号ＳＴＨＲＬを受信する（時刻ｔ１３）インターフェース回路３０は、それら信号に基づいて、シフトパルス信号ＳＴＨをシフトレジスタ３１へ出力し、クロック信号ＣＬＫをｎ分周した３分周クロック信号（３分周ＣＬＫ）を最終チップ判定回路４０へ出力する。また、インターフェース回路３０は、コントローラ２からの入力データＤＡＴＡ（ＤＡＴＡ２を含む）を内部ＲＧＢデータ（ＲＧＢ＿ＤＡＴＡ２）としてデータレジスタ３２へ出力する。
【００７１】
シフトレジスタ３１は、インターフェース回路３０からシフトパルス信号ＳＴＨを受信する。そして、シフトパルス信号ＳＴＨをクロック信号ＣＬＫに同期させて順にシフトさせ、データレジスタ３２へ出力する。
【００７２】
データレジスタ３２は、インターフェース回路３０から出力された内部ＲＧＢデータ（ＲＧＢ＿ＤＡＴＡ２）を、シフトレジスタ３１からのシフトパルス信号ＳＴＨに同期して順次取り込む（時刻ｔ２１−時刻ｔ２４）。そして、順次取り込んだデータをデータラッチ回路３３へ順次出力する（時刻ｔ２２−ｔ２５）。
【００７３】
取り込まれたデータは、データラッチ回路３３、レベルシフタ３４、Ｄ／Ａコンバータ３５、及びアンプ３６を経由して、複数の出力階調電圧として複数のデータ線（Ｓ１、…、Ｓｎ）へ出力される。
【００７４】
一方、最終チップ判定回路４０は、インターフェース回路３０から３分周クロック信号（３分周ＣＬＫ：（ｃ））を継続的に受信し、カスケード信号ＳＴＨＲＬを受信する（時刻ｔ２１）。また、コントローラ２からクロック信号ＣＬＫ（ｄ）及び出力選択信号ＯＳＥＬ０、ＯＳＥＬ１を継続的に受信する。
【００７５】
カウンタ４１では、リセット信号ＳＴＢ１によるリセット（時刻ｔ０）後、本体４１０は、真理値表４４１１（図５）に示すように、セレクタ４１１を介してカスケード信号ＳＴＨＲＬをカウントスタート信号ＣＮＴ＿ＳＴＡＲＴとして受信する（時刻ｔ２２）。そして、そのカウントスタート信号ＣＮＴ＿ＳＴＡＲＴをトリガとして、３分周クロック信号（３分周ＣＬＫ）のクロック数により、内部ＲＧＢ−ＤＡＴＡ（入力データ）の出力数を、カウントアップで数える。本体４１０は、そのカウント値を示すカウンタ４１出力信号ＣＮＴ１＜７：０＞（ｇ）を生成し、Ａフラグ生成回路４４へ出力する。
【００７６】
デコーダ４３は、出力選択信号ＯＳＥＬ０、ＯＳＥＬ１を継続的に受信している（図示されず）。出力選択信号ＯＳＥＬ０、ＯＳＥＬ１に基づいて、真理値表４３０１（図６）に示すように、データドライバ３の出力数に応じた値を生成し、Ａフラグ生成回路４４に出力数信号Ｑ＜７：０＞へ継続的に出力している。また、デコーダ４３は、出力数の最小数を示す最小出力数信号Ｄ＜７：０＞を生成し、Ｂフラグ生成回路４５へ継続的に出力している。
【００７７】
Ａフラグ生成回路４４では、本体４４０は、カウンタ４１から出力されたカウンタ４１出力信号ＣＮＴ１＜７：０＞と、デコーダ４３から出力された出力数信号Ｑ＜７：０＞とが同じ値になった時（時刻ｔ２５）、真理値表４４０１（図７）に示すように、Ｈｉｇｈレベル（“１”）のＡフラグを生成する。Ａフラグ出力回路４４１は、３分周クロック信号（３分周ＣＬＫ）の立ち上がりエッジに同期して、Ａフラグをそのまま出力する。イネーブル信号出力回路４４２は、リセット信号ＳＴＢ１でリセットされており、Ａフラグの立ち上がりエッジに同期して、電源電圧ＶＤＤ（Ｈｉｇｈレベル）を示すデータ出力イネーブル信号（データ出力ＥＮ）（ｈ）を生成し、カウンタ４２及びＢフラグ生成回路４５へ出力する。
【００７８】
カウンタ４２は、リセット信号ＳＴＢ１によるリセット（時刻ｔ０）後、データ出力イネーブル信号（データ出力ＥＮ）を受信する（時刻ｔ２５）。そして、データ出力イネーブル信号（データ出力ＥＮ）をトリガとして、３分周クロック信号（３分周ＣＬＫ）のクロック数により、有効データ（ＲＧＢ−ＤＡＴＡ２）の後のラストデータ（Ｌ−ＤＡＴＡ２）の出力数を、カウントアップで数える。カウンタ４２は、そのカウント値を示すカウンタ４２出力信号ＣＮＴ２＜７：０＞（ｉ）を生成し、Ｂフラグ生成回路４５へ出力する。この場合、データドライバ３−２は最終チップではないので、内部ＲＧＢ−データ（ＲＧＢ−ＤＡＴＡ２）の処理後、次のラインのストローブ信号ＳＴＢの立ち上がり（時刻ｔ２７）まで、ラストデータとしてカウントされる出力数は、明らかに最小出力数以上になる。
【００７９】
Ｂフラグ生成回路４５では、本体４５０は、カウンタ４２から出力されたカウンタ４２出力信号ＣＮＴ２＜７：０＞と、デコーダ４３から出力された最小出力数信号Ｄ＜７：０＞とが同じ値になった時（時刻ｔ２６）、真理値表４５０１（図８）に示すように、Ｈｉｇｈレベル（“１”）のＢフラグを生成する。Ｂフラグ出力回路４５１は、３分周クロック信号（３分周ＣＬＫ）の立ち上がりエッジに同期して、Ｂフラグをそのまま出力する。判定信号生成回路４５２は、データ出力イネーブル信号（データ出力ＥＮ）でリセットされており、Ｂフラグの立ち上がりエッジに同期して、電源電圧ＶＤＤ（Ｈｉｇｈレベル）を示す出力信号（ｊ）を生成する。判定信号出力回路４５３は、次のラインのストローブ信号ＳＴＢの立ち上がりエッジ（時刻ｔ２７）に同期して、その出力信号を最終チップ判定信号ＦＩＮ＿ＣＨＩＰとしてインターフェース回路３０及びシフトレジスタ３１へ出力する。この場合、最終チップ判定信号ＦＩＮ＿ＣＨＩＰは、Ｈｉｇｈレベルであるので、上記判定方法における（イ）に該当し、データドライバ３−２が最終チップではないことが分かる。
【００８０】
インターフェース回路３０は、カスケード信号ＳＴＨＲＬを受信した時（時刻ｔ１３）から、所定時間経過した時（時刻ｔ２３−時刻ｔ２４）に、受信側（データドライバ３−１）とは反対の側に隣接するデータドライバ３−３（のインターフェース回路３０）へ信号配線６−３を介してカスケード信号ＳＴＨＲＬ（ｋ）を出力する。
【００８１】
インターフェース回路３０及びシフトレジスタ３１は、データドライバ３−２（自分自身）が最終チップではないことを示す最終チップ判定信号ＦＩＮ＿ＣＨＩＰ（Ｈｉｇｈレベル）を受信する。その場合、インターフェース回路３０及びシフトレジスタ３１は、その最終チップ判定信号ＦＩＮ＿ＣＨＩＰに基づいて、次のライン以降も上記の動作を実行する。
【００８２】
図９Ｄは、データドライバ３−３に入力される／用いられる／生成されるデータや信号を示している。（ａ）〜（ｄ）は、それぞれ図９Ａの（ｃ）〜（ｆ）と同じである。（ｅ）〜（ｋ）はデータドライバ３−３に関するものである。（ｅ）は入力データＤＡＴＡ３（図９Ａの（ａ）の一部）、（ｆ）は内部ＲＧＢデータ（ＲＧＢ−ＤＡＴＡ３）（図９Ａの（ｂ）の一部）、（ｇ）はカウンタ４１出力信号ＣＮＴ１、（ｈ）はデータ出力イネーブル信号（データ出力ＥＮ）、（ｉ）はカウンタ４２出力信号ＣＮＴ２、（ｊ）は判定回路生成信号４５２の出力信号、（ｋ）はカスケード信号ＳＴＨＲＬである。
【００８３】
データドライバ３−３のインターフェース回路３０は、外部からクロック信号ＣＬＫを継続的に受信している。また、この場合、データドライバ３−３は最終のチップであり、インターフェース回路３０は、データドライバ３−２から信号配線６−３を介してカスケード信号ＳＴＨＲＬを受信する（時刻ｔ２３）インターフェース回路３０は、それら信号に基づいて、シフトパルス信号ＳＴＨをシフトレジスタ３１へ出力し、クロック信号ＣＬＫをｎ分周した３分周クロック信号（３分周ＣＬＫ）を最終チップ判定回路４０へ出力する。また、インターフェース回路３０は、コントローラ２からの入力データＤＡＴＡ（ＤＡＴＡ３を含む）を内部ＲＧＢデータ（ＲＧＢ＿ＤＡＴＡ３）としてデータレジスタ３２へ出力する。
【００８４】
シフトレジスタ３１は、インターフェース回路３０からシフトパルス信号ＳＴＨを受信する。そして、シフトパルス信号ＳＴＨをクロック信号ＣＬＫに同期させて順にシフトさせ、データレジスタ３２へ出力する。
【００８５】
データレジスタ３２は、インターフェース回路３０から出力された内部ＲＧＢデータ（ＲＧＢ＿ＤＡＴＡ３）を、シフトレジスタ３１からのシフトパルス信号ＳＴＨに同期して順次取り込む（時刻ｔ３１−時刻ｔ３４）。そして、順次取り込んだデータをデータラッチ回路３３へ順次出力する（時刻ｔ３２−ｔ３５）。
【００８６】
取り込まれたデータは、データラッチ回路３３、レベルシフタ３４、Ｄ／Ａコンバータ３５、及びアンプ３６を経由して、複数の出力階調電圧として複数のデータ線（Ｓ１、…、Ｓｎ）へ出力される。
【００８７】
一方、最終チップ判定回路４０は、インターフェース回路３０から３分周クロック信号（３分周ＣＬＫ：（ｃ））を継続的に受信し、カスケード信号ＳＴＨＲＬを受信する（時刻ｔ３１）。また、コントローラ２からクロック信号ＣＬＫ（ｄ）及び出力選択信号ＯＳＥＬ０、ＯＳＥＬ１を継続的に受信する。
【００８８】
カウンタ４１では、リセット信号ＳＴＢ１によるリセット（時刻ｔ０）後、本体４１０は、真理値表４４１１（図５）に示すように、セレクタ４１１を介してカスケード信号ＳＴＨＲＬをカウントスタート信号ＣＮＴ＿ＳＴＡＲＴとして受信する（時刻ｔ３２）。そして、そのカウントスタート信号ＣＮＴ＿ＳＴＡＲＴをトリガとして、３分周クロック信号（３分周ＣＬＫ）のクロック数により、内部ＲＧＢ−ＤＡＴＡ（入力データ）の出力数を、カウントアップで数える。本体４１０は、そのカウント値を示すカウンタ４１出力信号ＣＮＴ１＜７：０＞（ｇ）を生成し、Ａフラグ生成回路４４へ出力する。
【００８９】
デコーダ４３は、出力選択信号ＯＳＥＬ０、ＯＳＥＬ１を継続的に受信している（図示されず）。出力選択信号ＯＳＥＬ０、ＯＳＥＬ１に基づいて、真理値表４３０１（図６）に示すように、データドライバ３の出力数に応じた値を生成し、Ａフラグ生成回路４４に出力数信号Ｑ＜７：０＞へ継続的に出力している。これにより、有効データ（データドライバ３自身で処理する入力データＤＡＴＡ（内部ＲＧＢ−ＤＡＴＡ））の出力数が分かっている。また、デコーダ４３は、出力数の最小数を示す最小出力数信号Ｄ＜７：０＞を生成し、Ｂフラグ生成回路４５へ継続的に出力している。
【００９０】
Ａフラグ生成回路４４では、本体４４０は、カウンタ４１から出力されたカウンタ４１出力信号ＣＮＴ１＜７：０＞と、デコーダ４３から出力された出力数信号Ｑ＜７：０＞とが同じ値になった時（時刻ｔ３５）、真理値表４４０１（図７）に示すように、Ｈｉｇｈレベル（“１”）のＡフラグを生成する。Ａフラグ出力回路４４１は、３分周クロック信号（３分周ＣＬＫ）の立ち上がりエッジに同期して、Ａフラグをそのまま出力する。イネーブル信号出力回路４４２は、リセット信号ＳＴＢ１でリセットされており、Ａフラグの立ち上がりエッジに同期して、電源電圧ＶＤＤ（Ｈｉｇｈレベル）を示すデータ出力イネーブル信号（データ出力ＥＮ）（ｈ）を生成し、カウンタ４２及びＢフラグ生成回路４５へ出力する。
【００９１】
カウンタ４２は、リセット信号ＳＴＢ１によるリセット（時刻ｔ０）後、データ出力イネーブル信号（データ出力ＥＮ）を受信する（時刻ｔ３５）。そして、データ出力イネーブル信号（データ出力ＥＮ）をトリガとして、３分周クロック信号（３分周ＣＬＫ）のクロック数により、有効データ（ＲＧＢ−ＤＡＴＡ３）の後のラストデータ（Ｌ−ＤＡＴＡ３）の出力数を、カウントアップで数える。カウンタ４２は、そのカウント値を示すカウンタ４２出力信号ＣＮＴ２＜７：０＞（ｉ）を生成し、Ｂフラグ生成回路４５へ出力する。この場合、データドライバ３−３は最終チップなので、内部ＲＧＢ−データ（ＲＧＢ−ＤＡＴＡ３）の処理後、次のラインのストローブ信号ＳＴＢの立ち上がり（時刻ｔ３７）まで、ラストデータとしてカウントされる出力数は、明らかに最小出力数未満になる。
【００９２】
Ｂフラグ生成回路４５では、本体４５０は、カウンタ４２から出力されたカウンタ４２出力信号ＣＮＴ２＜７：０＞と、デコーダ４３から出力された最小出力数信号Ｄ＜７：０＞とが同じ値になっていない時（時刻ｔ３７）、真理値表４５０１（図８）に示すように、Ｌｏｗレベル（“０”）のＢフラグを生成している。Ｂフラグ出力回路４５１は、３分周クロック信号（３分周ＣＬＫ）の立ち上がりエッジに同期して、Ｂフラグをそのまま出力する。判定信号生成回路４５２は、データ出力イネーブル信号（データ出力ＥＮ）でリセットされており、ＢフラグがＬｏｗレベルを維持しているため、Ｌｏｗレベルを示す出力信号（ｊ）を生成する。判定信号出力回路４５３は、次のラインのストローブ信号ＳＴＢの立ち上がりエッジ（時刻ｔ３７）に同期して、その出力信号を最終チップ判定信号ＦＩＮ＿ＣＨＩＰとしてインターフェース回路３０及びシフトレジスタ３１へ出力する。この場合、最終チップ判定信号ＦＩＮ＿ＣＨＩＰは、Ｌｏｗレベルであるので、上記判定方法における（ロ）に該当し、データドライバ３−３が最終チップであることが分かる。
【００９３】
インターフェース回路３０は、カスケード信号ＳＴＨＲＬを受信した時（時刻ｔ２３）から、所定時間経過した時（時刻ｔ３３−時刻ｔ３４）に、コントローラ２へ信号配線６−４を介してカスケード信号ＳＴＨＲＬ（ｋ）を出力する。
【００９４】
インターフェース回路３０及びシフトレジスタ３１は、データドライバ３−３（自分自身）が最終チップであることを示す最終チップ判定信号ＦＩＮ＿ＣＨＩＰ（Ｌｏｗレベル）を受信する。その場合、インターフェース回路３０及びシフトレジスタ３１は、その最終チップ判定信号ＦＩＮ＿ＣＨＩＰに基づいて、次のライン以降については、自分自身（データドライバ３−３）のチップが最終チップだと判定できていることになる。そのため、データドライバ３−３における時刻ｔ３４〜ｔ３７の間の矢印箇所Ａのレシーバ（インターフェース回路３０に含まれるＬＶＤＳのレシーバ）を停止することができる。具体的には、インターフェース回路３０は、最終チップ判定信号ＦＩＮ＿ＣＨＩＰに基づいて、次のライン以降での時刻ｔ３４〜ｔ３７の間では、シフトパルス信号ＳＴＨをシフトレジスタ３１以下に出力しない。それにより、データドライバ３−３でのインターフェース回路３０の動作が停止されるので、数％のパワー削減ができる。
【００９５】
加えて、データドライバ３−３における時刻ｔ３５〜ｔ３７の間の矢印箇所Ｂのｎ分周クロック信号（ｎ分周ＣＬＫ）を停止することができる。具体的には、インターフェース回路３０は、最終チップ判定信号ＦＩＮ＿ＣＨＩＰに基づいて、次のライン以降での時刻ｔ３５〜ｔ３７の間では、ｎ分周クロック信号（ｎ分周ＣＬＫ）を生成せず、最終チップ判定回路４０へ出力しない。
【００９６】
更に、データドライバ３−３における時刻ｔ３３〜ｔ３４の間の矢印箇所Ｃのカスケード信号ＳＴＨＲＬを停止することができる。具体的には、インターフェース回路３０は、最終チップ判定信号ＦＩＮ＿ＣＨＩＰに基づいて、次のライン以降での時刻ｔ３３〜ｔ３４の間では、カスケード信号ＳＴＨＲＬを生成せず、出力しない。
【００９７】
以上のようにして、本発明の実施の形態に係る表示パネル駆動装置及びそれを用いた表示装置の動作方法が実施される。
【００９８】
なお、図９Ａ〜図９Ｄのタイミングチャート及びそれらの説明で示されるように、前段のデータドライバ３のカスケード信号ＳＴＨＲＬにより次段のデータドライバ３のカウンタ動作を開始している。そのため、双方カスケード伝送が可能である。すなわち、第１番目のチップをデータドライバ３−１とし第３番目のチップをデータドライバ３−３とする場合だけでなく、第１番目のチップをデータドライバ３−３とし第３番目のチップをデータドライバ３−１とする場合も可能である。後者の場合、データドライバ３−３のカスケード信号ＳＴＨＬは信号配線６−４を介して入力される。データドライバ３−３は、データドライバ３−２にカスケード信号ＳＴＨＲＬを信号配線６−３を介して出力する。データドライバ３−２は、データドライバ３−１にカスケード信号ＳＴＨＲＬを信号配線６−２を介して出力する。
【００９９】
また、本実施の形態において、カスケード接続の方式はこの例のようなマルチドロップ型に限定されるものではなく、データカスケード型であっても良い。図１０は、本発明の実施の形態に係る表示装置の他の構成を示すブロック図である。この表示装置５０ａは、電源回路１と、コントローラ２と、複数のデータドライバ３と、複数のゲートドライバ４と、表示パネル５とを具備している点では、表示装置５０（図２）と同じである。ただし、この表示装置５０ａでは、複数のデータドライバ３がデータカスケード型の方式でカスケード接続されている点で、表示装置５０（図２）と異なっている。すなわち、データドライバ３−１〜３−３は、バス配線７−１〜７−４及び信号配線６−１〜６−４を介して、コントローラ２とデータカスケード型でカスケード接続されている。
【０１００】
このとき、データドライバ３−１側から信号（例示：クロック信号ＣＬＫ、ストローブ信号ＳＴＢ、出力選択信号ＯＳＥＬ１、ＯＳＥＬ２）・データ（例示：入力データＤＡＴＡ）を供給する場合、信号・データは、コントローラ２から信号配線６−１及びバス配線７−１を介してデータドライバ３−１へ、データドライバ３−２から信号配線６−２及びバス配線７−２を介してデータドライバ３−２へ、データドライバ３−３から信号配線６−３及びバス配線７−３を介してデータドライバ３−３へそれぞれ送信される。
【０１０１】
一方、データドライバ３−３側から信号・データを供給する場合、信号は、コントローラ２から信号配線６−４を介してデータドライバ３−３へ、データドライバ３−３から信号配線６−３を介してデータドライバ３−２へ、データドライバ３−２から信号配線６−２を介してデータドライバ３−１へそれぞれ送信される。また、データは、コントローラ２からバス配線７−４を介してデータドライバ３−３へ、データドライバ３−３からバス配線７−３を介してデータドライバ３−２へ、データドライバ３−２からバス配線７−２を介してデータドライバ３−１へそれぞれ送信される。
【０１０２】
上記本発明の実施の形態に係る表示パネル駆動装置及びそれを用いた表示装置により、最終チップ（最終段のデータドライバ３）の判定が可能になる。それにより、最終データの入力後から次（駆動）ラインのストローブ信号ＳＴＢまでのＬＯＧＩＣ制御を制限することができる。
【０１０３】
すなわち、第１の効果として、次（駆動）ライン以降は、データドライバ（３−３）自身が、自チップが最終チップだと判定できる。そのため、矢印箇所Ａで示す期間Ａ（時刻ｔ３４〜ｔ３７）の少振幅差動信号（ＬＶＤＳ）インターフェース等のレシーバ動作（インターフェース回路３０の動作）を停止することが可能となる。具体的には、
パワー削減率＝［レシーバ消費電力割合］×期間Ａ／ストローブ信号ＳＴＢ周期
で数％のパワー削減になる。すなわち、データドライバの省電力化を図れる。また、データドライバのノイズ、ＥＭＩ低減を図れる。
【０１０４】
また、第２の効果として、同じく、次（駆動）ライン以降は、データドライバ３自身が、自チップが最終チップだと判定できる。そのため、矢印箇所Ｂで示す期間Ｂの分周クロック信号（分周ＣＬＫ）動作を停止することもできる。すなわち、この場合にも、データドライバの省電力化を図れる。また、データドライバのノイズ、ＥＭＩ低減を図れる。
【０１０５】
更に、第３の効果として、最終チップのカスケード信号ＳＴＨＲＬの出力をオフすることが可能となる。これにより、ピーク電源電流（貫通電流）や電源ノイズを抑制でき、ＥＭＩの悪化やノイズの問題の解決に寄与できる。
【０１０６】
更にまた、最終段のデータドライバであることを設定（指定／制御）不要であることは、パネル表示装置の設計者／製造者側での設計考慮フリー／工数削減にも効果がある。
【０１０７】
本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。
【符号の説明】
【０１０８】
ＣＬＫ    クロック信号
ｎ分周ＣＬＫ    ｎ分周クロック信号
ＤＡＴＡ    入力データ
ＲＧＢ−ＤＡＴＡ    内部ＲＧＢデータ
ＳＴＨ    シフトパルス信号
ＳＴ    スタート信号
ＳＴＢ    ストローブ信号
ＳＴＢ１    リセット信号
ＳＴＨＲＬ    カスケード信号
ＯＳＥＬ０、ＯＳＥＬ１    出力選択信号
ＣＮＴ１    カウンタ４１出力信号
ＣＮＴ＿ＳＴＡＲＴ    カウントスタート信号
ＣＮＴ２    カウンタ４２出力信号
データ出力ＥＮ    データ出力イネーブル信号
ＦＩＮ＿ＣＨＩＰ    最終チップ判定信号
１    電源回路
２    コントローラ
３、３−１〜３−３    データドライバ
４、４−１、４−２    ゲートドライバ
５    表示パネル
６、６−１〜６−４    信号配線
７、７−１〜７−３    バス配線
３０    インターフェース回路
３１    シフトレジスタ
３３    データラッチ回路
３５    Ｄ／Ａコンバータ
３６    アンプ
４０    最終チップ判定回路
４１    カウンタ
４２    カウンタ
４３    デコーダ
４４    Ａフラグ生成回路
４５    Ｂフラグ生成回路
４６〜４８    ＦＦ
４９    ＳＴＢ１生成回路
５０    表示装置
１５０    表示装置
１０１    電源回路
１０２    コントローラ
１０４    表示パネル
１３１〜１３３    走査ドライバ
Ａ１〜Ａ３    表示パネル駆動装置
【図１】
2013205630.tif 000003
【図２】
2013205630.tif 000004
【図３】
2013205630.tif 000005
【図４】
2013205630.tif 000006
【図５】
2013205630.tif 000007
【図６】
2013205630.tif 000008
【図７】
2013205630.tif 000009
【図８】
2013205630.tif 000010
【図９Ａ】
2013205630.tif 000011
【図９Ｂ】
2013205630.tif 000012
【図９Ｃ】
2013205630.tif 000013
【図９Ｄ】
2013205630.tif 000014
【図１０】
2013205630.tif 000015