(57)【要約】【課題】  ブリッジ回路を介して汎用のＩＣチップを効率よく使用することができるようにする。【解決手段】  ブリッジ回路であるＩＣチップ２は、ＣＰＵ１からＰＣＩｅバス４でパケットを受信するエンドポイント２２と、エンドポイント２２により受信されたパケットの宛先アドレスが所定のアドレスである場合、パケット内の宛先アドレスを、パケット内の宛先アドレスに対応するアドレスに変更するアドレス変換回路２４と、アドレス変換回路２４により宛先アドレスを変更されたパケットを、ＰＣＩｅバス５でＩＣチップ３に送信するルートコンプレックス２５とを有する。【選択図】図１
2013088879.tif 000002
【特許請求の範囲】
【請求項１】
第１シリアルバスに接続された第１集積回路と、
第２シリアルバスに接続された第２集積回路と、
前記第１シリアルバスと前記第２シリアルバスとを非透過に接続するブリッジ回路とを備え、
前記ブリッジ回路は、
前記第１集積回路から前記第１シリアルバスでパケットを受信する受信回路と、
前記受信回路により受信された前記パケットの宛先アドレスが所定のアドレスである場合、前記パケット内の前記宛先アドレスを、前記パケット内の前記宛先アドレスに対応するアドレスに変更するアドレス変換回路と、
前記アドレス変換回路により前記宛先アドレスを変更された前記パケットを、前記第２シリアルバスで前記第２集積回路に送信する送信回路とを有すること、
を特徴とする情報処理装置。
【請求項２】
前記受信回路により受信された前記パケットの宛先アドレスが前記送信回路のアドレスであるか否かを判定し、前記宛先アドレスが前記送信回路のアドレスではない場合には、前記パケットを前記アドレス変換回路へ出力せずに、前記パケットによるトランザクション要求を前記宛先アドレスへ出力し、前記宛先アドレスが前記送信回路のアドレスである場合には、前記パケットを前記アドレス変換回路へ出力するアドレス判定回路をさらに備えることを特徴とする請求項１記載の情報処理装置。
【請求項３】
前記アドレス変換回路は、前記宛先アドレスに対して、前記宛先アドレスに対応するオフセットを加算または減算することで、前記パケット内の前記宛先アドレスを変更することを特徴とする請求項１記載の情報処理装置。
【請求項４】
前記第２シリアルバスに接続された第３集積回路をさらに備え、
前記送信回路は、前記アドレス変換回路により前記宛先アドレスを変更された前記パケットを、前記第２シリアルバスで前記第２集積回路または前記第３集積回路に送信すること、
を特徴とする請求項１記載の情報処理装置。
【請求項５】
前記第２集積回路と前記第３集積回路とは、２つの同一の集積回路であることを特徴とする請求項４記載の情報処理装置。
【請求項６】
前記第１シリアルバスおよび前記第２シリアルバスは、ＰＣＩｅに準拠するシリアルバスであることを特徴とする請求項１から請求項５のうちのいずれか１項記載の情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報処理装置に関するものである。
【背景技術】
【０００２】
近年、ＰＣＩ（Peripheral Component Interconnect）やＰＣＩｅ（PCI Express）が、電子機器内の集積回路間の接続に使用されている（例えば特許文献１，２参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２６５４２１号公報
【特許文献２】特開２０１１−００８７９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ブリッジ回路を使用して、ＰＣＩｅなどの複数のシリアルバスを接続することがある。図４は、複数のシリアルバスを接続するブリッジ回路を有する従来の情報処理装置の一例を示すブロック図である。図４では、ＣＰＵ（Central Processing Unit）１０１と集積回路（以下、ＩＣ（Integrated Circuit）チップという）１０２とがＰＣＩｅバス１０４で接続され、ＩＣチップ１０２とＩＣチップ１０３とがＰＣＩｅバス１０５で接続されている。図４に示す装置では、ＩＣチップ１０２がブリッジ回路である。
【０００５】
ＣＰＵ１０１は、メモリー１１１と、ＰＣＩｅバス１０４のマスターであるルートコンプレックス１１２と、内部回路１１３とを有する。ＩＣチップ１０２は、メモリー１２１と、ＰＣＩｅバス１０４のターゲットであるエンドポイント１２２と、アドレス判定回路１２３と、ＰＣＩｅバス１０５のマスターであるルートコンプレックス１２４とを有する。ＩＣチップ１０３は、メモリー１３１と、ＰＣＩｅバス１０５のターゲットであるエンドポイント１３２とを有する。
【０００６】
図５は、図４におけるＣＰＵ１０１の従来のアドレスマップの一例を示す図である。
【０００７】
図５に示すように、ＣＰＵ１０１では、メモリー１１１、レジスター、ルートコンプレックス１１２、およびその他のデバイスに対してアドレス空間が割り当てられている。
【０００８】
ＣＰＵ１０１の内部回路１１３が、ＩＣチップ１０２内のデバイス（メモリー１２１、ルートコンプレックス１２４、レジスターなど）にアクセスする場合、ＰＣＩｅバス１０４を介してトランザクション要求を送信するため、図５に示すように、ＩＣチップ１０２内のデバイスは、ＣＰＵ１０１においてルートコンプレックス１１２に割り当てられているアドレス空間内にアドレスを有している必要がある。つまり、ＣＰＵ１０１においてルートコンプレックス１１２に割り当てられているアドレス空間内にアドレスを有さないＩＣチップ１０２内のデバイスには、ＣＰＵ１０１の内部回路１１３はアクセスできない。
【０００９】
同様に、ＣＰＵ１０１の内部回路１１３が、ＩＣチップ１０３内のデバイス（メモリー１３１など）にアクセスする場合、ＰＣＩｅバス１０４およびＰＣＩｅバス１０５を介してトランザクション要求を送信するため、図５に示すように、ＣＰＵ１０１においてルートコンプレックス１１２に割り当てられているアドレス空間内で、かつ、ルートコンプレックス１２４に割り当てられているアドレス空間内にアドレスを有さないＩＣチップ１０３内のデバイスには、ＣＰＵ１０１の内部回路１１３はアクセスできない。例えば、ＩＣチップ１０３内でのメモリー１３１のアドレス空間が図５に示すように広くても、ＣＰＵ１０１の内部回路１１３は、図５に示す斜線部にしかアクセスできない。
【００１０】
このため、ＣＰＵ１０１からＩＣチップ１０３のすべてのデバイスを使用可能とするには、ＩＣチップ１０３のデバイスのアドレス空間がルートコンプレックス１２４に割り当てられているアドレス空間内に配置されるように、ＩＣチップ１０３を設計する必要があり、ＩＣチップ１０３の設計が制約されるとともに、汎用のＩＣチップをＩＣチップ１０３として効率よく使用することが困難である。
【００１１】
本発明は、上記の問題に鑑みてなされたものであり、ブリッジ回路を介して別のシリアルバスに接続されているＩＣチップを効率よく使用することができる情報処理装置を得ることを目的とする。
【課題を解決するための手段】
【００１２】
上記の課題を解決するために、本発明では以下のようにした。
【００１３】
本発明に係る情報処理装置は、第１シリアルバスに接続された第１集積回路と、第２シリアルバスに接続された第２集積回路と、第１シリアルバスと第２シリアルバスとを非透過に接続するブリッジ回路とを備える。そして、ブリッジ回路は、第１集積回路から第１シリアルバスでパケットを受信する受信回路と、受信回路により受信されたパケットの宛先アドレスが所定のアドレスである場合、パケット内の宛先アドレスを、パケット内の宛先アドレスに対応するアドレスに変更するアドレス変換回路と、アドレス変換回路により宛先アドレスを変更されたパケットを、第２シリアルバスで第２集積回路に送信する送信回路とを有する。
【００１４】
これにより、第１集積回路のアドレスマップに第２集積回路内のデバイスのアドレス空間が依存しないため、第１集積回路からブリッジ回路を介して第２集積回路を効率よく使用することができる。
【００１５】
また、本発明に係る情報処理装置は、上記の情報処理装置に加え、次のようにしてもよい。この場合、情報処理装置は、アドレス判定回路をさらに備える。アドレス判定回路は、受信回路により受信されたパケットの宛先アドレスが上述の送信回路のアドレスであるか否かを判定し、宛先アドレスが上述の送信回路のアドレスではない場合には、パケットをアドレス変換回路へ出力せずに、パケットによるトランザクション要求を宛先アドレスへ出力し、宛先アドレスが上述の送信回路のアドレスである場合には、パケットをアドレス変換回路へ出力する。
【００１６】
これにより、ブリッジ回路内部のデバイスも第１集積回路から使用することができる。
【００１７】
また、本発明に係る情報処理装置は、上記の情報処理装置のいずれかに加え、次のようにしてもよい。この場合、アドレス変換回路は、宛先アドレスに対して、宛先アドレスに対応するオフセットを加算または減算することで、パケット内の宛先アドレスを変更する。
【００１８】
また、本発明に係る情報処理装置は、上記の情報処理装置のいずれかに加え、次のようにしてもよい。この場合、情報処理装置は、第２シリアルバスに接続された第３集積回路をさらに備える。そして、送信回路は、アドレス変換回路により宛先アドレスを変更されたパケットを、第２シリアルバスで第２集積回路または第３集積回路に送信する。
【００１９】
これにより、第１集積回路のアドレスマップに第２集積回路および第３集積回路内のデバイスのアドレス空間が依存しないため、第１集積回路からブリッジ回路を介して第２集積回路および第３集積回路を効率よく使用することができる。
【００２０】
また、本発明に係る情報処理装置は、上記の情報処理装置のいずれかに加え、次のようにしてもよい。この場合、第２集積回路と第３集積回路とは、２つの同一の集積回路である。
【００２１】
また、本発明に係る情報処理装置は、上記の情報処理装置のいずれかに加え、次のようにしてもよい。この場合、第１シリアルバスおよび第２シリアルバスは、ＰＣＩｅに準拠するシリアルバスである。
【発明の効果】
【００２２】
本発明によれば、ブリッジ回路を介して別のシリアルバスに接続されているＩＣチップを効率よく使用することができる。
【図面の簡単な説明】
【００２３】
【図１】図１は、本発明の実施の形態１に係る情報処理装置の構成を示すブロック図である。
【図２】図２は、図１におけるＣＰＵ１のアドレスマップおよびＩＣチップ２によるアドレス変換を説明する図である。
【図３】図３は、図１におけるＩＣチップ３のアドレスマップおよびＩＣチップ２によるアドレス変換を説明する図である。
【図４】図４は、複数のシリアルバスを接続するブリッジ回路を有する従来の情報処理装置の一例を示すブロック図である。
【図５】図５は、図４におけるＣＰＵ１０１の従来のアドレスマップの一例を示す図である。
【発明を実施するための形態】
【００２４】
以下、図に基づいて本発明の実施の形態を説明する。
【００２５】
実施の形態１．
【００２６】
図１は、本発明の実施の形態１に係る情報処理装置の構成を示すブロック図である。図１では、ＣＰＵ１とＩＣチップ２とがＰＣＩｅバス４で接続され、ＩＣチップ２とＩＣチップ３とがＰＣＩｅバス５で接続されている。ＰＣＩｅバス４とＰＣＩｅバス５とは異なるＩ／Ｏドメインに属する。また、ＩＣチップ３とＩＣチップ２とがＰＣＩｅバス６で接続され、ＩＣチップ２とＣＰＵ１とがＰＣＩｅバス７で接続されている。ＰＣＩｅバス６とＰＣＩｅバス７とは異なるＩ／Ｏドメインに属する。なお、ＰＣＩｅバス４とＰＣＩｅバス７は、１つのＰＣＩｅバスを構成する互いに逆方向への単方向通信を受け持つ信号線である。つまり、ＰＣＩｅバス４とＰＣＩｅバス７により、双方向の１つのバスが構成される。また、ＰＣＩｅバス５とＰＣＩｅバス６は、１つのＰＣＩｅバスを構成する互いに逆方向への単方向通信を受け持つ信号線である。つまり、ＰＣＩｅバス５とＰＣＩｅバス６により、双方向の１つのバスが構成される。
【００２７】
ＣＰＵ１は例えば既存のＣＰＵであって、アドレスマップが予め決められている。ＩＣチップ２，３は、ＡＳＩＣ（Application Specific Integrated Circuit）やカスタムＬＳＩ（Large Scale Integration）などであり、ＣＰＵ１の周辺回路である。
【００２８】
図１に示す装置では、ＩＣチップ２がブリッジ回路であり、ＰＣＩｅバス４とＰＣＩｅバス５とを非透過に接続し、ＰＣＩｅバス６とＰＣＩｅバス７とを非透過に接続する。ＰＣＩｅバス４〜７は、ＰＣＩｅに準拠したシリアルバスである。
【００２９】
ＣＰＵ１は、メモリー１１と、ＰＣＩｅバス４のマスターであるルートコンプレックス１２と、内部回路１３と、ＰＣＩｅバス７のターゲットであるルートコンプレックス１４と、内部回路１５とを有する。
【００３０】
ＩＣチップ２は、メモリー２１と、ＰＣＩｅバス４のターゲットであるエンドポイント２２と、アドレス判定回路２３と、アドレス変換回路２４と、ＰＣＩｅバス５のマスターであるルートコンプレックス２５と、ＰＣＩｅバス６のターゲットであるルートコンプレックス２６と、アドレス判定回路２７と、アドレス変換回路２８と、ＰＣＩｅバス７のマスターであるエンドポイント２９と、内部回路３０とを有する。
【００３１】
エンドポイント２２は、ＣＰＵ１からＰＣＩｅバス４でパケットを受信する受信回路である。
【００３２】
アドレス判定回路２３は、エンドポイント２２により受信されたパケットの宛先アドレスがルートコンプレックス２５のアドレス空間に属するか否かを判定し、宛先アドレスがルートコンプレックス２５のアドレス空間に属さない場合には、そのパケットをアドレス変換回路２４へ出力せずに、そのパケットによるトランザクション要求を宛先アドレスへ出力し、宛先アドレスがルートコンプレックス２５のアドレス空間に属する場合には、そのパケットをアドレス変換回路２４へ出力する。
【００３３】
アドレス変換回路２４は、アドレス判定回路２３から出力されたパケット内の宛先アドレスを、そのパケット内の宛先アドレスに対応するアドレスに変更する。実施の形態１では、アドレス変換回路２４は、宛先アドレスに対して、宛先アドレスに対応するオフセットを加算または減算することで、パケット内の宛先アドレスを変更する。
【００３４】
ルートコンプレックス２５は、アドレス変換回路２４により宛先アドレスを変更されたパケットを、ＰＣＩｅバス５でＩＣチップ３に送信する送信回路である。
【００３５】
ルートコンプレックス２６は、ＩＣチップ３からＰＣＩｅバス６でパケットを受信する受信回路である。
【００３６】
アドレス判定回路２７は、ルートコンプレックス２６により受信されたパケットの宛先アドレスがエンドポイント２９のアドレス空間に属するか否かを判定し、宛先アドレスがエンドポイント２９のアドレス空間に属さない場合には、そのパケットをアドレス変換回路２８へ出力せずに、そのパケットによるトランザクション要求を宛先アドレスへ出力し、宛先アドレスがエンドポイント２９のアドレス空間に属する場合には、そのパケットをアドレス変換回路２８へ出力する。
【００３７】
アドレス変換回路２８は、ルートコンプレックス２６により受信されたパケットの宛先アドレスが所定のアドレス（つまり、エンドポイント２９のアドレス空間内のアドレス）である場合、そのパケット内の宛先アドレスを、そのパケット内の宛先アドレスに対応するアドレスに変更する。実施の形態１では、アドレス変換回路２８は、宛先アドレスに対して、宛先アドレスに対応するオフセットを加算または減算することで、パケット内の宛先アドレスを変更する。
【００３８】
エンドポイント２９は、アドレス変換回路２８により宛先アドレスを変更されたパケットを、ＰＣＩｅバス７でＣＰＵ１に送信する送信回路である。
【００３９】
ＩＣチップ３は、メモリー３１と、ＰＣＩｅバス５のターゲットであるエンドポイント３２と、ＰＣＩｅバス６のマスターであるエンドポイント３３と、内部回路３４，３５とを有する。なお、実施の形態１では、ＩＣチップ３内のアドレッシングを３２ビットとし、ＰＣＩｅのパケットの宛先アドレスが６４ビットである場合、ＩＣチップ３内では、宛先アドレスの上位３２ビットを使用せずに、下位３２ビットを使用する。なお、図１では、メモリー１１，２１，３１は、ＣＰＵ１、ＩＣチップ２、ＩＣチップ３にそれぞれ内蔵されているが、ＣＰＵ１、ＩＣチップ２、ＩＣチップ３にそれぞれ外付けされていてもよい。
【００４０】
次に、上記情報処理装置の動作について説明する。
【００４１】
まず、ＣＰＵ１からＩＣチップ２，３へのアクセスについて説明する。
【００４２】
図２は、図１におけるＣＰＵ１のアドレスマップおよびＩＣチップ２によるアドレス変換を説明する図である。図２に示すように、ＣＰＵ１では、メモリー１１、図示せぬレジスター、ルートコンプレックス１２、およびその他のデバイスに対してアドレス空間が割り当てられている。
【００４３】
ＣＰＵ１の内部回路１３が、ＩＣチップ２内のデバイス（メモリー２１、ルートコンプレックス２５、レジスターなど）にアクセスする場合、ＰＣＩｅバス４を介してトランザクション要求を送信するためのＰＣＩｅのパケットが、図２に示すように、ＣＰＵ１においてルートコンプレックス１２に割り当てられているアドレス空間内のアドレスを宛先アドレスとして、ルートコンプレックス１２からエンドポイント２２へ送信される。
【００４４】
エンドポイント２２によりそのパケットが受信されると、アドレス判定回路２３は、そのパケットの宛先アドレスがルートコンプレックス２５のアドレス空間（ＣＰＵ１でルートコンプレックス２５に割り当てられているアドレス空間）に属するか否かを判定する。その宛先アドレスがルートコンプレックス２５のアドレス空間に属さない場合、アドレス判定回路２３は、そのパケットをアドレス変換回路２４へ出力せずに、そのパケットによるトランザクション要求を宛先アドレス（つまり、ＩＣチップ２内のルートコンプレックス２５以外のデバイス、例えばメモリー２１）へ出力する。
【００４５】
また、ＣＰＵ１の内部回路１３が、ＩＣチップ３内のデバイス（メモリー３１など）にアクセスする場合、ＰＣＩｅバス４を介してトランザクション要求を送信するためのＰＣＩｅのパケットが、図２に示すように、ＣＰＵ１においてルートコンプレックス１２に割り当てられているアドレス空間内で、かつ、ＣＰＵ１においてルートコンプレックス２５に割り当てられているアドレス空間内のアドレスを宛先アドレスとして、ルートコンプレックス１２からエンドポイント２２へ送信される。
【００４６】
なお、ＣＰＵ１においてルートコンプレックス２５に割り当てられているアドレス空間は、ＩＣチップ２内でルートコンプレックス２５に割り当てられているアドレス空間（つまり、アドレス変換後のアドレス空間）とは異なる。
【００４７】
ＩＣチップ２では、エンドポイント２２によりそのパケットが受信されると、アドレス判定回路２３が、そのパケットの宛先アドレスがルートコンプレックス２５のアドレス空間に属するか否かを判定する。その宛先アドレスがルートコンプレックス２５のアドレス空間に属する場合、アドレス判定回路２３は、そのパケットをアドレス変換回路２４へ出力する。
【００４８】
アドレス変換回路２４は、そのパケット内の宛先アドレスを、そのパケット内の宛先アドレスに対応するアドレスに変更する。ここでは、アドレス変換回路２４は、宛先アドレスに対して、宛先アドレスに対応するオフセットを加算または減算することで、パケット内の宛先アドレスを変更する。
【００４９】
そして、ルートコンプレックス２５は、アドレス変換回路２４により宛先アドレスを変更されたパケットを、ＰＣＩｅバス５でＩＣチップ３に送信する。
【００５０】
ＩＣチップ３では、エンドポイント３２がそのパケットを受信し、宛先アドレスをデコードしてトランザクション要求を出力する。
【００５１】
このように、ＩＣチップ２内でアドレス変換が行われるため、ＩＣチップ３内のデバイス（メモリー３１など）が、ＣＰＵ１のルートコンプレックス１２に割り当てられるアドレス空間以外のアドレスを有していても、ＣＰＵ１からＩＣチップ３内のそのデバイスにアクセスすることができる。また、ＣＰＵ１内のデバイスのアドレス空間に重複するアドレス空間をＩＣチップ３において割り当てられたデバイスであっても、ＣＰＵ１からＩＣチップ３内のそのデバイスにアクセスすることができる。
【００５２】
次に、ＩＣチップ３からＣＰＵ１およびＩＣチップ２へのアクセスについて説明する。
【００５３】
図３は、図１におけるＩＣチップ３のアドレスマップおよびＩＣチップ２によるアドレス変換を説明する図である。図３に示すように、ＩＣチップ３では、メモリー３１、エンドポイント３３、およびその他のデバイスに対してアドレス空間が割り当てられている。
【００５４】
ＩＣチップ３の内部回路３４が、ＩＣチップ２内のデバイス（メモリー２１、エンドポイント２９、レジスターなど）にアクセスする場合、ＰＣＩｅバス６を介してトランザクション要求を送信するためのＰＣＩｅのパケットが、図３に示すように、ＩＣチップ３においてエンドポイント３３に割り当てられているアドレス空間内のアドレスを宛先アドレスとして、エンドポイント３３からルートコンプレックス２６へ送信される。
【００５５】
エンドポイント２６によりそのパケットが受信されると、アドレス判定回路２７は、そのパケットの宛先アドレスがエンドポイント２９のアドレス空間（ＩＣチップ３でエンドポイント２９に割り当てられているアドレス空間）に属するか否かを判定する。その宛先アドレスがエンドポイント２９のアドレス空間に属さない場合、アドレス判定回路２７は、そのパケットをアドレス変換回路２８へ出力せずに、そのパケットによるトランザクション要求を宛先アドレス（つまり、ＩＣチップ２内のエンドポイント２９以外のデバイス、例えばメモリー２１）へ出力する。
【００５６】
また、ＩＣチップ３の内部回路３４が、ＣＰＵ１内のデバイス（メモリー１１など）にアクセスする場合、ＰＣＩｅバス６を介してトランザクション要求を送信するためのＰＣＩｅのパケットが、図３に示すように、ＩＣチップ３においてエンドポイント３３に割り当てられているアドレス空間内で、かつ、ＩＣチップ３においてエンドポイント２９に割り当てられているアドレス空間内のアドレスを宛先アドレスとして、エンドポイント３３からルートコンプレックス２６へ送信される。
【００５７】
なお、ＩＣチップ３においてエンドポイント２９に割り当てられているアドレス空間は、ＩＣチップ２内でエンドポイント２９に割り当てられているアドレス空間とは異なる。
【００５８】
ＩＣチップ２では、エンドポイント２６によりそのパケットが受信されると、アドレス判定回路２７は、そのパケットの宛先アドレスがエンドポイント２９のアドレス空間に属するか否かを判定する。その宛先アドレスがエンドポイント２９のアドレス空間に属する場合、アドレス判定回路２７は、そのパケットをアドレス変換回路２８へ出力する。
【００５９】
アドレス変換回路２８は、そのパケット内の宛先アドレスを、そのパケット内の宛先アドレスに対応するアドレスに変更する。ここでは、アドレス変換回路２８は、宛先アドレスに対して、宛先アドレスに対応するオフセットを加算または減算することで、パケット内の宛先アドレスを変更する。
【００６０】
そして、エンドポイント２９は、アドレス変換回路２８により宛先アドレスを変更されたパケットを、ＰＣＩｅバス７でＣＰＵ１に送信する。
【００６１】
ＣＰＵ１では、ルートコンプレックス１４がそのパケットを受信し、宛先アドレスをデコードしてトランザクション要求を出力する。
【００６２】
このように、ＩＣチップ２内でアドレス変換が行われるため、ＣＰＵ１内のデバイス（メモリー１１など）が、ＩＣチップ３のエンドポイント３３に割り当てられるアドレス空間以外のアドレスを有していても、ＩＣチップ３からＣＰＵ１内のそのデバイスにアクセスすることができる。また、ＩＣチップ３内のデバイスのアドレス空間に重複するアドレス空間をＣＰＵ１において割り当てられたデバイスであっても、ＩＣチップ３からＣＰＵ１内のそのデバイスにアクセスすることができる。
【００６３】
以上のように、上記実施の形態１によれば、ＩＣチップ２は、ＣＰＵ１からＰＣＩｅバス４でパケットを受信するエンドポイント２２と、エンドポイント２２により受信されたパケットの宛先アドレスが所定のアドレスである場合、パケット内の宛先アドレスを、パケット内の宛先アドレスに対応するアドレスに変更するアドレス変換回路２４と、アドレス変換回路２４により宛先アドレスを変更されたパケットを、ＰＣＩｅバス５でＩＣチップ３に送信するルートコンプレックス２５と、を有する。
【００６４】
これにより、ＣＰＵ１のアドレスマップにＩＣチップ３内のデバイスのアドレス空間が依存しないため、ＣＰＵ１からブリッジ回路であるＩＣチップ２を介してＩＣチップ３を効率よく使用することができる。
【００６５】
実施の形態２．
【００６６】
本発明の実施の形態２に係る情報処理装置では、ＰＣＩｅバス５，６に、ＩＣチップ３と同様の、複数（例えば２つ）のＩＣチップが接続される。例えば、６４ビットの宛先アドレスのうちの上位３２ビットで、複数のＩＣチップのいずれかがトランザクション要求（つまり、ＰＣＩｅのパケット）の宛先に指定される。なお、その複数のＩＣチップとして、同一のＩＣチップを使用してもよい。
【００６７】
なお、上述の各実施の形態は、本発明の好適な例であるが、本発明は、これらに限定されるものではなく、本発明の要旨を逸脱しない範囲において、種々の変形、変更が可能である。
【００６８】
例えば、上記実施の形態１，２において、ＩＣチップ２と同様のブリッジ回路を複数設け、ＰＣＩｅバス４，７でそれらのブリッジ回路をＣＰＵ１に接続するようにしてもよい。
【００６９】
また、上記実施の形態１，２において、ＩＣチップ２内部のデバイスへのアクセスに対しても、上述したようなアドレス変換を行うようにしてもよい。
【００７０】
また、上記実施の形態１，２において、上述のオフセットは、宛先アドレスの値に拘わらず固定の値であってもよい。
【産業上の利用可能性】
【００７１】
本発明は、例えば、プリンター、複合機などの画像形成装置またはその他の電子機器内のシステムに適用可能である。
【符号の説明】
【００７２】
１  ＣＰＵ（第１集積回路の一例，第２集積回路の一例）
２  ＩＣチップ（ブリッジ回路の一例）
３  ＩＣチップ（第２集積回路の一例，第１集積回路の一例）
４，６  ＰＣＩｅバス（第１シリアルバスの例）
５，７  ＰＣＩｅバス（第２シリアルバスの例）
２２  エンドポイント（受信回路の一例）
２３，２７  アドレス判定回路
２４，２８  アドレス変換回路
２５  ルートコンプレックス（送信回路の一例）
２６  ルートコンプレックス（受信回路の一例）
２９  エンドポイント（送信回路の一例）
【図１】
2013088879.tif 000003
【図２】
2013088879.tif 000004
【図３】
2013088879.tif 000005
【図４】
2013088879.tif 000006
【図５】
2013088879.tif 000007