(57)【要約】【課題】フィールドプレート電極を有するトレンチゲート構造を備えた電力用半導体装置においてゲート−ソース間容量を低減する。【解決手段】電力用半導体装置は、第１導電形の第１の半導体層２、フィールド絶縁膜６、フィールドプレート電極７、第１の絶縁膜８、導電体９、第２の絶縁膜１１、ゲート絶縁膜１０、及びゲート電極１２を備える。フィールドプレート電極７は、フィールド絶縁膜６を介して第１の半導体層２のトレンチ５内に設けられる。第１の絶縁膜８は、フィールドプレート電極７上に設けられ、フィールド絶縁膜６とともにフィールドプレート電極７を取り囲む。導電体９は、第１の絶縁膜８上に設けられ、フィールドプレート電極７とは絶縁される。ゲート電極１２は、フィールド絶縁膜６の上端上に設けられ第２の絶縁膜１１を介して導電体に隣接し、ゲート絶縁膜１０を介してトレンチ５内に設けられる。【選択図】図１
2013115225.tif 000002
【特許請求の範囲】
【請求項１】
第１の面と前記第１の面とは反対側の第２の面とを有する第１導電形の第１の半導体層と、
前記第１の半導体層の前記第１の面から前記第１の半導体層中に延伸するトレンチ内に設けられ、前記第１の面よりも前記第２の面側に後退した上端を有するフィールド絶縁膜と、
前記フィールド絶縁膜を介して前記トレンチ内の前記フィールド絶縁膜の前記上端よりも前記第２の面側に設けられたフィールドプレート電極と、
前記フィールドプレート電極上に設けられ、前記フィールド絶縁膜とともに前記フィールドプレート電極を取り囲む第１の絶縁膜と、
前記第１の絶縁膜上に設けられ前記第１の半導体層の前記第１の面に向かって延伸し前記フィールドプレート電極とは絶縁された導電体と、
前記導電体を覆い前記フィールド絶縁膜とともに前記導電体を外部から絶縁する第２の絶縁膜と、
前記フィールド絶縁膜の前記上端よりも上部の前記トレンチ側壁に設けられたゲート絶縁膜と、
前記フィールド絶縁膜の前記上端上に設けられ前記第２の絶縁膜を介して前記導電体に隣接し、前記ゲート絶縁膜を介して前記トレンチ内に設けられた、ゲート電極と、
前記第１の半導体層の前記第１の面に設けられ前記ゲート絶縁膜を介して前記ゲート電極と隣接する第２導電形の第２の半導体層と、
前記第２の半導体層の上面に選択的に設けられ前記ゲート絶縁膜を介して前記ゲート電極と隣接し、前記第１の半導体層の第１導電形不純物濃度よりも高い第１導電形不純物濃度を有する第１導電形の第３の半導体層と、
前記ゲート電極及び前記導電体上に設けられた層間絶縁膜と、
前記第１の半導体層の前記第２の面に電気的に接続された第１の電極と、
前記第２の半導体層、前記第３の半導体層、及び前記フィールドプレート電極と電気的に接続された第２の電極と、
を備え、
前記導電体は、前記ゲート電極と電気的に接続され、
前記第１の絶縁膜は、前記フィールド絶縁膜の前記上端よりも前記第１の半導体層の前記第２の面側に設けられ、
前記第２の半導体層の底部は、前記フィールド絶縁膜の前記上端よりも前記第１の半導体層の前記第１の面側に設けられ、
前記フィールド絶縁膜の前記上端は、前記導電体を挟む一対の上端であり、
前記ゲート電極は、前記導電体を挟む一対のゲート電極であり、
前記第２の半導体層及び前記第３の半導体層は、前記導電体及び前記一対のゲート電極を挟む、一対の第２の半導体層及び一対の第３の半導体層であり、
前記第１の半導体層と前記第１の電極との間に、第２導電形の第４の半導体層がさらに設けられている電力用半導体装置。
【請求項２】
第１の面と前記第１の面とは反対側の第２の面とを有する第１導電形の第１の半導体層と、
前記第１の半導体層の前記第１の面から前記第１の半導体層中に延伸するトレンチ内に設けられ、前記第１の面よりも前記第２の面側に後退した上端を有するフィールド絶縁膜と、
前記フィールド絶縁膜を介して前記トレンチ内の前記フィールド絶縁膜の前記上端よりも前記第２の面側に設けられたフィールドプレート電極と、
前記フィールドプレート電極上に設けられ、前記フィールド絶縁膜とともに前記フィールドプレート電極を取り囲む第１の絶縁膜と、
前記第１の絶縁膜上に設けられ前記第１の半導体層の前記第１の面に向かって延伸し前記フィールドプレート電極とは絶縁された導電体と、
前記導電体を覆い前記フィールド絶縁膜とともに前記導電体を外部から絶縁する第２の絶縁膜と、
前記フィールド絶縁膜の前記上端よりも上部の前記トレンチの側壁に設けられたゲート絶縁膜と、
前記フィールド絶縁膜の前記上端上に設けられ前記第２の絶縁膜を介して前記導電体に隣接し、前記ゲート絶縁膜を介して前記トレンチ内に設けられた、ゲート電極と、
前記第１の半導体層の前記第１の面に設けられ前記ゲート絶縁膜を介して前記ゲート電極と隣接する第２導電形の第２の半導体層と、
前記第２の半導体層の上面に選択的に設けられ前記ゲート絶縁膜を介して前記ゲート電極と隣接し、前記第１の半導体層の第１導電形不純物濃度よりも高い第１導電形不純物濃度を有する第１導電形の第３の半導体層と、
前記ゲート電極及び前記導電体上に設けられた層間絶縁膜と、
前記第１の半導体層の前記第２の面に電気的に接続された第１の電極と、
前記第２の半導体層、前記第３の半導体層、及び前記フィールドプレート電極と電気的に接続された第２の電極と、
を備える電力用半導体装置。
【請求項３】
前記導電体は、前記ゲート電極と電気的に接続されている請求項２記載の電力用半導体装置。
【請求項４】
前記導電体は、外部から絶縁されている請求項２記載の電力用半導体装置。
【請求項５】
前記第１の絶縁膜は、前記フィールド絶縁膜の前記上端よりも前記第１の半導体層の前記第２の面側に設けられている請求項２〜４のいずれか１つに記載の電力用半導体装置。
【請求項６】
前記第２の半導体層の底部は、前記フィールド絶縁膜の前記上端よりも前記第１の半導体層の前記第１の面側に設けられている請求項２〜５のいずれか１つに記載の電力用半導体装置。
【請求項７】
前記フィールド絶縁膜の前記上端は、前記導電体を挟む一対の上端であり、
前記ゲート電極は、前記導電体を挟む一つのゲート電極であり、
前記第２の半導体層は、前記導電体及び前記一対のゲート電極を挟む、一対の第２の半導体層であり、
前記第３の半導体層は、前記導電体及び前記一対のゲート電極を挟む、一対の第３の半導体層である、
請求項２〜６のいずれか１つに記載の電力用半導体装置。
【請求項８】
前記第１の半導体層と前記第１の電極との間に、第２導電形の第４の半導体層がさらに設けられている請求項２〜７のいずれか１つに記載の電力用半導体装置。
【請求項９】
前記導電体は、前記フィールド絶縁膜よりも弗化水素によりエッチングがされにくい材料により形成されている請求項２〜８のいずれか１つに記載の電力用半導体装置。
【請求項１０】
第１の半導体層の第１の面から前記第１の半導体層中に延伸するトレンチを形成する工程と、
前記トレンチの内側の面上を全て覆うように、フィールド絶縁膜を形成する工程と、
前記フィールド絶縁膜を介して前記トレンチ内にフィールドプレート電極を埋め込む工程と、
前記フィールドプレート電極の上端を前記第１の半導体層の前記第１の面から後退させる工程と、
前記フィールドプレート電極上に第１の絶縁膜を形成する工程と、
前記トレンチ内の前記第１の絶縁膜上に前記フィールド絶縁膜を介して導電体を形成する工程と、
前記フィールド絶縁膜の上端が前記第１の半導体層の前記第１の面よりも前記第２の面側に後退するように、前記フィールド絶縁膜をエッチングする工程と、
前記フィールド絶縁膜をエッチングする前記工程により前記フィールド絶縁膜から前記第１の半導体層の前記第１の面側に露出した前記導電体の部分上に、前記フィールド絶縁膜と接続する第２の絶縁膜を形成すると同時に、前記フィールド絶縁膜の前記上端よりも上部の前記トレンチの側壁上にゲート絶縁膜を形成する工程と、
前記第２の絶縁膜を介して前記導電体に隣接し、前記フィールド絶縁膜の前記上端上の前記トレンチ内に前記ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート絶縁膜を介して前記ゲート電極と隣接するように、第２導電形の第２の半導体層を前記第１の半導体層の前記第１の面に形成する工程と、
前記ゲート絶縁膜を介して前記ゲート電極と隣接するように、前記第２の半導体層の上面に選択的に第１導電形の第３の半導体層を形成する工程と、
前記ゲート電極及び前記導電体上に層間絶縁膜を形成する工程と、
前記第１の半導体層の前記第２の面に電気的に接続するように第１の電極を形成する工程と、
前記第２の半導体層、前記第３の半導体層、及び前記フィールドプレート電極と電気的に接続するように、第２の電極を形成する工程と、
を備えた電力用半導体装置の製造方法。
【請求項１１】
前記第１の絶縁膜を、熱酸化により形成する請求項１０記載の電力用半導体装置の製造方法。
【請求項１２】
前記第１の絶縁膜を、ＣＶＤ法により形成する請求項１０記載の電力用半導体装置の製造方法。
【請求項１３】
前記ゲート絶縁膜及び前記第２の絶縁膜を、熱酸化により形成する請求項１０〜１２のいずれか１つに記載の電力用半導体装置の製造方法。
【請求項１４】
前記フィールド絶縁膜をエッチングする工程において、前記フィールド絶縁膜は、前記導電体よりもエッチングされやすい請求項１０〜１３のいずれか１つに記載の電力用半導体装置の製造方法。
【請求項１５】
前記導電体を形成する工程は、導電性ポリシリコンを前記トレンチ内に前記フィールド絶縁膜を介して埋め込む工程を有する請求項１０〜１４のいずれか１つに記載の電力用半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電力用半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
携帯用パソコン、家電製品、通信機器、及びサーバーなどの電源部のスイッチング素子として、電力用半導体装置が用いられる。この電力用半導体装置は、主にＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であるが、用途によっては、ＩＧＢＴ（Insulated Gate Biporlar Transistor）またはＩＥＧＴ（Injection Enhanced Gate Transistor）などがある。この電力用半導体装置には、耐圧が求められると同時に、導通損失低減のために低オン抵抗が求められる。さらに、スイッチング損失低減のために低入力容量も求められる。
【０００３】
オン抵抗Ｒｏｎは、ドリフト層による抵抗とチャネル層による抵抗の和である。耐圧を維持しながらドリフト層による抵抗を低減するために、トレンチ内にゲート電極が設けられたトレンチゲート構造が用いられる。特に、トレンチをドリフト層中に深く延伸させて、ゲート電極の下部のトレンチ内にソース電位を有するフィールドプレート電極が設けられる。このフィールドプレート電極により、ｐ形ベース層からｎ形ドリフト層へ空乏層が伸びやすくなるので、耐圧を維持しながらドリフト層を低抵抗にすることができる。
【０００４】
入力容量Ｃｉｓｓは、ゲート−ソース間容量Ｃｇｓ及びゲート−ドレイン間容量Ｃｇｄの和である。上記フィールドプレート電極を有するトレンチゲート構造では、ゲート−ドレイン間容量Ｃｇｄはゲート−ソース間容量Ｃｇｓと比べて小さく無視できる。しかしながら、ゲート−ソース間容量Ｃｇｓは、ゲート電極とｐ形ベース層との間のゲート絶縁膜による容量の他に、ゲート電極とフィールドプレート電極との間の絶縁膜による容量をさらに有する。このため、上記トレンチゲート構造では、フィールドプレート電極が設けられていない通常のトレンチゲート構造と比べて、ゲート−ソース間容量Ｃｇｓが大きくなってしまう。スイッチング損失のさらなる低減には、ゲート電極とフィールドプレート電極との間のゲート−ソース間容量Ｃｇｓを低減する必要がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１５３８６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
電力用半導体装置においてゲート−ソース間容量を低減する。
【課題を解決するための手段】
【０００７】
本発明の実施形態に係る電力用半導体装置は、第１導電形の第１の半導体層と、フィールド絶縁膜と、フィールドプレート電極と、第１の絶縁膜と、導電体と、第２の絶縁膜と、ゲート絶縁膜と、ゲート電極と、第２導電形の第２の半導体層と、第１導電形の第３の半導体層と、層間絶縁膜と、第１の電極と、第２の電極と、を備える。
【０００８】
第１の半導体層は、第１の面と前記第１の面とは反対側の第２の面とを有する。フィールド絶縁膜は、第１の半導体層の第１の面から第１の半導体層中に延伸するトレンチ内に設けられ、第１の面よりも第２の面側に後退した上端を有する。フィールドプレート電極は、トレンチ内のフィールド絶縁膜の上端より第２の面側に、フィールド絶縁膜を介して設けられる。第１の絶縁膜は、フィールドプレート電極上に設けられ、フィールド絶縁膜とともにフィールドプレート電極を取り囲む。導電体は、第１の絶縁膜上に設けられ、第１の半導体層の第１の面に向かって延伸し、フィールドプレート電極とは絶縁される。第２の絶縁膜は、導電体を覆いフィールド絶縁膜とともに導電体を外部から絶縁する。ゲート絶縁膜は、フィールド絶縁膜の上端よりも上部のトレンチの側壁上に設けられる。ゲート電極は、フィールド絶縁膜の上端上に設けられ第２の絶縁膜を介して導電体に隣接し、ゲート絶縁膜を介してトレンチ内に設けられる。第２の半導体層は、第１の半導体層の第１の面に設けられ、ゲート絶縁膜を介してゲート電極と隣接する。第３の半導体層は、第２の半導体層の面に選択的に設けられゲート絶縁膜を介してゲート電極と隣接し、第１の半導体層の第１導電形不純物濃度よりも高い第１導電形不純物濃度を有する。層間絶縁膜は、ゲート電極及び導電体上に設けられる。第１の電極は、第１の半導体層の第２の面に電気的に接続される。第２の電極は、第２の半導体層、第３の半導体層、及びフィールドプレート電極と電気的に接続される。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る電力用半導体装置の要部模式断面図。
【図２】比較例の電力用半導体装置の要部模式断面図。
【図３】第１の実施形態に係る電力用半導体装置の製造方法の一部を示す要部模式断面図。
【図４】第１の実施形態に係る電力用半導体装置の製造方法の一部を示す要部模式断面図。
【図５】第１の実施形態に係る電力用半導体装置の製造方法の一部を示す要部模式断面図。
【図６】第１の実施形態に係る電力用半導体装置の製造方法の一部を示す要部模式断面図。
【図７】第１の実施形態に係る電力用半導体装置の製造方法の一部を示す要部模式断面図。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態について図を参照しながら説明する。実施形態の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。第１導電形をｎ形で、第２導電形をｐ形で説明するが、それぞれこの逆の導電形とすることも可能である。半導体としては、シリコンを一例に説明するが、ＳｉＣやＧａＮなどの化合物半導体にも適用可能である。絶縁膜としては、酸化シリコンを一例に説明するが、窒化シリコン、酸窒化シリコンなどの他の絶縁体を用いることも可能である。ｎ形の導電形をｎ＋、ｎ、ｎ−で表記した場合は、この順にｎ形不純物濃度が低いものとする。ｐ形においても同様に、ｐ＋、ｐ、ｐ−の順にｐ形不純物濃度が低いものとする。トレンチゲート形の電力用半導体装置は、ＭＯＳＦＥＴを例に説明するが、本発明の各実施形態は、ＩＧＢＴまたはＩＥＧＴ（Injection Enhanced Gate Transistor）等に対しても適用可能である。また、本実施形態の説明における「上」及び「下」は、図面を紙面方向から捉えた際の上下関係を意味する。
【００１１】
（第１の実施形態）
図１及び図２を用いて、本発明の第１の実施形態に係る電力用半導体装置であるＭＯＳＦＥＴ１００を説明する。図１は、第１の実施形態に係るＭＯＳＦＥＴ１００の要部模式断面図である。図２は、比較例に係るＭＯＳＦＥＴの要部模式断面図である。
【００１２】
図１に示したように、本実施形態に係るＭＯＳＦＥＴ１００は、ｎ＋形ドレイン層１と、ｎ−形ドリフト層２と、フィールド絶縁膜６と、フィールドプレート電極７と、第１の絶縁膜８と、導電体９と、第２の絶縁膜１１と、ゲート絶縁膜１０と、ゲート電極１２と、ｐ形ベース層３と、ｎ＋形ソース層４と、層間絶縁膜１３と、ドレイン電極１４と、ソース電極１５と、を備える。ｎ＋形ドレイン層１、ｎ−形ドリフト層２、ｐ形ベース層３、及びｎ＋形ソース層４は、例えば、シリコンからなる半導体層である。
【００１３】
ｎ−形ドリフト層２は、第１の面と前記第１の面とは反対側の第２の面を有する。ｎ＋形ドレイン層１は、ｎ−形ドリフト層２の第２の面側に電気的に接続して設けられる。トレンチ５が、ｎ−形ドリフト層２の第１の面からｎ−形ドリフト層２中に延伸するように設けられる。フィールド絶縁膜６は、トレンチ５内に設けられ、トレンチ５の内側の面に沿って形成される。フィールド絶縁膜６は、トレンチ５の対向する両側の側壁において、それぞれ、ｎ−形ドリフト層２の第１の面より第２の面側に後退した上端を有する。フィールド絶縁膜６は、例えば、酸化シリコン（ＳｉＯ２）であるが、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＮＯ）、またはアルミナ（Ａｌ２Ｏ３）などとすることも可能である。フィールド絶縁膜６は、トレンチ５の先端とｎ−形ドリフト層２との界面における電界集中を緩和するために、比較的厚く設けられ、例えば、後述のゲート絶縁膜１０と比べて厚く形成される。
【００１４】
フィールドプレート電極７は、トレンチ５内のフィールド絶縁膜６の上端よりｎ−形ドリフト層２の第２の面側にフィールド絶縁膜６を介して設けられる。すなわち、フィールドプレート電極７は、フィールド絶縁膜６内に埋め込まれる。フィールドプレート電極は、導電性７の材料であればよく、例えば導電性のポリシリコンが用いられる。ポリシリコンの替わりに、タングステンまたはチタンシリサイドなども可能である。
【００１５】
第１の絶縁膜８は、フィールドプレート電極７上に設けられ、フィールド絶縁膜６とともにフィールドプレート電極７を取り囲む。第１の絶縁膜８は、フィールド絶縁膜６と同様に、酸化シリコンとすることができるが、他の窒化シリコン、酸窒化シリコン、またはアルミナ等の絶縁膜とすることが可能である。
【００１６】
導電体９は、第１の絶縁膜８上に設けられ、ｎ−形ドリフト層２の第１の面に向かって延伸し、フィールドプレート電極７とは絶縁される。導電体９は、後述のゲート電極１２と図示しない領域で電気的に接続される。または、導電体９は、第１の絶縁膜８、フィールド絶縁膜６、及び後述の第２の絶縁膜１１により周囲と完全に絶縁され、固定電位が与えられないでフローティング状態であってもよい。導電体９は、フィールドプレート電極７と同じ材料とすることができ、例えば導電性のポリシリコンであるが、別の材料であってもよい。
【００１７】
第２の絶縁膜１１は、フィールド絶縁膜６とともに導電体９を取り囲み、導電体９を外部から絶縁する（導電体９がゲート電極１２と電気的に接続される場合を除く）。ゲート絶縁膜１０は、フィールド絶縁膜６の上端より上部の、トレンチ５の側壁上に設けられる。第２の絶縁膜１１及びゲート絶縁膜１０も、フィールド絶縁膜６と同様に、酸化シリコン、窒化シリコン、酸窒化シリコン、またはアルミナなどの絶縁体とすることができる。
【００１８】
ゲート電極１２は、フィールド絶縁膜６の上端上に設けられ第２の絶縁膜１１を介して導電体９に隣接し、ゲート絶縁膜１２を介してトレンチ５内に設けられる。ゲート電極１２は、フィールド絶縁膜６の対向する上端上にそれぞれ設けられ、第２の絶縁膜１１を介して導電体９を挟む一対のゲート電極１２である。ゲート電極１２は、フィールドプレート電極７と同じ材料とすることができ、例えば導電性のポリシリコンであるが、別の材料でも可能である。
【００１９】
ｐ形ベース層３は、ｎ−形ドリフト層２の第１の面の側に設けられ、ゲート絶縁膜１０を介してゲート電極１２と隣接する。ｐ形ベース層３は、導電体９及び一対のゲート電極１２を挟むように、一対を成す。ｐ形ベース層３の底部は、ゲート電極１２の底部よりもｎ−形ドリフト層２の第１の面の側に形成される。すなわち、ゲート電極１２は、ｐ形ベース層３上をｎ＋形ソース層４からｎ−形ドリフト層２まで跨って形成される。
【００２０】
ｎ＋形ソース層４は、ｎ−形ドリフト層２の第１の面の、すなわち、ｐ形ベース層３の上面に選択的に設けられゲート絶縁膜１０を介してゲート電極１２と隣接する。ｎ＋形ソース層４はｎ−形ドリフト層２のｎ形不純物濃度よりも高いｎ形不純物濃度を有する。ｎ＋形ソース層４は、導電体９及び一対のゲート電極１２を挟むように、一対を成す。
【００２１】
層間絶縁膜１３は、ゲート電極１２及び導電体９上に設けられる。層間絶縁膜１３は、フィールド絶縁膜６と同様に、酸化シリコン、窒化シリコン、酸窒化シリコン、またはアルミナなどの絶縁体とすることができる。ドレイン電極１４は、ｎ＋形ドレイン層１を介して、ｎ−形ドリフト層２の第２の面に電気的に接続される。ソース電極１５は、ｐ形ベース層３、ｎ＋形ソース層４、及びフィールドプレート電極と電気的に接続される。ソース電極１５は、層間絶縁膜１３により、ゲート電極１２及び導電体９とは絶縁される。ドレイン電極１４及びソース電極１５は、銅またはアルミニウムなどの金属材料で形成される。
【００２２】
本実施形態に係るＭＯＳＦＥＴ１００の動作及び利点を比較例のＭＯＳＦＥＴ１０１と比較して説明する。図２に、比較例のＭＯＳＦＥＴ１０１を示す。比較例のＭＯＳＦＥＴ１０１は、図１の本実施形態に係るＭＯＳＦＥＴ１００において、第１の絶縁膜８を取り除き、導電体９とフィールドプレート電極７とが連結して一体となった構造である。すなわち、ＭＯＳＦＥＴ１０１では、フィールドプレート電極７がゲート電極１２により第２絶縁膜１１を介して挟まれる。
【００２３】
比較例に係るＭＯＳＦＥＴ１０１では、ドレイン電極１４にソース電極１５に対して正の電圧を印加した状態で、ゲート電極１２にソース電極１５に対して閾値を超える正の電圧を印加すると、ゲート絶縁膜１０を介してゲート電極１２と隣接するｐ形ベース層の表面にチャネル層が形成され、ＭＯＳＦＥＴ１０１はオン状態となる。このとき、電子がソース電極１５から、ｎ＋形ソース層４、ｐ形ベース層３中のチャネル層、ｎ−形ドリフト層２、ｎ＋形ドレイン層１を経て、ドレイン電極１４に流れる。従って、ドレイン電流はこれと逆の方向に流れる。
【００２４】
ゲート電極に閾値より低い電圧が印加されると、チャネル層が消失し、ＭＯＳＦＥＴ１０１は、オフ状態となる。このとき、ドレイン−ソース間の電圧が上昇するとともに、ｐ形ベース層３からｎ−形ドリフト層２に空乏層が広がる。高耐圧を確保するためには、ｎ−形ドリフト層２の抵抗値を高くして、上記空乏層を十分に伸ばす必要がある。しかしながら、ｎ−形ドリフト層２の抵抗値が高くなると、ＭＯＳＦＥＴ１０１のオン抵抗が増加する。
【００２５】
そこで、ｎ−形ドリフト層２の抵抗値を低くすると同時に、空乏層をｐ形ベース層３からｎ−形ドリフト層２に十分に広げるために、ゲートトレンチ５内に、フィールドプレート電極７が設けられる。すなわち、耐圧に必要なだけ十分にｐ形ベース層３からｎ−形ドリフト層２中に空乏層を伸ばすために、トレンチ５は、ｐ形ベース層３の底からｎ−形ドリフト層２中に十分に深く延伸するように設けられる。ゲート電極１２は、ｐ形ベース層３中にｎ＋形ソース層４とｎ−形ドリフト層２とを接続するチャネルが形成されるのに必要な深さまで形成される。フィールドプレート電極７が、少なくともゲート電極１２の下側からフィールドプレート絶縁膜６を介してトレンチ５内をドレイン電極１４に向かって延伸する。
【００２６】
上記構造により、ドレイン電極１４とフィールドプレート電極７との間にドレイン−ソース間電圧が印加される。このため、ＭＯＳＦＥＴ１０１がオフ状態のときは、隣り合うトレンチ５からｎ−形ドリフト層２中に空乏層が伸びて結合する。従って、空乏層がｐ形ベース層３からｎ−形ドリフト層２に向かって容易に伸びるようになるので、ｎ−形ドリフト層２が低抵抗であってもＭＯＳＦＥＴ１０１の耐圧は向上する。
【００２７】
しかしながら、比較例のＭＯＳＦＥＴ１０１では、ゲート電極１２がトレンチ５内でフィールドプレート電極７を第２の絶縁膜１１を介して挟んでいる。これにより、図２に示したように、ゲート電極１２及びフィールドプレート電極７に挟まれた第２の絶縁膜１１による容量Ｃｇｓ２が発生する。
【００２８】
比較例のＭＯＳＦＥＴ１０１の入力容量Ｃｉｓｓは、ゲート−ソース間容量Ｃｇｓとゲート−ドレイン間容量Ｃｇｄとの和である。さらに、図２に示したように、ゲート−ソース間容量Ｃｇｓは、ゲート電極１２及びｐ形ベース層に挟まれたゲート絶縁膜１０による容量Ｃｇｓ１と、ゲート電極１２及びフィールドプレート電極７に挟まれた第２の絶縁膜１１による容量Ｃｇｓ２と、ゲート電極１２とソース電極１５に挟まれた層間絶縁膜１３による容量Ｃｇｓ３と、の和である。
【００２９】
ここで、Ｃｇｓ３は層間絶縁膜１３が厚いので、他の容量と比べて無視できる。また、ゲート−ドレイン間容量Ｃｇｄも、ゲート電極１２とｎ−形ドリフト層２との重なる面積が狭いので、他の容量と比べて無視できる。従って、比較例のＭＯＳＦＥＴ１０１の入力容量Ｃｉｓｓは、Ｃｇｓ１とＣｇｓ２が支配的となる。
【００３０】
これに対して、本実施形態に係るＭＯＳＦＥＴ１００は、ＭＯＳＦＥＴ１０１において、フィールドプレート電極７が、第１の絶縁膜８により、導電体９とフィールドプレート電極７とに分断された構造を有する。導電体９は、フィールドプレート電極７とは、第１の絶縁膜８により絶縁分離され、ゲート電極１２と同電位である。または、導電体９は、固定電位が与えられずフローティング状態である。このため、本実施形態に係るＭＯＳＦＥＴ１００では、導電体９とゲート電極１２とにより挟まれた第２の絶縁膜１１によるゲート−ソース間容量Ｃｇｓ２がほとんど発生しない。
【００３１】
このことから、本実施形態に係るＭＯＳＦＥＴ１００の入力容量は、ゲート電極１２とｐ形ベース層３とに挟まれたゲート絶縁膜１０によるゲート−ソース間容量Ｃｇｓ１が支配的になる。以上より、本実施形態に係るＭＯＳＦＥＴの入力容量Ｃｉｓｓは、比較例のＭＯＳＦＥＴ１０１と比べて、導電体９とゲート電極１２とにより挟まれた第２の絶縁膜１１によるゲート−ソース間容量Ｃｇｓ２だけ比較例のＭＯＳＦＥＴ１０１の入力容量Ｃｉｓｓより小さくすることができる。
【００３２】
次に、本実施形態に係るＭＯＳＦＥＴ１００の製造方法について説明する。図３〜７は、本実施形態に係るＭＯＳＦＥＴ１００の製造方法の製造工程の一部を示す要部模式断面図である。
【００３３】
図３（ａ）に示すように、先ず、ｎ＋形ドレイン層１を第２の面側に有するｎ−形ドリフト層２の第１の面に、トレンチ５が、ＲＩＥ（Reactive Ion Etching）により形成される。トレンチ５の深さは、ＭＯＳＦＥＴ１００の耐圧に応じて空乏層が所定の深さまで伸びるように決められる。例えば、耐圧が１００Ｖ程度の場合は、トレンチ５のｎ−形ドリフト層２の第１の面からの深さは６μｍ程度となるように、トレンチ５が形成される。耐圧が高いほど、トレンチ５を深く形成する。
【００３４】
トレンチ５を形成後、ｎ−形ドリフト層２の第１の面及びトレンチ５の内側の面全体に、フィールド絶縁膜６を形成する。フィールド絶縁膜６は、例えば、酸化シリコンであり、熱酸化法またはＣＶＤ（Chemical Vapor Deposition）法により形成することができる。または、フィールド絶縁膜６は、ＣＶＤ法により形成された窒化シリコン、酸窒化シリコン、または、アルミナなどとすることとができる。
【００３５】
次に、図３（ｂ）に示したように、導電性のポリシリコン７がＣＶＤ法により、フィールド絶縁膜６を介してトレンチ５内を埋め込むように形成される。導電性ポリシリコン７は、例えばｐ形不純物を含有するが、ｎ形不純物を含有することも可能である。
【００３６】
次に、図４（ａ）に示したように、ポリシリコン７は、例えばＣＤＥ（Chemical Dry Etching）法により、その上端が少なくとも後述のｐ形ベース層の底よりもｎ−形ドリフト層２の第２の面側に達するようにエッチングされる。この結果、フィールドプレート電極７が、フィールド絶縁膜６を介してトレンチ５内に形成される。
【００３７】
次に、図４（ｂ）に示したように、第１の絶縁膜８が、熱酸化法またはＣＶＤ法により形成される。第１の絶縁膜８は、例えば酸化シリコンであるが、フィールド絶縁膜６同様に、他の絶縁体でも可能である。
【００３８】
次に、図５（ａ）に示したように、導電性ポリシリコン９がＣＶＤ法により、フィールド絶縁膜６を介してトレンチ５内を埋め込むように形成される。導電性ポリシリコン９は、フィールドプレート電極７と同様に、ｐ形不純物を含有するがｎ形不純物を含有することも可能である。導電性ポリシリコン９は、例えばＣＤＥ法により、その上端がｎ−形半導体層の第１の面と同程度の高さとなるようにエッチングされた結果、導電体９が形成される。
【００３９】
次に、図５（ｂ）に示したように、フィールド絶縁膜６の上端が、第１の絶縁膜８よりもｎ−形ドリフト層２の第１の面側にくるように、且つ、後述のｐ形ベース層３の底よりもｎ−形ドリフト層２の第２の面側にくるように、フィールド絶縁膜６が、例えば、弗化水素（ＨＦ）系のエッチング液を用いてウエットエッチングによりエッチングされる。このウエットエッチングでは、導電体９はほとんどエッチングされないで、フィールド絶縁膜６が選択的にエッチングされる。この結果、導電体９は、フィールド絶縁膜６から露出し、ｎ−形ドリフト層２の第１の面に向かって延伸する。
【００４０】
次に、図６（ａ）に示したように、例えば熱酸化法により、酸化シリコンが、導電体９のフィールド絶縁膜６から露出した部分を覆い、且つ、トレンチ５の内側の面全体を覆うように形成される。酸化シリコンの形成は、ＣＶＤ法によって行うことも可能である。この結果、覆いフィールド絶縁膜６とともに導電体９を外部から絶縁する第２の絶縁膜１１、及びトレンチ５の側壁を覆ってフィールド絶縁膜６と接続されたゲート絶縁膜１０、が同一工程により形成される。
【００４１】
次に、図６（ｂ）に示したように、フィールドプレート電極７及び導電体９の形成と同様にして、ＣＶＤ法により導電性ポリシリコン１２がゲート絶縁膜１０及び第２の絶縁膜１１を介してトレンチ５内に埋め込まれる。ポリシリコン１２をトレンチ５内に埋め込んだ後、ＣＤＥ法により余分な導電性ポリシリコン１２をエッチングし、導電性ポリシリコン１２の上端がｎ−形ドリフト層２の第１の面の位置またはそれより第２の面側に少し下がった位置まで来るようにする。この結果、ゲート電極１２は、フィールド絶縁膜６の上端上に設けられ、第２の絶縁膜を介して導電体に隣接し、ゲート絶縁膜を介してトレンチ５内に設けられる。
【００４２】
ここで、本実施形態に係るＭＯＳＦＥＴ１００では、導電体９がフィールド絶縁膜６から露出し、ｎ−形ドリフト層２の第１の面に向かって延伸する。これにより、図中の水平方向において、導電体９によりゲート電極１２がトレンチ５内で二分割される。すなわち、ゲート電極１２を形成するためにポリシリコン１２を埋め込むトレンチ５内の幅が、導電体９が無い場合に比べて遙かに狭い。このため、本実施形態に係るＭＯＳＦＥＴ１００では、ＣＶＤ法によるトレンチ５内へのポリシリコン１２の埋込性が向上し、ゲート電極１２内のボイドの発生を抑制できるという効果がある。
【００４３】
次に、図７（ａ）に示したように、層間絶縁膜１３として、ＣＶＤ法により酸化シリコン１３が、ゲート電極１２上及び導電体９上を覆うように形成される。酸化シリコン１３は、熱酸化法によりゲート電極１２上に形成されてもよい。その後、図示しないマスクを用いて、ＲＩＥ法により酸化シリコン１３をエッチングすることにより、層間絶縁膜１３がゲート電極及び導電体１３上に形成される。層間絶縁膜１３は、フィールド絶縁膜６、ゲート絶縁膜１０及び第２の絶縁膜１１とともにゲート電極を外部から絶縁する。層間絶縁膜１３の図示しない開口部からゲート電極１２が図示しないゲート配線に引き出される。また、上記エッチングにより、層間絶縁膜１３とゲート絶縁膜１０とを貫通する開口部が形成されて、隣り合うトレンチ５間のｎ−形ドリフト層２の第１の面がこの開口部を介して露出される。
【００４４】
次に、図７（ｂ）に示したように、ゲート電極１２上に形成された層間絶縁膜１３をマスクに用いて、ｐ形不純物がイオン注入されることにより、ｐ形ベース層３が、隣り合うトレンチ５の間のｎ−形ドリフト層の第１の面に形成される。ｐ形ベース層３は、ゲート絶縁膜１０を介してゲート電極１２と隣接する。その後、図示しないマスクを用いてｎ形不純物がイオン注入されることとにより、ｎ＋形ソース層４がｐ形ベース層３の上面に選択的に形成される。ｎ＋形ソース層４のｎ形不純物濃度が、ｎ−形ドリフト層２のｎ形不純物濃度より高くなるように、イオン注入のドーズ量が設定される。ｎ＋形ソース層４も、ゲート絶縁膜１０を介してゲート電極１２と隣接する。
【００４５】
次に、図示しないが、ドレイン電極１４が、ｎ＋形ドレイン層２に電気的に接続されるように形成される。ソース電極１５が、層間絶縁膜１３の開口部を介して、ｐ形ベース層３とｎ＋形ソース層４とに電気的に接続されるように形成される。図示しない領域で、ソース電極１５は、フィールドプレート電極７と電気的に接続される。
【００４６】
以上説明した製造工程を実施することにより、図１に示した本実施形態に係るＭＯＳＦＥＴ１００が製造される。
【００４７】
なお、本実施形態は、電力用半導体装置がＭＯＳＦＥＴの場合で説明したが、電力用半導体装置がＩＧＢＴやＩＥＧＴ等の場合であっても、本実施形態と同様な効果が得られる。
【００４８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４９】
１  ｎ＋形ドレイン層
２  ｎ−形ドリフト層
３  ｐ形ベース層
４  ｎ＋形ソース層
５  トレンチ
６  フィールド絶縁膜
７  フィールド電極
８  第１の絶縁膜
９  導電体
１０  ゲート絶縁膜
１１  第２の絶縁膜
１２  ゲート電極
１３  層間絶縁膜
１４  ドレイン電極
１５  ソース電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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