(57)【要約】【課題】ゲインＧを大きくすることなく、出力電圧誤差を抑制可能なスイッチング電源回路を提供する。【解決手段】スイッチング電源回路４０Ａは、二次側電圧Ｖｏｕｔを分圧する分圧抵抗Ｒ４２Ｈ，Ｒ４２Ｌと、参照電圧Ｖｒｅｆを発生する参照電源４３と、参照電圧Ｖｒｅｆが減算入力端子に入力され、分圧された二次側電圧Ｖｏｕｔが反転入力端子に入力されていると共に、フィードバック抵抗Ｒ４４を介して出力端子が反転入力端子に接続されているエラーアンプ４４と、出力電圧誤差補正回路であるキャンセル回路９０とを有する。キャンセル回路９０は、フィードバック抵抗Ｒ４４に流れるフィードバック電流Ｉｆｂによって発生するエラーアンプ４４の出力端子の信号誤差を補正するため、このフィードバック電流Ｉｆｂと等しい電流を引き込む。【選択図】図１
2013005536.tif 000002
【特許請求の範囲】
【請求項１】
出力電圧信号を分圧する複数の分圧抵抗と、
基準電圧信号を発生する基準電圧源と、
前記基準電圧信号が非反転入力端子に入力され、分圧された前記出力電圧信号が反転入力端子に入力されていると共に、フィードバック抵抗を介して出力端子が前記反転入力端子に接続されている演算増幅器と、
前記演算増幅器の前記出力端子から前記フィードバック抵抗へ流れるフィードバック電流によって発生する前記演算増幅器の前記出力端子の信号誤差を補正する出力電圧誤差補正回路と、
を有することを特徴とするスイッチング電源回路。
【請求項２】
前記演算増幅器の前記出力端子の信号誤差は、
前記フィードバック電流が、更に前記複数の分圧抵抗のいずれかに流れることで発生する
ことを特徴とする請求項１に記載のスイッチング電源回路。
【請求項３】
前記出力電圧誤差補正回路は、
前記複数の分圧抵抗が前記フィードバック抵抗に接続されているノードの電圧から、前記演算増幅器の前記出力端子と前記反転入力端子との電圧差、または、前記演算増幅器の前記出力端子と前記非反転入力端子との電圧差を減算して引込電圧源を生成する電圧源生成手段と、
前記演算増幅器の反転入力端子が接続されているノードから、前記引込電圧源に接続された補正抵抗によって、前記フィードバック電流と等しい電流を引き込む電流引込手段と、
を備えた
ことを特徴とする請求項２に記載のスイッチング電源回路。
【請求項４】
前記電圧源生成手段は、
前記演算増幅器の前記出力端子の電圧から、前記反転入力端子の電圧、または、前記非反転入力端子の電圧を減算する第１の減算器と、
前記演算増幅器の反転入力端子が接続されているノードの電圧から、前記第１の減算器の出力信号を減算する第２の減算器と、
を有することを特徴とする請求項３に記載のスイッチング電源回路。
【請求項５】
前記出力電圧誤差補正回路は、
前記フィードバック電流を検出し、前記演算増幅器の反転入力端子が接続されているノードから、前記フィードバック電流と等しい電流を引き込む
ことを特徴とする請求項２に記載のスイッチング電源回路。
【請求項６】
前記出力電圧誤差補正回路は、
前記演算増幅器の前記出力端子と前記反転入力端子との電圧差に基いて、前記フィードバック電流を検出する
ことを特徴とする請求項５に記載のスイッチング電源回路。
【請求項７】
前記出力電圧誤差補正回路は、
前記フィードバック抵抗の両端の電圧差に基いて、前記演算増幅器の反転入力端子が接続されているノードから、前記フィードバック電流と等しい電流を引き込み、前記フィードバック電流が前記複数の分圧抵抗のいずれかに流れることを抑止する
ことを特徴とする請求項５または請求項６に記載のスイッチング電源回路。
【請求項８】
前記出力電圧誤差補正回路は、
前記フィードバック抵抗の両端の電圧差信号を生成し、
前記反転入力端子の信号から前記電圧差信号を減算した信号を生成し、
前記減算した信号を前記フィードバック抵抗と同一の抵抗値を具えた補正抵抗を介して、前記演算増幅器の反転入力端子が接続されているノードから、前記フィードバック電流と等しい電流を引き込む
ことを特徴とする請求項５ないし請求項７のいずれか１項に記載のスイッチング電源回路。
【請求項９】
前記出力電圧誤差補正回路は、
前記出力端子と前記反転入力端子との電圧差信号を生成し、
前記反転入力端子の信号から前記電圧差信号を減算した信号を生成し、
前記減算した信号を前記フィードバック抵抗と同一の抵抗値を具えた補正抵抗を介して、前記演算増幅器の反転入力端子が接続されているノードから、前記フィードバック電流と等しい電流を引き込む
ことを特徴とする請求項５ないし請求項７のいずれか１項に記載のスイッチング電源回路。
【請求項１０】
前記出力電圧誤差補正回路は、
前記演算増幅器の前記出力端子と前記非反転入力端子の電圧差に基いて前記フィードバック電流を検出し、前記演算増幅器の反転入力端子が接続されているノードから、前記フィードバック電流と等しい電流を引き込む
ことを特徴とする請求項２に記載のスイッチング電源回路。
【請求項１１】
前記出力電圧誤差補正回路は、
前記演算増幅器の反転入力端子が接続されているノードから、前記フィードバック電流と等しい電流を引き込み、前記フィードバック電流が前記複数の分圧抵抗のいずれかに流れることを抑止する
ことを特徴とする請求項１０に記載のスイッチング電源回路。
【請求項１２】
前記出力電圧誤差補正回路は、
前記出力端子と前記非反転入力端子との電圧差信号を生成し、
前記非反転入力端子の信号から前記電圧差信号を減算した信号を生成し、
前記減算した信号を前記フィードバック抵抗と同一の抵抗値を具えた補正抵抗を介して、前記演算増幅器の反転入力端子が接続されているノードから、前記フィードバック電流と等しい電流を引き込む
ことを特徴とする請求項１０または請求項１１に記載のスイッチング電源回路。
【請求項１３】
請求項３ないし請求項１２のいずれか１項に記載のスイッチング電源回路は、ＤＣ−ＤＣコンバータ回路を具えると共に、所定の応答時間のフィードバック制御を行い、
前記出力電圧誤差補正回路は、前記スイッチング電源回路よりも遅い応答時間で制御を行う
ことを特徴とするスイッチング電源回路。
【請求項１４】
前記ＤＣ−ＤＣコンバータ回路は、フライバック方式である
ことを特徴とする請求項１３に記載のスイッチング電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フィードバック電圧の精度を向上させるスイッチング電源回路に関する。
【背景技術】
【０００２】
近年、スイッチング電源に於いて、出力電圧をフィードバックし、このフィードバック電圧をエラーアンプに入力し、入力電圧の変動による出力電圧の変動を抑制するように構成されているものが多く用いられている。ここでエラーアンプは、分圧された出力電圧と基準電圧との差であるエラー出力信号を得ることにより、この差に応じて入力電圧のＰＷＭ（Pulse Width Modulation）パルスのオン・デューティ期間を調整してフィードバックし、出力電圧が目的の値となるように制御している。集積回路化されたスイッチング制御ＩＣ（Integrated Circuit）には、上記構成の回路が標準的に組み込まれている場合が多い。
【０００３】
スイッチング電源の制御では、基準電圧と出力電圧を比較するエラーアンプが利用される。このエラーアンプのゲインＧが小さいと、入力電圧が異なるときに出力電圧に誤差が生じる。しかし、入力電圧範囲が広い場合、または、出力負荷の変動が大きい場合などに、エラーアンプのゲインＧを上げると発振しやすくなるといった問題があり、充分なゲインＧが設定できない場合がある。
これに対する解決策として、フィードバックループにコンデンサを入れて直流ゲインを高くする方法（ラグリードフィルタ）などが利用されていた。
【０００４】
特許文献１には、スイッチング方式ＤＣ−ＤＣコンバータにおいて、起動時の出力電圧のオーバーシュートを低減するとともに、上記出力電圧の緩やかな立ち上がりを実現するソフトスタート回路の発明が開示されている。
【０００５】
図１０は、従来技術に於けるスイッチング電源回路を示す図である。
《スイッチング電源回路の構成》
従来技術に於けるスイッチング電源回路４０は、入力電圧Ｖｉｇを印加する一次側電源を入力信号とし、出力電圧である二次側電圧Ｖｏｕｔ（不図示）を出力するフライバック方式の電源回路である。
スイッチング電源回路４０は、分圧抵抗Ｒ４２Ｈ，Ｒ４２Ｌと、参照電源４３と、エラーアンプ４４と、抵抗Ｒ４４と、発振器４６と、コンパレータ４７と、バッファ４８と、電界効果トランジスタＴＲ４０と、トランス４１と、整流ダイオードＤ４０と、平滑コンデンサＣ４０と、負荷Ｚ４０とを有している。上記のうち、参照電源４３と、エラーアンプ４４と、発振器４６と、コンパレータ４７と、バッファ４８とは、スイッチング制御ＩＣの内部に実装されている。
【０００６】
参照電源４３は、参照電圧Ｖｒｅｆを印加する電圧源である。エラーアンプ４４は、例えば演算増幅器であり、反転入力端子に印加された電圧と、非反転入力端子に印加された電圧の差を増幅し、出力端子から出力する。
発振器４６は、所定周波数の三角波の発振信号を出力する。
【０００７】
コンパレータ４７は、例えば演算増幅器であり、反転入力端子に印加された電圧と、非反転入力端子に印加された電圧を比較して、比較結果を出力する。反転入力端子に印加された電圧よりも、非反転入力端子に印加された電圧の方が高い場合には、Ｈレベルが出力される。反転入力端子に印加された電圧よりも、非反転入力端子に印加された電圧の方が低い場合には、Ｌレベルが出力される。
【０００８】
電界効果トランジスタＴＲ４０は、ゲート端子に印加された電圧に応じて、ドレイン端子とソース端子とを導通するか否かを切り換える。電界効果トランジスタＴＲ４０は、トランス４１の一次巻線に流れる電流を断続させるスイッチング素子である。
【０００９】
トランス４１は、図１０の左側に示す一次巻線と、図１０の右側に示す二次巻線を磁心が共有し、一次巻線に流れるスイッチング信号を、二次巻線に流れるパルス電流に変換する。これにより、トランス４１は、入力電圧Ｖｉｇを、出力電圧である二次側電圧Ｖｏｕｔに変換する。
【００１０】
トランス４１の二次巻線は、順方向に接続された整流ダイオードＤ４０を介して平滑コンデンサＣ４０と、負荷Ｚ４０とに並列接続されている。整流ダイオードＤ４０のカソード端子には、このスイッチング電源回路４０の出力電圧である二次側電圧Ｖｏｕｔが発生する。トランス４１と、順方向に接続された整流ダイオードＤ４０と、平滑コンデンサＣ４０とは、入力電圧Ｖｉｇを二次側電圧Ｖｏｕｔに変換して負荷Ｚ４０に印加するコンバータである。
【００１１】
スイッチング電源回路４０の二次側電圧Ｖｏｕｔは、分圧抵抗Ｒ４２Ｈ，Ｒ４２Ｌで分圧され、エラーアンプ４４の反転入力端子に入力されている。エラーアンプ４４の反転入力端子は、更に、抵抗Ｒ４４を介してエラーアンプ４４の出力端子に接続されている。エラーアンプ４４の非反転入力端子は、参照電源４３に接続されている。フィードバック電流Ｉｆｂは、抵抗Ｒ４４を、図の左側に向かって流れる。このフィードバック電流Ｉｆｂは同時に、分圧抵抗Ｒ４２Ｌにも流れる。
【００１２】
エラーアンプ４４の出力端子は、コンパレータ４７の非反転入力端子に接続されている。コンパレータ４７の反転入力端子には、発振器４６が接続され、コンパレータ４７の出力端子は、バッファ４８を介して、電界効果トランジスタＴＲ４０のゲート端子に接続されている。
【００１３】
電界効果トランジスタＴＲ４０のドレイン端子は、トランス４１の一次巻線を介して入力電圧Ｖｉｇを印加する一次側電源に接続され、電界効果トランジスタＴＲ４０のソース端子は、グランドに接続されている。
【００１４】
《スイッチング電源回路のフィードバック制御の動作》
図１０に示す従来技術のスイッチング電源回路４０は、フィードバック制御によって二次側電圧Ｖｏｕｔを安定化している。以下に、スイッチング電源回路４０のフィードバック制御の動作を説明する。
【００１５】
電界効果トランジスタＴＲ４０のゲート端子には、スイッチングパルスであるＰＷＭ信号が印加されている。ＰＷＭ信号は、電界効果トランジスタＴＲ４０のドレイン端子とソース端子の間のオン／オフ制御を行う。電界効果トランジスタＴＲ４０のドレイン端子とソース端子間のオン／オフに伴い、トランス４１の一次巻線には、入力電圧Ｖｉｇを印加する一次側電源からのスイッチング信号であるパルス電流が流れる。
【００１６】
トランス４１の一次巻線にスイッチング信号であるパルス電流が流れると共に、トランス４１が駆動され、トランス４１の二次巻線にもパルス電流が徐々に増大する。このパルス電流は、整流ダイオードＤ４０と平滑コンデンサＣ４０によって整流されて、二次側電圧Ｖｏｕｔを発生する。二次側電圧Ｖｏｕｔは、負荷Ｚ４０に印加されると共に、分圧抵抗Ｒ４２Ｈ，Ｒ４２Ｌによって分圧され、エラーアンプ４４の反転入力端子に印加される。エラーアンプ４４の出力端子から、二次側電圧Ｖｏｕｔの分圧値と参照電圧Ｖｒｅｆとの差分にゲインＧを掛けたエラー電圧Ｖｅｒが出力される。このエラー電圧Ｖｅｒは、コンパレータ４７の非反転入力端子に印加される。
【００１７】
コンパレータ４７の反転入力端子には、発振器４６が出力する三角波の発振信号が印加される。コンパレータ４７の出力信号は、ＰＷＭ（Pulse Width Modulation）信号であり、エラー電圧Ｖｅｒに応じたオン・デューティを有している。
【００１８】
二次側電圧Ｖｏｕｔが増大すると、エラー電圧Ｖｅｒは減少して、ＰＷＭ信号のオン・デューティが減少する。これにより、二次側電圧Ｖｏｕｔの増大は抑止される。二次側電圧Ｖｏｕｔが減少すると、エラー電圧Ｖｅｒは増大して、ＰＷＭ信号のオン・デューティが増大する。これにより、二次側電圧Ｖｏｕｔの減少は抑止される。スイッチング電源回路４０は、このようにフィードバック制御することにより、二次側電圧Ｖｏｕｔを安定化している。
【００１９】
図１１は、従来技術に於けるエラー検出回路を示す図である。
分圧抵抗Ｒ４２Ｈの抵抗値は、１００ｋΩである。分圧抵抗Ｒ４２Ｌの抵抗値は、３．２４ｋΩである。抵抗Ｒ４４の抵抗値は、１００ｋΩである。抵抗Ｒ４４に左側に向かって流れる電流は、Ｉｆｂである。
【００２０】
二次側電圧Ｖｏｕｔのセンシングはエラーアンプ４４で行われ、反転入力端子に入力されたフィードバック電圧Ｖｆｂと、非反転入力端子に入力された参照電圧Ｖｒｅｆとが等しくなるように制御される。このエラーアンプ４４とフィードバック抵抗Ｒ４４によるゲインをＧとし、スイッチング電源回路４０のフィードバック制御が成立する条件を、以下の式２に記載する。
（Ｖｒｅｆ−Ｖｆｂ）×Ｇ≧Ｖｅｒ・・・（式２）
ゲインＧは有限の値なので、参照電圧Ｖｒｅｆとフィードバック電圧Ｖｆｂの差は所定の値となり、誤差が発生する。
【００２１】
このフィードバック電圧Ｖｆｂと参照電圧Ｖｒｅｆの差を小さくするためには、ゲインＧを大きくするか、または、エラー電圧Ｖｅｒを小さくする必要がある事が解る。しかし、エラー電圧Ｖｅｒは、入力電圧Ｖｉｇによって決定される。そのため、ゲインＧを大きくする事になる。
ゲインＧを大きくするには更に、エラーアンプ４４の帰還にコンデンサを並列接続する（ラグ・リードフィルタ）ことなどが考えられる。
非特許文献１には、オペアンプを使った一次ラグ・リードフィルタの発明が開示されている。
【００２２】
しかし、ゲインＧを大きくすると、エラーアンプ４４のフィードバック系の位相余裕度が小さくなり、スイッチング電源回路４０のフィードバック制御が発振する虞があり、安定度が低下する。特に入力電圧Ｖｉｇの変動範囲が広い場合、または、負荷の変動が大きい場合には、安定性（ポール／ゼロの確保）が得られなくなる。よって、ある程度の誤差を認め、ゲインＧを小さくする事でフィードバック制御を安定させている。
【００２３】
エラーアンプ４４のゲインＧが有限の場合、抵抗Ｒ４４にフィードバック電流Ｉｆｂが流れる。このフィードバック電流Ｉｆｂは、分圧抵抗Ｒ４２Ｌに流れる。この時、分圧抵抗Ｒ４２Ｌの両端には、（フィードバック電流Ｉｆｂ）×（分圧抵抗Ｒ４２Ｌの抵抗値）に相当する電圧が発生し、エラー電圧Ｖｅｒの誤差となる。
【００２４】
このエラー電圧Ｖｅｒの誤差は、抵抗Ｒ４４が小さい場合、または、分圧抵抗Ｒ４２Ｌが大きい場合に顕著になる。つまり、ゲインＧが小さく、よってエラーアンプ４４のエラー電圧Ｖｅｒが大きくなる場合に顕著になる。
【００２５】
図１２は、従来技術に於けるオペアンプの出力電圧誤差を示す図である。横軸は、電圧Ｖｉｇ［Ｖ］を示している。縦軸は、エラー電圧Ｖｅｒの誤差である出力電圧誤差を［Ｖ］単位で示している。
【００２６】
図１２は、入力電圧Ｖｉｇが増大すると共に、エラーアンプ４４のエラー電圧Ｖｅｒが大きくなり、よって、エラー電圧Ｖｅｒの誤差である出力電圧誤差が増大することを示している。
エラーアンプ４４の出力端子の信号誤差は、フィードバック抵抗である抵抗Ｒ４４から反転入力端子に流れるフィードバック電流Ｉｆｂが、更に分圧抵抗Ｒ４２Ｌに流れることで発生する。
【先行技術文献】
【特許文献】
【００２７】
【特許文献１】特開２００８−３０１５８１号公報
【非特許文献】
【００２８】
【非特許文献１】A story of Circuits、「アクティブフィルタの基礎  アクティブフィルタとは！？」、［平成２３年５月６日検索］、インターネット（ＵＲＬ：http://www.geocities.jp/a_story_of_circuits/html/advanced_exp/1_1_activefilter.html）
【発明の概要】
【発明が解決しようとする課題】
【００２９】
特許文献１の発明は、起動時の出力電圧の緩やかな立ち上がりには有効である。しかし、通常動作時に於けるエラーアンプの出力信号の誤差を小さくすることには何ら有効ではない。
非特許文献１の発明は、エラー電圧Ｖｅｒの誤差を小さくすることには有効である。しかし、ゲインＧを大きくすると、エラーアンプ４４（図１０）のフィードバック系の位相余裕度が小さくなり、スイッチング電源回路４０（図１０）のフィードバック制御が発振する虞がある。
【００３０】
そこで、本発明は、ゲインを大きくすることなく、出力電圧誤差を抑制可能なスイッチング電源回路を提供することを課題とする。
【課題を解決するための手段】
【００３１】
前記課題を解決し、本発明の目的を達成するために、以下のように構成した。
【００３２】
前記した課題を解決するため、請求項１に記載の発明は、出力電圧信号を分圧する複数の分圧抵抗と、基準電圧信号を発生する基準電圧源と、前記基準電圧信号が非反転入力端子に入力され、分圧された前記出力電圧信号が反転入力端子に入力されていると共に、フィードバック抵抗を介して出力端子が前記反転入力端子に接続されている演算増幅器と、前記演算増幅器の前記出力端子から前記フィードバック抵抗へ流れるフィードバック電流によって発生する前記演算増幅器の前記出力端子の信号誤差を補正する出力電圧誤差補正回路と、を有することを特徴とするスイッチング電源回路とした。
このようにすることで、本発明に係るスイッチング電源回路によれば、ゲインを大きくすることなく、出力電圧誤差を抑制できる。
【００３３】
また、請求項２に記載の発明は、前記演算増幅器の前記出力端子の信号誤差は、前記フィードバック電流が、更に前記複数の分圧抵抗のいずれかに流れることで発生することを特徴とする請求項１に記載のスイッチング電源回路とした。
このようにすることで、本発明に係るスイッチング電源回路によれば、このフィードバック電流が分圧抵抗に流れることで発生する出力電圧誤差を補正できる。
【００３４】
また、請求項３に記載の発明は、前記出力電圧誤差補正回路は、前記複数の分圧抵抗が前記フィードバック抵抗に接続されているノードの電圧から、前記演算増幅器の前記出力端子と前記反転入力端子との電圧差、または、前記演算増幅器の前記出力端子と前記非反転入力端子との電圧差を減算して引込電圧源を生成する電圧源生成手段と、前記演算増幅器の反転入力端子が接続されているノードから、前記引込電圧源に接続された補正抵抗によって、前記フィードバック電流と等しい電流を引き込む電流引込手段と、を備えたことを特徴とする請求項２に記載のスイッチング電源回路とした。
このようにすることで、本発明に係るスイッチング電源回路によれば、引込電圧源を生成する電圧源生成手段と、このフィードバック電流と等しい電流を引き込む電流引込手段により、フィードバック電流が分圧抵抗に流れることを抑止できる。
【００３５】
また、請求項４に記載の発明は、前記電圧源生成手段は、前記演算増幅器の前記出力端子の電圧から、前記反転入力端子の電圧、または、前記非反転入力端子の電圧を減算する第１の減算器と、前記演算増幅器の反転入力端子が接続されているノードの電圧から、前記第１の減算器の出力信号を減算する第２の減算器と、を有することを特徴とする請求項３に記載のスイッチング電源回路とした。
このようにすることで、本発明に係るスイッチング電源回路によれば、電流源生成手段は、第１の減算器と第２の減算器とを有することを明確化できる。
【００３６】
また、請求項５に記載の発明は、前記出力電圧誤差補正回路は、前記フィードバック電流を検出し、前記演算増幅器の反転入力端子が接続されているノードから、前記フィードバック電流と等しい電流を引き込むことを特徴とする請求項２に記載のスイッチング電源回路とした。
このようにすることで、本発明に係るスイッチング電源回路によれば、このフィードバック電流と等しい電流を引き込むことにより、フィードバック電流が分圧抵抗に流れることを抑止ができる。
【００３７】
また、請求項６に記載の発明は、前記出力電圧誤差補正回路は、前記演算増幅器の前記出力端子と前記反転入力端子との電圧差に基いて、前記フィードバック電流を検出することを特徴とする請求項５に記載のスイッチング電源回路とした。
このようにすることで、本発明に係るスイッチング電源回路によれば、フィードバック電流を検出する手段を明確化できる。
【００３８】
また、請求項７に記載の発明は、前記出力電圧誤差補正回路は、前記フィードバック抵抗の両端の電圧差に基いて、前記演算増幅器の反転入力端子が接続されているノードから、前記フィードバック電流と等しい電流を引き込み、前記フィードバック電流が前記複数の分圧抵抗のいずれかに流れることを抑止することを特徴とする請求項５または請求項６に記載のスイッチング電源回路とした。
このようにすることで、本発明に係るスイッチング電源回路によれば、フィードバック抵抗の両端の電圧差に基いて、演算増幅器の反転入力端子が接続されているノードから、フィードバック電流と等しい電流を引き込むため、誤差を補正できる。
【００３９】
また、請求項８に記載の発明は、前記出力電圧誤差補正回路は、前記フィードバック抵抗の両端の電圧差信号を生成し、前記反転入力端子の信号から前記電圧差信号を減算した信号を生成し、前記減算した信号を前記フィードバック抵抗と同一の抵抗値を具えた補正抵抗を介して、前記演算増幅器の反転入力端子が接続されているノードから、前記フィードバック電流と等しい電流を引き込むことを特徴とする請求項５ないし請求項７のいずれか１項に記載のスイッチング電源回路とした。
このようにすることで、本発明に係るスイッチング電源回路によれば、演算増幅器の反転入力端子が接続されているノードから、フィードバック電流と等しい電流を引き込む手段を明確化できる。
【００４０】
また、請求項９に記載の発明は、前記出力電圧誤差補正回路は、前記出力端子と前記反転入力端子との電圧差信号を生成し、前記反転入力端子の信号から前記電圧差信号を減算した信号を生成し、前記減算した信号を前記フィードバック抵抗と同一の抵抗値を具えた補正抵抗を介して、前記演算増幅器の反転入力端子が接続されているノードから、前記フィードバック電流と等しい電流を引き込むことを特徴とする請求項５ないし請求項７のいずれか１項に記載のスイッチング電源回路とした。
このようにすることで、本発明に係るスイッチング電源回路によれば、演算増幅器の反転入力端子が接続されているノードから、フィードバック電流と等しい電流を引き込む手段を明確化できる。
【００４１】
また、請求項１０に記載の発明は、前記出力電圧誤差補正回路は、前記演算増幅器の前記出力端子と前記非反転入力端子の電圧差に基いて前記フィードバック電流を検出し、前記演算増幅器の反転入力端子が接続されているノードから、前記フィードバック電流と等しい電流を引き込むことを特徴とする請求項２に記載のスイッチング電源回路とした。
このようにすることで、本発明に係るスイッチング電源回路によれば、演算増幅器の反転入力端子が接続されているノードから、フィードバック電流と等しい電流を引き込む手段を明確化できる。
【００４２】
また、請求項１１に記載の発明は、前記出力電圧誤差補正回路は、前記演算増幅器の反転入力端子が接続されているノードから、前記フィードバック電流と等しい電流を引き込み、前記フィードバック電流が前記複数の分圧抵抗のいずれかに流れることを抑止することを特徴とする請求項１０に記載のスイッチング電源回路とした。
このようにすることで、本発明に係るスイッチング電源回路によれば、反転入力端子からフィードバック電流と等しい電流を引き込むことにより、フィードバック電流が分圧抵抗に流れることを抑止できることが明確化できる。
【００４３】
また、請求項１２に記載の発明は、前記出力電圧誤差補正回路は、前記出力端子と前記非反転入力端子との電圧差信号を生成し、前記非反転入力端子の信号から前記電圧差信号を減算した信号を生成し、前記減算した信号を前記フィードバック抵抗と同一の抵抗値を具えた補正抵抗を介して、前記演算増幅器の反転入力端子が接続されているノードから、前記フィードバック電流と等しい電流を引き込むことを特徴とする請求項１０または請求項１１に記載のスイッチング電源回路とした。
このようにすることで、本発明に係るスイッチング電源回路によれば、２つの減算器と１つの補正抵抗とを有することが明確化できる。
【００４４】
また、請求項１３に記載の発明は、請求項３ないし請求項１２のいずれか１項に記載のスイッチング電源回路は、ＤＣ−ＤＣコンバータ回路を具えると共に、所定の応答時間のフィードバック制御を行い、前記出力電圧誤差補正回路は、前記スイッチング電源回路よりも遅い応答時間で制御を行うことを特徴とするスイッチング電源回路とした。
このようにすることで、本発明に係るスイッチング電源回路によれば、出力電圧誤差補正回路が、スイッチング電源回路自体のフィードバック制御の外乱要因となることを抑止可能である。
【００４５】
また、請求項１４に記載の発明は、前記ＤＣ−ＤＣコンバータ回路は、フライバック方式であることを特徴とする請求項１３に記載のスイッチング電源回路とした。
このようにすることで、本発明に係るスイッチング電源回路によれば、フライバック方式のスイッチング電源回路に適用可能であることが明確化できる。
【発明の効果】
【００４６】
本発明によれば、ゲインを大きくすることなく、出力電圧誤差を抑制可能なスイッチング電源回路を提供することが可能となる。
【図面の簡単な説明】
【００４７】
【図１】第１の実施形態に於けるスイッチング電源回路を示す概略の構成図である。
【図２】第１の実施形態に於ける減算器を示す概略の構成図である。
【図３】第１の実施形態に於ける電圧Ｖｉｇと二次側電圧の関係を示す図である。
【図４】第２の実施形態に於けるスイッチング電源回路を示す図である。
【図５】第３の実施形態に於けるスイッチング電源回路を示す図である。
【図６】第４の実施形態に於けるスイッチング電源回路を示す図である。
【図７】第５の実施形態に於けるスイッチング電源回路を示す図である。
【図８】第６の実施形態に於けるスイッチング電源回路を示す図である。
【図９】第７の実施形態に於けるスイッチング電源回路を示す図である。
【図１０】従来技術に於けるスイッチング電源回路を示す図である。
【図１１】従来技術に於けるエラー検出回路を示す図である。
【図１２】従来技術に於けるオペアンプの出力電圧誤差を示す図である。
【発明を実施するための形態】
【００４８】
以降、本発明を実施するための形態を、図面を参照して詳細に説明する。
【００４９】
（第１の実施形態の構成）
図１は、第１の実施形態に於けるスイッチング電源回路を示す概略の構成図である。
本実施形態に於けるスイッチング電源回路４０Ａは、一次側電源が印加する入力電圧Ｖｉｇを入力信号とし、出力電圧である二次側電圧Ｖｏｕｔを出力するフライバック方式の電源回路である。
スイッチング電源回路４０Ａは、分圧抵抗Ｒ４２Ｈ，Ｒ４２Ｌと、参照電源４３と、エラーアンプ４４と、抵抗Ｒ４４と、発振器４６と、コンパレータ４７と、バッファ４８と、電界効果トランジスタＴＲ４０と、トランス４１と、整流ダイオードＤ４０と、平滑コンデンサＣ４０と、負荷Ｚ４０と、キャンセル回路９０とを有している。上記のうち、参照電源４３と、エラーアンプ４４と、発振器４６と、コンパレータ４７と、バッファ４８とは、スイッチング制御ＩＣの内部に実装されている。
【００５０】
本実施形態のスイッチング電源回路４０Ａは、従来技術のスイッチング電源回路４０に加えて更に、出力電圧誤差補正回路であるキャンセル回路９０を有している。
【００５１】
エラーアンプ４４の反転入力端子と出力端子は、このキャンセル回路９０の入力側に接続されている。キャンセル回路９０の出力側は、分圧抵抗Ｒ４２Ｈと分圧抵抗Ｒ４２Ｌとがフィードバック抵抗Ｒ４４に接続されているノードに接続されている。
【００５２】
キャンセル回路９０は、第１の減算器である減算器９１−１と、第２の減算器である減算器９１−２と、補正抵抗である抵抗Ｒ９２とを有している。減算器９１−１，９１−２は、加算出力端子の電圧から減算入力端子の電圧を減算して出力する回路である。補正抵抗である抵抗Ｒ９２の抵抗値は、抵抗Ｒ４４の抵抗値と同一である。
【００５３】
エラーアンプ４４の反転入力端子は、減算器９１−１の減算入力端子と減算器９１−２の加算入力端子に接続されている。エラーアンプ４４の出力端子は、減算器９１−１の加算入力端子に接続されている。減算器９１−１の出力端子は、減算器９１−２の減算入力端子に接続されている。減算器９１−２の出力端子は、抵抗Ｒ９２を介して、キャンセル回路９０の出力端子に接続されている。このキャンセル回路９０の出力端子は、分圧抵抗Ｒ４２Ｈと分圧抵抗Ｒ４２Ｌが、フィードバック抵抗Ｒ４４に接続されているノードに接続されている。
【００５４】
本実施形態のエラーアンプ４４と、コンパレータ４７と、バッファ４８と、電界効果トランジスタＴＲ４０と、トランス４１と、整流ダイオードＤ４０と、平滑コンデンサＣ４０とは、二次側電圧Ｖｏｕｔを生成するＤＣ−ＤＣコンバータ回路である。ＤＣ−ＤＣコンバータ回路は、出力電圧誤差補正回路であるキャンセル回路９０の出力信号に基づいて、二次側電圧Ｖｏｕｔを生成する。
【００５５】
参照電源４３は、参照電圧Ｖｒｅｆを印加する電圧源である。エラーアンプ４４は、例えば演算増幅器であり、反転入力端子に印加された電圧と、非反転入力端子に印加された電圧を、増幅して出力端子に出力する。
発振器４６は、所定周波数の三角波の発振信号を出力する。
【００５６】
コンパレータ４７は、例えば演算増幅器であり、反転入力端子に印加された電圧と、非反転入力端子に印加された電圧を比較して、比較結果を出力する。反転入力端子に印加された電圧よりも、非反転入力端子に印加された電圧の方が高い場合には、Ｈレベルが出力される。反転入力端子に印加された電圧よりも、非反転入力端子に印加された電圧の方が低い場合には、Ｌレベルが出力される。
【００５７】
電界効果トランジスタＴＲ４０は、ゲート端子に印加された電圧に応じて、ドレイン端子とソース端子とを導通するか否かを切り換える。電界効果トランジスタＴＲ４０は、トランス４１の一次巻線に流れる電流を断続させるスイッチング素子である。
【００５８】
トランス４１は、図１の左側に示す一次巻線と、図１の右側に示す二次巻線を磁心が共有し、一次巻線に流れるスイッチング信号を、二次巻線に流れるパルス電流に変換する。これにより、トランス４１は、入力電圧Ｖｉｇを、出力電圧である二次側電圧Ｖｏｕｔに変換する。
【００５９】
トランス４１の二次巻線は、順方向に接続された整流ダイオードＤ４０を介して平滑コンデンサＣ４０と、負荷Ｚ４０とに並列接続されている。整流ダイオードＤ４０のカソード端子には、このスイッチング電源回路４０Ａの出力電圧である二次側電圧Ｖｏｕｔが発生する。トランス４１と、順方向に接続された整流ダイオードＤ４０と、平滑コンデンサＣ４０とは、入力電圧Ｖｉｇを二次側電圧Ｖｏｕｔに変換して負荷Ｚ４０に印加するコンバータである。
【００６０】
スイッチング電源回路４０Ａの二次側電圧Ｖｏｕｔは、分圧抵抗Ｒ４２Ｈ，Ｒ４２Ｌで分圧され、エラーアンプ４４の反転入力端子に入力されている。エラーアンプ４４の反転入力端子は、更に、抵抗Ｒ４４を介してエラーアンプ４４の出力端子に接続されている。エラーアンプ４４の非反転入力端子は、参照電源４３に接続されている。フィードバック電流Ｉｆｂは、抵抗Ｒ４４を、図の左側に向かって流れる。このフィードバック電流Ｉｆｂは同時に、分圧抵抗Ｒ４２Ｌにも流れる。
【００６１】
エラーアンプ４４の出力端子は、コンパレータ４７の非反転入力端子に接続されている。コンパレータ４７の反転入力端子には、発振器４６が接続され、コンパレータ４７の出力端子は、バッファ４８を介して、電界効果トランジスタＴＲ４０のゲート端子に接続されている。
【００６２】
電界効果トランジスタＴＲ４０のドレイン端子は、トランス４１の一次巻線を介して入力電圧Ｖｉｇを印加する一次側電源に接続され、電界効果トランジスタＴＲ４０のソース端子は、グランドに接続されている。
【００６３】
図２は、第１の実施形態に於ける減算器を示す概略の構成図である。
減算器９１（＝９１−１，９１−２）は、いずれも抵抗Ｒ９１ａ，Ｒ９１ｂ，Ｒ９１ｃ，Ｒ９１ｄと、オペアンプＡ９１とを有している。
減算器９１の減算入力端子は、抵抗Ｒ９１ａを介してオペアンプＡ９１の反転入力端子に接続されている。オペアンプＡ９１の反転入力端子は、抵抗Ｒ９１ｂを介して出力端子に接続されている。
【００６４】
減算器９１の加算入力端子は、抵抗Ｒ９１ｃを介してオペアンプＡ９１の非反転入力端子に接続されている。オペアンプＡ９１の非反転入力端子は更に、抵抗Ｒ９１ｄを介してグランドに接続されている。本実施形態の減算器９１は、抵抗Ｒ９１ａ〜抵抗Ｒ９１ｄの抵抗値が全て等しくなるように構成されているので、出力端子の出力電圧は、加算入力端子の電圧から減算入力端子の電圧を減算したものとなる。
【００６５】
図３は、第１の実施形態に於ける電圧Ｖｉｇと二次側電圧の関係を示す図である。横軸は入力電圧Ｖｉｇ［Ｖ］を示している。縦軸は二次側電圧Ｖｏｕｔ［Ｖ］を示している。凡例に示すように、キャンセル回路９０なしの場合が菱形マーカで示され、キャンセル回路９０ありの場合が正方形マーカで示されている。
図３に示すように、キャンセル回路９０によって、入力電圧Ｖｉｇの変動に関わらず、二次側電圧Ｖｏｕｔの変動が少なくなっている。
【００６６】
（第１の実施形態の動作）
図１と図２とに基づいて、本実施形態のスイッチング電源回路４０Ａの動作を説明する。
《スイッチング電源回路のフィードバック制御の動作》
図１に示す本実施形態のスイッチング電源回路４０Ａは、フィードバック制御によって二次側電圧Ｖｏｕｔを安定化している。以下に、スイッチング電源回路４０Ａのフィードバック制御の動作を説明する。
【００６７】
電界効果トランジスタＴＲ４０のゲート端子には、スイッチングパルスであるＰＷＭ信号が印加されている。ＰＷＭ信号は、電界効果トランジスタＴＲ４０のドレイン端子とソース端子の間のオン／オフ制御を行う。電界効果トランジスタＴＲ４０のドレイン端子とソース端子間のオン／オフに伴い、トランス４１の一次巻線には、入力電圧Ｖｉｇを印加する一次側電源からのスイッチング信号であるパルス電流が流れる。
【００６８】
トランス４１の一次巻線にスイッチング信号であるパルス電流が流れると共に、トランス４１が駆動され、トランス４１の二次巻線にもパルス電流が徐々に増大する。このパルス電流は、整流ダイオードＤ４０と平滑コンデンサＣ４０によって整流されて、二次側電圧Ｖｏｕｔを発生する。二次側電圧Ｖｏｕｔは、負荷Ｚ４０に印加されると共に、分圧抵抗Ｒ４２Ｈ，Ｒ４２Ｌによって分圧され、エラーアンプ４４の反転入力端子に印加される。エラーアンプ４４の出力端子には、二次側電圧Ｖｏｕｔの分圧値と参照電圧Ｖｒｅｆとの差分にゲインＧを掛けたエラー電圧Ｖｅｒが出力される。このエラー電圧Ｖｅｒは、コンパレータ４７の非反転入力端子に印加される。
【００６９】
コンパレータ４７の反転入力端子には、発振器４６が出力する三角波の発振信号が印加される。コンパレータ４７の出力信号は、ＰＷＭ（Pulse Width Modulation）信号であり、エラー電圧Ｖｅｒに応じたオン・デューティを有している。
【００７０】
二次側電圧Ｖｏｕｔが増大すると、エラー電圧Ｖｅｒは減少して、ＰＷＭ信号のオン・デューティが減少する。これにより、二次側電圧Ｖｏｕｔの増大は抑止される。二次側電圧Ｖｏｕｔが減少すると、エラー電圧Ｖｅｒは増大して、ＰＷＭ信号のオン・デューティが増大する。これにより、二次側電圧Ｖｏｕｔの減少は抑止される。スイッチング電源回路４０Ａは、このようにフィードバック制御することにより、二次側電圧Ｖｏｕｔを安定化している。
《キャンセル回路の動作》
エラーアンプ４４は、二次側電圧Ｖｏｕｔの分圧値と参照電圧Ｖｒｅｆとを入力として、所定のゲインＧを掛けてエラー電圧Ｖｅｒとして出力する。キャンセル回路９０は、エラー電圧Ｖｅｒから、二次側電圧Ｖｏｕｔの分圧値を減算し、更にこの減算した値に二次側電圧Ｖｏｕｔの分圧値を加算する。更に、加算した電圧値を有する減算器９１−２の出力端子は、抵抗Ｒ９２を介して、エラーアンプ４４の反転入力端子に接続されている。補正抵抗である抵抗Ｒ９２の抵抗値は、フィードバック抵抗Ｒ４４の抵抗値と同一である。
【００７１】
抵抗Ｒ４４に流れるフィードバック電流Ｉｆｂは、二次側電圧Ｖｏｕｔの分圧値と参照電圧Ｖｒｅｆとの差によるものである。本実施形態のキャンセル回路９０は、エラーアンプ４４の反転入力端子が接続されているノードから、この反転入力端子の電圧と参照電圧Ｖｒｅｆとの差に対応する電流を引き込んでいる。これにより、フィードバック電流Ｉｆｂは、全てキャンセル回路９０に流れ、分圧抵抗Ｒ４２Ｌには流れなくなる。よって、フィードバック電流Ｉｆｂが、分圧抵抗Ｒ４２Ｌに流れることによって発生する出力信号誤差をキャンセルすることが可能である。
【００７２】
本実施形態のキャンセル回路９０は、減算器９１−１により抵抗Ｒ４４の両端の電圧差信号を生成し、エラーアンプ４４の反転入力端子の信号から電圧差信号を減算した信号を生成し、減算した信号を抵抗Ｒ４４と同一の抵抗値を具えた補正抵抗である抵抗Ｒ９２を介してエラーアンプ４４の反転入力端子が接続されているノードから、フィードバック電流Ｉｆｂと等しい電流を引き込んでキャンセルする。
【００７３】
上記を言い換えると、本実施形態のキャンセル回路９０は、減算器９１−１により、エラーアンプ４４の出力端子と反転入力端子の電圧差信号を生成し、エラーアンプ４４の反転入力端子の信号から電圧差信号を減算した信号を生成し、減算した信号を抵抗Ｒ４４と同一の抵抗値を具えた補正抵抗である抵抗Ｒ９２を介してエラーアンプ４４の反転入力端子が接続されているノードから、フィードバック電流Ｉｆｂと等しい電流を引き込んでキャンセルする。
【００７４】
本実施形態のキャンセル回路９０は、分圧抵抗Ｒ４２Ｈ，Ｒ４２Ｌがフィードバック抵抗Ｒ４４に接続されているノードの電圧から、エラーアンプ４４の出力端子と反転入力端子との電圧差、または、エラーアンプ４４の前記出力端子と前記非反転入力端子との電圧差を減算して引込電圧源を生成する電圧源生成手段と、エラーアンプ４４の反転入力端子が接続されているノードから、この引込電圧源に接続された抵抗Ｒ９２によって、フィードバック電流Ｉｆｂと等しい電流を引き込む電流引込手段を具えている。
この電圧源生成手段は、エラーアンプ４４の出力端子の電圧から、反転入力端子の電圧、または、非反転入力端子の電圧を減算する減算器９１−１と、エラーアンプ４４の反転入力端子が接続されているノードの電圧から、減算器９１−１の出力信号を減算する減算器９１−２とを有している。
【００７５】
（第１の実施形態の効果）
以上説明した第１の実施形態では、次の（Ａ）のような効果がある。
（Ａ）  本実施形態のキャンセル回路９０は、エラーアンプ４４の反転入力端子が接続されているノードから、この反転入力端子の電圧と参照電圧Ｖｒｅｆとの差に対応する電流値を引き込んでいる。これにより、フィードバック電流Ｉｆｂは全てキャンセル回路９０に流れるので、分圧抵抗Ｒ４２Ｌからグランドに流れなくなる。よって、フィードバック電流Ｉｆｂが、分圧抵抗Ｒ４２Ｌからグランドに流れることによって発生する誤差をキャンセルすることが可能である。
【００７６】
（第２の実施形態の構成）
図４は、第２の実施形態に於けるスイッチング電源回路を示す図である。図１に示す第１の実施形態のスイッチング電源回路４０Ａと同一の要素には同一の符号を付与している。
本実施形態のスイッチング電源回路４０Ｂは、第１の実施形態のスイッチング電源回路４０Ａとは異なるキャンセル回路９０Ｂを有している。
【００７７】
本実施形態のキャンセル回路９０Ｂは、第１の実施形態のキャンセル回路９０に加えて更に、抵抗Ｒ９１とコンデンサＣ９１を備えている。この抵抗Ｒ９１は、減算器９１−１の出力端子と減算器９１−２の減算入力端子との間に接続されている。コンデンサＣ９１は、減算器９１−２の減算入力端子に接続されている。
【００７８】
コンデンサＣ９１と抵抗Ｒ９１の充放電の時定数は、本実施形態のスイッチング電源回路４０Ｂのフィードバック制御の時定数よりも大きくなるように設定されている。
【００７９】
（第２の実施形態の動作）
図４を基に、本実施形態のキャンセル回路９０Ｂの動作を説明する。
本実施形態のキャンセル回路９０Ｂの電源オン時に、減算器９１−２の減算入力端子の電圧は緩やかに上昇する。この上昇時の時定数は、抵抗Ｒ９１とコンデンサＣ９１によって決定される値である。電源オン時に、キャンセル回路９０が、エラーアンプ４４の反転入力端子が接続されているノードから引き込む電流は、緩やかに上昇する。
【００８０】
フィードバック制御が収束していない電源オン時にはキャンセル回路９０Ｂの動作を抑止し、フィードバック制御が収束したのちにキャンセル回路９０Ｂを動作させている。これにより、フィードバック制御を安定化させ、かつ、誤差を補正することが可能である。
【００８１】
更に、スイッチング電源回路４０Ｂは、所定の応答時間（時定数）のフィードバック制御を行っている。キャンセル回路９０Ｂは、このスイッチング電源回路４０Ｂよりも遅い応答時間（時定数）で制御を行っている。これにより、キャンセル回路９０Ｂの応答が速すぎることにより、スイッチング電源回路４０Ｂのフィードバック制御の外乱となることを抑止している。
【００８２】
（第２の実施形態の効果）
以上説明した第２の実施形態では、次の（Ｂ）のような効果がある。
（Ｂ）  フィードバック制御が収束していない電源オン時にはキャンセル回路９０Ｂの動作を抑止し、フィードバック制御が収束したのちにキャンセル回路９０Ｂを動作させている。これにより、フィードバック制御を安定化させ、かつ、誤差を補正することが可能である。
（第３の実施形態の構成）
【００８３】
図５は、第３の実施形態に於けるスイッチング電源回路を示す図である。図４に示す第２の実施形態のスイッチング電源回路４０Ｂと同一の要素には同一の符号を付与している。
【００８４】
本実施形態のスイッチング電源回路４０Ｃは、第２の実施形態のスイッチング電源回路４０Ｂとは異なり、エラーアンプ４４の非反転入力端子と出力端子とがキャンセル回路９０Ｂの入力側に接続されている。
【００８５】
本実施形態のキャンセル回路９０Ｂは、第２の実施形態のキャンセル回路９０Ｂとは異なり、エラーアンプ４４の非反転入力端子が減算器９１−１の減算入力端子と減算器９１−２の加算入力端子に接続されている。
【００８６】
（第３の実施形態の動作）
図５を基に、本実施形態のキャンセル回路９０Ｂの動作を説明する。
本実施形態のエラーアンプ４４は、極めて高い増幅率を有している。そして、エラーアンプ４４と抵抗Ｒ４４とは、負帰還による逆相増幅回路を構成している。このとき、非反転入力端子の電圧と反転入力端子の電圧とは等しくなる。これを、イマジナリショート（仮想ショート）という。
【００８７】
本実施形態のキャンセル回路９０Ｂは、エラーアンプ４４の出力端子と非反転入力端子の電圧差に基づいて、フィードバック電流Ｉｆｂを検出する。非反転入力端子の電圧と反転入力端子の電圧とは等しくなるからである。
キャンセル回路９０Ｂは更に、エラーアンプ４４の反転入力端子が接続されているノードから、フィードバック電流Ｉｆｂと等しい電流を引き込む。これにより、本実施形態のキャンセル回路９０Ｂは、第２の実施形態のキャンセル回路９０Ｂと同様に、二次側電圧Ｖｏｕｔの誤差を補正することが可能である。
【００８８】
（第３の実施形態の効果）
以上説明した第３の実施形態では、次の（Ｃ）のような効果がある。
（Ｃ）  キャンセル回路９０Ｂの出力ノードは、エラーアンプ４４の反転入力端子が接続されているノードである。キャンセル回路９０Ｂの入力ノードは、エラーアンプ４４の出力端子が接続されているノードと、エラーアンプ４４の非反転入力端子が接続されているノードである。即ち、キャンセル回路９０Ｂの出力ノードと入力ノードとを分離している。これにより、キャンセル回路９０Ｂの発振を抑止可能である。
【００８９】
（第４の実施形態の構成）
図６は、第４の実施形態に於けるスイッチング電源回路を示す図である。図４に示す第２の実施形態のスイッチング電源回路４０Ｂと同一の要素には同一の符号を付与している。
本実施形態のスイッチング電源回路４０Ｄは、第２の実施形態のスイッチング電源回路４０Ｂとは異なり、第２の分圧抵抗Ｒ４２Ｈ２，Ｒ４２Ｌ２を有している。第２の分圧抵抗Ｒ４２Ｈ２，Ｒ４２Ｌ２は、分圧抵抗Ｒ４２Ｈ，Ｒ４２Ｌの抵抗値の比率と同一の比率の抵抗値を有している。第２の分圧抵抗Ｒ４２Ｈ２，Ｒ４２Ｌ２は、分圧抵抗Ｒ４２Ｈ，Ｒ４２Ｌと並列に接続されている。
【００９０】
本実施形態のキャンセル回路９０Ｂは、第２の実施形態のキャンセル回路９０Ｂとは異なり、減算器９１−１の減算入力端子と減算器９１−２の加算入力端子が、第２の分圧抵抗Ｒ４２Ｈ２と第２の分圧抵抗Ｒ４２Ｌ２との接続ノードに接続されている。
【００９１】
（第４の実施形態の動作）
本実施形態のスイッチング電源回路４０Ｄは、第２の分圧抵抗Ｒ４２Ｈ２，Ｒ４２Ｌ２の接続ノードの電圧と、エラーアンプ４４の出力端子の電圧との差を減算器９１−１で算出している。更に、第２の分圧抵抗Ｒ４２Ｈ２，Ｒ４２Ｌ２の接続ノードの電圧から減算している。これにより、抵抗Ｒ４４の両端に発生した電圧と同一の電圧差が、抵抗Ｒ９２の両端に発生する。抵抗Ｒ４４の抵抗値と、抵抗Ｒ９２の抵抗値とは同一なので、抵抗Ｒ４４に流れる電流を全て、キャンセル回路９０に流すことが可能となり、よって、エラーアンプ４４の反転入力端子の電圧誤差をキャンセルすることが可能である。
【００９２】
（第４の実施形態の効果）
以上説明した第４の実施形態では、次の（Ｄ）のような効果がある。
（Ｄ）  第２の分圧抵抗Ｒ４２Ｈ２，Ｒ４２Ｌ２の接続ノードの電圧と、エラーアンプ４４の出力端子の電圧に基づいて、エラーアンプ４４の反転入力端子の電圧誤差をキャンセルしている。これにより、キャンセル回路９０Ｂの出力ノードとキャンセル回路９０Ｂの入力ノードとを分離し、キャンセル回路９０Ｂの発振を抑止可能である。
【００９３】
（第５の実施形態の構成）
図７は、第５の実施形態に於けるスイッチング電源回路を示す図である。図４に示す第２の実施形態のスイッチング電源回路４０Ｂと同一の要素には同一の符号を付与している。
【００９４】
本実施形態のスイッチング電源回路４０Ｅは、第２の実施形態のスイッチング電源回路４０Ｂの構成に加えて、第２の分圧抵抗Ｒ４２Ｈ２と、減算器４２Ｈ２と、減算器４２Ｌとを有している。第２の分圧抵抗Ｒ４２Ｈ２は、分圧抵抗Ｒ４２Ｈの抵抗値と同一の抵抗値を有している。減算器４２Ｈ２は、加算入力端子の電圧と減算入力端子の電圧の差の２倍の電圧を出力する。減算器４２Ｌは、加算入力端子の電圧と減算入力端子の電圧の差の電圧を出力する。
【００９５】
第２の分圧抵抗Ｒ４２Ｈ２は、分圧抵抗Ｒ４２Ｈと整流ダイオードＤ４０のカソード端子との間に接続されている。第２の分圧抵抗Ｒ４２Ｈ２の両端は、減算器４２Ｈ２の入力側に接続されている。減算器４２Ｈ２の出力側は、減算器９１−１の加算入力端子に接続されている。分圧抵抗Ｒ４２Ｌの両端は、減算器４２Ｌの入力側に接続されている。減算器４２Ｌの出力側は、減算器９１−１の減算入力端子に接続されている。
【００９６】
（第５の実施形態の動作）
図７に基づき、スイッチング電源回路４０Ｅの動作を説明する。
第２の分圧抵抗Ｒ４２Ｈ２の両端には、二次側電圧Ｖｏｕｔに比例した電圧差が発生する。この電圧差の２倍が、減算器４２Ｈ２によって算出される。第２の分圧抵抗Ｒ４２Ｈ２は、分圧抵抗Ｒ４２Ｈの抵抗値と同一なので、減算器４２Ｈ２の出力端子には、第２の分圧抵抗Ｒ４２Ｈ２と分圧抵抗Ｒ４２Ｈの両端の電圧と等しい電圧が出力される。この出力信号は、減算器９１−１の加算入力端子に入力される。
【００９７】
分圧抵抗Ｒ４２Ｌの両端には、エラーアンプ４４の反転入力端子とグランドとの電圧差に等しい電圧が発生する。この電圧差は、減算器４２Ｌによって算出され、減算器９１−１の減算入力端子に入力される。
これにより、抵抗Ｒ４４の両端に発生した電圧と同一の電圧差が、抵抗Ｒ９２の両端に発生する。抵抗Ｒ４４の抵抗値と、抵抗Ｒ９２の抵抗値とを同一とすることにより、抵抗Ｒ４４に流れる電流を全て、キャンセル回路９０Ｂが引き込むことが可能となり、よって、分圧抵抗Ｒ４２Ｈ，Ｒ４２Ｌの接続ノードの電圧誤差をキャンセル可能である。
【００９８】
（第５の実施形態の効果）
以上説明した第５の実施形態では、次の（Ｅ）のような効果がある。
（Ｅ）  キャンセル回路９０Ｂの出力ノードとキャンセル回路９０Ｂの入力ノードとを分離している。これにより、キャンセル回路９０Ｂの発振を抑止可能である。
【００９９】
（第６の実施形態の構成）
図８は、第６の実施形態に於けるスイッチング電源回路を示す図である。図７に示す第５の実施形態のスイッチング電源回路４０Ｅと同一の要素には同一の符号を付与している。
【０１００】
本実施形態のスイッチング電源回路４０Ｆは、第５の実施形態のスイッチング電源回路４０Ｅに加えて、減算器４２Ｈを有している。減算器４２Ｈは、加算入力端子の電圧と減算入力端子の電圧差を出力する。
【０１０１】
（第６の実施形態の動作）
図８に基づき、スイッチング電源回路４０Ｆの動作を説明する。
分圧抵抗Ｒ４２Ｈの両端には、二次側電圧Ｖｏｕｔに比例した電圧差が発生する。この電圧差は、減算器４２Ｈによって算出され、減算器９１−１の加算入力端子に入力される。
【０１０２】
分圧抵抗Ｒ４２Ｌの両端には、分圧抵抗Ｒ４２Ｈ，Ｒ４２Ｌの接続ノードの電圧と同一の電圧差が発生する。この電圧差は、減算器４２Ｌによって算出され、減算器９１−１の減算入力端子に入力される。
これにより、抵抗Ｒ４４の両端に発生した電圧と等しい電圧差が、抵抗Ｒ９２の両端に発生する。抵抗Ｒ４４の抵抗値と抵抗Ｒ９２の抵抗値とを同一とすることにより、抵抗Ｒ４４に流れる電流を全て、キャンセル回路９０Ｂに流すことが可能となり、よって、エラーアンプ４４の反転入力端子の電圧誤差をキャンセル可能である。
【０１０３】
（第６の実施形態の効果）
以上説明した第６の実施形態では、次の（Ｆ）のような効果がある。
（Ｆ）  第５の実施形態と比べて、素子数が少なく構成されている。これにより、廉価にキャンセル回路９０Ｂの周辺回路を構成可能である。
【０１０４】
（第７の実施形態の構成）
図９は、第７の実施形態に於けるスイッチング電源回路を示す図である。図４に示す第２の実施形態のスイッチング電源回路４０Ｂと同一の要素には同一の符号を付与している。
【０１０５】
本実施形態のスイッチング電源回路４０Ｇは、第２の実施形態のスイッチング電源回路４０Ｂの構成に加えて、減算器９３，９４と、可変抵抗ＶＲ９３とを有している。可変抵抗ＶＲ９３は、制御端子に印加された電圧に応じて、抵抗値を可変する抵抗である。
【０１０６】
キャンセル回路９０Ｂの出力側は、可変抵抗ＶＲ９３の制御端子に接続されている。可変抵抗ＶＲ９３は更に、分圧抵抗Ｒ４２Ｌに並列接続されている。可変抵抗ＶＲ９３の両端は、減算器９３の入力側に接続されている。減算器９３の出力側は、減算器９１−１の減算入力端子に接続されている。抵抗Ｒ４４の両端は、減算器９４に接続されている。減算器９４の出力側は、減算器９１−１の加算入力端子に接続されている。
【０１０７】
（第７の実施形態の動作）
図９に基づき、スイッチング電源回路４０Ｇの動作を説明する。
抵抗Ｒ４４の両端の電位差は、減算器９４によって演算され、減算器９１−１の加算入力端子に入力される。
可変抵抗ＶＲ９３の両端の電位差は、減算器９３によって演算され、減算器９１−１の減算入力端子と減算器９１−２の加算入力端子に入力される。この可変抵抗ＶＲ９３の両端の電位差は、分圧抵抗Ｒ４２Ｌの両端の電位差と同一である。
【０１０８】
これらの電位差は、キャンセル回路９０Ｂによって演算される。可変抵抗ＶＲ９３の両端の電位差から抵抗Ｒ４４の両端の電位差を減算した電圧が、減算器９１−２の出力端子に出力される。キャンセル回路９０Ｂの出力信号によって、可変抵抗ＶＲ９３の抵抗値を制御することにより、抵抗Ｒ４４に流れる電流を可変抵抗ＶＲ９３に流し、エラーアンプ４４の出力信号の誤差をキャンセル可能である。
【０１０９】
（第７の実施形態の効果）
以上説明した第７の実施形態では、次の（Ｇ）のような効果がある。
（Ｇ）  可変抵抗ＶＲ９３を制御して、抵抗Ｒ４４に流れる電流をキャンセルしている。これにより、減算器９１−２のシンク電流の容量が少ない場合であっても、抵抗Ｒ４４に流れる電流をキャンセル可能である。
【０１１０】
（変形例）
本発明は、上記実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲で、変更実施が可能である。この利用形態や変形例としては、例えば、次の（ａ）〜（ｃ）のようなものがある。
【０１１１】
（ａ）  第１〜第６の実施形態のスイッチング電源回路４０Ａ〜４０Ｆに於いて、抵抗Ｒ９２は抵抗Ｒ４４と同一の抵抗値である。しかし、これに限られず、抵抗Ｒ４４に流れる電流値と、抵抗Ｒ９２に流れる電流値とが同一になるように構成されていれば良い。例えば、抵抗Ｒ４４に発生する電圧の１／２が、抵抗Ｒ９２の両端に発生するように構成し、かつ、抵抗Ｒ４４の抵抗値の１／２に相当するように抵抗Ｒ９２を構成しても良い。
【０１１２】
（ｂ）  第１〜第６の実施形態のスイッチング電源回路４０Ａ〜４０Ｆに於いて、減算器９１−２のシンク電流によって、抵抗Ｒ４４に流れるフィードバック電流Ｉｆｂと等しい電流を引き込んでいる。しかし、これに限られず、減算器９１−２と抵抗Ｒ９２との間に、電流シンク回路を設けても良い。これにより、減算器９１−２に用いられているオペアンプＡ９１のシンク電流能力に関わらず、抵抗Ｒ４４に流れる電流を引き込んでキャンセル可能である。
【０１１３】
（ｃ）  第１〜第７の実施形態のスイッチング電源回路４０Ａ〜４０Ｇは、いずれもフライバック方式のスイッチング電源回路である。しかし、これに限られず、シングルエンディッドフォワード方式、プッシュプル方式、ハーフブリッジ方式、フルブリッジ方式、降圧チョッパ方式、マグアンプ方式、昇圧チョッパ方式、極性反転チョッパ方式など、いずれの方式のスイッチング電源回路に本発明を適用しても良い。
【符号の説明】
【０１１４】
４０，４０Ａ〜４０Ｇ  スイッチング電源回路
４１  トランス
Ｄ４０  整流ダイオード
ＴＲ４０  電界効果トランジスタ
Ｃ４０  平滑コンデンサ
Ｚ４０  負荷
４２  スイッチング制御ＩＣ
Ｒ４２Ｈ，Ｒ４２Ｌ  分圧抵抗
Ｒ４２Ｈ２，Ｒ４２Ｌ２  第２の分圧抵抗
４３  参照電源
４４  エラーアンプ
Ｒ４４  抵抗
４６  発振器
４７  コンパレータ
４８  バッファ
９０，９０Ｂ  キャンセル回路
ＶＲ９３  可変抵抗
Ｖｉｇ  電圧
Ｖｅｒ  エラー電圧
Ｖｒｅｆ  参照電圧
Ｖｏｕｔ  二次側電圧
Ｉｆｂ  フィードバック電流
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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