(57)【要約】【課題】断熱動作を行う回路への電源電圧の供給を最適化することで好適な動作特性を実現する。【解決手段】集積回路装置が、ＣＰＵ１０と電源生成回路４０とを具備している。当該集積回路装置が高速モードに設定されると、電源生成回路４０が直流の電源電圧をＣＰＵ１０に供給する。この場合、ＣＰＵ１０は、通常のＣＭＯＳ動作を行う。一方、当該集積回路装置が小電力モードに設定されると、電源生成回路４０が交流の電源電圧をＣＰＵ１０に供給する。ＣＰＵ１０は、複数の交流の電源電圧が供給されることで断熱動作を行う。該交流の電源電圧の少なくとも２つの電源電圧は、互いに、プルアップ及び／又はプルダウンのタイミングと、デューティ比とが異なっている。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数の動作モードが設定可能な集積回路装置であって、
論理回路と、
複数の電源電圧を生成し、生成した前記複数の電源電圧を前記論理回路に供給する電源生成回路
とを具備し、
当該集積回路装置が前記複数の動作モードのうちの第１動作モードに設定されると、前記電源生成回路が前記複数の電源電圧を直流の電源電圧として生成し、前記論理回路が前記直流の電源電圧が供給されることで断熱動作ではない動作を行い、
当該集積回路装置が前記複数の動作モードのうちの第２動作モードに設定されると、前記電源生成回路が前記複数の電源電圧を交流の電源電圧として生成し、前記論理回路は、前記複数の交流の電源電圧が供給されることで断熱動作を行い、
前記複数の電源電圧が交流の電源電圧として生成された場合、前記複数の電源電圧のうちの少なくとも２つの電源電圧は、互いに、プルアップ及び／又はプルダウンのタイミングと、デューティ比とが異なっている
集積回路装置。
【請求項２】
請求項１に記載の集積回路装置であって、
前記論理回路は、第１フリップフロップを含み、
前記２つの電源電圧が前記第１フリップフロップに供給される
集積回路装置。
【請求項３】
請求項２に記載の集積回路装置であって、
前記第１フリップフロップは、
出力が保持ノードに接続されたマスターラッチと、
入力が前記保持ノードに接続されたスレーブラッチ
とを備え、
前記２つの電源電圧の一方の電源電圧が前記マスターラッチに供給され、
前記２つの電源電圧の他方の電源電圧が前記スレーブラッチに供給される
集積回路装置。
【請求項４】
請求項２又は３に記載の集積回路装置であって、
前記論理回路は、更に、
第２フリップフロップと、
前記第１フリップフロップの出力と前記第２フリップフロップの入力の間の信号パスに設けられた複数の論理セル
とを備え、
前記２つの電源電圧が前記第２フリップフロップに供給され、
前記複数の電源電圧のうち前記２つの電源電圧以外の電源電圧が前記複数の論理セルに供給される
集積回路装置。
【請求項５】
請求項４に記載の集積回路装置であって、
前記複数の論理セルのうちの第１論理セルには、前記複数の電源電圧のうちの第１電源電圧が供給され、
前記複数の論理セルのうちの第２論理セルには、前記複数の電源電圧のうちの第２電源電圧が供給され、
前記第１電源電圧及び前記第２電源電圧はいずれも高位電源電圧であり、
前記第１論理セルは、前記第２論理セルに対して前記信号パスの上流側に位置しており、
前記論理回路の各動作サイクルにおいて、前記第１電源電圧は、前記第２電源電圧よりも早いタイミングでプルアップされる
集積回路装置。
【請求項６】
請求項５に記載の集積回路装置であって、
前記論理回路の各動作サイクルにおいて、前記第１電源電圧は、前記第２電源電圧よりも速くプルダウンされる
集積回路装置。
【請求項７】
請求項４に記載の集積回路装置であって、
前記複数の論理セルは、複数のグループにグループ分けされており、
前記複数のグループの同一のグループに属する論理セルに、前記複数の電源電圧のうちの同一の電源電圧が供給される
集積回路装置。
【請求項８】
請求項７に記載の集積回路装置であって、
前記複数の論理セルのグループ分けが、当該集積回路装置が設定される動作モードに応じて可変である
集積回路装置。
【請求項９】
請求項４に記載の集積回路装置であって、
前記複数の電源電圧のうち前記２つの電源電圧以外の電源電圧が前記論理セルの高位電源電圧として使用され、
前記複数の論理セルに含まれるＰＭＯＳトランジスタのバックゲートに直流の正電源電圧が供給される
集積回路装置。
【請求項１０】
請求項４に記載の集積回路装置であって、
前記複数の電源電圧のうち前記２つの電源電圧以外の電源電圧が前記論理セルの低位電源電圧として使用され、
前記複数の論理セルに含まれるＰＭＯＳトランジスタのバックゲートに直流の接地電圧が供給される
集積回路装置。
【請求項１１】
請求項３に記載の集積回路装置であって、
前記第１フリップフロップは、更に、セレクタを備え、
前記セレクタは、当該集積回路装置が前記第１動作モードに設定されると、前記論理回路に供給されるクロック信号を前記マスターラッチのクロック端子に供給し、当該集積回路装置が前記第２動作モードに設定されると、前記一方の電源電圧を前記マスターラッチの前記クロック端子に供給する
集積回路装置。
【請求項１２】
請求項１１に記載の集積回路装置であって、
前記セレクタは、当該集積回路装置が前記第１動作モードに設定されると、前記クロック信号の反転信号を前記スレーブラッチのクロック端子に供給し、当該集積回路装置が前記第２動作モードに設定されると、前記他方の電源電圧を前記スレーブラッチの前記クロック端子に供給する
集積回路装置。
【請求項１３】
請求項１１又は１２に記載の集積回路装置であって、
前記マスターラッチは、
出力が前記保持ノードに接続された第１インバータと、
前記第１インバータの出力に接続された入力を有する第２インバータと、
前記第１フリップフロップのデータ入力と前記第１インバータの入力の間に並列に接続された第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタと、
前記第２インバータの出力と前記第１インバータの入力の間に接続された第２ＮＭＯＳトランジスタ
とを備え、
前記セレクタは、当該集積回路装置が前記第１動作モードに設定されると、前記クロック信号を前記第１ＰＭＯＳトランジスタのゲートと前記第２ＮＭＯＳトランジスタのゲートに供給し、前記クロック信号の反転信号を前記第１ＮＭＯＳトランジスタのゲートに供給し、
前記セレクタは、当該集積回路装置が前記第２動作モードに設定されると、前記一方の電源電圧を前記第１ＰＭＯＳトランジスタのゲートと前記第２ＮＭＯＳトランジスタのゲートに供給し、直流の接地電源電圧を前記第１ＮＭＯＳトランジスタのゲートに供給する
集積回路装置。
【請求項１４】
請求項１３に記載の集積回路装置であって、
前記マスターラッチは、更に、前記第２インバータの出力と前記第１インバータの入力の間に前記第２ＮＭＯＳトランジスタと並列に接続された第２ＰＭＯＳトランジスタを備え、
前記セレクタは、当該集積回路装置が前記第１動作モードに設定されると、前記クロック信号の反転信号を前記第２ＰＭＯＳトランジスタのゲートに供給し、
前記セレクタは、当該集積回路装置が前記第２動作モードに設定されると、直流の正電源電圧を前記第２ＰＭＯＳトランジスタのゲートに供給する
集積回路装置。
【請求項１５】
請求項１１乃至１４のいずれかに記載の集積回路装置であって、
前記スレーブラッチは、
出力が前記第１フリップフロップのデータ出力に接続された第３インバータと、
前記第３インバータの出力に接続された入力を有する第４インバータと、
前記保持ノードと前記第３インバータの入力の間に並列に接続された第３ＰＭＯＳトランジスタ及び第３ＮＭＯＳトランジスタと、
前記第４インバータの出力と前記第３インバータの入力の間に接続された第４ＮＭＯＳトランジスタ
とを備え、
前記セレクタは、当該集積回路装置が前記第１動作モードに設定されると、前記クロック信号の反転信号を前記第３ＰＭＯＳトランジスタのゲートと前記第４ＮＭＯＳトランジスタのゲートに供給し、前記クロック信号を前記第３ＮＭＯＳトランジスタのゲートに供給し、
前記セレクタは、当該集積回路装置が前記第２動作モードに設定されると、前記他方の電源電圧を前記第３ＰＭＯＳトランジスタのゲートと前記第４ＮＭＯＳトランジスタのゲートに供給し、直流の接地電圧を前記第３ＮＭＯＳトランジスタのゲートに供給する
集積回路装置。
【請求項１６】
請求項１５に記載の集積回路装置であって、
前記スレーブラッチは、更に、前記第４インバータの出力と前記第２インバータの入力の間に前記第４ＮＭＯＳトランジスタと並列に接続された第４ＰＭＯＳトランジスタを備え、
前記セレクタは、当該集積回路装置が前記第１動作モードに設定されると、前記クロック信号を前記第４ＰＭＯＳトランジスタのゲートに供給し、
前記セレクタは、当該集積回路装置が前記第２動作モードに設定されると、直流の正電源電圧を前記第４ＰＭＯＳトランジスタのゲートに供給する
集積回路装置。
【請求項１７】
請求項１１乃至１６のいずれかに記載の集積回路装置であって、
前記論理回路が、更に、前記クロック信号を、前記第１フリップフロップをそれぞれに含む複数の機能ブロックに分配するクロックツリーを備え、
前記クロックツリーを構成するクロックバッファは、当該集積回路装置が前記第１動作モードに設定されると前記直流の電源電圧を供給されて動作し、当該集積回路装置が前記第２動作モードに設定されると動作を停止する
集積回路装置。
【請求項１８】
請求項１乃至１０のいずれかに記載の集積回路装置であって、
更に、メモリを含み、
当該集積回路装置が前記第１動作モードに設定された場合、前記論理回路と前記メモリとに共通クロック信号が供給され、前記論理回路と前記メモリとは、前記共通クロック信号に同期して動作し、
当該集積回路装置が前記第２動作モードに設定された場合、前記論理回路への前記共通クロック信号への供給が停止されると共に、前記メモリに前記複数の電源電圧のいずれかに同期した同期クロック信号が供給され、前記メモリは、前記同期クロック信号に同期して動作する
集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路装置に関し、特に、断熱動作に対応した構成を有する集積回路装置に関する。
【背景技術】
【０００２】
例えば、汎用マイコンのように用途が多岐にわたる集積回路装置では、高速モードや小電力モード等の複数の動作モードが用意されることがある。高速モードでは、電源電圧（Ｖｄｄ）を高くすることで高速動作を実現し、小電力モードでは電源電圧を低くすることで消費電力を低減する。ユーザは、そのような集積回路装置を、用途に応じて動作モードを切り替えて使用する。
【０００３】
小電力モードにおける消費電力を一層に低下させる手法の一つは、電源電圧を一層に低下させることである。しかしながら、特に電源電圧がＭＯＳ（metal oxide semiconductor）トランジスタの閾値電圧よりも低い領域では、ＭＯＳトランジスタのバラツキの影響により、動作速度が急激に遅くなったり、設計が難しくなったりするという問題が顕著になる。
【０００４】
このような背景から、消費電力を低減させる他の手法として断熱動作が提案されている。断熱動作とは、電源電圧を徐々に変化させることで（最も好ましくはランプ波形になるように変化させることで）消費電力を低減させる手法である（詳細は、後述する）。断熱動作については、例えば、特開平１０−３０８６６２号公報（特許文献１）、及び、特開平７−２２１６３１号公報（特許文献２）、特開２０１１−１２４６３１号公報（特許文献３）に開示されている。特許文献１は、ＰＭＯＳクロスカップルとＮＭＯＳ演算部からなる単に論理回路において、入力信号と電圧信号とを同位相で制御する技術を開示している。特許文献２は、ＣＭＯＳ（complementary MOS）論理回路にスイッチングダイオードを結合すると共に、位相が１８０°ずれた入力クロックを供給する技術を開示している。特許文献３は、断熱的回路動作と非断熱的回路動作を切り替え可能である回路装置を開示している。
【０００５】
しかしながら、上記の特許文献に記載の技術では、断熱動作を行う回路が多くの論理セル（又は回路素子）で構成される場合における当該回路への電源電圧の供給については十分な検討がなされていない。発明者の検討によれば、断熱動作を行う回路への電源電圧の供給を最適化することで、良好な動作特性（例えば、低消費電力）を実現することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１０−３０８６６２号公報
【特許文献２】特開平７−２２１６３１号公報
【特許文献３】特開２０１１−１２４６３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＣＭＯＳ以外のセルを利用する手法（特許文献１、２）では、小電力モードにおける消費電力低減は問題ないが、高速モードにおいて動作速度が高められないという課題がある。具体的に、特許文献１では、高速モードのために電源に直流電圧を印加してもＰＭＯＳクロスカップルの影響で動作速度が遅い。加えて、ＣＭＯＳ構造でないので一般的に使用される設計自動化ツールが利用できない等の課題もある。
【０００８】
特許文献２は、高速モードのために電源に直流電圧を印加しても、ダイオードの電位障壁により、通常のＣＭＯＳ回路よりも動作速度が遅く、消費電力も増加する。加えて、ＣＭＯＳセル１つ１つにダイオードを追加する必要があり、面積が増大する等の課題もある。
【０００９】
一方、ＣＭＯＳセルを利用する手法（特許文献３）では、高速モードにおける動作速度には問題ないが、低消費電力モードにおける電力を十分に低下できない課題がある。具体的に、特許文献３では、ＣＭＯＳ論理回路に断熱動作のために正弦波を入力しているが、ＣＭＯＳ論理回路全体に１つの正弦波電源を入力しても初段のセルしか断熱動作しない。一方、ＣＭＯＳ論理回路に特許文献１、２のような位相違いの多相波形を入力しても、断熱動作による演算は可能だが、電荷の再利用ができないために、電力を十分に低減できない。これは、特許文献１、２の回路は、電源もしくは入力が０Ｖになっても出力（演算結果）を保持できる構造論理回路であるのに対して、通常、ＣＭＯＳ回路は入力もしくは電源のいずれかが０Ｖになった時点で出力（演算結果）が不定値(もしくは０固定)になってしまうためである。このように、ＣＭＯＳ論理回路を利用した場合、従来文献による手法では十分に低電力化できないという課題がある。
【００１０】
したがって、本発明の目的は、断熱動作に対応したＣＭＯＳ論理回路において、回路への電源電圧の供給を最適化することで、小電力モードにおける低消費電力及び高速モードにおける高速動作等の好適な動作特性を実現することにある。
【課題を解決するための手段】
【００１１】
本発明の一の観点では、複数の動作モードが設定可能な集積回路装置が、論理回路と、複数の電源電圧を生成し、生成した複数の電源電圧を論理回路に供給する電源生成回路とを具備している。当該集積回路装置が複数の動作モードのうちの第１動作モードに設定されると、電源生成回路が複数の電源電圧を直流の電源電圧として生成し、論理回路が直流の電源電圧が供給されることで断熱動作ではない動作を行う。一方、当該集積回路装置が複数の動作モードのうちの第２動作モードに設定されると、電源生成回路が複数の電源電圧を交流の電源電圧として生成し、論理回路は、複数の交流の電源電圧が供給されることで断熱動作を行う。複数の電源電圧が交流の電源電圧として生成された場合、複数の電源電圧のうちの少なくとも２つの電源電圧は、互いに、プルアップ及び／又はプルダウンのタイミングと、デューティ比とが異なっている。
【００１２】
本発明では、プルアップ及び／又はプルダウンのタイミングと、デューティ比とが互いに相違する複数の電源電圧を、断熱動作を行う論理回路に供給することで、例えば低消費電力等の好適な動作特性を実現することができる。
【発明の効果】
【００１３】
本発明によれば、断熱動作に対応したＣＭＯＳ論理回路において、小電力モードにおける低消費電力及び高速モードにおける高速動作等の好適な動作特性を実現することができる。
【図面の簡単な説明】
【００１４】
【図１Ａ】断熱動作を説明する概念図である。
【図１Ｂ】電荷リサイクル動作を説明する概念図である。
【図２】本発明の一実施形態の集積回路装置の構成を示すブロック図である。
【図３】本実施形態の集積回路装置における、ＣＰＵへの電源電圧の供給を説明する図である。
【図４】一実施形態における、ＣＰＵの機能ブロックの論理セルへの高位電源電圧の供給を説明する図である。
【図５Ａ】高速モードにおいて論理セルに供給される高位電源電圧の波形を示すタイミングチャートである。
【図５Ｂ】小電力モードにおいて論理セルに供給される高位電源電圧の波形の一例を示すタイミングチャートである。
【図６Ａ】小電力モードにおいて論理セルに供給される高位電源電圧の波形の他の例を示すタイミングチャートである。
【図６Ｂ】小電力モードにおいて論理セルに供給される高位電源電圧の波形の更に他の例を示すタイミングチャートである。
【図６Ｃ】小電力モードにおいて論理セルに供給される高位電源電圧の波形の他の例を示すタイミングチャートである。
【図７Ａ】一実施形態における、ＣＰＵの機能ブロックの論理セルへの高位電源電圧の供給を説明する図である。
【図７Ｂ】一実施形態における、動作モードに応じたＣＰＵの機能ブロックの論理セルへの高位電源電圧の供給の例を説明する図である。
【図７Ｃ】一実施形態における、動作モードに応じたＣＰＵの機能ブロックの論理セルへの高位電源電圧の供給の他の例を説明する図である。
【図８】一実施形態における、ＣＰＵの機能ブロックの論理セルへの低位電源電圧の供給を説明する図である。
【図９】小電力モードにおいて論理セルに供給される低位電源電圧の波形の一例を示すタイミングチャートである。
【図１０】一実施形態における、ＣＰＵの機能ブロックの論理セルへの高位電源電圧及び低位電源電圧の供給を説明する図である。
【図１１Ａ】小電力モードにおいて論理セルに供給される高位電源電圧及び低位電源電圧の波形の一例を示すタイミングチャートである。
【図１１Ｂ】小電力モードにおいて論理セルに供給される高位電源電圧及び低位電源電圧の波形の他の例を示すタイミングチャートである。
【図１２Ａ】本発明の一実施形態における論理セルの構造を示す回路図である。
【図１２Ｂ】図１２Ａの論理セルの断面構造の例を示す断面図である。
【図１３】図１２Ａの論理セルに供給される高位電源電圧及び低位電源電圧の波形の例を示すタイミングチャートである。
【図１４Ａ】本発明の一実施形態における、ＣＰＵの機能ブロックのフリップフロップの構成の例を示す回路図である。
【図１４Ｂ】本発明の一実施形態における、ＣＰＵの機能ブロックのフリップフロップの構成の他の例を示す回路図である。
【図１５Ａ】図１４Ａのフリップフロップのマスターラッチ及びスレーブラッチの構成の一例を示す回路図である。
【図１５Ｂ】図１４Ａのフリップフロップのセレクタの構成の一例を示す回路図である。
【図１６Ａ】図１４Ｂのフリップフロップのマスターラッチ及びスレーブラッチの構成の一例を示す回路図である。
【図１６Ｂ】図１４Ｂのフリップフロップのセレクタの構成の一例を示す回路図である。
【図１７Ａ】図１４Ａのフリップフロップのマスターラッチ及びスレーブラッチの構成の他の例を示す回路図である。
【図１７Ｂ】図１４Ａのフリップフロップのセレクタの構成の他の例を示す回路図である。
【図１７Ｃ】図１７Ａの構成のフリップフロップの高速モードにおける動作を示す回路図である。
【図１７Ｄ】図１７Ａの構成のフリップフロップの小電力モードにおける動作を示す回路図である。
【図１８Ａ】図１４Ａのフリップフロップのマスターラッチ及びスレーブラッチの構成の更に他の例を示す回路図である。
【図１８Ｂ】図１４Ａのフリップフロップのセレクタの構成の更に他の例を示す回路図である。
【図１９】本発明の一実施形態における、ＣＰＵのクロックツリーの構成を示す回路図である。
【図２０Ａ】本発明の一実施形態における、ＣＰＵの動作を説明するタイミングチャートである。
【図２０Ｂ】本発明の一実施形態における、高速モードにおけるＣＰＵの動作を説明するタイミングチャートである。
【図２０Ｃ】本発明の一実施形態における、小電力モードにおけるＣＰＵの動作を説明するタイミングチャートである。
【図２０Ｄ】本発明の一実施形態における、小電力モードにおけるＣＰＵの動作を説明するフローチャートである。
【図２１Ａ】本発明の一実施形態における電源生成回路の構成の一例を示すブロック図である。
【図２１Ｂ】図２１Ａの電源生成回路のアナログスイッチの構成を示す回路図である。
【図２１Ｃ】図２１Ａの電源生成回路の階段波生成回路の構成の例を示す回路図である。
【図２２】図２１Ａの電源生成回路の動作を示すタイミングチャートである。
【図２３】図２１Ｃの階段波生成回路の動作を示すタイミングチャートである。
【図２４Ａ】本発明の一実施形態における電源生成回路の構成の他の例を示すブロック図である。
【図２４Ｂ】図２４Ａの電源生成回路の正弦波生成回路の構成の例を示すブロック図である。
【図２５】図２４Ａの電源生成回路の動作を示すタイミングチャートである。
【図２６Ａ】本発明の一実施形態における、ＣＰＵのレイアウトの例を示すレイアウト図である。
【図２６Ｂ】図２６ＡのＦＦ領域のＡ部のレイアウトの例を示すレイアウト図である。
【図２６Ｃ】図２６ＡのＦＦ領域のＡ部のレイアウトの他の例を示すレイアウト図である。
【図２６Ｄ】図２６ＡのＢ部のレイアウトの例を示すレイアウト図である。
【図２７】本発明の一実施形態における、ＣＰＵのレイアウトの他の例を示すレイアウト図である。
【図２８Ａ】本発明の一実施形態における、ＣＰＵのレイアウトの更に他の例を示すレイアウト図である。
【図２８Ｂ】図２８ＡのＣ部のレイアウトの例を示すレイアウト図である。
【発明を実施するための形態】
【００１５】
まず、本発明の集積回路装置において行われる断熱動作について説明する。図１Ａは、一般的なＣＭＯＳ回路の動作（以下、単に「ＣＭＯＳ動作」という。）と、断熱動作とを比較する図である。ＣＭＯＳ動作では、直流の正電源電圧Ｖｄｄ及び接地電圧Ｇｎｄが回路に供給される。ここで、本明細書において、正電源電圧Ｖｄｄは、接地電圧Ｇｎｄより高い固定の電源電圧を意味していることに留意されたい。入力Ａがプルアップされると、正電源電圧Ｖｄｄを生成する電源から回路に流れるドレイン電流Ｉｄが瞬時的に増大する。一方、断熱動作では、交流（非直流）の高位電源電圧φが回路に供給される。ここで、「交流」とは、正電源電圧Ｖｄｄと接地電圧Ｇｎｄの間で変化することを意味している。詳細には、入力Ａの変化に同期して高位電源電圧φが徐々に増大される。図１Ａでは高位電源電圧φがランプ波形になるように増大されている。高位電源電圧φが徐々に増大されると出力Ｂの電圧も徐々に増大し、ドレイン電流Ｉｄが平均的に低くなる。回路の消費電力は、ドレイン電流Ｉｄの２乗に比例するので、平均的にドレイン電流Ｉｄが低い断熱動作を行うことで、ドレイン電流Ｉｄが瞬時的に増大するＣＭＯＳ動作よりも消費電力を低減することができる。
【００１６】
本実施形態では、更に、図１Ｂに図示されているように、負荷容量の電荷を電源に回収する電荷リサイクル動作が行われる。直流の正電源電圧Ｖｄｄが常時に回路に供給されるＣＭＯＳ動作では、電源から負荷容量に供給された電荷は接地に捨てられる。一方、電荷リサイクル動作では、高位電源電圧φが徐々に低下されることで高位電源電圧φよりも出力Ｂの電圧が高くなり、負荷容量に蓄積された電荷が電源に回収される。これにより、消費電力が一層に低減される。以下に述べられる実施形態では、図１Ｂに図示されている電荷リサイクル動作が図１Ａに図示されている断熱動作と共に行われる。
【００１７】
図１Ａ、図１Ｂに図示された断熱動作と電荷リサイクル動作では、交流の高位電源電圧φが供給されると共に直流の接地電圧Ｇｎｄが供給されているが、後に詳細に説明されるように、直流の正電源電圧Ｖｄｄと交流の低位電源電圧とが回路に供給されてもよい。また、いずれも交流の高位電源電圧及び低位電源電圧が回路に供給されてもよい。なお、本明細書において「高位電源電圧」及び「低位電源電圧」と言及した場合、「高位電源電圧」とは、回路が実効的に動作する（即ち、演算値を確定させる）際に相対的に高い電圧レベルを有する電源電圧を意味しており、「低位電源電圧」とは相対的に低い電圧レベルを有する電源電圧を意味している。一対の交流の高位電源電圧及び低位電源電圧が供給される場合、動作サイクルの途中で高位電源電圧よりも低位電源電圧の電圧レベルが高くなる場合もあり得ることに留意されたい。
【００１８】
図２は、本発明の一実施形態における集積回路装置の構成を示すブロック図である。図２の集積回路装置は、ハーバードアーキテクチャを採用した汎用マイコンとして構成されており、複数の動作モードで動作する。該複数の動作モードには、高速モードと小電力モードが含まれている。ここで、高速モードとは、高速動作を行う動作モードであり、小電力モードとは、消費電力を抑制する動作モードである。高速モードでは上述のＣＭＯＳ動作が行われ、小電力モードでは、上述の断熱動作（及び電荷リサイクル動作）が行われる。その結果、高速モードでは消費電力が増大するものの動作速度が増大され、一方、小電力モードでは動作速度が低下するものの消費電力が低減される。集積回路装置が実際に動作する動作モードは、動作モード信号Ｍｏｄｅによって選択される。
【００１９】
本実施形態の集積回路装置は、ＣＰＵ（central
processing unit）１０と、命令メモリ２０と、データメモリ３０と、電源生成回路４０とを備えている。ＣＰＵ１０は、データメモリ３０に格納されたデータに対して命令メモリ２０に格納された命令に応じた演算を行い、これにより、所望の機能を実現する。ＣＰＵ１０は、上述のＣＭＯＳ動作と断熱動作との両方に対応した構成を有している。電源生成回路４０は、直流の正電源電圧Ｖｄｄ及び接地電圧Ｇｎｄの供給を受け、ＣＰＵ１０に複数の電源電圧を供給する。図２では、ＣＰＵ１０に供給される複数の電源電圧が高位電源電圧Ｖｍ、Ｖｓ、Ｖ１〜Ｖｎとして図示されている。後述されるように、高位電源電圧Ｖｍ、Ｖｓ、Ｖ１〜Ｖｎとしては、当該集積回路装置の動作モードに応じて、直流の正電源電圧Ｖｄｄ又は交流（非直流）の電源電圧が選択的に供給される。
【００２０】
詳細には、ＣＰＵ１０は、機能ブロック１１（１つのみ図示）と、クロックツリー１２とを備えている。各機能ブロック１１は、複数のフリップフロップと複数の論理セルとを備えている。図２では、機能ブロック１１に含まれているフリップフロップ及び論理セルのうち、２つのフリップフロップ１４、１５と、その間に接続された論理セル１６１〜１６ｎとが図示されている。ただし、各機能ブロック１１の構成は図２に図示されている物に限定されず、他のフリップフロップ及び論理セルが設けられ得ることに留意されたい。図２の構成では、フリップフロップ１４、１５のそれぞれに高位電源電圧Ｖｍ、Ｖｓが供給され、論理セル１６１〜１６ｎに、それぞれ、高位電源電圧Ｖ１〜Ｖｎが供給される。クロックツリー１２は、ＣＰＵ１０の各機能ブロック１１に、クロック信号ＣＫ＿ＣＰＵを分配する。
【００２１】
ＣＰＵ１０は、その内部において使用されるクロック信号ＣＫ＿ＣＰＵをクロックセレクタ１３から受け取る。クロックセレクタ１３は、クロック生成回路（図示されない）によって生成された共通クロック信号ＣＫが入力される第１入力と、接地電圧Ｇｎｄが入力される第２入力とを有している。クロックセレクタ１３は、当該集積回路装置の動作モードを指定する動作モード信号Ｍｏｄｅに応じてクロック信号ＣＫ＿ＣＰＵの選択を行う。動作モード信号Ｍｏｄｅによって当該集積回路装置が高速モードに設定されると、クロックセレクタ１３は、クロック信号ＣＫ＿ＣＰＵとして共通クロック信号ＣＫを選択する。一方、動作モード信号Ｍｏｄｅによって当該集積回路装置が小電力モードに設定されると、クロックセレクタ１３は、接地電圧Ｇｎｄを選択し、クロック信号ＣＫ＿ＣＰＵの供給を停止する。これは、後述されるように、小電力モードではＣＰＵ１０においてクロック信号ＣＫ＿ＣＰＵは使用されず、クロックツリー１２の使用が停止されるためである。
【００２２】
命令メモリ２０は、ＣＰＵ１０によって実行される命令を格納するメモリであり、直流の正電源電圧Ｖｄｄで動作する。命令メモリ２０は、クロック信号ＣＫ＿Ｍ１に同期して動作する。ここで、クロック信号ＣＫ＿Ｍ１は、上述の共通クロック信号ＣＫと電源生成回路４０によって生成されたクロック信号ＭＣＫ２とからクロックセレクタ２１によって動作モード信号Ｍｏｄｅに応答して選択されたクロック信号である。後述されるように、クロック信号ＭＣＫ２は、高位電源電圧Ｖｍ、Ｖｓ、Ｖ１〜Ｖｎとして交流の電源電圧が供給される場合に、その交流の電源電圧の電圧レベルが変化するタイミングに同期するように生成される。
【００２３】
データメモリ３０は、ＣＰＵ１０によって処理されるデータを格納するメモリであり、直流の正電源電圧Ｖｄｄで動作する。データメモリ３０は、クロック信号ＣＫ＿Ｍ２に同期して動作する。ここで、クロック信号ＣＫ＿Ｍ２は、上述の共通クロック信号ＣＫの反転信号と電源生成回路４０によって生成されたクロック信号ＭＣＫ１とからクロックセレクタ２１によって動作モード信号Ｍｏｄｅに応答して選択されたクロック信号である。後述されるように、クロック信号ＭＣＫ１も、クロック信号ＭＣＫ２と同様に、高位電源電圧Ｖｍ、Ｖｓ、Ｖ１〜Ｖｎとして交流の電源電圧が供給される場合に、その交流の電源電圧の電圧レベルが変化するタイミングに同期するように生成される。
【００２４】
電源生成回路４０は、直流の正電源電圧Ｖｄｄと接地電圧Ｇｎｄの供給を受けて高位電源電圧Ｖｍ、Ｖｓ、Ｖ１〜Ｖｎを生成し、生成した高位電源電圧Ｖｍ、Ｖｓ、Ｖ１〜ＶｎをＣＰＵ１０に供給する。高位電源電圧Ｖｍ、Ｖｓ、Ｖ１〜Ｖｎの生成は、動作モード信号Ｍｏｄｅに応じて制御される。図３は、電源生成回路４０からＣＰＵ１０への電源電圧の供給の態様を示す概念図である。動作モード信号Ｍｏｄｅによって該集積回路装置が高速モードに設定されると、電源生成回路４０は、直流の正電源電圧Ｖｄｄを高位電源電圧Ｖｍ、Ｖｓ、Ｖ１〜Ｖｎとして出力する。一方、動作モード信号Ｍｏｄｅによって該集積回路装置が小電力モードに設定されると、交流の電源電圧を高位電源電圧Ｖｍ、Ｖｓ、Ｖ１〜Ｖｎとして出力する。
【００２５】
加えて、電源生成回路４０は、共通クロック信号ＣＫを遅延することによりクロック信号ＭＣＫ１、ＭＣＫ２を生成する。クロック信号ＭＣＫ１、ＭＣＫ２は、動作モード信号Ｍｏｄｅによって該集積回路装置が小電力モードに設定された場合にクロックセレクタ２１、３１によって選択され、それぞれ、データメモリ３０に供給されるクロック信号ＣＫ＿Ｍ２、命令メモリ２０に供給されるクロック信号ＣＫ＿Ｍ１として使用される。本実施形態では、クロック信号ＭＣＫ１、ＭＣＫ２は、それぞれが高位電源電圧Ｖｍ、Ｖｓ、Ｖ１〜Ｖｎのいずれかに同期するように生成される。
【００２６】
本実施形態の集積回路装置の一つの特徴は、ＣＰＵ１０に供給される電源電圧（高位電源電圧及び／又は低位電源電圧）が交流の電源電圧として生成される場合に、当該電源電圧の波形が個別に制御可能になっている点である。より具体的には、本実施形態の集積回路装置では、ＣＰＵ１０に供給される電源電圧のうちの少なくとも２の電源電圧は、互いに、プルアップ及びプルダウンのうちの少なくとも一方のタイミングが異なり、且つ、デューティ比が異なるように生成される。このような動作により、本実施形態の集積回路装置では、より消費電力を低減した動作を実現することができる。以下では、ＣＰＵ１０に供給される電源電圧の制御について詳細に説明する。
【００２７】
図４は、ＣＰＵ１０の機能ブロック１１の論理セルへの電源電圧の供給について説明する概念図である。図４では、機能ブロック１１−１がフリップフロップ１４、１５と論理セル１６１〜１６ｎとを備えており、機能ブロック１１−２がフリップフロップ１７、１８と論理セル１９１〜１９ｎとを備えている。論理セル１６１〜１６ｎは、フリップフロップ１４の出力とフリップフロップ１５の入力の間の信号パスに設けられており、論理セル１９１〜１９ｎは、フリップフロップ１７の出力とフリップフロップ１８の入力の間の信号パスに設けられている。論理セル１６１〜１６ｎ、１９１〜１９ｎは、いずれも、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを含むＣＭＯＳ回路として構成される。
【００２８】
本実施形態では、各機能ブロック１１に設けられる複数の論理セルに個別に制御可能な複数の高位電源電圧が供給される。例えば図４の構成では、論理セル１６１〜１６ｎにそれぞれ高位電源電圧Ｖ１〜Ｖｎが供給され、論理セル１９１〜１９ｎに、それぞれ高位電源電圧Ｖ１〜Ｖｎが供給される。高位電源電圧Ｖ１〜Ｖｎは、そのプルアップ及びプルダウンのタイミングが個別に制御される。ここで、複数の機能ブロックに共通の高位電源電圧が供給され得ることに留意されたい。例えば、高位電源電圧Ｖ１は、機能ブロック１１−１の論理セル１６１と機能ブロック１１−２の論理セル１９１に共通に供給される。高位電源電圧Ｖ２〜Ｖｎについても同様である。
【００２９】
図５Ａ、図５Ｂは、高位電源電圧Ｖ１〜Ｖｎの波形を示すタイミングチャートである。ここで、図５Ａは、集積回路装置が高速モードに設定された場合の高位電源電圧Ｖ１〜Ｖｎの波形を示し、図５Ｂは、集積回路装置が小電力モードに設定された場合の高位電源電圧Ｖ１〜Ｖｎの波形を示している。集積回路装置が高速モードに設定されると、直流の正電源電圧Ｖｄｄが、高位電源電圧Ｖ１〜Ｖｎとして供給される。この場合、各機能ブロック１１は、通常のＣＭＯＳ動作を行う。一方、集積回路装置が小電力モードに設定されると、交流の電源電圧が高位電源電圧Ｖ１〜Ｖｎとして供給される。この場合、高位電源電圧Ｖ１〜Ｖｎのそれぞれは、各動作サイクルにおいて１回だけ低位電源電圧（接地電圧）Ｇｎｄから正電源電圧Ｖｄｄにプルアップされ、その後、所望の経過時間の後で正電源電圧Ｖｄｄから接地電圧Ｇｎｄにプルダウンされる。高位電源電圧Ｖ１〜Ｖｎのプルアップは、各動作サイクルの評価フェーズにおいて行われ、高位電源電圧Ｖ１〜Ｖｎのプルダウンは、各動作サイクルの回収フェーズにおいて行われる。ここで、評価フェーズとは、信号パス上の各ノードの電位が確定し、フリップフロップに保持される値が確定するフェーズであり、回収フェーズとは、信号パス上の各ノードから電荷が電源に回収されるフェーズである。高位電源電圧Ｖ１〜Ｖｎのプルアップ及びプルダウンは徐々に電圧レベルが変化するように（最も好適には変化の間の電圧レベルの波形がランプ波形になるように）行われる。
【００３０】
ここで、図５Ｂに図示されている動作では、各動作サイクルにおいて、信号パスの相対的に上流側に位置する論理セルに供給される高位電源電圧が、相対的に下流側に位置する論理セルに供給される高位電源電圧よりも速くプルアップされる。例えば、図４に図示されている機能ブロック１１−１では、信号が、フリップフロップ１４の出力からフリップフロップ１５の入力に、論理セル１６１〜１６ｎで構成される信号パスを介して伝送される。そして、論理セル１６１に供給される高位電源電圧Ｖ１が、論理セル１６２に供給される高位電源電圧Ｖ２よりも速くプルアップされ、その高位電源電圧Ｖ２は、論理セル１６３に供給される高位電源電圧Ｖ３よりも速くプルアップされる。高位電源電圧Ｖ３〜Ｖｎについても同様であり、高位電源電圧Ｖ１、Ｖ２、Ｖ３・・・Ｖｎの順でプルアップされる。断熱動作では、論理セルへの入力が確定した後で当該論理セルに供給される高位電源電圧が徐々にプルアップされることで消費電力が低減される。よって、相対的に上流側に位置する論理セルに供給される高位電源電圧が、相対的に下流側に位置する論理セルに供給される高位電源電圧よりも速くプルアップされることで、断熱動作が行われたときにおける消費電力をより低減することができる。
【００３１】
また、図５Ｂに図示されている動作では、各動作サイクルにおいて、信号パスの相対的に下流側に位置する論理セルに供給される高位電源電圧が、相対的に上流側に位置する論理セルに供給される高位電源電圧よりも速くプルダウンされる。例えば、図４に図示されている機能ブロック１１−１では、論理セル１６ｎに供給される高位電源電圧Ｖｎが、論理セル１６ｎ−１に供給される高位電源電圧Ｖ（ｎ−１）よりも速くプルアップされ、その高位電源電圧Ｖ（ｎ−１）は、論理セル１６ｎ−２に供給される高位電源電圧Ｖ（ｎ−２）よりも速くプルアップされる。高位電源電圧Ｖ（ｎ−３）〜Ｖ１についても同様であり、高位電源電圧Ｖｎ、Ｖ（ｎ−１）、・・・、Ｖ３、Ｖ２、Ｖ１の順でプルダウンされる。電荷リサイクル動作では、論理セルの出力の電位が維持された状態で当該論理セルに供給される高位電源電圧が徐々にプルダウンされることで電荷が効率的に回収され、消費電力が低減される。よって、相対的に下流側に位置する論理セルに供給される高位電源電圧が、相対的に上流側に位置する論理セルに供給される高位電源電圧よりも速くプルダウンされることで、電荷リサイクル動作が行われたときにおける電荷の回収効率を向上し、消費電力をより低減することができる。
【００３２】
図６Ａ〜図６Ｃは、該集積回路装置の動作の変形例を示すタイミングチャートである。図６Ａに図示されているように、高位電源電圧Ｖ１〜Ｖｎのプルダウンは、同時に行われてもよい。このような動作では、１動作サイクルを短くできるので、小電力モードにおける動作速度を増大させることができる。一方で、電荷リサイクル動作における電荷の回収効率が低減する。ただし、断熱動作による消費電力の低減の効果は得られる。
【００３３】
また、図６Ｂに図示されているように、高位電源電圧Ｖ１〜Ｖｎのうちの複数が同一の波形を有していてもよい。図６Ｂでは、高位電源電圧Ｖ１、Ｖ２が同一の波形を有しており、高位電源電圧Ｖ３、Ｖ４が同一の波形を有している。このような構成では、断熱動作及び電荷リサイクル動作による消費電力の低下の効果が低減するが、電源生成回路４０の構成を簡略化できる。
【００３４】
更に、図６Ｃに図示されているように、高位電源電圧Ｖ１〜Ｖｎは、高位電源電圧Ｖ１、Ｖ２、Ｖ３・・・Ｖｎの順でプルアップされなくてもよく、また、高位電源電圧Ｖｎ、Ｖ（ｎ−１）、・・・、Ｖ３、Ｖ２、Ｖ１の順でプルダウンされなくてもよい。高位電源電圧Ｖ１〜Ｖｎのうちの２つの高位電源電圧について、相対的に上流側に位置する論理セルに供給される高位電源電圧がプルアップされた後、相対的に下流側に位置する論理セルに供給される高位電源電圧がプルアップされれば、断熱動作による消費電力の低減の効果は得られる。また、高位電源電圧Ｖ１〜Ｖｎのうちの２つの高位電源電圧について、相対的に下流側に位置する論理セルに供給される高位電源電圧がプルダウンされた後、相対的に上流側に位置する論理セルに供給される高位電源電圧がプルダウンされれば、電荷リサイクル動作による消費電力の低減の効果は得られる。
【００３５】
更に、図７Ａに図示されているように、同一の信号パス上にある複数の論理セルが複数のグループにグループ分けされ、同一のグループに属する論理セルに同一の高位電源電圧を供給してもよい。例えば、図７Ａの例では、論理セル１６１に高位電源電圧Ｖ１が供給され、論理セル１６２、１６３に高位電源電圧Ｖ２が供給され、論理セル１６４〜１６ｎに高位電源電圧Ｖ３が供給される。このような構成では、断熱動作及び電荷リサイクル動作による消費電力の低下の効果が低減するが、電源生成回路４０の構成を簡略化できる。
【００３６】
更に、図７Ｂに図示されているように、動作モードに応じてグループ分けが変更されてもよい。図７Ｂの例では、集積回路装置に、高速モードと、３つの小電力モード＃１〜＃３が用意される。集積回路装置が高速モードに設定されると論理セル１６１〜１６ｎの全てが単一のグループにグループ分けされ、論理セル１６１〜１６ｎの全てに直流の正電源電圧Ｖｄｄが供給される。また、集積回路装置が小電力モード＃１に設定されると、論理セル１６１〜１６ｎが２つのグループにグループ分けされる。一方のグループには高位電源電圧Ｖ１が供給され、他方のグループには高位電源電圧Ｖ２が供給される。また、集積回路装置が小電力モード＃２に設定されると、論理セル１６１〜１６ｎが４つのグループにグループ分けされる。第１のグループには高位電源電圧Ｖ１が供給され、第２のグループには高位電源電圧Ｖ２が供給され、第３のグループには高位電源電圧Ｖ１が供給され、第４のグループには高位電源電圧Ｖ４が供給される。更に、集積回路装置が小電力モード＃３に設定されると、論理セル１６１〜１６ｎがｎ個のグループにグループ分けされる。この場合、一のグループに属する論理セルは一つのみである。論理セル１６１〜１６ｎには、それぞれ、高位電源電圧Ｖ１〜Ｖｎが供給される。このような動作では、集積回路装置の動作モードを適切に設定することで、動作速度と消費電力のニーズに柔軟に対応できる。
【００３７】
また、図７Ｃに図示されているように、動作モードに応じて論理セルに供給される電源電圧の波形が変更されてもよい。図７Ｃの例では、集積回路装置が小電力モード＃１に設定されると、高位電源電圧Ｖ１〜Ｖｎが高位電源電圧Ｖ１、Ｖ２、Ｖ３・・・Ｖｎの順でプルアップされ、また、高位電源電圧Ｖｎ、Ｖ（ｎ−１）、・・・、Ｖ３、Ｖ２、Ｖ１の順でプルダウンされる。一方、集積回路装置が小電力モード＃２に設定されると、高位電源電圧Ｖ１〜Ｖｎが高位電源電圧Ｖ１、Ｖ２、Ｖ３・・・Ｖｎの順でプルアップされる一方で、高位電源電圧Ｖ１〜Ｖｎは同時にプルダウンされる。
【００３８】
また、図８に図示されているように、集積回路装置が小電力モードに設定された場合に各機能ブロック１１の論理セルの全てに直流の正電源電圧Ｖｄｄを供給する一方で、該論理セルに交流の低位電源電圧を供給してもよい。図８の例では、論理セル１６１〜１６ｎに直流の正電源電圧Ｖｄｄが供給される一方で、交流の低位電源電圧Ｇ１〜Ｇｎがそれぞれ論理セル１６１〜１６ｎに供給される。一般に、ＮＭＯＳトランジスタはＰＭＯＳトランジスタよりも寄生容量が小さいため、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを含む論理セルに交流の高位電源電圧Ｖ１〜Ｖｎを供給するよりも、交流の低位電源電圧Ｇ１〜Ｇｎを供給する方が消費電力の低減の効果は大きい。
【００３９】
図９は、小電力モードにおいて交流の低位電源電圧Ｇ１〜Ｇｎがそれぞれ論理セル１６１〜１６ｎに供給される場合の低位電源電圧Ｇ１〜Ｇｎの波形の例を示すタイミングチャートである。低位電源電圧Ｇ１〜Ｇｎのそれぞれは、各動作サイクルにおいて１回だけ正電源電圧Ｖｄｄから接地電圧Ｇｎｄにプルダウンされ、その後、所望の経過時間の後で接地電圧Ｇｎｄから正電源電圧Ｖｄｄにプルアップされる。低位電源電圧Ｇ１〜Ｇｎのプルダウンは、各動作サイクルの評価フェーズにおいて行われ、低位電源電圧Ｇ１〜Ｇｎのプルアップは、各動作サイクルの回収フェーズにおいて行われる。低位電源電圧Ｇ１〜Ｇｎのプルアップ及びプルダウンは徐々に電圧レベルが変化するように（最も好適には変化の間の電圧レベルの波形がランプ波形になるように）行われる。
【００４０】
交流の低位電源電圧Ｇ１〜Ｇｎがそれぞれ論理セル１６１〜１６ｎに供給される場合、図６Ａと同様に、低位電源電圧Ｇ１〜Ｇｎのプルアップは、同時に行われてもよい。また、図６Ｂと同様に、低位電源電圧Ｇ１〜Ｇｎのうちの複数が同一の波形を有していてもよい。更に、図６Ｃと同様に、低位電源電圧Ｇ１〜Ｇｎは、低位電源電圧Ｇ１、Ｇ２、Ｇ３・・・Ｇｎの順でプルダウンされなくてもよく、また、低位電源電圧Ｇｎ、Ｇ（ｎ−１）、・・・、Ｇ３、Ｇ２、Ｇ１の順でプルアップされなくてもよい。
【００４１】
更に、図１０に図示されているように、集積回路装置が小電力モードに設定された場合に機能ブロック１１の論理セルに交流の高位電源電圧と交流の低位電源電圧とを供給してもよい。図１０の例では、論理セル１６１〜１６ｎに、交流の高位電源電圧Ｖ１〜Ｖｎがそれぞれに供給され、更に、交流の低位電源電圧Ｇ１〜Ｇｎがそれぞれに供給される。
【００４２】
図１１Ａ、図１１Ｂは、小電力モードにおいて交流の高位電源電圧Ｖ１〜Ｖｎと交流の低位電源電圧Ｇ１〜Ｇｎとが論理セル１６１〜１６ｎにそれぞれに供給される場合の高位電源電圧Ｖ１〜Ｖｎ及び低位電源電圧Ｇ１〜Ｇｎの波形の例を示すタイミングチャートである。図１１Ａの例では、高位電源電圧Ｖ１〜Ｖｎのそれぞれは、各動作サイクルにおいて１回だけ低位電源電圧（接地電圧）Ｇｎｄから正電源電圧Ｖｄｄにプルアップされ、その後、所望の経過時間の後で正電源電圧Ｖｄｄから接地電圧Ｇｎｄにプルダウンされる。低位電源電圧Ｇ１〜Ｇｎは、対応する高位電源電圧Ｖ１〜Ｖｎに同期してプルダウン及びプルアップされる。例えば、低位電源電圧Ｇ１は、対応する高位電源電圧Ｖ１のプルアップと同時に正電源電圧Ｖｄｄから接地電圧Ｇｎｄにプルダウンされ、高位電源電圧Ｖ１のプルダウンと同時に接地電圧Ｇｎｄから正電源電圧Ｖｄｄにプルアップされる。低位電源電圧Ｇ２〜Ｇｎについても同様である。図１１Ａの動作では、高位電源電圧Ｖ１〜Ｖｎ及び低位電源電圧Ｇ１〜Ｇｎの振幅が、正電源電圧Ｖｄｄの電圧レベルと同一である。
【００４３】
また、図１１Ｂに図示されているように、高位電源電圧Ｖ１〜Ｖｎ及び低位電源電圧Ｇ１〜Ｇｎの振幅が、Ｖｄｄ／２であってもよい。この場合、高位電源電圧Ｖ１〜Ｖｎのそれぞれは、各動作サイクルにおいて１回だけＶｄｄ／２から正電源電圧Ｖｄｄにプルアップされ、その後、所望の経過時間の後で正電源電圧ＶｄｄからＶｄｄ／２にプルダウンされる。低位電源電圧Ｇ１〜Ｇｎは、対応する高位電源電圧Ｖ１〜Ｖｎに同期してプルダウン及びプルアップされる。例えば、低位電源電圧Ｇ１は、対応する高位電源電圧Ｖ１のプルアップと同時にＶｄｄ／２から接地電圧Ｇｎｄにプルダウンされ、高位電源電圧Ｖ１のプルダウンと同時に接地電圧ＧｎｄからＶｄｄ／２にプルアップされる。低位電源電圧Ｇ２〜Ｇｎについても同様である。
【００４４】
図１１Ａ、図１１Ｂの動作においても図６Ａと同様に、高位電源電圧Ｖ１〜Ｖｎの正電源電圧ＶｄｄからＶｄｄ／２へのプルダウンが同時に行われてもよい。この場合、高位電源電圧Ｖ１〜Ｖｎのプルダウンと同時に、低位電源電圧Ｇ１〜Ｇｎが接地電圧ＧｎｄからＶｄｄ／２にプルアップされる。また、図６Ｂと同様に、高位電源電圧Ｖ１〜Ｖｎのうちの複数の高位電源電圧が同一の波形を有しており、該複数の高位電源電圧に対応する低位電源電圧も同一の波形を有していてもよい。更に、図６Ｃと同様に、高位電源電圧Ｖ１〜Ｖｎは、高位電源電圧Ｖ１、Ｖ２、Ｖ３・・・Ｖｎの順でプルダウンされなくてもよく、また、高位電源電圧Ｖｎ、Ｖ（ｎ−１）、・・・、Ｖ３、Ｖ２、Ｖ１の順でプルアップされなくてもよい。この場合、低位電源電圧Ｇ１〜Ｇｎは、対応する高位電源電圧Ｖ１〜Ｖｎと同一の順序でプルアップ及びプルダウンされる。
【００４５】
図１２Ａを参照して、各機能ブロック１１の論理セルに交流の高位電源電圧が供給される場合でも、当該論理セルに含まれているＰＭＯＳトランジスタのバックゲートは、直流の正電源電圧Ｖｄｄに固定されることが好ましい。同様に、各機能ブロック１１の論理セルに交流の低位電源電圧が供給される場合でも、当該論理セルに含まれているＮＭＯＳトランジスタのバックゲートは、直流の低位電源電圧（接地電圧）Ｇｎｄに固定されることが好ましい。図１２Ａの例では、論理セル１６１がＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１とを含んでおり、論理セル１６２がＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２とを含んでいる。論理セル１６１、１６２はいずれもインバータを構成している。詳細には、論理セル１６１のＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１のゲートがノードＡに共通に接続され、ドレインがノードＢに共通に接続されている。更に、論理セル１６２のＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ２のゲートがノードＢに共通に接続され、ドレインがノードＣに共通に接続されている。ＰＭＯＳトランジスタＭＰ１、ＭＰ２のソースにはそれぞれ高位電源電圧Ｖ１、Ｖ２が供給され、ＮＭＯＳトランジスタＭＮ１、ＭＮ２のソースにはそれぞれ低位電源電圧Ｇ１、Ｇ２が供給される。図１３は、図１２Ａに図示されている論理セル１６１及び１６２に供給される高位電源電圧Ｖ１、Ｖ２及び低位電源電圧Ｇ１、Ｇ２の波形の例を示している。
【００４６】
ここで、ＰＭＯＳトランジスタＭＰ１、ＭＰ２のバックゲートがいずれも正電源電圧Ｖｄｄに固定され、ＮＭＯＳトランジスタＭＮ１、ＭＮ２のバックゲートがいずれも接地電圧Ｇｎｄに固定される。ＰＭＯＳトランジスタＭＰ１、ＭＰ２及びＮＭＯＳトランジスタＭＮ１、ＭＮ２のバックゲートの電圧を固定することには、消費電力を低減する効果がある。ＰＭＯＳトランジスタＭＰ１、ＭＰ２のバックゲートに交流の高位電源電圧Ｖ１、Ｖ２が供給されると、ＰＭＯＳトランジスタＭＰ１、ＭＰ２のソース（即ち、交流の高位電源電圧Ｖ１、Ｖ２が供給されるノード）とＰＭＯＳトランジスタのバックゲートの両方を充放電する必要が生じる。これは、消費電力を増大させる。ＰＭＯＳトランジスタＭＰ１、ＭＰ２のバックゲートを直流の正電源電圧Ｖｄｄに固定することは、当該バックゲートの充放電を不要にし、消費電力を有効に低減させる。同様に、ＮＭＯＳトランジスタＭＮ１、ＭＮ２のバックゲートを直流の接地電圧Ｇｎｄに固定することは、ＮＭＯＳトランジスタＭＮ１、ＭＮ２のバックゲートの充放電を不要にし、消費電力を有効に低減させる。
【００４７】
図１２Ｂは、図１２Ａの論理セル１６２のＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２のデバイス構造の具体例を示す断面図である。ｐ型の半導体基板５１にｎウェル５２が形成されており、ＮＭＯＳトランジスタＭＮ２は、ｎウェル５２が形成されていない領域に形成される。詳細には、ｐ型の半導体基板５１の表面部にｎ型不純物が高濃度にドープされたｎ＋領域５３、５４が形成される。ｎ＋領域５３、５４は、それぞれ、ＮＭＯＳトランジスタＭＮ２のソース及びドレインとして使用される。即ち、ｎ＋領域５３は、低位電源電圧Ｇ２が供給されるノードに接続され、ｎ＋領域５４は、ノードＣに接続される。ｐ型の半導体基板５１のｎ＋領域５３、５４の間の部分を覆うようにゲート絶縁膜５５が形成され、ゲート絶縁膜５５の上にゲート電極５６が形成される。ゲート電極５６は、ノードＢに接続される。更に、ｐ型の半導体基板５１の表面部にｐ型不純物が高濃度にドープされたｐ＋領域５７が形成される。ｐ＋領域５７は、ＮＭＯＳトランジスタＭＮ２のバックゲートとして使用され、接地電圧Ｇｎｄが供給されるノードに接続される。
【００４８】
一方、ＰＭＯＳトランジスタＭＰ２は、ｎウェル５２が形成されている領域に形成される。詳細には、ｎウェル５２の表面部にｐ型不純物が高濃度にドープされたｐ＋領域５８、５９が形成される。ｐ＋領域５８、５９は、それぞれ、ＰＭＯＳトランジスタＭＰ２のソース及びドレインとして使用される。即ち、ｐ＋領域５８は、高位電源電圧Ｖ２が供給されるノードに接続され、ｐ＋領域５９は、ノードＣに接続される。ｎウェル５２のｐ＋領域５８、５９の間の部分を覆うようにゲート絶縁膜６０が形成され、ゲート絶縁膜６０の上にゲート電極６１が形成される。ゲート電極６１は、ノードＢに接続される。更に、ｎウェル５２の表面部にｎ型不純物が高濃度にドープされたｎ＋領域６２が形成される。ｎ＋領域６２は、ＰＭＯＳトランジスタＭＰ２のバックゲートとして使用され、正電源電圧Ｖｄｄが供給されるノードに接続される。
【００４９】
論理セル１６１のＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１も同様のデバイス構造となるように形成される。なお、図１２Ｂに図示されたデバイス構造は単なる一例であり、論理セルのＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのデバイス構造は、様々に変更可能である。
【００５０】
ＣＰＵ１０の構成要素のうち、（ＣＭＯＳ回路として構成された）論理セルについては、上述のように交流の高位電源電圧及び／又は低位電源電圧を供給することで断熱動作を実現できる。しかしながら、ＣＰＵ１０に含まれるフリップフロップについては、ＣＭＯＳ回路で使用される一般的なフリップフロップの構成では断熱動作に適さない。以下では、ＣＰＵ１０の機能ブロック１１のフリップフロップの好適な構成及び動作について説明する。
【００５１】
図１４Ａ、図１４Ｂは、ＣＰＵ１０に含まれるフリップフロップの好適な構成を示す回路図である。ここで、図１４Ａは、高位電源電圧Ｖｍ、Ｖｓと直流の接地電圧ＧｎｄとがＣＰＵ１０に供給される場合のフリップフロップの好適な構成を示しており、図１４Ｂは、高位電源電圧Ｖｍ、Ｖｓと低位電源電圧Ｇｍ、ＧｓとがＣＰＵ１０に供給される場合のフリップフロップ１４、１５の好適な構成を示している。ここで、高位電源電圧Ｖｍ、Ｖｓは、集積回路装置が高速モードに設定された場合には直流の正電源電圧Ｖｄｄに設定され、小電力モードに設定された場合には、所定の波形を有する交流の高位電源電圧に設定される。高位電源電圧Ｖｍ、Ｖｓが交流の高位電源電圧として生成される場合には、高位電源電圧Ｖｍ、Ｖｓは、プルアップ及びプルダウンのタイミングとデューティ比とが互いに異なるように生成される。同様に、低位電源電圧Ｇｍ、Ｇｓは、集積回路装置が高速モードに設定された場合には直流の接地電圧Ｇｎｄに設定され、小電力モードに設定された場合には、所定の波形を有する交流の低位電源電圧に設定される。低位電源電圧Ｇｍ、Ｇｓが交流の低位電源電圧として生成される場合には、低位電源電圧Ｇｍ、Ｇｓは、プルアップ及びプルダウンのタイミングとデューティ比とが互いに異なっている。
【００５２】
図１４Ａを参照して、一実施形態では、ＣＰＵ１０のフリップフロップが、マスターラッチ７１と、スレーブラッチ７２と、セレクタ７３ａ、７３ｂとを備えている。マスターラッチ７１とスレーブラッチ７２とは、いずれも、一般的なＤラッチとして構成されている。マスターラッチ７１のデータ入力は、フリップフロップのデータ入力Ｄに接続されており、マスターラッチ７１のデータ出力は、保持ノードＵに接続されている。また、スレーブラッチ７２のデータ入力は保持ノードＵに接続され、スレーブラッチ７２のデータ出力は、フリップフロップのデータ出力Ｑに接続されている。マスターラッチ７１には、高位電源電圧Ｖｓが供給され、スレーブラッチ７２には、高位電源電圧Ｖｓとは分離された高位電源電圧Ｖｓが供給される。図１４Ａの構成では、マスターラッチ７１とスレーブラッチ７２に、接地電圧Ｇｎｄが共通に供給される。
【００５３】
セレクタ７３ａは、クロックツリー１２から供給されるクロック信号ＣＫ＿ＣＰＵが入力される第１入力と、高位電源電圧Ｖｍが入力される第２入力とを備えており、動作モード信号Ｍｏｄｅに応答してクロック信号ＣＫ＿ＣＰＵと高位電源電圧Ｖｍのいずれかを出力する。セレクタ７３ａの出力は、マスターラッチ７１のクロック端子に接続されている。一方、セレクタ７３ｂは、クロック信号ＣＫ＿ＣＰＵに対して相補の信号であるクロック信号ＣＫＢ＿ＣＰＵが入力される第１入力と、高位電源電圧Ｖｓが入力される第２入力とを備えており、動作モード信号Ｍｏｄｅに応答してクロック信号ＣＫＢ＿ＣＰＵと高位電源電圧Ｖｓのいずれかを出力する。セレクタ７３ｂの出力は、スレーブラッチ７２のクロック端子に接続されている。図１４Ａでは、セレクタ７３ａの出力がクロック信号ＣＫ１として記載されており、セレクタ７３ｂの出力がクロック信号ＣＫ２として記載されている。
【００５４】
図１４Ａのフリップフロップは、一般的なＣＭＯＳ回路で使用されるフリップフロップと比較すると下記のような特徴を有している。まず、マスターラッチ７１とスレーブラッチ７２とに別々の高位電源電圧が供給される。加えて、マスターラッチ７１とスレーブラッチ７２のクロック入力にセレクタ７３ａ、７３ｂが接続されており、断熱動作を行う場合（即ち、小電力モードに設定される場合）には、高位電源電圧Ｖｍ、Ｖｓがマスターラッチ７１とスレーブラッチ７２のクロック入力に供給される。このような構成により、図１４Ａのフリップフロップは、断熱動作に対応している。
【００５５】
図１５Ａ、図１５Ｂは、図１４Ａのフリップフロップのより具体的な回路構成を示している。ここで、図１５Ａは、マスターラッチ７１及びスレーブラッチ７２の構成を示しており、図１５Ｂは、セレクタ７３ａ、７３ｂの構成を示している。ここで、図１５Ｂにおいては、セレクタ７３ａ、７３ｂが一つのセレクタ７３としてまとめて図示されていることに留意されたい。
【００５６】
図１５Ａに図示されているように、マスターラッチ７１は、ＰＭＯＳトランジスタＭＰ１１とＮＭＯＳトランジスタＭＮ１２とインバータ７４、７５とを備えている。ＰＭＯＳトランジスタＭＰ１１は、データ入力Ｄとインバータ７４の入力の間に接続されており、インバータ７４の出力は、保持ノードＵとインバータ７５の入力とに接続されている。ＮＭＯＳトランジスタＭＮ１２は、インバータ７５の出力とインバータ７４の入力との間に接続されている。高位電源電圧Ｖｍがインバータ７４、７５に供給されると共に、クロック信号ＣＫ１がＰＭＯＳトランジスタＭＰ１１、ＭＮ１２のゲートに供給される。
【００５７】
一方、スレーブラッチ７２は、ＰＭＯＳトランジスタＭＰ２１とＮＭＯＳトランジスタＭＮ２２とインバータ７６、７７とを備えている。ＰＭＯＳトランジスタＭＰ２１は、保持ノードＵとインバータ７６の入力の間に接続されており、インバータ７６の出力は、データ出力Ｑとインバータ７７の入力とに接続されている。ＮＭＯＳトランジスタＭＮ２２は、インバータ７５の出力とインバータ７６の入力との間に接続されている。高位電源電圧Ｖｓがインバータ７６、７７に供給されると共に、クロック信号ＣＫ２がＰＭＯＳトランジスタＭＰ２１、ＭＮ２２のゲートに供給される。
【００５８】
また、図１５Ｂに図示されているように、セレクタ７３は、ＰＭＯＳトランジスタＭＰ３１、ＭＰ３２と、ＮＭＯＳトランジスタＭＮ３１、ＭＮ３２とを備えている。ＰＭＯＳトランジスタＭＰ３１は、クロック信号ＣＫ＿ＣＰＵが入力されるノードとクロック信号ＣＫ１が出力されるノードの間に接続され、ＮＭＯＳトランジスタＭＮ３１は、高位電源電圧Ｖｍが入力されるノードとクロック信号ＣＫ１が出力されるノードの間に接続されている。また、ＰＭＯＳトランジスタＭＰ３２は、クロック信号ＣＫＢ＿ＣＰＵが入力されるノードとクロック信号ＣＫ２が出力されるノードの間に接続され、ＮＭＯＳトランジスタＭＮ３２は、高位電源電圧Ｖｓが入力されるノードとクロック信号ＣＫ２が出力されるノードの間に接続されている。
【００５９】
図１５Ａ、図１５Ｂのフリップフロップは概略的には、下記のように動作する。動作モード信号Ｍｏｄｅによって集積回路装置が高速モードに設定されると、セレクタ７３によってクロック信号ＣＫ＿ＣＰＵが選択されてクロック信号ＣＫ１としてマスターラッチ７１に供給されると共に、クロック信号ＣＫ＿ＣＰＵと相補のクロック信号ＣＫＢ＿ＣＰＵがクロック信号ＣＫ２としてスレーブラッチ７２に供給される。高速モードでは共通クロック信号ＣＫがクロック信号ＣＫ＿ＣＰＵとして使用されるので、結果として、図１４Ａのフリップフロップは、通常のマスタースレーブ型のフリップフロップとして動作する。
【００６０】
一方、動作モード信号Ｍｏｄｅによって集積回路装置が小電力モードに設定されると、セレクタ７３によって交流の高位電源電圧Ｖｍがマスターラッチ７１に供給されると共に、交流の高位電源電圧Ｖｓがスレーブラッチ７２に供給される。評価フェーズの開始直後には高位電源電圧Ｖｍ、Ｖｓがいずれも正電源電圧Ｖｄｄである。その後、評価フェーズの途中で高位電源電圧Ｖｍが接地電圧Ｇｎｄにプルダウンされる。これにより、マスターラッチ７１へのデータ取り込みの準備が完了する。続いて、評価フェーズの終了時に高位電源電圧Ｖｍが接地電圧Ｇｎｄから正電源電圧Ｖｄｄにプルアップされてデータ入力Ｄの値を反転した値が保持ノードＵに取り込まれる。更に、回収フェーズの最後に高位電源電圧Ｖｓが正電源電圧Ｖｄｄから一旦接地電圧Ｇｎｄにプルダウンされた後、正電源電圧Ｖｄｄに再度にプルアップされ、これにより、スレーブラッチ７２に保持ノードＵの値が取り込まれ、保持ノードＵの値を反転した値が出力される。このような動作によれば、マスターラッチ７１及びスレーブラッチ７２のいずれにおいても断熱動作及び電荷リサイクル動作が行われ、消費電力を低減できる。
【００６１】
ここで、集積回路装置が小電力モードに設定される場合には、クロック信号ＣＫ＿ＣＰＵ及びＣＫＢ＿ＣＰＵが使用されないことに留意されたい。即ち、集積回路装置が小電力モードに設定される場合には、クロック信号ＣＫ＿ＣＰＵ及びＣＫＢ＿ＣＰＵは生成される必要がない。
【００６２】
一方、図１４Ｂのフリップフロップは、図１４Ａのフリップフロップと類似した構成を有しているが、下記の点が異なっている。第１に、マスターラッチ７１に低位電源電圧Ｇｍが供給され、スレーブラッチ７２に低位電源電圧Ｇｍとは別の低位電源電圧Ｇｓが供給される。更に、セレクタ７３ａに動作モード信号Ｍｏｄｅとそれに対して相補の信号である動作モード信号ＭｏｄｅＢとが供給されると共に、セレクタ７３ａがクロック信号ＣＫ１と、それに対して相補の信号であるクロック信号ＣＫ１Ｂを出力する。マスターラッチ７１は、高位電源電圧Ｖｓと低位電源電圧Ｇｍとクロック信号ＣＫ１、ＣＫ１Ｂの供給を受けて動作する。また、セレクタ７３ｂに動作モード信号Ｍｏｄｅ及びＭｏｄｅＢが供給されると共に、セレクタ７３ｂがクロック信号ＣＫ２と、それに対して相補の信号であるクロック信号ＣＫ２Ｂを出力する。マスターラッチ７１は、高位電源電圧Ｖｓと低位電源電圧Ｇｍとクロック信号ＣＫ２、ＣＫ２Ｂの供給を受けて動作する。このような構成のフリップフロップでは、断熱動作に対応している上、マスターラッチ７１とスレーブラッチ７２とで別々の高位電源電圧及び低位電源電圧が供給される。
【００６３】
図１６Ａ、図１６Ｂは、図１４Ｂのフリップフロップのより具体的な回路構成を示している。ここで、図１６Ａは、マスターラッチ７１及びスレーブラッチ７２の構成を示しており、図１６Ｂは、セレクタ７３ａ、７３ｂの構成を示している。ここで、図１６Ｂにおいては、セレクタ７３ａ、７３ｂが一つのセレクタ７３としてまとめて図示されていることに留意されたい。
【００６４】
図１６Ａのマスターラッチ７１、スレーブラッチ７２の構成は、図１４Ｂのマスターラッチ７１、スレーブラッチ７２と類似しているが、図１６Ａのマスターラッチ７１は、ＮＭＯＳトランジスタＭＮ１１、ＰＭＯＳトランジスタＭＰ１２を追加的に備えており、スレーブラッチ７２は、ＮＭＯＳトランジスタＭＮ２１、ＰＭＯＳトランジスタＭＰ２２を追加的に備えている。ＮＭＯＳトランジスタＭＮ１１は、データ入力Ｄとインバータ７４の入力の間に接続され、ＰＭＯＳトランジスタＭＰ１２は、インバータ７５の出力とインバータ７４の入力の間に接続されている。また、ＮＭＯＳトランジスタＭＮ２１は、保持ノードＵとインバータ７６の入力の間に接続され、ＰＭＯＳトランジスタＭＰ２２は、インバータ７７の出力とインバータ７６の入力の間に接続されている。ＮＭＯＳトランジスタＭＮ１１とＰＭＯＳトランジスタＭＰ１２のゲートにはクロック信号ＣＫ１Ｂが供給され、ＮＭＯＳトランジスタＭＮ２１とＰＭＯＳトランジスタＭＰ２２のゲートにはクロック信号ＣＫ２Ｂが供給される。
【００６５】
図１６Ｂのセレクタ７３は、図１４Ｂのセレクタ７３と比較すると、クロック信号ＣＫ１Ｂ、ＣＫ２Ｂが生成されるように構成されている点で異なる。詳細には、図１６Ｂのセレクタ７３は、ＰＭＯＳトランジスタＭＰ３１〜ＭＰ３８と、ＮＭＯＳトランジスタＭＮ３１〜ＭＮ３８とを備えている。ＰＭＯＳトランジスタＭＰ３１及びＮＭＯＳトランジスタＭＮ３１は、クロック信号ＣＫ＿ＣＰＵが入力されるノードとクロック信号ＣＫ１が出力されるノードの間に接続され、ＰＭＯＳトランジスタＭＰ３２及びＮＭＯＳトランジスタＭＮ３２は、高位電源電圧Ｖｍが入力されるノードとクロック信号ＣＫ１が出力されるノードの間に接続されている。また、ＰＭＯＳトランジスタＭＰ３３及びＮＭＯＳトランジスタＭＮ３３は、クロック信号ＣＫＢ＿ＣＰＵが入力されるノードとクロック信号ＣＫ２が出力されるノードの間に接続され、ＰＭＯＳトランジスタＭＰ３４及びＮＭＯＳトランジスタＭＮ３４は、高位電源電圧Ｖｓが入力されるノードとクロック信号ＣＫ２が出力されるノードの間に接続されている。更に、ＰＭＯＳトランジスタＭＰ３５及びＮＭＯＳトランジスタＭＮ３５は、クロック信号ＣＫＢ＿ＣＰＵが入力されるノードとクロック信号ＣＫ１Ｂが出力されるノードの間に接続され、ＰＭＯＳトランジスタＭＰ３６及びＮＭＯＳトランジスタＭＮ３６は、低位電源電圧Ｇｍが入力されるノードとクロック信号ＣＫ１Ｂが出力されるノードの間に接続されている。最後に、ＰＭＯＳトランジスタＭＰ３７及びＮＭＯＳトランジスタＭＮ３７は、クロック信号ＣＫ＿ＣＰＵが入力されるノードとクロック信号ＣＫ２Ｂが出力されるノードの間に接続され、ＰＭＯＳトランジスタＭＰ３８及びＮＭＯＳトランジスタＭＮ３８は、低位電源電圧Ｇｓが入力されるノードとクロック信号ＣＫ２Ｂが出力されるノードの間に接続されている。動作モード信号Ｍｏｄｅが、ＰＭＯＳトランジスタＭＰ３１、ＮＭＯＳトランジスタＭＮ３２、ＰＭＯＳトランジスタＭＰ３３、ＮＭＯＳトランジスタＭＮ３４、ＰＭＯＳトランジスタＭＰ３５、ＮＭＯＳトランジスタＭＮ３６、ＰＭＯＳトランジスタＭＰ３７、ＮＭＯＳトランジスタＭＮ３８のゲートに入力され、動作モード信号Ｍｏｄｅと相補の動作モード信号ＭｏｄｅＢが、ＮＭＯＳトランジスタＭＮ３１、ＰＭＯＳトランジスタＭＰ３２、ＮＭＯＳトランジスタＭＮ３３、ＰＭＯＳトランジスタＭＰ３４、ＮＭＯＳトランジスタＭＮ３５、ＰＭＯＳトランジスタＭＰ３６、ＮＭＯＳトランジスタＭＮ３７、ＰＭＯＳトランジスタＭＰ３８のゲートに入力される。
【００６６】
図１６Ａ、図１６Ｂのフリップフロップは概略的には、下記のように動作する。動作モード信号Ｍｏｄｅ（及びＭｏｄｅＢ）によって集積回路装置が高速モードに設定されると、セレクタ７３によってクロック信号ＣＫ＿ＣＰＵ、ＣＫＢ＿ＣＰＵが選択され、クロック信号ＣＫ１、ＣＫ１Ｂとしてマスターラッチ７１に供給されると共に、クロック信号ＣＫ２Ｂ、ＣＫ２としてスレーブラッチ７２に供給される。高速モードでは共通クロック信号ＣＫがクロック信号ＣＫ＿ＣＰＵとして使用されるので、結果として、図１６Ｂのフリップフロップは、通常のマスタースレーブ型のフリップフロップとして動作する。
【００６７】
一方、動作モード信号Ｍｏｄｅによって集積回路装置が小電力モードに設定されると、セレクタ７３によって交流の高位電源電圧Ｖｍと低位電源電圧Ｇｍがクロック信号ＣＫ１、ＣＫ１Ｂとしてマスターラッチ７１に供給されると共に、交流の高位電源電圧Ｖｓと低位電源電圧Ｖｓとがクロック信号ＣＫ２、ＣＫ２Ｂとしてスレーブラッチ７２に供給される。評価フェーズの開始直後には高位電源電圧Ｖｍ、Ｖｓがいずれも正電源電圧Ｖｄｄであり、低位電源電圧Ｇｍ、Ｇｓがいずれも接地電圧Ｇｎｄである。その後、評価フェーズの途中で高位電源電圧Ｖｍが接地電圧Ｇｎｄにプルダウンされ、同時に低位電源電圧Ｇｍが正電源電圧Ｖｄｄにプルアップされる。これにより、マスターラッチ７１へのデータ取り込みの準備が完了する。続いて、評価フェーズの終了時に高位電源電圧Ｖｍが接地電圧Ｇｎｄから正電源電圧Ｖｄｄにプルアップされると共に低位電源電圧Ｖｓが正電源電圧Ｖｄｄから接地電圧Ｇｎｄにプルダウンせることで、データ入力Ｄの値が保持ノードＵに取り込まれる。更に、回収フェーズの最後に高位電源電圧Ｖｓが正電源電圧Ｖｄｄから一旦接地電圧Ｇｎｄにプルダウンされた後、正電源電圧Ｖｄｄに再度にプルアップされる。このとき、低位電源電圧Ｇｓは、高位電源電圧Ｖｓのプルダウンと同時に接地電圧Ｇｎｄから正電源電圧Ｇｄｄにプルアップされ、また、高位電源電圧Ｖｓのプルアップと同時に正電源電圧Ｖｄｄから接地電圧Ｇｎｄにプルダウンされる。これにより、スレーブラッチ７２に保持ノードＵの値が取り込まれる。このような動作によれば、マスターラッチ７１及びスレーブラッチ７２のいずれにおいても断熱動作及び電荷リサイクル動作が行われ、消費電力を低減できる。
【００６８】
図１５Ａ、図１５Ｂを再度に参照して、図１５Ａ、図１５Ｂに図示されているフリップフロップの構成の一つの問題は、データ入力Ｄとインバータ７４の入力の間の位置、インバータ７５の出力とインバータ７４の入力の間の位置、保持ノードＵとインバータ７６の入力の間の位置、インバータ７７の出力とインバータ７６の入力の間の位置のそれぞれに、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの一方しか設けられていないため、遅延特性が悪くなることである。ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタの両方を設ける構成を採用すればこの問題を解消できるが、小電力モードにおけるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの切り替えが問題になる。即ち、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタの両方を設ける構成では、相補の制御信号が必要となるが、小電力モードでは互いに相補のクロック信号ＣＫ＿ＣＰＵ、ＣＫＢ＿ＣＰＵはマスターラッチ７１、スレーブラッチ７２に供給されない。小電力モードにおいてクロック信号ＣＫ＿ＣＰＵ、ＣＫＢ＿ＣＰＵを使用せずにＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの両方を制御する工夫が必要になる。
【００６９】
図１７Ａ、図１７Ｂは、このような問題に対処するマスターラッチ７１、スレーブラッチ７２及びセレクタ７３の構成を示す回路図である。図１７Ａのマスターラッチ７１、スレーブラッチ７２の構成では、データ入力Ｄとインバータ７４の入力の間の位置、インバータ７５の出力とインバータ７４の入力の間の位置、保持ノードＵとインバータ７６の入力の間の位置、インバータ７７の出力とインバータ７６の入力の間の位置のそれぞれに、一対のＰＭＯＳトランジスタとＮＭＯＳトランジスタが設けられている。
【００７０】
詳細には、図１７Ａのマスターラッチ７１では、ＰＭＯＳトランジスタＭＰ１１とＮＭＯＳトランジスタＭＮ１１とがデータ入力Ｄとインバータ７４の入力の間に接続され、ＮＭＯＳトランジスタＭＮ１２とＰＭＯＳトランジスタＭＰ１２とがインバータ７５の出力とインバータ７４の入力の間に接続される。ＰＭＯＳトランジスタＭＰ１１、ＮＭＯＳトランジスタＭＮ１２のゲートにはクロック信号ＣＫ１が共通に供給される。一方、ＮＭＯＳトランジスタＭＮ１１にはクロック信号ＣＫ１Ｂ１が供給され、ＰＭＯＳトランジスタＭＰ１２にはクロック信号ＣＫ１Ｂ２が供給される。ここで、ＮＭＯＳトランジスタＭＮ１１、ＰＭＯＳトランジスタＭＰ１２のゲートに別々の信号が供給されることに留意されたい。
【００７１】
また、スレーブラッチ７２では、ＰＭＯＳトランジスタＭＰ２１とＮＭＯＳトランジスタＭＮ２１とが保持ノードＵとインバータ７６の入力の間に接続され、ＮＭＯＳトランジスタＭＮ２２とＰＭＯＳトランジスタＭＰ２２とがインバータ７７の出力とインバータ７６の入力の間に接続される。ＰＭＯＳトランジスタＭＰ２１、ＮＭＯＳトランジスタＭＮ２２のゲートにはクロック信号ＣＫ２が共通に供給される。一方、ＮＭＯＳトランジスタＭＮ２１にはクロック信号ＣＫ２Ｂ１が供給され、ＰＭＯＳトランジスタＭＰ２２にはクロック信号ＣＫ２Ｂ２が供給される。ここで、ＮＭＯＳトランジスタＭＮ２１、ＰＭＯＳトランジスタＭＰ２２のゲートに別々の信号が供給されることに留意されたい。
【００７２】
図１７Ｂに図示されているように、セレクタ７３は、クロック信号ＣＫ１、ＣＫ１Ｂ、ＣＫＢ２、ＣＫ２、ＣＫ２Ｂ１、ＣＫ２Ｂ２を生成するように構成されている。ここで留意すべきことは、セレクタ７３は、クロック信号ＣＫ１Ｂ１、ＣＫ２Ｂ１として接地電圧Ｇｎｄが出力可能に構成されると共に、クロック信号ＣＫ１Ｂ２、ＣＫ２Ｂ２として直流の正電源電圧Ｖｄｄが出力可能に構成されていることである。
【００７３】
詳細には、セレクタ７３は、ＰＭＯＳトランジスタＭＰ３１〜ＭＰ４２と、ＮＭＯＳトランジスタＭＮ３１〜ＭＮ４２とを備えている。ＰＭＯＳトランジスタＭＰ３１及びＮＭＯＳトランジスタＭＮ３１は、クロック信号ＣＫ＿ＣＰＵが入力されるノードとクロック信号ＣＫ１が出力されるノードの間に接続され、ＰＭＯＳトランジスタＭＰ３２及びＮＭＯＳトランジスタＭＮ３２は、高位電源電圧Ｖｍが入力されるノードとクロック信号ＣＫ１が出力されるノードの間に接続されている。また、ＰＭＯＳトランジスタＭＰ３３及びＮＭＯＳトランジスタＭＮ３３は、クロック信号ＣＫＢ＿ＣＰＵが入力されるノードとクロック信号ＣＫ２が出力されるノードの間に接続され、ＰＭＯＳトランジスタＭＰ３４及びＮＭＯＳトランジスタＭＮ３４は、高位電源電圧Ｖｓが入力されるノードとクロック信号ＣＫ２が出力されるノードの間に接続されている。
【００７４】
更に、ＰＭＯＳトランジスタＭＰ３５及びＮＭＯＳトランジスタＭＮ３５は、クロック信号ＣＫＢ＿ＣＰＵが入力されるノードとクロック信号ＣＫ１Ｂ１が出力されるノードの間に接続され、ＰＭＯＳトランジスタＭＰ３６及びＮＭＯＳトランジスタＭＮ３６は、接地電圧Ｇｎｄが入力されるノードとクロック信号ＣＫ１Ｂ１が出力されるノードの間に接続されている。ＰＭＯＳトランジスタＭＰ３７及びＮＭＯＳトランジスタＭＮ３７は、クロック信号ＣＫ＿ＣＰＵが入力されるノードとクロック信号ＣＫ２Ｂ１が出力されるノードの間に接続され、ＰＭＯＳトランジスタＭＰ３８及びＮＭＯＳトランジスタＭＮ３８は、接地電圧Ｇｎｄが入力されるノードとクロック信号ＣＫ２Ｂ１が出力されるノードの間に接続されている。
【００７５】
また、ＰＭＯＳトランジスタＭＰ３９及びＮＭＯＳトランジスタＭＮ３９は、クロック信号ＣＫＢ＿ＣＰＵが入力されるノードとクロック信号ＣＫ１Ｂ２が出力されるノードの間に接続され、ＰＭＯＳトランジスタＭＰ４０及びＮＭＯＳトランジスタＭＮ４０は、正電源電圧Ｖｄｄが入力されるノードとクロック信号ＣＫ１Ｂ２が出力されるノードの間に接続されている。ＰＭＯＳトランジスタＭＰ４１及びＮＭＯＳトランジスタＭＮ４１は、クロック信号ＣＫ＿ＣＰＵが入力されるノードとクロック信号ＣＫ２Ｂ２が出力されるノードの間に接続され、ＰＭＯＳトランジスタＭＰ４２及びＮＭＯＳトランジスタＭＮ４２は、正電源電圧Ｖｄｄが入力されるノードとクロック信号ＣＫ２Ｂ２が出力されるノードの間に接続されている。
【００７６】
加えて、動作モード信号Ｍｏｄｅが、ＰＭＯＳトランジスタＭＰ３１、ＮＭＯＳトランジスタＭＮ３２、ＰＭＯＳトランジスタＭＰ３３、ＮＭＯＳトランジスタＭＮ３４、ＰＭＯＳトランジスタＭＰ３５、ＮＭＯＳトランジスタＭＮ３６、ＰＭＯＳトランジスタＭＰ３７、ＮＭＯＳトランジスタＭＮ３８、ＰＭＯＳトランジスタＭＰ３９、ＮＭＯＳトランジスタＭＮ４０、ＰＭＯＳトランジスタＭＰ４１、ＮＭＯＳトランジスタＭＮ４２のゲートに入力される。また、動作モード信号Ｍｏｄｅと相補の動作モード信号ＭｏｄｅＢが、ＮＭＯＳトランジスタＭＮ３１、ＰＭＯＳトランジスタＭＰ３２、ＮＭＯＳトランジスタＭＮ３３、ＰＭＯＳトランジスタＭＰ３４、ＮＭＯＳトランジスタＭＮ３５、ＰＭＯＳトランジスタＭＰ３６、ＮＭＯＳトランジスタＭＮ３７、ＰＭＯＳトランジスタＭＰ３８、ＮＭＯＳトランジスタＭＮ３９、ＰＭＯＳトランジスタＭＰ４０、ＮＭＯＳトランジスタＭＮ４１、ＰＭＯＳトランジスタＭＰ４２のゲートに入力される。
【００７７】
図１７Ｃ、図１７Ｄは、図１７Ａ、図１７Ｂのフリップフロップの動作を示す概念図であり、図１７Ｃは、動作モード信号Ｍｏｄｅが“０”（高速モードに対応）に設定されているときのフリップフロップの状態、図１７Ｄは、動作モード信号Ｍｏｄｅが“１”（小電力モードに対応）に設定されているときのフリップフロップの状態を示している。図１７Ｃに図示されているように、動作モード信号Ｍｏｄｅにより集積回路装置が高速モードに設定されると、マスターラッチ７１では、ＰＭＯＳトランジスタＭＰ１１及びＮＭＯＳトランジスタＭＮ１２のゲートにクロック信号ＣＫ＿ＣＰＵが供給され、ＮＭＯＳトランジスタＭＮ１１及びＰＭＯＳトランジスタＭＰ１２のゲートにクロック信号ＣＫ＿ＣＰＵと相補のクロック信号ＣＫＢ＿ＣＰＵが供給される。一方、スレーブラッチ７２では、ＰＭＯＳトランジスタＭＰ２１及びＮＭＯＳトランジスタＭＮ２２のゲートにクロック信号ＣＫＢ＿ＣＰＵが供給され、ＮＭＯＳトランジスタＭＮ２１及びＰＭＯＳトランジスタＭＰ２２のゲートにクロック信号ＣＫ＿ＣＰＵが供給される。これにより、高速動作では、図１７Ａ、図１７Ｂのフリップフロップは、一般的なフリップフロップと同様の動作を行うことになる。このとき、データ入力Ｄとインバータ７４の入力の間の位置、インバータ７５の出力とインバータ７４の入力の間の位置、保持ノードＵとインバータ７６の入力の間の位置、インバータ７７の出力とインバータ７６の入力の間の位置のそれぞれに設けられた一対のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが動作するため、信号の遅延が低減される。高速モードでは、信号の遅延を低減することは重要である。
【００７８】
一方、図１７Ｄに図示されているように、動作モード信号Ｍｏｄｅにより集積回路装置が小電力モードに設定されると、マスターラッチ７１では、ＰＭＯＳトランジスタＭＰ１１及びＮＭＯＳトランジスタＭＮ１２のゲートに高位電源電圧Ｖｍが供給される。加えて、ＮＭＯＳトランジスタＭＮ１１に接地電圧Ｇｎｄが供給され、ＰＭＯＳトランジスタＭＰ１２のゲートに直流の正電源電圧Ｖｄｄが供給されることで、ＮＭＯＳトランジスタＭＮ１１、ＰＭＯＳトランジスタＭＰ１２が常時にオフになる。即ち、マスターラッチ７１においては、実質的に、ＰＭＯＳトランジスタＭＰ１１及びＮＭＯＳトランジスタＭＮ１２のみが機能することになる。このような動作では遅延が大きくなるが、小電力モードでは動作速度が遅いことが許容されるため、遅延の増大は問題にならない。
【００７９】
更に、スレーブラッチ７２では、ＰＭＯＳトランジスタＭＰ２１及びＮＭＯＳトランジスタＭＮ２２のゲートに高位電源電圧Ｖｓが供給される。加えて、ＮＭＯＳトランジスタＭＮ２１に接地電圧Ｇｎｄが供給され、ＰＭＯＳトランジスタＭＰ２２のゲートに直流の正電源電圧Ｖｄｄが供給されることで、ＮＭＯＳトランジスタＭＮ２１、ＰＭＯＳトランジスタＭＰ２２が常時にオフになる。即ち、スレーブラッチ７２において、実質的に、ＰＭＯＳトランジスタＭＰ１１及びＮＭＯＳトランジスタＭＮ１２のみが機能することになる。このような動作では遅延が大きくなるが、小電力モードでは動作速度が遅いことが許容されるため、遅延の増大は問題にならない。
【００８０】
このように、図１７Ａ、図１７Ｂの構成では、高速動作が要求される高速モードにおいてデータ入力Ｄとインバータ７４の入力の間の位置、インバータ７５の出力とインバータ７４の入力の間の位置、保持ノードＵとインバータ７６の入力の間の位置、インバータ７７の出力とインバータ７６の入力の間の位置のそれぞれに設けられた一対のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが動作し、遅延が低減される。一方、小電力モードでは、マスターラッチ７１においてＮＭＯＳトランジスタＭＮ１１、ＰＭＯＳトランジスタＭＰ１２が無効化され、スレーブラッチ７２においてＮＭＯＳトランジスタＭＮ２１、ＰＭＯＳトランジスタＭＰ２２が無効化され、相補のクロック信号の供給がなくてもフリップフロップの機能を実現することができる。
【００８１】
以上に説明された図１７Ａ、図１７Ｂのフリップフロップの構成は、高速モードにおける遅延特性の向上には有効であるが、それに含まれるスイッチ素子（ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ）の数が増大するという問題がある。加えて、フリップフロップに直流の正電源電圧Ｖｄｄを供給する必要があり、これは、構成を複雑化させる。
【００８２】
このような問題に対処するアプローチとして、図１８Ａ、図１８Ｂは、遅延特性の劣化を抑制しながらスイッチ素子の数を低減させ、また、直流の正電源電圧Ｖｄｄの供給を不要化するフリップフロップの構成を示している。詳細には、図１８Ａに図示されているように、マスターラッチ７１からＰＭＯＳトランジスタＭＰ１２が取り除かれ、スレーブラッチ７２からＰＭＯＳトランジスタＭＰ２２が取り除かれ、これにより、スイッチ素子の数が低減される。これにより、マスターラッチ７１のフィードバックパス（即ち、インバータ７５の出力からインバータ７４の入力までの信号パス）、及び、スレーブラッチ７２のフィードバックパスにおける遅延は増大してしまう。しかしながら、フィードバックパスにおける遅延がフリップフロップ全体としての遅延特性に及ぼす影響は少ないから、フィードバックパスにおける遅延が増大しても問題にならない。
【００８３】
ＰＭＯＳトランジスタＭＰ１２がマスターラッチ７１から取り除かれることに伴い、セレクタ７３は、マスターラッチ７１にクロック信号ＣＫ１、ＣＫ１Ｂを供給し、スレーブラッチ７２にクロック信号ＣＫ２、ＣＫ２Ｂを供給するように構成が変更される。クロック信号ＣＫ１は、マスターラッチ７１のＰＭＯＳトランジスタＭＰ１１とＮＭＯＳトランジスタＭＮ１２のゲートに供給され、クロック信号ＣＫ１Ｂは、ＮＭＯＳトランジスタＭＮ１１のゲートに供給される。クロック信号ＣＫ２は、スレーブラッチ７２のＰＭＯＳトランジスタＭＰ２１とＮＭＯＳトランジスタＭＮ２２のゲートに供給され、クロック信号ＣＫ２Ｂは、ＮＭＯＳトランジスタＭＮ２１のゲートに供給される。
【００８４】
詳細には、図１８Ｂに図示されているように、セレクタ７３は、ＰＭＯＳトランジスタＭＰ３１及びＮＭＯＳトランジスタＭＮ３１は、クロック信号ＣＫ＿ＣＰＵが入力されるノードとクロック信号ＣＫ１が出力されるノードの間に接続され、ＰＭＯＳトランジスタＭＰ３２及びＮＭＯＳトランジスタＭＮ３２は、高位電源電圧Ｖｍが入力されるノードとクロック信号ＣＫ１が出力されるノードの間に接続されている。また、ＰＭＯＳトランジスタＭＰ３３及びＮＭＯＳトランジスタＭＮ３３は、クロック信号ＣＫＢ＿ＣＰＵが入力されるノードとクロック信号ＣＫ２が出力されるノードの間に接続され、ＰＭＯＳトランジスタＭＰ３４及びＮＭＯＳトランジスタＭＮ３４は、高位電源電圧Ｖｓが入力されるノードとクロック信号ＣＫ２が出力されるノードの間に接続されている。
【００８５】
更に、ＰＭＯＳトランジスタＭＰ３５及びＮＭＯＳトランジスタＭＮ３５は、クロック信号ＣＫＢ＿ＣＰＵが入力されるノードとクロック信号ＣＫ１Ｂが出力されるノードの間に接続され、ＰＭＯＳトランジスタＭＰ３６及びＮＭＯＳトランジスタＭＮ３６は、接地電圧Ｇｎｄが入力されるノードとクロック信号ＣＫ１Ｂが出力されるノードの間に接続されている。ＰＭＯＳトランジスタＭＰ３７及びＮＭＯＳトランジスタＭＮ３７は、クロック信号ＣＫ＿ＣＰＵが入力されるノードとクロック信号ＣＫ２Ｂが出力されるノードの間に接続され、ＰＭＯＳトランジスタＭＰ３８及びＮＭＯＳトランジスタＭＮ３８は、接地電圧Ｇｎｄが入力されるノードとクロック信号ＣＫ２Ｂが出力されるノードの間に接続されている。
【００８６】
動作モード信号Ｍｏｄｅが、ＰＭＯＳトランジスタＭＰ３１、ＮＭＯＳトランジスタＭＮ３２、ＰＭＯＳトランジスタＭＰ３３、ＮＭＯＳトランジスタＭＮ３４、ＰＭＯＳトランジスタＭＰ３５、ＮＭＯＳトランジスタＭＮ３６、ＰＭＯＳトランジスタＭＰ３７、ＮＭＯＳトランジスタＭＮ３８のゲートに入力される。また、動作モード信号Ｍｏｄｅと相補の動作モード信号ＭｏｄｅＢが、ＮＭＯＳトランジスタＭＮ３１、ＰＭＯＳトランジスタＭＰ３２、ＮＭＯＳトランジスタＭＮ３３、ＰＭＯＳトランジスタＭＰ３４、ＮＭＯＳトランジスタＭＮ３５、ＰＭＯＳトランジスタＭＰ３６、ＮＭＯＳトランジスタＭＮ３７、ＰＭＯＳトランジスタＭＰ３８のゲートに入力される。
【００８７】
図１８Ａ、図１８Ｂのフリップフロップの動作は、クロック信号ＣＫ１Ｂ２、ＣＫ２Ｂ２が供給されず、また、クロックＣＫ１Ｂ、ＣＫ２Ｂとして、それぞれ、クロック信号ＣＫ１Ｂ１、ＣＫ２Ｂ１と同一の波形の信号が供給される点を除けば、図１７Ａ、図１７Ｂのフリップフロップの動作と同一である。
【００８８】
以上に提示されたＣＰＵ１０のフリップフロップの構成及び動作の説明から理解されるように、小電力モードに設定される場合には、フリップフロップにおいて交流の高位電源電圧Ｖｍ、Ｖｓ及び／又は低位電源電圧Ｇｍ、Ｇｓが使用される一方で、クロック信号ＣＫ＿ＣＰＵ、ＣＫＢ＿ＣＰＵは使用されない。これは、小電力モードにおいてはＣＰＵ１０のクロックツリー１２（図２参照）は使用されないことを意味している。
【００８９】
このような観点から、本実施形態では、クロックツリー１２に含まれるクロックバッファが高速モードにおいてのみ動作され、小電力モードにおいてはクロックバッファの動作が停止されて消費電力が低減される。図１９は、このような動作を行うためのクロックツリー１２の構成を示す回路図である。図１９では、フリップフロップ１４、１５にクロック信号ＣＫ＿ＣＰＵを分配するために使用される部分のみが図示されている。クロックツリー１２は、ツリー状に接続されたトライステートバッファ７８を備えている。トライステートバッファ７８がクロックバッファとして使用される。トライステートバッファ７８と電源端子Ｖｘの間には、動作モード信号Ｍｏｄｅによって制御される電源スイッチ７９が接続されている。電源スイッチ７９としては、最も簡便にはＰＭＯＳトランジスタが使用される。上述のように、動作モード信号Ｍｏｄｅは、ＣＰＵ１０に含まれるフリップフロップ１４、１５にも供給されることに留意されたい。電源端子Ｖｘには、電源生成回路４０から専用電源を供給してもよく、上述の高位電源電圧Ｖｍ、Ｖｓ、Ｖ１〜Ｖｎのいずれかを供給してもよい。
【００９０】
動作モード信号Ｍｏｄｅによって高速モードが選択されると、電源スイッチ７９がオンされると共に高位電源電圧Ｖｍ、Ｖｓ、Ｖ１〜Ｖｎとして直流の正電源電圧Ｖｄｄが供給される。これにより、トライステートバッファ７８のそれぞれに正電源電圧Ｖｄｄが供給され、各トライステートバッファ７８が動作する。
【００９１】
一方、動作モード信号Ｍｏｄｅによって小電力モードが選択されると、電源スイッチ７９がオフされてトライステートバッファ７８の動作が停止される。これにより、小電力モードにおける消費電力が有効に低減される。
【００９２】
図２０Ａ乃至図２０Ｃは、本実施形態におけるＣＰＵ１０全体の動作の一例を示すタイミングチャートである。ここで、図２０Ａ乃至図２０Ｃでは、高位電源電圧Ｖｍ、Ｖｓ、Ｖ１〜ＶｎがＣＰＵ１０に供給される場合の動作が図示されている。
【００９３】
図２０Ａに図示されているように、動作モード信号Ｍｏｄｅが“０”に設定されると、集積回路装置が高速モードに設定される。この場合、１動作サイクルの期間が短く設定され、高速動作が実現される。ＣＰＵ１０の各フリップフロップは、短く設定された各動作サイクルのそれぞれにおいてデータを取り込み、その出力を取り込んだデータに合わせて変化させる。高速モードにおいては、１動作サイクルは、共通クロック信号ＣＫの１周期に一致している。一方、動作モード信号Ｍｏｄｅが“１”に設定されると、集積回路装置が小電力モードに設定される。この場合、１動作サイクルの期間が長くなり、動作は相対的に低速になる。ただし、小電力モードでは断熱動作と電荷リサイクル動作が行われ、これにより、消費電力が低減される。
【００９４】
図２０Ｂは、集積回路装置が高速モードに設定されたときのＣＰＵ１０の動作を示すタイミングチャートである。高速モードでは、ＣＰＵ１０に供給されるクロック信号ＣＫ＿ＣＰＵとして共通クロック信号ＣＫが選択される。更に、高位電源電圧Ｖｍ、Ｖｓ、Ｖ１〜Ｖｎとして直流の正電源電圧ＶｄｄがＣＰＵ１０に供給され、ＣＰＵ１０の論理セル及びフリップフロップは、いずれも、通常のＣＭＯＳ動作を行う。
【００９５】
このとき、命令メモリ２０の入力に接続されたクロックセレクタ２１は、共通クロック信号ＣＫをクロック信号ＣＫ＿Ｍ１として選択する。これにより、命令メモリ２０は、共通クロック信号ＣＫに同期して動作することになる。一方、データメモリ３０の入力に接続されたクロックセレクタ３１は、共通クロック信号ＣＫの反転信号をクロック信号ＣＫ＿Ｍ２として選択する。これにより、データメモリ３０は、共通クロック信号ＣＫの反転信号に同期して動作することになる。
【００９６】
一方、図２０Ｃは、集積回路装置が小電力モードに設定されたときのＣＰＵ１０の動作を示すタイミングチャートであり、図２０Ｄは、ＣＰＵ１０の動作を示すフローチャートである。小電力モードでは、ＣＰＵ１０にはクロック信号ＣＫ＿ＣＰＵが供給されない。更に、高位電源電圧Ｖｍ、Ｖｓ、Ｖ１〜Ｖｎとして交流の電源電圧がＣＰＵ１０に供給される。
【００９７】
図２０Ｃ、図２０Ｄに図示されているように、各動作サイクルの評価フェーズの開始直前に高位電源電圧Ｖｓが接地電圧Ｇｎｄから正電源電圧Ｖｄｄにプルアップされる（ステップＳ０１）。このとき、高位電源電圧Ｖｍは正電源電圧Ｖｄｄの状態に維持され、高位電源電圧Ｖ１〜Ｖｎは接地電圧Ｇｎｄの状態に維持される。その後、評価フェーズにおいては、高位電源電圧Ｖ１〜Ｖｎが順次に正電源電圧Ｖｄｄにプルアップされる（ステップＳ０２）。これにより、ＣＰＵ１０の論理セルにおいて断熱動作が行われる。上述のように、高位電源電圧Ｖ１〜Ｖｎがプルアップされる順序は、例えば、図５Ｂ、図６Ａ〜図６Ｃに図示されるように、様々に選択可能である。高位電源電圧Ｖ１〜Ｖｎのプルアップと並行して、高位電源電圧Ｖｍが接地電圧Ｇｎｄにプルダウンされる（ステップＳ０２）。これにより、ＣＰＵ１０のフリップフロップのマスターラッチ７１へのデータ取り込みの準備が完了する。更に、高位電源電圧Ｖｍが接地電圧Ｇｎｄに、高位電源電圧Ｖ１〜Ｖｎが正電源電圧Ｖｄｄに設定され、これにより論理セルの各ノードの演算値が確定した後（ステップＳ０３）、評価フェーズの終了時に高位電源電圧Ｖｍが接地電圧Ｇｎｄから正電源電圧Ｖｄｄにプルアップされ（ステップＳ０４）、各フリップフロップにおいてデータ入力Ｄの値が保持ノードＵに取り込まれる。
【００９８】
回収フェーズでは、高位電源電圧Ｖｎ〜Ｖ１が順次に接地電圧Ｇｎｄにプルダウンされる（ステップＳ０６）。これにより、ＣＰＵ１０の論理セルにおいて電荷リサイクル動作が行われる。高位電源電圧Ｖ１〜Ｖｎがプルダウンされる順序は、例えば、図５Ｂ、図６Ａ〜図６Ｃに図示されるように、様々に選択可能である。高位電源電圧Ｖ１〜Ｖｎのプルアップと並行して、高位電源電圧Ｖｓが接地電圧Ｇｎｄにプルダウンされる（ステップＳ０６）。更に、高位電源電圧Ｖｓが接地電圧Ｇｎｄに、高位電源電圧Ｖ１〜Ｖｎが接地電圧Ｇｎｄに設定された後（ステップＳ０５）、高位電源電圧Ｖｓが正電源電圧Ｖｄｄに再度にプルアップされ、これにより、ＣＰＵ１０のフリップフロップのスレーブラッチ７２に保持ノードＵの値が取り込まれ、次の動作サイクルの動作が開始される。以上で各動作サイクルの動作が完了する。
【００９９】
このとき、命令メモリ２０の入力に接続されたクロックセレクタ２１は、電源生成回路４０によって生成されたクロック信号ＭＣＫ１をクロック信号ＣＫ＿Ｍ１として選択し、データメモリ３０の入力に接続されたクロックセレクタ３１は、電源生成回路４０によって生成されたクロック信号ＭＣＫ２をクロック信号ＣＫ＿Ｍ２として選択する。クロック信号ＭＣＫ１、ＭＣＫ２（即ち、小電力モードについてのクロック信号ＣＫ＿Ｍ１、ＣＫ＿Ｍ２）は、高位電源電圧Ｖｍ、Ｖｓ、及びＶ１〜Ｖｎの何れかと同期して生成される。これは、該集積回路装置が小電力モードに設定された場合におけるＣＰＵ１０におけるデータ処理のタイミングと、命令メモリ２０及びデータメモリ３０へのアクセスタイミングを整合させるためである。小電力モードにおいては、断熱動作及び電荷リサイクル動作が行われるために動作速度が遅くなり、ＣＰＵ１０におけるデータ処理のタイミングが共通クロック信号ＣＫと同期しない。命令メモリ２０及びデータメモリ３０の動作タイミングを制御するクロック信号ＣＫ＿Ｍ１、ＣＫ＿Ｍ２を電源生成回路４０によって生成される交流の高位電源電圧Ｖｍ、Ｖｓ、及びＶ１〜Ｖｎの何れかと同期して生成することで、ＣＰＵ１０におけるデータ処理のタイミングに合わせてＣＰＵ１０と命令メモリ２０の間のデータ交換、及び、ＣＰＵ１０とデータメモリ３０の間のデータ交換を行うことができる。
【０１００】
図２１Ａは、高位電源電圧Ｖｍ、Ｖｓ、Ｖ１〜Ｖｎを供給する電源生成回路４０の構成の例を示すブロック図である。上述のように、電源生成回路４０は、波形生成回路４１とデジタル制御回路４２とを備えている。波形生成回路４１は、複数のアナログスイッチ４３と階段波生成回路４４とを備えている。アナログスイッチ４３は、高位電源電圧Ｖｍ、Ｖｓ、Ｖ１〜Ｖｎにそれぞれに対応するように設けられており、各アナログスイッチ４３は、デジタル制御回路４２から供給される制御信号Ｓ０［０：３］に応答して、対応する高位電源電圧（高位電源電圧Ｖｍ、Ｖｓ、Ｖ１〜Ｖｎのいずれか）を生成する。制御信号Ｓ０［０：３］は、４ビットの信号である。階段波生成回路４４は、デジタル制御回路４２から供給される制御信号Ａ［１：４］に応答して階段波信号Ｐ及び／Ｐを生成する。ここで、階段波信号Ｐ及び／Ｐは、互いに１８０度位相がずれた階段波信号である。デジタル制御回路４２は、制御信号Ｓ０［０：３］と制御信号Ａ［１：４］とを生成する機能を有している。デジタル制御回路４２は、更に、上述のクロック信号ＭＣＫ１、ＭＣＫ２を生成し、クロックセレクタ２１、３１に供給する機能も有している（図２参照）。
【０１０１】
図２１Ｂは、各アナログスイッチ４３の構成を示す回路図である。各アナログスイッチ４３は、ＮＭＯＳトランジスタＭＮ５１〜ＭＮ５４を備えている。ＮＭＯＳトランジスタＭＮ５１〜ＭＮ５４のゲートには、それぞれ、デジタル制御回路４２から供給された制御信号Ｓ０［０］、Ｓ０［１］、Ｓ０［２］、Ｓ０［３］が供給される。ここで、制御信号Ｓ０［０］、Ｓ０［１］、Ｓ０［２］、Ｓ０［３］は、上述の制御信号Ｓ０［０：３］の各ビットに対応する信号である。ＮＭＯＳトランジスタＭＮ５１は、高位電源電圧Ｖｉ（Ｖｉは、高位電源電圧Ｖｍ、Ｖｓ、Ｖ１〜Ｖｎのいずれか）を出力するノードと接地電圧Ｇｎｄが供給される電源線の間に接続され、ＮＭＯＳトランジスタＭＮ５２は、高位電源電圧Ｖｉを出力するノードと直流の正電源電圧Ｖｄｄが供給される電源線の間に接続される。ＮＭＯＳトランジスタＭＮ５３は、高位電源電圧Ｖｉ（Ｖｉは、高位電源電圧Ｖｍ、Ｖｓ、Ｖ１〜Ｖｎのいずれか）を出力するノードと階段波信号Ｐが供給される信号線の間に接続され、ＮＭＯＳトランジスタＭＮ５４は、高位電源電圧Ｖｉを出力するノードと階段波信号／Ｐが供給される電源線の間に接続される。
【０１０２】
図２１Ｃは、階段波生成回路４４の構成を示す回路図である。階段波生成回路４４は、スイッチトキャパシタ回路として構成されており、ＮＭＯＳトランジスタＭＮ６１〜ＭＮ６８と、キャパシタＣ６１、Ｃ６２とを備えている。ＮＭＯＳトランジスタＭＮ６１は、階段波信号Ｐを出力するノードと、正電源電圧Ｖｄｄが供給されるノードの間に接続され、ＮＭＯＳトランジスタＭＮ６２は、階段波信号／Ｐを出力するノードと、正電源電圧Ｖｄｄが供給されるノードの間に接続される。ＮＭＯＳトランジスタＭＮ６３は、階段波信号Ｐを出力するノードと、キャパシタＣ６１の第１端子の間に接続され、ＮＭＯＳトランジスタＭＮ６４は、階段波信号／Ｐを出力するノードと、キャパシタＣ６１の第１端子の間に接続される。キャパシタＣ６１の第２端子には接地電圧Ｇｎｄが供給される。ＮＭＯＳトランジスタＭＮ６５は、階段波信号Ｐを出力するノードと、キャパシタＣ６２の第１端子の間に接続され、ＮＭＯＳトランジスタＭＮ６６は、階段波信号／Ｐを出力するノードと、キャパシタＣ６２の第１端子の間に接続される。キャパシタＣ６２の第２端子には接地電圧Ｇｎｄが供給される。ＮＭＯＳトランジスタＭＮ６７は、階段波信号Ｐを出力するノードと、接地電圧Ｇｎｄが供給されるノードの間に接続され、ＮＭＯＳトランジスタＭＮ６８は、階段波信号／Ｐを出力するノードと、接地電圧Ｇｎｄが供給されるノードの間に接続される。
【０１０３】
ＮＭＯＳトランジスタＭＮ６１、ＭＮ６８のゲートには制御信号Ａ１が供給され、ＮＭＯＳトランジスタＭＮ６３、ＭＮ６６のゲートには制御信号Ａ２が供給され、ＮＭＯＳトランジスタＭＮ６４、ＭＮ６５のゲートには制御信号Ａ３が供給され、ＮＭＯＳトランジスタＭＮ６２、ＭＮ６７のゲートには制御信号Ａ４が供給される。
【０１０４】
図２２は、集積回路装置が小電力モードに設定された場合の電源生成回路４０全体の動作を示すタイミングチャートであり、図２３は、階段波生成回路４４の動作を示すタイミングチャートである。図２２では、ｎ＝４として論理セル１６１〜１６４に供給される高位電源電圧Ｖ１〜Ｖｎ（Ｖ４）の生成について示しているが、高位電源電圧Ｖｍ、Ｖｓについても同様に生成される。
【０１０５】
図２３に図示されているように、デジタル制御回路４２は、共通クロック信号ＣＫに同期して、制御信号Ａ１、Ａ２、Ａ３、Ａ４を周期的に正電源電圧Ｖｄｄにプルアップする。詳細には、階段波信号Ｐ、／Ｐの１周期ＴＳＴＥＰの間に、制御信号Ａ１、Ａ２、Ａ３、Ａ４は、Ａ１、Ａ２、Ａ３、Ａ４、Ａ３、Ａ２の順に正電源電圧Ｖｄｄにプルアップする。これにより、振幅が正電源電圧Ｖｄｄの階段波信号Ｐ、／Ｐが、互いの位相が１８０度異なるように生成される。
【０１０６】
そして、図２２に図示されているように、高位電源電圧Ｖ１〜Ｖ４は、制御信号Ｓ０［０］、Ｓ０［１］、Ｓ０［２］、Ｓ０［３］によってＮＭＯＳトランジスタＭＮ５１〜ＭＮ５４を制御して階段波信号Ｐ、／Ｐの波形の一部を取り出すことによって生成される。上述のように、高位電源電圧Ｖ１〜Ｖ４は、１動作サイクル当たりに１回、接地電圧Ｇｎｄから正電源電圧Ｖｄｄにプルアップされ、その後、所定の経過時間の後で正電源電圧Ｖｄｄから接地電圧Ｇｎｄにプルダウンされる。
【０１０７】
一方、集積回路装置が高速モードに設定された場合には、各アナログスイッチ４３のＮＭＯＳトランジスタＭＮ５２が制御信号［１］によってオンされて直流の正電源電圧Ｖｄｄが、高位電源電圧Ｖｍ、Ｖｓ、Ｖ１〜Ｖ４が生成される。
【０１０８】
図２４Ａは、高位電源電圧Ｖｍ、Ｖｓ、Ｖ１〜Ｖｎを供給する電源生成回路４０の構成の他の例を示すブロック図である。図２４Ａの電源生成回路４０の構成は、図２１Ａの電源生成回路４０の構成と類似しているが、波形生成回路４１が、階段波生成回路４４の代わりに正弦波生成回路４４Ａを備えている点で異なる。図２４Ａの電源生成回路４０では、正弦波生成回路４４Ａによって正弦波信号Ｐ、／Ｐが生成され、アナログスイッチ４３に供給される。各アナログスイッチ４３は、制御信号Ｓ０［０：３］によって制御されて対応する高位電源電圧（高位電源電圧Ｖｍ、Ｖｓ、Ｖ１〜Ｖｎのいずれか）を生成する。図２４Ａの電源生成回路４０の構成では、正弦波生成回路４４Ａにおいて正弦波信号Ｐ、／Ｐに同期した同期信号ＣＫＸが生成され、その同期信号ＣＫＸに応答して制御信号Ｓ０［０：３］、及び、クロック信号ＭＣＫ１、ＭＣＫ２が生成される。
【０１０９】
図２４Ｂは、正弦波生成回路４４Ａの構成の例を示す回路図である。正弦波生成回路４４Ａは、ＰＭＯＳトランジスタＭＰ７１、ＭＰ７２と、ＮＭＯＳトランジスタＭＮ７１、ＭＮ７２と、インダクタＬと、キャパシタＣ７１、Ｃ７２とを備えている。ＰＭＯＳトランジスタＭＰ７１、ＭＰ７２は、クロスカップル接続されており、その一方のドレインが他方のゲートに接続されている。ＰＭＯＳトランジスタＭＰ７１、ＭＰ７２のソースには正電源電圧Ｖｄｄが供給されている。また、ＮＭＯＳトランジスタＭＮ７１、ＭＮ７２も、クロスカップル接続されており、その一方のドレインが他方のゲートに接続されている。ＮＭＯＳトランジスタＭＮ７１、ＭＮ７２のソースには接地電圧Ｇｎｄが供給されている。ＰＭＯＳトランジスタＭＰ７１、ＭＰ７２のドレインは、それぞれ、ＮＭＯＳトランジスタＭＮ７１、ＭＮ７２のドレインに接続されている。ＰＭＯＳトランジスタＭＰ７１及びＮＭＯＳトランジスタＭＮ７１のドレインと、ＰＭＯＳトランジスタＭＰ７２及びＮＭＯＳトランジスタＭＮ７２のドレインの間にインダクタＬが接続されている。更に、ＰＭＯＳトランジスタＭＰ７１及びＮＭＯＳトランジスタＭＮ７１のドレインは、キャパシタＣ７１を介して接地電圧Ｇｎｄが供給されているノードに接続され、ＰＭＯＳトランジスタＭＰ７２及びＮＭＯＳトランジスタＭＮ７２のドレインは、キャパシタＣ７２を介して接地電圧Ｇｎｄが供給されているノードに接続されている。ＰＭＯＳトランジスタＭＰ７１及びＮＭＯＳトランジスタＭＮ７１のドレインから正弦波信号Ｐが出力され、ＰＭＯＳトランジスタＭＰ７２及びＮＭＯＳトランジスタＭＮ７２のドレインから正弦波信号／Ｐが出力される。
【０１１０】
加えて、正弦波信号Ｐ、／Ｐを比較するコンパレータ４５が設けられる。コンパレータ４５は、同期信号ＣＫＸを正弦波信号Ｐ、／Ｐの比較結果に対応するように生成する。上述のように、同期信号ＣＫＸは、制御信号Ｓ０［０：３］、及び、クロック信号ＭＣＫ１、ＭＣＫ２の生成タイミングの制御に用いられる。
【０１１１】
図２５は、図２４Ａの電源生成回路４０の動作を示すタイミングチャートである。ｎ＝４として論理セル１６１〜１６４に供給される高位電源電圧Ｖ１〜Ｖｎ（Ｖ４）の生成について示しているが、高位電源電圧Ｖｍ、Ｖｓについても同様に生成される。
【０１１２】
正弦波生成回路４４Ａによって発生された正弦波信号Ｐ、／Ｐが各アナログスイッチ４３に供給され、更に、同期信号ＣＫＸがデジタル制御回路４２に供給される。デジタル制御回路４２は、同期信号ＣＫＸに同期して制御信号Ｓ０［０］〜Ｓ０［３］を生成し、アナログスイッチ４３のそれぞれに供給する。高位電源電圧Ｖ１〜Ｖ４は、制御信号Ｓ０［０］、Ｓ０［１］、Ｓ０［２］、Ｓ０［３］によってＮＭＯＳトランジスタＭＮ５１〜ＭＮ５４を制御して正弦波信号Ｐ、／Ｐの波形の一部を取り出すことによって生成される。上述のように、高位電源電圧Ｖ１〜Ｖ４は、１動作サイクル当たりに１回、接地電圧Ｇｎｄから正電源電圧Ｖｄｄにプルアップされ、その後、所定の経過時間の後で正電源電圧Ｖｄｄから接地電圧Ｇｎｄにプルダウンされる。
【０１１３】
本実施形態のＣＰＵ１０では、多くの電源電圧（例えば、高位電源電圧Ｖｍ、Ｖｓ、Ｖ１〜Ｖｎ、低位電源電圧Ｇｍ、Ｇｓ、Ｇ１〜Ｇｎ）が使用されるため、電源の設計及びレイアウトが重要になる。以下では、ＣＰＵ１０の好適なレイアウトについて議論する。
【０１１４】
図２６Ａは、ＣＰＵ１０に高位電源電圧Ｖｍ、Ｖｓ、Ｖ１〜Ｖ６と低位電源電圧（接地電圧）Ｇｎｄとが供給される場合のＣＰＵ１０の好適なレイアウトを示す図である。図２６Ａでは、同一の高位電源電圧が供給されるセルが特定の領域に集中して配置されるアイランド状配置が採用されている。
【０１１５】
詳細には、図２６Ａに図示されているように、ＣＰＵ１０に、ＦＦ領域８０と、Ｖ１領域８１と、Ｖ２領域８２と、Ｖ３領域８３と、Ｖ４領域８４と、Ｖ５領域８５と、Ｖ６領域８６とが設けられる。ＦＦ領域８０とは、フリップフロップが配置される領域であり、高位電源電圧Ｖｍ、Ｖｓが供給される。ここで、上述のように、ＣＰＵ１０のフリップフロップには、マスターラッチに対して高位電源電圧Ｖｍが供給され、スレーブラッチに対して高位電源電圧Ｖｓが供給されることに留意されたい。Ｖ１領域８１とＶ２領域８２とＶ３領域８３とＶ４領域８４とＶ５領域８５とＶ６領域８６は、それぞれ、高位電源電圧Ｖ１〜Ｖ６が供給される領域である。
【０１１６】
図２６Ｂは、図２６Ａに図示されているＦＦ領域８０のＡ部におけるレイアウトの一例を示している。図２６Ｂのレイアウトでは、高位電源電圧Ｖｍが供給されている電源線９１と、高位電源電圧Ｖｓが供給されている電源線９２と、低位電源電圧（接地電圧）Ｇｎｄが供給されている電源線９３とが、繰り返して並べて配置されている。ここで、一対の電源線９１、９２が近接して配置されており、その電源線９１、９２の対の間に電源線９３が配置されている。電源線９１、９２の対と電源線９３の間に、フリップフロップを収容するフリップフロップセル９４が配置される。
【０１１７】
図２６Ｃは、ＦＦ領域８０のＡ部におけるレイアウトの他の例を示している。図２６Ｃのレイアウトでは、高位電源電圧Ｖｍが供給されている電源線９１と、高位電源電圧Ｖｓが供給されている電源線９２とが互いに離間されながら交互に配置され、更に、隣接する電源線９１、９２の間に、低位電源電圧（接地電圧）Ｇｎｄが供給されている電源線９３が配置される。フリップフロップを収容するフリップフロップセル９４は、隣接する電源線９１、９２の間に、当該フリップフロップセル９４の中央部で電源線９３が横切るように配置される。
【０１１８】
一方、図２６Ｄは、Ｖ１〜Ｖ６領域８１〜８６のレイアウトを示しており、特に、図２６ＡのＢ部におけるレイアウトを拡大して示している。Ｖ１領域８１では、高位電源電圧Ｖ１が供給される電源線１０１１と接地電圧Ｇｎｄが供給される電源線１０２とが交互に配置され、Ｖ２領域８２では、高位電源電圧Ｖ２が供給される電源線１０１２と接地電圧Ｇｎｄが供給される電源線１０２とが交互に配置される。同様に、Ｖ３領域８３では、高位電源電圧Ｖ３が供給される電源線１０１３と接地電圧Ｇｎｄが供給される電源線１０２とが交互に配置され、Ｖ４領域８４では、高位電源電圧Ｖ４が供給される電源線１０１４と接地電圧Ｇｎｄが供給される電源線１０２とが交互に配置される。更に、Ｖ５領域８５では、高位電源電圧Ｖ５が供給される電源線１０１５と、接地電圧Ｇｎｄが供給される電源線１０２とが交互に配置され、Ｖ６領域８６では、高位電源電圧Ｖ６が供給される電源線１０１６と、接地電圧Ｇｎｄが供給される電源線１０２とが交互に配置される。Ｖ１〜Ｖ３領域８１〜８３と、Ｖ４〜Ｖ６領域８４〜８６の間にはセル配置禁止領域８７が設けられ、これにより、高位電源電圧Ｖ１〜Ｖ３が供給される電源線１０１１〜１０１３と高位電源電圧Ｖ４〜Ｖ６が供給される電源線１０１４〜１０１６とが電気的に分離される。
【０１１９】
また、図２７に図示されているように、Ｖ１領域８１とＶ２領域８２とＶ３領域８３とＶ４領域８４とＶ５領域８５とＶ６領域８６を設ける代わりに、高位電源電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４・・・Ｖｎが供給されるセル列が繰り返し並べて配置されてもよい。図２７のレイアウトでは、高位電源電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４・・・Ｖｎが供給される電源線１０１１〜１０１ｎが順次に繰り返して並べられ、電源線１０１１〜１０１ｎの隣接する２本の電源線の間に、接地電圧Ｇｎｄが供給される電源線１０２が設けられる。この場合、セル１０３は、電源線１０１１〜１０１ｎと、それに隣接する電源線１０２の間に設けられる。
【０１２０】
一方、図２８Ａは、ＣＰＵ１０に高位電源電圧Ｖｍ、Ｖｓ、Ｖ１〜Ｖ６と低位電源電圧Ｇｍ、Ｇｓ、Ｇ１〜Ｇ６とが供給される場合のＣＰＵ１０の好適なレイアウトを示す図である。図２８Ａのレイアウトでは、ＣＰＵ１０に、ＦＦ領域８０Ａと、Ｖ１／Ｇ１領域８１Ａと、Ｖ２／Ｇ２領域８２Ａと、Ｖ３／Ｇ３領域８３Ａと、Ｖ４／Ｇ４領域８４Ａと、Ｖ５／Ｇ５領域８５Ａと、Ｖ６／Ｇ６領域８６Ａとが設けられる。ＦＦ領域８０Ａとは、フリップフロップが配置される領域であり、高位電源電圧Ｖｍ、Ｖｓと低位電源電圧Ｇｍ、Ｇｓとが供給される。ここで、上述のように、図１６Ａ、図１６Ｂの構成のＣＰＵ１０のフリップフロップには、マスターラッチに対して高位電源電圧Ｖｍと低位電源電圧Ｇｓとが供給され、スレーブラッチに対して高位電源電圧Ｖｓと低位電源電圧Ｇｓとが供給されることに留意されたい。Ｖ１／Ｇ１領域８１Ａは、高位電源電圧Ｖ１と低位電源電圧Ｇ１とが供給される領域であり、Ｖ２／Ｇ２領域８２Ａは、高位電源電圧Ｖ２と低位電源電圧Ｇ２とが供給される領域である。また、Ｖ３／Ｇ３領域８３Ａは、高位電源電圧Ｖ３と低位電源電圧Ｇ３とが供給される領域であり、Ｖ４／Ｇ４領域８４Ａは、高位電源電圧Ｖ４と低位電源電圧Ｇ４とが供給される領域である。更に、Ｖ５／Ｇ５領域８５Ａは、高位電源電圧Ｖ５と低位電源電圧Ｇ５とが供給される領域であり、Ｖ６／Ｇ６領域８６Ａは、高位電源電圧Ｖ６と低位電源電圧Ｇ６とが供給される領域である。
【０１２１】
図２８Ｂは、Ｖ１／Ｇ１〜Ｖ６／Ｇ６領域８１Ａ〜８６Ａのレイアウトを示しており、特に、図２８ＡのＣ部におけるレイアウトを拡大して示している。Ｖ１／Ｇ１領域８１Ａでは、高位電源電圧Ｖ１が供給される電源線１０１１と低位電源電圧Ｇ１が供給される電源線１０２１とが交互に配置され、Ｖ２／Ｇ２領域８２Ａでは、高位電源電圧Ｖ２が供給される電源線１０１２と低位電源電圧Ｇ２が供給される電源線１０２２とが交互に配置される。Ｖ３／Ｇ３〜Ｖ６／Ｇ６領域８３Ａ〜８６Ａにおいても同様であり、Ｖ３／Ｇ３領域８３Ａでは、高位電源電圧Ｖ３が供給される電源線（図示されない）と低位電源電圧Ｇ３が供給される電源線（図示されない）とが交互に配置され、Ｖ４／Ｇ４領域８４Ａでは、高位電源電圧Ｖ４が供給される電源線（図示されない）と低位電源電圧Ｇ４が供給される電源線（図示されない）とが交互に配置される。更に、Ｖ５／Ｇ５領域８５Ａでは、高位電源電圧Ｖ５が供給される電源線１０１５と、低位電源電圧Ｇ５が供給される電源線１０２５とが交互に配置され、Ｖ６領域８６では、高位電源電圧Ｖ６が供給される電源線１０１６と、接地電圧Ｇｎｄが供給される電源線１０２とが交互に配置される。Ｖ１／Ｇ１〜Ｖ６／Ｇ６領域８１Ａ〜８６Ａの隣接する２つの領域の間にはセル配置禁止領域８７が設けられる。
【０１２２】
なお、以上には、本発明の実施形態が具体的に記述されているが、本発明は上述の実施形態に限定されると解釈してはならない。例えば、以上には本発明が、ハーバードアーキテクチャを採用した汎用マイコンに適用されている実施形態が記述されているが、本発明は、他の集積回路装置に適用されてもよい。
【符号の説明】
【０１２３】
１０：ＣＰＵ
１１：機能ブロック
１２：クロックツリー
１３：クロックセレクタ
１４、１５、１７、１８：フリップフロップ
１６１、１６２、１６３、１６４、１６ｎ、１９１、１９２、１９３、１９ｎ：論理セル
２０：命令メモリ
２１：クロックセレクタ
３０：データメモリ
３１：クロックセレクタ
４０：電源生成回路
４１：波形生成回路
４２：デジタル制御回路
４３：アナログスイッチ
４４：階段波生成回路
４４Ａ：正弦波生成回路
４５：コンパレータ
５１：半導体基板
５２：ｎウェル
５３、５４：ｎ＋領域
５５：ゲート絶縁膜
５６：ゲート電極
５７：ｐ＋領域
５８、５９：ｐ＋領域
６０：ゲート絶縁膜
６１：ゲート電極
６２：ｎ＋領域
７１：マスターラッチ
７２：スレーブラッチ
７３、７３ａ、７３ｂ：セレクタ
７４、７５、７６、７７：インバータ
７８：トライステートバッファ
７９：電源スイッチ
８０、８０Ａ：ＦＦ領域
８１：Ｖ１領域
８１Ａ：Ｖ１／Ｇ１領域
８２：Ｖ２領域
８２Ａ：Ｖ２／Ｇ２領域
８３：Ｖ３領域
８３Ａ：Ｖ３／Ｇ３領域
８４：Ｖ４領域
８４Ａ：Ｖ４／Ｇ４領域
８５：Ｖ５領域
８５Ａ：Ｖ５／Ｇ５領域
８６：Ｖ６領域
８６Ａ：Ｖ６／Ｇ６領域
８７、８７Ａ：セル配置禁止領域
９１、９２、９３：電源線
９４：フリップフロップセル
１０１１、１０１２、１０１３、１０１４、１０１５、１０１６：電源線
１０２、１０２１、１０２２、１０２５、１０２６：電源線
１０３：セル
ＭＮ１、ＭＮ２：ＮＭＯＳトランジスタ
ＭＰ１、ＭＰ２：ＰＭＯＳトランジスタ
ＭＮ１１、ＭＮ１２、ＭＮ２１、ＭＮ２２：ＮＭＯＳトランジスタ
ＭＰ１１、ＭＰ１２、ＭＰ２１、ＭＰ２２：ＰＭＯＳトランジスタ
ＭＮ３１、ＭＮ３２、ＭＮ３３、ＭＮ３４、ＭＮ３５、ＭＮ３６、ＭＮ３７、ＭＮ３８、ＭＮ３９、ＭＮ４０、ＭＮ４１、ＭＮ４２：ＮＭＯＳトランジスタ
ＭＰ３１、ＭＰ３２、ＭＰ３３、ＭＰ３４、ＭＰ３５、ＭＰ３６、ＭＰ３７、ＭＰ３８、ＭＰ３９、ＭＰ４０、ＭＰ４１、ＭＰ４２：ＰＭＯＳトランジスタ
ＭＮ５１、ＭＮ５２、ＭＮ５３、ＭＮ５４：ＮＭＯＳトランジスタ
ＭＮ６１、ＭＮ６２、ＭＮ６３、ＭＮ６４、ＭＮ６５、ＭＮ６６、ＭＮ６７、ＭＮ６８：ＮＭＯＳトランジスタ
Ｃ６１、Ｃ６２：キャパシタ
ＭＮ７１、ＭＮ７２：ＮＭＯＳトランジスタ
ＭＰ７１、ＭＰ７２：ＰＭＯＳトランジスタ
Ｃ７１、Ｃ７２：キャパシタ
Ｌ：インダクタ
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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【図１７Ｄ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１９】
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【図２０Ａ】
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【図２０Ｂ】
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【図２０Ｃ】
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【図２０Ｄ】
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【図２１Ａ】
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【図２１Ｂ】
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【図２１Ｃ】
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【図２２】
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【図２３】
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【図２４Ａ】
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【図２４Ｂ】
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【図２５】
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【図２６Ａ】
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【図２６Ｂ】
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【図２６Ｃ】
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【図２６Ｄ】
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【図２７】
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【図２８Ａ】
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【図２８Ｂ】
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