(57)【要約】【課題】端子数が削減され、且つ高画質な表示装置を提供すること。【解決手段】シリアルパラレル変換回路と当該シリアルパラレル変換回路にシリアル信号を供給する外部接続端子の位置関係に着眼し、シリアルパラレル変換回路と、当該シリアルパラレル変換回路にシリアル信号を供給する外部接続端子と、の間のＲＣ負荷を低減するように、互いを近接して設ける構成に想到した。【選択図】図１
2013148888.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス状に複数の画素が設けられた画素領域と、
前記画素領域と接続された走査線駆動回路と、
前記画素領域と接続された信号線駆動回路と、
前記信号線駆動回路にパラレル信号を供給するシリアルパラレル変換回路と、
前記シリアルパラレル変換回路にシリアル信号を供給する第１の外部接続端子と、を有し、
前記シリアルパラレル変換回路は、前記画素領域が設けられた素子基板に形成された結晶性シリコン膜を備えるトランジスタを含み、
前記第１の外部接続端子と前記シリアルパラレル変換回路の間のＲＣ負荷をＲＣとしたとき、ＲＣが下記数式（１）を満たす表示装置。
【数１】
2013148888.tif 000008
ただし、数式（１）中、Ｈは走査線１行に含まれる画素数（水平画素数ともいう）、Ｖは走査線の行数（垂直画素数ともいう）、ｆｐｓはフレームレート、ｎは階調数をそれぞれ表す。
【請求項２】
前記信号線駆動回路が前記画素領域の行に沿って設けられ、
前記走査線駆動回路が前記画素領域の列に沿って設けられ、
前記シリアルパラレル変換回路が、前記信号線駆動回路と前記走査線駆動回路が近接する角部に、前記画素領域から前記走査線駆動回路よりも離れて、設けられ、
前記シリアルパラレル変換回路が前記信号線駆動回路にパラレル信号を供給する配線が、前記画素領域の行に沿って、前記画素領域と前記信号線駆動回路の間に設けられている、請求項１記載の表示装置。
【請求項３】
タイミング信号生成回路と、
前記タイミング信号生成回路にクロック信号を供給する第２の外部接続端子と、
前記タイミング信号生成回路にスタートパルス信号を供給する第３の外部接続端子と、を有し、
前記タイミング信号生成回路は、前記素子基板に形成された結晶性シリコン膜を備えるトランジスタを含み、且つ前記信号線駆動回路と、前記走査線駆動回路と、前記シリアルパラレル変換回路とに、タイミング信号を出力する、請求項１記載の表示装置。
【請求項４】
タイミング信号生成回路と、
前記タイミング信号生成回路にクロック信号を供給する第２の外部接続端子と、
前記タイミング信号生成回路にスタートパルス信号を供給する第３の外部接続端子と、を有し、
前記信号線駆動回路が画素領域の行に沿って設けられ、
前記走査線駆動回路が画素領域の列に沿って設けられ、
前記シリアルパラレル変換回路が、前記信号線駆動回路と前記走査線駆動回路が近接する角部に、前記画素領域から前記走査線駆動回路よりも離れて、設けられ、
前記タイミング信号生成回路が、第２の外部接続端子に近接する位置に、前記シリアルパラレル変換回路に隣接して、前記画素領域から離れて、設けられ、
前記タイミング信号生成回路は、前記素子基板に形成された結晶性シリコン膜を備えるトランジスタを含み、且つ前記信号線駆動回路と、前記走査線駆動回路と、前記シリアルパラレル変換回路とに、タイミング信号を出力する、請求項１記載の表示装置。
【請求項５】
タイミング信号生成回路と、
前記タイミング信号生成回路にクロック信号を供給する第２の外部接続端子と、
前記タイミング信号生成回路にスタートパルス信号を供給する第３の外部接続端子と、
高電源電位が供給される第４の外部接続端子と、
低電源電位が供給される第５の外部接続端子と、
接地電位が供給される第６の外部接続端子と、を有し、
前記信号線駆動回路が前記画素領域の行に沿って設けられ、
前記走査線駆動回路が前記画素領域の列に沿って設けられ、
前記シリアルパラレル変換回路が、前記信号線駆動回路と前記走査線駆動回路が近接する角部に、前記画素領域から前記走査線駆動回路よりも離れて設けられ、
前記タイミング信号生成回路が、第２の外部接続端子に近接する位置に、前記シリアルパラレル変換回路に隣接して、前記画素領域から離れて、設けられ、
前記タイミング信号生成回路は、画素領域が設けられた素子基板に形成された結晶性シリコン膜を備えるトランジスタを含み、前記信号線駆動回路と、前記走査線駆動回路と、前記シリアルパラレル変換回路とに、タイミング信号を出力し、
前記画素領域に設けられた画素が発光素子を備え、
前記発光素子は、前記素子基板上に第１の電極と、前記第１の電極上に発光性の有機化合物を含む層と、前記発光性の有機化合物を含む層上に第２の電極と、を備え、
前記第１の電極は、シリアル信号に応じて前記高電源電位と前記低電源電位の間の電位が供給され、
前記第２の電極は、前記高電源電位または前記低電源電位の一方が供給される、請求項１記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関する。
【背景技術】
【０００２】
表示装置に画像を表示するには、大量の画像信号を表示装置に供給する必要がある。画像信号を供給する装置（例えば電子機器本体等）と表示装置の接続には、多数（例えばＶＧＡにおいて６４０程度）の配線が必要とされる。そして、当該配線の容積が表示装置の一部を占有し、電子機器の大きさや表示装置の配置など、設計の自由度を制限してしまう場合がある。
【０００３】
このような背景から表示装置の外部接続端子の数を削減することが望まれている。例えば特許文献１には、表示装置にシリアルパラレル変換回路を設け、電子機器の本体からシリアルケーブルを介して画像信号をシリアル信号で供給する方法が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−２３７６４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、多量の画像情報を含む画像信号を伝達するシリアル信号は周波数が高いため、遅延に敏感である。
【０００６】
本発明の一態様は、このような技術的背景のもとでなされたものである。したがって、端子数が削減され、且つ高画質な表示装置を提供することを課題の一とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の一態様は、シリアルパラレル変換回路と当該シリアルパラレル変換回路にシリアル信号を供給する外部接続端子の位置関係に着眼して創作されたものである。そして、本明細書に例示される構成を備える表示装置に想到した。本発明の一態様の表示装置は、シリアルパラレル変換回路と、当該シリアルパラレル変換回路にシリアル信号を供給する外部接続端子と、の間のＲＣ負荷を低減するように、互いが近接して設けられるものである。
【０００８】
すなわち、本発明の一態様は、マトリクス状に複数の画素が設けられた画素領域と、画素領域と電気的に接続された走査線駆動回路と、画素領域と電気的に接続された信号線駆動回路と、信号線駆動回路にパラレル信号を供給するシリアルパラレル変換回路と、シリアルパラレル変換回路にシリアル信号を供給する第１の外部接続端子と、を有する表示装置である。そして、シリアルパラレル変換回路は、画素領域が設けられた素子基板に形成された結晶性シリコン膜を備えるトランジスタを含み、第１の外部接続端子とシリアルパラレル変換回路の間のＲＣ負荷をＲＣとしたとき、ＲＣが下記数式（１）を満たすものである。
【０００９】
【数１】
2013148888.tif 000003
【００１０】
ただし、数式（１）中、Ｈは走査線１行に含まれる画素数（水平画素数ともいう）、Ｖは走査線の行数（垂直画素数ともいう）、ｆｐｓはフレームレート、ｎは階調数をそれぞれ表す。
【００１１】
上記本発明の一態様の表示装置は、シリアルパラレル変換回路と、当該シリアルパラレル変換回路にシリアル信号を供給する外部接続端子と、の間のＲＣ負荷を低減するように、互いが近接して設けられている。これにより、周波数の高いシリアル信号を安定して受信できる。その結果、端子数が削減され、且つ高画質な表示装置を提供できる。
【００１２】
また、本発明の一態様は、上記の表示装置であって、その信号線駆動回路が画素領域の行に沿って設けられ、走査線駆動回路が画素領域の列に沿って設けられ、シリアルパラレル変換回路が、信号線駆動回路と走査線駆動回路が近接する角部に、画素領域から走査線駆動回路よりも離れて、設けられ、シリアルパラレル変換回路が信号線駆動回路にパラレル信号を供給する配線が、画素領域の行に沿って、画素領域と信号線駆動回路の間に設けられている。
【００１３】
上記本発明の一態様の表示装置は、シリアルパラレル変換回路が信号線駆動回路に近接して設けられている。また、シリアルパラレル変換回路が信号線駆動回路にパラレル信号を供給する配線が、画素領域の行に沿って設けられている。これにより、シリアルパラレル変換回路と信号線駆動回路を接続する配線を、他の配置より短くでき、遅延を生じ難くできる。その結果、端子数が削減され、且つ高画質な表示装置を提供できる。
【００１４】
また、本発明の一態様は、上記の表示装置に加え、タイミング信号生成回路と、タイミング信号生成回路にクロック信号を供給する第２の外部接続端子と、タイミング信号生成回路にスタートパルス信号を供給する第３の外部接続端子と、を有する表示装置である。そして、そのタイミング信号生成回路は、素子基板に形成された結晶性シリコン膜を備えるトランジスタを含み、且つ信号線駆動回路と、走査線駆動回路と、シリアルパラレル変換回路とに、タイミング信号を出力する。
【００１５】
上記本発明の一態様の表示装置は、タイミング信号生成回路を備え、第２の外部接続端子から供給されるクロック信号から、２以上のタイミング信号を生成できる。これにより、タイミング信号に係る外部接続端子を設けることなく、２以上のタイミング信号を用いて表示装置を駆動できる。その結果、端子数が削減され、且つ高画質な表示装置を提供できる。
【００１６】
また、本発明の一態様は、上記の表示装置に加え、タイミング信号生成回路と、タイミング信号生成回路にクロック信号を供給する第２の外部接続端子と、タイミング信号生成回路にスタートパルス信号を供給する第３の外部接続端子と、を有する表示装置である。そして、その信号線駆動回路が画素領域の行に沿って設けられ、走査線駆動回路が画素領域の列に沿って設けられ、シリアルパラレル変換回路が、信号線駆動回路と走査線駆動回路が近接する角部に、画素領域から走査線駆動回路よりも離れて、設けられ、タイミング信号生成回路が、第２の外部接続端子に近接する位置に、シリアルパラレル変換回路に隣接して、画素領域から離れて、設けられ、タイミング信号生成回路は、素子基板に形成された結晶性シリコン膜を備えるトランジスタを含み、且つ信号線駆動回路と、走査線駆動回路と、シリアルパラレル変換回路と、にタイミング信号を出力する。
【００１７】
上記本発明の一態様の表示装置は、タイミング信号生成回路が、クロック信号を供給する第２の外部接続端子に近接し、シリアルパラレル変換回路に隣接して、画素領域から離れて、設けられている。これにより、タイミング信号生成回路と第２の外部接続端子を接続する配線を他の配置より短くでき、遅延を生じがたくできる。その結果、端子数が削減され、且つ高画質な表示装置を提供できる。
【００１８】
また、本発明の一態様は、上記の表示装置に加え、複数の画素が発光素子を有する表示装置である。そして、発光素子は、素子基板上に第１の電極と、第１の電極上に発光性の有機化合物を含む層と、発光性の有機化合物を含む層上に第２の電極と、を備え、第２の電極は、素子基板上の配線に、画素領域を囲むように設けられた開口部で接続されている。
【００１９】
上記本発明の一態様の表示装置は、画素領域を囲むように設けられた開口部を介して配線と接続する第２の電極を備える発光素子を含んで構成される。これにより、第２の電極のシート抵抗に由来する電圧降下を低減し、表示ムラを低減できる。その結果、端子数が削減され、且つ高画質な自発光性の表示装置を提供できる。
【００２０】
また、本発明の一態様は、上記の表示装置に加え、タイミング信号生成回路と、タイミング信号生成回路にクロック信号を供給する第２の外部接続端子と、タイミング信号生成回路にスタートパルス信号を供給する第３の外部接続端子と、高電源電位が供給される第４の外部接続端子と、低電源電位が供給される第５の外部接続端子と、接地電位が供給される第６の外部接続端子と、を有する表示装置である。そして、その信号線駆動回路が画素領域の行に沿って設けられ、走査線駆動回路が画素領域の列に沿って設けられ、シリアルパラレル変換回路が、信号線駆動回路と走査線駆動回路が近接する角部に、画素領域から走査線駆動回路よりも離れて設けられ、タイミング信号生成回路が、第２の外部接続端子に近接する位置に、シリアルパラレル変換回路に隣接して、画素領域から離れて、設けられ、タイミング信号生成回路は、画素領域が設けられた素子基板に形成された結晶性シリコン膜を備えるトランジスタを含み、信号線駆動回路と、走査線駆動回路と、シリアルパラレル変換回路と、にタイミング信号を出力し、画素領域に設けられた画素が発光素子を備え、発光素子は、素子基板上に第１の電極と、第１の電極上に発光性の有機化合物を含む層と、発光性の有機化合物を含む層上に第２の電極と、を備え、第１の電極は、シリアル信号に応じて高電源電位と低電源電位の間の電位が供給され、第２の電極は、高電源電位または低電源電位の一方が供給される。
【００２１】
上記本発明の一態様の表示装置は、シリアルパラレル変換回路にシリアル信号を供給する第１の外部接続端子と、タイミング信号生成回路にクロック信号を供給する第２の外部接続端子と、タイミング信号生成回路にスタートパルス信号を供給する第３の外部接続端子と、高電源電位が供給される第４の外部接続端子と、低電源電位が供給される第５の外部接続端子と、接地電位が供給される第６の外部接続端子と、を含んで構成される。その結果、端子数が削減され、且つ高画質な自発光性の表示装置を提供できる。
【００２２】
また、本発明の一態様は、上記の表示装置を含む電子機器である。
【００２３】
上記本発明の一態様の表示装置は、端子数が削減され、且つ高画質な自発光性の表示装置を含んで構成される。これにより、電子機器の大きさやそこに設ける表示装置の配置など、設計の自由度が高められ、その結果、小型化や軽量化された可搬性に優れた電子機器を提供できる。
【００２４】
なお、本明細書において、ＥＬ層とは発光素子の一対の電極間に設けられた層を示すものとする。従って、電極間に挟まれた発光物質である有機化合物を含む発光層はＥＬ層の一態様である。
【００２５】
また、本明細書において、物質Ａを他の物質Ｂからなるマトリクス中に分散する場合、マトリクスを構成する物質Ｂをホスト材料と呼び、マトリクス中に分散される物質Ａをゲスト材料と呼ぶものとする。なお、物質Ａ並びに物質Ｂは、それぞれ単一の物質であっても良いし、２種類以上の物質の混合物であっても良いものとする。
【００２６】
なお、本明細書中において、発光装置とは画像表示デバイス、発光デバイス、もしくは光源（照明装置含む）を指す。また、発光装置にコネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ  ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ）もしくはＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）が取り付けられたモジュール、ＴＣＰの先にプリント配線板が設けられたモジュール、または発光素子が形成された基板にＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）方式によりＩＣ（集積回路）が直接実装されたモジュールも全て発光装置に含むものとする。
【発明の効果】
【００２７】
本発明の一態様によれば、端子数が削減され、且つ高画質な表示装置を提供できる。
【図面の簡単な説明】
【００２８】
【図１】実施の形態に係る表示装置の構成を説明する図。
【図２】実施の形態に係る表示装置の構成を説明するブロック図。
【図３】実施の形態に係るセトリング時間を説明する概念図。
【図４】実施の形態に係る電子機器を説明する図。
【発明を実施するための形態】
【００２９】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００３０】
（実施の形態１）
本実施の形態では、本発明の一態様の表示装置の構成について、図１を参照して説明する。本実施の形態で例示する表示装置は、マトリクス状に複数の画素が設けられた画素領域と、画素領域と接続された走査線駆動回路と、画素領域と接続された信号線駆動回路と、信号線駆動回路にパラレル信号を供給するシリアルパラレル変換回路と、シリアルパラレル変換回路にシリアル信号を供給する第１の外部接続端子と、を有する。そして、シリアルパラレル変換回路は、画素領域が設けられた素子基板に形成された結晶性シリコン膜を備えるトランジスタを含み、第１の外部接続端子とシリアルパラレル変換回路の間のＲＣ負荷をＲＣとしたとき、ＲＣが数式（１）を満たす表示装置である。
【００３１】
本実施の形態で例示する表示装置は、シリアルパラレル変換回路と、当該シリアルパラレル変換回路にシリアル信号を供給する外部接続端子と、の間のＲＣ負荷を低減するように、互いが近接して設けられる。これにより、周波数の高いシリアル信号を安定して受信できる。その結果、端子数が削減され、且つ高画質な表示装置を提供できる。
【００３２】
本実施の形態で例示する表示装置の構成について、図１乃至図３を参照して説明する。
【００３３】
図１（Ａ）は本発明の一態様の表示装置を構成する要素の配置を示す上面図であり、図１（Ｂ）は図１（Ａ）の切断線Ａ−Ｂ−Ｃ、切断線Ｄ−Ｅ−Ｆにおける断面図である。
【００３４】
図２は発明の一態様の表示装置を構成する要素の接続関係を示すブロック図である。
【００３５】
図３は、外部接続端子とシリアルパラレル変換回路の間のＲＣ負荷ＲＣにより、外部接続端子に入力される振幅がＶｉｎのシリアル信号が、シリアルパラレル変換回路１０４に遅延して入力される挙動を説明する概念図である。
【００３６】
図１（Ａ）に例示する表示装置１００は、マトリクス状に複数の画素が設けられた画素領域１１０と、画素領域１１０と接続された走査線駆動回路１０２と、画素領域１１０と接続された信号線駆動回路１０３と、信号線駆動回路１０３にパラレル信号を供給するシリアルパラレル変換回路１０４と、シリアルパラレル変換回路１０４にシリアル信号を供給する第１の外部接続端子１０５ａと、を有するものである。そして、シリアルパラレル変換回路１０４は、画素領域が設けられた素子基板１０１に形成された結晶性シリコン膜を備えるトランジスタを含み、第１の外部接続端子１０５ａとシリアルパラレル変換回路１０４の間のＲＣ負荷をＲＣとしたとき、ＲＣが数式（１）を満たす。
【００３７】
また、表示装置１００は外部接続端子群１０５を有し、外部接続端子群１０５は、第１の外部接続端子１０５ａの他、第２の外部接続端子１０５ｂ、第３の外部接続端子１０５ｃ、第４の外部接続端子１０５ｄ、第５の外部接続端子１０５ｅ、第６の外部接続端子１０５ｆを含む。なお、外部接続端子群１０５は、外部接続線１４０９と電気的に接続されている。
【００３８】
また、表示装置１００はタイミング信号生成回路１０６と、共通接続部１０９ａおよび共通接続部１０９ｂを有する。
【００３９】
なお、説明の便宜のために、図１（Ａ）は、図１（Ｂ）に記載された構成の一部が省かれた図となっている。具体的には、カラーフィルタ１４３４が形成された対向基板１４０４、とシール材１４０５が省かれている。
【００４０】
表示装置１００の断面の構成を図１（Ｂ）に示す。画素領域１１０には一の画素の断面が示されている。一の画素はトランジスタ１４１１、トランジスタ１４１２および発光素子１４１８を備える。発光素子１４１８は第１の電極１４１３と、第２の電極１４１７と、その間に発光性の有機化合物を含む層１４１６と、を含む。
【００４１】
第１の電極１４１３または第２の電極１４１７のいずれか一方は、発光性の有機化合物を含む層１４１６が発する光を透過する。本実施の形態で例示する発光素子１４１８は、第２の電極１４１７が透光性を有し、第２の電極１４１７側から光が取り出される。
【００４２】
第１の電極１４１３は、その端部が隔壁１４１４で覆われ、トランジスタ１４１２のソース電極またはドレイン電極と電気的に接続されている。第２の電極１４１７は画素領域１１０の外側まで延在し、共通接続部１０９ａを介して、共通配線と電気的に接続されている。なお、共通配線は第５の外部接続端子１０５ｅと電気的に接続されている。
【００４３】
信号線駆動回路１０３はトランジスタ１４２３とトランジスタ１４２４を含む。
【００４４】
画素領域１１０の画素、走査線駆動回路１０２または信号線駆動回路１０３に含まれるトランジスタは、シリアルパラレル変換回路１０４およびタイミング信号生成回路１０６に含まれるトランジスタと同一の工程で一体形成できる。これにより、工程数が削減され、高画質な表示装置１００の作製が容易になる。
【００４５】
また、画素領域１１０の画素に含まれるトランジスタを、シリアルパラレル変換回路１０４およびタイミング信号生成回路１０６に含まれるトランジスタと異なる工程で形成してもよい。例えば、画素領域１１０の画素に含まれるトランジスタを、アモルファス半導体膜を備えるトランジスタ、多結晶半導体膜を備えるトランジスタ、または酸化物半導体膜を備えるトランジスタとすることができる。
【００４６】
アモルファス半導体としては、代表的には水素化アモルファスシリコンがあげられる。また、多結晶半導体としては、代表的にはポリシリコン（多結晶シリコン）があげられる。ポリシリコンには、８００℃以上のプロセス温度を経て形成されるポリシリコンを主材料として用いた所謂高温ポリシリコンや、６００℃以下のプロセス温度で形成されるポリシリコンを主材料として用いた所謂低温ポリシリコン、また結晶化を促進する元素などを用いて、非晶質シリコンを結晶化させたポリシリコンなどを含んでいる。もちろん、微結晶半導体又は半導体層の一部に結晶相を含む半導体を用いることもできる。
【００４７】
また、酸化物半導体を用いてもよく、酸化物半導体としては、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。また、上記酸化物半導体にＩｎとＧａとＳｎとＺｎ以外の元素、例えばＳｉを含ませてもよい。
【００４８】
ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成は問わない。
【００４９】
酸化物半導体膜をチャネル形成領域に備えるトランジスタはオフ電流を極めて少なくできるため、当該トランジスタを用いて記憶素子を構成できる。具体的には、画素領域１１０の各画素に、酸化物半導体膜を備えるトランジスタを選択トランジスタに用い、そのソース電極またはドレイン電極を、表示素子を駆動する駆動トランジスタのゲート電極に接続する構成を設ける。各画素の選択トランジスタのオフ電流は極めて少ないため、入力された画像信号が駆動トランジスタのゲート電極の電位として記憶される。これにより、画素領域１１０はメモリ機能を備えることができる。その結果、例えば画素領域１１０は１フレーム分の表示情報を保持することができる。
【００５０】
表示装置１００は対向基板１４０４とシール材１４０５を有する。画素領域１１０に設けられた発光素子は、素子基板１０１と対向基板１４０４と画素領域１１０を囲むシール材１４０５とで囲まれた空間１４０７に封止されている。
【００５１】
本実施の形態で例示する対向基板１４０４には、カラーフィルタ１４３４が、画素領域１１０の画素に設けられた発光素子に重なるように設けられている。画素に白色を呈する光を発する発光素子を設け、赤色表示用画素に赤色を呈する光を透過するカラーフィルタを、緑色表示用画素に緑色を呈する光を透過するカラーフィルタを、青色表示用画素に青色を呈する光を透過するカラーフィルタを設けて、フルカラー表示が可能な表示装置を提供できる。
【００５２】
表示装置１００の回路の構成を説明するブロック図を図２（Ａ）に示す。なお、図中ＥＳＤは保護回路を、ＢＵＦはバッファ回路を表している。バッファ回路の一例を図２（Ｂ）に示す。バッファ回路を設けることで、立ち上がりが鈍った波形を整形することができる。
【００５３】
第１の外部接続端子１０５ａは、表示装置１００の外部から画像信号を含むシリアル信号ＶＩＤＥＯ＿Ｓを入力する端子であり、入力されたシリアル信号ＶＩＤＥＯ＿Ｓをシリアルパラレル変換回路１０４に供給する。
【００５４】
第２の外部接続端子１０５ｂは、表示装置１００の外部からクロック信号ＣＬＫを入力する端子であり、入力されたクロック信号ＣＬＫをタイミング信号生成回路１０６とシリアルパラレル変換回路１０４に供給する。
【００５５】
第３の外部接続端子１０５ｃは、表示装置１００の外部からスタートパルス信号ＳＰを入力する端子であり、入力されたスタートパルス信号ＳＰをタイミング信号生成回路１０６に供給する。
【００５６】
第４の外部接続端子１０５ｄは、表示装置１００の外部から高電源電位Ｖｄｄを入力する端子であり、高電源電位Ｖｄｄを必要とする各要素に供給する。
【００５７】
第５の外部接続端子１０５ｅは、表示装置１００の外部から低電源電位Ｖｓｓを入力する端子であり、低電源電位Ｖｓｓを必要とする各要素に供給する。
【００５８】
第６の外部接続端子１０５ｆは、表示装置１００の外部から接地電位ＧＮＤを入力する端子であり、接地電位ＧＮＤを必要とする要素に供給する。
【００５９】
タイミング信号生成回路１０６は、入力されたクロック信号ＣＬＫとスタートパルス信号ＳＰから、シリアルパラレル変換スタートパルス信号ＳＰＣ＿ＳＰを生成して、シリアルパラレル変換回路に供給する。同様に、タイミング信号生成回路１０６は、入力されたクロック信号ＣＬＫとスタートパルス信号ＳＰから、ソースクロック信号Ｓ＿ＣＬＫ、ソーススタートパルス信号Ｓ＿ＳＰを生成して、信号線駆動回路１０３に供給し、ゲートクロック信号Ｇ＿ＣＬＫ、ゲートスタートパルス信号Ｇ＿ＳＰおよびパルス幅制御信号Ｇ＿ＰＷＣを生成して、走査線駆動回路１０２に供給する。
【００６０】
シリアルパラレル変換回路１０４は、入力されたシリアル信号ＶＩＤＥＯ＿Ｓとシリアルパラレル変換スタートパルス信号ＳＰＣ＿ＳＰから、画像信号を含むパラレル信号ＶＩＤＥＯを生成して、信号線駆動回路１０３に供給する。
【００６１】
本実施の形態で例示する表示装置１００は、シリアルパラレル変換回路にシリアル信号を供給する第１の外部接続端子と、タイミング信号生成回路にクロック信号を供給する第２の外部接続端子と、タイミング信号生成回路にスタートパルス信号を供給する第３の外部接続端子と、高電源電位が供給される第４の外部接続端子と、低電源電位が供給される第５の外部接続端子と、接地電位が供給される第６の外部接続端子と、を含んで構成される。その結果、端子数が削減され、且つ高画質な自発光性の表示装置を提供できる。
【００６２】
以下に、本発明の一態様の表示装置１００を構成する個々の要素について説明する。なお、本実施の形態で例示する表示装置１００はアクティブマトリクス型の表示装置であるが、これに限られず、パッシブ型の表示装置にも適用できる。
【００６３】
＜画素領域＞
画素領域１１０は、Ｈ個の画素が設けられた走査線をＶ行備える。また、それぞれの画素には図示されていない３つの副画素（具体的には、赤色表示用画素Ｒ、緑色表示用画素Ｇ、青色表示用画素Ｂ）が設けられている。
【００６４】
副画素は走査線と信号線とが交差する部分に設けられ、走査線から入力される選択信号と信号線から入力される画像信号に応じて、動作する。なお、本実施の形態で例示する副画素は、それぞれのｎ階調の階調を表示する。
【００６５】
また、本実施の形態で例示する表示装置１００は、画素領域に画像をフレームレートｆｐｓで表示する。
【００６６】
＜走査線駆動回路＞
走査線駆動回路１０２は、画素領域１１０に設けられた走査線のそれぞれに選択信号を出力する。
【００６７】
＜信号線駆動回路＞
信号線駆動回路１０３は、画素領域１１０に設けられた信号線のそれぞれに画像信号を出力する。
【００６８】
＜シリアルパラレル変換回路＞
シリアルパラレル変換回路１０４は、素子基板１０１に形成された結晶性シリコン膜を備えるトランジスタを含み、入力されたシリアル信号をパラレル信号に変換して信号線駆動回路１０３に出力する。
【００６９】
本実施の形態で例示する表示装置１００は、移動度が高い結晶性シリコン膜をチャネル形成領域に備え、高速に動作するトランジスタを含むシリアルパラレル変換回路１０４を備える。これにより、高い周波数で入力されるシリアル信号であっても、パラレル信号に変換できる。その結果、端子数が削減され、且つ高画質な表示装置１００を提供できる。
【００７０】
また、素子基板１０１に形成された結晶性シリコン膜をチャネル形成領域に備えるトランジスタを用いる。これにより、ボンディングのための空間および配線が不要になり、配線をさらに短縮できる。
【００７１】
素子基板１０１に形成された結晶性シリコン膜に変えて、さまざまな単結晶半導体を用いることができる。トランジスタのチャネル形成領域に単結晶半導体を用いると、シリアルパラレル変換回路１０４の動作を高速にできる。
【００７２】
単結晶半導体としては、代表的には、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板など、第１４族元素でなる単結晶半導体基板、化合物半導体基板（ＳｉＣ基板、サファイア基板、ＧａＮ基板等）などの半導体基板を用いることができる。好適には、絶縁表面上に単結晶半導体層が設けられたＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いることができる。
【００７３】
ＳＯＩ基板の作製方法としては、鏡面研磨ウェハーに酸素イオンを注入した後、高温加熱することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて作る方法、水素イオン照射により形成された微小ボイドの熱処理による成長を利用して半導体基板を劈開する方法や、絶縁表面上に結晶成長により単結晶半導体層を形成する方法等を用いることができる。
【００７４】
本実施の形態では、単結晶半導体基板の一つの面からイオンを添加して、単結晶半導体基板の一つの面から一定の深さに脆弱化層を形成する。次いで、単結晶半導体基板の一つの面上、または素子基板１０１上のどちらか一方に絶縁層を形成する。次いで、脆弱化層が形成された単結晶半導体基板と素子基板１０１を、絶縁層を挟んで重ね合わせた状態で、脆弱化層に亀裂を生じさせて、単結晶半導体基板を脆弱化層で分離する熱処理を行い、単結晶半導体基板より半導体層として単結晶半導体層を素子基板１０１上に形成する。なお、素子基板１０１としては、ガラス基板を用いることができる。
【００７５】
また、半導体基板に絶縁分離領域を形成し、絶縁分離された半導体領域を用いてシリアルパラレル変換回路に含まれるトランジスタを形成してもよい。
【００７６】
また、シリアルパラレル変換回路１０４に含まれるトランジスタと同一の工程で、画素領域１１０、走査線駆動回路１０２、信号線駆動回路１０３およびタイミング信号生成回路１０６に含まれるトランジスタを一体形成できる。これにより、工程数が削減され、高画質な表示装置１００の作製が容易になる。
【００７７】
また、チャネル形成領域に単結晶半導体を備えるトランジスタは、発光素子と共に、画素領域１１０の画素に用いる構成に好適である。なぜなら、結晶粒界における結合の欠陥に起因する、トランジスタのしきい値電圧等の電気的特性のばらつきを軽減できるからである。これにより、本発明の一態様の表示装置は、各画素にしきい値電圧補償用の回路を配置しなくても正常に発光素子を動作させることができる。したがって、一画素における回路要素を削減することが可能となるため、レイアウトの自由度が向上する。よって、発光装置の高精細化を図ることができる。例えば、マトリクス状に配置された複数の画素を一インチあたり３５０以上含む（水平解像度が３５０ｐｐｉ（ｐｉｘｅｌｓ  ｐｅｒ  ｉｎｃｈ）以上である）、さらに好ましくは４００以上含む（水平解像度が４００ｐｐｉ以上である）構成とすることが可能となる。
【００７８】
さらに、単結晶半導体をチャネル形成領域として用いたトランジスタは、高い電流駆動能力を維持したまま、微細化が可能である。該微細なトランジスタを用いることで表示に寄与しない回路部の面積を縮小することができるため、表示部においては表示面積が拡大し、かつ発光装置の狭額縁化が達成できる。
【００７９】
また、信号線駆動回路１０３が画素領域１１０の行に沿って設けられ、走査線駆動回路１０２が画素領域１１０の列に沿って設けられ、シリアルパラレル変換回路１０４が、信号線駆動回路１０３と走査線駆動回路１０２が近接する角部に、画素領域１１０から走査線駆動回路１０２よりも離れて、設けられている。そして、シリアルパラレル変換回路１０４が信号線駆動回路にパラレル信号を供給する配線１０４ａが、画素領域１１０の行に沿って、画素領域１１０と信号線駆動回路１０３の間に設けられている。
【００８０】
本実施の形態で例示する表示装置１００は、シリアルパラレル変換回路１０４が信号線駆動回路１０３に近接して設けられている。また、シリアルパラレル変換回路１０４が信号線駆動回路１０３にパラレル信号を供給する配線１０４ａが、画素領域の行に沿って設けられている。これにより、シリアルパラレル変換回路１０４と信号線駆動回路１０３を接続する配線を、他の配置より短くでき、遅延を生じ難くできる。その結果、端子数が削減され、且つ高画質な表示装置を提供できる。
【００８１】
＜ＲＣ負荷ＲＣ＞
本実施の形態で例示する表示装置１００の、第１の外部接続端子１０５ａとシリアルパラレル変換回路１０４の間のＲＣ負荷ＲＣについて説明する。
【００８２】
シリアルパラレル変換回路のセトリング時間ｔｓｅｔは、一つの副画素に信号を転送するのに許容される時間ｔｓａｍｐより短い必要がある。
【００８３】
第１の外部接続端子１０５ａとシリアルパラレル変換回路１０４の間のＲＣ負荷ＲＣがあると、第１の外部接続端子１０５ａに入力した信号は、シリアルパラレル変換回路１０４に遅延して入力される（図３参照）。振幅がＶｉｎの信号を第１の外部接続端子１０５ａに入力した場合、シリアルパラレル変換回路１０４に遅延して入力される信号Ｖｏｕｔは、下記の数式（２）で表されるように時間ｔに依存して変化する。
【００８４】
【数２】
2013148888.tif 000004
【００８５】
ここで、振幅がＶｉｎの信号として、最大の階調（第ｎ階調）に対応する振幅を有する画像信号を第１の外部接続端子１０５ａに入力すると、振幅がＶｉｎの信号と遅延した信号Ｖｏｕｔの差が１／２階調分の振幅まで近接する時間がセトリング時間ｔｓｅｔに相当する。よって、セトリング時間ｔｓｅｔは下記の数式（３）で表すことができる（図３参照）。
【００８６】
【数３】
2013148888.tif 000005
【００８７】
一方、一つの副画素に、一つのアナログ信号を転送するのに許容される時間ｔｓａｍｐは、下記の数式（４）で表される。
【００８８】
【数４】
2013148888.tif 000006
【００８９】
ここで、セトリング時間ｔｓｅｔは、一つの副画素に転送するのに許容される時間ｔｓａｍｐより短い必要がある。よって、本発明の一態様の表示装置１００において、第１の外部接続端子１０５ａとシリアルパラレル変換回路１０４の間のＲＣ負荷ＲＣは数式（１）を満たす。
【００９０】
【数５】
2013148888.tif 000007
【００９１】
ただし、数式（１）中、Ｈは走査線１行に含まれる画素数（水平画素数ともいう）、Ｖは走査線の行数（垂直画素数ともいう）、ｆｐｓはフレームレート、ｎは階調数をそれぞれ表す。
【００９２】
＜タイミング信号生成回路＞
タイミング信号生成回路１０６は、素子基板１０１に形成された結晶性シリコン膜を備えるトランジスタを含み、第２の外部接続端子１０５ｂに入力されたクロック信号と、第３の外部接続端子１０５ｃに入力されたスタートパルス信号から、走査線駆動回路１０２と、信号線駆動回路１０３と、シリアルパラレル変換回路１０４とに、タイミング信号を出力する。
【００９３】
本実施の形態で例示する表示装置１００は、移動度が高い結晶性シリコン膜をチャネル形成領域に備え、高速に動作するトランジスタを含むタイミング信号生成回路１０６を備え、第２の外部接続端子１０５ｂから供給されるクロック信号から、２以上のタイミング信号を生成できる。これにより、タイミング信号に係る外部接続端子を設けることなく、２以上のタイミング信号を用いて表示装置１００を駆動できる。その結果、端子数が削減され、且つ高画質な表示装置１００を提供できる。
【００９４】
また、素子基板１０１に形成された結晶性シリコン膜を備えるトランジスタを同一の工程で形成することにより、画素領域１１０、走査線駆動回路１０２、信号線駆動回路１０３、シリアルパラレル変換回路１０４およびタイミング信号生成回路１０６に含まれるトランジスタを一体形成できる。これにより、工程数が削減され、高画質な表示装置１００の作製が容易になる。
【００９５】
また、タイミング信号生成回路１０６が、第２の外部接続端子１０５ｂに近接する位置に、シリアルパラレル変換回路１０４に隣接して、画素領域１１０から離れて、設けられている。
【００９６】
本実施の形態で例示する表示装置１００は、タイミング信号生成回路１０６が、クロック信号を供給する第２の外部接続端子１０５ｂに近接し、シリアルパラレル変換回路１０４に隣接して、画素領域１１０から離れて、設けられている。これにより、タイミング信号生成回路１０６と第２の外部接続端子１０５ｂを接続する配線を他の配置より短くでき、遅延を生じがたくできる。その結果、端子数が削減され、且つ高画質な表示装置を提供できる。
【００９７】
＜発光素子＞
本実施の形態で例示する表示装置１００が備える副画素には、発光素子１４１８が設けられている。本実施の形態で例示する表示装置１００に適用可能な発光素子１４１８は、第１の電極１４１３と第２の電極１４１７と、その間に発光性の有機化合物を含む層１４１６を備える。第１の電極１４１３と第２の電極１４１７は、一方が陽極で他方が陰極である。発光素子１４１８の閾値電圧より高い電圧を第１の電極１４１３と第２の電極１４１７の間に印加すると、陽極から正孔が、陰極から電子が、発光性の有機化合物を含む層１４１６に注入される。注入された正孔と電子は再結合し、発光性の有機化合物が発光する。
【００９８】
正孔と電子が再結合する領域を一つ含む層または積層体を発光ユニットとすると、発光性の有機化合物を含む層は、発光ユニットを一つ以上含んでいればよく、二以上の発光ユニットを重ねて設けてもよい。例えば、２つの発光ユニットの一方を、他方の発光ユニットが発する光の色と補色の関係にある色を呈するものとすることで、白色を呈する光を発する発光素子とすることができる。
【００９９】
＜共通接続部＞
上記本発明の一態様の表示装置１００は、画素領域１１０に複数の画素を有し、それぞれの画素には第１の電極１４１３と、第２の電極１４１７と、その間に発光性の有機化合物を含む層１４１６を含む発光素子１４１８が設けられている。
【０１００】
第１の電極１４１３は素子基板１０１上に設けられており、トランジスタ１４１２を介して電力が供給される。なお、画素領域に設けられた複数の画素は、いずれも同様の構成を備える。
【０１０１】
一方、第２の電極１４１７は、画素領域１１０の外側まで延在して設けられ、共通接続部１０９ａおよび共通接続部１０９ｂを介して電力が供給される。ここで、共通接続部１０９ａおよび共通接続部１０９ｂを、画素領域を囲むように設ける構成とする。これにより、第２の電極のシート抵抗に由来する電圧降下を画素領域全体で低減し、表示ムラを低減できる。その結果、端子数が削減され、且つ高画質な自発光性の表示装置を提供できる。なお、共通接続部１０９ａと共通接続部１０９ｂは、それぞれに重なる、図示されていない導電層を介して互いに電気的に接続している。
【０１０２】
特に、画素領域のシリアルパラレル変換回路が設けられる側に、シリアルパラレル変換回路よりも広い幅の共通接続部１０９ａを設ける構成とすると、共通接続部１０９ａと、第２の電極１４１７が広い面積で接するため、接続が確実なものとなる。また、共通接続部１０９ａの配線の幅を広くすることにより、配線抵抗を低減できる。
【０１０３】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０１０４】
（実施の形態２）
本実施の形態では、本発明の一態様の表示装置を適用した電子機器の一例について、図４を用いて説明する。
【０１０５】
表示装置を適用した電子機器として、例えばテレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニター、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯用ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。
【０１０６】
図４（Ａ）は、携帯情報端末の一例を示している。携帯情報端末７２１０は、本体７２１１と表示装置７２１２がケーブル７２１３で接続されている。ケーブル７２１３は、本体７２１１から表示装置７２１２に画像データを含むシリアルデータを伝送するだけでなく、表示装置７２１２に行った操作を、本体７２１１に伝送する。また、落下による表示装置の破損を防止する機能も兼ねる。
【０１０７】
図４（Ｂ）は、デジタルカメラの一例を示している。デジタルカメラ７３１０は、本体７３１１と表示装置７３１２がケーブル７３１３で接続されている。ケーブル７３１３は、本体７３１１から表示装置７３１２に画像データを含むシリアルデータを伝送するだけでなく、表示装置７３１２に行った操作を、本体７３１１に伝送する。
【０１０８】
図４（Ｃ）は、ヘッドマウントディスプレイの一例を示している。ヘッドマウントディスプレイ７４１０は、本体７４１１と表示装置７４１２がケーブル７４１３で接続されている。ケーブル７４１３は、本体７４１１から筐体に納められた表示装置７４１２に画像データを含むシリアルデータを伝送する。また、筐体に設けたカメラで使用者の眼球やまぶたの動きを捉えて、その情報を本体７４１１に伝達することもできる。本体７４１１は眼球やまぶたの動きの情報からその視点の座標を算出し、使用者は視点をポインティングデバイスに用いることができる。
【０１０９】
本発明の一態様の表示装置は、端子数が削減されている。これにより、外部装置との接続ケーブルに設ける配線の数を低減できるだけでなく、ケーブルがしなやかに屈曲し、軽量なものとなる。その結果、本体をポケットや鞄に収納したまま、重量の軽い表示部のみを例えば手に持って、表示を確認することができる。また、表示部を用いて本体を操作することが可能になる。
【０１１０】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【符号の説明】
【０１１１】
１００    表示装置
１０１    素子基板
１０２    走査線駆動回路
１０３    信号線駆動回路
１０４    シリアルパラレル変換回路
１０４ａ    配線
１０５    外部接続端子群
１０５ａ    第１の外部接続端子
１０５ｂ    第２の外部接続端子
１０５ｃ    第３の外部接続端子
１０５ｄ    第４の外部接続端子
１０５ｅ    第５の外部接続端子
１０５ｆ    第６の外部接続端子
１０６    タイミング信号生成回路
１０９ａ    共通接続部
１０９ｂ    共通接続部
１１０    画素領域
１４０４    対向基板
１４０５    シール材
１４０７    空間
１４０９    外部接続線
１４１１    トランジスタ
１４１２    トランジスタ
１４１３    第１の電極
１４１４    隔壁
１４１６    発光性の有機化合物を含む層
１４１７    第２の電極
１４１８    発光素子
１４２３    トランジスタ
１４２４    トランジスタ
１４３４    カラーフィルタ
７２１０    携帯情報端末
７２１１    本体
７２１２    表示装置
７２１３    ケーブル
７３１０    デジタルカメラ
７３１１    本体
７３１２    表示装置
７３１３    ケーブル
７４１０    ヘッドマウントディスプレイ
７４１１    本体
７４１２    表示装置
７４１３    ケーブル
【図１】
2013148888.tif 000009
【図２】
2013148888.tif 000010
【図３】
2013148888.tif 000011
【図４】
2013148888.tif 000012