(57)【要約】【課題】ＳＯＩ基板を使用せずバルク基板を用いてフィン型ＦＥＴを製造すると、従来技術では素子領域と半導体基板との間の絶縁耐圧が低くなっていた。【解決手段】本発明の半導体装置の製造方法では、素子分離膜の形成時にマスクとして用いる耐酸化用膜を、半導体基板表面に設ける溝部の底部から所定の距離まで離間した部分を除いて立設部の表面に形成することで、立設部の下部の素子分離膜がほぼ一定の膜厚にすることができた。このため、立設部と半導体基板との間の絶縁耐圧が向上し、リークもなく、信頼性が向上した。【選択図】図７
2013048161.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面に溝部を設け、前記溝部により規定される前記半導体基板の立設部に半導体素子を形成する半導体装置の製造方法であって、
前記半導体基板の表面に複数の溝部を形成し、所定形状の前記立設部を形成する立設部形成工程と、
前記溝部の底部から所定の距離まで離間した部分を除いて前記立設部の表面に耐酸化用膜を形成する耐酸化用膜形成工程と、
前記溝部の底部から前記立設部の下部に向かって前記半導体基板を酸化させ、前記立設部と前記半導体基板とを酸化膜で分離する酸化工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記耐酸化用膜形成工程は、
前記溝部の底部に至るまで前記立設部の表面に前記耐酸化用膜を形成した後、前記溝部の底部の前記半導体基板を前記所定の距離まで更に除去することで、前記立設部の前記耐酸化用膜を除いた部分を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記耐酸化用膜形成工程は、
前記溝部の底部に至るまで前記立設部の表面に前記耐酸化用膜を形成した後、前記溝部の底部から所定の距離までの前記耐酸化用膜を除去することで、前記立設部の前記耐酸化用膜を除いた部分を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）電界効果型トランジスタ（以下、ＭＯＳＦＥＴと記載する）の製造方法に関し、特に起立型のチャネルを有するフィン型電界効果トランジスタ（以下、フィン型ＦＥＴと記載する）の素子分離に関するものである。
【背景技術】
【０００２】
近年の電子機器は、小型化や低消費電力化しているために、それに用いるＬＳＩもまた微細化や低消費電力化の要求がある。多くの場合、搭載する半導体素子のサイズをスケーリング則に従って微細化することで対応してきた。
【０００３】
半導体産業におけるスケーリング則とは、ＭＯＳＦＥＴのサイズと電源電圧とを１／κ倍にすれば、ＭＯＳＦＥＴの動作が保証された上で、スイッチング速度が１／κ倍に、消費電力は１／κ２倍となるという、公知の法則である。
【０００４】
しかし、さらに低い電源電圧下で一定の性能を維持するためには、ＭＯＳＦＥＴのしきい値電圧を低く設定する必要がある。そのためには、ゲート絶縁膜の薄膜化が必要となる。ところが、ゲート絶縁膜の薄膜化は、スタンバイリーク電流の増大を招き、ＬＳＩの消費電力が増大してしまうという問題が生じる。
近年のＬＳＩにあっては、電子機器の小型化や低消費電力化の流れから、低消費電力化は必要不可欠であり、低消費電力化を可能とした新たな半導体素子が提案されてきている。
【０００５】
そのような新たな半導体素子の代表的なものの１つとして、フィン型ＦＥＴが提案されている。
フィン型ＦＥＴとは、起立型のチャネル領域を有するＭＯＳＦＥＴである。起立したチャネル領域は、半導体基板の上部に絶縁膜を設け、その上部に形成する半導体層（単結晶シリコン材料）にソース領域やドレイン領域、バルク領域（この中にチャネル領域を形成する）を備える。この半導体層の形状が魚のヒレに似ていることからフィン型ＦＥＴと呼ばれる。
【０００６】
フィン型ＦＥＴは、多くの場合は半導体層の垂直端面にチャネル領域を設ける構造である。このため、その半導体層の垂直方向の高さがＭＯＳＦＥＴのチャネル幅となる。そして、このチャネル領域である半導体層の垂直端面にゲート電極を備えている。
【０００７】
フィン型電ＦＥＴは、このように半導体基板の上部に起立した半導体層を有しているため、半導体基板内にチャネル領域を有する通常のＭＯＳＦＥＴ（便宜的に、バルク型ＭＯＳＦＥＴと称することにする）と比べて小型化できるという特徴がある。
【０００８】
また、半導体層に対して複数のゲート電極を設けることもできるため、ゲート電極が１つの場合に比べてしきい値のばらつきを抑制し、低いしきい値を有するＭＯＳＦＥＴを構成することができる。
【０００９】
フィン型ＦＥＴは、素子領域として起立した半導体層を用いることから、半導体層が支持基板上に設ける埋め込み酸化膜で分離されているＳＯＩ（Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板を用いることで簡便な素子分離が実現できる。
【００１０】
しかしながら、ＳＯＩ基板は価格が一般に用いられるバルク（単結晶）基板の１０倍以上と高額であることから、バルク基板での実用化が検討されており、公知の選択酸化技術であるＬＯＣＯＳ（Ｌｏｃａｌ−Ｏｘｉｄａｔｉｏｎ−ｏｆ−Ｓｉｌｉｃｏｎ）法を応用した素子分離方法が提案されている（例えば特許文献１。）。
【００１１】
特許文献１に示した従来技術を図１５を用いて説明する。
当該技術は、ＬＯＣＯＳ法を応用してバルク基板上に絶縁膜で分離された、起立する半導体層を形成する技術である。
図１５は、特許文献１の技術を説明し易いように書き直した図であって、半導体基板と素子分離膜、起立する半導体層を模式的に表した断面図である。図１５（ａ）に立設部形成工程、図１５（ｂ）に耐酸化用膜形成工程、図１５（ｃ）に酸化工程を示している。
【００１２】
図１５において、１０１は半導体基板、１０２は立設部、１０３は耐酸化用膜、１０４は素子分離膜である。１０２ａは立設部１０２を素子分離膜１０４により半導体基板１より分離した半導体層であって、ソース領域やドレイン領域、バルク領域となる部分である。１０５は耐酸化用膜１０３と半導体基板１０１との境界となる角部である。記号Ｌ１、Ｌ２は素子分離膜１０４の膜厚を示している。
【００１３】
まず、図１５（ａ）に示すように、既知のホトリソ技術とエッチング技術とを用い、半導体基板１０１表面に溝部を設けるようにエッチングを行い、立設部１０２を形成する。
【００１４】
次に、図１５（ｂ）に示すように、既知の方法により、シリコン窒化膜よりなる耐酸化膜用膜１０３を、立設部１０２の表面（側面と上面）に設ける。このとき、立設部１０２の表面を除く半導体基板１０１表面にはこの耐酸化膜用膜１０３を設けないように形成する。例えば、半導体基板１０１の上面全部に耐酸化膜用膜１０３を形成してから、立設部１０２ではない部分の耐酸化膜用膜１０３を選択的にエッチング除去するなどすればよい。
【００１５】
次に、図１５（ｃ）に示すように、耐酸化用膜１０３をマスクとして、酸化処理（ＬＯＣＯＳ酸化）をすることにより半導体基板１０１表面の露出する領域にシリコン酸化膜よりなる素子分離膜１０４を形成する。
素子分離膜１０４は、半導体基板１０１表面に対し垂直方向だけではなく、横方向にも成長する。つまり、図１５（ｂ）の角部１０５から立設部１０２の内部方向（図面横方向）に向かって成長する。このため、立設部１０２の下部にも酸化が進行し、最終的には立設部１０２の下部分は完全に酸化され、半導体基板１０１と絶縁分離された半導体層１０２ａができる。その後、図示はしないが、耐酸化膜用膜１０３を除去する。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００８−２８８５６７号公報（第６頁−７頁、図１６−１８）
【発明の概要】
【発明が解決しようとする課題】
【００１７】
特許文献１に示した従来技術は、高価なＳＯＩ基板を用いずに安価なバルク基板を用いてフィン型ＦＥＴを製造できる技術であるが、発明者が検討したところによると、ＭＯＳＦＥＴの絶縁耐圧が低下してしまうという問題があることが分かった。
【００１８】
特許文献１に示した従来技術は、図１５（ｃ）に示すように、素子分離膜１０４の膜厚に大きな差が出てしまう。素子分離膜１０４は、半導体層１０２ａの下部の膜厚Ｌ１と半導体基板１０１の表面部分の膜厚Ｌ２とで違いが生じ、膜厚Ｌ１は膜厚Ｌ２よりも薄い。
【００１９】
つまり、半導体層１０２ａの下部は薄い膜厚の素子分離膜となってしまい、この部分で絶縁耐圧が低下してしまうのである。
フィン型ＦＥＴを複数用いると、本来絶縁分離されるべき半導体層同士が半導体基板を介し電気的に接続してしまうことになり、最終的にリーク電流が発生し、半導体装置の動作不良を引き起こしてしまう。
【００２０】
このような素子分離膜１０４の膜厚の違いの原因は、ＬＯＣＯＳ酸化にあった。図１５（ｂ）、図１５（ｃ）に示したように、特許文献１に示した従来技術では、立設部１０２を耐酸化用膜１０３で覆って酸化処理するため、角部１０５から横方向に酸化が進行してやがて立設部１０２下部で図面左右から進行した酸化膜がつながり素子分離膜１０４を形成する。しかし、知られているようにシリコン酸化膜の成長は、半導体基板の垂直方向よりも横方向の方が小さい。その酸化形状は、いわゆるバーズビーク形状になる。このため、立設部１０２の下部の酸化が少なくなり、膜厚Ｌ１と膜厚Ｌ２とで差が出てしまうのである。
【００２１】
すでに説明したとおり、半導体層１０２ａは、ソース領域やドレイン領域、バルク領域となる部分であるから、その部分と半導体基板１０１との絶縁が十分でないと、ＭＯＳＦＥＴとして十分な性能を有しているとは言えない。
特許文献１に示した従来技術は、高価なＳＯＩ基板を用いずにフィン型ＦＥＴを製造できるが、そうして製造されたＭＯＳＦＥＴは、電気的に十分な性能を得られず、信頼性の低いものとなってしまうのである。
【００２２】
本発明の半導体装置の製造方法はこのような課題を解決するためにある。そしてその目的は、高い絶縁耐圧を有し、リーク電流のない、信頼性の高い半導体装置を提供することにある。
【課題を解決するための手段】
【００２３】
上記目的を達成するために、本発明の半導体装置の製造方法は、以下の製造方法を採用する。
【００２４】
半導体基板の表面に溝部を設け、溝部により規定される半導体基板の立設部に半導体素子を形成する半導体装置の製造方法であって、
半導体基板の表面に複数の溝部を形成し、所定形状の立設部を形成する立設部形成工程と、
溝部の底部から所定の距離まで離間した部分を除いて立設部の表面に耐酸化用膜を形成する耐酸化用膜形成工程と、
溝部の底部から立設部の下部に向かって半導体基板を酸化させ、立設部と半導体基板とを酸化膜で分離する酸化工程と、
を有することを特徴とする。
【００２５】
このような構成にすることによって、素子分離膜の形成にあたり立設部下部の横方向の熱酸化が促進されることから、半導体基板と完全に絶縁分離できる。
【００２６】
さらに、耐酸化用膜形成工程は、
溝部の底部に至るまで立設部の表面に耐酸化用膜を形成した後、溝部の底部の半導体基板を所定の距離まで更に除去することで、立設部の耐酸化用膜を除いた部分を形成するようにしてもよい。
【００２７】
このように、溝部の底部の半導体基板を更に除去することで、立設部側面に横方向の酸
化を促進する立設部の耐酸化用膜を除いた部分を容易に形成することができる。
【００２８】
また、耐酸化用膜形成工程は、
溝部の底部に至るまで立設部の表面に耐酸化用膜を形成した後、溝部の底部から所定の距離までの耐酸化用膜を除去することで、立設部の耐酸化用膜を除いた部分を形成するようにしてもよい。
【００２９】
このように、溝部の底部から一部の耐酸化用膜を除去することで、立設部側面に横方向の酸化を促進する立設部の耐酸化用膜を除いた部分を容易に形成することができる。
【発明の効果】
【００３０】
本発明によれば、ＭＯＳＦＥＴのソース領域やドレイン領域、バルク領域を形成する半導体層と半導体基板とを、ほぼ一定の膜厚の素子分離膜で絶縁分離できるから、電気的に完全に絶縁分離された半導体層が形成できる。これにより、絶縁耐圧が向上し、素子間のリーク電流の発生も抑制され、信頼性の高い半導体装置を構成できる。
【図面の簡単な説明】
【００３１】
【図１】本発明の半導体装置の製造方法を示すフローチャートである。
【図２】本発明の半導体装置の製造方法の、耐酸化用膜となる第１のシリコン窒化膜を形成する工程を説明する断面図である。
【図３】本発明の半導体装置の製造方法の、立設部を形成する工程を説明する断面図である。
【図４】本発明の半導体装置の製造方法の、耐酸化用膜となる第２のシリコン窒化膜を形成する工程を説明する断面図である。
【図５】本発明の半導体装置の製造方法の、シリコン窒化膜をエッチバックし、耐酸化用膜を形成する工程を説明する断面図である。
【図６】本発明の第１の実施形態において、立設部側面の耐酸化用膜の下部に露出面を形成する工程を説明する断面図である。
【図７】本発明の第１の実施形態において、素子分離膜を形成する工程を説明する断面図である。
【図８】本発明の第１の実施形態において、耐酸化用膜を剥離する工程を説明する断面図である。
【図９】本発明の第２の実施形態において、立設部を形成する工程を説明する断面図である。
【図１０】本発明の第２の実施形態において、全面に犠牲膜とホトレジストとを形成する工程を説明する断面図である。
【図１１】本発明の第２の実施形態において、犠牲膜の表面が露出するまでホトレジストを除去する工程を説明する断面図である。
【図１２】本発明の第２の実施形態において、立設部側面の犠牲膜を除去する工程を説明する断面図である。
【図１３】本発明の第２の実施形態において、立設部の表面に耐酸化用膜を形成する工程を説明する断面図である。
【図１４】本発明の第２の実施形態において、立設部側面の耐酸化用膜の下部に露出面を形成する工程を説明する断面図である。
【図１５】従来技術である半導体装置の製造方法を説明する図であり、立設部の形成から素子分離する過程を説明する断面図である。
【発明を実施するための形態】
【００３２】
本発明の半導体装置の製造方法は、素子分離膜の形成時にマスクとして用いる耐酸化用膜を、半導体基板表面に設ける溝部の底部から所定の距離まで離間した部分を除いて立設
部の表面に形成する。つまり、立設部側面にて、溝部の底部と耐酸化用膜の下端部との間に半導体基板の露出面、つまり、立設部にて耐酸化用膜がない部分を設けるのである。
【００３３】
この製造方法を製造工程順に説明したものが図１に示すフローチャートである。
図１に示すフローチャートは、立設部形成工程Ｐ１０、耐酸化用膜形成工程Ｐ２０、酸化工程Ｐ３０で構成されている。
この立設部形成工程Ｐ１０は、半導体基板表面に溝部を設けることにより、半導体基板の立設部を形成する工程である。
耐酸化用膜形成工程Ｐ２０は、立設部の表面（側面及び上面）に耐酸化用膜を形成する。耐酸化用膜は、立設部の側面において、溝部の底部から所定の距離まで離間した部分を除いて形成される。
酸化工程Ｐ３０として、耐酸化用膜をマスクとして用い、半導体基板表面を熱酸化することにより立設部と半導体基板とを酸化膜で分離する。
【００３４】
このようにすれば、立設部の側面においてその底部で耐酸化用膜が露出した半導体基板からも酸化が進行できるようになり、立設部の下側にほぼ一定の膜厚の素子分離膜を形成することができる。
【００３５】
以下２つの実施形態を図面を用いて説明する。２つの実施形態の違いは、耐酸化用膜形成工程Ｐ２０である。第１の実施形態は、立設部の表面に耐酸化用膜を形成した後に、半導体基板を更にエッチングで掘り下げて、立設部の根元部分に耐酸化用膜のない露出部分を設ける製造方法である。第２の実施形態は、立設部の表面に耐酸化用膜を形成した後に、立設部の根元部分の耐酸化用膜のみエッチング除去する製造方法である。
なお、これらの実施形態は、半導体基板をシリコン半導体基板を用いる例で説明する。
【実施例】
【００３６】
［第１の実施形態の製造方法の詳細説明；図１〜図８］
第１の実施形態の半導体装置の製造方法について、図１及び図２から図８を用いて説明する。図２から図８は、図１に示すフローチャートを構成する各製造工程を詳しく説明する断面図である。
この製造方法は、立設部を設け、その表面に耐酸化用膜を形成し、立設部を有しない半導体基板をエッチングで掘り下げて、立設部の下端部に半導体基板の露出部を設けるものである。
【００３７】
図２及び図３は、立設部形成工程Ｐ１０、図４から図６は、耐酸化用膜形成工程Ｐ２０、図７及び図８は、酸化工程Ｐ３０に対応する。
各図において符号は、１は半導体基板、２、６はシリコン窒化膜を示す。３はホトレジストパターン、４は溝部、５は立設部、６は第２のシリコン窒化膜、７は露出面、８は素子分離膜を示し、２ａ、６ａは、それぞれシリコン窒化膜２、６を加工して設ける耐酸化用膜を示す。
【００３８】
［立設部形成工程Ｐ１０：図１、図２、図３］
立設部形成工程Ｐ１０を図１及び図２、図３を用いて説明する。
図２に示すように、シリコンよりなる半導体基板１上に、反応ガスとしてモノシラン（ＳｉＨ４）とアンモニア（ＮＨ３）とを用いる化学気相成長法（Ｃｈｅｍｉｃａｌ−Ｖａｔｏｒ−Ｄｅｐｏｓｉｔｉｏｎ；以下、ＣＶＤ法と記載する）により第１のシリコン窒化膜２を、例えば３００ｎｍの膜厚で形成する。
【００３９】
次に、ホトレジストを回転塗布法により全面に形成し、専用のホトマスクを用いて露光現像処理を行い、後の工程で立設部を設ける部分にホトレジストパターン３が残るように
パターニングする。
【００４０】
次に、図３に示すように、反応ガスとして四フッ化メタン（ＣＦ４）と酸素（Ｏ２）とを用いるドライエッチングにより、ホトレジストパターン３を耐エッチングマスクとして第１のシリコン窒化膜２を加工し、後の工程で立設部となる領域上に耐酸化用膜２ａとして残すように形成する。
【００４１】
その後、反応ガスとして塩素（Ｃｌ２）と臭化水素（ＨＢｒ）あるいは四フッ化メタン（ＣＦ４）を用いるドライエッチングにより、ホトレジストパターン３及び耐酸化用膜２ａを耐エッチングマスクとして半導体基板１をエッチング除去する。その深さは例えば、８００ｎｍである。このような垂直の溝部４を形成することにより、半導体基板１に対し垂直に起立した立設部５を設ける。この立設部５の高さは、例えば８００ｎｍである。
さらにその後、図示しないがホトレジストパターン３を除去する。
【００４２】
［耐酸化用膜形成工程Ｐ２０：図１、図４、図５、図６］
次に、耐酸化用膜形成工程Ｐ２０を図１及び図４から図６を用いて説明する。
図４に示すように、半導体基板１の上部全面に反応ガスとしてモノシラン（ＳｉＨ４）とアンモニア（ＮＨ３）とを用いるＣＶＤ法により第２のシリコン窒化膜６を、例えば１５０ｎｍの膜厚で形成する。
【００４３】
次に、図５に示すように、反応ガスとして四フッ化メタン（ＣＦ４）と酸素（Ｏ２）とを用いるドライエッチングにより、立設部５の側面に耐酸化用膜６ａが残るように、第２のシリコン窒化膜６をエッチバックする。これにより、立設部５の表面は、耐酸化用膜２ａ、６ａで覆われる。
【００４４】
その後、図６に示すように、反応ガスとして塩素（Ｃｌ２）と臭化水素（ＨＢｒ）又は四フッ化メタン（ＣＦ４）を用いるドライエッチングにより、耐酸化用膜２ａ、６ａをエッチングマスクとして半導体基板１の表面を掘り下げる。その量は、例えば２５０ｎｍの深さである。
半導体基板１を２５０ｎｍの深さで掘り下げることにより、耐酸化用膜６ａで覆われた立設部５の側面の下側（半導体基板側）に、高さ２５０ｎｍの高さの半導体基板１のシリコンの露出面７を形成することができる。除去された半導体基板部分は、図面点線で示し、符号１´を付与している。
【００４５】
［酸化工程Ｐ３０：図１、図７、図８］
次に、酸化工程Ｐ３０を図１及び図７、図８を用いて説明する。
図７に示すように、温度１０００℃の水蒸気雰囲気中で酸化処理を実施し、半導体基板１の表面にシリコン酸化膜よりなる素子分離膜８を形成する。その膜厚は、例えば６００ｎｍである。
酸化処理において、素子分離膜８は半導体基板１の垂直方向に形成されると共に、立設部５の下部においては横方向にも形成され、最終的には立設部５は素子分離膜８により完全に分離される。
酸化工程では、図６に示す耐酸化用膜６ａで覆われていない露出面７により横方向の酸化が促進され、立設部５の下部は、ほぼ一定の膜厚の素子分離膜８が形成されるのである。
【００４６】
図７に示すように、立設部５下部の素子分離膜８の膜厚Ｌ３は、耐酸化用膜２ａ、６ａで覆われていない半導体基板１表面（つまり、立設部５がない部分）に設ける素子分離膜の膜厚Ｌ４と同等な膜厚となり、従来技術よりも絶縁耐圧が向上するのである。
【００４７】
最後に、図８に示すように、熱燐酸に浸漬することにより耐酸化用膜２ａ、６ａを除去し、素子領域である立設部５の形成が完了する。
図示はしないが、この立設部５にソース領域、ドレイン領域、バルク領域やゲート絶縁膜などを形成し、ゲート電極、ソース電極、ドレイン電極などを形成してフィン型ＦＥＴが完成する。
このようにして完成したフィン型ＦＥＴは、半導体基板との絶縁耐圧が高く、フィン型ＦＥＴを複数設けてもリークすることがなく、信頼性の高い半導体装置とすることができる。
【００４８】
［第２の実施形態の製造方法の詳細説明；図１、図９〜図１４］
次に、第２の実施形態の半導体装置の製造方法について図１及び図９から図１４を用いて説明する。
この製造方法は、立設部を設け、その表面に耐酸化用膜を形成し、立設部の根元部分の耐酸化用膜のみエッチング除去し、立設部の下端部に半導体基板の露出部を設けるものである。
【００４９】
図９から図１４は、耐酸化用膜形成工程Ｐ２０を詳しく説明するための断面図である。すでに説明した第１の実施形態の製造方法と同一の工程については省略する。各図において符号は、９は犠牲膜、１０は第３のシリコン窒化膜、１０ａは耐酸化用膜を示すが、すでに説明した第１の実施形態の構成と同一の構成には同一の番号を付与している。
【００５０】
まず、図９に示すように、すでに説明した製造方法により半導体基板１に対し垂直に起立した立設部５を形成する。この場合、すでに説明した製造方法と異なる点は、立設部５の高さだけである。後の工程で素子分離される立設部の高さに、立設部５下部にて横方向の素子分離膜の形成を促進するために設ける半導体基板１の露出面７の高さを加えた高さとなっている。その高さは、例えば、１０５０ｎｍである。
【００５１】
次に、図１０に示すように、反応ガスとしてモノシラン（ＳｉＨ４）と酸素（Ｏ２）を用いるＣＶＤ法によりシリコン酸化膜である犠牲膜９を形成する。その膜厚は、例えば２５０ｎｍである。
その後、回転塗布方によりホトレジスト３ａを、例えば１５００ｎｍの膜厚で形成する。ホトレジスト３ａは液体であることから、半導体基板１表面に高さが１０５０ｎｍの立設部５を設けているにも関わらず、レジスト３ａ表面は平坦な面となる。
【００５２】
次に、図１１に示すように、反応ガスとして酸素（Ｏ２）と、四フッ化メタン（ＣＦ４）あるいは三フッ化メタン（ＣＨＦ３）を用い、犠牲膜９に対するホトレジスト３ａのエッチング速度が同等以上となるエッチング条件で、エッチバックを実施する。このときのエッチング量は、立設部５の表面に形成した犠牲膜９が露出するまで実施する。図１０で示したように、ホトレジスト３ａの表面が平坦であることから、エッチバックによりホトレジスト３ａの膜厚が最も薄い立設部５の上部の犠牲膜９の表面が優先的に露出するのである。
【００５３】
次に、図１２に示すように、フッ酸系の水溶液に浸漬することにより、立設部５の表面および側面に設けた犠牲膜９が除去される。犠牲膜９は、すでに説明した実施形態の露出面７の高さが残るように除去する。その高さは、例えば２５０ｎｍである。フッ酸系の水溶液に浸漬して行う犠牲膜９の除去は、ホトレジスト３ａがあるため図面上方から進行する。このため、エッチング時間を制御することで犠牲膜９の除去量も制御できる。その後、図示しないがホトレジスト３ａは除去する。
【００５４】
次に、図１３（ａ）に示すように、犠牲膜９が付いたままの半導体基板１の上部全面に
ＣＶＤ法により第３のシリコン窒化膜１０を形成する。その後、図１３（ｂ）に示すように、すでに説明した製造方法を用い、形成した第３のシリコン窒化膜１０をエッチバックすることにより、耐酸化用膜１０ａを形成する。
【００５５】
その後、図１４に示すように、耐酸化用膜１０aであるシリコン窒化膜に対し選択性の高いフッ酸系の水溶液に浸漬し、立設部５の下側（半導体基板側）の犠牲膜９を除去することで、図示するような、立設部５の下側側面に２５０ｎｍの高さの露出面７を形成することができる。
【００５６】
以降の製造方法は、第１の実施形態と同様である。この第２の製造方法も、立設部５を素子領域として分離することができ、完成したフィン型ＦＥＴは、半導体基板との絶縁耐圧が高く、フィン型ＦＥＴを複数設けてもリークすることがなく、信頼性の高い半導体装置とすることができる。
【００５７】
なお、以上説明した第１の実施形態及び第２の実施形態の製造方法では、第１のシリコン窒化膜２、第２のシリコン窒化膜６、第３のシリコン窒化膜１０を半導体基板１や形成した立設部５のシリコン表面に直接接するように形成しているが、シリコン酸化膜を介して設けるようにしても構わない。
【００５８】
第１の実施形態の場合は、半導体基板１のシリコン表面に、例えば２０ｎｍ程度の膜厚のシリコン酸化膜を形成し、このシリコン酸化膜上に第１のシリコン窒化膜２や第２のシリコン窒化膜６を形成してもよい。また、第２の実施形態の場合は、図１２に示す犠牲膜９の除去の際に、立設部５の表面に薄く犠牲膜９を残すようにしてもよい。
【００５９】
このようにすることで、加工して耐酸化用膜となるシリコン窒化膜が直接半導体基板であるシリコンと接することを防止できる。そうすると、後の工程で耐酸化用膜除去した後、シリコン窒化膜の窒素成分が立設部表面に残留するのを抑制することができるのである。シリコン窒化膜の窒素成分はシリコン表面に残留すると、後の熱工程により結晶欠陥を誘起することが知られている。
【産業上の利用可能性】
【００６０】
本発明の半導体技術の製造方法によれば、バルク基板を用いても信頼性の高いフィン型ＦＥＴを搭載した半導体装置を構成できる。このため、高い信頼性が要求されるシステム用の半導体装置として好適であると共に、高価なＳＯＩ基板を用いていないから、コストダウンされた安価なシステム用の半導体装置としても適している。
【符号の説明】
【００６１】
１  半導体基板
１´  除去された半導体基板部分
２  第１のシリコン窒化膜
２ａ、６ａ、１０ａ  耐酸化用膜
３  ホトレジストパターン
３ａ  ホトレジスト
４  溝部
５  立設部
６  第２のシリコン窒化膜
７  露出面
８  素子分離膜
９  犠牲膜
１０  第３のシリコン窒化膜
【図１】
2013048161.tif 000003
【図２】
2013048161.tif 000004
【図３】
2013048161.tif 000005
【図４】
2013048161.tif 000006
【図５】
2013048161.tif 000007
【図６】
2013048161.tif 000008
【図７】
2013048161.tif 000009
【図８】
2013048161.tif 000010
【図９】
2013048161.tif 000011
【図１０】
2013048161.tif 000012
【図１１】
2013048161.tif 000013
【図１２】
2013048161.tif 000014
【図１３】
2013048161.tif 000015
【図１４】
2013048161.tif 000016
【図１５】
2013048161.tif 000017