(57)【要約】【課題】ノイズ耐性が高く誤動作することなく共振外れを的確に防止でき、ひいてはスイッチング素子を形成するトランジスタの安定動作を図ることが可能なスイッチング電源装置を提供する。【解決手段】制御回路は、電流検出部で検出した共振電流が一定期間以上、第１の検出レベルを超えたかまたは第１の検出レベルより下がったか否かを検出し、この第１の検出レベルを超えたかまたは第１の検出レベルより下がった場合、さらに共振電流が第２の検出レベルより下がったことまたは第２の検出レベルを超えたことを検出して、第１のスイッチング素子および第２のスイッチング素子をオン、オフするための駆動制御信号のレベルを反転させる。【選択図】図３
2013005631.tif 000002
【特許請求の範囲】
【請求項１】
高電位側端子および低電位側端子を含む直流電源と、
上記直流電源の高電位側端子と低電位側端子との間に直列に接続された第１のスイッチング素子および第２のスイッチング素子と、
上記第１のスイッチング素子と上記第２のスイッチング素子との相互接続点に対して直列に接続された共振用インダクタおよび共振用キャパシタと、
上記共振用インダクタと上記共振用キャパシタによる共振電流に基づいて負荷に電力を供給するための出力回路と、
上記第１のスイッチング素子および上記第２のスイッチング素子の少なくとも一方に流れる共振電流を検出する電流検出部と、
上記第１のスイッチング素子および上記第２のスイッチング素子を交互にオン、オフするためのレベルをとる駆動制御信号を生成する回路であって、上記電流検出部の検出信号に応じて上記出力回路の出力電力が一定になるように、上記駆動制御信号の周期を制御する制御回路と、を有し、
上記制御回路は、
上記電流検出部で検出した上記共振電流が一定期間以上、第１の検出レベルを超えたか否かまたは第１の検出レベルより下がったか否かの少なくとも一方を検出し、この第１の検出レベルを超えたまたは第１の検出レベルより下がった場合、さらに上記共振電流が第２の検出レベルより下がったことまたは第２の検出レベルを超えたことを検出すると、上記第１のスイッチング素子および上記第２のスイッチング素子をオン、オフするための駆動制御信号のレベルを反転させる
スイッチング電源装置。
【請求項２】
上記制御回路は、
上記電流検出部で検出した上記共振電流が第１の検出レベルを超えたか否かまたは第１の検出レベルより下がったか否かの少なくとも一方を検出する第１レベル検出部と、
上記共振電流が上記第１の検出レベルを超えた状態または上記第１の検出レベルより下がった状態が一定期間以上継続しているかを検出するレベル継続検出部と、
上記一定期間以上、第１の検出レベルを超えたまたは下がった条件を満たした場合、さらに上記共振電流が上記第２の検出レベルより下がったか否かまたは第２の検出レベルを超えたか否かを検出し、検出結果に応じた検出信号を出力する第２レベル検出出力部と、
を含む位相制御部と、
上記第１のスイッチング素子および上記第２のスイッチング素子をオン、オフするための上記駆動制御信号としての駆動制御パルスを形成するパルス形成部と、を有し、
上記パルス形成部は、
上記位相制御部の上記第２レベル検出出力部が、上記共振電流が上記第２の検出レベルより下がったことまたは第２の検出レベルを超えたことを示す検出信号を受けて上記駆動制御パルスのレベルを反転させる
請求項１記載のスイッチング電源装置。
【請求項３】
上記電流検出部で検出した上記共振電流が正側第１の検出レベルを超えたか否かを検出する正側第１レベル検出部と、
上記一定期間以上、正側第１の検出レベルを超えた条件を満たした場合、さらに上記共振電流が正側第２の検出レベルより下がったか否かを検出する正側第２レベル検出出力部と、
上記電流検出部で検出した上記共振電流が負側第１の検出レベルより下がったか否かを検出する負側第１レベル検出部と、
上記一定期間以上、負側第１の検出レベルより下がった条件を満たした場合、さらに上記共振電流が負側第２の検出レベルを超えたか否かを検出する負側第２レベル検出出力部と、を含む
請求項２記載のスイッチング電源装置。
【請求項４】
上記正側第２レベル検出出力部は、
上記共振電流が上記正側第２の検出レベルより下がったか否かを検出する正側第２レベル検出部と、
上記レベル継続検出部の検出結果および上記正側第２レベル検出部の結果に応じた上記検出信号を上記パルス形成部に出力する出力部と、を含み、
上記正側第２レベル検出出力部は、
上記共振電流が上記負側第２の検出レベルを超えたか否かを検出する負側第２レベル検出部と、
上記レベル継続検出部の検出結果および上記負側第２レベル検出部の結果に応じた上記検出信号を上記パルス形成部に出力する出力部と、を含み、
上記レベル継続検出部並びに上記正側および負側第２レベル検出部の検出結果に応じた信号の上記パルス形成部への出力部は、
上記正側第１レベル検出部および正側第２レベル検出部と、上記負側第１レベル検出部および負側第２レベル検出部とで共有されている
請求項３記載のスイッチング電源装置。
【請求項５】
上記制御回路のパルス形成部は、
上記高電位側に接続された上記第１のスイッチング素子を駆動するための第１の駆動制御パルスと、
上記低電位側に接続された上記第２のスイッチング素子を駆動するための、上記第１の駆動制御パルスと相補的なレベルをとる第２の駆動制御パルスと、を生成し、
上記位相制御部は、
上記第１の駆動制御パルスが上記第１のスイッチング素子をオンするレベルのときは、上記正側第１レベル検出部および上記正側第２レベル検出出力部の信号を選択して処理し、
上記第２の駆動制御パルスが上記第２のスイッチング素子をオンするレベルのときは、上記負側第１レベル検出部および上記負側第２レベル検出出力部の信号を選択して処理する
請求項３記載のスイッチング電源装置。
【請求項６】
上記第１の検出レベルと上記第２の検出レベルとが等しい
請求項１記載のスイッチング電源装置。
【請求項７】
上記一定期間が上記第１のスイッチング素子および上記第２のスイッチング素子の駆動周波数とともに変動する
請求項１記載のスイッチング電源装置。
【請求項８】
上記制御回路は、
上記電流検出部で検出した上記共振電流が一定期間以上、第１の検出レベルを超えたか否かまたは第１の検出レベルより下がったか否かの少なくとも一方を検出し、この第１の検出レベルを超えたまたは第１の検出レベルより下がった場合、さらに上記共振電流が第２の検出レベルより下がったことまたは第２の検出レベルを超えたことを検出する、共振外れの有効条件として、毎パルスの後半の所定期間で有効とする条件を適用する
請求項１記載のスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、テレビジョン等の各種電子機器に適用される共振型のスイッチング電源装置に関するものである。
【背景技術】
【０００２】
共振型スイッチング電源装置としては種々提案されている（たとえば特許文献１参照）。
図１は、特許文献１に開示されているスイッチング電源装置（共振回路）の構成を示す回路図である。
【０００３】
図１のスイッチング電源装置は、直流電源１の両端に、第１のスイッチング素子（高電位側スイッチング素子）２と第２のスイッチング素子（低電位側スイッチング素子）３との直列回路に接続されている。
これら第１のスイッチング素子２および第２のスイッチング素子３のゲート端子は制御回路９の駆動制御パルスであるゲート信号の出力端子が接続され、第１のスイッチング素子２および第２のスイッチング素子３は交互にオン、オフされる。
そして、第２のスイッチング素子３に並列に、１次・２次間が絶縁されたトランス４の１次および２次巻線（コイル：インダクタ）５，６のうちの１次側インダクタ５と共振キャパシタ７との直列回路が接続されている。そして、共振キャパシタ７に直列に抵抗素子により形成される電流検出部８が接続されている。
制御回路１０は、第１および第２のスイッチング素子２，３に流れる電流がこれら素子のどちらか一方のボディーダイオードを流れている期間は、この電流の流れている方のスイッチのオン状態を保持するように、スイッチ２，３のゲート信号の反転を禁止する。
制御回路１０は、共振外れを検出した際に、第１および第２のスイッチング素子２，３を流れる電流がこれらスイッチング素子２，３のボディーダイオードを流れ終わると、スイッチング素子２，３のゲート信号を反転させる。
【０００４】
このスイッチング電源装置（共振回路）は、共振外れの際に電源の発振周波数を下げて、第１のスイッチング素子２および第２のスイッチング素子３が、ｄｉ/ｄｔモードなどの過大なストレスにより破壊することを回避する技術が採用されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−１９８４５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところが、特許文献１に記載された技術では、重負荷検出期間内に、電流を検出する端子にノイズがのると誤動作するおそれがあり、ノイズ耐性が低い。
また、想定される重負荷期間以降に共振外れの閾値としての第１の検出レベルを超える場合は動作できない。
【０００７】
本技術は、ノイズ耐性が高く誤動作することなく共振外れを的確に防止でき、ひいてはスイッチング素子を形成するトランジスタの安定動作を図ることが可能なスイッチング電源装置を提供することにある。
【課題を解決するための手段】
【０００８】
本技術のスイッチング電源装置は、高電位側端子および低電位側端子を含む直流電源と、上記直流電源の高電位側端子と低電位側端子との間に直列に接続された第１のスイッチング素子および第２のスイッチング素子と、上記第１のスイッチング素子と上記第２のスイッチング素子との相互接続点に対して直列に接続された共振用インダクタおよび共振用キャパシタと、上記共振用インダクタと上記共振用キャパシタによる共振電流に基づいて負荷に電力を供給するための出力回路と、上記第１のスイッチング素子および上記第２のスイッチング素子の少なくとも一方に流れる共振電流を検出する電流検出部と、上記第１のスイッチング素子および上記第２のスイッチング素子を交互にオン、オフするためのレベルをとる駆動制御信号を生成する回路であって、上記電流検出部の検出信号に応じて上記出力回路の出力電力が一定になるように、上記駆動制御信号の周期を制御する制御回路と、を有し、上記制御回路は、上記電流検出部で検出した上記共振電流が一定期間以上、第１の検出レベルを超えたか否かまたは第１の検出レベルより下がったか否かの少なくとも一方を検出し、この第１の検出レベルを超えたまたは第１の検出レベルより下がった場合、さらに上記共振電流が第２の検出レベルより下がったことまたは第２の検出レベルを超えたことを検出すると、上記第１のスイッチング素子および上記第２のスイッチング素子をオン、オフするための駆動制御信号のレベルを反転させる。
【発明の効果】
【０００９】
本技術によれば、ノイズ耐性が高く誤動作することなく共振外れを的確に防止でき、ひいてはスイッチング素子を形成するトランジスタの安定動作を図ることができる。
【図面の簡単な説明】
【００１０】
【図１】特許文献１に開示されているスイッチング電源装置（共振回路）の構成を示す回路図である。
【図２】本実施形態に係るスイッチング電源装置の構成を示す回路図である。
【図３】本実施形態に係る制御回路の構成例を示す図である。
【図４】図３の制御回路の要部波形を示す図である。
【図５】本実施形態に係る制御回路における共振外れ検出、非検出の状態を模式的に示す図である。
【発明を実施するための形態】
【００１１】
以下、本技術の最良の実施形態を添付図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．スイッチング電源装置の基本的な全体構成例
２．制御回路の具体的な構成例
３．制御回路の動作
【００１２】
＜１．スイッチング電源装置の基本的な全体構成例＞
図１は、本実施形態に係るスイッチング電源装置の全体構成例を示す回路図である。
【００１３】
本実施形態に係るスイッチング電源装置（以下、単に電源装置という）１０は、基準電源１１、第１のスイッチング素子１２、第２のスイッチング素子１３、トランス１４、電流検出部１５、およびドライバ１６，１７を有する。
さらに、電源装置１０は、出力回路２０、帰還部３０、および制御回路４０を有する。
【００１４】
基準電源１１は、ＤＣ電源であって、高電位側端子１１Ｈおよび低電位側端子１１Ｌを有する。低電位側端子１１Ｌは、基準電位、たとえば接地電位ＧＮＤに接続されている。
【００１５】
第１のスイッチング素子１２および第２のスイッチング素子１３は、基準電源１１の高電位側端子１１Ｈと低電位側端子１１Ｌ（ＧＮＤ）との間に直列に接続されている。
第１のスイッチング素子１２が高電位側端子１１Ｈに接続され、第２のスイッチング素子１３が低電位側端子１１Ｌに接続されている。
そして、第１のスイッチング素子１２と第２のスイッチング素子１３の相互接続点ＮＤ１１はトランス１４の１次側巻線の一端に接続されている。
すなわち、相互接続点ＮＤ１１は、1次・二次間が絶縁されたトランス１４の１次および２次巻線（コイル：インダクタ）Ｌ１１，Ｌ１２，Ｌ１３のうちの１次側共振用インダクタＬ１１と共振キャパシタＣ１１との直列回路が接続されている。
そして、共振用キャパシタＣ１１に直列に抵抗素子により形成される電流検出部１５が接続されている。
【００１６】
第１のスイッチング素子１２は、たとえばｎチャネルの絶縁ゲート型電界効果トランジスタ（ＦＥＴ、ＮＭＯＳトランジスタ）により形成される。
第１のスイッチング素子１２は、ドレインが基準電源１１の高電位側端子１１Ｈに接続され、ソースが第２のスイッチング素子１３との相互接続点ＮＤ１１に接続されている。
第１のスイッチング素子１２は、ソースとドレイン間に、ソースからドレインに向かって順方向となるようにボディーダイオード（寄生ダイオード）Ｄ１１が形成されている。
第１のスイッチング素子１２は、ゲートがドライバ１６を介して制御回路４０の駆動端子Ｔ４１に接続され、制御回路４０からハイレベルとローレベルの２つのレベルをとる第１の駆動制御信号として第１の駆動制御パルスＤＲ１が供給される。
第１のスイッチング素子１２は、基本的に第１の駆動制御パルスＤＲ１がハイレベルの期間オン状態に制御され、ローレベルの期間オフ状態に制御される。
第１のスイッチング素子１２は、制御回路４０から出力される第１の駆動制御パルスＤＲ１によりオンするかオフするかが繰り返し制御される。
【００１７】
第２のスイッチング素子１３は、たとえばｎチャネルの絶縁ゲート型電界効果トランジスタ（ＦＥＴ、ＮＭＯＳトランジスタ）により形成される。
第２のスイッチング素子１３は、ソースが基準電源１１の低電位側端子１１Ｌに接続され、ドレインが第１のスイッチング素子１２との相互接続点ＮＤ１１に接続されている。
第２のスイッチング素子１３は、ソースとドレイン間に、ソースからドレインに向かって順方向となるようにボディーダイオード（寄生ダイオード）Ｄ１２が形成されている。
第２のスイッチング素子１２３、ゲートがドライバ１７を介して制御回路４０の駆動端子Ｔ４２に接続され、制御回路４０からハイレベルとローレベルの２つのレベルをとる第２の駆動制御信号として第２の駆動制御パルスＤＲ２が供給される。
第２のスイッチング素子１３は、基本的に第２の駆動制御パルスＤＲ２がハイレベルの期間オン状態に制御され、ローレベルの期間オフ状態に制御される。
第２のスイッチング素子１３は、制御回路４０から出力される第２の駆動制御パルスＤＲ２によりオンするかオフするかが繰り返し制御される。
【００１８】
第１の駆動制御パルスＤＲ１と第２の駆動制御パルスＤＲ２は、第１のスイッチング素子１２と第２のスイッチング素子１３が交互（相補的）にオンオフするように、相補的なレベルをとるように生成される。
具体的には、第１の駆動制御パルスＤＲ１がハイレベルのときは第２の駆動制御パルスＤＲ２はローレベルに設定され、第１の駆動制御パルスＤＲ１がローレベルのときは第２の駆動制御パルスＤＲ２はハイレベルに設定される。
なお、第１の駆動制御パルスＤＲ１と第２の駆動制御パルスＤＲ２は、レベルの切り替わり期間では、両駆動制御パルスＤＲ１，ＤＲ２がローレベルとなる不感帯（デッドバンド）を持つように形成される。
【００１９】
トランス１４は、１次・２次間が絶縁され、１次側インダクタ（コイル）Ｌ１１と２次側インダクタ（コイル）Ｌ１２，Ｌ１３を含んで形成される。
１次側共振用インダクタＬ１１の一端側が第１のスイッチング素子１２と第２のスイッチング素子１３の相互接続点ＮＤ１１に接続され、他端側が共振用キャパシタＣ１１の一端側に接続されている。
この共振用インダクタＬ１１と共振用キャパシタは共振回路の一部を形成し、この共振回路には第１のスイッチング素子１２と第２のスイッチング素子１３の相補的なオン、オフ動作に応じた双方向の共振電流が流れる。
トランス１４は、２次側のインダクタＬ１２の一端とインダクタＬ１３の一端が中点タップＴＰに接続されている。
【００２０】
電流検出部１５は、抵抗素子により形成され、その一端側は共振用キャパシタＣ１１の他端側に接続され、他端側は接地電位ＧＮＤに接続されている。
電流検出部１５は、第１のスイッチング素子１２および第２のスイッチング素子１３に流れる共振電流を検出し、その検出信号ＶＩＲを制御回路４０の端子Ｔ４３に供給する。
【００２１】
出力回路２０は、共振用インダクタＬ１１と共振用キャパシタＣ１１による共振電流に基づいて負荷に電力（電圧）を供給する。
出力回路２０は、トランス１４の１次側インダクタＬ１１、２次側インダクタＬ１２，Ｌ１３の出力電圧を整流してＤＣ電圧を出力する。
【００２２】
出力回路２０は、トランス１４の２次側インダクタＬ１２，Ｌ１３の出力電圧を整流してＤＣ電圧を出力する。
【００２３】
図１の出力回路２０は、第１のダイオードＤ２１、第２のダイオードＤ２２、平滑用キャパシタＣ２１、抵抗素子２１〜Ｒ２３、フォトカプラーの発光素子を形成する発光ダイオードＤ２３と、ツェナーダイオードＺＤ２１、およびキャパシタＣ２２を有する。
出力回路２０は、さらに、出力ノードＮＤ２１、基準ノードＮＤ２２、接続ノードＮＤ２３，ＮＤ２４、および出力端子ＴＯ１を有する。
【００２４】
第１のダイオードＤ２１が、トランス１４の２次側インダクタＬ１２の他端（ドット端子）と出力ノードＮＤ２１との間に、２次側インダクタＬ１２の他端から出力ノードＮＤ２１に向かって順方向となるように接続されている。
すなわち、第１のダイオードＤ２１のアノードが２次側インダクタＬ１２の他端（ドット端子）に接続され、カソードが出力ノードＮＤ２１に接続されている。
【００２５】
第２のダイオードＤ２２が、トランス１４の２次側インダクタＬ１３の他端（非ドット端子）と出力ノードＮＤ２１との間に、２次側インダクタＬ１３の他端から出力ノードＮＤ２１に向かって順方向となるように接続されている。
すなわち、第２のダイオードＤ２２のアノードが２次側インダクタＬ１３の他端（非ドット端子）に接続され、カソードが出力ＮＤ２１に接続されている。
【００２６】
基準ノードＮＤ２２は、トランス１４の中点タップＴＰに接続されている。
平滑用キャパシタＣ２１の一端（第１電極）が出力ノードＮＤ２１に接続され、他端（第２電極）が基準ノードＮＤ２２に接続されている。
そして、基準ノードＮＤ２２がグランドＧＮＤ（基準電位）に接続されている。
【００２７】
抵抗素子２１とＲ２２が出力ノードＤＮ２１と基準ノードＮＤ２２との間に直列に接続され、抵抗素子Ｒ１とＲ２２の相互接続点により接続ノードＮＤ２３が接続されている。
抵抗素子Ｒ２３、発光ダイオードＤ２３、およびツェナーダイオードＺＤ２１が出力ノードＮＤ２１と基準ノードＮＤ２２との間に直列に接続されている。そして、発光ダイオードＤ２３のカソードと電圧安定化のためのツェナーダイオードＺＤ２１のカソードとの相互接続点により接続ノードＮＤ２４が形成されている。
そして、接続ノードＮＤ２３とＮＤ２４との間にキャパシタＣ２２が接続されている。
出力回路２０は、出力電圧を抵抗素子Ｒ２１とＲ２２で分圧し、この分圧信号を出力電圧情報をとして発光ダイオードＤ２３により光信号で帰還部３０に送信する。
【００２８】
帰還部３０は、２次側の出力回路２０から出力されるＤＣ電圧の出力情報を１次側の制御回路（スイッチングコントローラ）４０にフィードバックする。
【００２９】
帰還部３０は、出力回路２０の発光ダイオードＤ２３とフォトカプラーを形成するフォトトランジスタＴＲ３１、および抵抗素子Ｒ３１，Ｒ３２を有する。
フォトトランジスタＴＲ３１のエミッタおよび抵抗素子Ｒ３１の一端が接地電位ＧＮＤに接続されている。
フォトトランジスタＴＲ３１のコレクタが抵抗素子Ｒ３２の一端に接続され、抵抗素子Ｒ３１，Ｒ３２の他端が制御回路４０の端子Ｔ４４に接続されている。
【００３０】
制御回路５０は、第１のスイッチング素子１２および第２のスイッチング素子１３を交互にオン、オフするための２つのレベルをとる駆動制御信号としての第１の駆動制御パルスＤＲ１および第２の駆動制御パルスＤＲ２を生成する。
【００３１】
制御回路４０は、駆動端子Ｔ４１から第１の駆動制御信号として第１の駆動制御パルスＤＲ１を出力し、ドライバ１６を介して第１のスイッチング素子１２のゲートに供給する。
制御回路４０は、第１の駆動制御パルスＤＲ１をハイレベルの期間に第１のスイッチング素子１２をオン状態に制御し、ローレベルの期間オフ状態に制御する。
制御回路４０は、第１の駆動制御パルスＤＲ１により第１のスイッチング素子１２をオンするかオフするかを繰り返し制御する。
【００３２】
制御回路４０は、駆動端子Ｔ４２から第２の駆動制御信号として第２の駆動制御パルスＤＲ２を出力し、ドライバ１７を介して第２のスイッチング素子１３のゲートに供給する。
制御回路４０は、第２の駆動制御パルスＤＲ２をハイレベルの期間に第２のスイッチング素子１３をオン状態に制御し、ローレベルの期間オフ状態に制御する。
制御回路４０は、第２の駆動制御パルスＤＲ２により第２のスイッチング素子１３をオンするかオフするかを繰り返し制御する。
【００３３】
制御回路４０は、第１の駆動制御パルスＤＲ１と第２の駆動制御パルスＤＲ２を、第１のスイッチング素子１２と第２のスイッチング素子１３が交互（相補的）にオンオフするように、相補的なレベルをとるように生成する。
具体的には、制御回路４０は、第１の駆動制御パルスＤＲ１がハイレベルのときは第２の駆動制御パルスＤＲ２はローレベルに設定し、第１の駆動制御パルスＤＲ１がローレベルのときは第２の駆動制御パルスＤＲ２はハイレベルに設定する。
なお、制御回路４０は、第１の駆動制御パルスＤＲ１と第２の駆動制御パルスＤＲ２においてレベルの切り替わり期間では、両駆動制御パルスＤＲ１，ＤＲ２がローレベルとなる不感帯（デッドバンド）を持つように形成する。
【００３４】
制御回路４０は、電流検出部１５の検出共振電流信号ＶＩＲに応じて出力回路２０の出力電力が一定になるように、駆動制御信号としての第１の駆動制御パルスＤＲ１および第２の駆動制御パルスＤＲ２の周期を制御する。
【００３５】
制御回路４０は、電流検出部１５で検出した共振電流が一定期間以上、正側第１の検出レベルＶ１を超えたか否かを検出する。
制御回路４０は、この正側第１の検出レベルＶ１を超えた場合、さらに共振電流が正側第２の検出レベルＶ２より下がったことを検出すると、駆動制御信号のレベルを反転させる。すなわち、制御回路４０は、第１のスイッチング素子１２および第２のスイッチング素子１３をオン、オフするための駆動制御パルスＤＲ１，ＤＲ２のレベルを反転させる。
また、制御回路４０は、電流検出部１５で検出した共振電流が一定期間以上、負側第１の検出レベル−Ｖ１より下がったか否かを検出する。
制御回路４０は、この負側第１の検出レベル−Ｖ１より下がった場合、さらに共振電流が負側第２の検出レベル−Ｖ２を超えたことを検出すると、駆動制御信号のレベルを反転させる。すなわち、制御回路４０は、第１のスイッチング素子１２および第２のスイッチング素子１３をオン、オフするための駆動制御パルスＤＲ１，ＤＲ２のレベルを反転させる。
【００３６】
なお、本実施形態においては、たとえば第１の検出レベルＶ１（−Ｖ１）と第２の検出レベルＶ２（−Ｖ２）とが等しい値に設定される。
また、一定期間は、第１のスイッチング素子１２および第２のスイッチング素子１３の駆動周波数とともに変動する。
【００３７】
＜２．制御回路の具体的な構成例＞
図３は、本実施形態に係る制御回路の構成例を示す図である。
図４（Ａ）〜（Ｆ）は、図３の回路の要部波形を示す図である。
なお、図４はシミュレーション上、ハイレベルは矩形波としている。
【００３８】
図２の制御回路（スイッチングコントローラ）４０は、発振部４１、パルス形成部４２、並びに位相制御部４３を有する。
【００３９】
発振部４１は、カレントミラー回路４１１、三角波発生用のキャパシタ４１２、およびスイッチ４１３を有する。
カレントミラー回路４１１は、入力端子側が周波数制御端子としての端子Ｔ４４に接続され、出力端子側が、一端が接地電位ＧＮＤに接続されたキャパシタ４１２の他端に接続されている。
発振部４１は、帰還部３０から端子Ｔ４４を介してフィードバックされる出力電圧情報Ｓ３０に応じた周波数で発振し、ノードＮＤ４１から図４（Ｄ）に示すような三角波Ｓ４１を生成して、パルス形成部４２に供給する。
スイッチ４１３は、ノードＮＤ４１と接地電位ＧＮＤとの間に接続され、パルス形成部４２からのフィードバック信号Ｓ４２によりオン、オフ制御される。スイッチ４１３は、三角波生成の期間はオフに制御され、オンされると生成した三角波がリセットされる。
【００４０】
パルス形成部４２は、基準電圧源Ｖ４２１、比較器４２１、２入力ＯＲゲート４２２、ＳＲ型フリップフロップ４２３、デッドバンド（不感帯）パルス生成回路４２４、インバータ４２５、パルス分配部４２６、およびパルス帰還部４２７を有する。
【００４１】
比較器４２１は、非反転入力端子（＋）が発振部４１による三角波Ｓ４１の供給ラインに接続され、反転入力端子（−）が基準電源Ｖ４２１に接続されている。
比較器４２１は、三角波Ｓ４１のレベルが基準電圧レベルより高い期間にハイレベルとなるパルス信号（クロック信号）Ｓ４２１を出力する。
ＯＲゲート４２２は、一方の入力端子が比較器４２１によるパルス信号Ｓ４２１の供給ラインに接続され、他方の入力端子が位相制御部４３による検出信号Ｓ４３の供給ラインに接続され、出力端子がフリップフロップ４２３のリセット端子Ｒに接続されている。
【００４２】
フリップフロップ４２３は、反転出力端子／Ｑ（／は反転を示す）がデッドバンドパルス生成回路４２４およびパルス帰還部４２７の入力に接続され、セット端子Ｓがデッドバンドパルス生成回路４２４の出力に接続されている。
フリップフロップ４２３は、ＯＲゲート４２２によりハイレベルのパルス信号Ｓ４２１または検出信号Ｓ４３を受けるとリセットされて反転出力端子／Ｑからハイレベルに切り替えた信号Ｓ４２３を出力する。
フリップフロップ４２３は、セット端子Ｓにデッドバンドパルス生成回路４２４の出力信号Ｓ４２４を受けてセットされ、反転出力端子／Ｑからの信号Ｓ４２３をローレベルに切り替える。
したがって、フリップフロップ４２３は、リセットからセットされるまでの期間にハイレベルとなるパルス信号Ｓ４２３をデッドバンドパルス生成回路４２４およびパルス帰還部４２７を出力する。
【００４３】
デッドバンドパルス生成回路４２４は、フリップフロップ４２３のパルス信号Ｓ４２３の立ち上がりのタイミングに同期してデッドバンドパルスを含むパルス信号Ｓ４２４を生成する。
デッドバンドパルス生成回路４２４は、生成したパルス信号Ｓ４２４をレベル反転させてフリップフロップ４２３のセット端子Ｓおよびインバータ４２５に出力する。
インバータ４２５は、レベル反転されているパルス信号Ｓ４２４をレベル反転させたパルス信号Ｓ４２５をパルス分配部４２６に出力する。
【００４４】
パルス分配部４２６は、インバータ４２５によるパルス信号Ｓ４２５を受けてデッドバンドを含む第１の駆動制御パルスＤＲ１および第２の駆動制御パルスＤＲ２を形成する。
パルス分配部４２６は、パルス信号Ｓ４２５の立ち上がりのタイミングに同期して第１の駆動制御パルスＤＲ１および第２の駆動制御パルスＤＲ２を生成し、そのレベルをパルス信号Ｓ４２５の入力ごとに反転させて（切り替えて）出力する。
パルス分配部４２６は、第１の駆動制御パルスＤＲ１を第１のスイッチング素子１２の駆動端子Ｔ４１に出力し、第２の駆動制御パルスＤＲ２を第２のスイッチング素子１３の駆動端子Ｔ４２に出力する。
パルス分配部４２６は、パルス信号Ｓ４２１または検出信号Ｓ４３によりフリップフロップ４２３がリセットされるごとに第１の駆動制御パルスＤＲ１および第２の駆動制御パルスＤＲ２のレベルを反転させる。
パルス分配部４２６は、検出信号Ｓ４３によりフリップフロップ４２３がリセットされると、共振外れが検出されたとして、強制的に第１の駆動制御パルスＤＲ１および第２の駆動制御パルスＤＲ２のレベルを反転させる。
図４（Ｂ）に、第１の駆動制御パルスＤＲ１および第２の駆動制御パルスＤＲ２の交互にレベル反転される様子を示している。
【００４５】
パルス帰還部４２７は、入力端子ＩＮにフリップフロップ４２３のパルス信号Ｓ４２３を受けて、パルス信号Ｓ４２３の立ち下り立ちのタイミングを維持して立ち上がりから所定時間遅らせてパルス信号Ｓ４２７をスイッチＳＷ４１３に出力する。
パルス帰還部４２７は、スイッチ４１３を所定期間オンさせて発振部４１で生成される三角波Ｓ４２１をリセットさせる。
【００４６】
位相制御部４３は、レベル検出ブロック４３１、選択部４３２、レベル継続検出部４３３、および出力部４３４を含んで構成されている。
【００４７】
レベル検出ブロック４３１は、正側第１レベル検出部としての比較器４３１１、正側第２レベル検出部としての比較器４３１２、負側第１レベル検出部としての比較器４３１３、および負側第２レベル検出部としての比較器４３１４を有する。
レベル検出ブロック４３１は、さらに、正側第１基準電圧源Ｖ４３１、正側第２基準電圧源Ｖ４３２、負側第１基準電圧源Ｖ４３３、および負側第２基準電圧源Ｖ４３４を有する。
【００４８】
正側第１レベル検出部としての比較器４３１１は、非反転入力端子（＋）が電流検出部１５の検出共振電流信号ＶＩＲが入力される端子Ｔ４３に接続され、反転入力端子（−）が正側第１基準電圧源Ｖ４３１に接続されている。
比較器４３１１は、端子Ｔ４３ら入力される検出共振電流信号ＶＩＲと正側第１基準電圧源Ｖ４３１による正側第１基準電圧Ｖ１とを比較し、検出共振電流信号ＶＩＲが正側第１基準電圧Ｖ１より高いときハイレベルの正側第１検出信号Ｓ４３１１を出力する。
このように、正側第１レベル検出部としての比較器４３１１は、電流検出部１５で検出した共振電流が正側第１の検出レベルＶ１を超えたか否かを検出し、超えた場合にハイレベルの正側第１検出信号Ｓ４３１１を出力する。
【００４９】
正側第２レベル検出部としての比較器４３１２は、反転入力端子（−）が電流検出部１５の検出共振電流信号ＶＩＲが入力される端子Ｔ４３に接続され、非反転入力端子（＋）が正側第２基準電圧源Ｖ４３２に接続されている。
比較器４３１２は、端子Ｔ４３から入力される検出共振電流信号ＶＩＲと正側第２基準電圧源Ｖ４３２による正側第２基準電圧Ｖ２とを比較し、検出共振電流信号ＶＩＲが正側第１基準電圧Ｖ１より低い（下がった）ときハイレベルの正側第２検出信号Ｓ４３１２を出力する。
このように、正側第２レベル検出部としての比較器４３１２は、電流検出部１５で検出した共振電流が正側第２の検出レベルＶ２より下がったか否かを検出し、下がった場合にハイレベルの正側第２検出信号Ｓ４３１２を出力する。
【００５０】
なお、正側第１の検出レベルＶ１は、たとえば６０ｍＶに設定される。負側第２の検出レベルＶ２は、たとえば正側第１の検出レベルＶ１と同じ６０ｍＶに設定される。ただし、異なる値、正側第２の検出レベルＶ２は、たとえば正側第１の検出レベルＶ１と異なる値、たとえば５０ｍＶの７０ｍＶ等の任意の値に設定することも可能である。
【００５１】
負側第１レベル検出部としての比較器４３１３は、反転入力端子（−）が電流検出部１５の検出共振電流信号ＶＩＲが入力される端子Ｔ４３に接続され、非反転入力端子（＋）が負側第１基準電圧源Ｖ４３３に接続されている。
比較器４３１３は、端子Ｔ４３から入力される検出共振電流信号ＶＩＲと負側第１基準電圧源Ｖ４３３による負側第１基準電圧−Ｖ１とを比較し、検出共振電流信号ＶＩＲが負側第１基準電圧−Ｖ１より低い（下がった）ときハイレベルの負側第１検出信号Ｓ４３１３を出力する。
このように、負側第１レベル検出部としての比較器４３１３は、電流検出部１５で検出した共振電流が負側第１の検出レベル−Ｖ１より下がったか否かを検出し、下がった場合にハイレベルの負側第１検出信号Ｓ４３１３を出力する。
【００５２】
負側第２レベル検出部としての比較器４３１４は、非反転入力端子（＋）が電流検出部１５の検出共振電流信号ＶＩＲが入力される端子Ｔ４３に接続され、反転入力端子（−）が負側第２基準電圧源Ｖ４３４に接続されている。
比較器４３１４は、端子Ｔ４３から入力される検出共振電流信号ＶＩＲと負側第２基準電圧源Ｖ４３４による負側第１基準電圧−Ｖ２とを比較し、検出共振電流信号ＶＩＲが正側第１基準電圧−Ｖ２より高いときハイレベルの負側第２検出信号Ｓ４３１４を出力する。
このように、負側第２レベル検出部としての比較器４３１４は、電流検出部１５で検出した共振電流が負側第１の検出レベル−Ｖ１を超えたか否かを検出し、超えた場合にハイレベルの負側第２検出信号Ｓ４３１４を出力する。
【００５３】
なお、負側第１の検出レベル−Ｖ１は、たとえば−６０ｍＶに設定される。負側第２の検出レベルＶ２は、たとえば負側第１の検出レベル−Ｖ１と同じ−６０ｍＶに設定される。ただし、異なる値、負側第２の検出レベルＶ２は、たとえば負側第１の検出レベル−Ｖ１と異なる値、たとえば−５０ｍＶの−７０ｍＶ等の任意の値に設定することも可能である。
【００５４】
選択部４３２は、レベル検出ブロック４３１の正側第１検出信号Ｓ４３１１または負側第１検出信号Ｓ４３１３を、第１の駆動制御パルスＤＲ１および第２の駆動制御パルスＤＲ２のレベルに応じて選択的にレベル継続検出部４３３に出力する。
同様に、選択部４３２は、レベル検出ブロック４３１の正側第２検出信号Ｓ４３１２または負側第２検出信号Ｓ４３１４を、第１の駆動制御パルスＤＲ１および第２の駆動制御パルスＤＲ２のレベルに応じて選択的に出力部４３４に出力する。
【００５５】
選択部４３２は、２入力ＡＮＤゲート４３２１〜４３２４および２入力ＯＲゲート４３２５，４３２６を含んで構成されている。
【００５６】
ＡＮＤゲート４３２１は、一方の入力端子が正側第１レベル検出部としての比較器４３２１による正側第１検出信号Ｓ４３１１の供給ラインに接続され、他方の入力端子が第１の駆動制御パルスＤＲ１の供給ラインに接続されている。ＡＮＤゲート４３２１は、出力端子がＯＲゲート４３２５の一方の入力端子に接続されている。
ＡＮＤゲート４３２２は、一方の入力端子が正側第２レベル検出部としての比較器４３２２による正側第２検出信号Ｓ４３１２の供給ラインに接続され、他方の入力端子が第１の駆動制御パルスＤＲ１の供給ラインに接続されている。ＡＮＤゲート４３２２は、出力端子がＯＲゲート４３２６の一方の入力端子に接続されている。
【００５７】
ＡＮＤゲート４３２３は、一方の入力端子が負側第１レベル検出部としての比較器４３２３による負側第１検出信号Ｓ４３１３の供給ラインに接続され、他方の入力端子が第２の駆動制御パルスＤＲ２の供給ラインに接続されている。ＡＮＤゲート４３２３は、出力端子がＯＲゲート４３２５の他方の入力端子に接続されている。
ＡＮＤゲート４３２４は、一方の入力端子が負側第２レベル検出部としての比較器４３２４による負側第２検出信号Ｓ４３１４の供給ラインに接続され、他方の入力端子が第２の駆動制御パルスＤＲ２の供給ラインに接続されている。ＡＮＤゲート４３２４は、出力端子がＯＲゲート４３２６の他方の入力端子に接続されている。
【００５８】
ＯＲゲート４３２５の出力端子はレベル継続検出部４２３の入力端子に接続され、ＯＲゲート４３２６の出力端子は出力部４３４の一方の入力端子に接続されている。
【００５９】
このような構成を有する選択部４３２は、第１の駆動制御パルスＤＲ１が第１のスイッチング素子１２をオンするハイレベルのときは、正側第１レベル検出部および正側第２レベル検出部の正側第１検出信号Ｓ４３１１および第２検出信号４３１２を選択する。
選択部４３２は、第２の駆動制御パルスＤＲ２が第２のスイッチング素子１３をオンするハイレベルのときは、負側第１レベル検出部および負側第２レベル検出部の負側第１検出信号Ｓ４３１３および第２検出信号Ｓ４３１４を選択して処理する。
【００６０】
レベル継続検出部４３３は、第１の駆動制御パルスＤＲ１がハイレベルの期間は選択部４３２で選択された正側第１検出信号Ｓ４３１１を受けて、共振電流が正側第１の検出レベルＶ１を超えた状態が一定期間Ｔ以上継続しているかを検出する。
レベル継続検出部４３３は、第２の駆動制御パルスＤＲ２がハイレベルの期間は選択部４３２で選択された負側第１検出信号Ｓ４３１３を受けて、共振電流が負側第１の検出レベル−Ｖ１より下がった状態が一定期間Ｔ以上継続しているかを検出する。
【００６１】
レベル継続検出部４３３は、電流源４３３１、スイッチ４３３２，４３３３、キャパシタ４３３４、比較器４３３５、一定期間Ｔの閾値となる基準電圧源Ｖ４３５、インバータ４３３６、フリップフロップ４３３７、およびノードＮＤ４３３を有する。
電流源４３３１およびスイッチ４３３２が電源電位ＶＤＤとノードＮＤ４３３との間に直列に接続され、ノードＮＤ４３３と接地電位ＧＮＤとの間に、キャパシタ４３３４およびスイッチ４３３３が並列に接続されている。
スイッチ４３３２は、選択部４３２のＯＲゲート４３２５の出力信号がハイレベルのときオンし、ローレベルのときオフする。
スイッチ４３３３は、選択部４３２のＯＲゲート４３２５の出力信号がインバータ４３３６でレベル反転された信号が供給される。したがって、スイッチ４３３３は、選択部４３２のＯＲゲート４３２５の出力信号がローレベルのときオンし、ハイレベルのときオフする。
比較器４３３５は、非反転入力端子（＋）がノードＮＤ４３３に接続され、反転入力端子（−）が基準電圧源Ｖ４３５に接続されている。
比較器４３３５の出力端子がフリップフロップ４３３７のセット端子Ｓに接続され、フリップフロップ４３３７の出力端子が出力部４３４の他方の入力端子に接続されている。
フリップフロップ４３３７は、リセット端子Ｒにデッドバンドパルス信号が供給されてリセットされる。
【００６２】
レベル継続検出部４３３においては、検出共振電流信号ＶＩＲが正側第１の検出レベルを超えている期間または負側第１の検出レベルより下がって、ＯＲゲート４３２５の出力がハイレベルの場合、次のように動作する。
この場合、スイッチ４３３２がオンし、スイッチ４３３３がオフし、ノードＮＤ４３３には、図４（Ｅ）に示すように、徐々にレベルが高くなる三角波Ｓ４３３が形成される。この三角波Ｓ４３３のレベルがやがて基準電圧より高くなると、比較器４３３５の出力Ｓ４３３５がハイベルになり、フリップフロップ４３３７がセットされ、その出力信号Ｓ４３３７はハイレベルとなる。
この状態は、共振電流が正側第１の検出レベルＶ１を超えた状態または負側第１の検出レベル−Ｖ１より下がった状態が一定期間Ｔ以上継続したことを示している。
やがて、共振電流が正側第１の検出レベルＶ１より下がった状態または負側第１の検出レベル−Ｖ１を超えた状態となると、ＯＲゲート４３２５の出力信号はローレベルとなる。
その結果、レベル継続検出部４３３では、スイッチ４３３２はオフし、スイッチ４３３３がオンし、ノードＮＤ４３３の電位が接地電位にリセットされ、三角波Ｓ４３３はリセットされる。そして、上記動作が繰り返し行われる。
【００６３】
出力部４３４は、ＡＮＤゲート４３４１を有している。
ＡＮＤゲート４３４１は、一方の入力端子が選択部４３２のＯＲゲート４３２６の出力信号Ｓ４３２６の供給ラインに接続され、他方の入力端子がレベル継続検出部４３３のフリップフロップ４３３７の出力信号Ｓ４３３７の供給ラインに接続されている。
【００６４】
出力部４３４は、レベル継続検出部４３３の出力信号Ｓ４３３７をハイレベルで入力すると、共振電流が正側第１の検出レベルＶ１を超えた状態または負側第１の検出レベル−Ｖ１より下がった状態が一定期間Ｔ以上継続したことを認識する。
そして、一定期間Ｔ以上継続したことを認識した状態で、図４（Ａ）に示すような信号Ｓ４３２６をハイレベルで受けると、共振電流が正側第２の検出レベルＶ２より下がった状態または負側第２の検出レベルを超えた状態となったことを検出する。
そして、出力部４３４は、検出信号Ｓ４３をパルス形成部４２に出力する。
検出信号Ｓ４３は、図４（Ｆ），（Ｂ）に示すように、極細のひげ状の信号としてパルス形成部４２に出力され、この検出信号Ｓ４３に同期して第１の駆動制御パルスＤＲ１および第２の駆動制御パルスＤＲ２のレベルが反転される。
【００６５】
以上の構成を有する位相制御部４３は、正側第２レベル検出部としての比較器４３１２、ＡＮＤゲート４３２２、ＯＲゲート４３２６、および出力部４３４により正側第２レベル検出出力部が形成されている。
正側第２レベル検出出力部は、一定期間Ｔ以上、第１の検出レベルを超えた条件を満たした場合、さらに共振電流が上記第２の検出レベルより下がったことを検出し、検出結果を出力する。
負側第２レベル検出部としての比較器４３１４、ＡＮＤゲート４３２４、ＯＲゲート４３２６、および出力部４３４により負側第２レベル検出出力部が形成されている。
負側第２レベル検出出力部は、一定期間Ｔ以上、第２の検出レベルを下がった条件を満たした場合、さらに共振電流が第２の検出レベルを超えたことを検出し、検出結果を出力する。
【００６６】
本実施形態の位相制御部４３においては、レベル継続検出部４３３並びに出力部４３４は、正側第１レベル検出部および第２レベル検出部と、負側第１レベル検出部および負側第２レベル検出部とで共有されている。
【００６７】
＜３．制御回路の動作＞
次に、上記構成を有するスイッチング電源装置の動作を、図３の制御回路４０の動作を中心に説明する。
【００６８】
制御回路４０では、発振部４１において、帰還部３０から端子Ｔ４４を介してフィードバックされる出力電圧情報Ｓ３０が発振部４１に供給され、発振部４１は出力電圧情報Ｓ３０に応じた周波数で発振する。
これにより、発振部４１では三角波Ｓ４１が生成されて、パルス形成部４２に供給される。
なお、発振部４１において、パルス形成部４２からのフィードバック信号Ｓ４２によりスイッチ４１３がオン、オフ制御される。スイッチ４１３は、三角波生成の期間はオフに制御され、オンされると生成した三角波がリセットされる。
【００６９】
パルス形成部４２では、比較器４２１において、三角波Ｓ４１のレベルが基準電圧レベルより高い期間にハイレベルとなるパルス信号（クロック信号）Ｓ４２１がＯＲゲート４２２を介してフリップフロップ４２３のリセット端子Ｒに出力される。
また、ＯＲゲート４２２には、位相制御部４３による検出信号Ｓ４３が供給される。
フリップフロップ４２３では、ＯＲゲート４２２によりハイレベルのパルス信号Ｓ４２１または検出信号Ｓ４３を受けるとリセットされて反転出力端子／Ｑからハイレベルに切り替えた信号Ｓ４２３が出力される。
フリップフロップ４２３では、セット端子Ｓにデッドバンドパルス生成回路４２４の出力信号Ｓ４２４を受けてセットされ、反転出力端子／Ｑからの信号Ｓ４２３がローレベルに切り替えられる。
【００７０】
デッドバンドパルス生成回路４２４では、フリップフロップ４２３のパルス信号Ｓ４２３の立ち上がりのタイミングに同期してデッドバンドパルスを含むパルス信号Ｓ４２４が生成される。そして、生成したパルス信号Ｓ４２４がレベル反転されてフリップフロップ４２３のセット端子Ｓおよびインバータ４２５を介してパルス分配部４２６に出力される。
【００７１】
パルス分配部４２６では、インバータ４２５によるパルス信号Ｓ４２５を受けてデッドバンドを含む第１の駆動制御パルスＤＲ１および第２の駆動制御パルスＤＲ２が形成される。
パルス分配部４２６では、パルス信号Ｓ４２５の立ち上がりのタイミングに同期して第１の駆動制御パルスＤＲ１および第２の駆動制御パルスＤＲ２が生成され、そのレベルをパルス信号Ｓ４２５の入力ごとに反転させて（切り替えて）出力される。
パルス分配部４２６からは、第１の駆動制御パルスＤＲ１が第１のスイッチング素子１２の駆動端子Ｔ４１に出力され、第２の駆動制御パルスＤＲ２を第２のスイッチング素子１３の駆動端子Ｔ４２に出力される。
なお、パルス分配部４２６では、パルス信号Ｓ４２１または検出信号Ｓ４３によりフリップフロップ４２３がリセットされるごとに第１の駆動制御パルスＤＲ１および第２の駆動制御パルスＤＲ２を反転される。
そして、パルス分配部４２６は、検出信号Ｓ４３によりフリップフロップ４２３がリセットされると、共振外れが検出されたとして、強制的に第１の駆動制御パルスＤＲ１および第２の駆動制御パルスＤＲ２を反転させる。
パルス帰還部４２７では、入力端子ＩＮにフリップフロップ４２３のパルス信号Ｓ４２３を受けて、パルス信号Ｓ４２３の立ち下り立ちのタイミングを維持して立ち上がりから所定時間遅らせてパルス信号Ｓ４２７がスイッチＳＷ４１３に出力される。
パルス帰還部４２７は、スイッチ４１３を所定期間オンさせて発振部４１で生成される三角波Ｓ４２１をリセットさせる。
【００７２】
位相制御部４３では、比較器４３１１においては、端子Ｔ４３から入力される検出共振電流信号ＶＩＲと正側第１基準電圧源Ｖ４３１による正側第１基準電圧Ｖ１とが比較される。そして、検出共振電流信号ＶＩＲが正側第１基準電圧Ｖ１より高いときハイレベルの正側第１検出信号Ｓ４３１１が選択部４３２に出力される。
このように、比較器４３１１では、電流検出部１５で検出した共振電流が正側第１の検出レベルＶ１を超えたか否かが検出され、超えた場合にハイレベルの正側第１検出信号Ｓ４３１１が出力される。
比較器４３１２では、端子Ｔ４３から入力される検出共振電流信号ＶＩＲと正側第２基準電圧源Ｖ４３２による正側第２基準電圧Ｖ２とが比較される。そして、検出共振電流信号ＶＩＲが正側第１基準電圧Ｖ１より低いときハイレベルの正側第２検出信号Ｓ４３１２が選択部４３２が出力される。
このように、比較器４３１２では、電流検出部１５で検出した共振電流が正側第２の検出レベルＶ２より下がったか否かが検出され、下がった場合にハイレベルの正側第２検出信号Ｓ４３１２が出力される。
比較器４３１３では、端子Ｔ４３から入力される検出共振電流信号ＶＩＲと負側第１基準電圧源Ｖ４３３による負側第１基準電圧−Ｖ１とが比較される。そして、検出共振電流信号ＶＩＲが負側第１基準電圧−Ｖ１より低いときハイレベルの負側第１検出信号Ｓ４３１３が選択部４３２に出力される。
このように、比較器４３１３では、電流検出部１５で検出した共振電流が負側第１の検出レベル−Ｖ１より下がったか否かが検出され、下がった場合にハイレベルの負側第１検出信号Ｓ４３１３が出力される。
比較器４３１４では、端子Ｔ４３から入力される検出共振電流信号ＶＩＲと負側第２基準電圧源Ｖ４３４による負側第１基準電圧−Ｖ２とが比較される。そして、検出共振電流信号ＶＩＲが正側第１基準電圧−Ｖ２より高いときハイレベルの負側第２検出信号Ｓ４３１４が選択部に出力される。
このように、比較器４３１４では、電流検出部１５で検出した共振電流が負側第１の検出レベル−Ｖ１を超えたか否かが検出され、超えた場合にハイレベルの負側第２検出信号Ｓ４３１４が出力される。
【００７３】
選択部４３２においては、レベル検出ブロック４３１の正側第１検出信号Ｓ４３１１または負側第１検出信号Ｓ４３１３が、第１の駆動制御パルスＤＲ１および第２の駆動制御パルスＤＲ２のレベルに応じて選択的にレベル継続検出部４３３に出力される。
選択部４３２では、レベル検出ブロック４３１の正側第２検出信号Ｓ４３１２または負側第２検出信号Ｓ４３１４が、第１の駆動制御パルスＤＲ１および第２の駆動制御パルスＤＲ２のレベルに応じて選択的に出力部４３４に出力される。
【００７４】
レベル継続検出部４３３において、第１の駆動制御パルスＤＲ１がハイレベルの期間は選択部４３２で選択された正側第１検出信号Ｓ４３１１を受けて、共振電流が正側第１の検出レベルＶ１を超えた状態が一定期間Ｔ以上継続しているかが検出される。
レベル継続検出部４３３では、第２の駆動制御パルスＤＲ２がハイレベルの期間は選択部４３２で選択された負側第１検出信号Ｓ４３１３を受けて、共振電流が負側第１の検出レベル−Ｖ１より下がった状態が一定期間Ｔ以上継続しているかが検出される。
レベル継続検出部４３３においては、検出共振電流信号ＶＩＲが正側第１の検出レベルを超えている期間または負側第１の検出レベルより下がって、ＯＲゲート４３２５の出力がハイレベルの場合、次のように動作する。
この場合、スイッチ４３３２がオンし、スイッチ４３３３がオフし、ノードＮＤ４３３には、徐々にレベルが高くなる三角波Ｓ４３３が形成される。この三角波Ｓ４３３のレベルがやがて基準電圧より高くなると、比較器４３３５の出力Ｓ４３３５がハイベルになり、フリップフロップ４３３７がセットされ、その出力信号Ｓ４３３７はハイレベルとなる。
この状態は、共振電流が正側第１の検出レベルＶ１を超えた状態または負側第１の検出レベル−Ｖ１より下がった状態が一定期間Ｔ以上継続したことを示している。
やがて、共振電流が正側第１の検出レベルＶ１より下がった状態または負側第１の検出レベル−Ｖ１を超えた状態となると、ＯＲゲート４３２５の出力信号はローレベルとなる。
その結果、レベル継続検出部４３３では、スイッチ４３３２はオフし、スイッチ４３３３がオンし、ノードＮＤ４３３の電位が接地電位にリセットされ、三角波Ｓ４３３はリセットされる。そして、上記動作が繰り返し行われる。
【００７５】
出力部４３４においては、レベル継続検出部４３３の出力信号Ｓ４３３７がハイレベルで入力されると、共振電流が正側第１の検出レベルＶ１を超えた状態または負側第１の検出レベル−Ｖ１より下がった状態が一定期間Ｔ以上継続したことが認識される。
そして、一定期間Ｔ以上継続したことを認識した状態で、信号Ｓ４３２６をハイレベルで受けると、共振電流が正側第２の検出レベルＶ２より下がった状態または負側第２の検出レベルを超えた状態となったことが検出される。
出力部４３４では、共振外れが検出されたことを示す検出信号Ｓ４３がパルス形成部４２に出力される。
パルス形成部４２においては、この検出信号Ｓ４３に同期して第１の駆動制御パルスＤＲ１および第２の駆動制御パルスＤＲ２のレベルが反転される。
【００７６】
図５は、本実施形態に係る制御回路における共振外れ検出、非検出の状態を模式的に示す図である。
【００７７】
図５は、一例として正側の検出動作例を示している。
図５中、Ａで示す部分は第１の検出レベルＶ１を超えている期間があらかじめ設定した一定期間Ｔより短いために、位相制御部４３の出力が有効とならず、検出信号Ｓ４３はローレベルに保持される。
これに対して、図５中、Ｂで示す部分は第１の検出レベルＶ１を超えている期間があらかじめ設定した一定期間Ｔ以上であるために、位相制御部４３の出力が有効となり、共振外れ検出を示すために、検出信号Ｓ４３がハイレベルで出力される。
なお、共振外れの有効条件としては、たとえば毎パルスの後半の数十％（何割）、たとえば後半の３０％（３割）の所定期間で有効とする、もしくはこのような制限を設けない等、種々の態様が可能である。
【００７８】
以上説明したように、本実施形態によれば、以下の効果を得ることができる。
本実施形態によれば、重負荷検出期間内に、電流を検出する端子にノイズがのったとしても誤動作するおそれがなく、ノイズ耐性が高い。
また、想定される重負荷期間以降に共振外れの閾値としての第１の検出レベルを超える場合であっても動作することができる。
このように、本実施形態によれば、ノイズ耐性が高く誤動作することなく共振外れを的確に防止でき、ひいてはスイッチング素子を形成するトランジスタの安定動作を図ることができる。
【００７９】
なお、本技術は以下のような構成もとることができる。
（１）高電位側端子および低電位側端子を含む直流電源と、
上記直流電源の高電位側端子と低電位側端子との間に直列に接続された第１のスイッチング素子および第２のスイッチング素子と、
上記第１のスイッチング素子と上記第２のスイッチング素子との相互接続点に対して直列に接続された共振用インダクタおよび共振用キャパシタと、
上記共振用インダクタと上記共振用キャパシタによる共振電流に基づいて負荷に電力を供給するための出力回路と、
上記第１のスイッチング素子および上記第２のスイッチング素子の少なくとも一方に流れる共振電流を検出する電流検出部と、
上記第１のスイッチング素子および上記第２のスイッチング素子を交互にオン、オフするためのレベルをとる駆動制御信号を生成する回路であって、上記電流検出部の検出信号に応じて上記出力回路の出力電力が一定になるように、上記駆動制御信号の周期を制御する制御回路と、を有し、
上記制御回路は、
上記電流検出部で検出した上記共振電流が一定期間以上、第１の検出レベルを超えたか否かまたは第１の検出レベルより下がったか否かの少なくとも一方を検出し、この第１の検出レベルを超えたまたは第１の検出レベルより下がった場合、さらに上記共振電流が第２の検出レベルより下がったことまたは第２の検出レベルを超えたことを検出すると、上記第１のスイッチング素子および上記第２のスイッチング素子をオン、オフするための駆動制御信号のレベルを反転させる
スイッチング電源装置。
（２）上記制御回路は、
上記電流検出部で検出した上記共振電流が第１の検出レベルを超えたか否かまたは第１の検出レベルより下がったか否かの少なくとも一方を検出する第１レベル検出部と、
上記共振電流が上記第１の検出レベルを超えた状態または上記第１の検出レベルより下がった状態が一定期間以上継続しているかを検出するレベル継続検出部と、
上記一定期間以上、第１の検出レベルを超えたまたは下がった条件を満たした場合、さらに上記共振電流が上記第２の検出レベルより下がったか否かまたは第２の検出レベルを超えたか否かを検出し、検出結果に応じた検出信号を出力する第２レベル検出出力部と、
を含む位相制御部と、
上記第１のスイッチング素子および上記第２のスイッチング素子をオン、オフするための上記駆動制御信号としての駆動制御パルスを形成するパルス形成部と、を有し、
上記パルス形成部は、
上記位相制御部の上記第２レベル検出出力部が、上記共振電流が上記第２の検出レベルより下がったことまたは第２の検出レベルを超えたことを示す検出信号を受けて上記駆動制御パルスのレベルを反転させる
上記（１）記載のスイッチング電源装置。
（３）上記電流検出部で検出した上記共振電流が正側第１の検出レベルを超えたか否かを検出する正側第１レベル検出部と、
上記一定期間以上、正側第１の検出レベルを超えた条件を満たした場合、さらに上記共振電流が正側第２の検出レベルより下がったか否かを検出する正側第２レベル検出出力部と、
上記電流検出部で検出した上記共振電流が負側第１の検出レベルより下がったか否かを検出する負側第１レベル検出部と、
上記一定期間以上、負側第１の検出レベルより下がった条件を満たした場合、さらに上記共振電流が負側第２の検出レベルを超えたか否かを検出する負側第２レベル検出出力部と、を含む
上記（２）記載のスイッチング電源装置。
（４）上記正側第２レベル検出出力部は、
上記共振電流が上記正側第２の検出レベルより下がったことを検出する正側第２レベル検出部と、
上記レベル継続検出部の検出結果および上記正側第２レベル検出部の結果に応じた上記検出信号を上記パルス形成部に出力する出力部と、を含み、
上記正側第２レベル検出出力部は、
上記共振電流が上記負側第２の検出レベルを超えたか否かを検出する負側第２レベル検出部と、
上記レベル継続検出部の検出結果および上記負側第２レベル検出部の結果に応じた上記検出信号を上記パルス形成部に出力する出力部と、を含み、
上記レベル継続検出部並びに上記正側および負側第２レベル検出部の検出結果に応じた信号の上記パルス形成部への出力部は、
上記正側第１レベル検出部および正側第２レベル検出部と、上記負側第１レベル検出部および負側第２レベル検出部とで共有されている
上記（３）記載のスイッチング電源装置。
（５）上記制御回路のパルス形成部は、
上記高電位側に接続された上記第１のスイッチング素子を駆動するための第１の駆動制御パルスと、
上記低電位側に接続された上記第２のスイッチング素子を駆動するための、上記第１の駆動制御パルスと相補的なレベルをとる第２の駆動制御パルスと、を生成し、
上記位相制御部は、
上記第１の駆動制御パルスが上記第１のスイッチング素子をオンするレベルのときは、上記正側第１レベル検出部および上記正側第２レベル検出出力部の信号を選択して処理し、
上記第２の駆動制御パルスが上記第２のスイッチング素子をオンするレベルのときは、上記負側第１レベル検出部および上記負側第２レベル検出出力部の信号を選択して処理する
上記（３）または（４）のスイッチング電源装置。
（６）上記第１の検出レベルと上記第２の検出レベルとが等しい
上記（１）から（５）のいずれか一に記載のスイッチング電源装置。
（７）上記一定期間が上記第１のスイッチング素子および上記第２のスイッチング素子の駆動周波数とともに変動する
上記（１）から（６）のいずれか一に記載のスイッチング電源装置。
（８）上記制御回路は、
上記電流検出部で検出した上記共振電流が一定期間以上、第１の検出レベルを超えたか否かまたは第１の検出レベルより下がったか否かの少なくとも一方を検出し、この第１の検出レベルを超えたまたは第１の検出レベルより下がった場合、さらに上記共振電流が第２の検出レベルより下がったことまたは第２の検出レベルを超えたことを検出する、共振外れの有効条件として、毎パルスの後半の所定期間で有効とする条件を適用する
上記（１）から（７）のいずれか一に記載のスイッチング電源装置。
【符号の説明】
【００８０】
１０・・・スイッチング電源装置、１１・・・基準電源、１１Ｈ・・・高電位側端子、１１Ｌ・・・低電位側端子、１２・・・第１のスイッチング素子、１３・・・第２のスイッチング素子、１４・・・トランス、Ｌ１１・・・１次側インダクタ（共振用インダクタ）、Ｌ１２，Ｌ１３・・・２次側インダクタ、Ｃ１１・・・共振用キャパシタ、１５・・・電流検出部、２０・・・出力回路、３０・・・帰還部、４０・・・制御回路，４１・・・発振部、４２・・・パルス形成部、４３・・・位相制御部、４３１・・・レベル検出ブロック、４３２・・・選択部、４３３・・・レベル継続検出部、４３４・・・出力部。
【図１】
2013005631.tif 000003
【図２】
2013005631.tif 000004
【図３】
2013005631.tif 000005
【図４】
2013005631.tif 000006
【図５】
2013005631.tif 000007