(57)【要約】【課題】不活性イオンの注入により、異なる膜厚のゲート絶縁膜を形成する場合に、接合リークの発生を抑制する半導体装置の製造方法を提供する。【解決手段】シリコン基板１に、第１のトランジスタを形成する第１の領域（例えば、Ｃｏｒｅ部）、及び、第２のトランジスタを形成する第２の領域（例えばＤＲＡＭ部）を少なくとも含む複数の領域を形成する。第２のトランジスタのゲート領域を除く領域を覆うレジストマスク３'を形成し、不活性イオンを、第２のトランジスタのゲート領域のシリコン基板１の表面に注入する。不活性イオン注入後、レジストマスク３'を除去し、酸化処理により、複数の領域に絶縁膜を形成する。次に、第１のトランジスタのゲート電極を第１のトランジスタのゲート領域上に、第２のトランジスタのゲート電極を第２のトランジスタのゲート領域上に形成する。その後、第１及び第２のトランジスタのソース電極及びドレイン電極を形成する。【選択図】図３
2013118257.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に、第１のトランジスタを形成する第１の領域、及び、第２のトランジスタを形成する第２の領域を少なくとも含む複数の領域を形成し、
前記複数の領域のうち、前記第２のトランジスタのゲート領域を除く領域を覆うレジストマスクを形成し、
不活性イオンを、前記第２のトランジスタのゲート領域の半導体基板の表面に注入し、
前記レジストマスクを除去し、
酸化処理により、前記複数の領域に絶縁膜を形成し、
前記第１のトランジスタのゲート電極を前記第１の領域上に、前記第２のトランジスタのゲート電極を前記第２のトランジスタのゲート領域上に形成し、
前記第１及び第２のトランジスタのソース電極及びドレイン電極を形成する半導体装置の製造方法。
【請求項２】
前記酸化処理は、前記第１の領域の絶縁膜を形成する条件で実施されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記酸化処理によって、前記第１の領域より厚い絶縁膜が前記第２のトランジスタのゲート領域に形成されることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記第１及び第２のトランジスタのソース電極及びドレイン電極の形成は、
前記第１及び第２のトランジスタのゲート電極が形成された後、前記ゲート電極のサイドウォールを形成し、
前記ゲート電極及び前記サイドウォールが形成された領域を除く領域の前記絶縁膜を除去し、
前記第１及び第２のトランジスタのソース電極及びドレイン電極を形成することを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記第１及び第２のトランジスタのソース電極及びドレイン電極の形成は、
前記第１及び第２のトランジスタのゲート電極が形成された後、前記ゲート電極が形成された領域を除く領域の前記絶縁膜を除去し、
前記ゲート電極のサイドウォールを形成し、
前記第１及び第２のトランジスタのソース電極及びドレイン電極を形成することを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記第１の領域は、前記半導体装置を制御するコア部を形成する領域であり、
前記第２の領域は、データを入出力する入出力部と、データを保持するメモリ部とのいずれかを形成する領域であることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記複数の領域は、半導体基板に犠牲酸化膜を生成して形成され、
前記レジストマスクは、前記犠牲酸化膜を除去した後、形成され、
前記不活性イオンは、前記犠牲酸化膜を除去した、前記第２のゲート領域の半導体基板の表面に注入されることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記複数の領域は、半導体基板に犠牲酸化膜を生成して形成され、
前記不活性イオンは、前記犠牲酸化膜を介して前記第２のゲート領域の半導体基板の表面に注入され、
前記不活性イオンの注入後、前記犠牲酸化膜を除去することを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
前記複数の領域は、さらに第３のトランジスタを形成する第３の領域を含み、
前記第３のトランジスタを形成する工程として、さらに、
前記不活性イオンを、前記第２のゲート領域の半導体基板の表面に注入後、前記複数の領域のうち、前記第３のトランジスタのゲート領域以外を覆うレジストマスクを形成し、
不活性イオンを、前記第３のトランジスタのゲート領域の半導体基板の表面に注入し、
前記複数の領域に絶縁膜を形成後、前記第１及び第２のトランジスタのゲート電極に加え、前記第３のトランジスタのゲート電極を前記第３のゲート領域上に形成し、
前記第３のトランジスタのソース電極及びドレイン電極を形成することを特徴とする請求項１乃至８のいずれか一項に記載の半導体の製造方法。
【請求項１０】
前記第２の領域と前記第３の領域とは、一方がデータを入出力する入出力部であり、他方がデータを保持するメモリ部であることを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
ロジック回路用のコアトランジスタを形成するコア部と、ＤＲＡＭ（Dynamic Random Access Memory）セルアレイ用のトランジスタを形成するＤＲＡＭ部とを混載させた半導体装置であって、
前記コアトランジスタは、第１のゲート絶縁膜を有し、
前記ＤＲＡＭセルアレイ用のトランジスタは、膜厚が前記第１のゲート絶縁膜より厚く、ゲート電極が形成される領域と、前記第１のゲート絶縁膜と同じ厚さの領域とを含む第２のゲート絶縁膜を有する半導体装置。
【請求項１２】
入出力回路用のトランジスタを形成するＩ／Ｏ部をさらに備え、
前記入出力回路用のトランジスタは、膜厚が前記第１のゲート絶縁膜より厚く、ゲート電極が形成される領域と、前記第１のゲート絶縁膜と同じ厚さの領域とを含む第３のゲート絶縁膜を有することを特徴とする請求項１１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にＤＲＡＭ（Dynamic Random Access Memory）を混載した半導体装置の製造方法に関する。
【背景技術】
【０００２】
メモリ素子、特にＤＲＡＭにおいて、セルのデータ保持時間を確保するために、接合リークやゲートリークの低減が必要であり、書込み特性を確保するために、ゲートリークの低減やゲート絶縁膜信頼性の向上が必要である。ＤＲＡＭを混載した半導体装置では、十分な書込み電流を確保するために、ＤＲＡＭのゲート電極に高電圧をかける必要がある。このため、ゲートリークの低減、ゲート絶縁膜信頼性の確保の観点から、ＤＲＡＭのゲート絶縁膜をコアトランジスタよりも厚く形成している。
【０００３】
ゲート絶縁膜は、シリコン基板を酸化処理することによって形成する。半導体装置内でコアトランジスタと異なる膜厚のゲート絶縁膜を有する素子を作り分ける方法が開発されている。このような方法の一例として、ゲート絶縁膜形成の酸化処理を実施する前に、異なる膜厚のゲート絶縁膜を有する素子を形成する領域にＦ（フッ素）、Ａｒ（アルゴン）、Ｎ（窒素）などの不活性イオンの注入を行う方法がある。例えば、特許文献１から３にその方法が記載されている。不活性イオンが注入された領域では、酸化レートが変化する。その結果、ゲート絶縁膜が厚く又は薄く形成される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１９５９６８号公報
【特許文献２】特開２００６−２４８８８号公報
【特許文献３】特開２００３−１００８９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１から３に開示されているような方法を用いて、ゲート絶縁膜を厚膜化し、ゲートリークを低減させるには、不活性イオンのある程度の注入量を必要とする。図１７にゲートリークとフッ素イオンの注入量との関係を示す。図１７に示すように、フッ素イオンの注入量を増やすと、ゲートリークが低減する。従って、ゲートリークを十分に低減させるためには（例えば１桁以上）、フッ素イオンの注入量を１ｅ１５ｃｍ−２（１×１０１５／ｃｍ２）近くに設定する必要がある。一方、不活性イオンの注入量を増やすと、注入欠陥起因による接合リークも増加する。図１８に接合リークとフッ素イオンの注入量との関係を示す。図１８に示すように、フッ素イオン注入量を増やすと、接合リークが増加する。この接合リークは、ＤＲＡＭセルのデータ保持時間を確保するためには大きな問題となる。
このように、不活性イオンの注入によって、異なる膜厚のゲート絶縁膜を形成する半導体装置の製造方法において、接合リークの抑制が困難であった。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置の製造方法の一態様は、半導体基板に、第１のトランジスタを形成する第１の領域、及び、第２のトランジスタを形成する第２の領域を少なくとも含む複数の領域を形成する。続いて、複数の領域のうち、前記第２のトランジスタのゲート領域を除く領域を覆う（言い換えると、第２のトランジスタのゲート領域のみ開口させる）レジストマスクを形成する。その後、不活性イオンを、前記第２のトランジスタのゲート領域の半導体基板の表面に注入し、前記レジストマスクを除去する。次に、酸化処理により、前記複数の領域に絶縁膜を形成し、前記第１のトランジスタのゲート電極を前記第１の領域上に、前記第２のトランジスタのゲート電極を前記第２のトランジスタのゲート領域上に形成する。その後、前記第１及び第２のトランジスタのソース電極及びドレイン電極を形成する。
上述した方法により、第２の領域において、ソース電極、ドレイン電極を形成する領域（第２のソース、ドレイン領域）へ不活性イオンを注入することなく、ゲート電極を形成する領域（第２のゲート領域）のみに不活性イオンを注入することができる。その結果、不活性イオンの注入に起因する接合リークの発生を防止することができる。
【０００７】
本発明に係る半導体装置の一態様は、ロジック回路用のコアトランジスタを形成するコア部と、ＤＲＡＭ（Dynamic Random Access Memory）セルアレイ用のトランジスタを形成するＤＲＡＭ部とを混載させた半導体装置である。前記コアトランジスタは、第１のゲート絶縁膜を有する。前記ＤＲＡＭセルアレイ用のトランジスタは、膜厚が前記第１のゲート絶縁膜より厚く、ゲート電極が形成される領域と、前記第１のゲート絶縁膜と同じ厚さの領域とを含む第２のゲート絶縁膜を有する。
【発明の効果】
【０００８】
本発明によれば、不活性イオンの注入によって、異なる膜厚のゲート絶縁膜を形成する半導体装置の製造方法において、接合リークの発生を抑制することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】実施形態１の半導体装置の製造方法の素子分離工程を示す断面図である。
【図２】実施形態１の半導体装置の製造方法のＩ／Ｏ部に対する不活性イオン注入工程を示す断面図である。
【図３】実施形態１の半導体装置の製造方法のＤＲＡＭ部に対する不活性イオン注入工程を示す断面図である。
【図４】実施形態１の半導体装置の製造方法のゲート絶縁膜形成工程を示す断面図である。
【図５】実施形態１の半導体装置の製造方法のゲート電極形成工程を示す断面図である。
【図６】実施形態１の半導体装置の製造方法のサイドウォール、ソース電極及びドレイン電極形成工程を示す断面図である。
【図７】実施形態１の半導体装置の製造方法の変形例のゲート電極形成工程を示す断面図である。
【図８】実施形態１の半導体装置の製造方法の変形例のサイドウォール、ソース電極及びドレイン電極形成工程を示す断面図である。
【図９】実施形態２の半導体装置の製造方法のＩ／Ｏ部に対する不活性イオン注入工程を示す断面図である。
【図１０】実施形態２の半導体装置の製造方法のＤＲＡＭ部に対する不活性イオン注入工程を示す断面図である。
【図１１】実施形態２の半導体装置の製造方法のゲート絶縁膜形成工程を示す断面図である。
【図１２】実施形態２の半導体装置の製造方法のゲート電極形成工程を示す断面図である。
【図１３】実施形態２の半導体装置の製造方法のサイドウォール、ソース電極及びドレイン電極形成工程を示す断面図である。
【図１４】実施形態３の半導体装置の製造方法の素子分離工程を示す断面図である。
【図１５】実施形態３の半導体装置の製造方法のＩ／Ｏ部に対する不活性イオン注入工程を示す断面図である。
【図１６】実施形態３の半導体装置の製造方法のＤＲＡＭ部に対する不活性イオン注入工程を示す断面図である。
【図１７】ゲートリークのフッ素イオン注入量依存性を示す図である。
【図１８】接合リークのフッ素イオン注入量依存性を示す図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態について、図面を参照しながら説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。各図面において同一の構成または機能を有する構成要素および相当部分には、同一の符号を付し、その説明は省略する。
【００１１】
本発明の一態様では、ゲート絶縁膜の厚膜化と接合リークの抑制とを、不活性イオンを注入する領域を限定することにより実現する。具体的には、厚膜化したい素子の領域全体に不活性イオンを注入するのではなく、注入領域をゲート電極となるゲート領域に限定して行う。これにより、厚膜化が必要であるゲート領域の酸化膜のみを増膜させ、ソース、ドレインとなるソースドレイン領域には注入欠陥の侵入を最小限にし、接合リークの増加を抑制する。
【００１２】
以下に説明する各実施形態では、ＤＲＡＭを混載する半導体装置を一例として説明する。半導体装置の一例として、ロジック回路用のコアトランジスタを形成するＣｏｒｅ部、入出力回路用のトランジスタを形成するＩ／Ｏ部、及びＤＲＡＭセルアレイ用のトランジスタを形成するＤＲＡＭ部を含む３つの領域でトランジスタを形成する工程を説明する。なお、各実施形態では、異なる３種類の膜厚のゲート絶縁膜を形成する工程を説明するが、異なる２種類の膜厚のゲート絶縁膜を形成する場合であっても、本発明の半導体装置の製造方法を適用できることは言うまでもない。
以下、図面を参照して各実施形態の半導体装置の製造方法を説明する。
【００１３】
実施形態１．
図１〜９に本発明の実施形態１に係る半導体装置の製造方法の製造工程を説明する断面図を示す。各図面において、説明を容易にするため、各素子の領域（Ｃｏｒｅ部、Ｉ／Ｏ部、ＤＲＡＭ部）の境界を、ＳＴＩ２上を縦断する点線で表している。
シリコン基板（ＳＩ基板、半導体基板）１に、ＳＴＩ（素子分離絶縁膜）２を埋め込み、各素子を形成する領域（Ｃｏｒｅ部、Ｉ／Ｏ部及びＤＲＡＭ部）を区画する（図１）。ＳＴＩ（Shallow Trench Isolation）形成、Ｖｔｈ（しきい値電圧）調整のための注入工程までは通常の製造工程と同じであるため詳細な説明を省略する。
【００１４】
続いて、シリコン基板１表面の全領域にレジストマスク３を形成した後、リソグラフィ技術を用いて、Ｉ／Ｏ部の領域全体を開口し、増膜のための不活性イオンの注入を行う（図２）。ここで、注入する不活性イオンの種類はＦ、Ａｒ、Ｎなどの不活性元素であり、注入量は必要な膜厚により調節される。不活性イオンがＦ、Ａｒ、Ｎである場合、注入エネルギーは、４０ｋｅＶ以下で、注入量は、ｌｅ１４ｃｍ−２（１×１０1４／ｃｍ2 ）以上とする。
【００１５】
次に、レジストマスク３を除去し、シリコン基板１表面の全領域にレジストマスク３'を形成する。その後、リソグラフィ技術を用いて、ＤＲＡＭ部の領域のうち、ゲート電極となるゲート領域のみを開口し、増膜のための不活性イオンの注入を行う（図３）。図３において、レジストマスク３'が開口された領域が、ＤＲＡＭ部のトランジスタのゲート電極を形成するゲート領域である。ここで、注入する不活性イオンの種類はＦ、Ａｒ、Ｎなどの不活性元素であり、注入量は必要な膜厚により調節される。不活性イオンがＦ、Ａｒ、Ｎである場合、注入エネルギーは、４０ｋｅＶ以下で、注入量は、ｌｅ１４ｃｍ−２以上とする。
一般には、リソグラフィの精度が２０ｎｍで、サイドウォールの幅が２０〜３０ｎｍである。これを考慮すると、ゲート領域のみを開口する場合、サイドウォール直下のＬＤＤ（Lightly Doped Drain）となる領域（第１の拡散層）には不活性イオンが注入される可能性があるが、サイドウォール外側のソース電極、ドレイン電極となる領域（ソース、ドレイン領域）には不活性イオンが注入されることはない。従って、ゲート領域への不活性イオン注入に起因する欠陥がソース、ドレイン領域に生じることはない。言い換えると、不活性イオンを注入する領域をゲート領域に限定することにより、ゲート領域に対する不活性イオン注入に起因する接合リークを抑制することができる。
なお、図２に示すＩ／Ｏ部への不活性イオン注入と図３に示すＤＲＡＭ部のゲート領域への不活性イオン注入との順番は逆でも良い。
【００１６】
次に、ゲート絶縁膜となる酸窒化膜形成のため、ゲート酸化及び窒化を行う。具体的には、レジストマスク３'を除去し、酸化及び窒化処理を実施して、シリコン基板１の表面に酸窒化膜４を形成する（図４）。図４では、複数の膜厚の酸窒化膜４を区別するため、符号４１〜４３を用いて示す。以降の説明において、単に「酸窒化膜４」という場合、酸窒化膜４１〜４３のうちの少なくとも一つを含む。
ここでの酸化及び窒化処理は、Ｃｏｒｅ部のゲート絶縁膜を形成する条件に従って実施される。不活性イオン注入処理を実施しているため、Ｃｏｒｅ部及びＤＲＡＭ部のゲート領域以外の酸窒化膜４１、Ｉ／Ｏ部の酸窒化膜４２、及び、ＤＲＡＭ部のゲート領域の酸窒化膜４３は、それぞれ異なる膜厚で形成される。これにより、Ｃｏｒｅ部、Ｉ／Ｏ部、ＤＲＡＭ部それぞれに所望の膜厚の酸窒化膜を形成できる。特に、図４に一部拡大して示すように、ＤＲＡＭ部では、ゲート領域のみ、Ｃｏｒｅ部及びＤＲＡＭ部のゲート領域以外の酸窒化膜４１に比べ、増膜された酸窒化膜４３が形成される。なお、拡大した図は説明のため模式的に示しており、酸窒化膜４３の輪郭を正確に示すものではない。
【００１７】
次に、高誘電率膜５、メタル６、ポリシリコン７を酸窒化膜４上に積層し、ドライエッチングにより、ゲート電極を形成する（図５）。このとき、酸窒化膜４はエッチングされずに残る。
その後、図６に示すように、各素子において、エクステンション、ＬＤＤなどの注入を行って第１の拡散層８を形成後、サイドウォール９を形成し、ＤＤＤ（Deeply Doped Drain）の注入を行い、ソース電極及びドレイン電極となる第２の拡散層１０を形成する。最後にシリコン基板１表面上に露出している酸窒化膜４を、ドライエッチングまたはウェットエッチングによって除去する。
上述した工程では、ＤＲＡＭ部のソース、ドレイン領域には、増膜用の不活性イオン注入による欠陥が発生していない。このため、増膜のための不活性イオン注入によって、接合リークが増加することはない。言い換えると、第２の拡散層１０と増膜したゲート絶縁膜４３の端部（ゲート絶縁膜４１とゲート絶縁膜４３との境界領域）との距離が離れているため、不活性イオン注入に起因する接合リークが増加することはない。
加えて、ゲート酸化膜を増膜する場合、リソグラフィ技術の精度により、サイドウォール９が形成される領域の一部分が増膜される可能性が生じる。しかし、増膜されない領域が存在することにより、第１の拡散層８形成において、ＬＤＤの深さが浅くなりすぎず、第２の拡散層１０との接続が良好に行える。そのため、寄生抵抗増加の問題がない。
【００１８】
図６に示すゲート電極及びサイドウォール９の下に存在する絶縁膜に着目すると、Ｃｏｒｅ部及びＩ／Ｏ部では、同じ膜厚の酸窒化膜４１、４２が存在する。これに対して、ＤＲＡＭ部では、ゲート電極の下に存在する絶縁膜（酸窒化膜４３）がサイドウォール９の下に存在する絶縁膜（酸窒化膜４３の両側の酸窒化膜）より膜厚が厚くなる。これは、ＤＲＡＭ部の不活性イオン注入工程で、ゲート領域のみ開口し、不活性イオンを注入したためである。
【００１９】
図７〜９に、実施形態１の変形例を示す。素子分離工程（図１）から酸窒化膜形成工程（図４）までは実施形態１と同じであるため説明を省略する。ゲート電極形成工程では、図５と同様にゲート電極を形成した後、シリコン基板１の主面表面上に露出している酸窒化膜４をエッチングして除去する（図７）。その後、各素子において、エクステンション、ＬＤＤなどの注入によって第１の拡散層８を形成後、サイドウォール９を形成し、ソース電極及びドレイン電極となる第２の拡散層１０をＤＤＤの注入で形成する（図８）。
ゲート電極形成工程において、実施形態１（図５）では、酸窒化膜４を残したが、実施形態１の変形例（図７）では、ゲート電極形成後、ドライエッチング又はウェットエッチングで酸窒化膜４を除去する。最終的には、各素子のトランジスタは、図８のような形状になるが、当該変形例の効果は実施形態１と全く同様である。
【００２０】
実施形態２．
実施形態２では、ＤＲＡＭ部のみでなくＩ／Ｏ部もゲート領域のみに不活性イオンを注入する場合を説明する。
図９〜１３に、本発明の実施形態２に係る半導体装置の製造方法の製造工程を説明する断面図を示す。素子分離工程は図１と同様であるため説明を省略する。図１に示す素子分離工程を終了後、Ｉ／Ｏ部に対する不活性イオン注入工程を実施する（図９）。実施形態１との違いは、ＤＲＡＭ部のみでなく、Ｉ／Ｏ部もゲート電極となるゲート領域のみを開口し、増膜のための不活性イオンの注入を行う。図９において、レジストマスク３が開口された領域が、Ｉ／Ｏ部のトランジスタのゲート電極を形成するゲート領域である。ここで、注入する不活性イオンの種種はＦ、Ａｒ、Ｎなどの不活性元素であり、注入量は必要な膜厚により調節される。不活性イオンがＦ、Ａｒ、Ｎである場合、注入エネルギーは、４０ｋｅＶ以下で、注入量は、ｌｅ１４ｃｍ−２以上とする。実施形態１で説明したように、ゲート領域のみを開口するので、ソース、ドレイン領域には不活性イオンが注入されることはない。従って、そこに注入起因の欠陥も入らない。
【００２１】
ＤＲＡＭ部に対する不活性イオン注入工程は、実施形態１の図３と同様である（図１０）。ゲート絶縁膜形成工程では、Ｉ／Ｏ部のゲート領域の酸窒化膜４２とＤＲＡＭ部のゲート領域の酸窒化膜４３それぞれと、他の領域の酸窒化膜４１との膜厚が異なるものになる（図１１）。次に、実施形態１と同様に、ゲート電極を形成する（図１２）。
最終的には、各素子において、エクステンション、ＬＤＤなどの注入を行い第１の拡散層８を形成後、サイドウォール９を形成し、ソース電極及びドレイン電極となる第２の拡散層１０をＤＤＤの注入で形成する（図１３）。ここで、Ｉ／Ｏ部、ＤＲＡＭ部のＳＤ部には、不活性イオンの注入による欠陥が発生していないので、接合リークが増加することはない。
【００２２】
なお、図９、１０では、Ｉ／Ｏ部とＤＲＡＭ部とのゲート絶縁膜の膜厚を異なるものにするため、不活性イオン注入工程を別々に実施した。Ｃｏｒｅ部のゲート絶縁膜と異なる、二つ以上の同じ膜厚のゲート絶縁膜を形成する場合、不活性イオン注入工程は、複数の領域で同時に実施することができる。二つ以上の領域それぞれにゲート領域を開口し、開口した二つのゲート領域に同時に不活性イオン注入を実施し、製造工程を削減することが可能である。
加えて、図１２、１３では、実施形態１の図５，６と同様に最後に酸窒化膜４を除去する場合を説明したが、実施形態１の変形例の図７，８のように、ゲート電極を形成後、酸窒化膜４を除去してもよい。
【００２３】
実施形態３．
実施形態１，２では、素子分離工程において、酸化膜を形成しないで製造する方法を説明したが、酸化膜（以降適宜、「犠牲酸化膜」ともいう）を形成して不活性イオン注入工程を実施してもよい。
図１４〜１６は、本発明に係る実施形態３の半導体装置の製造方法の素子分離工程及び不活性イオン注入工程を示す断面図である。
素子分離工程では、ＳＴＩ２を埋め込んだ後、酸化処理を実施して酸化膜（犠牲酸化膜）１１を形成する。酸化膜１１は、シリコン基板１の表面に直接レジストマスク３を接触させないこと、注入したイオンの濃度分布が深さ方向に広がりを持つことを防止すること、などの理由により設けられる。酸化膜１１は、１５ｎｍ以下の膜厚で形成される。
酸化膜１１を形成後、不活性イオン注入工程では、酸化膜１１を介して不活性イオンの注入を実施する。これ以外は、実施形態１と同様である。Ｉ／Ｏ部及びＤＲＡＭ部への不活性イオン注入実施後、酸化膜１１を除去し、ゲート絶縁膜形成工程を実施する。ゲート絶縁膜形成工程以降の動作は上記各実施形態と同様であるため説明を省略する。加えて、図１４〜１６は、実施形態１の図１〜３において酸化膜１１が存在する場合を示しているが、実施形態２の図９、１０においても同様に処理することができる。
【００２４】
その他の実施形態
上記各実施形態では、Ｃｏｒｅ部、Ｉ／Ｏ部及びＤＲＡＭ部の３つの素子を形成する場合を説明したが、少なくとも二つの素子を形成する場合、例えばＣｏｒｅ部とＤＲＡＭ部の２つの素子を含む複数素子を形成する場合でも本発明を適用することができる。Ｃｏｒｅ部とＤＲＡＭ部との二つ、Ｃｏｒｅ部とＩ／Ｏ部、あるいはその他の組合せであってもよい。
例えば、第１のトランジスタを形成する第１の領域（例えば、Ｃｏｒｅ部）、第２のトランジスタを形成する第２の領域（ＤＲＡＭ部またはＩ／Ｏ部）とし、第２のトランジスタが第１のトランジスタより膜厚の厚いゲート絶縁膜を必要とする場合を説明すると次のようになる。説明をわかりやすくするため、実施形態１の図１〜６の中から対応する図面を参照して説明する。
まず、第１の領域と第２の領域とを含む複数の領域を区画するＳＴＩを形成する（図１の素子分離工程）。
次に、複数の領域のうち、第２のトランジスタのゲート領域（第２のゲート領域）を除く領域を覆うレジストマスクを形成する。例えば、図３に示すレジストマスク３を形成する工程にあたる。
不活性イオンを、第２のゲート領域のシリコン基板の表面に注入し、その後、レジストマスクを除去する。
酸化処理により、複数の領域に絶縁膜（酸窒化膜４）を形成する（図４）。このとき、不活性イオンを注入した第２のゲート領域では、他の領域とは異なる膜厚の絶縁膜が形成される（例えば、酸窒化膜４３）。
第１のトランジスタのゲート電極を第１の領域上（例えば、図５の酸窒化膜４１上）に、第２のトランジスタのゲート電極を第２のゲート領域上（例えば、図５の酸窒化膜４３上）に形成する（図５）。その後、第１及び第２のトランジスタのソース電極及びドレイン電極を形成する（図６）。
【００２５】
なお、上記各実施形態では、ゲート絶縁膜として、シリコン基板を酸化及び窒化処理して酸窒化膜を形成する例を説明したがこれに限られるわけではない。例えば、酸化膜を形成する場合でもよい。
【００２６】
以上、各実施形態で説明した通り、ＤＲＡＭを混載する半導体装置において、ゲート絶縁膜の厚膜化を不活性イオンの注入により行うときに、素子全体に不活性イオンを注入するのではなく、注入領域をゲート電極となる領域に限定して行う。これにより、ソース、ドレイン領域への不活性イオンの注入を防止できる。その結果、不活性イオンの注入に起因する接合リークの発生を防止することができる。例えば、この方法の対象となる素子は、ＤＲＡＭ（実施形態１、図３）やＩ／Ｏ（実施形態２、図９）である。
【００２７】
なお、本発明は上記に示す実施形態に限定されるものではない。本発明の範囲において、上記実施形態の各要素を、当業者であれば容易に考えうる内容に変更、追加、変換することが可能である。
【符号の説明】
【００２８】
１  シリコン基板
２  ＳＴＩ
３  レジストマスク
３'レジストマスク
４、４１〜４３  酸窒化膜
５  高誘電率膜
６  メタル
７  ポリシリコン
８  第１の拡散層
９  サイドウォール
１０  第２の拡散層
１１  酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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