(57)【要約】【課題】ＥＭＩ低減に有効な半導体集積回路システムを提供する。【解決手段】バスライン８上に配置された中央演算処理装置１と、演算論理装置６と、デカップリングキャパシタ形成領域１００・合成論理形成領域２００・インピーダンス形成領域３００を有する半導体集積回路４００と、論理ライブラリ情報格納部２２・デカップリングキャパシタ配置配線情報格納部２４・インピーダンス配置配線情報格納部２６・電源配線配置配線情報格納部２８を有する記憶装置２とを備え、論理ライブラリ情報格納部２２・デカップリングキャパシタ配置配線情報格納部２４・インピーダンス配置配線情報格納部２６のそれぞれの格納データに基づいて、それぞれ合成論理形成領域２００・デカップリングキャパシタ形成領域１００・インピーダンス形成領域３００における配置配線を実行する半導体集積回路システム１０。【選択図】図１
2013048142.tif 000002
【特許請求の範囲】
【請求項１】
バスラインと、
前記バスライン上に配置された中央演算処理装置と、
前記バスライン上に配置された算術演算実行装置と、
前記バスライン上に配置され、デカップリングキャパシタ形成領域と、合成論理形成領域と、インピーダンス形成領域とを有する半導体集積回路と、
前記バスライン上に配置され、論理ライブラリ情報格納部と、デカップリングキャパシタ配置配線情報格納部と、インピーダンス配置配線情報格納部と、電源配線配置配線情報格納部とを有する記憶装置と
を備え、
前記論理ライブラリ情報格納部内に格納されたデータに基づいて、前記合成論理形成領域における配置配線を実行し、前記デカップリングキャパシタ配置配線情報格納部に格納されたデータに基づいて、前記デカップリングキャパシタ形成領域における配置配線を実行し、前記インピーダンス配置配線情報格納部に格納されたデータに基づいて、前記インピーダンス形成領域における配置配線を実行することを特徴とする半導体集積回路システム。
【請求項２】
前記半導体集積回路は、前記デカップリングキャパシタ形成領域の電源配線と、前記デカップリングキャパシタ形成領域の接地配線と、前記合成論理形成領域の電源配線と、前記合成論理形成領域の接地配線とをさらに備えることを特徴とする請求項１に記載の半導体集積回路システム。
【請求項３】
電源配線配置配線情報格納部に格納されたデータに基づいて、前記デカップリングキャパシタ形成領域の電源配線および接地配線の配置配線と、前記合成論理形成領域の電源配線および接地配線の配置配線とを実行することを特徴とする請求項２に記載の半導体集積回路システム。
【請求項４】
前記デカップリングキャパシタ形成領域の電源配線および接地配線と、前記合成論理形成領域の電源配線および接地配線は、互いに独立していることを特徴とする請求項２に記載の半導体集積回路システム。
【請求項５】
前記デカップリングキャパシタ形成領域は複数のデカップリングキャパシタを備え、前記合成論理形成領域は複数の論理合成素子を備え、前記インピーダンス形成領域は複数の抵抗を備えることを特徴とする請求項１〜４のいずれか１項に記載の半導体集積回路システム。
【請求項６】
前記論理合成素子は、ＣＭＯＳＦＥＴによって構成されることを特徴とする請求項５に記載の半導体集積回路システム。
【請求項７】
前記デカップリングキャパシタは、ＣＭＯＳＦＥＴのＭＯＳキャパシタによって構成されることを特徴とする請求項５に記載の半導体集積回路システム。
【請求項８】
前記抵抗は、ＣＭＯＳＦＥＴの素子分離領域上に配置されたポリシリコン層によって形成されたことを特徴とする請求項５に記載の半導体集積回路システム。
【請求項９】
前記デカップリングキャパシタと、前記論理合成素子と、前記抵抗は、いずれもＣＭＯＳＦＥＴを基本セルとして備えることを特徴とする請求項５〜８のいずれか１項に記載の半導体集積回路システム。
【請求項１０】
前記請求項１〜９のいずれかに記載された半導体集積回路システムに適用されることを特徴とするＥＭＣフィルタ。
【請求項１１】
前記デカップリングキャパシタ形成領域のデカップリングキャパシタと、前記合成論理形成領域の論理合成素子と、前記インピーダンス形成領域の抵抗とからなるローパスフィルタをＥＭＣ基本回路として備えることを特徴とする請求項１０に記載のＥＭＣフィルタ。
【請求項１２】
複数個の前記ＥＭＣ基本回路をラダー結合したことを特徴とする請求項１１に記載のＥＭＣフィルタ。
【請求項１３】
前記論理合成素子は、ＣＭＯＳＦＥＴによって構成されることを特徴とする請求項１１または１２に記載のＥＭＣフィルタ。
【請求項１４】
前記デカップリングキャパシタは、ＣＭＯＳＦＥＴのＭＯＳキャパシタによって構成されることを特徴とする請求項１１〜１３のいずれか１項に記載のＥＭＣフィルタ。
【請求項１５】
前記抵抗は、ＣＭＯＳＦＥＴの素子分離領域上に配置されたポリシリコン層によって形成されたことを特徴とする請求項１１〜１３のいずれか１項に記載のＥＭＣフィルタ。
【請求項１６】
前記デカップリングキャパシタ形成領域のデカップリングキャパシタと、前記合成論理形成領域の論理合成素子と、前記インピーダンス形成領域の抵抗は、いずれもＣＭＯＳＦＥＴを基本セルとして備えることを特徴とする請求項１１〜１３のいずれか１項に記載のＥＭＣフィルタ。
【請求項１７】
バスラインと、前記バスライン上に配置された中央演算処理装置と、前記バスライン上に配置された算術演算実行装置と、前記バスライン上に配置され、デカップリングキャパシタ形成領域と、合成論理形成領域と、インピーダンス形成領域とを有する半導体集積回路と、前記バスライン上に配置され、論理ライブラリ情報格納部と、デカップリングキャパシタ配置配線情報格納部と、インピーダンス配置配線情報格納部と、電源配線配置配線情報格納部とを有する記憶装置とを備える半導体集積回路システムの配置配線方法であって、
前記論理ライブラリ情報格納部内に格納されたデータに基づいて、前記合成論理形成領域における配置配線を実行するステップと、
前記デカップリングキャパシタ配置配線情報格納部に格納されたデータに基づいて、前記デカップリングキャパシタ形成領域における配置配線を実行するステップと、
前記インピーダンス配置配線情報格納部に格納されたデータに基づいて、前記インピーダンス形成領域における配置配線を実行するステップと
を有することを特徴とする半導体集積回路システムの配置配線方法。
【請求項１８】
電源配線配置配線情報格納部に格納されたデータに基づいて、前記デカップリングキャパシタ形成領域の電源配線および接地配線の配置配線と、前記合成論理形成領域の電源配線および接地配線の配置配線とを実行するステップをさらに有することを特徴とする請求項１７に記載の半導体集積回路システムの配置配線方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路システムおよび半導体集積回路システムの配置配線方法に関し、特に、ＥＭＩ(Electromagnetic Interference)またはEmissionを低減する半導体集積回路システムおよび半導体集積回路システムの配置配線方法に関する。
【背景技術】
【０００２】
従来から、半導体集積回路の作成において、自動配線配置プログラムを使用している。この自動配線配置プログラムによれば、予めマクロセルや信号線などの情報をマクロセルライブラリに定義しておき、配置配線（Ｐ＆Ｒ：Place & Route）を実行する。このＰ＆Ｒの実行によって、マクロセル、セル枠、信号線、入出力ピンなどの自動配置配線を行って、半導体集積回路を作成する（例えば、特許文献１参照。）。
【０００３】
また、半導体集積回路の開発期間の短縮化および開発コストの削減を実現するために、スタンダードセル方式を用いて半導体集積回路のレイアウト設計が行われている。一般に、複数のスタンダードセルの配置、およびそれらのスタンダードセル間の配線は、Ｐ＆Ｒツールを用いて行われる（例えば、特許文献２参照。）。
【０００４】
一方、従来の半導体集積回路においては、デカップリングキャパシタを配置することによって、ＥＭＩを低減する技術が適用されている（例えば、特許文献３参照。）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−３１８２６１号公報
【特許文献２】特開２００５−６４３４３号公報
【特許文献３】特公表２００９−５２１８１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の半導体集積回路においては、デカップリングキャパシタの量とＥＭＩの低減量に相関関係がないため、ＧＡ（Gate Array）領域にデカップリングキャパシタを配置することによるＥＭＩ低減効果は乏しい。また、従来の半導体集積回路においては、ＥＭＩ低減効果が乏しいため、デカップリングキャパシタの配置領域は無駄な部分となり、コストの上昇につながる。また、ＥＭＩ低減効果が乏しいため、半導体集積回路の外部で追加のシールドボックスやＥＭＩ対策部品を用いてＥＭＩ低減対策を実施する必要がある。
【０００７】
本発明の目的は、ＥＭＩ低減に有効な半導体集積回路システムおよび半導体集積回路システムの配置配線方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、バスラインと、前記バスライン上に配置された中央演算処理装置と、前記バスライン上に配置された算術演算実行装置と、前記バスライン上に配置され、デカップリングキャパシタ形成領域と、合成論理形成領域と、インピーダンス形成領域とを有する半導体集積回路と、前記バスライン上に配置され、論理ライブラリ情報格納部と、デカップリングキャパシタ配置配線情報格納部と、インピーダンス配置配線情報格納部と、電源配線配置配線情報格納部とを有する記憶装置とを備え、前記論理ライブラリ情報格納部内に格納されたデータに基づいて、前記合成論理形成領域における配置配線を実行し、前記デカップリングキャパシタ配置配線情報格納部に格納されたデータに基づいて、前記デカップリングキャパシタ形成領域における配置配線を実行し、前記インピーダンス配置配線情報格納部に格納されたデータに基づいて、前記インピーダンス形成領域における配置配線を実行する半導体集積回路システムが提供される。
【０００９】
本発明の他の態様によれば、上記の半導体集積回路システムに適用されるＥＭＣフィルタが提供される。
【００１０】
本発明の他の態様によれば、バスラインと、前記バスライン上に配置された中央演算処理装置と、前記バスライン上に配置された算術演算実行装置と、前記バスライン上に配置され、デカップリングキャパシタ形成領域と、合成論理形成領域と、インピーダンス形成領域とを有する半導体集積回路と、前記バスライン上に配置され、論理ライブラリ情報格納部と、デカップリングキャパシタ配置配線情報格納部と、インピーダンス配置配線情報格納部と、電源配線配置配線情報格納部とを有する記憶装置とを備える半導体集積回路システムの配置配線方法であって、前記論理ライブラリ情報格納部内に格納されたデータに基づいて、前記合成論理形成領域における配置配線を実行するステップと、前記デカップリングキャパシタ配置配線情報格納部に格納されたデータに基づいて、前記デカップリングキャパシタ形成領域における配置配線を実行するステップと、前記インピーダンス配置配線情報格納部に格納されたデータに基づいて、前記インピーダンス形成領域における配置配線を実行するステップとを有する半導体集積回路システムの配置配線方法が提供される。
【発明の効果】
【００１１】
本発明によれば、ＥＭＩ低減に有効な半導体集積回路システムおよび半導体集積回路システムの配置配線方法を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態に係る半導体集積回路システムの模式的ブロック構成図。
【図２】実施の形態に係る半導体集積回路システムに適用されるＥＭＣフィルタの基本回路構成図。
【図３】実施の形態に係る半導体集積回路システムに適用されるＥＭＣフィルタの論理合成実行後の模式的回路構成図。
【図４】実施の形態に係る半導体集積回路システムに適用されるＥＭＣフィルタの１段当たりの利得の周波数特性例。
【図５】比較例のＥＭＣフィルタの基本回路構成図。
【図６】比較例のＥＭＣフィルタの論理合成実行後の模式的回路構成図。
【図７】比較例のＥＭＣフィルタの１段当たりの利得の周波数特性例。
【図８】実施の形態に係る半導体集積回路システムを形成する半導体集積回路上の配置配線領域の模式的説明図。
【図９】図８において、デカップリングキャパシタ形成領域の電源配線ＶＤＤおよび接地配線ＶＳＳと、合成論理形成領域の電源配線ＶＤＤＣＲおよび接地配線ＶＳＳＣＲと、インピーダンス形成領域の電源配線ＶＤＤＣおよび接地配線ＶＳＳＣを示す模式図。
【図１０】実施の形態に係る半導体集積回路システムを形成する半導体集積回路上の配置配線領域であって、（ａ）インピーダンス形成領域の模式的説明図、（ｂ）合成論理形成領域の模式的説明図、（ｃ）デカップリングキャパシタ形成領域の模式的説明図。
【図１１】実施の形態に係る半導体集積回路システムを形成する半導体集積回路上の配置配線領域において、（ａ）抵抗Ｒ1の説明例、（ｂ）図１０（ａ）に対応する抵抗Ｒ1の回路表示、（ｃ）論理合成素子の説明例、（ｄ）図１０（ｃ）に対応する論理合成素子の回路表示、（ｅ）デカップリングキャパシタＣ1の説明例、（ｆ）図１０（ｅ）に対応するデカップリングキャパシタＣ1の回路表示。
【図１２】実施の形態に係る半導体集積回路システムを形成する半導体集積回路上の配置配線領域の全体構成の詳細図。
【図１３】実施の形態に係る半導体集積回路システムを形成する半導体集積回路上のデカップリングキャパシタ形成領域の説明図。
【図１４】実施の形態に係る半導体集積回路システムを形成する半導体集積回路上のインピーダンス形成領域および合成論理形成領域の説明図。
【図１５】実施の形態に係る半導体集積回路システムを形成する半導体集積回路のセル構造の模式的平面パターン構成図。
【図１６】図１５に対応する回路構成例。
【図１７】実施の形態に係る半導体集積回路システムを形成する半導体集積回路のセル構造の基本回路となるＣＭＯＳＦＥＴの回路構成図。
【図１８】（ａ）図１７のｎチャネルＭＯＳＦＥＴの模式的断面構造図、（ｂ）図１７のｐチャネルＭＯＳＦＥＴの模式的断面構造図。
【図１９】実施の形態に係る半導体集積回路システムを形成する半導体集積回路において、インピーダンス形成領域の抵抗をポリシリコン抵抗で形成した例を示す模式的断面構造図。
【発明を実施するための形態】
【００１３】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１４】
又、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１５】
[第１の実施の形態]
（半導体集積回路システム）
実施の形態に係る半導体集積回路システム１０の模式的ブロック構成は、図１に示すように表される。
【００１６】
実施の形態に係る半導体集積回路システム１０は、図１に示すように、バスライン８と、バスライン８上に配置された中央演算処理装置（ＣＰＵ）１と、バスライン８上に配置された演算論理装置（ＡＬＵ）６と、バスライン８上に配置され、デカップリングキャパシタ形成領域１００と、合成論理形成領域２００と、インピーダンス形成領域３００とを有する半導体集積回路４００と、バスライン８上に配置され、論理ライブラリ情報格納部２２と、デカップリングキャパシタ配置配線情報格納部２４と、インピーダンス配置配線情報格納部２６と、電源配線配置配線情報格納部２８とを有する記憶装置２とを備える。ここで、論理ライブラリ情報格納部内に格納されたデータに基づいて、合成論理形成領域における配置配線を実行し、デカップリングキャパシタ配置配線情報格納部に格納されたデータに基づいて、デカップリングキャパシタ形成領域における配置配線を実行し、インピーダンス配置配線情報格納部に格納されたデータに基づいて、インピーダンス形成領域における配置配線を実行する。
【００１７】
また、実施の形態に係る半導体集積回路システム１０は、図１に示すように、バスライン８上に配置されたランダムアクセスメモリ（ＲＡＭ）３と、バスライン８上に配置されたＣＲＴモニタ４と、バスライン８上に配置された入出力（Ｉ／Ｏ）インタフェース５とをさらに備えていても良い。
【００１８】
ここで、ＣＰＵ１は、実施の形態に係る半導体集積回路システム１０のバス８、記憶装置２、ＲＡＭ３、ＣＲＴモニタ４、ＡＬＵ６、Ｉ／Ｏインタフェース５の制御および半導体集積回路４００内におけるＥＭＩ低減自動配置配線制御を実行する機能を有する。
【００１９】
論理ライブラリ情報格納部２２は、半導体集積回路４００の合成論理形成領域２００の論理ライブラリ情報を格納する機能を有する。論理ライブラリ情報は、Ｉ／Ｏインタフェース５を介して、半導体集積回路４００の設計者によって、更新可能である。
【００２０】
デカップリングキャパシタ配置配線情報格納部２４は、半導体集積回路４００のデカップリングキャパシタ形成領域１００のデカップリングキャパシタ配置配線情報を格納する機能を有する。
【００２１】
インピーダンス配置配線情報格納部２６は、半導体集積回路４００のインピーダンス形成領域３００のインピーダンス配置配線情報を格納する機能を有する。
【００２２】
電源配線配置配線情報格納部２８は、半導体集積回路４００のデカップリングキャパシタ形成領域１００、合成論理形成領域２００およびインピーダンス形成領域３００の電源配線配置配線情報を格納する機能を有する。
【００２３】
ＲＡＭ３は、半導体集積回路４００内におけるＥＭＩ低減自動配置配線制御のための各種命令データを主として一時的に記憶する機能を有する。
【００２４】
ＣＲＴモニタ４は、半導体集積回路４００内におけるＥＭＩ低減自動配置配線をモニタする機能を有する。
【００２５】
Ｉ／Ｏインタフェース５は、半導体集積回路４００内におけるＥＭＩ低減自動配置配線制御のための各種入出力データをインタフェースする機能を有する。
【００２６】
ＡＬＵ６は、半導体集積回路４００内における効率的なＥＭＩ低減自動配置配線制御のための算術演算を実行する機能を有する。
【００２７】
実施の形態に係る半導体集積回路システム１０を形成する半導体集積回路４００においては、アクティブデバイス特性は変化していないので、論理ライブラリは従来と同じものを使用可能である。
【００２８】
実施の形態によれば、デカップリングキャパシタ形成領域１００・合成論理形成領域２００・インピーダンス形成領域３００・デカップリングキャパシタ形成領域１００の電源配線ＶＤＤおよび接地配線ＶＳＳ・合成論理形成領域２００の電源配線ＶＤＤＣＲおよび接地配線ＶＳＳＣＲ・インピーダンス形成領域３００の電源配線ＶＤＤＣおよび接地配線ＶＳＳＣを追加したフィジカルライブラリと、自動配置配線設定を利用することができる。
【００２９】
実施の形態によれば、ＥＭＩ低減に有効な半導体集積回路システムを提供することができる。
【００３０】
（半導体集積回路システムの配置配線方法）
実施の形態に係る半導体集積回路システム１０の配置配線方法は、上記の構成を備える半導体集積回路システムにおいて、論理ライブラリ情報格納部２２内に格納されたデータに基づいて、合成論理形成領域２００における配置配線を実行するステップと、デカップリングキャパシタ配置配線情報格納部２４に格納されたデータに基づいて、デカップリングキャパシタ形成領域１００における配置配線を実行するステップと、インピーダンス配置配線情報格納部２６に格納されたデータに基づいて、インピーダンス形成領域３００における配置配線を実行するステップとを有する。
【００３１】
また、実施の形態に係る半導体集積回路システム１０の配置配線方法は、電源配線配置配線情報格納部２８に格納されたデータに基づいて、デカップリングキャパシタ形成領域１００の電源配線ＶＤＤおよび接地配線ＶＳＳの配置配線と、合成論理形成領域２００の電源配線ＶＤＤＣＲおよび接地配線ＶＳＳＣＲの配置配線とを実行するステップとをさらに有していても良い。
【００３２】
実施の形態によれば、ＥＭＩ低減に有効な半導体集積回路システムの配置配線方法を提供することができる。
【００３３】
（ＥＭＣフィルタ）
実施の形態に係る半導体集積回路システム１０に適用されるＥＭＣフィルタの基本回路構成は、図２に示すように表される。ここで、ＥＭＣとは電磁両立性（Electromagnetic Compatibility）を意味し、ＥＭＣフィルタとは、ＥＭＣを考慮した耐ノイズ環境に適用可能なフィルタ回路である。
【００３４】
実施の形態に係る半導体集積回路システム１０に適用されるＥＭＣフィルタは、図２に示すように、合成論理形成領域２００の論理合成素子（ＧＡ）１６と、インピーダンス形成領域３００の抵抗（Ｒ）１４・デカップリングキャパシタ形成領域１００のデカップリングキャパシタ（Ｃ）１２からなるＲＣフィルタとをＥＭＣフィルタ基本回路２０として備える。ＥＭＣフィルタ基本回路２０において、ノイズ電圧Ｖｎ１は、このＲＣフィルタを介してノイズ電圧Ｖｎ２に減衰される。
【００３５】
実施の形態に係る半導体集積回路システム１０に適用されるＥＭＣフィルタの論理合成実行後の回路構成は、図３に示すように、複数個のＥＭＣフィルタ基本回路２０1、２０2、２０3、２０4…をラダー結合した構成として得られる。ＥＭＣフィルタ基本回路２０を複数個ラダー結合することによって、複数段のＲＣフィルタによって、ノイズ電圧をさらに減衰可能である。
【００３６】
実施の形態に係る半導体集積回路システム１０に適用されるＥＭＣフィルタの１段当たりの利得Ｇと周波数ｆとの関係は、図４に示すように表される。周波数ｆｃ以上の周波数領域が、ノイズ電圧が減衰する領域である。ここで、周波数ｆｃ＝１／（２πＲＣ）で表される。
【００３７】
比較例のＥＭＣフィルタは、図５に示すように、論理合成素子（ＧＡ）１６と、デカップリングキャパシタ（Ｃ）１２とからなるＥＭＣフィルタ基本回路８０を備える。ＥＭＣフィルタ基本回路８０において、ノイズ電圧Ｖｎ１は、抵抗Ｒがゼロであるため、減衰されずそのまま通過する。
【００３８】
比較例のＥＭＣフィルタの論理合成実行後の模式的回路構成は、図６に示すように、複数個のＥＭＣフィルタ基本回路８０1、８０2、８０3、８０4…をラダー結合した構成として得られる。ＥＭＣフィルタ基本回路８０を複数個ラダー結合することによっても、ノイズ電圧は、そのまま通過される。
【００３９】
比較例のＥＭＣフィルタの１段当たりの利得Ｇと周波数ｆとの関係は、図７に示すように表される。周波数ｆｃ＝１／２πＲＣの式で、抵抗Ｒがゼロに近づくと、周波数ｆｃは無限大に近づく。比較例のＥＭＣフィルタは、ローパスフィルタにはならず、ノイズ電圧は、そのまま通過される。比較例では、ノイズ発生源とデカップリングキャパシタ（Ｃ）１２が同一地点に配置されており、ＶＤＤ／ＶＳＳのインピーダンスがゼロに近ければ、デカップリングキャパシタ（Ｃ）１２は、減衰量にはほとんど寄与しない。
【００４０】
実施の形態に係る半導体集積回路システム１０に適用されるＥＭＣフィルタにおいて、論理合成素子１６は、ＣＭＯＳＦＥＴによって構成されていても良い。
【００４１】
また、デカップリングキャパシタ１２は、ＣＭＯＳＦＥＴのＭＯＳキャパシタによって構成されていても良い。
【００４２】
また、抵抗１４は、ＣＭＯＳＦＥＴの素子分離領域上に配置されたポリシリコン層によって形成されていても良い。
【００４３】
実施の形態に係る半導体集積回路システム１０に適用されるＥＭＣフィルタにおいて、デカップリングキャパシタ形成領域１００のデカップリングキャパシタ１２と、合成論理形成領域２００の論理合成素子１６と、インピーダンス形成領域３００の抵抗１４は、いずれもＣＭＯＳＦＥＴを基本セルとして備えることができる。
【００４４】
実施の形態に係る半導体集積回路システム１０を形成する半導体集積回路４００上の配置配線領域は、模式的に図８に示すように、デカップリングキャパシタ形成領域１００と、合成論理形成領域２００と、インピーダンス形成領域３００とを備える。図８に示される平面構造では重なるようには示されていないが、実際上は、合成論理形成領域２００の各層が層構造に構成されている。したがって、実施の形態に係る半導体集積回路システム１０においても、半導体集積回路４００上の配置配線領域は、合成論理形成領域２００の各層を共有化することで、既存の配置配線方法を適用可能である。
【００４５】
図８に示すように、デカップリングキャパシタ形成領域１００には、デカップリングキャパシタ１２1、１２2、…、１２nが配置され、合成論理形成領域２００には、論理合成素子１６1、１６2、…、１６nが配置され、インピーダンス形成領域３００には、抵抗１４1、１４2、…、１４nが配置される。
【００４６】
また、デカップリングキャパシタ形成領域１００の電源配線ＶＤＤおよび接地配線ＶＳＳと、合成論理形成領域２００の電源配線ＶＤＤＣＲおよび接地配線ＶＳＳＣＲと、インピーダンス形成領域３００の電源配線ＶＤＤＣおよび接地配線ＶＳＳＣは、図９に示すように模式的に表される。
【００４７】
半導体集積回路４００は、デカップリングキャパシタ形成領域１００の電源配線ＶＤＤと、デカップリングキャパシタ形成領域１００の接地配線ＶＳＳと、合成論理形成領域２００の電源配線ＶＤＤＣＲと、合成論理形成領域２００の接地配線ＶＳＳＣＲとをさらに備えており、電源配線配置配線情報格納部２６に格納されたデータに基づいて、デカップリングキャパシタ形成領域１００の電源配線ＶＤＤおよび接地配線ＶＳＳの配置配線と、合成論理形成領域２００の電源配線ＶＤＤＣＲおよび接地配線ＶＳＳＣＲの配置配線とを実行する。
【００４８】
また、電源配線配置配線情報格納部２８に格納されたデータに基づいて、デカップリングキャパシタ形成領域１００の電源配線ＶＤＤおよび接地配線ＶＳＳの配置配線と、合成論理形成領域２００の電源配線ＶＤＤＣＲおよび接地配線ＶＳＳＣＲの配置配線とを実行する。
【００４９】
実施の形態に係る半導体集積回路システム１０において、デカップリングキャパシタ形成領域１００の電源配線ＶＤＤおよび接地配線ＶＳＳと、合成論理形成領域２００の電源配線ＶＤＤＣＲおよび接地配線ＶＳＳＣＲは、互いに独立している。
【００５０】
また、実施の形態に係る半導体集積回路システム１０を形成する半導体集積回路４００上の配置配線領域であって、インピーダンス形成領域３００は、模式的に図１０（ａ）に示すように表され、合成論理形成領域２００は、模式的に図１０（ｂ）に示すように表され、デカップリングキャパシタ形成領域１００は、模式的に図１０（ｃ）に示すように表される。
【００５１】
実施の形態に係る半導体集積回路システム１０において、デカップリングキャパシタ形成領域１００はＣ1、Ｃ2、…、Ｃnで表される複数のデカップリングキャパシタ１２を備え、合成論理形成領域２００はＧ1、Ｇ2、…、Ｇnで表される複数の論理合成素子１６を備え、インピーダンス形成領域３００はＲ1、Ｒ2、…、Ｒnで表される複数の抵抗１４を備える。
【００５２】
論理合成素子１６は、ＣＭＯＳＦＥＴによって構成されていても良い。
【００５３】
デカップリングキャパシタ１２は、ＣＭＯＳＦＥＴのＭＯＳキャパシタによって構成されていても良い。
【００５４】
抵抗１４は、ＣＭＯＳＦＥＴの素子分離領域上に配置されたポリシリコン層によって形成されていても良い。
【００５５】
デカップリングキャパシタ１２と、論理合成素子１６と、抵抗１４は、いずれもＣＭＯＳＦＥＴを基本セルとして備えることができる。
【００５６】
インピーダンス形成領域３００には、Ｒ1、Ｒ2、…、Ｒnで表される抵抗１４が配置されている。合成論理形成領域２００には、Ｇ1、Ｇ2、…、Ｇnで表される論理合成素子１６が配置されている。これらの論理合成素子１６の配線状態によって合成論理回路２０２が形成される。デカップリングキャパシタ形成領域１００には、Ｃ1、Ｃ2、…、Ｃnで表されるデカップリングキャパシタ１２が配置されている。
【００５７】
実施の形態に係る半導体集積回路システム１０を形成する半導体集積回路４００上の配置配線領域において、抵抗（Ｒ1）１４は、図１１（ａ）に示すように表され、図１１（ａ）に対応する抵抗（Ｒ1）１４の回路表示は、図１１（ｂ）に示すように表される。また、論理合成素子（Ｇ1）１６は、図１１（ｃ）に示すように表され、図１１（ｃ）に対応する論理合成素子（Ｇ1）１６の回路表示は、図１１（ｄ）に示すように表される。図１１（ｄ）ンにおいては、ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴからなるＣＭＯＳＦＥＴが回路表示されている。例えば、ｐチャネルＭＯＳＦＥＴのソースはプラス電位（＋）、ｎチャネルＭＯＳＦＥＴのソースはマイナス電位（−）に接続されている。入力電圧Ｖｉに対して、出力電圧Ｖｏを得る。また、デカップリングキャパシタ（Ｃ1）１２は、図１１（ｅ）に示すように表され、図１１（ｅ）に対応するデカップリングキャパシタ（Ｃ1）１２の回路表示は、図１１（ｆ）に示すように表される。
【００５８】
実施の形態に係る半導体集積回路システム１０を形成する半導体集積回路４００上の配置配線領域の全体構成は、詳細に図１２に示すように表される。実施の形態に係る半導体集積回路システム１０においては、半導体集積回路４００上の配置配線領域において、デカップリングキャパシタ形成領域１００と合成論理形成領域２００との間に、インピーダンス形成領域３００が挿入されることから確実なフィルタ効果が期待できる。
【００５９】
―デカップリングキャパシタの構成―
実施の形態に係る半導体集積回路システム１０を形成する半導体集積回路４００上のデカップリングキャパシタ形成領域１００の説明図を図１３に示す。実施の形態に係る半導体集積回路システム１０を形成する半導体集積回路４００上の配置配線領域では、デカップリングキャパシタ形成領域１００、合成論理形成領域２００およびインピーダンス形成領域３００がシリーズ接続されている。
【００６０】
デカップリングキャパシタ形成領域１００の電源配線ＶＤＤからデカップリングキャパシタ形成領域１００・合成論理形成領域２００を通過し、インピーダンス形成領域３００の電源配線ＶＤＤＣに至るまで、およびインピーダンス形成領域３００の接地配線ＶＳＳＣから合成論理形成領域２００・デカップリングキャパシタ形成領域１００を通過し、デカップリングキャパシタ形成領域１００の接地配線ＶＳＳに至るまでが、デカップリングキャパシタ形成領域１００に相当する。
【００６１】
―インピーダンス形成領域と合成論理形成領域の構成―
実施の形態に係る半導体集積回路システム１０を形成する半導体集積回路４００上のインピーダンス形成領域３００および合成論理形成領域２００の説明図を図１４に示す。
【００６２】
インピーダンス形成領域３００の電源配線ＶＤＤＣからインピーダンス形成領域３００を通過し、合成論理形成領域２００の電源配線ＶＤＤＣＲを経由して、合成論理形成領域２００に至るまで、および合成論理形成領域２００の接地配線ＶＳＳＣＲからインピーダンス形成領域３００を経由して、インピーダンス形成領域３００の接地配線ＶＳＳＣに至るまでの領域がインピーダンス形成領域３００および合成論理形成領域２００に相当する。
【００６３】
―インピーダンス形成領域―
実施の形態に係る半導体集積回路システム１０を形成する半導体集積回路４００上においては、ノイズ発生領域（すなわち、合成論理形成領域２００）とデカップリング領域（すなわち、デカップリングキャパシタ形成領域１００）を明確に分離している。
【００６４】
合成論理形成領域２００電源インピーダンスが所望のフィルタ特性を満たさない場合、インピーダンス形成領域３００において有限の抵抗値を挿入することで、オンチップフィルタの性能を確保することができる。インピーダンス形成領域３００に配置される有限の抵抗値は、ＭＯＳＦＥＴで形成したアクティブ抵抗、若しくは、素子分離領域上に配置されたポリシリコン抵抗などで形成可能である。
【００６５】
実施の形態に係る半導体集積回路システム１０を形成する半導体集積回路４００の基本セルの模式的平面パターン構成は、図１５に示すように表され、図１５に対応する回路構成例は、図１６に示すように表される。また、ＣＭＯＳＦＥＴの回路構成は、図１７に示すように表される。図１５および図１６に示すように、デカップリングキャパシタ形成領域１００の電源配線ＶＤＤおよび接地配線ＶＳＳと、合成論理形成領域２００の電源配線ＶＤＤＣＲおよび接地配線ＶＳＳＣＲがそれぞれ独立に配置されている。
【００６６】
実施の形態に係る半導体集積回路システム１０を形成する半導体集積回路４００においては、アクティブデバイス（トランジスタ）が図１７に示されるＣＭＯＳＦＥＴの回路構成を有するため、従来の基本ＣＭＯＳ回路構成と共有可能である。
【００６７】
図１７のｎチャネルＭＯＳＦＥＴの模式的断面構造は、図１８（ａ）に示すように表される。また、図１７のｐチャネルＭＯＳＦＥＴの模式的断面構造は、図１８（ｂ）に示すように表される。ｎチャネルＭＯＳＦＥＴは、図１８（ａ）に示すように、ｐ型半導体層３０上に配置されたソース領域３２およびドレイン領域３４と、ｐ型半導体層３０上に配置されたゲート絶縁膜３６と、ゲート絶縁膜３６に配置されたゲート電極３８と、ｐ型半導体層３０の裏面に配置されたバックゲート電極４０とを備え、ソース領域３２、ドレイン領域３４、ゲート電極３８およびバックゲート電極４０には、それぞれソース配線ＳＮ、ドレイン配線ＤＮ、ゲート配線ＧＮおよびバックゲー配線ＢＧが接続される。同様に、ｐチャネルＭＯＳＦＥＴは、図１８（ｂ）に示すように、ｎ型半導体層５０上に配置されたソース領域５２およびドレイン領域５４と、ｎ型半導体層５０上に配置されたゲート絶縁膜５６と、ゲート絶縁膜５６に配置されたゲート電極５８と、ｎ型半導体層５０の裏面に配置されたバックゲート電極６０とを備え、ソース領域５２、ドレイン領域５４、ゲート電極５８およびバックゲート電極６０には、それぞれソース配線ＳＰ、ドレイン配線ＤＰ、ゲート配線ＧＰおよびバックゲー配線ＢＧが接続される。図１７に示されるＣＭＯＳＦＥＴの回路構成を実現するためには、ｎチャネルＭＯＳＦＥＴのソース配線ＳＮは、接地配線ＶＳＳＣＲに接続され、ｐチャネルＭＯＳＦＥＴのソース配線ＳＰは、電源配線ＶＤＤＣＲに接続され、ｎチャネルＭＯＳＦＥＴのドレイン配線ＤＮとｐチャネルＭＯＳＦＥＴのドレイン配線ＤＰは共通出力に接続され、ｎチャネルＭＯＳＦＥＴのゲート配線ＧＮとｐチャネルＭＯＳＦＥＴのゲート配線ＧＰは共通入力に接続される。
【００６８】
実施の形態に係る半導体集積回路システム１０を形成する半導体集積回路４００においては、デカップリングキャパシタ１２と論理合成素子１６を同じ拡散層に形成することができる。図１５において、アクティブ領域ＡＡpにｐチャネルＭＯＳＦＥＴのソース拡散層およびレイン拡散層が形成され、アクティブ領域ＡＡnにｎチャネルＭＯＳＦＥＴのソース拡散層およびドレイン拡散層が形成される。デカップリングキャパシタ１２は、ｎチャネルＭＯＳＦＥＴのゲート電極３８とｐ型半導体層３０間、およびｐチャネルＭＯＳＦＥＴのゲート電極５８とｎ型半導体層３０間に形成可能である。
【００６９】
実施の形態に係る半導体集積回路システム１０を形成する半導体集積回路４００において、インピーダンス形成領域３００の抵抗１４は、図１９に示すように、ＣＭＯＳＦＥＴの素子分離領域４２上に配置されたポリシリコン層４４によって形成可能である。素子分離領域４２は、例えば、シャロートレンチアイソレーション（ＳＴＩ：Shallow trench isolation）技術若しくはシリコンの局所酸化（ＬＯＣＯＳ：Local Oxidation of Silicon）技術によって形成可能である。ポリシリコン層４４は、たとえば、化学的気相体積（ＣＶＤ：Chemical Vapor Deposition）技術によって形成可能である。
【００７０】
また、インピーダンス形成領域３００の抵抗１４は、ＭＯＳＦＥＴ特性上の線形領域におけるチャネル抵抗を用いて形成することも可能である。
【００７１】
実施の形態によれば、挿入するデカップリングキャパシタによって得られるＥＭＣフィルタの減衰効果を計算で確立できる基本セル構造を用いることによって、ＥＭＩ低減された半導体集積回路システムおよび半導体集積回路システムの配置配線方法を実現することができる。
【００７２】
実施の形態に係る半導体集積回路システムの配置配線方法によれば、挿入するデカップリングキャパシタの配置方法によって、ＥＭＩ低減オンチップキャパシタンスの配置方法を実現することができる。
【００７３】
実施の形態に係る半導体集積回路システムにおいては、合成論理形成領域毎に、ＥＭＩ電流量・電源インピーダンスに応じたインピーダンスの値の調整およびデカップリングキャパシタの値を確定し、チップ内外のＥＭＣフィルタバランスを最適化することができる。
【００７４】
実施の形態に係る半導体集積回路システムおよび半導体集積回路システムの配置配線方法によれば、ＥＭＣフィルタ、デカップリングキャパシタの効率的な配置方法を提供することができる。
【００７５】
実施の形態に係る半導体集積回路システムおよび半導体集積回路システムの配置配線方法によれば、例えば、ゲートアレイにおいて、論理合成および自動配置配線によって、自由にＥＭＣフィルタを形成可能である。
【００７６】
本発明によれば、ＥＭＩ低減に有効な半導体集積回路システムおよび半導体集積回路システムの配置配線方法を提供することができる。
【００７７】
[その他の実施の形態]
上記のように、実施の形態によって記載したが、この開示の一部をなす論述および図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【００７８】
実施の形態に係る半導体集積回路システムにおいては、ＥＭＩを例として説明したが、ＥＭＳ（Energy Management System）またはImmunityにおいても同様に効果がある。
【００７９】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【産業上の利用可能性】
【００８０】
本発明の半導体集積回路システムは、ＣＭＯＳ論理構造をゲートアレイで形成する全ての分野に適用可能であり、論理構造が発生するＥＭＩを低減する必要のある商品分野など幅広い分野に適用可能である。
【符号の説明】
【００８１】
１…中央演算処理装置（ＣＰＵ）
２…記憶装置
３…ＲＡＭ（ランダムアクセスメモリ）
４…ＣＲＴモニタ
５…入出力インタフェース（Ｉ／Ｏ）
６…演算論理装置（ＡＬＵ）
８…バスライン
１０…半導体集積回路システム
１２、１２1、１２2、…、１２n、Ｃ1、Ｃ2、…、Ｃn…デカップリングキャパシタ
１４、１４1、１４2、…、１４n、Ｒ1、Ｒ2、…、Ｒn…抵抗
１６、１６1、１６2、…、１６n、Ｇ1、Ｇ2、…、Ｇn…論理合成素子
２０、２０1、２０2、２０3、２０4…ＥＭＣフィルタ基本回路
２２…論理ライブラリ情報格納部
２４…デカップリングキャパシタ配置配線情報格納部
２６…インピーダンス配置配線情報格納部
２８…電源配線配置配線情報格納部
３０…ｐ型半導体層
３２、５２…ソース領域
３４、５４…ドレイン領域
３６、５６…ゲート絶縁膜
３８、５８…ゲート電極
４０、６０…バックゲート電極
４２…素子分離領域
４４…ポリシリコン層
５０…ｎ型半導体層
１００…デカップリングキャパシタ形成領域
２００…合成論理形成領域
２０２…合成論理回路
３００…インピーダンス形成領域
４００…半導体集積回路
ＶＤＤ…デカップリングキャパシタ形成領域の電源配線
ＶＳＳ…デカップリングキャパシタ形成領域の接地配線
ＶＤＤＣＲ…合成論理形成領域の電源配線
ＶＳＳＣＲ…合成論理形成領域の接地配線
ＶＤＤＣ…インピーダンス形成領域の電源配線
ＶＳＳＣ…インピーダンス形成領域の接地配線
Ｇ…利得
ｆ…周波数
【図１】
2013048142.tif 000003
【図２】
2013048142.tif 000004
【図３】
2013048142.tif 000005
【図４】
2013048142.tif 000006
【図５】
2013048142.tif 000007
【図６】
2013048142.tif 000008
【図７】
2013048142.tif 000009
【図８】
2013048142.tif 000010
【図９】
2013048142.tif 000011
【図１０】
2013048142.tif 000012
【図１１】
2013048142.tif 000013
【図１２】
2013048142.tif 000014
【図１３】
2013048142.tif 000015
【図１４】
2013048142.tif 000016
【図１５】
2013048142.tif 000017
【図１６】
2013048142.tif 000018
【図１７】
2013048142.tif 000019
【図１８】
2013048142.tif 000020
【図１９】
2013048142.tif 000021