(57)【要約】【課題】検出電圧が異常値であるか否かを判定するための判定基準となる電圧（参照電圧）を容易に変更できる異常判定手段を備えた半導体装置を提供する。【解決手段】半導体装置１は、所定の定電圧である第１の基準電圧ＳＶ１を生成する回路１０と、外付けの抵抗素子ＲＥに定電流を流したときの電圧降下に応じた第２の基準電圧ＳＶ２を生成する回路２０とを含む。抵抗素子ＲＥが接続されていない場合には、第１の基準電圧ＳＶ１が検出電圧ＤＶと比較するための参照電圧ＲＶとして用いられ、抵抗素子ＲＥが接続されている場合には第２の基準電圧ＳＶ２が参照電圧ＲＶとして用いられる。【選択図】図１
2013223212.tif 000002
【特許請求の範囲】
【請求項１】
パワー半導体素子を駆動制御する半導体装置であって、
前記パワー半導体素子のオン電圧に応じた検出電圧が入力される検出端子と、
前記検出電圧が参照電圧を超えた異常状態であるか否かを判定する判定回路と、
前記異常状態のときに前記パワー半導体素子をオフ状態にする駆動回路と、
所定の定電圧である第１の基準電圧を生成する第１の基準電圧生成回路と、
接地ノードとの間に外付けの抵抗素子を接続するための接続端子と、
前記抵抗素子に所定の定電流を流すことによって、前記抵抗素子の電圧降下に応じた第２の基準電圧を生成する第２の基準電圧生成回路と、
前記接続端子に前記抵抗素子が接続されていない場合に前記第１の基準電圧を前記参照電圧として前記判定回路に出力し、前記接続端子に前記抵抗素子が接続されている場合に前記第２の基準電圧を前記参照電圧として前記判定回路に出力する基準電圧切替回路とを備えた半導体装置。
【請求項２】
前記基準電圧切替回路は、
前記参照電圧が入力される前記判定回路の第１の入力ノードと前記第１の基準電圧が出力される前記第１の基準電圧生成回路の出力ノードとの間に設けられた第１のスイッチ部と、
前記判定回路の前記第１の入力ノードと前記第２の基準電圧が出力される前記第２の基準電圧生成回路の出力ノードとの間に設けられた第２のスイッチ部と、
前記接続端子の電圧レベルに応じて前記第１および第２のスイッチ部の一方を導通状態にし、他方を非導通状態にするスイッチ制御部とを含む、請求項１に記載の半導体装置。
【請求項３】
検出電圧が入力される検出端子と、
前記検出電圧が参照電圧を超えた異常状態であるか否かを判定する判定回路と、
所定の定電圧である第１の基準電圧を生成する第１の基準電圧生成回路と、
接地ノードとの間に外付けの抵抗素子を接続するための接続端子と、
前記抵抗素子に所定の定電流を流すことによって、前記抵抗素子の電圧降下に応じた第２の基準電圧を生成する第２の基準電圧生成回路と、
前記接続端子に前記抵抗素子が接続されていない場合に前記第１の基準電圧を前記参照電圧として前記判定回路に出力し、前記接続端子に前記抵抗素子が接続されている場合に前記第２の基準電圧を前記参照電圧として前記判定回路に出力する基準電圧切替回路とを備え、
前記基準電圧切替回路は、
前記参照電圧が入力される前記判定回路の第１の入力ノードと前記第１の基準電圧が出力される前記第１の基準電圧生成回路の出力ノードとの間に設けられた第１のスイッチ部と、
前記判定回路の前記第１の入力ノードと前記第２の基準電圧が出力される前記第２の基準電圧生成回路の出力ノードとの間に設けられた第２のスイッチ部と、
前記接続端子の電圧レベルに応じて前記第１および第２のスイッチ部の一方を導通状態にし、他方を非導通状態にするスイッチ制御部とを含む、半導体装置。
【請求項４】
前記第２の基準電圧生成回路は、
第１の定電流源と、
一端が電源ノードに接続され、他端が前記第１の定電流源に接続された第１のトランジスタと、
前記電源ノードと前記接続端子との間に接続され、前記第１のトランジスタとカレントミラーを構成する第２のトランジスタとを含み、
前記接続端子は、前記第２の基準電圧生成回路の前記出力ノードとして前記第２のスイッチ部を介在して前記判定回路の前記第１の入力ノードに接続される、請求項２または３に記載の半導体装置。
【請求項５】
前記スイッチ制御部は、
第２の定電流源と、
一端が前記接地ノードに接続され、他端が前記第２の定電流源に接続された第３のトランジスタと、
前記第３のトランジスタとカレントミラーを構成する第４のトランジスタと、
前記電源ノードと前記接地ノードとの間に前記第４のトランジスタと直列に接続され、制御電極が前記接続端子に接続された第５のトランジスタと、
前記第４および第５のトランジスタの接続ノードの電圧の論理レベルが前記接地ノードの電圧に対応したローレベルのとき、前記第１のスイッチ部をオン状態にしかつ前記第２のスイッチ部をオフ状態にし、前記接続ノードの電圧の論理レベルがハイレベルのとき、
前記第１のスイッチ部をオフ状態にしかつ前記第２のスイッチ部をオン状態にする論理回路とを含む、請求項４に記載の半導体装置。
【請求項６】
前記第１のスイッチ部は、寄生ダイオードの極性が互いに逆となるように直列接続された２個のＭＯＳトランジスタを含む、請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置に関し、たとえば、電力用の半導体素子（パワー素子）を駆動制御するための半導体装置に好適に用いられるものである。
【背景技術】
【０００２】
パワー素子用の制御ＩＣ（集積回路：Integrated  Circuit）では、パワー素子の過電流を検知するための回路を備えたものがある。
【０００３】
たとえば、特表２００５−５０５１７９号公報（特許文献１）に記載のパワー制御回路は、パワー素子の駆動状態をセンシングする回路を搭載している。このセンシング回路は、パワー素子の負荷端子の電圧をダイオードを介してモニタする。パワー素子がオン状態のときの負荷端子の電圧（オン電圧）が、集積回路内部に予め設定されている基準電圧を超えたと判定されるときに、センシング回路の出力が切り替わる。これによって、駆動回路はパワー素子をターンオフさせ負荷電流を遮断する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００５−５０５１７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記の文献の技術の場合、パワー素子のオン電圧が異常であるか否かの判定基準とする電圧（参照電圧）は、制御ＩＣ内部に予め標準設定してある電圧しか用いることができない。このため、制御ＩＣにパワー素子を接続した後において、パワー素子の使用状態に合わせて参照電圧を変更することが難しい。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態による半導体装置は、所定の定電圧である第１の基準電圧を生成する回路と、外付けの抵抗素子に定電流を流したときの電圧降下に応じた第２の基準電圧を生成する回路とを含む。抵抗素子が接続されていない場合には、第１の基準電圧が検出電圧と比較するための参照電圧として用いられ、抵抗素子が接続されている場合には第２の基準電圧が参照電圧として用いられる。
【発明の効果】
【０００８】
上記の一実施の形態によれば、検出電圧が異常値であるか否かを判定するための判定基準となる電圧（参照電圧）を容易に変更することができる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１による半導体装置としてのパワー制御ＩＣ１の構成を概略的に示すブロック図である。
【図２】パワー制御ＩＣ１の具体的な構成例を示す回路図である。
【図３】抵抗素子ＲＥが未接続の場合における図２のパワー制御ＩＣ１の各部の電圧波形および動作状態を模式的に示す図である。
【図４】抵抗素子ＲＥが接続されている場合における図２のパワー制御ＩＣ１の各部の電圧波形および動作状態を模式的に示す図である。
【図５】実施の形態２によるパワー制御ＩＣ１Ａの構成を示す回路図である。
【発明を実施するための形態】
【００１０】
以下、各実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【００１１】
＜実施の形態１＞
［パワー制御ＩＣの概略的な構成］
図１は、実施の形態１による半導体装置としてのパワー制御ＩＣ１の構成を概略的に示すブロック図である。
【００１２】
図１を参照して、パワー制御ＩＣ１は、入力信号ＩＮＳに応じた駆動信号ＤＳをパワー素子ＰＥの制御電極に出力することによって、パワー素子ＰＥのオン（ＯＮ）およびオフ（ＯＦＦ）を制御する回路である。パワー制御ＩＣ１はさらに、パワー素子ＰＥのオン電圧に応じた検出電圧ＤＶが参照電圧ＲＶを超えているか否かを判定し、検出電圧ＤＶが参照電圧ＲＶを超えている異常状態の場合にパワー素子ＰＥをオフ状態にすることによってパワー素子の破壊を防止する。
【００１３】
なお、図１では、パワー素子ＰＥとしてＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）が例示されているが、パワー素子ＰＥはＩＧＢＴには限られない。その他のパワー素子ＰＥの例として、パワーＭＯＳ（Metal  Oxide  Semiconductor）トランジスタまたはパワーバイポーラトランジスタを挙げることができる。
【００１４】
パワー制御ＩＣ１は、外部と接続するための端子として、電源端子７、接地端子６、入力端子８、出力端子４、９、検出端子３、および抵抗接続端子５を有する。
【００１５】
電源端子７は電源ノードと接続されることによって、パワー制御ＩＣ１の内部回路を駆動するための電源電圧ＶＣＣを受ける。接地端子６は接地ノードと接続されることによって接地電圧ＧＮＤを受ける。入力端子８に上記の入力信号ＩＮＳが入力される。出力端子４から上記の駆動信号ＤＳが出力される。検出端子３は、センシング素子としてのダイオードＳＥを介してパワー素子ＰＥの高電圧側（ＩＧＢＴのコレクタ端子側）のノード（以下、「負荷ノード２」と称する。）と接続される。抵抗接続端子５は、接地端子６との間に抵抗素子ＲＥを取付けるための端子である。出力端子９は、パワー素子ＰＥが過電流状態であるか否かの判定結果を表わす信号（ＶＦ信号）を出力するための端子である。
【００１６】
パワー素子ＰＥのオン電圧はダイオードＳＥを介して検出される。図１に示すように、ダイオードＳＥのカソードは負荷ノード２に接続され、ダイオードＳＥのアノードは検出端子３に接続される。パワー素子ＰＥがオン状態のとき、検出端子３を介して検出される検出電圧ＤＶは、パワー素子ＰＥのオン電圧にダイオードＳＥの順方向降下電圧を加算した電圧になる。パワー素子ＰＥが過電流状態になるとオン電圧が増加するので、検出電圧ＤＶも増加する。
【００１７】
次にパワー制御ＩＣ１の内部構成について説明する。パワー制御ＩＣ１は、ドライバ（駆動回路）６０と、比較器５０と、第１の基準電圧生成回路１０と、第２の基準電圧生成回路２０と、基準電圧切替回路４０と、出力バッファ６１とを含む。
【００１８】
ドライバ６０は、パワー素子ＰＥを駆動するための回路である。ドライバ６０は、入力信号ＩＮＳの論理レベルがＬｏｗ（Ｌ）であるかＨｉｇｈ（Ｈ）であるかにそれぞれ応じて、パワー素子ＰＥに出力する駆動信号ＤＳをＬレベルまたはＨレベルにそれぞれ切替える。図１の例では、駆動信号ＤＳがＨレベルのときパワー素子ＰＥはオン状態となり、駆動信号ＤＳがＬレベルのときパワー素子はオフ状態となる。
【００１９】
比較器（「判定回路」とも称する）５０は、パワー素子ＰＥがオン状態のときに検出端子３から入力された検出電圧ＤＶと、参照電圧ＲＶとを比較し、検出電圧ＤＶが参照電圧ＲＶを超えた異常状態であるか否かを判定する。図１の場合、比較器５０の−端子（第１の入力ノード）５１には、第１または第２の基準電圧生成回路１０，２０から参照電圧ＲＶが入力され、＋端子（第２の入力ノード）５２には検出端子３を介して検出された検出電圧ＤＶが入力される。比較器５０は、検出電圧ＤＶが参照電圧ＲＶを超えた異常状態のときにＨレベルの信号を出力ノード５３から出力する。
【００２０】
比較器５０による判定結果は、ドライバ６０にフィードバックされるとともに、出力バッファ６１を介してパワー制御ＩＣ１の外部にＶＦ信号としてフィードバックされる。ドライバ６０は、比較器５０の出力がＨレベル（異常状態）のとき、パワー素子ＰＥに出力する駆動信号ＤＳをＬレベルにすることによって、パワー素子ＰＥをオフ状態にする。
【００２１】
第１の基準電圧生成回路１０は、第１の基準電圧ＳＶ１を生成し、生成した第１の基準電圧ＳＶ１を出力ノード１３から出力する。第１の基準電圧ＳＶ１は、パワー制御ＩＣ１の内部に予め標準設定されている定電圧である。
【００２２】
第２の基準電圧生成回路２０は、外付けの抵抗素子ＲＥに定電流を流し、これによって抵抗素子ＲＥに生じた電圧降下に応じた第２の基準電圧ＳＶ２を出力ノード２４から出力する。第２の基準電圧生成回路２０は、抵抗素子ＲＥの抵抗値に応じて接地電圧ＧＮＤに近い電圧から電源電圧ＶＣＣに近い電圧までの任意の電圧を生成することができる。抵抗素子ＲＥが抵抗接続端子５に接続されていないとき（抵抗接続端子５がオープンのとき）には、抵抗接続端子５の電圧は電源電圧ＶＣＣにほぼ等しくなる。
【００２３】
基準電圧切替回路４０は、抵抗接続端子５に抵抗素子ＲＥが接続されていない場合には第１の基準電圧生成回路１０から出力される第１の基準電圧ＳＶ１を参照電圧ＲＶとして比較器５０に出力する。この場合、比較器５０は、検出電圧ＤＶと第１の基準電圧ＳＶ１とを比較する。基準電圧切替回路４０は、抵抗接続端子５に抵抗素子ＲＥが接続されている場合には、第２の基準電圧生成回路２０から出力される第２の基準電圧ＳＶ２を参照電圧ＲＶとして比較器５０に出力する。この場合、比較器５０は、検出電圧ＤＶと第２の基準電圧ＳＶ２とを比較する。
【００２４】
より詳しくは、基準電圧切替回路４０は、第１のスイッチ部ＳＷ１と、第２のスイッチ部ＳＷ２と、第１および第２のスイッチ部ＳＷ１，ＳＷ２の切替を制御するスイッチ制御部３０とを含む。
【００２５】
第１のスイッチ部ＳＷ１は、第１の基準電圧生成回路１０の出力ノード１３と比較器５０の−端子５１との間に設けられる。第２のスイッチ部ＳＷ２は、第２の基準電圧生成回路２０の出力ノード２４と比較器５０の−端子５１との間に設けられる。スイッチ制御部３０は、抵抗接続端子５の電圧レベルに応じて第１および第２のスイッチ部ＳＷ１，ＳＷ２の一方をオン状態にし、他方をオフ状態にする。具体的に、スイッチ制御部３０は、抵抗接続端子５の電圧が電源電圧にほぼ等しいとき（抵抗素子ＲＥが接続されていないとき）には、第１のスイッチ部ＳＷ１をオン状態にし、第２のスイッチ部ＳＷ２をオフ状態にする。スイッチ制御部３０は、抵抗接続端子５の電圧が外付けの抵抗素子ＲＥの抵抗値に応じた電圧レベルのときには、第１のスイッチ部ＳＷ１をオフ状態にし、第２のスイッチ部ＳＷ２をオン状態にする。
【００２６】
上記の第１、第２の基準電圧生成回路１０，２０および基準電圧切替回路４０の具体的な回路構成の一例は図２で説明する。
【００２７】
なお、図１の場合と異なり、入力信号ＩＮＳがパワー制御ＩＣ１の内部に設けられたマイクロコンピュータなどの制御回路から出力されるようにしてもよい。この場合、比較器５０による判定結果（ＶＦ信号）は、出力バッファ６１を介してこのマイクロコンピュータに出力される。
【００２８】
［パワー制御ＩＣの具体的な構成例］
図２は、パワー制御ＩＣ１の具体的な構成例を示す回路図である。
【００２９】
図２を参照して、第１の基準電圧生成回路１０は、定電流源１２と、ツェナーダイオード１１とを含む。
【００３０】
定電流源１２およびツェナーダイオード１１は、電源端子７に接続された電源ラインＶＬと接地端子６に接続された接地ラインＧＬとの間にこの順で直列に接続される。定電流源１２は、ツェナーダイオード１１へのバイアス電流源として設けられている。定電流源１２とツェナーダイオード１１の接続ノード（第１の基準電圧生成回路１０の出力ノード１３に相当する）の電圧、すなわち、ツェナーダイオード１１のツェナー電圧が、第１の基準電圧ＳＶ１として第１のスイッチ部ＳＷ１に出力される。
【００３１】
第２の基準電圧生成回路２０は、定電流源２３と、ＰＭＯＳ（Positive-channel  MOS）トランジスタ２１，２２とを含む。
【００３２】
ＰＭＯＳトランジスタ２２のソース端子は電源ラインＶＬに接続され、ＰＭＯＳトランジスタ２２のドレイン端子は定電流源２３を介在して接地ラインＧＬに接続される。定電流源２３は、ＰＭＯＳトランジスタ２２のソース・ドレイン間に定電流Ｉｏを流す。ＰＭＯＳトランジスタ２１のソース端子は電源ラインＶＬに接続され、ＰＭＯＳトランジスタ２２のドレイン端子は抵抗接続端子５に接続される。ＰＭＯＳトランジスタ２１のゲート端子は、ＰＭＯＳトランジスタ２２のゲート端子およびドレイン端子に接続される。すなわち、ＰＭＯＳトランジスタ２１，２２はカレントミラー回路を構成する。
【００３３】
図２の場合、抵抗接続端子５は、第２の基準電圧生成回路２０の出力ノード２４として第２のスイッチ部ＳＷ２に接続される。抵抗接続端子５に抵抗素子ＲＥが接続されていない場合、抵抗接続端子５（すなわち、出力ノード２４）の電圧は電源ラインＶＬの電圧（電源電圧）にほぼ等しくなる。抵抗接続端子５に抵抗素子ＲＥが接続されている場合、抵抗素子ＲＥには、ＰＭＯＳトランジスタ２１のドレイン電流（ＰＭＯＳトランジスタ２１，２２の大きさが互いに等しい場合、Ｉｏに等しい）が流れる。このドレイン電流によって抵抗素子ＲＥに生じた電圧が第２のスイッチ部ＳＷ２に出力される。
【００３４】
第１のスイッチ部ＳＷ１は、互いに直列接続されたＰＭＯＳトランジスタ４３およびＮＭＯＳ（Negative-channel  MOS）トランジスタ４２を含む。第２のスイッチ部ＳＷ２は、ＮＭＯＳトランジスタ４１を含む。
【００３５】
比較器５０の−端子５１には、ＮＭＯＳトランジスタ４１のソース端子と、ＮＭＯＳトランジスタ４２のドレイン端子とが接続される。ＮＭＯＳトランジスタ４２のソース端子は、ＰＭＯＳトランジスタ４３のドレイン端子に接続される。ＰＭＯＳトランジスタ４３のソース端子はツェナーダイオード１１のカソード（第１の基準電圧生成回路１０の出力ノード１３）に接続される。ＮＭＯＳトランジスタ４１のドレイン端子は、抵抗接続端子５に接続される。
【００３６】
第１のスイッチ部ＳＷ１を構成するＭＯＳトランジスタ４２，４３を上記のように接続することによって、ＭＯＳトランジスタ４２，４３の各々に含まれる寄生ダイオードの極性が互いに逆方向になる。この結果、第２のスイッチ部ＳＷ２がオン状態であり、第１のスイッチ部ＳＷ１がオフ状態のときに、第１のスイッチ部を構成するＭＯＳトランジタ４２，４３の寄生ダイオードを介して第２のスイッチ部ＳＷ２に流れる電流を確実に遮断できる。
【００３７】
具体的に、第１の基準電圧ＳＶ１（ツェナーダイオード１１のツェナー電圧）が第２の基準電圧ＳＶ２（抵抗素子ＲＥの電圧降下）よりも大きい場合、ＰＭＯＳトランジスタ４３の寄生ダイオードが逆方向にバイアスされることによって、電流が遮断される。第１の基準電圧ＳＶ１（ツェナーダイオード１１のツェナー電圧）が第２の基準電圧ＳＶ２（抵抗素子ＲＥの電圧降下）よりも小さい場合、ＮＭＯＳトランジスタ４２の寄生ダイオードが逆方向にバイアスされることによって、電流が遮断される。
【００３８】
スイッチ制御部３０は、定電流源３４と、ＰＭＯＳトランジスタ３１と、ＮＭＯＳトランジスタ３２，３３と、インバータ３５，３６とを含む。
【００３９】
ＮＭＯＳトランジスタ３３のソース端子は接地ラインＧＬに接続され、ＮＭＯＳトランジスタ３３のドレイン端子は、定電流源３４を介在して電源ラインＶＬと接続される。定電流源３４は、ＮＭＯＳトランジスタ３３のドレイン・ソース間に所定の定電流を流す。ＮＭＯＳトランジスタ３２のソース端子は接地ラインＧＬに接続され、ＮＭＯＳトランジスタ３２のゲート端子は、ＮＭＯＳトランジスタ３３のゲート端子およびドレイン端子に接続される。したがって、ＮＭＯＳトランジスタ３２，３３はカレントミラー回路を構成する。ＰＭＯＳトランジスタ３１のソース端子は電源ラインＶＬに接続され、ＰＭＯＳトランジスタ３１のドレイン端子はＮＭＯＳトランジスタ３２にドレイン端子に接続される。ＰＭＯＳトランジスタ３１のゲート端子は、抵抗接続端子５（すなわち、第２の基準電圧生成回路２０の出力ノード２４）に接続される。
【００４０】
抵抗接続端子５に抵抗素子ＲＥが接続されていない、若しくは抵抗素子ＲＥが実質的に断線と看做しうる程度の高抵抗である場合には、抵抗接続端子５の電圧が電源電圧にほぼ等しくなるので、ＰＭＯＳトランジスタ３１はオフ状態になる。この場合、ＭＯＳトランジスタ３１，３２の接続ノード３８の電圧は、インバータ３５の論理閾値以下のＬレベル（以下、接続ノード３８の電圧の論理レベルがＬレベル）になる。一方、抵抗接続端子５に抵抗素子ＲＥが接続されている場合には、ＰＭＯＳトランジスタ３１はオン状態になる。この場合、接続ノード３８の電圧はインバータ３５の論理閾値を越えたＨレベル（以下、接続ノード３８の電圧の論理レベルがＨレベル）になる。
【００４１】
インバータ３５の入力ノードは、ＭＯＳトランジスタ３１，３２の接続ノード３８に接続される。インバータ３５の出力ノードは、ＮＭＯＳトランジスタ４２のゲートおよびインバータ３６の入力ノードに接続される。インバータ３６の出力ノードは、ＮＭＯＳトランジスタ４１のゲートおよびＰＭＯＳトランジスタ４３のゲートに接続される。
【００４２】
上記のインバータ３５，３６によって論理回路部３７が構成される。論理回路部３７は、接続ノード３８の電圧の論理レベルがＬレベルのとき（すなわち、抵抗接続端子５に抵抗素子ＲＥが接続されていないとき）、第１のスイッチ部ＳＷ１を構成するＭＯＳトランジスタ４２，４３をオン状態にし、第２のスイッチ部ＳＷ２を構成するＭＯＳトランジスタ４１をオフ状態にする。論理回路部３７は、接続ノード３８の電圧の論理レベルがＨレベルのとき（すなわち、抵抗接続端子５に抵抗素子ＲＥが接続されているとき）、第１のスイッチ部ＳＷ１を構成するＭＯＳトランジスタ４２，４３をオフ状態にし、第２のスイッチ部ＳＷ２を構成するＭＯＳトランジスタ４１をオン状態にする。
【００４３】
図２に示すパワー制御ＩＣ１は、さらに、電源ラインＶＬと検出端子３との間に設けれた定電流源６２を含む。定電流源６２は、検出端子３と負荷ノード２との間に接続されるダイオードＳＥにバイアス電流を流す。
【００４４】
なお、上記で説明した各定電流源１２，２３，３４，６２は、周囲温度の変動や電源電圧の変動によらず一定の電流を出力するような回路構成であることが望ましい。
【００４５】
［パワー制御ＩＣ１の動作−抵抗素子ＲＥが未接続の場合］
図３は、抵抗素子ＲＥが未接続の場合における図２のパワー制御ＩＣ１の各部の電圧波形および動作状態を模式的に示す図である。図３では、上から順に、入力信号ＩＮＳ、駆動信号ＤＳ、パワー素子ＰＥの動作状態、負荷ノード２の電圧、比較器５０の＋端子入力、抵抗接続端子５の電圧、接続ノード３８の電圧、トランジスタ４１，４２，４３の動作状態、比較器５０の−端子入力、比較器５０の出力、およびバッファ６１から出力されるＶＦ信号が示される。以下、図２、図３を参照して、抵抗素子ＲＥが未接続の場合における、パワー制御ＩＣ１の動作について述べる。
【００４６】
抵抗素子ＲＥが未接続の場合、抵抗接続端子５の電圧の論理レベルはＨレベルとなるため、スイッチ制御部３０において、ＰＭＯＳトランジスタ３１がオフ状態となり、ＮＭＯＳトランジスタ３２がオン状態となる。したがって、ＭＯＳトランジスタ３１，３２の接続ノード３８の電圧の論理レベルはＬレベルとなる。この結果、インバータ３５，３６の各出力電圧の論理レベルが決定し、ＭＯＳトランジスタ４１〜４３のゲート電位が確定する。これにより、ＭＯＳトランジスタ４１がオフし、ＭＯＳトランジスタ４２，４３がオンすることで、ツェナーダイオード１１のカソードの定電圧値（ツェナー電圧ＺＶ）が比較器５０の−端子に参照電圧ＲＶとして入力される。
【００４７】
図３の時刻ｔ１において、入力信号ＩＮＳがＨレベルになると、ドライバ６０は、Ｈレベルの駆動信号ＤＳを出力し、これによって、パワー素子ＰＥはオンする（時刻ｔ２）。
【００４８】
時刻ｔ３において、パワー素子ＰＥが何らかの理由で過負荷状態（過電流状態）に陥ったとする。この結果、負荷ノード２の電圧が増加し始め、これに伴って比較器５０の＋端子５２に入力される検出電圧ＤＶも増加する。なお、負荷ノード２の電圧（パワー素子のオン電圧）が著しく上昇した結果、ダイオードＳＥのカソード電圧がアノード電圧を超えると、ダイオードＳＥが逆バイアス状態になるので、定電流源６２からダイオードＳＥを介してパワー素子ＰＥに流れる順方向電流が遮断される。
【００４９】
時刻ｔ４において、比較器５０の＋端子５２に入力される検出電圧ＤＶが、比較器５０の−端子５１に入力される基準電圧（ツェナー電圧ＺＶ）を超えると、比較器５０の出力がＬレベルからＨレベルに切替わる。この結果、ドライバ６０から出力される駆動信号ＤＳがＨレベルからＬレベルに切替わることにより、パワー素子ＰＥをオフさせて異常状態を休止させる。同時に、比較器５０による電圧比較結果は、ＶＦ信号として出力バッファ６１を介してパワー制御ＩＣ１から出力される。
【００５０】
［パワー制御ＩＣ１の動作−抵抗素子ＲＥが接続されている場合］
図４は、抵抗素子ＲＥが接続されている場合における図２のパワー制御ＩＣ１の各部の電圧波形および動作状態を模式的に示す図である。図４では、図３の場合と同一の部分の電圧波形および動作状態が示されている。
【００５１】
図２、図４を参照して、パワー制御ＩＣ１が有する抵抗接続端子５と接地端子６との間に外付けの抵抗素子ＲＥを挿入することにより、比較器５０の−端子５１に入力される参照電圧ＲＶを、抵抗素子ＲＥの抵抗値に応じた電圧値に設定することができる。これにより、パワー素子ＰＥの過電流状態を判定するための検出電圧ＤＶ（比較器５０の＋端子５２に入力される電圧）と比較する参照電圧ＲＶを、所望の電圧値に設定できる。
【００５２】
たとえば、第２の基準電圧生成回路２０を構成するＰＭＯＳトランジスタ２１から出力されるドレイン電流Ｉｏを１００μＡに設計している場合について説明する。この場合、抵抗接続端子５と接地端子６との間に接続される抵抗素子ＲＥの抵抗値Ｒを３ｋΩとすると、抵抗接続端子５の電位は、抵抗素子ＲＥにおける電圧降下分の３Ｖ（Ｉｏ×Ｒ）になる。このとき、スイッチ制御部３０を構成するＰＭＯＳトランジスタ３１のゲートに抵抗接続端子５の電圧３Ｖがかかるため、ＰＭＯＳトランジスタ３１はオンする。この結果、ＮＭＯＳトランジスタ３２のドレインとＰＭＯＳトランジスタ３１のドレインとの接続ノード３８の電圧の論理レベルは、ＬレベルからＨレベルに切替わる。なお、抵抗素子ＲＥが未接続の場合には、抵抗接続端子５の電位は電源電圧ＶＣＣ（たとえば、３０Ｖ）にほぼ等しくなるので、ＰＭＯＳトランジスタ３１はオフし、接続ノード３８の電圧の論理レベルは接地電圧ＧＮＤに対応したＬレベルである。
【００５３】
接続ノード３８の電圧の論理レベルがＬレベルからＨレベルに切替わると、インバータ３５の出力はＨレベルからＬレベルに切替わり、インバータ３６の出力はＬレベルからＨレベルに切替わる。この結果、インバータ３５の出力をゲート電圧として受けるＮＭＯＳトランジスタ４２はオン状態からオフ状態に切替わる。インバータ３６の出力をゲート電圧として受けるＰＭＯＳトランジスタ４３はオン状態からオフ状態に切替わる。インバータ３６の出力をゲート電圧として受けるＮＭＯＳトランジスタ４１はオフ状態からオン状態に切り替わる。これによって、抵抗接続端子５の電圧（抵抗素子ＲＥの電圧降下分に等しい電圧）が、比較器５０の−端子５１に参照電圧ＲＶとして入力される。パワー制御ＩＣ１の内部で予め設定されているツェナーダイオード１１のカソード電圧（たとえば５Ｖ）は、ＰＭＯＳトランジスタ４３およびＮＭＯＳトランジスタ４２がオフすることにより遮断されるので、比較器５０に参照電圧ＲＶとして入力されない。
【００５４】
次に、抵抗接続端子５と接地端子６間に接続される外付けの抵抗素子ＲＥの抵抗値Ｒを１０ｋΩにした場合について説明する。この場合、ＰＭＯＳトランジスタ２１のドレイン電流Ｉｏを１００μＡとすると、抵抗接続端子５の電位は、抵抗素子ＲＥの電圧降下分の１０Ｖ（Ｉｏ×Ｒ）になるので、ツェナーダイオード１１のツェナー電圧（たとえば、５Ｖ）よりも高くなる。このとき、スイッチ制御部３０を構成するＰＭＯＳトランジスタ３１のゲートに抵抗接続端子５の電圧１０Ｖがかかるため、ＰＭＯＳトランジスタはオンする。この結果、接続ノード３８の電圧の論理レベルがＨレベルになるので、ＮＭＯＳトランジスタ４１はオンし、ＰＭＯＳトランジスタ４３はオフし、ＮＭＯＳトランジスタ４２はオフする。これにより、抵抗接続端子５の電圧が、比較器５０の−端子５１に参照電圧ＲＶとして入力される。パワー制御ＩＣ１の内部で予め設定されているツェナーダイオード１１のツェナー電圧（たとえば５Ｖ）は、ＰＭＯＳトランジスタ４３およびＮＭＯＳトランジスタ４２がオフすることにより遮断される。
【００５５】
このように、抵抗素子ＲＥを抵抗接続端子５に接続しない場合と接続した場合とで、比較器５０の−端子５１に入力される参照電圧ＲＶを、パワー制御ＩＣ１の内部で予め設定している第１の基準電圧ＳＶ１（ツェナーダイオード１１のツェナー電圧）にするか、抵抗素子ＲＥの抵抗値に応じた電圧にするかを排他的に切替えることができる。抵抗素子ＲＥを接続した場合には、外付けの抵抗素子ＲＥの電圧降下によって生じる電圧が、パワー制御ＩＣ１の内部で生成される基準電圧（ツェナーダイオード１１のツェナー電圧）より高い場合と低い場合のいずれの場合でもパワー制御ＩＣ１は同様に動作する。
【００５６】
パワー素子ＰＥが何らかの原因で過電流状態になった場合のパワー制御ＩＣ１の動作は、参照電圧ＲＶがツェナーダイオード１１のツェナー電圧から抵抗素子ＲＥの抵抗値に応じて決まる電圧に切替わる点を除いて、図３の場合と同様である。具体的に図４に示すように、時刻ｔ３において、パワー素子ＰＥが過電流状態に陥ったとする。この結果、負荷ノード２の電圧が増加し始め、これに伴って比較器５０の＋端子５２に入力される検出電圧ＤＶも増加する。
【００５７】
時刻ｔ４において、比較器５０の＋端子５２に入力される検出電圧ＤＶが、比較器５０の−端子５１に入力される基準電圧（抵抗素子ＲＥの電圧降下であるＩｏ×Ｒ）を超えると、比較器５０の出力がＬレベルからＨレベルに切替わる。この結果、ドライバ６０から出力される駆動信号ＤＳがＨレベルからＬレベルに切替わることにより、パワー素子ＰＥをオフさせて異常状態を休止させる。同時に、比較器５０による電圧比較結果は、ＶＦ信号として出力バッファ６１を介してパワー制御ＩＣ１から出力される。
【００５８】
［実施の形態１の効果］
以上のとおり、実施の形態１によるパワー制御ＩＣ１は、パワー素子ＰＥに駆動信号ＤＳを出力した後、パワー素子ＰＥが過電流状態であるか否かを検知するために、パワー素子ＰＥのオン電圧に応じた検出電圧ＤＶと参照電圧ＲＶとを比較する回路を備えている。この参照電圧ＲＶは、パワー制御ＩＣ１に設けられた抵抗接続端子５と接地端子６との間に外付けの抵抗素子ＲＥを接続するか否かによって、パワー制御ＩＣ１の内部で標準的に生成される第１の基準電圧ＳＶ１（たとえば、ツェナーダイオード１１のツェナー電圧）にするか、外付けの抵抗素子ＲＥの抵抗値に応じた第２の基準電圧ＳＶ２にするかを排他的に切替えることができる。この参照電圧ＲＶの切替機能は、パワー制御ＩＣ１の内部に抵抗素子ＲＥが接続されるか否かでオンおよびオフが切替わるスイッチ部ＳＷ１，ＳＷ２を備えていることで実現される。上述したスイッチ部ＳＷ１，ＳＷ２およびスイッチ制御部３０の構成によれば、抵抗素子ＲＥに抵抗値に応じた第２の基準電圧ＳＶ２が、所定の第１の基準電圧ＳＶ１よりも高い場合および低い場合のいずれの場合にも、スイッチ部ＳＷ１，ＳＷ２の切替が可能である。
【００５９】
このように、実施の形態１によるパワー制御ＩＣ１は、過電流状態であるか否かの判定基準として用いられる参照電圧ＲＶの値を外付けの抵抗素子ＲＥの抵抗値によって容易に調整できる。さらに、パワー制御ＩＣ１は、抵抗素子ＲＥの未接続時には、従来通り内部に設けれた標準電圧を参照電圧ＲＶとして用いることができるという利便性を備えている。
【００６０】
［変形例］
図２において、第１のスイッチ部ＳＷ１を構成する直列接続された２個のＭＯＳトランジスタは、寄生ダイオードの極性が互いに逆になっていれば、Ｎ型およびＰ型のいずれであっても構わない。たとえば、図２において、ＰＭＯＳトランジスタ４３とＮＭＯＳトランジスタ４２の順番を入れ替えても構わない。
【００６１】
さらに、第２のスイッチ部ＳＷ２を構成するＮＭＯＳトランジスタ４１に代えてＰＭＯＳトランジスタを用いてもよい。ただし、この場合、ＰＭＯＳトランジスタのゲートには、インバータ３５の出力電圧が入力される。
【００６２】
スイッチ制御部３０のＮＭＯＳトランジスタ３２に代えて抵抗素子を設けて、この抵抗素子をＰＭＯＳトランジスタ３１と接続するようにしてもよい。この場合、定電流源３４およびＮＭＯＳトランジスタ３３を設ける必要はない。ただし、発熱および特性ばらつきの点からは、抵抗素子を設けるよりも図２の回路構成のほうが優れている。
【００６３】
＜実施の形態２＞
図５は、実施の形態２によるパワー制御ＩＣ１Ａの構成を示す回路図である。図５のパワー制御ＩＣ１Ａは、第１のスイッチ部ＳＷ１がＰＭＯＳトランジスタ４３のみで構成され、ＮＭＯＳトランジスタ４２が設けられていない点で図２のパワー制御ＩＣ１と異なる。
【００６４】
図５に示す第１のスイッチ部ＳＷ１の構成の場合、外付けの抵抗素子ＲＥによって抵抗接続端子５に生成する電圧（たとえば、３Ｖ）を、パワー制御ＩＣ１Ａの内部で予め設定するツェナーダイオード１１のツェナー電圧（たとえば、５Ｖ）よりも必ず低くする必要がある。ＮＭＯＳトランジスタ４１がオン状態のとき（すなわち、ＰＭＯＳトランジスタ４３がオフ状態のとき）、ＰＭＯＳトランジスタ４３のドレイン電圧は抵抗接続端子５の電圧に等しくなるので、ＰＭＯＳトランジスタ４３のソース電圧（ツェナーダイオード１１のツェナー電圧に等しい）よりも低くなる。したがって、ＰＭＯＳトランジスタ４３は順方向にバイアスされている（ＰＭＯＳトランジスタ４３の寄生ダイオードは逆方向にバイアスされている）。なお、仮にＰＭＯＳトランジスタ４３が逆バイアスになると、ＰＭＯＳトランジスタ４３がオフ状態であっても、ＰＭＯＳトランジスタ４３の寄生ダイオードを介して電流が流れてしまう。
【００６５】
図５のその他の点は図２の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。図５のパワー制御ＩＣ１Ａにおいても、実施の形態１の場合と同様に、抵抗接続端子５と接地端子６との間に外付けの抵抗素子ＲＥを接続するか否かによって、ＩＣ内部に標準的に設けられたツェナー電圧を参照電圧ＲＶとして用いる場合と、外付けの抵抗素子ＲＥの抵抗値に応じた電圧を参照電圧ＲＶとして用いる場合とを排他的に切替えることができる。
【００６６】
実施の形態１によるパワー制御ＩＣ１のさらに他の変形例として、第１のスイッチ部ＳＷ１をＮＭＯＳトランジスタ４２のみで構成し、ＰＭＯＳトランジスタ４３を設けないようにすることもできる。ただし、この場合には、外付けの抵抗素子ＲＥによって抵抗接続端子５に生成する電圧（たとえば、１０Ｖ）を、パワー制御ＩＣ１Ａの内部で予め設定するツェナーダイオード１１のツェナー電圧（たとえば、５Ｖ）よりも必ず高くする必要がある。ＮＭＯＳトランジスタ４１がオン状態のとき（すなわち、ＮＭＯＳトランジスタ４２がオフ状態のとき）、ＮＭＯＳトランジスタ４２のドレイン電圧は抵抗接続端子５の電圧に等しくなるので、ＮＭＯＳトランジスタ４２のソース電圧（ツェナーダイオード１１のツェナー電圧に等しい）よりも高くなる。したがって、ＮＭＯＳトランジスタ４２は順方向にバイアスされている（ＮＭＯＳトランジスタ４２の寄生ダイオードは逆方向にバイアスされている）。
【００６７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【００６８】
１  パワー制御ＩＣ（半導体装置）、２  負荷ノード、３  検出端子、５  抵抗接続端子、１０  第１の基準電圧生成回路、２０  第２の基準電圧生成回路、１１  ツェナーダイオード、１２，２３，３４，６２  定電流源、２１，２２，３１，４３  ＰＭＯＳトランジスタ、３２，３３，４１，４２  ＮＭＯＳトランジスタ、３０  スイッチ制御部、３５，３６  インバータ、３７  論理回路部、３８  接続ノード、４０  基準電圧切替回路、５０  比較器、６０  ドライバ、６１  出力バッファ、ＤＳ  駆動信号、ＧＬ  接地ライン、ＶＬ  電源ライン、ＧＮＤ  接地電圧、ＶＣＣ  電源電圧、ＰＥ  パワー素子、ＲＥ  抵抗素子、ＳＥ  ダイオード、ＳＷ１  第１のスイッチ部、ＳＷ２  第２のスイッチ部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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