(57)【要約】      （修正有）【課題】２次元電子ガス及び反転キャリアを含むチャネルを備えた半導体装置を提供する。【解決手段】半導体装置（デバイス）が、チャネルを通して電子を送るためのソース２２０と、電子を受けるためのドレイン２３０と、チャネルの少なくとも一部を提供するための複数の層２７０と、電子の伝導を制御するために複数の層２７０に動作可能に接続されるゲート２４０とを備える。複数の層２７０は絶縁体層２７３と、Ｎ面層２７２と、障壁層２７１とを備え、それらの層は、本半導体装置（デバイス）の動作中に、Ｎ面層２７２内に形成されるチャネルが２次元電子ガス（２ＤＥＧ）２１０及び反転キャリア２１１を含むように選択される。【選択図】図２Ａ
2013118383.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置であって、
チャネルを通して電子を送るためのソースと、
前記電子を受けるためのドレインと、
前記チャネルの少なくとも一部を提供するための複数の層と、
前記電子の伝導を制御するために前記複数の層に動作可能に接続されるゲートを備え、
前記複数の層は絶縁体層と、Ｎ面層と、障壁層とを備え、それらの層は、該半導体装置の動作中に、該Ｎ面層内に形成される前記チャネルが２次元電子ガス（２ＤＥＧ）及び反転キャリアを含むように選択される、半導体装置。
【請求項２】
前記２ＤＥＧはヘテロ接合に起因して前記Ｎ面層及び前記障壁層によって形成され、前記反転キャリアは、前記ゲートと前記Ｎ面層との間の容量性の関係に起因して前記絶縁体層及び前記Ｎ面層によって形成される、請求項１に記載の半導体装置。
【請求項３】
基板上に堆積されるバッファーを更に備え、それによって、前記絶縁体層が前記Ｎ面層上に堆積され、前記Ｎ面層が前記障壁層上に堆積され、前記障壁層が該バッファー上に堆積される、請求項１に記載の半導体装置。
【請求項４】
前記障壁層は分面層を含み、前記Ｎ面層はＮ面窒化ガリウム（ＧａＮ）を含み、前記絶縁体層は空乏層上に堆積された誘電体層を含む、請求項１に記載の半導体装置。
【請求項５】
前記分面層及び前記Ｎ面層が前記２ＤＥＧを生成するためのヘテロ構造を形成するように、前記分面層はドープされず、前記Ｎ面層は非図的にドープしない、請求項４に記載の半導体装置。
【請求項６】
前記半導体装置がエンハンストモードにおいて動作できるように、前記半導体装置にバイアスがかけられないときに、前記空乏層は前記ゲート下の前記２ＤＥＧチャネルを空乏化させる、請求項４に記載の半導体装置。
【請求項７】
前記誘電体層は前記電子の分散を低減するためのパッシベーション層としての役割を果たす、請求項４に記載の半導体装置。
【請求項８】
ソース−ゲート間領域と、
ドレイン−ゲート間領域とを更に備え、前記ソース−ゲート間領域及び前記ドレイン−ゲート間領域の表面に面浅ドーピングが適用され、前記反転キャリアチャネルのための前記チャネルの少なくとも一部を形成する、請求項１に記載の半導体装置。
【請求項９】
前記絶縁体層の厚みは動作中に前記ゲートに印加される電圧に応じて選択される、請求項１に記載の半導体装置。
【請求項１０】
前記絶縁体層の厚みは、前記絶縁体層の材料の誘電率の比例関数である、請求項１に記載の半導体装置。
【請求項１１】
前記絶縁体層の厚みは、前記２ＤＥＧチャネルを制御するのに十分な最小電圧が、前記反転キャリアチャネルを生成し、制御するのにも十分であるように選択される、請求項１に記載の半導体装置。
【請求項１２】
前記Ｎ面層は、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）及び窒化アルミニウムガリウム（ＡｌＧａＮ）からなる群から選択される分極を持つ窒化物材料を含む、請求項１に記載の半導体装置。
【請求項１３】
前記Ｎ面層は窒化ガリウム（ＧａＮ）を含む、請求項１に記載の半導体装置。
【請求項１４】
前記絶縁体層は高誘電率（κ）を持つ材料を含む、請求項１に記載の半導体装置。
【請求項１５】
前記絶縁体層の厚み及び前記Ｎ面層の厚みは、前記２ＤＥＧと前記反転キャリアとの間の干渉を回避しながら、前記半導体装置の厚みが最小にされるように一緒に選択される、請求項１に記載の半導体装置。
【請求項１６】
高電子移動度トランジスタ（ＨＥＭＴ）であって、
チャネルを通して電子を送るためのソースと、
前記電子を受けるためのドレインと、
前記チャネルの少なくとも一部を提供するための複数の層と、
前記電子の伝導を制御するために前記複数の層に動作可能に接続されるゲートを備え、
前記複数の層は絶縁体層と、Ｎ面層と、障壁層とを含み、それらの層は、前記ＨＥＭＴの動作中に、２次元電子ガス（２ＤＥＧ）がヘテロ接合に起因して該Ｎ面層及び該障壁層によって形成され、反転キャリアが前記ゲートと該Ｎ面層との間の容量性の関係に起因して該絶縁体層及び該Ｎ面層によって形成されるように選択される、高電子移動度トランジスタ。
【請求項１７】
複数のチャネルを通してソースからドレインまで電子を送るための方法であって、
前記複数の層に動作可能に接続されるゲートを用いて前記電子の伝導を制御して、２次元電子ガス（２ＤＥＧ）及び反転キャリアを含む前記チャネルの少なくとも一部を形成することを含む、複数の層のチャネルを通してソースからドレインまで電子を送るための方法。
【請求項１８】
前記複数の層は、絶縁体層と、Ｎ面層と、障壁層とを含み、それらの層は、前記反転キャリア及び前記２ＤＥＧチャネルが該Ｎ面層内に形成されるように選択される、請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、包括的には、半導体装置（デバイス）に関し、特に、窒化ガリウム（ＧａＮ）系高電子移動度トランジスタ（ＨＥＭＴ）に関し、より詳細には、複数の導電チャネルを有するトランジスタに関する。
【背景技術】
【０００２】
ヘテロ構造ＦＥＴ（ＨＦＥＴ）、又は変調ドープＦＥＴ（ＭＯＤＦＥＴ）としても知られている高電子移動度トランジスタ（ＨＥＭＴ）は、チャネルとして、異なるバンドギャップを有する２つの材料間の接合、すなわち、ヘテロ接合を組み込んだトランジスタである。ヘテロ接合は、ＭＯＳＦＥＴによって一般的に用いられるドープ層と対照を成す。本明細書において用いられるときに、ヘテロ接合は、異種の結晶半導体又は他の材料の２つの層又は領域間に生じる界面である。一般的に用いられる材料の組み合わせはＧａＡｓ（砒化ガリウム）とＡｌＧａＡｓ（砒化アルミニウムガリウム）であり、２次元電子ガス（２ＤＥＧ）を生成するために変調ドーピングを採用する。用いられる別の材料の組み合わせは、ＧａＮ（窒化ガリウム）とＡｌＧａＮ（窒化アルミニウムガリウム）であり、２ＤＥＧを生成するために分面電荷を採用する。材料の組み合わせの選択は、応用形態によって異なる場合がある。
【０００３】
半導体は電子（又は正孔）を与える不純物をドープし、導通できるようにする。しかしながら、それらの電子は、最初の段階において、それらの電子を生成するために用いられる不純物（ドーパント）との衝突を通じて失速する。ＨＥＭＴは、ヘテロ接合を用いて生成される高移動度電子を使用することを通じて、これを回避する。ヘテロ接合は、高移動度で非常に低抵抗なチャネルを形成する高濃度な電子の薄い層を作る。
【０００４】
ＧａＮを利用するＨＥＭＴは、高出力特性を有する。本明細書において用いられるときに、トランジスタにとって適しているＧａＮ材料は、二元材料、三元材料又は四元材料を含むことができる。
【０００５】
図１は、例えば、米国特許出願の公開第２００９／０１４６１８５号において記述されている従来のＧａＮ  ＨＥＭＴの一例を示しており、そのデバイスは、−３Ｖのしきい値電圧を有するように設計することができる。層１０は、ＳｉＣ、サファイア、Ｓｉ又はＧａＮ等の基板であり、層１１はＧａＮバッファーであり、層１２はＡｌＧａＮであり、一例として２０％のＡｌ組成を有する（Ａｌ０．２Ｇａ０．８Ｎ）。層１１及び１２はいずれもＧａ面の材料である。ゲート下の２ＤＥＧを空乏化させ、それによりデバイスをターンオフするために、負のゲート電圧が必要とされる。
【０００６】
ＧａＮ  ＨＥＭＴは、ＩＩＩ−窒化物半導体本体を含むことができ、その上に少なくとも２つのＩＩＩ−窒化物層が形成されている。ＩＩＩ−窒化物層１２を形成する材料、例えば、ＡｌＧａＮは、バッファー層１１を形成する材料、例えば、ＧａＮよりも大きなバンドギャップを有する。隣接するＩＩＩ−窒化物層内の異なる材料から生じる分面電界は、２つの層の接合９付近に、具体的にはより狭いバンドギャップを有する層内に、導電性の２ＤＥＧを形成する。２ＤＥＧ又はチャネルは、図面全体を通して破線として示される。層の内ひとつが、内部に電流が流れるチャネル層である。本明細書では、電流が流れるチャネル（２ＤＥＧ）が位置する狭い方のバンドギャップ層が、チャネル層と呼ばれる。また、そのデバイスは、ゲート電面１８と、ゲート電面１８の両側にソース電面１６及びドレイン電面１７とを含む。ゲートとドレインとの間、及びゲートとソースとの間の領域は、電流が流れるアクセス領域７である。ゲート電面１８の下方の領域はゲート領域６である。
【０００７】
ＧａＮデバイスの設計に関する改善は、単一チャネルかつＧａ面ＧａＮ系ＨＥＭＴに重点を置いている。しかしながら、従来のＧａ面ＨＭＥＴは通常、エンハンスメントモード（Ｅモード）デバイスを作製する際に、ゲートリセス構造、フッ素を用いた処理（F-treatment）又はキャップ層等の高度なプロセス技法を必要とする。これらの技法は、ゲート領域下にある２ＤＥＧを空乏化させることができるが、制御性の問題又は格子にダメージを与えるという問題を抱えている。
【０００８】
Ｎ面ＧａＮ  ＨＥＭＴは逆の分面電界を有するために、低いアクセス抵抗を有し、特に低い電圧で動作するための単一チャネルＥモードデバイスを作製する際に、Ｇａ面デバイスよりも優れた利点を有することができる。例えば、米国特許第７９４８０１１号を参照されたい。しかしながら、Ｎ面デバイスの高い性能にもかかわらず、Ｎ面ＧａＮ  ＨＥＭＴの場合の低電圧バイアス下での駆動電流は、最新のＧａ面ＧａＮ  ＨＥＭＴよりも小さい。駆動電流に関するこの制約は、ＲＦ増幅能力を劣化させ、デバイスの出力電力密度を制限する。
【０００９】
それゆえ、ＨＥＭＴの電流駆動性、出力電力性能及びゲート制御性を改善することが必要とされている。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、電流駆動能力を高めた高電子移動度トランジスタ（ＨＥＭＴ）を提供することである。デュアルチャネルチャネルを有するＨＥＭＴを提供することが、幾つかの実施の形態の更なる目的である。電流駆動能力を維持しながら、低電圧において動作するＨＥＭＴを提供することが、幾つかの実施の形態の更なる目的である。
【００１１】
絶縁破壊特性を改善したＨＥＭＴを提供することが幾つかの実施の形態の更なる目的である。高められた電流駆動能力を提供しながら、ＨＥＭＴの全厚を薄くすることが幾つかの実施の形態の更なる目的である。そのようなＨＥＭＴの設計を簡単に、かつ製造の複雑さを緩和することが幾つかの実施の形態の更なる目的である。Ｅモード及び／又はＤモードにおいて動作するＨＥＭＴを提供することが幾つかの実施の形態の更なる目的である。
【課題を解決するための手段】
【００１２】
本発明の幾つかの実施の形態は、絶縁体層、Ｎ面層及び障壁層の組み合わせを用いて、デュアルチャネルを有するＨＥＭＴを作製することができるという認識に基づいている。デュアルチャネルは、すなわち、１つのチャネルが、ヘテロ接合に起因してＮ面層及び障壁層によって形成される２ＤＥＧによるチャネルであり、別のチャネルが、ＨＥＭＴのゲートとＮ面層との間の容量性の関係に起因して絶縁体層及びＮ面層によって形成される反転キャリアによるチャネルである。さらに、そのようなデュアルチャネルの形成が、チャネル間に干渉を引き起こすことなく、１つの層、すなわち、Ｎ面層内で可能であることが特に認識される。
【００１３】
絶縁体層の厚みを注意深く選択することが好都合であることが更に認識される。これは、その厚みが、反転キャリアチャネルが生成されるように動作中にゲートに印加される電圧に応じて選択されるべきであるためである。例えば、種々の実施の形態において、絶縁体層の厚みは絶縁体層の材料の誘電率に比例するか、又は２ＤＥＧを制御するのに十分な最小電圧が、反転キャリアによるチャネルを生成し、制御するのにも十分であるように選択される。また、幾つかの実施の形態では、Ｎ面層の厚みは、チャネル間の干渉が回避されるように選択される。
【００１４】
したがって、一実施の形態は、チャネルを通して電子を送るためのソースと、電子を受けるためのドレインと、チャネルの少なくとも一部を提供するための複数の層と、電子の伝導を制御するために複数の層に動作可能に接続されるゲートとを備えるデバイスを開示する。複数の層は絶縁体層と、Ｎ面層と、障壁層とを備え、それらの層は、本デバイスの動作中に、Ｎ面層内に形成されるチャネルが２ＤＥＧ及び反転キャリアを含むように選択される。
【００１５】
別の実施の形態は、高電子移動度トランジスタ（ＨＥＭＴ）を開示する。このＨＥＭＴは、チャネルを通して電子を送るためのソースと、電子を受けるためのドレインと、チャネルの少なくとも一部を提供するための複数の層と、電子の伝導を制御するために複数の層に動作可能に接続されるゲートとを備える。複数の層は絶縁体層と、Ｎ面層と、障壁層とを含み、それらの層は、デバイスの動作中に、２ＤＥＧがヘテロ接合に起因してＮ面層及び障壁層によって形成され、反転キャリアがゲートとＮ面層との間の容量性の関係に起因して絶縁体層及びＮ面層によって形成されるように選択される。
【００１６】
本発明の原理を利用するＨＥＭＴは、デュアルチャネルに起因して、高まった電流駆動能力を有する。また、そのようなＨＥＭＴは、複数の層の数が少なく、層厚が薄いことに起因して設計するのが簡単であり、それにより、製造の複雑さも緩和される。また、本発明の幾つか実施の形態によるＨＥＭＴは、ゲート及びドレインにおいて電圧を下げても複数のチャネルによって補償されるので、電流駆動能力を維持しながら、低電圧において動作することができる。
【００１７】
さらに、幾つかの実施の形態では、絶縁体層の材料は、材料の誘電率に基づいて選択される。例えば、高い誘電率を有する材料を選択して、デュアルチャネルを実現可能にするための絶縁体層の実効的な酸化膜厚を維持しながら、絶縁破壊性能を改善するために絶縁体厚を増すことができる。
【００１８】
幾つかの実施の形態は、デュアルチャネル間の干渉を回避する最適な厚みまで、複数の層の厚みを最小にすることを利用する。具体的には、Ｎ面層の厚みを低減することができる。また、絶縁体層の厚みを低減して、依然として干渉を回避しながら、チャネルの制御を改善することができる。幾つかの実施の形態では、オプションの分面層を用いて、Ｅモードで動作するＨＥＭＴを提供する。幾つかの他の実施の形態は、Ｄモードにおいて動作する。
【００１９】
したがって、一実施の形態は、チャネルを通して電子を送るためのソースと、電子を受けるためのドレインと、チャネルの少なくとも一部を提供するための複数の層と、電子の伝導を制御するために複数の層に動作可能に接続されるゲートとを備えるデバイスを開示する。複数の層は絶縁体層と、Ｎ面層と、障壁層とを備え、それらの層は、本デバイスの動作中に、Ｎ面層内に形成されるチャネルが２ＤＥＧ及び反転キャリアを含むように選択される。
【００２０】
別の実施の形態は、高電子移動度トランジスタ（ＨＥＭＴ）であって、チャネルを通して電子を送るためのソースと、電子を受けるためのドレインと、チャネルの少なくとも一部を提供するための複数の層と、電子の伝導を制御するために複数の層に動作可能に接続されるゲートとを備え、複数の層は絶縁体層と、Ｎ面層と、障壁層とを含み、それらの層は、デバイスの動作中に、２次元電子ガス（２ＤＥＧ）チャネルがヘテロ接合に起因してＮ面層及び障壁層によって形成され、反転キャリアチャネルがゲートとＮ面層との間の容量性の関係に起因して絶縁体層及びＮ面層によって形成されるように選択される、高電子移動度トランジスタを開示する。
【００２１】
更に別の実施の形態は、複数の層のチャネルを通してソースからドレインまで電子を送るための方法を開示する。本方法は、２ＤＥＧ及び反転キャリアを含むチャネルの少なくとも一部を形成するために、複数の層に動作可能に接続されるゲートを用いて、電子の伝導を制御することを含む。
【図面の簡単な説明】
【００２２】
【図１】単一チャネルを有する従来のＨＥＭＴの概略図である。
【図２Ａ】本発明の実施形態による対称デュアルチャネルＭＩＳ−ＨＥＭＴの概略図である。
【図２Ｂ】本発明の実施形態による非対称デュアルチャネルＭＩＳ−ＨＥＭＴの概略図である。
【図３】本発明の実施形態による、Ｎ面複数の層の上にＧａ面複数の層を有する単一ゲートのデュアルチャネルＨＥＭＴの概略図である。
【図４Ａ】本発明の種々の実施形態による、デバイスの動作特性のグラフである。
【図４Ｂ】本発明の種々の実施形態による、デバイスの動作特性のグラフである。
【図４Ｃ】本発明の種々の実施形態による、デバイスの動作特性のグラフである。
【図４Ｄ】本発明の種々の実施形態による、デバイスの動作特性のグラフである。
【図５Ａ】本発明の種々の実施形態による、デバイスの動作特性のグラフである。
【図５Ｂ】本発明の種々の実施形態による、デバイスの動作特性のグラフである。
【図５Ｃ】本発明の種々の実施形態による、デバイスの動作特性のグラフである。
【図５Ｄ】本発明の種々の実施形態による、デバイスの動作特性のグラフである。
【図５Ｅ】本発明の種々の実施形態による、デバイスの動作特性のグラフである。
【図５Ｆ】本発明の種々の実施形態による、デバイスの動作特性のグラフである。
【図６】本発明の実施形態による、デュアルチャネルＨＥＭＴを設計するための方法のブロック図である。
【発明を実施するための形態】
【００２３】
図２Ａは、本発明の実施形態に従って設計された半導体装置（デバイス）２００の概略図を示す。デバイス２００は、高電子移動度トランジスタ（ＨＥＭＴ）とすることができる。そのデバイスは、チャネルを通して電子を送るためのソース２２０と、電子を受けるためのドレイン２３０と、チャネルの少なくとも一部を提供するための複数の層２７０と、電子の伝導を制御するために複数の層に動作可能に接続されるゲート２４０とを含む。そのデバイスは、バッファー２５０及び基板２６０も含むことができる。複数の層２７０は、障壁層２７１、Ｎ面層２７２及び絶縁体層２７３を含むＮ面複数の層２７０とすることができ、それらの層は、デバイス２００の動作中に、反転キャリア２１０及び２ＤＥＧ２１１が１つのＮ面層２７２内に形成されるように選択される。チャネル２１０及び２１１は、ソースとドレインとの間のチャネルの少なくとも一部を形成する。
【００２４】
本発明の幾つかの実施形態は、絶縁体層、Ｎ面層及び障壁層の組み合わせを用いて、チャネル間の干渉を引き起こすことなく、Ｎ面層内にデュアルチャネルを有するＨＥＭＴを作製することができるという認識に基づいている。２ＤＥＧ２１１は、界面２７８におけるヘテロ接合に起因してＮ面層及び障壁層によって形成される。反転キャリア２１０は、ＨＥＭＴのゲートと、界面２７９を有するＮ面層との間の容量性の関係に起因して、絶縁体層及びＮ面層によって形成される。したがって、デュアルチャネルを有することから、ＨＥＭＴ２００は電流駆動能力を高めることができる。また、そのようなＨＥＭＴの設計は、単一チャネル層に起因して、製造の複雑さを緩和することができる。
【００２５】
図２Ｂは、本発明の別の実施形態によるデュアルチャネルＨＥＭＴ２０１を示す。この実施形態では、複数の層２７０はゲート領域２４０下に形成され、デバイス２１０はソース−ゲート間領域２８０及びドレイン−ゲート間領域２８１を更に含む。領域２８０及び２８１の表面に面浅ドーピング２９０を適用して、表面反転キャリアチャネル用のソースからドレインまでの完全なチャネル２９１（チャネル２１１を含む）を確保する。表面ドーピングの拡散深さを数ナノメートルのところで制御して、表面反転キャリアと２ＤＥＧとの間の重なりを最小限に抑えることができる。アクセス領域２８０及び２８１の長さは、対称又は非対称のいずれかとすることができる。ドレイン−ゲート間領域の長さを長くすると、漏れ電流を少なくすることができ、ゲートエッジのドレイン側におけるピーク電界を緩和してデバイス絶縁破壊特性を改善することができる。
【００２６】
図５Ａ〜図５Ｃは、単一チャネルＨＥＭＴより優れたデュアルチャネルＨＥＭＴの利点を更に例示するグラフである。例えば、図５Ａに示されるように、１つの利点は駆動電流を引き上げることにある。低電圧バイアス（Ｖｇｓ＝５Ｖ及びＶｄｓ＝４Ｖ）下で、デュアルチャネルの最大正規化ドレイン電流は約１．８３Ａ／ｍｍに達し、その値は図５Ｂに示されるような、同じバイアス条件下の単一チャネルデバイスの最大電流駆動能力の概ね２倍である。Ｎ面ＧａＮ層内の表面反転キャリアチャネルが駆動電流の増加に寄与する。
【００２７】
ドレイン電流の更なる増加は、表面反転キャリアの構成要素、底面２ＤＥＧの構成要素のいずれか、又はその両方の電流駆動能力を改善することによって果たすことができる。
【００２８】
例えば、表面反転キャリアチャネルの電流駆動性は、界面の状態、電子密度及びキャリア閉じ込めに関連付けられる。製造中の欠陥を最小限に抑えるために、エピ層の分子ビームエピタキシ（ＭＢＥ）成長によって、界面状態を改善することができる。電子密度は、表面界面２７９における電界を強めることによって高めることができる。
【００２９】
反転キャリア２１０は２ＤＥＧ２１１から分離されるので、各チャネルの閉じ込めが、電子移動度の減少を最小限に抑える。反転チャネルによる電流の構成要素の性能向上は、ゲート絶縁体層２７３を更に薄くすることによって果たすこともできる。絶縁体層を薄くすると、Ｎ面層２７２の表面状態に関するゲート制御が向上し、それに伴って反転キャリア密度が高くなり、デバイスの短チャネル効果が改善される。図５Ｃに示されるように、出力特性は、２ｎｍＡｌＮ及び０．５ｎｍＳｉＮを有するデュアルチャネルＨＥＭＴが、同じバイアス条件下で、以前のデュアルチャネルＨＥＭＴの１．７４倍の駆動電流を有し、単一チャネルＨＥＭＴの３．８６倍の駆動電流を有することを示す。
【００３０】
２ＤＥＧ電流導電性は、障壁層のために高濃度にドープされた広いバンドギャップの分面材料を用いることによって高めることができる。広いバンドギャップの分面材料は、より大きな正味の分面差を生成し、それにより、界面２７８の近くに更に多くの２ＤＥＧを誘発すると予想される。２ＤＥＧの電子移動度は、Ｎ面層２７２と障壁層２７１との間の界面状態を改善することによって高めることができる。それゆえ、一実施形態では、それらの層の厚み及び品質を制御して、そのような構造のエピタキシャル成長を保証する。
【００３１】
２ＤＥＧチャネル電流構成要素の性能向上は、ＧａＮ層を縦方向に縮小することによって果たすこともできる。後者の方法は、縦方向に縮小されたＧａＮ層を利用し、その層は縦方向において、より小さな抵抗を有する。その縮小は、底面界面２７８における電界変調を強め、それゆえ、結果として２ＤＥＧの密度を高める。図５Ｄにおける出力特性は、縦方向に縮小されたデュアルチャネルＨＥＭＴが、同じバイアス条件下で、以前のデュアルチャネルＨＥＭＴの１．２５倍の駆動電流を有し、単一チャネルＨＥＭＴの２．７１倍の駆動電流を有することを示す。
【００３２】
幾つかの実施形態では、ゲート絶縁体を薄くすることによってゲートリークが悪化する可能性があり、ＧａＮ層を縮小することによって、チャネル閉じ込めが徐々に弱められ、望ましくない量子効果が導入される可能性があることが理解される。それらの実施形態は、デュアルチャネルＧａＮ  ＨＥＭＴを最適化するときに、これら２つの方法間のトレードオフを考慮する。
【００３３】
例えば、幾つかの実施形態では、絶縁体層の材料は、材料の誘電率に基づいて選択される。例えば、高い誘電率を有する材料を選択して、デュアルチャネルを実現可能にするための絶縁体層の実効的な酸化膜厚を維持しながら、絶縁破壊性能を改善するために絶縁体層厚を増すことができる。例えば、一実施形態では、絶縁体層の厚みは、２ＤＥＧを制御するのに十分な最小電圧が、反転キャリアを生成し、制御するのにも十分であるように選択される。
【００３４】
幾つかの実施形態は、デュアルチャネル間の干渉を回避する最適な厚みまで、複数の層の厚みを最小にすることを利用する。具体的には、Ｎ面層の厚みを低減することができる。また、絶縁体層の厚みを低減して、依然として干渉を回避しながら、チャネルの制御を改善することができる。例えば、一実施形態では、動作中にゲートに印加される電圧に応じて、絶縁体層の厚みが選択される。具体的には、絶縁体層の厚みは絶縁体層の材料の誘電率の比例関数として選択することができる。
【００３５】
図３は、本発明の一実施形態に従って設計された、エンハンストモード（Ｅモード）デュアルチャネルＭＩＳ−ＨＥＭＴ３００を示す。この実施形態は、例示のためにのみ提供され、本発明の範囲を制限することは意図していない。複数の層３７０は第１の層３７１を含み、その層は、バンドギャップがより広く、分面が強い窒化アルミニウム（ＡｌＮ）を有する分面層である。分面層３７１は、ドープされない半導体層として保持することができ、障壁層２７１としての役割を果たすことができる。第２の層３７２は、層３７１上に堆積されたＮ面窒化ガリウム（ＧａＮ）を含む。層３７２は、Ｎ面層２７２としての役割を果たし、１×１０１５ｃｍ−３未満のレベルにおいて意図的にドープしない層である。一実施形態では、層３７２の厚み３９２は、２０ｎｍと設定される。層３７１及び３７２は、２ＤＥＧを生成するためのヘテロ構造を形成する。
【００３６】
層３７３は、層３７２の上に堆積されるＡｌＮを含む空乏層である。層３７３は通常薄く、ドープされないままである。この層の目的は、デバイスにバイアスがかけられないときに、ゲート下の２ＤＥＧを空乏化させ、Ｅモードで動作できるようにすることである。第４の層３７４は誘電体層であり、例えば、窒化シリコン（ＳｉＮ）からなることができ、ＡｌＮ層３７３の表面上に形成される。この層は、ＧａＮ  ＨＥＭＴ内の電流コラプスを低減し、かつデバイス電力性能を改善するためのパッシベーション層としての役割を果たす。層３７３は、層３７４とともに、正のゲートバイアスがかけられるときに、表面反転キャリアを生成できるようにするほど十分に薄くされる。種々の実施形態において、層３７４は高κ材料を含み、それにより、その層の厚みを更に薄くできるようにする。一実施形態では、層３７３の厚み３９３は２ｎｍであり、層３７１の厚み３９１及び層３７４の厚み３９４は１ｎｍである。１つの変形形態では、ゲートリークをなくすために、原子層堆積が用いられる。
【００３７】
Ｎ面ＧａＮ層３７２では、ヘテロ接合の界面の近くにある２ＤＥＧチャネル３１０に加えて、誘発された反転キャリア３１１が、オン抵抗低減に寄与する。ＨＥＭＴは、高濃度にドープされたソース層３２０及びドレイン層３３０を更に含む。いずれの層も１×１０１９ｃｍ−３より高い濃度で高濃度にドープされる。これは、Ｎ面ＧａＮの活性化率（activation yield）がＧａ面ＧａＮよりも高いので、選択的シリコン注入によって、又はソース／ドレイン分子ビームエピタキシ（ＭＢＥ）再成長技術によって果たすことができる。高濃度にドープされたソース／ドレイン層上にオーミックコンタクトを作製して、コンタクト電面からデュアルチャネルへのアクセス抵抗を更に低減することができる。したがって、一実施形態では、ソース及びドレインは複数の層とのオーミックコンタクトを形成する。
【００３８】
図４Ａは、ＥモードデュアルチャネルＨＥＭＴ３００のバンド図を示しており、２ＤＥＧは、層３７３を用いて、ゼロバイアス時にゲート層下において空乏化する。層３７３は、埋込分面障壁層によって、誘発された２ＤＥＧ３１０を空乏化させる。バンド図に関して、この層３７３は、量子井戸４１０をフェルミ準位４１１から離すように持ち上げ、チャネル形成に繋がる電子の蓄積を回避するための役割を果たす。
【００３９】
図４Ｂは、ゲートバイアスの増加を示す。この場合、量子井戸はフェルミ準位に接近し、高い密度４２０（１×１０１２ｃｍ−２より高い）の２ＤＥＧを有する。
【００４０】
かけられるゲートバイアスが更に増加すると、量子井戸は接近し、その後、フェルミ準位に入る。しかしながら、２ＤＥＧシート密度が概ね物理的限界に達するとき、量子井戸の更なる移動が制限される。このようにして、薄いゲート誘電絶縁体層（３７３及び３７４）とともに、デバイス３００の最適化されたエピ層構造３７０によって、表面バンド上のゲート電界を変調できるようになる。
【００４１】
図４Ｃは、かけられるゲートバイアスからの強い縦方向の電界に起因して曲がるＧａＮ表面伝導帯４１２を示す。この曲がりのプロセスは、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の表面反転層の形成に類似である。十分な正の電圧が印加されると、表面の界面付近のＧａＮ層内に負の電荷が蓄積される。最初に、この電荷は、絶縁体−半導体界面から始まる半導体の空乏化に起因する。ゲート電圧を高めていくと、空乏層の幅が更に増加するが、ＧａＮ層の厚みによって制限される。ゲート電圧を更に増加させると、表面伝導帯４１２が、高い密度の電子４２３の存在と一致する界面においてフェルミ準位に向かって曲がる。Ｎ面ＧａＮ  ＨＥＭＴの場合、この表面の反転キャリアは、電子シートの重なりが起こり得ることを除いて、図４Ｃにおいて示されるように底面の界面近くにある２ＤＥＧから分離されるが、そのような重なりがあると、散乱を増加させ、電子移動度を減少させる場合がある。
【００４２】
図６は、上記のようなデュアルチャネルＨＥＭＴを設計するための方法６００を示す。ＨＥＭＴ設計後に、それに応じたＨＥＭＴを製造することができる（６４０）。ステップ６１０において、Ｎ面層２７２の仕様が選択される。デバイス動作モードを設計するステップ６２０において、デバイスのモード６２１又は６２５に応じて、絶縁体層２７３及び障壁層２７１の両方のための分面材料、厚みが決定される（６２３及び６２７）。幾つかの実施形態は、しきい値電圧調整のためのトラップ及び固定電荷を含む層の表面状態も決定する。
【００４３】
動作条件を決めるステップ６３０中で、限定はしないが、ドレイン−ゲート間長、絶縁体層長、絶縁体材料の選択を含む、ドレインバイアス仕様６５０を決定する（６５５）。
【００４４】
絶縁破壊電圧を高めるために、限定はしないが、デバイスの全長、ゲートの長さ、Ｎ面厚、絶縁体及び障壁の材料及び厚みの選択を含む、ドレイン電流仕様６６０を決定する（６６５）。
【００４５】
限定はしないが、絶縁体材料及び絶縁体厚みの選択を含む、ゲートバイアス仕様６７０が決定される（６７５）。上記で論じられたように、デバイス構成要素の選択を行うときに、デバイス性能仕様間のトレードオフが行われる必要がある。方法６００の幾つかのステップはプロセッサを用いて決定される。
【００４６】
例えば、一実施形態では、絶縁体層の厚みは、動作中にゲートに印加される電圧に応じて選択される。言い換えると、絶縁体層はしきい値電圧に関連付けることができ、その電圧は動作のためのゲート電圧の範囲を設定する。
【００４７】
反転キャリア形成及び底面２ＤＥＧ生成のための物理的現象は、それらのチャネルが同じ層内に生成されるという事実にもかかわらず異なる。２ＤＥＧ構成要素のためのしきい値電圧は、最新技術におけるプロセス技法及び経験によってのみ調整することができる。十分な反転キャリアを誘発するために、１つの実施形態は、しきい値電圧ＶＴに達するためのゲートバイアスを誘発し、その電圧は以下のように定義される。
【００４８】
【数１】
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【００４９】
ただし、ΦｍｓはゲートとＧａＮとの間の仕事関数差であり、Ｑｆは絶縁体層内の固定電荷であり、Ｃｉは絶縁誘電体の全キャパシタンスであり、ΨＢはＧａＮ材料によって決定される固有変数であり、ＮＡはＧａＮ層表面と誘電体層との間の界面における正味の分面電荷密度の値であると考えられる。或る特定のゲート誘電体及びゲート材料が選択されるとき、ＮＡ、ΨＢ及びΦｍｓの値は確定され、その後、調整作業は、ゲート絶縁体の成長厚及び品質次第である。
【００５０】
幾つかの実施形態では、絶縁体層の厚みは、絶縁体層の材料の誘電率の比例関数である。例えば、大きなゲート絶縁体厚若しくは低誘電率材料による小さなキャパシタンス、又はそのプロセスによって導入される負の界面電荷は、デュアルチャネルを形成するのに大きなゲートバイアスがかけられることを必要とする。一方、金属−絶縁体−半導体キャパシタンスの増加、又は正の電荷の量の増加は、結果として、２ＤＥＧよりも反転キャリアチャネルを早期に形成し、それにより、Ｅモード動作に影響を及ぼし、リーク電流による望ましくない電力消費（leakage consumption）を引き起こす可能性がある。
【００５１】
駆動電流を更に改善するために、幾つかの実施形態によれば、ＧａＮ層厚の縦方向への縮小及び最適化が考えられる。ＧａＮ層厚を薄くしても、表面反転キャリア密度はあまり影響を及ぼされないが、２ＤＥＧとゲート電面との間の距離が短くなることが原因になってゲートバイアスによって与えられる電界が強くなることに起因して、２ＤＥＧ密度が増加する。
【００５２】
図５Ｅは、３ｎｍまで縮小されたＧａＮ層厚を有する実施形態の改善された出力特性を示す。最大正規化電流は３．３４Ａ／ｍｍに達する。この性能向上は、二重へテロ接合構造、Ｎ面ＧａＮ層及び層縮小からも恩恵を受け、それは２ＤＥＧチャネル重なりを最小限に抑え、キャリア−キャリア間散乱を低減するのを助ける。しかしながら、ＧａＮ層が２ｎｍまで縮小されると、出力特性は劣化し始める。図４Ｄに示されるように大きくチャネルが重なる結果として、図５Ｆに示されるように移動度が減少し、それゆえ、駆動電流に制限が加えられるので、非常に薄いＧａＮ層は、出力特性にほとんど改善をもたらさない。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図６】
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【外国語明細書】
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