(57)【要約】【課題】ロット全体のテスト時間の短縮を図り、良品を不良と誤判定することを回避する方法、システム、プログラムの提供。【解決手段】同一構成のＬＳＩ（被試験デバイス）のロットをテストするにあたり、一のＬＳＩのファンクションテストを実行テストレート１で行い、前記ファンクションテストの結果がパスの場合、次のＬＳＩのファンクションテストを実行テストレート１で行い、フェイルの場合、実行テストレート２で再び前記一のＬＳＩの再テストを行い、再テストがパスした場合、実行テストレート１を現在値に加算テストレートを加算した値に更新して次のＬＳＩのファンクションテストを前記更新した実行テストレート１で行い、前記一のＬＳＩの実行テストレート１、２によるファンクションテストがいずれもフェイルの場合、前記一のＬＳＩを不良と判定する。【選択図】図１
2013024671.tif 000002
【特許請求の範囲】
【請求項１】
同一構成の半導体集積回路からなる、少なくとも第１、第２の被試験デバイスのテストにあたり、
前記第１の被試験デバイスの第１のテストレートによるファンクションテストのテスト結果に基づき、
フェイルの場合には、前記第１のテストレートよりも値の大きな、予め定められた第２のテストレートによる前記第１の被試験デバイスのファンクションテストのテスト結果に基づき、パスの場合には、
前記第１のテストレートを予め定められた値の加算テストレート分増加させた値に更新し、且つ、前記第１の被試験デバイスを、前記第１のテストレートによる前記ファンクションテストの結果がパスした場合と同様に、前記ファンクションテストに関して良品と判定し、
前記第１の被試験デバイスの前記第１及び前記第２のテストレートによるファンクションテストのテスト結果がともにフェイルの場合に、前記第１の被試験デバイスを前記ファンクションテストに関して不良品と判定し、
前記第２の被試験デバイスのファンクションテストを、前記第１テストレート、又は、前記第１及び前記第２のテストレートを用いて、前記第１の被試験デバイスと同様の手順で行う、半導体集積回路のテスト方法。
【請求項２】
前記被試験デバイスがＬＳＩであり、ＬＳＩ集合であるロットのＬＳＩを連続してファンクションテストを実行するにあたり、
前記ロットの最初のＬＳＩのファンクションテストの初期テストレートを前記第１のテストレートとし、前記複数のＬＳＩ全ての正常動作を保証する上限テストレートである最大テストレートを第２のテストレートに設定する第１の工程と、
前記第１のテストレートを用いてＬＳＩのファンクションテストを行う第２の工程と、
前記第２の工程の前記ファンクションテストの結果がフェイルの場合に、前記第２の工程で前記ファンクションテストを行った前記ＬＳＩに対して、前記第２のテストレートを用いて、再度、ファンクションテストを行う第３の工程と、
前記第３の工程の前記ファンクションテストのテスト結果がパスの場合、前記第１のテストレートに前記加算テストレートを加算した値を、次のＬＳＩの第１のテストレートとして設定する第４の工程と、
を有し、
前記第２の工程の前記ファンクションテストのテスト結果がパスの場合、前記ＬＳＩを良品として、次のＬＳＩのファンクションテストへ移行し、
前記第２の工程のファンクションテストのテスト結果がフェイルの場合、前記第３の工程を実行し、前記第３の工程の前記ファンクションテストのテスト結果がフェイルの場合、前記ＬＳＩを不良品として、次のＬＳＩのファンクションテストの実行ステップである前記第２の工程へ移行し、前記第３の工程の前記ファンクションテストの前記テスト結果がパスの場合、前記第４の工程を実行し、前記ＬＳＩを良品として、次のＬＳＩのファンクションテストの実行ステップである前記第２の工程へ移行する、という一連の処理を、ロットの全てのＬＳＩのファンクションテストが終了するまで繰り返す、請求項１記載の半導体集積回路のテスト方法。
【請求項３】
前記初期テストレートを、前記ロットのＬＳＩの正常動作可能な最小レートの分布の平均値または中央値、あるいは、標準偏差値以内の値とする、ことを特徴とする請求項２記載の半導体集積回路のテスト方法。
【請求項４】
前記初期テストレートを、
前記ＬＳＩの複数のＬＳＩのトランジスタのオン電流値と、
ＬＳＩ製造ばらつきの中央付近におけるオン電流値を想定したタイミング検証で得られた平均動作レートの値と、
ＬＳＩ製造ばらつきのワースト条件におけるオン電流値を想定したタイミング検証より得られた最大動作レートの値と、
を記憶装置から読み出して複数のＬＳＩ毎の動作レートを算出し、
前記算出された動作レートの平均動作レートを算出し、
前記算出された平均動作レートを前記初期テストレートとする、ことを特徴とする請求項２記載の半導体集積回路のテスト方法。
【請求項５】
前記最大テストレートを、予めＬＳＩ製造ばらつきのワースト条件を想定したタイミング検証の結果出力されるフリップフロップ間のパス遅延の最大値とする、ことを特徴とする請求項２記載の半導体集積回路のテスト方法。
【請求項６】
前記加算テストレートを、
前記初期テストレートと、
前記最大テストレートと、
１ロットのＬＳＩの個数と、
前記ロットにおけるＬＳＩの動作レートの分布と、
に基づき算出する、ことを特徴とする請求項２記載の半導体集積回路のテスト方法。
【請求項７】
（ａ）前記加算テストレートの最大値を、前記初期テストレートと前記最大テストレートの差分から求め、
前記加算テストレートの最小値を、前記初期テストレートと前記最大テストレートの前記差分を１ロットのＬＳＩ個数で除算することで求め、
前記加算テストレートの前記最小値、前記最小値の区間を等分に３分割する第１と第２中間値を算出し、
（ｂ）前記動作レートの標準偏差と、前記初期テストレートと、前記最大テストレートと、前記加算テストレートの前記最大値と前記最小値、前記第１及び第２中間値と、１ロットのＬＳＩ個数と、を用いて、前記最大値、前記最小値、前記第１及び第２の中間値の４つの加算テストレートにおけるそれぞれの平均テストレートを算出し、
（ｃ）前記４つの加算テストレートの前記平均テストレートの各値の大小関係を比較し、前記最大値及び／又は前記最小値を更新し、
（ｄ）更新された前記最大値と前記最小値の値の差が、予め定められた所定の値よりも小さいか否かを判定し、大きい場合、前記（ｂ）に戻り、小さい場合、前記最大値と前記最小値の平均値を、前記加算テストレートとする、請求項６記載の半導体集積回路のテスト方法。
【請求項８】
被試験デバイスの少なくともファンクションテストを設定されたテストレートで行うテスタを備えたテストシステムであって、
同一構成の半導体集積回路からなる、少なくとも第１、第２の被試験デバイスのテストにあたり、
前記第１の被試験デバイスの第１のテストレートによるファンクションテストのテスト結果に基づき、
フェイルの場合には、前記第１のテストレートよりも値の大きな、予め定められた第２のテストレートによる前記第１の被試験デバイスのファンクションテストのテスト結果に基づき、パスの場合には、
前記第１のテストレートを予め定められた値の加算テストレート分増加させた値に更新し、且つ、前記第１の被試験デバイスを、前記第１のテストレートによる前記ファンクションテストの結果がパスした場合と同様に、前記ファンクションテストに関して良品と判定し、
前記第１の被試験デバイスの前記第１及び前記第２のテストレートによるファンクションテストのテスト結果がともにフェイルの場合に、前記第１の被試験デバイスを前記ファンクションテストに関して不良品と判定し、
前記第２の被試験デバイスのファンクションテストを、前記第１テストレート、又は、前記第１及び前記第２のテストレートを用いて、前記第１の被試験デバイスと同様の手順で行うように、制御する、テストシステム。
【請求項９】
前記被試験デバイスがＬＳＩであり、ＬＳＩ集合であるロットのＬＳＩを連続してファンクションテストを実行するにあたり、前記ロットの最初のＬＳＩのファンクションテストの初期テストレートを、前記第１のテストレートとして前記テスタに設定し、前記複数のＬＳＩ全ての正常動作を保証する上限テストレートである最大テストレートを前記第２のテストレートとして、前記テスタに設定するコンピュータ装置を備えた、請求項８記載のテストシステム。
【請求項１０】
被試験デバイスをテストするテスタで実行されるテストプログラムであって、
同一構成の半導体集積回路からなる、少なくとも第１、第２の被試験デバイスのテストにあたり、
前記第１の被試験デバイスの第１のテストレートによるファンクションテストのテスト結果に基づき、
フェイルの場合には、前記第１のテストレートよりも値の大きな、予め定められた第２のテストレートによる前記第１の被試験デバイスのファンクションテストのテスト結果に基づき、パスの場合には、
前記第１のテストレートを予め定められた値の加算テストレート分増加させた値に更新し、且つ、前記第１の被試験デバイスを、前記第１のテストレートによる前記ファンクションテストの結果がパスした場合と同様に、前記ファンクションテストに関して良品と判定し、
前記第１の被試験デバイスの前記第１及び前記第２のテストレートによるファンクションテストのテスト結果がともにフェイルの場合に、前記第１の被試験デバイスを前記ファンクションテストに関して不良品と判定し、
前記第２の被試験デバイスのファンクションテストを、前記第１テストレート、又は、前記第１及び前記第２のテストレートを用いて、前記第１の被試験デバイスと同様の手順で行うように、制御する、テストプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のテスト技術に関する。
【０００２】
電子機器の多機能化、高性能化の要望を受けて、多様なＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ  Ｐｒｏｐｅｒｔｙ）コアが搭載され、大規模化の進んだ半導体集積回路（ＬＳＩ）が開発・製造（量産）されている。半導体集積回路（ＬＳＩ）の大規模化、高機能化等に伴い、テスト装置等を用いた半導体集積回路（ＬＳＩ）のテストにおいてテスト時間が増大している。テスト時間の増大がテストコストの上昇につながる。特に、テスト対象の半導体集積回路（ＬＳＩ）(被試験デバイス：Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ：「ＤＵＴ」ともいう)にテスト装置から印加されるテストパタン数が増えたため、ファンクションテスト（Ｆｕｎｃｔｉｏｎａｌ  Ｔｅｓｔ）が全体のテスト時間に占める割合が高くなり、これらファンクションテストのテスト時間短縮の必要性が高まっている。
【０００３】
例えば特許文献１には、半導体デバイスのテスト方法において、テストレートをテスト環境に拘わらずテスト時間を短縮化するための最適なテストレートを得ることを目的として、本来の半導体デバイスのテストである通常でのファンクションテストを行う前に、予備テストとして、各ファンクションテストのＳＨＭＯＯを実行し、そのＳＨＭＯＯの結果から、テストレート（試験速度：ファンクショナル試験における１テスト周期の時間、テスト周波数の逆数）の余裕度を算出し、算出された余裕度に応じてテストレートを修正、短縮化し、その後、通常通り、前記修正されたテストレートを用いて半導体デバイスのファンクションテストを行うことで、テストレートが適切に短縮され、半導体デバイスの全テスト時間を短縮化できるようにした方法が開示されている。
【０００４】
図１０は、特許文献１の図１に引用した図であり、ＬＳＩのファンクションテスト方法を示すフローチャートである（図１０において、特許文献１の図１の参照符号は変更してある）。図１０を用いて、各ファンクションテストの最適テストレートを決定する方法について説明する。
【０００５】
工程（ステップ）１００４では、テストプログラムをメモリ１０（特許文献１の図５）内に転送する。工程（ステップ）１００１において、ファンクションテスト１のＳＨＭＯＯを実行し、被試験デバイスの動作テストレートの限界値を抽出する。なお、ＳＨＭＯＯの実行ステップでは、被試験デバイスの電源端子の電圧とテストレートを段階的に変化させ、その各変化点でファンクションテストを実行させて、当該被試験デバイスが何れの値の電源端子の電圧及びテストレートの範囲まで正常に動作するか（パスするか）を示す被試験デバイスの電源電圧対テストレートの２次元特性を得るためのステップであり、ＳＨＭＯＯは、ファンクションテストが予め設定された電源端子の電圧とテストレートにおいて、十分マージンがあるか否かを調査するために実行される。ＳＨＭＯＯ機能を実装したテスト装置もある。
【０００６】
工程１００２は、工程１００１で抽出した被試験デバイスの動作テストレートの限界値と元々設定されていた動作テストレートとの差分（余裕度）が、任意に決められたしきい値よりも大きいか小さいかの判定を実行し、各ファンクションテストの余裕度がしきい値以上であれば、テストレートを短縮可能であると判断し、メモリ１０上のテストレート情報部（特許文献１の図５）を更新する。すなわち、余裕度がしきい値よりも大きいと判定した場合は、ファンクションテストを実行するテストレートを元々設定されたテストレートと、前記工程１００１で抽出した被試験デバイスの動作テストレートの限界値との間の中間レートに更新し、小さいと判定した場合は、ファンクションテストを実行するテストレートは、元々の設定値から更新しない。
【０００７】
全ファンクションテストにつき以上の予備テスト（工程１００１、１００２）を完了すると、通常テストである工程１００３に移る。工程１００３では、前記工程１００２で設定した動作テストレートでファンクションテストを実行する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００２−１５６４２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上記関連技術に関する本発明者の分析を以下に示す。
【００１０】
上記関連技術において、図１０の工程１００１のＳＨＭＯＯ実行ステップでは、電源電圧、テストレートの設定値の組み合せに対応して、被試験デバイスに対して、ファンクションテストが複数回実行される。一般的に、ＳＨＭＯＯの実行結果からファンクションテストの最適テストレートを設定するには、与えられた電源電圧に対して、少なくともテストレートを、初期設定値から、例えば５回〜１０回程度段階的に変化させ、各設定値でファンクションテストを実行する必要がある。この場合、ＳＨＭＯＯにおけるファンクションテストの実行時間は、工程１００３（通常テスト）のファンクションテストよりも、少なくとも５倍〜１０倍大きくなる。
【００１１】
図１０に示した特許文献１のテスト方法においては、工程１００３（通常テスト）のファンクションテストを実行する前に、予備テストとして、工程１００１と工程１００２を実行することで、工程１００３のテスト時間の短縮を図るものである。しかしながら、被試験デバイス（ＬＳＩ）の数が多数の場合に、各被試験デバイスのテスト毎に、予備テスト（工程１００１と工程１００２）を実行した場合、予備テストに要するテスト時間は膨大なものとなる。
【００１２】
このため、テスト対象となる多数のＬＳＩに対して、予備テスト（図１０の工程１００１、１００２）と、通常テスト（図１０の工程１００３）とをあわせた総合テスト時間の短縮を図る場合、予備テストを実行する回数（予備テストのテスト時間の総計）を、工程１００３で短縮できたテスト時間を超えないように設定する必要がある。
【００１３】
その結果、予備テスト（工程１００１、１００２）の実行回数は、工程１００３の通常テスト（最適テストレート）でテストされる被試験デバイス（ＬＳＩ）の数よりも少ない回数となる。この場合、図１０において、フロー全体のテスト時間が最短となるのは、初回の被試験デバイス（ＬＳＩ）の通常テストの実行（工程１００３）に対してのみ（１回だけ）、予備テスト（工程１００２、１００３）を実行する場合である。
【００１４】
図９は、ＬＳＩのロットのファンクションテストにおける各ＬＳＩの正常動作可能な最小のテストレートの分布を模式的に表したものである。なお、図９は、関連技術の問題点を説明するために、本発明者が今回、本明細書用に新たに作成した図である。図９は、図１０において、通常テスト（図１０の１００３）を実行するＬＳＩに、予備テスト（図１０の１００１、１００２）を実行し、最適テストレートを算出し、当該ロットの全てのＬＳＩのテストを実行した場合を表している。
【００１５】
図９において、横軸９０２はテストレートを表し、縦軸９０１はＬＳＩ（被試験デバイス）の個数を表している。９０３はロット（ＬＳＩ集団）における各ＬＳＩの正常動作可能な最小のテストレートの分布を示す（ほぼ正規分布となる）。横軸９０２上の９０６は、最適テストレートに短縮する前の通常テストのテストレート（デフォルト値）の一例を示す。
【００１６】
例えば、予備テストのＳＨＭＯＯ（図１０の１１０１）でテストした最初のＬＳＩの最小の動作レート（ＳＨＭＯＯにおいて、被試験デバイスのファンクションテストがパスしたテストレートの下限）が点９０７の動作レートであった場合、算出した通常テストの最適テストレートを点９０７とテストレート９０６の中間の値であるテストレート９０８とする。
【００１７】
この場合、当該ロットにおいて、その動作レート（正常の動作する動作周波数の逆数）がテストレート９０８より右側に分布しているＬＳＩは、通常テスト（図１０の１００３）において、テストレート９０８でのファンクションテストの結果、ＦＡＩＬ（不良）と判定されてしまう。
【００１８】
すなわち、通常テスト（図１０の１００３）において、テストレート９０６でファンクションテストを実行していれば、ＰＡＳＳ（良品）と判断されることになるＬＳＩが、テストレート９０８でファンクションテストを実行した結果、ＦＡＩＬと誤判定されてしまうことになる。この結果、ロットの歩留まりを、当該ロットの本来の値よりも、低下させる結果となる。
【００１９】
また、例えば、予備テストにおいて、ＳＨＭＯＯでテストした最初のＬＳＩの最小の動作レートが点９０５の動作レートであった場合、算出された通常テストの最適テストレートを点９０５とテストレート９０６の中間の値であるテストレート９０９とする。この場合、当該ロットにおいて、動作レートがテストレート９０９より右側に分布しているＬＳＩは、ほとんど存在せず、通常テスト(図１０の１１０３)でＰＡＳＳするため、歩留まりを下げることはない。しかし、テストレート９０９は、最適テストレートに短縮する前のテストレート９０６に近い値であるため、予備テストを実行したことによるテスト時間の短縮効果は小さくなる。
【００２０】
前述したように、予備テストのＳＨＭＯＯ（図１０の１００１）のテスト時間は、通常テストの５倍〜１０倍の時間がかかるため、算出した最適テストレートにより、通常テスト（図１０の１００３）のテスト時間を短縮した分よりも、１回の予備テストのＳＨＭＯＯ（図１０の１００１）で増加したテスト時間が大きくなった場合、図１０のフロー全体の総合テスト時間は増加することになる。
【００２１】
以上のとおり、上記関連技術においては、予備テストの実行回数を増やした場合、予備テストと通常テストをあわせた全体のテスト時間を短縮することは出来ず、また、予備テストの実行回数を減らしたとしても、算出された最適テストレートの値如何によっては、歩留まりを本来の値から低下させたり、あるいは、全体のテスト時間を増加させる、という問題が生じる。
【課題を解決するための手段】
【００２２】
上記問題点の少なくとも１つを解決するため、本発明は概略以下の構成とされる（但し、以下に制限されない）。
【００２３】
本発明の一つの側面によれば、同一構成の半導体集積回路からなる、少なくとも第１、第２の被試験デバイスのテストにあたり、
前記第１の被試験デバイスの第１のテストレートによるファンクションテストのテスト結果に基づき、
フェイルの場合には、前記第１のテストレートよりも値の大きな、予め定められた第２のテストレートによる前記第１の被試験デバイスのファンクションテストのテスト結果に基づき、パスの場合には、
前記第１のテストレートを予め定められた値の加算テストレート分増加させた値に更新し、且つ、前記第１の被試験デバイスを、前記第１のテストレートによる前記ファンクションテストの結果がパスした場合と同様に、前記ファンクションテストに関して良品と判定し、
前記第１の被試験デバイスの前記第１及び前記第２のテストレートによるファンクションテストのテスト結果がともにフェイルの場合に、前記第１の被試験デバイスを前記ファンクションテストに関して不良品と判定し、
前記第２の被試験デバイスのファンクションテストを、前記第１テストレート、又は、前記第１及び前記第２のテストレートを用いて、前記第１の被試験デバイスと同様の手順で行う、半導体集積回路のテスト方法が提供される。あるいは、上記方法をテスタ上で実現するテストプログラム、あるいは、上記方法をテスタ上で実現するシステムが提供される。
【発明の効果】
【００２４】
本発明によれば、被試験デバイスの集合であるロット全体のテスト時間の短縮を図り、良品を不良と誤判定することを回避することができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の一実行形態のＬＳＩのテスト方法を説明するためのフローチャートである。
【図２】本発明の一実行形態において初期テストレートを求める手順を説明するフローチャートである。
【図３】本発明の一実行形態において最大テストレートを求める手順を説明するフローチャートである。
【図４】本発明の一実行形態において加算テストレートを求める手順を説明するフローチャートである。
【図５】図４の工程２１３を説明するフローチャートである。
【図６】４個の平均テストレートから極小値の存在する範囲を決める例を説明する図である。
【図７】複数のＬＳＩの動作レートの分布を示す図である。
【図８】本発明の一実行形態のテストシステムの全体の構成の一例を示す図である。
【図９】ＬＳＩの動作レートの分布をしめし、従来技術の問題点を示す図である。
【図１０】特許文献１のテスト方法を示すフローチャートである。
【発明を実施するための形態】
【００２６】
本発明のいくつかの好ましい形態によれば、同一構成の半導体集積回路からなる、少なくとも第１及び第２の被試験デバイスを順にテストするにあたり、前記第１の被試験デバイスのファンクションテストを第１のテストレート（実行テストレート１）で行い、前記第１の被試験デバイスの前記第１のテストレート（実行テストレート１）による前記ファンクションテストのテスト結果に基づき、前記第１のテストレートのテスト結果がフェイルの場合（図１の１０２Ｂ１のＦＡＩＬ）、前記第１のテストレート（実行テストレート１）よりも値の大きな、予め定められた第２のテストレート（実行テストレート２）で前記第１の被試験デバイスのファンクションテストを行い、前記第１の被試験デバイスの前記第２のテストレート（実行テストレート２）による前記ファンクションテストのテスト結果に基づき、前記第２のテストレートのテスト結果がパスの場合（図１の１０２Ｂ２のＰＡＳＳ）、前記第１のテストレート（実行テストレート１）を、予め定められた値の加算テストレート分増加させた値に更新し（図１の１０２Ｂ３）、且つ、前記第１の被試験デバイスを、前記第１のテストレートによる前記ファンクションテストの結果がパスした場合と同様にて前記ファンクションテストに関して良品判定し（図１の１０２Ｂ４）、
前記第１の被試験デバイスの前記第１及び前記第２のテストレートによるファンクションテストがともにフェイルである場合に（図１の１０２Ｂ１のＦＡＩＬ、且つ、図１の１０２Ｂ２のＦＡＩＬ）、前記第１の被試験デバイスを前記ファンクションテストに関して不良品と判定し（図１の１０２Ｂ５）、前記第２の被試験デバイスのファンクションテストを、前記第１テストレート（図１の１０２Ｂ１の実行テストレート１）、又は前記第１及び前記第２のテストレート（図１の１０２Ｂ１、１０２Ｂ２の実行テストレート１、２）を用いて、前記第１の被試験デバイスと同様の手順で行う。
【００２７】
より詳しくは、好ましい形態の１つによれば、被試験デバイス集合（ロット）の中の最初の被試験デバイス（ＬＳＩ）に実行するファンクションテストの初期テストレートを、第１のテストレート（実行テストレート１）とし、
前記複数のＬＳＩ全ての正常動作を保証する上限テストレートである最大テストレートを第２のテストレート（実行テストレート２）として設定する工程１（図１の１０２Ａ）と、
前記第１のテストレートを用いてＬＳＩのファンクションテストを行う工程２（図１の１０２Ｂ１）と、
前記工程２のファンクションテストの結果がフェイルの場合に、前記工程２で前記ファンクションテストを行った前記ＬＳＩに対して、前記第２のテストレートを用いて、再度、ファンクションテストを行う工程３（図１の１０２Ｂ２）と、
前記工程３の前記ファンクションテストのテスト結果がパスの場合、前記第１のテストレート（実行テストレート１）に前記加算テストレートを加算した値を、次のＬＳＩの第１のテストレート（実行テストレート１）として設定する工程４（図１の１０２Ｂ３）と、
を有し、前記工程２のファンクションテストのテスト結果がパスの場合、前記ＬＳＩを良品として（図１の１０２Ｂ４）、次のＬＳＩのファンクションテストへ移行し、
前記工程２のファンクションテストのテスト結果がフェイルの場合、前記工程３を実行し、前記工程３の前記ファンクションテストのテスト結果がフェイルの場合、前記ＬＳＩを不良品として（図１の１０２Ｂ５）、次のＬＳＩのファンクションテストの実行ステップである前記工程２（図１の１０２Ｂ１）へ移行し、前記工程３の前記ファンクションテストの前記テスト結果がパスの場合、前記工程４（図１の１０２Ｂ３）を実行し、前記ＬＳＩを良品として（図１の１０２Ｂ４）、次のＬＳＩのファンクションテストの実行ステップである前記工程２（図１の１０２Ｂ１）へ移行する、という一連の処理を、ロットの全てのＬＳＩのファンクションテストが終了するまで繰り返す。
【００２８】
これまで（本願出願時以前）、ＬＳＩ製造の出来栄えに関わらず、タイミング検証における動作テストレートのワースト値（最大テストレート）に固定されていた動作テストレートでファンクションテストを実行していた。
【００２９】
これに対して、本発明の好ましい形態によれば、工程２では、ＬＳＩの製造の出来栄えに応じた、短縮した値の第１のテストレート（初期テストレート）でテストすることができる。このため、当該ロット全体のテスト時間を短縮することが可能となる。
【００３０】
また、ＬＳＩの製造範囲内における動作テストレート特性ばらつきが生じ、工程２にて、ＦＡＩＬした場合でも、工程３において、最大テストレートでテストすることができるため、良品を不良品と誤判定することはない。以下、例示的ないくつかの実施形態に即して説明する。
【００３１】
＜例示的な実施形態＞
図８は、本発明によるテストプログラムの作成手法およびＬＳＩのファンクションテストを実行するためのＬＳＩテスタによるテストシステムのシステム構成の一例を示す図である。
【００３２】
図８を参照すると、ＬＳＩテスタ４０１、コンピュータ装置４０７、これらを接続するネットワーク４０６を備えている。ＬＳＩテスタ４０１は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）で構成される処理部４０２、記録媒体４０３、入出力インターフェースである入出力部４０４、ＬＳＩテスタテスト制御部４０５を備えている。コンピュータ装置４０７は、記録媒体４０９、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）で構成される処理部４０８、入出力インターフェースである入出力部４１０を備える。
【００３３】
ネットワーク４０６は、コンピュータ装置４０７とＬＳＩテスタ４０１との間の通信を接続する。例えば、ネットワーク４０６は、移動体通信網や、専用線網や、ＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）といった有線通信や無線通信を含めた各種のネットワーク、あるいはこれらのネットワークが相互に接続されたネットワークを適用可能である。
【００３４】
ＬＳＩテスタ４０１の記録媒体４０３は、テストプログラムとテストパタンを記憶する。記録媒体４０３は、ハードディスクやＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）やＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）といった記憶装置で構成される。さらに、ＬＳＩテスタ４０１は、処理部４０２により記録媒体４０３に記憶されたＬＳＩテスタ４０１の機能を実現するためのテストプログラムとテストパタンを読み込んで実行し、ＬＳＩテスタテスト制御部４０５を介して、テスト対象のＬＳＩ（被試験デバイス）４００と信号の送受信を行うことで、ＬＳＩテスタ４０１の機能を実現する。なお、各実行プログラムやパタンは、ＬＳＩテスタの管理者により、キーボードやマウスや、ＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）といった入出力部４０４を用いて外部から記録媒体４０３へ記憶される。テスト対象のＬＳＩ４００は、ＬＳＩテスタ４０１が備えるＬＳＩ実装装置（４１１）に実装することにより、上述のテストを実行する。
【００３５】
コンピュータ装置４０７は、後述のテストパラメータの作成を実行する。コンピュータ装置４０７は、例えば、パーソナルコンピュータのような一般的な汎用コンピュータである。入出力部４１０を介して、後述のＩＯＮ値やタイミング検証結果の情報が、記憶媒体４０９に格納される。処理部４０８は、記憶媒体４０９に格納された、ＩＯＮ値やタイミング検証結果の情報を用いて、後述のテストパラメータ作成を行う。コンピュータ装置４０７は、ネットワーク４０６を介してＬＳＩテスタ４０１と通信が可能である。コンピュータ装置４０７は、ネットワーク４０６を介してＬＳＩテスタ４０１へ接続して、テストパラメータを、記憶部４０３へ記憶する。
【００３６】
なお、図８のテストシステムは、あくまで、典型的な構成の一例を示したものであり、本発明に係る方法、プログラム等は、コンピュータ制御され、ＬＳＩのファンクションテストが実行可能な任意のテストシステムに実装可能である。また、図８では、コンピュータ装置４０７を一般的な汎用コンピュータとしているが、ＬＳＩテスタにおいて、マンマシンインタフェースやネットワークインタフェース等を備えたコンピュータ（処理部、ＣＰＵ）等で置き換えることも可能である。
【００３７】
図１は、本発明の一実施形態において、図８のテストシステムによる被試験デバイス（ＬＳＩ）のファンクションテストの手順を説明するためのフローチャートである。図１及び図８を参照して、本実施形態におけるＬＳＩのファンクションテストの手順を説明する。
【００３８】
工程１０１：
コンピュータ装置４０７において、ファンクションテストに必要な各種パラメータ値（初期テストレート、最大テストレート、加算テストレート）を算出し、記憶媒体４０９に格納する。
【００３９】
初期テストレートは、テスト対象となる当該ロットのテスト開始時におけるテストレートであり、当該ロットの製造ばらつきや特性を考慮して算出した最適テストレートである。
【００４０】
最大テストレートは、当該ロットの各ＬＳＩのテストレートの最大値である。
【００４１】
加算テストレートは、初期テストレートで不良判定された際に、次のＬＳＩのファンクションテストに実行するテストレートを増加する時の増分値である。
【００４２】
これらの３つテストレートの算出方法については後述する。
【００４３】
工程１０２：
ＬＳＩテスタ４０１において、ファンクションテストの対象となるＬＳＩの集団（ロット）のファンクションテストを実行する。以下、工程１０２における処理を詳細に説明する。ここで工程１０２では、ロット内のＬＳＩを１個ずつ順にテストを実行していくものとする。
【００４４】
工程１０２Ａ：
後述する工程１０２Ｂ１で、最初のＬＳＩに実行するファンクションテストのテストレートに工程１０１で算出した初期テストレートを設定し、後述する工程１０２Ｂ２で実行するファンクションテストのテストレートに工程１０１で算出した最大テストレートを設定する。このとき、工程１０２Ｂ１で実行するテストレートを「実行テストレート１」とし、工程１０２Ｂ２で実行するテストレートを「実行テストレート２」とする。この工程１０２Ａでは、コンピュータ装置４０７の記憶媒体４０９に格納する初期テストレートと最大テストレートを、ネットワーク４０６を介してＬＳＩテスタ４０１の記憶媒体４０３の実行テストレート１の領域（図示せず）と、実行テストレート２の領域（図示せず）に格納する。なお、工程１０２Ａは、あるロットのファンクションテストにおいては１度実行すれば良い。
【００４５】
工程１０２Ｂ：
ロット内の１個のＬＳＩに対してファンクションテストを実行する。テストされるＬＳＩは、ＬＳＩテスタ４０１にて任意に選択される。このとき、入出力部４０４より、外部から、テストされるＬＳＩを選択することも可能である。
【００４６】
以下、工程１０２Ｂにおける処理を詳細に説明する。
【００４７】
工程１０２Ｂ１：
ＬＳＩテスタ４０１において、記憶媒体４０３に格納された実行テストレート１を用いてファンクションテストを実行する。テスト結果は、記憶媒体４０３に格納され、処理部４０２にて判定される。テスト結果の判定がＦＡＩＬした場合、工程１０２Ｂ２に進み、ＰＡＳＳした場合は工程１０２Ｂ４へ進む。
【００４８】
工程１０２Ｂ２：
記憶媒体４０３に格納された実行テストレート２を用いて、再度、ファンクションテストを実行する。テスト結果は、工程１０２Ｂ１と同様に、記憶媒体４０３に格納され、処理部４０２にて、判定される。テスト結果の判定がＰＡＳＳした場合は、工程１０２Ｂ３に進み、ＦＡＩＬした場合は工程１０２Ｂ５に進む。
【００４９】
なお、工程１０２Ｂ２における、実行テストレート２を用いたファンクションテストのテストパタンは、工程１０２Ｂ１における実行テストレート１を用いてファンクションテストのテストパタンと同一とする。
【００５０】
工程１０２Ｂ３：
工程１０２Ｂ１でファンクションテストを実行した実行テストレート１の値に対して、工程１０１で算出した加算テストレートの値を加算してテストレートを更新し、工程１０２Ｂ４に進む。この工程１０２Ｂ３では、コンピュータ装置１０７の記憶媒体４０９に格納する加算テストレートを、インターネット４０６を介してＬＳＩテスタ４０１の記憶媒体４０３の実行テストレート１に加算し、実行テストレート１を更新する。
【００５１】
工程１０２Ｂ４：
ファンクションテストを実行した当該ＬＳＩを良品と判定し、工程１０２Ｃに進む。なお、図１には、ロットのテストにおいて、被試験デバイスであるＬＳＩのファンクションテスト以外のテスト（例えばＤＣテスト等）は省略されている。したがって、工程１０２Ｂ４の良品判定は、ファンクションテストに関して良品判定が為されたことを意味するとともに、図示されない、当該ファンクションテスト以外のテスト（ＤＣテスト等）は全てパスしているものとする。
【００５２】
工程１０２Ｂ５：
ファンクションテストを実行した当該ＬＳＩを不良品と判定し、工程１０２Ｃに進む。
【００５３】
工程１０２Ｃ：
ロット内の全てのＬＳＩのファンクションテストが終了したかどうかの判定を行う。ここでは、例えばＬＳＩテスタ４０１においてテスト対象となるＬＳＩの個数回のテストを実行したかによって判定することが出来る。
【００５４】
工程１０２Ｃにおいて、ロット内の全てのＬＳＩのファンクションテストが終了したと判定された場合、テストを終了する。
【００５５】
一方、工程１０２Ｃにおいて、ロット内の全てのＬＳＩのファンクションテストが終了していないと判定された場合は、工程１０２Ｂ１に戻り、工程１０２Ｂ３にて更新したテストレートにて、次のＬＳＩのファンクションテストを実行する。
【００５６】
次に、コンピュータ装置４０７において実行される、ファンクションテストに必要な各種パラメータ値（初期テストレート、最大テストレート、加算テストレート）を算出する方法を説明する。
【００５７】
図２、図３、図４は、図１の工程１０１において、ＬＳＩのファンクションテストのテストパラメータを設定するフローを詳細に示したものである。
【００５８】
＜初期テストレート＞
図２は、図１の工程１０１における初期テストレートを求める手順を示すフローチャートである。初期テストレートは以下のような工程で求められる。
【００５９】
工程２０４：
複数のＬＳＩのトランジスタのＯＮ電流値（ＩＯＮ値という）２０１と、
ＬＳＩ製造ばらつきの中央付近におけるＩＯＮ値を想定したタイミング検証で得られた平均動作レートの値２０２と、
ＬＳＩ製造ばらつきのワースト条件におけるＩＯＮ値を想定したタイミング検証より得られた最大動作レートの値２０３と、
を記憶装置から読み出し、以下の式（１）を用いて、抜き取られた複数のＬＳＩ毎の動作レートＲｎを算出し記憶装置に記憶する。
【００６０】
なお、ＩＯＮ値２０１は、ＬＳＩの製造後に例えば予めロットのＬＳＩを数個抜き取って、例えば当該ＬＳＩに予め用意されている特性測定用の専用トランジスタを用いて測定される。
【００６１】
動作レート値２０２は、ＬＳＩ設計時に行うタイミング検証（タイミング検証ツール等を用いてＬＳＩのタイミング動作を解析し検証する工程）において、ＬＳＩ製造ばらつきの中央付近のトランジスタのＩＯＮ値を用いることによって、当該ＬＳＩ内のフリップフロップ間の最大遅延値（タイミング検証された各フリップフロップ間の遅延の最大値）として求められる。
【００６２】
同様に、動作レート値２０３は、ＬＳＩ設計時に行うタイミング検証において、ＬＳＩ製造ばらつきの動作速度が最も遅くなるトランジスタのＩＯＮ値を用いることによって、得られる全てのフリップフロップ間の最大遅延値である。
【００６３】
2013024671.tif 000003
【００６４】
ただし、
2013024671.tif 000004
【００６５】
工程２０６：
工程２０５で算出された動作レートＲｎ２０５（分布として正規分布を想定）の平均動作レートμ２０７を算出する。
【００６６】
工程２０９：
工程２０６で算出された平均動作レート２０７を、初期テストレート（Ｒｍｉｎ）２１０に設定する（記憶装置に格納する）。
【００６７】
＜最大テストレート＞
図３は、図１の工程１０１における最大テストレートを求める手順を示すフローチャートである。最大テストレートは以下のような工程で求められる。
【００６８】
工程２１１：
ＬＳＩ製造ばらつきのワースト条件ＩＯＮ値を想定したタイミング検証より得られた最大動作レート２０３の値を最大テストレート２１２に設定する。
【００６９】
＜加算テストレート＞
図４は、図１の工程１０１における加算テストレートを求める手順を示すフローチャートである。加算テストレートは以下のような工程で求められる。
【００７０】
工程２１６：
動作レートＲｎ２０５に関し正規分布に近似し、その標準偏差σ２０８を算出する。
【００７１】
工程２１３：
工程２１６で算出された標準偏差２０８、初期テストレート２１０、最大テストレート２１２と１ロット内のＬＳＩ個数２１４より、加算テストレート２１５を算出する。
【００７２】
図５は、図４の工程２１３の加算テストレートの算出の手順を説明する図である。図５は、図４における、標準偏差σ２０８、最大テストレートＲｍａｘ２１２、初期テストレートＲｍｉｎ２１０、１ロットのＬＳＩの個数Ｓ２１４より、加算テストレートα２１５を数値計算より求めるフローを示したものである。
【００７３】
工程３０１：
加算テストレートαの最大値αｍａｘ３０２を、図２の工程２０９で算出した初期テストレート２１０と、図３の工程２１１で算出した最大テストレート２１２を用いて、次式（２）で算出する。
【００７４】
αｍａｘ＝（最大テストレート２１２）−（初期テストレート２１０）  ・・・（２）
【００７５】
同様に、加算テストレートαの最小値αｍｉｎ３０３を次式（３）で算出する。
【００７６】
αｍｉｎ＝（最大テストレート２１２−初期テストレート２１０）÷（１ロットのＬＳＩ個数Ｓ２１４）                    ・・・（３）
【００７７】
工程３０４：
工程３０１で算出した最大値αｍａｘ３０２、最小値αｍｉｎ３０３を用いて、次式（４）、式（５）より、最大値αｍａｘ３０２、最小値αｍｉｎ３０３の間（区間）を３分割した地点の値（第１、第２中間値）α１（３０５）、α２（３０６）を算出する。
【００７８】
2013024671.tif 000005
【００７９】
工程３０７：
標準偏差２０８、
初期テストレート２１０、
最大テストレート２１２、
αｍａｘ  ３０２、
αｍｉｎ  ３０３、
α１  ３０５、
α２  ３０６と、
１ロット内のＬＳＩ個数Ｓ  ２１４
を用いて、次式（６）、式（７）、式（８）より、４つの加算テストレート
αｍａｘ  ３０２、
αｍｉｎ  ３０３、
α１  ３０５、
α２  ３０６
における、それぞれの平均テストレート
ｔ（αｍａｘ）３１１、
ｔ（αｍｉｎ）３０８、
ｔ（α１）３０９、
ｔ（α２）３１０を算出する。
【００８０】
2013024671.tif 000006
【００８１】
2013024671.tif 000007
【００８２】
2013024671.tif 000008
【００８３】
上記（６）、（７）において、
α：加算テストレート、
Ｒｍａｘ：最大テストレート、
Ｒｍｉｎ：初期テストレート、
Ｓ：１ロット内のＬＳＩの個数
σ：標準偏差、
ｔ：平均動作レート。
【００８４】
式（６）、（７）中のＦ（ｒ）は、正規分布の累積分布関数で次式（９）で表される。
【００８５】
2013024671.tif 000009
【００８６】
ここで、ｅｒｆは誤差関数
2013024671.tif 000010
である。
【００８７】
式（６）、（７）において、累積分布関数の差Ｆ（Ｒｍａｘ）−Ｆ（α×ｉ＋Ｒｍｉｎ）は、確率Ｐ（α×ｉ＋Ｒｍｉｎ＜Ｘ≦Ｒｍａｘ）（確率変数Ｘがα×ｉ＋ＲｍｉｎとＲｍａｘの間にある確率）に対応し、１−Ｆ（α×ｉ＋Ｒｍｉｎ）は、確率Ｐ（α×ｉ＋Ｒｍｉｎ＜Ｘ≦∞）（確率変数Ｘがα×ｉと＋∞の間にある確率）に対応する。また、累積分布関数の変数（α×ｉ＋Ｒｍｉｎ）は、初期テストレートに対する加算テストレートの加算演算に対応し、インデックスｉ（０≦ｉ≦ｎ）のｎは、例えば、Ｒｍｉｎ＋α×ｎ＜Ｒｍａｘ、Ｒｍｉｎ＋α×（ｎ＋１）≧Ｒｍａｘの値の正整数である。
【００８８】
工程３０７において、式（６）、（７）のαをαｍｉｎとしたＴ、Ｓから、式（８）のｔ＝Ｔ／Ｓにより、ｔ（αｍｉｎ）３０８を求める。同様にして、式（６）、（７）のαをα１、α２、αｍａｘとしたＴ、Ｓから、式（８）のｔ＝Ｓ／Ｔにより、ｔ（α１）３０９、ｔ（α２）３１０、ｔ（αｍａｘ）３１１を求める。
【００８９】
なお、式（６）、（７）中のＦ（ｒ）は、正規分布の累積分布関数で次式（９）で表される。
【００９０】
工程３１２：
工程３０７において、求めたｔ（αｍｉｎ）３０８、ｔ（α１）３０９、ｔ（α２）３１０、ｔ（αｍａｘ）３１１について、各値の大小関係を比較し、αｍａｘ、αｍｉｎの値を更新する。
【００９１】
具体的な方法について図６を用いて説明する。図６において、横軸６０１は、加算テストレートαを表し、縦軸６０２は、平均テストレートｔを表す。
【００９２】
図６では、平均テストレートｔの値が、
ｔ（αｍａｘ）＞ｔ（αｍｉｎ）＞ｔ（α１）＞ｔ（α２）
となっている場合の加算テストレートαと平均テストレートｔの関係を示している。
【００９３】
各ポイントを曲線で近似した場合、想定される曲線は、曲線６０３、曲線６０４のようになり、曲線６０３の場合は、平均テストレートｔの極小値はα１とα２の間にあり、曲線６０４の場合は、平均テストレートｔの極小値はα２とαｍａｘの間にあることが推定できる。
【００９４】
そこで、この場合、αｍａｘの値はそのままの値とし、αｍｉｎの値をα１の値に更新する。すなわち、図６において、曲線６０３、曲線６０４とも、αｍｉｎとα１の間には極小値は存在しないため、α１を新たなαｍｉｎとし、平均テストレートｔの極小値を間に挟むαｍｉｎ、αｍａｘの区間を狭める。
【００９５】
工程３１３：
αｍａｘとαｍｉｎの値の差が、所定の値（＞０）よりも小さいか否かを判定し、小さかった場合（｜αｍａｘ−αｍｉｎ｜≦所定の値）、工程３１４に進み、大きかった場合（｜αｍａｘ−αｍｉｎ｜＞所定の値）、工程３０７に進む。図６の場合、工程３０７では、αｍａｘと、更新されたαｍｉｎとを用いて、上式（４）、（５）からα１、α２を求める。
【００９６】
なお、工程３１３の判定（｜αｍａｘ−αｍｉｎ｜＜所定の値）における所定の値は、加算テストレートそのものを指し、これ以上小さな値に設定しても、テストレートの短縮効果が見込めないであろう任意の値である。この所定の値が小さく設定されている場合、図５の工程３０７、３１２、３１３のルーチンの実行回数が多くなり、より、テストレート短縮効果の高い加算テストレートを算出することができる。
【００９７】
工程３１４：
工程３１２で算出され、αｍｉｎ、αｍａｘ（条件：｜αｍｉｎ−αｍａｘ｜＜所定の値を満たす）の平均値（（αｍｉｎ＋αｍａｘ）／２）を算出し、加算テストレート２１５とする。
【００９８】
本実施形態は、ファンクションテスト開始前に、予め工程１０１で、初期テストレート、最大テストレート、加算テストレートを算出し、実行テストレート１を初期テストレートとして、最初のＬＳＩのテストを実行（工程１０２Ｂ１）し、そのＰＡＳＳ／ＦＡＩＬを判定し、ＰＡＳＳであれば、良品と判定して、次のＬＳＩのテストに移行する。
【００９９】
一方、ＦＡＩＬであれば、実行テストレート２を最大テストレートとして同じＬＳＩのテストを実行（工程１０２Ｂ２）し、再度、ＰＡＳＳ／ＦＡＩＬを判定する。
【０１００】
工程１０２Ｂ２の再テストがＦＡＩＬであれば、不良品と判定して、次のＬＳＩのテストへ移行し、ＰＡＳＳであれば、初期テストレートに加算テストレートを加算して、次ＬＳＩのテストを実行する。この一連の処理をロットの全ＬＳＩに対して良品／不良品の判定が終了するまで繰り返す。
【０１０１】
よって、本実施形態は、本来良品であるＬＳＩが、工程１０２Ｂ１において最適テストレートである初期テストレートでファンクションテストを実行した結果、ＦＡＩＬと判定されても、工程１０２Ｂ２において最大テストレートでの再テストで良品と判定されるため、歩留まりを低下する問題は発生しない。
【０１０２】
また、本実施形態によれば、工程１０２Ｂ１のテストでＦＡＩＬしても、工程１０２Ｂ２で良品と判定された場合に、次のＬＳＩに対して工程１０２Ｂ１の実行テストレート１に加算テストレートを加算して実行することを繰り返す。このため、本来良品であるＬＳＩを、工程１０２Ｂ１のテストでＰＡＳＳする最も効率的な最適テストレートを見出すことが可能なロットに関して、当該ロット全体のテスト時間を短縮することができる。この効果について、図７を参照して、以下に説明する。図７は、ロットのファンクションテストにおける、各ＬＳＩの動作レートの分布を模式的に表したものである。
【０１０３】
図７において、横軸７０２はテストレートであり、縦軸７０１はＬＳＩの個数である。７０３は１ロットの中の各ＬＳＩの動作レートの分布を表している。また、横軸７０２上の７０６は、図３の手順で算出された最大テストレート２１２、
７０４は、ＬＳＩの平均動作レート２０７、
７０５は、ＬＳＩの動作レートの最大値、
７０７は、任意のＬＳＩの動作レートを示す。
【０１０４】
一般的に、ＬＳＩは、該ＬＳＩを構成するトランジスタのオン電流ＩＯＮの値が、製造ばらつき範囲の中央付近になるように製造されている。ＬＳＩの動作テストレートの分布は、平均値７０４（ＬＳＩ製造ばらつきの中央付近を想定したタイミング検証より得られたテストレート）を中心に分布する。このため、最大テストレート７０６に分布するＬＳＩは限りなく０個となる。したがって、１ロットの中で最も大きい動作テストレート７０５は、平均値７０４と最大テストレート７０６の間に存在することになる。
【０１０５】
ある任意のテストレート７０７でファンクションテストした場合、そのＬＳＩの動作レートがテストレート７０７より短い場合には、すなわち、図７において、ＬＳＩの動作レートが７０７の位置よりも左側にある場合、当該ＬＳＩは、テストレート７０７のファンクションテストにＰＡＳＳする。ＬＳＩの動作レートが７０７の位置よりも右側にある場合、当該ＬＳＩは、テストレート７０７のファンクションテストにＦＡＩＬする。
【０１０６】
ＬＳＩの動作レートがテストレート７０７より長い場合、すなわち、図７において、７０７の位置より右側にある場合ＰＡＳＳする。
【０１０７】
よって、任意のテストレート７０７が１ロットの中で最も大きい動作テストレート７０５より右側にある場合は、必ずＰＡＳＳすることになる。
【０１０８】
図１の工程１０２Ｂ１で実行される実行テストレート１は、ロットのテスト開始時に、例えば初期テストレート７０４の位置にあり、該実行テストレート１でテストしたＬＳＩがＦＡＩＬの場合に、加算テストレート２１５を加算していく。そのため、ロットの中で最も大きい動作テストレート７０５＋加算テストレート２１５よりも大きくなることはない。
【０１０９】
したがって、図１の工程１０９におけるテスト時間は、最大テストレート７０６と１ロットの中で最も遅い動作のＬＳＩの動作値７０５＋加算テストレート２１５の差分だけテストタイムを短くできる。よって、本発明の実行例１のテストタイムは、従来の方法に比べ、テストタイムを短縮することが可能となる。
【０１１０】
また、ＬＳＩの良品は、たとえ実行テストレート１でＦＡＩＬしたとしても、必ず実行テストレート２でテストされる。実行テストレート２でのファンクションテストは必ずＰＡＳＳとなり、良品を不良品と誤判定することはない。
【０１１１】
なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１１２】
２０１  複数のＬＳＩのＩＯＮ値
２０２  製造ばらつき中央条件におけるタイミング検証結果の平均動作レート
２０３  製造ばらつきワースト条件におけるタイミング検証結果の最大動作レート
２０５  動作レート
２０７  平均動作レート
２０８  標準偏差
２１０  初期テストレート
２１２  最大テストレート
２１４  １ロットのＬＳＩの個数
２１５  加算テストレート
３０２  αｍａｘ
３０３  αｍｉｎ
３０５  α１
３０６  α２
３０８  ｔ（αｍｉｎ）
３０９  ｔ（α１）
３１０  ｔ（α２）
３１１  ｔ（αｍａｘ）
４００  テスト対象のＬＳＩ
４０１  ＬＳＩテスタ
４０２  処理部
４０３  記録媒体
４０４  入出力部
４０５  ＬＳＩテスタテスト制御部
４０６  ネットワーク
４０７  コンピュータ装置
４０８  処理部
４０９  記録媒体
４１０  入出力部
４１１  ＬＳＩ実装装置
６０１  加算テストレートα表す横軸
６０２  平均テストレートｔを表す縦軸
６０３  想定される、加算テストレートと平均テストレートｔの関係をしめす曲線
６０４  想定される、加算テストレートと平均テストレートｔの関係をしめす曲線
７０１  ＬＳＩの分布を示す縦軸
７０２  テストレートを示す横軸
７０３  ＬＳＩの動作レートの分布
７０４  ＬＳＩの動作レートの分布における平均の値
７０５  １ロットの中で最も遅い動作のＬＳＩの動作値
７０６  最大テストレート
７０７  任意のテストレート
９０１  ＬＳＩの個数
９０２  テストレート
９０３  ロットにおける各ＬＳＩの正常動作可能な最小のテストレートの分布
９０５、９０７、９０８  テストレート（動作レート）  
９０６  最適テストレートに短縮する前の通常テストのテストレート
【図１】
2013024671.tif 000011
【図２】
2013024671.tif 000012
【図３】
2013024671.tif 000013
【図４】
2013024671.tif 000014
【図５】
2013024671.tif 000015
【図６】
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【図７】
2013024671.tif 000017
【図８】
2013024671.tif 000018
【図９】
2013024671.tif 000019
【図１０】
2013024671.tif 000020