(57)【要約】【課題】  ノイズとゼロクロス歪を抑制すると共に、ＤＣオフセットの発生を抑制してポップノイズを低減したパルス幅変調回路を提供する。【解決手段】  パルス幅変調回路は、第１のオーディオ信号をパルス幅変調して第１のＰＷＭ信号を出力する第１のＰＷＭ回路３と、第１のオーディオ信号と逆相の第２のオーディオ信号をパルス幅変調して、第２のパルスＰＷＭ信号を出力する第２のパルスＰＷＭ回路４と、第１のパルスＰＷＭ信号を増幅する第１のハーフブリッジ５と、第２のＰＷＭ信号を増幅する第２のハーフブリッジ６と、第１のＰＷＭ信号と第２のＰＷＭ信号の間の遅延時間が予め設定された設定遅延時間に到達するまで、前記遅延時間を前記第１及び第２のＰＷＭ信号の立ち上りと立ち下り毎に、同じ遅延量ずつ変化させる遅延制御回路７Ａ、７Ｂを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１のオーディオ信号をパルス幅変調して第１のパルス幅変調信号を出力する第１のパルス幅変調回路と、
前記第１のオーディオ信号と逆相の第２のオーディオ信号をパルス幅変調して、第２のパルス幅変調信号を出力する第２のパルス幅変調回路と、
前記第１のパルス幅変調信号を増幅する第１のハーフブリッジと、
前記第２のパルス幅変調信号を増幅する第２のハーフブリッジと、
前記第１のパルス幅変調信号と前記第２のパルス幅変調信号の間の遅延時間が予め設定された設定遅延時間に到達するまで、前記遅延時間を前記第１及び第２のパルス幅変調信号の立ち上りと立ち下り毎に、同じ遅延量ずつ変化させる遅延制御回路と、を備えることを特徴とするパルス幅変調回路。
【請求項２】
前記第１又は第２のパルス幅変調回路は、一定周期でリセットされるようにカウント値を出力するカウンタと、前記カウント値に基づいて三角波キャリアを生成する三角波キャリア生成回路と、前記第１のオーディオ信号と前記三角波キャリアとを比較する第１のコンパレータと、を備え、
前記遅延制御回路は、前記第１のパルス幅変調回路又は第２のパルス幅変調回路に対応して設けられ、前記三角波キャリアがその上限と下限のピークに到達する毎に、前記カウント値に第１の値を加算することを特徴とする請求項１に記載のパルス幅変調回路。
【請求項３】
前記遅延制御回路は、前記三角波キャリアのピークを検出して検出パルスを出力するピーク検出回路と、レジスタと、前記レジスタの出力と前記カウンタのカウント値とを加算する第１の加算回路と、前記設定遅延時間に応じた第２の値と前記レジスタの出力を比較し、前記レジスタの出力が前記第２の値に到達する直前まで前記第１の値を出力する第２のコンパレータと、前記第１の値と前記レジスタの出力を加算する第２の加算回路と、を備え、前記レジスタは前記検出パルスに応じて前記第２の加算回路の出力を受け取り、かつ保持することを特徴とする請求項２に記載のパルス幅変調回路。
【請求項４】
前記遅延制御回路は、前記第１のパルス幅変調回路と第２のパルス幅変調回路の両方に対応して設けられていることを特徴とする請求項２又は３に記載のパルス幅変調回路。
【請求項５】
前記第２の値は、ＣＰＵインターフェースを介して前記第２のコンパレータに入力されることを特徴とする請求項２乃至３のいずれかに記載のパルス幅変調回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス幅変調回路に関し、特に２つのパルス幅変調回路に入力するオーディオ信号を逆相とし、２つのパルス幅変調回路の出力の間に負荷の両端を接続するようにしたＢＴＬ（バランスド・トランスフォーマ・レス）構成のＤ級アンプに関する。
【背景技術】
【０００２】
ＢＴＬ構成のＤ級アンプは電力増幅の効率が非常に優れていることから、近年、車載用オーディオ機器等に用いられている。
【０００３】
この種のＤ級アンプは、２つのパルス幅変調回路のパルス出力をそれぞれ増幅するために、２つのハーフブリッジを備えている。各ハーフブリッジは相補的にオンオフする２つのスイッチング素子で構成される。Ｄ級アンプに入力されるオーディオ信号のレベルがゼロの値に近いときに、２つのパルス幅変調回路のパルス出力のパルスエッジが一致又は近接する。すると、２つのハーフブリッジに同時にスイッチング電流が流れることになり、その相互干渉によってノイズとゼロクロス歪が生じるという問題があった。
【０００４】
特許文献１には、このようなノイズとゼロクロス歪を抑制するために、オーディオ信号のレベルがゼロの値に近いときに、２つのパルス幅変調回路から出力されるパルスの一方を他方に対して遅延させるようにしたＢＴＬ構成のＤ級アンプが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００２−５２１９４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載されたＢＴＬ構成のＤ級アンプは、２つのパルス幅変調回路から出力されるパルス間に単純に遅延を発生させるものに過ぎない。このため、当該Ｄ級アンプによれば、ノイズとゼロクロス歪は抑制されるものの、遅延を加えた瞬間にその出力にＤＣオフセットが発生し、これがポップノイズとなり音質上問題となる。
【０００７】
そこで、本発明は、このようなＤ級アンプにおいて、ＤＣオフセットの発生を抑制してポップノイズを低減することを目的とする。
【課題を解決するための手段】
【０００８】
本発明のパルス幅変調回路は、第１のオーディオ信号をパルス幅変調して第１のパルス幅変調信号を出力する第１のパルス幅変調回路と、前記第１のオーディオ信号と逆相の第２のオーディオ信号をパルス幅変調して、第２のパルス幅変調信号を出力する第２のパルス幅変調回路と、前記第１のパルス幅変調信号を増幅する第１のハ
ーフブリッジと、前記第１のパルス幅変調信号と前記第２のパルス幅変調信号の間の遅延時間が予め設定された設定遅延時間に到達するまで、前記遅延時間を前記第１及び第２のパルス幅変調信号の立ち上りと立ち下り毎に、同じ遅延量ずつ変化させる遅延制御回路と、を備えることを特徴とする。
【発明の効果】
【０００９】
本発明のパルス幅変調回路によれば、ノイズとゼロクロス歪を抑制すると共に、ＤＣオフセットの発生を抑制してポップノイズを低減することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態におけるパルス幅変調回路の回路図である。
【図２】第１の遅延制御回路の回路図である。
【図３】本発明の実施形態におけるパルス幅変調回路の動作を説明する波形図である。
【図４】本発明の実施形態におけるパルス幅変調回路の動作を説明する波形図である。
【図５】従来のパルス幅変調回路の動作を説明する波形図である。
【図６】従来のパルス幅変調回路の動作を説明する波形図である。
【発明を実施するための形態】
【００１１】
図１は、本発明の実施形態におけるパルス幅変調回路の回路図である。図示のように、このパルス幅変調回路はＢＴＬ構成のＤ級アンプであって、信号源１、反転回路２、第１のパルス幅変調回路３（以下、第１のＰＷＭ回路３という）、第２のパルス幅変調回路４（以下、第２のＰＷＭ回路４という）、第１のハーフブリッジ５、第２のハーフブリッジ６、第１の遅延制御回路７Ａ、及び第２の遅延制御回路７Ｂを含んで構成される。
【００１２】
信号源１は、デジタルのオーディオ信号を発生する信号源である。反転回路２は、信号源１から発生されたオーディオ信号（以下、第１のオーディオ信号という）のレベルを反転して、逆相の第２のオーディオ信号を生成する。つまり、第１のオーディオ信号と第２のオーディオ信号と互いの位相が１８０°異なっている。
【００１３】
第１のＰＷＭ回路３は第１のオーディオ信号をパルス幅変調して第１のパルス幅変調信号（以下、第１のＰＷＭ信号という）を出力する。第２のＰＷＭ回路４は第２のオーディオ信号をパルス幅変調して第２のパルス幅変調信号（以下、第２のＰＷＭ信号という）を出力する。
【００１４】
第１のＰＷＭ回路３は、バイナリカウンタ（２進カウンタ）８と、このバイナリカウンタ８のカウント値に基づいて、デジタルの第１の三角波キャリアを生成する第１の三角波キャリア生成回路９Ａと、第１のオーディオ信号と第１の三角波キャリアとを比較する第１のコンパレータ１０Ａと、を備える。第１のコンパレータ１０Ａの出力は、第１のオーディオ信号が第１の三角波キャリアより小さいときＬレベルになり、第１のオーディオ信号が第１の三角波キャリアより大きいときＨレベルになる。この第１のコンパレータ１０Ａの出力が第１のＰＷＭ信号である。バイナリカウンタ８のカウント値は一定周期でリセットされ、そのカウント出力はデジタルのランプ波になっている。
【００１５】
第２のＰＷＭ回路４は、同様に、バイナリカウンタ８と、バイナリカウンタ８のカウント値に基づいて、デジタルの第２の三角波キャリアを生成する第２の三角波キャリア生成回路９Ｂと、第２のオーディオ信号と第２の三角波キャリアとを比較する第２のコンパレータ１０Ｂと、を備える。この第２のコンパレータ１０Ｂの出力が第１のＰＷＭ信号である。バイナリカウンタ８は、第１及び第２のＰＷＭ回路３、４で供用されている。
【００１６】
第１のハーフブリッジ５は、第１のＰＷＭ信号を増幅するパルス増幅（電力増幅）器により構成される。具体的には第１のハーフブリッジ５は、例えば電圧源（ＶＤＤ）と接地の間に直列に接続されたＰＭＯＳパワートランジスタＭＰ１、ＮＭＯＳパワートランジスタＭＮ１から構成される。ＰＭＯＳパワートランジスタＭＰ１及びＮＭＯＳパワートランジスタＭＮ１のゲートに第１のＰＷＭ信号が印加される。
【００１７】
第２のハーフブリッジ６は、同様に、第２のＰＷＭ信号を増幅するパルス増幅器により構成される。第２のハーフブリッジ５は、同様に、電圧源（ＶＤＤ）と接地の間に直列に接続されたＰＭＯＳパワートランジスタＭＰ２、ＮＭＯＳパワートランジスタＭＮ２から構成することができる。ＰＭＯＳパワートランジスタＭＰ２及びＮＭＯＳパワートランジスタＭＮ２のゲートに第２のＰＷＭ信号が印加される。
【００１８】
そして、第１のハーフブリッジ５と第２のハーフブリッジ６の出力の間に、負荷（スピーカ）１１の両端が接続される。負荷１１は、等価回路上コイル又は抵抗である。なお、高周波ノイズを除去するために、第１のハーフブリッジ５と第２のハーフブリッジ６の出力は、それぞれローパスフィルタ（Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ）を介して、負荷１１に供給されるようにしてもよい。
【００１９】
第１の遅延制御回路７Ａ又は遅延制御回路７Ｂは、第１のＰＷＭ信号と第２のＰＷＭ信号の間の遅延時間が予め設定された設定遅延時間に到達するまで、前記遅延時間を前記第１及び第２のパルスＰＷＭ信号の立ち上りと立ち下り毎に、同じ遅延量ずつ変化させる。これにより、ＢＴＬ構成のＤ級アンプのノイズとゼロクロス歪を抑制すると共に、ＤＣオフセットの発生を抑制してポップノイズを低減することが可能となる。
【００２０】
そのような機能を実現するために、第１の遅延制御回路７Ａは、第１の三角波キャリアが三角波の最大値と最小値のピークに到達する毎に、バイナリカウンタ８のカウント値に第１の値（例えば、−１、０、＋１）を加算する。これにより、第１の三角波キャリアの遅延を制御し、その結果として、第１のＰＷＭ信号の遅延を上述のように制御することができる。第２の遅延制御回路７Ｂについても同様である。
【００２１】
図２は、第１の遅延制御回路７Ａの具体的な回路例を示す図である。第２の遅延制御回路７Ｂについても同様である。
【００２２】
図示のように、第１の遅延制御回路７Ａは、ピーク検出回路１２、レジスタ１３、第１の加算回路１４、コンパレータ１５、及び第２の加算回路１６を含んで構成される。第１の三角波発生回路９Ａからの第１の三角波キャリアのレベルは線形的に増加と減少を繰り返して三角波を形成する。ピーク検出回路１２は、第１の三角波キャリアの最大値と最小値のピークを検出して検出パルスを出力する。
【００２３】
第１の加算回路１４は、レジスタ１３の出力とバイナリカウンタ８のカウント値とを加算する。コンパレータ１５は、前記設定遅延時間に応じた第２の値（例えば−４、又は＋４）とレジスタ１３の出力を比較し、レジスタ１３の出力が第２の値に到達する直前まで前記第１の値（例えば、−１、＋１）を出力する。例えば、第２の値が「−４」であるとすると、コンパレータ１５はレジスタ１３の出力が「−４」に到達する直前までは、「−１」を出力し、レジスタ１３の出力が「−４」に到達すると、それ以降は前記第２の値が変更されない限り、「０」を出力する。
【００２４】
第２の加算回路１６は、コンパレータ１５からの前記第１の値とレジスタ１３の出力を加算する。そして、レジスタ１３はピーク検出回路１２の検出パルスに応じて第２の加算回路１６の出力を受け取り、かつ保持するように構成されている。
【００２５】
また、前記設定遅延時間に応じた前記第２の値は、ＣＰＵインターフェース１７を介してコンパレータ１５に入力することができる。
【００２６】
次に、本発明の実施形態におけるパルス幅変調回路の動作を図３及び図４の波形図に基づいて説明する。この場合、第１の遅延制御回路７Ａは遅延制御を行うが、第２の遅延制御回路７Ｂは遅延制御を行わないものとする。第１の遅延制御回路７Ａにおける前記設定遅延時間に応じた第２の値は「−４」に設定され、第１の遅延制御回路７Ａにおける前記設定遅延時間に応じた第２の値は「０」に設定される。また、信号源からの第１のオーディオ信号及び、反転された第２のオーディオ信号はゼロの値であるとする。
【００２７】
バイナリカウンタ８の出力Ａは一定周期でゼロの値にリセットされるランプ波形である。最初に、第１の遅延制御回路７Ａの出力Ｂは「０」になっている。この状態で、バイナリカウンタ８の出力Ａがゼロの値から上昇する。すると、第１の三角波キャリアＤのレベルも上昇する。この上昇過程で第１の三角波キャリアＤの波形は、第２の三角波キャリアＤｎの波形と同じである。
【００２８】
そして、第１の三角波キャリアＤのレベルが第１のオーディオ信号Ｅのレベルを超えると、第１のＰＷＭ信号ＦはＨレベルからＬレベルに変化する。また、第２の三角波キャリアＤｎのレベルが第２のオーディオ信号Ｅｎのレベルを超えると、第２のＰＷＭ信号ＧはＨレベルからＬレベルに変化する。この際の第１のＰＷＭ信号Ｆと第２のＰＷＭ信号Ｇの立ち下がりのパルスエッジは一致している。
【００２９】
その後、第１の三角波キャリアＤ及び第２の三角波キャリアＤｎはさらに上昇して最大値のピークに到達する。この時、第１の遅延制御回路７Ａのコンパレータ１５の出力は「−１」であるから、ピーク検出回路１２のピーク検出信号に応じて、レジスタ１３に「−１」が取り込まれ、保持される。その結果、第１の遅延制御回路７Ａの出力Ｂは、「−１」になる。
【００３０】
第１の遅延制御回路７Ａから出力された「−１」はバイナリカウンタ８のカウント値に加えられる。これにより、バイナリカウンタ８のカウント値は「１」だけ減少する。
【００３１】
次に、バイナリカウンタ８の出力Ａが中間値からさらに上昇すると、第１の三角波キャリアＤのレベルは下降に転じるが、第１の三角波キャリアＤの波形はカウント値「１」に応じた時間（例えば、１０ナノ秒（＝１０ｎｓ））だけ遅れて下降する。これに対して、第２の三角波キャリアＤｎの波形には遅延はない。図３において、点線で示した第１の三角波キャリアＤは遅延がない場合の波形を表わし、実線で示した第１の三角波キャリアＤは遅延された波形を表わしている。
【００３２】
そして、第１の三角波キャリアＤのレベルが第１のオーディオ信号Ｅのレベルを下回ると、第１のＰＷＭ信号ＦはＬレベルからＨレベルに変化する。また、第２の三角波キャリアＤｎのレベルが第２のオーディオ信号Ｅｎのレベルを下回ると、第２のＰＷＭ信号ＧはＬレベルからＨレベルに変化する。
【００３３】
この場合、第１のＰＷＭ信号Ｆの立ち上がりは第２のＰＷＭ信号Ｇの立ち上がりに対して、カウント値「１」に応じた遅延量（１０ナノ秒）だけ遅延される。
【００３４】
その後、第１の三角波キャリアＤのレベルはさらに下降し、最小値のピークに到達する。このとき、第１の遅延制御回路７Ａのコンパレータ１５の出力は「−１」であり、レジスタ１３には「−１」が保持されているから、第２の加算回路１６によりこれら２つの値が加算される。第２の加算回路１６の加算出力である「−２」は、ピーク検出信号に応じてレジスタ１３に保持される。その結果、第１の遅延制御回路７Ａの出力Ｂは「−２」になる。
【００３５】
第１の遅延制御回路７Ａから出力された「−２」はバイナリカウンタ８のカウント値に加えられる。これにより、バイナリカウンタ８のカウント値は「２」だけ減少する。バイナリカウンタ８がリセットされると、第１の三角波キャリアＤは再び上昇するが、第１の三角波キャリアＤはカウント値「２」に応じた時間だけ遅れて上昇することになる。これに対して、第２の三角波キャリアＤｎの遅れはない。
【００３６】
そして、第１の三角波キャリアＤのレベルが第１のオーディオ信号Ｅのレベルを超えると、第１のＰＷＭ信号ＦはＨレベルからＬレベルに変化する。また、第２の三角波キャリアＤｎのレベルが第２のオーディオ信号Ｅｎのレベルを超えると、第２のＰＷＭ信号ＧはＨレベルからＬレベルに変化する。
【００３７】
このとき、第１のＰＷＭ信号Ｆの立ち下がりは第２のＰＷＭ信号Ｇの立ち下がりに対してバイナリカウンタ８のカウント値「２」に応じた遅延量（２０ナノ秒）だけ遅延されることになる。
【００３８】
その後、第１の三角波キャリアＤはさらに上昇して再び最大値のピークに到達する。この時、第１の遅延制御回路７Ａのコンパレータ１５の出力は「−１」であり、レジスタ１３には「−２」が保持されているから、第２の加算回路１６によりこれら２つの値が加算される。第２の加算回路１６の加算出力である「−３」は、ピーク検出信号に応じてレジスタ１３に保持される。その結果、第１の遅延制御回路７Ａの出力Ｂは「−３」になる。
【００３９】
第１の遅延制御回路７Ａから出力された「−３」はバイナリカウンタ８のカウント値に加えられる。これにより、バイナリカウンタ８のカウント値は「３」だけ減少する。
【００４０】
次に、バイナリカウンタ８の出力Ａが中間値からさらに上昇すると、第１の三角波キャリアＤのレベルは下降に転じるが、第１の三角波キャリアＤの波形はカウント値「３」に応じた時間（３０ナノ秒）だけ遅れて下降する。これに対して、第２の三角波キャリアＤｎの波形には遅延はない。
【００４１】
そして、第１の三角波キャリアＤのレベルが第１のオーディオ信号Ｅのレベルを下回ると、第１のＰＷＭ信号ＦはＬレベルからＨレベルに変化する。また、第２の三角波キャリアＤｎのレベルが第２のオーディオ信号Ｅｎのレベルを下回ると、第２のＰＷＭ信号ＧはＬレベルからＨレベルに変化する。
【００４２】
このとき、第１のＰＷＭ信号Ｆの立ち上がりは第２のＰＷＭ信号Ｇの立ち上がりに対して、カウント値「３」に応じた遅延量（３０ナノ秒）だけ遅延される。
【００４３】
その後、同様の動作により、次の第１のＰＷＭ信号Ｆの立ち下がりは第２のＰＷＭ信号Ｇの立ち下がりに対して、カウント値「４」に応じた遅延量（４０ナノ秒）だけ遅延される。この場合、第１の遅延制御回路７Ａの出力Ｂ（レジスタ１３の出力）は「−４」になるから、第１の遅延制御回路７Ａのコンパレータ１５の出力は前述のように「０」になる。すると、第１の遅延制御回路７Ａの出力Ｂ（レジスタ１３の出力）は「−４」を維持する。そのため、第１のＰＷＭ信号Ｆは第２のＰＷＭ信号Ｇに対して、一定の遅延量（４０ナノ秒）だけ遅延され続ける。
【００４４】
このように、第１のＰＷＭ信号Ｆと第２のＰＷＭ信号Ｇの間の遅延時間が予め設定された設定遅延時間（４０ナノ秒）に到達するまで、前記遅延時間を前記第１及び第２のパルスＰＷＭ信号の立ち上りと立ち下り毎に、同じ遅延量（１０ナノ秒）ずつ増加させることができる。
【００４５】
図４は、第１のＰＷＭ信号Ｆ、第２のＰＷＭ信号Ｇ、第１のハーフブリッジ５の出力Ｈ、第２のハーフブリッジ６の出力Ｉ、及び出力電圧ＶＢＴＬを示している。第１のハーフブリッジ５の出力Ｈは第１のＰＷＭ信号Ｆを反転した信号であり、第２のハーフブリッジ６の出力Ｉは第２のＰＷＭ信号Ｇの反転した信号になる。出力電圧ＶＢＴＬは、負荷１１の両端に印加される電圧であり、第１のハーフブリッジ５の出力Ｈから第２のハーフブリッジ６の出力Ｉを引いた値（電圧）である。
【００４６】
したがって、第１のハーフブリッジ５の出力Ｈは、第２のハーフブリッジ６の出力Ｉに対して、立ち上がり及び立ち下がり毎に、０ナノ秒→１０ナノ秒→２０ナノ秒→３０ナノ秒→４０ナノ秒というように同じ遅延量（１０ナノ秒）ずつ遅延する。そして、遅延時間が４０ナノ秒に到達すると、その後は、パルスの立ち上がり及び立ち下がりの両方について、両者の遅延時間は４０ナノ秒を維持する。
【００４７】
これにより、本実施形態によれば２つの効果が得られる。第１に、第１のＰＷＭ信号Ｆ、第２のＰＷＭ信号Ｇのパルスエッジを互いにシフトさせることにより、第１のハーフブリッジ５と第２の第２のハーフブリッジ６に同時にスイッチング電流が流れることが防止され、ノイズとゼロクロス歪が抑制されることである。
【００４８】
第２の効果は、特許文献１には無い特有な効果であり、出力電圧ＶＢＴＬのＤＣオフセットの発生が抑制されポップノイズが低減されることである。これは、図４に示すように、出力電圧ＶＢＴＬはＤＣバイアスをキャンセルするように、ＤＣ中心電圧に対して上下対称に変化するからである。
【００４９】
すなわち、第１及び第２のＰＷＭ信号Ｆ，ＧがいずれもＬレベルの状態では、第１のハーフブリッジ５のＰＭＯＳパワートランジスタＭＰ１、第２のハーフブリッジ６のＰＭＯＳパワートランジスタＭＰ２がオンしている。この状態から、第２のＰＷＭ信号ＧがＨレベルに立ち上がると、第２のハーフブリッジ６のＰＭＯＳパワートランジスタＭＰ２はオフし、ＮＭＯＳパワートランジスタＭＮ２がオンする。これにより、出力電圧ＶＢＴＬは増加する。その後、第１のＰＷＭ信号Ｆが１０ナノ秒だけ遅れてＨレベルに立ち上がると、第１のハーフブリッジ５のＰＭＯＳパワートランジスタＭＰ１はオフし、ＮＭＯＳパワートランジスタＭＮ１がオンする。これにより、出力電圧ＶＢＴＬのレベルはフラットになる。
【００５０】
その後、第２のＰＷＭ信号ＧがＬレベルに立ち下がると、第２のハーフブリッジ６のＰＭＯＳパワートランジスタＭＰ２はオンし、ＮＭＯＳパワートランジスタＭＮ２がオフする。これにより出力電圧ＶＢＴＬは減少し、その極性はＤＣ中心電圧に対して反転する。その後、第１のＰＷＭ信号Ｆが２０ナノ秒だけ遅れてＬレベルに立ち上がると、第１のハーフブリッジ５のＰＭＯＳパワートランジスタＭＰ１はオンし、ＮＭＯＳパワートランジスタＭＮ１はオフする。これにより、出力電圧ＶＢＴＬのレベルはフラットになる。このような動作を繰り返すことにより、出力電圧ＶＢＴＬのＤＣ中心電圧は平均的に見ると一定となり、ＤＣオフセットの発生が抑制される。
【００５１】
また、第１のＰＷＭ信号Ｆの第２のＰＷＭ信号Ｇに対する遅延時間が４０ナノ秒に到達した後に、第１の遅延制御回路７Ａにおける前記設定遅延時間に応じた第２の値を「０」に変更することにより、コンパレータ１５の出力は「＋１」に変化する。これにより、遅延時間は立ち上がり及び立ち下がり毎に、４０ナノ秒→３０ナノ秒→２０ナノ秒→１０ナノ秒→０ナノ秒というように減少する。
【００５２】
これに対して、図５に示すように、第１のＰＷＭ信号と第２のＰＷＭ信号との間の遅延時間を一度で変化させる方法では、出力電圧ＶＢＴＬにＤＣオフセットが発生してしまう。また、図６に示すように、第１のＰＷＭ信号と第２のＰＷＭ信号の両方のエッジで同じ遅延量（例えば１０ナノ秒）ずつシフトシフトさせる方法でも出力電圧ＶＢＴＬにＤＣオフセットが発生してしまう。
【００５３】
なお、本実施形態のパルス幅変調回路は、遅延制御回路として、第１の遅延制御回路７Ａ及び第２の遅延制御回路７Ｂが設けられているが、それらの一方だけが設けられてもよい。また、本実施形態のパルス幅変調回路は、各構成回路をデジタル回路で構成しているが、各構成回路をアナログ回路で構成し、アナログのオーディオ信号を入力するようにしてもよい。
【００５４】
また、第１のハーフブリッジ５におけるＰＭＯＳパワートランジスタＭＰ１、ＮＭＯＳパワートランジスタを用いてもよい。同様に、第２のハーフブリッジ６におけるＰＭＯＳパワートランジスタＭＰ２、ＮＭＯＳパワートランジスタを用いてもよい。
【符号の説明】
【００５５】
１  信号源１      ２  反転回路      ３  第１のＰＷＭ回路
４  第２のＰＷＭ回路４      ５  第１のハーフブリッジ
６  第２のハーフブリッジ      ７Ａ  第１の遅延制御回路
７Ｂ  第２の遅延制御回路      ８  バイナリカウンタ
９Ａ  第１の三角波キャリア生成回路      １０Ａ  第１のコンパレータ
９Ｂ  第２の三角波キャリア生成回路      １０Ｂ  第２のコンパレータ
１１  負荷      １２ピーク検出回路      １３  レジスタ
１４  第１の加算回路      １５  コンパレータ      １６  第２の加算回路
【図１】
2013223202.tif 000003
【図２】
2013223202.tif 000004
【図３】
2013223202.tif 000005
【図４】
2013223202.tif 000006
【図５】
2013223202.tif 000007
【図６】
2013223202.tif 000008