(57)【要約】【課題】内部電源回路を搭載したメモリにおいて、外部電源をもとに内部電源を生成してメモリへ供給する際に、回路面積を削減し、消費電力の増大を抑制しつつ、内部電源の安定した供給を実現する。【解決手段】外部電源１０２が通常の電圧である領域では、内部降圧電源ブロック１０１のみを使用して内部電源１０３を生成し、外部電源１０２が低電圧である領域では、内部降圧電源ブロック１０１に加えて内部昇圧電源ブロック１１２を使用して内部電源１０３を生成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
外部電源をもとに降圧動作を実施する内部降圧電源ブロックと、
前記外部電源をもとに昇圧動作を実施する内部昇圧電源ブロックとを備え、
前記外部電源が通常の電圧である領域では、前記内部降圧電源ブロックのみを使用して所望の電圧の内部電源を生成し、前記外部電源が低電圧である領域では、前記内部降圧電源ブロックに加えて又は前記内部降圧電源ブロックに代えて前記内部昇圧電源ブロックを使用して前記所望の電圧の内部電源を生成することを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路において、
前記内部昇圧電源ブロックは、前記外部電源の電圧値によって動作するかどうかを決定することを特徴とする半導体集積回路。
【請求項３】
請求項１記載の半導体集積回路において、
前記内部降圧電源ブロックは、前記外部電源の電圧値によって動作するかどうかを決定することを特徴とする半導体集積回路。
【請求項４】
請求項１記載の半導体集積回路において、
所定の電圧を生成するリファレンス生成回路を更に備え、
前記リファレンス生成回路で生成されるリファレンス電圧が、前記内部降圧電源ブロック及び前記内部昇圧電源ブロックに入力されることを特徴とする半導体集積回路。
【請求項５】
請求項４記載の半導体集積回路において、
前記リファレンス生成回路内で、前記リファレンス電圧は所望の値に可変とすることを特徴とする半導体集積回路。
【請求項６】
請求項４又は５に記載の半導体集積回路において、
前記内部降圧電源ブロックは、
前記内部電源の電圧を第１のフィードバック電圧に変換する第１の電圧変換回路と、
前記第１のフィードバック電圧と前記リファレンス電圧とを入力して第１の検知信号を出力する第１の内部電源制御回路とを有することを特徴とする半導体集積回路。
【請求項７】
請求項４〜６のいずれか１項に記載の半導体集積回路において、
前記リファレンス電圧及び前記第１のフィードバック電圧は、前記内部電源の電圧よりも低いことを特徴とする半導体集積回路。
【請求項８】
請求項６又は７に記載の半導体集積回路において、
前記内部降圧電源ブロックは、前記第１の検知信号を入力して前記外部電源から前記内部電源を生成する第１の内部電源生成回路を更に有し、前記第１の内部電源生成回路はＰＭＯＳトランジスタで構成されたことを特徴とする半導体集積回路。
【請求項９】
請求項４〜８のいずれか１項に記載の半導体集積回路において、
前記内部昇圧電源ブロックは、
前記外部電源の電圧を第２のフィードバック電圧に変換する第２の電圧変換回路と、
前記第２のフィードバック電圧と前記リファレンス電圧とを入力して第２の検知信号を出力する第２の内部電源制御回路とを有することを特徴とする半導体集積回路。
【請求項１０】
請求項４〜９のいずれか１項に記載の半導体集積回路において、
前記第２のフィードバック電圧は、前記外部電源及び前記内部電源の電圧よりも低いことを特徴とする半導体集積回路。
【請求項１１】
請求項９又は１０に記載の半導体集積回路において、
前記第２の内部電源制御回路は、
前記第１の検知信号を受けて第３の検知信号を出力する第１の論理回路と、
前記第２の検知信号と前記第３の検知信号とを受けて第１の論理信号を出力する第２の論理回路とを有することを特徴とする半導体集積回路。
【請求項１２】
請求項１１記載の半導体集積回路において、
前記内部昇圧電源ブロックは、前記第１の論理信号を受けて前記内部電源を出力する第２の内部電源生成回路を更に有することを特徴とする半導体集積回路。
【請求項１３】
請求項１〜１２のいずれか１項に記載の半導体集積回路において、
前記内部電源の電源配線にノイズ除去回路又は保護回路を更に備えたことを特徴とする半導体集積回路。
【請求項１４】
請求項１３記載の半導体集積回路において、
前記ノイズ除去回路又は前記保護回路は、前記内部昇圧電源ブロック内に配置されたことを特徴とする半導体集積回路。
【請求項１５】
請求項１３記載の半導体集積回路において、
前記ノイズ除去回路又は前記保護回路は、前記内部降圧電源ブロック内に配置されたことを特徴とする半導体集積回路。
【請求項１６】
請求項６又は７に記載の半導体集積回路において、
前記内部降圧電源ブロックは、前記第１の検知信号を入力して前記外部電源から前記内部電源を生成する第１の内部電源生成回路を更に有し、前記第１の内部電源生成回路はＮＭＯＳトランジスタで構成されたことを特徴とする半導体集積回路。
【請求項１７】
選択された電源をもとに降圧動作を実施する内部降圧電源ブロックと、
外部電源をもとに内部昇圧電源を生成する内部昇圧電源ブロックとを備え、
前記外部電源が通常の電圧である領域では、前記内部降圧電源ブロックが前記外部電源から所望の電圧の内部電源を生成し、前記外部電源が低電圧である領域では、前記内部昇圧電源ブロックが生成した前記内部昇圧電源から前記内部降圧電源ブロックが前記所望の電圧の内部電源を生成することを特徴とする半導体集積回路。
【請求項１８】
請求項１７記載の半導体集積回路において、
前記内部昇圧電源ブロックは、前記外部電源の電圧値によって動作するかどうかを決定することを特徴とする半導体集積回路。
【請求項１９】
請求項１７記載の半導体集積回路において、
前記内部降圧電源ブロックが前記外部電源又は前記内部昇圧電源のいずれをもとに前記内部電源を生成するかを、前記外部電源の電圧値に応じて生成される検知信号によって、前記外部電源に接続された第１のスイッチ、又は前記内部昇圧電源に接続された第２のスイッチのいずれかを接続することで制御することを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特にメモリを備えた半導体集積回路に関するものである。
【背景技術】
【０００２】
近年の半導体製造技術の進展に伴い素子がますます微細化され、ダイナミック・ランダム・アクセス・メモリ（以下、ＤＲＡＭと称す）やスタティック・ランダム・アクセス・メモリ（以下、ＳＲＡＭと称す）に代表されるメモリの集積度が向上している。また、半導体製造技術の微細化に伴い、１個の半導体チップ、例えばシステム・オン・チップ（以下、ＳｏＣと称す）に供給する電源電圧の低電圧化も進み、より低い電源電圧で動作するＳｏＣが求められている。
【０００３】
メモリを搭載するＳｏＣとしては、外部電源をもとに、外部電源電圧よりも低電圧、あるいは高電圧である内部電源電圧を、メモリ内部に搭載した内部電源回路、より詳細には内部降圧電源ブロックや内部昇圧電源ブロックで生成してメモリに供給することが広く知られている。これは、外部電源電圧の低電圧化に伴いメモリ内部で必要とする高電圧を外部から直接供給することが困難になっていることや、ＳｏＣ内外での電源電圧の変動に対する耐性の向上等を目的としている。
【０００４】
メモリ内部に内部電源回路を搭載した公知例として、例えば特許文献１によれば、複数の内部昇圧電源ブロックを搭載した半導体集積回路があり、外部電源電圧の高低に応じて複数の内部昇圧電源ブロックを選択的に動作させることにより、外部電源電圧が低下しても安定した内部電源電圧の供給を実現する例が開示されている。
【０００５】
図５は、従来の内部電源回路を備えた半導体集積回路の概略構成を示す回路図である。以下、図５を参照しながらメモリ内部電源回路の構成と動作を説明する。
【０００６】
図５において、従来の内部電源回路は、外部電源５０１と、内部電源５０２と、内部降圧電源５０３と、第１の内部昇圧電源ブロック５０４と、第２の内部昇圧電源ブロック５０５と、内部降圧電源ブロック５０６と、制御信号生成回路５０７と、第１の内部昇圧電源制御回路５０８と、第２の内部昇圧電源制御回路５０９とから構成されている。
【０００７】
第１の内部昇圧電源ブロック５０４は、外部電源５０１をもとに昇圧動作を実施して内部電源５０２を出力する。第２の内部昇圧電源ブロック５０５は、内部降圧電源５０３をもとに昇圧動作を実施して内部電源５０２を出力する。
【０００８】
制御信号生成回路５０７からは、外部電源５０１が３．３Ｖ程度の通常電圧領域である場合にはＬレベル、外部電源５０１が例えば２．３Ｖ程度の低電圧領域である場合にはＨレベルの第１の論理信号５１０が出力されて第１の内部昇圧電源制御回路５０８と第２の内部昇圧電源制御回路５０９とに入力されている。第１の内部昇圧電源制御回路５０８は、２入力のＮＯＲ回路で構成されており、一方の入力には第１の論理信号５１０が、もう一方の入力にはグランドがそれぞれ入力されている。第２の内部昇圧電源制御回路５０９は、２入力のＮＡＮＤ回路とインバータ回路とから構成されており、ＮＡＮＤ回路の２入力のうち一方の入力には第１の論理信号５１０が、もう一方の入力には外部電源５０１がそれぞれ入力されている。第１の内部昇圧電源制御回路５０８から第１の内部昇圧電源ブロック５０４へは第２の論理信号５１１が、第２の内部昇圧電源制御回路５０９から第２の内部昇圧電源ブロック５０５へは第３の論理信号５１２がそれぞれ入力されている。第１の内部昇圧電源ブロック５０４、第２の内部昇圧電源ブロック５０５はともに、入力である第２の論理信号５１１、第３の論理信号５１２がＨレベルのときに昇圧動作を実施する構成としている。
【０００９】
外部電源５０１は、例えば３．３Ｖの電圧であり、メモリ（図示していない）に供給される内部電源５０２はメモリ内のロウデコーダ（図示していない）やワードドライバ（図示していない）に供給される例えば３．６Ｖの電圧であり、内部降圧電源５０３は例えば２．３Ｖの電圧である。
【００１０】
まず、外部電源５０１が通常電圧領域、例えば３．３Ｖの電圧を保持している場合には、制御信号生成回路５０７から第１の論理信号５１０にＬレベルの信号を出力する。第１の論理信号５１０がＬレベルとなったことを受けて、第１の内部昇圧電源制御回路５０８及び第２の内部昇圧電源制御回路５０９はそれぞれ第２の論理信号５１１にＨレベルの信号を、第３の論理信号５１２にＬレベルの信号を出力する。これを受けて、第１の内部昇圧電源ブロック５０４は外部電源５０１をもとに昇圧動作を開始して内部電源５０２を出力する。一方、第２の内部昇圧電源ブロック５０５は、前段からの入力信号である第３の論理信号５１２がＬレベルであるため、内部降圧電源５０３をもとにした昇圧動作を実施しない。
【００１１】
このように外部電源５０１が通常電圧領域である場合には、第１の内部昇圧電源ブロック５０４で昇圧動作を実施して内部電源５０２をメモリに供給し、第２の内部昇圧電源ブロック５０５では昇圧動作、及び内部電源５０２への電流供給は実施しない。
【００１２】
一方、外部電源５０１が低電圧領域、例えば２．３Ｖ程度の電圧である場合には、制御信号生成回路５０７から第１の論理信号５１０にＨレベルの信号を出力する。第１の論理信号５１０がＨレベルとなったことを受けて、第１の内部昇圧電源制御回路５０８及び第２の内部昇圧電源制御回路５０９はそれぞれ第２の論理信号５１１にＬレベルの信号を、第３の論理信号５１２にＨレベルの信号を出力する。これを受けて、第２の内部昇圧電源ブロック５０５は内部降圧電源５０３をもとに昇圧動作を開始して内部電源５０２を出力する。一方、第１の内部昇圧電源ブロック５０４は、前段からの入力信号である第２の論理信号５１１がＬレベルであるため昇圧動作を実施しない。
【００１３】
このように外部電源５０１が低電圧領域である場合には、第２の内部昇圧電源ブロック５０５で昇圧動作を実施して内部電源５０２をメモリに供給し、第１の内部昇圧電源ブロック５０４では昇圧動作、及び内部電源５０２への電流供給は実施しない。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２０００−０５７７６５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
近年のＳｏＣ全体の外部電源の低電圧化と電源変動とに伴う課題としてはまず、外部電源のメモリへの直接供給が低電圧化やピン数削減等のために困難になってきている点が挙げられ、また外部電源の低電圧化によって、外部電源とメモリに供給するべき内部電源との電圧が逆転（内部電源の方が高くなる）してしまう場合には、内部降圧電源ブロックを用いて外部電源を降圧して内部電源を生成することが不可能になるという背景がある。また、外部電源が内部電源の電圧よりも高い電圧であっても、両者の間の電圧差が小さくなってきているために内部降圧電源ブロックを用いても十分な電流供給が行えずに、電力効率が悪い、あるいは内部電源生成が不十分になってしまい、結果として安定した内部電源を供給できないことになるという状況も起こりうる。これに加えて、外部電源に何らかの要因（一例としてはＳｏＣ内部での電源配線インピーダンスに起因する電圧降下や、ＳｏＣ内部回路での瞬間的な過渡電流の発生による電圧降下等）による電源変動が生じた場合には、その影響はより一層顕著になってくる。そのため、内部降圧電源ブロックの代わりに内部昇圧電源ブロックを用いて外部電源よりも高い電圧である内部電源を生成するという方式が一般的であるが、回路の特性上、内部昇圧電源ブロックは内部降圧電源ブロックに比べて電力効率が下がる、また必要とする回路素子数や回路面積が大きくなるという課題がある。
【００１６】
また、前述の従来例や特許文献１によれば、外部電源が十分な電圧を保持している通常状態では、搭載している複数の内部昇圧電源ブロックのうちの一部を動作させて外部電源を内部で昇圧してメモリに内部電源として供給し、外部電源が所定の電圧以下まで低くなってしまった場合には、内部に搭載している内部降圧電源ブロックに外部電源を入力して一旦内部降圧電源を生成し、搭載している複数の内部昇圧電源ブロックのうち、前述の内部昇圧電源ブロックとは異なる他の内部昇圧電源ブロックにこの内部降圧電源を供給して昇圧動作を実施してメモリに内部電源を供給する構成が開示されている。この構成では、外部電源の電圧が低下した場合でもメモリに安定した内部電源を供給することは可能となるが、その一方で昇圧動作を実施する元の電源の電圧レベルに応じた内部昇圧電源ブロックを複数種類搭載する必要があり、また外部電源が所定の電圧以下まで低くなって内部降圧電源ブロックを使用する場合には、外部電源を一旦降圧してから再度昇圧するという２段階の内部電源生成動作が必要となる。
【００１７】
内部昇圧電源ブロックは、オシレータ回路やポンプ回路を搭載することが一般的であるため、前述のように、内部降圧電源ブロックと比較すると単体でも非常に大きな回路面積を必要とし、従来例の構成等では更にこの内部昇圧電源ブロックを複数種類搭載しているため、必要となる回路面積も大幅に増加してしまい、ＳｏＣ全体としてのチップ面積増加に大きな影響を与えてしまうという課題があった。また、外部電源を一旦降圧してから再度昇圧動作を実施するという２段階の内部電源生成動作を実施する場合には、内部降圧電源ブロックのみで内部電源を生成した場合と比べて消費する電力が大幅に増加してしまい、結果としてＳｏＣ全体での消費電力が増加することによって、外部電源電圧を下げてもＳｏＣとして所望の電力削減効果が得られない等の懸念が容易に想定しうる。このことから、内部電源回路を有する半導体集積回路として、外部電源電圧が低電圧化した場合でも、面積増加や消費電力の増大を抑制しつつ安定した内部電源をメモリに供給することが非常に困難であった。
【００１８】
本発明は、このような課題に鑑みてなされたものであり、外部電源をもとに内部電源回路で内部電源を生成してメモリに内部電源を供給する際に、チップ面積を削減し、消費電力の増大を抑制しつつ安定した内部電源をメモリに供給することを目的とするものである。
【課題を解決するための手段】
【００１９】
上記課題を解決するために、本発明の第１の半導体集積回路は、外部電源をもとに降圧動作を実施する内部降圧電源ブロックと、前記外部電源をもとに昇圧動作を実施する内部昇圧電源ブロックとを備え、前記外部電源が通常の電圧である領域では、前記内部降圧電源ブロックのみを使用して所望の電圧の内部電源を生成し、前記外部電源が低電圧である領域では、前記内部降圧電源ブロックに加えて又は前記内部降圧電源ブロックに代えて前記内部昇圧電源ブロックを使用して前記所望の電圧の内部電源を生成することを特徴とする。
【００２０】
また、本発明の第２の半導体集積回路は、選択された電源をもとに降圧動作を実施する内部降圧電源ブロックと、外部電源をもとに内部昇圧電源を生成する内部昇圧電源ブロックとを備え、前記外部電源が通常の電圧である領域では、前記内部降圧電源ブロックが前記外部電源から所望の電圧の内部電源を生成し、前記外部電源が低電圧である領域では、前記内部昇圧電源ブロックが生成した前記内部昇圧電源から前記内部降圧電源ブロックが前記所望の電圧の内部電源を生成することを特徴とする。
【発明の効果】
【００２１】
本発明は、外部電源をもとに内部に搭載する内部電源回路を使用して内部電源を生成する半導体集積回路に関して有効な技術であり、チップ面積を削減し、消費電力の増大を抑制しつつ安定した内部電源を生成することを可能にする。更には、使用する回路を複数の内部電源ブロックで共用することにより更なるチップ面積の削減を実現するものである。
【図面の簡単な説明】
【００２２】
【図１】本発明の第１の実施形態に係る半導体集積回路のブロック図である。
【図２】本発明の第２の実施形態に係る半導体集積回路のブロック図である。
【図３】本発明の第３の実施形態に係る半導体集積回路のブロック図である。
【図４】本発明の第４の実施形態に係る半導体集積回路のブロック図である。
【図５】従来の半導体集積回路のブロック図である。
【発明を実施するための形態】
【００２３】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００２４】
《第１の実施形態》
図１は、本発明の第１の実施形態による内部電源回路を備えた半導体集積回路の概略構成を示す図である。以下、内部電源回路を備えた半導体集積回路の代表的な内部電源生成の動作における本発明の実施の形態を説明する。
【００２５】
本発明の第１の実施形態での半導体集積回路は、内部降圧電源ブロック１０１と、内部昇圧電源ブロック１１２と、リファレンス生成回路１０４とから構成される。
【００２６】
内部降圧電源ブロック１０１は、３．３Ｖの外部電源１０２、２．６Ｖが必要となる内部電源１０３、リファレンス回路１０４において定電圧源等から生成される１．３Ｖの定電圧であるリファレンス電圧１０５、リファレンス電圧１０５と後述の内部電源フィードバック電圧１１１とが入力され、内部電源フィードバック電圧１１１がリファレンス電圧１０５より低くなった場合に検知信号Ｌレベルを出力する第１のアンプ回路１０６、第１のアンプ回路１０６で生成される検知信号である第１の検知信号１０７、外部電源１０２から内部電源１０３を生成するための降圧用ＰＭＯＳトランジスタ１０８、内部電源１０３の電圧をもとに内部電源１０３の２分の１の電圧を出力するための第１の抵抗素子１０９、第１の抵抗素子１０９と同じ抵抗値を持つ第２の抵抗素子１１０、内部電源１０３から第１の抵抗素子１０９を介して内部電源１０３の２分の１の電圧値として出力される内部電源フィードバック電圧１１１から構成されている。
【００２７】
内部昇圧電源ブロック１１２は、３．３Ｖの外部電源１０２、２．６Ｖが必要となる内部電源１０３、外部電源１０２を昇圧するためのポンプ回路１１３、外部電源１０２が供給されると自動的に昇圧動作のための基準信号を生成し、入力される制御信号のレベルに応じてこの基準信号を出力するかどうかを制御するオシレータ回路１１４、外部電源１０２をもとに外部電源１０２の２分の１の電圧を出力するための第３の抵抗素子１１５、第３の抵抗素子１１５と同じ抵抗値を持つ第４の抵抗素子１１６、第３の抵抗素子１１５を介して外部電源１０２の２分の１の電圧値として出力される外部電源フィードバック電圧１１７、リファレンス電圧１０５と外部電源フィードバック電圧１１７とが入力され、外部電源フィードバック電圧１１７がリファレンス電圧１０５より低くなった場合に検知信号Ｈレベルを出力する第２のアンプ回路１１８、第２のアンプ回路１１８で生成される検知信号である第２の検知信号１１９、第１の検知信号１０７の信号極性を反転するためのインバータ回路である第１の論理回路１２０、第１の検知信号１０７の信号極性を第１の論理回路１２０を介して反転させた第３の検知信号１２１、第２の検知信号１１９と第３の検知信号１２１とを入力して否定論理積（ＮＡＮＤ）をとるための第２の論理回路１２２、第２の論理回路１２２から出力されてオシレータ回路１１４に入力され、オシレータ回路１１４で生成される基準信号を出力するかどうかを制御するための第１の論理信号１２３、オシレータ回路１１４から出力されてポンプ回路１１３に入力される、内部昇圧動作を実施するためのオシレータ信号である第２の論理信号１２４から構成されている。
【００２８】
内部降圧電源ブロック１０１では、外部電源１０２から、降圧用ＰＭＯＳトランジスタ１０８を介して内部電源１０３に電流を供給することにより、内部電源１０３としてメモリ（図示していない）に電流を供給する。
【００２９】
一方、内部昇圧電源ブロック１１２では、外部電源１０２をポンプ回路１１３に供給し、オシレータ回路１１４からポンプ回路１１３を動作させるための第２の論理信号１２４が入力された場合に、外部電源１０２を昇圧して内部電源１０３を生成してメモリ（図示していない）に供給する。オシレータ回路１１４は、外部電源１０２の供給とともに内部で自動で生成している基準信号を、入力である第１の論理信号１２３がＬレベルのときに第２の論理信号１２４として出力し、第１の論理信号１２３がＨレベルのときには何も出力しない回路構成をとっている。
【００３０】
以上のように構成された本発明の第１の実施形態に関して、最初に外部電源１０２が通常電圧である領域、一例として外部電源１０２が３．３Ｖ、内部電源１０３が２．６Ｖの場合を例として説明する。
【００３１】
まず、内部降圧電源ブロック１０１では、内部電源１０３が所望の電圧である２．６Ｖを下回った場合、第１の抵抗素子１０９と第２の抵抗素子１１０とを介して内部電源１０３の２分の１の電圧（＜１．３Ｖ）が内部電源フィードバック電圧１１１として第１のアンプ回路１０６に入力される。一方、リファレンス生成回路１０４で生成された定電圧１．３Ｖであるリファレンス電圧１０５も第１のアンプ回路１０６に入力され、両者の間で電圧比較が行われる。この場合には、内部電源フィードバック電圧１１１（＜１．３Ｖ）の方がリファレンス電圧１０５（＝１．３Ｖ）よりも低いため、第１のアンプ回路１０６は検知信号として第１の検知信号１０７にＬレベルの信号を出力する。これを受けて、降圧用ＰＭＯＳトランジスタ１０８のゲート入力がＬレベルとなり、降圧用ＰＭＯＳトランジスタ１０８はオンして外部電源１０２から内部電源１０３へ電流を供給し、内部電源１０３を所望の電圧である２．６Ｖまで上昇させる。内部電源１０３に十分な電流が供給され、所望の電圧である２．６Ｖまで達すると、内部電源フィードバック電圧１１１は内部電源１０３の２分の１の電圧と設定しているために１．３Ｖに達し、第１のアンプ回路１０６では、内部電源フィードバック電圧１１１がリファレンス電圧１０５よりも高くなるため、第１の検知信号１０７はＬレベルからＨレベルへと切り替わる。これを受けて、降圧用ＰＭＯＳトランジスタ１０８のゲート入力がＬレベルからＨレベルへと切り替わるために降圧用ＰＭＯＳトランジスタ１０８はオフし、外部電源１０２から内部電源１０３への電流供給は止まる。
【００３２】
このようにして、内部降圧電源ブロック１０１は、内部電源１０３が所望の電圧である２．６Ｖを下回ると降圧動作を実施して外部電源１０２から内部電源１０３へ電流を供給して内部電源１０３が２．６Ｖを維持するよう動作する。
【００３３】
一方、このとき、内部昇圧電源ブロック１１２は、外部電源１０２の電圧をモニターするために第３の抵抗素子１１５と第４の抵抗素子１１６とによって外部電源１０２の２分の１の電圧である外部電源フィードバック電圧１１７を常時生成している。外部電源フィードバック電圧１１７と、前述のリファレンス生成回路１０４で生成した定電圧１．３Ｖであるリファレンス電圧１０５とを、第２のアンプ回路１１８に入力する。外部電源１０２は通常電圧領域であり３．３Ｖの電圧を保持しているため、外部電源フィードバック電圧１１７（＝１．６５Ｖ）はリファレンス電圧１０５（＝１．３Ｖ）を上回っており、両者を比較して第２のアンプ回路１１８はＬレベルの信号を第２の検知信号１１９として出力する。次に、内部電源１０３が２．６Ｖを下回っている場合には前述の内部降圧電源ブロック１０１での動作によって第１のアンプ回路１０６からはＬレベルの信号が、内部電源１０３が２．６Ｖを上回っている場合にはＨレベルの信号がそれぞれ第１の検知信号１０７として出力される。この第１の検知信号１０７は、降圧用ＰＭＯＳトランジスタ１０８のゲートに入力されると同時に内部昇圧電源ブロック１１２、より詳細にはインバータ回路である第１の論理回路１２０にも入力される。この第１の論理回路１２０を介して第１の検知信号１０７は反転して第３の検知信号１２１として、内部電源１０３が２．６Ｖを下回っている場合にはＨレベル、内部電源１０３が２．６Ｖを上回っている場合にはＬレベルの論理信号としてＮＡＮＤ回路である第２の論理回路１２２に入力される。第２の論理回路１２２では、内部電源１０３が２．６Ｖを下回っている場合にはＬレベルの第２の検知信号１１９とＨレベルの第３の検知信号１２１とが、内部電源１０３が２．６Ｖを上回っている場合にはＬレベルの第２の検知信号１１９とＬレベルの第３の検知信号１２１とがそれぞれ入力され、第３の検知信号１２１がＨレベル、Ｌレベルのいずれであっても、第２の検知信号１１９がＬレベルであるためにＨレベルの論理信号である第１の論理信号１２３を出力する。オシレータ回路１１４は、入力である第１の論理信号１２３がＨレベルであるために内部で生成している基準信号を出力せず、後段のポンプ回路１１３へは何も入力されないために昇圧動作は実施されない。
【００３４】
このため、内部昇圧電源ブロック１１２は、外部電源１０２が通常の電圧領域である３．３Ｖの電圧を保持している場合には、内部電源１０３の電圧レベルによらずに昇圧動作を実施しない。
【００３５】
よって、外部電源１０２が通常の電圧領域である場合に、内部電源１０３の電圧レベルが低下したときには内部降圧電源ブロック１０１からのみ電流供給を実施して内部電源１０３の電圧を２．６Ｖに維持するように動作する。
【００３６】
次に、外部電源１０２が低電圧である領域、一例として外部電源１０２が２．５Ｖ、内部電源１０３が２．６Ｖの場合を例として説明する。
【００３７】
まず、内部降圧電源ブロック１０１では、内部電源１０３が所望の電圧である２．６Ｖを下回った場合、第１の抵抗素子１０９と第２の抵抗素子１１０とを介して内部電源１０３の２分の１の電圧（＜１．３Ｖ）が内部電源フィードバック電圧１１１として第１のアンプ回路１０６に入力される。一方、リファレンス生成回路１０４で生成された定電圧１．３Ｖであるリファレンス電圧１０５も第１のアンプ回路１０６に入力され、両者の間で電圧比較が行われる。この場合には、内部電源フィードバック電圧１１１（＜１．３Ｖ）の方がリファレンス電圧１０５（＝１．３Ｖ）よりも低いため、第１のアンプ回路１０６は検知信号として第１の検知信号１０７にＬレベルの信号を出力する。これを受けて、降圧用ＰＭＯＳトランジスタ１０８のゲート入力がＬレベルとなり、降圧用ＰＭＯＳトランジスタ１０８はオンして外部電源１０２から内部電源１０３へ電流を供給し、内部電源１０３を所望の電圧である２．６Ｖまで上昇させるよう動作するが、外部電源１０２の電圧２．５Ｖが内部電源１０３の所望の電圧である２．６Ｖよりも低いため、最大でも２．５Ｖまでしか内部電源１０３を上昇させることができない。内部電源フィードバック電圧１１１は内部電源１０３の２分の１の電圧と設定しているために最大でも１．２５Ｖまでしか上昇せず、第１のアンプ回路１０６では、内部電源フィードバック電圧１１１がリファレンス電圧１０５よりも高くなることはなく、常にリファレンス電圧１０５の方が高くなるために第１のアンプ回路１０６の出力である第１の検知信号１０７はＬレベルのままとなり、降圧用ＰＭＯＳトランジスタ１０８のゲート入力もＬレベルのままであるために内部降圧電源ブロック１０１は動作し続け、外部電源１０２から内部電源１０３へ電流を供給し続けることになる。ここで、他方の内部昇圧電源ブロック１１２も同時に動作（後述）して内部電源１０３に電流を供給することによって内部電源１０３が２．６Ｖを維持できるように動作するため、内部電源１０３が２．６Ｖに達した時点で内部電源フィードバック電圧１１１は内部電源１０３の２分の１の電圧と設定しているために１．３Ｖに達し、第１のアンプ回路１０６では、内部電源フィードバック電圧１１１がリファレンス電圧１０５よりも高くなるため、第１の検知信号１０７はＬレベルからＨレベルへと切り替わる。これを受けて、降圧用ＰＭＯＳトランジスタ１０８のゲート入力がＬレベルからＨレベルへと切り替わるために降圧用ＰＭＯＳトランジスタ１０８はオフし、外部電源１０２から内部電源１０３への電流供給は止まる。
【００３８】
一方、このとき、内部昇圧電源ブロック１１２は、外部電源１０２の電圧をモニターするために第３の抵抗素子１１５と第４の抵抗素子１１６とによって外部電源１０２の２分の１の電圧である外部電源フィードバック電圧１１７を常時生成している。外部電源フィードバック電圧１１７と、前述のリファレンス生成回路１０４で生成した定電圧１．３Ｖであるリファレンス電圧１０５とを、第２のアンプ回路１１８に入力する。外部電源１０２は低電圧領域であり２．５Ｖの電圧であるため、外部電源フィードバック電圧１１７（＝１．２５Ｖ）はリファレンス電圧１０５（＝１．３Ｖ）を下回っており、両者を比較して第２のアンプ回路１１８はＨレベルの信号を第２の検知信号１１９として出力する。次に、内部電源１０３が２．６Ｖを下回っている場合には前述の内部降圧電源ブロック１０１での動作によって第１のアンプ回路１０６からはＬレベルの信号が、内部電源１０３が２．６Ｖを上回っている場合にはＨレベルの信号がそれぞれ第１の検知信号１０７として出力される。この第１の検知信号１０７は、降圧用ＰＭＯＳトランジスタ１０８のゲートに入力されると同時に内部昇圧電源ブロック１１２、より詳細にはインバータ回路である第１の論理回路１２０にも入力される。この第１の論理回路１２０を介して第１の検知信号１０７は反転して第３の検知信号１２１として、内部電源１０３が２．６Ｖを下回っている場合にはＨレベル、内部電源１０３が２．６Ｖを上回っている場合にはＬレベルの論理信号としてＮＡＮＤ回路である第２の論理回路１２２に入力される。第２の論理回路１２２では、内部電源１０３が２．６Ｖを下回っている場合にはＨレベルの第２の検知信号１１９とＨレベルの第３の検知信号１２１とが、内部電源１０３が２．６Ｖを上回っている場合にはＨレベルの第２の検知信号１１９とＬレベルの第３の検知信号１２１とがそれぞれ入力される。内部電源１０３が２．６Ｖを下回っている場合、つまり電流供給が必要な状態では、Ｈレベルの第２の検知信号１１９とＨレベルの第３の検知信号１２１とから、第２の論理回路１２２はＬレベルの信号を第１の論理信号１２３に出力し、オシレータ回路１１４は内部で生成している基準信号を第２の論理信号１２４としてポンプ回路１１３に出力する。ポンプ回路１１３は第２の論理信号１２４が入力されているため昇圧動作を実施し、外部電源１０２を昇圧して電流を内部電源１０３に供給し、内部電源１０３が２．６Ｖに達するまで動作する。そして、内部電源１０３が２．６Ｖに達した後、あるいは内部電源１０３が元々２．６Ｖを上回っている場合、つまり電流供給が不要である状態では、第３の検知信号１２１はＬレベルであるため、Ｈレベルの第２の検知信号１１９とから、第２の論理回路１２２はＨレベルの信号を第１の論理信号１２３に出力し、オシレータ回路１１４は内部で生成している基準信号を出力しない。ポンプ回路１１３は第２の論理信号１２４が入力されないため昇圧動作を実施しない。
【００３９】
このように内部昇圧電源ブロック１１２は、外部電源１０２が低電圧領域である場合には、内部電源１０３の電圧レベルに応じて昇圧動作を実施するどうかを制御され、内部電源１０３が所望の電圧である２．６Ｖを満たしているときには昇圧動作は実施せず、内部電源１０３が２．６Ｖを下回っているときには２．６Ｖに達するまで昇圧動作を実施し、２．６Ｖに達した時点で昇圧動作を停止する動作をとる。
【００４０】
よって、外部電源１０２が低電圧領域である場合に、内部電源１０３の電圧レベルが低下したときには、内部降圧電源ブロック１０１から電流供給を実施して内部電源１０３の電圧を２．６Ｖに上昇させるために動作するが、内部降圧電源ブロック１０１の動作だけでは十分な電流供給ができない（２．６Ｖまで電圧を上げることができない）場合には、内部昇圧電源ブロック１１２も動作して外部電源１０２をもとに昇圧動作を実施して内部電源１０３を２．６Ｖに維持する動作をとる。
【００４１】
以上のような構成によれば、外部電源１０２の電圧がメモリに供給する内部電源１０３の電圧を下回った場合、つまり外部電源１０２の電圧が低電圧となった場合でも、内部降圧電源ブロック１０１での電流供給に加えて内部昇圧電源ブロック１１２の動作による電流供給を実施することにより、安定して内部電源１０３をメモリに供給することが可能となり、回路面積や電力効率の観点から見ても、従来例のように複数の内部昇圧回路を搭載する場合に対して大幅な面積削減、電力削減を同時に実現できる。
【００４２】
また、一般的には内部昇圧電源ブロック１１２のような昇圧電源回路では、昇圧ポンプ動作による内部電源１０３の電圧変動ノイズが大きくなり、メモリに供給する電源に変動が起こることが課題となるが、以上のような構成によれば、内部昇圧電源ブロック１１２でのポンプ動作による内部電源１０３の電圧変動ノイズは、内部降圧電源ブロック１０１内で電圧のフィードバックを実施し、内部降圧電源ブロック１０１からも電流を供給する構成をとることによって抑制される。
【００４３】
また、リファレンス生成回路１０４やリファレンス電圧１０５及び第１の検知信号１０７を内部降圧電源ブロック１０１と内部昇圧電源ブロック１１２とで共用することにより、個別にそれぞれの回路を構成する場合に対して回路面積を大幅に削減することが可能となる。
【００４４】
また、内部電源１０３が低下しているかどうかを検知するための内部電源フィードバック電圧１１１、及び外部電源１０２が低下しているかどうかを検知するための外部電源フィードバック電圧１１７を、それぞれ第１の抵抗素子１０９、第２の抵抗素子１１０、第３の抵抗素子１１５、第４の抵抗素子１１６を用いて２分の１の電圧に変換して検知に用いることにより、外部電源１０２が内部電源１０３を下回った場合でも、第１のアンプ回路１０６及び第２のアンプ回路１１８に内部電源フィードバック電圧１１１と同じレベルの電圧（１．３Ｖ程度）を供給できるため、安定した検知動作を実現できる。これは、例えばリファレンス生成回路１０４で生成するリファレンス電圧１０５を２．６Ｖとし、内部電源１０３を電圧変換せずにそのまま両者を第１のアンプ回路１０６に入力して検知する回路構成をとった場合には、外部電源１０２が２．５Ｖに低下したとき、つまり内部電源１０３の所望の電圧である２．６Ｖを下回ってしまったとき等では、リファレンス生成回路１０４が２．５Ｖまでのリファレンス電圧１０５しか生成できなくなってしまい、これにより内部降圧電源ブロック１０１及び内部昇圧電源ブロック１１２が動作しても、内部電源１０３を２．５Ｖまでしか上げられなくなってしまうという課題を解決できる構成である。外部電源フィードバック電圧１１７も、リファレンス電圧１０５を１．３Ｖの定電圧で生成していることに合わせて、外部電源１０２の２分の１の電圧に設定している。
【００４５】
なお、本実施形態では、内部電源フィードバック電圧１１１を内部電源１０３の２分の１の電圧に、外部電源フィードバック電圧１１７を外部電源１０２の２分の１の電圧に、リファレンス電圧１０５を１．３Ｖの定電圧にそれぞれ設定した一例を示したが、これに限定するものではなく、内部電源フィードバック電圧１１１、外部電源フィードバック電圧１１７、リファレンス電圧１０５が内部電源１０３より低い電圧であれば同等の効果を実現できる。
【００４６】
また、本実施形態では、内部電源フィードバック電圧１１１、外部電源フィードバック電圧１１７、リファレンス電圧１０５を内部電源１０３より低い電圧に設定した一例を示したが、これに限定するものではなく、一例として示した抵抗素子や昇圧回路等の電圧変換回路を用いてより高い電圧に設定しても、同様にリファレンス電圧１０５も抵抗素子等の電圧変換回路や昇圧回路等を用いて高い電圧として供給すれば、外部電源１０２が低電圧となった場合にも電源回路として十分な動作を実現することができるため、同等の効果を実現できる。
【００４７】
また、本実施形態では、内部電源フィードバック電圧１１１、外部電源フィードバック電圧１１７を生成するのに抵抗素子を用いる一例を示したが、これに限定するものではなく、電圧を変換する別の手段を用いても同等の効果を実現できる。
【００４８】
また、本実施形態では、外部電源１０２が低電圧の領域では内部降圧電源ブロック１０１と内部昇圧電源ブロック１１２とを両方動作させる一例を示したが、これに限定するものではなく、外部電源１０２が低電圧の領域では内部降圧電源ブロック１０１の動作を停止して内部昇圧電源ブロック１１２のみを動作させて内部電源１０３を供給することも可能である。この場合には内部降圧電源ブロック１０１内の降圧用ＰＭＯＳトランジスタ１０８のゲート入力に、第１の検知信号１０７と第２の検知信号１１９とを入力とする論理回路、より具体的にはＯＲ回路等を追加して、外部電源１０２が低電圧領域、つまり第２の検知信号１１９がＨレベルのときには降圧用ＰＭＯＳトランジスタ１０８のゲート入力をＨレベルにする構成とすればよい。
【００４９】
また、本実施形態では、リファレンス電圧１０５を定電圧の１．３Ｖとして設定した一例を示したが、これに限定するものではなく、リファレンス生成回路１０４内で任意の電圧に設定しても同様の効果を実現できる。これと、内部電源フィードバック電圧１１１を任意の電圧に設定することにより、メモリに供給する内部電源１０３の電圧を自由に設定することができるため、メモリで複数の電圧の内部電源１０３が要求される場合でも対応することが可能となる。
【００５０】
また、本実施形態では、外部電源１０２が内部電源１０３の電圧である２．６Ｖを下回ったときに内部昇圧電源ブロック１１２を動作させる一例を示したが、これに限定するものではなく、外部電源１０２と内部電源１０３との電圧差が小さくなったとき、一例としては外部電源１０２が２．７Ｖ程度の電圧まで低下したときに内部昇圧電源ブロック１１２を動作させる等しても、同等の効果を実現できる。この場合には、外部電源１０２と内部電源１０３との電圧差が小さくなることによって、外部電源１０２から降圧用ＰＭＯＳトランジスタ１０８を介して内部電源１０３に電流を供給する際の電力効率が低下する前に内部昇圧電源ブロック１１２を動作させることによって、内部電源１０３を供給する際に電力効率が低下するのを抑制することが可能となる。
【００５１】
《第２の実施形態》
図２は、本発明の第２の実施形態による内部電源回路を備えた半導体集積回路の概略構成を示す図である。以下、内部電源回路を備えた半導体集積回路の代表的な内部電源生成の動作における本発明の実施の形態を説明する。
【００５２】
なお、図２の構成要素のうちで図１に記載している構成要素と同じ構成を持つものに関しては同じ符号を付与している。
【００５３】
本発明の第２の実施形態での半導体集積回路は、内部降圧電源ブロック２００と、内部昇圧電源ブロック２０１と、リファレンス生成回路１０４とから構成される。
【００５４】
内部降圧電源ブロック２００は、３．３Ｖの外部電源１０２、２．６Ｖが必要となる内部電源１０３、リファレンス回路１０４において定電圧源等から生成される１．３Ｖの定電圧であるリファレンス電圧１０５、リファレンス電圧１０５と後述の内部電源フィードバック電圧１１１とが入力され、内部電源フィードバック電圧１１１がリファレンス電圧１０５より低くなった場合に検知信号Ｌレベルを出力する第１のアンプ回路１０６、第１のアンプ回路１０６で生成される検知信号である第１の検知信号１０７、外部電源１０２又は後述の内部昇圧電源２０４から内部電源１０３を生成するための降圧用ＰＭＯＳトランジスタ１０８、内部電源１０３の電圧をもとに内部電源１０３の２分の１の電圧を出力するための第１の抵抗素子１０９、第１の抵抗素子１０９と同じ抵抗値を持つ第２の抵抗素子１１０、内部電源１０３から第１の抵抗素子１０９を介して内部電源１０３の２分の１の電圧値として出力される内部電源フィードバック電圧１１１、後述する内部昇圧電源ブロック２０１で生成する内部昇圧電源２０４、後述する内部昇圧電源ブロック２０１内で生成される第２の検知信号１１９の信号論理を反転させるためのインバータ回路で構成される第１の論理回路２０５、第１の論理回路２０５によって第２の検知信号１１９の信号論理を反転させた信号である第３の検知信号２０６、外部電源１０２と降圧用ＰＭＯＳトランジスタ１０８のソースノードとの間の接続を第３の検知信号２０６で制御し、第３の検知信号２０６がＨレベルのときに両端のノードを接続、Ｌレベルのときには切断する第１のスイッチ２０２、後述する内部昇圧電源２０４と降圧用ＰＭＯＳトランジスタ１０８のソースノードとの間の接続を第２の検知信号１１９で制御し、第２の検知信号１１９がＨレベルのときに両端のノードを接続、Ｌレベルのときには切断する第２のスイッチ２０３から構成されている。
【００５５】
内部昇圧電源ブロック２０１は、３．３Ｖの外部電源１０２、昇圧動作の実施により生成する内部昇圧電源２０４、外部電源１０２を昇圧して内部昇圧電源２０４を生成するためのポンプ回路１１３、外部電源１０２が供給されると自動的に昇圧動作のための基準信号を生成し、入力される制御信号のレベルに応じてこの基準信号を出力するかどうかを制御するオシレータ回路１１４、外部電源１０２をもとに外部電源１０２の２分の１の電圧を出力するための第３の抵抗素子１１５、第３の抵抗素子１１５と同じ抵抗値を持つ第４の抵抗素子１１６、第３の抵抗素子１１５を介して外部電源１０２の２分の１の電圧値として出力される外部電源フィードバック電圧１１７、リファレンス電圧１０５と外部電源フィードバック電圧１１７とが入力され、外部電源フィードバック電圧１１７がリファレンス電圧１０５より低くなった場合に検知信号Ｈレベルを出力する第２のアンプ回路１１８、第２のアンプ回路１１８で生成される検知信号であり内部降圧電源ブロック２００にも入力される第２の検知信号１１９、第２の検知信号１１９の信号論理を反転させるためのインバータ回路で構成される第２の論理回路２０７、第２の論理回路２０７を介して第２の検知信号１１９の信号論理を反転した信号であり、オシレータ回路１１４で生成される基準信号を出力するかどうかを制御する第１の論理信号２０８、オシレータ回路１１４から出力されてポンプ回路１１３に入力される、内部昇圧動作を実施するためのオシレータ信号である第２の論理信号１２４から構成されている。
【００５６】
内部降圧電源ブロック２００では、外部電源１０２から第１のスイッチ２０２を介した後、又は後述する内部昇圧電源２０４から第２のスイッチ２０３を介した後に、降圧用ＰＭＯＳトランジスタ１０８を介して内部電源１０３に電流を供給することにより、内部電源１０３としてメモリ（図示していない）に電流を供給する。第１のスイッチ２０２及び第２のスイッチ２０３の接続切り替えは、外部電源１０２の電圧レベルによって後述の内部昇圧電源ブロック２０１で生成される第２の検知信号１１９によって行われる。
【００５７】
一方、内部昇圧電源ブロック２０１では、外部電源１０２をポンプ回路１１３に供給し、オシレータ回路１１４からポンプ回路１１３を動作させるための第２の論理信号１２４が入力された場合に、外部電源１０２を昇圧して内部昇圧電源２０４が生成され、これを内部降圧電源ブロック２００に供給する。オシレータ回路１１４は、外部電源１０２の供給とともに内部で自動で生成している基準信号を、第２の検知信号１１９の反転信号である第１の論理信号２０８がＬレベルのときに第２の論理信号１２４として出力し、第１の論理信号２０８がＨレベルのときには何も出力しない回路構成をとっている。
【００５８】
以上のように構成された本発明の第２の実施形態に関して、最初に外部電源１０２が通常電圧である領域、一例として外部電源１０２が３．３Ｖ、内部電源１０３が２．６Ｖの場合を例として説明する。
【００５９】
まず、内部降圧電源ブロック２００では、内部電源１０３が所望の電圧である２．６Ｖを下回った場合、第１の抵抗素子１０９と第２の抵抗素子１１０とを介して内部電源１０３の２分の１の電圧（＜１．３Ｖ）が内部電源フィードバック電圧１１１として第１のアンプ回路１０６に入力される。一方、リファレンス生成回路１０４で生成された定電圧１．３Ｖであるリファレンス電圧１０５も第１のアンプ回路１０６に入力され、両者の間で電圧比較が行われる。この場合には、内部電源フィードバック電圧１１１（＜１．３Ｖ）の方がリファレンス電圧１０５（＝１．３Ｖ）よりも低いため、第１のアンプ回路１０６は検知信号として第１の検知信号１０７にＬレベルの信号を出力する。これを受けて、降圧用ＰＭＯＳトランジスタ１０８のゲート入力がＬレベルとなり、降圧用ＰＭＯＳトランジスタ１０８はオンする。一方、このとき、内部昇圧電源ブロック２０１では、外部電源１０２が３．３Ｖであるために、外部電源１０２の電圧をモニターするための第３の抵抗素子１１５と第４の抵抗素子１１６とによって外部電源１０２の２分の１の電圧である外部電源フィードバック電圧１１７（＝１．６５Ｖ）を常時生成している。外部電源フィードバック電圧１１７と、前述のリファレンス生成回路１０４で生成した定電圧１．３Ｖであるリファレンス電圧１０５とを、第２のアンプ回路１１８に入力する。外部電源１０２は通常電圧領域であり３．３Ｖの電圧を保持しているため、外部電源フィードバック電圧１１７（＝１．６５Ｖ）はリファレンス電圧１０５（＝１．３Ｖ）を上回っており、両者を比較して第２のアンプ回路１１８はＬレベルの信号を第２の検知信号１１９として出力する。この第２の検知信号１１９がＬレベルであることを受けて、内部降圧電源ブロック２００では、第２の検知信号１１９の反転信号である第３の検知信号２０６がＨレベルの信号となるため、第１のスイッチ２０２にはＨレベルが印加され、第１のスイッチ２０２は接続される。一方、第２のスイッチ２０３には第２の検知信号１１９がＬレベルとして印加されるため、第２のスイッチ２０３はオープン状態となり、内部昇圧電源２０４と降圧用ＰＭＯＳトランジスタ１０８とは接続されずにオープン状態となる。
【００６０】
これにより、第１のスイッチ２０２が接続されて第２のスイッチ２０３はオフされ、更に降圧用ＰＭＯＳトランジスタ１０８がオンされることから、外部電源１０２は、内部電源１０３へ第１のスイッチ２０２と降圧用ＰＭＯＳトランジスタ１０８とを介して電流を供給し、内部電源１０３を所望の電圧である２．６Ｖまで上昇させる。内部電源１０３に十分な電流が供給され、所望の電圧である２．６Ｖまで達すると、内部電源フィードバック電圧１１１は内部電源１０３の２分の１の電圧と設定しているために１．３Ｖに達し、第１のアンプ回路１０６では、内部電源フィードバック電圧１１１がリファレンス電圧１０５よりも高くなるため、第１の検知信号１０７はＬレベルからＨレベルへと切り替わる。これを受けて、降圧用ＰＭＯＳトランジスタ１０８のゲート入力がＬレベルからＨレベルへと切り替わるために降圧用ＰＭＯＳトランジスタ１０８はオフし、外部電源１０２から内部電源１０３への電流供給は止まる。
【００６１】
このようにして、内部降圧電源ブロック２００は、内部電源１０３が所望の電圧である２．６Ｖを下回ると降圧動作を実施して外部電源１０２から内部電源１０３へ電流を供給して内部電源１０３が２．６Ｖを維持するよう動作する。
【００６２】
一方、このとき、内部昇圧電源ブロック２０１は、前述のように外部電源１０２の電圧をモニターするための第３の抵抗素子１１５と第４の抵抗素子１１６とによって外部電源１０２の２分の１の電圧である外部電源フィードバック電圧１１７を常時生成している。外部電源フィードバック電圧１１７と、前述のリファレンス生成回路１０４で生成した定電圧１．３Ｖであるリファレンス電圧１０５とを、第２のアンプ回路１１８に入力する。外部電源１０２は通常電圧領域であり３．３Ｖの電圧を保持しているため、外部電源フィードバック電圧１１７（＝１．６５Ｖ）はリファレンス電圧１０５（＝１．３Ｖ）を上回っており、両者を比較して第２のアンプ回路１１８はＬレベルの信号を第２の検知信号１１９として出力する。第２の検知信号１１９がＬレベルを出力することを受けて、第２の論理回路２０７を介してオシレータ回路１１４の入力である第１の論理信号２０８にはＨレベルの信号が出力される。オシレータ回路１１４は、入力である第１の論理信号２０８がＨレベルで入力されるため、内部で生成している基準信号を出力せず、後段のポンプ回路１１３へは何も入力されないために昇圧動作は実施されない。
【００６３】
このため、内部昇圧電源ブロック２０１は、外部電源１０２が通常の電圧領域である３．３Ｖの電圧を保持している場合には、内部電源１０３の電圧レベルによらずに昇圧動作は実施せず、内部昇圧電源２０４としても電流供給を実施しない。
【００６４】
よって、外部電源１０２が通常の電圧領域である場合に、内部電源１０３の電圧レベルが低下したときには内部降圧電源ブロック２００からのみ電流供給を実施して内部電源１０３の電圧を２．６Ｖに維持するように動作する。
【００６５】
次に、外部電源１０２が低電圧である領域、一例として外部電源１０２が２．５Ｖ、内部電源１０３が２．６Ｖの場合を例として説明する。
【００６６】
まず、内部降圧電源ブロック２００では、内部電源１０３が所望の電圧である２．６Ｖを下回った場合、第１の抵抗素子１０９と第２の抵抗素子１１０とを介して内部電源１０３の２分の１の電圧（＜１．３Ｖ）が内部電源フィードバック電圧１１１として第１のアンプ回路１０６に入力される。一方、リファレンス生成回路１０４で生成された定電圧１．３Ｖであるリファレンス電圧１０５も第１のアンプ回路１０６に入力され、両者の間で電圧比較が行われる。この場合には、内部電源フィードバック電圧１１１（＜１．３Ｖ）の方がリファレンス電圧１０５（＝１．３Ｖ）よりも低いため、第１のアンプ回路１０６は検知信号として第１の検知信号１０７にＬレベルの信号を出力する。これを受けて、降圧用ＰＭＯＳトランジスタ１０８のゲート入力がＬレベルとなり、降圧用ＰＭＯＳトランジスタ１０８はオンする。一方、このとき、内部昇圧電源ブロック２０１では、外部電源１０２が２．５Ｖであるために、外部電源１０２の電圧をモニターするための第３の抵抗素子１１５と第４の抵抗素子１１６とによって外部電源１０２の２分の１の電圧である外部電源フィードバック電圧１１７（＝１．２５Ｖ）を常時生成している。外部電源フィードバック電圧１１７と、前述のリファレンス生成回路１０４で生成した定電圧１．３Ｖであるリファレンス電圧１０５とを、第２のアンプ回路１１８に入力する。外部電源１０２は低電圧領域であり２．５Ｖの電圧であるため、外部電源フィードバック電圧１１７（＝１．２５Ｖ）はリファレンス電圧１０５（＝１．３Ｖ）を下回っており、両者を比較して第２のアンプ回路１１８はＨレベルの信号を第２の検知信号１１９として出力する。この第２の検知信号１１９がＨレベルであることを受けて、内部降圧電源ブロック２００では、第２の検知信号１１９の反転信号である第３の検知信号２０６がＬレベルの信号となるため、第１のスイッチ２０２にはＬレベルが印加され、第１のスイッチ２０２はオープン状態となる。一方、第２のスイッチ２０３には第２の検知信号１１９がＨレベルとして印加されるため、第２のスイッチ２０３が接続された状態となり、内部昇圧電源２０４と降圧用ＰＭＯＳトランジスタ１０８とが接続された状態となる。つまり、後述する内部昇圧電源ブロック２０１で昇圧された内部昇圧電源２０４が内部降圧電源ブロック２００に供給されるため、内部昇圧電源２０４から第２のスイッチ２０３と降圧用ＰＭＯＳトランジスタ１０８とを介して内部電源１０３へ電流を供給し、内部電源１０３を所望の電圧である２．６Ｖまで上昇させる。内部電源１０３が２．６Ｖに達した時点で内部電源フィードバック電圧１１１は内部電源１０３の２分の１の電圧と設定しているために１．３Ｖに達し、第１のアンプ回路１０６では、内部電源フィードバック電圧１１１がリファレンス電圧１０５よりも高くなるため、第１の検知信号１０７はＬレベルからＨレベルへと切り替わる。これを受けて、降圧用ＰＭＯＳトランジスタ１０８のゲート入力がＬレベルからＨレベルへと切り替わるために降圧用ＰＭＯＳトランジスタ１０８はオフし、内部昇圧電源２０４から内部電源１０３への電流供給は止まる。
【００６７】
一方、このとき、内部昇圧電源ブロック２０１では、外部電源１０２の電圧をモニターするための第３の抵抗素子１１５と第４の抵抗素子１１６とによって外部電源１０２の２分の１の電圧である外部電源フィードバック電圧１１７（＝１．２５Ｖ）を常時生成している。外部電源フィードバック電圧１１７と、前述のリファレンス生成回路１０４で生成した定電圧１．３Ｖであるリファレンス電圧１０５とを、第２のアンプ回路１１８に入力する。外部電源１０２は低電圧領域であり２．５Ｖの電圧であるため、外部電源フィードバック電圧１１７（＝１．２５Ｖ）はリファレンス電圧１０５（＝１．３Ｖ）を下回っており、両者を比較して第２のアンプ回路１１８はＨレベルの信号を第２の検知信号１１９として出力する。第２の検知信号１１９がＨレベルを出力することを受けて、第２の論理回路２０７を介してオシレータ回路１１４の入力である第１の論理信号２０８にはＬレベルの信号が出力される。オシレータ回路１１４は、入力である第１の論理信号２０８がＬレベルで入力されるため、内部で生成している基準信号を第２の論理信号１２４としてポンプ回路１１３へ出力し、ポンプ回路１１３はこれを受けて昇圧動作を実施する。ポンプ回路１１３で昇圧された内部昇圧電源２０４は内部降圧電源ブロック２００へ供給され、前述の内部降圧電源ブロック２００での動作により、内部電源１０３に電流を供給するための電流ソースとなり内部降圧電源ブロック２００での動作により内部電源１０３が所望の電圧である２．６Ｖに達するまで電流を供給する。外部電源１０２が内部電源１０３の所望の電圧である２．６Ｖを再度上回った場合には、外部電源フィードバック電圧１１７が１．３Ｖを上回るため、第２のアンプ回路１１８の出力である第２の検知信号１１９はＨレベルからＬレベルに切り替わり、インバータ回路である第２の論理回路２０７を介してオシレータ回路１１４への入力信号である第１の論理信号２０８はＬレベルからＨレベルへと切り替わり、これを受けてオシレータ回路１１４は内部で生成している基準信号をポンプ回路１１３に出力するのを止め、ポンプ回路１１３は昇圧動作を止める。
【００６８】
このように内部昇圧電源ブロック２０１は、外部電源１０２が低電圧領域である場合には、外部電源１０２の電圧レベルに応じて昇圧動作を実施するどうかを制御され、外部電源１０２が内部電源１０３の所望の電圧である２．６Ｖを上回っているときには昇圧動作は実施せず、外部電源１０２が２．６Ｖを下回っているときには昇圧動作を実施し、２．６Ｖを上回った時点で昇圧動作を停止する動作をとる。
【００６９】
よって、外部電源１０２が低電圧領域である場合に、内部電源１０３の電圧レベルが低下したときには、内部降圧電源ブロック２００において外部電源１０２から内部電源１０３へ十分な電流供給ができなくなるために、内部昇圧電源ブロック２０１において昇圧した内部昇圧電源２０４を電源として内部降圧電源ブロック２００に外部電源１０２の代わりに電流を供給し、内部昇圧電源２０４から第２のスイッチ２０３と降圧用ＰＭＯＳトランジスタ１０８とを介して内部電源１０３に電流を供給して内部電源１０３を所望の電圧である２．６Ｖに維持する動作をとる。
【００７０】
以上のような構成によれば、外部電源１０２の電圧がメモリに供給する内部電源１０３の電圧を下回った場合、つまり外部電源１０２の電圧が低電圧となった場合でも、内部降圧電源ブロック２００において内部電源１０３に電流を供給する電源を、外部電源１０２から内部昇圧電源２０４に切り替えて内部電源１０３に電流を供給することにより、安定した内部電源１０３をメモリに供給することが可能となり、回路面積や電力効率の観点から見ても、従来例のように複数の内部昇圧回路を搭載する場合に対して大幅な面積削減、電力削減を同時に実現できる。
【００７１】
また、リファレンス生成回路１０４やリファレンス電圧１０５及び第２の検知信号１１９を内部降圧電源ブロック２００と内部昇圧電源ブロック２０１とで共用することにより、個別にそれぞれの回路を構成する場合に対して回路面積を大幅に削減することが可能となる。
【００７２】
また、内部電源１０３が低下しているかどうかを検知するための内部電源フィードバック電圧１１１、及び外部電源１０２が低下しているかどうかを検知するための外部電源フィードバック電圧１１７を、それぞれ第１の抵抗素子１０９、第２の抵抗素子１１０、第３の抵抗素子１１５、第４の抵抗素子１１６を用いて２分の１の電圧に変換して検知に用いることにより、外部電源１０２が内部電源１０３を下回った場合でも、第１のアンプ回路１０６及び第２のアンプ回路１１８に内部電源フィードバック電圧１１１と同じレベルの電圧（１．３Ｖ程度）を供給できるため、安定した検知動作を実現できる。これは、例えばリファレンス生成回路１０４で生成するリファレンス電圧１０５を２．６Ｖとし、内部電源１０３を電圧変換せずにそのまま両者を第１のアンプ回路１０６に入力して検知する回路構成をとった場合には、外部電源１０２が２．５Ｖに低下したとき、つまり内部電源１０３の所望の電圧である２．６Ｖを下回ってしまったとき等では、リファレンス生成回路１０４が２．５Ｖまでのリファレンス電圧１０５しか生成できなくなってしまい、これにより内部降圧電源ブロック２００及び内部昇圧電源ブロック２０１が動作しても、内部電源１０３を２．５Ｖまでしか上げられなくなってしまうという課題を解決できる構成である。外部電源フィードバック電圧１１７も、リファレンス電圧１０５を１．３Ｖの定電圧で生成していることに合わせて、外部電源１０２の２分の１の電圧に設定している。
【００７３】
なお、本実施形態では、内部電源フィードバック電圧１１１を内部電源１０３の２分の１の電圧に、外部電源フィードバック電圧１１７を外部電源１０２の２分の１の電圧に、リファレンス電圧１０５を１．３Ｖの定電圧にそれぞれ設定した一例を示したが、これに限定するものではなく、内部電源フィードバック電圧１１１、外部電源フィードバック電圧１１７、リファレンス電圧１０５が内部電源１０３より低い電圧であれば同等の効果を実現できる。
【００７４】
また、本実施形態では、内部電源フィードバック電圧１１１、外部電源フィードバック電圧１１７、リファレンス電圧１０５を内部電源１０３より低い電圧に設定した一例を示したが、これに限定するものではなく、一例として示した抵抗素子や昇圧回路等の電圧変換回路を用いてより高い電圧に設定しても、同様にリファレンス電圧１０５も抵抗素子等の電圧変換回路や昇圧回路等を用いて高い電圧として供給すれば、外部電源１０２が低電圧となった場合にも電源回路として十分な動作を実現することができるため、同等の効果を実現できる。
【００７５】
また、本実施形態では、内部電源フィードバック電圧１１１、外部電源フィードバック電圧１１７を生成するのに抵抗素子を用いる一例を示したが、これに限定するものではなく、電圧を変換する別の手段を用いても同等の効果を実現できる。
【００７６】
また、本実施形態では、リファレンス電圧１０５を定電圧の１．３Ｖとして設定した一例を示したが、これに限定するものではなく、リファレンス生成回路１０４内で任意の電圧に設定しても同様の効果を実現できる。これと、内部電源フィードバック電圧１１１を任意の電圧に設定することにより、メモリに供給する内部電源１０３の電圧を自由に設定することができるため、メモリで複数の電圧の内部電源１０３が要求される場合でも対応することが可能となる。
【００７７】
また、本実施形態では、外部電源１０２が内部電源１０３の電圧である２．６Ｖを下回ったときに内部昇圧電源ブロック２０１を動作させる一例を示したが、これに限定するものではなく、外部電源１０２と内部電源１０３との電圧差が小さくなったとき、一例としては外部電源１０２が２．７Ｖ程度の電圧まで低下したときに内部昇圧電源ブロック２０１を動作させる等しても、同等の効果を実現できる。この場合には、外部電源１０２と内部電源１０３との電圧差が小さくなることによって、外部電源１０２から第１のスイッチ２０２と降圧用ＰＭＯＳトランジスタ１０８とを介して内部電源１０３に電流を供給する際の電力効率が低下する前に内部昇圧電源ブロック２０１を動作させることによって、内部電源１０３を供給する際に電力効率が低下するのを抑制することが可能となる。
【００７８】
《第３の実施形態》
図３は、本発明の第３の実施形態による内部電源回路を備えた半導体集積回路の概略構成を示す図である。以下、内部電源回路を備えた半導体集積回路の代表的な内部電源生成の動作における本発明の実施の形態を説明する。
【００７９】
なお、図３の構成要素のうちで図１に記載している構成要素と同じ構成を持つものに関しては同じ符号を付与している。
【００８０】
本発明の第１の実施形態での構成に加えて、本実施形態では、内部降圧電源ブロック１０１の出力と内部昇圧電源ブロック３００の出力とを結合して内部電源１０３とするにあたり、内部昇圧電源ブロック３００の中で、ポンプ回路１１３の出力経路上に第５の抵抗素子３０１と容量素子３０２とからなるフィルタを追加した回路で構成されている。内部降圧電源ブロック１０１の動作は本発明の第１の実施形態と同様である。
【００８１】
一般的に、内部で昇圧動作を実施して内部電源１０３を生成する場合にはポンプ動作による電圧変動から、内部電源１０３にも電圧変動ノイズが伝播してしまい、安定した内部電源１０３の供給が困難となったり、あるいは内部電源１０３の電圧が外部電源１０２の電圧に対して大きく上回ってしまった場合に、降圧用ＰＭＯＳトランジスタ１０８を介して内部電源１０３から外部電源１０２へと電流が逆流してしまうという懸念がある。
【００８２】
これに対して、本実施形態のような構成によれば、内部昇圧電源ブロック３００の中で、内部電源１０３の出力部に第５の抵抗素子３０１と容量素子３０２とを追加することにより、ポンプ回路１１３での昇圧動作に起因する内部電源１０３の電圧変動ノイズを、第５の抵抗素子３０１と容量素子３０２とを介することで抑制し、メモリに供給する内部電源１０３への電圧変動ノイズにフィルタをかけ、より一層安定した電源として供給することが可能となる。
【００８３】
これにより、複雑な回路追加は不要で回路面積の増大は抑制したうえで、昇圧、降圧動作で生成する内部電源１０３を、より一層安定した電源としてメモリに供給することが可能となる。
【００８４】
なお、本実施形態では、内部電源１０３に対して抵抗素子、容量素子を追加する構成を一例として示したが、これに限定するものではなく、電圧変動を抑制する別の手段やクランプ回路、保護回路等、電圧変動ノイズや電流逆流を抑制する同等の機能を持つ構成を用いても同様の効果を実現できる。
【００８５】
また、クランプ回路を用いた場合であれば、内部電源１０３の電圧が外部電源１０２の電圧を上回ってしまった場合でも、内部電源１０３から外部電源１０２へと電流が逆流してしまうことを防止するという効果も実現できる。
【００８６】
また、本実施形態では、内部昇圧電源ブロック３００側に電圧変動抑制手段を追加する例を示したが、これに限定するものではなく、内部降圧電源ブロック１０１側に電圧変動抑制手段やクランプ回路、保護回路等を搭載しても同様の効果を実現できる。
【００８７】
《第４の実施形態》
図４は、本発明の第４の実施形態による内部電源回路を備えた半導体集積回路の概略構成を示す図である。以下、内部電源回路を備えた半導体集積回路の代表的な内部電源生成の動作における本発明の実施の形態を説明する。
【００８８】
なお、図４の構成要素のうちで図１に記載している構成要素と同じ構成を持つものに関しては同じ符号を付与している。
【００８９】
本発明の第１の実施形態での構成に対して、本実施形態では、内部降圧電源ブロック４００の中で、降圧用ＰＭＯＳトランジスタ１０８の代わりに降圧用ＮＭＯＳトランジスタ４０１と、第１の検知信号１０７の信号論理を反転するためのインバータ回路である第３の論理回路４０２と、第３の論理回路４０２から出力される第４の検知信号４０３とから構成されている。内部昇圧電源ブロック１１２の動作は本発明の第１の実施形態と同様である。
【００９０】
内部降圧電源ブロック４００の動作に関しては、内部電源１０３の電圧が所望の電圧である２．６Ｖよりも下がって外部電源１０２からの電流供給が必要となった際に、第１のアンプ回路１０６からＬレベルの第１の検知信号１０７が出力される。この第１の検知信号１０７は、インバータ回路である第３の論理回路４０２を介して反転されたＨレベルの信号となって第４の検知信号４０３として降圧用ＮＭＯＳトランジスタ４０１のゲートに入力される。降圧用ＮＭＯＳトランジスタ４０１は、ゲートにＨレベルが印加されることによってオンし、外部電源１０２から内部電源１０３へと電流を供給し、内部電源１０３を２．６Ｖで維持するよう動作する。
【００９１】
以上のような構成によれば、本発明の第１の実施形態と同様に、外部電源１０２の電圧が低下した場合でも、内部電源１０３を安定して供給することが可能となり、かつ内部電源１０３の電圧が外部電源１０２の電圧を上回ってしまった場合でも、降圧用のトランジスタをＮＭＯＳトランジスタ４０１で構成しているために電流の逆流を防止できる。
【００９２】
これにより、本発明の第１の実施形態の構成に対して降圧用のトランジスタの構成を変更するだけで回路面積の増大なく、昇圧、降圧動作で生成する内部電源１０３をより一層安定した電源として供給し、電流の逆流も防止することが可能となる。
【００９３】
なお、本発明の趣旨を逸脱しない範囲で上記第１〜第４の実施形態における各構成要素を任意に組み合わせてもよい。
【産業上の利用可能性】
【００９４】
本発明に係る半導体集積回路は、ＳｏＣの電源仕様の低電圧化や電源電圧変動による外部電源電圧の低電圧化に対する内部電源生成の安定化、動作電圧範囲の改善、回路面積の削減に効果を有し、特に内部電源回路を備えた半導体集積回路として有用である。
【符号の説明】
【００９５】
１０１  内部降圧電源ブロック
１０２  外部電源
１０３  内部電源
１０４  リファレンス生成回路
１０５  リファレンス電圧
１０６  第１のアンプ回路
１０７  第１の検知信号
１０８  降圧用ＰＭＯＳトランジスタ
１０９  第１の抵抗素子
１１０  第２の抵抗素子
１１１  内部電源フィードバック電圧
１１２  内部昇圧電源ブロック
１１３  ポンプ回路
１１４  オシレータ回路
１１５  第３の抵抗素子
１１６  第４の抵抗素子
１１７  外部電源フィードバック電圧
１１８  第２のアンプ回路
１１９  第２の検知信号
１２０  第１の論理回路
１２１  第３の検知信号
１２２  第２の論理回路
１２３  第１の論理信号
１２４  第２の論理信号
２００  内部降圧電源ブロック
２０１  内部昇圧電源ブロック
２０２  第１のスイッチ
２０３  第２のスイッチ
２０４  内部昇圧電源
２０５  第１の論理回路
２０６  第３の検知信号
２０７  第２の論理回路
２０８  第１の論理信号
３００  内部昇圧電源ブロック
３０１  第５の抵抗素子
３０２  容量素子
４００  内部降圧電源ブロック
４０１  降圧用ＮＭＯＳトランジスタ
４０２  第３の論理回路
４０３  第４の検知信号
【図１】
2013118207.tif 000003
【図２】
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【図３】
2013118207.tif 000005
【図４】
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【図５】
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