(57)【要約】【課題】トレンチ底面に形成される酸化膜の厚みをトレンチ内壁側面に形成される酸化膜よりも厚くする。【解決手段】半導体装置の製造方法において、半導体基板の内部であってその一面から離れた位置に、一面と平行な方向に延在する不純物拡散層を形成する。半導体装置の一面に開口しかつその底面が不純物拡散層内に位置するトレンチを形成する。トレンチの内面のうち不純物拡散層よりも開口側に存在する第１の領域に第１の酸化膜を形成するとともに、トレンチの内面のうち不純物拡散層により形成される第２の領域に、第１の酸化膜よりも厚い第２の酸化膜を形成する。【選択図】図７
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【特許請求の範囲】
【請求項１】
半導体基板の内部であって前記半導体基板の一面から離れた位置に、前記一面と平行な方向に延在する不純物拡散層を形成し、
前記一面に開口しかつその底面が前記不純物拡散層内に位置するトレンチを形成し、
前記トレンチの内面のうち前記不純物拡散層よりも開口側に存在する第１の領域に第１の酸化膜を形成するとともに、前記トレンチの内面のうち前記不純物拡散層により形成される第２の領域に、前記第１の酸化膜よりも厚い第２の酸化膜を形成する、
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の酸化膜及び前記第２の酸化膜の形成は、水蒸気雰囲気中での熱酸化法により行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の酸化膜及び前記第２の酸化膜の形成は、７３０〜７７０℃で行われることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記不純物拡散層の不純物濃度は、５Ｅ２０ａｔｏｍｓ／ｃｍ３以上であることを特徴とする請求項１、２又は３に記載の半導体装置の製造方法。
【請求項５】
前記第２の酸化膜の上に導電層を形成する工程をさらに含むことを特徴とする請求項１乃至４のいずれか一つに記載の半導体装置の製造方法。
【請求項６】
半導体基板の内部であって前記半導体基板の一面から離れた位置に、前記一面と平行な方向に延在する不純物拡散層を形成し、
前記一面に開口しかつその底面が前記不純物拡散層内に位置するトレンチを形成し、
水蒸気雰囲気中での熱酸化法により、前記トレンチの内面に酸化膜を形成する、
ことを特徴とする半導体装置の製造方法。
【請求項７】
前記酸化膜の形成は、７３０〜７７０℃で行われることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記不純物拡散層の不純物濃度は、５Ｅ２０ａｔｏｍｓ／ｃｍ３以上であることを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化が進むにつれて、平面的に半導体素子が占める領域が減少するようになってきている。例えば、トランジスタが形成される領域（活性領域）の大きさが次第に減少するようになってきている。この活性領域の大きさが減少するにつれて、プレナー型トランジスタでは、そのチャネル長やチャネル幅が減少し、短チャネル効果等の問題が発生している。
【０００３】
そこで、このような問題を解決しようと、プレナー型トランジスタに代わる縦型トランジスタが提案されている（例えば、特許文献１参照）。
【０００４】
特許文献１に記載された半導体装置では、縦型トランジスタをセルトランジスタに用いている。セルトランジスタの場合、ソース・ドレイン領域の一方に記憶素子が接続され、他方にビット線が接続される。記憶素子は半導体基板の上方に形成され、ビット線は半導体基板内に埋め込まれる。この埋め込みビット線は、例えば、以下のようにして形成される。
【０００５】
（１）半導体基板をエッチングしてトレンチを形成する。 
（２）トレンチの内壁に酸化膜を形成する。 
（３）酸化膜の一部を除去し、半導体基板の一部をトレンチ内に露出させる。 
（４）トレンチの底部の酸化膜上にビット線を形成するとともに、トレンチ内に露出した半導体基板にソース又はドレイン領域となる拡散層を形成する。
【０００６】
以上により、縦型トランジスタのソース又はドレイン領域に接続され、かつ半導体基板に埋め込まれたビット線が形成される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−１０３６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１に記載の方法には、ビット線用トレンチの幅が減少すると、トレンチの底面に十分な厚みを持つ酸化膜を形成することが困難になるという問題点がある。
【０００９】
詳述すると、半導体装置の微細化の進展に伴い、要求されるビット線幅が細くなり、ビット線用のトレンチ幅も細くなっている。その結果、相対的にトレンチのアスペクト比（幅と深さの比）が大きくなり、酸化膜形成時にトレンチ内壁の底面に到達する酸素の量は、トレンチの開口側の内壁側面に到達する酸素の量よりも少なくなる。この様な現象は、熱酸化法を用いた場合に特に顕著である。すなわち、熱酸化法によりトレンチ内壁の底面に形成される酸化膜の膜厚は、トレンチ内壁の開口側の側面上に形成される酸化膜の膜厚よりも薄い。
【００１０】
ここで、埋め込みビット線は、トレンチの底部側に形成される。したがって、トレンチの底面に形成される酸化膜には、埋め込みビット線と半導体基板との間の絶縁を確実にするために十分な厚みが必要である。トレンチの底面に形成される酸化膜の厚みが十分でない場合、ビット線に電圧が印加されたとき、ビット線と半導体基板との間の絶縁耐圧が不足し、ビット線から半導体基板へリーク電流が流れるからである。また、このリーク電流が、ビット線に接続される拡散層（ソース又はドレイン層）からの空乏層の延伸を助長し隣接ビット線間を短絡させるからである。
【００１１】
リーク電流の問題は、熱酸化の条件を制御し、トレンチの内壁底面上に形成される酸化膜を厚くすることにより解決可能のように思える。しかしながら、その場合には、トレンチの開口側の内壁側面上の酸化膜も、底面上の絶縁膜以上に厚くなってしまい、トレンチ内の空間が減少する。その結果、トレンチのアスペクト比が大きくなり、その後の工程においてトレンチ内の空間に複数の薄膜を形成することが困難になるという別の問題が生じる。
【００１２】
酸化膜の形成にＣＶＤ法を用いた場合、上記問題は緩和されるものの、根本的な解決には至らない。
【課題を解決するための手段】
【００１３】
本発明の一実施の形態に係る半導体装置製造方法は、（１）半導体基板の内部であって前記半導体基板の一面から離れた位置に、前記一面と平行な方向に延在する不純物拡散層を形成し、（２）前記一面に開口しかつその底面が前記不純物拡散層内に位置するトレンチを形成し、（３）前記トレンチの内面の内、前記不純物層よりも開口側に存在する第１の領域に第１の酸化膜を形成するとともに、前記トレンチ内面の内前記不純物層により形成される第２の領域に、前記第１の酸化膜よりも厚い第２の酸化膜を形成する、ことを特徴とする。
【発明の効果】
【００１４】
本発明によれば、トレンチの底面に形成される酸化膜を、トレンチの開口側内壁側面に形成される酸化膜よりも厚く形成することができる。これにより、トレンチの幅を縮小しても、トレンチの底部に十分な厚みを持つ酸化膜を形成することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１の実施の形態に係る半導体装置の製造方法により製造される半導体装置の概略構成を説明するための斜視図である。
【図２】図１に示す半導体装置の平面図である。
【図３】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を説明するための縦断面図である。
【図４】図３に示す工程に続く一工程を説明するための平面図である。
【図５】図４のＡ−Ａ線縦断面図である。
【図６】図５に示す工程に続く一工程を説明するための縦断面図である。
【図７】図６に示す工程に続く一工程を説明するための縦断面図である。
【図８】図７に示す工程に続く一工程を説明するための縦断面図である。
【図９】関連する半導体装置の部分縦断面図である。
【発明を実施するための形態】
【００１６】
本発明の理解を容易にするため、まず、関連する半導体装置について、図９を参照して説明する。ここでは、半導体装置として、ＤＲＡＭ（Dynamic Random Access Memory）を例示する。
【００１７】
図９は、ＤＲＡＭのメモリセル部の部分縦断面図である。図９に示すように、表面２０１ａを有するシリコンからなる半導体基板２００に、底面２０１ｂを持つトレンチ２０２ａ、２０２ｂが形成されている。トレンチ同士の間の領域はトランジスタのチャネルとなるシリコンピラー２０３ａ、２０３ｂ、２０３ｃを構成している。シリコンピラー２０３ａの両側壁には一対の埋め込みゲート電極２０８ａ、２０８ｂが形成され、隣接するシリコンピラー２０３ｂの両側壁には一対の埋め込みゲート電極２０８ｃ、２０８ｄが形成されている。ゲート電極はワード線として機能する。
【００１８】
トレンチ２０２ａ，２０２ｂの底部には熱酸化膜２０４を介して埋め込みビット線２０５ａ、２０５ｂが形成されている。ビット線の延在方向は、半導体装置を平面視した場合（図９の情報から見た場合）、ワード線の延在方向に垂直な方向である。埋め込みビット線２０５ａ、２０５ｂは、半導体基板２００に形成されるトランジスタのソース／ドレイン（Ｓ／Ｄ）を構成する一方の拡散層２０６ａ、２０６ｂと接続されている。各々のシリコンピラーの上部にはトランジスタの他方のＳ／Ｄを構成する拡散層２１０が形成されている。拡散層２１０の上にはコンタクトプラグ２１２を介してキャパシタ２１３が形成されている。キャパシタ２１３は下部電極２１３ａ、容量絶縁膜２１３ｂ及び上部電極２１３ｃで構成されている。
【００１９】
各々のシリコンピラーおよびコンタクトプラグは、層間絶縁膜２０９および２１１により互いに絶縁分離されている。各シリコンピラーは、一つの縦型トランジスタに対応する。シリコンピラー２０３ｂに注目すると、ビット線２０５ｂに接続し、一方のＳ／Ｄとなる拡散層２０６ｂと、ピラーの両側壁に形成される一対のゲート電極２０８ｃ、２０８ｄと、キャパシタに接続し、他方のＳ／Ｄとなる拡散層２１０とで一つの縦型トランジスタが構成されている。
【００２０】
このような縦型トランジスタでは、プレナー型トランジスタとは異なり、ＯＮ時に、半導体基板の主面に垂直な方向に形成されたピラー内に、同方向にチャネルが形成される。この縦型トランジスタは、微細化したＤＲＡＭに代表される半導体メモリ装置に有効に適用することができる。
【００２１】
ここで、縦型トランジスタにおいて、トレンチの底部に形成された熱酸化膜２０４の厚みが十分でない場合について考える。このような場合、例えば、ビット線２０５ｂに電圧が印加されると、熱酸化膜２０４の絶縁耐圧が不足し、図に下向き矢印で示すように半導体基板２００へリーク電流が流れる。そして、このリーク電流が、ビット線２０５ｂに接続される拡散層２０６ｂからの空乏層２０７ｂを、図の右向き湾曲矢印で示すように、隣接拡散層２０６ａへと延伸させる。その結果、隣接ビット線２０５ａ，２０５ｂ間が短絡する。
【００２２】
本発明は、トレンチ底部に、トレンチ内壁側面に形成される酸化膜よりも厚みのある酸化膜を形成することを可能にし、これによって、トレンチの幅が縮小されてもトレンチの底部に十分な厚みを持つ酸化膜を形成可能にする。
【００２３】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００２４】
最初に、図１および図２を用いて、本発明の第１の実施の形態により得られる半導体装置の概要について説明する。ここでは、半導体装置としてＤＲＡＭ（Dynamic Random Memory）を例示するが、本発明は、縦型トランジスタを含む種々の半導体装置に適用することが可能である。
【００２５】
図１は、ＤＲＡＭのメモリセル部を斜視した模式図である。図２は図１に対応する平面図である。
【００２６】
まず、図１を参照する。シリコンからなる半導体基板１００は、一面側（図の上方）から掘り込まれ、それによって、シリコンピラー１０１ａ、１０１ｂ、１０１ｃ、１０２ａ及び１０２ｂが形成されている。これらシリコンピラーは、それぞれセルトランジスタの一部を構成する。
【００２７】
シリコンピラー１０１ａ、１０１ｂ、１０１ｃ、１０２ａ及び１０２ｂの上には、それぞれキャパシタの下部電極１１３が形成されている。シリコンピラー１０１ａ、１０１ｂ、１０１ｃ、１０２ａ及び１０２ｂの上端部は、セルトランジスタのソース又はドレイン領域の一方として機能する。
【００２８】
セルトランジスタのゲート電極を構成するワード線１０８ａ、１０８ｂ、１０８ｃ、１０８ｄは、Ｘ方向に沿って延在し、Ｙ方向に並ぶように形成されている。ワード線１０８ａ及び１０８ｂが、Ｙ方向に関して、シリコンピラー１０１ａ、１０１ｂ及び１０１ｃを挟むように配置され、ワード線１０８ｃ及び１０８ｄが、Ｙ方向に関してシリコンピラー１０２ａ及び１０２ｂを挟むように配置されている。対を成すワード線同士は、図示のように、それらの端部にて互いに接続されてもよい。一方、隣接するが対をなさないワード線間（ワード線１０８ｂと１０８ｃの間）は、図示しない絶縁膜により電気的に分離される。
【００２９】
ビット線１０５ａ、１０５ｂは、半導体基板１００に形成されたトレンチ内に形成されている。すなわち、ビット線１０５ａ、１０５ｂの形成位置は、半導体基板１００の厚み方向（図の上下方向）に関してワード線１０８ａ〜１０８ｄの形成位置と異なる。トレンチは、シリコンピラー１０１ａ〜１０１ｃ，１０２ａ〜１０２ｂの形成の際に同時に形成される。トレンチは、Ｙ方向に延在し、Ｘ方向に並ぶように形成されている。したがって、トレンチの最深部に形成されるビット線１０５ａ、１０５ｂもまた、Ｙ方向に延在し、Ｘ方向に並ぶ。ビット線１０５ａ、１０５ｂは、シリコンピラー１０１ａ〜１０１ｃ，１０２ａ〜１０２ｂの下方に形成されるソース又はドレイン領域の他方に接続される。図では、ビット線とワード線とが接しているように見えるが、これらの間は互いに絶縁されている。
【００３０】
半導体基板１００の内部には、複数のビット線用トレンチの底部を囲むように高濃度不純物層１００ｂが設けられている。高濃度不純物層１００ｂはビット線が配置されるメモリセル領域内に設けられ、図示しない周辺回路領域には設けられていない。高濃度不純物層１００ｂは、半導体基板１００と同一の導電型を有し、半導体基板１００よりも高い不純物濃度を有する。また、高濃度不純物層１００ｂは、半導体基板１００の一面から離れた位置で、その一面に平行となるように設けられている。
【００３１】
セルトランジスタの各々は、１本のビット線と２本のワード線に接続される。例えば、シリコンピラー１０１ａを含むセルトランジスタは、ビット線１０５ａと、一対のワード線１０８ａ、１０８ｂとに接続される。同様に、シリコンピラー１０２ａを含むセルトランジスタは、ビット線１０５ａと、一対のワード線１０８ｃ、１０８ｄとに接続される。他のシリコンピラーを含むトランジスタも同様である。
【００３２】
図１のセルトランジスタの各々は、２本のワード線が１つのシリコンピラーの一対の側面上に形成されたダブルゲート型である。
【００３３】
各ビット線は、その両側にシリコンピラー列が存在する場合、一方の列のシリコンピラーを含むセルトランジスタに接続され、他方の列のシリコンピラーを含むセルトランジスタには接続されない。ビット線用トレンチ内にビット線を形成するに先立ち、トレンチの内面には図示しない絶縁膜が形成される。その一部、すなわち、接続側に位置する絶縁膜を部分的に除去して開口を形成し、トレンチ内に形成されるビット線とシリコンピラーの下方の半導体基板内に形成された拡散層と接続する。従って、ビット線は、トレンチ内に形成された絶縁膜（シリコン酸化膜）によって、他方の列のシリコンピラー（ビット線が接続された側とは反対側のシリコンピラー）を含むセルトランジスタとは未接続状態になっている。また、ビット線の底面（ビット線用トレンチの底面）は絶縁膜によってシリコン基板と絶縁されている。
【００３４】
次に、図２を参照する。図２に示すメモリセル領域には、シリコンピラー１０１ａ、１０１ｂ、１０１ｃ、１０２ａ、１０２ｂ、１０２ｃ、１０３ａ、１０３ｂ、１０３ｃがＸ方向およびＸ方向に垂直なＹ方向に規則的に配置されている。なお、図１は、図２のメモリ領域の一部に対応する範囲を示している。
【００３５】
図２では、説明の便宜上９個のシリコンピラーを示しているが、これに限るものではなく、実際には数千〜数十万個のシリコンピラーが配置される。したがって、ビット線およびワード線も、実際には数百〜数千オーダーの本数となる。
【００３６】
図２において、Ｘ方向に配置された各シリコンピラーの間にはＹ方向に延在するビット線１０５ａ、１０５ｂが形成される。各ビット線は、Ｙ方向に配置された複数のシリコンピラーをそれぞれ含む複数のセルトランジスタに共通に接続される。例えば、ビット線１０５ａは、シリコンピラー１０１ａ、１０２ａ、１０３ａをそれぞれ含むセルトランジスタに共通に接続される。同様に、他のビット線も複数のシリコンピラーをそれぞれ含むセルトランジスタに共通に接続される。
【００３７】
次に、図１および図２に示した半導体装置の製造方法について、ビット線の製造工程を中心に説明する。
【００３８】
最初に図３を参照する。５．０Ｅ１５（ａｔｏｍｓ／ｃｍ３）のボロンを含有するｐ型の単結晶シリコンからなる半導体基板１００の一面上に、例えば厚さ１０ｎｍのシリコン酸化膜からなるパッド酸化膜１００ａを熱酸化法で形成する。
【００３９】
その後、半導体基板１００の内部であって、その一面から離れた位置（又は領域）に、高濃度不純物層１００ｂを形成する。高濃度不純物層１００ｂは、半導体基板１００と同じ導電型となるように形成される。例えば、ＢＦ2をイオン種として、ドーズ量０．５Ｅ１５〜１．０Ｅ１５（ａｔｏｍｓ／ｃｍ２）、加速エネルギー１５０〜２００ｋｅｖの条件でイオン注入を行うことで行われる。なお、このイオン注入は、加速エネルギーを段階的に変化させて複数回行うようにしてもよい。例えば、加速エネルギーを１５０ｋｅｖと２００ｋｅｖに変化させ、２回に分けて行なうことができる。こうして、半導体基板１００内にボロンを含有する高濃度不純物層１００ｂを形成することができる。高濃度不純物層１００ｂ中のボロン濃度は、上記条件の場合、０．５Ｅ２１〜１．０Ｅ２１（ａｔｏｍｓ／ｃｍ３）程度となる。
【００４０】
高濃度不純物層１００ｂは、半導体基板１００の上面に対して平行な方向に延在するように形成される。つまり、高濃度不純物層１００ｂは上端１００ｅと下端１００ｆを有する。上記条件では、上端１００ｅの深さＤ１は、半導体基板１００の表面１００ｄから１６０ｎｍ程度となる。また、高濃度不純物層１００ｂの厚さＴ１は１２０ｎｍ程度となる。したがって、下端１００ｆはシリコン基板表面１００ｄから２８０ｎｍ程度となる。
【００４１】
こうして、半導体基板１００内には、高濃度不純物層１００ｂからなるシリコン基板と高濃度不純物層１００ｂの上に位置するシリコン基板１００ｃが形成される。以下の説明では、高濃度不純物層１００ｂからなるシリコン基板を第２基板領域１００ｂ、高濃度不純物層の上に位置するシリコン基板１００ｃを第１基板領域１００ｃと呼称する場合がある。
【００４２】
なお、上記条件でイオン注入を行なうと、第１基板領域１００ｃおよび第２基板領域１００ｂは、非晶質状態となる。そこで、高濃度不純物層１００ｂを形成した後、例えば、１０００℃、１０秒の結晶性回復熱処理を行なってこれらの領域を単結晶状態に回復させる。なお、この熱処理は、イオン注入されたボロンの再分布が生じないように行う。上記例示条件であれば、ボロンの再分布は、ほとんど生じない。
【００４３】
次に図４および図５を参照する。パッド酸化膜１００ａ上に厚さ１６０ｎｍ程度のシリコン窒化膜１０４を、例えば、ＣＶＤ（Chemical Vapor Deposition）法により成膜する。その後、フォトリソグラフィとドライエッチングにより、シリコン窒化膜１０４を貫く複数のビット線開口１０５ｃを形成する。複数のビット線開口１０５ｃの各々は、図４に示すように、Ｙ方向に延在する。また、複数のビット線開口１０５ｃは、Ｘ方向に配列されている。図５は、図４のＡ−Ａ線断面図である。ビット線開口１０５ｃの底部には半導体基板１００の表面１００ｄが露出している。なお、ビット線開口１０５ｃの幅Ｗ１は、例えば、４５ｎｍとする。
【００４４】
次に、図６に示すように、シリコン窒化膜１０４をマスクに用いて半導体基板１００に対して異方性ドライエッチングを行いトレンチ１０６を形成する。
【００４５】
トレンチ１０６の深さは、その底面が第２基板領域１００ｂ内に位置するように設定する。これにより、トレンチは、第１基板領域１００ｃに対応する第１トレンチ部分（第１の領域）１０６ｃと第２基板領域１００ｂに対応する第２トレンチ部分（第２の領域）１０６ｂとに区分することができる。つまり、トレンチ１０６の深さは、第１基板領域１００ｃの深さ、すなわち第１トレンチ部分１０６ｃの深さＤ１と、第２基板領域１００ｂ内に形成される第２トレンチ部分１０６ｂの深さＤ２との合計となる。第２トレンチ部分１０６ｂの深さＤ２がビット線の高さとなるように、トレンチ１０６の深さは設定される。
【００４６】
例えば、トレンチ１０６の深さを２５０ｎｍとし、Ｄ１を前述のように１６０ｎｍとすると、Ｄ２は９０ｎｍとなる。この場合、トレンチ１０６の下には、第２の基板領域１００ｂが３０ｎｍの厚さで残存する。
【００４７】
トレンチの１０６が高濃度不純物層１００ｂを貫通し、トレンチ１０６の底面に半導体基板１００が露出した場合には、後述する増速酸化の効果が得られない。その結果、関連する半導体装置の製造方法で製造した半導体装置と同様に、リーク電流の問題が生じる。
【００４８】
ここで、トレンチ１０６形成時の深さ制御について説明する。シリコンのドライエッチングには、フッ素ガス含有プラズマや塩素ガス含有プラズマが用いられる。この場合、エッチングは、揮発性のフッ化シリコンや塩化シリコンを反応生成物として発生させ揮発させることにより進行する。エッチング進行中のトレンチ底面にボロンを含有する高濃度不純物層１００ｂが露出すると、揮発性のフッ化ボロンや塩化ボロンがフッ化シリコンや塩化シリコンと共に生成される。フッ化ボロンや塩化ボロンのプラズマ発光はフッ化シリコンや塩化シリコンとは異なる波長を有している。したがって、エッチング中のプラズマ発光をモニターすることにより、高濃度不純物層１００ｂが形成中のトレンチ１０６内に露出したことを検出することができる。高濃度不純物層１００ｂの露出を検出した後は、高濃度不純物層１００ｂのエッチング速度に関する既知の情報に基づいて、エッチング時間を制御する。これにより、トレンチ１０６の底面の位置を高濃度不純物層１００ｂの任意の深さに調整することができる。
【００４９】
次に、図７に示すように、トレンチ１０６の内面を含む露出面にシリコン酸化膜１１０を形成する。この酸化膜の形成には、温度を７３０〜７７０℃とし、雰囲気を水蒸気とするウエット酸化法を用いる。第１トレンチ部分１０６ｃの側面におけるシリコン酸化膜の膜厚Ｔ２が、例えば、１０ｎｍとなるようにシリコン酸化膜１１０を形成する。この時、第２トレンチ部分１０６ｂの側面および底面を含む内面には、膜厚Ｔ３が２０ｎｍとなるシリコン酸化膜１０７が同時に形成される。第２トレンチ部分１０６ｂ内面にシリコン酸化膜１０７が厚く形成される理由は、第２基板領域１００ｂが不純物を高濃度に含有することに起因して増速酸化が生じることによる。
【００５０】
なお、増速酸化は、ボロンの他、リンや砒素などの不純物を含む半導体層でも生じる。しかし、リンや砒素はｎ型半導体を形成するため、ｐ型半導体基板を用いる本実施の形態に係る半導体装置では、隣接ビット線間のリーク電流を助長し、逆効果となる。したがって、本実施の形態では、ｎ形半導体を形成するドナー不純物を用いることはできず、基板と同じ導電型となるアクセプタ不純物を高濃度不純物層１００ｂに用いる必要がある。
【００５１】
また、増速酸化を効果的に発現させるためには、温度範囲が上記のように７３０〜７７０℃、雰囲気が水蒸気であること、また、シリコン基板中の不純物濃度が少なくとも５Ｅ２０（ａｔｏｍｓ／ｃｍ３）以上であることが望ましい。温度が７７０℃より高い場合、例えば１０００℃などの条件では増速酸化の効果はほとんど得られない。また、雰囲気が水蒸気ではなくドライ酸素の場合には、増速酸化の効果はほとんど得られない。さらに、不純物濃度が５Ｅ２０（ａｔｏｍｓ／ｃｍ３）より低い場合、例えば１Ｅ１９（ａｔｏｍｓ／ｃｍ３）などの条件では増速酸化の効果はほとんど得られなくなる。即ち、上記３つの条件の内、一つでも条件が満たされないと、増速酸化の効果はほとんど得られない。
【００５２】
特に、ドライ酸素を酸化種として用いえる場合には、その影響が大きい。トレンチ内における酸化種に濃度差が生じるからである。すなわち、トレンチ１０６の底面近傍では、酸化種の拡散が遅れ酸素が希薄になる。このため、トレンチ１０６の底面上のシリコン酸化膜１０７の膜厚Ｔ３は、側面上に形成されるシリコン酸化膜１１０の膜厚Ｔ２よりも薄くなる。発明者の実験によれば、この現象はトレンチのアスペクト比が８を超えると顕著に発生する。
【００５３】
具体例をあげると、マスクとして用いたシリコン窒化膜１０４の膜厚が１６０ｎｍであり、シリコン基板のエッチング深さＤ１+Ｄ２が２５０ｎｍであるなら、トレンチのトータル深さは４１０ｎｍである。開口の幅Ｗ１が４５ｎｍであるとすると、トレンチのアスペクト比は約９となる。このようなトレンチの内面に増速酸化を生じない通常のドライ酸化法を用いて酸化膜を形成したとする。その場合、トレンチ１０６の底面に膜厚Ｔ３が１０ｎｍとなるようにシリコン酸化膜１０７を形成すると、トレンチ側面上に形成されるシリコン酸化膜１１０の膜厚Ｔ２は、約１７ｎｍとなる。開口の幅が４５ｎｍしかないトレンチ１０６内の側面に膜厚１７ｎｍのシリコン酸化膜が形成されると、残存するトレンチの開口の幅Ｗ２は１１ｎｍとなる。
【００５４】
このような状態では、その後の工程で必要となるトレンチの側面保護用のシリコン窒化膜などを形成すると、トレンチ自体が閉塞し、トレンチ内にビット線を形成することができなくなる。
【００５５】
本実施の形態では、増速酸化を効果的に用いることにより上記の問題の発生を回避することができる。これに加えて、第２トレンチ部分１０６ｂの底面を含む内面に、第１トレンチ部分１０６ｃの側面に形成されるシリコン酸化膜１１０より膜厚の厚いシリコン酸化膜１０７を形成することができる。これにより、後に形成されるビット線から半導体基板へのリーク電流の発生等を確実に防止することができる。
【００５６】
次に、図８に示すように、下部拡散層１２５形成工程、ビット線コンタクト１１７形成工程、を経てバリヤ導体膜１１９ａおよび金属膜１２０ａからなるビット線１２０ｂを形成する。ビット線１２０ｂの上面はシリコン酸化膜１０７の上面と面一となっている。すなわち、ビット線１２０ｂの上面は、第２トレンチ部分１０６ｂの内面に形成されたシリコン酸化膜１０７の上面、および高濃度不純物層１００ｂの上面と面一となっている。
【００５７】
本実施の形態では、増速酸化を生じさせる不純物として基板と同じ導電型の高濃度層を用いているので、下部拡散層からの空乏化の延伸が防止され、隣接ビット線間での短絡は生じない。
【００５８】
その後、図１に示すように、シリコンピラー１０１、１０２の形成工程、ワード線１０８の形成工程、下部電極１１３を含むキャパシタの形成工程を経てＤＲＡＭを製造することができる。
【００５９】
以上のように本実施の形態によれば、トレンチの底面に、トレンチの開口側側面に形成される酸化膜よりも厚い酸化膜を形成することができる。これにより、半導体装置が完成した段階でのビット線底面と半導体基板との間のリーク電流の発生を回避できると共に、ビット線形成に至る工程の間に第１のトレンチ部分の空間が減少して複数の薄膜を形成することができなくなる問題を回避してビット線を形成することができる。
【００６０】
以上、本発明についていくつかの実施の形態の即して説明したが、本発明は上記実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲で、種々の変更・変形が可能である。特に上述した材料や数値は、単なる例示であって、上記材料や数値に変えて異なる材料や数値を採用することが可能である。
【符号の説明】
【００６１】
１００    半導体基板
１００ａ    パッド酸化膜
１００ｂ    高濃度不純物層
１００ｃ    第１基板領域
１００ｄ    表面
１００ｅ    上端
１００ｆ    下端
１０１ａ，１０１ｂ，１０１ｃ    シリコンピラー
１０２ａ，１０２ｂ，１０２ｃ    シリコンピラー
１０３ａ，１０３ｂ，１０３ｃ    シリコンピラー
１０４    シリコン窒化膜
１０５ａ，１０５ｂ    ビット線
１０５ｃ    ビット線開口
１０６ｂ    第２トレンチ部分
１０６ｃ    第１トレンチ部分
１０７    シリコン酸化膜
１０８ａ，１０８ｂ，１０８ｃ，１０８ｄ，１０８ｅ，１０８ｆ    ワード線
１１０    シリコン酸化膜
１１３    下部電極
１１７    ビット線コンタクト
１１９ａ    バリヤ導体膜
１２０ａ    金属膜
１２０ｂ    ビット線
１２５    下部拡散層
２００    半導体基板
２０１ａ    表面
２０１ｂ    底面
２０２ａ，２０２ｂ    トレンチ
２０３ａ，２０３ｂ，２０３ｃ    シリコンピラー
２０４    熱酸化膜
２０５ａ，２０５ｂ    埋め込みビット線
２０６ａ，２０６ｂ    拡散層
２０７ａ，２０７ｂ    空乏層
２０８ａ，２０８ｂ，２０８ｃ，２０８ｄ    埋め込みゲート電極
２０９    層間絶縁膜
２１０    拡散層
２１１    層間絶縁膜
２１２    コンタクトプラグ
２１３    キャパシタ
２１３ａ    下部電極
２１３ｂ    容量絶縁膜
２１３ｃ    上部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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