(57)【要約】【課題】高い周波数成分を有する雑音の干渉を防止し、回路規模の増大を抑制した、アナログデジタル（Ａ／Ｄ）変換回路を提供すること。【解決手段】入力されたアナログ信号をデジタル信号に変換するＡ／Ｄ変換回路であって、  アナログ信号の電圧値を、所定の時間ごとにｎ回（ｎは２以上の整数）採取して電圧値を保持するサンプリングホールド手段と、保持されたｎ個の電圧値をもとに変換入力信号を生成する変換入力信号生成手段と、変換入力信号をもとにデジタル信号を生成するＡ／Ｄ変換手段とを備えることを特徴とする。【選択図】      図１
2013118495.tif 000002
【特許請求の範囲】
【請求項１】
入力されたアナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換回路であって、
前記アナログ信号の電圧値を、所定の時間ごとにｎ回（ｎは２以上の整数）、採取して、前記電圧値を保持するサンプリングホールド手段と、
前記保持されたｎ個の電圧値をもとに、変換入力信号を生成する、変換入力信号生成手段と、
前記変換入力信号をもとに、デジタル信号を生成する、Ａ／Ｄ変換手段と
を備えることを特徴とするＡ／Ｄ変換回路。
【請求項２】
前記サンプリングホールド手段により採取されて保持されたｎ個の電圧値を取得して保持する保持手段をさらに備え、
前記変換入力信号生成手段は、前記保持手段により保持された前記ｎ個の電圧値と、前記サンプリングホールド手段がさらに採取して保持したｎ個の電圧値をもとに、変換入力信号を生成する
ことを特徴とする、請求項１に記載のＡ／Ｄ変換回路。
【請求項３】
前記変換入力信号生成手段は、前記電圧値に所定の重みの値を乗じて加算することにより、前記変換入力信号を生成する
ことを特徴とする、請求項１または２に記載のＡ／Ｄ変換回路。
【請求項４】
前記サンプリングホールド手段の前段の前置フィルタ、及び、前記Ａ／Ｄ変換手段の後段のデジタルフィルタの少なくとも１つをさらに備える
ことを特徴とする、請求項１乃至３のいずれか１項に記載のＡ／Ｄ変換回路。
【請求項５】
入力されたアナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換方法であって、
前記アナログ信号の電圧値を、所定の時間ごとにｎ回（ｎは２以上の整数）、採取して、前記電圧値を保持するステップと、
前記保持されたｎ個の電圧値をもとに、変換入力信号を生成するステップと、
前記変換入力信号をもとに、デジタル信号を生成するステップと
を含むことを特徴とするＡ／Ｄ変換方法。
【請求項６】
前記採取されて保持されたｎ個の電圧値を取得して保持するステップをさらに含み、
前記取得されて保持されたｎ個の電圧値と、さらに採取して保持したｎ個の電圧値をもとに、変換入力信号が生成される
ことを特徴とする、請求項５に記載のＡ／Ｄ変換方法。
【請求項７】
前記電圧値に所定の重みの値を乗じて加算することにより、前記変換入力信号が生成される
ことを特徴とする、請求項５または６に記載のＡ／Ｄ変換方法。
【請求項８】
電圧値を採取する前に前記入力されたアナログ信号を濾過するステップと、
前記生成されたデジタル信号を濾過するステップと
の少なくとも１つをさらに含むことを特徴とする、請求項５乃至７のいずれか１項に記載のＡ／Ｄ変換方法。
【請求項９】
入力されたアナログ信号をデジタル信号に変換する、アナログデジタル（Ａ／Ｄ）変換プログラムであって、
前記アナログ信号の電圧値を、所定の時間ごとにｎ回（ｎは２以上の整数）、採取して、前記電圧値を保持する処理と、
前記保持されたｎ個の電圧値をもとに、変換入力信号を生成する処理と、
前記変換入力信号をもとに、デジタル信号を生成する処理と
をコンピュータに実行させることを特徴とする、Ａ／Ｄ変換プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子装置に搭載され、アナログ信号をデジタル信号に変換する変換回路に関し、特に、高い周波数成分を有する雑音の干渉を防止し、回路規模の増大を抑制した、アナログデジタル（Ａ／Ｄ）変換回路、Ａ／Ｄ変換方法およびＡ／Ｄ変換プログラムに関する。
【背景技術】
【０００２】
誘導飛翔体に搭載される電子装置は、実装空間の制約という条件を考慮した設計が必要とされる。誘導飛翔体への搭載を目的とした電子装置において、アナログ信号処理とデジタル信号処理が混在する電子回路では、アナログ信号系の完全な隔離は困難である。このため、このような電子回路におけるＡ／Ｄ変換においては、高い周波数成分を持つデジタル回路の動作雑音が重畳されたアナログ信号がＡ／Ｄ変換されることを前提として、電子回路が設計される。
【０００３】
Ａ／Ｄ変換レート付近を含み、Ａ／Ｄ変換レートの周波数以上の周波数の雑音成分は、変換後のデジタル信号において除去不能な折り返し雑音として信号成分に干渉する。Ａ／Ｄ変換前のアナログ信号に対しては、この雑音周波数成分を除去するアンチエーリアジングフィルタが必要となる。
【０００４】
しかし、折り返し雑音除去のために有効なアンチエーリアジングフィルタの配置には、多くの場合、大きな実装スペースを要する高次数のＬＣ回路、又は、アクティブフィルタ回路が必要になる。また、フィルタ回路へ雑音が直接侵入する可能性も高いため、このようなフィルタは導入されないことが多かった。フィルタ回路が導入されない場合、アナログ信号から変換して得られたデジタル信号には除去不能なバラツキが発生し、これにより装置の動作安定性に限界が生じるという課題があった。
【０００５】
このような課題に対し、特許文献１は、折り返し雑音を簡単なＣＲ回路等の低次数のフィルタ回路で除去可能とするため、信号帯域に対して十分に大きな変換レートのＡ／Ｄ変換回路を用いてサンプリング周波数を十分に大きくし、変換後のデジタル信号においてフィルタリング処理を行って雑音成分を除去する方法を開示する。
【０００６】
特許文献１に記載されるＡ／Ｄ変換回路の構成を図１３及び１４に示す。
【０００７】
図１３において、アンチエーリアジングフィルタ１３０１は、アナログ入力信号Ｖ１に対して、サンプリング周波数ｆｃｋにおける減衰が十分に得られる特性を有するとする。これにより、Ａ／Ｄ変換部１３０３のＡ／Ｄ変換デジタル値ＡＤＱにｆｃｋの整数倍の周波数成分を持つ不要な信号又は雑音が信号帯域に折り返す干渉を防ぐ。この干渉は、デジタルフィルタ１３０４では除去できない。
【０００８】
サンプリングホールド回路１３０２は、サンプリング周波数ｆｃｋでアナログ信号ＦＱをサンプリングし、Ａ／Ｄ変換部１３０３がアナログ信号をＡ／Ｄ変換する処理の間、サンプリングしたＦＱを一定の値に保持し、サンプリングホールド出力信号ＳＱとして出力する。
【０００９】
Ａ／Ｄ変換部１３０３は、サンプリングホールド出力信号ＳＱを変換して、Ａ／Ｄ変換デジタル値ＡＤＱとして出力する。
【００１０】
デジタルフィルタ１３０４は、Ａ／Ｄ変換デジタル値ＡＤＱに含まれる信号帯域以外の周波数成分を除去し、デジタル信号出力ＤＧＱとして出力する。
【００１１】
制御回路１３０５は、サンプリングホールド回路１３０２のサンプリング周波数とデジタルフィルタ１３０４の処理パラメータを設定する。
【００１２】
図１４は、デジタルフィルタ１３０４のサンプリング周波数の値をサンプリングホールド回路１３０２のサンプリング周波数ｆｃｋと同じ値にした場合の、図１３に示される各部の周波数特性を示す。
【００１３】
図１４において、図１３に示されるアンチエーリアジングフィルタ１３０１の周波数特性が１４０１で示される。
【００１４】
図１３に示されるサンプリングホールド回路１３０２の入力信号に対する基本波成分の周波数特性が図１４における１４０３で示される。また、ｆｃｋの１／２の値の周波数以下の帯域において、サンプリングホールド回路で発生する折り返し雑音の発生特性が図１４の１４０２で示される。図１４において、この折り返し雑音は、サンプリングホールド回路入力側のレベルに置き直している。図１３に示されるデジタルフィルタ１３０４の周波数応答は、図１４における１４０４により示される。
【００１５】
図１４に示されるように、関連技術においては、周波数の値がゼロである領域の付近への折り返し雑音の成分の入力信号帯域への干渉の度合いは、アンチエーリアジングフィルタ周波数特性１４０１のｆｃｋの整数倍の点の付近での減衰量に一致する。また、この雑音成分は、入力信号の周波数帯に折り重なることになり、デジタルフィルタ１３０４では除去できない。
【００１６】
上記のように、関連技術におけるＡ／Ｄ変換回路では、信号帯域に対して、十分に大きなＡ／Ｄ変換レートを設定し、サンプリング周波数を十分大きくすることが可能であれば、アンチエーリアジングフィルタ１３０１は、低次数のＣＲフィルタなどでも折り返し雑音に対して、減衰量を大きくすることが出来る。
【００１７】
従って、信号帯域の上限の周波数に対して、十分に大きなＡ／Ｄ変換レートが設定することが可能であれば、回路規模の小さいＣＲフィルタを使用することができ、実装設計上の問題は生じない。
【００１８】
特許文献２は、受信信号を二値化し、二値化された受信信号をオーバーサンプリングしてデジタルフィルタにより処理し、処理された出力を再二値化することによって、受信されるシリアルデータに生じる符号間干渉を低減させるイコライズ処理をする信号処理装置を開示する。
【００１９】
特許文献３は、基準クロックから生成されたクロックのうちの１つの周波数のクロックで多相クロックを生成し、基準クロックで生成されたクロックを基にパラレルデータから変換されたシリアルデータを受信して、この多相クロックでオーバーサンプリングしてサンプリングデータを取得して、取得された多相クロックを単位とするサンプリングデータから平均して抽出したビットからシリアルデータを復元する、データ送受信装置を開示する。
【００２０】
特許文献４は、ある周波数のクロックを所定位相ずつシフトさせて形成された多相クロックにより、該ある周波数とは異なる周波数の入力されたシリアル信号をサンプリングして、このシリアル信号に重畳された受信データを復元するデータリカバリ方法を開示する。
【００２１】
特許文献５は、連続時間型フィルタとして入力信号のフィルタ処理を行う増幅回路を開示する。該増幅回路は、複数の増幅器を備え、増幅器が有する受動素子と能動素子により連続時間型フィルタが実現され、これにより、折り返し雑音が生じない。
【先行技術文献】
【特許文献】
【００２２】
【特許文献１】特許第４４７０９９６号公報
【特許文献２】特開２００５−２６９２６１号公報
【特許文献３】特開２００６−１０９０８２号公報
【特許文献４】特開２００６−１６６２２９号公報
【特許文献５】特開２００９−２００８０９号公報
【発明の概要】
【発明が解決しようとする課題】
【００２３】
しかしながら、誘導飛翔体搭載用電子装置の能力向上に伴って信号が広帯域化し、また、ＣＰＵの処理負荷の増大によって、信号周波数帯域の上限が、ＣＰＵのＩ／Ｏデータ取込レート上限値により支配されるＡ／Ｄ変換のサンプリングレートの上限に迫ることが多くなり、信号帯域上限周波数に対するサンプリングレートの比率を十分に確保することが困難になってきた。
【００２４】
更に、誘導飛翔体搭載用電子装置では、殆どの場合、他の回路部分のデジタル回路が混在し、これらの動作雑音がＡ／Ｄ変換のアナログ信号伝送ラインに混入する。これらの雑音は、デジタルフィルタ１３０４では除去できない折り返し雑音となって、Ａ／Ｄ変換値のバラツキを発生させる。このため、装置の安定性が確保できないことがあった。
【００２５】
このような場合、特許文献１におけるＡ／Ｄ変換回路では、アンチエーリアジングフィルタ１３０１についてＡ／Ｄ変換のサンプリングレートの値よりも低い位置に遮断点を持たせることが必要になる。さらに、信号を通過させることが出来るように、高次数のＬＣ回路又はアクティブフィルタ回路により、急峻な遮断特性を有するローパスフィルタ特性をアンチエーリアジングフィルタに持たせることが必要になる。そのため、この部分の実装規模が大きくなると共に、所要のフィルタ特性を得るための調整用部品が多数必要となる。これにより、誘導飛翔体搭載用電子装置に要求される装置の小型化という目的に対して大きな支障となっている。また、装置の製造コストを引き上げる要因となっていた。
【００２６】
特許文献２、特許文献３及び特許文献４の開示する信号処理装置は、シリアルデータが伝送線路上を伝搬し伝送される際に生じる規則的なデータ遷移時刻の変動を抑制するための構成であり、広域の雑音の混入には対応しない。
【００２７】
特許文献５の開示する増幅回路は、入力信号のＤＣオフセットに応じたオフセット調整と、振幅に応じたゲイン調整を行い、フィルタでのカットオフ周波数の設定が行われる構成である。該増幅回路は、広域の雑音の混入には対応しない。
【００２８】
本発明の目的は、実装規模が大きくなるＬＣ回路又はアクティブフィルタ回路を用いたアンチエーリアジングフィルタを排除し、回路実装規模と調整部品の増大を抑制するＡ／Ｄ変換回路、Ａ／Ｄ変換方法およびＡ／Ｄ変換プログラムを提供することである。
【課題を解決するための手段】
【００２９】
上記の目的を達成するため、本発明のＡ／Ｄ変換回路は、入力されたアナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換回路であって、アナログ信号の電圧値を所定の時間ごとにｎ回（ｎは２以上の整数）採取して電圧値を保持するサンプリングホールド手段と、保持されたｎ個の電圧値をもとに変換入力信号を生成する変換入力信号生成手段と、変換入力信号をもとにデジタル信号を生成するＡ／Ｄ変換手段とを備えることを特徴とする。
【００３０】
また、本発明のＡ／Ｄ変換方法は、入力されたアナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換方法であって、アナログ信号の電圧値を所定の時間ごとにｎ回（ｎは２以上の整数）採取して電圧値を保持するステップと、保持されたｎ個の電圧値をもとに変換入力信号を生成するステップと、変換入力信号をもとにデジタル信号を生成するステップとを含むことを特徴とする。
【００３１】
さらに、本発明のＡ／Ｄ変換プログラムは、入力されたアナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換プログラムであって、アナログ信号の電圧値を所定の時間ごとにｎ回（ｎは２以上の整数）採取して電圧値を保持する処理と、保持されたｎ個の電圧値をもとに変換入力信号を生成する処理と、変換入力信号をもとにデジタル信号を生成する処理とをコンピュータに実行させることを特徴とする。
【発明の効果】
【００３２】
本発明によれば、Ａ／Ｄ変換前のフィルタ処理に必要となる手段が、サンプリング及びホールドする手段と、重み係数を乗じて加算する手段を含む。これにより、通常のアナログフィルタ回路に含まれ実装規模を増大させる原因となるキャパシタやコイルが不要である。特に、これらの素子が多数必要とされていた高次数のアンチエーリアジングフィルタを含む増幅回路においては、関連技術に比べて大幅に集積性を向上することができる。
【図面の簡単な説明】
【００３３】
【図１】本発明の第１の実施形態に係るＡ／Ｄ変換回路の構成の一例を示す。
【図２】本発明の第１の実施形態に係るタイミング制御回路の構成の一例を示す。
【図３】本発明の第１の実施形態に係るＡ／Ｄ変換回路の動作の一例を示すタイミングチャートである。
【図４】本発明の第１の実施形態に係るＡ／Ｄ変換回路の動作の一例を示すタイミングチャートである。
【図５】本発明の第１の実施形態に係る抵抗回路網の構成の一例を示す。
【図６】本発明の第１の実施形態に係る抵抗回路網の等価回路の構成を示す。
【図７】本発明の第１の実施形態に係るＡ／Ｄ変換回路における信号の処理の流れの一例を示す。
【図８】本発明の第１の実施例に係るＡ／Ｄ変換回路により処理される信号の振幅周波数応答の特性を示す。
【図９】本発明の第２の実施例に係るＡ／Ｄ変換回路により処理される信号の振幅周波数応答の特性を示す。
【図１０】本発明の第２の実施例に係るＡ／Ｄ変換回路により処理される信号の振幅周波数応答の特性を示す。
【図１１】本発明の第２の実施例に係るＡ／Ｄ変換回路に入力させる信号の一例を示す。
【図１２】本発明の第２の実施例に係るＡ／Ｄ変換回路により処理されて出力した信号の一例を示す。
【図１３】関連技術に係るＡ／Ｄ変換回路の構成を示す。
【図１４】関連技術に係るＡ／Ｄ変換回路を構成する各部における信号の周波数特性の一例を示す。
【図１５】本発明の第２の実施形態に係るＡ／Ｄ変換回路の構成の一例を示す。
【発明を実施するための形態】
【００３４】
本発明の実施形態を図に基づいて説明する。ただし本発明は以下に示す実施形態に限定されない。
【００３５】
（第１の実施形態）
（構成）
（Ａ／Ｄ変換回路の構成）
図１は、本発明の第１の実施形態に係るＡ／Ｄ変換回路の機能ブロックの構成の一例を示す。
【００３６】
図１において、Ａ／Ｄ変換回路は、前置フィルタ１、サンプリングホールドフィルタ部２、スケーリング回路３、及びＡ／Ｄ変換部４を含む。
【００３７】
Ａ／Ｄ変換回路はさらに、外部からのアナログ信号を入力するアナログ信号入力端Ａ１、回路動作の基準時刻信号を入力するクロック信号端Ｃ１、アナログ信号をデジタル値に変換した後、デジタル信号を外部に出力するデジタル信号出力端Ｄ１を含む。
【００３８】
前置フィルタ１は、アナログ信号入力端Ａ１を有する。該前置フィルタ部１には、サンプリングホールドフィルタ部２が接続される。
【００３９】
該サンプリングホールドフィルタ部２は、クロック信号端Ｃ１を有し、該サンプリングホールドフィルタ部２には、スケーリング回路３が接続される。
【００４０】
Ａ／Ｄ変換部４が、該サンプリングホールドフィルタ部２及び該スケーリング回路３に接続され、デジタル信号出力端Ｄ１を有する。
【００４１】
該サンプリングホールドフィルタ部２は、サンプリングホールド回路２１、２２、２３、タイミング制御回路２４、及び抵抗回路網２５を含む。
【００４２】
サンプリングホールド回路２１は複数のチャンネルの入力端を有し、前置フィルタ１の出力端がサンプリングホールド回路２１の複数の入力端の全てに接続される。サンプリングホールド回路２１の出力端は、サンプリングホールド回路２２及び２３に接続される。また、サンプリングホールド回路２１乃至２３のそれぞれは、タイミング制御回路２４からの制御信号を受けて、動作のタイミングが制御される。タイミング制御回路２４は、クロック信号端Ｃ１を含む。サンプリングホールド回路２２の出力端はサンプリングホールド回路２３に接続される。サンプリングホールド回路２３の出力端には、抵抗回路網２５が接続される。該抵抗回路網２５の出力端は、スケーリング回路３に接続される。
【００４３】
Ａ／Ｄ変換部４は、サンプリングホールド回路２のタイミング制御回路２４からの制御信号を受けて、動作のタイミングが制御される。さらに、Ａ／Ｄ変換部４はデジタル信号出力端Ｄ１を含む。
【００４４】
次に、本実施形態に係るＡ／Ｄ変換回路における信号の流れと各構成要件の動作を以下に説明する。
【００４５】
アナログ信号ａ１は、アナログ信号入力端Ａ１から、前置フィルタ１に入力される。前置フィルタ１は、低次数のフィルタであり、アナログ信号ａ１に含まれる高周波数領域の雑音を除去し、アナログ信号ａ２として出力する。
【００４６】
アナログ信号ａ２は、サンプリングホールド回路２１の複数のチャンネルの入力端に入力される。サンプリングホールド回路２１には、チャンネル数に対応して、タイミング制御回路２４からｎ本のサンプリングパルス信号群ｃ２が接続される。サンプリングホールド回路２１は、サンプリングパルス信号群ｃ２に従って、アナログ信号ａ２をサンプリング時間間隔で遅延させて逐次サンプリングして保持する。保持された信号はｎ本の出力端から、サンプリングホールドアナログ出力群ａ３として、サンプリングホールド回路２２及び２３に分岐して出力される。
【００４７】
サンプリングホールド回路２２へは、サンプリングホールド回路２１からのｎ本のサンプリングホールドアナログ出力群ａ３を同時にサンプリングするために、タイミング制御部２４から１本のサンプリングパルス信号ｃ１が接続される。
【００４８】
サンプリングホールド回路２２からのｎ本のサンプリングホールドアナログ出力群ａ４は、サンプリングホールド回路２３の入力端に接続されている。サンプリングホールド回路２３へは、ｎ本のサンプリングホールドアナログ出力群ａ３と、ｎ本のサンプリングホールドアナログ出力群ａ４を同時にサンプリングするための、タイミング制御部２４からの１本のサンプリングパルス信号ｃ３が入力される。
【００４９】
サンプリングホールドアナログ出力群ａ３のサンプリング保持がｎ個のチャンネル全てで完了した時点で、サンプリングホールドアナログ出力群ａ３は、サンプリングホールド回路２２においてサンプリング保持される。保持された信号は、ｎ本の出力端のサンプリングホールドアナログ出力群ａ４としてサンプリングホールド回路２３に出力される。
【００５０】
次のｎ点のサンプリングの期間が経過し、サンプリングホールドアナログ出力群ａ３のサンプリング保持がｎ個のチャンネル全てで完了した時点で、先行するｎ点のサンプリングによる出力と合わせて、サンプリングホールドアナログ出力群ａ３とサンプリングホールドアナログ出力群ａ４とが、サンプリングホールド回路２３に入力され、２ｎ本の出力端からサンプリングホールドアナログ出力群ａ５として出力される。
【００５１】
サンプリングホールドアナログ信号群ａ５は、アナログ信号ａ１がサンプリングホールド回路２１によりｎ点サンプリングされる毎に同時に更新される。
【００５２】
サンプリングホールド回路２３からの合計２ｎ本のサンプリングホールドアナログ出力群ａ５は、抵抗回路網２５の２ｎ本の入力端に接続され、それぞれが所定の重み付けされて加算される。
【００５３】
２ｎ本の入力端を備えた抵抗回路網２５は、サンプリングホールドアナログ信号群ａ５の各信号をあらかじめ決定されたフィルタ加算係数を乗じて加算し、フィルタ出力として、アナログ信号ａ６を出力する。
【００５４】
抵抗回路網２５により生成された加算結果のアナログ信号ａ６は、スケーリング回路３に入力される。
【００５５】
スケーリング回路３から、Ａ／Ｄ変換部入力アナログ信号ａ７が出力され、Ａ／Ｄ変換部４へ入力される。Ａ／Ｄ変換クロック信号ｃ４がＡ／Ｄ変換部４に入力され、また、Ａ／Ｄ変換スタートパルス信号ｃ５がＡ／Ｄ変換部４に入力されると、変換処理が開始される。
【００５６】
スケーリング回路３は、アナログ信号ａ６を入力し、Ａ／Ｄ変換入力のアナログスケールに一致するように調整して、Ａ／Ｄ変換入力アナログ信号ａ７として出力する。
【００５７】
Ａ／Ｄ変換部４はＡ／Ｄ変換入力アナログ信号ａ７を離散的な数値に変換して、デジタル信号ｄ１として出力する。
【００５８】
Ａ／Ｄ変換部４からのデジタル信号ｄ１は、デジタル信号出力端Ｄ１を通して外部に出力される。
【００５９】
クロック信号端Ｃ１からのクロック信号ｃ６は、タイミング制御回路２４に入力される。タイミング制御回路２４からのサンプリングパルス信号ｃ１、サンプリングパルス信号群ｃ２、サンプリングパルス信号ｃ３、Ａ／Ｄ変換スタートパルス信号ｃ５及びＡ／Ｄ変換クロック信号ｃ４を出力する。これらの信号はそれぞれ、サンプリングホールド回路２２、サンプリングホールド回路２１、サンプリングホールド回路２３及びＡ／Ｄ変換部４に接続される。
【００６０】
なお、図１に記載される前置フィルタ１は、ＲＣフィルタ又は低次数の通常のローパスフィルタである。また、サンプリングホールド回路２１、２２、２３及びＡ／Ｄ変換部４の詳細な構成は、当業者にとって良く知られているので、ここでは省略する。
（タイミング制御回路の構成）
図２は、図１に示されるタイミング制御回路２４の詳細な構成の一例を示す。図において、クロック信号入力端Ｃ１は、入力バッファ回路２４−１に接続される。入力バッファ回路２４−１の出力は、Ａ／Ｄ変換クロック信号発生分周回路２４−２、制御シーケンス信号発生クロック分周回路２４−３、サンプリングパルス発生回路１４−６ａおよびサンプリングパルス発生回路１４−６ｂに接続される。
【００６１】
Ａ／Ｄ変換クロック信号発生分周回路２４−２の出力は、出力バッファ回路２４−７ｂに接続され、その出力がＡ／Ｄ変換クロック信号ｃ４として図１に示されるＡ／Ｄ変換部４に出力される。
【００６２】
制御シーケンス信号発生クロック分周回路２４−３の出力は、シーケンスカウンタ回路２４−４及び制御シーケンス発生回路２４−５に接続される。シーケンスカウンタ回路２４−４の出力であるシーケンスカウンタ値ｆは、制御シーケンス発生回路２４−５に接続される。
【００６３】
制御シーケンス発生回路２４−５の出力であるシーケンス発生回路出力ｇ１乃至ｇｎはサンプリングパルス発生回路２４−６ａに接続される。シーケンス発生回路出力ｊ及びｋはサンプリングパルス発生回路２４−６ｂに接続される。また、制御シーケンス発生回路２４−５が出力するＡ／Ｄ変換スタート信号ｍは、出力バッファ回路２４−７ｂに接続され、さらに、Ａ／Ｄ変換スタートパルス信号ｃ５として、図１に示されるＡ／Ｄ変換部４に接続される。
【００６４】
サンプリングパルス発生回路１４−６ａの出力は、出力バッファ回路２４−７ａに接続され、さらに、サンプリングパルス信号群ｃ２として、図１に示されるサンプリングホールド回路２１に出力される。サンプリングパルス発生回路１４−６ｂの出力は、出力バッファ回路２４−７ａに接続され、さらに、サンプリングパルス信号ｃ１及びｃ３として、それぞれ図１に示されるサンプリングホールド回路２２及びサンプリングホールド回路２３に出力される。
（抵抗回路網の構成）
図５は、図１に示される抵抗回路網２５の内部の回路の構成の一例を示す。
【００６５】
抵抗回路網２５に、２ｎ本の入力端を介して、それぞれ電圧値Ｖ１乃至Ｖ２ｎを有する信号が入力される。入力された信号はそれぞれ、Ｒ１乃至Ｒ２ｎの抵抗を通して、抵抗回路網２５の出力端に接続される。
【００６６】
この回路は図６に示される等価回路と同様の作用を有する。
（動作）
次に、図１及び２に示されるＡ／Ｄ変換回路の動作の一例を、図３及び４に示されるタイムチャートを参照して説明する。なお、図４のタイムチャートにおいて、本実施形態では、説明の簡素化のために、図１におけるサンプリングホールドアナログ出力群ａ３の出力数ｎを４としている。本発明のＡ／Ｄ変換回路におけるｎは４に限定されない。
【００６７】
図１におけるタイミング制御回路２４の動作を、図２を参照して説明する。
【００６８】
図２において、本実施形態に係るＡ／Ｄ変換回路の動作の制御に係る、クロック信号入力端Ｃ１からの基本クロック信号ｐは、Ａ／Ｄ変換クロック信号発生分周回路２４−２において、図１のＡ／Ｄ変換部４で必要とされるクロック周波数に分周されて、出力される。
【００６９】
制御シーケンス信号発生クロック分周回路２４−３では、シーケンスカウンタ回路２４−４及び制御シーケンス発生回路２４−５で必要とされるクロック周波数に分周され、シーケンスカウンタクロック信号ｅとして出力される。
【００７０】
シーケンスカウンタ回路２４−４は、シーケンスカウンタクロック信号ｅをもとにして、シーケンス発生回路出力ｇ１乃至ｇｎ、ｊ、ｋ、及び、Ａ／Ｄ変換スタート信号ｍの発生位置を示すシーケンスカウンタ値ｆを生成する。
【００７１】
制御シーケンス発生回路２４−５は、シーケンス発生回路出力ｇ１乃至ｇｎ、ｊ、ｋ、及びＡ／Ｄ変換スタート信号ｍを生成する。
【００７２】
サンプリングパルス発生回路２４−６ａは、基本クロック信号ｐにより、サンプリングホールドに必要なパルス幅を有するサンプリングパルス信号ｈ１乃至ｈｎを生成し、出力バッファ回路２４−７ａを介してサンプリングパルス信号群ｃ２として出力する。
【００７３】
また、サンプリングパルス発生回路２４−６ｂは、シーケンス発生回路出力ｊ及びｋと、基本クロック信号ｐとにより、サンプリングホールドに必要なパルス幅を有するサンプリングパルス信号ｃ１及びｃ３を生成し、出力バッファ回路２４−７ａを介して出力する。
【００７４】
以上の動作がタイミングチャートとして図３に示される。
【００７５】
次に、サンプリングホールド回路２１乃至２３の動作について、図１を参照して説明する。サンプリングホールドアナログ出力群ａ３の出力数ｎを簡単のために４にする。
【００７６】
図１において、アナログ信号入力端Ａ１からのアナログ信号ａ１が前置フィルタ１に入力される。前置フィルタ１は、アナログ信号ａ１中の高周波数領域の成分を除去する。すなわち、図４に出力ＷＦ１として示される連続波形を有する信号が生成される。この信号が前置フィルタ１の出力として、サンプリングホールド回路２１に入力される。
【００７７】
サンプリングホールド回路２１において、図３に示されるｈ１のサンプリングパルスにより、図４の出力ＷＦ１の波形における電圧値Ｖ０、Ｖ４、Ｖ８、Ｖ１２が逐次サンプリングされる。サンプリングされた電圧値により、出力ＷＦ２のチャネルＣＨ１の波形が生成され、サンプリング値が保持される。
【００７８】
同様に、ｈ２のサンプリングパルスによって、電圧値Ｖ１、Ｖ５、Ｖ９、Ｖ１３がサンプリングされ、ｈ３のサンプリングパルスによって、電圧値Ｖ２、Ｖ６、Ｖ１０、Ｖ１４がサンプリングされ、ｈ４のサンプリングパルスによって、電圧値Ｖ３、Ｖ７、Ｖ１１がサンプリングされる。サンプリングされた電圧値は、出力ＷＦ２のチャネルＣＨ２乃至ＣＨ４の波形として保持される。
【００７９】
これらの出力ＷＦ２のチャネルＣＨ１乃至ＣＨ４の波形は、図３に示されるｃ１のサンプリングパルスにより、図１のサンプリングホールド回路２２でまず電圧値Ｖ０乃至Ｖ３が保持され、次のｃ１のサンプリングパルスにより電圧値Ｖ４乃至Ｖ７が保持される。これらのサンプリング値は、図４において出力タイミングＴＭ１により示されるタイミングで保持される。
【００８０】
図１におけるサンプリングホールド回路２３は、図３に示されるｃ３のサンプリングパルスにより、図１のサンプリングホールド回路２２が電圧値Ｖ４乃至Ｖ７をサンプリングする直前の電圧値Ｖ０乃至Ｖ３が保持されるタイミングにおいて、サンプリングホールド回路２２の電圧値Ｖ０乃至Ｖ３及びサンプリングホールド回路２１のチャネルＣＨ１乃至ＣＨ４の出力である電圧値Ｖ４乃至Ｖ７の出力をサンプリングして、保持する。この動作により、電圧値Ｖ０乃至Ｖ７が同時にサンプリングされて保持され、出力される。
【００８１】
同様にして、図４の出力タイミングＴＭ２に示されるように、次のｃ３のサンプリングパルスにより、電圧値Ｖ４乃至Ｖ１１がサンプリングされて、図１のサンプリングホールド回路２３から出力される。
【００８２】
次に、本実施形態に係るＡ／Ｄ変換回路における信号の処理について、詳細に説明する。
【００８３】
サンプリングホールド回路２３から出力されたサンプリングホールドアナログ出力群ａ５は、抵抗回路網２５に入力される。
【００８４】
サンプリングホールドアナログ出力群ａ５が電圧値Ｖ０乃至Ｖ７となっている時点で、抵抗回路網２５からの出力は、図６に示される図５の抵抗回路網２５の等価回路により、
Ｖａ６＝ＲＯ＊（Ｖ０／Ｒ１＋Ｖ１／Ｒ２＋・・・＋Ｖ７／Ｒ８）
となる。なお、ＲＯは、個々の抵抗の抵抗値Ｒ１乃至Ｒ８の逆数の総和の逆数である。
【００８５】
このとき、スケーリング回路３の出力であるＡ／Ｄ変換入力アナログ信号ａ７の電圧値は、スケーリング回路３により、
Ｖａ７＝ＲＯ（１＋Ｒｆａ／Ｒｉａ）（Ｖ０／Ｒ１＋Ｖ１／Ｒ２＋・・・＋Ｖ７／Ｒ８）
となる。ここで、
Ｃｉ＝（１＋Ｒｆａ／Ｒｉａ）Ｒ０／Ｒｉ＋１
とすれば、上記のＶａ７は、
Ｖａ７＝Ｆ０＝Ｃ０Ｖ０＋Ｃ１Ｖ１＋・・・＋Ｃ７Ｖ７
と書き直すことができる。
【００８６】
サンプリングホールドアナログ出力群ａ５が電圧値Ｖ４乃至Ｖ１１となっている時点で、Ａ／Ｄ変換入力アナログ信号ａ７の電圧値は、
Ｖａ７＝Ｆ１＝Ｃ０Ｖ４＋Ｃ１Ｖ５＋・・・＋Ｃ７Ｖ１１
となる。同様にして、ｋ番目のａ７の電圧値は、
Ｖａ７＝Ｆｋ＝Ｃ０Ｖ４ｋ＋Ｃ１Ｖ１＋４ｋ＋・・・＋Ｃ７Ｖ７＋４ｋ
と表わされる。
【００８７】
これらは、図４において出力ＷＦ５の波形として示される。
【００８８】
以上はサンプリングホールドアナログ出力群ａ３の出力数ｎを４とした場合である。
この出力数ｎの値を４に限定せずに、上記の議論を一般化した場合の処理を、図７に示す。すなわち、前置フィルタ７０３を通ったａ２を、図４に示されるサンプリング間隔Ｔの遅延時間を持つ遅延要素を縦列に接続した回路に入力する。これらの遅延要素のそれぞれから電圧値を取り出し、これらの電圧値のそれぞれにＣ０乃至Ｃ２ｎ−１を乗じて重み付けをし、総和をとったものが出力電圧値になる。図７に示されるサンプリングホールド回路７０２によりｎＴの間隔でサンプリングホールドして出力したものと、上記の総和とは同じ結果になる。
【００８９】
ここで、図７の重み付け加算部７０１に示される部分の周波数伝達関数は、
Ｇ（ｊω）＝（Ｃ２ｎ−１＋Ｃ２ｎ−２ｅ−ｊωＴ＋Ｃ２ｎ−３ｅ−２ｊωＴ＋・・・＋Ｃ１ｅ−（２ｎ−２）ｊωＴ＋Ｃ０ｅ−（２ｎ−１）ｊωＴ）
である。従って、Ａ／Ｄ変換入力アナログ信号ａ７の電圧値は、この周波数伝達関数を持つ要素を通過した前置フィルタ１の出力波形がｎＴの間隔でサンプリングホールドされた結果と等価である。また、これはアナログ信号による非巡回型フィルタが形成されているとみなすこともできる。
【００９０】
サンプリングホールドアナログ出力群ａ３の出力数ｎを４にしたとき、上記の式は次のように書き直される。
Ｇ（ｊω）＝（Ｃ７＋Ｃ６ｅ−ｊωＴ＋Ｃ５ｅ−２ｊωＴ＋Ｃ４ｅ−３ｊωＴ＋Ｃ３ｅ−４ｊωＴ＋Ｃ２ｅ−５ｊωＴ＋Ｃ１ｅ−６ｊωＴ＋Ｃ０ｅ−７ｊωＴ）
＝ｅ−ｊ７ωＴ／２（Ｃ７ｅｊ７ωＴ／２＋Ｃ６ｅｊ５ωＴ／２＋Ｃ５ｅｊ３ωＴ／２＋Ｃ４ｅｊωＴ／２＋Ｃ３ｅ−ｊωＴ／２＋Ｃ２ｅ−ｊ３ωＴ／２＋Ｃ１ｅ−ｊ５ωＴ／２＋Ｃ０ｅ−ｊ７ωＴ／２）
本実施形態において、Ｃ０乃至Ｃ７を次のように選ぶ。
【００９１】
Ｃ３＝Ｃ４＝Ｋ０／２
Ｃ２＝Ｃ５＝Ｋ１／２
Ｃ１＝Ｃ６＝Ｋ２／２
Ｃ３＝Ｃ７＝Ｋ３／２
このとき、上記の式は、次のように余弦関数を用いて表される。
Ｇ（ｊω）＝ｅ−ｊ７ωＴ／２（Ｋ０ｃｏｓ（ωＴ／２）＋Ｋ１ｃｏｓ（ω３Ｔ／２）＋Ｋ２ｃｏｓ（ω５Ｔ／２）＋Ｋ３ｃｏｓ（ω７Ｔ／２））
上記の式において、図１に示されるサンプリングホールド部２のサンプリング間隔Ｔは、サンプリング周波数の逆数であるから、
Ｔ＝１／ｆｓ
として、さらに、
ω＝２πｆ
とすれば、上記の式の絶対値は、
｜Ｇ（ｊω）｜＝ａｂｓ（Ｋ０ｃｏｓ（πｆ／ｆｓ）＋Ｋ１ｃｏｓ（３πｆ／ｆｓ）＋Ｋ２ｃｏｓ（５πｆ／ｆｓ）＋Ｋ３ｃｏｓ（７πｆ／ｆｓ））
となる。
【００９２】
次に、サンプリングホールドアナログ出力群ａ３の出力数ｎについて一般化した関係式を導出する。まず、
Ｃｎ−１＝Ｃｎ      ＝Ｋ０／２
Ｃｎ−２＝Ｃｎ＋１  ＝Ｋ１／２
Ｃｎ−３＝Ｃｎ＋２  ＝Ｋ２／２
・・・
Ｃ０    ＝Ｃ２ｎ−１＝Ｋｎ−１／２
とする。このとき、上記の式は、
Ｇ（ｊω）＝ｅ−ｊ（２ｎ−１）ωＴ／２  Σｉ＝０ｎ−１Ｋｉｃｏｓ（ω（２ｉ＋１）Ｔ／２）
となる。この式の値の絶対値は、
｜Ｇ（ｊω）｜＝ａｂｓ（Σｉ＝０ｎ−１Ｋｉｃｏｓ（（２ｉ＋１）πｆ／ｆｓ））
と表わされる。
【００９３】
この式が示すように、通過帯域内およびロールオフ領域では、位相遅れが周波数に対して直線性を有する、位相歪のないローパスフィルタ特性を持たせることができる。
【００９４】
本発明におけるＡ／Ｄ変換回路について、実施例を以下に示す。
（実施例１）
出力数ｎを４として、上記の重みの値をそれぞれ、
Ｋ０＝０．４１５
Ｋ１＝０．３２３
Ｋ２＝０．１８８
Ｋ３＝０．０７４
に設定する。
【００９５】
図１に示されるサンプリングホールドフィルタ部２のサンプリング周波数をｆｓとすると、正規化周波数ｆ／ｆｓに対して、振幅の周波数応答は、図８において８０１で表わされる特性を示す。本実施例では、図８に８０２で示される正規化周波数ｆ／ｆｓ＝０．２５の点がＡ／Ｄ変換部サンプリングレートに相当する。
（実施例２）
次に、出力数ｎが８の場合の実施例の結果を示す。
【００９６】
なお、上記の重みの値をそれぞれ、
Ｋ０＝０．２０８
Ｋ１＝０．１９７
Ｋ２＝０．１７５
Ｋ３＝０．１４５
Ｋ４＝０．１１１
Ｋ５＝０．０７９
Ｋ６＝０．０５０
Ｋ７＝０．０３４
とする。
【００９７】
この場合の、正規化周波数ｆ／ｆｓに対する、振幅の周波数応答は、図９及び１０において９０１で表される特性を示す。本実施例では、図９及び１０において９０２で示される正規化周波数ｆ／ｆｓ＝０．１２５の点がＡ／Ｄ変換部サンプリングレートに相当する。
【００９８】
本実施例において、図７に示される前置フィルタ７０３における周波数伝達関数に、図１０における１００１に示されるような、２次のローパス特性を持たせると、図１に示されるアナログ信号入力端Ａ１から図７に示される出力７０２に至る部分における処理における周波数応答は、図１０における１００２で表される特性を示す。
【００９９】
なお、本実施例におけるＡ／Ｄ変換部サンプリングレートの１／２の値に相当する正規化周波数ｆ／ｆｓ＝０．０６２５の点を図１０において１００４で示す。このＡ／Ｄ変換部サンプリングレートの値の１／２からＡ／Ｄ変換部サンプリングレートの値に相当する正規化周波数値ｆ／ｆｓ＝０．１２５の点までの領域での折り返し雑音周波数成分の、Ａ／Ｄ変換する信号帯域内へ混入する特性は、図１０における曲線１００３により示される。この特性は、Ａ／Ｄ変換部サンプリングレート付近の雑音に対しても実用的な抑圧効果が得られることを示している。このようにして、Ａ／Ｄ変換部サンプリングレートの周波数の値を含み、それ以上の周波数値における雑音成分に対して折り返し雑音による干渉が効果的に抑圧されることが示される。
【０１００】
この構成について、周波数に対して雑音成分が正比例関係を持つランダム性の雑音が正弦波に重畳される波形を図１１の１１０１に示す。この波形を直接サンプリングしてＡ／Ｄ変換する例を図１２の１２０２に示す。このとき、折り返し雑音の干渉により、Ａ／Ｄ変換値が大きく変動する。一方、同じＡ／Ｄ変換レートで出力数ｎを８にした場合の本実施例に従って生成されたＡ／Ｄ変換値の波形を、図１２における１２０１に示す。これにより、折り返し雑音の干渉を抑圧したＡ／Ｄ変換動作が得られることが示される。
【０１０１】
以上、上記実施例により示されたように、本実施形態に係るＡ／Ｄ変換装置におけるＡ／Ｄ変換の動作は、関連技術で使用されるアンチエーリアジングフィルタの作用を含む。
【０１０２】
（効果）
上記に述べた実施形態において述べたように、本発明は以下の効果を奏する。
【０１０３】
第１の効果は、アンチエーリアジングフィルタとしての作用を有する回路部分を、サンプリングホールド回路、抵抗回路網及び、ロジック回路のみで構成することにより、同様の特性を有する関連技術における高次数のＬＣ回路またはアクティブフィルタ回路を配置する方法に比べて、回路の高度の集積性が得られることである。
【０１０４】
第２の効果は、アンチエーリアジングフィルタ特性が理論的に抵抗回路網の抵抗値の精度のみに依存しており、この精度を管理することにより、ＬＣ回路又は、アクティブフィルタ回路に使用される多数のリアクタンス素子の特性のバラツキの影響を補正するための、通電による総合調整作業と調整用の部品を排除できることである。
【０１０５】
第３の効果は、本発明のフィルタ特性は、サンプリングホールド回路による非巡回型フィルタにより得られるため、ＬＣ回路又はアクティブフィルタ回路を通過帯域内で位相歪みが発生しない条件を、ＬＣ回路又はアクティブフィルタ回路による場合に比べて、容易に設定及び調整できることである。
【０１０６】
（第２の実施形態）
本発明の第２の実施形態に係るＡ／Ｄ変換装置の構成を図１５に示す。
【０１０７】
本実施形態に係るＡ／Ｄ変換装置の基本的な構成は第１実施形態に係るＡ／Ｄ変換装置と同一である。
【０１０８】
即ち、図１５において、デジタルフィルタ１５０１の入力信号となるデジタル信号ｄ１の出力点までの構成及び動作は、図１示される構成及び動作と、同一である。
【０１０９】
図１５において、Ａ／Ｄ変換の出力であるデジタル信号ｄ１は、デジタルフィルタ１５０１に接続され、その出力が本回路のデジタル信号出力端Ｄ１から外部に出力される。
【０１１０】
デジタルフィルタ１５０１においては、入力される信号帯域よりも高い周波数成分を遮断する処理を行う。これにより、サンプリングホールドフィルタ部２からのＤ／Ａ変換レートの１／２の値に相当する周波数点（図１０における１００４）近傍の折り返し雑音の残留成分を更に抑圧され、必要な信号成分のみが抽出される。
【０１１１】
このように、本実施形態に係るＡ／Ｄ変換装置においては、集積回路で実現できるデジタルフィルタ１５０１により、更に入力信号帯域の近傍までの折り返し雑音を抑圧することができる。これにより、実装規模を大幅に増大させることなく、本回路に入力されるアナログ信号により忠実なＡ／Ｄ変換出力を取り出すことが出来る。
【０１１２】
第２の実施形態におけるＡ／Ｄ変換装置の構成において、デジタルフィルタ１５０１は、本回路が組み込まれる装置のＣＰＵによる処理の一部の処理としても良い。また、入力アナログ信号中にサンプリングホールドフィルタ部２のサンプリング周波数１／Ｔの値の整数倍の周波数の近傍に集中的で大きな雑音成分がない場合で、信号帯域への折り返し雑音の干渉を無視できることがあらかじめ分かっている場合は、前置フィルタ１は省略してよい。
【０１１３】
以上説明したように、本願発明では、サンプリングホールド回路２１でＡ／Ｄ変換部４の変換レートのｎ倍のサンプリングが行われ、サンプリングホールド回路２３から２ｎ本のサンプリングされたアナログ信号が出力される。これらを適切な周波数特性が得られるように独立に加算係数を設定できる２ｎ本の入力端を持つ抵抗回路網２５によって加算して出力するようにしている。このため、上記の処理は、２ｎ個分を過去に遡ったサンプル値による非巡回型フィルタを形成したものと等価である。これにより、Ａ／Ｄ変換レート付近から変換レートのｎ倍付近までの雑音を抑圧する周波数特性を実現することができる。なお、この非巡回型フィルタで除去不可能なＡ／Ｄ変換レートのｎ倍のサンプリング周波数成分の整数倍に相当する高周波数領域の雑音成分はＲＣフィルタ等の低次数の前置フィルタ１で除去することができ、全体として折り返し雑音による干渉を抑えることができる。
【０１１４】
誘導飛翔体搭載用電子装置の能力向上のため、信号帯域がＡ／Ｄ変換レートに接近し、Ａ／Ｄ変換レート近傍の雑音を抑える必要がある場合、関連技術は、急峻な遮断特性を持つアンチエーリアジングフィルタ特性を実現する構成を開示するが、本発明においては、集積回路で実現可能なサンプリングホールド回路２１，２２，２３と抵抗回路網２５により必要な特性を実現できる。従って、このような場合でも、実装回路規模の増大につながる高次数のＬＣフィルタ回路またはアクティブフィルタ回路を用いたアンチエーリアジングフィルタ特性が不要となる。このため、本願発明に係るＡ／Ｄ変換回路は、誘導飛翔体搭載用電子装置として要請される、回路実装規模の増大の抑制との条件を満たす。
【０１１５】
本発明に係るＡ／Ｄ変換回路は、設定可能な最大のＡ／Ｄ変換レートより高い周波数成分を持った雑音を含むアナログ信号をＡ／Ｄ変換する際の、折り返し雑音の干渉を防ぐ必要があるＡ／Ｄ変換回路であって、サンプリングホールド回路を用いたアナログ信号による非巡回型フィルタの高次数のアンチエーリアジングフィルタをＡ／Ｄ変換の前に配置する。これにより、高実装密度の実現が困難な高次数のアクティブフィルタ回路またはＬＣフィルタ回路を排除することができ、誘導飛翔体搭載用電子装置として避ける必要のある回路実装規模の増大を抑えるような電子回路が提供される。
【０１１６】
以上、２つの実施形態を参照して本発明を説明したが、本発明は上記各実施形態に限定されない。本発明の構成や詳細については当業者が理解し得るさまざまな変更を加えることができる。また、本発明には上記各実施形態の構成の一部又は全部を相互に適宜組み合わせたものも含まれる。
【０１１７】
また、上記実施形態および実施例では、サンプリングホールドアナログ出力群の出力数ｎを２または４として説明したが、本発明の範囲はこれに限定されない。さらに、本発明では、サンプリングホールド回路を２つ平行して使用して、２ｎ本のアナログ出力を基にデジタル信号を変換して取得するが、これに限定されず、サンプリングホールド回路の個数は３以上であってもよい。
【０１１８】
さらに、上記実施例においては、Ａ／Ｄ変換入力アナログ信号を生成する処理における重みの値を、サンプリングデータ列の中央付近に位置するデータに対して大きくなるように、すなわち、Ｋ０が大きな値をとるようにしたが、これに限定されない。Ｋ０乃至Ｋｎの値は、得られるフィルタ特性の周波数依存性に応じて任意に決めてよい。
【０１１９】
また、以上説明した方法は、コンピュータがプログラムを記録媒体から読み込んで実行することによっても実現することが出来る。
【産業上の利用可能性】
【０１２０】
本発明は上記の実施形態に限定されるものではなく、アナログ信号入力からデジタル信号出力を得る電子回路に好適に適用可能である。
【符号の説明】
【０１２１】
１    前置フィルタ
２    サンプリングホールドフィルタ部
３    スケーリング回路
４    Ａ／Ｄ変換部
２１    サンプリングホールド回路
２２    サンプリングホールド回路
２３    サンプリングホールド回路
２４    タイミング制御回路
２４−１    入力バッファ回路
２４−２    Ａ／Ｄ変換クロック信号発生分周回路
２４−３    制御シーケンス信号発生クロック分周回路
２４−４    シーケンスカウンタ回路
２４−５    制御シーケンス発生回路
２４−６ａ    サンプリングパルス発生回路
２４−６ｂ    サンプリングパルス発生回路
２４−７ａ    出力バッファ回路
２４−７ｂ    出力バッファ回路
２５    抵抗回路網
７０１    重み付け加算部
７０２    サンプリングホールド回路
７０３    前置フィルタ
１３０１    アンチエーリアジングフィルタ
１３０２    サンプリングホールド回路
１３０３    Ａ／Ｄ変換部
１３０４    デジタルフィルタ
１３０５    制御回路
１４０１    アンチエーリアジング周波数特性
１５０１    デジタルフィルタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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