(57)【要約】【課題】効果的に雑音レベルを低減した半導体集積回路を提供する。【解決手段】差動入力トランジスタであるＰチャネル型ＭＯＳトランジスタＭ１，Ｍ２は、雑音レベルを低減するために薄いゲート酸化膜を有している。これらのＰチャネル型ＭＯＳトランジスタＭ１，Ｍ２を過電圧から保護する保護回路は、Ｐチャネル型ＭＯＳトランジスタＭ３，Ｍ４を含んで構成されている。Ｐチャネル型ＭＯＳトランジスタＭ３はＰチャネル型ＭＯＳトランジスタＭ１を過電圧から保護する第１の保護トランジスタであり、Ｐチャネル型ＭＯＳトランジスタＭ１のドレイン側に直列に接続されている。Ｐチャネル型ＭＯＳトランジスタＭ４は、Ｐチャネル型ＭＯＳトランジスタＭ２を過電圧から保護する第２の保護トランジスタであり、Ｐチャネル型ＭＯＳトランジスタＭ２のドレイン側に直列に接続されている。【選択図】図１
2013005150.tif 000002
【特許請求の範囲】
【請求項１】
厚いゲート酸化膜を有するトランジスタと、薄いゲート酸化膜を有するトランジスタを含んで構成され、前記薄いゲート酸化膜を有するトランジスタが雑音による回路動作への影響が大きい回路部分に使用された回路と、
前記回路内に設けられ、前記薄いゲート酸化膜を有するトランジスタを過電圧から保護する保護回路と、を備え、前記回路に前記厚いゲート酸化膜を有するトランジスタに対応した電源電圧が供給されることを特徴とする半導体集積回路。
【請求項２】
前記回路は、薄いゲート酸化膜を有する第１及び第２の差動入力トランジスタ（Ｍ１，Ｍ２）を有する差動増幅回路を含み、
前記保護回路は、前記第１の差動入力トランジスタ（Ｍ１）に直列に接続され、当該第１の差動入力トランジスタ（Ｍ１）を過電圧から保護する、厚いゲート酸化膜を有する第１の保護トランジスタ（Ｍ３）と、前記第２の差動入力トランジスタ（Ｍ２）に直列に接続され、当該第２の差動入力トランジスタ（Ｍ２）を過電圧から保護する、厚いゲート酸化膜を有する第２の保護トランジスタ（Ｍ４）と、を含むことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記回路は、前記第１の差動入力トランジスタ（Ｍ１）に前記第１の保護トランジスタ（Ｍ３）を介して直列に接続され、薄いゲート酸化膜を有する第１の電流源トランジスタ（Ｍ７）と、前記第２の差動入力トランジスタ（Ｍ２）に前記第２の保護トランジスタ（Ｍ４）を介して直列に接続され、薄いゲート酸化膜を有する第２の電流源トランジスタ（Ｍ８）と、を含み、
前記保護回路は、前記第１の電流源トランジスタ（Ｍ７）に直列に接続され、当該第１の電流源トランジスタ（Ｍ７）を過電圧から保護する、厚いゲート酸化膜を有する第３の保護トランジスタ（Ｍ５）と、前記第２の電流源トランジスタ（Ｍ８）に直列に接続され、当該第２の電流源トランジスタ（Ｍ８）を過電圧から保護する、厚いゲート酸化膜を有する第４の保護トランジスタ（Ｍ６）と、を備えることを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記第１及び第２の保護トランジスタ（Ｍ３，Ｍ４）のゲートに共通のバイアス電圧を印加し、前記第３及び第４の保護トランジスタ（Ｍ５，Ｍ６）のゲートに共通の他のバイアス電圧を印加するバイアス回路を備えることを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
前記回路は、前記差動増幅回路から出力される差動出力電圧がゲートに印加され、薄いゲート酸化膜を有する出力トランジスタ（Ｍ１３）と、前記出力トランジスタ（Ｍ１３）に直列に接続され、厚いゲート酸化膜を有する負荷トランジスタ（Ｍ１２）を含み、
前記保護回路は、前記出力トランジスタ（Ｍ１３）に直列に接続され、当該出力トランジスタ（Ｍ１３）を過電圧から保護する、厚いゲート酸化膜を有する第５の保護トランジスタ（Ｍ１４）を含むことを特徴とする請求項２または請求項３に記載の半導体集積回路。
【請求項６】
前記回路は、薄いゲート酸化膜を有する第１及び第２の差動入力トランジスタ（Ｍ２１，Ｍ２２）を含み、
前記保護回路は、前記第１の差動入力トランジスタ（Ｍ２１）に直列に接続され、当該第１の差動入力トランジスタ（Ｍ２１）を過電圧から保護する第１の抵抗（Ｒ１）と、前記第２の差動入力トランジスタ（Ｍ２２）に直列に接続され、当該第２の差動入力トランジスタ（Ｍ２２）を過電圧から保護する第２の抵抗（Ｒ２）と、を含むことを特徴とする請求項１に記載の半導体集積回路。
【請求項７】
前記回路は、第１及び第２の差動入力トランジスタ（Ｍ３１，Ｍ３２）と、前記第１の差動入力トランジスタ（Ｍ３１）と直列に接続され、薄いゲート酸化膜を有する第１の電流源トランジスタ（Ｍ３３）と、前記第２の差動入力トランジスタ（Ｍ３２）と直列に接続され、薄いゲート酸化膜を有する第２の電流源トランジスタ（Ｍ３４）とを含み、
前記保護回路は、定電流源（４０）と、前記定電流源（４０）にドレインが接続され、ゲートが前記第１の差動入力トランジスタ（Ｍ３１）と前記第１の電流源トランジスタ（Ｍ３３）の接続ノードに接続され、前記第１の電流源トランジスタ（Ｍ３３）を過電圧から保護する第１の保護トランジスタ（Ｍ３６）と、前記定電流源（４０）にドレインが接続され、ゲートが前記第２の差動入力トランジスタ（Ｍ３２）と前記第２の電流源トランジスタ（Ｍ３４）の接続ノードに接続され、前記第２の電流源トランジスタ（Ｍ３４）を過電圧から保護する第２の保護トランジスタ（Ｍ３７）と、を含むことを特徴とする請求項１に記載の半導体集積回路。
【請求項８】
前記第１及び第２の保護トランジスタ（Ｍ３６，Ｍ３７）は、厚いゲート酸化膜を有することを特徴とする請求項７に記載の半導体集積回路。
【請求項９】
前記回路は、第１及び第２の差動入力トランジスタ（Ｍ３１，Ｍ３２）と、前記第１の差動入力トランジスタ（Ｍ３１）と直列に接続され、薄いゲート酸化膜を有する第１の電流源トランジスタ（Ｍ３３）と、前記第２の差動入力トランジスタ（Ｍ３２）と直列に接続され、薄いゲート酸化膜を有する第２の電流源トランジスタ（Ｍ３４）とを含み、
前記保護回路は、前記第１の差動入力トランジスタ（Ｍ３１）に直列に接続され、当該第１の差動入力トランジスタ（Ｍ３１）を過電圧から保護する、厚いゲート酸化膜を有する第１の保護トランジスタ（Ｍ３）と、前記第２の差動入力トランジスタ（Ｍ３２）に直列に接続され、当該第２の差動入力トランジスタ（Ｍ３２）を過電圧から保護する、厚いゲート酸化膜を有する第２の保護トランジスタ（Ｍ４）と、
定電流源（４０）と、前記定電流源（４０）にドレインが接続され、ゲートが前記第１の保護トランジスタ（Ｍ３）と前記第１の電流源トランジスタ（Ｍ３３）の接続ノードに接続され、前記第１の電流源トランジスタ（Ｍ３３）を過電圧から保護する第３の保護トランジスタ（Ｍ３６）と、前記定電流源（４０）にドレインが接続され、ゲートが前記第２の保護トランジスタ（Ｍ４）と前記第２の電流源トランジスタ（Ｍ３４）の接続ノードに接続され、前記第２の電流源トランジスタ（Ｍ３４）を過電圧から保護する第４の保護トランジスタ（Ｍ３７）と、を含むことを特徴とする請求項１に記載の半導体集積回路。
【請求項１０】
前記第１の差動入力トランジスタ（Ｍ１，Ｍ２１，Ｍ３１）のバックゲートは、当該第１の差動入力トランジスタ（Ｍ１，Ｍ２１，Ｍ３１）のソースに接続され、前記第２の差動入力トランジスタ（Ｍ２，Ｍ２２，Ｍ３２）のバックゲートは、当該第２の差動入力トランジスタ（Ｍ２，Ｍ２２，Ｍ３２）のソースに接続されていることを特徴とする請求項１乃至９のいずれかに記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に、雑音レベルを低減した半導体集積回路に関する。
【背景技術】
【０００２】
半導体プロセスの微細化が進み、デジタル回路は高速化、高集積化が実現できるようになった。そのため、チップサイズの縮小、あるいは集積度向上による機能単価の低減、コストダウン、それに大規模システムのワンチップ化が可能となる。しかしながら、アナログ回路は微細化が進んでも、信号の品質を保つために、ある程度のゲート幅、ゲート長を持ったトランジスタを用いて回路を構成する必要がある。
【０００３】
また、アナログ回路は微細化に伴う電源電圧の低下によって、ダイナミックレンジの低下や回路トポロジーの選択肢が制限される傾向にある。それでも、アナログ-デジタル混載のＬＳＩを開発する上では、アナログ回路の高性能化が必須となる。
【０００４】
図８は、アナログ回路の一つの例であるオペアンプの回路図である。このオペアンプは、Ｐチャネル型ＭＯＳトランジスタ入力型で、シングルエンド出力の構成となっている。Ｐチャネル型ＭＯＳトランジスタＭ６１，Ｍ６２，Ｍ６５と、Ｎチャネル型ＭＯＳトランジスタＭ６３，Ｍ６４は、１段目の差動増幅回路１１を構成している。Ｍ６１，Ｍ６２は、差動入力トランジスタで、それぞれのゲートに差動入力電圧ＶＩＮＮ，ＶＩＮＰが印加される。Ｐチャネル型ＭＯＳトランジスタＭ６６と、Ｎチャネル型ＭＯＳトランジスタＭ６７で２段目の増幅回路１２を構成しており、それらの接続ノードから出力電圧ＶＯＵＴが得られる。
【０００５】
また、オペアンプの発振防止のため、１段目の差動増幅回路１１と２段目の増幅回路１２の間に、直列接続された零点消去用抵抗ＲＺ及び位相補償用コンデンサＣＣからなる位相補償回路３が直列に接続されている。
【０００６】
バイアス回路４は、Ｐチャネル型ＭＯＳトランジスタＭ５１，Ｍ５３，Ｍ５５，Ｍ５７と、Ｎチャネル型ＭＯＳトランジスタＭ５２，Ｍ５４，Ｍ５６，Ｍ５８、及び抵抗ＲＢ１で構成されている。Ｎチャネル型ＭＯＳトランジスタＭ５２のゲートに印加されるパワーダウン信号ＰＷＤＢがＨレベルになると、Ｎチャネル型ＭＯＳトランジスタＭ５２がオンし、バイアス回路４は動作する。そして、Ｐチャネル型ＭＯＳトランジスタＭ５７を介して、１段目の差動増幅回路１１の電流源トランジスタであるＰチャネル型ＭＯＳトランジスタＭ６５のゲートと、２段目の増幅回路１２の負荷トランジスタであるＰチャネル型ＭＯＳトランジスタＭ６６のゲートに、オペアンプ動作に必要なバイアス電圧を供給する。この種のオペアンプについては、特許文献１に記載されている。
【０００７】
このオペアンプに供給される電源電圧ＶＤＤＨの低下に伴い、オペアンプで扱うことのできる信号レベル（例えば、差動入力電圧ＶＩＮＮ，ＶＩＮＰのレベル）が低下する。信号レベルが低下すると、アナログ回路の主要特性であるＳＮＲ（Signal To Noise Ratio；信号対雑音比）の低下を引き起こす。信号レベルが低下してもオペアンプを高性能化するためには、オペアンプ自体の雑音レベルを低減する必要がある。
【０００８】
図９は、ＭＯＳトランジスタの雑音特性を示す図である。ＭＯＳトランジスタの雑音は、低周波に分布するフリッカ雑音と、広帯域にわたって分布する熱雑音が主要雑音である。このフリッカ雑音と熱雑音がＭＯＳトランジスタで構成された回路全体の雑音をほぼ決定しており、これらの雑音を低減することで、ＳＮＲを向上させることができる。
【０００９】
最初に、ＭＯＳトランジスタの雑音源の１つであるフリッカ雑音を説明する。
【００１０】
単位帯域幅のフリッカ雑音電力Ｖｎｆ２は、以下の数式（１）で与えられる。
Ｖｎｆ２＝Ｋ／（Ｃｏｘ×Ｗ×Ｌ）×（１／ｆ）  ・・・（１）
ここで、Ｋは製造プロセスに依存した定数、Ｃｏｘは単位面積当たりのゲート酸化膜容量、ＷはＭＯＳトランジスタのゲート幅、ＬはＭＯＳトランジスタのゲート長、ｆはＭＯＳトランジスタの周波数（動作周波数）である。
【００１１】
フリッカ雑音は低周波で雑音が大きくなり、周波数が高くなるにつれて小さくなる特徴を持っている。特に、音声信号や音響信号を扱う帯域ではフリッカ雑音が主要雑音となることが多く、雑音レベルを低減させる必要がある。また、フリッカ雑音はＭＯＳトランジスタのゲート幅とゲート長に反比例しているので、ゲート面積を増加することで低減することが可能である。
【００１２】
次に、ＭＯＳトランジスタの雑音源の１つである熱雑音を説明する。ゲートに印加される入力信号を増幅する場合（ほとんどがこの形式）の単位帯域幅の熱雑音Ｖｎｉｎ２は、入力換算雑音として以下の数式（２）で与えられる。
Ｖｎｉｎ２＝（８×ｋ×Ｔ）／（３×ｇｍ）  ・・・（２）
ここで、ｋはボルツマン定数、Ｔは絶対温度、ｇｍはＭＯＳトランジスタのトランスコンダクタンスである。また、ＭＯＳトランジスタのトランスコンダクタンスｇｍは以下の数式（３）で与えられる。
ｇｍ＝√（２×μ×Ｃｏｘ×（Ｗ／Ｌ）×Ｉｄ）  ・・・（３）
ここで、μはＭＯＳトランジスタの移動度、Ｃｏｘは単位面積当たりのゲート酸化膜容量、ＷはＭＯＳトランジスタのゲート幅、ＬはＭＯＳトランジスタのゲート長、ＩｄはＭＯＳトランジスタのドレイン電流である。
【００１３】
熱雑音は低周波から高周波にわたって、一様に分布する。比較的高い周波数を扱う信号や、離散システム（サンプリングデータシステム）では主要雑音となるので、雑音レベルを低減させる必要がある。また、熱雑音はＭＯＳトランジスタのトランスコンダクタンスに反比例するので、トランスコンダクタンスを大きくすることで低減することができる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００９−２２５０８３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
図８のオペアンプを例に挙げると、回路全体でフリッカ雑音が占める割合が大きくなるのはＰチャネル型トランジスタＭ６１，Ｍ６２と、Ｎチャネル型ＭＯＳトランジスタＭ６３，Ｍ６４であることが一般的に知られている。フリッカ雑音を低減するためには、これらの面積を大きくする必要があり、単純に大きくするだけではチップ面積が増大する。また、トランジスタサイズが増加することによって周辺の寄生容量の影響を受け、消費電流が増大する可能性もある。
【００１６】
トランジスタの面積を増加せずに、フリッカ雑音を低減する手法として、チョッパー変調技術が知られている。チョッパー変調技術は変調クロックによって、低周波雑音を高周波側へ変調をかける手法である。しかしながら、この手法では変調クロックを生成するクロック生成回路、スイッチ制御回路、スイッチ回路等が必要になり、回路規模が増大する傾向にある。また、フリッカ雑音が支配的な回路が複数組み合わさって構成されるような集積回路ではそれぞれに必要となり、回路規模が増大し、それに伴って消費電流が増加する。
【００１７】
また、連続時間システムで使用する場合には、後段にチョッパークロック信号を除去するためのフィルタが必要になる。
【００１８】
熱雑音を低減するためには、ＭＯＳトランジスタのトランスコンダクタンスを大きくする必要がある。図８のオペアンプを例に挙げると、Ｐチャネル型ＭＯＳトランジスタＭ６１，Ｍ６２がこれに相当する。トランスコンダクタンスはＷ／Ｌ比を増大させること、ドレイン電流を増加させることで大きくなる。
【００１９】
しかしながら、Ｗ／Ｌ比の増大は面積増大に繋がり、ドレイン電流の増加は消費電流の増加に繋がる。また、熱雑音は広帯域にわたって分布するので、離散時間システム（サンプリングデータシステム）では折り返し雑音として信号帯域内に現れ、信号帯域内の雑音が増加する。折り返しによる熱雑音の影響を低減するには、サンプリング周波数を必要信号帯域よりも高い周波数でサンプリングする手法が知られているが、動作周波数が高くなるので消費電流の増大を招く。
【００２０】
以上のように、プロセスの微細化が進み、電源電圧の低下に伴ってダイナミックレンジが低下し、アナログ特性が必然的に低下してしまう。このような状況下で、オペアンプ等の半導体集積回路の特性を維持、あるいは向上させるためには、回路規模の増大（面積増加）や消費電流を増大させなければ達成することが困難であるという問題がある。
【課題を解決するための手段】
【００２１】
本発明の半導体集積回路は、厚いゲート酸化膜を有するトランジスタと、薄いゲート酸化膜を有するトランジスタを含んで構成され、前記薄いゲート酸化膜を有するトランジスタが雑音による回路動作への影響が大きい回路部分に使用された回路と、前記回路内に設けられ、前記薄いゲート酸化膜を有するトランジスタを過電圧から保護する保護回路と、を備え、前記回路に前記厚いゲート酸化膜を有するトランジスタに対応した電源電圧が供給されることを特徴とするものである。
【発明の効果】
【００２２】
本発明の半導体集積回路によれば、厚いゲート酸化膜を有するトランジスタを含んで構成された回路内で、雑音による回路動作への影響が大きい回路部分に対して、薄いゲート酸化膜を有するトランジスタを使用することで、効果的に雑音レベルを低減することができる。また、当該回路に供給される電源電圧は厚いゲート酸化膜を有するトランジスタに対応して使用される電源電圧であっても、保護回路の追加で薄いゲート酸化膜を有するトランジスタは過電圧が印加されることなく動作させることができる。更に、厚いゲート酸化膜を有するトランジスタに対応した電源電圧を使用しているので、扱うことのできる信号レベルの低下も最小限に抑えることができ、高性能化が実現できる。
【００２３】
また、チョッパー変調技術を適用するなどの大幅な回路追加や低雑音化のための極端な面積増加を回避することができ、回路規模の増加や面積増加はほとんどない。また、消費電流の増加もほとんどなく、低雑音化と高性能化を実現できる。
【００２４】
本発明の半導体集積回路は、連続時間システムへの応用はもちろん、離散時間システム（サンプリングデータシステム）への応用することができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の第１の実施形態におけるオペアンプの回路図である。
【図２】保護回路の構成例を示す回路図である。
【図３】本発明の第２の実施形態におけるオペアンプの回路図である。
【図４】本発明の第３の実施形態におけるオペアンプの回路図である。
【図５】本発明の第４の実施形態におけるオペアンプの回路図である。
【図６】本発明の第５の実施形態におけるオペアンプの回路図である。
【図７】本発明の第５の実施形態における他のオペアンプの回路図である。
【図８】従来のオペアンプの回路図である。
【図９】ＭＯＳトランジスタの雑音特性を示す図である。
【発明を実施するための形態】
【００２６】
＜＜第１の実施形態＞＞
図１は、本発明の第１の実施形態における低雑音のオペアンプ（半導体集積回路の一例）を示す回路図である。このオペアンプは、Ｐチャネル型ＭＯＳランジスタ入力型で、シングルエンド出力の構成となっている。微細化プロセスにおいて、主にアナログ回路用途として使用されることが多い厚いゲート酸化膜を有するＭＯＳトランジスタと、主にデジタル回路用途として使用されることが多い薄いゲート酸化膜を有するＭＯＳトランジスタが標準的に用意されている。
【００２７】
例えば、０．１５μｍプロセスでは、厚いゲート酸化膜の膜厚は、約７ｎｍ、薄いゲート酸化膜の膜厚は、約３．５ｎｍである。
【００２８】
厚いゲート酸化膜を有するＭＯＳトランジスタで使用する電源電圧をＶＤＤＨとし、薄いゲート酸化膜を有するＭＯＳトランジスタで使用する電源電圧をＶＤＤＬとする。また、ＧＮＤ電位は共にＶＳＳとする。ＶＤＤＨ＞ＶＤＤＬである。オペアンプの電源電圧は厚いゲート酸化膜を有するＭＯＳトランジスタに対応する電源電圧ＶＤＤＨとする。例えば、ＶＤＤＨは３．３Ｖ、ＶＤＤＬは１．５Ｖである。
【００２９】
薄いゲート酸化膜を有するＰチャネル型ＭＯＳトランジスタＭ１，Ｍ２、薄いゲート酸化膜を有するＮチャネル型ＭＯＳトランジスタＭ７，Ｍ８、厚いゲート酸化膜を有するＰチャネル型ＭＯＳトランジスタＭ３，Ｍ４，Ｍ９及び厚いゲート酸化膜を有するＮチャネル型ＭＯＳトランジスタＭ５，Ｍ６で１段目の差動増幅回路１が構成されている。このオペアンプはゲート酸化膜厚でみると、薄いゲート酸化膜と厚いゲート酸化膜という２種類のＭＯＳトランジスタで形成されている。
【００３０】
Ｐチャネル型ＭＯＳトランジスタＭ１，Ｍ２は、差動入力トランジスタであり、それぞれのゲートに差動入力電圧ＶＩＮＮ，ＶＩＮＰが印加される。Ｐチャネル型ＭＯＳトランジスタＭ９は、電流源トランジスタで、そのソースに電源電圧ＶＤＤＨが印加され、そのドレインはＭ１，Ｍ２の共通のソースに接続されている。薄いゲート酸化膜を有するＮチャネル型ＭＯＳトランジスタＭ７，Ｍ８は電流源トランジスタであり、Ｍ５，Ｍ６がない状態ではオペアンプのカレントミラー回路を形成するものである。
【００３１】
薄いゲート酸化膜を有するＭＯＳトランジスタを過電圧から保護する保護回路は、厚いゲート酸化膜を有するＰチャネル型ＭＯＳトランジスタＭ３，Ｍ４と、Ｎチャネル型ＭＯＳトランジスタＭ５，Ｍ６で構成されている。すなわち、Ｐチャネル型ＭＯＳトランジスタＭ３は、Ｐチャネル型ＭＯＳトランジスタＭ１を過電圧から保護する第１の保護トランジスタであり、そのソースはＰチャネル型ＭＯＳトランジスタＭ１のドレインに接続されている。Ｐチャネル型ＭＯＳトランジスタＭ４は、Ｐチャネル型ＭＯＳトランジスタＭ２を過電圧から保護する第２の保護トランジスタであり、そのソースはＰチャネル型ＭＯＳトランジスタＭ２のドレインに接続されている。
【００３２】
Ｎチャネル型ＭＯＳトランジスタＭ５は、Ｎチャネル型ＭＯＳトランジスタＭ７を過電圧から保護する第３の保護トランジスタである。Ｎチャネル型ＭＯＳトランジスタＭ６は、Ｎチャネル型ＭＯＳトランジスタＭ７を過電圧から保護する第４の保護トランジスタである。Ｎチャネル型ＭＯＳトランジスタＭ５，Ｍ７は、Ｐチャネル型ＭＯＳトランジスタＭ３と接地の間に直列に接続されている。Ｎチャネル型ＭＯＳトランジスタＭ６，Ｍ８は、Ｐチャネル型ＭＯＳトランジスタＭ４と接地の間に直列に接続されている。
【００３３】
Ｎチャネル型ＭＯＳトランジスタＭ７，Ｍ８の各ゲートは共通接続され、この共通接続されたゲートは、Ｎチャネル型ＭＯＳトランジスタＭ５のドレインに接続されている。また、Ｎチャネル型ＭＯＳトランジスタＭ７，Ｍ８のソースは接地されている。
【００３４】
また、厚いゲート酸化膜を有するＰチャネル型ＭＯＳトランジスタＭ１２（負荷トランジスタ）と、厚いゲート酸化膜を有するＮチャネル型ＭＯＳトランジスタＭ１３（出力トランジスタ）で２段目の増幅回路２が構成されている。１段目の差動増幅回路１と２段目の増幅回路２の間には、発振防止のために、零点消去用抵抗ＲＺ、位相補償用コンデンサＣＣが接続されることが好ましい。
【００３５】
バイアス回路４は、オペアンプの動作に必要なバイアス電圧を供給する回路であり、厚いゲート酸化膜を有するＰチャネル型ＭＯＳトランジスタＭ１０，Ｍ５１，Ｍ５３，Ｍ５５，Ｍ５７と、Ｎチャネル型ＭＯＳトランジスタＭ１１，Ｍ５２，Ｍ５４，Ｍ５６，Ｍ５８、及び抵抗ＲＢ１で構成されている。Ｎチャネル型ＭＯＳトランジスタＭ５２のゲートに印加されるパワーダウン信号ＰＷＤＢがＨレベルになると、Ｎチャネル型ＭＯＳトランジスタＭ５２がオンし、バイアス回路４は動作する。
【００３６】
すなわち、バイアス回路４は、Ｐチャネル型ＭＯＳトランジスタＭ５７を介して、Ｐチャネル型ＭＯＳトランジスタＭ９，Ｍ１２のゲートに共通の第１のバイアス電圧を印加する。また、バイアス回路４は、Ｐチャネル型ＭＯＳトランジスタＭ１０を介して、保護回路のＰチャネル型ＭＯＳトランジスタＭ３，Ｍ４の各ゲートに共通の第２のバイアス電圧を印加する。また、バイアス回路４は、Ｎチャネル型ＭＯＳトランジスタＭ５６を介して、保護回路のＮチャネル型ＭＯＳトランジスタＭ５，Ｍ６の各ゲートに共通の第３のバイアス電圧を印加する。
【００３７】
前述のように、フリッカ雑音は低周波で雑音が大きくなり、周波数が高くなるにつれて小さくなる特徴を持っている。特に、音声信号や音響信号を扱う帯域ではフリッカ雑音が主要雑音となることが多く、雑音レベルを低減させる必要がある。
【００３８】
図１のオペアンプにおいて、フリッカ雑音が回路に及ぼす影響が大きいトランジスタは、差動入力トランジスタであるＰチャネル型ＭＯＳトランジスタＭ１，Ｍ２と、電流源トランジスタであるＮチャネル型ＭＯＳトランジスタＭ７，Ｍ８である。
【００３９】
前述のフリッカ雑音算出式（１）によれば、フリッカ雑音電力Ｖｎｆ２は、単位面積当たりのゲート酸化膜容量Ｃｏｘ、ゲート面積Ｗ×Ｌに反比例する。また、ゲート酸化膜容量Ｃｏｘはゲート酸化膜厚に反比例するので、ゲート酸化膜容量Ｃｏｘはゲート酸化膜厚が薄いほど大きくなる。
【００４０】
トランジスタサイズを変更しない（ゲート面積Ｗ×Ｌは一定）で、Ｍ１，Ｍ２，Ｍ７，Ｍ８について薄いゲート酸化膜を有するＭＯＳトランジスタを使用した場合、厚いゲート酸化膜を有するＭＯＳトランジスタを使用した場合よりも、ゲート酸化膜容量Ｃｏｘが大きくなるので、フリッカ雑音は小さくなる。
【００４１】
例えば、ゲート面積を一定として、薄いゲート酸化膜を有するＭＯＳトランジスタのゲート酸化膜厚が厚いゲート酸化膜を有するＭＯＳトランジスタのゲート酸化膜厚の半分であったとすると、薄いゲート酸化膜を有するＭＯＳトランジスタのゲート酸化膜容量Ｃｏｘは厚いゲート酸化膜を有するＭＯＳトランジスタの２倍になる。つまり、フリッカ雑音算出式（１）でＣｏｘが２倍となるのでフリッカ雑音電力Ｖｎｆ２は、１／２となり、フリッカ雑音は約３ｄＢ（デシベル）の低減となる。
【００４２】
これに対して、厚いゲート酸化膜を有するＭＯＳトランジスタを使用して、低雑音を実現（トランジスタの特性を維持するためＷ／Ｌ比は一定とする）しようとすると、トランジスタのゲート幅、及びゲート長をそれぞれ√２倍とする必要があり、ゲート面積で２倍の面積増加となってしまう。更に、周辺の配線や寄生容量が増加することとなり、消費電流も増加傾向になる。
【００４３】
次に、本実施形態のオペアンプにおける熱雑音の低減効果について説明する。前述のように、熱雑音は低周波から高周波にわたって、一様に分布する。比較的高い周波数を扱う信号や、離散システム（サンプリングデータシステム）では主要雑音となるので、雑音レベルを低減させる必要がある。
【００４４】
前述の熱雑音算出式（２）（ゲートに印加される入力信号を増幅する）によれば、熱雑音を低減するためには、ＭＯＳトランジスタのトランスコンダクタンスを大きくする必要がある。図１のオペアンプにおいて、Ｐチャネル型ＭＯＳトランジスタＭ１，Ｍ２がこれに相当する。トランスコンダクタンスは、単位面積当たりのゲート酸化膜容量を大きくすること、Ｗ／Ｌ比を増大させること、及びドレイン電流を増加させることで大きくなる。
【００４５】
例えば、移動度μは変化しないとして、ＭＯＳトランジスタのＷ／Ｌ比、及びドレイン電流を変更しないで、Ｐチャネル型ＭＯＳトランジスタＭ１，Ｍ２について、薄いゲート酸化膜を有するＭＯＳトランジスタを使用した場合、厚いゲート酸化膜を有するＭＯＳトランジスタを使用した場合よりも、ゲート酸化膜容量が大きくなるので、トランスコンダクタンスは大きくなり、熱雑音は小さくなる。
【００４６】
例えば、ＭＯＳトランジスタのＷ／Ｌ比、及びドレイン電流を変更しないとして、薄いゲート酸化膜を有するトランジスタのゲート酸化膜厚が厚いゲート酸化膜を有するトランジスタのゲート酸化膜厚の半分であったとすると、薄いゲート酸化膜を有するトランジスタのゲート酸化膜容量は厚いゲート酸化膜を有するトランジスタの２倍になる。前述のトランスコンダクタンス算出式（３）でＣｏｘが２倍となるので、トランスコンダクタンスは√２倍となる。従って、熱雑音算出式でＶｎｉｎ２が１/(√２）倍となり、熱雑音は約１．５ｄＢの低減となる。
【００４７】
これに対して、厚いゲート酸化膜を有するＭＯＳトランジスタを使用して、低雑音を実現しようとすると、ＭＯＳトランジスタのゲート幅を２倍にするか、もしくはドレイン電流を２倍にする必要があり、ゲート面積で２倍の面積増加となる。あるいは、消費電流を２倍にしなくてはならない。更に、オペアンプの差動入力回路などの対となって使用されるような場合には、それぞれの消費電流を２倍にする必要があり、回路全体の消費電流も２倍となってしまう。
【００４８】
ところで、オペアンプの電源電圧は厚いゲート酸化膜を有するＭＯＳトランジスタに対応して使用される電源電圧ＶＤＤＨのため、薄いゲート酸化膜を有するＰチャネルトランジスタＭ１，Ｍ２、及びＮチャネル型ＭＯＳトランジスタＭ７，Ｍ８のドレイン・ソース間電圧ＶＤＳは薄いゲート酸化膜を有するＭＯＳトランジスタで許容される最大電圧ＶＤＤＬＭＡＸを超える可能性がある。すなわち、このままでは、薄いゲート酸化膜を有するＰチャネルトランジスタＭ１，Ｍ２、及びＮチャネル型ＭＯＳトランジスタＭ７，Ｍ８の破壊や劣化が生じるおそれがある。
【００４９】
そこで、本実施形態のオペアンプにおいては、各ＭＯＳトランジスタＭ１，Ｍ２，Ｍ７，Ｍ８のドレイン側に過電圧（最大電圧ＶＤＤＬＭＡＸを超える電圧）が印加されないように、前述のＰチャネル型ＭＯＳトランジスタＭ３、Ｍ４からなる保護回路と、Ｎチャネル型ＭＯＳトランジスタＭ５、Ｍ６からなる保護回路を追加し、動作状態において薄いゲート酸化膜を有するＰチャネル型ＭＯＳトランジスタＭ１，Ｍ２、及びＮチャネル型ＭＯＳトランジスタＭ７，Ｍ８のドレイン・ソース間電圧を最大電圧ＶＤＤＬＭＡＸより低い適切な電圧に維持している。また、動作状態において薄いゲート酸化膜を有するＰチャネル型ＭＯＳトランジスタＭ１，Ｍ２、及びＮチャネル型ＭＯＳトランジスタＭ７，Ｍ８のゲート・ソース間電圧を最大電圧ＶＤＤＬＭＡＸより低い適切な電圧に維持するようにバイアス回路４の第２及び第３のバイアス電圧を設定している。
【００５０】
図２はＮチャネル型ＭＯＳトランジスタを使用した保護回路の例であり、図１のオペアンプのＭ５、Ｍ７にも適用することができる。
【００５１】
薄いゲート酸化膜を有するＮチャネル型ＭＯＳトランジスタＭ１Ｘと、厚いゲート酸化膜を有するＮチャネル型ＭＯＳトランジスタＭ２Ｘとが直列接続されている。つまり、Ｍ１ＸのドレインとＭ２Ｘのソースが接続されている。Ｍ１ＸのソースはＧＮＤ電位（ＶＳＳ）とする。また、Ｍ１Ｘのゲート電位をＶＢＩＡＳ１、Ｍ２Ｘのゲート電位をＶＢＩＡＳ２とする。
【００５２】
例えば、薄いゲート酸化膜を有するＮチャネル型ＭＯＳトランジスタＭ１Ｘのゲート−ソース間電圧をＶＧＳＭ１、ドレイン・ソース間電圧をＶＤＳＭ１とし、厚いゲート酸化膜を有するＮチャネル型ＭＯＳトランジスタＭ２のゲート・ソース間電圧をＶＧＳＭ２、ドレイン・ソース間電圧をＶＤＳＭ２とし、Ｍ１ＸとＭ２Ｘの接続部分の電位をＶＡとする。
【００５３】
このとき、Ｍ１Ｘは薄いゲート酸化膜を有するＭＯＳトランジスタであるので、動作状態でのＶＧＳＭ１とＶＤＳＭ１は、許容される最大電圧ＶＤＤＬＭＡＸを超えない範囲で所定の電圧に設定することが望まれる。そこで、これらは、下記のように設定することができる。
【００５４】
ＶＧＳＭ１＝ＶＢＩＡＳ１＝Ｍ１Ｘの閾値電圧＋Ｍ１Ｘのオーバードライブ電圧≦ＶＤＤＬＭＡＸ
ＶＤＳＭ１＝ＶＡ＝Ｍ１Ｘのオーバードライブ電圧＋α≦ＶＤＤＬＭＡＸ、ＶＡがＶＤＤＬＭＡＸを超えないようにＶＧＳＭ２＝ＶＢＩＡＳ２−ＶＡを設定する。
上記設定により、動作状態において各電圧はＶＤＤＬＭＡＸを超えない設定となる。
【００５５】
なお、例えば、図１の薄いゲート酸化膜を有するＰチャネル型ＭＯＳトランジスタＭ１，Ｍ２の各バックゲートをそれぞれＭ１，Ｍ２そのソースに接続することが好ましい。これにより、ＶＤＤＬＭＡＸを超える過電圧がゲートに印加された場合に、そのような過電圧からＭ１、Ｍ２をより効果的に保護すると共に、厚いゲート酸化膜を有するＭＯＳトランジスタで使用する電源電圧ＶＤＤＨの範囲内において、回路の動作電圧（中心電圧）を限定することがないという効果が得られる。ＶＤＤＬＭＡＸを超える過電圧がゲートに印加されない電位設定の場合には、バックゲートを電源電圧ＶＤＤＨに設定してもよい。Ｍ１、Ｍ２がＮチャネル型ＭＯＳトランジスタで構成される場合にも同様の理由により、Ｍ１、Ｍ２の各バックゲートをそれぞれＭ１、Ｍ２のソースに接続することが好ましい。以下の各実施形態においても同様である。
【００５６】
＜＜第２の実施形態＞＞
図３は、本発明の第２の実施形態における低雑音のオペアンプを示す回路図である。本実施形態のオペアンプは、第１の実施形態のオペアンプと同様に、薄いゲート酸化膜を有するＰチャネル型ＭＯＳトランジスタＭ１，Ｍ２、薄いゲート酸化膜を有するＮチャネル型ＭＯＳトランジスタＭ７，Ｍ８、及び厚いゲート酸化膜を有するＰチャネル型ＭＯＳトランジスタＭ３，Ｍ４，Ｍ９で１段目の差動増幅回路１が構成されている。本実施形態のオペアンプが第１の実施形態のオペアンプと異なる点は、保護回路において、保護トランジスタであるＮチャネル型ＭＯＳトランジスタＭ５，Ｍ６を設けていない点である。
【００５７】
薄いゲート酸化膜を有するＮチャネル型ＭＯＳトランジスタＭ７，Ｍ８はカレントミラー回路を形成しているので、それぞれのドレイン電圧は、Ｍ７のゲート電圧と等しくなる。例えば、Ｍ７のゲート電圧について、ＶＤＤＬＭＡＸを超えない電圧設定とした場合、動作状態においてＭ８のドレイン電圧はＭ７のゲート電圧と等しくなり、保護回路がなくてもＭ７、Ｍ８のドレインには過度の電圧が印加されることはない。
【００５８】
＜＜第３の実施形態＞＞
図４は、本発明の第３の実施形態における低雑音のオペアンプを示す回路図である。本実施形態のオペアンプは、第２の実施形態のオペアンプと同様に、保護トランジスタであるＮチャネル型ＭＯＳトランジスタＭ５，Ｍ６を設けていない。本実施形態のオペアンプが第２の実施形態のオペアンプと異なる点は、２段目の増幅回路２の出力トランジスタである、Ｎチャネル型ＭＯＳトランジスタＭ１３をゲート酸化膜の膜厚が薄いものとし、そのドレイン側に厚いゲート酸化膜を有するＮチャネル型ＭＯＳトランジスタＭ１４を直列に接続した点である。
【００５９】
Ｎチャネル型ＭＯＳトランジスタＭ１４は、Ｎチャネル型ＭＯＳトランジスタＭ１３を過電圧から保護する保護トランジスタであり、そのゲートには、前述のバイアス回路４からの第３のバイアス電圧が印加されている。
【００６０】
このオペアンプでは、入力から出力までの信号経路に薄いゲート酸化膜を有するＭＯＳトランジスタを使用しているので、雑音レベルを低減すると共に、高速動作を実現することができる。
【００６１】
本実施形態における２段目の増幅回路２は、１つの出力電圧ＶＯＵＴが出力されるシングルエンド構成であるが、一対の差動出力電圧が出力される差動出力構成としてもよい。この場合、Ｍ１２，Ｍ１３，Ｍ１４と同様の構成の回路が、１段目の差動増幅回路１に対して対称に設けられることになる。
【００６２】
＜＜第４の実施形態＞＞
図５は、本発明の第４の実施形態における低雑音のオペアンプを示す回路図である。このオペアンプは、厚いゲート酸化膜を有するＰチャネル型ＭＯＳトランジスタＭ２４，Ｍ２５，Ｍ２６，Ｍ２７と、薄いゲート酸化膜を有するＮチャネル型ＭＯＳトランジスタＭ２１，Ｍ２２、厚いゲート酸化膜を有するＮチャネル型ＭＯＳトランジスタＭ２３，Ｍ２８，Ｍ２９、第１の保護抵抗Ｒ１、及び第２の保護抵抗Ｒ２を含んで構成される。Ｐチャネル型ＭＯＳトランジスタＭ２４，Ｍ２５のソースには厚いゲート酸化膜を有するＭＯＳトランジスタに対応した電源電圧ＶＤＤＨが印加される。
【００６３】
Ｍ２６，Ｍ２７のゲートには共通のバイアス電圧ＶＢ２が印加され、Ｍ２４，Ｍ２５のゲートには共通のバイアス電圧ＶＢ３が印加される。Ｍ２８，Ｍ２９はカレントミラー回路を形成し、それらのソースは接地されている。Ｍ２３は電流源トランジスタであり、Ｍ２１，Ｍ２２の共通接続されたソースと接地との間に接続され、ゲートにバイアス電圧ＶＢ１が印加される。Ｍ２７，Ｍ２９の接続ノードから出力電圧ＶＯＵＴが得られる。
【００６４】
Ｎチャネル型ＭＯＳトランジスタＭ２１，Ｍ２２は、差動入力トランジスタであり、Ｍ２１のゲートに差動入力電圧ＶＩＮＮが印加され、Ｍ２２のゲートに差動入力電圧ＶＩＮＰが印加される。
【００６５】
Ｎチャネル型ＭＯＳトランジスタＭ２１，Ｍ２２の保護回路は、第１の抵抗Ｒ１，Ｒ２で構成されている。第１の保護抵抗Ｒ１は、Ｍ２１のドレインとＭ２４，Ｍ２６の接続ノードの間に接続され、第１の実施形態の保護トランジスタと同様にＭ２１を過電圧から保護する。つまり、第１の保護抵抗Ｒ１を設けることにより、Ｍ２１に印加されるソース・ドレイン間電圧が下がる。また、第２の保護抵抗Ｒ２は、Ｍ２２のドレインとＭ２５，Ｍ２７の接続ノードの間に接続され、同様にＭ２２を過電圧から保護する。
【００６６】
なお、第１の実施形態と同様に、薄いゲート酸化膜を有するＮチャネル型ＭＯＳトランジスタＭ２１，Ｍ２２において、ＶＤＤＬＭＡＸを超える過電圧がゲートに印加された場合に、そのような過電圧からＭ２１、Ｍ２２をより効果的に保護するために、Ｍ２１、Ｍ２２のバックゲートをそのソースに接続することが好ましい。
【００６７】
＜＜第５の実施形態＞＞
図６は、本発明の第５の実施形態における低雑音のオペアンプを示す回路図である。
このオペアンプは、一対の差動出力電圧ＶＯＵＴＰ，ＶＯＵＴＮを出力する完全差動型オペアンプであり、厚いゲート酸化膜を有するＰチャネル型ＭＯＳトランジスタＭ３１，Ｍ３２，Ｍ３５，Ｍ３８，Ｍ３９と、薄いゲート酸化膜を有するＮチャネル型ＭＯＳトランジスタＭ３３，Ｍ３４、厚いゲート酸化膜を有するＮチャネル型ＭＯＳトランジスタＭ４０，Ｍ４１、零点消去用抵抗ＲＺ及び位相補償用コンデンサＣＣ、及び定電流源４０、Ｎチャネル型ＭＯＳトランジスタＭ３６，Ｍ３７からなる保護回路を含んで構成される。Ｐチャネル型ＭＯＳトランジスタＭ３５，Ｍ３８，Ｍ３９のソースには厚いゲート酸化膜を有するＭＯＳトランジスタに対応した電源電圧ＶＤＤＨが印加される。Ｎチャネル型ＭＯＳトランジスタＭ４０，Ｍ４１，Ｍ３３，Ｍ３４のソースは接地される。
【００６８】
Ｐチャネル型ＭＯＳトランジスタＭ３１，Ｍ３２，Ｍ３５と、Ｎチャネル型ＭＯＳトランジスタＭ３３，Ｍ３４は１段目の差動増幅回路を構成する。Ｐチャネル型ＭＯＳトランジスタＭ３１，Ｍ３２は、差動入力トランジスタであり、Ｍ３１のゲートに差動入力電圧ＶＩＮＰが印加され、Ｍ３２のゲートに差動入力電圧ＶＩＮＮが印加される。Ｎチャネル型ＭＯＳトランジスタＭ３３，Ｍ３４は、電流源トランジスタであり、それらのゲートに共通のバイアス電圧ＶＢ１が印加される。
【００６９】
定電流源４０、Ｎチャネル型ＭＯＳトランジスタＭ３６，Ｍ３７は、Ｎチャネル型ＭＯＳトランジスタＭ３３，Ｍ３４の保護回路を構成する。Ｎチャネル型ＭＯＳトランジスタＭ３６は、定電流源４０にドレインが接続され、ゲートがＮチャネル型ＭＯＳトランジスタＭ３１とＮチャネル型ＭＯＳトランジスタＭ３３の接続ノードに接続され、Ｎチャネル型ＭＯＳトランジスタＭ３３を過電圧から保護する。Ｎチャネル型ＭＯＳトランジスタＭ３７は、定電流源４０にドレインが接続され、ゲートがＮチャネル型ＭＯＳトランジスタＭ３２とＮチャネル型ＭＯＳトランジスタＭ３４の接続ノードに接続され、Ｎチャネル型ＭＯＳトランジスタＭ３４を過電圧から保護する。
【００７０】
保護回路を形成するＮチャネル型ＭＯＳトランジスタＭ３６，Ｍ３７はゲート酸化膜の厚いトランジスタであることが好ましい。Ｎチャネル型ＭＯＳトランジスタＭ３６，Ｍ３７がゲート酸化膜の薄いトランジスタである場合には、当該Ｎチャネル型ＭＯＳトランジスタＭ３６，Ｍ３７について別の保護回路が必要である。
【００７１】
Ｍ３６、Ｍ３７のゲート電圧は、定電流源４０から各トランジスタに供給される電流と、トランジスタサイズで決定され、Ｍ３６、Ｍ３７の供給電流とサイズを適切に設定することによって、ゲート電圧がＶＤＤＬＭＡＸを超えないようにすることができる。動作状態において、Ｍ３３、Ｍ３４のドレイン電圧はＭ３６、Ｍ３７のゲート電圧と等しくなり、過電圧から保護される。
【００７２】
Ｐチャネル型ＭＯＳトランジスタＭ３８，Ｍ３９と、Ｎチャネル型ＭＯＳトランジスタＭ４０，Ｍ４１は２段目の増幅器を構成する。１段目の差動出力回路の差動出力電圧ＶＰはＭ４０のゲートに印加され、差動出力電圧ＶＮはＭ４１のゲートに印加される。そして、Ｍ４０，Ｍ３８の接続ノードから差動出力電圧ＶＯＵＴＰが出力され、
Ｍ４１，Ｍ３９の接続ノードから差動出力電圧ＶＯＵＴＮが出力される。１段目の差動増幅回路と２段目の増幅回路の間には、オペアンプの発振を防止するために、零点消去用抵抗ＲＺ及び位相補償用コンデンサＣＣからなる位相補償回路３が接続されることが好ましい。
【００７３】
図７は、本実施形態における別のオペアンプであり、図６のオペアンプに対して、第１の実施形態におけるＰチャネル型ＭＯＳトランジスタＭ３，Ｍ４，Ｍ１０及びＮチャネル型ＭＯＳトランジスタＭ１１が設けられたものである。すなわち、Ｐチャネル型ＭＯＳトランジスタＭ３は、Ｐチャネル型ＭＯＳトランジスタＭ３１を過電圧から保護する第１の保護トランジスタである。Ｐチャネル型ＭＯＳトランジスタＭ４は、Ｐチャネル型ＭＯＳトランジスタＭ３２を過電圧から保護する第２の保護トランジスタである。
【００７４】
この場合、差動入力トランジスタである、Ｐチャネル型ＭＯＳトランジスタＭ３１，３２は薄いゲート酸化膜を有するものとする。また、Ｎチャネル型ＭＯＳトランジスタＭ３６のゲートは、Ｐチャネル型ＭＯＳトランジスタＭ３とＮチャネル型ＭＯＳトランジスタＭ３３の接続ノードに接続される。同様に、Ｎチャネル型ＭＯＳトランジスタＭ３７のゲートは、Ｐチャネル型ＭＯＳトランジスタＭ４とＮチャネル型ＭＯＳトランジスタＭ３４の接続ノードに接続される。
【００７５】
以上のように、厚いゲート酸化膜を有するＭＯＳトランジスタで構成された回路内で、回路動作に対する雑音による影響が大きい回路部分に薄いゲート酸化膜を有するＭＯＳトランジスタを使用することで、効果的に雑音レベルを低減することができる。また、電源電圧は厚いゲート酸化膜を有するＭＯＳトランジスタで使用される電源電圧ＶＤＤＨであっても、保護回路の追加で薄いゲート酸化膜を有するＭＯＳトランジスタは過度な電圧が印加されることなく動作させることができる。更に、薄いゲート酸化膜を有するＭＯＳトランジスタに対応した電源電圧ＶＤＤＬより高い電源電圧ＶＤＤＨの使用で、扱うことのできる信号レベルの低下も最小限に抑えることができ、高性能化が実現できる。
【００７６】
また、チョッパー変調のための大幅な回路追加や低雑音化のための極端な面積増加を回避することができ、回路規模の増加や面積増加はほとんどない。また、消費電流の増加もほとんどなく、低雑音化と高性能化を実現できる。連続時間システムへの応用はもちろん、離散時間システム（サンプリングデータシステム）への応用も可能である。
【００７７】
本発明の半導体集積回路の実施形態として、オペアンプ（増幅回路）を例に挙げたが、回路構成はこれに限定されるものではない。厚いゲート酸化膜を有するＭＯＳトランジスタと薄いゲート酸化膜を有するＭＯＳトランジスタを含み、厚いゲート酸化膜を有するＭＯＳトランジスタの電源電圧で動作する半導体集積回路であって、雑音による回路動作への影響度が大きい回路部分に薄いゲート酸化膜を有するＭＯＳトランジスタが使用され、当該薄いゲート酸化膜を有するＭＯＳトランジスタを過電圧から保護する保護回路を備えた半導体集積回路であれば本発明の範囲に含まれる。
【符号の説明】
【００７８】
１  差動増幅回路
２  増幅回路
３  位相補償回路
４  バイアス回路
【図１】
2013005150.tif 000003
【図２】
2013005150.tif 000004
【図３】
2013005150.tif 000005
【図４】
2013005150.tif 000006
【図５】
2013005150.tif 000007
【図６】
2013005150.tif 000008
【図７】
2013005150.tif 000009
【図８】
2013005150.tif 000010
【図９】
2013005150.tif 000011