(57)【要約】【課題】半導体装置の性能を向上させる。【解決手段】半導体基板１上に形成された酸化シリコン膜などの絶縁膜３の一部が窒化チタン膜などのマスク膜９からなるハードマスクパターン１０により覆われた状態で、ハフニウムなどの金属を含有する金属含有膜４を形成してアニール処理する。そして、閾値電圧が大きいＭＩＳＦＥＴが形成されるＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１における絶縁膜３中に金属を添加し、閾値電圧が小さいＭＩＳＦＥＴが形成されるＭＩＳＦＥＴ形成領域ＡＮ２およびＡＰ２における絶縁膜３中に金属を添加しないように作り分ける。【選択図】図１４
2013118311.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１ＭＩＳＦＥＴと第２ＭＩＳＦＥＴとを備え、
前記第１ＭＩＳＦＥＴは、前記半導体基板上に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成された第１ゲート電極とを有し、
前記第２ＭＩＳＦＥＴは、前記半導体基板上に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成された第２ゲート電極とを有する半導体装置の製造方法であって、
（ａ）前記半導体基板を準備する工程、
（ｂ）前記（ａ）工程の後、前記半導体基板上に、シリコンと酸素とを含有する第１の膜を形成する工程、
（ｃ）前記（ｂ）工程の後、前記第１の膜上に、マスク膜を形成する工程、
（ｄ）前記（ｃ）工程の後、前記第１ＭＩＳＦＥＴが形成される第１領域で前記第１の膜が露出し、前記第２ＭＩＳＦＥＴが形成される第２領域で前記第１の膜が覆われるように、前記マスク膜をパターニングする工程、
（ｅ）前記（ｄ）工程の後、前記第１領域で露出している前記第１の膜上に、金属を含有する第２の膜を形成する工程、
（ｆ）前記（ｅ）工程の後、前記第２の膜に含有されている前記金属を、熱処理により、前記第１領域における前記第１の膜に添加する工程、
（ｇ）前記（ｆ）工程の後、前記第２の膜と前記マスク膜を除去する工程、
（ｈ）前記（ｇ）工程の後、前記半導体基板上に、導電体膜を形成する工程、
（ｉ）前記（ｈ）工程の後、前記導電体膜と前記第１の膜とをパターニングすることで、前記第１領域において、前記導電体膜からなる前記第１ゲート電極と、前記金属が添加された前記第１の膜からなる前記第１ゲート絶縁膜とを形成し、前記第２領域において、前記導電体膜からなる前記第２ゲート電極と、前記金属が添加されていない前記第１の膜からなる前記第２ゲート絶縁膜とを形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法であって、
前記（ｄ）工程は、
（ｊ）前記（ｃ）工程の後、前記第１領域で前記マスク膜が露出し、前記第２領域で前記マスク膜が覆われるように、フォトレジストパターンを形成する工程、
（ｋ）前記（ｊ）工程の後、前記フォトレジストパターンをマスクとして、前記第１領域における前記マスク膜を途中までエッチングする工程、
（ｌ）前記（ｋ）工程の後、前記フォトレジストパターンを除去する工程、
（ｍ）前記（ｌ）工程の後、前記第１領域における前記マスク膜および前記第２領域における前記マスク膜をエッチングすることで、前記第１領域では前記マスク膜を除去して前記第１の膜を露出させ、前記第２領域では前記第１の膜が覆われるように前記マスク膜を残す工程、
を有することを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法であって、
前記（ｋ）工程では、前記マスク膜をドライエッチングによりエッチングし、
前記（ｍ）工程では、前記第１領域における前記マスク膜および前記第２領域における前記マスク膜をウェットエッチングによりエッチングすることを特徴とする半導体装置の製造方法。
【請求項４】
請求項２記載の半導体装置の製造方法であって、
前記（ｌ）工程では、前記フォトレジストパターンをアッシング処理により除去することを特徴とする半導体装置の製造方法。
【請求項５】
請求項２記載の半導体装置の製造方法であって、
前記（ｍ）工程にてエッチングする前記マスク膜の厚さは、前記（ｋ）工程にてエッチングする前記マスク膜の厚さよりも薄いことを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法であって、
前記金属は、ハフニウムであることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法であって、
前記マスク膜は、窒化チタンまたは窒化タンタルからなることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、ＭＩＳＦＥＴを有する半導体装置の製造方法に適用して有効な技術に関する。
【背景技術】
【０００２】
ＳｏＣ（System on a Chip）やＭＣＵ（Micro Controller Unit）では、コアトランジスタと呼ばれる最小寸法で形成されたトランジスタが用いられており、このコアトランジスタとして、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が用いられている。このＭＩＳＦＥＴからなるコアトランジスタについては、回路設計の要請により、閾値電圧（Ｖｔｈ）の異なる複数種類のＭＩＳＦＥＴが必要とされる。
【０００３】
閾値電圧（Ｖｔｈ）を調整するための方法として、チャネル注入またはハロー注入により半導体基板の表面（基板表面）の不純物濃度を調整する方法がある。この方法では、閾値電圧（Ｖｔｈ）を小さくするためには、基板表面の不純物濃度を小さくする必要がある。しかし、基板表面の不純物濃度を小さくすることで短チャネル効果が出現しやすくなり、ゲート長を４５ｎｍ程度まで短くすると、ＭＩＳＦＥＴが正常に動作しにくくなるおそれがある。一方、閾値電圧（Ｖｔｈ）を大きくするためには、基板表面の不純物濃度を大きくする必要がある。基板表面の不純物濃度を大きくすることで短チャネル効果は抑制されやすくなる反面、ＧＩＤＬ（Gate Induced Drain Leakage）が増加して待機時の漏れ電流（オフリーク電流）が増加する。このように、チャネル注入またはハロー注入により基板表面の不純物濃度を調整するだけでは、短チャネル効果の出現またはオフリーク電流の増加を抑制しつつ、閾値電圧（Ｖｔｈ）を調整することは困難である。
【０００４】
一方、ゲート絶縁膜として酸窒化シリコン（ＳｉＯＮ）膜を有し、ゲート電極としてポリシリコン膜を有するＭＩＳＦＥＴにおいて、酸窒化シリコン（ＳｉＯＮ）膜とポリシリコン膜との界面にハフニウム（Ｈｆ）を添加することで、ゲート電極の仕事関数を変えて閾値電圧（Ｖｔｈ）を調整する技術が知られている。
【０００５】
特開２００２−１１０８１２号公報（特許文献１）には、複数種類の電源電圧に対応させるために２種類の膜厚を有するゲート絶縁膜を有する半導体装置において、一方のゲート絶縁膜をシリコン酸化膜とし、他方をハフニウム（Ｈｆ）などの金属を含有する高誘電体膜とシリコン酸化膜との積層体とする技術が記載されている。
【０００６】
特開２００７−１４２００７号公報（特許文献２）には、アナログ回路を構成する第１ＭＩＳＦＥＴと、デジタル回路を構成する第２ＭＩＳＦＥＴを有する半導体装置において、第２ＭＩＳＦＥＴのゲート絶縁膜のみが、シリコン酸窒化膜と、シリコン酸窒化膜上に形成され、ハフニウム（Ｈｆ）などの金属を含む高誘電体膜とを有する技術が記載されている。
【０００７】
特開２００５−２２３２８９号公報（特許文献３）には、半導体装置の内部回路を構成する領域のｎ型ウェル領域上にシリコン酸窒化膜とハフニウムシリケート膜からなるゲート絶縁膜が形成され、半導体装置の入出力回路を構成する領域のｎ型ウェル領域上にシリコン酸化膜と窒化層とシリコン窒化膜からなるゲート絶縁膜が形成される技術が記載されている。
【０００８】
特開２０１１−０５４８７２号公報（特許文献４）には、シリコン酸化膜からなる界面層上に酸化ハフニウム（ＨｆＯ２）膜およびアルミニウム（Ａｌ）含有層を形成し、ｐ型ＭＩＳＦＥＴ形成領域のみに窒化チタン（ＴｉＮ）からなるマスク膜を形成した後、ランタン（Ｌａ）含有層を形成し、熱処理を行う技術が記載されている。特許文献４に記載された技術では、熱処理を行うことで、ｎ型ＭＩＳＦＥＴ形成領域における酸化ハフニウム（ＨｆＯ２）膜中にＬａおよびＡｌを拡散させ、ｐ型ＭＩＳＦＥＴ形成領域における酸化ハフニウム（ＨｆＯ２）膜中にＡｌを拡散させる。
【０００９】
上記した技術によれば、基板表面の不純物濃度を変えずに閾値電圧（Ｖｔｈ）を調整することができるため、短チャネル効果の出現またはオフリーク電流の増加を抑制しつつ、閾値電圧（Ｖｔｈ）の異なる複数種類のＭＩＳＦＥＴを形成することができる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００２−１１０８１２号公報
【特許文献２】特開２００７−１４２００７号公報
【特許文献３】特開２００５−２２３２８９号公報
【特許文献４】特開２０１１−０５４８７２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明者の検討によれば、次のことが分かった。
【００１２】
前述したように、一方のＭＩＳＦＥＴにおけるゲート絶縁膜をシリコン酸化膜からなるものとし、他方のＭＩＳＦＥＴにおけるゲート絶縁膜をハフニウム（Ｈｆ）などの金属を含有する高誘電体膜とシリコン酸化膜との積層体とすることは、閾値電圧（Ｖｔｈ）の異なるＭＩＳＦＥＴを作り分けるために有効な手法である。ところが、従来の半導体装置の製造工程により閾値電圧（Ｖｔｈ）の異なるＭＩＳＦＥＴを作り分けた場合には、半導体装置の性能が低下しやすいことが分かった。
【００１３】
従来の半導体装置の製造工程では、ハフニウム（Ｈｆ）などの金属の含有量が異なるゲート絶縁膜を作り分ける際に、フォトレジストパターンをエッチングマスクとして用いてパターニングを行う。しかし、例えば３２ｎｍノード以下のＳＲＡＭ（Static Random Access Memory）などの半導体装置については、フォトレジストパターンによりパターンを形成する工程において、ｎ型ＭＩＳＦＥＴ形成領域およびｐ型ＭＩＳＦＥＴ形成領域でパターニングを形状精度良く行うことが困難であり、この形状精度の低下が半導体装置の性能を低下させる。また、フォトレジストパターンに含有される有機物などのゲート絶縁膜中への拡散、または、フォトレジストパターンの除去の際にプラズマによりゲート絶縁膜が受ける損傷などが、半導体装置の性能を低下させる。
【００１４】
本発明の目的は、半導体装置の性能を向上させることができる技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
代表的な実施の形態による半導体装置の製造方法は、半導体基板上に形成された酸化シリコン膜などの絶縁膜の一部が窒化チタン膜などのマスク膜により覆われた状態で、ハフニウムなどの金属を含有する膜を形成してアニール処理することで、閾値電圧が大きいＭＩＳＦＥＴのゲート絶縁膜中に金属を添加し、閾値電圧が小さいＭＩＳＦＥＴのゲート絶縁膜中に金属を添加しないように作り分ける。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
代表的な実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００２０】
【図１】実施の形態１の半導体装置の要部断面図である。
【図２】実施の形態１の半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図３】実施の形態１の半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図４】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図５】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図６】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図７】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図８】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図９】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１０】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１１】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１２】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１３】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１４】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１５】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１６】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１７】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１８】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１９】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２０】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２１】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２２】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２３】比較例の半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図２４】比較例の半導体装置の製造工程中の要部断面図である。
【図２５】比較例の半導体装置の製造工程中の要部断面図である。
【図２６】比較例の半導体装置の製造工程中の要部断面図である。
【図２７】比較例の半導体装置の製造工程中の要部断面図である。
【図２８】比較例の半導体装置の製造工程中の要部断面図である。
【図２９】比較例の半導体装置の製造工程中の要部断面図である。
【図３０】実施の形態２の半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図３１】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図３２】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図３３】実施の形態２の半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００２１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２３】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２４】
（実施の形態１）
＜半導体装置＞
本発明の一実施の形態である半導体装置を、図面を参照して説明する。本実施の形態の半導体装置は、半導体素子としてＭＩＳＦＥＴを有する半導体装置である。
【００２５】
図１は、実施の形態１の半導体装置の要部断面図である。
【００２６】
図１に示されるように、本実施の形態の半導体装置に備えられるＭＩＳＦＥＴは、半導体基板１に形成される。半導体基板１は、例えば、単結晶シリコン基板である。半導体基板１の主面上には、素子分離領域２とＭＩＳＦＥＴ形成領域（活性領域）ＡＮ１、ＡＰ１、ＡＮ２およびＡＰ２が規定されている。ＭＩＳＦＥＴ形成領域ＡＮ１、ＡＰ１、ＡＮ２およびＡＰ２は、素子分離領域２により区画された領域である。ＭＩＳＦＥＴ形成領域ＡＮ１は、ｎチャネル型のＭＩＳＦＥＴＱＮ１が形成された領域（ｎ型ＭＩＳＦＥＴ形成領域ＡＮ１）である。ＭＩＳＦＥＴ形成領域ＡＰ１は、ｐチャネル型のＭＩＳＦＥＴＱＰ１が形成された領域（ｐ型ＭＩＳＦＥＴ形成領域ＡＰ１）である。ＭＩＳＦＥＴ形成領域ＡＮ２は、ｎチャネル型のＭＩＳＦＥＴＱＮ２が形成された領域（ｎ型ＭＩＳＦＥＴ形成領域ＡＮ２）である。ＭＩＳＦＥＴ形成領域ＡＰ２は、ｐチャネル型のＭＩＳＦＥＴＱＰ２が形成された領域（ｐ型ＭＩＳＦＥＴ形成領域ＡＰ２）である。ＭＩＳＦＥＴ形成領域ＡＮ２に形成されたｎチャネル型のＭＩＳＦＥＴＱＮ２の閾値電圧（Ｖｔｈ）は、ＭＩＳＦＥＴ形成領域ＡＮ１に形成されたｎチャネル型のＭＩＳＦＥＴＱＮ１の閾値電圧（Ｖｔｈ）よりも小さい。ＭＩＳＦＥＴ形成領域ＡＰ２に形成されたｐチャネル型のＭＩＳＦＥＴＱＰ２の閾値電圧（Ｖｔｈ）は、ＭＩＳＦＥＴ形成領域ＡＰ１に形成されたｐチャネル型のＭＩＳＦＥＴＱＰ１の閾値電圧（Ｖｔｈ）よりも小さい。
【００２７】
なお、本願明細書では、閾値電圧（Ｖｔｈ）の大小を比較するときは、閾値電圧（Ｖｔｈ）の絶対値の大小を比較するものとする。また、図１においては、理解を簡単にするために、ＭＩＳＦＥＴ形成領域ＡＮ１、ＡＰ１、ＡＮ２およびＡＰ２を互いに隣接して示しているが、ＭＩＳＦＥＴ形成領域ＡＮ１、ＡＰ１、ＡＮ２およびＡＰ２の実際の位置関係は、必要に応じて変更することができる。
【００２８】
ｎ型ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＮ２において、半導体基板１には、ｐ型ウェル領域ＰＷが形成されている。ｐ型ＭＩＳＦＥＴ形成領域ＡＰ１およびＡＰ２において、半導体基板１には、ｎ型ウェル領域ＮＷが形成されている。
【００２９】
始めに、ｎ型ＭＩＳＦＥＴ形成領域ＡＮ１に形成された、閾値電圧（Ｖｔｈ）が大きいｎチャネル型のＭＩＳＦＥＴＱＮ１の具体的な構成について説明する。
【００３０】
ｎチャネル型のＭＩＳＦＥＴＱＮ１は、半導体基板１の上部に形成されたゲート電極ＧＥを有する。ゲート電極ＧＥは、ｎ型ＭＩＳＦＥＴ形成領域ＡＮ１において、半導体基板１に形成されたｐ型ウェル領域ＰＷ上に形成されている。また、ｎチャネル型のＭＩＳＦＥＴＱＮ１は、ゲート電極ＧＥと半導体基板１との間に形成されたゲート絶縁膜ＧＩ１を有する。すなわち、ｎチャネル型のＭＩＳＦＥＴＱＮ１は、半導体基板１上に形成されたゲート絶縁膜ＧＩ１と、ゲート絶縁膜ＧＩ１上に形成されたゲート電極ＧＥとを有する。
【００３１】
ゲート電極ＧＥとして、例えば不純物が導入されて低抵抗率とされている多結晶シリコン（ドープトポリシリコン）からなる導電体膜が用いられる。あるいは、ゲート電極ＧＥとして、例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、炭化チタン（ＴｉＣ）、炭化タンタル（ＴａＣ）、炭化タングステン（ＷＣ）または窒化炭化タンタル（ＴａＣＮ）のうち１種以上からなる導電体膜が用いられる。あるいは、上記したもののうち多結晶シリコン以外のものからなる導電体膜と、多結晶シリコンからなる導電体膜との積層構造であるＭＩＰＳ（Metal Inserted Poly-silicon Stack）構造としてもよい。
【００３２】
ゲート絶縁膜ＧＩ１は、シリコンと酸素と金属とを含有する。ゲート絶縁膜ＧＩ１は、例えば酸化シリコン（ＳｉＯ）からなる絶縁膜３と、例えばハフニウム（Ｈｆ）などの金属が絶縁膜３中に拡散することで、絶縁膜３上に形成された金属含有絶縁膜３ａとを有する。例えば酸化シリコン（ＳｉＯ）からなる絶縁膜３上に、例えばハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）などの金属を含有する金属含有膜４（後述する図１３参照）を形成し、アニール処理により絶縁膜３と金属含有膜４とを反応させた後、未反応の金属含有膜４を除去することで、絶縁膜３のうち半導体基板１と反対側の部分に金属含有絶縁膜３ａを形成する。アニール処理の際に、金属含有膜４に含有されている金属が金属含有膜４と絶縁膜３との界面から絶縁膜３中に拡散することで、絶縁膜３のうち半導体基板１と反対側の部分が金属含有絶縁膜３ａとなる。また、金属含有絶縁膜３ａ中では、ゲート電極ＧＥ側から半導体基板１側に向かって、例えばハフニウム（Ｈｆ）などの金属の濃度が減少する。
【００３３】
ゲート電極ＧＥの側壁上には、側壁絶縁膜としてサイドウォールスペーサＳＷが形成されている。そして、ｎ型ＭＩＳＦＥＴ形成領域ＡＮ１であって、サイドウォールスペーサＳＷが形成されたゲート電極ＧＥを挟んで両側の部分には、ソース・ドレイン領域ＳＤが形成されている。ｎ型ＭＩＳＦＥＴ形成領域ＡＮ１では、ソース・ドレイン領域ＳＤは、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物を拡散させたｎ型半導体領域である。
【００３４】
また、ｎ型ＭＩＳＦＥＴ形成領域ＡＮ１では、半導体基板１中に、エクステンション領域ＥＸとそれよりも高不純物濃度のソース・ドレイン領域ＳＤとを形成することで、ＬＤＤ（Lightly doped Drain）構造のソース・ドレイン領域が形成されている。
【００３５】
なお、ソース・ドレイン領域ＳＤ上およびゲート電極ＧＥ上に、サリサイド（Salicide：Self Aligned Silicide）技術を用いて、コバルトシリサイド層またはニッケルシリサイド層などの金属シリサイド層を形成することができる。
【００３６】
次に、ｐ型ＭＩＳＦＥＴ形成領域ＡＰ１に形成された、閾値電圧（Ｖｔｈ）が大きいｐチャネル型のＭＩＳＦＥＴＱＰ１の具体的な構成について説明する。
【００３７】
ｐチャネル型のＭＩＳＦＥＴＱＰ１は、半導体基板１の上部に形成されたゲート電極ＧＥを有する。ゲート電極ＧＥは、ｐ型ＭＩＳＦＥＴ形成領域ＡＰ１において、半導体基板１に形成されたｎ型ウェル領域ＮＷ上に形成されている。また、ｐチャネル型のＭＩＳＦＥＴＱＰ１は、ゲート電極ＧＥと半導体基板１との間に形成されたゲート絶縁膜ＧＩ１を有する。すなわち、ｐチャネル型のＭＩＳＦＥＴＱＰ１は、半導体基板１上に形成されたゲート絶縁膜ＧＩ１と、ゲート絶縁膜ＧＩ１上に形成されたゲート電極ＧＥとを有する。
【００３８】
ゲート電極ＧＥとして、ｎチャネル型のＭＩＳＦＥＴＱＮ１のゲート電極ＧＥと同様の材料を用いることができる。
【００３９】
ゲート絶縁膜ＧＩ１は、ｎチャネル型のＭＩＳＦＥＴＱＮ１のゲート絶縁膜ＧＩ１と同様に、シリコンと酸素と金属とを含有し、例えば酸化シリコン（ＳｉＯ）からなる絶縁膜３と、例えばハフニウム（Ｈｆ）などの金属が絶縁膜３中に拡散することで、絶縁膜３上に形成された金属含有絶縁膜３ａとを有する。
【００４０】
ゲート電極ＧＥの側壁上には、側壁絶縁膜としてサイドウォールスペーサＳＷが形成されている。そして、ｐ型ＭＩＳＦＥＴ形成領域ＡＰ１であって、サイドウォールスペーサＳＷが形成されたゲート電極ＧＥを挟んで両側の部分には、ソース・ドレイン領域ＳＤが形成されている。ｐ型ＭＩＳＦＥＴ形成領域ＡＰ１では、ソース・ドレイン領域ＳＤは、例えばホウ素（Ｂ）などのｐ型の不純物を拡散させたｐ型半導体領域である。
【００４１】
また、ｐ型ＭＩＳＦＥＴ形成領域ＡＰ１でも、半導体基板１中に、エクステンション領域ＥＸが形成され、ＬＤＤ構造のソース・ドレイン領域ＳＤが形成されている。さらに、ｐ型ＭＩＳＦＥＴ形成領域ＡＰ１でも、ソース・ドレイン領域ＳＤ上およびゲート電極ＧＥ上に、サリサイド技術を用いて、金属シリサイド層を形成することができる。
【００４２】
次に、ｎ型ＭＩＳＦＥＴ形成領域ＡＮ２に形成された、閾値電圧（Ｖｔｈ）が小さいｎチャネル型のＭＩＳＦＥＴＱＮ２の具体的な構成について説明する。
【００４３】
ｎチャネル型のＭＩＳＦＥＴＱＮ２は、半導体基板１の上部に形成されたゲート電極ＧＥを有する。ゲート電極ＧＥは、ｎ型ＭＩＳＦＥＴ形成領域ＡＮ２において、半導体基板１に形成されたｐ型ウェル領域ＰＷ上に形成されている。また、ｎチャネル型のＭＩＳＦＥＴＱＮ２は、ゲート電極ＧＥと半導体基板１との間に形成されたゲート絶縁膜ＧＩ２を有する。すなわち、ｎチャネル型のＭＩＳＦＥＴＱＮ２は、半導体基板１上に形成されたゲート絶縁膜ＧＩ２と、ゲート絶縁膜ＧＩ２上に形成されたゲート電極ＧＥとを有する。
【００４４】
ゲート電極ＧＥとして、ｎチャネル型のＭＩＳＦＥＴＱＮ１のゲート電極ＧＥと同様の材料を用いることができる。
【００４５】
ゲート絶縁膜ＧＩ２は、シリコンと酸素とを含有する。ゲート絶縁膜ＧＩ２は、例えば酸化シリコン（ＳｉＯ）からなる絶縁膜３を有する。ゲート絶縁膜ＧＩ２は、ｎチャネル型のＭＩＳＦＥＴＱＮ１のゲート絶縁膜ＧＩ１と異なり、例えばハフニウム（Ｈｆ）などの金属を含まない。これにより、チャネル領域の不純物濃度を変えることなく、ｎチャネル型のＭＩＳＦＥＴＱＮ２の閾値電圧（Ｖｔｈ）を、ｎチャネル型のＭＩＳＦＥＴＱＮ１の閾値電圧（Ｖｔｈ）よりも小さくすることができる。そして、チャネル領域の不純物濃度を変えずに閾値電圧（Ｖｔｈ）を小さくすることで、チャネル長の短いＭＩＳＦＥＴのトランジスタ特性が劣化することを防止でき、半導体装置の性能を低下させることなく、閾値電圧（Ｖｔｈ）を任意に調整することができる。
【００４６】
なお、以下では、ゲート絶縁膜ＧＩ２に例えばハフニウム（Ｈｆ）からなる金属が含有されていない例について説明するが、ゲート絶縁膜ＧＩ２は、ゲート絶縁膜ＧＩ２中の金属（例えばハフニウム（Ｈｆ））の濃度が、ゲート絶縁膜ＧＩ１中の金属の濃度よりも小さければよい。したがって、例えば絶縁膜３自体をシリコンと酸素と金属とを含有するものとすることなどにより、ゲート絶縁膜ＧＩ２として、例えばハフニウム（Ｈｆ）などの金属を、ゲート絶縁膜ＧＩ１中の濃度よりも小さい濃度で含有するものを用いてもよい。
【００４７】
ゲート電極ＧＥの側壁上には、側壁絶縁膜としてサイドウォールスペーサＳＷが形成されている。そして、ｎ型ＭＩＳＦＥＴ形成領域ＡＮ２であって、サイドウォールスペーサＳＷが形成されたゲート電極ＧＥを挟んで両側の部分には、ソース・ドレイン領域ＳＤが形成されている。ｎ型ＭＩＳＦＥＴ形成領域ＡＮ２では、ソース・ドレイン領域ＳＤは、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物を拡散させたｎ型半導体領域である。
【００４８】
また、ｎ型ＭＩＳＦＥＴ形成領域ＡＮ２でも、半導体基板１中に、エクステンション領域ＥＸが形成され、ＬＤＤ構造のソース・ドレイン領域ＳＤが形成されている。さらに、ｎ型ＭＩＳＦＥＴ形成領域ＡＮ２でも、ソース・ドレイン領域ＳＤ上およびゲート電極ＧＥ上に、サリサイド技術を用いて、金属シリサイド層を形成することができる。
【００４９】
次に、ｐ型ＭＩＳＦＥＴ形成領域ＡＰ２に形成された、閾値電圧（Ｖｔｈ）が小さいｐチャネル型のＭＩＳＦＥＴＱＰ２の具体的な構成について説明する。
【００５０】
ｐチャネル型のＭＩＳＦＥＴＱＰ２は、半導体基板１の上部に形成されたゲート電極ＧＥを有する。ゲート電極ＧＥは、ｐ型ＭＩＳＦＥＴ形成領域ＡＰ２において、半導体基板１に形成されたｎ型ウェル領域ＮＷ上に形成されている。また、ｐチャネル型のＭＩＳＦＥＴＱＰ２は、ゲート電極ＧＥと半導体基板１との間に形成されたゲート絶縁膜ＧＩ２を有する。すなわち、ｐチャネル型のＭＩＳＦＥＴＱＰ２は、半導体基板１上に形成されたゲート絶縁膜ＧＩ２と、ゲート絶縁膜ＧＩ２上に形成されたゲート電極ＧＥとを有する。
【００５１】
ゲート電極ＧＥとして、ｎチャネル型のＭＩＳＦＥＴＱＮ２のゲート電極ＧＥと同様の材料を用いることができる。
【００５２】
ゲート絶縁膜ＧＩ２は、ｎチャネル型のＭＩＳＦＥＴＱＮ２のゲート絶縁膜ＧＩ２と同様に、シリコンと酸素とを含有し、例えば酸化シリコン（ＳｉＯ）からなる絶縁膜３を有する。ゲート絶縁膜ＧＩ２は、ｐチャネル型のＭＩＳＦＥＴＱＰ１のゲート絶縁膜ＧＩ１と異なり、例えばハフニウム（Ｈｆ）などの金属を含まない。これにより、チャネル領域の不純物濃度を変えることなく、ｐチャネル型のＭＩＳＦＥＴＱＰ２の閾値電圧（Ｖｔｈ）を、ｐチャネル型のＭＩＳＦＥＴＱＰ１の閾値電圧（Ｖｔｈ）よりも小さくすることができる。そして、チャネル領域の不純物濃度を変えずに閾値電圧（Ｖｔｈ）を小さくすることで、チャネル長の短いＭＩＳＦＥＴのトランジスタ特性が劣化することを防止でき、半導体装置の性能を低下させることなく、閾値電圧（Ｖｔｈ）を任意に調整することができる。
【００５３】
なお、ＭＩＳＦＥＴＱＮ２のゲート絶縁膜ＧＩ２と同様に、ＭＩＳＦＥＴＱＰ２のゲート絶縁膜ＧＩ２として、ゲート絶縁膜ＧＩ１中の濃度よりも小さい濃度で例えばハフニウム（Ｈｆ）などの金属を含有するものを用いてもよい。
【００５４】
ゲート電極ＧＥの側壁上には、側壁絶縁膜としてサイドウォールスペーサＳＷが形成されている。そして、ｐ型ＭＩＳＦＥＴ形成領域ＡＰ２であって、サイドウォールスペーサＳＷが形成されたゲート電極ＧＥを挟んで両側の部分には、ソース・ドレイン領域ＳＤが形成されている。ｐ型ＭＩＳＦＥＴ形成領域ＡＰ２では、ソース・ドレイン領域ＳＤは、例えばホウ素（Ｂ）などのｐ型の不純物を拡散させたｐ型半導体領域である。
【００５５】
また、ｐ型ＭＩＳＦＥＴ形成領域ＡＰ２でも、半導体基板１中に、エクステンション領域ＥＸが形成され、ＬＤＤ構造のソース・ドレイン領域ＳＤが形成されている。さらに、ｐ型ＭＩＳＦＥＴ形成領域ＡＰ２でも、ソース・ドレイン領域ＳＤ上およびゲート電極ＧＥ上に、サリサイド技術を用いて、金属シリサイド層を形成することができる。
【００５６】
なお、図１を用いて説明する例では、ＭＩＳＦＥＴＱＮ１、ＱＰ１、ＱＮ２およびＱＰ２における絶縁膜３は、理解を簡単にするために、等しい膜厚を有し、単一層からなる膜として表示されている。しかし、例えばコアトランジスタとしてのＭＩＳＦＥＴ、Ｉ／Ｏ（Input／Output）トランジスタとしてのＭＩＳＦＥＴなど、複数種類のＭＩＳＦＥＴを作り分けるために、コアトランジスタ形成領域、Ｉ／Ｏトランジスタ形成領域などの複数領域の間で、絶縁膜３を、異なる膜厚を有するものとするか、または、層数の異なる複数層を積層したものとしてもよい。さらに、例えばコアトランジスタ形成領域、Ｉ／Ｏトランジスタ形成領域などの複数領域の間で、絶縁膜３を、例えば窒化の有無など異なる組成を有するものとしてもよい。
【００５７】
素子分離領域２では、半導体基板１の主面に、素子分離溝２ａが形成されており、形成された素子分離溝２ａに、絶縁膜２ｂが埋め込まれている。絶縁膜２ｂは、ｎ型ＭＩＳＦＥＴ形成領域ＡＮ１に形成されたｎチャネル型のＭＩＳＦＥＴＱＮ１、ｐ型ＭＩＳＦＥＴ形成領域ＡＰ１に形成されたｐチャネル型のＭＩＳＦＥＴＱＰ１、ｎ型ＭＩＳＦＥＴ形成領域ＡＮ２に形成されたｎチャネル型のＭＩＳＦＥＴＱＮ２、および、ｐ型ＭＩＳＦＥＴ形成領域ＡＰ２に形成されたｐチャネル型のＭＩＳＦＥＴＱＰ２を、互いに分離する。絶縁膜２ｂは、好適には酸化シリコン膜からなる。絶縁膜２ｂは、例えば、後述するようなＳＴＩ（Shallow Trench Isolation）法により形成される。
【００５８】
上記した半導体基板１の主面（表面）全面上には、ＭＩＳＦＥＴＱＮ１、ＱＰ１、ＱＮ２およびＱＰ２のゲート電極ＧＥ、サイドウォールスペーサＳＷおよびソース・ドレイン領域ＳＤを覆うように、層間絶縁膜５が形成されている。層間絶縁膜５は、例えば、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜とそれよりも厚い酸化シリコン膜との積層膜（窒化シリコン膜が下層側）などからなり、層間絶縁膜５の上面は、ＭＩＳＦＥＴ形成領域ＡＮ１、ＡＰ１、ＡＮ２およびＡＰ２でその高さがほぼ一致するように、平坦化されている。
【００５９】
層間絶縁膜５にはコンタクトホールＣＮＴが形成されており、コンタクトホールＣＮＴ内には、導電性のプラグＰＧが形成されている。コンタクトホールＣＮＴおよびそれを埋め込むプラグＰＧは、ＭＩＳＦＥＴ形成領域ＡＮ１、ＡＰ１、ＡＮ２およびＡＰ２のソース・ドレイン領域ＳＤ上およびゲート電極ＧＥ上などに形成されている。プラグＰＧの底部は、ＭＩＳＦＥＴ形成領域ＡＮ１、ＡＰ１、ＡＮ２およびＡＰ２に形成されたソース・ドレイン領域ＳＤおよびゲート電極ＧＥと電気的に接続されている。
【００６０】
プラグＰＧが埋め込まれた層間絶縁膜５上には、例えば酸化シリコン膜などからなる絶縁膜６が形成されており、絶縁膜６に形成された配線溝（開口部）内に第１層配線としての配線Ｍ１が形成されている。配線Ｍ１は、プラグＰＧを介して、ＭＩＳＦＥＴ形成領域ＡＮ１、ＡＰ１、ＡＮ２およびＡＰ２に形成されたソース・ドレイン領域ＳＤおよびゲート電極ＧＥなどと電気的に接続されている。
【００６１】
配線Ｍ１は、ダマシン技術（ここではシングルダマシン技術）により形成されているが、他の形態として、パターニングされた導体膜（例えばタングステン配線またはアルミニウム配線）により形成することもできる。
【００６２】
＜半導体装置の製造工程＞
本実施の形態の半導体装置の製造工程を、図面を参照して説明する。図２および図３は、実施の形態１の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図４〜図２２は、実施の形態１の半導体装置の製造工程中の要部断面図である。
【００６３】
まず、図４に示されるように、半導体基板１を準備する（図２のステップＳ１１）。このステップＳ１１では、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコン（Ｓｉ）などからなる半導体基板１を準備する。
【００６４】
次に、図５に示されるように、素子分離領域２で素子分離溝２ａを形成する（図２のステップＳ１２）。このステップＳ１２では、半導体基板１をドライエッチングすることで、半導体基板１に例えば深さ３００ｎｍ程度の素子分離溝２ａを形成する。
【００６５】
なお、ステップＳ１２では、半導体基板１の主面（表面）全面上に、酸化シリコンからなる絶縁膜（図示せず）、窒化シリコンからなる絶縁膜（図示せず）を順次形成した後、フォトレジストパターン（図示せず）をエッチングマスクとしたドライエッチングにより素子分離溝２ａを形成することができる。
【００６６】
次に、図６に示されるように、素子分離領域２で絶縁膜２ｂを形成する（図２のステップＳ１３）。このステップＳ１３では、半導体基板１の主面（表面）全面上に、素子分離溝２ａを埋め込むように、絶縁膜２ｂを形成し、素子分離溝２ａ内に埋め込まれた絶縁膜２ｂを焼き締めるための熱処理（アニール処理）を行った後、絶縁膜２ｂをＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により研磨する。絶縁膜２ｂは、例えば酸化シリコン膜からなり、例えばプラズマＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により形成される。また、熱処理は、半導体基板１を例えば４００〜１２００℃程度で熱処理することにより、行うことができる。
【００６７】
なお、絶縁膜２ｂを形成する前に、素子分離溝２ａ内を含む半導体基板１の主面（表面）全面上に、例えば窒化シリコンからなる絶縁膜（図示せず）を薄く形成しておき、上記した熱処理によって素子分離溝２ａの側壁が酸化することを防止するようにしてもよい。
【００６８】
また、ＣＭＰ法による研磨の後、素子分離溝２ａ内に埋め込まれた絶縁膜２ｂと半導体基板１との段差を低減する処置を行う。図６には、素子分離溝２ａ内の絶縁膜２ｂの上面の高さ位置が、半導体基板１の上面の高さ位置と略等しく、段差が低減された状態である場合が示されている。
【００６９】
このようにして、図６に示されるように、素子分離領域２において、絶縁膜２ｂがＳＴＩ法により形成される。そして、半導体基板１においては、素子分離領域２によりＭＩＳＦＥＴ形成領域（活性領域）ＡＮ１、ＡＰ１、ＡＮ２およびＡＰ２が規定（画定）される。そして、そのＭＩＳＦＥＴ形成領域ＡＮ１、ＡＰ１、ＡＮ２およびＡＰ２に、以降の工程で種々の半導体素子（例えば後述するＭＩＳＦＥＴであるＱＮ１、ＱＰ１、ＱＮ２およびＱＰ２など）が形成される。
【００７０】
次に、図７に示されるように、半導体基板１の上面から所定の深さに亘ってウェル領域を形成する工程を行う（図２のステップＳ１４）。このステップＳ１４では、ウェル領域を形成する工程を２回繰り返す。１回目は、半導体基板１中に、ｐ型不純物（例えば、ホウ素など）を含有するｐ型ウェル領域ＰＷを形成し、２回目は、半導体基板１中に、ｎ型不純物(例えば、リンやヒ素など）を含有するｎ型ウェル領域ＮＷを形成する。
【００７１】
ｐ型ウェル領域ＰＷは、例えば、イオン注入法を用いて、半導体基板１中にｐ型不純物を導入することにより形成することができる。まず、半導体基板１の主面（表面）全面上に、フォトレジスト層を塗布した後、このフォトレジスト層を露光、現像することで、ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＮ２に開口部を有するように、フォトレジストパターン（図示せず）を形成する。そして、形成されたフォトレジストパターンをマスクとして用いて、例えば、５×１０１２〜５×１０１３／ｃｍ２の濃度で、ホウ素（Ｂ）をイオン打ち込みし、不純物の濃度（不純物濃度）が、５×１０１７〜５×１０１８／ｃｍ３のｐ型ウェル領域ＰＷを形成する。その後、フォトレジストパターンを除去する。
【００７２】
ｎ型ウェル領域ＮＷは、例えば、イオン注入法を用いて、半導体基板１中にｎ型不純物を導入することにより形成することができる。まず、半導体基板１の主面（表面）全面上に、フォトレジスト層を塗布した後、このフォトレジスト層を露光、現像することで、ＭＩＳＦＥＴ形成領域ＡＰ１およびＡＰ２に開口部を有するように、フォトレジストパターン（図示せず）を形成する。そして、形成されたフォトレジストパターンをマスクとして用いて、例えば、５×１０１２〜５×１０１３／ｃｍ２の濃度で、リン（Ｐ）またはヒ素（Ａｓ）をイオン打ち込みし、不純物の濃度（不純物濃度）が、５×１０１７〜５×１０１８／ｃｍ３のｎ型ウェル領域ＮＷを形成する。その後、フォトレジストパターンを除去する。
【００７３】
次に、図８に示されるように、半導体基板１上に、絶縁膜３を形成する（図２のステップＳ１５）。このステップＳ１５では、半導体基板１の主面（表面）全面上に、例えば熱酸化法により、例えば厚さ２ｎｍ程度の酸化シリコンからなる絶縁膜３を形成する。
【００７４】
次に、図９に示されるように、半導体基板１上に、マスク膜９を形成する（図２のステップＳ１６）。このステップＳ１６では、例えば、スパッタ法（ＰＶＤ（Physical Vapor Deposition）法）、熱ＣＶＤ法などにより、例えば厚さ１０〜５０ｎｍ程度のマスク膜９を形成する。マスク膜９は、後の工程（図２のステップＳ１８）において、ドライエッチングによりＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１における部分（一部）が除去され、後の工程（図２のステップＳ２０）において、ＭＩＳＦＥＴ形成領域ＡＮ２およびＡＰ２における絶縁膜３上に金属含有膜４（図１３参照）が形成されることを防止する。また、マスク膜９は、後の工程（図２のステップＳ２２）において、ウェットエッチングにより全てが除去される。そのため、マスク膜９として、窒化チタン（ＴｉＮ）または窒化タンタル（ＴａＮ）からなる膜が、好適に用いられる。上記した材料を用いることにより、マスク膜９を形成する際は、容易に形成することができ、マスク膜９を一部除去する際は、容易に除去することができ、金属含有膜４を形成する際は、ＭＩＳＦＥＴ形成領域ＡＮ２およびＡＰ２で絶縁膜３がマスク膜９に覆われた状態を保持することができ、その後マスク膜９の全てを除去する際は、容易に除去できるからである。
【００７５】
次に、図１０に示されるように、半導体基板１上に、フォトレジストパターンＰＲ１を形成する（図２のステップＳ１７）。このステップＳ１７では、半導体基板１の主面（表面）全面上に、フォトレジスト層を塗布した後、このフォトレジスト層を露光、現像することで、ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１に開口部を有するように、フォトレジストパターンＰＲ１を形成する。
【００７６】
次に、図１１に示されるように、フォトレジストパターンＰＲ１をエッチングマスクとして、マスク膜９をドライエッチングする（図２のステップＳ１８）。このステップＳ１８では、ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１に開口部を有するフォトレジストパターンＰＲ１をエッチングマスクとして、マスク膜９をドライエッチングすることで、ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１においてマスク膜９が除去され、絶縁膜３が露出する。
【００７７】
次に、図１２に示されるように、フォトレジストパターンＰＲ１を除去する（図２のステップＳ１９）。このステップＳ１９では、例えばアッシング処理とＳＰＭ（Sulfuric acid-Hydrogen Peroxide Mixture）液などの処理液を用いた洗浄処理とを行うことで、フォトレジストパターンＰＲ１を除去する。これにより、ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１に開口部を有し、ＭＩＳＦＥＴ形成領域ＡＮ２およびＡＰ２で絶縁膜３が覆われるように、マスク膜９からなるハードマスクパターン１０が形成される。すなわち、ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１では絶縁膜３が露出し、ＭＩＳＦＥＴ形成領域ＡＮ２およびＡＰ２では絶縁膜３が覆われるように、マスク膜９からなるハードマスクパターン１０が形成される。
【００７８】
次に、図１３に示されるように、半導体基板１上に、金属含有膜４を形成（堆積）する（図２のステップＳ２０）。このステップＳ２０では、ＭＩＳＦＥＴ形成領域ＡＮ２およびＡＰ２における絶縁膜３がハードマスクパターン１０（マスク膜９）に覆われた状態で、半導体基板１の主面（表面）全面に、例えばＡＬＤ（Atomic Layer Deposition：原子層堆積）法により、例えば厚さ１ｎｍ程度の金属含有膜４を形成する。これにより、ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１において、例えば厚さ２ｎｍ程度の酸化シリコンからなる絶縁膜３の上面に、例えば厚さ１ｎｍ程度の金属含有膜４が形成される。また、ＭＩＳＦＥＴ形成領域ＡＮ２およびＡＰ２において、例えば窒化チタン（ＴｉＮ）からなるハードマスクパターン１０（マスク膜９）の上面および側面に、例えば厚さ１ｎｍ程度の金属含有膜４が形成される。
【００７９】
金属含有膜４として、例えばハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）などの金属を含有するものが用いられる。これにより、チャネル領域の不純物濃度を変えずに閾値電圧（Ｖｔｈ）を調整することができる。
【００８０】
次に、図１４に示されるように、半導体基板１をアニール処理（熱処理）する（図２のステップＳ２１）。このステップＳ２１では、半導体基板１について、例えばＲＴＡ（Rapid Thermal Anneal）などのアニール処理を行う。これにより、ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１において、絶縁膜３と金属含有膜４とが反応し、金属含有膜４に含有されている金属が金属含有膜４と絶縁膜３との界面から絶縁膜３中に拡散することで、絶縁膜３のうち半導体基板１と反対側の部分が金属含有絶縁膜３ａとなる。また、金属含有絶縁膜３ａ中では、金属含有膜４側から半導体基板１側に向かって、例えばハフニウム（Ｈｆ）などの金属の濃度が減少する。
【００８１】
なお、アニール処理は、例えば窒素雰囲気下、温度６００〜１０００℃の条件で行うことが好ましい。温度が６００℃未満の場合、金属含有膜４に含有されている金属が絶縁膜３中に十分に拡散できないおそれがある。また、温度が１０００℃を超える場合、絶縁膜３および金属含有膜４を含め、半導体基板１が変質するおそれがある。
【００８２】
金属含有膜４に含有される金属がハフニウム（Ｈｆ）であるときは、金属含有絶縁膜３ａは、酸化ハフニウム（ＨｆＯ）、酸窒化ハフニウム（ＨｆＯＮ）およびシリコン含有酸窒化ハフニウム（ＨｆＳｉＯＮ）のうち１種以上からなる。
【００８３】
なお、ステップＳ２１を行わないと、後の工程（ステップＳ２２）でハードマスクパターン１０（マスク膜９）を除去する際に、ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１における金属含有膜４も除去されてしまい、ＭＩＳＦＥＴＱＮ１およびＱＰ１のゲート絶縁膜ＧＩ１中に、金属含有膜４に含有されている金属を添加することができない。したがって、ステップＳ２１を行うことで、ＭＩＳＦＥＴＱＮ１およびＱＰ１のゲート絶縁膜ＧＩ１中に、金属含有膜４に含有されている金属を確実に添加することができる。
【００８４】
ステップＳ２１を行った後、ハードマスクパターン１０（マスク膜９）に覆われていないＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１では、金属含有絶縁膜３ａ上に、未反応の金属含有膜４が残存する。また、ハードマスクパターン１０（マスク膜９）に覆われているＭＩＳＦＥＴ形成領域ＡＮ２およびＡＰ２でも、ハードマスクパターン１０（マスク膜９）の上面および側面には、金属含有膜４が残存する。なお、図示は省略するが、ハードマスクパターン１０（マスク膜９）の上面および側面では、金属含有膜４の一部がハードマスクパターン１０（マスク膜９）と反応することもある。
【００８５】
次に、図１５に示されるように、ウェットエッチングを行う（図２のステップＳ２２）。このステップＳ２２では、ハードマスクパターン１０（マスク膜９）をウェットエッチングにより除去する。ハードマスクパターン１０（マスク膜９）が例えば窒化チタン（ＴｉＮ）または窒化タンタル（ＴａＮ）からなるときは、ウェットエッチングのための薬液（エッチング液）として、ＳＰＭ液が好適に用いられる。ステップＳ２２の直前までハードマスクパターン１０（マスク膜９）に覆われていたＭＩＳＦＥＴ形成領域ＡＮ２およびＡＰ２では、ハードマスクパターン１０（マスク膜９）が、ハードマスクパターン１０（マスク膜９）の上面および側面に形成されていた金属含有膜４とともに除去されることで、絶縁膜３が露出する。一方、ステップＳ２２の前からハードマスクパターン１０（マスク膜９）に覆われていなかったＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１では、金属含有膜４のうち、未反応の部分が除去されることで、金属含有絶縁膜３ａが露出する。
【００８６】
このように、ステップＳ１５の工程により半導体基板１上に絶縁膜３を形成した後、ステップＳ１６〜ステップＳ２２の工程を行うことで、ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１では、半導体基板１上に形成された絶縁膜３と、絶縁膜３上に形成された金属含有絶縁膜３ａとからなる絶縁膜１１が形成される。また、ＭＩＳＦＥＴ形成領域ＡＮ２およびＡＰ２では、半導体基板１上に形成された絶縁膜３のみからなる絶縁膜１２が形成される。すなわち、ハードマスクパターン１０（マスク膜９）を用いて、ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１に、金属含有絶縁膜３ａを選択的に形成することができる。あるいは、ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１では、絶縁膜３と金属含有絶縁膜３ａとが明確に分かれていなくてもよい。このときは、ステップＳ２２までの工程を行うことで、ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１では、金属が添加された絶縁膜１１が形成され、ＭＩＳＦＥＴ形成領域ＡＮ２およびＡＰ２では、金属が添加されていない絶縁膜１２が形成される。
【００８７】
なお、後に詳細に説明するが、本実施の形態では、ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１に金属含有絶縁膜３ａを形成する際に、金属含有膜４および金属含有絶縁膜３ａがレジストパターンに接触することが無い。また、レジストパターンを除去する際にも、金属含有絶縁膜３ａにはアッシングによるダメージが無い。従って、ゲート絶縁膜の信頼性を確保することができる。
【００８８】
次に、図１６に示されるように、半導体基板１上に、ゲート電極用の導電体膜１３を形成する（図３のステップＳ２３）。このステップＳ２３では、半導体基板１の主面（表面）全面上に、ゲート電極用の導電体膜１３を形成する。ゲート電極用の導電体膜１３として、例えば多結晶シリコン（ドープトポリシリコン）からなる導電体膜を用いることができる。
【００８９】
次に、図１７に示されるように、半導体基板１の主面（表面）全面上に、フォトレジスト層を塗布した後、露光、現像することで、フォトレジストパターンＰＲ２を形成する（図３のステップＳ２４）。
【００９０】
次に、ゲート電極ＧＥならびにゲート絶縁膜ＧＩ１およびＧＩ２を形成する（図３のステップＳ２５）。このステップＳ２５では、フォトレジストパターンＰＲ２をエッチングマスクとしたドライエッチングにより、導電体膜１３、金属含有絶縁膜３ａおよび絶縁膜３をエッチングする。すなわち、ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１では、導電体膜１３および絶縁膜１１をエッチングし、ＭＩＳＦＥＴ形成領域ＡＮ２およびＡＰ２では、導電体膜１３および絶縁膜１２をエッチングする。これにより、図１８に示されるように、ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１において、パターニングされたゲート電極ＧＥおよびゲート絶縁膜ＧＩ１が形成される。一方、ＭＩＳＦＥＴ形成領域ＡＮ２およびＡＰ２においては、パターニングされたゲート電極ＧＥおよびゲート絶縁膜ＧＩ２が形成される。その後、フォトレジストパターンＰＲ２を除去する。図１８には、フォトレジストパターンＰＲ２が除去された段階（状態）が示されている。ゲート絶縁膜ＧＩ１は、半導体基板１上に形成された絶縁膜３と、絶縁膜３上に形成された金属含有絶縁膜３ａとからなる。また、ゲート絶縁膜ＧＩ２は、半導体基板１上に形成された絶縁膜３のみからなる。
【００９１】
次に、図１９に示されるように、エクステンション領域ＥＸを形成する（図３のステップＳ２６）。このステップＳ２６では、まず、ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＮ２において、ｐ型ウェル領域ＰＷのゲート電極ＧＥの両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ型のエクステンション領域ＥＸを形成する。また、ＭＩＳＦＥＴ形成領域ＡＰ１およびＡＰ２において、ｎ型ウェル領域ＮＷのゲート電極ＧＥの両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、ｐ型のエクステンション領域ＥＸを形成する。このイオン注入の際に、ゲート電極ＧＥはイオン注入阻止マスクとして機能することができるため、エクステンション領域ＥＸは、ゲート電極ＧＥの直下の領域に整合（自己整合）して形成される。
【００９２】
次に、図２０に示されるように、ゲート電極ＧＥの側壁上に、側壁絶縁膜として、例えば酸化シリコン膜もしくは窒化シリコン膜またはそれらの積層膜などからなるサイドウォールスペーサＳＷを形成する（図３のステップＳ２７）。このステップＳ２７では、例えば、半導体基板１の主面（表面）全面上に酸化シリコン膜もしくは窒化シリコン膜またはそれらの積層膜を堆積し、この酸化シリコン膜もしくは窒化シリコン膜またはそれらの積層膜をＲＩＥ（Reactive Ion Etching）法などにより異方性エッチングすることで、サイドウォールスペーサＳＷが形成される。
【００９３】
次に、ソース・ドレイン領域ＳＤを形成する（図３のステップＳ２８）。このステップＳ２８では、ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＮ２において、ｐ型ウェル領域ＰＷのゲート電極ＧＥおよびサイドウォールスペーサＳＷの両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ型のソース・ドレイン領域ＳＤを形成する。また、ＭＩＳＦＥＴ形成領域ＡＰ１およびＡＰ２において、ｎ型ウェル領域ＮＷのゲート電極ＧＥおよびサイドウォールスペーサＳＷの両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、ｐ型のソース・ドレイン領域ＳＤを形成する。このイオン注入の際に、ゲート電極ＧＥおよびその側壁上のサイドウォールスペーサＳＷはイオン注入阻止マスクとして機能することができるため、ソース・ドレイン領域ＳＤは、ゲート電極ＧＥの直下の領域に整合（自己整合）して形成される。ソース・ドレイン領域ＳＤ形成用のイオン注入の後、導入した不純物の活性化のためのアニール処理を行う。このアニール処理は、例えば、１０５０℃程度のフラッシュランプアニール処理にて行うことができる。
【００９４】
このようにして、図２１に示されるように、ゲート電極ＧＥの一方の側に形成されているエクステンション領域ＥＸとソース・ドレイン領域ＳＤとの対によりＬＤＤ構造のソースまたはドレインとして機能する半導体領域が形成される。ソース・ドレイン領域ＳＤはエクステンション領域ＥＸよりも、不純物濃度が高くかつ深さ（接合深さ）が深くなっている。そして、ＭＩＳＦＥＴ形成領域ＡＮ１、ＡＰ１、ＡＮ２およびＡＰ２の各々に、ＭＩＳＦＥＴＱＮ１、ＱＰ１、ＱＮ２およびＱＰ２の各々が形成される。
【００９５】
各々が、ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１の各々に形成されたＭＩＳＦＥＴＱＮ１およびＱＰ１は、絶縁膜３と、絶縁膜３上に形成された金属含有絶縁膜３ａとからなるゲート絶縁膜ＧＩ１を有する。各々が、ＭＩＳＦＥＴ形成領域ＡＮ２およびＡＰ２の各々に形成されたＭＩＳＦＥＴＱＮ２およびＱＰ２は、絶縁膜３のみからなるゲート絶縁膜ＧＩ２を有する。ゲート絶縁膜ＧＩ１には例えばハフニウム（Ｈｆ）などの金属が含有されており、ゲート絶縁膜ＧＩ２には例えばハフニウム（Ｈｆ）などの金属が含有されていない。したがって、ｎ型ＭＩＳＦＥＴ形成領域ＡＮ１において、閾値電圧（Ｖｔｈ）が大きいｎチャネル型のＭＩＳＦＥＴＱＮ１が形成され、ｎ型ＭＩＳＦＥＴ形成領域ＡＮ２において、閾値電圧（Ｖｔｈ）が小さいｎチャネル型のＭＩＳＦＥＴＱＮ２が形成される。また、ｐ型ＭＩＳＦＥＴ形成領域ＡＰ１において、閾値電圧（Ｖｔｈ）が大きいｐチャネル型のＭＩＳＦＥＴＱＰ１が形成され、ｐ型ＭＩＳＦＥＴ形成領域ＡＰ２において、閾値電圧（Ｖｔｈ）が小さいｐチャネル型のＭＩＳＦＥＴＱＰ２が形成される。
【００９６】
なお、ステップＳ２８の後、後述するステップＳ２９の前に、サリサイド技術により、ゲート電極ＧＥおよびソース・ドレイン領域ＳＤの表面に、コバルトシリサイドまたはニッケルシリサイドなどからなる低抵抗の金属シリサイド層を形成してもよい。
【００９７】
次に、図２２に示されるように、層間絶縁膜５およびプラグＰＧを形成する（図３のステップＳ２９）。
【００９８】
このステップＳ２９では、まず、半導体基板１の主面（表面）全面上に層間絶縁膜５を形成する。すなわち、ゲート電極ＧＥおよびサイドウォールスペーサＳＷを覆うように、半導体基板１の主面（表面）全面上に層間絶縁膜５を形成する。層間絶縁膜５は、例えば、酸化シリコン膜の単体膜や、あるいは、窒化シリコン膜とそれよりも厚い酸化シリコン膜との積層膜などからなる。その後、層間絶縁膜５の表面（上面）をＣＭＰ法により研磨するなどして、層間絶縁膜５の上面を平坦化する。下地段差に起因して層間絶縁膜５の表面に凹凸形状が形成されていても、層間絶縁膜５の表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜を得ることができる。
【００９９】
次に、層間絶縁膜５上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、層間絶縁膜５をドライエッチングすることにより、層間絶縁膜５にコンタクトホールＣＮＴを形成する。コンタクトホールＣＮＴの底部では、半導体基板１の主面の一部、例えばゲート電極ＧＥの一部や、ソース・ドレイン領域ＳＤの一部などが露出する。
【０１００】
次に、コンタクトホールＣＮＴ内に、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。プラグＰＧを形成するには、例えば、コンタクトホールＣＮＴの内部を含む層間絶縁膜５上に、プラズマＣＶＤ法などによりバリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、タングステン膜などからなる主導体膜を、ＣＶＤ法などによって、バリア導体膜上にコンタクトホールＣＮＴを埋めるように形成し、層間絶縁膜５上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。図２２では、図面の簡略化のために、プラグＰＧは、主導体膜とバリア導体膜を一体化して示してある。プラグＰＧは、その底部で、ゲート電極ＧＥまたはソース・ドレイン領域ＳＤなどと、電気的に接触する。
【０１０１】
次に、プラグＰＧが埋め込まれた層間絶縁膜５上に、絶縁膜６を形成する。絶縁膜６は、複数の絶縁膜の積層膜により形成することもできる。
【０１０２】
次に、シングルダマシン法により第１層目の配線である配線Ｍ１を形成する（図３のステップＳ３０）。このステップＳ３０では、具体的に、以下のようにして配線Ｍ１を形成することができる。まず、フォトレジストパターン（図示せず）をマスクとしたドライエッチング（プラズマドライエッチング）によって絶縁膜６の所定の領域に配線溝を形成した後、配線溝の底部および側壁上を含む絶縁膜６上にバリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）を形成する。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の主導体膜（銅めっき膜およびシード層）とバリア導体膜をＣＭＰ法により研磨して除去することで、配線溝に埋め込まれ、銅を主導電材料とする第１層目の配線Ｍ１を形成する。これにより、図１に示されるように、第１層目の配線Ｍ１までが形成された構造を有する半導体装置が製造される。図１では、図面の簡略化のために、配線Ｍ１は、バリア導体膜、シード層および銅めっき膜を一体化して示してある。
【０１０３】
配線Ｍ１は、プラグＰＧを介してゲート電極ＧＥまたはソース・ドレイン領域ＳＤなどと電気的に接続されている。その後、デュアルダマシン法により２層目の配線を形成するが、ここでは図示およびその説明は省略する。
【０１０４】
＜フォトレジストパターンによる金属含有絶縁膜のパターニングについて＞
比較例の半導体装置の製造工程を、図面を参照して説明する。図２３は、比較例の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図２４〜図２９は、比較例の半導体装置の製造工程中の要部断面図である。
【０１０５】
なお、比較例の半導体装置の製造工程は、実施の形態１の半導体装置と同様の半導体装置を製造するものである。
【０１０６】
比較例の半導体装置の製造工程では、金属含有絶縁膜のパターニング用のマスクとして、マスク膜からなるハードマスクパターンではなくフォトレジストパターンを用いる。
【０１０７】
比較例の半導体装置の製造工程では、図２３のステップＳ１１〜ステップＳ１５の工程は、実施の形態１の半導体装置の製造工程における図２のステップＳ１１〜ステップＳ１５の工程と同一であり、これらの工程の説明を省略する。
【０１０８】
ステップＳ１１〜ステップＳ１５の工程を行って、絶縁膜３を形成した後、比較例の半導体装置の製造工程では、図２４に示されるように、半導体基板１上に、金属含有膜４を形成（堆積）する（図２３のステップＳ１１６）。このステップＳ１１６では、半導体基板１の主面（表面）全面に、例えばＡＬＤ法により、例えば厚さ１ｎｍ程度の金属含有膜４を形成する。
【０１０９】
次に、図２５に示されるように、半導体基板１をアニール処理する（図２３のステップＳ１１７）。このステップＳ１１７では、半導体基板１について、例えばＲＴＡなどのアニール処理を行う。これにより、絶縁膜３と金属含有膜４とが反応し、金属含有膜４に含有されている金属が金属含有膜４と絶縁膜３との界面から絶縁膜３中に拡散することで、絶縁膜３のうち半導体基板１と反対側の部分が金属含有絶縁膜３ａとなる。
【０１１０】
次に、図２６に示されるように、ウェットエッチングを行う（図２３のステップＳ１１８）。このステップＳ１１８では、例えばＳＰＭ液を用いたウェットエッチングにより、金属含有膜４のうち、未反応の部分が除去されることで、金属含有絶縁膜３ａが露出する。
【０１１１】
次に、図２７に示されるように、半導体基板１上に、フォトレジストパターンＰＲ１０１を形成する（図２３のステップＳ１１９）。このステップＳ１１９では、半導体基板１の主面（表面）全面上に、フォトレジスト層を塗布した後、このフォトレジスト層を露光、現像することで、ＭＩＳＦＥＴ形成領域ＡＮ２およびＡＰ２に開口部を有するように、フォトレジストパターンＰＲ１０１を形成する。
【０１１２】
次に、図２８に示されるように、フォトレジストパターンＰＲ１０１をエッチングマスクとして、金属含有絶縁膜３ａをドライエッチングする（図２３のステップＳ１２０）。このステップＳ１２０では、ＭＩＳＦＥＴ形成領域ＡＮ２およびＡＰ２に開口部を有するフォトレジストパターンＰＲ１０１をエッチングマスクとして、金属含有絶縁膜３ａをドライエッチングすることで、ＭＩＳＦＥＴ形成領域ＡＮ２およびＡＰ２において金属含有絶縁膜３ａが除去され、絶縁膜３が露出する。
【０１１３】
次に、図２９に示されるように、フォトレジストパターンＰＲ１０１を除去する（図２３のステップＳ１２１）。このステップＳ１２１では、例えばアッシング処理とＳＰＭ液などの処理液を用いた洗浄処理とを行うことで、フォトレジストパターンＰＲ１０１を除去する。これにより、ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１において、金属含有絶縁膜３ａが露出する。すなわち、フォトレジストパターンＰＲ１０１を用いて、金属含有絶縁膜３ａのパターニングが行われる。
【０１１４】
その後、実施の形態１の半導体装置の製造工程と同様に、図３のステップＳ２３〜ステップＳ３０を行うことで、実施の形態１と同様の構造を有する半導体装置が製造される。
【０１１５】
しかし、本発明者の解析によると、比較例の半導体装置の製造工程により製造された半導体装置では、半導体装置の性能が低下しやすいことが分かった。
【０１１６】
フォトレジストパターンをエッチングマスクとしてパターニングを行う場合、フォトレジストパターンの線幅が微細化するのに伴って、形成されるパターンの形状精度が悪くなる。そのため、例えば３２ｎｍノード以下のＳＲＡＭなどの半導体装置については、ｎ型ＭＩＳＦＥＴ形成領域またはｐ型ＭＩＳＦＥＴ形成領域でパターニングを形状精度良く行うことが困難であり、このような形状精度の低下により、例えば閾値電圧（Ｖｔｈ）などのトランジスタ特性において所望の特性を得にくいことが分かった。
【０１１７】
また、比較例の半導体装置の製造工程では、フォトレジストパターンＰＲ１０１が金属含有絶縁膜３ａに直接接触する。そのため、フォトレジストパターンＰＲ１０１に含有される有機物などの金属含有絶縁膜３ａ中への拡散により、ＭＩＳＦＥＴのゲート絶縁膜が変質しやすいことが分かった。
【０１１８】
また、比較例の半導体装置の製造工程では、フォトレジストパターンＰＲ１０１をアッシング処理により除去する際に、金属含有絶縁膜３ａまたは絶縁膜３がプラズマに曝される。そのため、金属含有絶縁膜３ａまたは絶縁膜３がプラズマにより損傷を受けることにより、ＭＩＳＦＥＴのゲート絶縁膜の信頼性が低下しやすいことが分かった。
【０１１９】
＜本実施の形態の主要な特徴と効果＞
そこで、本実施の形態では、フォトレジストパターンに代え、ハードマスクパターンを用いて、金属含有絶縁膜のパターニングを行う。
【０１２０】
すなわち、本実施の形態では、絶縁膜３上に、ハードマスクパターン１０を形成した後、金属含有膜４を形成し、アニール処理により絶縁膜３と金属含有膜４とを反応させ、その後、未反応の金属含有膜４とハードマスクパターン１０を除去することで、金属含有絶縁膜３ａが形成された領域と、金属含有絶縁膜３ａが形成されていない領域とからなるパターンを形成する。
【０１２１】
ハードマスクパターンをエッチングマスクとしてパターニングを行う場合、ハードマスクパターンの線幅が微細化しても、フォトレジストパターンをエッチングマスクとしてパターニングを行う場合に比べ、形成されるパターンの形状精度が良い。そのため、例えば３２ｎｍノード以下のＳＲＡＭなどの半導体装置についても、ｎ型ＭＩＳＦＥＴ形成領域またはｐ型ＭＩＳＦＥＴ形成領域でパターニングを形状精度良く行うことができ、例えば閾値電圧（Ｖｔｈ）などのトランジスタ特性において所望の特性を得やすい。
【０１２２】
また、本実施の形態の半導体装置の製造工程では、フォトレジストパターンＰＲ１が金属含有絶縁膜３ａに直接接触しない。そのため、フォトレジストパターンＰＲ１に含有される有機物などの金属含有絶縁膜３ａ中への拡散により、ＭＩＳＦＥＴのゲート絶縁膜が変質することを抑制することができる。
【０１２３】
また、本実施の形態の半導体装置の製造工程では、フォトレジストパターンＰＲ１をアッシング処理により除去する際に、金属含有絶縁膜３ａまたは絶縁膜３がプラズマに曝されない。そのため、金属含有絶縁膜３ａおよび絶縁膜３がプラズマにより受ける損傷を低減することができ、ＭＩＳＦＥＴのゲート絶縁膜の信頼性を向上させることができる。
【０１２４】
このようにして、本実施の形態の半導体装置の製造工程では、金属含有絶縁膜３ａを含むゲート絶縁膜ＧＩ１を有するＭＩＳＦＥＴＱＮ１およびＱＰ１と、金属含有絶縁膜３ａを含まないゲート絶縁膜ＧＩ２を有するＭＩＳＦＥＴＱＮ２およびＱＰ２とを容易に作り分けることができる。ＭＩＳＦＥＴＱＮ１およびＱＰ１では、チャネル領域の不純物濃度を変えずに閾値電圧（Ｖｔｈ）を大きくすることができ、ＭＩＳＦＥＴＱＮ２およびＱＰ２では、チャネル領域の不純物濃度を変えずに閾値電圧（Ｖｔｈ）を小さくすることができる。そのため、短チャネル効果を抑制しつつ、閾値電圧（Ｖｔｈ）の異なる複数種類のＭＩＳＦＥＴを形成することが可能となる。
【０１２５】
また、ＳｏＣやＭＣＵなど、ロジック回路に加えてアナログ回路も形成される場合でも、デジタル回路を構成するＭＩＳＦＥＴとしてＭＩＳＦＥＴＱＮ１およびＱＰ１を用い、アナログ回路を構成するＭＩＳＦＥＴとしてＭＩＳＦＥＴＱＮ２およびＱＰ２を用いると、半導体装置の性能を向上させることができる。
【０１２６】
アナログ回路では、電源電圧（Ｖｄｄ）の７割くらいの電圧でＭＩＳＦＥＴを動作させるため、閾値電圧（Ｖｔｈ）が小さいＭＩＳＦＥＴが用いられる場合があるが、アナログ回路を構成する閾値電圧（Ｖｔｈ）が小さいＭＩＳＦＥＴにおいてハフニウム（Ｈｆ）が添加されると、ノイズ特性が劣化し、半導体装置の性能を低下させるおそれがある。しかし、本実施の形態では、ＭＩＳＦＥＴＱＮ１およびＱＰ１では、ハフニウム（Ｈｆ）が添加されるものの、ＭＩＳＦＥＴＱＮ２およびＱＰ２では、ハフニウム（Ｈｆ）が添加されないため、ロジック回路では閾値電圧（Ｖｔｈ）を大きくしつつ、アナログ回路では閾値電圧（Ｖｔｈ）を小さくするとともにノイズ特性を向上させることができる。
【０１２７】
また、ＭＩＳＦＥＴがＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）型メモリとしてロジック回路に混載される場合でも、ロジック回路を構成するＭＩＳＦＥＴとしてＭＩＳＦＥＴＱＮ１およびＱＰ１を用い、ＭＯＮＯＳ型メモリを構成するＭＩＳＦＥＴとしてＭＩＳＦＥＴＱＮ２およびＱＰ２を用いると、半導体装置の性能を向上させることができる。
【０１２８】
ＭＯＮＯＳ型メモリとして形成されたＭＩＳＦＥＴにおいてハフニウム（Ｈｆ）が添加されると、そのハフニウム（Ｈｆ）の添加による閾値電圧（Ｖｔｈ）の増加分を補償するために、チャネル領域の不純物濃度を小さくしなくてはならない。チャネル領域の不純物濃度を小さくすると、ソース・ドレイン領域ＳＤにおけるＰＮ接合における電界が小さくなって、メモリの書き込み動作および消去動作に必要なホットキャリアの発生量が低下し、書き込み速度および消去速度が低下するおそれがある。しかし、本実施の形態では、ＭＩＳＦＥＴＱＮ２およびＱＰ２では、ハフニウム（Ｈｆ）が添加されず、もともと閾値電圧（Ｖｔｈ）が小さいため、閾値電圧（Ｖｔｈ）を小さくするためにチャネル領域の不純物濃度を小さくする必要がない。したがって、閾値電圧（Ｖｔｈ）を大きくしたＭＩＳＦＥＴＱＮ１およびＱＰ１と閾値電圧（Ｖｔｈ）を小さくしたＭＩＳＦＥＴＱＮ２およびＱＰ２とを混載しつつ、ＭＩＳＦＥＴＱＮ２およびＱＰ２ではホットキャリアの発生量が低下することを抑制することができ、メモリの書き込み速度および消去速度を向上させることができる。
【０１２９】
（実施の形態２）
実施の形態１の半導体装置の製造工程では、ハードマスクパターンを形成する際に、マスク膜が露出している領域で、マスク膜をドライエッチングにより完全に除去した後、フォトレジストパターンを除去した。それに対して、実施の形態２の半導体装置の製造工程では、マスク膜が露出している領域で、マスク膜をドライエッチングにより途中までエッチングした後、フォトレジストパターンを除去し、その後、残っているマスク膜をウェットエッチングにより完全に除去する。
【０１３０】
なお、本実施の形態の半導体装置の製造工程は、実施の形態１の半導体装置と同様の半導体装置を製造するものであり、半導体装置についての説明を省略する。
【０１３１】
次に、本実施の形態の半導体装置の製造工程を、図面を参照して説明する。図３０は、実施の形態２の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図３１〜図３３は、実施の形態２の半導体装置の製造工程中の要部断面図である。
【０１３２】
実施の形態２の半導体装置の製造工程では、図３０のステップＳ３１〜ステップＳ３７の工程の各々は、実施の形態１の半導体装置の製造工程における図２のステップＳ１１〜ステップＳ１７の工程の各々と同一であり、これらの工程の説明を省略する。なお、マスク膜９として、窒化チタン（ＴｉＮ）または窒化タンタル（ＴａＮ）からなる膜が、好適に用いられる点は、実施の形態１と同様である。
【０１３３】
ステップＳ３１〜ステップＳ３７の工程を行って、フォトレジストパターンＰＲ１を形成した後（図１０参照）、実施の形態２の半導体装置の製造工程では、図３１に示されるように、フォトレジストパターンＰＲ１をエッチングマスクとして、マスク膜９をドライエッチングする（図３０のステップＳ３８）。このステップＳ３８では、ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１に開口部を有するフォトレジストパターンＰＲ１をエッチングマスクとして、マスク膜９をドライエッチングにより途中までエッチングする。したがって、ステップＳ３８が行われた後、ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１において、マスク膜９は完全には除去されておらず、絶縁膜３上に残っている。すなわち、半導体基板１は、主面（表面）全面に亘り、マスク膜９により覆われており、ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１でも、絶縁膜３は露出していない。
【０１３４】
ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１においてマスク膜９を残す厚さは、好適には、ステップＳ３８および後の工程（ステップＳ３９）で、ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１における絶縁膜３がプラズマに曝されないような厚さとする。後の工程（ステップＳ３９）の条件にもよるが、ステップＳ３８の後のＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１におけるマスク膜９の厚さＴ１を、例えば１〜５ｎｍ程度とすることができる。また、ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１におけるマスク膜９の厚さＴ１は、ＭＩＳＦＥＴ形成領域ＡＮ２およびＡＰ２におけるマスク膜９の厚さＴ２よりも小さい。
【０１３５】
次に、図３２に示されるように、フォトレジストパターンＰＲ１を除去する（図３０のステップＳ３９）。このステップＳ３９では、例えばアッシング処理を行うことで、フォトレジストパターンＰＲ１を除去する。ステップＳ３９が行われた後も、半導体基板１は、主面（表面）全面に亘り、マスク膜９により覆われている。ただし、前述したように、ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１におけるマスク膜９の厚さＴ１は、ＭＩＳＦＥＴ形成領域ＡＮ２およびＡＰ２におけるマスク膜９の厚さＴ２よりも小さい。
【０１３６】
次に、図３３に示されるように、マスク膜９をウェットエッチングする（図２のステップＳ４０）。このステップＳ４０では、ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１ではマスク膜９が完全に除去され、ＭＩＳＦＥＴ形成領域ＡＮ２およびＡＰ２ではマスク膜９が残るように、半導体基板１の主面（表面）全面に亘り、マスク膜９をウェットエッチングする。これにより、ステップＳ４０が行われた後、ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１では絶縁膜３が露出し、ＭＩＳＦＥＴ形成領域ＡＮ２およびＡＰ２では絶縁膜３が覆われるように、マスク膜９からなるハードマスクパターン１０が形成される。ＭＩＳＦＥＴ形成領域ＡＮ２およびＡＰ２におけるハードマスクパターン１０（マスク膜９）の厚さは、ステップＳ４０を行う前の厚さＴ２よりも小さいＴ３となる。
【０１３７】
ステップＳ４０におけるエッチング液としては、過酸化水素水溶液が好適に用いられる。過酸化水素水溶液をエッチング液として用いたときのマスク膜９のエッチング速度は、ＳＰＭ液をエッチング液として用いたときのマスク膜９のエッチング速度に比べて、小さい。そのため、過酸化水素水溶液をエッチング液として用いることで、ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１ではマスク膜９が完全に除去され、ＭＩＳＦＥＴ形成領域ＡＮ２およびＡＰ２ではマスク膜９が残るようなウェットエッチングの条件を、容易に調整することができる。
【０１３８】
すなわち、本実施の形態２では、ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１のマスク膜９を除去する際に絶縁膜３が受けるダメージが、前述の実施の形態１と比較して小さい。このため、最終的にゲート絶縁膜ＧＩ１（絶縁膜１１、金属含有絶縁膜３ａおよび絶縁膜３）の信頼性を向上させることができる。
【０１３９】
その後、半導体基板１上に金属含有膜４を形成（堆積）し（図３０のステップＳ４１）、半導体基板１をアニール処理し（図３０のステップＳ４２）、ウェットエッチングを行う（図３０のステップＳ４３）。これにより、実施の形態１で図１５を用いて説明したのと同様に、ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１では、半導体基板１上に形成された絶縁膜３と、絶縁膜３上に形成された金属含有絶縁膜３ａとからなる絶縁膜１１が形成され、ＭＩＳＦＥＴ形成領域ＡＮ２およびＡＰ２では、半導体基板１上に形成された絶縁膜３のみからなる絶縁膜１２が形成される。すなわち、ハードマスクパターン１０（マスク膜９）を用いて、ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１に、金属含有絶縁膜３ａを選択的に形成することができる。
【０１４０】
あるいは、ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１では、絶縁膜３と金属含有絶縁膜３ａとが明確に分かれていなくてもよい。このときは、ステップＳ４３までの工程を行うことで、ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１では、金属が添加された絶縁膜１１が形成され、ＭＩＳＦＥＴ形成領域ＡＮ２およびＡＰ２では、金属が添加されていない絶縁膜１２が形成される。
【０１４１】
なお、図３０のステップＳ４１〜ステップＳ４３の工程の各々は、実施の形態１の半導体装置の製造工程における図２のステップＳ２０〜ステップＳ２２の工程の各々と同一であり、これらの工程の詳細な説明を省略する。
【０１４２】
その後、実施の形態１の半導体装置の製造工程と同様に、図３のステップＳ２３〜ステップＳ３０を行うことで、実施の形態１と同様の構造を有する半導体装置が製造される。すなわち、ｎ型ＭＩＳＦＥＴ形成領域ＡＮ１において、閾値電圧（Ｖｔｈ）が大きいｎチャネル型のＭＩＳＦＥＴＱＮ１が形成され、ｎ型ＭＩＳＦＥＴ形成領域ＡＮ２において、閾値電圧（Ｖｔｈ）が小さいｎチャネル型のＭＩＳＦＥＴＱＮ２が形成される。また、ｐ型ＭＩＳＦＥＴ形成領域ＡＰ１において、閾値電圧（Ｖｔｈ）が大きいｐチャネル型のＭＩＳＦＥＴＱＰ１が形成され、ｐ型ＭＩＳＦＥＴ形成領域ＡＰ２において、閾値電圧（Ｖｔｈ）が小さいｐチャネル型のＭＩＳＦＥＴＱＰ２が形成される。
【０１４３】
本実施の形態の半導体装置の製造工程でも、実施の形態１の半導体装置の製造工程と同様に、フォトレジストパターンを用いる場合に比べ、形成されるパターンの形状精度が良いため、ｎ型ＭＩＳＦＥＴ形成領域またはｐ型ＭＩＳＦＥＴ形成領域でパターニングを形状精度良く行うことができる。また、フォトレジストパターンが金属含有絶縁膜３ａに直接接触しないため、ＭＩＳＦＥＴのゲート絶縁膜が変質することを抑制することができる。更に、フォトレジストパターンＰＲ１をアッシング処理により除去する際に、金属含有絶縁膜３ａおよび絶縁膜３がプラズマにより受ける損傷を低減することができ、ＭＩＳＦＥＴのゲート絶縁膜の信頼性を向上させることができる。
【０１４４】
また、本実施の形態の半導体装置の製造工程により製造された半導体装置も、実施の形態１の半導体装置の製造工程により製造された半導体装置と同様に、短チャネル効果を抑制しつつ、閾値電圧（Ｖｔｈ）の異なる複数種類のＭＩＳＦＥＴを形成することが可能となる。また、アナログ回路を構成するＭＩＳＦＥＴとしてＭＩＳＦＥＴＱＮ２およびＱＰ２を用いると、アナログ回路では閾値電圧（Ｖｔｈ）を小さくするとともにノイズ特性を向上させることができ、ＭＯＮＯＳ型メモリを構成するＭＩＳＦＥＴとしてＭＩＳＦＥＴＱＮ２およびＱＰ２を用いると、メモリの書き込み速度および消去速度を向上させることができる。
【０１４５】
上記した効果に加え、本実施の形態の半導体装置の製造工程では、マスク膜９が露出している領域で、マスク膜９をドライエッチングにより途中までエッチングした後、フォトレジストパターンＰＲ１を除去し、その後、残っているマスク膜９をウェットエッチングにより完全に除去する。そのため、マスク膜９をドライエッチングする際、および、フォトレジストパターンＰＲ１をアッシング処理する際に、絶縁膜３がプラズマに曝されることで受ける損傷を低減することができる。その結果、ＭＩＳＦＥＴのゲート絶縁膜の信頼性を、実施の形態１よりも更に向上させることができ、ＭＩＳＦＥＴのトランジスタ特性を、実施の形態１よりも更に向上させることができる。
【０１４６】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１４７】
例えば、実施の形態１および実施の形態２では、本発明の半導体装置の製造工程を、ｎチャネル型のＭＩＳＦＥＴおよびｐチャネル型のＭＩＳＦＥＴのいずれについても、閾値電圧（Ｖｔｈ）が大きいＭＩＳＦＥＴおよび閾値電圧（Ｖｔｈ）が小さいＭＩＳＦＥＴからなる２種類のＭＩＳＦＥＴが形成された半導体装置の製造工程に適用する例について説明した。しかし、本発明は、ｎチャネル型およびｐチャネル型のいずれのＭＩＳＦＥＴも含む半導体装置の製造工程に適用する例に限定されるものではなく、例えばｎチャネル型およびｐチャネル型のいずれか一方のＭＩＳＦＥＴのみを有する半導体装置の製造工程にも適用可能である。
【産業上の利用可能性】
【０１４８】
本発明は、半導体装置の製造方法に適用して有効である。
【符号の説明】
【０１４９】
１  半導体基板
２  素子分離領域
２ａ  素子分離溝
２ｂ、３、６、１１、１２  絶縁膜
３ａ  金属含有絶縁膜
４  金属含有膜
５  層間絶縁膜
９  マスク膜
１０  ハードマスクパターン
１３  導電体膜
ＡＮ１、ＡＮ２、ＡＰ１、ＡＰ２  ＭＩＳＦＥＴ形成領域
ＣＮＴ  コンタクトホール
ＥＸ  エクステンション領域
ＧＥ  ゲート電極
ＧＩ１、ＧＩ２  ゲート絶縁膜
Ｍ１  配線
ＮＷ  ｎ型ウェル領域
ＰＧ  プラグ
ＰＲ１、ＰＲ２  フォトレジストパターン
ＰＷ  ｐ型ウェル領域
ＱＮ１、ＱＮ２、ＱＰ１、ＱＰ２  ＭＩＳＦＥＴ
ＳＤ  ソース・ドレイン領域
ＳＷ  サイドウォールスペーサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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