(57)【要約】【課題】複数の回路部間で異なるインダクタンス成分より生じる異なるサージ電圧を低減させ、かつ装置全体のコストダウンを図ることができるパワーモジュールを得る。【解決手段】入力端子Ｐ１１及びＰ１２が設けられる第１の縁部と対向する第３の縁部の上方にスナバ端子Ｐ１３及びＰ１４を設け、スナバ端子Ｐ１３及びＰ１４間に補助スナバ回路２２を設けることにより、入力端子Ｐ１１及びＰ１２間に形成されるスナバ回路２１から最も離された位置に補助スナバ回路２２を設けている。そして、スナバ端子Ｐ１３及びＰ１４の形成幅を、入力端子Ｐ１２の形成幅の半分以下にする等により、スナバ端子Ｐ１３及びＰ１４それぞれの平面視断面積を、入力端子Ｐ１１及びＰ１２の平面視断面積の半分以下に抑えている。【選択図】図１
2013005579.tif 000002
【特許請求の範囲】
【請求項１】
矩形状の基板と、
平面視して前記基板の一辺である第１の縁部の上方に設けられ、直流電源の第１及び第２の電極が電気的に接続される第１及び第２の入力端子と、
平面視して、前記第１の縁部に隣接した前記基板の他の一辺である第２の縁部の上方に設けられる交流用の複数の出力端子と、
前記基板上に設けられ、前記第１の入力端子，前記第２の入力端子間に並列に設けられ、前記複数の出力端子から交流用の出力信号を出力する複数の回路部とを備え、前記複数の回路部はそれぞれ少なくとも一つの半導体チップを有し、
平面視して前記第１の縁部以外の他の縁部の上方に双方が設けられ、かつ、前記第１及び第２の縁部のうち一方に隣接する第３の縁部の上方に少なくとも一方が設けられ、前記第１及び第２の入力端子と電気的に接続される第１及び第２の補助端子をさらに備え、
前記第１及び第２の入力端子間にスナバ回路を設けることが可能であり、
前記第１及び第２の補助端子間に補助スナバ回路を設けることが可能であり、
前記第１及び第２の補助端子の平面視断面積を、前記第１及び第２の入力端子の平面視断面積よりも狭くしたことを特徴とする、
パワーモジュール。
【請求項２】
請求項１記載のパワーモジュールであって、
前記第１及び第２の入力端子は前記スナバ回路用の第１及び第２の取り付け穴を有し、
前記第１及び第２の補助端子は前記補助スナバ回路用の第１及び第２の補助取り付け穴を有し、
第１及び第２の補助取り付け穴の径は、前記第１及び第２の取り付け穴の径よりも１ｍｍ以上の小さいことを特徴とする、
パワーモジュール。
【請求項３】
請求項１記載のパワーモジュールであって、
前記第１及び第２の補助端子はそれぞれピン形状を呈する、
パワーモジュール。
【請求項４】
請求項１ないし請求項３のうちいずれか１項に記載のパワーモジュールであって、
前記第１及び第２の補助端子における前記補助スナバ回路の取付高さである補助端子形成高さを、前記第１及び第２の入力端子における前記スナバ回路の取付高さである入力端子形成高さより低くしたことを特徴とする、
パワーモジュール。
【請求項５】
請求項１ないし請求項３のうちいずれか１項に記載のパワーモジュールであって、
前記第１及び第２の補助端子における前記補助スナバ回路の取付高さである補助端子形成高さを、前記第１及び第２の入力端子における前記スナバ回路の取付高さである入力端子形成高さより高くしたことを特徴とする、
パワーモジュール。
【請求項６】
請求項１ないし請求項５のうち、いずれか１項に記載のパワーモジュールであって、
前記第１及び第２の補助端子間の距離を、前記第１及び第２の入力端子間の距離より短くしたことを特徴とする、
パワーモジュール。
【請求項７】
請求項１ないし請求項６のうち、いずれか１項に記載のパワーモジュールであって、
前記第３の縁部は前記第１の縁部に対向する前記基板の一辺であり、前記第１及び第２の補助端子は共に前記第３の縁部の上方に設けられることを特徴とする、
パワーモジュール。
【請求項８】
請求項１ないし請求項６のうち、いずれか１項に記載のパワーモジュールであって、
前記第３の縁部は前記第２の縁部と同一の縁部であり、前記第１及び第２の補助端子は共に前記第３の縁部の上方に設けられることを特徴とする、
パワーモジュール。
【請求項９】
請求項１ないし請求項６のうち、いずれか１項に記載のパワーモジュールであって、
前記第３の縁部は前記第２の縁部に対向する前記基板の一辺であり、前記第１及び第２の補助端子は共に前記第３の縁部の上方に設けられることを特徴とする、
パワーモジュール。
【請求項１０】
請求項１ないし請求項６のうち、いずれか１項に記載のパワーモジュールであって、
前記第３の縁部は前記第２の縁部に対向する前記基板の一辺であり、前記第１の補助端子は前記第３の縁部の上方に設けられ、前記第２の補助端子は前記第１の縁部に対向する前記基板の一辺である第４の縁部の上方に設けられることを特徴する、
パワーモジュール。
【請求項１１】
請求項１ないし請求項６のうち、いずれか１項に記載のパワーモジュールであって、
前記第３の縁部は前記第２の縁部に対向する前記基板の一辺であり、前記第１の補助端子は前記第３の縁部の上方に設けられ、前記第２の補助端子は前記第２の縁部の上方に設けられることを特徴する、
パワーモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、直流から交流へ電力を変換する電力用半導体素子を１つ以上含んだパワーモジュールに関するものである。
【背景技術】
【０００２】
パワーモジュール内におけるＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等の電力用半導体素子が動作する際、パッケージの内部と外部（半導体素子から見て入力端子より外側）の配線のインダクタンスＬがサージ電圧ＶＳとなって出力に重畳される（ＶＳ＝−Ｌ・ｄｉ／ｄｔ）。このとき、パッケージの入力端子部など電力用半導体素子の近傍にスナバ回路を設けることにより、パッケージの外部の配線インダクタンスの影響を軽減し、サージ電圧ＶＳの発生を抑えることができる。
【０００３】
従来、１相分もしくは１アーム分（１相の半分）にあたるパワーモジュールを、ブスバーなどを用いて並列または直列に配線し、複数相のパワーモジュールとして電力変換などに使用していた。このとき各相の入力端子部にスナバ回路を設けることで、パッケージの外部や相同士の配線インダクタンスによるサージ電圧を抑制していた。
【０００４】
近年、小型化・低価格化・高信頼性化の観点から、また、チップの特性向上（小型化・高電流密度化・高機能化）や組立技術の向上から、複数の相を１つのパッケージに搭載したパワーモジュールが増えている。
【０００５】
このようなパワーモジュールでは、直流電圧の入力端子からの各相（の電力用半導体素子）への距離は均一にならないことが予想されるため、スナバ回路を入力端子に設けると、スナバ回路（入力端子）からの距離の差により、ある相におけるパッケージ内部や外部のインダクタンスの影響が増大し、サージ電圧が増大する問題点があった。
【０００６】
そこで、特許文献１等で開示されたパワーモジュールでは、補助のスナバ回路を接続することで、スナバ回路を設けた入力側の電極からの位置の差によるパッケージ内部のインダクタンスの増加によるサージ電圧の増加を軽減していた。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−９４８８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
従来のパワーモジュールは以上のように構成されており、サージ電圧抑制を目的とした補助のスナバ回路を取り付けるための端子を設けることで、モジュール全体の端子数が増え、端子の形状に指定がなく区別できないことから、取付作業の煩雑化による作業効率の悪化に伴い組立コストの増加が懸念された。また任意の相の近傍に、選択的に補助のスナバ回路を取り付けるような対応はなされていなかった。
【０００９】
この発明は、上記のような問題点を解決するためになされたもので、複数の回路部間で異なるインダクタンス成分より生じる異なるサージ電圧を低減させ、かつ装置全体のコストダウンを図ることができるパワーモジュールを得ることを目的とする。
【課題を解決するための手段】
【００１０】
この発明に係る請求項１記載のパワーモジュールは、矩形状の基板と、平面視して前記基板の一辺である第１の縁部の上方に設けられ、直流電源の第１及び第２の電極が電気的に接続される第１及び第２の入力端子と、平面視して、前記第１の縁部に隣接した前記基板の他の一辺である第２の縁部の上方に設けられる交流用の複数の出力端子と、前記基板上に設けられ、前記第１の入力端子，前記第２の入力端子間に並列に設けられ、前記複数の出力端子から交流用の出力信号を出力する複数の回路部とを備え、前記複数の回路部はそれぞれ少なくとも一つの半導体チップを有し、平面視して前記第１の縁部以外の他の縁部の上方に双方が設けられ、かつ、前記第１及び第２の縁部のうち一方に隣接する第３の縁部の上方に少なくとも一方が設けられ、前記第１及び第２の入力端子と電気的に接続される第１及び第２の補助端子をさらに備え、前記第１及び第２の入力端子間にスナバ回路を設けることが可能であり、前記第１及び第２の補助端子間に補助スナバ回路を設けることが可能であり、前記第１及び第２の補助端子の平面視断面積を、前記第１及び第２の入力端子の平面視断面積よりも狭くしている。
【発明の効果】
【００１１】
請求項１記載の本願発明にけるパワーモジュールは、スナバ回路とは比較的距離を隔てた位置に補助スナバ回路を設けることにより、複数の回路部間で異なるインダクタンス成分より生じる異なるサージ電圧を効果的に低減させることができる。
【００１２】
加えて、前記第１及び第２の補助端子の平面視断面積を、前記第１及び第２の入力端子の平面視断面積よりも狭くすることにより、組立時における第１及び第２の入力端子及び第１及び第２の補助端子間の識別を容易にして組立作業の効率化が図れる結果、装置全体のコストダウンを図ることができる。
【図面の簡単な説明】
【００１３】
【図１】この発明の実施の形態１であるパワーモジュールの平面構成を示す説明図である。
【図２】図１で示したパワーモジュールの回路構成を示す回路図である。
【図３】実施の形態１のスナバ端子の特徴を模式的に示す説明図である。
【図４】実施の形態２のスナバ端子の特徴を模式的に示す説明図である。
【図５】実施の形態３のスナバ端子の特徴を模式的に示す説明図である。
【図６】実施の形態４のスナバ端子の特徴を模式的に示す説明図である。
【図７】実施の形態５のスナバ端子の特徴を模式的に示す説明図である。
【図８】実施の形態６のスナバ端子の特徴を模式的に示す説明図である。
【図９】実施の形態７のスナバ端子の特徴を模式的に示す説明図である。
【図１０】実施の形態８のスナバ端子の特徴を模式的に示す説明図である。
【図１１】実施の形態９のスナバ端子の特徴を模式的に示す説明図である。
【図１２】実施の形態１０のスナバ端子の特徴を模式的に示す説明図である。
【図１３】実施の形態１１のスナバ端子の特徴を模式的に示す説明図である。
【発明を実施するための形態】
【００１４】
＜実施の形態１＞
図１はこの発明の実施の形態１であるパワーモジュールの平面構成を示す説明図である。同図に示すように、パワーモジュール１は、平面視矩形状の基板３０上に導体バー３１，３２及びダイパッド３３〜３５が選択的に形成され、導体バー３１上に半導体チップ４１〜４３がそれぞれ形成され、ダイパッド３３上に半導体チップ４４、ダイパッド３４上に半導体チップ４５、ダイパッド３５上に半導体チップ４６が形成される。
【００１５】
図２は図１で示したパワーモジュール１の回路構成を示す回路図である。図１及び図２に示すように、半導体チップ４１及び４４（に形成される素子）により交流の出力信号ＯＵＴ１出力用の回路部５１が構成される。同様にして、半導体チップ４２及び４５により、交流の出力信号ＯＵＴ２出力用の回路部５２が構成され、半導体チップ４３及び４６により、交流の出力信号ＯＵＴ３出力用の回路部５３が構成される。
【００１６】
回路部５１においてＮ型のＩＧＢＴＱ１１及びＩＧＢＴＱ１２が直列接続される。そして、ＩＧＢＴＱ１１及びＱ１２それぞれのエミッタにアノードが、コレクタにカソードが接続されるように、フライホイール用のダイオードＤ１１及びＤ１２が設けられる。そして、ＩＧＢＴＱ１１のエミッタ（ＩＧＢＴＱ１２のコレクタ）より得られる信号が出力端子Ｐ２１を介して交流（Ｕ相）の出力信号ＯＵＴ１として得られる。なお、半導体チップ４１内にＩＧＢＴＱ１１及びダイオードＤ１１が設けられ、半導体チップ４４内にＩＧＢＴＱ１２及びダイオードＤ１２が設けられる。
【００１７】
同様にして、回路部５２において、ＩＧＢＴＱ２１及びＩＧＢＴＱ２２が直列接続され、ＩＧＢＴＱ２１及びＱ２２それぞれのエミッタ、コレクタ間にフライホイール用のダイオードＤ２１及びＤ２２が介挿される。そして、ＩＧＢＴＱ２１のエミッタ（ＩＧＢＴＱ２２のコレクタ）より得られる信号が出力端子Ｐ２２を介して交流（Ｖ相）の出力信号ＯＵＴ２として得られる。なお、半導体チップ４２内にＩＧＢＴＱ２１及びダイオードＤ２１が設けられ、半導体チップ４５内にＩＧＢＴＱ２２及びダイオードＤ２２が設けられる。
【００１８】
同様にして、回路部５３において、ＩＧＢＴＱ３１及びＩＧＢＴＱ３２の直列接続とＩＧＢＴＱ３１及びＱ３２それぞれのエミッタ，コレクタ間にフライホイール用のダイオードＤ３１及びＤ３２が介挿される。そして、ＩＧＢＴＱ３１のエミッタ（ＩＧＢＴＱ３２のコレクタ）より得られる信号が出力端子Ｐ２３を介して交流（Ｗ相）の出力信号ＯＵＴ３として得られる。なお、半導体チップ４３内にＩＧＢＴＱ２１及びダイオードＤ３１が設けられ、半導体チップ４６内にＩＧＢＴＱ２２及びダイオードＤ３２が設けられる。
【００１９】
なお、ＩＧＢＴＱ１１，Ｑ１２，Ｑ２１，Ｑ２２，Ｑ３１及びＱ３２それぞれのゲート電極及びエミッタ電極にはそれぞれ所定の制御信号（図示せず）が付与される。
【００２０】
ＩＧＢＴＱ１１，Ｑ２１，及びＱ３１のコレクタ、ダイオードＤ１１，Ｄ２１及びＤ３１のカソードは内部配線６１に接続され、ＩＧＢＴＱ１２，Ｑ２２，及びＱ３２のコレクタ、ダイオードＤ１２，Ｄ２２及びＤ３２のカソードは内部配線６２に接続される。
【００２１】
内部配線６１及び６２が導体バー３１及び３２に電気的に接続され、内部配線６１及び導体バー３１並びに内部配線６２及び導体バー３２によりそれぞれ内部配線部を形成する。そして、導体バー３１に電気的に接続されて入力端子Ｐ１１及びスナバ端子Ｐ１３が設けられ、導体バー３２に電気的に接続されて入力端子Ｐ１２及びスナバ端子Ｐ１４が設けられる。
【００２２】
そして、入力端子Ｐ１１に直流電源２０の正極が接続され、入力端子Ｐ１２に直流電源２０の負極が接続されるとともに、入力端子Ｐ１１，Ｐ１２間にスナバ回路２１が介挿される。また、スナバ端子Ｐ１３，Ｐ１４間に補助スナバ回路２２が設けられる。
【００２３】
図１に戻って、平面視して基板３０の図中左辺となる第１の縁部の上方に直流電源入力用の入力端子Ｐ１１及びＰ１２（第１及び第２の入力端子）が設けられる。入力端子Ｐ１１及びＰ１２間にネジ留め等によってスナバ回路２１が連結される。さらに、入力端子Ｐ１２は直流電源２０の正極及び負極に接続される電極としても機能する。
【００２４】
そして、平面視して基板３０の第１の縁部に隣接した図中下辺となる第２の縁部の上方に、交流の出力信号ＯＵＴ１〜ＯＵＴ３用の出力端子Ｐ２１〜Ｐ２３が設けられる。
【００２５】
一方、平面視して、基板３０の第１の縁部に対向する図中右辺となる第３の縁部の上方に、スナバ端子Ｐ１３及びＰ１４（第１及び第２の補助端子）が設けられ、スナバ端子Ｐ１３及びＰ１４間にネジ留め等によって補助スナバ回路２２が連結される。
【００２６】
電力用半導体素子であるＩＧＢＴへの電流遮断時など電流が急激に変化する状況においては、入力端子Ｐ１１及びＰ１２からＩＧＢＴまでのインダクタンスが最小になるループ（電流経路）で、高周波領域での電子・ホールのやり取りが発生する。このループが大きくなるほどインダクタンスが増加し、式「ＶＳ=Ｌ・ｄｉ／ｄｔ」に従いサージ電圧ＶＳが増加する。入力端子Ｐ１１及びＰ１２などＰ−Ｎ配線上にスナバ回路２１を設けることにより、電力用半導体素子から見てスナバ回路よりも外部のインダクタンスの影響を軽減することができる。
【００２７】
しかしながら、複数の回路部５１〜５３間において、入力端子Ｐ１１及びＰ１２からそれぞれの回路部５１〜５３での距離が一定ではない場合、回路部５１〜５３の電流経路Ｒ１〜Ｒ３は、経路Ｒ１，Ｒ２，Ｒ３の順で長くなる。その結果、入力端子Ｐ１１及びＰ１２からの距離(内部インダクタンスの差)に比例してサージ電圧ＶＳが増大する。一方、スナバ回路２１によるサージ電圧低減効果は、スナバ回路２１からの距離に比例して小さくなる。したがって、入力端子Ｐ１１及びＰ１２間にスナバ回路２１を設けた構成において、回路部５１、回路部５２、回路部５３の順でサージ電圧ＶＳが大きくなる傾向を効果的に抑制できていない。
【００２８】
実施の形態１では、複数の相用の回路部５１〜５３を有するパワーモジュール１において、入力端子Ｐ１１及びＰ１２が設けられる第１の縁部と対向する第３の縁部の上方にスナバ端子Ｐ１３及びＰ１４を設け、スナバ端子Ｐ１３及びＰ１４間に補助スナバ回路２２を設けている。
【００２９】
したがって、補助スナバ回路２２からの距離は、回路部５１、回路部５２、及び回路部５３の順で近くなるため、上述した回路部５１〜回路部５３の順でサージ電圧抑制効果が働くため、上述した回路部５１〜回路部５３の順でサージ電圧ＶＳが大きくなる傾向を効果的に抑制することができ、パワーモジュール１全体として優れたサージ電圧抑制効果を発揮することができる。
【００３０】
図３は実施の形態１のスナバ端子Ｐ１３及びＰ１４の特徴を模式的に示す説明図である。同図に示すように、スナバ端子Ｐ１３及びＰ１４の形成幅Ｗ１３及びＷ１４を、入力端子Ｐ１２の形成幅Ｗ１１及びＷ１２の半分以下にする等により、スナバ端子Ｐ１３及びＰ１４それぞれの平面視断面積を、入力端子Ｐ１１及びＰ１２の平面視断面積の半分以下に抑えている。
【００３１】
スナバ端子Ｐ１３及びＰ１４それぞれの断面積低減化に伴い、スナバ端子Ｐ１３及びＰ１４並びにそれに関連する部品の縮小化を図ることができるため、パワーモジュール１全体のコストダウンを図ることができる。また、入力端子Ｐ１１及びＰ１２とスナバ端子Ｐ１３及びＰ１４との断面積を異なるものにすることにより、スナバ回路２１及び補助スナバ回路２２の組立時に入力端子Ｐ１１及びＰ１２とスナバ端子Ｐ１３及びＰ１４との識別が容易になる分、組立工程の簡略化を図ることができる。したがって、組立作業の効率化に伴う半導体モジュール１のコストダウンを図ることができる。
【００３２】
また、半導体モジュール１が高周波成分に特化した構成の場合、スナバ端子Ｐ１３及びＰ１４の断面積を入力端子Ｐ１１及びＰ１２より狭くすることによる悪影響はほとんどない。
【００３３】
＜実施の形態２＞
図４は実施の形態２のパワーモジュール２であるスナバ端子Ｐ１３及びＰ１４の特徴を模式的に示す説明図である。同図に示すように、スナバ端子Ｐ１３及びＰ１４に設ける、補助スナバ回路２２のネジ止め用の取付穴ｈ１３及びｈ１４を、入力端子Ｐ１１及びＰ１２に設ける、スナバ回路２１のネジ留め用の取付穴ｈ１１及びｈ１２の径（５〜１５ｍｍ程度）より、１ｍｍ以上小さくしている。なお、スナバ端子Ｐ１３及びＰ１４の取付穴ｈ１３及びｈ１４を除き、パワーモジュール２の平面構成及び回路構成は図１及び図２で示した構成と同様である。
【００３４】
このように、実施の形態２のパワーモジュール２は、スナバ端子Ｐ１３及びＰ１４の取付穴ｈ１３及びｈ１４の径短縮化に伴い、補助スナバ回路２２用の取付用のネジとして、スナバ回路２１用の取付用ネジより安価なネジを用いることができる等、補助スナバ回路２２の取付に要する部品として比較的安価なものを用いることができる分、パワーモジュール２全体のコストダウンを図ることができる。
【００３５】
＜実施の形態３＞
図５は実施の形態３のパワーモジュール３であるスナバ端子Ｐ１３及びＰ１４の特徴を模式的に示す説明図である。同図に示すように、スナバ端子Ｐ１３及びＰ１４をピン形状で構成している。そして、補助スナバ回路２２とスナバ端子Ｐ１３及びＰ１４との接続はハンダ付けにより行う。
【００３６】
なお、スナバ端子Ｐ１３及びＰ１４がピン形状になっている点を除き、パワーモジュール３の平面構成及び回路構成は図１及び図２で示した構成と同様である。
【００３７】
このように、実施の形態３のパワーモジュール３は、スナバ端子Ｐ１３及びＰ１４はピン形状を呈しているため、ハンダ付けにより補助スナバ回路２２をスナバ端子Ｐ１３及びＰ１４に取り付けることによって取付時における装置の信頼性を向上させることができる。
【００３８】
＜実施の形態４＞
図６は実施の形態４のパワーモジュール４であるスナバ端子Ｐ１３及びＰ１４の特徴を模式的に示す説明図である。なお、図６は実施の形態１で示した図３のＡ−Ａ断面の断面構造を模式的に示している。
【００３９】
同図に示すように、スナバ端子Ｐ１３の形成高さＨ１３（補助スナバ回路２２を取り付ける高さ（補助スナバ回路２２の底面位置となる高さ））を、入力端子Ｐ１１の形成高さＨ１１（スナバ回路２１を取り付ける高さ（スナバ回路２１の底面位置となる高さ））より低くなるように構成している。なお、基板３０（導体バー３１，３２、半導体チップ４１〜４６等の図示省略）はケース７０上に設けられており、ケース７０の一方側面（図中左側面）からバスバー７１を介して入力端子Ｐ１１が設けられ、ケース７０の他方側面（図中右側面）からバスバー７３を介してスナバ端子Ｐ１３が設けられる。垂直方向におけるバスバー７３の長さをバスバー７１の長さより短くすることにより、ケース７０表面からの形成高さＨ１３を形成高さＨ１１より低く設定している。なお、バスバー７１及び７３は共に導体バー３１（図１参照）に電気的に接続される。
【００４０】
なお、バスバー７１及び入力端子Ｐ１１並びにバスバー７３及びスナバ端子Ｐ１３をそれぞれ一体形成しても良い。また、図６で示した構成は一例に過ぎず、他の構造を用いてスナバ端子Ｐ１３の形成高さＨ１３を、入力端子Ｐ１１の形成高さＨ１１より低くすることも考えられる。
【００４１】
また、入力端子Ｐ１２及びスナバ端子Ｐ１４は図６では図示していないが、それぞれ入力端子Ｐ１１及びスナバ端子Ｐ１３と同様に、ケース７０の表面から形成高さＨ１１及びＨ１３となるように設けられる。ただし、入力端子Ｐ１２用及びスナバ端子Ｐ１４のバスバーは共に導体バー３２（図１参照）に電気的に接続される。なお、スナバ端子Ｐ１３及びＰ１４の形成高さが異なっている点を除き、パワーモジュール４の平面構成及び回路構成は図１及び図２で示した構成と同様である。
【００４２】
このように、実施の形態４のパワーモジュール４は、スナバ端子Ｐ１３及びＰ１４の形成高さＨ１３を、入力端子Ｐ１１及びＰ１２の形成高さＨ１１より低くしている。したがって、実施の形態４のパワーモジュール４は、形成高さＨ１３を形成高さＨ１１と同程度で形成する場合に比べ、補助スナバ回路２２と基板３０上の半導体チップ４１〜４６に形成される回路部５１〜５３それぞれとの距離短縮を図るにより配線長が短くなる結果、補助スナバ回路２２による回路部５１〜５３それぞれへのサージ電圧低減効果をより高めることができる。
【００４３】
＜実施の形態５＞
図７は実施の形態５のパワーモジュール５であるスナバ端子Ｐ１３及びＰ１４の特徴を模式的に示す説明図である。なお、図７は実施の形態１で示した図３のＡ−Ａ断面の断面構造を模式的に示している。
【００４４】
同図に示すように、スナバ端子Ｐ１３の形成高さＨ１３を、入力端子Ｐ１１の形成高さＨ１１より高くなるように構成している。なお、基板３０はケース７０上に設けられており、ケース７０の一方側面（図中左側面）からバスバー７１を介して入力端子Ｐ１１が設けられ、ケース７０の他方側面（図中右側面）からバスバー７４を介してスナバ端子Ｐ１３が設けられる。垂直方向におけるバスバー７４の長さをバスバー７１の長さより長くすることにより、ケース７０表面からの形成高さＨ１３を形成高さＨ１１より高く設定している。バスバー７１及び７４は共に導体バー３１（図１参照）に電気的に接続される。
【００４５】
なお、バスバー７１及び入力端子Ｐ１１並びにバスバー７４及びスナバ端子Ｐ１３をそれぞれ一体形成しても良い。また、図７で示した構成は一例に過ぎず、他の構造を用いてスナバ端子Ｐ１３の形成高さＨ１３を、入力端子Ｐ１１の形成高さＨ１１より高くすることも考えられる。
【００４６】
また、入力端子Ｐ１２及びスナバ端子Ｐ１４は図７では図示していないが、それぞれ入力端子Ｐ１１及びスナバ端子Ｐ１３と同様に、ケース７０の表面から形成高さＨ１１及びＨ１３となるように設けられる。ただし、入力端子Ｐ１２用及びスナバ端子Ｐ１４のバスバーは共に導体バー３２（図１参照）に電気的に接続される。なお、スナバ端子Ｐ１３及びＰ１４の形成高さが異なっている点を除き、パワーモジュール５の平面構成及び回路構成は図１及び図２で示した構成と同様である。
【００４７】
このように、実施の形態５のパワーモジュール５は、スナバ端子Ｐ１３及びＰ１４の形成高さＨ１３を、入力端子Ｐ１１及びＰ１２の形成高さＨ１１より高くしている。したがって、実施の形態５のパワーモジュール５は、形成高さＨ１３を形成高さＨ１１と同程度で形成する場合に比べ、補助スナバ回路２２と回路部５１〜５３との距離延長を図ることによって、補助スナバ回路２２を高く配置することができる。このため、実施の形態５のパワーモジュール５は、所定の制御信号の配線が実装されたモジュール外の基板（制御基板）や出力端子Ｐ２１〜Ｐ２３に対して、補助スナバ回路２２の取付時の影響を軽減することができる分、組立工程の簡略化を図ることができる。
【００４８】
＜実施の形態６＞
図８は実施の形態６のパワーモジュール６であるスナバ端子Ｐ１３及びＰ１４の特徴を模式的に示す説明図である。同図に示すように、スナバ端子Ｐ１３及びＰ１４間の距離ｄ１３を、入力端子Ｐ１１及びＰ１２間の距離ｄ１１より短くなるようにしている。なお、スナバ端子Ｐ１３及びＰ１４間の距離ｄ１３を除き、パワーモジュール６の平面構成及び回路構成は図１及び図２で示した構成と同様である。
【００４９】
このように、実施の形態６のパワーモジュール６は、スナバ端子Ｐ１３及びＰ１４間の距離ｄ１３の短縮化に伴い、補助スナバ回路２２と回路部５１〜５３との距離短縮を図ることにより配線長が短くなる結果、補助スナバ回路２２による回路部５１〜５３それぞれへのサージ電圧低減効果をより高めることができる。
【００５０】
なお、スナバ端子Ｐ１３及びＰ１４間の距離ｄ１３は少なくとも互いの絶縁性を維持する長さに設定する必要がある。
【００５１】
＜実施の形態７＞
図９は実施の形態７のパワーモジュール７であるスナバ端子Ｐ１３及びＰ１４の特徴を模式的に示す説明図である。同図に示すように、スナバ端子Ｐ１３及びＰ１４が共に上方に形成される第３の端部は、入力端子Ｐ１１及びＰ１２が上方に形成される第１の縁部に対向する基板３０の一辺（図中右辺）となる。なお、パワーモジュール７の平面構成及び回路構成は図１及び図２で示した構成と同様である。
【００５２】
このように、実施の形態７のパワーモジュール７では、スナバ回路２１から最も離された位置に補助スナバ回路２２を設けることにより、回路部５１〜５３間で異なるインダクタンスに成分より生じる異なるサージ電圧を最も効果的に低減させることができる。なぜなら、回路部５１〜５３の順でインダクタンス成分が大きくなる回路部５１〜５３に対して、回路部５１〜５３にかけて大きくなるサージ電圧抑制効果を補助スナバ回路２２が発揮できるからである。
【００５３】
なお、図３〜図８で示した実施の形態１〜実施の形態６は、実施の形態７と同様、スナバ端子Ｐ１３及びＰ１４が共に上方に形成される第３の端部は、入力端子Ｐ１１及びＰ１２が形成される第１の縁部に対向する基板３０の一辺となる。したがって、実施の形態１〜実施の形態６においても、実施の形態７と同様の効果を併せて発揮することができる。
【００５４】
＜実施の形態８＞
図１０は実施の形態８のパワーモジュール８であるスナバ端子Ｐ１３及びＰ１４の特徴を模式的に示す説明図である。同図に示すように、スナバ端子Ｐ１３及びＰ１４が共に上方に形成される第３の端部は、出力端子Ｐ２１〜Ｐ２３が形成される第２の縁部と同一の基板３０の一辺（図中下辺）となる。なお、スナバ端子Ｐ１３及びＰ１４の配置内容を除き、パワーモジュール８の平面構成及び回路構成は図１及び図２で示した構成と同様である。
【００５５】
このような構成の実施の形態８のパワーモジュール８は、スナバ端子Ｐ１３及びＰ１４を出力端子Ｐ２１〜Ｐ２３の上方に設けることにより、平面視重複して出力端子Ｐ２１〜Ｐ２３とスナバ端子Ｐ１３及びＰ１４とを設けることができる分、全体の取付面積の低減化を図ることができる。
【００５６】
なお、図３〜図８で示した実施の形態１〜実施の形態６は、実施の形態８と同様にスナバ端子Ｐ１３及びＰ１４を配置することにより、実施の形態８と同様の効果を併せて発揮することができる。
【００５７】
＜実施の形態９＞
図１１は実施の形態９のパワーモジュール９であるスナバ端子Ｐ１３及びＰ１４の特徴を模式的に示す説明図である。同図に示すように、スナバ端子Ｐ１３及びＰ１４が共に上方に形成される第３の端部は、出力端子Ｐ２１〜Ｐ２３が形成される第２の縁部と対向する基板３０の一辺（図中上辺）となる。なお、スナバ端子Ｐ１３及びＰ１４の配置内容を除き、パワーモジュール９の平面構成及び回路構成は図１及び図２で示した構成と同様である。
【００５８】
このように、実施の形態９のパワーモジュール９は、入力端子Ｐ１１及びＰ１２に対向する縁部（図中右辺）には、スナバ端子Ｐ１３及びＰ１４が設けられないため、上記入力端子Ｐ１１及びＰ１２に対向する縁部の有効利用を図ることができる。
【００５９】
なお、図３〜図８で示した実施の形態１〜実施の形態６は、実施の形態９と同様にスナバ端子Ｐ１３及びＰ１４を配置することにより、実施の形態９と同様の効果を併せて発揮することができる。
【００６０】
＜実施の形態１０＞
図１２は実施の形態１０のパワーモジュール１０であるスナバ端子Ｐ１３及びＰ１４の特徴を模式的に示す説明図である。同図に示すように、スナバ端子Ｐ１３及びＰ１４のうち一方であるスナバ端子Ｐ１３が上方に形成される第３の端部は、入力端子Ｐ１１及びＰ１２が上方に形成される第１の縁部と対向する基板３０の一辺（図中右辺）となり、他方であるスナバ端子Ｐ１４が上方に形成される第４の端部は、出力端子Ｐ２１〜Ｐ２３が形成される第２の縁部と対向する基板３０の一辺（図中右辺）となる。
【００６１】
このように、実施の形態１０のパワーモジュール１０は、入力端子Ｐ１１及びＰ１２から最も離された位置にスナバ端子Ｐ１３を設けることにより、実施の形態７と同様、回路部５１〜５３間で異なるインダクタンスに成分より生じる異なるサージ電圧を、より効果的に低減させることができる。また、スナバ端子Ｐ１４は出力端子Ｐ２１〜Ｐ２３が形成される第２の縁部と対向する第４の縁部に形成されるため、出力端子Ｐ２１〜Ｐ２３の配置自由度は影響を受けることはない。
【００６２】
さらに、スナバ端子Ｐ１３及びスナバ端子Ｐ１４間が比較的短い距離間隔になるように、スナバ端子Ｐ１３及びＰ１４を第３の端部及び第４の端部の上方に設けることにより、補助スナバ回路２２と回路部５１〜５３との配線長短縮化に伴う高いサージ電圧低減効果を発揮させることができる。
【００６３】
なお、図３〜図８で示した実施の形態１〜実施の形態６は、実施の形態１０と同様にスナバ端子Ｐ１３及びＰ１４を配置することにより、実施の形態１０と同様の効果を併せて発揮することができる。
【００６４】
＜実施の形態１１＞
図１３は実施の形態１１のパワーモジュール１１であるスナバ端子Ｐ１３及びＰ１４の特徴を模式的に示す説明図である。同図に示すように、スナバ端子Ｐ１３及びＰ１４のうち一方であるスナバ端子Ｐ１３が上方に形成される第３の端部は、入力端子Ｐ１１及びＰ１２が形成される第１の縁部と対向する基板３０の一辺（図中右辺）となり、他方であるスナバ端子Ｐ１４が上方に形成される第４の端部は、出力端子Ｐ２１〜Ｐ２３が形成される第２の縁部と同一の一辺（図中下辺）となる。
【００６５】
このように、実施の形態１１のパワーモジュール１１は、入力端子Ｐ１１及びＰ１２から最も離された位置にスナバ端子Ｐ１３を設けることにより、実施の形態７と同様、回路部５１〜５３間で異なるインダクタンスに成分より生じる異なるサージ電圧を、より効果的に低減させることができる。
【００６６】
また、スナバ端子Ｐ１４を出力端子Ｐ２１〜Ｐ２３の上方に設けることにより、平面視重複して出力端子Ｐ２１〜Ｐ２３とスナバ端子Ｐ１４とを設けることができる分、実施の形態８と同様、全体の取付面積の低減化を図ることができる。
【００６７】
なお、図３〜図８で示した実施の形態１〜実施の形態６は、実施の形態１１と同様にスナバ端子Ｐ１３及びＰ１４を配置することにより、実施の形態１１と同様の効果を併せて発揮することができる。
【００６８】
＜実施の形態１〜実施の形態１１における共通概念＞
実施の形態１〜実施の形態１１で示したスナバ端子Ｐ１３及びＰ１４の配置は全て以下の要件(1)，(2)を満足する。
【００６９】
(1)入力端子Ｐ１１及びＰ１２が形成される第１の縁部以外の他の縁部の上方にスナバ端子Ｐ１３及びＰ１４が設けられる。
【００７０】
(2)上記第１の縁部及び出力端子Ｐ２１〜Ｐ２３が形成される第２の縁部のうち、一方に隣接する第３の縁部の上方に、スナバ端子Ｐ１３及びＰ１４のうち少なくとも一方が設けられる。
【００７１】
したがって、実施の形態１〜実施の形態１１の共通の効果として、スナバ回路２１とは比較的距離を隔てた位置に補助スナバ回路２２を設けることにより、回路部５１〜５３間で異なるインダクタンス成分よって生じる異なるサージ電圧を効果的に低減させることができる効果を奏する。
【００７２】
＜その他＞
なお、上述した実施の形態では、３相の交流信号を出力信号ＯＵＴ１〜ＯＵＴ３として出力するパワーモジュールを示したが出力する交流信号数は複数であれば３相に限定されない。
【００７３】
また、上述した実施の形態では、半導体チップ４１〜４６内に設けられる半導体素子としてＩＧＢＴ及びフライホイール用ダイオードの組合せ構造を示したが、上記組合せ構造に代えてＭＯＳＦＥＴを用いる等、他の半導体素子を用いることも勿論考えられる。
【００７４】
さらに、上述した実施の形態では、補助スナバ回路２２用のスナバ端子Ｐ１３及びＰ１４を一組のみ設ける構成を示したが、上述した要件(1)，(2)を満足させて、さらに他に一組のスナバ端子Ｐ１３及びＰ１４対相当（仮に「スナバ端子Ｐ１５及びＰ１６」とする）を設ける構成も考えられる。
【００７５】
この場合、補助スナバ回路２２用の２組のスナバ端子対（スナバ端子Ｐ１３及びＰ１４並びにスナバ端子Ｐ１５及びＰ１６）のうち、ユーザの要望に応じて、一方のスナバ端子対に補助スナバ回路２２を選択的に設けることができる効果を奏する。
【００７６】
また、実施の形態８及び実施の形態９のパワーモジュール８及び９のように、入力端子Ｐ１１及びＰ１２が上方に設けられる第１の縁部に隣接した縁部の上方にスナバ端子Ｐ１３及びＰ１４を設ける場合は、当該隣接した縁部の上方であれば任意の位置に設けることができる。
【符号の説明】
【００７７】
１〜１１  パワーモジュール、３０  基板、３１，３２  導体バー、４１〜４６  半導体チップ、５１〜５３  回路部、６１，６２  内部配線、Ｐ１１，Ｐ１２  入力端子、Ｐ１３，Ｐ１４  スナバ端子、Ｐ２１〜Ｐ２３  出力端子、Ｑ１１，Ｑ１２，Ｑ２１，Ｑ２２，Ｑ３１，Ｑ３２  ＩＧＢＴ。
【図１】
2013005579.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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