(57)【要約】【課題】メモリー素子に書き込まれたデータの消去を行わずに使用することが可能なＯＴＰメモリーの検査方法を提供する。【解決手段】不揮発性半導体メモリーの検査方法であって、第１の記憶素子への書き込みを、通常の書き込み動作に用いられる第１の電流よりも電流値の低い第２の電流で行う第１の工程と、前記第１の記憶素子からの読み出しを、通常の読み出し動作に用いられる第１の電圧よりも電圧値の高い第２の電圧で行う第２の工程と、を含み、前記第１の電圧は、前記第２の電流で書き込んだデータを読み出すことができない電圧であり、前記第２の電圧は、前記第２の電流で書き込んだデータを読み出すことができる電圧であり、前記第１の工程の後に前記第２の工程を実行することを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
不揮発性半導体メモリーの検査方法であって、
第１の記憶素子へデータの書き込みを、通常の書き込み動作に用いられる第１の電流よりも電流値の低い第２の電流で行う第１の工程と、
前記第１の記憶素子から前記データの読み出しを、通常の読み出し動作に用いられる第１の電圧よりも電圧値の高い第２の電圧で行う第２の工程と、を含み、
前記第１の電圧は、前記第２の電流で書き込まれた前記データを読み出すことができない電圧であり、
前記第２の電圧は、前記第２の電流で書き込まれた前記データを読み出すことができる電圧であり、
前記第１の工程の後に前記第２の工程を実行することを特徴とする不揮発性半導体メモリーの検査方法。
【請求項２】
前記第１の記憶素子からの読み出しの電圧の設定は、前記第１の記憶素子のソースラインに対して行われることを特徴とする請求項１に記載の不揮発性半導体メモリーの検査方法。
【請求項３】
前記第１の記憶素子は、通常モードと検査モードとを有し、
前記第２の電流による書き込み動作及び前記第２の電圧による読み出し動作は、前記検査モードのときに行われることを特徴とする請求項１又は２に記載の不揮発性半導体メモリーの検査方法。
【請求項４】
不揮発性半導体メモリーであって、
第１の記憶素子と、
前記第１の記憶素子に接続されたソースラインと、
前記第１の記憶素子に接続され、データの入出力に用いられるビットラインと、
前記第１の記憶素子に対する書き込み電流を制御する第１の制御部と、
前記第１の記憶素子に対する読み出し電圧を制御する第２の制御部と、を含み、
前記第１の制御部は、前記第１の記憶素子に対する通常の書き込み動作に用いられる第１の電流における電流値の設定、及び、前記第１の記憶素子に対する検査を行うときの書き込み動作に用いられる第２の電流における電流値の設定、を行う部分であり、
前記第２の制御部は、前記第１の記憶素子に対する通常の読み出し動作に用いられる第１の電圧における電圧値の設定、及び、前記第１の記憶素子に対する検査を行うときの読み出し動作に用いられる第２の電圧における電圧値の設定、を行う部分であり、
前記第１の電圧は、前記第２の電流で書き込まれた前記データを読み出すことができない電圧であり、
前記第２の電圧は、前記第２の電流で書き込まれた前記データを読み出すことができる電圧であることを特徴とする不揮発性半導体メモリー。
【請求項５】
前記第２の制御部は、前記ソースラインに接続されていることを特徴とする請求項４に記載の不揮発性半導体メモリー。
【請求項６】
前記第１の記憶素子は通常モードと検査モードとを有し、
前記通常モードのときは、前記第１の電流を用いての書き込み動作及び前記第１の電圧を用いての読み出し動作が行われ、
前記検査モードのときは、前記第２の電流を用いての書き込み動作及び前記第２の電圧を用いての読み出し動作が行われることを特徴とする請求項５に記載の不揮発性半導体メモリー。
【請求項７】
不揮発性半導体メモリーを有する電子機器であって、
前記不揮発性半導体メモリーが、
第１の記憶素子と、
前記第１の記憶素子に接続されたソースラインと、
前記第１の記憶素子に接続され、データの入出力に用いられるビットラインと、
前記第１の記憶素子に対する書き込み電流を制御する第１の制御部と、
前記第１の記憶素子に対する読み出し電圧を制御する第２の制御部と、を含み、
前記第１の制御部は、前記第１の記憶素子に対する通常の書き込み動作に用いられる第１の電流における電流値の設定、及び、前記第１の記憶素子に対する検査を行うときの書き込み動作に用いられる第２の電流における電流値の設定、を行う部分であり、
前記第２の制御部は、前記第１の記憶素子に対する通常の読み出し動作に用いられる第１の電圧における電圧値の設定、及び、前記第１の記憶素子に対する検査を行うときの読み出し動作に用いられる第２の電圧における電圧値の設定、を行う部分であり、
前記第１の電圧は、前記第２の電流で書き込まれた前記データを読み出すことができない電圧であり、
前記第２の電圧は、前記第２の電流で書き込まれた前記データを読み出すことができる電圧であり、
前記第１の記憶素子は通常モードと検査モードとを有し、
前記第２の制御部は前記ソースラインに接続され、
前記通常モードのときは、前記第１の電流を用いての書き込み動作及び前記第１の電圧を用いての読み出し動作が行われ、前記検査モードのときは、前記第２の電流を用いての書き込み動作及び前記第２の電圧を用いての読み出し動作が行われることを特徴とする不揮発性半導体メモリーを用いた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリーの検査方法、当該検査方法で検査が行われる不揮発性半導体メモリー、及び、当該不揮発性半導体メモリーを用いた電子機器に関する。
【背景技術】
【０００２】
従来、電源を切っても記憶された情報が消えない不揮発性半導体メモリーは、電子機器などの制御プログラムの記憶やデータの保存など、様々な用途に使用されている。不揮発性半導体メモリーには、一度だけ書き込みが可能な、ワンタイムプログラマブルの不揮発性メモリー（以降、ＯＴＰメモリーと呼ぶ）と、書き込まれている情報を消去し、再書き込みが可能なマルチタイムプログラマブルの不揮発性メモリー（以降、ＭＴＰメモリーと呼ぶ）とが存在する。
【０００３】
ＯＴＰメモリー及びＭＴＰメモリーのいずれも製造後に検査が行われてから出荷されるが、データの消去及び再書き込みが可能なＭＴＰメモリーは、検査で記憶素子（メモリー素子）を使用してもその後の使用が可能であるが、ＯＴＰメモリーは検査で記憶素子を使用してしまうとその後の再書き込みができないことから、出荷後に使用される記憶素子を出荷前に書き込んで検査を行うことが困難であった。このために、製造段階で予め検査用のダミー記憶素子を設けておき、当該ダミー記憶素子を使用して検査を行い出荷するということを行うこと、また、ダミー記憶素子を設けない場合には、サンプルを抜き出して書き込み検査を行うということが行われていた。いずれにしても、製品は実際に使用される記憶素子の検査が行われないままでの出荷となり、出荷された製品が正しく動作しないことも有り得ることから、不良品を含むとして製品としての歩留まりを高く設定することができないという問題があった。ダミー記憶素子の製造及びサンプル検査が製造コストの上昇に繋がり、合わせて製品としての歩留まりを高く設定できないことが販売単価の下落を招く要因ともなり、利益が抑えられているという実情があった。
【０００４】
ところで、ＯＴＰメモリーの記憶素子の使い方として、通常の読み出し動作では読み出せないレベルの値を書き込み（浅い書き込み）、その後の再書き込みで通常の読み出し動作で読み出せるレベルの値（深い書き込み）を書き込むということが可能である。そこで、この特性を利用すれば、通常の読み出し動作では読み出せないレベルの値を用いて検査を行えれば、ダミー記憶素子による検査及びサンプル検査による不具合を解消することが可能となる。しかしながら、このためには、記憶素子に対して、通常の読み出し動作及び書き込み動作のときとは異なる電圧制御及び電流制御が必要となる。
【０００５】
これに対応するものとして、浅い書き込みを行った場合の読み出しに関しては、浅い書き込みの状態を書き込まれた状態として判定する第１の状態と浅い書き込みを認識せず深い書き込みの状態を書き込まれた状態として判定する第２の状態とを有するセンスアンプを設け、検査を該第２の状態で行うことで扱うことが可能となることが特許文献１に記載されている。
【０００６】
また、書き込みのときの電圧及び電流の制御に関しては、不揮発性メモリーを構成する複数のメモリー素子の各々に対してより近いところで電圧の制御を行うことで複数のメモリー素子の各々に対しての電源配線の長さの違いにより発生する電圧のバラツキを低減させ、これにより書き込み動作における電流値のバラツキを減少させて書き込まれたデータのレベルの差を所定の範囲に抑える事が特許文献２に記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平８−０６３９８４号公報
【特許文献２】特開２００６−２８６０５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、センスアンプに２つの状態を設定することは、センスアンプの構成を複雑にすると共に、製造プロセスを複雑にするという問題があり、製造コストの上昇に繋がる。また、電源電圧の調整を記憶素子のより近いところで行う場合には、記憶素子に書き込むときの電源の配線長は短くなっていても電圧を調整するための複数の制御信号のそれぞれの配線長が異なることになり、制御に用いるトランジスターの特性のバラツキとも相俟って、浅い書き込みを行うための制御には適さない可能性がある。
【課題を解決するための手段】
【０００９】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。
【００１０】
［適用例１］
本適用例にかかる不揮発性半導体メモリーの検査方法は、第１の記憶素子へデータの書き込みを、通常の書き込み動作に用いられる第１の電流よりも電流値の低い第２の電流で行う第１の工程と、前記第１の記憶素子から前記データの読出しを、通常の読み出し動作に用いられる第１の電圧よりも電圧値の高い第２の電圧で行う第２の工程と、を含み、前記第１の電圧は、前記第２の電流で書き込まれた前記データを読み出すことができない電圧であり、前記第２の電圧は、前記第２の電流で書き込まれた前記データを読み出すことができる電圧であり、前記第１の工程の後に前記第２の工程を実行することを特徴とする。
【００１１】
この方法によれば、第１の記憶素子への書き込みを第１の電流よりも低い電流値の第２の電流で行う第１の工程と、第１の記憶素子からの読み出しを第１の電圧よりも高い電圧値の第２の電圧で行い、第１の電圧は第２の電流で書き込まれたデータを読み出すことができない電圧であり、第２の電圧は第２の電流で書き込まれたデータを読み出すことができる電圧であり、第１の工程の後に第２の工程を行うことで、ＯＴＰメモリーにおいて製品出荷後に実際に使用される記憶素子（第１の記憶素子）に対する書き込みの検査を、浅い書き込みを用いて行うことができる。
【００１２】
実際に使用される記憶素子を直接検査できることから、検査用のダミー記憶素子を作成する必要がなくなることで製造コストの低減化が図れ、合わせて、検査で合格となったもののみを製品として出荷することが可能となることから製品としての歩留まり向上を図ることができる。
【００１３】
［適用例２］
上記適用例にかかる不揮発性半導体メモリーの検査方法において、前記第１の記憶素子からの読み出しの電圧の設定は、前記第１の記憶素子のソースラインに対して行われることが好ましい。
【００１４】
この方法によれば、第１の記憶素子からの読み出しの電圧の設定をソースラインで行うことにより、ソースラインにおける電位をより安定的なものとすることができる。第１の記憶素子には、データを伝搬するためのビットラインが接続されているが、ビットラインに読み出し電圧の供給を行うと第１の記憶素子の記憶状態によってはソースラインの電位が安定しない状態が発生し、誤動作を招く可能性がある。ソースラインに読み出し電圧を設定することにより、ソースラインの電位が安定しない状態をなくすことができる。
【００１５】
［適用例３］
上記適用例にかかる不揮発性半導体メモリーの検査方法において、前記第１の記憶素子は、通常モードと検査モードとを有し、前記第２の電流による書き込み動作及び前記第２の電圧による読み出し動作は、前記検査モードのときに行われることが好ましい。
【００１６】
この方法によれば、第１の記憶素子が通常モードと検査モードとを有し、第２の電流及び第２の電圧の設定が検査モードのときに用いられることにより、検査モードのときに電流値の低い第２の電流で書き込みを行い電圧値の高い第２の電圧で読み出しを行うことになり、通常モードにおいての動作に支障をきたさないようにして検査を行うことを容易とすることができる。
【００１７】
［適用例４］
本適用例にかかる不揮発性半導体メモリーは、第１の記憶素子と、前記第１の記憶素子に接続されたソースラインと、前記第１の記憶素子に接続され、データの入出力に用いられるビットラインと、前記第１の記憶素子に対する書き込み電流を制御する第１の制御部と、前記第１の記憶素子に対する読み出し電圧を制御する第２の制御部と、を含み、前記第１の制御部は、前記第１の記憶素子に対する通常の書き込み動作に用いられる第１の電流における電流値の設定、及び、前記第１の記憶素子に対する検査を行うときの書き込み動作に用いられる第２の電流における電流値の設定、を行う部分であり、前記第２の制御部は、前記第１の記憶素子に対する通常の読み出し動作に用いられる第１の電圧における電圧値の設定、及び、前記第１の記憶素子に対する検査を行うときの読み出し動作に用いられる第２の電圧における電圧値の設定、を行う部分であり、前記第１の電圧は、前記第２の電流で書き込まれた前記データを読み出すことができない電圧であり、前記第２の電圧は、前記第２の電流で書き込まれた前記データを読み出すことができる電圧であることを特徴とする。
【００１８】
この構成によれば、不揮発性半導体メモリーが、第１の記憶素子と、第１の記憶素子に接続されたソースラインと、第１の記憶素子に接続されデータの入出力に用いられるビットラインと、第１の記憶素子に対する書き込み電流を制御する第１の制御部と、第１の記憶素子に対する読み出し電圧を制御する第２の制御部と、を含み、第１の制御部が第１の電流及び第２の電流に対する電流値の設定（制御）を行う部分であり、第２の制御部が第１の電圧及び第２の電圧に対する電圧値の設定（制御）を行う部分であり、第１の電圧は第２の電流で書き込んだデータを読み出すことができない電圧であり、第２の電圧は第２の電流で書き込んだデータを読み出すことができることで、第１の記憶素子に対する検査を第２の電流と第２の電圧とを用いて行うことができ、当該検査を行った後の第１の記憶素子を第１の電流及び第１の電圧で使用することができる。これにより、出荷前に検査を行った記憶素子を、出荷後に実際に使用することができる。
【００１９】
［適用例５］
上記適用例にかかる不揮発性半導体メモリーにおいて、前記第２の制御部は、前記ソースラインに接続されていることが好ましい。
【００２０】
この構成によれば、第１の記憶素子からの読み出しの電圧の設定をソースラインで行うことにより、ソースラインにおける電位をより安定的なものとすることができる。
【００２１】
［適用例６］
上記適用例にかかる不揮発性半導体メモリーにおいて、前記第１の記憶素子は通常モードと検査モードとを有し、前記通常モードのときは、前記第１の電流を用いての書き込み動作及び前記第１の電圧を用いての読み出し動作が行われ、前記検査モードのときは、前記第２の電流を用いての書き込み動作及び前記第２の電圧を用いての読み出し動作が行われることが好ましい。
【００２２】
この構成によれば、第１の記憶素子が、第１の電流及び第１の電圧を用いる通常モードと、第２の電流及び第２の電圧を用いる検査モードとを有することで、出荷前の検査時及び出荷後の使用における使い分けの勝手をよくすることができる。
【００２３】
［適用例７］
本適用例にかかる不揮発性半導体メモリーを用いた電子機器は、不揮発性半導体メモリーを有する電子機器であって、前記不揮発性半導体メモリーが、第１の記憶素子と、前記第１の記憶素子に接続されたソースラインと、前記第１の記憶素子に接続され、データの入出力に用いられるビットラインと、前記第１の記憶素子に対する書き込み電流を制御する第１の制御部と、前記第１の記憶素子に対する読み出し電圧を制御する第２の制御部と、を含み、前記第１の制御部は、前記第１の記憶素子に対する通常の書き込み動作に用いられる第１の電流における電流値の設定、及び、前記第１の記憶素子に対する検査を行うときの書き込み動作に用いられる第２の電流における電流値の設定、を行う部分であり、前記第２の制御部は、前記第１の記憶素子に対する通常の読み出し動作に用いられる第１の電圧における電圧値の設定、及び、前記第１の記憶素子に対する検査を行うときの読み出し動作に用いられる第２の電圧における電圧値の設定、を行う部分であり、前記第１の電圧は、前記第２の電流で書き込まれた前記データを読み出すことができない電圧であり、前記第２の電圧は、前記第２の電流で書き込まれた前記データを読み出すことができる電圧であり、前記第１の記憶素子は通常モードと検査モードとを有し、前記第２の制御部は前記ソースラインに接続され、前記通常モードのときは、前記第１の電流を用いての書き込み動作及び前記第１の電圧を用いての読み出し動作が行われ、前記検査モードのときは、前記第２の電流を用いての書き込み動作及び前記第２の電圧を用いての読み出し動作が行われることを特徴とする。
【００２４】
この構成によれば、電子機器が、第１の記憶素子と、第１の制御部及び第２の制御部とを有する不揮発性半導体メモリーを有し、不揮発性半導体メモリーにおいて、通常モードにおいては第１の制御部が電流値を設定する第１の電流による書き込み及び第２の制御部が電圧値を設定する第１の電圧による読み出しが行われ、検査モードにおいては第１の制御部が電流値を設定する第２の電流により書き込み及び第２の制御部が設定する第２の電圧により読み出しが行われることで、電子機器に実装される前に検査モードで検査が行われた不揮発性半導体メモリーの第１の記憶素子を、電子機器に実装してから通常モードで使用することができる。
【図面の簡単な説明】
【００２５】
【図１】第１実施形態におけるＯＴＰメモリーの概略ブロック図。
【図２】ＯＴＰメモリーの特性を示した図。
【図３】第２実施形態におけるＯＴＰメモリーの概略ブロック図。
【発明を実施するための形態】
【００２６】
図を用いて、本発明の実施形態について説明をする。尚、用いる図は、説明を行うために必要な部分を記載した便宜上のものである。
【００２７】
（第１実施形態）
図１に、ＯＴＰメモリー１００における回路の一部を示す。ＯＴＰメモリー１００は、メモリー素子２０、第１制御部３０、第２制御部４０、第３制御部５０及びデータ入出力回路６０を含む。メモリー素子２０は１ビットのデータを記憶するものであり、ＯＴＰメモリー１００内には、複数のメモリー素子２０が所謂マトリクス状に存在し、図１で示した構成要素と同等の構成要素が複数存在する。本実施形態の説明において、マトリクス状の配置の表現として、ワード方向及びビット方向という表現を用いることにする。
【００２８】
以降の説明において、メモリー素子２０に対する通常（検査以外）の書き込みのときに用いられる電流を第１電流と呼び、検査の書き込みのときに用いられる電流を第２電流と呼ぶ。また、メモリー素子２０からの通常（検査以外）の読み出しのときに用いられる電圧を第１電圧と呼び、検査の読み出しのときに用いられる電圧を第２電圧と呼ぶ。また、信号などの動作の説明に用いるオンという言葉はその信号の意味する機能が有効である状態を表し、オフという言葉はその信号の意味する機能が有効でない状態を表すものとする。また、デジタルデータの表現については、閾値よりも高い電圧の信号をハイレベル、閾値よりも低い電圧の信号をローレベルと記載することがある。
【００２９】
メモリー素子２０は、メモリーセルトランジスター２１と第１選択トランジスター２２とを含み、所謂ＦＡＭＯＳと呼ばれる構造を有する素子である。メモリー素子２０の第１端子２３がソースライン１２（図１に１２ＳＬと記載）に接続され、第２端子２４がビットライン１３（図１に１３ＢＬと記載）に接続されている。また、第１選択トランジスター２２のゲート端子が、ワードライン１１（図１に１１ＷＬと記載）に接続されている。
【００３０】
ワードライン１１は、メモリー素子２０が選択されたときにオンとなる第１デコード信号を伝達するものであり、第１デコード信号は図示しないアドレスデコード回路のデコード結果により生成される信号のひとつである。第１デコード信号は、マトリクス状の配置のワード方向の位置を指定する信号である。ワードライン１１により、メモリー素子２０が含まれるワードラインの複数のメモリー素子（例えば、１ワードを形成する複数のメモリー素子）が選択される。
【００３１】
メモリーセルトランジスター２１は、データを保持するためのフローティングゲートを有するＰチャンネルトランジスターである。当該フローティングゲートに電子が保持されているかどうかによりオン若しくはオフの状態になり、これによりメモリー素子２０に記憶されているデータの値が定まることになる。
【００３２】
第１制御部３０は、第１制御トランジスター３１及び第２制御トランジスター３２を有し、メモリー素子２０の書き込み動作におけるメモリー素子２０に対する電流量の制御を行う部分である。第１制御トランジスター３１のソース端子及び第２制御トランジスター３２のソース端子はいずれもＧＮＤレベルに接続されている。また、第１制御トランジスター３１のドレイン端子及び第２制御トランジスター３２のドレイン端子はいずれもソースライン１２に接続されている。
【００３３】
第１制御トランジスター３１のゲート端子には第１ゲート制御信号３３が接続されており、第１制御トランジスター３１がオンの状態において、第１ゲート制御信号３３とＧＮＤレベルとの電位差に応じた所定の電流が第１制御トランジスター３１のソース端子とドレイン端子との間を流れることになる。また、第２制御トランジスター３２のゲート端子には第２ゲート制御信号３４が接続されており、第２制御トランジスター３２がオンの状態において、第２ゲート制御信号３４とＧＮＤレベルとの電位差に応じた所定の電流が第２制御トランジスター３２のソース端子とドレイン端子との間を流れることになる。
【００３４】
第２制御部４０は、第３制御トランジスター４１及び第４制御トランジスター４２を有し、メモリー素子２０からの読み出し電圧の制御を行う部分である。第３制御トランジスター４１は、ゲート端子に第３ゲート制御信号４３が接続され、ソース端子に第１電源４５が接続され、ドレイン端子はソースライン１２に接続されている。また、第４制御トランジスター４２は、ゲート端子に第４ゲート制御信号４４が接続され、ソース端子に第２電源４６が接続され、ドレイン端子はソースライン１２に接続されている。
【００３５】
メモリー素子２０からの読み出しのときは、第３ゲート制御信号４３及び第４ゲート制御信号４４は排他的に制御される。これにより、メモリー素子２０からのデータの読み出しのときにソースライン１２に供給される電圧（以降、読み出し電圧と呼ぶ）は、第１電源４５又は第２電源４６のいずれかの電圧となる。
【００３６】
第３制御部５０は、第２選択トランジスター５１を有し、ビットライン１３とデータ入出力回路６０との接続を制御するためのものである。第２選択トランジスター５１のゲート端子に接続されている第５ゲート制御信号５２は第２デコード信号を伝達する信号である。当該第２デコード信号は上述した図示しないアドレスデコード回路のデコード結果として出力される信号のひとつである。第２選択トランジスター５１がオンのときにビットライン１３とデータ入出力回路６０との間における信号の伝達が可能となる。第２デコード信号は、１ワードラインの中のビットの位置を選択するための信号である。
【００３７】
データ入出力回路６０は、ビットライン１３に対するデータの出力及び入力を行う回路である。データ読み出しに用いられるセンスアンプなどはデータ入出力回路６０に含まれる。
【００３８】
図２に、メモリー素子２０の特性を説明するために、書き込み曲線ＷＥ及び読み出し曲線（ＲＬ１、ＲＬ２及びＲＬ３）を示す。横軸（ＶＤ）はメモリー素子２０の第１端子２３及び第２端子２４の間を流れる電流の電圧値であり、縦軸（ＩＤ）はメモリー素子２０の第１端子２３及び第２端子２４の間を流れる電流の電流値である。尚、縦軸（ＩＤ）のｃ１が第１電流（以降、第１電流ｃ１と呼ぶ）を示している。
【００３９】
書き込み曲線ＷＥは、メモリー素子２０の第１端子２３及び第２端子２４の間を流れる電流の電圧（以降、書き込み電圧と呼ぶ）に対するメモリーセルトランジスター２１のフローティングゲートにトラップする電子の量を示したものである。書き込み曲線ＷＥが立ち上がる横軸（ＶＤ）上のｖｔはメモリーセルトランジスター２１に書き込みが発生する閾値の電圧を示す。即ち、書き込み電圧がｖｔ以上であればメモリーセルトランジスター２１のチャンネル領域からフローティングゲートへの電子のトラップが発生する。
【００４０】
読み出し曲線ＲＬ１は、第１電流ｃ１でメモリーセルトランジスター２１に書き込まれたデータ（点Ａ）を所定の電圧で読み出したときの電流値の変化を示したものである。読み出し電圧をより低く設定すると消費電力をより小さくすることができるため、読み出し曲線ＲＬ１の傾きが小さくなる前で書き込みデータを認識することは、電圧の変化に対する電流の変化をみたときに効率のよいことになる。このため、本実施形態においては、点Ｂにおける電圧ｖ１を読み出し電圧に設定している。（以降、第１電圧ｖ１と記載する）。
【００４１】
縦軸（ＩＤ）におけるｃｔ１は、第１電圧ｖ１において、メモリーセルトランジスター２１への書き込みを認識することができるかできないかの閾値となる電流量である。読み出し電圧が第１電圧ｖ１で読み出された電流量がｃｔ１であるときの点Ｄを通る読み出し曲線がＲＬ２である。従って、検査のときの書き込み（浅い書き込み）は、第２電流で書き込んだデータを第１電圧ｖ１で読み出したときの電流量を点Ｄ以下とする必要がある。即ち、浅い書き込みに対する読み出し曲線は、ＲＬ２よりも低い位置に存在する曲線となる。
【００４２】
検査を行ったメモリー素子２０が検査後の実使用に用いられることを考慮すると、浅い書き込みにおけるフローティングゲートに対する電子のトラップ量はできるだけ少ないことが好ましい。読み出し電圧がｖｔ以上となるとフローティングゲートに更なる電子をトラップしてしまうことから、検査における読み出し電圧はｖｔよりも小さい電圧とする必要がある。読み出し電圧をｖｔとしたときに、メモリーセルトランジスター２１への書き込みを認識することができるかできないかの閾値となる電流量がｃｔ２であり、点Ｆで示している。点Ｆを通る読み出し曲線が読み出し曲線ＲＬ３である。即ち、浅い書き込みに対する読み出し曲線は、ＲＬ３よりも高い位置に存在する曲線となる。
【００４３】
従って、浅い書き込みにおける電流（第２電流）は、読み出し電圧が第１電圧ｖ１のときの読み出し電流が閾値ｃｔ１よりも小さく、読み出し電圧が閾値ｖｔのときの読み出し電流が閾値ｃｔ２よりも大きくなるように設定すればよいことになる。即ち、検査における読み出し曲線が、読み出し曲線ＲＬ２と読み出し曲線ＲＬ３との間に存在するものとすればよい。これにより、第２電流でメモリー素子２０に書き込んだデータを第２電圧で読み出す検査を行うことができる。検査による書き込みを行った後でも第１電圧では読み出すことができず、検査後の使用において、まだ書き込みが行われていないメモリー素子として扱うことが可能となる。図２の縦軸（ＩＤ）のＣＷで示した範囲（書き込み曲線ＷＥ上の点Ｃと点Ｅとの間）が第２電流として設定可能な範囲である。また、第２電圧は第１電圧ｖ１から閾値電圧ｖｔの間に設定すればよく閾値電圧ｖｔにより近いほうが読み出しのときの認識がしやすいという意味では好ましいことになる。
【実施例１】
【００４４】
本実施例は、メモリー素子２０に書き込みを行う場合、第１制御部３０の第１制御トランジスター３１及び第２制御トランジスター３２を排他的にオンとして使用する場合の例である。
【００４５】
第１電源４５の電圧を第１電圧とし、第２電源４６の電圧を第２電圧とする。また、第１制御トランジスター３１は、第１ゲート制御信号３３が第２電圧のときは、ソース端子−ドレイン端子間に第１電流が流れるように製造されている。第２制御トランジスター３２は、第２ゲート制御信号３４が第１電圧のときは、ソース端子−ドレイン端子間に第２電流が流れるように製造されている。
【００４６】
第１ゲート制御信号３３、第２ゲート制御信号３４、第３ゲート制御信号４３及び第４ゲート制御信号４４は、図示しない動作モード制御部により制御される。動作モード制御部は、検査モード（第２電流による書き込み及び第２電圧による読み出し）又は通常モード（検査モード以外、第１電流による書き込み及び第１電圧による読み出し）のいずれかの動作モードを認識し、動作モードにあわせた制御を行う。
【００４７】
検査モードにおける書き込みの場合は、第１選択トランジスター２２及び第２選択トランジスター５１がオンになると共に、次のように制御される。
【００４８】
第１ゲート制御信号３３はＧＮＤレベルに設定される。第２ゲート制御信号３４は第１電圧に設定される。第３ゲート制御信号４３は、第３制御トランジスター４１がオフとなるように設定される。第４ゲート制御信号４４は、第４制御トランジスター４２がオフとなるように設定される。第２選択トランジスター５１がオンとなることにより、データ入出力回路６０からビットライン１３にデータが伝達される。
【００４９】
ビットライン１３のデータがハイレベルの場合には、メモリー素子２０、第２制御トランジスター３２を介して第２電流が流れ、メモリーセルトランジスター２１のフローティングゲートに第２電流に応じた電子がトラップされ、メモリー素子２０にデータの書き込みが行われる（浅い書き込み）。
【００５０】
ビットライン１３のデータがローレベルの場合には、第１端子２３と第２端子２４との間に第２電流を流すことのできる電位差が発生しないことから、メモリーセルトランジスター２１のフローティングゲートに第２電流に応じた電子のトラップは発生しない。
【００５１】
検査モードにおける読み出しの場合は、第１選択トランジスター２２及び第２選択トランジスター５１がオンになると共に、次のように制御される。
【００５２】
第１ゲート制御信号３３はＧＮＤレベルに設定される。第２ゲート制御信号３４はＧＮＤレベルに設定される。第３ゲート制御信号４３は、第３制御トランジスター４１がオフとなるように設定される。第４ゲート制御信号４４は、第４制御トランジスター４２がオンとなるように設定される。第２選択トランジスター５１がオンとなることにより、ビットライン１３のデータをデータ入出力回路６０に伝達することが可能となる。また、第４制御トランジスター４２がオンとなることにより、読み出し電圧として、ソースライン１２に第２電圧が供給される。
【００５３】
メモリーセルトランジスター２１に第２電流により書き込みが行われている場合は、フローティングゲートに保持された電子の量に応じたチャネル領域が形成される。読み出し電圧が第２電圧であることから、閾値を超える電流がメモリーセルトランジスター２１を流れ、ビットライン１３及び第２選択トランジスター５１を介してデータ入出力回路６０にデータの値がハイレベルとして伝達される。
【００５４】
メモリーセルトランジスター２１に第２電流により書き込みが行われていない場合は、チャネル領域が形成されず、閾値を超える電流がメモリーセルトランジスター２１を流れないことから、ビットライン１３及び第２選択トランジスター５１を介してデータ入出力回路６０にデータの値がローレベルとして伝達される。
【００５５】
通常モードにおける書き込みの場合は、第１選択トランジスター２２及び第２選択トランジスター５１がオンになると共に、次のように制御される。
【００５６】
第１ゲート制御信号３３は第２電圧に設定される。第２ゲート制御信号３４はＧＮＤレベルに設定される。第３ゲート制御信号４３は、第３制御トランジスター４１がオフとなるように設定される。第４ゲート制御信号４４は、第４制御トランジスター４２がオフとなるように設定される。第２選択トランジスター５１がオンとなることにより、データ入出力回路６０からビットライン１３にデータが伝達される。
【００５７】
ビットライン１３のデータがハイレベルの場合には、メモリー素子２０、第１制御トランジスター３１を介して第１電流が流れ、メモリーセルトランジスター２１のフローティングゲートに第１電流に応じた電子がトラップされ、メモリー素子２０にデータの書き込みが行われる（深い書き込み）。
【００５８】
ビットライン１３のデータがローレベルの場合には、第１端子２３と第２端子２４との間に第１電流を流すことのできる電位差が発生しないことから、メモリーセルトランジスター２１のフローティングゲートに対する電子のトラップが発生しない。
【００５９】
通常モードにおける読み出しの場合は、第１選択トランジスター２２及び第２選択トランジスター５１がオンになると共に、次のように制御される。
【００６０】
第１ゲート制御信号３３はＧＮＤレベルに設定される。第２ゲート制御信号３４はＧＮＤレベルに設定される。第３ゲート制御信号４３は、第３制御トランジスター４１がオンとなるように設定される。第４ゲート制御信号４４は、第４制御トランジスター４２がオフとなるように設定される。第２選択トランジスター５１がオンとなることにより、データ入出力回路６０に対してビットライン１３にデータを伝達することが可能となる。また、第３制御トランジスター４１がオンとなることにより、読み出し電圧として、ソースライン１２に第１電圧が供給される。
【００６１】
メモリーセルトランジスター２１に第１電流により書き込みが行われている場合は、フローティングゲートに保持された電子の量に応じたチャネル領域が形成される。読み出し電圧が第１電圧であることから、閾値を超える電流がメモリー素子２０の第１端子２３及び第２端子２４の間を流れ、ビットライン１３及び第２選択トランジスター５１を介してデータ入出力回路６０にデータの値がハイレベルとして伝達される。尚、メモリーセルトランジスター２１に第２電流により書き込みが行われている場合は、フローティングゲートに保持された電子の量に応じたチャネル領域が形成されるが、読み出し電圧が第１電圧であることから、閾値を超える電流がメモリーセルトランジスター２１を流れることはなく、データ入出力回路６０にはローレベルが伝達されることになる。
【００６２】
メモリーセルトランジスター２１に第１電流により書き込みが行われていない場合は、チャネル領域が形成されず、閾値を超える電流がメモリーセルトランジスター２１を流れないことから、ビットライン１３及び第２選択トランジスター５１を介してデータ入出力回路６０にデータの値がローレベルとして伝達される。
【実施例２】
【００６３】
本実施例は、第１制御部３０における制御が実施例１と異なる場合の例である。
【００６４】
第１制御トランジスター３１は、第１ゲート制御信号３３が第２電圧のときは、ソース端子−ドレイン端子間に第１電流と第２電流との差の電流が流れるように製造されている。また、第２制御トランジスター３２は、第２ゲート制御信号３４が第１電圧のときに、第２電流が流れるように製造されている。本実施例は、第１制御トランジスター３１の特性以外の部分の特性については、実施例１と同じである。従って、メモリー素子２０に対して通常（検査以外）の書き込みを行うときの制御が実施例１と異なる。
【００６５】
通常モードのときの書き込みは、第１ゲート制御信号３３が第２電圧に設定され、第２ゲート制御信号３４が第１電圧に設定される。これにより、ソースライン１２における電流値は、第１電流となる。これ以外の制御に関しては、実施例１と同じである。
【００６６】
このような制御を行うことにより、実施例１と比較して、第１制御トランジスター３１と第２制御トランジスター３２の特性の差を狭めることを図ることができる。このため、製造におけるプロセス設計の容易化を図ることができる。
【００６７】
（第２実施形態）
本実施形態は、書き込みのときの電流制御をビットライン１３で行う実施形態である。本実施形態におけるＯＴＰメモリー２００を図３に示す。尚、本実施形態の説明において、第１実施形態と同様の構成要素については同じ番号を付し、その説明を省略する。
【００６８】
ＯＴＰメモリー２００は、メモリー素子２０、第４制御部７０、第５制御部８０、第２制御部４０、第３制御部５０及びデータ入出力回路６０を含む。
【００６９】
第４制御部７０は、第７制御トランジスター７１を含む。第７制御トランジスター７１は、メモリー素子２０に対して書き込みが行われるときにオンとなるトランジスターである。第７ゲート制御信号７２は、書き込みのときに第７制御トランジスター７１がオンとなるように制御される。
【００７０】
第５制御部８０は、第８制御トランジスター８１を含む。第８制御トランジスター８１は、第８ゲート制御信号８２の電圧が第２電圧のときにソース端子−ドレイン端子間に第１電流を流すことができ、第８ゲート制御信号８２の電圧が第１電圧のときにソース端子−ドレイン端子間に第２電流を流すことができるように製造されたトランジスターである。
【００７１】
検査モードにおける書き込みのときは、第７制御トランジスター７１はオンとなり、第８ゲート制御信号８２は第１電圧に設定される。これにより、ビットライン１３がハイレベルのときにメモリー素子２０を流れる電流を第２電流とすることができる。
【００７２】
通常モードにおける書き込みのときは、第７制御トランジスター７１はオンとなり、第８ゲート制御信号８２は第２電圧に設定される。これにより、ビットライン１３がハイレベルのときにメモリー素子２０を流れる電流を第１電流とすることができる。
【００７３】
検査モードにおける読み出しのときは、第７制御トランジスター７１はオフとなり、第８ゲート制御信号８２は第２電圧に設定される。これにより、第２電圧を用いた読み出しを行うことができる。第２制御部４０における制御は、第１実施形態と同じである。
【００７４】
通常モードにおける読み出しのときは、第７制御トランジスター７１はオフとなり、第８ゲート制御信号８２は第１電圧に設定される。これにより、第１電圧を用いた読み出しを行うことができる。第２制御部４０における制御は、第１実施形態と同じである。
【００７５】
尚、ＯＴＰメモリーを実装する電子機器は多岐に渡るために特に図示はしないが、本発明に係るＯＴＰメモリーを実装した電子機器は、検査を行い動作に問題のないことが確認されたメモリー素子そのものを実使用として使用している。従って、検査されていないメモリー素子が原因となるＯＴＰメモリーの不具合の発生を防止することができ、これが原因となる電子機器の誤動作を防ぐことができる。これにより、ＯＴＰメモリー及び電子機器の製品としての信頼性を向上させることができる。
【００７６】
以上、本発明に係る適用例、実施形態の説明を行ったが、本発明は上述したものに限定されるものではない。例えば、ＯＴＰメモリー１００若しくはＯＴＰメモリー２００を実装する装置において、元々複数の電源電圧の供給を行っている場合には、当該複数の電源電圧の中から選択して組み合わせることで内部の特性を調整して実現してもよい。この場合、第１電圧に論理回路などの用途の低い電圧を用い、第２電圧を第１電圧よりもより高いアナログ回路などの用途の高い電圧を用いて実現することが考えられる。又、上記の内容をＭＴＰメモリーにおいて使用することも可能である。これにより、ＭＴＰメモリーの出荷における検査の工数を削減することが可能であり、製造コスト全体の削減につなげることができる。本発明は、本発明の趣旨を逸脱しない範囲において広く適用が可能である。
【符号の説明】
【００７７】
１１…ワードライン、１２…ソースライン、１３…ビットライン、２０…メモリー素子、２１…メモリーセルトランジスター、２２…第１選択トランジスター、２３…第１端子、２４…第２端子、３０…第１制御部、３１…第１制御トランジスター、３２…第２制御トランジスター、３４…第２ゲート制御信号、４０…第２制御部、４１…第３制御トランジスター、４２…第４制御トランジスター、４３…第３ゲート制御信号、４４…第４ゲート制御信号、４５…第１電源、４６…第２電源、５０…第３制御部、５１…第２選択トランジスター、５２…第５ゲート制御信号、６０…データ入出力回路、７０…第４制御部、７１…第７制御トランジスター、７２…第７ゲート制御信号、８０…第５制御部、８１…第８制御トランジスター、８２…第８ゲート制御信号、１００…ＯＴＰメモリー、２００…ＯＴＰメモリー。
【図１】
2013164883.tif 000003
【図２】
2013164883.tif 000004
【図３】
2013164883.tif 000005