(57)【要約】【課題】電源遮断状態からの復帰の際に、周辺回路の動作に影響を与えない半導体集積回路及び電源制御方法が、望まれる。【解決手段】半導体集積回路は、第１及び第２の電源線と、サブ電源線と、第１の電源線とサブ電源線との間に配置される第１のスイッチ回路と、第２の電源線とサブ電源線との間に配置される論理回路と、第１の端子が第１の電源線と接続される容量素子と、容量素子の第１の端子の他方の第２の端子の接続を、第１の電源線、又は、サブ電源線、のいずれかに切り替える第２のスイッチ回路と、論理回路を非活性化状態から活性化状態に遷移させる場合に、第１のスイッチ回路により、第１の電源線及びサブ電源線の接続を遮断しつつ、第２のスイッチ回路により、第２の端子の接続を少なくても１回以上、サブ電源線に接続した後、第１の電源線に接続する制御回路と、を備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１及び第２の電源線と、
サブ電源線と、
前記第１の電源線と前記サブ電源線との間に配置される第１のスイッチ回路と、
前記第２の電源線と前記サブ電源線との間に配置される論理回路と、
第１の端子が前記第１の電源線と接続される容量素子と、
前記容量素子の前記第１の端子の他方の第２の端子の接続を、前記第１の電源線、又は、前記サブ電源線、のいずれかに切り替える第２のスイッチ回路と、
前記論理回路を非活性化状態から活性化状態に遷移させる場合に、前記第１のスイッチ回路により、前記第１の電源線及び前記サブ電源線の接続を遮断しつつ、前記第２のスイッチ回路により、前記第２の端子の接続を少なくても１回以上、前記サブ電源線に接続した後、前記第１の電源線に接続する制御回路と、
を備えることを特徴とする半導体集積回路。
【請求項２】
前記制御回路は、前記論理回路を非活性化状態から活性化状態に遷移させる場合に、前記第１のスイッチ回路により、前記第１の電源線及び前記サブ電源線の接続を遮断しつつ、前記第２のスイッチ回路により、前記第２の端子の接続を少なくても１回以上、前記サブ電源線に接続した後、前記第１の電源線に接続し、その後、前記第２のスイッチにより、前記第２の端子及び前記第１の電源線を接続しつつ、前記第１のスイッチにより、前記第１の電源線及び前記サブ電源線を接続する請求項１の半導体集積回路。
【請求項３】
前記制御回路は、前記容量素子の前記第２の端子を前記サブ電源線に接続後、前記第２の端子を前記第１の電源線に接続することを繰り返す請求項１又は２の半導体集積回路。
【請求項４】
前記制御回路が前記容量素子の前記第２の端子を前記サブ電源線に接続後、前記容量素子の前記第２の端子を前記第１の電源線に接続することを繰り返す回数は、予め定められている、又は、前記半導体集積回路の外部から定める請求項３の半導体集積回路。
【請求項５】
さらに、複数の前記容量素子と、複数の前記第２のスイッチ回路を備え、
前記制御回路は、前記論理回路を非活性化状態から活性化状態に遷移させる場合に、前記複数の容量素子のうち、少なくても１以上の容量素子を選択し、前記選択した容量素子の前記第２の端子を前記サブ電源線から前記第１の電源線への接続に切り替えた後、前記選択した容量素子の前記第２の端子を前記第１の電源線から前記サブ電源線への接続に切り替えることを繰り返す請求項１乃至４のいずれか一に記載の半導体集積回路。
【請求項６】
前記制御回路は、前記選択した容量素子とは異なる容量素子を少なくても１以上選択し、前記再び選択した容量素子の前記第２の端子を前記サブ電源線から前記第１の電源線への接続に切り替える請求項５の半導体集積回路。
【請求項７】
前記容量素子の前記第１の端子は、前記第１の電源線に代えて、前記第１及び第２の電源線から供給される電源電圧の中間電圧を供給する第３の電源線に接続され、
前記第２のスイッチ回路は、前記第２の端子の接続を、前記第３の電源線、又は、前記サブ電源線、のいずれかに切り替え可能な請求項１乃至６のいずれか一に記載の半導体集積回路。
【請求項８】
前記第３の電源線から供給する中間電圧は、前記半導体集積回路の外部からの変更が可能である請求項７の半導体集積回路。
【請求項９】
さらに、前記容量素子の前記第２の端子と、前記第１の電源線とは、抵抗により接続されている請求項１乃至６のいずれか一に記載の半導体集積回路。
【請求項１０】
さらに、前記第１の電源線と前記サブ電源線間の電圧と、予め定めたリファレンス電圧と、の比較を行う電圧比較回路を含み、
前記第１の電源線と前記サブ電源線間の電圧が、前記リファレンス電圧よりも低い場合に、前記論理回路の非活性化状態から活性化状態への遷移を完了する請求項１乃至９のいずれか一に記載の半導体集積回路。
【請求項１１】
第１及び第２の電源線と、
サブ電源線と、
前記第１の電源線と前記サブ電源線との間に配置される第１のスイッチ回路と、
前記第２の電源線と前記サブ電源線との間に配置される論理回路と、
第１の端子が前記第１の電源線と接続される容量素子と、
前記容量素子の前記第１の端子の他方の第２の端子の接続を、前記第１の電源線、又は、前記サブ電源線、のいずれかに切り替える第２のスイッチ回路と、
を備える半導体集積回路の電源制御方法であって、
前記論理回路を非活性化状態から活性化状態に遷移させる場合に、前記第１のスイッチ回路により、前記第１の電源線及び前記サブ電源線の接続を遮断する工程と、
前記第２のスイッチ回路により、前記第２の端子の接続を少なくても１回以上、前記サブ電源線に接続した後、前記第１の電源線に接続する工程と、
前記第２のスイッチにより、前記第２の端子及び前記第１の電源線を接続しつつ、前記第１のスイッチにより、前記第１の電源線及び前記サブ電源線を接続する工程と、
を含むことを特徴とする半導体集積回路の電源制御方法。
【請求項１２】
前記容量素子の前記第２の端子を前記サブ電源線に接続後、前記第２の端子を前記第１の電源線に接続することを繰り返す工程を含む請求項１１の半導体集積回路の電源制御方法。
【請求項１３】
予め定められている回数、又は、前記半導体集積回路の外部から指定される回数、前記容量素子の前記第２の端子を前記サブ電源線に接続後、前記第２の端子を前記第１の電源線に接続することを繰り返す請求項１１又は１２の半導体集積回路の電源制御方法。
【請求項１４】
前記半導体集積回路は、さらに、複数の前記容量素子と、複数の前記第２のスイッチ回路を備え、
前記論理回路を非活性化状態から活性化状態に遷移させる場合に、前記複数の容量素子のうち、少なくても１以上の容量素子を選択し、前記選択した容量素子の前記第２の端子を前記サブ電源線から前記第１の電源線への接続に切り替えた後、前記選択した容量素子の前記第２の端子を前記第１の電源線から前記サブ電源線への接続に切り替えることを繰り返す工程を含む請求項１１乃至１３のいずれか一に記載の半導体集積回路の電源制御方法。
【請求項１５】
さらに、前記選択した容量素子とは異なる容量素子を少なくても１以上選択し、前記再び選択した容量素子の前記第２の端子を前記サブ電源線から前記第１の電源線への接続に切り替える工程を含む請求項１４の半導体集積回路の電源制御方法。
【請求項１６】
前記第１の電源線と前記サブ電源線間の電圧を測定する工程と、
前記第１の電源線と前記サブ電源線間の電圧と予め定めたリファレンス電圧とを比較する工程と、
前記第１の電源線と前記サブ電源線間の電圧が、前記リファレンス電圧より高い場合には、前記第１のスイッチ回路により前記第１の電源線と前記サブ電源線との間の接続を遮断しつつ、前記第２のスイッチ回路を切り替えることにより、前記容量素子の電荷を放電する工程と、
を含む請求項１１乃至１５のいずれか一に記載の半導体集積回路の電源制御方法。
【請求項１７】
さらに、前記第１の電源線と前記サブ電源線間の電圧が前記リファレンス電圧より低い場合に、前記論理回路を非活性化状態から活性化状態に遷移させる工程を含む請求項１６の半導体集積回路の電源制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路及びその電源制御方法に関する。特に、電源遮断回路を備える半導体集積回路及びその電源制御方法に関する。
【背景技術】
【０００２】
近年、携帯電話、ＰＨＳ（Ｐｅｒｓｏｎａｌ  Ｈａｎｄｙ  Ｐｈｏｎｅ  Ｓｙｓｔｅｍ）、デジタルカメラ等の携帯機器が広く普及している。これらの携帯機器は、バッテリーを用いて動作するため、低消費電力であることが求められる。このことは、携帯機器の内部で使用される半導体集積回路も同様である。半導体集積回路の低消費電力化の手法の１つにパワーゲーティングが存在する。
【０００３】
パワーゲーティングとは、半導体集積回路のスタンバイモードやホルトモード時など、半導体集積回路の一部に動作していない論理回路が存在すれば、その電源を遮断する技術である。論理回路への電源を遮断することで、トランジスタのリーク電流を削減し、半導体集積回路が消費する電力を抑制する。
【０００４】
しかし、電源が遮断された論理回路は、電源線（例えば、接地電圧線）から電気的に切り離されているため、配線容量や寄生容量に蓄積した電荷が突入電流として、電源線に放電される。その結果、電源線の電位が変動し、電源が遮断された論理回路の周辺に位置する回路の誤動作を引き起こす。即ち、周辺回路へ電源を供給する電源線の電位が変動すれば、周辺回路のロジックレベルに影響を与え、周辺回路の動作が予期せぬものとなる場合が考えられる。
【０００５】
ここで、特許文献１に、電源遮断状態にある論理回路の電源復帰の際に、論理回路に蓄積した電荷が、周辺回路の動作に与える影響を抑制しつつ、論理回路を動作状態に遷移させる技術が開示されている。特許文献１で開示された技術では、電源遮断状態にある論理回路に隣接し、かつ、電源遮断状態にある周辺回路が存在する場合に、電源遮断状態にある周辺回路側に設けたスイッチを導通し、蓄積した電荷を電源遮断状態にある周辺回路側に放電する。その後、動作状態にある周辺回路側のスイッチを導通することで、論理回路に蓄積した電荷の影響を低減している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−０８１０６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
なお、上記先行技術文献の開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明の観点からなされたものである。
【０００８】
上述のように、特許文献１で開示された技術では、電源遮断状態にある論理回路を電源復帰させる際、電源遮断状態にある周辺回路が隣接していれば、その周辺回路側へ蓄積した電荷を放電している。しかし、電源遮断状態にある周辺回路であっても、その電源線に大量の電荷が流れ込めば、誤動作する可能性がある。即ち、電源遮断状態にある周辺回路のロジックレベルが反転するほどの電荷が流れ込めば、周辺回路のロジックレベルが反転してしまう。
【０００９】
以上のとおり、電源遮断回路を備えた半導体集積回路の電源復帰には、解決すべき問題点が存在する。そのため、電源遮断状態からの復帰の際に、周辺回路の動作に影響を与えない半導体集積回路及び電源制御方法が、望まれる。
【課題を解決するための手段】
【００１０】
本発明の第１の視点によれば、第１及び第２の電源線と、サブ電源線と、前記第１の電源線と前記サブ電源線との間に配置される第１のスイッチ回路と、前記第２の電源線と前記サブ電源線との間に配置される論理回路と、第１の端子が前記第１の電源線と接続される容量素子と、前記容量素子の前記第１の端子の他方の第２の端子の接続を、前記第１の電源線、又は、前記サブ電源線、のいずれかに切り替える第２のスイッチ回路と、前記論理回路を非活性化状態から活性化状態に遷移させる場合に、前記第１のスイッチ回路により、前記第１の電源線及び前記サブ電源線の接続を遮断しつつ、前記第２のスイッチ回路により、前記第２の端子の接続を少なくても１回以上、前記サブ電源線に接続した後、前記第１の電源線に接続する制御回路と、を備える半導体集積回路が提供される。
【００１１】
本発明の第２の視点によれば、第１及び第２の電源線と、サブ電源線と、前記第１の電源線と前記サブ電源線との間に配置される第１のスイッチ回路と、前記第２の電源線と前記サブ電源線との間に配置される論理回路と、第１の端子が前記第１の電源線と接続される容量素子と、前記容量素子の前記第１の端子の他方の第２の端子の接続を、前記第１の電源線、又は、前記サブ電源線、のいずれかに切り替える第２のスイッチ回路と、を備える半導体集積回路の電源制御方法であって、前記論理回路を非活性化状態から活性化状態に遷移させる場合に、前記第１のスイッチ回路により、前記第１の電源線及び前記サブ電源線の接続を遮断する工程と、前記第２のスイッチ回路により、前記第２の端子の接続を少なくても１回以上、前記サブ電源線に接続した後、前記第１の電源線に接続する工程と、前記第２のスイッチにより、前記第２の端子及び前記第１の電源線を接続しつつ、前記第１のスイッチにより、前記第１の電源線及び前記サブ電源線を接続する工程と、を含む半導体集積回路の電源制御方法が提供される。
【発明の効果】
【００１２】
本発明の各視点によれば、電源遮断状態からの復帰の際に、周辺回路の動作に影響を与えない半導体集積回路及び電源制御方法が、提供される。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施形態の概要を説明するための図である。
【図２】本発明の第１の実施形態に係る半導体集積回路１の内部構成の一例を示す図である。
【図３】容量素子Ｃｅｘｔ＿１をゲート容量により実現する際の一例を示す図である。
【図４】容量素子Ｃｅｘｔ＿１をＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）構造により実現する際の一例を示す図である。
【図５】半導体集積回路１の電源に関する状態遷移の一例を示す図である。
【図６】図２に示すスイッチ制御部２０の内部構成の一例を示す図である。
【図７】図２に示す接続切り替え部４０の内部構成の一例を示す図である。
【図８】各動作モードにおける電源スイッチ３０の状態と、容量素子Ｃｅｘｔ＿１の接続先を示す図である。
【図９】電源遮断領域１０を電源復帰させる場合の動作の一例を示すフローチャートである。
【図１０】電源復帰時における各信号出力の一例を示す図である。
【図１１】本発明の第２の実施形態に係る半導体集積回路２の内部構成の一例を示す図である。
【図１２】図１１に示すスイッチ制御部２０ａの内部構成の一例を示す図である。
【図１３】図１１に示す接続切り替え部４０ａの内部構成の一例を示す図である。
【図１４】電源復帰時における各信号出力の一例を示す図である。
【図１５】各動作モードにおける電源スイッチ３０の状態と、容量素子Ｃｅｘｔ＿１及びＣｅｘｔ＿２の接続先を示す図である。
【図１６】第１の実施形態における容量素子Ｃｅｘｔ＿１の充放電の状態を示す図である。
【図１７】第２の実施形態における容量素子Ｃｅｘｔ＿１及びＣｅｘｔ＿２の充放電の状態を示す図である。
【図１８】本発明の第３の実施形態に係る半導体集積回路３の内部構成の一例を示す図である。
【図１９】本発明の第４の実施形態に係る半導体集積回路４の内部構成の一例を示す図である。
【図２０】本発明の第５の実施形態に係る半導体集積回路５の内部構成の一例を示す図である。
【図２１】図２０に示す電圧比較回路５０の構成の一例を示す図である。
【発明を実施するための形態】
【００１４】
初めに、図１を用いて一実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。
【００１５】
上述のように、電源遮断状態にある論理回路の電源復帰の際に、電源線に大量の電荷が流れ込むと周辺回路が誤動作する可能性がある。そのため、電源遮断状態からの復帰の際に、周辺回路の動作に影響を与えない半導体集積回路及び電源制御方法が、望まれる。
【００１６】
そこで、一例として図１に示す半導体集積回路を提供する。図１に示す半導体集積回路は、第１及び第２の電源線と、サブ電源線と、第１の電源線とサブ電源線との間に配置される第１のスイッチ回路と、第２の電源線とサブ電源線との間に配置される論理回路と、第１の端子が第１の電源線と接続される容量素子と、容量素子の第１の端子の他方の第２の端子の接続を、第１の電源線、又は、サブ電源線、のいずれかに切り替える第２のスイッチ回路と、論理回路を非活性化状態から活性化状態に遷移させる場合に、第１のスイッチ回路により、第１の電源線及びサブ電源線の接続を遮断しつつ、第２のスイッチ回路により、第２の端子の接続を少なくても１回以上、サブ電源線に接続した後、第１の電源線に接続する制御回路と、を備えている。
【００１７】
図１に示す半導体集積回路の論理回路には配線容量や寄生容量（以下、対基板容量と呼ぶ）が存在する。電源遮断時に、この対基板容量に電荷が蓄積され、論理回路が電源遮断状態から電源復帰する際に、この電荷が電源線に流れ込む。電源線に流れ込む電荷量が多いと、電源線の電位変動を起こし、同じ電源線に接続されている周辺回路の動作に影響を与える。このような電源遮断時からの復帰の際に、電源線の電位変動を起こす対基板容量は、図１においては第１の電源線及びサブ電源線の間に存在する容量とモデル化することができる。
【００１８】
そこで、論理回路の電源遮断時には、第１のスイッチにより第１の電源線とサブ電源線が切断された状態を維持しつつ、第２のスイッチによって、容量素子の第２の端子をサブ電源線に接続する。すると、対基板容量に蓄積された電荷の一部が、容量素子に移動する。
【００１９】
容量素子に電荷が移動した後に、第２のスイッチによって、容量素子の第２の端子を第１の電源線に接続する。すると、容量素子に蓄積された電荷は、第１の電源線に放電される。このような動作を少なくても１回以上行うことで、対基板容量に蓄積された電荷を減少させる。そして、対基板容量に蓄積された電荷を第１の電源線に放電し、第１の電源線の電位変動が変動したとしても、周辺回路の動作に影響を与えない程度まで、対基板容量に蓄積された電荷が減少したことを確認して、論理回路の電源復帰を完了する。
【００２０】
即ち、１回あたりの容量素子からの放電を、電源線の電位変動が許容できる（周辺回路が誤動作しない）範囲に管理しつつ、対基板容量に蓄積された電荷の一部を容量素子に移動し、移動した電荷を放電するという動作を繰り返す。その結果、電源遮断状態にある論理回路の電源を復帰させる際に、周辺回路の動作に影響を与えない半導体集積回路が提供される。
【００２１】
本発明において下記の形態が可能である。
【００２２】
［形態１］上記第１の視点に係る半導体集積回路のとおりである。
【００２３】
［形態２］前記制御回路は、前記論理回路を非活性化状態から活性化状態に遷移させる場合に、前記第１のスイッチ回路により、前記第１の電源線及び前記サブ電源線の接続を遮断しつつ、前記第２のスイッチ回路により、前記第２の端子の接続を少なくても１回以上、前記サブ電源線に接続した後、前記第１の電源線に接続し、その後、前記第２のスイッチにより、前記第２の端子及び前記第１の電源線を接続しつつ、前記第１のスイッチにより、前記第１の電源線及び前記サブ電源線を接続することが好ましい。
【００２４】
［形態３］前記制御回路は、前記容量素子の前記第２の端子を前記サブ電源線に接続後、前記第２の端子を前記第１の電源線に接続することを繰り返すことが好ましい。
【００２５】
［形態４］前記制御回路が前記容量素子の前記第２の端子を前記サブ電源線に接続後、前記容量素子の前記第２の端子を前記第１の電源線に接続することを繰り返す回数は、予め定められている、又は、前記半導体集積回路の外部から定めることが好ましい。
【００２６】
［形態５］前記半導体集積回路は、さらに、複数の前記容量素子と、複数の前記第２のスイッチ回路を備え、前記制御回路は、前記論理回路を非活性化状態から活性化状態に遷移させる場合に、前記複数の容量素子のうち、少なくても１以上の容量素子を選択し、前記選択した容量素子の前記第２の端子を前記サブ電源線から前記第１の電源線への接続に切り替えた後、前記選択した容量素子の前記第２の端子を前記第１の電源線から前記サブ電源線への接続に切り替えることを繰り返すことが好ましい。
【００２７】
［形態６］
前記制御回路は、前記選択した容量素子とは異なる容量素子を少なくても１以上選択し、前記再び選択した容量素子の前記第２の端子を前記サブ電源線から前記第１の電源線への接続に切り替えることが好ましい。
【００２８】
［形態７］前記容量素子の前記第１の端子は、前記第１の電源線に代えて、前記第１及び第２の電源線から供給される電源電圧の中間電圧を供給する第３の電源線に接続され、前記第２のスイッチ回路は、前記第２の端子の接続を、前記第３の電源線、又は、前記サブ電源線、のいずれかに切り替え可能であることが好ましい。
【００２９】
［形態８］前記第３の電源線から供給する中間電圧は、前記半導体集積回路の外部からの変更が可能であることが好ましい。
【００３０】
［形態９］前記容量素子の前記第２の端子と、前記第１の電源線とは、抵抗により接続されていることが好ましい。
【００３１】
［形態１０］前記半導体集積回路は、前記第１の電源線と前記サブ電源線間の電圧と、予め定めたリファレンス電圧と、の比較を行う電圧比較回路を含み、前記第１の電源線と前記サブ電源線間の電圧が、前記リファレンス電圧よりも低い場合に、前記論理回路の非活性化状態から活性化状態への遷移を完了することが好ましい。
【００３２】
［形態１１］上記第２の視点に係る半導体集積回路の電源制御方法のとおりである。
【００３３】
［形態１２］前記半導体集積回路の電源制御方法は、前記容量素子の前記第２の端子を前記サブ電源線に接続後、前記第２の端子を前記第１の電源線に接続することを繰り返す工程を含むことが好ましい。
【００３４】
［形態１３］前記半導体集積回路の電源制御方法は、予め定められている回数、又は、前記半導体集積回路の外部から指定される回数、前記容量素子の前記第２の端子を前記サブ電源線に接続後、前記第２の端子を前記第１の電源線に接続することを繰り返すことが好ましい。
【００３５】
［形態１４］前記半導体集積回路は、さらに、複数の前記容量素子と、複数の前記第２のスイッチ回路を備え、前記論理回路を非活性化状態から活性化状態に遷移させる場合に、前記複数の容量素子のうち、少なくても１以上の容量素子を選択し、前記選択した容量素子の前記第２の端子を前記サブ電源線から前記第１の電源線への接続に切り替えた後、前記選択した容量素子の前記第２の端子を前記第１の電源線から前記サブ電源線への接続に切り替えることを繰り返す工程を含むことが好ましい。
【００３６】
［形態１５］前記半導体集積回路の電源制御方法は、さらに、前記選択した容量素子とは異なる容量素子を少なくても１以上選択し、前記再び選択した容量素子の前記第２の端子を前記サブ電源線から前記第１の電源線への接続に切り替える工程を含むことが好ましい。
【００３７】
［形態１６］前記半導体集積回路の電源制御方法は、前記第１の電源線と前記サブ電源線間の電圧を測定する工程と、前記第１の電源線と前記サブ電源線間の電圧と予め定めたリファレンス電圧とを比較する工程と、前記第１の電源線と前記サブ電源線間の電圧が、前記リファレンス電圧より高い場合には、前記第１のスイッチ回路により前記第１の電源線と前記サブ電源線との間の接続を遮断しつつ、前記第２のスイッチ回路を切り替えることにより、前記容量素子の電荷を放電する工程と、を含むことが好ましい。
【００３８】
［形態１７］前記半導体集積回路の電源制御方法は、さらに、前記第１の電源線と前記サブ電源線間の電圧が前記リファレンス電圧より低い場合に、前記論理回路を非活性化状態から活性化状態に遷移させる工程を含むことが好ましい。
【００３９】
以下に具体的な実施の形態について、図面を参照してさらに詳しく説明する。
【００４０】
［第１の実施形態］
本発明の第１の実施形態について、図面を用いてより詳細に説明する。
【００４１】
図２は、本実施形態に係る半導体集積回路１の内部構成の一例を示す図である。
【００４２】
半導体集積回路１は、電源遮断領域１０と、スイッチ制御部２０と、電源スイッチ３０と、接続切り替え部４０と、容量素子Ｃｅｘｔ＿１から構成されている。
【００４３】
電源遮断領域１０は、電源遮断（パワーゲーティング）の対象となる領域である。電源遮断領域１０は、メイン電源電圧線ＶＤＤＭ（上記の第２の電源線に相当）とメイン接地電圧線ＶＳＳＭ（上記の第１の電源線に相当）の間に配置される領域である。また、電源遮断領域１０は、電源遮断ブロック１０１と対基板容量Ｃｓｕｂから構成される。電源遮断ブロック１０１の電源は、メイン電源電圧線ＶＤＤＭ及びメイン接地電圧線ＶＳＳＭから供給される。電源遮断領域１０の電源遮断は、メイン接地電圧線ＶＳＳＭとサブ接地電圧線ＶＳＳＳ（上記のサブ電源線に相当）との間に配置された電源スイッチ３０により実現する。
【００４４】
ここで、電源遮断領域１０の内部に存在する配線容量や寄生容量であって、電源遮断時に電荷を蓄積し、電源遮断時から復帰の際にメイン接地電圧線ＶＳＳＭに電荷を流す容量は、メイン接地電圧線ＶＳＳＭとサブ接地電圧線ＶＳＳＳの間に接続されている容量とみなすことができる。そこで、このような容量を対基板容量Ｃｓｕｂとしてモデル化する。
【００４５】
スイッチ制御部２０は、電源スイッチ３０と接続切り替え部４０の制御を行う。スイッチ制御部２０は、電源スイッチ３０に対して電源スイッチ制御信号ＰＳＷ＿ＥＮを出力し、接続切り替え部４０に対して接続切り替え信号ＳＷ＿ＳＥＬ１を出力する。スイッチ制御部２０は、複数の制御信号（電源遮断領域制御信号群）に基づいて、電源スイッチ３０と接続切り替え部４０の制御を行う。電源遮断領域制御信号群は、電源遮断領域１０の電源状態を管理するＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）等から出力される。スイッチ制御部２０の内部構成及び動作については後述する。
【００４６】
電源スイッチ３０は、スイッチ制御部２０が出力する電源スイッチ制御信号ＰＳＷ＿ＥＮを受け付け、メイン接地電圧線ＶＳＳＭとサブ接地電圧線ＶＳＳＳとの電気的な接続・切断を切り替える。
【００４７】
接続切り替え部４０は、スイッチ制御部２０が出力する接続切り替え信号ＳＷ＿ＳＥＬ１を受け付ける。接続切り替え部４０は、接続切り替え信号ＳＷ＿ＳＥＬ１に基づいて、容量素子Ｃｅｘｔ＿１の接続先をメイン接地電圧線ＶＳＳＭ、又は、サブ接地電圧線ＶＳＳＳに切り替える。
【００４８】
容量素子Ｃｅｘｔ＿１は一端がメイン接地電圧線ＶＳＳＭに接続され、他の一端が接続切り替え部４０に接続されている。さらに、接続切り替え信号ＳＷ＿ＳＥＬ１により接続先が切り替わる。接続切り替え部４０の内部構成及び動作については後述する。
【００４９】
ここで、容量素子Ｃｅｘｔ＿１は、ＭＯＳトランジスタのゲート容量により構成することが可能である。図３は、容量素子Ｃｅｘｔ＿１をゲート容量により実現する際の一例を示す図である。つまり、容量素子Ｃｅｘｔ＿１は、ゲート酸化膜と拡散層で構成することができる。さらに、容量素子Ｃｅｘｔ＿１は、ＭＩＭ構造により構成することも可能である。図４は、容量素子Ｃｅｘｔ＿１をＭＩＭ構造により実現する際の一例を示す図である。さらに、後述するＣｅｘｔ＿２〜Ｃｅｘｔ＿ｎ、Ｃｅｘｔ＿Ｌについてもゲート容量やＭＩＭ構造により実現することが可能である。なお、容量素子Ｃｅｘｔ＿１の実現は、これらのゲート容量やＭＩＭ構造に限定する趣旨ではない。
【００５０】
次に、半導体集積回路１の電源に関する状態遷移について説明する。
【００５１】
図５は、半導体集積回路１の電源に関する状態遷移の一例を示す図である。
【００５２】
半導体集積回路１の電源状態は、３つの状態で管理されている。
【００５３】
電源オン状態は、電源遮断領域１０が活性化している状態である。この際の動作モードを「電源オンモード」とする。
【００５４】
電源オフ状態は、電源遮断領域１０が非活性の状態である。電源オフ状態において、電源遮断領域１０の電源遮断が行われている。この際の動作モードを「電源オフモード」とする。電源オフ状態から電源オン状態に遷移する際には、電源復帰遷移状態を経由する。
【００５５】
電源復帰遷移状態では、対基板容量Ｃｓｕｂに蓄積した電荷の一部を容量素子Ｃｅｘｔ＿１に移動させ、その後、容量素子Ｃｅｘｔ＿１に移動した電荷をメイン接地電圧線ＶＳＳＭに放電する、といった動作を繰り返す。即ち、電源復帰遷移状態には、対基板容量Ｃｓｕｂに蓄積した電荷の一部を容量素子Ｃｅｘｔ＿１に移動させる「充電モード」と、容量素子Ｃｅｘｔ＿１に移動した電荷をメイン接地電圧線ＶＳＳＭに放電する「放電モード」が存在する。
【００５６】
この「充電モード」と「放電モード」を、スイッチ制御部２０が適宜切り替えることによって、電源遮断状態からの電源復帰の際に、対基板容量Ｃｓｕｂに蓄積した電荷が半導体集積回路１へ与える影響を排除する。
【００５７】
このように、半導体集積回路１の電源管理は、３つの電源状態と４つの動作モードから構成されている。
【００５８】
次に、スイッチ制御部２０の内部構成及び動作について説明する。
【００５９】
図６は、スイッチ制御部２０の内部構成の一例を示す図である。
【００６０】
スイッチ制御部２０は、２入力の論理積回路ＡＮＤ０１及びＡＮＤ０２と、インバータ回路ＩＮＶ０１及びＩＮＶ０２と、クロックゲーティングセル１０１１と、リセット付きフリップフロップＲＦＦ０１と、フリップフロップＦＦ０１と、マルチプレクサＭＵＸ０１と、スイッチ切り替え回数記憶部１０１２と、カウンタ１０１３と、比較器１０１４から構成されている。
【００６１】
スイッチ制御部２０は、電源遮断領域制御信号群として、電源遮断領域活性化信号ＰＷ＿ＥＮと、カウント用クロックＣｏｕｎｔ＿ＣＬＫを受け付ける。電源遮断領域活性化信号ＰＷ＿ＥＮは、電源遮断領域１０に電源供給を行う場合にはハイレベルを、電源遮断領域１０への電源供給を遮断する場合にはロウレベルを設定するものとする。カウント用クロックＣｏｕｎｔ＿ＣＬＫには、一定の周期のクロックが入力されるものとする。
【００６２】
スイッチ制御部２０は、電源スイッチ制御信号ＰＳＷ＿ＥＮと接続切り替え信号ＳＷ＿ＳＥＬ１を出力する。電源スイッチ制御信号ＰＳＷ＿ＥＮは、電源スイッチ３０に出力され、接続切り替え信号ＳＷ＿ＳＥＬ１は、接続切り替え部４０に出力される。
【００６３】
論理積回路ＡＮＤ０１の入力端子で電源遮断領域活性化信号ＰＷ＿ＥＮを受け付け、他の入力端子でインバータ回路ＩＮＶ０１の出力を受け付ける。論理積回路ＡＮＤ０１の出力端子は、クロックゲーティングセル１０１１及びマルチプレクサＭＵＸ０１の選択端子に接続される。
【００６４】
クロックゲーティングセル１０１１は、論理積回路ＡＮＤ０１の出力とカウント用クロックＣｏｕｎｔ＿ＣＬＫを受け付ける。クロックゲーティングセル１０１１は、カウント用クロックＣｏｕｎｔ＿ＣＬＫをゲーティングし、ゲーテッドクロックＧａｔｅｄ＿ＣＬＫとして出力する。ゲーテッドクロックＧａｔｅｄ＿ＣＬＫは、カウンタ１０１３とリセット付きフリップフロップＲＦＦ０１のクロック端子に入力される。
【００６５】
リセット付きフリップフロップＲＦＦ０１のデータ入力端子には、インバータ回路ＩＮＶ０２の出力端子が接続される。リセット付きフリップフロップＲＦＦ０１のクロック端子には、ゲーテッドクロックＧａｔｅｄ＿ＣＬＫが入力され、リセット端子には電源遮断領域活性化信号ＰＷ＿ＥＮが入力される。電源遮断領域活性化信号ＰＷ＿ＥＮがロウレベルの際に、リセット付きフリップフロップＲＦＦ０１は初期化される。リセット付きフリップフロップＲＦＦ０１は、ゲーテッドクロックＧａｔｅｄ＿ＣＬＫの立ち上がりエッジで、その内部状態を更新する。
【００６６】
インバータ回路ＩＮＶ０２は、リセット付きフリップフロップＲＦＦ０１のデータ出力を論理反転する。従って、リセット付きフリップフロップＲＦＦ０１の現在の内部状態値をインバータ回路ＩＮＶ０２により論理反転したものが、次の内部状態値となる。
【００６７】
マルチプレクサＭＵＸ０１は２つの入力端子を持つ。マルチプレクサＭＵＸ０１の入力端子は、接地電圧ＶＳＳに接続され、他の入力端子はリセット付きフリップフロップＲＦＦ０１のデータ出力端子と接続される。マルチプレクサＭＵＸ０１の出力端子は、フリップフロップＦＦ０１のデータ入力端子に接続される。マルチプレクサＭＵＸ０１は、論理積回路ＡＮＤ０１の出力がハイレベルであれば、リセット付きフリップフロップＲＦＦ０１の出力を、論理積回路ＡＮＤ０１の出力がロウレベルであれば、接地電圧ＶＳＳを、出力する。
【００６８】
フリップフロップＦＦ０１のデータ入力端子は、マルチプレクサＭＵＸ０１の出力を受け付け、クロック端子でカウント用クロックＣｏｕｎｔ＿ＣＬＫを受け付ける。フリップフロップＦＦ０１は、データ出力端子から接続切り替え信号ＳＷ＿ＳＥＬ１を出力する。
【００６９】
スイッチ切り替え回数記憶部１０１２は、電源復帰遷移状態における「充電モード」と「放電モード」を切り替える回数を記憶する。なお、容量素子Ｃｅｘｔ＿１の充放電を切り替える回数は、半導体集積回路１の外部から設定可能としても良い。
【００７０】
カウンタ１０１３は、電源遮断領域活性化信号ＰＷ＿ＥＮを受け付ける。電源遮断領域活性化信号ＰＷ＿ＥＮは、カウンタ１０１３のリセット信号であり、電源遮断領域活性化信号ＰＷ＿ＥＮがロウレベルの際に、カウンタ１０１３が保持するカウント値を初期化するものとする。カウンタ１０１３は、電源遮断領域活性化信号ＰＷ＿ＥＮがハイレベルの際に、ゲーテッドクロックＧａｔｅｄ＿ＣＬＫの立ち上がりエッジに基づきカウント値をインクリメントする。カウンタ１０１３は、カウント値を比較器１０１４に出力する。
【００７１】
比較器１０１４は、スイッチ切り替え回数記憶部１０１２が記憶する切り替え回数とカウンタ１０１３の出力するカウント値を比較する。比較器１０１４は、上述の比較結果を比較結果信号ＣＭＰとして出力する。比較器１０１４における比較結果が一致した場合には、比較結果信号ＣＭＰはハイレベルに設定され、一致しない場合には、ロウレベルに設定されるものとする。
【００７２】
論理積回路ＡＮＤ０２の入力端子で電源遮断領域活性化信号ＰＷ＿ＥＮを受け付け、他の入力端子で比較器１０１４が出力する比較結果信号ＣＭＰを受け付ける。論理積回路ＡＮＤ０２の出力端子から、電源スイッチ制御信号ＰＳＷ＿ＥＮを出力する。
【００７３】
次に、接続切り替え部４０の内部構成及び動作について説明する。
【００７４】
図７は、接続切り替え部４０の内部構成の一例を示す図である。
【００７５】
接続切り替え部４０は、インバータ回路ＩＮＶ０３及びＩＮＶ０４と、トランスファーゲートＴＧ０１及びＴＧ０２から構成されている。
【００７６】
容量素子Ｃｅｘｔ＿１の一端は、メイン接地電圧線ＶＳＳＭに接続されている。接続切り替え信号ＳＷ＿ＳＥＬ１により、容量素子Ｃｅｘｔ＿１の他の一端の接続先が切り替わる。
【００７７】
ここで、接続切り替え信号ＳＷ＿ＳＥＬ１がロウレベルの際は、トランスファーゲートＴＧ０１はオフ、トランスファーゲートＴＧ０２はオンとなる。従って、この場合には、容量素子Ｃｅｘｔ＿１の他の一端もメイン接地電圧線ＶＳＳＭに接続される。また、接続切り替え信号ＳＷ＿ＳＥＬ１がハイレベルの際は、トランスファーゲートＴＧ０１はオン、トランスファーゲートＴＧ０２はオフとなる。従って、容量素子Ｃｅｘｔ＿１の他の一端はサブ接地電圧線ＶＳＳＳに接続される。
【００７８】
次に、半導体集積回路１の動作について説明する。
【００７９】
上述のように、半導体集積回路１における電源管理は、４つの動作モードによりなされている。
【００８０】
図８は、各動作モードにおける電源スイッチ３０の状態と、容量素子Ｃｅｘｔ＿１の接続先を示す図である。
【００８１】
「電源オンモード」時は、電源スイッチ３０はオン状態である。容量素子Ｃｅｘｔ＿１は、メイン接地電圧線ＶＳＳＭに接続されている。
【００８２】
「電源オフモード」時は、電源スイッチ３０はオフ状態である。容量素子Ｃｅｘｔ＿１は、メイン接地電圧線ＶＳＳＭに接続されている。
【００８３】
「充電モード」時は、電源スイッチ３０はオフ状態である。容量素子Ｃｅｘｔ＿１は、サブ接地電圧線ＶＳＳＳに接続されている。「充電モード」時には、対基板容量Ｃｓｕｂに蓄積された電荷の一部が、容量素子Ｃｅｘｔ＿１に移動する。
【００８４】
「放電モード」時は、電源スイッチ３０はオフ状態である。容量素子Ｃｅｘｔ＿１は、メイン接地電圧線ＶＳＳＭに接続されている。「放電モード」では、容量素子Ｃｅｘｔ＿１に移動した電荷が、メイン接地電圧線ＶＳＳＭに放電される。
【００８５】
次に、電源遮断領域１０の電源復帰について説明する。
【００８６】
図９は、電源遮断領域１０を電源復帰させる場合の動作の一例を示すフローチャートである。
【００８７】
ステップＳ０１において、半導体集積回路１の電源管理を行うＣＰＵ等が、電源状態の遷移先を電源オン状態に設定する。
【００８８】
その際、電源オフ状態から電源オン状態に直接遷移はできず、電源復帰遷移状態に遷移する（ステップＳ０２）。
【００８９】
ステップＳ０３では、対基板容量Ｃｓｕｂに蓄積された電荷が予め定めた閾値以下であるか否かを判定する。
【００９０】
ここで、対基板容量Ｃｓｕｂに蓄積された電荷量の判定には様々な方法が考えられるが、本実施形態においては、「充電モード」と「放電モード」の切り替え回数により対基板容量Ｃｓｕｂに蓄積された電荷量を判定するものとする。対基板容量Ｃｓｕｂに蓄積された電荷から必要となる充放電の切り替え回数の算出方法については後述する。なお、対基板容量Ｃｓｕｂの電荷量に関する閾値は、許容できるメイン接地電圧線ＶＳＳＭの電位変動量から決定する。
【００９１】
対基板容量Ｃｓｕｂに蓄積された電荷が予め定めた閾値より大きければ、ステップＳ０４に遷移する。対基板容量Ｃｓｕｂに蓄積された電荷が予め定めた閾値以下であれば、ステップＳ０５に遷移する。
【００９２】
ステップＳ０４では、「充電モード」から「放電モード」へ、又は、「放電モード」から「充電モード」に切り替える。
【００９３】
ステップＳ０５では、電源オン状態への状態遷移が完了する。
【００９４】
次に、対基板容量Ｃｓｕｂに蓄積された電荷から必要となる充放電の切り替え回数の算出方法について説明する。
【００９５】
初めに、「充電モード」に切り替えた直後の対基板容量Ｃｓｕｂの両端に印加されている電圧をＶｓｕｂ０、容量素子Ｃｅｘｔ＿１の両端に印加されている電圧をＶｅｘｔ０と定める。次に、「充電モード」に切り替え、一定時間経過後の定常状態における電圧をＶ１とする（定常状態では、対基板容量Ｃｓｕｂ及び容量素子Ｃｅｘｔ＿１の両端に印加される電圧は等しい）。すると、「充電モード」に切り替えた直後と定常状態での電荷量は一定であるから、下記の式（１）が成り立つ。
Ｃｓｕｂ×Ｖｓｕｂ０＋Ｃｅｘｔ＿１×Ｖｅｘｔ０＝Ｖ１（Ｃｓｕｂ＋Ｃｅｘｔ＿１）  ・・・（１）
なお、対基板容量Ｃｓｕｂの容量はＣｓｕｂ、容量素子Ｃｅｘｔ＿１の容量はＣｅｘｔ＿１と表す。
式（１）をＶ１について解くと、式（２）となる。
2013058971.tif 000003
ここで、初期条件として、Ｖｓｕｂ０＝電源電圧ＶＤＤ、Ｖｅｘｔ０＝０Ｖとすると、式（２）はさらに式（３）で表現できる。
2013058971.tif 000004
さらに、対基板容量Ｃｓｕｂから容量素子Ｃｅｘｔ＿１への電荷の移動と、容量素子Ｃｅｘｔ＿１の電荷の放電を１回の切り替え回数とする。すると、ｎ回目（但し、ｎは正の整数）の切り替え後における対基板容量Ｃｓｕｂの両端に印加される電圧をＶ（ｎ）とし、ｎ＝ｋ＋１とすれば、Ｖ（ｋ＋１）は式（４）で示すことができる。
Ｖ（ｋ＋１）＝ｒ×Ｖ（ｋ）  ・・・（４）
但し、ｒ＝Ｃｓｕｂ／（Ｃｓｕｂ＋Ｃｅｘｔ）である。式（４）は、初項Ｖ（１）、公比ｒの等比数列であるので、Ｖ（ｎ）は、式（５）で表すことができる。
2013058971.tif 000005
式（５）において、ｍ（但し、ｍは正の整数）回目の切り替え後に、対基板容量Ｃｓｕｂの両端に印加される電圧がαＶＤＤに降下するとする（但し、αは１未満とする）。すると、式（５）は、式（６）と表すことができる。
2013058971.tif 000006
式（６）をｍについて解くと、式（７）となる。
2013058971.tif 000007
式（７）を用いて、対基板容量Ｃｓｕｂの両端に印加される電圧を電源電圧ＶＤＤからαＶＤＤまで降下させるのに必要な切り替え回数ｍを算出することができる。
【００９６】
次に、電源復帰遷移状態における動作をより具体的に説明する。
【００９７】
図１０は、電源復帰時における各信号出力の一例を示す図である。
【００９８】
電源遮断領域１０が、電源遮断状態から復帰する際には、電源遮断領域活性化信号ＰＷ＿ＥＮがロウレベルからハイレベルに遷移する（時刻ｔ１）。電源遮断領域活性化信号ＰＷ＿ＥＮがロウレベルの期間（時刻ｔ０〜ｔ１）は、カウンタ１０１３にはリセットがかかっており、そのカウント値は０に初期化されている。そのため、比較結果信号ＣＭＰはロウレベルである。同様に、リセット付きフリップフロップＲＦＦ０１にもリセットがかかっており、その内部状態は、０に初期化される。
【００９９】
論理積回路ＡＮＤ０２の出力は、電源遮断領域活性化信号ＰＷ＿ＥＮがロウレベル、比較結果信号ＣＭＰもロウレベルであるので、ロウレベルとなる。論理積回路ＡＮＤ０２の出力が電源スイッチ制御信号ＰＳＷ＿ＥＮであるので、電源スイッチ制御信号ＰＳＷ＿ＥＮはロウレベルであり、電源スイッチ３０はオフ状態となる。さらに、比較結果信号ＣＭＰがロウレベルであるので、インバータ回路ＩＮＶ０１の出力はハイレベルである。電源遮断領域活性化信号ＰＷ＿ＥＮがロウレベル、インバータ回路ＩＮＶ０１の出力がハイレベルであるので、論理積回路ＡＮＤ０１の出力はロウレベルとなる。論理積回路ＡＮＤ０１の出力がロウレベルであるので、マルチプレクサＭＵＸ０１からは接地電圧ＶＳＳ（ロウレベル）が出力される。従って、フリップフロップＦＦ０１にロウレベルが入力され、接続切り替え信号ＳＷ＿ＳＥＬ１もロウレベルとなる。その結果、容量素子Ｃｅｘｔ＿１はメイン接地電圧線ＶＳＳＭに接続される。
【０１００】
論理積回路ＡＮＤ０１の出力がロウレベルであるので、クロックゲーティングセル１０１１が出力するゲーテッドクロックＧａｔｅｄ＿ＣＬＫはロウレベルとなる。そのため、カウンタ１０１３とリセット付きフリップフロップＲＦＦ０１へのクロック供給は停止する。このように、電源スイッチ３０がオフ状態、容量素子Ｃｅｘｔ＿１がメイン接地電圧線ＶＳＳＭに接続されているため、時刻ｔ０〜ｔ１の期間は、「電源オフモード」である。
【０１０１】
次に、時刻ｔ１以降の電源復帰遷移状態について説明する。
【０１０２】
時刻ｔ１において、電源遮断領域活性化信号ＰＷ＿ＥＮがハイレベルに設定される。カウンタ１０１３のカウント値が、スイッチ切り替え回数記憶部１０１２に設定された値に到達するまでの間（時刻ｔ１〜ｔ２）は、カウンタ１０１３のカウント値とスイッチ切り替え回数記憶部１０１２に設定された値が一致せず、比較結果信号ＣＭＰはロウレベルとなる。
【０１０３】
比較結果信号ＣＭＰがロウレベルのため、論理積回路ＡＮＤ０２の出力である電源スイッチ制御信号ＰＳＷ＿ＥＮはロウレベルであり、電源スイッチ３０はオフ状態である。また、比較結果信号ＣＭＰを論理反転したインバータ回路ＩＮＶ０１の出力はハイレベルであり、電源遮断領域活性化信号ＰＷ＿ＥＮもハイレベルであるため、論理積回路ＡＮＤ０１の出力はハイレベルとなる。従って、クロックゲーティングセル１０１１は、カウント用クロックＣｏｕｎｔ＿ＣＬＫを、ゲーテッドクロックＧａｔｅｄ＿ＣＬＫとして出力する。
【０１０４】
カウンタ１０１３は、ゲーテッドクロックＧａｔｅｄ＿ＣＬＫの立ち上がりエッジ毎に、カウント値をインクリメントする。
【０１０５】
論理積回路ＡＮＤ０１の出力はハイレベルであるので、マルチプレクサＭＵＸ０１に対する選択信号は、ハイレベルである。そのため、マルチプレクサＭＵＸ０１は、リセット付きフリップフロップＲＦＦ０１の出力信号をスルー出力する。その結果、フリップフロップＦＦ０１を介して、リセット付きフリップフロップＲＦＦ０１から出力された信号が、接続切り替え信号ＳＷ＿ＳＥＬ１として出力される。
【０１０６】
リセット付きフリップフロップＲＦＦ０１は、ゲーテッドクロックＧａｔｅｄ＿ＣＬＫの立ち上がりエッジ毎にロウレベルとハイレベルを交互に出力する。従って、接続切り替え信号ＳＷ＿ＳＥＬ１は、交互に、ロウレベルとハイレベルに設定される。
【０１０７】
その結果、「充電モード」と「放電モード」が交互に切り替わり、対基板容量Ｃｓｕｂに蓄積された電荷が、少量ずつメイン接地電圧線ＶＳＳＭに放電される。このような、充放電を継続しつつ、カウンタ１０１３のカウント値とスイッチ切り替え回数記憶部１０１２に設定された値が等しくなった際に比較結果信号ＣＭＰがハイレベルとなる（時刻ｔ２）。
【０１０８】
比較結果信号ＣＭＰがハイレベルになると、電源遮断領域活性化信号ＰＷ＿ＥＮもハイレベルであるため、論理積回路ＡＮＤ０２の出力である電源スイッチ制御信号ＰＳＷ＿ＥＮもハイレベルになる。電源スイッチ制御信号ＰＳＷ＿ＥＮがハイレベルであるので、電源スイッチ３０はオン状態となる。
【０１０９】
また、比較結果信号ＣＭＰがハイレベルであるため、インバータ回路ＩＮＶ０１の出力はロウレベルとなる。電源遮断領域活性化信号ＰＷ＿ＥＮがハイレベル、インバータ回路ＩＮＶ０１の出力がロウレベルであるので、論理積回路ＡＮＤ０１の出力はロウレベルになる。論理積回路ＡＮＤ０１の出力がロウレベルであるので、マルチプレクサＭＵＸ０１の出力は接地電圧ＶＳＳ（ロウレベル）となる。従って、接続切り替え信号ＳＷ＿ＳＥＬ１は、ロウレベルとなる。
【０１１０】
また、論理積回路ＡＮＤ０１の出力がロウレベルであるので、クロックゲーティングセル１０１１が出力するゲーテッドクロックＧａｔｅｄ＿ＣＬＫはロウレベルとなり、カウンタ１０１３及びリセット付きフリップフロップＲＦＦ０１へのクロック供給が停止する。その結果、電源スイッチ３０がオン状態、容量素子Ｃｅｘｔ＿１がメイン接地電圧線ＶＳＳＭに接続され、電源オン状態への遷移が完了する。
【０１１１】
なお、本実施形態で説明した回路構成は、一例であって、回路構成を限定する趣旨ではない。例えば、許容できるメイン接地電圧線ＶＳＳＭの電位変動量、要求される精度、電源復帰に要する時間、容量素子の設置に使用できる面積などによって様々な実施形態が考えられる。より具体的には、容量素子の個数、容量素子それぞれの容量値、容量素子の接続方法（複数の容量の並列接続、直列接続、又はその組み合わせ）等は、半導体集積回路１の個別事情に応じて総合判断して決定することが好ましい。
【０１１２】
電源遮断領域１０の電源復帰に伴う突入電流は、対基板容量Ｃｓｕｂに蓄積した電荷量に依存する。電源スイッチ３０をオン状態にすると、対基板容量Ｃｓｕｂに蓄積した電荷がメイン接地電圧線ＶＳＳＭに突入電流として流れ出す。その際、対基板容量Ｃｓｕｂに蓄積した電荷量が少なければ、突入電流も小さくなる。
【０１１３】
そこで、本実施形態に係る半導体集積回路１では、電源遮断領域１０の電源復帰の際、電源スイッチ３０をオン状態に設定する前の（電源オン状態に遷移する前の）電源復帰遷移状態を設け、対基板容量Ｃｓｕｂに蓄積した電荷量の一部を容量素子Ｃｅｘｔ＿１に移動させ、容量素子Ｃｅｘｔ＿１に移動した電荷をメイン接地電圧線ＶＳＳＭに放電するという動作を繰り返す。その結果、対基板容量Ｃｓｕｂに蓄積した電荷は少量ずつ、メイン接地電圧線ＶＳＳＭに放電されることになる。
【０１１４】
その後、対基板容量Ｃｓｕｂに蓄積した電荷量が一定量以下に減少した時点で、電源スイッチ３０をオン状態に設定（電源オン状態に遷移）する。その結果、メイン接地電圧線ＶＳＳＭの電位変動を抑制しつつ、電源遮断領域１０の電源復帰を実現できる。即ち、容量素子Ｃｅｘｔ＿１を介して、対基板容量Ｃｓｕｂに蓄積された電荷を複数回（１回以上）に分割して放電し、電源遮断領域１０の電源復帰に伴う突入電流を減らすことで、その影響を排除する。
【０１１５】
さらに、特許文献１で開示された技術では、電源遮断の対象となっている回路の電源復帰の際に、隣接する回路が活性状態であれば、その隣接する論理回路へのクロック供給を停止した上で、電源遮断状態にある回路の電源を復帰させている。その後、一度止めたクロック供給を再開し、電源遮断状態にある回路の電源復帰に伴う突入電流の影響を排除している。しかし、隣接する論理回路に対するクロック供給を停止していたとしても、大量の突入電流がクロック供給を止めた論理回路の電源線に流れ込めば、保持しているロジックレベルが反転する等の影響が考えられる。
【０１１６】
さらに、電源遮断状態にある論理回路に隣接する論理回路の動作が一時的に停止してしまうという問題もある。しかし、本実施形態に係る半導体集積回路１の電源制御方法によれば、電源遮断の対象となっている回路に隣接する論理回路の状態（活性状態・非活性状態）に関わらず、突入電流の影響を排除することができる。対基板容量Ｃｓｕｂに蓄積された電荷を複数回（１回以上）に分割して放電し、電源遮断領域１０の電源復帰に伴う突入電流を減少させているためである。
【０１１７】
［第２の実施形態］
続いて、第２の実施形態について図面を参照して詳細に説明する。
【０１１８】
第１の実施形態に係る半導体集積回路１においては、１つの容量素子Ｃｅｘｔ＿１を用いて対基板容量Ｃｓｕｂに蓄積された電荷を少量ずつ放電する方法について説明した。本実施形態では、複数の容量素子を用いて、対基板容量Ｃｓｕｂに蓄積された電荷を少量ずつ放電する方法について説明する。
【０１１９】
図１１は、本実施形態に係る半導体集積回路２の内部構成の一例を示す図である。図１１において図２と同一構成要素には、同一の符号を表し、その説明を省略する。
【０１２０】
半導体集積回路１と半導体集積回路２の相違点は、接続切り替え部４０ａを介して対基板容量Ｃｓｕｂに接続する容量素子をｑ（但し、ｑは２以上の整数、以下同じ）個まで拡張している点と、この拡張に合わせてスイッチ制御部２０ａ及び接続切り替え部４０ａの構成を変更している点である。なお、以下の説明においては、便宜上、ｑ＝２とする。
【０１２１】
図１２は、スイッチ制御部２０ａの内部構成の一例を示す図である。図１２において図６と同一構成要素には、同一の符号を表し、その説明を省略する。
【０１２２】
スイッチ制御部２０とスイッチ制御部２０ａの相違点は、拡張した容量素子Ｃｅｘｔ＿２を制御する接続切り替え信号ＳＷ＿ＳＥＬ２を出力するための回路を追加している点である。追加する回路は、インバータ回路ＩＮＶ０５、マルチプレクサＭＵＸ０２、フリップフロップＦＦ０２である。
【０１２３】
インバータ回路ＩＮＶ０５は、リセット付きフリップフロップＲＦＦ０１のデータ出力を論理反転し、マルチプレクサＭＵＸ０２に出力する。マルチプレクサＭＵＸ０２の出力は、フリップフロップＦＦ０２に入力され、フリップフロップＦＦ０２のデータ出力を接続切り替え信号ＳＷ＿ＳＥＬ２とする。マルチプレクサＭＵＸ０２は、リセット付きフリップフロップＲＦＦ０１のデータ出力をインバータ回路ＩＮＶ０５で論理反転した出力を受け付ける。
【０１２４】
接続切り替え信号ＳＷ＿ＳＥＬ１は、リセット付きフリップフロップＲＦＦ０１のデータ出力を論理反転していない信号であるため、接続切り替え信号ＳＷ＿ＳＥＬ１と接続切り替え信号ＳＷ＿ＳＥＬ２とは、互いに反転する関係にある。
【０１２５】
図１３は、接続切り替え部４０ａの内部構成の一例を示す図である。図１３において図７と同一構成要素には、同一の符号を表し、その説明を省略する。
【０１２６】
接続切り替え部４０と接続切り替え部４０ａの相違点は、容量素子Ｃｅｘｔ＿２の接続先をメイン接地電圧線ＶＳＳＭ、又は、サブ接地電圧線ＶＳＳＳに切り替えるための回路を追加している点である。追加する回路は、インバータ回路ＩＮＶ０６及びＩＮＶ０７と、トランスファーゲートＴＧ０３及びＴＧ０４である。追加した回路の動作は、第１の実施形態において説明した回路（インバータ回路ＩＮＶ０３及びＩＮＶ０４、トランスファーゲートＴＧ０１及びＴＧ０２）と同様のため説明は省略する。
【０１２７】
ここで、容量素子Ｃｅｘｔ＿１の接続先の切り替えと、容量素子Ｃｅｘｔ＿２の接続先の切り替えは独立しており、互いに影響を与えない。即ち、容量素子Ｃｅｘｔ＿１の接続先は、接続切り替え信号ＳＷ＿ＳＥＬ１に依存し、接続切り替え信号ＳＷ＿ＳＥＬ２に依存しない。同様に、容量素子Ｃｅｘｔ＿２の接続先は、接続切り替え信号ＳＷ＿ＳＥＬ２に依存し、接続切り替え信号ＳＷ＿ＳＥＬ１に依存しない。
【０１２８】
次に、半導体集積回路２の動作について説明する。
【０１２９】
半導体集積回路１の動作と半導体集積回路２の動作との相違点は、容量素子Ｃｅｘｔ＿１及びＣｅｘｔ＿２の充放電を並列に行う点である。
【０１３０】
半導体集積回路１では、対基板容量Ｃｓｕｂに蓄積した電荷の一部を容量素子Ｃｅｘｔ＿１に充電し、メイン接地電圧線ＶＳＳＭに放電するという動作を繰り返す。一方、半導体集積回路２においては、容量素子Ｃｅｘｔ＿１及びＣｅｘｔ＿２の充放電を並列に行う。
【０１３１】
図１４は、電源復帰時における各信号出力の一例を示す図である。
【０１３２】
図１４の時刻ｔ４〜ｔ５の期間（電源復帰遷移状態）において、接続切り替え信号ＳＷ＿ＳＥＬ１と接続切り替え信号ＳＷ＿ＳＥＬ２は、互いに反転した関係にあることが分かる。従って、半導体集積回路２では、容量素子Ｃｅｘｔ＿１の充電時に容量素子Ｃｅｘｔ＿２の放電を行い、容量素子Ｃｅｘｔ＿１の放電時に容量素子Ｃｅｘｔ＿２の充電を行うといった動作を繰り返す。
【０１３３】
図１５は、各動作モードにおける電源スイッチ３０の状態と、容量素子Ｃｅｘｔ＿１及びＣｅｘｔ＿２の接続先を示す図である。図１５は、第１の実施形態において説明した図８に相当する図面である。
【０１３４】
上述のように、接続切り替え信号ＳＷ＿ＳＥＬ１と接続切り替え信号ＳＷ＿ＳＥＬ２は、互いに反転した信号を出力する。即ち、容量素子Ｃｅｘｔ＿１に対基板容量Ｃｓｕｂの電荷の一部を移動している期間は、容量素子Ｃｅｘｔ＿２では蓄積した電荷をメイン接地電圧線ＶＳＳＭに放電している期間に相当する。この動作モードを図１５においては、「充放電モード１」と記している。
【０１３５】
一方、容量素子Ｃｅｘｔ＿１に蓄積した電荷をメイン接地電圧線ＶＳＳＭに放電している期間は、容量素子Ｃｅｘｔ＿２では対基板容量Ｃｓｕｂの電荷の一部を移動している期間に相当する。この動作モードを図１５においては、「充放電モード２」と記している。
【０１３６】
図１６は、第１の実施形態における容量素子Ｃｅｘｔ＿１の充放電の状態を示す図である。図１７は、本実施形態における容量素子Ｃｅｘｔ＿１及びＣｅｘｔ＿２の充放電の状態を示す図である。
【０１３７】
図１７から明らかなとおり、容量素子を複数使用することで、容量素子に対基板容量Ｃｓｕｂの電荷の一部を移動している最中に、他の容量素子に蓄積された電荷を放電することが可能になる。その結果、対基板容量Ｃｓｕｂに蓄積した電荷を予め定めた閾値以下にするまでの時間を短縮することができる。即ち、電源オフ状態から電源オン状態への状態遷移に必要な時間を短縮することができる。
【０１３８】
なお、本実施形態における説明では、２つの容量素子を用いて対基板容量Ｃｓｕｂに蓄積した電荷をメイン接地電圧線ＶＳＳＭに放電する場合について説明した。しかし、対基板容量Ｃｓｕｂに接続する容量素子を、２つの容量素子からｑ個の容量素子に拡張することができる。ｑ個に拡張（より多くの容量素子を使用）した場合には、１つあたりの容量素子の容量を小さくすることができ、容量が小さければ、一度の放電時にメイン接地電圧線ＶＳＳＭに流れ込む電荷量を抑制することが可能になる。その結果、接地電圧ＶＳＳの電位変動をより抑制することが可能になる。
【０１３９】
さらに、容量素子が複数存在する場合に、充放電の切り替えを行う順序や個数に制限はない。例えば、１０個の容量素子を使用するとすれば、１回の充電時に全ての容量素子を充電し、放電する際は、２個又は３個といった任意の個数の容量素子の放電が可能である。充放電の切り替えを行う順序や個数は、電源復帰の際に許容できる電位変動などに基づいて適宜決定する。
【０１４０】
［第３の実施形態］
続いて、第３の実施形態について図面を参照して詳細に説明する。
【０１４１】
図１８は、本実施形態に係る半導体集積回路３の内部構成の一例を示す図である。図１８において図２と同一構成要素には、同一の符号を表し、その説明を省略する。
【０１４２】
半導体集積回路１と半導体集積回路３の相違点は、容量素子Ｃｅｘｔ＿１の接続先をメイン接地電圧線ＶＳＳＭから、中間電位電圧線ＶＭに変更する点である。
【０１４３】
ここで、中間電位電圧線ＶＭの電位は、電源電圧ＶＤＤと電圧係数βによって定めるものとする。より具体的には、中間電位電圧線ＶＭの電位＝電圧係数β×電源電圧ＶＤＤとし、０＜β＜１とする。
【０１４４】
容量素子Ｃｅｘｔ＿１の接続先をメイン接地電圧線ＶＳＳＭから中間電位電圧線ＶＭに変更すると、対基板容量Ｃｓｕｂから容量素子Ｃｅｘｔ＿１に移動する電荷量を任意に制御することができる。
【０１４５】
電圧係数βを小さくすれば、中間電位電圧線ＶＭの電位は低下し、対基板容量Ｃｓｕｂから容量素子Ｃｅｘｔ＿１に移動する電荷量は増加する。一方、電圧係数βを大きくすれば、中間電位電圧線ＶＭの電位は上昇し、対基板容量Ｃｓｕｂから容量素子Ｃｅｘｔ＿１に移動する電荷量は減少する。
【０１４６】
容量素子Ｃｅｘｔ＿１に移動する電荷量が制御できれば、容量素子Ｃｅｘｔ＿１から放電する電荷量を制御できる。その結果、容量素子Ｃｅｘｔ＿１から放電される電荷の影響を受ける周辺回路に応じて、適宜、電圧係数βを決定することで半導体集積回路３の設計コストを削減することができる。
【０１４７】
即ち、電源遮断領域１０の周辺回路が容量素子Ｃｅｘｔ＿１から放電される電荷の影響を強く受ける回路であれば、電圧係数βを大きくし、容量素子Ｃｅｘｔ＿１から放電する電荷量を減少させる。一方、電源遮断領域１０の周辺回路が容量素子Ｃｅｘｔ＿１から放電される電荷に対し、強い耐性を持つ回路であれば、電圧係数βを小さくし、容量素子Ｃｅｘｔ＿１から放電する電荷量を増加させる。
【０１４８】
このように、周辺回路等の仕様が変更になったとしても、容量素子Ｃｅｘｔ＿１の容量や容量素子Ｃｅｘｔ＿１の充放電の回数を変更せず、電圧係数βの変更だけで対応可能である。さらに、電圧係数βが半導体集積回路３の外部から変更可能な設定とすれば、より柔軟に容量素子Ｃｅｘｔ＿１の充放電を制御することができる。
【０１４９】
なお、第２の実施形態で説明したように、容量素子をｑ個に拡張したとしても、同様の効果を得ることができるのは勿論である。
【０１５０】
［第４の実施形態］
続いて、第４の実施形態について図面を参照して詳細に説明する。
【０１５１】
図１９は、本実施形態に係る半導体集積回路４の内部構成の一例を示す図である。図１９において図２と同一構成要素には、同一の符号を表し、その説明を省略する。
【０１５２】
半導体集積回路１と半導体集積回路４の相違点は、容量素子Ｃｅｘｔ＿１を容量素子Ｃｅｘｔ＿Ｌに変更し、容量素子Ｃｅｘｔ＿Ｌとメイン接地電圧線ＶＳＳＭの間に抵抗Ｒ０１を挿入している点である。
【０１５３】
容量素子Ｃｅｘｔ＿Ｌは、容量素子Ｃｅｘｔ＿１よりも大容量の素子とする。容量素子Ｃｅｘｔ＿Ｌは大容量であるため、対基板容量Ｃｓｕｂから移動する電荷量が増加する。ここで、容量素子Ｃｅｘｔ＿Ｌの容量は、１回の充電で対基板容量Ｃｓｕｂに蓄積された電荷が予め定めた閾値以下になる程度の大きさであることが望ましい。
【０１５４】
即ち、１回の対基板容量Ｃｓｕｂから容量素子Ｃｅｘｔ＿Ｌへの電荷の移動で、対基板容量Ｃｓｕｂに蓄積された電荷をメイン接地電圧線ＶＳＳＭに放電しても周辺回路に影響を与えない程度まで減少させる。その後、容量素子Ｃｅｘｔ＿Ｌに蓄積された電荷を、抵抗Ｒ０１を介してメイン接地電圧線ＶＳＳＭに放電するが、単位時間あたりに放電する電荷量は抵抗Ｒ０１で制御（決定）することができる。
【０１５５】
抵抗Ｒ０１の抵抗値を極めて高くすれば、単位時間あたりにメイン接地電圧線ＶＳＳＭに放電される電荷量は微量となり、周辺回路への影響を低減できる。その結果、対基板容量Ｃｓｕｂから容量素子Ｃｅｘｔ＿Ｌへの電荷の移動が完了した時点で、電源オン状態に遷移させることが可能である。つまり、電源オフ状態から電源オン状態に遷移するために必要な時間が短縮できる（高速な電源復帰が実現できる）。
【０１５６】
［第５の実施形態］
続いて、第５の実施形態について図面を参照して詳細に説明する。
【０１５７】
図２０は、本実施形態に係る半導体集積回路５の内部構成の一例を示す図である。図２０において図２と同一構成要素には、同一の符号を表し、その説明を省略する。
【０１５８】
半導体集積回路１と半導体集積回路５の相違点は、電圧比較回路５０を追加している点である。
【０１５９】
第１乃至第４の実施形態においては、容量素子Ｃｅｘｔ＿１等における充放電の回数に基づいて対基板容量Ｃｓｕｂに蓄積された電荷量が閾値以下か否かを判断している。本実施形態に係る半導体集積回路５では、電圧比較回路５０を使用して、直接、対基板容量Ｃｓｕｂの両端の電圧と閾値を比較する。
【０１６０】
図２１は、電圧比較回路５０の構成の一例を示す図である。
【０１６１】
図２１に示すように、対基板容量Ｃｓｕｂの両端の電圧をコンパレータの非反転入力端子に入力し、閾値に設定したリファレンス電圧を反転入力端子に入力する。対基板容量Ｃｓｕｂの両端の電圧が、リファレンス電圧よりも小さくなれば、電位差比較信号ＣＭＰ＿Ｒはロウレベルとなる。電位差比較信号ＣＭＰ＿ＲをＣＰＵ等に接続し、電位差比較信号ＣＭＰ＿Ｒがロウレベルとなれば、速やかに電源オン状態に遷移させることができる。その結果、対基板容量Ｃｓｕｂに蓄積された電荷量が閾値以下か否かの判定に、マージンを取る必要がなく、電源オフ状態から電源オン状態に遷移するために必要な時間が短縮できる。
【０１６２】
さらに、実際のメイン接地電圧線ＶＳＳＭの電位変動量と、予め設定したメイン接地電圧線ＶＳＳＭの電位変動量と、をほぼ一致させることができる（両者の差分が小さい）。
【０１６３】
なお、引用した上記の特許文献等の各開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。例えば、容量素子の設置箇所は、半導体集積回路の内部又は外部とすることができる。
【符号の説明】
【０１６４】
１〜５  半導体集積回路
１０  電源遮断領域
２０、２０ａ  スイッチ制御部
３０  電源スイッチ
４０、４０ａ  接続切り替え部
５０  電圧比較回路
１０１  電源遮断ブロック
１０１１  クロックゲーティングセル
１０１２  スイッチ切り替え回数記憶部
１０１３  カウンタ
１０１４  比較器
ＡＮＤ０１、ＡＮＤ０２  論理積回路
Ｃｅｘｔ＿１、Ｃｅｘｔ＿２、Ｃｅｘｔ＿Ｌ、Ｃｅｘｔ＿ｑ  容量素子
Ｃｓｕｂ  対基板容量
ＩＮＶ０１〜ＩＮＶ０７  インバータ回路
ＦＦ０１、ＦＦ０２  フリップフロップ
ＭＵＸ０１、ＭＵＸ０２  マルチプレクサ
ＲＦＦ０１  リセット付きフリップフロップ
Ｒ０１  抵抗
ＴＧ０１〜ＴＧ０４  トランスファーゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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