(57)【要約】【課題】従来の車両制御器にマイコンが搭載されていない場合にも、オンチップによりデッドタイム区間の制御を可能にするＤＣモータ用スイッチング素子の制御装置及び方法を提供する。【解決手段】ＤＣモータ用スイッチング素子の制御装置は、半導体チップの内部に装着され、ハーフブリッジで半導体チップの内部回路を構成するスイッチング素子と、半導体チップに設置され、スイッチング素子の動作時、デッドタイム区間を制御してゲート信号を送信し、ＤＣモータに直結するスイッチング素子を駆動するデッドタイム制御部と、を含んで電力損失を小さくしている。特に、スイッチング素子は、一対で動作するＭＯＳＦＥＴであり、クロック発生器、分周器、検出器、カウンター、及び時間遅延部で構成されて、２つのスイッチング素子間にデッドタイムを適用する。【選択図】図４
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【特許請求の範囲】
【請求項１】
ＤＣモータ用スイッチング素子の制御装置であって、
半導体チップ（１０）の内部に装着され、ハーフブリッジで前記半導体チップ（１０）の内部回路を構成するスイッチング素子と、
前記半導体チップ（１０）に設置され、前記スイッチング素子の動作時、デッドタイム区間を制御してゲート信号を送信し、ＤＣモータ１６に直結する前記スイッチング素子を駆動するデッドタイム制御部（２０）と、
を含んで構成されることを特徴とするＤＣモータ用スイッチング素子の制御装置。
【請求項２】
前記スイッチング素子は、一対で動作するＭＯＳＦＥＴ（２７，２８）であることを特徴とする請求項１に記載のＤＣモータ用スイッチング素子の制御装置。
【請求項３】
前記デッドタイム制御部（２０）は、クロック発生器（２２）、分周器（２３）、検出器（２４）、カウンター（２５）、及び時間遅延部（２６）で構成されて、２つのスイッチング素子間にデッドタイムを適用することを特徴とする請求項１に記載のＤＣモータ用スイッチング素子の制御装置。
【請求項４】
ＤＣモータ用スイッチング素子の制御方法であって、
クロック信号（４０）を発生する段階と、
前記クロック信号（４０）を分周器（２３）により分周する段階と、
前記分周器（２３）に入力されるクロック信号４０ａと分周されたクロック信号４０ｂの位相差を検出してアップ信号またはダウン信号を発生させる段階と、
前記アップ信号または前記ダウン信号をカウントして制御ビットを発生する段階と、
前記制御ビットに基づいて一対で動作する２つのスイッチング素子のスイッチング切り替え時にオン信号を遅延する方式でデッドタイムを適用して相補的なスイッチング動作を行う段階と、
を含んで構成されることを特徴とするＤＣモータ用スイッチング素子の制御方法。
【請求項５】
前記アップ信号をカウントするアップカウンター（２５）と前記ダウン信号をカウントするダウンカウンター（２５）は、互いに対称するように設計されて同じ範囲でカウントすることを特徴とする請求項４に記載のＤＣモータ用スイッチング素子の制御方法。
【請求項６】
前記デッドタイムは、前記アップ信号または前記ダウン信号のカウント数により決定することを特徴とする請求項４に記載のＤＣモータ用スイッチング素子の制御方法。
【請求項７】
一対で動作するスイッチング素子間に適用されるデッドタイム区間は、相異なる対で動作するスイッチング素子間に適用されるデッドタイム区間よりもさらに短時間で制御することを特徴とする請求項４に記載のＤＣモータ用スイッチング素子の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣモータ用スイッチング素子の制御装置及び方法に関し、より詳しくは、ハードウェアの回路設計を用いてデッドタイムを制御できるＤＣモータ用スイッチング素子の制御装置及び方法に関するものである。
【背景技術】
【０００２】
通常、ハイブリッド車両には、ハイパワー（Ｈｉｇｈ  Ｐｏｗｅｒ）出力を有するＤＣモータに三相交流電力を供給する電力変換素子として三相パルス幅変調（ＰＷＭ）インバータが用いられている。
【０００３】
ＤＣモータを駆動するためのハーフブリッジ回路（Ｈａｌｆ−Ｂｒｉｄｇｅ  Ｃｉｒｃｕｉｔ）では、２つのスイッチング素子のＭＯＳＦＥＴを互いに独立してスイッチングすることができるが、２つの素子を同時にオンする場合、直流電源が短絡して大電流が流れ、素子が破壊される危険があるから、絶対に使わないようにする。従って、２つの素子のオン／オフ状態が互いに異なるように相補的な（ＣＯＭＰＬＥＭＥＮＴＡＲＹ）スイッチングをする。
【０００４】
しかし、２つの素子のオン／オフ状態を切り替える時、ゲート信号の伝達遅延時間の差と半導体スイッチング素子自体のオンする時間とオフする時間の差により、２つの素子が同時に導通（Ｐａｔｈ  Ｔｈｒｏｕｇｈ）する可能性がある。
特に、スイッチング素子のオフする時間がオンする時間よりも常に長いため、２つの素子に対してスイッチング状態を切り替えるようにするゲート信号を同時に加える場合、２つの素子が導通して所望しない短絡事故が発生して電力損失が生じることがある。
【０００５】
このように２つの素子のスイッチング状態を切り替える時、所望しない短絡事故を防止するためには、オフする素子のターンオフを確実に保障するように所定時間が経過した後にオン素子のターンオン信号を加える（特許文献１参照）。このようにオン信号を遅延させる時間を短絡防止時間、デッドタイム（Ｄｅａｄ  Ｔｉｍｅ）という。
【０００６】
ＤＣモータの制御は、スイッチング素子により行われており、通常、ＣＰＵにより行われる（特許文献２、３参照）。
【０００７】
しかしながら、マイコンが搭載されている制御器が装着された大部分の車両は、ソフトウェアプログラムを用いてデッドタイムを制御するが、マイコンが搭載されていない制御器が装着された車両は、ソフトウェアプログラムを用いて制御できないため、それに対する対応方案が必要である。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−０２７４２３号公報
【特許文献２】特開平０８−３００９７２号公報
【特許文献３】特開２０１１−１１５６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、上記のような問題点を解決するために発明したもので、従来の車両制御器にマイコンが搭載されていない場合にも、オンチップによりデッドタイム区間の制御を可能にするＤＣモータ用スイッチング素子の制御装置及び方法を提供することにその目的がある。
【課題を解決するための手段】
【００１０】
上記の目的を達成するためになされた本発明によるＤＣモータ用スイッチング素子の制御装置は、半導体チップの内部に装着され、ハーフブリッジで半導体チップの内部回路を構成するスイッチング素子と、半導体チップに設置され、スイッチング素子の動作時、デッドタイム区間を制御してゲート信号を送信し、ＤＣモータに直結するスイッチング素子を駆動するデッドタイム制御部と、を含んで電力損失を小さくしている。
【００１１】
特に、スイッチング素子は、一対で動作するＭＯＳＦＥＴであり、クロック発生器、分周器、検出器、カウンター、及び時間遅延部で構成されて、２つのスイッチング素子間にデッドタイムを適用する。
【００１２】
本発明によるＤＣモータ用スイッチング素子の制御方法は、クロック信号を発生する段階と、クロック信号を分周器により分周する段階と、分周器に入力されるクロック信号と、分周されたクロック信号の位相差を検出してアップ信号またはダウン信号（以降、「アップ／ダウン信号」と記す）を発生する段階と、アップ／ダウン信号をカウントして制御ビットを発生する段階と、制御ビットに基づいて一対で動作する２つのスイッチング素子のスイッチング切り替え時にオン信号を遅延する方式でデッドタイムを適用して相補的なスイッチング動作が行う段階と、を含んで構成される。
【００１３】
アップ信号をカウントするアップカウンターと、ダウン信号をカウントするダウンカウンターは、互いに対称するように設計されて同じ範囲でカウントする。
デッドタイムは、アップ／ダウン信号のカウント数により決定する。
また、一対で動作するスイッチング素子間に適用されるデッドタイム区間は、相異なる一対で動作するスイッチング素子間に適用されるデッドタイム区間よりもさらに短時間で制御する。
【発明の効果】
【００１４】
本発明によるＤＣモータ用スイッチング素子の制御装置及び方法の長所を次に説明する。
第１に、半導体チップの内部にオンチップハードウェアの回路設計により集積化してデッドタイム区間を制御することにより、従来のマイコンによるソフトウェア制御が不要となり、システム及びソフトウェアロードを最適化することができる。
【００１５】
第２に、入力されるＰＷＭデューティーが変化しても内部／外部のデッドタイム区間を制御することができる。
【００１６】
第３に、一対の第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴ（または第３ＭＯＳＦＥＴと第４ＭＯＳＦＥＴ）が動作する時、内部のデッドタイムを適用し、相異なる一対の２つの素子の第１ＭＯＳＦＥＴと第３ＭＯＳＦＥＴ（または第２ＭＯＳＦＥＴと第４ＭＯＳＦＥＴ）が動作する時、外部のデッドタイムを適用することにより、一素子をオフし、デッドタイム（４ｂｉｔ）が経過した後、他の素子をオンする方式で、２つの素子間のスイッチングを切り替える時、相補的な動作を確保して電力損失を防止することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施例によるＤＣモータ制御用半導体チップ及びその回路構成を示す概略図である。
【図２】本発明によるＦＥＴ素子を制御するための回路構成図である。
【図３】本発明の一実施例によるデッドタイムを制御するためのタイミングダイヤグラムである。
【図４】本発明の一実施例によるデッドタイム制御アルゴリズムである。
【発明を実施するための形態】
【００１８】
以下、添付図面を参照して、本発明の好ましい実施形態を挙げて詳細に説明する。
図１は、本発明の一実施形態によるＤＣモータ制御用半導体チップ及びその回路構成を示す概略図であり、図２は本発明によるＦＥＴ素子を制御するための回路構成図である。
【００１９】
本発明は、ＤＣモータ１６を制御する時、マイコンのソフトウェアプログラムを用いてデッドタイムを制御せず、オンチップハードウェアの回路設計を用いてデッドタイムを制御できるＤＣモータ用スイッチング素子の制御装置及び方法に関するものである。
【００２０】
本発明の一実施形態によるＤＣモータ用スイッチング素子の制御装置は、ＰＷＭ制御用半導体チップ１０上にデッドタイムを制御するためのＦＥＴゲートドライバ１３と必須内部回路のハーフブリッジまたはフルブリッジを有することができる。
【００２１】
ＰＷＭ制御用半導体チップ１０は、３２ｋＢメモリに４ｋＢメモリをさらに装着可能であり、２５６ＢのＲＡＭと３ｋＢのＸＲＡＭ、オシレーター、ＡＤコンバーターなどを装着したモータコントロールユニット１１（Ｍｏｔｏｒ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ：ＭＣＵ）と、電圧レギュレーター１２、ＦＥＴゲートドライバ１３、増幅器１４（ＯＰ  ＡＭＰ）などで構成することができる。
【００２２】
ＰＷＭ制御装置用半導体チップ１０は、デッドタイム制御部２０としてクロック発生器２２、分周器２３、検出器２４、カウンター２５、及び時間遅延部２６などと、内部回路として２つのハーフブリッジを構成することができる。
【００２３】
デッドタイム制御部２０は、半導体チップ１０の内部に２つのハーフブリッジで構成される２つのＭＯＳＦＥＴ２７，２８に印加されるゲート信号ＣＯＵＴ６０，ＣＣ６０，ＣＯＵＴ６１，ＣＣ６１を発生させ、２つのＭＯＳＦＥＴ２７，２８のオン／オフ状態が互いに異なるように、相補的なスイッチング状態を切り替えることができる。
【００２４】
この時、ＣＯＵＴ６０とＣＣ６０は、一対の第１及び第２ＭＯＳＦＥＴ２７ａ，２７ｂに伝送されるゲート信号であり、ＣＯＵＴ６１とＣＣ６１は、他の一対の第３及び第４ＭＯＳＦＥＴ２８ａ，２８ｂに伝送されるゲート信号である。
【００２５】
この内部回路は、図２の四角形ボックスの内部に示すように、２つのハーフブリッジで構成され、各ハーフブリッジには２つのＭＯＳＦＥＴ２７，２８（スイッチング素子）が一対で動作できるように構成している。
また、四角形ボックスの外部には内部回路のハーフブリッジにそれぞれ接続するＰチャネルＭＯＳＦＥＴ１５とＮチャネルＭＯＳＦＥＴ１５が構成され、ＰチャネルＭＯＳＦＥＴ１５とＮチャネルＭＯＳＦＥＴ１５が一対で動作し、ＰチャネルＭＯＳＦＥＴ１５はＤＣモータ１６に直接接続してＤＣモータ１６を制御することができる。
【００２６】
この時、内部回路において、それぞれ一対で動作する第１及び第２ＭＯＳＦＥＴ２７ａ，２７ｂ、または第３及び第４ＭＯＳＦＥＴ２８ａ，２８ｂが同時に動作することを防止するために内部のデッドタイムを制御し、第１及び第２ＭＯＳＦＥＴ２７ａ，２７ｂのうちの何れか１つと第３及び第４ＭＯＳＦＥＴ２８ａ，２８ｂのうちの何れか１つが同時に動作することを防止するために外部のデッドタイムを制御しなければならない。
【００２７】
ここで、内部のデッドタイムは、内部回路で一対で動作する２つのＭＯＳＦＥＴ、すなわちＭＯＳＦＥＴ２７間に、またＭＯＳＦＥＴ２８間に同時に動作することを回避するためのデッドタイムであり、外部のデッドタイムは、相異なる対で別々に動作する２つのＭＯＳＦＥＴ２７ａ，２８ａが同時に動作することを回避するためのデッドタイムである。
本発明の一実施形態では、内部のデッドタイム区間を４ｂｉｔに設定し、外部のデッドタイム区間を８ｂｉｔに設定することができる。
【００２８】
デッドタイム制御部２０は、ハードウェアの回路設計のための構成であって、クロック信号をリセットするためのリセット（ｒｅｓｅｔ）装置２１と、一定の周波数のクロック信号を発生するクロック発生器２２（ｃｌｏｃｋ  ｇｅｎｅｒａｔｏｒ）と、周波数を分周する分周器２３（ｄｉｖｉｄｅｒ）と、クロック信号４０の位相差を検出してアップ／ダウン信号を発生する検出器２４（ｄｅｔｅｃｔｏｒ）と、アップ／ダウン信号に対するカウントを行うカウンター２５（ｃｏｕｎｔｅｒ）、及びデッドタイムを制御するためにオン信号の時間を遅延する時間遅延部２６（ｄｅｌａｙ  ｔｉｍｅｒ）などで構成されている。
【００２９】
この時、クロック信号は、２つ以上の回路動作を統合するために用いられ、一定の周波数を有している。
【００３０】
次に、このように構成されたＤＣモータ制御装置のデッドタイム制御方法を説明する。
図３は、本発明の一実施形態によるデッドタイムを制御するタイミングダイヤグラムであり、図４は本発明の一実施形態によるデッドタイム制御アルゴリズムである。
【００３１】
先ず、デッドタイムを制御する時、周波数ノイズを除去し、デッドタイムの制御を開始するためにクロック発生器２２で発生するクロック信号をリセットする。
次に、クロック発生器２２で発生した２４Ｈｚのクロック信号を分周器２３により４分周して６Ｈｚの周波数を使用する（Ｓ１００，Ｓ１１０）。
【００３２】
次に、検出器２４は、分周器２３に入力される第１クロック信号４０ａと分周器２３により分周された第２クロック信号４０ｂとの間の位相差を検出するが、第１クロック信号４０ａの位相が第２クロック信号４０ｂの位相よりも進んでいる場合はアップ信号を発生させ、第２クロック信号４０ｂの位相が第１クロック信号４０ａの位相より進んでいる場合はダウン信号を発生する（Ｓ１２０，Ｓ１３０）。
【００３３】
次に、カウンター２５は、検出器２４で発生したアップ／ダウン信号が伝達されると、このアップ／ダウン信号に対するカウントを行って時間遅延部２６に印加される制御ビット（ｃｏｎｔｒｏｌ  ｂｉｔ）を発生する（Ｓ１４０，Ｓ１５０）。
【００３４】
この時、アップ／ダウン信号に対するカウントは１〜１５０の範囲で行われ、その理由はデッドタイムの全発生区間が前記したカウントの範囲内に入るからである。
また、アップカウンター２５とダウンカウンター２５は左右対称に設計するが、これはカウンターによる計算を容易に制御するためである。
【００３５】
例えば、１から３００まで増加するカウンターを用いて５と２９６を測定する場合、カウンターを３００ステップ（ｓｔｅｐ）に分け、１〜１５０（アップ）、１５０〜１（ダウン）に対称設計し、４の区間を測定しようとすると、最初の数字１と最後の数字３００からそれぞれ同じく離れている５と２９６の地点を測定することになる。
従って、ハードウェアの回路設計が単純になり、容易に制御することができる。
【００３６】
次に、時間遅延部２６には、カウンター２５で発生した制御ビットが伝達され、伝達された制御ビットに基づいて各ＭＯＳＦＥＴ２７，２８に印加されるデッドタイム（オン信号を遅延させる時間）を制御する。
【００３７】
図３と図４を参照してデッドタイム制御方法をより詳しく説明する。
図３に示すように、検出器２４で検出されたアップ／ダウン信号（ｄｏｗｎ  ｃｏｕｎｔｅｒ／ｕｐ  ｃｏｕｎｔｅｒ  ｅｎａｂｌｅ  ｓｉｇｎａｌ）は、０を基準として左右対称するように設計され、カウントされる数が高い数から低くなるダウンカウンター区間と、カウントされる数が低い数から高くなるアップカウンター区間に分けられる。
【００３８】
例えば、ダウンカウンター区間におけるゲート信号ＣＣ６０とＣＯＵＴ６０の信号波形４１を説明すると、ダウンカウンター区間の最高カウント１５０から１３０にダウンカウントされる時、デッドタイム制御部２０から第２ＭＯＳＦＥＴ２７ｂに印加されるゲート信号ＣＣ６０はハイ（１；ＯＮ）からロー（０；ＯＦＦ）に切り替えられ、その後、第１ＭＯＳＦＥＴ２７ａに印加されるゲート信号ＣＯＵＴ６０は１３０から１２６にカウントされた後、すなわち内部のデッドタイム（ｔ△＿ＩＮＴ；４ｂｉｔ）が経過した後、ロー（０）からハイ（１）に切り替えられる（Ｓ１４０，Ｓ１４１）。
【００３９】
また、ゲート信号ＣＣ６０とＣＣ６１の信号波形４１は、ダウンカウンター区間で１３０にダウンカウントされる時、デッドタイム制御部２０から第２ＭＯＳＦＥＴ２７ｂに印加されるゲート信号ＣＣ６０はハイ（１；ＯＮ）からロー（０；ＯＦＦ）に切り替えられ、その後、第４ＭＯＳＦＥＴ２８ｂに印加されるゲート信号ＣＣ６１は１３０から１２２にカウントされた後、すなわち外部のデッドタイム（ｔ△＿ＩＮＴ；８ｂｉｔ）区間が経過した後、ハイ（１）からロー（０）に切り替えられる（Ｓ１４０，Ｓ１４２）。
【００４０】
また、ゲート信号ＣＣ６１とＣＯＵＴ６１の信号波形４１は、ダウンカウントが１２２になる時、デッドタイム制御部２０から第４ＭＯＳＦＥＴ２８ｂに印加されるゲート信号ＣＣ６１はハイからローに切り替えられ、その後、第３ＭＯＳＦＥＴ２８ａに印加されるゲート信号ＣＯＵＴ６１は１２２から１１８にダウンカウントされた後、すなわち内部のデッドタイム区間（４ｂｉｔ）が経過した後、ローからハイに切り替えられる（Ｓ１４２，Ｓ１４３）。
【００４１】
一方、アップカウンター区間におけるゲート信号ＣＯＵＴ６１とＣＣ６１の信号波形４１を説明すると、アップカウンター区間の最低カウント０から１２２にアップカウントされる時、デッドタイム制御部２０から第３ＭＯＳＦＥＴ２８ａに印加されるゲート信号ＣＯＵＴ６１はハイ（１；ＯＮ）からロー（０；ＯＦＦ）に切り替えられ、その後、第４ＭＯＳＦＥＴ２８ｂに印加されるゲート信号ＣＣ６１は１２２から１２６にアップカウントされた後、すなわち内部のデッドタイム（ｔ△＿ＩＮＴ；４ｂｉｔ）が経過した後、ロー（０）からハイ（１）に切り替えられる（Ｓ１５０，Ｓ１５１）。
【００４２】
また、ゲート信号ＣＯＵＴ６１とＣＯＵＴ６０の信号波形４１は、アップカウンター区間で１２２にアップカウントされる時、デッドタイム制御部２０から第３ＭＯＳＦＥＴ２８ａに印加されるゲート信号ＣＯＵＴ６１はハイ（１；ＯＮ）からロー（０；ＯＦＦ）に切り替えられ、その後、第１ＭＯＳＦＥＴ２７ａに印加されるゲート信号ＣＯＵＴ６０は１３０にアップカウントされた後、すなわち外部のデッドタイム（ｔ△＿ＩＮＴ；８ｂｉｔ）区間が経過した後、ハイ（１）からロー（０）に切り替えられる（Ｓ１５０，Ｓ１５２）。
【００４３】
また、ゲート信号ＣＯＵＴ６０とＣＣ６０の信号波形４１は、アップカウントが１３０になる時、デッドタイム制御部２０から第１ＭＯＳＦＥＴ２７ａに印加されるゲート信号ＣＯＵＴ６０はハイからローに切り替えられ、その後、第２ＭＯＳＦＥＴ２７ｂに印加されるゲート信号ＣＣ６０は１３０から１３４にアップカウントされる時、すなわち内部のデッドタイム区間（４ｂｉｔ）が経過した後、ローからハイに切り替えられる（Ｓ１５２，Ｓ１５３）。
【００４４】
ここで、内部のデッドタイムは、一対で動作する第１及び第２ＭＯＳＦＥＴ２７ａ，２７ｂの間または第３及び第４ＭＯＳＦＥＴ２８ａ，２８ｂの間に適用され、外部のデッドタイムは相異なる一対で動作する第２ＭＯＳＦＥＴ２７ｂと第４ＭＯＳＦＥＴ２８ｂとの間または第１ＭＯＳＦＥＴ２７ａと第３ＭＯＳＦＥＴ２８ａとの間に適用される。
【００４５】
従って、本発明によれば、デッドタイム制御部２０は一対の第１ＭＯＳＦＥＴ２７ａと第２ＭＯＳＦＥＴ２７ｂ（または第３ＭＯＳＦＥＴ２８ａと第４ＭＯＳＦＥＴ２８ｂ）が動作する時、内部のデッドタイムを適用し、相異なる一対の２つの素子の第１ＭＯＳＦＥＴ２７ａと第３ＭＯＳＦＥＴ２８ａ（または第２ＭＯＳＦＥＴ２７ｂと第４ＭＯＳＦＥＴ２８ｂ）が動作する時、外部のデッドタイムを適用することにより、一素子をオフさせ、デッドタイム（４ｂｉｔ）が経過した後、他の素子をオンする方式で２つの素子間の相補的な動作を確保して電力損失を防止することができる。
【００４６】
また、半導体チップ１０の内部にオンチップハードウェアの回路設計により集積化してデッドタイム区間を制御することにより、従来のマイコンによるソフトウェア制御が不要となり、システム及びソフトウェアロードを最適化することができる。
さらに、入力されたＰＷＭデューティーが変化しても内部／外部のデッドタイム区間を制御することができる。
【符号の説明】
【００４７】
１０；半導体チップ
１１；ＭＣＵ
１２；電圧レギュレーター
１３；ＦＥＴゲートドライバ
１４；増幅器
１５；ＭＯＳＦＥＴ
１６；ＤＣモータ
２０；デッドタイム制御部
２１；リセット（ｒｅｓｅｔ）装置
２２；クロック発生器
２３；分周器
２４；検出器
２５；カウンター
２６；時間遅延部
２７，２８；ＭＯＳＦＥＴ
２７ａ；第１ＭＯＳＦＥＴ
２７ｂ；第２ＭＯＳＦＥＴ
２８ａ；第３ＭＯＳＦＥＴ
２８ｂ；第４ＭＯＳＦＥＴ
４０；クロック信号
４１；信号波形
【図１】
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【図２】
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【図３】
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【図４】
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