(57)【要約】【課題】小型化及び高精細化が可能な表示装置に好適な画素駆動回路、これが適用された表示装置、及び電子機器等を提供する。【解決手段】第１の画素駆動回路１００は、２Ｍ（Ｍは２以上の整数）ビットの画素データをラッチする第１のラッチＬＡＴ１〜第３のラッチＬＡＴ３と、駆動部ＤＲＶとを含む。第１のラッチＬＡＴ１及び第３のラッチＬＡＴ３の各々は、取込クロックＣＬＫ１，ＣＬＫ２に基づいて、第１の画素及び第２の画素を構成する第１の色成分のサブ画素用の２Ｍビットの画素データをラッチする。第２のラッチＬＡＴ２は、取込クロックＣＬＫ１，ＣＬＫ２に基づいて、第２の画素を構成する第２の色成分のサブ画素用の画素データをＭビットずつラッチする。駆動部ＤＲＶは、第１のラッチＬＡＴ１〜第３のラッチＬＡＴ３にラッチされた画素データに基づいて、対応するサブ画素を駆動する。【選択図】図４
2013148751.tif 000002
【特許請求の範囲】
【請求項１】
第１の画素を構成する第１の色成分のサブ画素と、第２の画素を構成する前記第１の色成分のサブ画素及び第２の色成分のサブ画素とを駆動する画素駆動回路であって、
所与の第１の取込クロックをシフトして第２の取込クロックを出力するシフトレジスターと、
各々が、２Ｍ（Ｍは２以上の整数）ビットの画素データをラッチする第１のラッチ、第２のラッチ、及び第３のラッチと、
前記第１のラッチにラッチされた画素データに基づいて、前記第１の画素を構成する前記第１の色成分のサブ画素を駆動し、前記第２のラッチにラッチされた画素データに基づいて、前記第２の画素を構成する前記第２の色成分のサブ画素を駆動し、前記第３のラッチにラッチされた画素データに基づいて、前記第２の画素を構成する前記第１の色成分のサブ画素を駆動する駆動部とを含み、
前記第１のラッチは、
前記第１の取込クロックに基づいて、前記第１の画素を構成する前記第１の色成分のサブ画素用の２Ｍビットの画素データをラッチし、
前記第２のラッチは、
前記第１の取込クロックに基づいて、前記第２の画素を構成する前記第２の色成分のサブ画素用のＭビットの第１の画素データをラッチすると共に、前記第２の取込クロックに基づいて、前記第２の画素を構成する前記第２の色成分のサブ画素用のＭビットの第２の画素データをラッチし、
前記第３のラッチは、
前記第２の取込クロックに基づいて、前記第２の画素を構成する前記第１の色成分のサブ画素用の２Ｍビットの画素データをラッチすることを特徴とする画素駆動回路。
【請求項２】
請求項１において、
前記駆動部は、
前記第１のラッチにラッチされた画素データ及び前記第２のラッチにラッチされた画素データに基づいて、前記第１の画素を構成する前記第１の色成分のサブ画素及び前記第２の画素を構成する前記第１の色成分のサブ画素を時分割駆動することを特徴とする画素駆動回路。
【請求項３】
画素領域に形成される前記第１の画素及び前記第２の画素と、
前記画素領域を挟む位置に対向配置される第１の画素駆動回路及び第２の画素駆動回路とを含み、
前記第１の画素及び前記第２の画素の各々は、
第１の色成分のサブ画素、第２の色成分のサブ画素、及び第３の色成分のサブ画素を含み、
前記第１の画素駆動回路は、
請求項１又は２に記載の画素駆動回路であり、前記第１の画素を構成する前記第１の色成分のサブ画素と、前記第２の画素を構成する前記第１の色成分のサブ画素及び前記第２の色成分のサブ画素とを駆動し、
前記第２の画素駆動回路は、
前記第１の色成分のサブ画素に代えて前記第３の色成分のサブ画素を駆動する請求項１又は２に記載の画素駆動回路であり、前記第１の画素を構成する前記第２の色成分のサブ画素及び前記第３の色成分のサブ画素と、前記第２の画素を構成する前記第３の色成分のサブ画素とを駆動することを特徴とする表示装置。
【請求項４】
請求項３において、
前記第１の画素駆動回路、前記画素領域、及び前記第２の画素駆動回路が並ぶ第１の方向と交差する第２の方向に、前記第１の画素及び前記第２の画素が隣接して配置されることを特徴とする表示装置。
【請求項５】
請求項４において、
前記第１の画素駆動回路は、
前記第２の方向に並ぶ画素のうち偶数番目の画素を構成する前記第２の色成分のサブ画素を駆動し、
前記第２の画素駆動回路は、
前記第２の方向に並ぶ画素のうち奇数番目の画素を構成する前記第２の色成分のサブ画素を駆動することを特徴とする表示装置。
【請求項６】
請求項３乃至５のいずれかにおいて、
前記第１の画素駆動回路は、
時分割された前記第１の色成分の駆動信号を複数の前記第１の色成分のサブ画素に出力する２Ｎ（Ｎは自然数）個のデマルチプレクサーと、
時分割された前記第２の色成分の駆動信号を複数の前記第２の色成分のサブ画素に出力するＮ個のデマルチプレクサーとを含み、
前記第２の画素駆動回路は、
時分割された前記第２の色成分の駆動信号を複数の前記第２の色成分のサブ画素に出力する２Ｎ個のデマルチプレクサーと、
時分割された前記第３の色成分の駆動信号を複数の前記第３の色成分のサブ画素に出力するＮ個のデマルチプレクサーとを含むことを特徴とする表示装置。
【請求項７】
請求項６において、
前記第１の画素駆動回路は、
走査ラインに対応した補正値と、デマルチプレクサーの選択順序に対応した補正値とを加算した加算値に基づいて、各サブ画素の画素データを補正する第１の画素データ補正回路を含み、
前記第２の画素駆動回路は、
走査ラインに対応した補正値と、デマルチプレクサーの選択順序に対応した補正値とを加算した加算値に基づいて、各サブ画素の画素データを補正する第２の画素データ補正回路を含むことを特徴とする表示装置。
【請求項８】
請求項３乃至７のいずれかにおいて、
前記第２の色成分は、
前記第１の色成分及び前記第３の色成分より視感度が低い色成分であることを特徴とする表示装置。
【請求項９】
請求項８において、
前記第１の色成分はＲ成分であり、前記第３の色成分はＧ成分であり、前記第２の色成分はＢ成分であることを特徴とする表示装置。
【請求項１０】
請求項３乃至９のいずれかにおいて、
前記第１の画素駆動回路及び前記第２の画素駆動回路は、
前記画素領域が形成される基板上に形成されることを特徴とする表示装置。
【請求項１１】
請求項３乃至１０のいずれかにおいて、
前記第１の画素及び前記第２の画素の各々は、
有機エレクトロルミネッセンス素子を含むことを特徴とする表示装置。
【請求項１２】
請求項１又は２に記載の画素駆動回路を含むことを特徴とする電子機器。
【請求項１３】
請求項３乃至１１のいずれか記載の表示装置を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素駆動回路、表示装置、及び電子機器等に関する。
【背景技術】
【０００２】
従来、電子機器の表示デバイスとして、有機エレクトロルミネッセンス（Electro-Luminescence：以下、ＥＬ）素子等の自発光素子を有する複数の画素を配列してなる表示装置が知られている。この種の表示装置では、画素を駆動する駆動回路を有するドライバーが外付けで接続され、このドライバーにより表示駆動される。或いは、例えば特許文献１に開示されているように、画素領域が形成される基板上に選択ドライバー及びデータドライバーを設け、画素領域の一方の側からこれらの選択ドライバー及びデータドライバーにより表示駆動される。
【０００３】
ところで、この画素領域が拡大すると、ドライバーの駆動負荷が大きくなる。そのため、画素領域の上側と下側とにドライバーを配置し、それぞれ櫛歯状に上下の各方向から駆動させる場合がある。また、上側に配置されたドライバーは画素領域の上半分の領域の画素を駆動させ、下側に配置されたドライバーは画素領域の下半分の領域の画素を駆動させる場合がある。例えば特許文献２には、走査駆動部及び発光制御駆動部を画素部の同じ側面に形成したり、走査駆動部及び発光制御駆動部を画素部の両側にそれぞれ形成したりするようにした技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１８０７６５号公報
【特許文献２】特開２０１１−４４４１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
表示装置としてのヘッドマウントディスプレイ（Head Mounted Display：以下、ＨＭＤ）や電子ビューファインダー等の直視型の表示パネルは、小型化及び高精細化の両立が求められる。従来の石英やガラス上に薄膜トランジスター（Thin Film Transistor：ＴＦＴ）を形成した表示パネルでは、画素内の素子をより小型化することは、加工ルール制約により限界が見えている。また外付けのドライバーを接続しようとすると、表示パネルとの接続が必要になり、実装面積のより一層の小型化が困難になる。従って、同一基板上に、極小ピッチの画素とこれを駆動するドライバーとを効率よく配置する必要がある。
【０００６】
ところが、各画素の表示素子として有機ＥＬ素子のような発光コントラストが高い素子を用いる場合、各画素を駆動するドライバーは、第１に、ばらつきの少ない隣接する回路によって各画素を駆動することが望ましい。これは、ドライバー内の隣接する回路により駆動すれば回路を構成する素子等のばらつきは最も小さくなり、隣接する画素間においてばらつきに起因した発光コントラストの違いが最も小さくなるからである。
【０００７】
また、第２に、ドライバーは、単一方向から各画素を駆動することが望ましい。これは、ドライバーから遠い画素と近い画素との間では、配線長の違いによって寄生抵抗と寄生容量との影響が異なり、微妙に輝度が変わってしまうからである。ただ、輝度の変化が連続的に滑らかであれば、人の目には輝度の違いを認識することはできない。ところが、もし隣接する画素間が、互いに上下の異なる方向から駆動をされる場合、隣接する画素の輝度の差が人の目に明らかに認識されてしまう。
【０００８】
以上のように、ドライバーは、隣接する回路によって単一方向から各画素を駆動することが望ましい。しかしながら、１画素がＲ，Ｇ，Ｂの３つのサブ画素により構成され、例えば７．５μｍ四方の領域内にこれら３つのサブ画素を配置すると、１サブ画素あたり２．５μｍ×７．５μｍの大きさになる。そのため、この短い方の２．５μｍの幅の中に、駆動信号を供給するデータ側の回路を配置させる必要がある。例えば０．１３μｍルールのプロセスでは、１本の配線ピッチは０．５μｍ程度となり、２．５μｍの幅には５本、複数の配線層のうち２層を上下方向の配線に使用したとしても１０本の配線が限度となる。
【０００９】
しかも、各サブ画素の階調ビット数が例えば１０ビットの場合、各階調ビットをラッチするラッチ回路が１０個必要となる。これらのラッチ回路は、各サブ画素に与えられた幅の中に配置する必要があり、例えば上下方向に配置される。そのため、１つのラッチ回路につき、入力信号線及び出力信号線の２本が必要になるため、２０本の配線領域が必要になる。上記のように、２．５μｍピッチの中で１０本の配線が限界であるため、画素のピッチに効率よく駆動部分の回路を配置することは困難である。
【００１０】
これに対して、少なくとも２０本の配線領域を確保するためには、５．０μｍ程度のピッチが必要になる。このサイズは画素ピッチの２倍のサイズになるため、ドライバーの駆動部分の回路の幅は画素幅の２倍必要になる。この回路を画面の下側にだけ配置すると、画素領域の倍の幅の領域が必要となり、画素の両端にその画素サイズ分だけのデッドスペースができ、非常に効率の悪い配置となってしまう。
【００１１】
一方、ドライバーの駆動部分の回路を単純に画素領域の上下に分割して配置すれば、効率的な配置をすることができる。しかしながら、画素領域の上下に分割してドライバーの駆動部分の回路を配置した場合、上下の各回路に分配される画素データを取り込む回路の配置領域が大きくなり、表示装置の小型化を阻害するという問題がある。
【００１２】
本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態様によれば、小型化及び高精細化が可能な表示装置に好適な画素駆動回路、これが適用された表示装置、及び電子機器等を提供することができる。
【課題を解決するための手段】
【００１３】
（１）本発明の第１の態様は、第１の画素を構成する第１の色成分のサブ画素と、第２の画素を構成する前記第１の色成分のサブ画素及び第２の色成分のサブ画素とを駆動する画素駆動回路が、所与の第１の取込クロックをシフトして第２の取込クロックを出力するシフトレジスターと、各々が、２Ｍ（Ｍは２以上の整数）ビットの画素データをラッチする第１のラッチ、第２のラッチ、及び第３のラッチと、前記第１のラッチにラッチされた画素データに基づいて、前記第１の画素を構成する前記第１の色成分のサブ画素を駆動し、前記第２のラッチにラッチされた画素データに基づいて、前記第２の画素を構成する前記第２の色成分のサブ画素を駆動し、前記第３のラッチにラッチされた画素データに基づいて、前記第２の画素を構成する前記第１の色成分のサブ画素を駆動する駆動部とを含み、前記第１のラッチは、前記第１の取込クロックに基づいて、前記第１の画素を構成する前記第１の色成分のサブ画素用の２Ｍビットの画素データをラッチし、前記第２のラッチは、前記第１の取込クロックに基づいて、前記第２の画素を構成する前記第２の色成分のサブ画素用のＭビットの第１の画素データをラッチすると共に、前記第２の取込クロックに基づいて、前記第２の画素を構成する前記第２の色成分のサブ画素用のＭビットの第２の画素データをラッチし、前記第３のラッチは、前記第２の取込クロックに基づいて、前記第２の画素を構成する前記第１の色成分のサブ画素用の２Ｍビットの画素データをラッチする。
【００１４】
本態様によれば、第１の画素を構成する第１の色成分のサブ画素と、第２の画素を構成する第１の色成分のサブ画素及び第２の色成分のサブ画素とを駆動する場合に、画素駆動回路において、第１のラッチ、第２のラッチ、及び第３のラッチを設けた。そして、第１のラッチは、第１の取込クロックに基づいて、第１の画素を構成する第１の色成分のサブ画素用の２Ｍビットの画素データをラッチする。第２のラッチは、第１の取込クロックに基づいて、第２の画素を構成する第２の色成分のサブ画素用のＭビットの第１の画素データをラッチする。更に第２のラッチは、第１の取込クロックをシフトした第２の取込クロックに基づいて、第２の画素を構成する第２の色成分のサブ画素用のＭビットの第２の画素データをラッチする。第３のラッチは、第２の取込クロックに基づいて、第２の画素を構成する第１の色成分のサブ画素用の２Ｍビットの画素データをラッチする。こうすることで、３Ｍビットのバス幅のバスを介して各サブ画素の画素データを供給すればよいので、バスの配線領域を小さくすることができ、効率的な配置配線が可能となり、画素駆動回路の面積を小さくすることができるようになる。従って、小型化及び高精細化が可能な表示装置に好適な画素駆動回路を提供することができる。
【００１５】
（２）本発明の第２の態様に係る画素駆動回路では、第１の態様において、前記駆動部は、前記第１のラッチにラッチされた画素データ及び前記第２のラッチにラッチされた画素データに基づいて、前記第１の画素を構成する前記第１の色成分のサブ画素及び前記第２の画素を構成する前記第１の色成分のサブ画素を時分割駆動する。
【００１６】
本態様によれば、時分割駆動により、画素駆動回路の面積をより一層小さくすることができるようになる。
【００１７】
（３）本発明の第３の態様は、表示装置が、画素領域に形成される前記第１の画素及び前記第２の画素と、前記画素領域を挟む位置に対向配置される第１の画素駆動回路及び第２の画素駆動回路とを含み、前記第１の画素及び前記第２の画素の各々は、第１の色成分のサブ画素、第２の色成分のサブ画素、及び第３の色成分のサブ画素を含み、前記第１の画素駆動回路は、第１の態様又は第２の態様に記載の画素駆動回路であり、前記第１の画素を構成する前記第１の色成分のサブ画素と、前記第２の画素を構成する前記第１の色成分のサブ画素及び前記第２の色成分のサブ画素とを駆動し、前記第２の画素駆動回路は、前記第１の色成分のサブ画素に代えて前記第３の色成分のサブ画素を駆動する第１の態様又は第２の態様に記載の画素駆動回路であり、前記第１の画素を構成する前記第２の色成分のサブ画素及び前記第３の色成分のサブ画素と、前記第２の画素を構成する前記第３の色成分のサブ画素とを駆動する。
【００１８】
本態様においては、第１の画素及び第２の画素を含む画素領域を挟む位置に第１の画素駆動回路及び第２の画素駆動回路を対向して配置している。そして、第１の画素駆動回路は、第１の画素を構成する第１の色成分のサブ画素と、第２の画素を構成する第１の色成分のサブ画素及び第２の色成分のサブ画素とを駆動する。第２の画素駆動回路は、第１の画素を構成する第２の色成分のサブ画素及び第３の色成分のサブ画素と、第２の画素を構成する第３の色成分のサブ画素とを駆動する。本態様によれば、サブ画素と画素駆動回路とを接続するための配線を減らし、画素ピッチと、駆動部分の回路のピッチを揃えることができるようになる。これによりチップ上のデッドスペースがなくなり、チップコストを最小限に抑えることができるようになる。また、第１の画素駆動回路は第１の色成分のサブ画素専用とし、第２の画素駆動回路は第３の色成分のサブ画素専用とするようにしたので、色の調整を行いやすくなり、それぞれ個別に調整することが可能となる。この結果、同一階調を表示させた場合でも、縦方向の筋が現れることなく、小型化及び高精細化が可能な表示装置を提供することができるようになる。
【００１９】
（４）本発明の第４の態様に係る表示装置は、第３の態様において、前記第１の画素駆動回路、前記画素領域、及び前記第２の画素駆動回路が並ぶ第１の方向と交差する第２の方向に、前記第１の画素及び前記第２の画素が隣接して配置される。
【００２０】
本態様によれば、隣接する画素のサブ画素を異なる方向から駆動するようにしたので、画素ピッチと、駆動部分の回路のピッチを揃え、表示品質の低下を抑えながら小型化及び高精細化が可能な表示装置を提供することができるようになる。
【００２１】
（５）本発明の第５の態様に係る表示装置では、第４の態様において、前記第１の画素駆動回路は、前記第２の方向に並ぶ画素のうち偶数番目の画素を構成する前記第２の色成分のサブ画素を駆動し、前記第２の画素駆動回路は、前記第２の方向に並ぶ画素のうち奇数番目の画素を構成する前記第２の色成分のサブ画素を駆動する。
【００２２】
本態様においては、第２の色成分のサブ画素について、偶数番目の画素については第１の画素駆動回路により駆動し、奇数番目の画素については第２の画素駆動回路により駆動する。これにより、各画素駆動回路が、画素を構成する全サブ画素を駆動する必要がなくなり、画素ピッチと、駆動部分の回路のピッチを揃え、表示品質の低下を抑えながら小型化及び高精細化が可能な表示装置を提供することができるようになる。
【００２３】
（６）本発明の第６の態様に係る表示装置では、第３の態様乃至第５の態様のいずれかにおいて、前記第１の画素駆動回路は、時分割された前記第１の色成分の駆動信号を複数の前記第１の色成分のサブ画素に出力する２Ｎ（Ｎは自然数）個のデマルチプレクサーと、時分割された前記第２の色成分の駆動信号を複数の前記第２の色成分のサブ画素に出力するＮ個のデマルチプレクサーとを含み、前記第２の画素駆動回路は、時分割された前記第２の色成分の駆動信号を複数の前記第２の色成分のサブ画素に出力する２Ｎ個のデマルチプレクサーと、時分割された前記第３の色成分の駆動信号を複数の前記第３の色成分のサブ画素に出力するＮ個のデマルチプレクサーとを含む。
【００２４】
本態様によれば、各画素駆動回路が備えるデマルチプレクサーの構成を同一とすることができ、上記の効果に加えて、画素駆動回路の構成の簡素化やレイアウト配置の容易化を図ることができるようになる。
【００２５】
（７）本発明に第７の態様に係る表示装置では、第６の態様において、前記第１の画素駆動回路は、走査ラインに対応した補正値と、デマルチプレクサーの選択順序に対応した補正値とを加算した加算値に基づいて、各サブ画素の画素データを補正する第１の画素データ補正回路を含み、前記第２の画素駆動回路は、走査ラインに対応した補正値と、デマルチプレクサーの選択順序に対応した補正値とを加算した加算値に基づいて、各サブ画素の画素データを補正する第２の画素データ補正回路を含む。
【００２６】
本態様によれば、上記の効果に加えて、走査ラインに対応した補正と、デマルチプレクサーの選択順序に対応した補正とを行う場合でも、別個に補正を行うための回路を設ける必要がなくなり、構成を簡素化することができるようになる。
【００２７】
（８）本発明の第８の態様に係る表示装置では、第３の態様乃至第７の態様のいずれかにおいて、前記第２の色成分は、前記第１の色成分及び前記第３の色成分より視感度が低い色成分である。
【００２８】
本態様においては、第１の色成分及び第３の色成分より視感度が低い第２の色成分のサブ画素について第１の画素駆動回路又は第２の画素駆動回路により駆動するようにしている。これにより、別々の画素駆動回路により駆動する場合に、対向する別方向から駆動されることによる輝度の差が生じても、人の目に認識されにくく、表示品質の低下を招くことなく、小型化及び高精細化が可能な表示装置を提供することができるようになる。
【００２９】
（９）本発明の第９の態様に係る表示装置では、第８の態様において、前記第１の色成分はＲ成分であり、前記第３の色成分はＧ成分であり、前記第２の色成分はＢ成分である。
【００３０】
本態様においては、Ｒ成分及びＧ成分より視感度が低いＢ成分のサブ画素について第１の画素駆動回路又は第２の画素駆動回路により駆動するようにしている。これにより、別々の画素駆動回路により駆動する場合に、対向する別方向から駆動されることによる輝度の差が生じても、人の目に認識されにくく、表示品質の低下を招くことなく、小型化及び高精細化が可能な表示装置を提供することができるようになる。
【００３１】
（１０）本発明の第１０の態様に係る表示装置では、第３の態様乃至第９の態様のいずれかにおいて、前記第１の画素駆動回路及び前記第２の画素駆動回路は、前記画素領域が形成される基板上に形成される。
【００３２】
本態様によれば、画素領域、第１の画素駆動回路及び第２の画素駆動回路が同一基板に形成され、画質低下を引き起こすことなく、より一層の小型化及び高精細化が可能な表示装置を提供することができるようになる。
【００３３】
（１１）本発明の第１１の態様に係る表示装置では、第３の態様乃至第１０の態様のいずれかにおいて、前記第１の画素及び前記第２の画素の各々は、有機エレクトロルミネッセンス素子を含む。
【００３４】
本態様によれば、画質低下を引き起こすことなく、小型化及び高精細化が可能な有機エレクトロルミネッセンス表示装置を提供することができるようになる。
【００３５】
（１２）本発明の第１２の態様は、電子機器が、第１の態様又は第２の態様に記載の画素駆動回路を含む。
【００３６】
本態様によれば、高精細の画素により表示が可能な電子機器の小型化を図ることができるようになる。
【００３７】
（１３）本発明の第１３の態様は、電子機器が、第３の態様乃至第１１の態様のいずれか記載の表示装置を含む。
【００３８】
本態様によれば、高精細の画素により表示が可能な電子機器の小型化を図ることができるようになる。
【図面の簡単な説明】
【００３９】
【図１】本発明の一実施形態に係る表示装置の原理的な第１の構成図。
【図２】本実施形態における表示装置の原理的な第２の構成図。
【図３】本実施形態における表示装置の具体的な構成例のブロック図。
【図４】本実施形態における第１の画素駆動回路の構成の概要を示す図。
【図５】図４の第１の画素駆動回路における画素データの取込タイミングの一例を示す図。
【図６】図４の構成が適用された図３の表示装置の駆動方法のフロー図。
【図７】図３の画素領域に形成される画素を構成するサブ画素の構成例の回路図。
【図８】図７のサブ画素の駆動波形の一例を示す図。
【図９】第１の画素駆動回路の構成例のブロック図。
【図１０】走査ラインに対応した補正値の説明図。
【図１１】図１１（Ａ）は第１の画素駆動回路における走査ラインに対応した補正値の説明図。図１１（Ｂ）は第２の画素駆動回路における走査ラインに対応した補正値の説明図。
【図１２】デマルチプレクサーの選択順序に対応した補正値の説明図。
【図１３】画素データ補正回路において用いられる加算値の説明図。
【図１４】図９のデマルチプレクサーの動作説明図。
【図１５】本実施形態における表示装置の具体的な回路配置例を示す図。
【図１６】本実施形態の変形例における表示装置の原理的な構成例を示す図。
【図１７】図１７（Ａ）は本実施形態又はその変形例における表示装置が適用されたモバイル型のパーソナルコンピューターの構成の斜視図。図１７（Ｂ）は本実施形態又はその変形例における表示装置が適用された携帯電話機の構成の斜視図。
【発明を実施するための形態】
【００４０】
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の課題を解決するために必須の構成要件であるとは限らない。
【００４１】
〔表示装置〕
まず、画質低下を引き起こすことなく、小型化及び高精細化が可能な本発明の一実施形態に係る表示装置について説明する。
【００４２】
図１に、本実施形態における表示装置の原理的な第１の構成図を示す。図１は、画素領域に配列される複数の画素のうち水平方向に隣接して配置される第１の画素及び第２の画素のみを模式的に表している。
【００４３】
本実施形態における表示装置１０は、画素領域２０が形成される基板上に、ゲート選択回路３０と、第１の画素駆動回路４０と、第２の画素駆動回路５０とを備えている。画素領域２０には、第１の画素Ｐ１と、第２の画素Ｐ２とが形成されている。第１の画素Ｐ１及び第２の画素Ｐ２の各々は、同様の構成を有しており、Ｒ成分（第１の色成分）のサブ画素、Ｇ成分（第３の色成分）のサブ画素、及びＢ成分（第２の色成分）のサブ画素を含む。具体的には、第１の画素Ｐ１は、Ｒ成分のサブ画素Ｒ１、Ｇ成分のサブ画素Ｇ１、及びＢ成分のサブ画素Ｂ１を含む。第２の画素Ｐ２は、Ｒ成分のサブ画素Ｒ２、Ｇ成分のサブ画素Ｇ２、及びＢ成分のサブ画素Ｂ２を含む。
【００４４】
第１の画素駆動回路４０及び第２の画素駆動回路５０は、画素領域２０を挟む位置に対向配置される。具体的には、画素領域２０の縁部の第１の辺側に第１の画素駆動回路４０が配置され、該画素領域２０の縁部の辺のうち第１の辺に対向する第２の辺側に第２の画素駆動回路５０が配置される。即ち、第１の画素Ｐ１及び第２の画素Ｐ２は、第１の画素駆動回路４０、画素領域２０、及び第２の画素駆動回路５０が並ぶ垂直方向（第１の方向）と交差する水平方向（第２の方向）に、隣接して配置される。
【００４５】
第１の画素駆動回路４０は、駆動信号が供給されるデータ線ＤＲ１，ＤＲ２，ＤＢ２を介して、第１の画素Ｐ１を構成するＲ成分のサブ画素Ｒ１と、第２の画素Ｐ２を構成するＲ成分のサブ画素Ｒ２及びＢ成分のサブ画素Ｂ２とに接続される。第２の画素駆動回路５０は、駆動信号が供給されるデータ線ＤＧ１，ＤＢ１，ＤＧ２を介して、第１の画素Ｐ１を構成するＧ成分のサブ画素Ｇ１及びＢ成分のサブ画素Ｂ１と、第２の画素Ｐ２を構成するＧ成分のサブ画素Ｇ２とに接続される。ゲート選択回路３０は、ゲート制御信号が供給されるゲート線Ｇ１を介して、第１の画素Ｐ１及び第２の画素Ｐ２を構成する各サブ画素に接続される。
【００４６】
ゲート選択回路３０は、ゲート線Ｇ１を含む複数のゲート線の各々を１垂直走査期間内に順番に選択し、選択したゲート線にゲート制御信号を供給する。ゲート選択回路３０によりゲート線Ｇ１にゲート制御信号が供給され、第１の画素Ｐ１及び第２の画素Ｐ２が選択されると、第１の画素駆動回路４０及び第２の画素駆動回路５０は、第１の画素Ｐ１及び第２の画素Ｐ２を駆動する。このとき、第１の画素駆動回路４０は、第１の画素Ｐ１を構成するＲ成分のサブ画素Ｒ１と、第２の画素Ｐ２を構成するＲ成分のサブ画素Ｒ２及びＢ成分のサブ画素Ｂ２とを駆動する。具体的には、第１の画素駆動回路４０は、各サブ画素に対応した駆動信号を、対応するサブ画素に供給することでサブ画素を駆動する。第２の画素駆動回路５０は、第１の画素Ｐ１を構成するＧ成分のサブ画素Ｇ１及びＢ成分のサブ画素Ｂ１と、第２の画素Ｐ２を構成するＧ成分のサブ画素Ｇ２とを駆動する。即ち、第２の画素駆動回路５０は、各サブ画素に対応した駆動信号を、対応するサブ画素に供給することでサブ画素を駆動する。
【００４７】
従って、画素領域２０は、第１の画素駆動回路４０のみに駆動されるＲ成分のサブ画素と、第２の画素駆動回路５０のみに駆動されるＧ成分のサブ画素と、第１の画素駆動回路４０又は第２の画素駆動回路５０によって駆動されるＢ成分のサブ画素とを有する。これにより、第１の画素駆動回路４０は、水平方向に並ぶ画素のうち偶数番目の画素を構成するＢ成分のサブ画素を駆動することができる。そして、第２の画素駆動回路５０は、水平方向に並ぶ画素のうち奇数番目の画素を構成するＢ成分のサブ画素を駆動することができる。奇数番目の画素（奇数画素）は、水平方向に並ぶ複数の画素のうち例えば第１の画素Ｐ１、第３の画素Ｐ３、第５の画素Ｐ５、・・・に相当する。偶数番目の画素（偶数画素）は、水平方向に並ぶ複数の画素のうち例えば第２の画素Ｐ２、第４の画素Ｐ４、第６の画素Ｐ６、・・・に相当する。
【００４８】
以上のように、本実施形態によれば、第１の画素駆動回路４０及び第２の画素駆動回路５０を、画素領域２０を挟む位置に対向配置することにより、各画素駆動回路が、水平方向に並ぶ画素を構成する全サブ画素を駆動する必要がなくなる。この結果、本実施形態によれば、画素ピッチと、駆動部分の回路のピッチを揃えることができるようになる。これによりチップ上のデッドスペースがなくなり、チップコストを最小限に抑えることができるようになる。
【００４９】
また、第１の画素駆動回路４０及び第２の画素駆動回路５０を、画素領域２０を挟む位置に対向配置することにより、両方の画素駆動回路のばらつきが大きく変わってしまうおそれがある。そこで、図１に示すように、第１の画素駆動回路４０はＲ成分のサブ画素専用とし、第２の画素駆動回路５０はＧ成分のサブ画素専用とした。そして、Ｒ成分及びＧ成分より視感度が低いＢ成分については、第１の画素駆動回路４０が偶数番目のＢ成分のサブ画素を駆動し、第２の画素駆動回路５０が奇数番目のＢ成分のサブ画素を駆動するようにした。これにより、色の調整を行いやすくなる。例えば赤の中間調を全面に表示させ表示ムラの補正を行う場合、第１の画素駆動回路４０により補正を行うことができる。また、例えば緑の中間調の表示ムラの補正を行う場合、第２の画素駆動回路５０により補正を行うことができる。そして、青は、赤や緑より視感度が低いことから、対向する別方向から駆動されることによる輝度の差が生じても問題にならず、それぞれ個別に調整することが可能となる。この結果、同一階調を表示させた場合でも、縦方向の筋が現れることなく、小型化及び高精細化が可能な表示装置を提供することができるようになる。
【００５０】
更に、画素ピッチがより一層小さい場合に適用するため、各画素駆動回路は、時分割多重された駆動信号を複数のデータ線に出力する時分割駆動を行うためのデマルチプレクサーを備えることが望ましい。この場合、第１の画素駆動回路は、時分割されたＲ成分の駆動信号を複数のＲ成分のサブ画素に出力する２Ｎ（Ｎは自然数）個のデマルチプレクサーと、時分割されたＢ色成分の駆動信号を複数のＢ成分のサブ画素に出力するＮ個のデマルチプレクサーとを含む。同様に、第２の画素駆動回路は、時分割されたＧ色成分の駆動信号を複数のＧ成分サブ画素に出力する２Ｎ個のデマルチプレクサーと、時分割されたＢ色成分の駆動信号を複数のＢ成分のサブ画素に出力するＮ個のデマルチプレクサーとを含む。
【００５１】
図２に、本実施形態における表示装置の原理的な第２の構成図を示す。図２は、図１と同様に、表示装置がデマルチプレクサーを用いて駆動される構成を模式的に表し、図１と同様の部分には同一符号を付し、適宜説明を省略する。なお、図２において、デマルチプレクサーをＤＭＵＸと表記している。
【００５２】
表示装置１０ａは、画素領域２０が形成される基板上に、第１の画素駆動回路１００と、第２の画素駆動回路２００と、ゲート選択回路３００とを備えている。画素領域２０には、第１の画素Ｐ１〜第Ｙ（Ｙは２以上の整数）の画素ＰＹが形成されている。第１の画素Ｐ１〜第Ｙの画素ＰＹの各々は、同様の構成を有しており、Ｒ成分のサブ画素、Ｇ成分のサブ画素、及びＢ成分のサブ画素を含む。
【００５３】
第１の画素駆動回路１００及び第２の画素駆動回路２００は、画素領域２０を挟む位置に対向配置される。具体的には、画素領域２０の縁部の第１の辺側に第１の画素駆動回路１００が配置され、該画素領域２０の縁部の辺のうち第１の辺に対向する第２の辺側に第２の画素駆動回路２００が配置される。従って、第１の画素Ｐ１〜第Ｙの画素ＰＹは、第１の画素駆動回路１００、画素領域２０、及び第２の画素駆動回路２００が並ぶ垂直方向と交差する水平方向に、隣接して配置される。
【００５４】
第１の画素駆動回路１００は、対応する駆動信号が時分割で供給されるデータ線を介して、第１の画素Ｐ１〜第Ｙの画素ＰＹの各々を構成するＲ成分のサブ画素と、偶数画素を構成するＢ成分のサブ画素とに接続される。第１の画素駆動回路１００は、第１のＲ成分用デマルチプレクサー１１０１〜第２ＮのＲ成分用デマルチプレクサー１１０２Ｎと、第１のＢ成分用のデマルチプレクサー１２０１〜第ＮのＢ成分用デマルチプレクサー１２０Ｎとを備えている。第１のＲ成分用デマルチプレクサー１１０１〜第２ＮのＲ成分用デマルチプレクサー１１０２Ｎ、及び第１のＢ成分用のデマルチプレクサー１２０１〜第ＮのＢ成分用デマルチプレクサー１２０Ｎの各々は、同様の構成を有している。各デマルチプレクサーは、１水平走査期間を複数の期間に分割することにより得られる各期間に、時分割多重された駆動信号を分配して互いに異なるデータ線に出力する。
【００５５】
第２の画素駆動回路２００は、対応する駆動信号が時分割で供給されるデータ線を介して、第１の画素Ｐ１〜第Ｙの画素ＰＹの各々を構成するＧ成分のサブ画素と、奇数画素を構成するＢ成分のサブ画素とに接続される。第２の画素駆動回路２００は、第１のＧ成分用デマルチプレクサー２１０１〜第２ＮのＧ成分用デマルチプレクサー２１０２Ｎと、第１のＢ成分用のデマルチプレクサー２２０１〜第ＮのＢ成分用デマルチプレクサー２２０Ｎとを備えている。第１のＧ成分用デマルチプレクサー２１０１〜第２ＮのＧ成分用デマルチプレクサー２１０２Ｎ、及び第１のＢ成分用のデマルチプレクサー２２０１〜第ＮのＢ成分用デマルチプレクサー２２０Ｎの各々は、同様の構成を有している。各デマルチプレクサーは、１水平走査期間を複数の期間に分割することにより得られる各期間に、時分割多重された駆動信号を分配して互いに異なるデータ線に出力する。
【００５６】
ゲート選択回路３００は、ゲート制御信号が供給されるゲート線Ｇ１を介して、第１の画素Ｐ１〜第Ｙの画素ＰＹの各々を構成する各サブ画素に接続される。
【００５７】
ゲート選択回路３００によりゲート線Ｇ１にゲート制御信号が供給され、第１の画素Ｐ１〜第Ｙの画素ＰＹが選択されると、第１の画素駆動回路１００及び第２の画素駆動回路２００は、第１の画素Ｐ１〜第Ｙの画素ＰＹを駆動する。このとき、第１の画素駆動回路１００は、ゲート制御信号により選択されている期間に各デマルチプレクサーにより、対応するサブ画素に駆動信号を供給する。Ｒ成分のサブ画素に対して、第１のＲ成分用デマルチプレクサー１１０１〜第２ＮのＲ成分用デマルチプレクサー１１０２Ｎにより駆動信号が供給される。偶数画素のＢ成分のサブ画素に対して、第１のＢ成分用のデマルチプレクサー１２０１〜第ＮのＢ成分用デマルチプレクサー１２０Ｎにより駆動信号が供給される。同様に、第２の画素駆動回路２００は、ゲート制御信号により選択されている期間に、各デマルチプレクサーにより、対応するサブ画素に駆動信号を供給する。Ｇ成分のサブ画素に対して、第１のＧ成分用デマルチプレクサー２１０１〜第２ＮのＧ成分用デマルチプレクサー２１０２Ｎにより駆動信号が供給される。奇数画素のＢ成分のサブ画素に対して、第１のＢ成分用のデマルチプレクサー２２０１〜第ＮのＢ成分用デマルチプレクサー２２０Ｎにより駆動信号が供給される。
【００５８】
即ち、画素領域２０は、第１の画素駆動回路１００のみに駆動されるＲ成分のサブ画素と、第２の画素駆動回路２００のみに駆動されるＧ成分のサブ画素と、両方の画素駆動回路によって駆動されるＢ成分のサブ画素とを有する。
【００５９】
以上のように、図２の構成によれば、画素ピッチと、駆動部分の回路のピッチを揃えることができるようになり、図１の構成と同様の効果を得ることができる。これによりチップ上のデッドスペースがなくなり、チップコストを最小限に抑えることができるようになる。しかも、デマルチプレクサーにより各サブ画素の駆動信号を供給するようにしたので、画素ピッチがより小さくなった場合でも、駆動部分の回路のピッチを揃えることができ、より高精細化にも対応することができるようになる。
【００６０】
また、第１の画素駆動回路１００は、２Ｎ個のＲ成分用のデマルチプレクサーとＮ個のＢ成分用のデマルチプレクサーとを備え、第２の画素駆動回路２００は、２Ｎ個のＧ成分用のデマルチプレクサーとＮ個のＢ成分用のデマルチプレクサーとを備えている。これにより、同一構成のデマルチプレクサーを採用することができるので、画素駆動回路の構成の簡素化やレイアウト配置の容易化を図ることができるようになる。
【００６１】
〔詳細な構成例〕
次に、本実施形態における表示装置の具体的な構成例について説明する。以下では、画素が表示素子として発光素子である有機ＥＬ素子を備え、各画素駆動回路が、デマルチプレクサーにより１８分割された駆動信号を各サブ画素に分配するものとする。
【００６２】
図３に、本実施形態における表示装置の具体的な構成例のブロック図を示す。図３において、図２と同様の部分には同一符号を付し、適宜説明を省略する。
【００６３】
表示装置１０ａは、図２の構成に加えて、制御回路３３０が追加された構成を有している。また、図３では、図２のゲート選択回路３００に代えて、第１のゲート選択回路３１０及び第２のゲート選択回路３２０が設けられている。画素領域２０には、第１の画素Ｐ１及び第２の画素Ｐ２を含む複数の画素がマトリックス状に配列される。
【００６４】
制御回路３３０は、表示装置１０ａの外部から供給される画素データや表示タイミング信号の受信インターフェース処理を行い、表示装置１０ａの各部を制御する。また、制御回路３３０は、外部から供給されたＲ成分の画素データ、Ｇ成分の画素データ、及びＢ成分の画素データのうち、Ｒ成分の画素データ、及び偶数画素のＢ成分の画素データを第１の画素駆動回路１００に供給する。更に、制御回路３３０は、外部から供給されたＲ成分の画素データ、Ｇ成分の画素データ、及びＢ成分の画素データのうち、Ｇ成分の画素データ、及び奇数画素のＢ成分の画素データを第２の画素駆動回路２００に供給する。
【００６５】
第１のゲート選択回路３１０及び第２のゲート選択回路３２０は、画素領域２０に設けられた画素に接続されるゲート線を同時に選択し、選択したゲート線にアクティブのゲート制御信号を供給する。これにより、ゲート線が長い配線になったとしても、ゲート選択回路に近い画素や遠い画素にかかわらず、１走査ライン分の画素を確実に選択することができる。このような第１のゲート選択回路３１０及び第２のゲート選択回路３２０の各々は、シフトレジスターと、バッファーとにより構成することができる。シフトレジスターは、ゲート線を走査ラインとして選択するための選択パルスをシフトする。バッファーは、シフトレジスターによりシフトされる選択パルスをバッファリングして各ゲート線にゲート制御信号として出力する。
【００６６】
ところで、高精細な表示を行うために、各サブ画素の階調ビット数の多ビット化が進むと、サブ画素の画素データを分配するためのバスの配線領域が増大する。そこで、本実施形態では、第１の画素駆動回路１００及び第２の画素駆動回路２００において、次のようにサブ画素の画素データの取り込みを工夫することで、画素データを分配するバスの配線領域が小さくなるようにしている。以下では、第１の画素駆動回路１００の構成と第２の画素駆動回路２００の構成が同様であるものとし、第１の画素駆動回路１００の構成について説明する。
【００６７】
図４に、本実施形態における第１の画素駆動回路１００の構成の概要を示す。図４では、画素領域２０に隣接して形成される画素Ｐａ，Ｐｂもあわせて図示ししている。
【００６８】
第１の画素駆動回路１００は、シフトレジスターＳＲと、第１のラッチＬＡＴ１〜第３のラッチＬＡＴと、ラインラッチＬＬＡＴと、駆動部ＤＲＶとを備えることができる。シフトレジスターＳＲは、所与の取込開始クロックＣＬＫ０を動作クロックに同期してシフトし、取込クロックＣＬＫ１（第１の取込クロック），ＣＬＫ２（第１の取込クロック），・・・を順番に出力する。取込クロックＣＬＫ２は、動作クロックに同期して取込クロックＣＬＫ１をシフトすることにより得られる。
【００６９】
第１のラッチＬＡＴ１、第２のラッチＬＡＴ２、及び第３のＬＡＴ３の各々は、２Ｍ（Ｍは２以上の整数）ビットの画素データをラッチする。第１のラッチＬＡＴ１は、第２のラッチＬＡＴ２、及び第３のＬＡＴ３の各々は、シフトレジスターＳＲからの対応する取込クロックに基づいて、図示しないバス上のサブ画素の画素データを取り込む。
【００７０】
具体的には、第１のラッチＬＡＴ１は、取込クロックＣＬＫ１に基づいて、画素Ｐａを構成するＲ成分のサブ画素用の２Ｍビットの画素データをラッチする。第２のラッチＬＡＴ２は、取込クロックＣＬＫ１に基づいて、画素Ｐｂを構成するＢ色成分のサブ画素用のＭビットの第１の画素データをラッチする。更に、第２のラッチＬＡＴ２は、取込クロックＣＬＫ２に基づいて、画素Ｐｂを構成するＢ色成分のサブ画素用のＭビットの第２の画素データをラッチする。第１の画素データと第２の画素データとにより、Ｂ成分のサブ画素の２Ｍビットの画素データとなる。第３のラッチＬＡＴ３は、取込クロックＣＬＫ２に基づいて、画素Ｐｂを構成するＲ成分のサブ画素用の２Ｍビットの画素データをラッチする。なお、図４では図示を省略しているが、他の複数組のラッチ群を設け、各組のラッチ群が、第１のラッチＬＡＴ１〜第３のラッチＬＡＴ３と同様に、シフトレジスターＳＲにより出力される他の取込クロックに基づいて画素データをラッチする。
【００７１】
ラインラッチＬＬＡＴは、第１のラッチＬＡＴ１〜第３のラッチＬＡＴ３を含む複数のラッチにラッチされた画素データを一斉に取り込む。
【００７２】
駆動部ＤＲＶは、ラインラッチＬＬＡＴに取り込まれた画素データに基づいて、各画素を構成する各サブ画素を駆動する。具体的には、駆動部ＤＲＶは、画素Ｐａを構成する各色成分のサブ画素及び画素Ｐｂを構成する各色成分のサブ画素を駆動する。即ち、駆動部ＤＲＶは、第１のラッチＬＡＴ１にラッチされた画素データに基づいて、画素Ｐａを構成するＲ成分のサブ画素を駆動することができる。また、駆動部ＤＲＶは、第２のラッチＬＡＴ２にラッチされた画素データに基づいて、画素Ｐｂを構成するＢ色成分のサブ画素を駆動することができる。更に、駆動部ＤＲＶは、第３のラッチＬＡＴ３にラッチされた画素データに基づいて、画素Ｐｂを構成するＲ成分のサブ画素を駆動することができる。
【００７３】
より詳細には、駆動部ＤＲＶは、ラインラッチＬＬＡＴにラッチされた画素データに基づいて、画素Ｐａを構成するＲ成分のサブ画素及び画素Ｐｂを構成するＲ成分のサブ画素を時分割駆動する。ラインラッチＬＬＡＴにラッチされた画素データは、第１のラッチＬＡＴ１にラッチされた画素データ及び第２のラッチＬＡＴ２に相当する。そのため、駆動部ＤＲＶは、Ｒ用の出力アンプＡＭＰ１と、Ｒ用のデマルチプレクサーＤＭＵＸ１とを少なくとも備える。また、同様に、駆動部ＤＲＶは、ラインラッチＬＬＡＴにラッチされた画素データに基づいて、偶数画素を構成するＢ成分のサブ画素を時分割駆動する。そのため、駆動部ＤＲＶは、Ｂ用の出力アンプＡＭＰ２と、Ｂ用のデマルチプレクサーＤＭＵＸ２とを少なくとも備える。
【００７４】
図５に、図４の第１の画素駆動回路１００における画素データの取込タイミングの一例を示す。図５は、横軸に時間軸を表し、取込開始クロックＣＬＫ０、取込クロックＣＬＫ１，ＣＬＫ２、画素データが伝送されるバス、第１のラッチＬＡＴ１〜第３のラッチＬＡＴ３の動作タイミング例を表す。
【００７５】
シフトレジスターＳＲは、動作クロックに同期して取込開始クロックＣＬＫ０をシフトさせて、取込クロックＣＬＫ１，ＣＬＫ２を順次出力していく。第１の画素駆動回路１００と制御回路３３０との間には、Ｒ成分用のサブ画素の画素データが時分割で伝送される２Ｍビット幅の第１のバスと、Ｂ成分用サブ画素の画素データが時分割で伝送されるＭビット幅の第２のバスとが接続されている。第１のバスには、Ｒ成分用のサブ画素の画素データＲＤ１，ＲＤ２、・・・が、動作クロックに同期して時分割で伝送される。第２のバスには、偶数画素を構成するＢ成分用のサブ画素Ｂ２の画素データＢＤ１の上位Ｍビット（又は下位Ｍビット）のデータＢＤ１１、画素データＢＤ１の下位Ｍビット（又は上位Ｍビット）のデータＢＤ１２が動作クロックに同期して時分割で伝送される。第２のバスには、続いて、次の偶数画素を構成するＢ成分用のサブ画素Ｂ４の画素データＢＤ２の上位ＭビットのデータＢＤ２１、画素データＢＤ２の下位ＭビットのデータＢＤ２２、・・・が動作クロックに同期して時分割で伝送される。
【００７６】
第１のラッチＬＡＴ１は、取込クロックＣＬＫ１に同期して、第１のバス上の画素データＲＤ１をラッチする。第２のラッチＬＡＴ１は、取込クロックＣＬＫ１に同期して、第２のバス上の画素データＢＤ１１をラッチし、取込クロックＣＬＫ２に同期して、第２のバス上の画素データＢＤ１２をラッチする。第３のラッチＬＡＴ３は、取込クロックＣＬＫ２に同期して、第１のバス上の画素データＲＤ２をラッチする。第１のラッチＬＡＴ１〜第３のラッチＬＡＴ３以外の別のラッチも、同様に、シフトレジスターＳＲからの取込クロックに同期して、第１のバス又は第２のバス上の画素データを取り込むことができる。
【００７７】
なお、図４及び図５では、第１の画素駆動回路１００について説明したが、Ｒ成分をＧ成分に置き換え、且つ、Ｂ成分について偶数画素を奇数画素に置き換えることで、第２の画素駆動回路２００についても同様である。
【００７８】
以上のように、本実施形態によれば、図３に示すように画素領域の上下に配置される各画素駆動回路に画素データを分配する場合に、３Ｍビットのバス幅の配線領域を設けるだけでよい。従って、本実施形態によれば、画質低下を引き起こすことなく、小型化及び高精細化が可能な表示装置に好適な画素駆動回路を提供することができる。
【００７９】
図６に、図４の構成が適用された図３の表示装置１０ａの駆動方法のフロー図を示す。
【００８０】
外部の図示しない画素データ供給装置からＲＧＢの色成分毎の画素データが供給された制御回路３３０は、対応するサブ画素の画素データを第１の画素駆動回路１００及び第２の画素駆動回路２００に分配する。具体的には、制御回路３３０は、図示しない画素データ供給装置からの画素データのうち、Ｒ成分の画素データ、及び偶数画素のＢ成分の画素データを第１の画素駆動回路１００に分配する（ステップＳ１、第１の分配ステップ）。続いて、制御回路３３０は、図示しない画素データ供給装置からの画素データのうち、Ｇ成分の画素データ、及び奇数画素のＢ成分の画素データを第２の画素駆動回路２００に分配する（ステップＳ２、第２の分配ステップ）。ステップＳ１及びステップＳ２は、逆の順序であってもよいが、同時に行うことが望ましい。
【００８１】
次に、第１の画素駆動回路１００及び第２の画素駆動回路２００の各々のシフトレジスターは、取込開始クロックのシフトを開始して、順次、取込クロックをシフトしていく（ステップＳ３）。その後、各画素駆動回路は、取込クロックに同期して、２Ｍビットの画素データと、Ｍビットの画素データを取り込む（ステップＳ４）。具体的には、第１の画素駆動回路１００は、取込クロックに同期して、２ＭビットのＲ成分のサブ画素の画素データと、偶数画素を構成するＭビットのＢ成分のサブ画素の画素データを取り込む。第２の画素駆動回路２００は、取込クロックに同期して、２ＭビットのＧ成分のサブ画素の画素データと、奇数画素を構成するＭビットのＢ成分のサブ画素の画素データを取り込む。
【００８２】
１水平走査分のサブ画素の画素データの取り込みが終了するまでステップＳ１に戻り、繰り返す（ステップＳ５：Ｎ）。１水平走査分のサブ画素の画素データの取り込みが終了すると（ステップＳ５：Ｙ）、第１の画素駆動回路１００及び第２の画素駆動回路２００は、対応するサブ画素を駆動する。即ち、第１の画素駆動回路１００は、ステップＳ４において取り込まれた画素データを用いて、時分割駆動により、Ｒ成分のサブ画素、及び偶数番目の画素を構成するＢ成分のサブ画素を駆動する（ステップＳ６、第１の駆動ステップ）。続いて、第２の画素駆動回路２００は、ステップＳ４において取り込まれた画素データを用いて、時分割駆動により、Ｇ成分のサブ画素、及び奇数番目の画素を構成するＢ成分のサブ画素を駆動する（ステップＳ７、第２の駆動ステップ）。ステップＳ６及びステップＳ７は、逆の順序であってもよいが、同時に行うことが望ましい。
【００８３】
〔具体的な構成例〕
以下、本実施形態における第１の画素駆動回路１００（第２の画素駆動回路２００）及び表示装置１０ａの具体的な構成例について説明する。
【００８４】
図７に、図３の画素領域２０に形成される画素を構成するサブ画素の構成例の回路図を示す。図７は、第１の画素Ｐ１を構成するＲ成分のサブ画素Ｒ１の構成例を表すが、第１の画素Ｐ１を構成する他の色成分のサブ画素や、他の画素を構成するサブ画素も同様の構成を有している。
【００８５】
サブ画素Ｒ１は、ゲート制御トランジスターＧＴｒと、駆動トランジスターＤＴｒと、保持キャパシターＣ１と、有機ＥＬ素子ＨＣとを備えている。ゲート制御トランジスターＧＴｒは、ソースに第１の画素駆動回路１００により駆動信号が供給されるデータ線ＤＲが接続され、ゲートにゲート線Ｇ１が接続され、ドレインに駆動トランジスターＤＴｒのゲートが接続されている。保持キャパシターＣ１は、一端に、高電位側電源電圧ＶＤＤＨが供給される電源線が接続され、他端に、駆動トランジスターＤＴｒのゲートが接続されている。駆動トランジスターＤＴｒは、ソースに高電位側電源電圧ＶＤＤＨが供給される電源線が接続され、ドレインに有機ＥＬ素子ＨＣのアノード側が接続されている。有機ＥＬ素子ＨＣは、カソード側に低電位側電源電圧ＶＳＳが供給される電源線が接続されている。
【００８６】
図８に、図７のサブ画素Ｒ１の駆動波形の一例を示す。図８は、横軸を時間軸とし、データ線ＤＲの駆動信号とゲート線Ｇ１に供給されるゲート制御信号の波形を模式的に表したものである。
【００８７】
ゲート選択回路３００によりゲート線Ｇ１が選択され、ゲート制御信号がアクティブになると、ゲート制御トランジスターＧＴｒがオンとなる。そして、第１の画素駆動回路１００によりデータ線ＤＲに供給されるアナログ信号である駆動信号が、保持キャパシターＣ１に印加される。保持キャパシターＣ１は、該駆動信号に対応した電荷を保持し、保持された電荷に対応した電圧が駆動トランジスターＤＴｒのゲートに供給される。駆動トランジスターＤＴｒは、このゲート電圧によって制御され、有機ＥＬ素子ＨＣに電流が流れて発光する。
【００８８】
図９に、第１の画素駆動回路１００の構成例のブロック図を示す。図９は、Ｒ成分用の１つのデマルチプレクサーに対応する構成例のブロック図を表しており、デマルチプレクサー単位で同様の構成が追加される。図９は、第１の画素駆動回路１００の構成例について図示するが、第２の画素駆動回路２００の構成も同様である。
【００８９】
第１の画素駆動回路１００は、シフトレジスター３５０と、ラッチ３５２と、ラインラッチ３５４と、時分割スイッチ３５６と、出力アンプデコーダー３５８と、補正ラッチ３６０と、出力アンプ補正回路３６２とを備えている。更に、第１の画素駆動回路１００は、画素データ補正回路３６４と、ＤＡＣ（Digital-Analog Convertor）３６６と、出力アンプ３６８と、デマルチプレクサー３７０とを備えている。
【００９０】
シフトレジスター３５０は、所与の取込開始クロックを動作クロックに同期してシフトすることにより、取込クロックを順次出力する。シフトレジスター３５０によって出力された取込クロックは、ラッチ３５２に供給される。シフトレジスター３５０は、図４のシフトレジスターＳＲに相当する。
【００９１】
ラッチ３５２は、Ｒ成分のサブ画素、及び偶数画素のＢ成分のサブ画素に対応した画素データＲＤが供給される。なお、第２の画素駆動回路２００が備えるラッチには、Ｇ成分のサブ画素、及び奇数画素のＢ成分のサブ画素に対応した画素データが供給される。ラッチ３５２は、複数のフリップフロップを備え、各フリップフロップにシフトレジスター３５０から取込クロックが入力される。ラッチ３５２は、シフトレジスター３５０からの取込クロックにより、所与の取り込みビット数単位で画素データＲＤを取り込む。ラッチ３５２を構成する複数のラッチは、図４の第１のラッチＬＡＴ１〜第３のラッチＬＡＴ３に相当する。
【００９２】
ラインラッチ３５４には、ラッチ信号ＬＡＴが入力されている。ラインラッチ３５４は、ラッチ３５２により取り込まれた画素データを、ラッチ信号ＬＡＴに同期して取り込むことで、１水平走査分の画素データをラッチする。これにより、ラインラッチ３５４には、１水平走査分の画素データとして、Ｒ成分のサブ画素の画素データ、及び偶数画素のＢ成分のサブ画素の画素データがラッチされる。なお、第２の画素駆動回路２００が備えるラインラッチには、１水平走査分の画素データとして、Ｇ成分のサブ画素の画素データ、及び奇数画素のＢ成分のサブ画素の画素データがラッチされる。ラインラッチ３５４は、図４のラインラッチＬＬＡＴに相当する。
【００９３】
時分割スイッチ３５６には、１水平走査期間を１８分割した時分割タイミング信号ＳＥＬが入力される。時分割スイッチ３５６は、時分割タイミング信号ＳＥＬに基づいて、ラインラッチ３５４に取り込まれた１水平走査分の画素データが１８回にわたって読み出され、出力アンプ補正回路３６２に順番に供給される。
【００９４】
出力アンプデコーダー３５８には、第１の画素駆動回路１００が有する複数の出力アンプを１つずつ選択するための出力アンプ選択信号ＳＥＬＡＭＰが入力される。出力アンプデコーダー３５８は、出力アンプ選択信号ＳＥＬＡＭＰに基づいて、第１の画素駆動回路１００が有する複数の出力アンプの１つを選択するためのデコード処理を行う。
【００９５】
補正ラッチ３６０は、出力アンプデコーダー３５８におけるデコード処理により選択された出力アンプの補正値ＡＤ１をラッチする。この補正値は、第１の画素駆動回路１００が有する複数の出力アンプのばらつきを補正するためのものであり、出力アンプ選択信号ＳＥＬＡＭＰに基づいて選択された出力アンプに対応した補正値が補正ラッチ３６０にラッチされる。なお、第１の画素駆動回路１００又は制御回路３３０が、出力アンプ補正値レジスターを有し、この出力アンプ補正値レジスターに、上記の出力アンプの補正値の設定が可能に構成されていることが望ましい。
【００９６】
出力アンプ補正回路３６２は、時分割タイミング信号ＳＥＬに同期してラインラッチ３５４から読み出された画素データを、補正ラッチ３６０にラッチされた補正値に基づいて補正する。具体的には、出力アンプ補正回路３６２は、時分割タイミング信号ＳＥＬに同期してラインラッチ３５４から読み出された画素データと、補正ラッチ３６０にラッチされた補正値とをサブ画素単位で加算し、加算後の画素データを出力する。これにより、出力アンプのばらつきに起因したばらつきを補正することができる。
【００９７】
画素データ補正回路３６４（第１の画素データ補正回路）には、走査ラインに対応した補正値と、デマルチプレクサー３７０の選択順序に対応した補正値とを加算した加算値ＡＤ２が入力される。そして、画素データ補正回路３６４は、出力アンプ補正回路３６２により補正された画素データを、加算値ＡＤ２に基づいて補正する。具体的には、画素データ補正回路３６４は、出力アンプ補正回路３６２により補正された画素データと、加算値ＡＤ２とをサブ画素単位で加算し、加算後の画素データを出力する。
【００９８】
ここで、走査ラインに対応した補正値と、デマルチプレクサー３７０の選択順序に対応した補正値とについて説明する。
【００９９】
図１０に、走査ラインに対応した補正値の説明図を示す。図１０は、画素領域２０と、第１の画素駆動回路１００及び第２の画素駆動回路２００を模式的に表したものである。
【０１００】
走査ラインとして１水平走査期間毎にゲート線が順次選択され、選択されたゲート線に接続される画素毎に順番に選択されることで画素領域２０に配列される複数の画素が走査される。図１０では、走査ラインＬ１〜ＬＺ（Ｚは２以上の整数）が順次選択されるものとする。このとき、走査ラインＬ１〜ＬＺのほとんど走査ラインについては、第１の画素駆動回路１００からの距離Ｄ１と第２の画素駆動回路２００からの距離Ｄ２とが異なる。そのため、選択された走査ラインを構成する画素は、各画素駆動回路からの配線長が異なるために寄生抵抗と寄生容量の影響が異なり、同一階調を表示させたとしても微妙に輝度が変わってしまう。そこで、本実施形態では、配線長が異なることに起因した輝度変化の影響が小さくなるように、各画素駆動回路が、走査ラインに対応した補正値に基づいて画素データを補正する。
【０１０１】
図１１（Ａ）、図１１（Ｂ）に、走査ラインに対応した補正値の説明図を示す。図１１（Ａ）は、第１の画素駆動回路１００における走査ラインに対応した補正値の説明図を表す。図１１（Ｂ）は、第２の画素駆動回路２００における走査ラインに対応した補正値の説明図を表す。
【０１０２】
第１の画素駆動回路１００における走査ラインに対応した補正値は、図１１（Ａ）に示すように、走査ラインＬ１〜ＬＺに対応して補正値ＤＬ１１〜ＤＬＺ１が用いられる。補正値ＤＬ１１〜ＤＬＺ１については、第１の画素駆動回路１００に最も近い走査ラインＬＺに対応した補正値ＤＬＺ１が最小となり、第１の画素駆動回路１００に最も遠い走査ラインＬ１に対応した補正値ＤＬ１１が最大となることが望ましい。即ち、ＤＬ１１＞ＤＬ２１＞・・・＞ＤＬ（Ｚ−１）１＞ＤＬＺ１となることが望ましい。
【０１０３】
第２の画素駆動回路２００における走査ラインに対応した補正値は、図１１（Ｂ）に示すように、走査ラインＬ１〜ＬＺに対応して補正値ＤＬ１２〜ＤＬＺ２が用いられる。補正値ＤＬ１２〜ＤＬＺ２については、第２の画素駆動回路２００に最も近い走査ラインＬ１に対応した補正値ＤＬ１２が最小となり、第２の画素駆動回路２００に最も遠い走査ラインＬＺに対応した補正値ＤＬＺ２が最大となることが望ましい。即ち、ＤＬ１２＜ＤＬ２２＜・・・＜ＤＬ（Ｚ−１）２＜ＤＬＺ２となることが望ましい。
【０１０４】
即ち、第１の画素駆動回路１００は、第１の画素データ補正回路としての画素データ補正回路３６４により、走査ラインに対応した補正値に基づいて、各サブ画素の画素データを補正することができる。同様に、第２の画素駆動回路２００は、第２の画素データ補正回路としての画素データ補正回路により、走査ラインに対応した補正値に基づいて、各サブ画素の画素データを補正することができる。このとき、表示装置１０ａは、第１の画素駆動回路１００の画素データ補正回路により第１の補正値に基づいて画素データが補正されるサブ画素と、第２の画素駆動回路２００の画素データ補正回路により第１の補正値と異なる第２の補正値に基づいて画像データが補正されるサブ画素とを有する走査ラインを少なくとも１つ含むことができる。
【０１０５】
なお、第１の画素駆動回路１００又は制御回路３３０が、走査ライン順補正値レジスターを有し、この走査ライン順補正値レジスターに、上記の走査ラインに対応した補正値の設定が可能に構成されていることが望ましい。また、第１の画素駆動回路１００及び第２の画素駆動回路２００の各々が、別個の走査ライン順補正値レジスターを有することが望ましい。或いは、第１の画素駆動回路１００及び第２の画素駆動回路２００が、共通の走査ライン順補正値レジスターを有していてもよい。
【０１０６】
なお、図１１（Ａ）及び図１１（Ｂ）では、走査ライン毎に対応する補正値が設定される例を示したが、例えば複数の走査ラインにより構成されるブロック単位で、補正値が設定されていてもよい。また、ブロック単位で補正値を設定し、該補正値に基づいて各ブロックの走査ライン毎に補正値を生成するようにしてもよい。
【０１０７】
これにより、１画面内で隣接する画素が上下の異なる方向から駆動され、隣接する画素の輝度の差が人の目に明らかになってしまう場合に、上からの走査ライン毎の補正と下からの走査ライン毎の補正が可能となる。従って、隣接する画素の上下の輝度の差を、高精度に補正することが可能となる。
【０１０８】
図１２に、デマルチプレクサー３７０の選択順序に対応した補正値の説明図を示す。
【０１０９】
デマルチプレクサーの選択順序は、時分割多重されて入力された複数種類の駆動信号の各々の出力順序である。本実施形態では、１水平走査期間内に１８回の時間分割にて駆動する時分割駆動を行うため、同一電圧を１８回にわたってサブ画素に書き込んだとしても、選択順序が最初のサブ画素と選択順序が最後のサブ画素との間では書き込み後の時間が異なる。これにより、選択順序が最初のサブ画素と選択順序が最後のサブ画素との間では、電圧の到達点がずれる。そこで、本実施形態では、デマルチプレクサーの選択順序に起因した電圧の到達点のずれの影響を小さくなるように、各画素駆動回路が、デマルチプレクサーの選択順序に対応した補正値に基づいて画素データを補正する。具体的には、デマルチプレクサー３７０の選択順序に対応して補正値Ｅ１〜Ｅ１８が図１２に示すように予め設定されており、選択順序に対応した補正値を画素データに加算することにより、選択順序に起因した電圧の到達点のずれの影響を小さくする。
【０１１０】
なお、第１の画素駆動回路１００又は制御回路３３０が、選択順補正値レジスターを有し、この選択順補正値レジスターに、上記のデマルチプレクサーの選択順序に対応した補正値の設定が可能に構成されていることが望ましい。また、第１の画素駆動回路１００及び第２の画素駆動回路２００の各々が、別個の選択順補正値レジスターを有することが望ましい。或いは、第１の画素駆動回路１００及び第２の画素駆動回路２００が、共通の選択順補正値レジスターを有していてもよい。
【０１１１】
本実施形態では、図１１（Ａ）又は図１１（Ｂ）の走査ラインに対応した補正値と、図１２のデマルチプレクサー３７０の選択順序に対応した補正値とを加算した加算値を用いて、画素データを補正する。
【０１１２】
図１３に、画素データ補正回路３６４において用いられる加算値ＡＤ２の説明図を示す。図１３は、加算値ＡＤ２を生成する回路ブロックを表しており、この回路ブロックは、例えば第１の画素駆動回路１００又は制御回路３３０に設けられる。
【０１１３】
例えば第１の画素駆動回路１００又は制御回路３３０は、ライン順補正値生成部４００と、選択順補正値生成部４１０と、加算部４２０とを備えている。
【０１１４】
ライン順補正値生成部４００は、ライン順補正値レジスター４０２を備えている。ライン順補正値レジスター４０２には、例えば図１１（Ａ）に示すような補正値が設定される。ライン順補正値生成部４００は、走査ラインに対応した補正値をライン順補正値レジスター４０２から読み出して出力することができる。なお、第２の画素駆動回路２００の画素データ補正回路に用いられる加算値については、第２の画素駆動回路２００又は制御回路３３０内に図１３の回路ブロックが設けられ、ライン順補正値レジスターには例えば図１１（Ｂ）に示すような補正値が設定される。
【０１１５】
選択順補正値生成部４１０は、選択順補正値レジスター４１２を備えている。選択順補正値レジスター４１２には、例えば図１２に示すような補正値が設定される。選択順補正値生成部４１０は、デマルチプレクサー３７０の選択順序に対応した補正値を選択順補正値レジスター４１２から読み出して出力することができる。
【０１１６】
加算部４２０は、ライン順補正値生成部４００から出力された補正値と、選択順補正値生成部４１０から出力された補正値とを加算した加算値ＡＤ２を出力する。この加算値ＡＤ２は、画素データ補正回路３６４に供給される。
【０１１７】
即ち、第１の画素駆動回路１００は、第１の画素データ補正回路としての画素データ補正回路３６４が、走査ラインに対応した補正値と、デマルチプレクサーの選択順序に対応した補正値とを加算した加算値ＡＤ２に基づいて、各サブ画素の画素データを補正する。また、第２の画素駆動回路２００は、第２の画素データ補正回路としての画素データ補正回路が、走査ラインに対応した補正値と、デマルチプレクサーの選択順序に対応した補正値とを加算した加算値に基づいて、各サブ画素の画素データを補正する。従って、各画素駆動回路では、画素データに対して、走査ラインに対応した補正値を用いて補正するための加算器と、デマルチプレクサーの選択順序に対応した補正値を用いて補正するための加算器とを別個に設ける必要がなくなり、構成を簡素化することができる。
【０１１８】
以上のような加算値ＡＤ２を用いて、画素データ補正回路３６４は、出力アンプ補正回路３６２により補正された画素データを補正することができる。
【０１１９】
図９において、ＤＡＣ３６６は、画素データ補正回路３６４によって補正された画素データに対応したアナログ電圧を出力する。ＤＡＣ３６６は、予め複数種類のアナログ電圧が供給されており、入力された画素データに対応したアナログ電圧を選択出力するようになっている。
【０１２０】
出力アンプ３６８は、差動アンプによって構成され、ＤＡＣ３６６によって選択出力されたアナログ電圧が入力され、該アナログ電圧のバッファリングを行う。出力アンプ３６８は、図４の出力アンプＡＭＰ１，ＡＭＰ２に相当する。
【０１２１】
デマルチプレクサー３７０には、１水平走査期間を１８分割した各期間においてアクティブとなる選択信号ＳＥＬ１〜ＳＥＬ１８が入力される。デマルチプレクサー３７０は、出力アンプ３６８の出力である駆動信号を、選択信号ＳＥＬ１〜ＳＥＬ１８により選択されたデータ線に分配する。デマルチプレクサー３７０は、図４のデマルチプレクサーＤＭＵＸ１，ＤＭＵＸ２に相当する。
【０１２２】
図１４に、図９のデマルチプレクサー３７０の動作説明図を示す。図１４は、横方向を時間軸とし、出力アンプ３６８の出力、選択信号ＳＥＬ１〜ＳＥＬ１８、デマルチプレクサー３７０の１８出力の各々に接続されるデータ線ＤＲ１〜ＤＲ１８の信号を模式的に表す。なお、図１４では、デマルチプレクサー３７０の選択順序が、選択信号ＳＥＬ１から選択信号ＳＥＬ１８まで順番にアクティブになるものとしている。この選択順序は、選択信号ＳＥＬ１〜ＳＥＬ１８の各々をアクティブにする順序を変更することで、任意に変更することができる。
【０１２３】
上記のように、出力アンプ３６８の出力は、駆動信号ｄｒ１，ｄｒ２，・・・，ｄｒ１８が時分割で多重化されている。この時分割タイミング対応して選択信号ＳＥＬ１〜ＳＥＬ１８の１つをアクティブにすることにより、デマルチプレクサー３７０は、対応するデータ線に駆動信号を分配する。
【０１２４】
以上のような構成を有する第１の画素駆動回路１００と、同様の構成を有する第２の画素駆動回路２００とを備えた表示装置１０ａでは、Ｒ成分のサブ画素は、画素領域２０の下側に配置された第１の画素駆動回路１００が備える出力アンプにより駆動される。このとき、画面の下側の輝度に比べて上側の輝度が低くなる傾向にあるが、全画面をＲ成分のみ表示した場合、人の目には輝度の違いは見えない。
【０１２５】
また、表示装置１０ａでは、Ｇ成分のサブ画素は、画素領域２０の上側に配置された第２の画素駆動回路２００が備える出力アンプにより駆動される。このとき、画面の上側の輝度に比べて、下側の輝度が低くなる傾向にあるが、全画面をＧ成分のみ表示した場合、人の目には輝度の違いは見えない。
【０１２６】
また、表示装置１０ａでは、偶数画素のＢ成分のサブ画素は、画素領域２０の下側に配置された第１の画素駆動回路１００が備える出力アンプにより駆動される。このとき、画面の下側の輝度に比べて上側の輝度が低くなる傾向にある。一方、表示装置１０ａでは、奇数画素のＢ成分のサブ画素は、画素領域２０の上側に配置された第２の画素駆動回路２００が備える出力アンプにより駆動される。このとき、画面の上側の輝度に比べて下側の輝度が低くなる傾向にある。ところが、全画面をＢ成分のみ表示した場合、奇数画素と偶数画素では輝度が異なるが、青色の階調の差の認識は人間の目には区別が難しいため、違和感がなくなる。
【０１２７】
一方、Ｒ，Ｇ，Ｂのすべてが中間階調のグレー表示を行うと、画面の中央と、画面の上下では、色のズレが目に見えてしまう場合がある。この場合、例えば下画面ではＲ成分が明るく、且つ、Ｇ成分が暗いグレー、上画面ではＲ成分が暗く、且つ、Ｇ成分が明るいグレーとなり、色の差が画面で見える。しかしながら、本実施形態では、走査ライン毎に画素データを補正することができるため、上側から駆動するときの画素データと、下側から駆動するときの画素データとを別個に補正することができる。そのため、中間階調のグレー表示を行っても、高精度で画質低下を回避することができるようになる。
【０１２８】
図１５に、本実施形態における表示装置１０ａの具体的な回路配置例を示す。図１５は、説明の便宜上、水平方向に３６画素が並び、デマルチプレクサーが１８出力を行う場合の回路配置例を表し、主要ブロックのみを図示している。図１５において、図３又は図９の対応する部分には同一符号を付している。なお、図１５では、第１の画素駆動回路１００のシフトレジスターが取込開始クロックＣＬＫ０をシフトして順次出力する取込クロックＣＬＫ１，ＣＬＫ２，・・・，ＣＬＫ３を図示している。また、第２の画素駆動回路２００のシフトレジスターが取込開始クロックＣＬＫ０´をシフトして順次出力する取込クロックＣＬＫ１´，ＣＬＫ２´，・・・，ＣＬＫ３´を図示している。
【０１２９】
図１５に示すように、第１の画素駆動回路１００及び第２の画素駆動回路２００の各々は、画素領域２０を挟む位置に対向配置される。ここで、上記のように、Ｒ成分及びＧ成分のサブ画素の各々は、対応する１つの画素駆動回路のみで駆動される。これに対して、偶数画素のＢ成分のサブ画素については、第１の画素駆動回路１００により駆動され、奇数画素のＢ成分のサブ画素については、第２の画素駆動回路２００により駆動される。
【０１３０】
例えば、左側からＲ，Ｇ，Ｂの順に各画素を構成するサブ画素が配置される場合に、第１の画素駆動回路１００は、１８画素分のＲ成分のサブ画素を時分割駆動し、偶数画素の９画素分のＢ成分のサブ画素を時分割駆動する構成を備える。第２の画素駆動回路２００は、１８画素分のＧ成分のサブ画素を時分割駆動し、奇数画素の９画素分のＢ成分のサブ画素を時分割駆動する構成を備える。即ち、第１の画素駆動回路１００及び第２の画素駆動回路２００は、１つの色成分のサブ画素と、偶数画素又は奇数画素の別の色成分のサブ画素とを駆動する構成を備えることで、図１５に示すような効率的な配置が可能となる。
【０１３１】
そして、各画素駆動回路がデマルチプレクサーを備えて時分割で駆動信号を出力する構成を有する場合は、各画素駆動回路は、Ｒ成分又はＧ成分用の２Ｎ個のデマルチプレクサーと、Ｂ成分用のＮ個のデマルチプレクサーとを備えることができる。これにより、各デマルチプレクサーの構成を同一とすることができ、効率的な回路配置に加えて、構成を簡素化することができる。
【０１３２】
図１５において、第１の画素駆動回路１００及び第２の画素駆動回路２００において、取込開始クロックＣＬＫ０，ＣＬＫ０´は同一タイミングのクロックであり、動作クロックが同期している。従って、取込クロックＣＬＫ１´，ＣＬＫ２´，・・・の各々は、取込クロックＣＬＫ１，ＣＬＫ２，・・・の各々に対応している。ここで、例えば各サブ画素の階調データのビット数を１０、Ｍを３０とする。
【０１３３】
第１の画素駆動回路１００では、取込クロックＣＬＫ１に基づいて、６画素分の６０ビットのＲ成分のサブ画素の画素データと、３画素分の３０ビットのＢ成分のサブ画素の画素データとが取り込まれる。次の取込クロックＣＬＫ２に基づいて、６画素分の６０ビットのＲ成分のサブ画素の画素データと、残りの３画素分の３０ビットのＢ成分のサブ画素の画素データとが取り込まれる。同様に、６画素分の６０ビットのＲ成分のサブ画素の画素データと、３画素分の３０ビットのＢ成分のサブ画素の画素データとが取り込まれる。次の取込クロックＣＬＫ４に基づいて、６画素分の６０ビットのＲ成分のサブ画素の画素データと、残りの３画素分の３０ビットのＢ成分のサブ画素の画素データとが取り込まれる。これ以降、同様にサブ画素の画素データの取り込みが繰り返される。また、同様に、第２の画素駆動回路２００においても、画素データの取り込みが行われる。
【０１３４】
従って、本実施形態によれば、例えば９０ビットのバス幅のバスで画素データを各画素駆動回路に供給することで、効率的な配置配線とデータ取り込みとを実現することができるようになる。
【０１３５】
〔変形例〕
本実施形態では、画素領域が形成される基板上に、第１の画素駆動回路及び第２の画素駆動回路を備える表示装置を例に説明したが、これに限定されるものではない。
【０１３６】
図１６に、本実施形態の変形例における表示装置の原理的な構成例を示す。図１６において、図３と同様の部分には同一符号を付し、適宜説明を省略する。
【０１３７】
本実施形態の変形例における表示装置１０ｂは、第１の画素駆動回路１００ａ及び第２の画素駆動回路２００ａと、デマルチプレクサー１１０ａ，２１０ａと、画素領域２０と、第１のゲート選択回路３１０及び第２のゲート選択回路３２０と、制御回路３３０とを備えている。表示装置１０ｂが表示装置１０ａと異なる点は、画素領域２０が形成される基板４５０に、デマルチプレクサー１１０ａ，２１０ａ、第１のゲート選択回路３１０、及び第２のゲート選択回路３２０が形成される点である。第１の画素駆動回路１００ａは、第１の画素駆動回路１００からデマルチプレクサーが省略された構成を有している。デマルチプレクサー１１０ａは、第１の画素駆動回路１００が有するデマルチプレクサーである。第２の画素駆動回路２００ａは、第２の画素駆動回路２００からデマルチプレクサーが省略された構成を有している。デマルチプレクサー２１０ａは、第２の画素駆動回路２００が有するデマルチプレクサーである。即ち、基板４５０の画素領域２０の画素のデータ線及びゲート線に、デマルチプレクサー１１０ａ，２１０ａを介して、第１の画素駆動回路１００ａ、第２の画素駆動回路２００ａ及び制御回路３３０が外付けされる。
【０１３８】
しかしながら、本変形例における表示装置１０ｂであっても、画素ピッチと、駆動部分の回路のピッチを揃えることができるようになり、図３の構成と同様の効果を得ることができる。このとき、基板４５０の信号線と、第１の画素駆動回路１００ａ及び第２の画素駆動回路２００ａの端子とを接続するための配線領域を小さくすることができ、表示装置の小型化及び低コスト化を図ることができる。しかも、デマルチプレクサーにより各サブ画素の駆動信号を供給するようにしたので、画素ピッチがより小さくなった場合でも、駆動部分の回路のピッチを揃えることができ、より高精細化にも対応することができるようになる。
【０１３９】
〔電子機器〕
本実施形態又はその変形例における表示装置は、上記のＨＭＤや電子ビューファインダーの他に、例えば次のような電子機器に適用することができる。
【０１４０】
図１７（Ａ）、図１７（Ｂ）に、本実施形態又はその変形例における表示装置が適用された電子機器の構成を示す斜視図を示す。図１７（Ａ）は、モバイル型のパーソナルコンピューターの構成の斜視図を表す。図１７（Ｂ）は、携帯電話機の構成の斜視図を表す。
【０１４１】
図１７（Ａ）に示すパーソナルコンピューター５００は、本体部５１０と、表示部５２０とを備えている。表示部５２０として、本実施形態又はその変形例における表示装置が実装される。即ち、パーソナルコンピューター５００は、少なくとも本実施形態又はその変形例における表示装置を含んで構成される。或いは、パーソナルコンピューター５００は、上記の画素駆動回路を含んで構成される。本体部５１０には、キーボード５３０が設けられる。キーボード５３０を介した操作情報が図示しない制御部によって解析され、その操作情報に応じて表示部５２０に画像が表示される。この表示部５２０は、有機ＥＬ素子を表示素子としているため、視野角が広い画面を有し、低コストで非常に高精細な表示が可能なパーソナルコンピューター５００を提供することができる。
【０１４２】
図１７（Ｂ）に示す携帯電話機６００は、本体部６１０と、表示部６２０とを備えている。表示部６２０として、本実施形態又はその変形例における表示装置が実装される。即ち、携帯電話機６００は、少なくとも本実施形態又はその変形例における表示装置を含んで構成される。或いは、携帯電話機６００は、上記の画素駆動回路を含んで構成される。本体部６１０には、キー６３０が設けられる。キー６３０を介した操作情報が図示しない制御部によって解析され、その操作情報に応じて表示部６２０に画像が表示される。この表示部６２０は、有機ＥＬ素子を表示素子としているため、視野角が広い画面を有し、低コストで非常に高精細な表示が可能な携帯電話機６００を提供することができる。
【０１４３】
なお、本実施形態又はその変形例における表示装置が適用された電子機器として、図１７（Ａ）、図１７（Ｂ）に示すものに限定されるものではない。例えば、情報携帯端末（ＰＤＡ：Personal Digital Assistants）、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、ページャー、電子手帳、電子ペーパー、電卓、ワードプロセッサー、ワークステーション、テレビ電話、ＰＯＳ（Point of sale system）端末、プリンター、スキャナー、複写機、ビデオプレーヤー、タッチパネルを備えた機器等が挙げられる。
【０１４４】
以上、本発明に係る画素駆動回路、表示装置、及び電子機器等を上記の実施形態又はその変形例に基づいて説明したが、本発明は上記の実施形態又はその変形例に限定されるものではない。例えば、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、次のような変形も可能である。
【０１４５】
（１）本発明は、上記した画素（サブ画素）のサイズ、画素（サブ画素）の構成、画素数、時分割駆動の分割数に限定されるものではない。
【０１４６】
（２）上記の実施形態又はその変形例では、１画素がＲ成分、Ｇ成分、及びＢ成分のサブ画素により構成されるものとして説明したが、本発明は、これに限定されるものではない。本発明は、例えば、１画素が４種類以上の色成分のサブ画素により構成される表示装置にも適用することができる。
【０１４７】
（３）上記の実施形態又はその変形例では、表示素子として有機ＥＬ素子が採用された画素が配列されてなる表示装置を例に説明したが、本発明は、これに限定されるものではない。例えば、表示素子として液晶素子が採用された画素が配列されてなる表示装置にも本発明を適用することができる。
【０１４８】
（４）上記の実施形態又はその変形例では、第１の画素駆動回路がＲ成分のサブ画素を画素領域の下側から駆動し、第２の画素駆動回路がＧ成分のサブ画素を画素領域の上側から駆動するようにしたが、本発明はこれに限定されるものではない。第１の画素駆動回路が下側からＧ成分のサブ画素を駆動し、第２の画素駆動回路が上側からＲ成分のサブ画素を駆動するようにしてもよい。
【０１４９】
（５）上記の実施形態又はその変形例では、第１の画素駆動回路が偶数画素のＢ成分のサブ画素を下側から駆動し、第２の画素駆動回路が奇数画素のＢ成分のサブ画素を上側から駆動するものとして説明したが、本発明はこれに限定されるものではない。第１の画素駆動回路が、下側から奇数画素のＢ成分のサブ画素を駆動し、第２の画素駆動回路が、上側から偶数画素のＢ成分のサブ画素を駆動するようにしてもよい。また、画素駆動回路は、上側及び下側の各々に複数個設けられていてもよい。
【０１５０】
（６）上記の実施形態又はその変形例では、第１の画素駆動回路が、Ｒ成分のサブ画素と偶数画素のＢ成分のサブ画素を、走査ラインに対応した共通の補正値で対応する画素データを補正するものとして説明したが、本発明は、これに限定されるものではない。第１の画素駆動回路は、例えばＲ成分のサブ画素に対する走査ラインに対応する補正値と、偶数画素のＢ成分のサブ画素に対する走査ラインに対応する補正値とを異ならせてもよい。
【０１５１】
（７）上記の実施形態又はその変形例では、第２の画素駆動回路が、Ｇ成分のサブ画素と奇数画素のＢ成分のサブ画素を、走査ラインに対応した共通の補正値で対応する画素データを補正するものとして説明したが、本発明は、これに限定されるものではない。第２の画素駆動回路は、例えばＧ成分のサブ画素に対する走査ラインに対応する補正値と、奇数画素のＢ成分のサブ画素に対する走査ラインに対応する補正値とを異ならせてもよい。
【０１５２】
（８）上記の実施形態又はその変形例では、第１の画素駆動回路及び第２の画素駆動回路の各々は、予め決められた色成分のサブ画素を駆動するものとして説明したが、本発明は、これに限定されるものではない。例えば、画素領域において並ぶ画素の物理的位置に応じて、第１の画素駆動回路又は第２の画素駆動回路のいずれかにより駆動するようにしてもよい。具体的には、水平方向に並ぶサブ画素のうち、奇数番目に並ぶサブ画素は第２の画素駆動回路により駆動し、偶数番目に並ぶサブ画素は第１の画素駆動回路により駆動するようにしてもよい。
【０１５３】
（９）上記の実施形態又はその変形例では、出力アンプのばらつき補正、走査ラインに対応した補正、及びデマルチプレクサーの選択順序に対応した補正を行うものとして説明したが、本発明は、これに限定されるものではない。例えば、上記の補正の少なくとも１つを省略するようにしてもよい。また、例えば第１の画素駆動回路は、出力アンプのばらつき補正を行い、第２の画素駆動回路は、出力アンプのばらつき補正を行わない等、各画素駆動回路において行われる補正を異ならせてもよい。
【０１５４】
（１０）上記の実施形態又はその変形例において、本発明を画素駆動回路、表示装置、及び電子機器等として説明したが、本発明は、これに限定されるものではない。例えば、本発明に係る画素駆動回路の画素データの取込方法や駆動方法又は表示装置の駆動方法の処理手順が記述されたプログラム、このプログラムが記録された記録媒体であってもよい。
【符号の説明】
【０１５５】
１０，１０ａ，１０ｂ…表示装置、  ２０…画素領域、
３０，３００…ゲート選択回路、  ４０，１００，１００ａ…第１の画素駆動回路、
５０，２００，２００ａ…第２の画素駆動回路、
１１０１〜１１０２Ｎ…Ｒ成分用デマルチプレクサー、
１１０ａ，２１０ａ，３７０，ＤＭＵＸ１，ＤＭＵＸ２…デマルチプレクサー、
１２０１〜１２０Ｎ，２２０１〜２２０Ｎ…Ｂ成分用デマルチプレクサー、
２１０１〜２１０２Ｎ…Ｇ成分用デマルチプレクサー、
３１０…第１のゲート選択回路、  ３２０…第２のゲート選択回路、
３３０…制御回路、  ３５０，ＳＲ…シフトレジスター、  ３５２…ラッチ、
３５４，ＬＬＡＴ…ラインラッチ、  ３５６…時分割スイッチ、
３５８…出力アンプデコーダー、  ３６０…補正ラッチ、
３６２…出力アンプ補正回路、  ３６４…画素データ補正回路、  ３６６…ＤＡＣ、
３６８，ＡＭＰ１，ＡＭＰ２…出力アンプ、  ４００…ライン順補正値生成部、
４０２…ライン順補正値レジスター、  ４１０…選択順補正値生成部、
４１２…選択順補正値レジスター、  ４２０…加算部、  ４５０…基板、
５００…パーソナルコンピューター、  ５１０，６１０…本体部、
５２０，６２０…表示部、  ５３０…キーボード、  ６００…携帯電話機、
６３０…キー、  ＡＤ１，ＡＤ２…補正値、  Ｂ１，Ｂ２…Ｂ成分のサブ画素、
Ｃ１…保持キャパシター、  ＣＬＫ０，ＣＬＫ０´…取込開始クロック、
ＣＬＫ１，ＣＬＫ１´…取込クロック（第１の取込クロック）、
ＣＬＫ２，ＣＬＫ２´…取込クロック（第２の取込クロック）、
ＤＴｒ…駆動トランジスター、
ＤＢ１，ＤＢ２，ＤＧ１，ＤＧ２，ＤＲ１，ＤＲ２…データ線、  ＤＲＶ…駆動部、
Ｇ１，Ｇ２…Ｇ成分のサブ画素、  Ｇ１…ゲート線、
ＧＴｒ…ゲート制御トランジスター、  ＨＣ…有機ＥＬ素子、  ＬＡＴ…ラッチ信号、
ＬＡＴ１…第１のラッチ、  ＬＡＴ２…第２のラッチ、  ＬＡＴ３…第３のラッチ、
Ｐ１…第１の画素、  Ｐ２…第２の画素、  Ｐａ，Ｐｂ…画素、    ＰＹ…第Ｙの画素、
Ｒ１，Ｒ２…Ｒ成分のサブ画素、  ＲＤ…画素データ、
ＳＥＬ…時分割タイミング信号、  ＳＥＬ１〜ＳＥＬ１８…選択信号、
ＳＥＬＡＭＰ…出力アンプ選択信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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