(57)【要約】【課題】タイミングコントローラを複数個使用し、表示パネルを複数に分割して駆動する表示装置において、それぞれのタイミングコントローラに入力される表示信号の同期ずれにより、表示パネルの分割された領域の間で、輝度差が生じるのを防止する。【解決手段】複数のタイミングコントローラは、同期基準信号を出力する同期基準信号出力端子と、前記同期基準信号が入力される同期基準信号入力端子とを有し、マスタのタイミングコントローラは、外部から入力される表示信号の中の所定の信号を、前記同期基準信号として、前記マスタのタイミングコントローラの同期基準信号出力端子から出力し、前記同期基準信号は、前記マスタのタイミングコントローラと前記スレーブタイミングコントローラの同期基準信号入力端子に入力される。【選択図】  図２
2013164508.tif 000002
【特許請求の範囲】
【請求項１】
複数の領域に分割される表示パネルと、
前記表示パネルの前記複数の領域毎に設けられる複数のタイミングコントローラとを有し、
前記複数のタイミングコントローラの各々には、外部から独立して表示データを含む表示信号が入力される表示装置であって、
前記各タイミングコントローラは、同期基準信号を出力する同期基準信号出力端子と、
前記同期基準信号が入力される同期基準信号入力端子とを有し、
前記複数のタイミングコントローラの中の１つのタイミングコントローラは、マスタのタイミングコントローラとして動作し、
前記複数のタイミングコントローラの中の前記マスタのタイミングコントローラ以外のタイミングコントローラは、スレーブのタイミングコントローラとして動作し、
前記マスタのタイミングコントローラは、外部から入力される表示信号の中の所定の信号を、前記同期基準信号として、前記マスタのタイミングコントローラの同期基準信号出力端子から出力し、
前記マスタのタイミングコントローラの同期基準信号出力端子から出力される前記同期基準信号は、前記マスタのタイミングコントローラと前記スレーブタイミングコントローラの同期基準信号入力端子に入力されることを特徴とする表示装置。
【請求項２】
前記各タイミングコントローラは、メモリ制御部と、
ドライバ制御信号生成部とを有し、
前記メモリ制御部は、ライトアドレス制御部と、
２ポートＳＲＡＭと、
リードアドレス制御部とを有し、
前記外部から入力される表示信号は、ドットクロックを含み、
前記ライトアドレス制御部は、前記所定の信号が入力されると、前記ドットクロックに同期して、前記外部から入力される表示データを前記２ポートＳＲＡＭに格納し、
前記リードアドレス制御部は、前記同期基準信号入力端子に前記同期基準信号が入力された後、前記ドットクロックに同期して、前記２ポートＳＲＡＭから前記表示データを読み出し、前記ドライバ制御信号生成部に出力することを特徴とする請求項１に記載の表示装置。
【請求項３】
前記リードアドレス制御部は、前記同期基準信号入力端子に前記同期基準信号が入力された時点から所定のオフセット期間経過した後に、前記ドットクロックに同期して、前記２ポートＳＲＡＭから前記表示データを読み出すことを特徴とする請求項２に記載の表示装置。
【請求項４】
前記オフセット期間は、予め設定されていることを特徴とする請求項３に記載の表示装置。
【請求項５】
Ｎを１以上の整数とするとき、前記オフセット期間は、前記マスタのタイミングコントローラに、外部から入力される前記ドットクロックのＮ個の周期であることを特徴とする請求項３に記載の表示装置。
【請求項６】
前記２ポートＳＲＡＭのビット幅は、前記表示データのビット幅であり、
前記２ポートＳＲＡＭのワード数は、前記Ｎの２倍以上であることを特徴とする請求項５に記載の表示装置。
【請求項７】
前記リードアドレス制御部は、前記２ポートＳＲＡＭから前記表示データの読み出しに合わせて、内部ディスプレイプレイタイミング信号を生成して、前記ドライバ制御信号生成部に出力することを特徴とする請求項２に記載の表示装置。
【請求項８】
前記ドライバ制御信号生成部は、表示データラッチ用クロックと、
出力タイミング用クロック号と、
フレーム開始指示信号と、
シフトクロックとを生成することを特徴とする請求項７に記載の表示装置。
【請求項９】
前記表示パネルは、複数のドレインドライバと、
少なくとも１個のゲートドライバとを有し、
前記複数のタイミングコントローラの各々の前記ドライバ制御信号生成部は、前記表示パネルの複数の領域の中で自タイミングコントローラに対応する領域を駆動するドレインドライバに、前記表示データと、前記表示データラッチ用クロックと、前記出力タイミング用クロックとを出力し、
前記マスタのタイミングコントローラの前記ドライバ制御信号生成部は、前記少なくとも１個のゲートドライバに、前記フレーム開始指示信号と、前記シフトクロックとを出力することを特徴とする請求項８に記載の表示装置。
【請求項１０】
前記外部から入力される表示信号は、ドットクロックと、水平同期信号とを含み、
前記外部から入力される表示信号の中の所定の信号は、前記水平同期信号であることを特徴とする請求項１に記載の表示装置。
【請求項１１】
前記外部から入力される表示信号は、ドットクロックと、ディスプレイタイミング信号とを含み、
前記外部から入力される表示信号の所定の信号は、ディスプレイタイミング信号であることを特徴とする請求項１に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に係り、特に、超高解像度の表示パネルを駆動する駆動回路に適用して有効な技術に関する。
【背景技術】
【０００２】
ＴＦＴ（Thin Film Transistor）方式の液晶表示装置は、パソコン等の表示装置として広く使用されている。これらの液晶表示装置は、液晶表示パネルと、液晶表示パネルを駆動する駆動回路と、駆動回路を制御する制御回路とを備えている。
そして、このような液晶表示装置において、例えば、下記特許文献１に記載されているように、液晶表示パネルが高解像度の場合に、液晶表示パネルを複数の領域に分割して駆動する液晶表示装置が知られている。
前述の特許文献１に記載の液晶表示装置では、複数の領域に分割された液晶表示パネルのそれぞれを駆動する駆動回路にそれぞれ独立して表示データが入力される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許出願２００９−２１７１１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
超高解像度の液晶表示パネルの場合、１水平期間が短いことや、ドレイン信号線の負荷が大きい等の理由により、液晶表示パネルを複数の領域に分割するとともに、タイミングコントローラを複数使用して、当該それぞれのタイミングコントローラで、複数に分割された液晶表示パネルのそれぞれの領域を駆動する方法が想定される。
この場合、複数のタイミングコントローラには、外部からそれぞれ独立して、表示データを含む表示信号が入力される。
しかしながら、各々のタイミングコントローラに、外部からそれぞれ独立して入力される表示信号の同期ずれが、そのまま出力信号に反映され、液晶表示パネルの複数の領域の画素に対する書き込み期間のバラツキが生じ、結果として、液晶表示パネルの分割された領域の間で、輝度差が発生することが想定される。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、タイミングコントローラを複数個使用し、表示パネルを複数に分割して駆動する表示装置において、それぞれのタイミングコントローラに入力される表示信号の同期ずれにより、表示パネルの分割された領域の間で、輝度差が生じるのを防止することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【課題を解決するための手段】
【０００５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）複数の領域に分割される表示パネルと、前記表示パネルの前記複数の領域毎に設けられる複数のタイミングコントローラとを有し、前記複数のタイミングコントローラの各々には、外部から独立して表示データを含む表示信号が入力される表示装置であって、前記各タイミングコントローラは、同期基準信号を出力する同期基準信号出力端子と、前記同期基準信号が入力される同期基準信号入力端子とを有し、前記複数のタイミングコントローラの中の１つのタイミングコントローラは、マスタのタイミングコントローラとして動作し、前記複数のタイミングコントローラの中の前記マスタのタイミングコントローラ以外のタイミングコントローラは、スレーブのタイミングコントローラとして動作し、前記マスタのタイミングコントローラは、外部から入力される表示信号の中の所定の信号を、前記同期基準信号として、前記マスタのタイミングコントローラの同期基準信号出力端子から出力し、前記マスタのタイミングコントローラの同期基準信号出力端子から出力される前記同期基準信号は、前記マスタのタイミングコントローラと前記スレーブタイミングコントローラの同期基準信号入力端子に入力される。
【０００６】
（２）（１）において、前記各タイミングコントローラは、メモリ制御部と、ドライバ制御信号生成部とを有し、前記メモリ制御部は、ライトアドレス制御部と、２ポートＳＲＡＭと、リードアドレス制御部とを有し、前記外部から入力される表示信号は、ドットクロックを含み、前記ライトアドレス制御部は、前記所定の信号が入力されると、前記ドットクロックに同期して、前記外部から入力される表示データを前記２ポートＳＲＡＭに格納し、前記リードアドレス制御部は、前記同期基準信号入力端子に前記同期基準信号が入力された後、前記ドットクロックに同期して、前記２ポートＳＲＡＭから前記表示データを読み出し、前記ドライバ制御信号生成部に出力する。
（３）（２）において、前記リードアドレス制御部は、前記同期基準信号入力端子に前記同期基準信号が入力された時点から所定のオフセット期間経過した後に、前記ドットクロックに同期して、前記２ポートＳＲＡＭから前記表示データを読み出す。
（４）（３）において、前記オフセット期間は、予め設定されている。
（５）（３）において、Ｎを１以上の整数とするとき、前記オフセット期間は、前記マスタのタイミングコントローラに、外部から入力される前記ドットクロックのＮ個の周期である。
（６）（５）において、前記２ポートＳＲＡＭのビット幅は、前記表示データのビット幅であり、前記２ポートＳＲＡＭのワード数は、前記Ｎの２倍以上である。
【０００７】
（７）（２）において、前記リードアドレス制御部は、前記２ポートＳＲＡＭから前記表示データの読み出しに合わせて、内部ディスプレイプレイタイミング信号を生成して、前記ドライバ制御信号生成部に出力する。
（８）（７）において、前記ドライバ制御信号生成部は、表示データラッチ用クロックと、出力タイミング用クロック号と、フレーム開始指示信号と、シフトクロックとを生成する。
（９）（８）において、前記表示パネルは、複数のドレインドライバと、少なくとも１個のゲートドライバとを有し、前記複数のタイミングコントローラの各々の前記ドライバ制御信号生成部は、前記表示パネルの複数の領域の中で自タイミングコントローラに対応する領域を駆動するドレインドライバに、前記表示データと、前記表示データラッチ用クロックと、前記出力タイミング用クロックとを出力し、前記マスタのタイミングコントローラの前記ドライバ制御信号生成部は、前記少なくとも１個のゲートドライバに、前記フレーム開始指示信号と、前記シフトクロックとを出力する。
（１０）（１）において、前記外部から入力される表示信号は、ドットクロックと、水平同期信号とを含み、前記外部から入力される表示信号の中の所定の信号は、前記水平同期信号である。
（１１）（１）において、前記外部から入力される表示信号は、ドットクロックと、ディスプレイタイミング信号とを含み、前記外部から入力される表示信号の所定の信号は、ディスプレイタイミング信号である。
【発明の効果】
【０００８】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、タイミングコントローラを複数個使用し、表示パネルを複数に分割して駆動する表示装置において、それぞれのタイミングコントローラに入力される表示信号の同期ずれにより、表示パネルの分割された領域の間で、輝度差が生じるのを防止することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例の液晶表示装置の概略構成を示すブロック図である。
【図２】本発明の実施例のタイミングコントローラの概略構成を示すブロック図である。
【図３】図２に示すメモリ制御部の概略構成の示すブロック図である。
【図４】図２に示すメモリ制御部のタイミングチャートである。
【図５】本発明の実施例において、スレーブのタイミングコントローラに入力される表示データが、マスタのタイミングコントローラに入力される表示データに対して、３クロック分遅れて入力された場合において、出力信号を同期化した様子を示したタイミングチャートである。
【図６】本実施例の液晶表示装置の効果を説明するための図である。
【図７】本発明の実施例の液晶表示装置の変形例の概略構成を示すブロック図である。
【図８】従来技術のタイミングコントローラの概略構成を示すブロック図である。
【図９】従来技術の問題点を説明するための図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。また、以下の実施例は、本発明の特許請求の範囲の解釈を限定するためのものではない。
［実施例］
図１は、本発明の実施例の液晶表示装置の概略構成を示すブロック図である。
本実施例の液晶表示装置は、液晶表示パネル５の長辺側の一辺に複数のドレインドライバ（３Ｌ，３Ｒ）が配置され、また、液晶表示パネル５の短辺側の一辺に、複数のゲートドライバ４が配置される。
液晶表示パネル５は、マトリクス状に形成される複数の画素を有する。各画素は、隣接する２本の信号線（ドレイン信号線（ＤＬ）またはゲート信号線（ＧＬ））と、隣接する２本の信号線（ゲート信号線（ＧＬ）またはドレイン信号線（ＤＬ））との交差領域内に配置される。
各画素は薄膜トランジスタ（ＴＦＴ）を有し、各画素の薄膜トランジスタ（ＴＦＴ）のソース電極は、画素電極（ＰＸ）に接続され、画素電極（ＰＸ）とコモン電極（ＣＴ）との間に液晶層が設けられるので、画素電極（ＰＸ）とコモン電極（ＣＴ）との間には、液晶容量（ＣLC）が等価的に接続される。また、画素電極（ＰＸ）とコモン電極（ＣＴ）との間には、付加容量（Ｃａｄｄ ）も接続される。
なお、図１では、画素は１個しか図示していないが、前述したように、画素は、マトリクス状に複数形成される。
【００１１】
本実施例では、液晶表示パネル５が超高解像度の液晶表示パネルであるため、マスタのタイミングコントローラ１と、スレーブのタイミングコントローラ２の２個のタイミングコントローラを使用して、１枚の液晶表示パネル５を駆動する。
そのため、液晶表示パネル５は、左画面（ＬＤＰ）と右画面（ＲＤＰ）の２つの領域に分割されており、複数のドレインドライバも、液晶表示パネル５の左画面（ＬＤＰ）用のドレインドライバ（３Ｌ）と、右画面（ＲＤＰ）用のドレインドライバ（３Ｒ）の２つのグループに分割される。
液晶表示パネル５の左画面（ＬＤＰ）用のドレインドライバ（３Ｌ）は、マスタのタイミングコントローラ１で制御・駆動され、液晶表示パネル５の右画面（ＲＤＰ）用のドレインドライバ（３Ｒ）は、スレーブのタイミングコントローラ２で制御・駆動される。
但し、複数のゲートドライバ４は、マスタのタイミングコントローラ１で制御・駆動される。なお、マスタのタイミングコントローラ１と、スレーブのタイミングコントローラ２は、例えば、回路基板（ＰＣＢ）上に搭載される。
外部の本体側８には、１０，１１の２つのグラフィックコントローラが設けられる。２つのグラフィックコントローラ（１０，１１）は、表示データを含む表示信号を出力するが、グラフィックコントローラ１０から出力される表示信号（図１の９−１）は、マスタのタイミングコントローラ１に入力され、グラフィックコントローラ１１から出力される表示信号（図１の９−２）は、スレーブのタイミングコントローラ２に入力される。
なお、詳細な説明は省略するが、グラフィックコントローラ（１０，１１）から出力される表示信号は、差動シリアル方式で、マスタのタイミングコントローラ１と、スレーブのタイミングコントローラ２に入力される。
【００１２】
図８は、従来技術のタイミングコントローラ２の概略構成を示すブロック図である。
図８に示すように、マスタのタイミングコントローラ１と、スレーブのタイミングコントローラ２は、ドライバ制御信号生成部１３を有する。
マスタのタイミングコントローラ１のドライバ制御信号生成部１３には、表示データ（Ｄａｔａ（Ｍ））と、ドットクロック（ＤＣＬＫ（Ｍ））と、ディスプレイタイミング信号（ＤＴＭＧ（Ｍ））が入力され、表示データ（ｄａｔａｏｕｔ（Ｍ））と、表示データラッチ用クロック（ＣＬ２（Ｍ））と、出力タイミング制御用クロック（ＣＬ１（Ｍ））と、交流化信号（ＰＯＬ（Ｍ））と、フレーム開始指示信号（ＦＬＭ（Ｍ））と、シフトクロック（ＣＬ３（Ｍ））を生成する。
そして、マスタのタイミングコントローラ１のドライバ制御信号生成部１３は、フレキシブル配線基板（ＬＦＰＣ）を介して、表示データ（ｄａｔａｏｕｔ（Ｍ））と、表示データラッチ用クロック（ＣＬ２（Ｍ））と、出力タイミング制御用クロック（ＣＬ１（Ｍ））と、交流化信号（ＰＯＬ（Ｍ））を左画面（ＬＤＰ）用のドレインドライバ（３Ｌ）に出力し、フレーム開始指示信号（ＦＬＭ（Ｍ））と、シフトクロック（ＣＬ３（Ｍ））を、ゲートドライバ４に出力する。
スレーブのタイミングコントローラ２のドライバ制御信号生成部１３には、表示データ（Ｄａｔａ（Ｓ））と、ドットクロック（ＤＣＬＫ（Ｓ））と、ディスプレイタイミング信号（ＤＴＭＧ（Ｓ））が入力され、表示データ（ｄａｔａｏｕｔ（Ｓ））と、表示データラッチ用クロック（ＣＬ２（Ｓ））と、出力タイミング制御用クロック（ＣＬ１（Ｓ））と、交流化信号（ＰＯＬ（Ｓ））と、フレーム開始指示信号（ＦＬＭ（Ｓ））と、シフトクロック（ＣＬ３（Ｓ））を生成する。
そして、スレーブのタイミングコントローラ２のドライバ制御信号生成部１３は、フレキシブル配線基板（ＲＦＰＣ）を介して、表示データ（ｄａｔａｏｕｔ（Ｓ））と、表示データラッチ用クロック（ＣＬ２（Ｓ））と、出力タイミング制御用クロック（ＣＬ１（Ｓ））と、交流化信号（ＰＯＬ（Ｓ））を、右画面（ＲＤＰ）用のドレインドライバ（３Ｒ）に出力する。しかしながら、スレーブのタイミングコントローラ２のドライバ制御信号生成部１３でデータ生成されるフレーム開始指示信号（ＦＬＭ（Ｍ））と、シフトクロック（ＣＬ３（Ｍ））は使用されない。
【００１３】
マスタとスレーブのタイミングコントローラ（１，２）は、ディスプレイタイミング信号（ＤＴＭＧ（Ｍ），ＤＴＭＧ（Ｓ））が入力されると、これを表示開始位置と判断し、表示データ（ｄａｔａｏｕｔ（Ｍ），ｄａｔａｏｕｔ（Ｓ））を、表示データのバスラインを介してドレインドライバ（３Ｌ，３Ｒ）に出力する。
その際、マスタとスレーブのタイミングコントローラ（１，２）は、ドレインドライバ（３Ｌ，３Ｒ）のデータラッチ回路に表示データをラッチするための表示制御信号である表示データラッチ用クロック（ＣＬ２（Ｍ），ＣＬ２（Ｓ））を、信号線を介して出力する。
マスタとスレーブのタイミングコントローラ（１，２）は、ディスプレイタイミング信号（ＤＴＭＧ（Ｍ），ＤＴＭＧ（Ｓ））の入力が終了するか、または、ディスプレイタイミング信号（ＤＴＭＧ（Ｍ），ＤＴＭＧ（Ｓ））が入力されてから所定の一定時間が過ぎると、１水平分の表示データが終了したものとして、ドレインドライバ（３Ｌ，３Ｒ）のラッチ回路に蓄えていた表示データに基づく映像電圧を、液晶表示パネル５のドレイン信号線（ＤＬ）に出力するための表示制御信号である出力タイミング制御用クロック（ＣＬ１（Ｍ），ＣＬ１（Ｓ））を、信号線を介してドレインドライバ（３Ｌ，３Ｒ）に出力する。
また、マスタのタイミングコントローラ１は、第１番目のディスプレイタイミング信号（ＤＴＭＧ（Ｍ））が入力されると、これを第１番目の表示ラインと判断して信号線を介してゲートドライバ４に、フレーム開始指示信号（ＦＬＭ）を出力する。
さらに、マスタのタイミングコントローラ１は、１水平走査時間毎に、順次液晶表示パネル５の各ゲート信号線（ＧＬ）に正のバイアス電圧を印加するように、信号線を介してゲートドライバ４へ１水平走査時間周期のシフトクロック（ＣＬ３（Ｍ））を出力する。
これにより、液晶表示パネル５の各ゲート信号線（ＧＬ）に接続された薄膜トランジスタ（ＴＦＴ）が、順次１水平走査時間の間導通し、ドレイン信号線（ＤＬ）上の映像電圧が、画素電極（ＰＸ）に書き込まれるので、液晶表示パネル５に画像が表示される。
【００１４】
［従来技術の問題点］
図９は、従来技術の問題点を説明するための図である。
図９のＡは、マスタのタイミングコントローラ１に入力される表示データ（Ｄａｔａ（Ｍ））と、ディスプレイタイミング信号（ＤＴＭＧ（Ｍ））であり、図９のＢは、スレーブのタイミングコントローラ２に入力される表示データ（Ｄａｔａ（Ｓ））と、ディスプレイタイミング信号（ＤＴＭＧ（Ｓ））である。
図９では、マスタのタイミングコントローラ１に、表示信号（表示データ（Ｄａｔａ（Ｍ））と、ディスプレイタイミング信号（ＤＴＭＧ（Ｍ））が入力された後に、ＤＬの期間遅れて、スレーブのタイミングコントローラ２に、表示信号（表示データ（Ｄａｔａ（Ｓ））と、ディスプレイタイミング信号（ＤＴＭＧ（Ｓ））が入力された場合を図示している。
即ち、マスタのタイミングコントローラ１に入力される表示信号と、スレーブのタイミングコントローラ２に入力される表示信号との間に、スキュー（ＳＤＬ）が存在している。
この場合、マスタのタイミングコントローラ１が出力する出力タイミング制御用クロック（ＣＬ１（Ｍ））と、スレーブのタイミングコントローラ２が出力する出力タイミング制御用クロック（ＣＬ１（Ｓ））との間にも、スキューが生じることになる。
しかしながら、ゲートドライバ４への、１水平走査時間周期のシフトクロック（ＣＬ３（Ｍ））は、マスタのタイミングコントローラ１が出力するため、図９のＣに示すように、液晶表示パネル５の左画面（ＬＤＰ）の画素に対する書き込み期間（Ｔ−ＬＤＰ）が、右画面（ＲＤＰ）の画素に対する書き込み期間（Ｔ−ＲＤＰ）よりも長くなるので、左画面（ＬＤＰ）の画素に対する書き込み電圧と、右画面（ＲＤＰ）の画素に対する書き込み電圧との間に電位差が生じ、左画面（ＬＤＰ）の画素と右画面（ＲＤＰ）の画素に同じ階調の映像電圧を書き込む場合に、輝度差が生じることになる。
【００１５】
なお、図９において、Ｄ−ＯＵＴ（Ｍ）は、液晶表示パネル５の左画面（ＬＤＰ）のドレインドライバ（３Ｌ）からドレイン信号線（ＤＬ）に映像電圧を供給する時点を、Ｄ−ＯＵＴ（Ｓ）は、液晶表示パネル５の右画面（ＲＤＰ）のドレインドライバ（３Ｒ）からドレイン信号線（ＤＬ）に映像電圧を供給する時点を示している。
また、Ｇ−ＯＵＴ（Ｍ），Ｇ−ＯＵＴ（Ｓ）は、液晶表示パネル５のゲートドライバ４から１表示ラインのゲート信号線（ＧＬ）に供給される選択走査電圧を示している。
さらに、ＰＸ１とＰＸ２は、左画面（ＬＤＰ）の画素に、また、ＰＸ３とＰＸ４は、右画面（ＲＤＰ）の画素に、それぞれ黒あるいは白を表示する場合の画素電極（ＰＸ）の電位変動を示しており、ＰＸ１〜ＰＸ４は、交流化信号（ＰＯＬ（Ｍ），ＰＯＬ（Ｓ））に基づき、１表示ライン毎に極性が反転している。
【００１６】
［本実施例の特徴］
図２は、本発明の実施例のタイミングコントローラの概略構成を示すブロック図である。
本実施例では、マスタのタイミングコントローラ１と、スレーブのタイミングコントローラ２の２個のタイミングコントローラの出力信号を同期化するために、出力の基準となる同期基準信号（ＦＢ_ＤＴＭＧ）を出力する同期基準信号出力端子（ＦＢ_ＤＴＭＧＯ）と、同期基準信号（ＦＢ_ＤＴＭＧ）が入力される同期基準信号入力端子（ＦＢ_ＤＴＭＧＩ）を設けたことを特徴とする。
なお、図２に示すように、各タイミングコントローラの同期基準信号出力端子（ＦＢ_ＤＴＭＧＯ）には、外部から入力されたディスプレイタイミング信号が供給される。
図２では、マスタのタイミングコントローラ１の同期基準信号出力端子（ＦＢ_ＤＴＭＧＯ）に供給される、外部から入力されたディスプレイタイミング信号（ＤＴＭＧ（Ｍ））が、同期基準信号（ＦＢ_ＤＴＭＧ）として、マスタのタイミングコントローラ１とスレーブのタイミングコントローラ２の同期基準信号入力端子（ＦＢ_ＤＴＭＧＩ）に入力される。しかし、スレーブのタイミングコントローラ２の同期基準信号出力端子（ＦＢ_ＤＴＭＧＯ）に供給される、外部から入力されるディスプレイタイミング信号（ＤＴＭＧ（Ｓ））は使用されない。
これにより、いずれのタイミングコントローラも、マスタのタイミングコントローラになることが可能となる。
【００１７】
更に、本実施例では、マスタとスレーブのタイミングコントローラ（１，２）の内部に、外部から入力される表示データを含む表示信号のスキュー（遅延）を補正するためのメモリ制御部１２を設けたことを特徴とする。
図３は、図２に示すメモリ制御部１２の概略構成を示すブロック図であり、図４は、図２に示すメモリ制御部１２のタイミングチャートである。
図３に示すように、メモリ制御部１２は、ライトアドレス制御部１４と、２ｐｏｒｔ−ＳＲＡＭ（１５）と、リードアドレス制御部１６とで構成される。
図４に示すように、ライトアドレス制御部１４は、外部から入力されるディスプレイタイミング信号（ＤＴＭＧ（Ｍ））をトリガにして、ライトアドレス（ｗａｄｄｒｅｓｓ（Ｍ））、ライトイネーブル信号（ｗｅｎａｂｌｅ（Ｍ））を生成し、外部から入力されるドットクロック（ＤＣＬＫ（Ｍ））に同期して、外部から入力される表示データ（Ｄａｔａ（Ｍ））を、２ｐｏｒｔ−ＳＲＡＭ（１５）に格納する。図４では、２ｐｏｒｔ−ＳＲＡＭ（１５）に格納された表示データを、ｗｄａｔａ（Ｍ）で表している。
リードアドレス制御部１６は、同期基準信号（ＦＢ_ＤＴＭＧ）をトリガにして、リードアドレス（ｒａｄｄｒｅｓｓ（Ｍ））を生成するが、リードアドレス（ｒａｄｄｒｅｓｓ（Ｍ））のインクリメント開始は、オフセット期間（Ｔ−ＯＦＦＳＥＴ）経過後に開始する。なお、オフセット期間（Ｔ−ＯＦＦＳＥＴ）は製品毎に予め設定されており、図４では、オフセット期間（Ｔ−ＯＦＦＳＥＴ）は、ドットクロック（ＤＣＬＫ（Ｍ））７個分の周期とされている。
【００１８】
オフセット期間（Ｔ−ＯＦＦＳＥＴ）経過後、リードアドレス制御部１６は、リードアドレス（ｒａｄｄｒｅｓｓ（Ｍ））を生成し、ドットクロック（ＤＣＬＫ（Ｍ））に同期して、２ｐｏｒｔ−ＳＲＡＭ（１５）から表示データ（ｗｄａｔａ（Ｍ））を読み出し、ドライバ制御信号生成部１３に出力する。図４では、２ｐｏｒｔ−ＳＲＡＭ（１５）から、ドライバ制御信号生成部１３に出力される表示データを、ｍｄａｔａ（Ｍ）で表している。
また、リードアドレス制御部１６は、表示データ（ｍｄａｔａ（Ｍ））に合わせて、内部ディスプレイタイミング信号（ｍｄｔｍｇ（Ｍ））を生成し、ドライバ制御信号生成部１３に出力する。
２ｐｏｒｔ−ＳＲＡＭ（１５）のｂｉｔ幅は、表示データ（ＤＡａｔａ（Ｍ））のｂｉｔ幅とし、ワード（ｗｏｒｄ）数は、オフセット期間（Ｔ−ＯＦＦＳＥＴ）として設定する、ドットクロック（ＤＣＬＫ（Ｍ））数（Ｎ；Ｎは１以上の整数）の約２倍とする。
したがって、オフセット期間（Ｔ−ＯＦＦＳＥＴ）を、２ｐｏｒｔ−ＳＲＡＭ（１５）のワード数の半分（Ｎ／２）とすると、約±Ｎ／２クロックの表示データ（Ｄａｔａ（Ｍ））のスキューを補正することができる。
なお、前述の説明は、マスタのタイミングコントローラ１の場合について説明したが、スレーブのタイミングコントローラ２も同容に動作する。
【００１９】
図５は、本実施例において、スレーブのタイミングコントローラ２に入力される表示信号が、マスタのタイミングコントローラ１に入力される表示信号に対して、ドットクロック（ＤＣＬＫ（Ｍ））の約３クロック分遅れて入力された場合において、出力信号を同期化した様子を示したタイミングチャートである。
図５のＡが、マスタのタイミングコントローラ１のメモリ制御部１２のタイミングチャートであり、図５のＢが、スレーブのタイミングコントローラ１のメモリ制御部１２のタイミングチャートである、
図５に示すように、マスタのタイミングコントローラ１に入力される表示信号と、スレーブのタイミングコントローラ２に入力される表示信号との間に、スキュー（ＳＤＬ）（ドットクロック（ＤＣＬＫ（Ｍ））の約３クロック分の遅延）が存在しても、マスタのタイミングコントローラ１のメモリ制御部１２のリードアドレス制御部１６は、同期基準信号（ＦＢ_ＤＴＭＧ）をトリガにして、オフセット期間（Ｔ−ＯＦＦＳＥＴ）（ドットクロック（ＤＣＬＫ（Ｍ）７個分の周期）経過後に、リードアドレス（ｒａｄｄｒｅｓｓ（Ｍ））を生成し、ドットクロック（ＤＣＬＫ（Ｍ））に同期して、２ｐｏｒｔ−ＳＲＡＭ（１５）から表示データ（ｗｄａｔａ（Ｍ））を読み出し、ドライバ制御信号生成部１３に出力する。
同様に、スレーブのタイミングコントローラ２のメモリ制御部１２のリードアドレス制御部１６は、同期基準信号（ＦＢ_ＤＴＭＧ）をトリガにして、オフセット期間（Ｔ−ＯＦＦＳＥＴ）経過後に、リードアドレス（ｒａｄｄｒｅｓｓ（Ｓ））を生成し、ドットクロック（ＤＣＬＫ（Ｓ））に同期して、２ｐｏｒｔ−ＳＲＡＭ（１５）から表示データ（ｗｄａｔａ（Ｓ））を読み出し、ドライバ制御信号生成部１３に出力する。
これにより、図５のＣに示すように、表示データ（ｍｄａｔａ（Ｍ））と表示データ（ｍｄａｔａ（Ｓ））、並びに、ディスプレイタイミング信号（ｍｄｔｍｇ（Ｍ））とディスプレイタイミング信号（ｍｄｔｍｇ（Ｓ））は、ドットクロック（Ｍ）の１クロック未満で同期するため、出力タイミング制御用クロック（ＣＬ１（Ｍ））と、出力タイミング制御用クロック（ＣＬ１（Ｓ））も、１ドットクロック（Ｍ）の１クロック未満で、同期出力可能となる。
したがって、図６のＡに示すように、液晶表示パネル５の左画面（ＬＤＰ）の画素に対する書き込み期間（Ｔ−ＬＤＰ）と、右画面（ＲＤＰ）の画素に対する書き込み期間（Ｔ−ＲＤＰ）とがほぼ同一となり、左画面（ＬＤＰ）の画素に対する書き込み電圧と、右画面（ＲＤＰ）の画素に対する書き込み電圧とがほぼ同じ電圧となるので、左画面（ＬＤＰ）の画素と右画面（ＲＤＰ）の画素に同じ階調の映像電圧を書き込む場合に、輝度差が生じるのを防止することが可能となる。
なお、図６は、本実施例の効果を説明するための図であり、図６において、各記号は、図５あるいは図９で説明したものと同じであるので再度の説明は省略する。
【００２０】
図７は、本発明の実施例の液晶表示装置の変形例の概略構成を示すブロック図である。
図７に示す変形例は、スレーブのタイミングコントローラが、タイミングコントローラ（２−１）と、タイミングコントローラ（２−２）の２個の場合の構成を示す図である。
同期基準信号（ＦＢ_ＤＴＭＧ）が、マスタのタイミングコントローラ１と、スレーブのタイミングコントローラ（２−１）と、スレーブのタイミングコントローラ（２−２）に入力されている以外は、図２に示す構成と同様であるので詳細な説明は省略する。
このように、本実施例の変形例では、複数のスレーブのタイミングコントローラを、前述した手法と同様な手法により同期化して出力することが可能であり、液晶表示パネル５の高解像度化が進み、転送レートの問題上、外部の本体側８のグラフィックコントローラが３個以上になっても、本発明により、マスタとスレーブのタイミングコントローラから出力される表示データと表示制御信号を、同期化して出力することが可能である。
なお、タイミングコントローラに、水平同期信号（Ｈｓｙｎｃ）を含む表示信号が入力される場合には、同期基準信号は、ディスプレイタイミング信号（ＤＴＭＧ）に代えて、水平同期信号（Ｈｓｙｎｃ）を使用することも可能である。
なお、本明細書では、本発明を液晶表示装置に適用した実施例について説明したが、本発明は、これに限定されるものではなく、無機ＥＬ表示装置、あるいは、有機ＥＬ表示などのＥＬ表示装置にも適用可能である。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【符号の説明】
【００２１】
１  マスタのタイミングコントローラ
２，２−１，２−２  スレーブのタイミングコントローラ
３Ｌ，３Ｒ  ドレインドライバ
４  ゲートドライバ
５  液晶表示パネル
８  外部の本体側
１０，１１  グラフィックコントローラ
１２  メモリ制御部
１３  ドライバ制御信号生成部
１４  ライトアドレス制御部
１５  ２ポートＳＲＡＭ
１６  リードアドレス制御部
ＴＦＴ  薄膜トランジスタ
ＤＬ  ドレイン信号線
ＧＬ  ゲート信号線
ＰＸ  画素電極
ＣＬ  対向電極
ＣLC  液晶容量
Ｃａｄｄ  付加容量
ＰＣＢ  回路基板
ＦＰＣ  フレキシブル配線基板
ＦＢ_ＤＴＭＧＯ  同期基準信号出力端子
ＦＢ_ＤＴＭＧＩ  同期基準信号入力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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