(57)【要約】 【課題】電源電圧より低い耐圧のトランジスタにより構成され、少ない回路素子により、確実に電源回路を保護することが可能なＥＳＤ保護回路を提供する。【解決手段】第１、第２のトランジスタMN1, MN2は、第１の電源のノードと、第２の電源ノードとの間に直列接続される。第３のトランジスタMN3は、通常動作時、第２のトランジスタをオフとする。第４のトランジスタMP１は、ＥＳＤ動作時、第１のトランジスタをオン状態とする。時定数回路１３は、通常動作時、第４のトランジスタをオフ状態に設定し、ＥＳＤ動作時、第４のトランジスタをオンとする。第５のトランジスタMP2は、ＥＳＤ動作時、第２のトランジスタをオン状態とする。第１乃至第５のトランジスタは電源電圧より耐圧が低いトランジスタである。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の電源電圧が供給される第１の電源のノードと、前記第１の電源電圧より低い第２の電源電圧が供給される第２の電源ノードとの間に直列接続され、前記第１の電源電圧より耐圧が低い第１導電型の第１、第２のトランジスタと、
電流通路の一端が前記第２のトランジスタのゲート電極に接続され、他端が前記第２の電源ノードに接続され、通常動作時、前記第１の電源電圧より低く、前記第２の電源電圧より高い第３の電圧がゲート電極に供給される前記第１の電源の電圧より耐圧が低い第１導電型の第３のトランジスタと、
電流通路の一端が前記第１の電源ノードに接続され、電流通路の他端が前記第１のトランジスタのゲート電極に接続され、ＥＳＤ動作時、前記第１のトランジスタをオン状態とする前記第１の電源の電圧より耐圧が低い第２導電型の第４のトランジスタと、
前記第１の電源ノードに接続され、通常動作時、前記第４のトランジスタをオフ状態に設定し、ＥＳＤ動作時、前記第４のトランジスタをオン状態に設定する時定数回路と、
電流通路の一端が前記第４のトランジスタの電流通路の他端に接続され、電流通路の他端が前記第３のトランジスタの電流通路の一端、及び前記第２のトランジスタのゲート電極に接続され、通常動作時、ゲート電極に前記第３の電圧が供給されてオフ状態とされ、ＥＳＤ動作時、前記第２のトランジスタをオン状態とする第２導電型の第５のトランジスタと、
前記第３の電圧の供給ノードと第１のトランジスタのゲート電極間に接続され、通常動作時に、前記第１のトランジスタのゲート電極にバイアス電圧を供給する抵抗と、
を具備することを特徴とするＥＳＤ保護回路。
【請求項２】
第１の電圧が供給される第１の電源のノードと、前記第１の電圧より低い第２の電源電圧が供給される第２の電源ノードとの間に直列接続された第１導電型の第１、第２のトランジスタと、
前記第２のトランジスタのゲート電極と前記第２の電源ノードの間に接続され、通常動作時、前記第１の電圧より低く、前記第２の電圧より高い第３の電圧がゲート電極に供給され、前記第２のトランジスタをオフ状態とする第１導電型の第３のトランジスタと、
前記第１の電源ノードと前記第１のトランジスタのゲート電極間に接続され、ＥＳＤ動作時、前記第１のトランジスタをオン状態とする第２導電型の第４のトランジスタと、
前記第１の電源ノードと前記第４のトランジスタのゲート電極に接続され、通常動作時、前記第４のトランジスタをオフ状態に設定し、ＥＳＤ動作時、前記第４のトランジスタをオン状態に設定する時定数回路１３と、
前記第４のトランジスタと前記第２のトランジスタのゲート電極との間に接続され、通常動作時、前記第３の電圧がゲート電極に供給されてオフ状態とされ、ＥＳＤ動作時、前記第２のトランジスタをオン状態とする第２導電型の第５のトランジスタと、
を具備し、
第１乃至第５のトランジスタは電源電圧より耐圧が低いトランジスタであることを特徴とするＥＳＤ保護回路。
【請求項３】
前記第１の電圧から前記第３の電圧を生成する電圧生成回路をさらに具備することを特徴とする請求項１又は２記載のＥＳＤ保護回路。
【請求項４】
前記時定数回路は、ダイオード接続された少なくとも１つの第２導電型の第６のトランジスタと、前記第６のトランジスタに接続されたキャパシタとを具備することを特徴とする請求項３記載のＥＳＤ保護回路。
【請求項５】
前記第１の電源ノードと前記第２の電源ノードとの間に接続され、前記第１の電源ノードに負電圧が印加された時、導通されるダイオードをさらに具備することを特徴とする請求項４記載のＥＳＤ保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置、例えば静電放電（Electro Static Discharge）（以下、ＥＳＤと称す）から電源回路を保護することが可能なＥＳＤ保護回路に関する。
【背景技術】
【０００２】
半導体装置の入出力部に用いられる電源電圧は、外部との接続が必要であるため、一般に、３．３Ｖ／２．５Ｖ／１．８Ｖ等、多種の電圧が用いられるとともに、３．３Ｖ／２．５Ｖで動作するトランジスタ（所謂厚膜トランジシタ）、１．８Ｖで動作するトランジスタ（所謂中膜トランジスタ）、及び１．２Ｖ〜０．９Ｖで動作するトランジスタ（所謂薄膜トランジスタ）が用いられている。しかし、主に６５ｎｍ以降の微細化されたプロセスにおいて、これら３種のトランジスタを用いることは、製造コストの上昇を招くため好ましくない。
【０００３】
そこで、３．３Ｖ／２．５Ｖで動作するトランジスタを用いることなく、１．８Ｖ以下の電圧で動作するトランジスタを使用して、３．３Ｖ／２．５Ｖの電源電圧に耐え得るトレラント型の回路が開発されている。このため、電源のＥＳＤ保護に用いられるＥＳＤ保護回路も同様に、トレラント型の回路により構成する必要がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２０１１/０１９４２１８号明細書
【特許文献２】米国特許第７３９７２８０号明細書
【特許文献３】特開２００９−１４７０４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態は、電源電圧より低い耐圧のトランジスタにより構成され、少ない回路素子により、確実に電源を保護することが可能なＥＳＤ保護回路を提供しようとするものである。
【課題を解決するための手段】
【０００６】
実施形態のＥＳＤ保護回路によれば、第１の電源電圧が供給される第１の電源のノードと、前記第１の電源電圧より低い第２の電源電圧が供給される第２の電源ノードとの間に直列接続され、前記第１の電源電圧より耐圧が低い第１導電型の第１、第２のトランジスタと、電流通路の一端が前記第２のトランジスタのゲート電極に接続され、他端が前記第２の電源ノードに接続され、通常動作時、前記第１の電源電圧より低く、前記第２の電源電圧より高い第３の電圧がゲート電極に供給される前記第１の電源の電圧より耐圧が低い第１導電型の第３のトランジスタと、電流通路の一端が前記第１の電源ノードに接続され、電流通路の他端が前記第１のトランジスタのゲート電極に接続され、ＥＳＤ動作時、前記第１のトランジスタをオン状態とする前記第１の電源の電圧より耐圧が低い第２導電型の第４のトランジスタと、前記第１の電源ノードに接続され、通常動作時、前記第４のトランジスタをオフ状態に設定し、ＥＳＤ動作時、第４のトランジスタをオン状態に設定する時定数回路と、電流通路の一端が前記第４のトランジスタの電流通路の他端に接続され、電流通路の他端が前記第３のトランジスタの電流通路の一端、及び前記第２のトランジスタのゲート電極に接続され、通常動作時、ゲート電極に前記第３の電圧が供給されてオフ状態とされ、ＥＳＤ動作時、前記第２のトランジスタをオン状態とする第２導電型の第５のトランジスタと、前記第３の電圧の供給ノードと第１のトランジスタのゲート電極間に接続され、通常動作時に、前記第１のトランジスタのゲート電極にバイアス電圧を供給する抵抗と、を具備することを特徴とする。
【図面の簡単な説明】
【０００７】
【図１】実施形態に係るＥＳＤ保護回路を示す回路図。
【図２】図２（ａ）（ｂ）（ｃ）（ｄ）は、図１に示すＥＳＤ保護回路の異なる動作状態を示す回路図。
【図３】本実施形態の第１の変形例を示す回路図。
【図４】第１の変形例をさらに変形した例を示す回路図。
【図５】本実施形態の第２の変形例を示す回路図。
【発明を実施するための形態】
【０００８】
以下、実施の形態について、図面を参照して説明する。
【０００９】
（実施形態）
本実施形態の半導体装置は、例えば１．８Ｖ以下の電圧で駆動されるトランジスタにより構成された回路を、トランジスタの耐圧を越えた電源電圧、例えば３．３Ｖで動作させるものであり、この回路の電源をＥＳＤから保護するＥＳＤ保護回路である。
【００１０】
図１において、ＥＳＤ保護回路１０は、ＥＳＤクランプ回路１１と、ゲートバイアス回路１２と、時定数回路１３と、ダイオードＤ１により構成されている。
【００１１】
ＥＳＤクランプ回路１１は、スタックされた２つのｎチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと称す）ＭＮ１、ＭＮ２により構成されている。すなわち、これらＮＭＯＳトランジスタＭＮ１、ＭＮ２は、電源電圧ＶＤＤＨが印加される電源配線１４と、接地電位ＧＮＤが供給される接地配線１５との間に直列接続されている。これらＮＭＯＳトランジスタＭＮ１、ＭＮ２の基板は、接地配線１５に接続されている。
【００１２】
ゲートバイアス回路１２は、スタックされた２つのｐチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称す）ＭＰ１、ＭＰ２と、１つのＮＭＯＳトランジスタＭＮ３と、抵抗Ｒ２により構成される。これらＰＭＯＳトランジスタＭＰ１、ＭＰ２と、ＮＭＯＳトランジスタＭＮ３は、電源配線１４と接地配線１５の間に直列接続され、ＮＭＯＳトランジスタＭＮ３の基板は接地配線１５に接続され、ＰＭＯＳトランジスタＭＰ１、ＭＰ２の基板は、電源配線１４に接続されている。
【００１３】
ＰＭＯＳトランジスタＭＰ１とＭＰ２の接続ノードは、ＮＭＯＳトランジスタＭＮ１のゲート電極に接続され、ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ３の接続ノードは、ＮＭＯＳトランジスタＮＭ２のゲート電極に接続されている。
【００１４】
また、ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ３のゲート電極は、電源端子ＶＬに接続されている。この電源端子ＶＬには、通常動作時に、中間電圧ＶＤＤＬ、例えば１．８Ｖが半導体装置の外部から印加される。中間電圧ＶＤＤＬは、１．８Ｖに限定されるものではなく、接地電位より高く、電源電圧ＶＤＤＨより低く、ＮＭＯＳトランジスタＭＮ３をオン状態することができる電圧であればよい。この電源端子ＶＬと、ＰＭＯＳトランジスタＭＰ１、ＭＰ２の接続ノードとの間には抵抗Ｒ２が接続されている。
【００１５】
さらに、時定数回路１３は、抵抗Ｒ１と、例えばＰＭＯＳトランジスタにより構成されたキャパシタＣＰ１とにより構成されている。これら抵抗Ｒ１とキャパシタＣＰ１は電源配線１４と電源端子ＶＬとの間に直列接続されている。これら抵抗Ｒ１とキャパシタＣＰ１の接続ノードは、ＰＭＯＳトランジスタＭＰ１のゲート電極に接続されている。
【００１６】
また、ダイオードＤ１のカソードは電源配線１４に接続され、アノードは接地配線１５に接続されている。
【００１７】
ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３、及びＰＭＯＳトランジスタＭＰ１、ＭＰ２の耐圧は、それぞれ例えば１．８Ｖに設定されており、半導体装置の通常動作時、電源配線１４には、電源電圧ＶＤＤＨとして例えば３．３Ｖが印加される。
【００１８】
上記構成において、図２（ａ）（ｂ）（ｃ）（ｄ）を参照して動作について説明する。図２（ａ）（ｂ）（ｃ）（ｄ）において、破線の丸印は、オン状態のトランジスタを示している。
【００１９】
（ＥＳＤ動作時）
次に、ＥＳＤ時の動作について説明する。
【００２０】
図２（ａ）に示すように、半導体装置に電源が供給されていない状態、すなわち、全てのトランジスタがオフ状態となっている。
【００２１】
上記状態において、ＥＳＤが発生し、電源配線１４に対し例えば６Ｖが印加された場合、オン状態に移行するＰＭＯＳトランジスタＭＰ１、ＭＰ２を介して、クランプ回路１１を構成するＮＭＯＳトランジスタＭＮ１、ＭＮ２のゲート電極に電源配線１４の電圧が印加される。このため、ＮＭＯＳトランジスタＭＮ１、ＭＮ２がオンとなり、電源配線１４のＥＳＤ電流がＮＭＯＳトランジスタＭＮ１、ＭＮ２を介して接地された接地配線１５に放電される。このため、電源回路がＥＳＤから保護される。
【００２２】
また、電源配線１４及び電源端子ＶＬが０Ｖの状態において、ＥＳＤが発生し、電源配線１４に負電圧が印加された場合、ダイオードＤ１がオンとなる。このため、ダイオードＤ１を介して電源配線１４のＥＳＤ電流が接地された接地配線１５に放電され、電源回路がＥＳＤから保護される。
【００２３】
（通常動作時）
一方、図２（ｂ）に示すように、半導体装置の通常動作時、電源配線１４には、電源電圧ＶＤＤＨ、例えば３．３Ｖが印加され、接地配線１５は接地されている。さらに、電源端子ＶＬには、外部より中間電圧ＶＤＤＬ、例えば１．８Ｖが供給されている。このため、ゲート電極が電源端子ＶＬに接続されたＮＭＯＳトランジスタＭＮ３はオン状態であり、ゲート電極が電源端子ＶＬに接続されたＰＭＯＳトランジスタＭＰ２はオフ状態である。ゲート電極がＮＭＯＳトランジスタＭＮ３とＰＭＯＳトランジスタＭＰ２の接続ノードに接続されたＮＭＯＳトランジスタＭＮ２は、オフ状態であり、ゲート電極が抵抗Ｒ２を介して電源端子ＶＬに接続されたＮＭＯＳトランジスタＭＮ１は、僅かにオン状態となっている。
【００２４】
また、ゲート電極が、時定数回路１３を構成する抵抗Ｒ１とキャパシタＣＰ１の接続ノードに接続されたＰＭＯＳトランジスタＭＰ１は、キャパシタＣＰ１が３．３Ｖに充電されており、オフ状態となっている。
【００２５】
この状態において、ＮＭＯＳトランジスタＭＮ１のゲート・ソース間の電圧Ｖｇｓは、ＮＭＯＳトランジスタの閾値電圧を０．３Ｖとし、抵抗Ｒ２の電圧降下を無視した場合、１．８Ｖ−０．３Ｖ＝１．５Ｖとなり、ドレイン・ソース間の電圧Ｖｄｓは、３．３Ｖ−１．５＝１．８Ｖである。このため、ＮＭＯＳトランジスタＭＮ１の各部の電圧は、トランジスタの耐圧の範囲内に収まっている。
【００２６】
また、ＮＭＯＳトランジスタＭＮ２のゲート・ソース間の電圧Ｖｇｓは、０Ｖであり、ＮＭＯＳトランジスタＭＮ２のドレインの電圧は１．５Ｖであるため、オン状態のＮＭＯＳトランジスタＭＮ２のドレイン・ソース間の電圧Ｖｄｓは、１．５Ｖ−０Ｖ＝１．５Ｖである。このため、ＮＭＯＳトランジスタＭＮ２の各部の電圧も、トランジスタの耐圧の範囲内に収まっている。
【００２７】
ＰＭＯＳトランジスタＭＰ１のゲート・ソース間の電圧Ｖｇｓは、３．３Ｖ−３．３Ｖ＝０Ｖ、ドレイン・ソース間の電圧Ｖｄｓは、３．３Ｖ−１．８Ｖ＝１．５Ｖであり、トランジスタの耐圧の範囲内に収まっている。
【００２８】
ＰＭＯＳトランジスタＭＰ２のゲート・ソース間の電圧Ｖｇｓは、１．８Ｖ−１．８Ｖ＝０Ｖ、ドレイン・ソース間の電圧Ｖｄｓは、１．８Ｖ−０＝１．８Ｖであり、トランジスタの耐圧の範囲内に収まっている。
【００２９】
また、ＮＭＯＳトランジスタＭＮ３のゲート・ソース間の電圧Ｖｇｓは、１．８Ｖ−０Ｖ＝１．８であり、ＮＭＯＳトランジスタＭＮ３のドレイン・ソース間の電圧は、０Ｖである。このため、ＮＭＯＳトランジスタＭＮ３の各部の電圧も、トランジスタの耐圧の範囲内に収まっている。
【００３０】
このように、本実施形態のＥＳＤ保護回路１０は、半導体装置の通常動作時において、トレラント性能を満足している。
【００３１】
尚、図２（ｃ）は、電源配線１４に電源電圧ＶＤＤＨ、例えば３．３Ｖが印加され、外部端子ＶＬに中間電圧ＶＤＤＬが印加されない場合を示している。この場合、図２（ｂ）に示す通常動作時において、オン状態とされていたＮＭＯＳトランジスタＭＮ３がオフ状態となる。これ以外は、通常動作時の動作と同様である。
【００３２】
図２（ｄ）は、電源配線１４に電源電圧ＶＤＤＨが印加されず、外部端子ＶＬに中間電圧ＶＤＤＬ、例えば１．８Ｖが印加された場合を示している。この場合、図２（ａ）に示すＥＳＤ動作時において、オフ状態とされていたＮＭＯＳトランジスタＭＮ３がオン状態となる。これ以外は、ＥＳＤ動作時の動作と同様である。この場合、ＰＮＯＳトランジスタＭＰ１のゲート電極の電圧は０Ｖであるため、抵抗Ｒ２及びＰＭＯＳトランジスタＭＰ１、図示せぬ寄生のダイオードを介して、電源端子ＶＬから電源配線１４にリーク電流が発生するが、抵抗Ｒ２によりリーク電流は、問題ないレベルに低減されている。
【００３３】
上記実施形態によれば、半導体装置に電源が供給されず、非動作状態において、ゲート電極が時定数回路１３と、電源端子ＶＬにそれぞれ接続され、オン状態に設定されたＰＭＯＳトランジスタＭＰ１、ＭＰ２によりゲート電極が制御されるＮＭＯＳトランジスタＭＮ１、ＭＮ２を設け、ＥＳＤ発生時、ＰＭＯＳトランジスタＭＰ１、ＭＰ２を介してＮＭＯＳトランジスタＭＮ１、ＭＮ２をオンさせることにより、電源配線１４のＥＳＤ電流を接地配線１５に放電させている。このため、確実にＥＳＤから電源回路を保護することが可能である。
【００３４】
しかも、通常動作時において、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３、及びＰＭＯＳトランジスタＭＰ１、ＭＰ２の各部の電圧は、トランジスタの耐圧１．８以下に設定されている。このため、電源電圧より低い耐圧のトランジスタを用いて、トレラントＥＳＤ保護回路を構成することが可能である。
【００３５】
さらに、回路の素子数が少ないため、ＥＳＤ保護回路１０のサイズを小型化することが可能である。
【００３６】
（第１の変形例）
図３は、本実施形態の第１の変形例を示しており、図３において、図１と同一部分には同一符号を付している。
【００３７】
上記実施形態において、中間電圧ＶＤＤＬは、電源端子ＶＬを介して、半導体装置の外部から供給された。これに対して、第１の変形例は、中間電圧ＶＤＤＬを半導体装置の内部において生成している。
【００３８】
すなわち、図３に示すように、電源配線１４と接地配線１５の間に中間電圧生成回路２１が設けられている。この中間電圧生成回路２１は、電源配線１４と接地配線１５の間に直列接続された抵抗Ｒ３、Ｒ４と、抵抗Ｒ４に並列接続されたＰＭＯＳトランジスタからなるキャパシタＣＰ２により構成されている。抵抗Ｒ３とＲ４の接続ノードから中間電圧ＶＤＤＬが出力される。この中間電圧ＶＤＤＬは、電源端子ＶＬに供給される。
【００３９】
尚、この場合、外部電源の入力端としての電源端子ＶＬは不要であり、図３において、電源端子ＶＬは、電源供給ノードとして記載している。
【００４０】
また、上記中間電圧生成回路２１は、１つのＥＳＤ保護回路１０に接続しているが、これに限定されるものではない。
【００４１】
例えば、図４に示すように、半導体装置内に複数のＥＳＤ保護回路１０が設けられている場合、これらＥＳＤ保護回路１０に対して、１つの中間電圧生成回路２１を設ければよい。
【００４２】
上記第１の変形例によれば、中間電圧を外部から印加する必要がない。このため、半導体装置の電源仕様を簡略化することが可能である。
【００４３】
（第２の変形例）
図５は、本実施形態の第２の変形例を示している。
【００４４】
上記実施形態において、時定数回路１３は抵抗Ｒ１を用いて構成した。これに対して、第２の変形例は、図５に示すように、抵抗Ｒ１に代えて、ダイオード接続されたＰＭＯＳトランジスタＭＰ３、ＭＰ４を直列接続して抵抗を構成している。
【００４５】
具体的には、第２の変形例において、時定数回路１３は、電源配線１４と接地配線１５の間に接続されたＰＭＯＳトランジスタＭＰ３、ＭＰ４と、キャパシタＣＰ１により構成されている。第２の変形例において、キャパシタＣＰ１はＮＭＰＳトランジスタにより構成されている。このキャパシタＣＰ１とＰＭＯＳトランジスタＭＰ４の接続ノードとしてのゲート電極とドレインがＰＭＯＳトランジスタＭＰ１のゲートに接続されている。
【００４６】
上記第２の変形例によっても、上記実施形態と同様の時定数回路を構成することができる。しかも、第２の変形例によれば、ＰＭＯＳトランジスタＭＰ３、ＭＰ４により抵抗を構成しているため、上記実施形態のように、例えばゲート電極と同様のポリシリコン層により抵抗を形成する場合に比べて、占有面積を縮小することが可能であり、回路を小型化することが可能である。
【００４７】
その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【００４８】
１０…ＥＳＤ保護回路、１１…クランプ回路、１２…ゲートバイアス回路、１３…時定数回路、１４…電源配線、１５…接地配線、ＭＮ１、ＭＮ２、ＭＮ３…ＮＭＯＳトランジスタ、ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４…ＰＭＯＳトランジスタ、２１…中間電圧生成回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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