(57)【要約】【課題】第２の溝上の絶縁膜内に生じる応力を分散させてクラックの発生を抑制する。【解決手段】基板の第１の主面に、環状の第１の溝及び第２の溝を形成した後、第１及び第２の溝を埋め込むように基板上に絶縁膜を形成する。第１の溝上の絶縁膜上にマスクが位置し、かつ第２の溝上の絶縁膜上に複数に分割されたマスクが位置するようにマスクパターンを形成する。マスクパターンを用いたエッチングにより、基板の第１の主面が露出しないように絶縁膜を除去する。第１の主面上の絶縁膜を除去した後、基板の第１の主面にフォトレジスト膜を形成する。絶縁膜で埋め込まれた第２の溝の前記基板上での位置を基準として位置合わせした第１のパターンを、フォトレジスト膜に転写する。絶縁膜で埋め込まれた環状の第１の溝の内側に位置する基板に、貫通電極を形成する。【選択図】図４
2013118258.tif 000002
【特許請求の範囲】
【請求項１】
基板の第１の主面に、前記第１の主面に対向して見た場合に環状の第１の溝、及び第２の溝を形成する工程と、
前記第１及び第２の溝を埋め込むように、前記基板の第１の主面上に絶縁膜を形成する工程と、
前記第１の溝上の絶縁膜上にマスクが位置し、かつ前記第２の溝上の絶縁膜上に複数に分割されたマスクが位置するようにマスクパターンを形成する工程と、
前記マスクパターンを用いたエッチングにより、前記基板の第１の主面が露出しないように前記絶縁膜の一部を除去する工程と、
前記マスクパターンを除去した後、前記第１の主面上の絶縁膜を除去する工程と、
前記絶縁膜を除去する工程の後、前記基板の第１の主面にフォトレジスト膜を形成する工程と、
前記絶縁膜で埋め込まれた前記第２の溝の前記基板上での位置を基準として位置合わせした第１のパターンを、前記フォトレジスト膜に転写する工程と、
前記絶縁膜で埋め込まれた環状の前記第１の溝の内側に位置する前記基板に、前記基板を厚さ方向に貫通する貫通電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１及び第２の溝を形成する工程では、
複数の前記第２の溝を、前記第１の主面に対向して見た形状がラインアンドスペース形状となるように形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記マスクパターンを形成する工程では、
前記第２の溝上の絶縁膜上に位置するマスクとして、前記第２の溝の延在方向に沿って複数に分割されたマスクを形成することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１及び第２の溝を形成する工程では、
前記複数の第２の溝の個々を幅が１〜３μｍ、前記第２の溝の延在方向における長さが３０〜５０μｍとなるように形成し、かつ、前記ラインアンドスペースのピッチが２〜６μｍとなるように、前記第２の溝を形成することを特徴とする請求項２又は３に記載の半導体装置の製造方法。
【請求項５】
前記絶縁膜の一部を除去する工程では、
ウェットエッチングにより、前記絶縁膜の一部を除去することを特徴とする請求項１〜４の何れか１項に記載の半導体装置の製造方法。
【請求項６】
前記第１のパターンを前記フォトレジスト膜に転写する工程の後、前記貫通電極を形成する工程の前に、
前記基板の第１の主面と厚さ方向に対向する第２の主面側から前記基板を研削して、前記絶縁膜で埋め込まれた前記第１及び第２の溝の底部が露出するまで前記基板の厚さを減ずる工程を更に有することを特徴とする請求項１〜５の何れか１項に記載の半導体装置の製造方法。
【請求項７】
前記絶縁膜を形成する工程では、
ＴＥＯＳを原料に用いた化学気相成長法により、前記絶縁膜を形成することを特徴とする請求項１〜６の何れか１項に記載の半導体装置の製造方法。
【請求項８】
前記フォトレジスト膜に転写した前記第１のパターンを用いて、前記基板の第１の主面に素子分離領域を形成する工程を更に有することを特徴とする請求項１〜７の何れか１項に記載の半導体装置の製造方法。
【請求項９】
前記基板を裁断領域に沿って切断することで、前記基板を個片化する工程を更に有し、
前記第１及び第２の溝を形成する工程では、
前記基板の前記裁断領域に前記第２の溝を形成することを特徴とする請求項１〜８の何れか１項に記載の半導体装置の製造方法。
【請求項１０】
基板と、
前記基板の第１の主面に設けられ、前記第１の主面に対向して見た場合に環状となる絶縁リングと、
前記基板の第１の主面に設けられたアライメントマークと、
前記基板の第１の主面上に設けられた絶縁膜であって、前記アライメントマーク上の絶縁膜の上面は第１の高さと第２の高さに位置する絶縁膜と、
を有することを特徴とする半導体ウェハ。
【請求項１１】
前記アライメントマークは、前記第１の主面に対向して見た形状がラインアンドスペース形状であることを特徴とする請求項１０に記載の半導体ウェハ。
【請求項１２】
前記アライメントマーク上の絶縁膜において、前記第１の高さは前記第２の高さよりも高く、前記第２の高さに位置する上面は前記アライメントマークの延在方向に延在することを特徴とする請求項１１に記載の半導体ウェハ。
【請求項１３】
前記アライメントマークを構成する複数のマークの個々を幅が１〜３μｍ、前記アライメントマークの延在方向の長さが３０〜５０μｍとなるように形成し、かつ、前記ラインアンドスペースのピッチが２〜６μｍとなることを特徴とする請求項１１又は１２に記載の半導体ウェハ。
【請求項１４】
基板と、
前記基板のチップ領域の第１の主面に設けられ、前記第１の主面に対向して見た場合に環状となる絶縁リングと、
前記基板のチップ領域の第１の主面に設けられたアライメントマークと、
前記基板のチップ領域の第１の主面上に設けられた絶縁膜であって、前記アライメントマーク上の絶縁膜の上面は第１の高さと第２の高さに位置する絶縁膜と、
を有することを特徴とする半導体装置。
【請求項１５】
前記アライメントマークは、前記第１の主面に対向して見た形状がラインアンドスペース形状であることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記アライメントマーク上の絶縁膜において、前記第１の高さは前記第２の高さよりも高く、前記第２の高さに位置する上面は前記アライメントマークの延在方向に延在することを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記アライメントマークを構成する複数のマークの個々を幅が１〜３μｍ、前記アライメントマークの延在方向の長さが３０〜５０μｍとなるように形成し、かつ、前記ラインアンドスペースのピッチが２〜６μｍとなることを特徴とする請求項１５又は１６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウェハ、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
複数の半導体チップを積層して高機能を実現した半導体装置では、半導体チップを貫通するようにして設けられた貫通電極（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ、以下、ＴＳＶと記載する場合がある）によって、上下の半導体チップを電気的に接続する構造が用いられる。このような半導体チップでは、ＴＳＶと素子領域とを絶縁分離することや、近隣のＴＳＶ間容量を低減することを目的として、ＴＳＶの周囲を絶縁体で囲んだ絶縁リング構造が用いられることがある。
【０００３】
特許文献１（特開２００９−１１１０６１号公報）には、絶縁リングを備えた貫通電極を有する半導体装置の製造方法が開示されている。ここには、最初に絶縁リングを形成し（ビアファースト）、素子形成〜配線形成を経て、最後にＴＳＶを形成する（ビアラスト）工程が開示されている。より詳しくは、まず、シリコン基板の素子形成面側から深さ方向にリング状のトレンチを掘り、このトレンチを絶縁膜で埋め込むことで絶縁リングを形成する。その後、基板表面への素子形成、配線層形成および表面電極形成工程などを経た後、シリコン基板を裏面側から研削して薄板化する。このとき絶縁リングの底部が基板裏面から露出するまで裏面研削することで、絶縁リングがシリコン基板を表面から裏面まで貫通した構造となる。そして、絶縁リングの内側に、シリコン基板を貫通するように、裏面側から裏面電極を形成することによりＴＳＶを形成する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１１１０６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記の方法とは異なり、絶縁リング等をビアファーストで形成せず、素子分離領域（フィールド）を形成する工程が基板に施す最初の工程であれば、当該素子分離領域の基板上での位置を調整する必要は無い。すなわち、素子分離領域の形成時には、基板上に他の部材が形成されていないため、これらの部材に対して素子分離領域の位置合わせを行う必要が無い。
【０００６】
一方、上記のように、ビアファーストで既に絶縁リングが形成された基板上に素子分離領域を形成する場合、当該素子分離領域は基板上での位置を調整して（位置合わせして）形成する必要がある。即ち、絶縁リング形成の後、基板に対して素子分離領域用のパターニングをする前に、フォトリソグラフィに用いるアライメントマークを形成しておく必要がある。
【０００７】
しかしながら、従来の方法では、アライメントマーク用のトレンチが深く、その幅が狭いため、トレンチ内に絶縁膜を埋設させると内部にシームやボイドが発生する場合があった。アライメントマーク用のトレンチはラインアンドスペース形状で形成するため、シームやボイドなどの埋設不良箇所に応力が集中して、この部分を起点に基板内にクラックが発生する場合があった。このクラックは素子領域にまで達することがあり、この場合、製造歩留まりが低下することとなっていた。
【課題を解決するための手段】
【０００８】
一実施形態は、
基板の第１の主面に、前記第１の主面に対向して見た場合に環状の第１の溝、及び第２の溝を形成する工程と、
前記第１及び第２の溝を埋め込むように、前記基板の第１の主面上に絶縁膜を形成する工程と、
前記第１の溝上の絶縁膜上にマスクが位置し、かつ前記第２の溝上の絶縁膜上に複数に分割されたマスクが位置するようにマスクパターンを形成する工程と、
前記マスクパターンを用いたエッチングにより、前記基板の第１の主面が露出しないように前記絶縁膜の一部を除去する工程と、
前記マスクパターンを除去した後、前記第１の主面上の絶縁膜を除去する工程と、
前記絶縁膜を除去する工程の後、前記基板の第１の主面にフォトレジスト膜を形成する工程と、
前記絶縁膜で埋め込まれた前記第２の溝の前記基板上での位置を基準として位置合わせした第１のパターンを、前記フォトレジスト膜に転写する工程と、
前記絶縁膜で埋め込まれた環状の前記第１の溝の内側に位置する前記基板に、前記基板を厚さ方向に貫通する貫通電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法に関する。
【０００９】
他の実施形態は、
基板と、
前記基板の第１の主面に設けられ、前記第１の主面に対向して見た場合に環状となる絶縁リングと、
前記基板の第１の主面に設けられたアライメントマークと、
前記基板の第１の主面上に設けられた絶縁膜であって、前記アライメントマーク上の絶縁膜の上面は第１の高さと第２の高さに位置する絶縁膜と、
を有することを特徴とする半導体ウェハに関する。
【００１０】
他の実施形態は、
基板と、
前記基板のチップ領域の第１の主面に設けられ、前記第１の主面に対向して見た場合に環状となる絶縁リングと、
前記基板のチップ領域の第１の主面に設けられたアライメントマークと、
前記基板のチップ領域の第１の主面上に設けられた絶縁膜であって、前記アライメントマーク上の絶縁膜の上面は第１の高さと第２の高さに位置する絶縁膜と、
を有することを特徴とする半導体装置に関する。
【発明の効果】
【００１１】
第２の溝上に位置する絶縁膜上に複数に分割されたマスクを有する、マスクパターンを形成する。このマスクパターンを用いて、第１の主面上の絶縁膜を除去することにより、第２の溝上の絶縁膜内に生じる応力を分散させてクラックの発生を抑制することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明者が検討した方法を表す図である。
【図２】本発明者が検討した方法を表す図である。
【図３】本発明者が検討した方法を表す図である。
【図４】第１実施例の半導体装置を表す図である。
【図５】第１実施例の半導体装置の製造方法を表すフローチャートである。
【図６】第１実施例の半導体装置の製造方法を表す図である。
【図７】第１実施例の半導体装置の製造方法を表す図である。
【図８】第１実施例の半導体装置の製造方法を表す図である。
【図９】第１実施例の半導体装置の製造方法を表す図である。
【図１０】第１実施例の半導体装置の製造方法を表す図である。
【図１１】第１実施例の半導体装置の製造方法を表す図である。
【図１２】第１実施例の半導体装置の製造方法を表す図である。
【図１３】第１実施例の半導体装置の製造方法を表す図である。
【図１４】第１実施例の半導体装置の製造方法を表す図である。
【図１５】第１実施例の半導体装置の製造方法を表す図である。
【図１６】第１実施例の第１変形例を表す図である。
【発明を実施するための形態】
【００１３】
特開２００５−２１７０７１号公報には、チップ積層時の位置合わせ基準となるアライメントマークを、ＴＳＶ本体を形成する工程によって同時に形成する方法が開示されている。より詳しくは、ウェハから切り出した複数のチップを互いに積層する際、位置合わせのずれを起こさないよう、ボンディング装置にチップの位置を認識させるためのアライメントマークとして、ＴＳＶと同様の基板を貫通する導電材料を用いて構成し、ＴＳＶ形成工程時に同時に形成するという技術である。
【００１４】
そこで、本発明者は、上記技術の応用例として、素子形成工程の最初の工程であるＳＴＩ（フィールド）パターンを転写する工程（フォトリソグラフィ工程）の際に、位置合わせの基準となるアライメントマークを、絶縁リングと同時に形成する方法について、事前に検討した。通常、半導体装置の構成要素が何も形成されていないウェハ上に最初にＳＴＩを形成する場合、いかなる要素に対しても位置合わせをする必要が無いので、ＳＴＩ形成工程においてアライメントマークは必要無い。また、ＳＴＩ形成工程の後の工程においては、ＳＴＩ形成工程で同時に形成したアライメントマークを基準に位置合わせすれば良い。
【００１５】
一方、本願で対象にする構造は、ＴＳＶの周囲を囲む絶縁リングを最初に形成した後（ビアファースト）、素子形成工程に入る。従って、この絶縁リングに対してＳＴＩを位置合わせするためのアライメントマーク（フィールド合わせマーク）が必要となり、これを形成する方法として上述の技術を検討した。本発明者が検討したフィールド合わせマークは、リソグラフィ工程の際に認識できるよう、絶縁溝がラインアンドスペース（Ｌ／Ｓ）状に配列した形状である。
【００１６】
以下では、図１〜３を参照して、本発明者が検討した半導体装置及びその製造方法を説明する。図１Ａに示すように、この半導体装置は、半導体基板１７上にスクライブ領域２に囲まれたチップ領域３を有する。チップ領域３には素子領域４と貫通電極５が設けられ、スクライブ領域２にはアライメントマーク１が設けられている。図１Ｂは図１Ａの貫通電極５近傍のＡ’−Ａ’方向の断面図、図１Ｃは図１Ａのアライメントマーク１の一部のＢ’−Ｂ’方向の断面図を表す。図１Ｂに示すように、貫通電極５は、表面電極３３、配線層１４及び裏面電極３４から構成される。配線層１４及び裏面電極３４の一部は、層間絶縁膜１６を貫通している。素子領域４には、貫通電極５を囲むように環状の絶縁リング６が設けられており、貫通電極５をトランジスタ等の他の素子８から絶縁分離している。素子８はコンタクトプラグ８ｂを介して配線８ａに接続されている。図１Ｃに示すように、スクライブ領域２には、アライメントマーク１及び配線層１５が設けられている。絶縁リング６とアライメントマーク１の、基板厚み方向３８における長さは同じとなっている。また、素子領域４及びスクライブ領域２には、素子分離領域（ＳＴＩ）７が設けられている。素子領域４及びスクライブ領域２の層間絶縁膜１６上には、シリコン酸窒化膜３６ａ及びポリイミド膜３６ｂからなる保護膜３６が形成されている。
【００１７】
図２及び３は、図１の半導体装置の絶縁リング６及びアライメントマーク１の形成工程を表したものであり、説明を簡略化するため、その他の部分については示していない。なお、図２及び３において、Ａ図は図１Ｂの絶縁リング６の形成工程、Ｂ図は図１Ｃのアライメントマーク１の形成工程、Ｃ図はＡ図の点線で囲まれた部分Ｐの拡大図、Ｄ図はＢ図の点線で囲まれた部分Ｑの拡大図を表す。図３Ｅは第１の主面１７ａにおけるアライメントマーク１全体の上面図である。また、図３Ｆは図３の工程においてアライメントマーク１上に位置する絶縁膜２６内に発生する応力の状態を表す模式的断面図であり、一部の構造は省略している。
【００１８】
図２に示すように、シリコン半導体基板１７の第１の主面１７ａ上にフォトレジスト膜２０を形成した後、リソグラフィー技術により、フォトレジスト膜２０にパターンを形成する。続いて、フォトレジスト膜２０をマスクに用いて、半導体基板１７のドライエッチングを行う。これにより、環状のトレンチ（絶縁リング用のトレンチ）３２と、アライメントマーク用のトレンチ２５を同時に形成する。アライメントマーク用のトレンチ２５は、第1の主面１７ａに対向して見た形状が、トレンチ２５の幅方向２５ｂに一定のピッチで複数のトレンチ２５が配列されたラインアンドスペース（Ｌ／Ｓ）形状に形成される。なお、ピッチとは、隣り合うトレンチ２５間に位置する半導体基板１７の幅方向２５ｂの距離を表す。
【００１９】
図３に示すように、フォトレジスト膜２０を除去した後、半導体基板１７内の両トレンチ２５、３２を同時に絶縁膜２６で埋め込む。ここでは、絶縁膜２６として、ＴＥＯＳ（Ｔｅｔｒａ  ＥｔｈＯｘｙ  Ｓｉｌａｎｅ；Ｓｉ（ＯＣ2Ｈ5）4）を原料に用いたＣＶＤ法（化学気相成長法）で形成したＮＳＧ（Ｎｏｎｅ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜を用いる。これにより、絶縁リング６と、アライメントマーク１を形成する。絶縁リング用のトレンチ３２及びアライメントマーク用のトレンチ２５上のＴＥＯＳ−ＮＳＧ膜２６上を、フォトレジスト膜２０で保護した状態でウェットエッチングを行い、ＴＥＯＳ−ＮＳＧ膜２６の膜厚を低減する。
【００２０】
上記ウェットエッチング後には、半導体基板１７の第１の主面１７ａ上の絶縁膜２６内に応力が発生する。この応力はトレンチの幅方向２５ｂなどに発生し、図３Ｆに示すように、この応力は絶縁膜２６の膜厚が厚い部分で大きく、膜厚が薄い部分で小さくなる。このため、特に膜厚が厚い部分の面積が大きなアライメントマーク１上の絶縁膜２６内で大きくなる。この結果、絶縁膜２６の下に位置する半導体基板１７全体の応力バランスが崩れて、ラインアンドスペース形状のアライメントマーク１に応力が集中することとなる。ここで、絶縁リング用トレンチ３２と同様に形成したアライメントマーク用トレンチ２５は深さが深く（〜４０μｍ）、深さに比べてその幅が狭い（〜２μｍ）ため、埋設性が低く、絶縁膜２６内にシームやボイド５６を生じ得る。特に、複数のトレンチ２５がＬ／Ｓ状に配列したアライメントマーク１では、シーム等５６はトレンチ２５の幅方向２５ｂにおける中央部付近に形成される。このため、絶縁膜２６内に発生したこの応力は、アライメントマーク１内のシーム等５６に集中することとなり、半導体基板１７にはこのシーム等５６を起点にして、トレンチ２５の終端部２５ａからトレンチの延在方向２５ｃに延びるクラック５７を生じさせることが、本発明者の検証により分かった。このようなクラック５７は素子領域４にまで達することもあり、製造歩留まりの低下の一原因となる。このように、本検討例の製造方法には改善の余地があることが分かった。
【００２１】
そこで、本発明者は、上記クラック５７の発生を防止する方法を検討した。この結果、絶縁膜２６のウェットエッチング用のマスクパターンとして、アライメントマーク用トレンチ２５上では複数に分割されたマスクを有するマスクパターンを用いればよいことを発見した。このようなマスクパターンを用いて絶縁膜２６のウェットエッチングを行うと、その上にマスクが設けられていない絶縁膜２６の部分は除去される。このため、平面視では、マスクパターンの形状と同様に、アライメントマーク用トレンチ２５上の絶縁膜２６の上部も複数に分割される。この際、アライメントマーク用トレンチ２５上において、エッチングされなかった絶縁膜２６の部分の上面は変化せずに第１の高さのままとなる。一方、エッチングされた絶縁膜２６の部分の上面は第２の高さまで低くなり、第１の高さ＞第２の高さとなる。このようにエッチング後に、アライメントマーク用トレンチ２５上では、絶縁膜２６は第１の高さと、第２の高さの２段階の高さの上面を有することとなる。
【００２２】
上記のように、アライメントマーク用トレンチ２５上の絶縁膜２６上部がエッチングにより複数に分割されると、平面視において各分割された絶縁膜２６の面積が小さくなるため、絶縁膜２６内に発生する応力を分散させて小さくすることができる。従って、この絶縁膜２６の下に位置するアライメントマーク１に集中する応力も小さくすることができる。この結果、半導体基板１７内でのクラックの発生を防止して、製造歩留まりを向上させることができる。
【００２３】
以下に、図面を参照して、本発明の実施例を説明する。なお、これらの実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。
【００２４】
（第１実施例）
図４及び５は、第1実施例の製造方法により製造した半導体装置を表す図である。図４Ａに示すように、この半導体装置は、半導体基板１７上にスクライブ領域（裁断領域）２に囲まれたチップ領域３を有する。チップ領域３には素子領域４と貫通電極５が設けられている。後述するように、この貫通電極５を介して、複数の半導体チップを電気的に接続できるようになっている。また、スクライブ領域２にはアライメントマーク１が設けられている。
【００２５】
図４Ｂは図４Ａの貫通電極５近傍のＡ’−Ａ’方向の断面図、図４Ｃは図４Ａのアライメントマーク１の一部のＢ’−Ｂ’方向の断面図、図４Ｄは第１の主面１７ａにおけるアライメントマーク１全体の上面図を表す。
【００２６】
図４Ｂに示すように、貫通電極５は、表面電極３３、配線層１４及び裏面電極３４から構成される。配線層１４及び裏面電極３４の一部は、層間絶縁膜１６を貫通している。チップ領域３には、第１の主面１７ａに対向して見た場合に環状の絶縁リング６が設けられている。絶縁リング６は、第1の主面１７ａから半導体基板１７の厚み方向３８に伸長して、第２の主面１７ｂまで半導体基板１７内を貫通して設けられている。また、絶縁リング６は、貫通電極５を囲むように設けられており、貫通電極５を他の素子８から絶縁分離している。素子８はコンタクトプラグ８ｂを介して配線８ａに接続されている。
【００２７】
図４Ｃ及び４Ｄに示すように、スクライブ領域２にはアライメントマーク１及び配線層１５が設けられている。アライメントマーク１は複数のマークがその幅方向２５ｂに一定のピッチで配列されたラインアンドスペース形状に形成されている。アライメントマーク１を構成する各マークは、第１の主面１７ａに対向して見た場合に、方向２５ｃに延在する。半導体基板１７の厚み方向３８において、アライメントマーク１は、絶縁リング６と同じ深さとなっている。また、素子領域４及びスクライブ領域２には、素子分離領域（ＳＴＩ）７が設けられている。素子領域４及びスクライブ領域２の層間絶縁膜１６上には、シリコン酸窒化膜３６ａ及びポリイミド膜３６ｂからなる保護膜３６が形成されている。
【００２８】
図５〜１５は、本実施例の半導体装置の製造方法を説明する図である。以下、これらの図面を参照して、本実施例の製造方法を説明する。なお、図５は本実施例の製造方法を表すフローチャートである。図６〜１４において、Ａ図は図４Ｂに対応する断面図、Ｂ図は図４Ｃに対応する断面図、Ｃ図はアライメントマーク１の全体又はそれに対応する構造を第１の主面１７ａに対向する方向から見た上面図を表す。図７Ｃにおいて、アライメントマーク用のトレンチ２５は、その位置関係を明確にするために透視図として示す。図８Ｄは図８の工程においてアライメントマーク用のトレンチ２５上の絶縁膜２６内に発生する応力の状態を表す模式的断面図であり、一部の構造を省略している。また、図１５Ａは複数の半導体チップ４０を積層した状態を表す断面図、図１５Ｂは図１５Ａの点線で囲まれた部分５０の拡大図を表す。
【００２９】
図６に示すように、シリコン半導体基板１７の第１の主面１７ａ上に、フォトレジスト膜２０を形成する。リソグラフィー技術により、フォトレジスト膜２０内に絶縁リング及びアライメントマーク用のパターンを形成する。このフォトレジスト膜２０のパターンを用いて半導体基板１７のドライエッチングを行う。これにより、絶縁リング用のトレンチ（第１の溝）３２、およびアライメントマーク用のトレンチ２５を形成する（図５のＳ１１）。
【００３０】
本実施例では、絶縁リング用のトレンチ（第１の溝）３２は第１の主面１７ａに対向して見た形状が環状であり、深さ４０μｍ、幅２μｍ、リング径２０μｍとする。絶縁リング用のトレンチ３２の寸法は特に限定されないが、例えば、深さ３０〜５０μｍ、幅１〜３μｍ、リング径１５〜３０μｍとすることができる。アライメントマーク用のトレンチ（第２の溝）２５は第１の主面１７ａに対向して見た形状がラインアンドスペース形状であり、深さ４０μｍ、幅方向２５ｂの長さ２μｍ、ピッチ（隣り合うトレンチ２５間に位置する半導体基板１７の幅方向２５ｂの距離）が４μｍ、トレンチの延在方向２５ｃの長さ４２μｍとする。アライメントマーク用のトレンチ２５は絶縁リング用のトレンチ３２と同一工程により形成するので、両者の深さは同一となる（上記の例では、４０μｍ）。また、アライメントマーク用のトレンチ２５の寸法は、アライメントマークを検出するマークセンサーの検出可能寸法によって決まる。ここでは、アライメントマークがウェハ上で占有する面積を極力小さくするために、マークセンサーの検出可能寸法の下限に近い寸法が望ましい。アライメントマーク用のトレンチ（第２の溝）２５の寸法は例えば、複数の第２の溝の個々を、幅方向２５ｂの長さが１〜３μｍ、トレンチの延在方向２５ｃにおける長さが３０〜５０μｍとなるように形成し、かつ、ラインアンドスペースのピッチが２〜６μｍとすることができる。
【００３１】
図７に示すように、フォトレジスト膜２０を除去する。ＴＥＯＳ（Ｔｅｔｒａ  ＥｔｈＯｘｙ  Ｓｉｌａｎｅ；Ｓｉ（ＯＣ2Ｈ5）4）を原料に用いたＣＶＤ法により、半導体基板１７上にＮＳＧ（Ｎｏｎｅ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜２６を形成する（以下、この膜２６をＴＥＯＳ−ＮＳＧ膜と呼ぶ）。このような堆積法によって形成するＴＥＯＳ−ＮＳＧ膜２６の膜厚（半導体基板１７上の膜厚）は、トレンチ２５、３２を完全に埋設するという観点からトレンチ２５、３２の幅の１／２以上の膜厚である。また、ＴＥＯＳ−ＮＳＧ膜２６を用いたのは、高アスペクト比のトレンチ２５、３２を埋設する際に、極力ボイドが発生しないようにするために、カバレッジ性が良好でコンフォーマルに形成できるからである。同様の効果を奏する場合、絶縁膜２６として他の材料を用いても良い。例えば、絶縁膜２６として、薄い窒化シリコン膜及びＴＥＯＳ−ＮＳＧ膜を使用することができる。
【００３２】
図８に示すように、後の研磨工程で、半導体基板１７上のＴＥＯＳ−ＮＳＧ膜２６を除去する際のＣＭＰ負荷を減らすため、ウェットエッチングによりＴＥＯＳ−ＮＳＧ膜２６の膜厚を低減する。この際、アライメントマーク用のトレンチ２５内に形成したＴＥＯＳ−ＮＳＧ膜２６内にはシームが発生する場合がある。この場合にそのままＴＥＯＳ−ＮＳＧ膜２６をウェットエッチングするとＴＥＯＳ−ＮＳＧ膜２６内のシームが深化してしまう。そのため、アライメントマーク用のトレンチ２５上のＴＥＯＳ−ＮＳＧ膜２６はフォトレジスト膜２０などの保護膜（マスクパターン）で保護した状態でウェットエッチングを行う。
【００３３】
この際、アライメントマーク用のトレンチ２５上のフォトレジスト膜（マスクパターン）２０は、２つに分割されたマスク２０ａ及び２０ｂを有するように形成する。このフォトレジスト膜２０を用いたウェットエッチングにより、アライメントマーク用のトレンチ２５上の絶縁膜２６上部は、部分２６ａ、２６ｂに分割される。部分２６ａ、２６ｂは第１の高さに位置する上面２６ｃを有する。部分２６ａと２６ｂはトレンチ２６ｅによって分断され、トレンチ２６ｅの底部に位置する上面２６ｄは、第２の高さを有する。上面２６ｃはエッチング前（図７の工程後）の絶縁膜２６の高さと同じ第１の高さに位置する。上面２６ｄは、エッチングにより形成されたトレンチ２６ｅの底部に形成されておりトレンチ２５の延在方向２５ｃに延在すると共に、第１の高さよりも低い第２の高さに位置する。また、半導体基板１７上の絶縁膜２６は、ウェットエッチングによりその上部が２つの部分２６ａと２６ｂに分割されており、その下部は一体化している。
【００３４】
この半導体基板１７の第１の主面１７ａ上の絶縁膜２６内には応力が発生する。図３Ｆで前述したように、この応力は絶縁膜２６の膜厚が厚い部分で大きく、膜厚が薄い部分で小さくなる。また、特に膜厚が厚い部分の面積が大きなトレンチ２５上の絶縁膜２６内で大きくなる。しかしながら、本実施例では上記のように、分割されたマスクを有するマスクパターン２０を用いてトレンチ２５上の絶縁膜２６をエッチングするため、トレンチ２５上の絶縁膜２６上部も複数に分割される。従って、図８Ｄに示すように、平面視において各分割された絶縁膜２６の面積が小さくなるため、絶縁膜２６内に発生する応力を分散させて小さくすることができる。このため、トレンチ２５内に埋め込まれた絶縁膜２６内にシームやトレンチが発生した場合であっても、シーム等に集中する応力を小さくすることができる。この結果、半導体基板１７内でのクラックの発生を防止して、製造歩留まりを向上させることができる。
【００３５】
図９に示すように、フォトレジスト膜２０を除去した後、９５０℃で６０分間、熱処理を行い、ＴＥＯＳ−ＮＳＧ膜２６の脱ガス処理を行う。次に、化学機械研磨法（ＣＭＰ法）により、半導体基板１７の第１の主面１７ａ上のＴＥＯＳ−ＮＳＧ膜２６を除去することで、絶縁リング６及びアライメントマーク１を完成させる（図５のＳ１２）。
【００３６】
図１０に示すように、半導体基板１７上にフォトレジスト膜２０を形成する。リソグラフィー技術により、ＳＴＩ用のフィールドパターンを、フォトレジスト膜２０に転写して第１のパターン２９を形成する。この際、本実施例では、上記のようにして形成したアライメントマーク１を、ＳＴＩ用のフィールドパターンの位置合わせマークとして用いることができる。即ち、上記アライメントマーク１の半導体基板１７上での位置を基準として位置合わせしたフィールドパターンをフォトレジスト膜２０に転写することで、フォトリソグラフィの位置合わせのずれを低減できる。
【００３７】
フォトレジスト膜２０の第1のパターン２９を用いて、半導体基板１７をエッチングする。これにより、図１１に示すように、ＳＴＩ用のトレンチ７ａを形成する（図５のＳ２１）。この後、フォトレジスト膜２０を除去する。半導体基板１７上に酸化シリコン膜、窒化シリコン膜等の絶縁膜を埋設させた後、絶縁膜に対してＣＭＰ処理を施す。これにより、ＳＴＩ（素子分離領域）７を形成する（図５のＳ２２）。
【００３８】
図１２に示すように、半導体基板１７の活性領域３０に、トランジスタ等の素子８を形成する（図５のＳ２３）。半導体基板１７上に数段階に分けて層間絶縁膜１６を形成する。層間絶縁膜１６を形成する途中の工程で、トランジスタ８の不純物拡散層に到達するコンタクトプラグ８ｂ、配線８ａ、絶縁リング６で囲まれた半導体基板１７内の領域の上方に配線層１４、アライメントマーク１の上方に配線層１５を形成する。配線層１４は、後の工程で形成する表面電極３３、裏面電極３４と接続するためのパッドとして機能する。配線層１４は、アルミニウム（Ａｌ）や銅（Ｃｕ）等からなる複数の配線１４ａ〜１４ｄと、複数の配線間を接続するタングステン等の金属膜からなる複数のコンタクトプラグ１４ｅ〜１４ｇとからなる。また、配線層１５は、複数の配線１５ａ〜１５ｄと、複数の配線間を接続する複数のコンタクトプラグ１５ｅ〜１５ｇとからなる。
【００３９】
図１３に示すように、配線層１４を覆うように層間絶縁膜１６上に、シリコン酸窒化膜（ＳｉＯＮ）３６ａと、ポリイミド膜（パッシべーション膜）３６ｂからなる保護膜３６を形成する。次に、配線層１４の上面を露出させるように保護膜３６内に第1の開口３３ａを形成する。スパッタにより、第1の開口３３ａを含む保護膜３６上にシード膜１１を形成する。保護膜３６上にフォトレジスト膜（図示していない）を形成した後、パターニングを行って、第1の開口３３ａ内に設けたシード膜１１を露出させる。電界メッキ法により、露出したシード膜１１上に順に銅バンプ１３、及び半田膜１２を形成する。保護膜３６上のフォトレジスト膜を除去した後、露出したシード膜１１を除去する。このシード膜１１、銅バンプ１３、及び半田膜１２から表面電極３３が構成される（図５のＳ３）。
【００４０】
図１４に示すように、半導体基板１７の表面電極３３を設けた側に、接着層（図示していない）を介して支持基板（図示していない）を設ける。この後、半導体基板１７の第1の主面１７ａと厚さ方向に対向する第２の主面１７ｂを例えば、７７５μｍから４０〜５０μｍの厚さまで薄膜化する（図５のＳ４）。この研削工程により、半導体基板１７の第２の主面１７ｂ側には、予め形成した絶縁リング６及びアライメントマーク１の底部が露出する。半導体基板１７の第２の主面１７ｂ側から、配線層１４が露出するように、環状の絶縁リング６の内側に位置する半導体基板１７に対して異方性ドライエッチングを行う。この際、半導体基板１７を貫通すると共に、層間絶縁膜１６の一部内に伸長する第２の開口３４ａを形成する。次に、スパッタ法により、半導体基板１７の第２の主面１７ｂ上の全面に、チタン（Ｔｉ）膜及び銅（Ｃｕ）膜を積層させて、シード膜１０を形成する。半導体基板１７の第２の主面１７ｂ上に、第２の開口３４ａと同じ位置に第３の開口を有するフォトレジストパターン（図示していない）を形成する。電気めっき法により、第３の開口内に順に銅バンプ１９、及びＳｎＡｇ膜等の半田膜９を形成する。このシード膜１０、銅バンプ１９、及び半田膜９の３層により、裏面電極３４が形成される。次に、フォトレジストパターンを除去した後、露出したシード膜１０の部分を除去する（図５のＳ５）。
【００４１】
この後、リフローにより、半田膜９の表面を凸状とする。接着層及び支持基板を除去する。以上のようにして、図４に示す半導体装置を得る。この半導体装置では、スクライブ領域２で区画された各チップ領域３に、半導体基板１７を貫通するように貫通電極５が設けられている。貫通電極５は、上端および下端に接続用のバンプ（表面電極３３、裏面電極３４）を備えており、後述するように、複数の半導体チップ４０を積層する際に貫通電極５を介して上下に配置された半導体チップ４０間が電気的に接続される。貫通電極５は、半導体基板１７を貫通する貫通プラグ（表面電極３３、裏面電極３４）と、半導体基板１７上の層間絶縁膜１６を貫通する配線層１４で構成されている。貫通電極５の半導体基板１７を貫通する部分は、環状の絶縁リング６で囲まれており、他の素子８等とは絶縁分離されている。
【００４２】
次に、スクライブ領域（裁断領域）２に沿って半導体基板１７のスクライブを行う（図５のＳ６）。これにより、半導体基板１７を個片化して半導体チップを形成する。
【００４３】
図１５に示すように、異なる半導体チップ４０の表面電極３３と裏面電極３４が互いに接するようにして、複数の半導体チップ４０をマウントする。リフローにより、各半導体チップ４０の表面電極３３と裏面電極３４の半田膜９、１２を接合する。半導体チップ４０間にアンダーフィル４１を充填した後、複数の半導体チップ４０を、パッケージ基板４２上にマウントする。この後、モールドレジン４３によってモールドすることにより、本実施例の半導体装置が完成する（図５のＳ７）。
【００４４】
本実施例の半導体装置としては、例えば、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等の記憶デバイスや、ＭＰＵ、ＤＳＰ等の演算処理デバイスを挙げることができる。
【００４５】
以上のように、本実施例では、アライメントマーク用のトレンチ２５上において、２つに分割されたマスク２０ａ及び２０ｂを有するフォトレジスト膜（マスクパターン）２０を形成する。このフォトレジスト膜２０を用いて、絶縁膜２６のウェットエッチングを行うことにより、トレンチ２５上に位置する絶縁膜２６の上部も複数に分割される。従って、平面視において各分割された絶縁膜２６の面積が小さくなり、トレンチ２５上の絶縁膜２６内に発生する応力を分散させて小さくすることができる。これにより、この絶縁膜２６の下に位置するアライメントマーク１内にシームやボイドが発生した場合であっても、シーム等に集中する応力を小さくすることができる。この結果、半導体基板１７内でのクラックの発生を防止して、製造歩留まりを向上させることができる。
【００４６】
なお、本実施例では、アライメントマーク用のトレンチ２５として、平面視でラインアンドスペース形状のトレンチ２５を形成した。しかし、トレンチ２５はラインアンドスペース形状に限定されず、他の形状であってもその上に形成する絶縁膜２６の上部を複数に分割することにより、絶縁膜２６内の応力を分散させ、その下のアライメントマーク１に集中する応力を小さくして本発明の効果を奏することができる。一方、ラインアンドスペース形状のトレンチ２５の場合、トレンチの延在方向２５ｃに沿って、その上の絶縁膜２６上部を分割することにより、絶縁膜２６内の応力を効果的に分散させることができる。従って、絶縁膜２６の下に位置するアライメントマーク１に集中する応力も小さくすることができ、ラインアンドスペース形状のトレンチ２５を形成する工程に対しては、本発明を適用してより効果的であると言える。
【００４７】
本実施例では、トレンチの延在方向２５ｃに沿って、絶縁膜２６の上部を複数に分割した。しかし、絶縁膜２６の上部を複数に分割する方向であれば、その方向はトレンチの延在方向２５ｃに限定されず、他の方向であっても絶縁膜２６内の応力を分散させて本発明の効果を奏することができる。一方、ラインアンドスペース形状のように一定の方向に延在するトレンチ２５の場合、トレンチの延在方向２５ｃに沿って、その上の絶縁膜２６上部を分割することにより、絶縁膜２６内の応力を効果的に分散させることができる。従って、絶縁膜２６の下に位置するアライメントマーク１に集中する応力も効果的に小さくすることができ、トレンチの延在方向２５ｃに沿って絶縁膜２６の上部を複数に分割する工程に対しては、本発明を適用してより効果的であると言える。
【００４８】
トレンチ２５上において、分割後の絶縁膜２６上部の数は特に限定されず、本実施例のように２つとしても良く、３つ以上としても良い。一般的には、より多数の絶縁膜２６に分割したほうが、応力が効果的に分散されてクラックが発生しにくくなるが、絶縁膜２６上部の分割時のリソグラフィー工程やエッチング後のＣＭＰ処理工程での加工性等を考慮して、分割後の絶縁膜２６上部の数を適宜、好適な数とすることができる。
【００４９】
本実施例では、アライメントマーク１はＳＴＩ７の位置合わせ時にフィールド合わせマークとして使用した。アライメントマーク１は、ＳＴＩ７の位置合わせに加えて他の構造の位置合わせ用のフィールド合わせマークとして使用することも可能である。例えば、図１４の工程において、第２の開口３４ａを形成する際の位置合わせ用のフィールド合わせマークとして使用することができる。
【００５０】
また、本実施例では、絶縁リング用のトレンチ３２及びアライメントマーク用のトレンチ２５を埋設する絶縁膜として、ＴＥＯＳ−ＮＳＧ膜２６を例示したが、トレンチ２５、３２を埋設する材料はこれに限定されない。アライメントマーク１のように深く、深さに対して幅が狭いトレンチ２５を絶縁膜で埋設する場合、ＴＥＯＳ−ＮＳＧ膜でなくとも埋設不良によりシームやボイドを生じ易い。従って、本発明は、ＴＥＯＳ−ＮＳＧ膜２６に限定されず、他の絶縁膜でトレンチ２５、３２を埋め込む工程に適用して同様に効果的である。一方、ＴＥＯＳ−ＮＳＧ膜２６を用いた場合、焼き締め（Ｄｅｇａｓ）のための熱処理が必要となる。ＴＥＯＳ−ＮＳＧ膜２６はこの熱処理により膜収縮を起こし、シームが拡大することがある。従って、ＴＥＯＳ−ＮＳＧ膜２６によってトレンチ２５を埋め込む工程に対しては、本発明を適用してより効果的であると言える。
【００５１】
（第１変形例）
上記第１実施例では、半導体基板１７のスクライブ領域２にアライメントマーク１を形成したが、本変形例は半導体基板１７のスクライブ領域２以外の領域にアライメントマーク１を形成する点が異なる。
【００５２】
図１６Ａは、半導体基板１７の非有効ショット領域４５にアライメントマーク１を設けた例を表す平面図である。半導体基板１７には、後の工程でリソグラフィーの露光等を行うことにより半導体装置が形成される半導体チップからなる複数の有効ショット領域（図１６Ａで斜線で表示された領域）４６と、半導体装置が形成されない非有効ショット領域（図１６Ａで白色の領域）４５が存在する。非有効ショット領域４５とは、正常な半導体装置のパターン形成ができない半導体チップが位置する領域を指す。すなわち、半導体基板１７は円形で構成され、半導体チップは矩形で構成されるため半導体基板１７の終端部に掛かった半導体チップでは、一部が半導体基板１７からはみ出してしまい、パターン形成ができない状態となる。半導体装置の設計が完了した時点で半導体チップのサイズが決まるので、半導体基板１７において非有効ショット領域４５となる位置は予め把握することができる。半導体基板１７の終端部にパターン形成を繰り返すと、異物発生の原因となるので、非有効ショット領域４５にはパターンを形成しない。したがって、非有効ショット領域４５は半導体装置の製造に寄与しない無駄な領域となる。本変形例では、上記の無駄な領域となる非有効ショット領域４５を利用してアライメントマーク１を形成することにより、有効ショット領域４６内にアライメントマーク１用の領域を確保する必要がなくなり、微細化に対応した半導体装置とすることができる。なお、アライメントマーク１を形成する非有効ショット領域４５の数及び位置は図１６Ａの例に限定されず、適宜、所望の数及び位置の非有効ショット領域４５にアライメントマーク１を形成することができる。
【００５３】
図１６Ｂは、他の例を示す図であり、半導体基板１７のチップ領域３内にアライメントマーク１を形成する例を示した図であり、第１実施例の図４Ａに対応する図面である。図１６Ｂに示すように、アライメントマーク１はチップ領域３内に形成しても良い。また、チップ領域３内のアライメントマーク１の形成位置及び数は、図１６Ｂの例に限定されるわけではなく、所望の数のアライメントマーク１を、チップ領域３内の所望の位置に形成することができる。
【符号の説明】
【００５４】
１  アライメントマーク
２  スクライブ領域
３  チップ領域
４  素子領域
５  貫通電極
６  絶縁リング
７  素子分離領域（ＳＴＩ）
７ａ  素子分離領域用のトレンチ
８  素子
８ａ  配線層
８ｂ  コンタクトプラグ
９、１２  半田膜
１０、１１  シード膜
１３、１９  銅バンプ
１４、１５  配線層
１４ａ、１４ｂ、１４ｃ、１４ｄ、１５ａ、１５ｂ、１５ｃ、１５ｄ  配線
１４ｅ、１４ｆ、１４ｇ、１５ｅ、１５ｆ、１５ｇ  コンタクトプラグ
１６  層間絶縁膜
１７  半導体基板
１７ａ  第1の主面
１７ｂ  第２の主面
２０、２０ａ、２０ｂ  フォトレジスト膜
２５  アライメントマーク用のトレンチ
２５ａ  トレンチの終端部
２５ｂ  トレンチの幅方向
２５ｃ  トレンチの延在方向
２６  絶縁膜
２６ａ、２６ｂ  分割された絶縁膜の上部
２６ｃ、２６ｄ  絶縁膜の上面
２６ｅ  トレンチ
２９  第1のパターン
３０  活性領域
３２  絶縁リング用のトレンチ
３３  表面電極
３３ａ  第1の開口
３４  裏面電極
３４ａ  第２の開口
３６  保護膜
３６ａ  シリコン酸窒化膜（ＳｉＯＮ）
３６ｂ  ポリイミド膜（パッシべーション膜）
３８  半導体基板の厚み方向
４０  半導体チップ
４１  アンダーフィル
４２  パッケージ基板
４３  モールドレジン
４５  非有効ショット領域
４６  有効ショット領域
５６  シーム、ボイド
５７  クラック
【図２】
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【図３】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１６】
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【図１】
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【図４】
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【図１３】
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【図１４】
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【図１５】
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