(57)【要約】【課題】  超電導単一磁束量子集積回路装置に関し、バイアス電流の戻り電流及びバイアス電流自身がチップ内のＳＦＱ論理回路に与える影響をなくす。【解決手段】  超電導単一磁束集積回路チップのメインの超電導グランド面と、前記メインの超電導グランド面から分離したローカルな超電導グランド面と、前記ローカルなグランド面上に形成された超電導単一磁束集積回路と、前記メインの超電導グランド面と前記ローカルな超電導グランド面との間に接続されたトータルの抵抗値が１μΩ乃至０．１Ωの薄膜抵抗体と、前記超電導単一磁束集積回路に直流バイアスを供給するバイアス電源線とを設ける。【選択図】        図１
2013058705.tif 000002
【特許請求の範囲】
【請求項１】
超電導単一磁束集積回路チップのメインの超電導グランド面と、
前記メインの超電導グランド面から分離したローカルな超電導グランド面と、
前記ローカルなグランド面上に形成された超電導単一磁束集積回路と、
前記メインの超電導グランド面と前記ローカルな超電導グランド面との間に接続されたトータルの抵抗値が１μΩ乃至０．１Ωの薄膜抵抗体と
前記超電導単一磁束集積回路に直流バイアスを供給するバイアス電源線とを
有することを特徴とする超電導単一磁束量子集積回路装置。
【請求項２】
前記超電導単一磁束集積回路を複数の小規模な機能回路ブロックに分割し、前記ローカルな超電導グランド面を前記分割した機能回路ブロックごとに対応するようにサブ超電導グランド面に分割し、且つ、分割した各サブ超電導グランド面と前記メインの超電導グランド面との間に前記薄膜抵抗体を接続するとともに、前記各機能回路ブロック毎にバイアス電源線から直流バイアス電流を供給することを特徴とする請求項１に記載の超電導単一磁束量子集積回路装置。
【請求項３】
前記薄膜抵抗体を前記超電導単一磁束集積回路と外部との間或いは前記分割した機能回路ブロック同士の間に単一磁束量子パルスを伝達する受動的なマイクロストリップライン或いはストリップラインのいずれかを設け、前記薄膜抵抗体を前記マイクロストリップライン或いはストリップラインの擬似的グランド面とすることを特徴とする請求項１または請求項２に記載の超電導単一磁束量子集積回路装置。
【請求項４】
前記超電導単一磁束集積回路に供給したバイアス電流による前記ローカルな超電導グランド面と前記メインの超電導グランド面の電位差が、単一磁束量子パルスの電圧振幅レベルに比べて十分小さいことを特徴とする請求項１乃至請求項３のいずれか１項に記載の超電導単一磁束量子集積回路装置。
【請求項５】
前記薄膜抵抗体を前記超電導単一磁束集積回路或いは前記分割した機能回路ブロックの周囲に並列に配置し、前記並列に配置された薄膜抵抗体の抵抗値の比によって前記バイアス電流の引き抜き経路と割合を制御することを特徴とする請求項１乃至請求項４のいずれか１項に記載の超電導単一磁束量子集積回路装置。
【請求項６】
前記薄膜抵抗体を、回路動作の安定化に応じて前記超電導単一磁束集積回路或いは前記分割した機能回路ブロックの周囲の１辺乃至４辺全辺のいずれかに選択して配置したことを特徴とする請求項１乃至請求項５のいずれか１項に記載の超電導単一磁束量子集積回路装置。
【請求項７】
前記超電導単一磁束集積回路チップの外部回路との接続のためのパッドから前記超電導単一磁束集積回路或いは前記分割した機能回路ブロックまでのメインのバイアス電源線を、前記超電導単一磁束集積回路或いは前記分割した機能回路ブロックの近傍で複数のサブバイアス電源線に分岐するとともに、前記分岐したサブバイアス電源線と前記超電導単一磁束集積回路或いは前記分割した機能回路ブロックとをトータルの抵抗値が１ｍΩ乃至０．１Ωの薄膜抵抗体で並列的に接続し、前記並列的に接続された薄膜抵抗体の抵抗値の比にバイアス電流の供給経路と割合を制御することを特徴とする請求項１乃至請求項６のいずれか１項に記載の超電導単一磁束量子集積回路装置。
【請求項８】
前記薄膜抵抗体が、Ｍｏ、Ｔｉ、Ａｕ或いは金合金のいずれかからなることを特徴とする請求項１乃至請求項７のいずれか１項に記載の超電導単一磁束量子集積回路装置。
【請求項９】
前記薄膜抵抗体が、前記超電導単一磁束量子集積回路の動作温度においてトータルの抵抗値が１μΩ乃至０．１Ωの導電性部材からなることを特徴とする請求項１乃至請求項７のいずれか１項に記載の超電導単一磁束量子集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、超電導単一磁束量子集積回路装置に関し、例えば、単一磁束量子（ＳＦＱ）回路を用いた超電導Ａ／Ｄコンバータや超電導Ｄ／Ａコンバータ、超電導ディジタル回路等の超電導単一磁束量子集積回路におけるグランド構造に関する。
【背景技術】
【０００２】
超電導単一磁束量子（ＳＦＱ）回路ではＳＦＱを情報担体として、ＳＦＱパルスを用いた論理演算・信号処理が高速に行われる（例えば、非特許文献１参照）。その集積回路チップはグランド面と呼ばれる超電導グランドを用いており、論理ゲートを構成するほとんどのジョセフソン接合の一端は超電導グランド面に接続されている。  
【０００３】
この超電導グランド面を通してＳＦＱの超電導ループが形成されている。また、チップ内で距離の離れた論理ゲート間の信号伝達にはこの超電導グランド面を用いてマイクロストリップラインやストリップラインなどの伝送線路を形成している。
【０００４】
通常、この超電導グランド面は集積回路チップ全面に渡って回路全体の下面あるいは上面に配置している。また、直流バイアス電流はＳＦＱ論理ゲートへ供給後、この共通の超電導グランド面に流れる。
【０００５】
超電導Ａ／Ｄコンバータや超電導ＳＦＱディジタル回路などの集積回路は、コンパレータやＯＲ、ＡＮＤ、ＮＯＴ、ＸＯＲ、ＤＦＦ、ＴＦＦなどさまざまなアナログ回路や論理ゲートを組み合わせて構成される。また、チップ内で数１００μｍ以上と比較的離れたゲート間でのＳＦＱパルス信号の伝達には、高速伝送が可能なマイクロストリップ線路やストリップ線路などの受動的な伝送線路（ＰＴＬ）が用いられる。
【０００６】
このＳＦＱ集積回路は超電導材料と絶縁材料からなる多層薄膜技術で作製される。ＳＦＱ集積回路は、通常、インダクタンスを低減化するためと高速のＳＦＱパルスを伝搬させるために超電導グランド面上に作製する。この超電導グランド面は、ＳＦＱ集積回路におけるスイッチング素子としてジョセフソン接合を用い、超電導配線と組み合わせた超電導ループを構成する。
【０００７】
図１３は従来のＳＦＱ集積回路のバイアス電流供給方式の説明図であり、ＳＦＱ集積回路では、その一端をこの超電導グランド面に接続し、このグランドを通して超電導ループが形成されている。この超電導グランド面はＳＦＱ集積回路チップ全面に渡って回路全体の下面または上面あるいは上下両面に配置している。なお、通常は、回路の下面すなわち集積回路チップの基板側に設けられる。
【０００８】
ＳＦＱ集積回路では、これらの構成要素であるＳＦＱ論理ゲート９１やアナログ回路には、ＳＦＱ論理ゲート９１内の超電導配線からなる直流バイアス電源線９２からバイアス抵抗９３を介してバイアス電流が供給される。直流バイアス電源線９２の直流電圧は超電導配線を用いることで抵抗損失なしに一定電圧に保たれるのでその電源電圧とバイアス抵抗９３で決まるバイアス電流が各ＳＦＱ論理ゲート９１に供給される。また、通常は集積回路チップ周辺に直流バイアス電源線９２に接続された外部回路との接続用のパッド（ボンディングパッド）や入出力信号のためのパッド、チップ内のグランドとチップ外のグランドとの接続のためのパッドを配置している。
【０００９】
この直流バイアス電源線の電圧は例えば２．５ｍＶに設定しており、各ＳＦＱ論理ゲート９１にはバイアス抵抗９３を通して適切なバイアス電流が供給され、最終的には超電導グランド面に流れる。直流バイアス電源線９２は供給バイアス電流が大きい場合には、必要に応じて複数のパッドに接続し、必要な電流を分散して供給する。
【００１０】
この超電導グランド面は、通常は集積回路チップ全面に渡って回路の下面全体に配置しているので、供給した直流バイアス電流はこの共通の超電導グランド面を流れた後、グランドパッドを介してチップの外のグランドに流れる。
【００１１】
ＳＦＱ集積回路のゲート設計とチップ上でのレイアウトは自由に設計可能、即ち、カストマイズ設計可能であるが、通常の論理ゲートで可能な機能回路設計には、設計の容易さと再現性の良いセルベース設計の手法が開発されている。
【００１２】
図１４はセルベース設計のＳＦＱ回路のセル（ＣＯＮＮＥＣＴセルと呼ばれているセル）の一例の平面図である。図１４（ａ）に示すように、ＳＦＱ論理ゲートを同一寸法のセルと呼ばれる単位で設計し、入出力やバイアス電源線の配線を規格化してレイアウトされている（例えば、非特許文献２参照）。
【００１３】
ＣＯＮＮＥＣＴセルにおいては、いろいろな機能を有する多数の論理セルが設計されており、セル内部にはバイアス電源線も配線してあり、隣接するセルともバイアス線が共通に接続されるようになっている。即ち、セルを配置したブロック内では網目状にバイアス電源線が形成される。
【００１４】
また、図１４（ｂ）に示すように、これらの論理ゲートセルに加えてバイアス電源用および不要な磁場をトラップして回路誤動作を避けるためのモートセルが用意されている。これらを適宜配置することで必要な機能の集積回路を自在に設計している。
【００１５】
図１５は、従来のレイアウトの概念図であり、通常はバイアス電源用のモートセルを周辺に配置し、これにチップパッドからのバイアス電源線が接続される。この際、バイアス電流が集中して流れることを避けるために、必要に応じてモートセルを多段に重ねることによりバイアス電流の供給経路を広げることが必要に応じて行われる。
【００１６】
また、図中に左側からのバイアス電源線として示したようにバイアス電源線を複数点で接続してこれらの接続点からバイアス電流を供給することも行われる。これにより、ブロック状に配置した論理セル内を流れるバイアス電流が特定の論理セルに集中することを避けることができる。
【００１７】
一方、供給された直流バイアス電流は、超電導グランド面を通してチップ外に戻ることになるが、チップ内の超電導グランド面を流れる電流経路は制御されていない。小規模回路ではこの電流は小さいため、これが作る磁場も小さいためＳＦＱ回路に与える影響は無視できる。
【先行技術文献】
【非特許文献】
【００１８】
【非特許文献１】Ｋ．Ｋ．Ｌｉｋｈａｒｅｖ ａｎｄ Ｖ．Ｋ．Ｓｅｍｅｎｏｖ， “ＲＳＦＱ Ｌｏｇｉｃ／Ｍｅｍｏｒｙ Ｆａｍｉｌｙ：Ａ ｎｅｗ Ｊｏｓｅｐｈｓｏｎ−ＪｕｎｃｔｉｏｎＴｅｃｈｎｏｌｏｇｙ ｆｏｒ Ｄｉｇｉｔａｌ Ｓｙｓｔｅｍｓ，“ ＩＥＥＥＴｒａｍｓ．Ａｐｐｌ．Ｓｕｐｅｒｃｏｎｄ，Ｖｏｌ．１，ＭＡＲＣＨ １９９１
【非特許文献２】Ｓ．Ｙｏｒｏｚｕ，ｅｔ．ａｌ．，“Ａ ｓｉｎｇｌｅ ｆｌｕｘ ｑｕａｎｔｕｍｓｔａｎｄａｒｄｌｏｇｉｃ ｃｅｌｌｌｉｂｒａｒｙ”，Ｐｈｙｓｉｃａ Ｃ：Ｓｕｐｅｒｃｏｎｄｕｃｔｉｖｉｔｙ，ｖｏｌ．３７８−３８１，ｐａｒｔ２， ｐｐ．１４７１−１４７４，Ｏｃｔｏｂｅｒ２００２
【非特許文献３】Ｓ． Ｎａｇａｓａｗａ，ｅｔ．ａｌ．，“Ａ ３８０ｐｓ ９．５ｍＷ Ｊｏｓｅｐｈｓｏｎ ４−ＫｂｉｔＲＡＭ Ｏｐｅｒａｔｅｄ ａｔ ａ ｈｉｇｈ Ｂｉｔ Ｙｉｅｌｄ”，ＩＥＥＥ Ｔｒａｎｓ．Ｏｎ Ａｐｐｌ．Ｓｕｐｅｒｃｏｎｄ．，Ｖｏｌ．５， ｐｐ．２４４７−２４５２，１９９５
【発明の概要】
【発明が解決しようとする課題】
【００１９】
しかし、回路規模が大きくなるとともにグランド電流が作る磁場がＳＦＱ回路に鎖交し、誤動作などを引き起こすという問題がある。
【００２０】
したがって、本発明は、バイアス電流の戻り電流及びバイアス電流自身がチップ内のＳＦＱ論理回路に与える影響をなくすことを目的とする。
【課題を解決するための手段】
【００２１】
開示する一観点からは、超電導単一磁束集積回路チップのメインの超電導グランド面と、前記メインの超電導グランド面から分離したローカルな超電導グランド面と、前記ローカルなグランド面上に形成された超電導単一磁束集積回路と、前記メインの超電導グランド面と前記ローカルな超電導グランド面との間に接続されたトータルの抵抗値が１μΩ乃至０．１Ωの膜抵抗体と、前記超電導単一磁束集積回路に直流バイアスを供給するバイアス電源線とを有することを特徴とする超電導単一磁束量子集積回路装置が提供される。
【発明の効果】
【００２２】
開示の超電導単一磁束量子集積回路装置によれば、バイアス電流の戻り電流及びバイアス電流自身がチップ内のＳＦＱ論理回路に与える影響をなくすことが可能になる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施の形態の超電導単一磁束量子集積回路装置の構成説明図である。
【図２】本発明の実施の形態の超電導単一磁束量子集積回路装置の他の構成説明図である。
【図３】本発明の実施例１の超電導単一磁束量子集積回路装置の概念的構成図である。
【図４】本発明の実施例２の超電導単一磁束量子集積回路装置の概念的構成図である。
【図５】本発明の実施例３の超電導単一磁束量子集積回路装置における１個の機能回路ブロック近傍の概念的構成図である。
【図６】本発明の実施例４の超電導単一磁束量子集積回路装置における１個の機能回路ブロック近傍の概念的構成図である。
【図７】本発明の実施例５の超電導単一磁束量子集積回路装置の断面図である。
【図８】本発明の実施例５の超電導単一磁束量子集積回路装置を構成する薄膜抵抗の構成説明図である。
【図９】本発明の実施例６の超電導単一磁束量子集積回路装置に用いる伝送線路の構成説明図である。
【図１０】本発明の実施例７の超電導単一磁束量子集積回路装置に用いる伝送線路の構成説明図である。
【図１１】本発明の実施例８の超電導単一磁束量子集積回路装置のレイアウトの全体構成図である。
【図１２】本発明の実施例８の超電導単一磁束量子集積回路装置の各機能回路ブロックのレイアウトの構成図である。
【図１３】従来のＳＦＱ集積回路のバイアス電流供給方式の説明図である。
【図１４】セルベース設計のＳＦＱ回路のセルの一例の平面図である。
【図１５】従来のレイアウトの概念図である。
【発明を実施するための形態】
【００２４】
ここで、図１及び図２を参照して、本発明の実施の形態の超電導単一磁束量子集積回路装置を説明する。図１は、本発明の実施の形態の超電導単一磁束量子集積回路装置の構成説明図であり、図１（ａ）は要部等価回路図であり、図１（ｂ）はレイアウト図である。
【００２５】
図１（ａ）に示すように、ＳＦＱ論理ゲート１１やアナログ回路には、従来と同様に、ＳＦＱ論理ゲート１１内の超電導配線からなる直流バイアス電源線１２からバイアス抵抗１３を介してバイアス電流が供給される。本発明の実施の形態においては、さらに、複数のＳＦＱ論理ゲート１１を備えたＳＦＱ集積回路或いはそれを分割した複数の小規模な機能回路ブロック２０のグランドをＳＦＱ集積回路チップのメインな超電導グランド面１４から分離してローカルな超電導グランド面１５とする。ＳＦＱ集積回路或いはそれを分割した各機能回路ブロック毎にバイアス電源線から直流バイアス電流を供給する。
【００２６】
また、超電導グランド面１４と超電導グランド面１５との間には、トータルの抵抗値が１μΩ乃至０．１Ωの低い抵抗値を有する薄膜抵抗体１６を接続して、超電導グランド面１４と超電導グランド面１５の電位差を、単一磁束量子パルスの電圧振幅レベルに比べて十分小さくする。即ち、供給されたバイアス電流は薄膜抵抗体１６を介してメインの超電導グランド面１４に流れ、ローカルな超電導グランド面１５の電位はメインの超電導グランド面１４の電位よりもやや高くなる。それによって、メインな超電導グランド面１４からの不要な電流の流れ込みを防止することができる。
【００２７】
ローカルな超電導グランド面１５からメインな超電導グランド面１４に流れる電流の割合は等価回路に示したように並列接続された薄膜抵抗体１６の抵抗値の比率によって制御できる。このように、周辺のどの部分からどれだけの割合量のバイアス電流が流れるかを制御して誤動作や動作マージンの低下などの悪影響を避けた安定に動作する機能ブロックを設計することができる。
【００２８】
また、図１（ｂ）に示すように、論理ゲートセル２１に加えてバイアス電源用および不要な磁場をトラップして回路誤動作を避けるためのモートセル２２が用意されている。図においては、２箇所のモートセル２２に直流バイアス電源線１７が接続されている。
【００２９】
これらの機能回路ブロック２０間のＳＦＱパルス信号伝達或いはＳＦＱ集積回路と外部回路との間のＳＦＱパルス信号伝達には、マイクロストリップ線路あるいはストリップ線路といった受動的な伝送線路（ＰＴＬ）を用いる。したがって、ＳＦＱパルス信号伝達の際には直流バイアス電流の供給はなくグランドには電流は流れない。
【００３０】
これらの伝送線路のグランドとしては、薄膜抵抗体１６を疑似的なグランド層として利用できる。したがって、設計した多数の機能ブロックを一つのＳＦＱ集積回路チップ内の任意の位置に配置しＳＦＱパルス信号は伝送線路で伝達することが可能であり、所望の機能の集積回路チップを容易に設計することができる。
【００３１】
図２は、本発明の実施の形態の超電導単一磁束量子集積回路装置の他の構成説明図であり、図２（ａ）は要部等価回路図であり、図２（ｂ）は、レイアウト図である。ここでは、図１に示したローカルグランドを設け、ローカルグランドとメイングランドを低い抵抗値の薄膜抵抗性で接続した構成に加えて、バイアス電源線１７に低い抵抗値の薄膜抵抗を介して直流バイアス電流の供給経路と割合を制御したものである。
【００３２】
即ち、ボンディングパッドからメインのバイアス電源線１７から機能回路ブロック２０の直流バイアス電源線１２に接続する際、トータルの抵抗値が０．１mΩ乃至０．１Ωの薄膜抵抗体１８を介して複数個所からバイアス電流を供給する。また、それぞれの供給箇所からのバイアス電流の割合は、並列接続された薄膜抵抗体１８の抵抗値の比率によって制御できる。
【００３３】
このように、本発明の実施の形態においては、超電導単一磁束量子集積回路チップ内の機能回路ブロック２０に供給されたバイアス電流は相互影響なく、共通のメインの超電導グランド面１４を介してチップ部に流れる。
【００３４】
また、ローカルな超電導グランド面１５とメインの超電導グランド面１４との間は低い抵抗値の薄膜抵抗体１６で接続しているので、ＳＦＱパルスの伝搬を可能としながら他の機能回路ブロック２０からの直流のグランド電流の影響をなくすあるいは低減することができる。それによって、ＳＦＱ集積回路チップ全体の回路動作の安定化をはかることができる。
【００３５】
なお、薄膜抵抗体１６及び各々のバイアス電流供給用の薄膜抵抗体１８は、ＳＦＱ集積回路の動作温度においてそれぞれ、トータルの抵抗値が１μΩ乃至０．１Ω及びトータルの抵抗値が０．１mΩ乃至０．１Ωのものであれば良い。例えば、ＳＦＱ回路チップの形成に用いているＭｏ、Ｔｉ、Ａｕ或いは金合金を用いれば良い。
【実施例１】
【００３６】
次に、図３を参照して、本発明の実施例１の超電導単一磁束量子集積回路装置を説明する。図３は実施例１の超電導単一磁束量子集積回路装置の概念的構成図である。ここでは、単一磁束量子集積回路を一つの機能回路ブロックで構成した場合として示しており、比較的小規模な回路、或いは、中規模回路で適切にバイアス電流の集中を避けるように設計した場合にはこのような構成となる。
【００３７】
図に示すように、複数の直流バイアス電源線１７を外部との接続用のボンディングパッド３１に接続しており、これらから機能回路ブロック２０の周辺の複数個所へ接続している。具体的には、２個のボンディングパッド３１を２本のメインとなる直流バイアス電源線１７に接続し、さらに直流バイアス電源線１７を２分岐して夫々が機能回路ブロック２０の２辺の計４個所に接続してバイアス電流供給の均等化をはかっている。
【００３８】
この実施例１においては、機能回路ブロック２０の周囲にはチップの共通グランド面となるメイン超電導グランド面２３と超電導接続を分離するためのグランド面の堀２４を設ける。分離された機能回路ブロック２０のローカル超電導グランド面２５とチップのメイン超電導グランド面２３は例えば、トータルの抵抗値が０．１ｍΩとなる薄膜抵抗体２６で接続する。
【００３９】
機能回路ブロック２０に供給された直流バイアス電流は、グランド接続の薄膜抵抗体２６を通してチップのメイン超電導グランド面２３に流れる。この際、機能回路ブロック２０のローカル超電導グランド面２５はメイン超電導グランド面２３より少し高い電位、例えば、０．０１ｍＶ高い電位となっている。
【００４０】
また、図２に概念図を示したようにバイアス電源線１７側に例えば、１mΩの抵抗値の薄膜抵抗体を設けて機能回路ブロック２０の周辺のバイアス供給点からのバイアス電流の供給割合も制御可能である。なお、機能回路ブロック２０の内部のバイアス電源線は超電導配線により薄膜抵抗の比率とは無関係に同電位になる。
【００４１】
なお、図３に示したセルベース設計によれば、周辺に設けたモートセルを多段にすることによってもバイアス電流の供給の均等化を図ることができる。
【実施例２】
【００４２】
次に、図４を参照して、本発明の実施例２の超電導単一磁束量子集積回路装置を説明するが、ここでは、比較的小規模な複数の機能回路ブロックに分けて回路設計およびレイアウトした例として示している。
【００４３】
図４は、本発明の実施例２の超電導単一磁束量子集積回路装置の概念的構成図であり、二つの機能回路ブロック２０１，２０２からなる集積回路を示している。各機能回路フロック２０１，２０２の周囲には、実施例１と同様にチップの共通グランド面であるメイン超電導グランド面２３と超電導接続を分離するためのグランド面の堀２４１，２４２を設ける。分離された機能回路ブロック２０のローカル超電導グランド面２５１，２５２とチップのメイン超電導グランド面２３は例えば、トータルの抵抗値が０．１ｍΩとなる薄膜抵抗体２６１，２６２で接続する。
【００４４】
このように小規模な機能回路ブロック２０１，２０２とすることでこのブロック内でのバイアス電流やグランド電流による磁場の影響をなくすあるいは軽減することができる。また、バイアス電流供給箇所やメイン超電導グランド面２３への流出箇所、及びその電流量の制御した設計が容易であり、機能回路ブロック２０１，２０２の安定な動作を確保しやすい。
【００４５】
また、機能回路ブロック２０１，２０２間でのＳＦＱパルスの伝搬にはマイクロストリップラインやストリップラインなどの受動的な伝送線路（パッシブトランスミッションライン：ＰＴＬ）３２で接続する。
【００４６】
この構造により、原理的には供給したバイアス電流はメイン超電導グランド面２３に流れる。この際、各機能回路ブロック２０のローカル超電導グランド面２５１，２５２はメイン超電導グランド面２３より少し高い電位となっており、他の論理ブロック２０１，２０２から共通のメイン超電導グランド面２３に流れた直流電流が流れ込むことはない。したがって、機能回路ブロック２０１，２０２間での直流バイアス電流の相互の影響を避けることができる。
【００４７】
なお、図２の概念図を示したように、バイアス電源線１７１，１７２側に例えば、１mΩの抵抗値の薄膜抵抗体を設けても良く、それによって、機能回路ブロック２０１，２０２の周辺の複数個所からのバイアス電流の供給割合も制御可能となる。
【実施例３】
【００４８】
次に、図５を参照して、本発明の実施例３の超電導単一磁束量子集積回路装置を説明するが、ここでは、ローカル超電導グランド面とメイン超電導グランド面との接続方法として説明する。
【００４９】
図５は、本発明の実施例３の超電導単一磁束量子集積回路装置における１個の機能回路ブロック近傍の概念的構成図であり、正方形に配置された機能回路ブロック２０の４辺全てから直流バイアス電源線１７により直流バイアス電流を供給する。また、それぞれの辺から供給したバイアス電流を薄膜抵抗体２６を介してメイン超電導グランド面２３に流し出すようにレイアウトしている。この薄膜抵抗体２６は単一のベタ状パタンからなるが、実効的には複数の並列接続された抵抗として作用する。
【００５０】
なお、図２の概念図を示したように、直流バイアス電源線１７側に例えば、１mΩの抵抗値の薄膜抵抗体を設けて機能回路ブロック２０の周辺の複数個所からのバイアス電流の供給割合を制御することも可能である。
【実施例４】
【００５１】
次に、図６を参照して、本発明の実施例４の超電導単一磁束量子集積回路装置を説明するが、ここでも、ローカル超電導グランド面とメイン超電導グランド面との接続方法として説明する。
【００５２】
図６は、本発明の実施例４の超電導単一磁束量子集積回路装置における１個の機能回路ブロック近傍の概念的構成図であり、長方形に配置された機能回路ブロック４０の４辺全てから直流バイアス電源線１７により直流バイアス電流を供給する。また、それぞれの辺から供給したバイアス電流は、一対の長辺から薄膜抵抗体２６を介してメイン超電導グランド面２３に流れる。この薄膜抵抗体２６も単一のベタ状パタンからなるが、実効的には複数の並列接続された抵抗として作用する。
【００５３】
なお、機能回路ブロック４０内の構成内容によっては、左右からの電流の供給を無くし、上下の一対の長辺のみからのバイアス供給も可能である。したがって、小規模な機能回路ブロックで最適な設計をし、これらを組み合わせることで安定に動作する中規模あるいは大規模な単一磁束量子集積回路装置を実現することが可能になる。
【００５４】
なお、図２の概念図を示したように、直流バイアス電源線１７側に例えば、１mΩの抵抗値の薄膜抵抗体を設けて機能回路ブロック４０の周辺の複数個所からのバイアス電流の供給割合を制御することも可能である。
【実施例５】
【００５５】
次に、図７及び図８を参照して、本発明の実施例５の超電導単一磁束量子集積回路装置を説明するが、ここでは、具体的な素子構造及び配線構造を説明する。図７は、Ｎｂ／ＡｌＯｘ／Ａｌ／Ｎｂジョセフソン接合を用いたＮｂ多層薄膜プロセスによる超電導単一磁束量子集積回路装置の断面図である（例えば、上記の非特許文献３参照）。
【００５６】
図に示すように、シリコン基板５１上に、Ｎｂ超電導体を用いてグランド５２１，５２２を形成する。次いで、層間絶縁膜となるＳｉＯ２膜５３を形成後、Ｍｏにより抵抗５６を形成する。また、Ｎｂ超電導体５４からなる下部電極と上部電極との間にＡｌＯｘ／Ａｌを設けてＮｂ／ＡｌＯｘ／Ａｌ／Ｎｂ構造のジョセフソン接合５５を形成する。さらに、図に示すようなＮｂ超電導体と層間絶縁膜を形成後、Ｎｂ超電導体に接続するＡｕ層５７を設ける。
【００５７】
図８は、超電導ＳＦＱ回路に用いる薄膜抵抗の構成図であり、図８（ａ）はＭｏにより形成する場合であり、図８（ｂ）及び図８（ｃ）はＭｏとＡｕ層５７を形成する際に堆積したＡｕ膜５８の一部を利用して並列接続したものである。ここで、図８（ｂ）は最上層のＮｂ超電導体（ＣＴＬ層）とＡｕ層を接続したものであり、図８（ｃ）はジョセフソン接合の上の配線層（ＣＯＵ層）とＡｕ層を接続した場合である。なお、各図における上図は一部透視平面図であり、下図は要部断面図である。
【００５８】
本発明の実施例５においては、このような構造を利用してローカル超電導グランド面６０とメイン超電導グランド面５９とを接続する薄膜抵抗体２６を形成する。図８（ａ）に示す構造の場合には、Ｍｏが用いられており、その長さに比べて幅を広くすることでローカル超電導グランド面６０とメイン超電導グランド面５９とを接続する低い抵抗値の抵抗が実現可能である。なお、このプロセスでは外部接続用のパッドの表面には金のスパッタ膜や金メッキ膜を使用している。
【００５９】
また、図８（ｂ）或いは図８（ｃ）に示した構造の場合には、Ａｕ膜５８を薄膜抵抗として使用することにより、さらに抵抗値を低くすることが可能である。なお、この場合、Ｍｏ抵抗も並列接続されて併用した構造としているが、Ａｕ膜５８だけでも十分低い抵抗体として使用できるので必ずしも併用する必要はない。
【００６０】
また、これらの薄膜抵抗体は、直流バイアス電源線に設けたバイアス電流分配用の薄膜抵抗体としても使用できる。ここでは、Ｎｂプロセスの実施例を示したが、ＮｂＮや多層薄膜を用いた集積回路技術が使用可能であればＹＢＣＯなどの高温超電導材料、鉄系の超電導材料の集積回路プロセスを用いることも可能である。
【実施例６】
【００６１】
次に、図９を参照して、本発明の実施例６の超電導単一磁束量子集積回路装置を説明するが、ここでは、ローカル超電導グランド面とメイン超電導グランド面との間を架橋する伝送線路の構造を説明する。図９は、Ｎｂ／ＡｌＯｘ／Ａｌ／Ｎｂジョセフソン接合を用いたＮｂ多層薄膜プロセスによる超電導単一磁束量子集積回路装置の伝送線路の一部透視平面図であり、ここでは、伝送線路をストリップラインで構成した例として示している。
【００６２】
ＳＦＱパルス信号を高速に伝搬するには受動的な伝送線路（ＰＴＬ）が用いられ、グランド分離した機能回路ブロック間で信号のやり取りをするには、メイン超電導グランド面上を介して信号の伝達をすることが必要となる。
【００６３】
したがって、ストリップ線路は信号線路の上下に連続したグランド面が必要であるが、ローカル超電導グランド面とメイン超電導グランド面との間には堀があり、両者は超電導配線的には分離されている。しかし、ローカルグランドとメイングランドは低い抵抗値の抵抗で接続されており、この抵抗薄膜層を伝送線路用のグランド面として使用することが可能である。
【００６４】
本発明の実施例６においては、実施例５に関して示した図８（ｂ）の抵抗体５６とＡｕ膜５８を上下のグランド面としてストリップライン構造の伝送線路３３を形成したものであり、ここでは、セルベース設計の１ユニットセル分の例を示している。なお、直流バイアス電源線１７の上下のグランド面は、機能回路ブロック２０に供給したバイアス電流をメイン超電導グランド面５９に流し出すためであり、直流バイアス電源線１７の上下に必要なものではなく、なくても良い。
【実施例７】
【００６５】
次に、図１０を参照して、本発明の実施例７の超電導単一磁束量子集積回路装置を説明するが、ここでは、ローカル超電導グランド面とメイン超電導グランド面との間を架橋する伝送線路をマイクロストリップラインで構成した例として示している。
【００６６】
本発明の実施例７においては、実施例５に関して示した図８（ｂ）の抵抗５６のみをグランド面としてマイクロストリップライン構造の伝送線路３４を形成したものであり、ここでは、セルベース設計の２ユニットセル分の例を示している。なお、この場合も直流バイアス電源線１７の下のグランド面は、機能回路ブロック２０に供給したバイアス電流をメイン超電導グランド面５９に流し出すためであり、直流バイアス電源線１７の上下に必要なものではなく、なくても良い。
【実施例８】
【００６７】
次に、図１１及び図１２を参照して、本発明の実施例８の超電導単一磁束量子集積回路装置を説明するが、図１１は、本発明の実施例８の超電導単一磁束量子集積回路装置のレイアウトの全体構成図であり、Ｎｂプロセスを想定してセルベース設計によりレイアウト設計したアナログ／ディジタル変換回路の例である。
【００６８】
図に示すように、小規模な機能回路ブロック毎に設計し、機能回路ブロック間はマイクロストリップラインを用いてＳＦＱパルスの信号伝達を行っている。論理ゲートセルの周辺には多くのモートセルを設けており、これと直流バイアス電源線との接続をしてバイアス電流を供給する。また、直流バイアス電源線から供給された直流バイアス電流は、薄膜抵抗体を介してメイン超電導グランド面に流れ、他の機能回路ブロックには流れない。
【００６９】
図１２は、本発明の実施例６の超電導単一磁束量子集積回路装置の各機能回路ブロックのレイアウトの構成図である。図１２（ａ）は機能回路ブロックの対向する２面からバイアス電流の供給を行った例であり、図１２（ｂ）は機能回路ブロックの１面からバイアス電流の供給を行った例である。
【符号の説明】
【００７０】
１１  ＳＦＱ論理ゲート
１２  直流バイアス電源線
１３  バイアス抵抗
１４  超電導グランド面
１５  超電導グランド面
１６  薄膜抵抗体
１７，１７１，１７２  直流バイアス電源線
１８  薄膜抵抗体
２０，２０１，２０２，４０  機能回路ブロック
２１  論理ゲートセル
２２  モートセル
２３  メイン超電導グランド面
２４，２４１，２４２  堀
２５，２５１，２５２  ローカル超電導グランド面
２６，２６１，２６２  薄膜抵抗体
３１  ボンディングパッド
３２，３３，３４  伝送線路
５１  シリコン基板
５２１，５２２  超電導グランド面
５３  ＳｉＯ２膜
５４  Ｎｂ超電導体
５５  ジョセフソン接合
５６  抵抗
５７  Ａｕ層
５８  Ａｕ膜
５９  メイン超電導グランド面
６０  ローカル超電導グランド面
９１  ＳＦＱ論理ゲート
９２  直流バイアス電源線
９３  バイアス抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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