(57)【要約】【課題】スイッチ素子の破壊を防止したスイッチング回路及びＤＣ−ＤＣコンバータを提供する。【解決手段】実施形態によれば、ハイサイドスイッチと、整流要素と、駆動回路と、を備えたスイッチング回路が提供される。前記ハイサイドスイッチは、高電位端子と出力端子との間に接続されている。前記整流要素は、前記出力端子と低電位端子との間に、前記低電位端子から前記出力端子に向かう方向を順方向として接続される。前記駆動回路は、前記高電位端子と前記出力端子との間に接続され、入力されるハイサイド制御信号に応じて前記ハイサイドスイッチをオンさせてから前記整流要素の逆方向回復時間よりも長い第１の期間以後で前記ハイサイド制御信号が変化するまでの期間において、前記出力端子の前記低電位端子との短絡を検出する第１の短絡検出回路を有し、前記出力端子の前記低電位端子との短絡を検出したとき、前記ハイサイドスイッチをオフさせる。【選択図】図１
2013005497.tif 000002
【特許請求の範囲】
【請求項１】
高電位端子と出力端子との間に接続されたハイサイドスイッチと、
前記出力端子と低電位端子との間に、前記低電位端子から前記出力端子に向かう方向を順方向として接続された整流要素と、
前記高電位端子と前記出力端子との間に接続され、入力されるハイサイド制御信号に応じて前記ハイサイドスイッチをオンさせてから前記整流要素の逆方向回復時間よりも長い第１の期間以後で前記ハイサイド制御信号が変化するまでの期間において、前記出力端子の前記低電位端子との短絡を検出する第１の短絡検出回路を有し、前記出力端子の前記低電位端子との短絡を検出したとき、前記ハイサイドスイッチをオフさせる駆動回路と、
を備えたことを特徴とするスイッチング回路。
【請求項２】
前記駆動回路は、前記ハイサイドスイッチの制御端子に第１の電圧を供給してオンさせ、前記第１の期間以後において、前記出力端子の前記低電位端子との短絡を検出しないとき、前記ハイサイドスイッチの前記制御端子に前記第１の電圧よりも高い第２の電圧を供給することを特徴とする請求項１記載のスイッチング回路。
【請求項３】
前記駆動回路は、前記ハイサイド制御信号を入力して、前期ハイサイド制御信号における前記ハイサイドスイッチをオフからオンに切り替える時間を前記第１の期間だけ遅延させた第１のパルス信号を生成する第１のパルス生成回路をさらに備え、
前記第１の短絡検出回路は、
前記第１のパルス信号を入力してオンまたはオフする第１のトランジスタと、
前記高電位端子と前記出力端子との間において、前記第１のトランジスタと直列に接続され、前記第１のトランジスタがオンのときは前記第１のパルス信号の電位と前記出力端子の電位との電位差を分割した電位を生成し、前記第１のトランジスタがオフのときは前記高電位端子の電位と前記出力端子の電位差とを分割した電位を生成する第１の抵抗と、
前記第１のトランジスタがオフのときの前記第１の抵抗の出力電位をローレベルとして出力し、前記第１のトランジスタがオンのときの前記第１の抵抗の出力電位を前記出力端子の電位に応じて前記ローレベルまたは前記ローレベルよりも高いハイレベルとして出力する第１のバッファと、
を有することを特徴とする請求項１または２に記載のスイッチング回路。
【請求項４】
前記整流要素は、前記出力端子と前記低電位端子との間に接続されたローサイドスイッチの寄生ダイオードであり、
前記駆動回路は、前記出力端子と前記低電位端子との間に接続され、前記ハイサイド制御信号に応じて前記ハイサイドスイッチをオフさせてから第２の期間以後で前記ローサイド制御信号が変化するまでの期間において、前記出力端子の前記高電位端子との短絡を検出する第２の短絡検出回路を有し、前記出力端子の前記高電位端子との短絡を検出したときは、前記ローサイドスイッチをオフのままにし、前記出力端子の前記高電位端子との短絡を検出しないときは、前記ローサイドスイッチを入力されるローサイド制御信号に応じてオンさせることを特徴とする請求項１〜３のいずれか１つに記載のスイッチング回路。
【請求項５】
請求項１〜４のいずれか１つに記載のスイッチング回路と、
入力された電圧に応じてＰＷＭ信号の前記ハイサイド制御信号を生成する制御回路と、
を備えたことを特徴とするＤＣ−ＤＣコンバータ。
【請求項６】
前記出力端子に一端が接続されたインダクタと、
前記インダクタの他端と前記低電位端子との間に接続された平滑コンデンサと、
前記インダクタの他端と前記低電位端子との間に接続され、前記制御回路に電圧を帰還する帰還抵抗と、
をさらに備えたことを特徴とする請求項５記載のＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、スイッチング回路及びＤＣ−ＤＣコンバータに関する。
【背景技術】
【０００２】
ハイサイドスイッチとローサイドスイッチとで構成されたスイッチング回路は、誘導性負荷を駆動する出力回路として広く用いられている。また、例えば、この種のスイッチング回路を用いたＤＣ−ＤＣコンバータなどにおいては、大電流化の要求があり、半導体プロセスの微細化によるスイッチ素子のオン抵抗の低減とともに、スイッチ素子を保護する必要性が、高くなっている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平０６−３１１７３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、スイッチ素子の破壊を抑制できるスイッチング回路及びＤＣ−ＤＣコンバータを提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、ハイサイドスイッチと、整流要素と、駆動回路と、を備えたスイッチング回路が提供される。前記ハイサイドスイッチは、高電位端子と出力端子との間に接続されている。前記整流要素は、前記出力端子と低電位端子との間に、前記低電位端子から前記出力端子に向かう方向を順方向として接続される。前記駆動回路は、前記高電位端子と前記出力端子との間に接続され、入力されるハイサイド制御信号に応じて前記ハイサイドスイッチをオンさせてから前記整流要素の逆方向回復時間よりも長い第１の期間以後で前記ハイサイド制御信号が変化するまでの期間において、前記出力端子の前記低電位端子との短絡を検出する第１の短絡検出回路を有し、前記出力端子の前記低電位端子との短絡を検出したとき、前記ハイサイドスイッチをオフさせる。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係るスイッチング回路の構成を例示するブロック図。
【図２】駆動回路の構成を例示する回路図。
【図３】第１の実施形態のスイッチング回路の主要な信号のタイミングチャートであり、（ａ）はハイサイド制御信号ＶＨ、（ｂ）はローサイド制御信号ＶＬ、（ｃ）は第１のパルス信号ＶＰ、（ｄ）は短絡検出信号ＶＤ、（ｅ）は制御端子の信号ＶＧ、（ｆ）は出力電位ＶＬＸ、（ｇ）は短絡状態信号ＶＳ、（ｈ）はハイサイド電流ＩＨを表す。
【図４】第１の短絡検出回路の他の構成を例示する回路図。
【図５】第１の実施形態に係るスイッチング回路の他の構成を例示する回路図。
【図６】第１の実施形態に係るスイッチング回路の他の構成を例示する回路図。
【図７】第２の実施形態に係るスイッチング回路の構成を例示する回路図。
【図８】第２の実施形態のスイッチング回路の主要な信号のタイミングチャートであり、（ａ）はハイサイド制御信号ＶＨ、（ｂ）はローサイド制御信号ＶＬ、（ｃ）は第１のパルス信号ＶＰ、（ｄ）は短絡検出信号ＶＤ、（ｅ）は制御端子の信号ＶＧ、（ｆ）は出力電位ＶＬＸ、（ｇ）は短絡状態信号ＶＳ、（ｈ）はハイサイド電流ＩＨを表す。
【図９】第３の実施形態に係るスイッチング回路の構成を例示する回路図。
【図１０】第２の短絡検出回路の構成を例示する回路図。
【図１１】第３の実施形態のスイッチング回路の主要な信号のタイミングチャートであり、（ａ）はハイサイド制御信号ＶＨ、（ｂ）はローサイド制御信号ＶＬ、（ｃ）は第２のパルス信号ＶＰＬ、（ｄ）は短絡検出信号ＶＤＬ、（ｅ）はゲート信号ＶＧＬ、（ｆ）は出力電位ＶＬＸ、（ｇ）は短絡状態信号ＶＳＬ、（ｈ）はハイサイド電流ＩＨ、（ｉ）はローサイド電流ＩＬを表す。
【図１２】第４の実施形態に係るＤＣ−ＤＣコンバータの構成を例示する回路図。
【図１３】第４の実施形態のＤＣ−ＤＣコンバータの主要な信号のタイミングチャートであり、（ａ）はハイサイド制御信号ＶＨ、（ｂ）はローサイド制御信号ＶＬ、（ｃ）は制御端子の信号ＶＧ、（ｄ）は出力電位ＶＬＸ、（ｅ）はハイサイド電流ＩＨ、（ｆ）はローサイド電流ＩＬ、（ｇ）はインダクタ電流ＩＬＬを表す。
【図１４】第４の実施形態のＤＣ−ＤＣコンバータの主要な信号のタイミングチャートであり、（ａ）はハイサイド制御信号ＶＨ、（ｂ）はローサイド制御信号ＶＬ、（ｃ）はゲート信号ＶＧＬ、（ｄ）は出力電位ＶＬＸ、（ｅ）はハイサイド電流ＩＨ、（ｆ）はローサイド電流ＩＬ、（ｇ）はインダクタ電流ＩＬＬを表す。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態について図面を参照して詳細に説明する。なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１の実施形態）
図１は、第１の実施形態に係るスイッチング回路の構成を例示するブロック図である。
スイッチング回路（破線１で囲んだ部分）においては、直列に接続されたハイサイドスイッチ６及びローサイドスイッチ７と、ハイサイドスイッチ６を制御する駆動回路（破線９で囲んだ部分）で構成され、誘導性負荷１２を駆動する。なお、ローサイドスイッチ７は、寄生ダイオードとして整流要素８を含んでいる。
【０００９】
ハイサイドスイッチ６は、高電位端子２と出力端子３との間に接続されている。ハイサイドスイッチ６は、ＰチャンネルＭＯＳＦＥＴ（以下、ＰＭＯＳ）で構成され、ソースには、高電位端子２を介して電源電位ＶＩＮが供給され、ドレインは、出力端子３に接続されている。また、ハイサイドスイッチ６の制御端子（ゲート）６ｇは、駆動回路９に接続される。ハイサイドスイッチ６には、図示しない寄生ダイオードが含まれる。
【００１０】
ローサイドスイッチ７は、出力端子３と低電位端子４との間に接続されている。ローサイドスイッチ７は、ＮチャンネルＭＯＳＦＥＴ（以下、ＮＭＯＳ）であり、ソースは、低電位端子４を介して接地され、ドレインは、出力端子３に接続されている。また、ローサイドスイッチ７のゲートには、入力端子１１を介してローサイド制御信号ＶＬが入力される。
【００１１】
ローサイドスイッチ７は、入力端子１１を介して外部から入力されるローサイド制御信号ＶＬに応じて、オンまたはオフする。
整流要素８は、出力端子３と低電位端子４との間に、低電位端子４から出力端子３に向かう方向を順方向として接続されている。
【００１２】
駆動回路９は、第１のパルス生成回路１３、第１の短絡検出回路１４、及びラッチ回路１５で構成され、ハイサイドスイッチ６をオンまたはオフに制御する。また、駆動回路９は、ハイサイドスイッチ６をオンさせてから第１の期間Ｔ１以後でハイサイド制御信号ＶＨが変化するまでの期間Ｔ３の間ハイレベルになる第１のパルス信号ＶＰを生成して、出力端子３の低電位端子４との短絡を検出するタイミングを制御する。
【００１３】
ここで、第１の期間Ｔ１は、整流要素８の逆方向回復時間Ｔｒｒよりも長い期間である。整流要素８の逆方向回復時間Ｔｒｒの間は、ハイサイドスイッチ６に逆方向回復電流が流れ、出力電位ＶＬＸは、ローレベルになる。したがって、第１の期間Ｔ１は、出力端子３の短絡を検出することが可能になる整流要素８の逆方向回復時間Ｔｒｒよりも長い期間に設定される。
【００１４】
第１のパルス生成回路１３は、ハイサイド制御信号ＶＨを入力して第１のパルス信号ＶＰを生成する。第１のパルス生成回路１３は、ハイサイド制御信号ＶＨのハイレベルからローレベルへの立ち下がりを第１の期間Ｔ１だけ遅延させ、さらに反転した第１のパルス信号ＶＰを生成する。第１のパルス信号ＶＰは、ハイサイド制御信号ＶＨのローレベルからハイレベルへの立ち上がりに同期して、ハイレベルからローレベルに変化する。第１のパルス信号ＶＰは、第１の短絡検出回路１４の動作を許可し、または禁止する。
【００１５】
第１の短絡検出回路１４は、第１のパルス信号ＶＰがハイレベルの期間の間、出力端子３の低電位端子４との短絡を検出し、短絡検出信号ＶＤを生成する。短絡検出信号ＶＤは、短絡が検出されたときハイレベル、短絡が検出されないときローレベルになる。また、第１のパルス信号ＶＰがローレベルの期間は、第１の短絡検出回路１４の動作は禁止され、短絡検出信号ＶＤは、短絡が検出されないことを表すローレベルになる。
【００１６】
ラッチ回路１５は、リセット端子Ｒに入力されるリセット信号がハイレベルのときリセットされ、出力端子Ｑにローレベルを出力する回路である。ラッチ回路１５は、スイッチング回路１のパワーオン時にリセットされる。短絡検出信号ＶＤは、ラッチ回路１５のセット端子Ｓに入力される。ラッチ回路１５のリセット端子Ｒには、リセット回路１６からパワーオンリセット信号が入力される。ラッチ回路１５は、セット端子Ｓに入力されるセット信号がハイレベルのときセットされ、出力端子Ｑにハイレベルを出力する。
【００１７】
ラッチ回路１５は、第１の短絡検出回路１４が出力端子３の低電位端子４との短絡を検出したときセットされ、出力端子Ｑに短絡状態信号ＶＳを生成する。ハイレベルの短絡検出信号ＶＤによりラッチ回路１５がセットされると、短絡状態信号ＶＳは、ハイレベルになり、電源が再投入されるまで、そのままの状態を保持する。
【００１８】
論理和回路（ＯＲ）１７は、短絡状態信号ＶＳとハイサイド制御信号ＶＨとの論理和として、ハイサイドスイッチ６の制御端子６ｇの信号ＶＧを生成する。
【００１９】
図２は、駆動回路の構成を例示する回路図である。
なお、図１と同一の要素には、同一の符号を付している。また、駆動回路９ａ、第１の短絡検出回路１４ａ、ラッチ回路１５ａについては、それぞれ破線で囲んでいる。
図２に表したように、駆動回路９ａの第１のパルス生成回路１３ａは、定電流源回路１８を有し、高電位端子２に接続されている。定電流源回路１８と接地端子５との間に、ＮＭＯＳ１９とコンデンサ２０とが、並列に接続されている。ＮＭＯＳ１９のゲートには、ハイサイド制御信号ＶＨを反転した信号が入力され、ＮＭＯＳ１９は、ハイサイド制御信号ＶＨに応じてオンまたはオフする。定電流源回路１８は、コンデンサ２０を充電する。コンデンサ２０の端子電圧として第１のパルス信号ＶＰが生成される。
【００２０】
第１の短絡検出回路１４ａにおいては、第１のトランジスタ２１、第１の抵抗２２、抵抗２３が、高電位端子２と出力端子３との間に、直列に接続されている。第１のトランジスタ２１は、ＮＭＯＳで構成され、ゲートには、第１のパルス信号ＶＰが入力される。第１のトランジスタ２１は、第１のパルス信号ＶＰに応じてオンまたはオフする。第１のトランジスタ２１がオンのとき、第１のトランジスタ２１は、ソースフォロワとして動作する。第１の抵抗２２、抵抗２３は、第１のパルス信号ＶＰのハイレベルと出力電位ＶＬＸとの電位差を分割する。否定回路（ＩＮＶ）で構成された第１のバッファ２４は、第１の抵抗２２、抵抗２３で分割された電位差を反転し、短絡検出信号ＶＤとして出力する。
【００２１】
ラッチ回路１５ａは、一対の論理和の否定回路（ＮＯＲ）で構成されている。
短絡検出信号ＶＤは、ラッチ回路１５ａのセット端子Ｓに入力される。ラッチ回路１５ａのリセット端子Ｒには、リセット回路１６の出力に接続される。
リセット回路１６は、高電位端子２に電源電位ＶＩＮが供給される電源投入時に、パワーオンリセット信号を出力して、ラッチ回路１５ａをリセットする。
【００２２】
ラッチ回路１５ａは、出力端子Ｑに短絡状態信号ＶＳを生成する。第１の短絡検出回路１４ａにより、出力端子３の低電位端子４との短絡が検出されたとき、ラッチ回路１５ａは、セットされる。ハイレベルの短絡検出信号ＶＤにより、ラッチ回路１５ａがセットされると、短絡状態信号ＶＳは、ハイレベルになり、電源が再投入されるまで、そのままの状態を保持する。
【００２３】
次にスイッチング回路１の動作について説明する。
図３は、第１の実施形態のスイッチング回路の主要な信号のタイミングチャートであり、（ａ）はハイサイド制御信号ＶＨ、（ｂ）はローサイド制御信号ＶＬ、（ｃ）は第１のパルス信号ＶＰ、（ｄ）は短絡検出信号ＶＤ、（ｅ）は制御端子の信号ＶＧ、（ｆ）は出力電位ＶＬＸ、（ｇ）は短絡状態信号ＶＳ、（ｈ）はハイサイド電流ＩＨを表す。
【００２４】
なお、図３（ａ）においては、ハイサイド制御信号ＶＨとして、ハイレベルとローレベルとを周期的に繰り返す矩形波を入力した場合を例示している。また、ローサイド制御信号ＶＬは、ハイサイド制御信号ＶＨと同相の信号である（図３（ｂ））。
【００２５】
また、図３（ｂ）においては、ローサイドスイッチ７がオンまたはオフに制御されていることを、それぞれＯＮ、ＯＦＦで表し、図３（ｅ）においては、ハイサイドスイッチ６がオンまたはオフに制御されていることを、それぞれＯＮ、ＯＦＦで表している。
【００２６】
また、ハイサイドスイッチ６とローサイドスイッチ７とが同時にオンになることを避けるために設けられるデッドタイムは、省略している。また、短絡状態信号ＶＳは、ローレベルであり、短絡が検出されない状態とする（図３（ｇ））。
【００２７】
（１）まず、外部から入力されるハイサイド制御信号ＶＨがハイレベル、ローサイド制御信号ＶＬがハイレベルのときの動作について説明する（図３（ａ）、（ｂ））。
ＯＲ１７は、ハイサイドスイッチ６の制御端子６ｇの信号ＶＧとしてハイレベルを出力する（図３（ｅ））。ハイサイドスイッチ６はオフする。また、ローサイドスイッチ７はオンする。したがって、出力端子３は、低電位端子４と電気的に接続され、出力電位ＶＬＸはローレベルになる（図３（ｆ））。ローサイドスイッチ７には、誘導性負荷１２の回生電流が流れている。
【００２８】
第１のパルス生成回路１３ａは、第１のパルス信号ＶＰとしてローレベルを出力する（図３（ｃ））。第１の短絡検出回路１４ａの第１のトランジスタ２１は、オフする。第１のトランジスタ２１は、ドレインとソースとの間に図示しない寄生ダイオードを有している。そのため、第１のトランジスタ２１がオフのとき、第１の抵抗２２は、寄生ダイオードを介して高電位端子２に接続される。短絡検出信号ＶＤは、出力端子３の電位、すなわち出力電位ＶＬＸによらず、電源電位ＶＩＮを第１の抵抗２２、抵抗２３で分割し、さらに第１のバッファ２４で反転した信号になる。
【００２９】
このときの短絡検出信号ＶＤは、出力電位ＶＬＸによらず、短絡が検出されないことを表すローレベルになるように、第１の抵抗２２、抵抗２３の抵抗値の比が適切に設定されている(図３（ｄ））。
【００３０】
（２）次に、入力されるハイサイド制御信号ＶＨがハイレベルからローレベルに変化し（図３（ａ））、ローサイド制御信号ＶＬもハイレベルからローレベルに変化したときの動作について説明する（図３（ｂ））。
第１のパルス生成回路１３ａは、ハイサイド制御信号ＶＨに対して第１の期間Ｔ１だけ遅延し、さらに反転して第１のパルス信号ＶＰを生成している。したがって第１のパルス生成回路１３ａは、ローレベルの第１のパルス信号ＶＰを出力している（図３（ｃ））。第１の短絡検出回路１４ａ、ラッチ回路１５ａの動作に変化はなく、短絡検出信号ＶＤ、短絡状態信号ＶＳは、ともにローレベルのままである（図３（ｄ）、（ｇ））。
ＯＲ１７は、ハイサイド制御信号ＶＨがローレベルに変化したため、ハイサイドスイッチ６の制御端子６ｇの信号ＶＧとしてローレベルを出力する（図３（ｅ））。ハイサイドスイッチ６は、オンする。
【００３１】
また、ローサイド制御信号ＶＬがローレベルに変化したため、ローサイドスイッチ７はオフする。ローサイドスイッチ７がオンのときにローサイドスイッチ７を流れていた回生電流は、寄生ダイオード（整流要素）８の逆方向回復電流として、ハイサイドスイッチ６を流れる。そのため、ハイサイドスイッチ６には、整流要素８の逆方向回復時間Ｔｒｒの間、この逆方向回復電流の大きな電流値の電流ＩＨが流れる（図３（ｈ）の一点鎖線Ｒで囲んだ部分）。
【００３２】
また、上記のとおり、ハイサイドスイッチ６に逆方向回復電流が流れている期間は、出力電位ＶＬＸは、ローレベルである（図３（ｆ））。出力電位ＶＬＸが、出力端子３の低電位端子４との短絡の有無によらずローレベルになるため、この整流要素８の逆方向回復時間Ｔｒｒの間は、出力端子３の短絡を検出することはできない。
（３）出力端子３が短絡していない場合、逆方向回復時間Ｔｒｒの経過後、出力電位ＶＬＸは、ハイレベルになる（図３（ｆ））。ハイサイドスイッチ６の電流ＩＨは、直線的に上昇し、誘導性負荷１２を流れる（図３（ｈ））。
【００３３】
そこで、第１のパルス生成回路１３は、ハイサイド制御信号ＶＨのハイレベルからローレベルへの立ち下がりを第１の期間Ｔ１だけ遅延させ、さらに反転して第１のパルス信号ＶＰを生成している。逆方向回復時間Ｔｒｒよりも長い第１の期間Ｔ１以後に、第１のパルス信号ＶＰは、ハイレベルになる（図３（ｃ））。そして、ハイサイド制御信号ＶＨが変化するまでの期間Ｔ３の間、第１のパルス信号ＶＰはハイレベルであり、第１の短絡検出回路１４の動作が許可される。
【００３４】
第１のトランジスタ２１は、ハイレベルの第１のパルス信号ＶＰを入力してオンする。このとき、第１のトランジスタ２１は、ソースフォロワとして動作する。第１の抵抗２２、抵抗２３は、第１のパルス信号ＶＰのハイレベルの電位と出力電位ＶＬＸとの電位差を分割する。否定回路（ＩＮＶ）で構成された第１のバッファ２４は、第１の抵抗２２、抵抗２３で分割された電位差を反転し、短絡検出信号ＶＤとして出力する。
【００３５】
第１の短絡検出回路１４ａは、出力電位ＶＬＸがハイレベルのときローレベル、出力電位ＶＬＸがローレベルのときハイレベルになる短絡検出信号ＶＤを出力するように設定されている。すなわち、第１のパルス信号ＶＰのハイレベルの電位、第１の抵抗２２、抵抗２３の抵抗値の比が適切に設定されている。短絡検出信号ＶＤには、出力端子３の低電位端子４との短絡を検出した結果が出力される。
【００３６】
スイッチング回路の大電流化にともないローサイドスイッチが大型化しているため、整流要素８の逆方向回復時間Ｔｒｒが長時間化している。そこで、第１の短絡検出回路１４ａにおいては、ハイサイド制御信号ＶＨがローレベルになりハイサイドスイッチ６がオンしてから（図３（ａ）、（ｅ））、第１の期間Ｔ１以後に、出力端子の低電位端子４との短絡を検出している。したがって、出力電位ＶＬＸは、出力端子３の短絡の有無に応じてローレベルまたはハイレベルになり、誤検出の可能性はない。
【００３７】
第１の期間Ｔ１以後でハイサイド制御信号ＶＨが変化するまでの期間Ｔ３において、出力電位ＶＬＸが、ハイレベルの場合（図３（ｆ））、第１の短絡検出回路１４ａは、短絡検出信号ＶＤとしてローレベルを出力する（図３（ｄ））。出力端子３の低電位端子４との短絡は、検出されない。したがって、ラッチ回路１５ａは、短絡状態信号ＶＳとして、まだローレベルを出力している（図３（ｇ））。
ハイサイド制御信号ＶＨがローレベルからハイレベルに変化するまでの期間Ｔ３の間、ＯＲ１７は、ハイサイドスイッチ６の制御端子６ｇの信号ＶＧとして、ローレベルを出力する(図３（ｅ））。ハイサイドスイッチ６は、期間Ｔ３の間、オンのままになる。
【００３８】
（４）次に、入力されるハイサイド制御信号ＶＨがハイレベルに変化すると（図３（ａ））、上記（１）の状態に戻る。第１のパルス生成回路１３ａは、第１のパルス信号ＶＰとしてローレベルを出力する（図３（ｃ））。ＯＲ１７は、ハイサイドスイッチ６の制御端子６ｇの信号ＶＧとして、ハイレベルを出力する（図３（ｅ））。ハイサイドスイッチ６はオフする。また、ローサイド制御信号ＶＬがハイレベルに変化し（図３（ｂ））、ローサイドスイッチ７はオンに切り替えられる。出力端子３が低電位端子４と短絡していない場合は、次サイクル以降、上記（１）〜（３）の動作が繰り返される。
【００３９】
（５）また、出力端子３が低電位端子４と短絡している場合、出力電位ＶＬＸは、０Ｖである（図３（ｆ）の一点鎖線Ｑで囲んだ部分）。ハイサイドスイッチ６は、オンしているため、ハイサイドスイッチ６には、短絡電流の大きな電流ＩＨが流れる（図３（ｈ））。
【００４０】
入力されるハイサイド制御信号ＶＨが、ハイレベルからローレベルに変化して、第１の期間Ｔ１以後でハイサイド制御信号ＶＨが変化するまでの期間Ｔ３において、第１の短絡検出回路１４ａは、短絡検出信号ＶＤとして、ハイレベルを出力する（図３（ｄ））。出力端子３の低電位端子４との短絡が、検出される。したがって、ラッチ回路１５ａは、短絡状態信号ＶＳとして、ハイレベルを出力する（図３（ｇ））。ＯＲ１７は、ハイサイドスイッチ６の制御端子６ｇの信号ＶＧとして、ハイレベルを出力する（図３（ｅ））。ハイサイドスイッチ６は、オフする。次サイクル以降、電源の再投入などによりラッチ回路１５ａがリセットされるまで、ハイサイドスイッチ６はオフのままになり、スイッチング回路１は、動作を停止する。
したがって、ハイサイドスイッチ６は、出力端子３が低電位端子４と短絡している場合における過電流による破壊から保護される。
【００４１】
なお、図３においては、ハイサイドスイッチ６とローサイドスイッチ７とが同時にオンになることを避けるために設けられるデッドタイムは、省略している。しかし、デッドタイムが設けられている場合、デッドタイムの期間は、ローサイドスイッチ７の整流要素８に回生電流が流れている。そのため、ハイサイドスイッチ６がオンしたとき、ハイサイドスイッチ６には、デッドタイムが設けられていない場合と同様に、整流要素８の逆方向回復電流が流れることになる。
【００４２】
このように、駆動回路９は、ハイサイド制御信号ＶＨがローレベル、ローサイド制御信号ＶＬがローレベルに変化したとき、ハイサイドスイッチ６をオン、ローサイドスイッチ７をオフに切り替える。このとき、ハイサイドスイッチ６には、ローサイドスイッチ７の整流要素８の逆方向回復電流がハイサイドスイッチ６の電流ＩＨとして流れることになる。
そして、逆方向回復時間Ｔｒｒよりも長い第１の期間Ｔ１以後でハイサイド制御信号ＶＨが変化するまでの期間Ｔ３において、出力端子３の低電位端子４との短絡を検出したとき、ハイサイドスイッチ６をオフに切り替えて、ハイサイドスイッチ６を破壊から保護する。
【００４３】
図４は、第１の短絡検出回路の他の構成を例示する回路図である。
図４に表した第１の短絡検出回路１４ｂにおいては、図２に表した第１の短絡検出回路１４ａの第１の抵抗２２、第１のバッファ２４が、それぞれダイオード２５、第１のバッファ２６に置き換えられている。第１のバッファ２６はＮＭＯＳで構成され、短絡検出信号ＶＤは、第１のバッファ２６のドレインから出力される。
【００４４】
第１のパルス信号ＶＰがハイレベルのとき、第１のトランジスタ２１は、ソースフォロワとして動作し、第１のバッファ２６のゲートには、ほぼ第１のパルス信号ＶＰのハイレベルが入力される。出力電位ＶＬＸがローレベルのとき、第１のバッファ２６はオフして、短絡検出信号ＶＤとして、ハイレベルを出力する。出力電位ＶＬＸがハイレベルのとき、第１のバッファ２６はオンして、短絡検出信号ＶＤとして、ローレベルを出力する。
【００４５】
また、第１のパルス信号ＶＰがローレベルのとき第１のトランジスタ２１はオフして、ダイオード２５は、第１のトランジスタ２１の寄生ダイオードを介して高電位端子２に接続される。第１の短絡検出回路１４ｂは、短絡検出信号ＶＤとして、出力電位ＶＬＸによらず、ローレベルを出力する。
第１のパルス信号ＶＰのハイレベルの電位が、出力電位ＶＬＸと比較してあまり高くないときに用いることができる。
【００４６】
図５は、第１の実施形態に係るスイッチング回路の他の構成を例示する回路図である。
図５に表したように、スイッチング回路１ａにおいては、図１に表したスイッチング回路１の整流要素８が、整流要素８ａに置き換えられている。ローサイドスイッチ７がなく、例えば、整流要素８ａには、ダイオードを用いることができる。なお、図５においては、図１と同一の要素には、同一の符号を付している。ハイサイドスイッチ６、駆動回路９については、図１のスイッチング回路１と同様である。
【００４７】
スイッチング回路１ａにおいても、駆動回路９は、ハイサイド制御信号ＶＨがローレベルに変化したとき、ハイサイドスイッチ６をオンに切り替える。このとき、ハイサイドスイッチ６には、整流要素８ａの逆方向回復電流が流れる。そして、整流要素８ａの逆方向回復時間Ｔｒｒよりも長い第１の期間Ｔ１以後でハイサイド制御信号ＶＨが変化するまでの期間Ｔ３において、出力端子３の低電位端子４との短絡を検出したとき、ハイサイドスイッチ６をオフに切り替えて、ハイサイドスイッチ６を破壊から保護する。スイッチング回路１ａは、例えば、チョッパ方式のＤＣ−ＤＣコンバータに用いることができる。
【００４８】
図６は、第１の実施形態に係るスイッチング回路の他の構成を例示する回路図である。
図６に表したように、スイッチング回路１ｂにおいては、低電位端子４が接地されていない。低電位端子４と接地端子５との間には、コンデンサ２７が接続され、低電位端子４には、電源電位ＶＩＮを反転した電位が生成される。なお、図６においては、図１と同一の要素には、同一の符号を付している。ハイサイドスイッチ６、駆動回路９については、図５のスイッチング回路１ａと同様である。
【００４９】
スイッチング回路１ｂにおいても、駆動回路９は、ハイサイド制御信号ＶＨがローレベルに変化したとき、ハイサイドスイッチ６をオンに切り替える。このとき、ハイサイドスイッチ６には、整流要素８ａの逆方向回復電流が流れる。そして、整流要素８ａの逆方向回復時間Ｔｒｒよりも長い第１の期間Ｔ１以後でハイサイド制御信号ＶＨが変化するまでの期間Ｔ３において、出力端子３の低電位端子４との短絡を検出したとき、ハイサイドスイッチ６をオフに切り替えて、ハイサイドスイッチ６を破壊から保護する。スイッチング回路１ｂは、例えば、負電位を生成する反転コンバータに用いることができる。
【００５０】
以上図１〜図６を参照して説明したように、第１の実施形態に係るスイッチング回路は、入力されるハイサイド制御信号に応じて、ハイサイドスイッチをオンさせ、整流要素の逆方向回復時間よりも長い第１の期間以後でハイサイド制御信号が変化するまでの期間において、出力端子の低電位端子との短絡を検出したときは、ハイサイドスイッチをオフする駆動回路を備えている。そのため、ハイサイドスイッチを短絡電流による破壊から保護することができる。
【００５１】
（第２の実施形態）
図７は、第２の実施形態に係るスイッチング回路の構成を例示する回路図である。
図７に表したように、スイッチング回路１ｃにおいては、図１に表したスイッチング回路１の駆動回路９が駆動回路（破線で囲んだ部分）９ｂに置き換えられている。なお、図６においては、図１と同一の要素には、同一の符号を付している。ハイサイドスイッチ６、整流要素８を有するローサイドスイッチ７については、図１のスイッチング回路１と同様である。また、誘導性負荷１２については、省略している。
【００５２】
駆動回路９ｂにおいては、図１に表した駆動回路９に、ＩＮＶ２８、ＰＭＯＳ２９、３０、ＮＭＯＳ３１、論理積回路（ＡＮＤ）３２が追加されている。第１のパルス生成回路１３、第１の短絡検出回路１４、ラッチ回路１５、リセット回路１６、ＯＲ１７については、駆動回路９と同様である。ＰＭＯＳ２９、３０、ＮＭＯＳ３１は、短絡状態信号ＶＳとハイサイド制御信号ＶＨとの論理和を出力するＯＲ１７の出力端子と、ハイサイドスイッチ６の制御端子６ｇとの間に接続されている。
【００５３】
ＰＭＯＳ２９のソースは、高電位端子２に接続され、ドレインは、ハイサイドスイッチ６の制御端子６ｇに接続されている。ＰＭＯＳ２９のゲートは、ＩＮＶ２８の出力端子に接続されている。ＰＭＯＳ３０のソースは、制御端子６ｇに接続され、ドレインは、低電位端子４に接続されている。ＰＭＯＳ３０のゲートは、ＯＲ１７の出力端子に接続されている。
【００５４】
また、ＮＭＯＳ３１は、ＰＭＯＳ３０と並列に接続されている。ＮＭＯＳ３１のドレインは、制御端子６ｇに接続され、ソースは、低電位端子４に接続されている。ＮＭＯＳ３１のゲートには、論理積回路（ＡＮＤ）３２で生成された第１のパルス信号ＶＰとＯＲ１７の出力信号との論理積が入力される。
【００５５】
次にスイッチング回路１ｃの動作について説明する。
図８は、第２の実施形態のスイッチング回路の主要な信号のタイミングチャートであり、（ａ）はハイサイド制御信号ＶＨ、（ｂ）はローサイド制御信号ＶＬ、（ｃ）は第１のパルス信号ＶＰ、（ｄ）は短絡検出信号ＶＤ、（ｅ）は制御端子の信号ＶＧ、（ｆ）は出力電位ＶＬＸ、（ｇ）は短絡状態信号ＶＳ、（ｈ）はハイサイド電流ＩＨを表す。
【００５６】
なお、図８においては、ハイサイド制御信号ＶＨとして、ハイレベルとローレベルとを周期的に繰り返す矩形波を入力した場合を例示している（図８（ａ））。また、ローサイド制御信号ＶＬは、ハイサイド制御信号ＶＨと同相の信号である（図８（ｂ））。
【００５７】
また、図８（ｂ）においては、ローサイドスイッチ７がオンまたはオフに制御されていることを、それぞれＯＮ、ＯＦＦで表し、図８（ｅ）においては、ハイサイドスイッチ６がオンまたはオフに制御されていることを、それぞれＯＮ、ＯＦＦで表している。また、ハイサイドスイッチ６とローサイドスイッチ７とが同時にオンになることを避けるために設けられるデッドタイムは、省略している。
【００５８】
（１ｃ）まず、入力されるハイサイド制御信号ＶＨがハイレベル、ローサイド制御信号ＶＬがハイレベルのときの動作について説明する（図８（ａ）、（ｂ））。ハイサイドスイッチ６はオフしている。また、ローサイドスイッチ７はオンして、出力端子３を低電位端子４と電気的に接続する。出力電位ＶＬＸは、ローレベルになる（図８（ｆ））。また、第１のパルス生成回路１３は、第１のパルス信号ＶＰとしてローレベルを出力するため、第１の短絡検出回路１４は、動作が禁止された状態になる。第１の短絡検出回路１４は、短絡検出信号ＶＤとして、短絡が検出されないことを表すローレベルを出力する（図８（ｄ））。このとき、ローサイドスイッチ７には、図１において出力端子３に接続された誘導性負荷１２と同様の回生電流が流れている。
【００５９】
（２ｃ）次に、ハイサイド制御信号ＶＨがハイレベルからローレベルに変化し（図８（ａ））、ローサイド制御信号ＶＬがハイレベルからローレベルに変化したときの動作について説明する（図８（ｂ））。ローサイドスイッチ７はオフし、ローサイドスイッチ７を流れていた回生電流は、整流要素８を流れる。
第１の短絡検出回路１４は、第１のパルス信号ＶＰが、ハイサイド制御信号ＶＨに対して第１の期間Ｔ１だけ遅延しているため、短絡検出信号ＶＤとして、まだローレベルを出力している（図８（ｄ））。
【００６０】
ＯＲ１７は、ローレベルを出力し、ＰＭＯＳ２９はオフ、ＰＭＯＳ３０はオン、ＮＭＯＳ３１はオフになる。ＰＭＯＳ３０はソースフォロワ出力のため、ハイサイドスイッチ６の制御端子６ｇの信号ＶＧの電位は、低電位端子４の電位よりもＰＭＯＳ３０のしきい値電圧Ｖｔｈだけ高い第１の電圧Ｖ１になる（図８（ｅ））。なお、図８（ｅ）においては、高電位端子２の電源電位ＶＩＮを基準にして、制御端子６ｇの信号ＶＧの電位を表している。また、第１の電圧Ｖ１は、電源電位ＶＩＮと制御端子６ｇの信号ＶＧの電位との電位差であり、正の値となる方向にとっている。
【００６１】
ここで、第１の電圧Ｖ１は、高電位端子２の電源電位ＶＩＮよりも低く設定されている。ハイサイドスイッチ６のオン抵抗Ｒｏｎは、電源電位ＶＩＮを供給した場合よりも大きい値になっている。そのため、ハイサイドスイッチ６には、オン抵抗Ｒｏｎに制限された整流要素８の逆方向電流が、ハイサイドスイッチ６の電流ＩＨとして流れる（図８（ｇ）の一点鎖線Ｒで囲んだ部分）。
【００６２】
また、ハイサイドスイッチ６に逆方向回復電流が流れている期間は、出力電位ＶＬＸは、ローレベルである（図８（ｆ））。したがって、この整流要素８の逆方向回復時間Ｔｒｒの間は、出力端子３の短絡を検出することはできない。
（３ｃ）出力端子３が短絡していない場合、逆方向回復時間Ｔｒｒの経過後、出力電位ＶＬＸは、ハイレベルになる（図８（ｆ））。ハイサイドスイッチ６の電流ＩＨは、直線的に上昇し、誘導性負荷１２を流れる（図８（ｈ））。
【００６３】
そして、逆方向回復時間Ｔｒｒよりも長い第１の期間Ｔ１以後に、第１のパルス生成回路１３は、第１のパルス信号ＶＰとして、ハイサイド制御信号ＶＨが変化するまでの期間Ｔ３において、ハイレベルを出力する（図８（ｃ））。第１の短絡検出回路１４は、動作が許可され、短絡検出信号ＶＤとして、出力電位ＶＬＸに応じてローレベルまたはハイレベルを出力する。短絡検出信号ＶＤには、出力端子３の低電位端子４との短絡を検出した結果が出力される。
【００６４】
出力電位ＶＬＸは、ハイレベルのため（図８（ｆ）の一点鎖線Ｐで囲んだ部分）、短絡は検出されず、第１の短絡検出回路１４は、短絡検出信号ＶＤとして、ローレベルを出力する（図８（ｄ））。したがって、ラッチ回路１５は、短絡状態信号ＶＳとして、ローレベルを出力する（図８（ｇ））。
ＡＮＤ３２は、ハイレベルを出力して、ＮＭＯＳ３１がオンし、ハイサイドスイッチ６の制御端子６ｇの信号ＶＧは、第１の電圧よりも高い第２の電圧Ｖ２になる（図８（ｅ））。ハイサイドスイッチ６は、オン抵抗の低い状態になる。
【００６５】
ハイサイド制御信号ＶＨがローレベル、ローサイド制御信号ＶＬがハイレベルに変化すると、ハイサイドスイッチ６はオフ、ローサイドスイッチ７はオンに切り替えられ、上記（１ｃ）の状態に戻る。次サイクル以降、出力端子３が短絡していない場合、上記（１ｃ）〜（３ｃ）の動作が繰り返されることになる。
【００６６】
（４ｃ）また、出力端子３が短絡している場合、ハイサイド制御信号ＶＨがハイレベルからローレベルに変化してから第１の期間Ｔ１以後でハイサイド制御信号ＶＨが変化するまでの期間Ｔ３において、出力端子３の出力電位ＶＬＸがローレベルのままになる（図８（ｆ）の一点鎖線Ｑで囲んだ部分）。第１の短絡検出回路１４は、短絡検出信号ＶＤとして、ハイレベルを出力し（図８（ｄ））、ラッチ回路１５は、短絡状態信号ＶＳとして、ハイレベルを出力する（図８（ｇ））。
【００６７】
ＯＲ１７は、ハイレベルを出力して、ＰＭＯＳ２９をオンさせる。制御端子６ｇの信号ＶＧの電位は、ハイレベルになり（図８（ｅ））、ハイサイドスイッチ６はオフする。ハイサイドスイッチ６の電流ＩＨは、０になる（図８（ｈ））。次サイクル以降、電源の再投入などによりラッチ回路１５がリセットされるまで、ハイサイドスイッチ６はオフのままになり、スイッチング回路１ｃは、動作を停止する。ハイサイドスイッチ６に過電流が連続的に流れるのを抑制し、ハイサイドスイッチ６の破壊を抑制できる。
【００６８】
なお、第１の期間Ｔ１の間に、出力端子３と低電位端子４とが短絡した場合でも、ハイサイドスイッチ６を流れる電流ＩＨは、比較的高いオン抵抗Ｒｏｎにより制限された値になる（図８（ｈ））。
そのため、ハイサイドスイッチ６を過電流による破壊から、さらに有効に保護することができる。
【００６９】
なお、第１の期間Ｔ１の間、ハイサイドスイッチ６は、比較的大きいオン抵抗に保たれることになる。しかし、第１の期間Ｔ１が、ハイサイド制御信号ＶＨがローレベルである期間、すなわちハイサイドスイッチ６がオンしている期間と比較して十分短ければ、動作効率の低下はわずかである。
【００７０】
なお、図７に表したスイッチング回路１ｃにおいては、ハイサイドスイッチ６の制御端子６ｇの信号ＶＧを生成する回路は、ＰＭＯＳ２９、３０、ＮＭＯＳ３１でそれぞれ構成されている。しかし、ＰＭＯＳとＮＭＯＳを入れ換えてもよい。
【００７１】
図７、８を参照して説明したように、第２の実施形態に係るスイッチング回路は、ハイサイド制御信号に応じて、ハイサイドスイッチの制御端子に第１の電圧を供給してオン抵抗の比較的大きい状態でオンさせる。そして、第１の期間以後でハイサイド制御信号が変化するまでの期間において、出力端子の短絡を検出するため、誤検出が少ない。さらに、出力端子の短絡が検出されたとき、ハイサイドスイッチをオフする。また、出力端子の短絡が検出されないとき、ハイサイドスイッチの制御端子に第１の電圧よりも高い第２の電圧を供給してハイサイドスイッチをオン抵抗の低い状態にする。
そのため、ハイサイドスイッチを短絡による破壊からさらに有効に保護することができる。
【００７２】
（第３の実施形態）
図９は、第３の実施形態に係るスイッチング回路の構成を例示する回路図である。
図９に表したように、スイッチング回路１ｄにおいては、図１に表したスイッチング回路１の駆動回路９が駆動回路（破線で囲んだ部分）９ｃに置き換えられている。なお、図９においては、図１と同一の要素には、同一の符号を付している。ハイサイドスイッチ６、整流要素８を有するローサイドスイッチ７については、図１のスイッチング回路１と同様である。また、誘導性負荷１２については、省略している。
【００７３】
駆動回路９ｃにおいては、図１に表した駆動回路９に、第２のパルス生成回路３３、第２の短絡検出回路３４、ラッチ回路３５、セット回路３６、ＡＮＤ３７が追加され、ローサイドスイッチ７のゲート信号ＶＧＬを生成する。ハイサイドスイッチ６の制御端子６ｇの信号ＶＧを生成する第１のパルス生成回路１３、第１の短絡検出回路１４、ラッチ回路１５、リセット回路１６、ＯＲ１７については、駆動回路９と同様である。
【００７４】
駆動回路９ｃにおいては、第２のパルス生成回路３３に、ハイサイド制御信号ＶＨが入力される。第２のパルス生成回路３３は、ハイサイド制御信号ＶＨのローレベルからハイレベルへの立ち上がりを第２の期間Ｔ２だけ遅延させた第２のパルス信号ＶＰＬを生成する。ここで、第２の期間Ｔ２は、ハイサイドスイッチ６がオンからオフに切り替わるときの遅延時間よりも長い期間である。第２のパルス信号ＶＰＬは、ハイサイド制御信号ＶＨのハイレベルからローレベルへの立ち下がりに同期して期間Ｔ４経過時、ローレベルからハイレベルに変化する。第２のパルス信号ＶＰＬは、第２の短絡検出回路３４の動作を許可し、または禁止する。
【００７５】
第２の短絡検出回路３４は、第２のパルス信号ＶＰＬがハイレベルの期間Ｔ４の間、出力端子３の高電位端子２との短絡を検出し、短絡検出信号ＶＤＬを生成する。短絡検出信号ＶＤＬは、短絡が検出されたときローレベル、短絡が検出されないときハイレベルになる。また、第２のパルス信号ＶＰＬがローレベルの期間は、第２の短絡検出回路３４の動作は禁止され、短絡検出信号ＶＤＬは、短絡が検出されないことを表すローレベルになる。
【００７６】
ラッチ回路３５は、リセット端子Ｒに入力されるリセット信号がハイレベルのときリセットされ、出力端子Ｑにローレベルを出力する回路である。短絡検出信号ＶＤＬは、ラッチ回路３５のリセット端子Ｒに入力される。ラッチ回路１５のセット端子Ｓには、セット回路３６からパワーオンセット信号が入力される。ラッチ回路３５は、セット端子Ｓに入力されるセット信号がハイレベルのときセットされ、出力端子Ｑにハイレベルを出力する。また、ラッチ回路３５は、スイッチング回路１ｄのパワーオン時にセットされる。
【００７７】
ラッチ回路３５は、第２の短絡検出回路３４が出力端子３の高電位端子２との短絡を検出したときリセットされ、出力端子Ｑに短絡状態信号ＶＳＬを生成する。ハイレベルの短絡検出信号ＶＤＬによりラッチ回路３５がリセットされると、短絡状態信号ＶＳＬは、ローレベルになり、電源が再投入されるまで、そのままの状態を保持する。
【００７８】
ＡＮＤ３７は、短絡状態信号ＶＳＬとローサイド制御信号ＶＬとの論理積をとり、ローサイドスイッチ７のゲート信号ＶＧＬを生成する。短絡状態信号ＶＳＬは、ローサイド制御信号ＶＬをマスクして、ローサイドスイッチ７がオンされる期間を制限する。
【００７９】
第２のパルス生成回路３３、ラッチ回路３５は、それぞれ図２に表した第１のパルス生成回路１３ａ、ラッチ回路１５と同様に構成することができる。第２の短絡検出回路３４は、例えば、図１０のように構成することができる。
【００８０】
第２の短絡検出回路３４ａにおいては、第２のトランジスタ３９、第２の抵抗４０、抵抗４１が、出力端子３と低電位端子４との間に、直列に接続されている。第２のトランジスタ３９は、ＰＭＯＳで構成され、ゲートには、第２のパルス信号ＶＰＬをＩＮＶ３８で反転した信号が入力される。第２のトランジスタ３９は、第２のパルス信号ＶＰＬに応じてオンまたはオフする。第２のトランジスタ３９がオンのとき、第２のトランジスタ３９は、ソースフォロワとして動作する。第２のトランジスタ３９のソース電位は、ＩＮＶ３８のローレベルの電位よりもしきい値電圧Ｖｔｈだけ高い値になる。
【００８１】
第２の抵抗４０、抵抗４１は、出力電位ＶＬＸと第２のトランジスタ３９のソース電位との電位差を分割する。第２のバッファ４２は、第２の抵抗４０、抵抗４１で分割された電位差を短絡検出信号ＶＤＬとして出力する。
なお、ＩＮＶ３８のローレベルの電位によっては、図４に表した第１の短絡検出回路１４ｂと同様に、抵抗４１をダイオードに置き換えてもよい。
【００８２】
次にスイッチング回路１ｄの動作について説明する。
図１１は、第３の実施形態のスイッチング回路の主要な信号のタイミングチャートであり、（ａ）はハイサイド制御信号ＶＨ、（ｂ）はローサイド制御信号ＶＬ、（ｃ）は第２のパルス信号ＶＰＬ、（ｄ）は短絡検出信号ＶＤＬ、（ｅ）はゲート信号ＶＧＬ、（ｆ）は出力電位ＶＬＸ、（ｇ）は短絡状態信号ＶＳＬ、（ｈ）はハイサイド電流ＩＨ、（ｉ）はローサイド電流ＩＬを表す。
【００８３】
なお、図１１（ａ）においては、ハイサイド制御信号ＶＨとして、ハイレベルとローレベルとを周期的に繰り返す矩形波を入力した場合を例示している。また、ローサイド制御信号ＶＬは、ハイサイド制御信号ＶＨと同相の信号である（図１１（ｂ））。また、図１１（ｅ）においては、ローサイドスイッチ７がオンまたはオフに制御されていることを、それぞれＯＮ、ＯＦＦで表し、図１１（ｈ）においては、ハイサイドスイッチ６がオンまたはオフに制御されていることを、それぞれＯＮ、ＯＦＦで表している。また、ハイサイドスイッチ６を制御する信号は、図３と同様のため省略している。
【００８４】
また、ハイサイドスイッチ６とローサイドスイッチ７とが同時にオンになることを避けるためのデッドタイムＴｄが設けられている。また、短絡状態信号ＶＳＬは、ハイレベルであり、短絡が検出されない状態とする（図１１（ｇ））。
【００８５】
（１ｄ）まず、入力されるハイサイド制御信号ＶＨがローレベル、ローサイド制御信号ＶＬがローレベルのときのときの動作について説明する（図１１（ａ）、（ｂ））。ＯＲ１７は、ハイサイドスイッチ６の制御端子６ｇの信号ＶＧとしてハイレベルを出力する。ハイサイドスイッチ６はオンする。また、ＡＮＤ３７は、ローサイドスイッチ７のゲート信号ＶＧＬとして、ローレベルを出力する（図１１（ｅ））。ローサイドスイッチ７は、オフする。このとき、オン状態のハイサイドスイッチ６は、出力端子３を高電位端子２と電気的に接続する。出力電位ＶＬＸは、ハイレベルになる(図１１（ｆ））。
【００８６】
また、第２のパルス生成回路３３は、第２のパルス信号ＶＰＬとしてローレベルを出力し、第２のトランジスタ３９はオフする。第２の短絡検出回路３４は、動作が禁止された状態となる。第２のトランジスタ３９は、ドレインとソースとの間に図示しない寄生ダイオードを有している。そのため、第２のトランジスタ３９がオフのとき、抵抗４１は、寄生ダイオードを介して低電位端子４に接続される。第２の抵抗４０、抵抗４１は、出力電位ＶＬＸを分割し、第２のバッファ４２を介して、短絡検出信号ＶＤＬとして出力する。
【００８７】
第２の抵抗４０、４１の抵抗値の比を適切に設定することにより、短絡検出信号ＶＤＬは、出力電位ＶＬＸによらず、短絡が検出されないことを表すローレベルとなる（図１１（ｄ））。また、ハイサイドスイッチ６がオンのため、ハイサイドスイッチ６の電流ＩＨは、直線的に増加する（図１１（ｈ））。またローサイドスイッチ７がオフのため、ローサイドスイッチ７の電流ＩＬは、０である（図１１（ｉ））。
【００８８】
（２ｄ）次に、ハイサイド制御信号ＶＨがローレベルからハイレベルに変化したときの動作について説明する（図１１（ａ））。ＯＲ１７は、信号ＶＧとしてローレベルを出力し、ハイサイドスイッチ６はオフになる。ハイサイドスイッチ６の応答に遅延があるため、出力電位ＶＬＸは、遅延時間をもって低下し、ハイサイドスイッチ６の電流ＩＨは、遅延時間をもって減少していく（図１１（ｆ）、（ｈ））。そのため、ハイサイドスイッチ６の電流ＩＨが０になるまで、出力端子３の高電位端子２との短絡を検出できない。
【００８９】
ＯＲ１７が、ハイサイドスイッチ６の制御端子６ｇの信号ＶＧをハイレベルにしてから第２の期間Ｔ２以後に、第２のパルス信号ＶＰＬが、ハイレベルになる。第２のパルス信号ＶＰＬは、ローサイド制御信号ＶＬが変化するまでの期間Ｔ４においてハイレベルである（図１１（ｃ））。第２のトランジスタ３９のゲートにローレベルが入力され、第２のトランジスタ３９がオンする。第２の短絡検出回路３４ａは、動作を許可された状態になる。第２の短絡検出回路３４ａは、出力電位ＶＬＸがハイレベルのときハイレベル、出力電位ＶＬＸがローレベルのときローレベルになる短絡検出信号ＶＤＬを出力するように設定されている。すなわち、ＩＮＶ３８のローレベルの電位、第２の抵抗４０、抵抗４１の抵抗値の比が適切に設定されている。
（３ｄ）出力端子３が、高電位端子２と短絡していない場合、出力電位ＶＬＸは、ローレベル（図１１（ｆ）の一点鎖線Ｐで囲んだ部分）、ハイサイドスイッチ６の電流ＩＨは、０になる（図１１（ｈ））。
【００９０】
したがって、第２の短絡検出回路３４は、短絡検出信号ＶＤＬとして、ローレベルを出力し、ラッチ回路３５は、短絡状態信号ＶＳＬとして、ハイレベルを出力する（図１１（ｄ）、（ｇ））。デッドタイムＴｄ経過後に、ローサイド制御信号ＶＬがハイレベルになると、ＡＮＤ３７は、ローサイドスイッチ７のゲート信号ＶＧＬとして、ハイレベルを出力する（図１１（ｂ）、（ｅ））。ローサイドスイッチ７は、オンし、ローサイドスイッチ７の電流ＩＬが流れる（図１１（ｉ））。
【００９１】
（４ｄ）次に、ローサイド制御信号ＶＬが、ローレベルになると、上記（１ｄ）の状態に戻る。ＡＮＤ３７は、ローサイドスイッチ７のゲート信号ＶＧＬとして、ローレベルを出力する（図１１（ｂ）、（ｅ））。ローサイドスイッチ７は、オフになる。そして、デッドタイムＴｄ経過後、ハイサイド制御信号ＶＨが、ローレベルになり（図１１（ａ））、次サイクル以降、出力端子３が、高電位端子２と短絡していない場合、上記（１ｄ）〜（３ｄ）の動作が繰り返されることになる。
【００９２】
（５ｄ）また、出力端子３が、高電位端子２と短絡している場合、出力電位ＶＬＸは、ハイレベルであり（図１１（ｆ）の一点鎖線Ｑで囲んだ部分）、第２の期間Ｔ２以後でローサイド制御信号ＶＬが変化するまでの期間Ｔ４において、第２の短絡検出回路３４は、短絡検出信号ＶＤＬとして、ハイレベルを出力する（図１１（ｄ））。ラッチ回路３５は、短絡状態信号ＶＳＬとして、短絡が検出されたことを表すローレベルを出力する（図１１（ｇ））。
ＡＮＤ３７は、ローサイドスイッチ７のゲート信号ＶＧＬとして、ローレベルを出力し（図１１（ｅ））、ローサイドスイッチ７は、オフする。次サイクル以降、電源の再投入などによりラッチ回路３５がセットされるまで、ローサイドスイッチ７はオフのままになり、スイッチング回路１ｄは、動作を停止する。ローサイドスイッチ７の電流ＩＬは、０になり（図１１（ｉ））、過電流による破壊から保護される。
【００９３】
第３の実施形態に係るスイッチング回路は、入力されるハイサイド制御信号に応じて、ハイサイドスイッチをオンさせ、整流要素の逆方向回復時間よりも長い第１の期間以後でローサイド制御信号ＶＬが変化するまでの期間において、出力端子の低電位端子との短絡を検出したときは、ハイサイドスイッチをオフする駆動回路を備えている。そのため、ハイサイドスイッチを短絡電流による破壊から保護することができる。
【００９４】
さらに、図９〜図１１を参照して説明したように、第３の実施形態に係るスイッチング回路は、ハイサイドスイッチをオフさせてから、ハイサイドスイッチの遅延時間よりも長い第２の期間以後において、出力端子の高電位端子との短絡を検出したときは、ローサイドスイッチをオフする駆動回路を備えている。そのため、ローサイドスイッチを短絡電流による破壊から保護することができる。
【００９５】
（第４の実施形態）
図１２は、第４の実施形態に係るＤＣ−ＤＣコンバータの構成を例示する回路図である。
図１２に表したように、ＤＣ−ＤＣコンバータ５０においては、スイッチング回路１ｄに、スイッチング回路１ｄを制御する制御回路５１が追加されている。スイッチング回路１ｄについては、図９に表したスイッチング回路１ｄと同様である。
【００９６】
また、ＤＣ−ＤＣコンバータ５２においては、スイッチング回路１ｄの出力端子３に、インダクタ５３の一端が接続されている。インダクタ５３の他端と低電位端子４との間に、帰還抵抗５４と５５とが直列に接続されている。さらに、平滑コンデンサ５６が、インダクタ５３の他端と低電位端子４との間に接続されている。
高電位端子２には、電源電位ＶＩＮが供給され、低電位端子４は、接地される。
【００９７】
帰還抵抗５４、５５は、インダクタ５３の他端の出力電圧ＶＯＵＴを分圧した電圧ＶＦＢを制御回路５１に帰還する。
制御回路５１は、入力される電圧ＶＦＢに応じてＰＷＭ信号を生成して、スイッチング回路１ｄにハイサイド制御信号ＶＨ、ローサイド制御信号ＶＬとして出力する。制御回路５１は、インダクタ５３の他端の出力電圧ＶＯＵＴに応じて、スイッチング回路１ｄを制御する。
【００９８】
次にＤＣ−ＤＣコンバータ５０の動作について説明する。
図１３は、第４の実施形態のＤＣ−ＤＣコンバータの主要な信号のタイミングチャートであり、（ａ）はハイサイド制御信号ＶＨ、（ｂ）はローサイド制御信号ＶＬ、（ｃ）は制御端子の信号ＶＧ、（ｄ）は出力電位ＶＬＸ、（ｅ）はハイサイド電流ＩＨ、（ｆ）はローサイド電流ＩＬ、（ｇ）はインダクタ電流ＩＬＬを表す。
【００９９】
なお、図１３（ｂ）においては、ローサイドスイッチ７がオンまたはオフに制御されていることを、それぞれＯＮ、ＯＦＦで表している。また、図１３（ｃ）においては、ハイサイドスイッチ６がオンまたはオフに制御されていることを、それぞれＯＮ、ＯＦＦで表している。また、ハイサイドスイッチ６とローサイドスイッチ７とが同時にオンになることを避けるために、デッドタイムＴｄが設けられている。
【０１００】
（１ｅ）まず、制御回路５１がハイサイド制御信号ＶＨとしてハイレベル、ローサイド制御信号ＶＬとしてハイレベルを出力しているときの動作について説明する（図１３（ａ）、（ｂ））。駆動回路９ｃは、ハイサイドスイッチ６の制御端子６ｇの信号ＶＧとして、ハイレベルを出力する（図１３（ｃ））。ハイサイドスイッチ６はオフする。また、駆動回路９ｃは、ローサイドスイッチ７のゲート信号ＶＧＬとして、ハイレベルを出力し、ローサイドスイッチ７をオンする。このとき、スイッチング回路１ｄの出力電位（出力端子３の電位）ＶＬＸは、ローレベルである（図１３（ｄ））。ローサイドスイッチ７には、インダクタ５３の電流ＩＬＬと等しい電流ＩＬが流れている（図１３（ｆ）、（ｇ））。
【０１０１】
（２ｅ）次に、制御回路５１がハイサイド制御信号ＶＨをハイレベルからローレベル、ローサイド制御信号ＶＬをハイレベルからローレベルに切り替えると（図１３（ａ）、（ｂ））、駆動回路９ｃは、ローサイドスイッチ７のゲート信号ＶＧＬとしてローレベルを出力し、ローサイドスイッチ７をオフする。ローサイドスイッチ７を流れていた電流ＩＬは、整流要素８を流れる。
【０１０２】
また、駆動回路９ｃは、ハイサイドスイッチ６の制御端子６ｇの信号ＶＧとして、ローレベルを出力する（図１３（ｃ））。整流要素８の逆方向電流は、ハイサイドスイッチ６の電流ＩＨとして流れる（図１３（ｅ）の一点鎖線Ｒで囲んだ部分）。インダクタ５３の電流ＩＬＬは増加していく（図１３（ｇ））。
【０１０３】
（３ｅ）制御回路５１から出力されるハイサイド制御信号ＶＨがローレベルに変化してから第１の期間Ｔ１以後でハイサイド制御信号ＶＨが変化するまでの期間Ｔ３において、出力電位ＶＬＸは、ハイレベルの場合（図１３（ｄ）の一点鎖線Ｐで囲んだ部分）、第１の短絡検出回路１４は、短絡を検出しない。駆動回路９ｃは、ハイサイドスイッチ６の制御端子６ｇの信号ＶＧとして、ローレベルを出力する（図１３（ｃ））。スイッチング回路１ｄの出力電位ＶＬＸは、整流要素８の逆方向回復時間の経過後に電源電位ＶＩＮまで上昇する（図１３（ｄ））。ハイサイドスイッチ６の電流ＩＨ及びインダクタ５３の電流ＩＬＬは、ほぼ直線的に上昇していく（図１３（ｅ）、（ｇ））。
【０１０４】
（４ｅ）次に、制御回路５１がハイサイド制御信号ＶＨをハイレベル、ローサイド制御信号ＶＬをハイレベルに変化させと、上記（１ｅ）の状態に戻る。駆動回路９ｃは、信号ＶＧとしてハイレベルを出力する（図１３（ｃ））、ハイサイドスイッチ６はオフする。また、駆動回路９ｃは、ローサイドスイッチ７のゲート信号ＶＧＬとしてハイレベルを出力し、ローサイドスイッチ７をオンに切り替える。ローサイドスイッチ７には、インダクタ５３の電流ＩＬＬが流れる（図１３（ｆ）、（ｇ））。次サイクル以降、短絡が検出されない場合、上記（１ｅ）〜（３ｅ）の動作が繰り返されることになる。
【０１０５】
（５ｅ）また、第１の期間Ｔ１以後でハイサイド制御信号ＶＨが変化するまでの期間Ｔ３において、出力電位ＶＬＸがローレベルの場合（図１３（ｄ）の一点破線Ｑで囲んだ部分）、第１の短絡検出回路１４は、短絡を検出する。駆動回路９ｃは、制御端子６ｇの信号ＶＧとして、ハイレベルを出力する（図１３（ｃ））。ハイサイドスイッチ６は、オフに切り替えられ、ハイサイドスイッチ６の電流ＩＨは０になる（図１３（ｅ））。次サイクル以降、電源が再投入されるまでハイサイドスイッチ６はオフのままになり、ＤＣ−ＤＣコンバータ５０は、動作を停止する。
【０１０６】
このように、ＤＣ−ＤＣコンバータ５２においては、制御回路５１が、ハイサイド制御信号ＶＨとしてハイレベル、ローサイド制御信号ＶＬとしてハイレベルを出力しているとき、駆動回路９ｃは、ハイサイドスイッチ６をオフ、ローサイドスイッチ７をオンに切り替える。このとき、ローサイドスイッチ７にインダクタ５３の電流ＩＬＬに等しい電流ＩＬが流れる。
【０１０７】
また、制御回路５１が、ハイサイド制御信号ＶＨをローレベル、ローサイド制御信号ＶＬをローレベルに変化させたとき、駆動回路９ｃは、ローサイドスイッチ７のゲート信号ＶＧＬとしてハイレベルを出力し、ローサイドスイッチ７をオフに切り替える。同時に、駆動回路９ｃは、信号ＶＧとして、ローレベルを出力し、ハイサイドスイッチ６をオンに切り替える。このとき、ハイサイドスイッチ６の電流ＩＨには、整流要素８の逆方向回復電流が流れることになる。
【０１０８】
また、制御回路５１によりハイサイド制御信号ＶＨがハイレベルからローレベルに変化してから第１の期間Ｔ１以後でハイサイド制御信号ＶＨが変化するまでの期間Ｔ３において、出力電位ＶＬＸがローレベルのままの場合、出力端子３の低電位端子４との短絡が検出される。駆動回路９ｃは、ハイサイドスイッチ６の制御端子６ｇの信号ＶＧとして、ハイレベルを出力し、ハイサイドスイッチ６をオフする。したがって、ハイサイドスイッチ６に過電流が連続的に流れるのを抑制し、ハイサイドスイッチ６の破壊を抑制できる。
【０１０９】
図１４は、第４の実施形態のＤＣ−ＤＣコンバータの主要な信号のタイミングチャートであり、（ａ）はハイサイド制御信号ＶＨ、（ｂ）はローサイド制御信号ＶＬ、（ｃ）はゲート信号ＶＧＬ、（ｄ）は出力電位ＶＬＸ、（ｅ）はハイサイド電流ＩＨ、（ｆ）はローサイド電流ＩＬ、（ｇ）はインダクタ電流ＩＬＬを表す。
【０１１０】
図１４においては、スイッチング回路１ｄを用いたＤＣ−ＤＣコンバータの主要な信号を表している。
なお、図１４（ａ）においては、ハイサイドスイッチ６がオンまたはオフに制御されていることを、それぞれＯＮ、ＯＦＦで表している。また、図１４（ｃ）においては、ローサイドスイッチ７がオンまたはオフに制御されていることを、それぞれＯＮ、ＯＦＦで表している。また、ハイサイドスイッチ６とローサイドスイッチ７とが同時にオンになることを避けるために、デッドタイムＴｄが設けられている。
【０１１１】
（１ｆ）まず、制御回路５１が、ハイサイド制御信号ＶＨとしてローレベル、ローサイド制御信号ＶＬとしてローレベルを出力しているとき（図１４（ａ）、（ｂ））、駆動回路９ｃは、信号ＶＧとしてローレベルを出力し、ハイサイドスイッチ６をオンする。また駆動回路９ｃは、ローサイドスイッチ７のゲート信号ＶＧＬとして、ローレベルを出力し（図１４（ｃ））、ローサイドスイッチ７をオフする。このとき、スイッチング回路１ｄの出力電位ＶＬＸは、ハイレベルである（図１４（ｄ））。ローサイドスイッチ７には、インダクタ５３の電流ＩＬＬと等しい電流ＩＬが流れている（図１４（ｆ）、（ｇ））。
【０１１２】
（２ｆ）次に、制御回路５１が、ハイサイド制御信号ＶＨをローレベルからハイレベルに切り替えると、駆動回路９ｃは、信号ＶＧとして、ハイレベルを出力し、ハイサイドスイッチ６をオフする（図１４（ａ））。出力電位ＶＬＸ、ハイサイドスイッチ６の電流ＩＨは、ハイサイドスイッチ６の遅延時間に応じて低下していく（図１４（ｄ）、（ｅ））。
【０１１３】
（３ｆ）第２の期間Ｔ２以後でローサイド制御信号ＶＬが変化するまでの期間Ｔ４において、出力電位ＶＬＸは、ローレベルになっている場合（図１４の一点鎖線Ｐで囲んだ部分）、出力端子３の高電位端子２との短絡は検出されない。駆動回路９ｃは、ローサイドスイッチ７のゲート信号ＶＧＬとして、ハイレベルを出力する（図１４（ｃ））。ローサイドスイッチ７は、オンのままである。
ローサイドスイッチ７の電流ＩＬ及びインダクタ５３の電流ＩＬＬは、ほぼ直線的に減少していく（図１４（ｆ）、（ｇ））。
【０１１４】
（４ｆ）次に、制御回路５１が、ハイサイド制御信号ＶＨをローレベル、ローサイド制御信号ＶＬをローレベルに変化させと、上記（１ｆ）の状態に戻る。駆動回路９ｃは、信号ＶＧとしてローレベルを出力し、ハイサイドスイッチ６をオンする。また、駆動回路９ｃは、ローサイドスイッチ７のゲート信号ＶＧＬとしてローレベルを出力する。ローサイドスイッチ７はオフに切り替えられる。ハイサイドスイッチ６には、ローサイドスイッチ７の整流要素８の逆方向回復電流により電流ＩＨが流れる（図１４（ｅ））。次サイクル以降、出力端子３の短絡が検出されない場合、上記（１ｆ）〜（３ｆ）の動作が繰り返されることになる。
【０１１５】
（５ｆ）また、第２の期間Ｔ２以後でローサイド制御信号ＶＬが変化するまでの期間Ｔ４において、出力電位ＶＬＸがハイレベルの場合（図１４（ｄ）の一点破線Ｑで囲んだ部分）、短絡が検出される。駆動回路９ｃは、ゲート信号ＶＧＬを、ローレベルのままにする（図１４（ｃ））。ローサイドスイッチ７は、オフのままである。次サイクル以降、電源が再投入されるまで、ローサイドスイッチ７は、オフのままであり、ＤＣ−ＤＣコンバータ５０は、動作を停止する。
【０１１６】
このように、ＤＣ−ＤＣコンバータ５２においては、制御回路５１が、ハイサイド制御信号ＶＨとしてローレベル、ローサイド制御信号ＶＬとしてローレベルを出力しているとき、駆動回路９ｃがハイサイドスイッチ６をオン、ローサイドスイッチ７をオフさせる。
【０１１７】
また、制御回路５１が、ハイサイド制御信号ＶＨをハイレベルに変化させたとき、駆動回路９ｃは、ハイサイドスイッチ６をオフさせる。このとき、出力電位ＶＬＸ、ハイサイドスイッチ６の電流ＩＨは、ハイサイドスイッチ６の遅延時間に応じて低下していく。そして第２の期間Ｔ２以後でローサイド制御信号ＶＬが変化するまでの期間Ｔ４において、出力電位ＶＬＸがハイレベルの場合、出力端子３の高電位端子２との短絡が検出される。駆動回路９ｃは、ローサイドスイッチ７のゲート信号ＶＧＬを、ローレベルのままにする。ローサイドスイッチ７はオフのままになる。ＤＣ−ＤＣコンバータ５０は、動作を停止する。ローサイドスイッチ７の過電流を防ぎ、破壊が防止される。
【０１１８】
なお、スイッチング回路１ｄを用いたＤＣ−ＤＣコンバータについて説明した。しかし、スイッチング回路としては、他のスイッチング回路１、１ａ、１ｂ、１ｃを用いることもできる。
【０１１９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２０】
１、１ａ、１ｂ、１ｃ、１ｄ…スイッチング回路、  ２…高電位端子、  ３…出力端子、  ４…低電位端子、  ５…接地端子、  ６…ハイサイドスイッチ、  ６ｇ…ゲート（制御端子）、  ７…ローサイドスイッチ、  ８、８ａ…整流要素、  ９、９ａ、９ｂ、９ｃ…駆動回路、  １０、１１…入力端子、  １２…誘導性負荷、  １３、１３ａ…第１のパルス生成回路、  １４、１４ａ、１４ｂ…第１の短絡検出回路、  １５、１５ａ、３５…ラッチ回路、  １６…リセット回路、  １８…定電流源回路、  ２０、２７…コンデンサ、  ２１…第１のトランジスタ、  ２２…第１の抵抗、  ２３、４１…抵抗、  ２４、２６…第１のバッファ、  ２５…ダイオード、  ３３…第２のパルス生成回路、  ３４、３４ａ…第２の短絡検出回路、  ３６…セット回路、  ３８…否定回路（ＩＮＶ）、  ３９…第２のトランジスタ、  ４０…第２の抵抗、  ４２…第２のバッファ、  ５０、５２…ＤＣ−ＤＣコンバータ、  ５１…制御回路、  ５３…インダクタ、  ５４…帰還抵抗、  ５６…平滑コンデンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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