(57)【要約】      （修正有）【課題】処理装置の入出力パッドの端子数を低減することができる半導体装置を提供する。【解決手段】処理装置２１のバス制御回路３４に含まれる入出力回路は、外部Ｉ／Ｆ２２と接続されるパッドに接続される。入力部は、パッドから入力される信号に応じた入力信号を出力する。この入力信号は、処理回路３１に供給される。パッドは、入力部の入力端子に接続され、出力端子は電源電圧ＶＤＤを伝達する電源配線に接続されている。入力部は、外部Ｉ／Ｆ２２のバス制御回路４４から入力されるＨレベルの信号の電圧を出力端子から出力する。従って、電源配線には、外部Ｉ／Ｆ２２から入力されるＨレベルの信号による電圧が供給される。【選択図】図２
2013005224.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧に応じた検出信号を生成する検出回路と、
バスの配線が接続される複数の外部端子のそれぞれに接続され、前記外部端子から入力される信号のうち、前記電源電圧に対応する信号を、前記電源電圧を伝達する電源配線に供給する複数の入力部と、
第１のレベルの前記検出信号に応答して、前記バスに接続される複数の外部端子から入力される複数の信号を内部回路に出力し、前記第１のレベルと異なる第２のレベルの前記検出信号に応答して、前記バスに接続される複数の外部端子のうち、前記所定位置の外部端子を除く外部端子から入力される信号を前記内部回路に対応する複数の信号に変換する制御回路と、
を有することを特徴とする半導体装置。
【請求項２】
外部端子に接続されたバスを介して接続される外部装置から出力される検出信号に基づいて、第１のレベルの前記検出信号に応答して、前記複数の信号を前記バスに接続される複数の外部端子に出力し、前記第１のレベルと異なる第２のレベルの前記検出信号に応答して、所定位置の外部端子に対して電源電圧に対応するレベルの信号を出力し、前記バスに接続される複数の外部端子のうち、前記所定位置の外部端子を除く外部端子に対して前記複数の信号を出力する制御回路を有することを特徴とする半導体装置。
【請求項３】
バスを介して互いに接続された第１の半導体装置及び第２の半導体装置を有し、
前記第１の半導体装置は、
電源電圧に応じた検出信号を生成する検出回路と、
バスの配線が接続される複数の外部端子のそれぞれに接続され、前記外部端子から入力される信号のうち、前記電源電圧に対応する信号を、前記電源電圧を伝達する電源配線に供給する複数の入力部と、
前記第１のレベルの前記検出信号に応答して、前記バスに接続される複数の外部端子から入力される複数の信号を内部回路に出力し、前記第１のレベルと異なる第２のレベルの前記検出信号に応答して、前記バスに接続される複数の外部端子のうち、前記所定位置の外部端子を除く外部端子から入力される信号を前記内部回路に対応する複数の信号に変換する第１の制御回路と、
を含み、
前記第２の半導体装置は、
第１のレベルの前記検出信号に応答して、前記複数の信号を前記バスに接続される複数の外部端子に出力し、前記第１のレベルと異なるレベルの前記検出信号に応答して、所定位置の外部端子に対して前記電源電圧に対応するレベルの信号を出力し、前記バスに接続される複数の外部端子のうち、前記所定位置の外部端子を除く外部端子に対して前記複数の信号を出力する第２の制御回路を含む、
ことを特徴とするシステム装置。
【請求項４】
バスを介して互いに接続された第１の半導体装置及び第２の半導体装置を有し、
前記第１の半導体装置は、
電源電圧に応じた検出信号を生成する検出回路と、
バスの配線が接続される複数の外部端子のそれぞれに接続され、前記外部端子から入力される信号のうち、前記電源電圧に対応する信号を、前記電源電圧を伝達する電源配線に供給する複数の入力部と、
前記検出信号が第１のレベルか第２のレベルかを判定し、判定結果に応じて複数の前記外部端子から入力される複数の信号を制御する第１の制御回路と、
前記第１の制御回路から出力される信号を受け取る内部回路と、
を含み、
前記第２の半導体装置は、
前記検出信号が第１のレベルか第２のレベルかを判定し、判定結果に応じて複数の前記外部端子から入力される複数の信号を制御する第２の制御回路を含み、
前記第２の制御回路は、前記バスを第１の補助バス及び第２の補助バスに分割し、前記第１の補助バスに対して前記電源電圧に対応するレベルの信号を出力し、前記第２の補助バスに対して前記バスにより転送する複数の信号を出力し、
前記第１の制御回路は、前記第１のレベルの前記検出信号に応答して、前記バスを介して伝達される複数の信号を前記内部回路に出力し、前記第２のレベルの前記検出信号に応答して、前記第２の補助バスを介して伝達される信号を前記内部回路に対応する複数の信号に変換する、
ことを特徴とするシステム装置。
【請求項５】
バスを介して互いに接続された第１の半導体装置と第２の半導体装置との間で転送される信号を制御する信号制御方法であって、
前記第１の半導体装置は、
電源電圧に応じた検出信号を生成する検出回路と、
バスの配線が接続される複数の外部端子のそれぞれに接続され、前記外部端子から入力される信号のうち、前記電源電圧に対応する信号を前記電源電圧を伝達する電源配線に供給する複数の入力部と、
を含み、
前記第１のレベルの前記検出信号に応答して、前記バスに接続される複数の外部端子から入力される複数の信号を内部回路に出力し、前記第１のレベルと異なる第２のレベルの前記検出信号に応答して、前記バスに接続される複数の外部端子のうち、前記所定位置の外部端子を除く外部端子から入力される信号を前記内部回路に対応する複数の信号に変換し、
前記第２の半導体装置は、第１のレベルの前記検出信号に応答して、前記複数の信号を前記バスに接続される複数の外部端子に出力し、前記第１のレベルと異なるレベルの前記検出信号に応答して、所定位置の外部端子に対して前記電源電圧に対応するレベルの信号を出力し、前記バスに接続される複数の外部端子のうち、前記所定位置の外部端子を除く外部端子に対して前記複数の信号を出力する、
ことを特徴とする信号制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体装置、システム装置、及び信号制御方法に関する。
【背景技術】
【０００２】
従来、半導体装置のチップ上には複数の外部端子（パッド）が形成されている。半導体装置は、外部端子を介して電源供給され、外部端子を介して信号を入出力する。チップに形成される外部端子の数は、極力少なくすることが求められている。このため、例えば、電源供給のための外部端子を、動作試験のように限定された動作モードにおける信号の入出力に用いる外部端子として一時的に使用する半導体装置が提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２００４−０８８７４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、上記の半導体装置は、電源供給の外部端子を信号の入出力として用いる場合、その外部端子に供給される電源により動作する回路の動作を停止させ、外部端子に対して電源供給を停止しなければならない。停止可能な回路が含まれない半導体装置には、上記の方法を適用することができないため、端子数を低減することができない。
【課題を解決するための手段】
【０００５】
本発明の一観点によれば、電源電圧に応じた検出信号を生成する検出回路と、バスの配線が接続される複数の外部端子のそれぞれに接続され、前記外部端子から入力される信号のうち、前記電源電圧に対応する信号を前記電源電圧を伝達する電源配線に供給する複数の入力部と、第１のレベルの前記検出信号に応答して、前記バスに接続される複数の外部端子から入力される複数の信号を内部回路に出力し、前記第１のレベルと異なる第２のレベルの前記検出信号に応答して、前記バスに接続される複数の外部端子のうち、前記所定位置の外部端子を除く外部端子から入力される信号を前記内部回路に対応する複数の信号に変換する制御回路を有する。
【発明の効果】
【０００６】
本発明の一観点によれば、端子数を低減することができるという効果を奏する。
【図面の簡単な説明】
【０００７】
【図１】システムの概略図である。
【図２】処理装置及び外部Ｉ／Ｆの一部ブロック回路図である。
【図３】入出力回路及び電源電圧検出回路の回路図である。
【図４】処理装置の概略図である。
【図５】シュミットトリガの特性図である。
【図６】（ａ）（ｂ）はバス制御の説明図である。
【図７】バス制御の説明図である。
【図８】（ａ）〜（ｃ）はバス制御の説明図である。
【図９】送信処理のフローチャートである。
【図１０】受信処理のフローチャートである。
【図１１】別の電源電圧検出回路の回路図である。
【発明を実施するための形態】
【０００８】
以下、一実施形態を添付図面に従って説明する。
図１に示すように、システム装置１１は、複数（図１において２つ）の外部装置１２，１３と接続されている。外部装置１２，１３は、例えば、記憶装置（メモリ，ハードディスク装置，等）、ネットワーク等の通信装置、等である。
【０００９】
システム装置１１は、処理装置２１と、外部装置１２，１３に対応する２つの外部インタフェース（外部Ｉ／Ｆと表記）２２，２３を有している。処理装置２１及び外部Ｉ／Ｆ２２，２３には、例えばシステム装置１１内の電源供給モジュール（図示略）から電源電圧ＶＤＤが供給される。処理装置２１及び外部Ｉ／Ｆ２２，２３は、供給される電源電圧ＶＤＤに基づいて動作する。なお、システム装置１１及び外部Ｉ／Ｆ２２，２３は、所定値の電源電圧ＶＤＤに対して、所定範囲の電源電圧ＶＤＤにより動作する。処理装置２１は第１の半導体装置の一例であり、外部Ｉ／Ｆ２２，２３は第２の半導体装置の一例である。
【００１０】
処理装置２１は、内部バスＩＢ１を介して外部Ｉ／Ｆ２２と接続されている。また、処理装置２１は、内部バスＩＢ２を介して外部Ｉ／Ｆ２３と接続されている。処理装置２１は、所定周期のクロック信号ＣＬＫを生成し、そのクロック信号ＣＬＫを外部Ｉ／Ｆ２２，２３に出力する。処理装置２１及び外部Ｉ／Ｆ２２，２３は、クロック信号ＣＬＫに基づいて動作する。処理装置２１と外部Ｉ／Ｆ２２は、内部バスＩＢ１を介して、制御信号やデータ等の入出力を行う。同様に、処理装置２１と外部Ｉ／Ｆ２３は、内部バスＩＢ１を介して、制御信号やデータ等の入出力を行う。
【００１１】
外部Ｉ／Ｆ２２は、外部バスＥＢ１を介して外部装置１２と接続される。外部Ｉ／Ｆ２２と外部装置１２は、外部バスＥＢ１を介して、制御信号やデータ等の入出力を互いに行う。同様に、外部Ｉ／Ｆ２３は、外部バスＥＢ２を介して外部装置１３と接続される。外部Ｉ／Ｆ２３と外部装置１３は外部バスＥＢ２を介して互いに接続され、入出力を行う。
【００１２】
図２に示すように、処理装置２１の処理回路３１は入出力回路３２と接続され、その入出力回路３２は内部バスＩＢ１を介して外部Ｉ／Ｆ２２の入出力回路４２と接続されている。処理回路３１は内部回路の一例である。入出力回路４２は制御回路４１と接続されている。制御回路４１及び入出力回路４２は、電源電圧ＶＤＤにより動作する。制御回路４１は、処理回路３１から供給される制御信号（例えば、リード（読み出し）やライト（書き込み）のための信号）に基づいて命令を実行し、図１に示す外部装置１２をアクセスする。そして、制御回路４１は、外部装置１２から出力される複数ビットの信号ＤＡを受け取り、信号ＤＡに応じた複数ビットの信号ＤＢ（例えば３２ビットの信号ＤＢ０〜ＤＢ３１）を入出力回路４２に出力する。信号ＤＡのビット数は外部バスＥＢ１のビット数に対応する。例えば、信号ＤＢのビット数は、信号ＤＡのビット数と等しく設定されている。入出力回路４２は、制御回路４１から出力される複数ビットの信号ＤＢを受け取り、その信号ＤＢに対応する信号ＤＣ（ＤＣ０〜ＤＣ３１）を内部バスＩＢ１に出力する。
【００１３】
処理装置２１の処理回路３１及び入出力回路３２は、電源電圧ＶＤＤにより動作する。入出力回路３２は、内部バスＩＢ１により転送される複数ビットの信号ＤＣ（ＤＣ０〜ＤＣ３１）を受け取り、その信号ＤＣに対応する信号ＤＤ（ＤＤ０〜ＤＤ３１）を、処理回路３１に出力する。処理回路３１は、信号ＤＤを受け取り、該信号ＤＤに基づいて処理を行う。このように、処理装置２１は、外部Ｉ／Ｆ２２を介して図１に示す外部装置１２をアクセスし、外部装置１２から入力するデータを処理する。
【００１４】
処理装置２１の電源電圧検出回路３３は、電源電圧ＶＤＤの電圧を検出して検出信号ＡＬＭを出力する。電源電圧検出回路３３は、例えば、電源電圧ＶＤＤに対して所定のしきい値電圧が設定され、そのしきい値電圧と電源電圧ＶＤＤとの関係に応じたレベルの検出信号ＡＬＭを出力する。例えば、電源電圧検出回路３３は、電源電圧ＶＤＤがしきい値電圧よりも高い場合に第１のレベル（例えばＨレベル）の検出信号ＡＬＭを出力し、電源電圧ＶＤＤがしきい値電圧以下の場合に第２のレベル（例えばＬレベル）の検出信号ＡＬＭを出力する。この検出信号ＡＬＭは、入出力回路３２に供給される。また、検出信号ＡＬＭは、外部Ｉ／Ｆ２２の入出力回路４２に供給される。
【００１５】
処理装置２１の入出力回路３２は、バス幅制御回路３４とラッチ回路３５を有している。ラッチ回路３５は例えばＤ型フリップフロップ回路である。ラッチ回路３５は、クロック信号ＣＬＫに応答して検出信号ＡＬＭをラッチし、ラッチしたレベルに応じたレベルの制御信号Ｓ１をバス幅制御回路３４に出力する。例えば、ラッチ回路３５は、ラッチしたレベルと等しいレベルの制御信号Ｓ１を出力する。
【００１６】
外部Ｉ／Ｆ２２の入出力回路４２は、バス幅制御回路４４とラッチ回路４５を有している。ラッチ回路４５は例えばＤ型フリップフロップ回路である。ラッチ回路４５は、クロック信号ＣＬＫに応答して検出信号ＡＬＭをラッチし、ラッチしたレベルに応じたレベルの制御信号Ｓ２をバス幅制御回路４４に出力する。例えば、ラッチ回路４５は、ラッチしたレベルと等しいレベルの制御信号Ｓ２を出力する。
【００１７】
処理装置２１のバス幅制御回路３４（第１のバス幅制御回路）と、外部装置１２のバス幅制御回路４４（第２のバス幅制御回路）は、互いに内部バスＩＢ１を介して信号を転送する。両バス幅制御回路３４，４４は、制御信号Ｓ１，Ｓ２を受け取り、その制御信号Ｓ１，Ｓ２のレベルに応じて内部バスＩＢ１のバス幅を制御する。
【００１８】
例えば、両バス幅制御回路３４，４４は、第１のレベル（Ｈレベル）の制御信号Ｓ１，Ｓ２に応答して、バス幅αの内部バスＩＢ１を用いて信号の授受を行う。即ち、第１のバス幅制御回路３４は、内部バスＩＢ１に対して、設定されたバス幅αと等しいビット数の信号ＤＣ（ＤＣ０〜ＤＣ３１）を出力し、第２のバス幅制御回路４４は、αビットの信号ＤＣ（ＤＣ０〜ＤＣ３１）を受け取る。また、第２のバス幅制御回路４４は、内部バスＩＢ１に対して、設定されたバス幅αと等しいビット数の信号ＤＣ（ＤＣ０〜ＤＣ３１）を出力し、第１のバス幅制御回路３４は、αビットの信号ＤＣ（ＤＣ０〜ＤＣ３１）を受け取る。
【００１９】
また、第１のバス幅制御回路３４は、内部バスＩＢ１を介して受け取るＨレベルの信号ＤＣ（ＤＣ０〜ＤＣ３１）を、電源電圧ＶＤＤとして利用する。
図４に示すように、処理装置２１のチップ上には、端部に沿って複数のパッドＰａが形成されている。複数のパッドＰａのうち、所定のパッドＰｂは、内部回路の素子に供給する電源電圧ＶＤＤを外部から供給するための電源パッドに設定されている。内部回路は、処理装置２１に含まれる回路、例えば、図２に示す処理回路３１，入出力回路３２、電源電圧検出回路３３、図１に示す外部Ｉ／Ｆ２３に対応する図示しない入出力回路、を含む。
【００２０】
電源パッドＰｂは、処理装置２１の内部回路（回路を形成する素子）に電源電圧ＶＤＤを供給するための電源配線ＬＶと接続されている。なお、内部回路の上方には、電源配線ＬＶから各素子へ電源電圧ＶＤＤを供給するための配線（図示略）が形成されている。なお、チップ上には、図示しない低電位電源（グランド）のための配線やパッドが形成されている。
【００２１】
チップ上に形成されたパッドＰａ，Ｐｂの数は、チップ上の内部回路が、チップ外部の回路（図１に示す外部Ｉ／Ｆ２２，２３等）と入出力する各種信号に対応する。チップのサイズ及びチップ上に形成するパッドの数は、顧客要求により設定されている。チップ上に形成されるパッドは、処理装置２１に搭載された内部回路のために必要な端子と、内部回路に電源を供給するために設定される端子（電源パッド）を含む。このように設定された電源パッドの数は、内部回路が動作する電力を供給するために必要な数よりも少ない。このため、処理装置２１は、図１に示す外部Ｉ／Ｆ２２，２３から信号を受け取る端子（パッド）を介して、外部Ｉ／Ｆ２２，２３から電力供給を受ける。
【００２２】
図３に示すように、処理装置２１のパッドＰ１は、内部バスＩＢ１のうちの１つの信号配線ＢＬを介して、外部Ｉ／Ｆ２２のパッドＰ２と接続されている。処理装置２１の第１のバス幅制御回路３４に含まれる入出力回路３６は、信号配線ＢＬを介して、外部Ｉ／Ｆ２２の第２のバス幅制御回路４４に含まれる入出力回路４６と接続されている。
【００２３】
入出力回路４６の出力部４６ａは、パッドＰ２に接続されたドレインと、電源電圧ＶＤＤが供給されるソースと、ＮＡＮＤ回路４７ａの出力端子に接続されたゲートを有するＰチャネルＭＯＳトランジスタＴ１と、パッドＰ２に接続されたドレインと、低電位電圧の配線（グランド）に接続されたソースと、ＮＯＲ回路４７ｂの出力端子に接続されたゲートを有するＮチャネルＭＯＳトランジスタＴ２を含む。ＮＡＮＤ回路４７ａには出力信号ＤＯとイネーブル信号ＯＥが供給される。このイネーブル信号ＯＥはインバータ回路４７ｃに供給され、インバータ回路４７ｃの出力信号はＮＯＲ回路４７ｂに供給される。ＮＯＲ回路４７ｂには出力信号ＤＯが供給される。入力部４６ｂの入力端子はパッドＰ２に接続され、入力部４６ｂは、入力信号ＤＩを出力する。
【００２４】
出力部４６ａは、Ｌレベルのイネーブル信号ＯＥに応答して両トランジスタＴ１，Ｔ２をオフし、パッドＰ２をフローティング状態（ハイインピーダンス状態）とする。また、出力部４６ａは、Ｈレベルのイネーブル信号ＯＥと出力信号ＤＯに応じてトランジスタＴ１とトランジスタＴ２をオンオフする。出力部４６ａは、Ｈレベルの出力信号ＤＯに応答して、トランジスタＴ１をオンし、トランジスタＴ２をオフする。オンしたトランジスタＴ１は、パッドＰ２に電源電圧ＶＤＤを供給する。また、出力部４６ａは、Ｌレベルの出力信号ＤＯに応答して、トランジスタＴ２をオフし、トランジスタＴ２をオンする。オンしたトランジスタＴ２は、パッドＰ２をグランドに接続する。
【００２５】
第１のバス幅制御回路３４に含まれる入出力回路３６の出力部３６ａは、例えばスリーステートタイプの出力バッファであり、Ｈレベルのイネーブル信号ＯＥに応答してパッドＰ１と接続される出力端子をフローティング状態（ハイインピーダンス状態）に制御し、Ｌレベルのイネーブル信号ＯＥに応答して、出力信号ＤＯと等しいレベルの信号を出力する。入出力回路３６の入力部３６ｂの入力端子はパッドＰ１に接続され、入力部３６ｂは入力信号ＤＩを出力する。
【００２６】
入出力回路３６の入力部３６ｃは、入力端子と電源端子がパッドＰ１に接続され、出力端子は電源電圧ＶＤＤのための配線ＬＶに接続されている。この入力部３６ｃは、例えばシュミットトリガ回路であり、入力信号に対する出力信号立ち上がりと立ち下がりが異なる電圧（しきい値電圧）に設定されている。この入力部３６ｃの入出力特性を、図５に実線で示す。また、この入力部３６ｃは、出力端子と高電位側の電源端子との間に接続されたスイッチ素子（例えばＰチャネルＭＯＳトランジスタ）を有し、出力端子と低電位側の電源端子との間にスイッチ素子を有していない、所謂オープンドレイン型の素子である。
【００２７】
この入力部３６ｃは、Ｈレベルの入力信号に応答してＨレベルの信号を出力する、つまりスイッチ素子をオンする。これにより、入力部３６ｃは、電源端子に供給される電圧、つまり、パッドＰ１に供給されるＨレベルの信号の電圧を、出力端子から出力する。従って、電源配線ＬＶには、外部Ｉ／Ｆ２２の出力部４６ａと処理装置２１の入力部３６ｃを介して、電源電圧ＶＤＤが供給される。
【００２８】
図３に示す入出力回路３６，４６は、内部バスＩＢ１のうちの１つの信号配線ＢＬに対応するものであり、バス幅制御回路３４，４４は、内部バスＩＢ１に含まれる他の信号配線に対応する入出力回路をそれぞれ含む。つまり、第１のバス幅制御回路３４は、内部バスＩＢ１のバス幅（ビット数）に対応する複数（α）の入出力回路３６を含む。同様に、第２のバス幅制御回路４４は、内部バスＩＢ１のバス幅（ビット数）に対応する複数（α）の入出力回路４６を含む。
【００２９】
従って、処理装置２１の第１のバス幅制御回路３４に含まれる複数（α個）の入出力回路３６は、内部バスＩＢ１を介して外部Ｉ／Ｆ２２から複数（α）ビットの信号ＤＣ（ＤＣ０〜ＤＣ３１）を受け取り、その信号ＤＣ（ＤＣ０〜ＤＣ３１）に応じた信号ＤＤ（ＤＤ０〜ＤＤ３１）を処理回路３１に出力する（図２参照）。また、複数（α個）の入出力回路３６のうち、内部バスＩＢ１を介して外部Ｉ／Ｆ２２からＨレベルの信号を受け取る入出力回路３６は、そのＨレベルの信号の電圧を、電源電圧ＶＤＤとして図３に示す電源配線ＬＶに供給する。
【００３０】
従って、処理装置２１は、外部Ｉ／Ｆ２２から内部バスＩＢ１を介してＨレベルの信号の数に応じた電力の供給を受ける。このように、信号を伝達する信号配線ＢＬ及びパッドＰ１，Ｐ２を介して外部Ｉ／Ｆ２２から処理装置２１に電源電圧ＶＤＤを供給する。図示及び説明は省略するが、図１に示す外部Ｉ／Ｆ２３は、外部Ｉ／Ｆ２２と同様の構成を有し、処理装置２１は入出力回路３２と同様に構成され外部Ｉ／Ｆ２３に対応する入出力回路を含む。従って、処理装置２１に電源電圧ＶＤＤを供給するための専用の電源パッドの数を少なくすることができる。また、外部Ｉ／Ｆ２２から処理装置２１に向って出力される複数の信号のうち、Ｈレベルの信号により電源電圧ＶＤＤが供給されるため、処理装置２１と外部Ｉ／Ｆ２２のそれぞれに含まれる回路を停止させる必要がなく、継続的に回路を動作させることができる。また、単一の動作モードにて動作する装置に対しても、電源電圧ＶＤＤを供給することができる。
【００３１】
上記したように、処理装置２１は、外部Ｉ／Ｆ２２から内部バスＩＢ１を介してＨレベルの信号の数に応じた電力の供給を受ける。従って、内部バスＩＢ１により伝達される複数の信号のうち、多くの信号がＬレベルの場合、処理装置２１に供給される電力が少なくなり、電源電圧ＶＤＤが低下する。電源電圧ＶＤＤが、処理装置２１の動作保証範囲より低くなると、誤動作を起こす。このため、処理装置２１は、図２に示すように、電源電圧ＶＤＤの変動を検出する電源電圧検出回路３３を含む。そして、処理装置２１の入出力回路３２に含まれるバス幅制御回路３４と、外部装置１２の入出力回路４２に含まれるバス幅制御回路４４は、電源電圧検出回路３３の検出結果に基づいて、内部バスＩＢ１のバス幅を制御する。
【００３２】
例えば、第２のバス幅制御回路４４は、内部バスＩＢ１を介して処理装置２１に供給する複数の信号に、Ｈレベルの信号が所定数以上含まれるように、内部バスＩＢ１を制御する。詳述すると、第２のバス幅制御回路４４は、内部バスＩＢ１に含まれる複数の配線のうち、所定数の配線に対してＨレベルの信号を出力し、他の配線を用いてバス幅分の信号を処理装置２１に対して出力する。
【００３３】
処理装置２１は、所定数の配線を介して供給されるＨレベルの信号を、電源電圧ＶＤＤとして利用する。これにより、動作電力が不足するのを防止することができる。そして、処理装置２１のバス幅制御回路３４は、Ｈレベルが伝達される配線以外の配線を介して外部Ｉ／Ｆ２２から転送される信号から、処理回路３１が受け取る信号を生成する。これにより、処理回路３１の動作を継続させることができる。
【００３４】
バス幅制御について説明する。
先ず、電源電圧検出回路３３を説明する。
図３に示すように、電源電圧検出回路３３は、シュミットトリガ回路３３ａを含む。このシュミットトリガ回路３３ａは、しきい値が、処理装置２１の動作電圧範囲に応じて設定されている。例えば、シュミットトリガ回路３３ａのしきい値は、処理装置２１の動作が保証されている最低電圧と、標準的な電源電圧ＶＤＤとの間の値に設定されている。そして、このシュミットトリガ回路３３ａの特性は、図５に一点鎖線で示すように、入力部３６ｃの電気的特性よりも高いしきい値に設定されている。
【００３５】
シュミットトリガ回路３３ａは、電源電圧ＶＤＤがしきい値電圧よりも高い場合に第１のレベル（Ｈレベル）の検出信号ＡＬＭを出力し、電源電圧ＶＤＤがしきい値電圧以下の場合に第２のレベル（Ｌレベル）の検出信号ＡＬＭを出力する。電源電圧ＶＤＤの変化を検出するためにシュミットトリガ回路３３ａを用いることで、リンギング等の無い安定した検出信号ＡＬＭを生成することができる。
【００３６】
図６（ａ）に示すように、両バス幅制御回路３４，４４は、第１のレベル（Ｈレベル）の制御信号Ｓ１，Ｓ２に応答して、バス幅αの内部バスＩＢ１を用いて信号の授受を行う。
【００３７】
そして、図６（ｂ）に示すように、第２のバス幅制御回路４４は、第２のレベル（Ｌレベル）の制御信号Ｓ２に応答して、バス幅αより小さいバス幅β１の信号を、Ｈレベルにて出力する。また、第２のバス幅制御回路４４は、制御回路４１から受け取るαビットの信号を、バス幅β１に対応するバス幅β２（＝α−β１）の信号に変換して出力する。このことは、内部バスＩＢ１を、バス幅β１の第１の補助バスＳＢ１と、バス幅β２の第２の補助バスＳＢ２に分割する。つまり、バス幅制御回路４４は、バス幅β１の第１の補助バスＳＢ１を用いて処理装置２１に電源電圧ＶＤＤを供給し、バス幅β２の第２の補助バスＳＢ２を介して、処理装置２１と信号の授受を行う。このように、バス幅β１の信号を用いて外部Ｉ／Ｆ２２から処理装置２１に電源電圧ＶＤＤを供給することにより、処理装置２１を安定して継続的に動作させることができる。
【００３８】
次に、バス幅制御回路３４，４４における信号変換処理について説明する。
先ず、バス幅制御回路４４における信号変換処理を説明する。
なお、説明を判りやすくするために、電源電圧ＶＤＤの供給のために使用されるバス幅β１を、内部バスＩＢ１のバス幅αの１／４とする。従って、信号を転送するために使用するバスの幅β２は、電源電圧ＶＤＤのためのバス幅β１の３倍のバス幅となる。
【００３９】
外部Ｉ／Ｆ２２から処理装置２１に出力する信号を、例えば、図７に示すように、信号ＴＤ１，ＴＤ２，ＴＤ３とする。信号ＴＤ１を、バス幅β１に対応して４つの信号群Ａ１，Ａ２，Ａ３，Ａ４とする。同様に、信号ＴＤ２を、４つの信号群Ｂ１，Ｂ２，Ｂ３，Ｂ４、信号ＴＤ３を、４つの信号群Ｃ１，Ｃ２，Ｃ３，Ｃ４とする。
【００４０】
バス幅制御回路４４は、内部バスＩＢ１のビット数に対応するビット数のレジスタを有している。バス幅制御回路４４は、レジスタのうち、バス幅β１に対応する領域（例えば、上位のβ１ビット）に、Ｈレベル（例えば「１」）を格納する。そして、信号ＴＤ１のうち、信号Ａ１，Ａ２，Ａ３をレジスタの領域（例えば、下位β２ビット）に格納する。そして、バス幅制御回路４４は、レジスタに格納した信号ＴＤａを、内部バスＩＢ１に出力する。
【００４１】
次いで、バス幅制御回路４４は、信号ＴＤ１のうち、出力していない信号群Ａ４をレジスタに格納し、次の信号ＴＤ２の信号群Ｂ１，Ｂ２をレジスタに格納する。そして、バス幅制御回路４４は、レジスタに格納した信号ＴＤｂを、内部バスＩＢ１に出力する。次いで、バス幅制御回路４４は、信号ＴＤ２のうち、出力していない信号群Ｂ３，Ｂ４をレジスタに格納し、次の信号ＴＤ３の信号群Ｃ１をレジスタに格納する。そして、バス幅制御回路４４は、レジスタに格納した信号ＴＤｃを、内部バスＩＢ１に出力する。次いで、バス幅制御回路４４は、信号ＴＤ３のうち、出力していない信号群Ｃ２，Ｃ３，Ｃ４をレジスタに格納する。そして、バス幅制御回路４４は、レジスタに格納した信号ＴＤｄを、内部バスＩＢ１に出力する。
【００４２】
以後の信号については、同様に繰り返される。
このように、バス幅制御回路４４は、３つの信号ＴＤ１，ＴＤ２，ＴＤ３を、４つの信号ＴＤａ，ＴＤｂ，ＴＤｃ，ＴＤｄに変換する。
【００４３】
次に、バス幅制御回路３４における信号変換処理を説明する。
バス幅制御回路３４は、内部バスＩＢ１のビット数に対応するビット数のレジスタを有している。バス幅制御回路３４は、図８（ａ）に示すように、信号ＲＤａを受け取り、所定のビット位置（下位β２ビット）の信号群Ａ１，Ａ２，Ａ３をレジスタに格納する。次いで、バス幅制御回路３４は、信号ＲＤｂを受け取り、所定のビット位置（下位β１ビット）の信号群Ａ４をレジスタに格納する。そして、バス幅制御回路３４は、レジスタに格納した信号ＲＤ１を出力する。
【００４４】
次いで、バス幅制御回路３４は、図８（ｂ）に示すように、受信した信号ＲＤｂに含まれる信号群Ｂ１，Ｂ２を、レジスタに格納する。次いで、バス幅制御回路３４は、信号ＲＤｃを受け取り、所定位置の信号群Ｂ３，Ｂ４をレジスタに格納する。そして、バス幅制御回路３４は、レジスタに格納した信号ＲＤ２を出力する。次いで、バス幅制御回路３４は、図８（ｃ）に示すように、受信した信号ＲＤｃに含まれる信号群Ｃ１を、レジスタに格納する。次いで、バス幅制御回路３４は、信号ＲＤｄを受け取り、所定位置の信号群Ｃ２，Ｃ３，Ｃ４をレジスタに格納する。そして、バス幅制御回路３４は、レジスタに格納した信号ＲＤ３を出力する。
【００４５】
以後の信号については、同様に繰り返される。
このように、バス幅制御回路３４は、４つの信号ＲＤａ，ＲＤｂ，ＲＤｃ，ＲＤｄを、３つの信号ＲＤ１，ＲＤ２，ＲＤ３に変換する。
【００４６】
なお、処理装置２１から外部Ｉ／Ｆ２２に信号を送信する場合、処理装置２１は、図７に示すように信号を変換し、外部Ｉ／Ｆ２２は、図８（ａ）〜（ｃ）に示すように信号を復号する。また、外部Ｉ／Ｆ２３から処理装置２１に送信する信号についても同様である。
【００４７】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）処理装置２１のバス幅制御回路３４に含まれる入出力回路３６は、外部Ｉ／Ｆ２２と接続されるパッドＰ１に接続される。入力部３６ｂは、パッドＰ１から入力される信号に応じた入力信号ＤＩを出力する。この入力信号ＤＩは、処理回路３１に供給される。パッドＰ１は、入力部３６ｃの入力端子に接続され、出力端子は電源電圧ＶＤＤを伝達する電源配線ＬＶに接続されている。入力部３６ｃは、パッドＰ１から入力されるＨレベルの信号の電圧を出力端子から出力する。従って、電源配線ＬＶには、パッドＰ１から入力されるＨレベルの信号による電圧が供給される。このように、パッドＰ１から入力される信号を処理回路３１に出力する。そして、パッドＰ１から入力されるＨレベルの信号の電圧を電源配線ＬＶに供給する。このため、外部Ｉ／Ｆ２２から、信号のためのパッドＰ１を介して電源電圧ＶＤＤが供給されるため、電源電圧ＶＤＤを外部から供給する専用の電源パッドＰｂの数を少なくする、つまり処理装置２１のチップに形成する端子の数を低減することができる。
【００４８】
（２）パッドＰ１から入力される信号を処理回路３１に出力する。また、パッドＰ１から入力されるＨレベルの信号の電圧を電源配線ＬＶに供給する。従って、電源電圧ＶＤＤを供給するときに処理回路３１を停止させる必要がないため、処理回路３１を動作させつつ電源電圧ＶＤＤを外部から供給することができる。また、処理回路３１を停止させるための制御等が不要となる。
【００４９】
（３）外部Ｉ／Ｆ２２は、処理装置２１の電源電圧検出回路３３にて生成された検出信号ＡＬＭに基づいて、内部バスＩＢ１のバス幅を制御する。従って、処理装置２１の電源電圧ＶＤＤに応じて内部バスＩＢ１のバス幅を制御することができる。
【００５０】
（４）外部Ｉ／Ｆ２２のバス幅制御回路４４は、第２のレベル（Ｌレベル）の検出信号ＡＬＭ（制御信号Ｓ２）に基づいて、バス幅αより小さいバス幅β１の信号を、Ｈレベルにて出力し、制御回路４１から受け取るαビットの信号を、バス幅β１に対応するバス幅β２（＝α−β１）の信号に変換して出力する。このため、検出信号ＡＬＭが第２のレベルの間、外部Ｉ／Ｆ２２はＨレベルの信号を出力するため、そのＨレベルの信号により処理装置２１の電源電圧ＶＤＤが供給され、処理回路３１の電力不足を解消することができる。また、バス幅β２により信号を外部Ｉ／Ｆ２２から処理装置２１に伝達するため、処理装置２１（処理回路３１）の動作を継続させることができる。
【００５１】
尚、上記各実施形態は、以下の態様で実施してもよい。
・上記のバス幅制御回路３４，４４における処理は、例えばマイクロコンピュータ等の処理装置が行うようにしてもよい。その場合の処理の流れを説明する。
【００５２】
例えば、図１に示すシステムにおいて、内部バスＩＢ１及び外部バスＥＢ１をαビット（例えば３２ビット）のデータバスとし、処理装置２１が外部装置１２からデータを読み込む場合を説明する。この場合、処理装置２１は、データを外部装置１２から読み出すための命令を外部Ｉ／Ｆ２２に順次出力し、外部Ｉ／Ｆ２２は命令に応答して外部装置１２からデータを読み出す。そして、外部Ｉ／Ｆ２２は、外部装置１２から読み出したデータを、内部バスＩＢ１を介して処理装置２１に転送する。
【００５３】
図９に示すように、送信側の処理装置は、先ず、アラーム信号（検出信号ＡＬＭ）の有無を判定する（ステップ１０１）。上記の例では、第１のレベル（Ｈレベル）のアラーム信号（検出信号ＡＬＭ）を「アラーム信号無し」と判定し、第２のレベル（Ｌレベル）のアラーム信号（検出信号ＡＬＭ）を「アラーム信号有り」と判定する。「アラーム信号有り」と判定した場合、現在の命令を停止する（ステップ１０２）。
【００５４】
次いで、バス幅を変更した転送を行う。即ち、β１ビットのＨレベル信号と、外部装置１２から受信したαビットのデータのうちのβ２ビットのデータを含む信号を出力する（ステップ１０３）。次いで、β１ビットのＨレベル信号と、αビットのうちの残りのデータを含む信号を出力する（ステップ１０４）。これにより、１つの命令（例えば、リード命令）に対する処理が終了する。
【００５５】
次いで、アラーム信号（検出信号ＡＬＭ）の有無を判定する（ステップ１０５）。アラーム信号有りと判定すると、ステップ１０３に遷移して処理を継続する。アラーム信号無しと判定すると、バス幅制御を行う（ステップ１０６）。即ち、第２の送信命令を終了し、第１の送信命令を再開する、つまり、バス幅を元のαビットに変更して転送を行う。
【００５６】
図１０に示すように、受信側の処理装置は、先ず、アラーム信号（検出信号ＡＬＭ）の有無を判定する（ステップ１１１）。図９に示すステップ１１１と同様に、第１のレベル（Ｈレベル）のアラーム信号（検出信号ＡＬＭ）を「アラーム信号無し」と判定し、第２のレベル（Ｌレベル）のアラーム信号（検出信号ＡＬＭ）を「アラーム信号有り」と判定する。「アラーム信号有り」と判定した場合、現在の命令（第１の受信命令）、つまりαビットのバス幅にてデータを受信する処理を停止する（ステップ１１２）。
【００５７】
次いで、バス幅を変更した受信を行う。即ち、β２ビットの信号を受信し（ステップ１１３）、複数回の受信信号に基づいて生成したαビットの信号を図２に示す処理回路３１に出力する（ステップ１１４）。
【００５８】
次いで、命令の終了を確認する（ステップ１１５）。
次いで、アラーム信号（検出信号ＡＬＭ）の有無を判定する（ステップ１１６）。アラーム信号有りと判定すると、ステップ１１３に遷移して処理を継続する。アラーム信号無しと判定すると、バス幅を変更、つまり、バス幅を元のαビットに変更する（ステップ１１７）。
【００５９】
なお、処理装置２１から外部Ｉ／Ｆ２２に信号を出力する場合、上記とはほぼ逆に動作することで、信号を伝達することができる。
・内部バスＩＢ１，ＩＢ２を双方向バスとしたが、少なくとも１つを処理装置２１における入力専用バスとしてもよい。
【００６０】
・１つの外部装置が接続される外部Ｉ／Ｆを有するシステム装置、又は３つ以上の外部装置がそれぞれ接続される３つ以上の外部Ｉ／Ｆを有するシステム装置としてもよい。
・上記の外部Ｉ／Ｆ２２から出力されるＨレベルの信号を電源電圧ＶＤＤとして受け取る入出力回路３２と、Ｈレベルの信号を電源電圧ＶＤＤとして受け取らない、つまり図３に示す入力部３６ｃを備えていない入出力回路とを備えた半導体装置としてもよい。
【００６１】
・図３に示すシュミットトリガ回路３３ａは、電源電圧ＶＤＤの低下を検出する検出回路の一例であり、他の回路により電源電圧ＶＤＤの変化を検出するようにしてもよい。
例えば、図１１に示すように、コンパレータ３３ｂを含む電源電圧検出回路としてもよい。このコンパレータ３３ｂの非反転入力端子に基準電圧（しきい値電圧）Ｖｒｅｆを供給し、反転入力端子に電源電圧ＶＤＤを供給する。基準電圧は、例えば、外部から供給される。基準電圧を、外部から供給される信号のうち、多くの場合にＨレベルとなる信号（例えば、リセット信号）を抵抗により分圧して生成してもよい。なお、通常の信号（例えば、クロック信号）を抵抗により分圧した電圧をキャパシタ等により平滑化した電圧をコンパレータの非反転入力端子に供給するようにしてもよい。
【００６２】
また、電源電圧ＶＤＤの変化を検出する回路は、シュミットトリガ回路に限定されず、１つのしきい値が設定されたバッファ回路やコンパレータ回路を用いてもよい。
・図１に示す処理装置２１は、内部バスＩＢ１以外の配線を介して外部Ｉ／Ｆ２２と接続され、信号の入力又は入出力を行うようにしてもよい。同様に、処理装置２１は、内部バスＩＢ２以外の配線を介して外部Ｉ／Ｆ２３と接続され、信号の入力又は入出力を行うようにしてもよい。
【符号の説明】
【００６３】
２１  処理装置
２２，２３  外部インタフェース
３１  処理回路
３２，４２  入出力回路
３３  電源電圧検出回路
３４，４４  バス幅制御回路
３６ａ  出力部
３６ｂ  入力部
３６ｃ  入力部
ＩＢ１，ＩＢ２  内部バス
【図１】
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【図２】
2013005224.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2013005224.tif 000011
【図１０】
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【図１１】
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