(57)【要約】【課題】正確なライトレベリング動作を行う。【解決手段】例えば、外部クロック信号ＣＫを分周することによって互いに位相が異なる複数の分周クロック信号ＰＣＬＫ０〜ｎを生成する分周回路１００と、複数の分周クロック信号ＰＣＬＫ０〜ｎを逓倍することによって内部クロック信号ＰＣＬＫＤを生成する逓倍回路２００と、逓倍回路２００が有する遅延量を外部データストローブ信号ＤＱＳに加えることによって内部データストローブ信号ＩＤＱＳを生成する内部データストローブ信号生成回路４００と、内部クロック信号ＰＣＬＫＤと内部データストローブ信号ＩＤＱＳとのスキューを測定するスキュー検出回路５００とを備える。このように、内部データストローブ信号生成回路４００の特性を逓倍回路２００の特性と実質的に一致させれば、正確なライトレベリング動作を行うことが可能となる。【選択図】図１
2013118033.tif 000002
【特許請求の範囲】
【請求項１】
外部から外部クロック信号が供給されるクロック端子と、
前記外部クロック信号を分周することによって互いに位相が異なる複数の分周クロック信号を生成する分周回路と、
前記複数の分周クロック信号を逓倍することによって内部クロック信号を生成する逓倍回路と、
外部から外部データストローブ信号が供給されるデータストローブ端子と、
前記逓倍回路が有する遅延量を前記外部データストローブ信号に加えることによって内部データストローブ信号を生成する内部データストローブ信号生成回路と、
前記内部クロック信号と前記内部データストローブ信号とのスキューを測定するスキュー検出回路と、を備える半導体装置。
【請求項２】
前記逓倍回路は、前記複数の分周クロック信号がそれぞれ供給される第１の複数の入力ノードと、前記内部クロック信号が出力される第１の出力ノードとを有し、
前記内部データストローブ信号生成回路は、前記外部データストローブ信号が供給される第２の入力ノードと、前記内部データストローブ信号が出力される第２の出力ノードとを有し、
前記複数の第１の入力ノードのそれぞれから前記第１の出力ノードまでの論理ゲート段数と、前記第２の入力ノードから前記第２の出力ノードまでの論理ゲート段数は、互いに等しい、請求項１に記載の半導体装置。
【請求項３】
前記複数の第１の入力ノードのそれぞれから前記第２の出力ノードまでの間に接続された複数の論理ゲート回路のそれぞれのファンアウトと、前記第２の入力ノードから前記第２の出力ノードまでの間に接続された複数の論理ゲート回路のそれぞれのファンアウトは、互いに等しい、請求項２に記載の半導体装置。
【請求項４】
前記クロック端子は前記半導体装置の第１の辺に沿った第１のパッド領域に配置され、
前記データストローブ端子は前記半導体装置の前記第１の辺とは異なる第２の辺に沿った第２のパッド領域に配置される、請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記分周回路は、前記第１のパッド領域に沿った第１の周辺回路領域に配置され、
前記内部データストローブ信号生成回路及び前記スキュー検出回路は、前記第２のパッド領域に沿った第２の周辺回路領域に配置され、
複数のメモリセルが配置されるメモリアレイは、前記第１及び第２の周辺回路領域に挟まれたメモリセルアレイ領域に配置される、請求項４に記載の半導体装置。
【請求項６】
更に、外部から供給されるライトデータを前記内部データストローブ信号に同期して受信する入力バッファ回路を備える、請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
更に、前記入力バッファ回路からシリアルに出力される前記ライトデータを前記複数の分周クロック信号に同期してパラレルに変換するシリアルパラレル変換回路を備える、請求項６に記載の半導体装置。
【請求項８】
外部から供給されるライトデータを内部データストローブ信号に同期して受信する入力バッファ回路と、
前記入力バッファ回路からシリアルに出力される前記ライトデータを複数の分周クロック信号に同期してパラレルに変換するシリアルパラレル変換回路と、
前記複数の分周クロック信号を逓倍することによって内部クロック信号を生成する逓倍回路と、
外部から供給される外部データストローブ信号に基づいて前記内部データストローブ信号を生成する内部データストローブ信号生成回路と、
前記内部クロック信号と前記内部データストローブ信号とのスキューを測定するスキュー検出回路と、を備え、
前記逓倍回路の複数の入力ノードに前記複数の分周クロック信号のエッジがそれぞれ入力された後、前記逓倍回路の出力ノードから前記内部クロック信号のエッジが出力されるまでの時間は、前記内部データストローブ信号生成回路の入力ノードに前記外部データストローブ信号のエッジが入力された後、前記内部データストローブ信号生成回路の出力ノードから前記内部データストローブ信号のエッジが出力されるまでの時間と等しい、半導体装置。
【請求項９】
前記逓倍回路の前記複数の入力ノードのそれぞれから前記出力ノードまでの論理ゲート段数と、前記内部データストローブ信号生成回路の前記入力ノードから前記出力ノードまでの論理ゲート段数は、互いに等しい、請求項８に記載の半導体装置。
【請求項１０】
前記逓倍回路の前記複数の入力ノードのそれぞれから前記出力ノードまでの間に接続された複数の論理ゲート回路のそれぞれのファンアウトと、前記内部データストローブ信号生成回路の前記入力ノードから前記出力ノードまでの間に接続された複数の論理ゲート回路のそれぞれのファンアウトは、互いに等しい、請求項９に記載の半導体装置。
【請求項１１】
前記複数の分周クロック信号は、外部から供給される外部クロック信号に対して位相制御されていないことを特徴とする請求項８乃至１０のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、クロック信号とデータストローブ信号とのスキューを測定するスキュー検出回路を備えた半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体記憶装置とメモリコントローラとの間におけるリードデータ及びライトデータの送受信は、データストローブ信号に同期して行われることがある。例えば、ライト動作時においては、メモリコントローラから半導体記憶装置に対してデータストローブ信号とライトデータが供給され、半導体記憶装置は、データストローブ信号に同期してライトデータの取り込みを行う。
【０００３】
しかしながら、半導体記憶装置に取り込まれたライトデータをメモリセルアレイに転送する動作は、データストローブ信号とは異なるクロック信号に同期して行われる。このため、データストローブ信号とクロック信号との間にスキューが存在すると、ライト動作を正しく行うことができなくなる。このような問題を解決すべく、半導体記憶装置には、クロック信号とデータストローブ信号とのスキューを測定するライトレベリングモードが備えられることがある（特許文献１参照）。
【０００４】
ライトレベリングモードにエントリすると、半導体記憶装置はメモリコントローラから供給されるデータストローブ信号の立ち上がりエッジにてクロック信号をサンプリングし、これをデータ端子から出力する。これにより、メモリコントローラはデータストローブ信号とクロック信号のスキュー量を知ることができるため、これを考慮してデータストローブ信号の出力タイミングを調整することができる。
【０００５】
特許文献１に記載された半導体記憶装置は、位相制御された内部クロック信号を生成するＤＬＬ（Delay Locked Loop）回路を備えており、リードデータは位相制御された内部クロック信号に同期して出力される。しかしながら、ＤＬＬ回路は消費電力が比較的大きい回路ブロックであることから、低消費電力が求められる半導体記憶装置においてはＤＬＬ回路が備えられないことがある。この種の半導体記憶装置においては、位相制御されていない内部クロック信号を用いてパラレルシリアル変換されたリードデータが、位相制御されることなく外部に出力される。ライト動作時においても、データストローブ信号に同期して入力されたライトデータが、位相制御されていない内部クロック信号を用いてシリアルパラレル変換される（特許文献２参照）。このようなパラレルシリアル変換やシリアルパラレル変換は、互いに位相の異なる複数の分周クロック信号を用いて行われる。
【０００６】
しかしながら、ライトレベリング動作はあくまで外部クロック信号と同じ周波数を有するクロック信号を用いる必要があり、分周クロック信号をそのまま用いることはできない。このため、ＤＬＬ回路を持たない半導体記憶装置においては、複数の分周クロック信号を逓倍回路によって合成することによって、外部クロック信号と同じ周波数を有する内部クロック信号を再生し、この内部クロック信号を用いてライトレベリング動作を行う必要がある。分周回路や逓倍回路の一例については特許文献３に記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−１９２０３０号公報
【特許文献２】特開２０１１−１０８３００号公報
【特許文献３】特開２０００−２７８１０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、逓倍回路を用いて内部クロック信号を生成すると、逓倍回路による遅延が内部クロック信号に重畳するため、正確なライトレベリング動作を行うことができなくなってしまう。このような現象は、ＤＲＡＭのような半導体記憶装置に限らず、複数の分周クロック信号を用いてライトデータの転送を行い、且つ、ライトレベリング動作が可能な全ての半導体装置において生じる現象である。
【課題を解決するための手段】
【０００９】
本発明の一側面による半導体装置は、外部から外部クロック信号が供給されるクロック端子と、前記外部クロック信号を分周することによって互いに位相が異なる複数の分周クロック信号を生成する分周回路と、前記複数の分周クロック信号を逓倍することによって内部クロック信号を生成する逓倍回路と、外部から外部データストローブ信号が供給されるデータストローブ端子と、前記逓倍回路が有する遅延量を前記外部データストローブ信号に加えることによって内部データストローブ信号を生成する内部データストローブ信号生成回路と、前記内部クロック信号と前記内部データストローブ信号とのスキューを測定するスキュー検出回路と、を備える。
【００１０】
本発明の他の側面による半導体装置は、外部から供給されるライトデータを内部データストローブ信号に同期して受信する入力バッファ回路と、前記入力バッファ回路からシリアルに出力される前記ライトデータを複数の分周クロック信号に同期してシリアルパラレル変換するシリアルパラレル変換回路と、前記複数の分周クロック信号を逓倍することによって内部クロック信号を生成する逓倍回路と、外部から供給される外部データストローブ信号に基づいて前記内部データストローブ信号を生成する内部データストローブ信号生成回路と、前記内部クロック信号と前記内部データストローブ信号とのスキューを測定するスキュー検出回路と、を備え、前記逓倍回路の複数の入力ノードに前記複数の分周クロック信号のエッジがそれぞれ入力された後、前記逓倍回路の出力ノードから前記内部クロック信号のエッジが出力されるまでの時間は、前記内部データストローブ信号生成回路の入力ノードに前記外部データストローブ信号のエッジが入力された後、前記内部データストローブ信号生成回路の出力ノードから前記内部データストローブ信号のエッジが出力されるまでの時間と等しいことを特徴とする。
【００１１】
また、本発明によるデータ処理システムは、上記の半導体装置と、これに接続されたコントローラとを備える。
【発明の効果】
【００１２】
本発明によれば、内部データストローブ信号生成回路の特性が逓倍回路の特性と実質的に一致していることから、正確なライトレベリング動作を行うことが可能となる。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施例による半導体装置を示すブロック図である。
【図２】本発明の好ましい実施形態によるデータ処理システムの構成を示す図である。
【図３】半導体装置１０の構成を示すブロック図である。
【図４】半導体装置１０のレイアウトを説明するための平面図である。
【図５】モードレジスタ５４のうち、ライトレベリング動作に関わる部分を示す図である。
【図６】分周回路１００の構成を示すブロック図である。
【図７】カウンタ回路１１０の回路図である。
【図８】ラッチ回路ＬＴ０の回路図である。
【図９】単位分周回路１２０の回路図である。
【図１０】ラッチ回路ＬＴ８の回路図である。
【図１１】ラッチ回路ＬＴ１０の回路図である。
【図１２】分周回路１００の動作を説明するための波形図である。
【図１３】逓倍回路２００の回路図である。
【図１４】逓倍回路２００の動作を説明するための波形図である。
【図１５】内部データストローブ信号生成回路４００の回路図である。
【図１６】スキュー検出回路５００の回路図である。
【図１７】スキュー検出回路５００の動作を説明するためのタイミング図である。
【発明を実施するための形態】
【００１４】
本発明の実施例の一つは以下に示される。但し、本願の請求内容はこの実施例に限定されない。すなわち、本発明の一実施例による半導体装置は、複数の分周クロック信号を逓倍することによって内部クロック信号を生成する逓倍回路と、外部データストローブ信号に基づいて内部データストローブ信号を生成する内部データストローブ信号生成回路と、内部クロック信号と内部データストローブ信号とのスキューを検出するスキュー検出回路とを備え、逓倍回路の持つ遅延量と内部データストローブ信号生成回路の持つ遅延量が実質的に等しいことを特徴とする。これにより、逓倍回路の遅延量に起因するライトレベリング動作時のオフセットがキャンセルされるため、正確なライトレベリング動作を行うことが可能となる。
【００１５】
図１は、本発明の一実施例による半導体装置を示すブロック図である。
【００１６】
図１に示す半導体装置は、外部クロック信号ＣＫを分周することによって互いに位相が異なる複数の分周クロック信号ＰＣＬＫ０〜ＰＣＬＫｎを生成する分周回路１００と、複数の分周クロック信号ＰＣＬＫ０〜ＰＣＬＫｎを逓倍することによって内部クロック信号ＰＣＬＫＤを生成する逓倍回路２００とを備える。逓倍回路２００によって生成される内部クロック信号ＰＣＬＫＤの周波数は、外部クロック信号ＣＫの周波数と一致する。分周クロック信号ＰＣＬＫ０〜ＰＣＬＫｎはデータ入出力回路３００に供給される。データ入出力回路３００は、分周クロック信号ＰＣＬＫ０〜ＰＣＬＫｎに同期してリードデータＤａｔａ０〜Ｄａｔａｎのパラレルシリアル変換を行うとともに、ライトデータＤＱのシリアルパラレル変換を行う。
【００１７】
逓倍回路２００によって生成される内部クロック信号ＰＣＬＫＤは、スキュー検出回路５００に供給される。スキュー検出回路５００は、内部クロック信号ＰＣＬＫＤと内部データストローブ信号ＩＤＱＳとの間のスキューを検出することによって、スキュー検出信号ＳＫＥＷを生成する。スキュー検出信号ＳＫＥＷは、データ入出力回路３００を介して外部に出力される。内部データストローブ信号ＩＤＱＳは、外部データストローブ信号ＤＱＳに基づき、内部データストローブ信号生成回路４００によって生成される。
【００１８】
そして、内部データストローブ信号生成回路４００の持つ遅延量は、逓倍回路２００が持つ遅延量と実質的に等しくなるよう設計されている。その結果、逓倍回路２００の複数の入力ノードＮ１０〜Ｎ１ｎに分周クロック信号ＰＣＬＫ０〜ＰＣＬＫｎのエッジがそれぞれ入力された後、逓倍回路２００の出力ノードＮ２０から内部クロック信号ＰＣＬＫＤのエッジが出力されるまでの時間は、内部データストローブ信号生成回路４００の入力ノードＮ３０に外部データストローブ信号ＤＱＳのエッジが入力された後、内部データストローブ信号生成回路４００の出力ノードＮ４０から内部データストローブ信号ＩＤＱＳのエッジが出力されるまでの時間と実質的に等しくなる。これにより、スキュー検出回路５００は、逓倍回路２００による遅延に起因するオフセットが相殺された状態でライトレベリング動作を行うことが可能となる。
【００１９】
図２は、本発明の好ましい実施形態によるデータ処理システムの構成を示す図である。
【００２０】
図２に示すデータ処理システムは、メモリモジュール２とこれに接続されたメモリコントローラ４によって構成されている。メモリモジュール２は、モジュール基板６に複数の半導体装置１０（ＤＲＡＭ０〜ＤＲＡＭ７）が搭載された構成を有している。図２に示すメモリモジュール２は、モジュール基板６に８個のＤＲＡＭ０〜ＤＲＡＭ７が搭載された構成を有しているが、モジュール基板６に搭載する半導体装置１０の数についてはこれに限定されるものではない。また、半導体装置１０の搭載位置についても、モジュール基板６の片面のみであっても構わないし、両面であっても構わない。
【００２１】
図２に示すように、データＤＱ（リードデータ及びライトデータ）及びデータストローブ信号ＤＱＳ，／ＤＱＳについては、メモリモジュール２とメモリコントローラ４との間をほぼ等長且つ最短距離で接続し、これによって高速なデータ転送を実現している。一方、外部クロック信号ＣＫ，／ＣＫ、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤについては、モジュール基板６上に設けられた同じバス８にフライバイ（Fly By）接続されている。フライバイ接続とはいわゆる一筆書き方式の接続である。フライバイ方式を採用することによって、等長配線方式と比べて、モジュール基板６内の総配線長や配線数が削減される。これにより、バス８のレイアウト制約が緩和され、高品質な配線レイアウトが実現されるため、高速なアドレス・コマンド転送を実現している。
【００２２】
但し、フライバイ方式を用いると、モジュール基板６上における半導体装置１０の搭載位置によって、データストローブ信号ＤＱＳとクロック信号ＣＫのスキューが大きく異なってしまう。図２に示す例では、メモリコントローラ４に最も近いＤＲＡＭ０においてスキューが最も小さく、メモリコントローラ４から最も遠いＤＲＡＭ７においてスキューが最大となる。このため、ＤＲＡＭ０のスキューに合わせてデータストローブ信号ＤＱＳを出力すると、ＤＲＡＭ１〜ＤＲＡＭ７では、クロック信号ＣＫがデータストローブ信号ＤＱＳに対して遅れてしまい、その遅れはＤＲＡＭ７において最大となる。逆もまた然りであり、ＤＲＡＭ７のスキューに合わせてデータストローブ信号ＤＱＳを出力すると、ＤＲＡＭ０〜ＤＲＡＭ６では、クロック信号ＣＫがデータストローブ信号ＤＱＳに対して早すぎ、その進みはＤＲＡＭ０において最大となる。
【００２３】
したがって、これらＤＲＡＭ０〜ＤＲＡＭ７に対しては、データストローブ信号ＤＱＳの出力タイミングをそれぞれ調整する必要がある。かかる調整に必要なスキュー量を測定する動作がライトレベリング動作である。メモリコントローラ４は、システム起動時はもちろんのこと、システム起動後の動作中においても周期的にこれらＤＲＡＭ０〜ＤＲＡＭ７をライトレベリングモードにエントリさせることにより、温度・電源電圧などの動作環境に応じて変化するスキューを定期的にモニタし、データストローブ信号ＤＱＳの出力タイミングを調整する。
【００２４】
ライトレベリングモードにエントリすると、ＤＲＡＭ０〜ＤＲＡＭ７は、メモリコントローラから供給されるデータストローブ信号ＤＱＳの立ち上がりエッジにて外部クロック信号ＣＫをサンプリングし、これをデータ端子からデータＤＱとして出力する。これにより、メモリコントローラ４は、データストローブ信号ＤＱＳとクロック信号ＣＫのスキュー量を知ることができるため、これを考慮してデータストローブ信号ＤＱＳの出力タイミングを調整することができる。
【００２５】
図３は、半導体装置１０の構成を示すブロック図である。
【００２６】
本実施形態による半導体装置１０はＤＲＡＭであり、外部端子として、クロック端子１１ａ，１１ｂ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３、データ入出力端子１４及びデータストローブ端子１５ａ，１５ｂを備えている。その他、電源端子なども備えられているが、これらについては図示を省略してある。
【００２７】
クロック端子１１ａ，１１ｂは、それぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、供給された外部クロック信号ＣＫ，／ＣＫは、クロック入力回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。信号名の末尾に「Ｂ」が付されている信号も同様であり、対応する信号の反転信号又はローアクティブな信号であることを意味する。また、末尾に「Ｎ」が付された信号は、末尾に「Ｔ」が付された信号の反転信号である。したがって、末尾に「Ｔ」が付された信号と末尾に「Ｂ」が付された信号は、互いに相補の信号である。
【００２８】
クロック入力回路２１の出力である内部クロック信号ＣＬＫ，ＣＬＫＢは、タイミング発生回路２２及び分周回路１００に供給される。内部クロック信号ＣＬＫ，ＣＬＫＢの位相は外部クロック信号ＣＫ，／ＣＫの位相と実質的に一致するため、本発明においては、内部クロック信号ＣＬＫ，ＣＬＫＢと外部クロック信号ＣＫ，／ＣＫを同一視することがある。
【００２９】
タイミング発生回路２２は各種の内部クロックＩＣＬＫを生成し、これを各種内部回路に供給する役割を果たす。また、分周回路１００は、内部クロック信号ＣＬＫ，ＣＬＫＢを分周することによって、互いに位相の異なる８相の分周クロック信号ＰＣＬＫＦ０〜３，ＰＣＬＫＲ０〜３を生成する。分周クロック信号ＰＣＬＫＦ０〜３，ＰＣＬＫＲ０〜３の周波数は、外部クロック信号ＣＫの周波数の１／４であり、互いに内部クロック信号ＣＬＫ，ＣＬＫＢの１／２クロックサイクルずつ位相がずれている。分周回路１００の具体的な回路構成については後述する。本実施形態においては分周回路１００を用いて８相の分周クロック信号を生成しているが、本発明がこれに限定されるものではない。分周クロック信号ＰＣＬＫＦ０〜３，ＰＣＬＫＲ０〜３は、データ入出力回路３００に供給されるとともに、逓倍回路２００にも供給される。
【００３０】
逓倍回路２００は、分周クロック信号ＰＣＬＫＦ０〜３，ＰＣＬＫＲ０〜３を逓倍することによって内部クロック信号ＰＣＬＫＤを生成する回路である。逓倍回路２００によって生成される内部クロック信号ＰＣＬＫＤの周波数は、外部クロック信号ＣＫの周波数と同一である。つまり逓倍回路２００は、分周回路１００によって周波数が外部クロック信号ＣＫの１／４とされた分周クロック信号ＰＣＬＫＦ０〜３，ＰＣＬＫＲ０〜３を逓倍することによって、周波数が外部クロック信号ＣＫと同一である内部クロック信号ＰＣＬＫＤを復元する役割を果たす。内部クロック信号ＰＣＬＫＤはストローブ回路８０に供給され、ライトレベリング動作に用いられる。逓倍回路２００の具体的な回路構成については後述する。
【００３１】
コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号ＣＭＤは、コマンド入力回路３１に供給される。コマンド入力回路３１に供給されたこれらコマンド信号ＣＭＤは、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、内部クロックＩＣＬＫに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、ロウ系制御回路５１、カラム系制御回路５２、リードライト制御回路５３及びモードレジスタ５４に供給される。
【００３２】
アドレス端子１３は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、アドレス入力回路４１に供給される。アドレス入力回路４１の出力は、アドレスラッチ回路４２に供給される。アドレスラッチ回路４２は、内部クロックＩＣＬＫに同期してアドレス信号ＡＤＤをラッチする回路である。アドレスラッチ回路４２にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスについてはロウ系制御回路５１に供給され、カラムアドレスについてはカラム系制御回路５２に供給される。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤはモードレジスタ５４に供給され、これによってモードレジスタ５４の内容が更新される。
【００３３】
ロウ系制御回路５１の出力は、ロウデコーダ６１に供給される。ロウデコーダ６１は、メモリセルアレイ７０に含まれるいずれかのワード線ＷＬを選択する回路である。メモリセルアレイ７０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図３では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、センス回路６３に含まれる対応するセンスアンプＳＡに接続されている。
【００３４】
また、カラム系制御回路５２の出力は、カラムデコーダ６２に供給される。カラムデコーダ６２は、センス回路６３に含まれるいずれかのセンスアンプＳＡを選択する回路である。カラムデコーダ６２によって選択されたセンスアンプＳＡは、データアンプ６４に接続される。データアンプ６４は、リード動作時においてはセンス回路６３によって増幅されたリードデータをさらに増幅し、これをデータ入出力回路３００に供給する。一方、ライト動作時においては、データ入出力回路３００から供給されるライトデータを増幅し、これをセンス回路６３に供給する。データアンプ６４及びデータ入出力回路３００の動作は、リードライト制御回路５３によって制御される。
【００３５】
データ入出力端子１４は、リードデータＤＱの出力及びライトデータＤＱの入力を行うための端子であり、データ入出力回路３００に接続されている。データ入出力回路３００にはパラレルシリアル変換回路Ｐ／Ｓ、シリアルパラレル変換回路Ｓ／Ｐ、出力バッファ回路３１０、入力バッファ回路３２０が含まれている。そして、リード動作時においては、データアンプ６４からパラレルに供給されるリードデータをパラレルシリアル変換回路Ｐ／Ｓを用いてシリアルに変換し、シリアルに変換されたリードデータＤＱを出力バッファ回路３１０によってデータ入出力端子１４に出力する。また、ライト動作時においては、データ入出力端子１４にシリアルに供給されるライトデータＤＱを入力バッファ回路３２０によって受信し、受信されたライトデータをシリアルパラレル変換回路Ｓ／Ｐによってパラレルに変換する。
【００３６】
ここで、パラレルシリアル変換回路Ｐ／Ｓ及びシリアルパラレル変換回路Ｓ／Ｐの動作は、分周クロック信号ＰＣＬＫＦ０〜３，ＰＣＬＫＲ０〜３に同期して行われる。また、入力バッファ回路３２０によるライトデータＤＱの受信は、内部データストローブ信号ＩＤＱＳに同期して行われる。また、ライトレベリングモード時においては、ストローブ回路８０より供給されるスキュー検出信号ＳＫＥＷを受け、これを分周クロック信号ＰＣＬＫＦ０〜３，ＰＣＬＫＲ０〜３とは非同期に出力する。
【００３７】
データストローブ端子１５ａ，１５ｂは、それぞれ外部データストローブ信号ＤＱＳ，／ＤＱＳの入出力を行うための端子であり、ストローブ回路８０に接続されている。図３に示すように、ストローブ回路８０には内部データストローブ信号生成回路４００及びスキュー検出回路５００が含まれている。内部データストローブ信号生成回路４００は、外部データストローブ信号ＤＱＳに基づいて内部データストローブ信号ＩＤＱＳを生成する回路である。また、スキュー検出回路５００は、ライトレベリングモード時において、内部データストローブ信号ＩＤＱＳと内部クロック信号ＰＣＬＫＤのスキューを検出する回路であり、その出力であるスキュー検出信号ＳＫＥＷは、データ入出力回路３００に供給される。内部データストローブ信号生成回路４００及びスキュー検出回路５００の具体的な回路構成については後述する。
【００３８】
図４は、本実施形態による半導体装置１０のレイアウトを説明するための平面図である。
【００３９】
図４に示すように、本実施形態による半導体装置１０は１つのシリコンチップＣＰに集積されている。シリコンチップＣＰの主面は四角形であり、互いに平行な第１及び第２の辺Ｌ１，Ｌ２と、これらの辺Ｌ１，Ｌ２と直交し互いに平行な第３及び第４の辺Ｌ３，Ｌ４とを有している。本実施形態による半導体装置１０は、第１の辺Ｌ１に沿って設けられた第１のパッド領域Ｐ１と、第２の辺Ｌ２に沿って設けられた第２のパッド領域Ｐ２とを有している。第３及び第４の辺Ｌ３，Ｌ４に沿ったパッド領域は設けられていない。第１及び第２のパッド領域Ｐ１，Ｐ２は、複数の外部端子が配列される領域である。第１のパッド領域Ｐ１にはクロック端子１１ａ，１１ｂが含まれ、第２のパッド領域Ｐ２にはデータストローブ端子１５ａ，１５ｂが含まれる。
【００４０】
また、本実施形態による半導体装置１０は、第１のパッド領域Ｐ１に沿った第１の周辺回路領域Ｃ１と、第２のパッド領域Ｐ２に沿った第２の周辺回路領域Ｃ２と、第１及び第２の周辺回路領域Ｃ１，Ｃ２に挟まれたメモリセルアレイ領域ＭＡを有している。第１の周辺回路領域Ｃ１には、第１のパッド領域Ｐ１に含まれる外部端子に関連する周辺回路が配置され、第２の周辺回路領域Ｃ２には、第２のパッド領域Ｐ２に含まれる外部端子に関連する周辺回路が配置される。例えば、第１の周辺回路領域Ｃ１には分周回路１００が配置され、第２の周辺回路領域Ｃ２には逓倍回路２００やストローブ回路８０が配置される。
【００４１】
このようなレイアウトのため、外部クロック信号ＣＫ，／ＣＫを第２の周辺回路領域Ｃ２に直接供給すると、長距離な配線の持つ比較的大きな寄生容量によって波形の鈍りが大きくなる。このため、スキュー検出回路５００に外部クロック信号ＣＫ，／ＣＫを直接供給することによってスキューの測定を行う方法では、高い測定精度を得ることは困難となる。このような理由から、本実施形態による半導体装置１０では、逓倍回路２００を用いて内部クロック信号ＰＣＬＫＤを生成し、これをスキュー検出回路５００に供給することによってスキューの測定を行っている。
【００４２】
図５は、モードレジスタ５４のうち、ライトレベリング動作に関わる部分を示す図である。
【００４３】
図５に示すように、モードレジスタ５４は少なくともレジスタ５４ａを含んでいる。レジスタ５４ａは、ライトレベリングモードにエントリするためのレジスタである。具体的には、レジスタ５４ａに「０」がセットされた場合には「通常動作モード」となり、レジスタ５４ａに「１」がセットされた場合には「ライトレベリングモード」となる。レジスタ５４ａに対する設定は、モードレジスタセットコマンドを発行するとともに、所定のアドレス端子（例えばＡ７端子）に設定すべき論理レベルの信号を供給することにより行うことができる。レジスタ５４ａの設定値は、ライトレベリング信号WriteLevとして出力される。
【００４４】
図６は、分周回路１００の構成を示すブロック図である。
【００４５】
図６に示すように、分周回路１００はカウンタ回路１１０及び４つの単位分周回路１２０〜１２３を含む。カウンタ回路１１０は、内部クロック信号ＣＬＫに基づいてカウント信号ＣＬＫ０Ｎ，ＣＬＫ０Ｔ，ＣＬＫ１Ｎ，ＣＬＫ１Ｔを生成する回路である。単位分周回路１２０〜１２３は、内部クロック信号ＣＬＫ，ＣＬＫＢ及び対応するカウント信号ＣＬＫ０Ｎ，ＣＬＫ０Ｔ，ＣＬＫ１Ｎ，ＣＬＫ１Ｔに基づいて、分周クロック信号ＰＣＬＫＦ０〜３，ＰＣＬＫＲ０〜３を生成する回路である。内部クロック信号ＣＬＫ，ＣＬＫＢについては単位分周回路１２０〜１２３に共通に供給される一方、カウント信号ＣＬＫ０Ｎ，ＣＬＫ０Ｔ，ＣＬＫ１Ｎ，ＣＬＫ１Ｔについては対応する２つの信号が単位分周回路１２０〜１２３にそれぞれ供給される。
【００４６】
具体的に説明すると、単位分周回路１２０は、カウント信号ＣＬＫ０Ｎ，ＣＬＫ１Ｎを受けて、分周クロック信号ＰＣＬＫＦ０，ＰＣＬＫＲ０を生成する。単位分周回路１２１は、カウント信号ＣＬＫ０Ｔ，ＣＬＫ１Ｎを受けて、分周クロック信号ＰＣＬＫＦ１，ＰＣＬＫＲ１を生成する。単位分周回路１２２は、カウント信号ＣＬＫ０Ｎ，ＣＬＫ１Ｔを受けて、分周クロック信号ＰＣＬＫＦ２，ＰＣＬＫＲ２を生成する。単位分周回路１２３は、カウント信号ＣＬＫ０Ｔ，ＣＬＫ１Ｔを受けて、分周クロック信号ＰＣＬＫＦ３，ＰＣＬＫＲ３を生成する。
【００４７】
図７は、カウンタ回路１１０の回路図である。
【００４８】
図７に示すように、カウンタ回路１１０は、内部クロック信号ＣＬＫに基づいて内部クロック信号ＣＬＫａＢを生成するＮＡＮＤゲート回路Ｇ０と、内部クロック信号ＣＬＫａＢを反転させることによって内部クロック信号ＣＬＫａを生成するインバータ回路Ｇ１を備える。ＮＡＮＤゲート回路Ｇ０の他方の入力ノードにはラッチ回路ＬＴ０の出力信号が供給される。ラッチ回路ＬＴ０はイネーブル信号ＰＣＬＫＥを受ける回路であり、イネーブル信号ＰＣＬＫＥがハイレベルであればラッチ回路ＬＴ０の出力もハイレベルに固定される。このため、イネーブル信号ＰＣＬＫＥがハイレベルであれば、内部クロック信号ＣＬＫａ，ＣＬＫａＢは、それぞれ内部クロック信号ＣＬＫと同相及び逆相の信号となる。
【００４９】
図８は、ラッチ回路ＬＴ０の回路図である。
【００５０】
図８に示すように、ラッチ回路ＬＴ０は、循環接続された２つのインバータ回路Ｇ２，Ｇ３と、入力ノードＩＮとインバータ回路Ｇ２の入力ノードとの間に接続されたトランスファゲート回路ＴＧ０と、インバータ回路Ｇ３の出力ノードとインバータ回路Ｇ２の入力ノードとの間に接続されたトランスファゲート回路ＴＧ１とを含む。トランスファゲート回路ＴＧ０，ＴＧ１は、イネーブルノードＥＮＴ，ＥＮＢに供給される信号に基づいて一方がオン状態、他方がオフ状態となる。図７に示すように、ラッチ回路ＬＴ０の入力ノードＩＮには反転されたイネーブル信号ＰＣＬＫＥが供給される。また、ラッチ回路ＬＴ０のイネーブルノードＥＮＴ，ＥＮＢには、内部クロック信号ＣＬＫ及びその反転信号が供給される。
【００５１】
図７に戻って、内部クロック信号ＣＬＫａ，ＣＬＫａＢは、ラッチ回路ＬＴ１，ＬＴ２を含むビット出力回路１１１と、ラッチ回路ＬＴ３，ＬＴ４を含むビット出力回路１１２に供給される。ラッチ回路ＬＴ１，ＬＴ３は、図８に示したラッチ回路ＬＴ０と同じ回路構成を有している。
【００５２】
ビット出力回路１１１は、ラッチ回路ＬＴ１，ＬＴ２が循環接続された構成を有している。これにより、ビット出力回路１１１から出力されるカウント信号ＣＬＫ０Ｎ，ＣＬＫ０Ｔは、内部クロック信号ＣＬＫの１サイクルごとに反転する。より具体的に説明すると、ラッチ回路ＬＴ２は、インバータ回路Ｇ４とＮＯＲゲート回路Ｇ５が循環接続された構成を有しており、ＮＯＲゲート回路Ｇ５の出力ノードとインバータ回路Ｇ４の入力ノードとの間には、トランスファゲート回路ＴＧ２が接続されている。トランスファゲート回路ＴＧ２は、内部クロック信号ＣＬＫａ，ＣＬＫａＢに同期してオン又はオフとなる。ＮＯＲゲート回路の他方の入力ノードには、リセット信号ＲＳＴが供給される。これにより、リセット信号ＲＳＴがハイレベルに活性化すると、カウント信号ＣＬＫ０Ｎはハイレベル、カウント信号ＣＬＫ０Ｔはローレベルに初期化される。さらに、ラッチ回路ＬＴ１とラッチ回路ＬＴ２との間には、内部クロック信号ＣＬＫａ，ＣＬＫａＢに同期して活性化されるクロックトインバータ回路Ｇ６が接続されている。かかる構成により、リセット信号ＲＳＴがローレベルに非活性化した後、内部クロック信号ＣＬＫが入力されると、１クロックサイクルごとにカウント信号ＣＬＫ０Ｎ，ＣＬＫ０Ｔの論理レベルが反転することになる。
【００５３】
ビット出力回路１１２は、基本的にビット出力回路１１１と同様の回路構成を有しているが、ラッチ回路ＬＴ３にフィードバックされる信号がビット出力回路１１１とは相違している。ビット出力回路１１２においては、ＮＯＲゲート回路Ｇ９の出力信号がラッチ回路ＬＴ３にフィードバックされる。ＮＯＲゲート回路Ｇ９には、カウント信号ＣＬＫ０Ｎ，ＣＬＫ１Ｎを受けるＮＡＮＤゲート回路Ｇ７の出力と、カウント信号ＣＬＫ０Ｔ，ＣＬＫ１Ｔを受けるＮＡＮＤゲート回路Ｇ８の出力が供給される。このため、リセット信号ＲＳＴがローレベルに非活性化した後、内部クロック信号ＣＬＫが入力されると、２クロックサイクルごとにカウント信号ＣＬＫ１Ｎ，ＣＬＫ１Ｔの論理レベルが反転することになる。
【００５４】
以上がカウンタ回路１１０の回路構成である。かかる構成により、カウンタ回路１１０は、カウント信号ＣＬＫ０Ｎ（ＣＬＫ０Ｔ）を下位ビットとし、カウント信号ＣＬＫ１Ｎ（ＣＬＫ１Ｔ）を上位ビットとするバイナリ信号を、内部クロック信号ＣＬＫの１クロックサイクルごとに更新する。このようにして生成されるカウント信号ＣＬＫ０Ｎ，ＣＬＫ０Ｔ，ＣＬＫ１Ｎ，ＣＬＫ１Ｔは、図６に示すように単位分周回路１２０〜１２３に供給される。
【００５５】
図９は、単位分周回路１２０の回路図である。
【００５６】
図９に示すように、単位分周回路１２０は、縦続接続された３つのラッチ回路ＬＴ５〜ＬＴ７を有している。ラッチ回路ＬＴ５は、インバータ回路Ｇ１０，Ｇ１１が循環接続された構成を有しており、インバータ回路Ｇ１１の出力ノードとインバータ回路Ｇ１０の入力ノードとの間にはトランスファゲート回路ＴＧ５が接続されている。ラッチ回路ＬＴ５への入力信号は、３入力のＮＡＮＤゲート回路Ｇ１６からトランスファゲート回路ＴＧ４を介して与えられる。ＮＡＮＤゲート回路Ｇ１６への入力信号は、イネーブル信号ＰＣＬＫＥ及びカウント信号ＣＬＫ０Ｎ，ＣＬＫ１Ｎである。
【００５７】
ラッチ回路ＬＴ６は、インバータ回路Ｇ１２及びＮＡＮＤゲート回路Ｇ１３が循環接続された構成を有しており、ＮＡＮＤゲート回路Ｇ１３の出力ノードとインバータ回路Ｇ１２の入力ノードとの間にはトランスファゲート回路ＴＧ７が接続されている。また、ＮＡＮＤゲート回路Ｇ１３の他方の入力ノードには、リセット信号ＲＳＴが供給される。ラッチ回路ＬＴ６への入力信号は、前段のラッチ回路ＬＴ５からトランスファゲート回路ＴＧ６を介して与えられる。
【００５８】
ラッチ回路ＬＴ７は、インバータ回路Ｇ１４，Ｇ１５が循環接続された構成を有しており、インバータ回路Ｇ１５の出力ノードとインバータ回路Ｇ１４の入力ノードとの間にはトランスファゲート回路ＴＧ９が接続されている。ラッチ回路ＬＴ７への入力信号は、前段のラッチ回路ＬＴ６からトランスファゲート回路ＴＧ８を介して与えられる。
【００５９】
トランスファゲート回路ＴＧ４〜ＴＧ９は、クロック信号ＣＬＫに基づいてオン状態又はオフ状態となる。このうち、トランスファゲート回路ＴＧ４，ＴＧ７，ＴＧ８は共通に制御され、トランスファゲート回路ＴＧ５，ＴＧ６，ＴＧ９は共通に制御される。トランスファゲート回路ＴＧ４，ＴＧ７，ＴＧ８の動作と、トランスファゲート回路ＴＧ５，ＴＧ６，ＴＧ９は相補であり、一方がオン状態となり他方がオフ状態となる。かかる構成により、縦続接続された３つのラッチ回路ＬＴ５〜ＬＴ７は、クロック信号ＣＬＫに同期してシフト動作を行うことになる。上述の通り、初段のラッチ回路ＬＴ５への入力信号はＮＡＮＤゲート回路Ｇ１６によって与えられる。ＮＡＮＤゲート回路Ｇ１６の出力がローレベルに活性化するのは４クロックサイクルに１回である。
【００６０】
ラッチ回路ＬＴ５，ＬＴ７の出力は、いずれもＮＡＮＤゲート回路Ｇ１７，Ｇ１８に供給される。ＮＡＮＤゲート回路Ｇ１７の出力信号は、縦続接続された３つのラッチ回路ＬＴ８〜ＬＴ１０の初段に供給される。一方、ＮＡＮＤゲート回路Ｇ１８の出力信号は、ラッチ回路ＬＴ１１に供給される。
【００６１】
図１０は、ラッチ回路ＬＴ８の回路図である。
【００６２】
図１０に示すように、ラッチ回路ＬＴ８は、図８に示したラッチ回路ＬＴ０のインバータ回路Ｇ３がＮＡＮＤゲート回路Ｇ１９に置き換えられた構成を有している。その他の回路構成は、図８に示したラッチ回路ＬＴ０と同じである。ＮＡＮＤゲート回路Ｇ１９の他方の入力ノードには、リセット信号ＲＳＴが供給される。図９に示すように、ラッチ回路ＬＴ８の出力信号はラッチ回路ＬＴ９に供給される。ラッチ回路ＬＴ９は、図８に示したラッチ回路ＬＴ０と同じ回路構成を有している。
【００６３】
図１１は、ラッチ回路ＬＴ１０の回路図である。
【００６４】
図１１に示すように、ラッチ回路ＬＴ１０は、循環接続されたインバータ回路Ｇ２０及びＮＯＲゲート回路Ｇ２１を備えている。ＮＯＲゲート回路Ｇ２１の出力ノードとインバータ回路Ｇ２０の入力ノードとの間にはトランスファゲート回路ＴＧ１０が接続されている。ＮＯＲゲート回路Ｇ２１の他方の入力ノードには、反転されたリセット信号ＲＳＴＢが供給される。また、インバータ回路Ｇ２０の入力ノードには、クロックトインバータ回路Ｇ２２を介してラッチ回路ＬＴ９の出力信号ＬＴ９ａが供給される。クロックトインバータ回路Ｇ２２とトランスファゲート回路ＴＧ１０は、内部クロック信号ＣＬＫＢに基づいて排他的に活性化される。
【００６５】
ラッチ回路ＬＴ１１についても基本的に図１１に示すラッチ回路ＬＴ１０と同じ回路構成を有している。ラッチ回路ＬＴ１０との違いは、クロック信号ＣＬＫＢの代わりにクロック信号ＣＬＫが供給される点、並びに、出力信号ＬＴ９ａの代わりにＮＡＮＤゲート回路Ｇ１８の出力信号Ｇ１８ａが供給される点である。
【００６６】
ラッチ回路ＬＴ１０，ＬＴ１１の出力は、それぞれ分周クロック信号ＰＣＬＫＦ０，ＰＣＬＫＲ０として用いられる。他の単位分周回路１２１〜１２３についても、ＮＡＮＤゲート回路Ｇ１６に供給されるカウント信号ＣＬＫ０Ｎ，ＣＬＫ０Ｔ，ＣＬＫ１Ｎ，ＣＬＫ１Ｔの組み合わせが異なる他は、図９に示した単位分周回路１２０と同じ回路構成を有している。
【００６７】
図１２は、分周回路１００の動作を説明するための波形図である。
【００６８】
図１２に示すように、分周クロック信号ＰＣＬＫＦ０〜３，ＰＣＬＫＲ０〜３の周波数は、内部クロック信号ＣＬＫ，ＣＬＫＢの周波数の１／４であり、互いに内部クロック信号ＣＬＫ，ＣＬＫＢの１／２クロックサイクルずつ位相がずれている。このような分周クロック信号ＰＣＬＫＦ０〜３，ＰＣＬＫＲ０〜３は、図３に示すデータ入出力回路３００に供給される。上述の通り、データ入出力回路３００にはパラレルシリアル変換回路Ｐ／Ｓ及びシリアルパラレル変換回路Ｓ／Ｐが含まれている。これにより、リード動作時においては分周クロック信号ＰＣＬＫＦ０〜３，ＰＣＬＫＲ０〜３に同期してパラレルシリアル変換が行われ、ライト動作時においては分周クロック信号ＰＣＬＫＦ０〜３，ＰＣＬＫＲ０〜３に同期してシリアルパラレル変換が行われる。
【００６９】
図１３は、逓倍回路２００の回路図である。
【００７０】
図１３に示すように、逓倍回路２００は、分周クロック信号ＰＣＬＫＦ０，ＰＣＬＫＲ０を合成することによって内部クロック信号ＰＣＬＫ０を生成するＮＡＮＤゲート回路Ｇ３０と、分周クロック信号ＰＣＬＫＦ１，ＰＣＬＫＲ１を合成することによって内部クロック信号ＰＣＬＫ１を生成するＮＡＮＤゲート回路Ｇ３１と、分周クロック信号ＰＣＬＫＦ２，ＰＣＬＫＲ２を合成することによって内部クロック信号ＰＣＬＫ２を生成するＮＡＮＤゲート回路Ｇ３２と、分周クロック信号ＰＣＬＫＦ３，ＰＣＬＫＲ３を合成することによって内部クロック信号ＰＣＬＫ３を生成するＮＡＮＤゲート回路Ｇ３３と、を備えている。
【００７１】
ＮＡＮＤゲート回路Ｇ３０は３入力のＮＡＮＤゲート回路であり、第１の入力ノードには分周クロック信号ＰＣＬＫＲ０が供給され、第２の入力ノードにはＮＡＮＤゲート回路Ｇ３４の出力信号が供給され、第３の入力ノードにはイネーブル信号ＭＤＷＬＶが供給される。ＮＡＮＤゲート回路Ｇ３４は、２入力のＮＡＮＤゲート回路であり、一方の入力ノードには分周クロック信号ＰＣＬＫＦ０が供給され、他方の入力ノードにはイネーブル信号ＭＤＷＬＶが供給される。かかる構成により、波形図である図１４に示すように、内部クロック信号ＰＣＬＫＲ０がハイレベルであり、且つ、内部クロック信号ＰＣＬＫＦ０がローレベルである期間だけ、内部クロック信号ＰＣＬＫ０がローレベルとなる。その他の期間においては、内部クロック信号ＰＣＬＫ０の論理レベルはハイレベルに固定される。ここで、内部クロック信号ＰＣＬＫＲと内部クロック信号ＰＣＬＫＦ０は、内部クロック信号ＣＬＫの１／２クロックサイクル分だけ位相がずれていることから、内部クロック信号ＰＣＬＫ０がローレベルとなる期間は、内部クロック信号ＣＬＫの１／２クロックサイクルの期間となる。この期間は、内部クロック信号ＣＬＫの４クロックサイクルごとに出現する。
【００７２】
他のＮＡＮＤゲート回路Ｇ３１〜Ｇ３３についても同様であり、生成される内部クロック信号ＰＣＬＫ１〜ＰＣＬＫ３の波形は図１４に示す通りとなる。
【００７３】
図１３に示すように、内部クロック信号ＰＣＬＫ０，ＰＣＬＫ１は、２入力のＮＡＮＤゲート回路Ｇ４０，Ｇ４１に供給される。ＮＡＮＤゲート回路Ｇ４０，Ｇ４１の出力信号はワイヤードオア接続された後、インバータ回路Ｇ４４に供給される。これにより、インバータ回路Ｇ４４は内部クロック信号ＰＣＬＫ０，ＰＣＬＫ１を合成した内部クロック信号ＰＣＬＫ４を出力する。ＮＡＮＤゲート回路Ｇ４０，Ｇ４１は論理的には同一の回路であるが、出力ノードと接地電源配線との間に直列接続された２つのＮチャンネル型ＭＯＳトランジスタへの入力位置が互いに逆転している。これは、内部クロック信号ＰＣＬＫ０のエッジが入力されてから内部クロック信号ＰＣＬＫ４のエッジが出力されるまでのタイミングと、内部クロック信号ＰＣＬＫ１のエッジが入力されてから内部クロック信号ＰＣＬＫ４のエッジが出力されるまでのタイミングを一致させるためである。
【００７４】
内部クロック信号ＰＣＬＫ２，ＰＣＬＫ３についても、２入力のＮＡＮＤゲート回路Ｇ４２，Ｇ４３に供給され、インバータ回路Ｇ４５から内部クロック信号ＰＣＬＫ５として出力される。
【００７５】
さらに、内部クロック信号ＰＣＬＫ４，ＰＣＬＫ５は、２入力のＮＡＮＤゲート回路Ｇ４６，Ｇ４７に供給される。ＮＡＮＤゲート回路Ｇ４６，Ｇ４７の出力信号はワイヤードオア接続され、内部クロック信号ＰＣＬＫＤとして出力される。ＮＡＮＤゲート回路Ｇ４６，Ｇ４７は論理的には同一の回路であるが、出力ノードと接地電源配線との間に直列接続された２つのＮチャンネル型ＭＯＳトランジスタへの入力位置が互いに逆転している。その理由は上述の通りである。
【００７６】
このような回路構成により、内部クロック信号ＰＣＬＫＤは図１４に示すように単相化され、内部クロック信号ＣＬＫと同じ周波数に復元される。このようにして生成された内部クロック信号ＰＣＬＫＤは、図３に示したストローブ回路８０に供給される。ストローブ回路８０には、内部データストローブ信号生成回路４００と、スキュー検出回路５００が含まれている。
【００７７】
図１５は、内部データストローブ信号生成回路４００の回路図である。
【００７８】
図１５に示すように、内部データストローブ信号生成回路４００は、３入力のＮＡＮＤゲート回路Ｇ３０ｒを有している。ＮＡＮＤゲート回路Ｇ３０ｒの第１の入力ノードには外部データストローブ信号ＤＱＳが供給され、第２及び第３の入力ノードにはイネーブル信号ＭＤＷＬＶが供給される。ＮＡＮＤゲート回路Ｇ３０ｒは、図１３に示したＮＡＮＤゲート回路Ｇ３０のレプリカである。したがって、ＮＡＮＤゲート回路Ｇ３０ｒのファンアウトは、ＮＡＮＤゲート回路Ｇ３０のファンアウトと実質的に一致するよう設計される。
【００７９】
ＮＡＮＤゲート回路Ｇ３０ｒの出力信号は、２入力のＮＡＮＤゲート回路Ｇ４０ｒ，Ｇ４１ｒに供給される。ＮＡＮＤゲート回路Ｇ４０ｒ，Ｇ４１ｒの出力信号はワイヤードオア接続された後、インバータ回路Ｇ４４ｒに供給される。ＮＡＮＤゲート回路Ｇ４０ｒ，Ｇ４１ｒの他方の入力ノードは、ハイレベルに固定されている。ＮＡＮＤゲート回路Ｇ４０ｒ，Ｇ４１ｒは、図１３に示したＮＡＮＤゲート回路Ｇ４０，Ｇ４１のレプリカである。したがって、ＮＡＮＤゲート回路Ｇ４０ｒ，Ｇ４１ｒのファンアウトは、ＮＡＮＤゲート回路Ｇ４０，Ｇ４１のファンアウトと実質的に一致するよう設計される。同様に、インバータ回路Ｇ４４ｒは、図１３に示したインバータ回路Ｇ４４のレプリカである。したがって、インバータ回路Ｇ４４ｒのファンアウトは、インバータ回路Ｇ４４のファンアウトと実質的に一致するよう設計される。
【００８０】
インバータ回路Ｇ４４ｒの出力信号は、２入力のＮＡＮＤゲート回路Ｇ４６ｒ，Ｇ４７ｒに供給される。ＮＡＮＤゲート回路Ｇ４６ｒ，Ｇ４７ｒの出力信号はワイヤードオア接続され、内部データストローブ信号ＩＤＱＳとして用いられる。ＮＡＮＤゲート回路Ｇ４６ｒ，Ｇ４７ｒの他方の入力ノードは、ハイレベルに固定されている。ＮＡＮＤゲート回路Ｇ４６ｒ，Ｇ４７ｒは、図１３に示したＮＡＮＤゲート回路Ｇ４６，Ｇ４７のレプリカである。したがって、ＮＡＮＤゲート回路Ｇ４６ｒ，Ｇ４７ｒのファンアウトは、ＮＡＮＤゲート回路Ｇ４６，Ｇ４７のファンアウトと実質的に一致するよう設計される。
【００８１】
このように、内部データストローブ信号生成回路４００は、逓倍回路２００の信号パスと同じ論理ゲート段数を有しており、且つ、対応するゲート回路のファンアウトが実質的に一致するよう設計されている。このため、逓倍回路２００が有する遅延量と、内部データストローブ信号生成回路４００が有する遅延量は実質的に一致する。このことは、逓倍回路２００の複数の入力ノードに分周クロック信号ＰＣＬＫＦ０〜３，ＰＣＬＫＲ０〜３のエッジがそれぞれ入力された後、逓倍回路２００の出力ノードから内部クロック信号ＰＣＬＫＤのエッジが出力されるまでの時間と、内部データストローブ信号生成回路４００の入力ノードに外部データストローブ信号ＤＱＳのエッジが入力された後、内部データストローブ信号生成回路４００の出力ノードから内部データストローブ信号ＩＤＱＳのエッジが出力されるまでの時間は、実質的に等しいことを意味する。
【００８２】
図１６は、スキュー検出回路５００の回路図である。
【００８３】
図１６に示すように、スキュー検出回路５００は、縦続接続された２つのラッチ回路ＬＴ１２，ＬＴ１３を有している。ラッチ回路ＬＴ１２は、インバータ回路Ｇ５０及びクロックトインバータ回路Ｇ５１が循環接続された構成を有している。クロックトインバータ回路Ｇ５１の動作は、内部データストローブ信号ＩＤＱＳによって制御される。クロックトインバータ回路Ｇ５１の低位側制御ノードＶＬには、インバータ回路Ｇ５２を介して内部データストローブ信号ＩＤＱＳが供給され、高位側制御ノードＶＨにはトランスファゲート回路ＴＧ１１を介して反転された内部データストローブ信号ＩＤＱＳが供給される。トランスファゲート回路ＴＧ１１は、常時オン状態である。これは、インバータ回路Ｇ５２による遅延を考慮し、低位側制御ノードＶＬに供給される信号と高位側制御ノードＶＨに供給される信号とが同時に変化するよう、タイミング調整するためである。
【００８４】
また、インバータ回路Ｇ５０の入力ノードには、クロックトインバータ回路Ｇ５３を介して内部クロック信号ＰＣＬＫＤが供給される。クロックトインバータ回路Ｇ５３の低位側制御ノードＶＬには、インバータ回路Ｇ５４を介して反転された内部データストローブ信号ＩＤＱＳが供給され、高位側制御ノードＶＨにはトランスファゲート回路ＴＧ１２を介して内部データストローブ信号ＩＤＱＳが供給される。トランスファゲート回路ＴＧ１２は、常時オン状態である。これも、インバータ回路Ｇ５４による遅延を考慮し、低位側制御ノードＶＬに供給される信号と高位側制御ノードＶＨに供給される信号とが同時に変化するよう、タイミング調整するためである。
【００８５】
インバータ回路Ｇ５０の出力信号は、クロックトインバータ回路Ｇ５５を介してラッチ回路ＬＴ１３に供給される。ラッチ回路ＬＴ１３は、インバータ回路Ｇ５６及びＮＡＮＤゲート回路Ｇ５７が循環接続された構成を有しており、ＮＡＮＤゲート回路Ｇ５７の出力ノードとインバータ回路Ｇ５６の入力ノードとの間にはトランスファゲート回路ＴＧ１３が接続されている。ＮＡＮＤゲート回路Ｇ５７の他方の入力ノードには、リセット信号ＲＳＴが供給される。クロックトインバータ回路Ｇ５５とトランスファゲート回路ＴＧ１３は、内部データストローブ信号ＩＤＱＳに同期して排他的に活性化される。
【００８６】
かかる構成により、内部データストローブ信号ＩＤＱＳがローレベルの期間においては、クロックトインバータ回路Ｇ５３は活性化しているが、クロックトインバータ回路Ｇ５５が非活性状態であることから、ラッチ回路ＬＴ１３に保持されているデータがスキュー検出信号ＳＫＥＷとして出力される。一方、内部データストローブ信号ＩＤＱＳがローレベルの期間においては、クロックトインバータ回路Ｇ５３が非活性化し、代わりにクロックトインバータ回路Ｇ５５が活性化する。このため、内部データストローブ信号ＩＤＱＳがローレベルからハイレベルに変化する時点における内部クロック信号ＰＣＬＫＤの論理レベルによって、スキュー検出信号ＳＫＥＷの論理レベルが決まる。
【００８７】
図１７は、スキュー検出回路５００の動作を説明するためのタイミング図である。
【００８８】
図１７に示す例においては、内部クロック信号ＰＣＬＫＤの立ち上がりエッジ＃５，＃１２を目標として、内部データストローブ信号ＩＤＱＳがローレベルからハイレベルに変化している。このうち、内部クロック信号ＰＣＬＫＤの立ち上がりエッジ＃５においては、内部クロック信号ＰＣＬＫＤよりも内部データストローブ信号ＩＤＱＳの方が先にハイレベルに変化していることから、スキュー検出信号ＳＫＥＷはローレベルとなる。一方、内部クロック信号ＰＣＬＫＤの立ち上がりエッジ＃１２においては、内部データストローブ信号ＩＤＱＳよりも内部クロック信号ＰＣＬＫＤの方が先にハイレベルに変化していることから、スキュー検出信号ＳＫＥＷはハイレベルとなる。
【００８９】
したがって、内部データストローブ信号ＩＤＱＳの変化タイミングを徐々に変化させることによって、スキュー検出信号ＳＫＥＷが切り替わるタイミングを探せば、両者のスキューをほぼゼロにすることが可能となる。このようにしてライトレベリング動作を行う。
【００９０】
ここで、内部クロック信号ＰＣＬＫＤは、分周クロック信号ＰＣＬＫＦ０〜３，ＰＣＬＫＲ０〜３に対して逓倍回路２００による遅延を有している。しかしながら、本実施形態では内部データストローブ信号ＩＤＱＳが外部データストローブ信号ＤＱＳに対して内部データストローブ信号生成回路４００による遅延を有しており、且つ、逓倍回路２００の遅延量と内部データストローブ信号生成回路４００の遅延量が実質的に等しいことから、上記のライトレベリング動作を実行すれば、分周クロック信号ＰＣＬＫＦ０〜３，ＰＣＬＫＲ０〜３と外部データストローブ信号ＤＱＳとの間のスキューをほぼゼロとすることが可能となる。このように、逓倍回路２００の遅延量に起因するライトレベリング動作時のオフセットがキャンセルされるため、正確なライトレベリング動作を行うことが可能となる。
【００９１】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００９２】
本願の半導体装置に含まれるメモリセルは、揮発性、不揮発性、及びそれらの混合でも構わない。
【００９３】
本願の技術思想は、信号伝送回路を有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式限られない。
【００９４】
本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
【００９５】
また、トランジスタとして電界効果トランジスタ（Field Effect Transistor; FET）を用いる場合、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
【００９６】
更に、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
【００９７】
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【００９８】
本発明によるデータ処理システムは、下記の特徴を有している。
［付記１］
半導体装置と、
前記半導体装置に接続されたコントローラと、を備え、
前記半導体装置は、
前記コントローラから外部クロック信号が供給されるクロック端子と、
前記外部クロック信号を分周することによって互いに位相が異なる複数の分周クロック信号を生成する分周回路と、
前記複数の分周クロック信号を逓倍することによって内部クロック信号を生成する逓倍回路と、
前記コントローラから外部データストローブ信号が供給されるデータストローブ端子と、
前記逓倍回路が有する遅延量を前記外部データストローブ信号に加えることによって内部データストローブ信号を生成する内部データストローブ信号生成回路と、
前記内部クロック信号と前記内部データストローブ信号とのスキューを測定するスキュー検出回路と、を備えるデータ処理システム。
［付記２］
前記逓倍回路は、前記複数の分周クロック信号がそれぞれ供給される第１の複数の入力ノードと、前記内部クロック信号が出力される第１の出力ノードとを有し、
前記内部データストローブ信号生成回路は、前記外部データストローブ信号が供給される第２の入力ノードと、前記内部データストローブ信号が出力される第２の出力ノードとを有し、
前記複数の第１の入力ノードのそれぞれから前記第１の出力ノードまでの論理ゲート段数と、前記第２の入力ノードから前記第２の出力ノードまでの論理ゲート段数は、互いに等しい、付記１に記載のデータ処理システム。
［付記３］
前記複数の第１の入力ノードのそれぞれから前記第２の出力ノードまでの間に接続された複数の論理ゲート回路のそれぞれのファンアウトと、前記第２の入力ノードから前記第２の出力ノードまでの間に接続された複数の論理ゲート回路のそれぞれのファンアウトは、互いに等しい、付記２に記載のデータ処理システム。
［付記４］
半導体装置と、
前記半導体装置に接続されたコントローラと、を備え、
前記半導体装置は、
前記コントローラから供給されるライトデータを内部データストローブ信号に同期して受信する入力バッファ回路と、
前記入力バッファ回路からシリアルに出力される前記ライトデータを複数の分周クロック信号に同期してシリアルパラレル変換するシリアルパラレル変換回路と、
前記複数の分周クロック信号を逓倍することによって内部クロック信号を生成する逓倍回路と、
前記コントローラから供給される外部データストローブ信号に基づいて前記内部データストローブ信号を生成する内部データストローブ信号生成回路と、
前記内部クロック信号と前記内部データストローブ信号とのスキューを測定するスキュー検出回路と、を備え、
前記逓倍回路の複数の入力ノードに前記複数の分周クロック信号のエッジがそれぞれ入力された後、前記逓倍回路の出力ノードから前記内部クロック信号のエッジが出力されるまでの時間は、前記内部データストローブ信号生成回路の入力ノードに前記外部データストローブ信号のエッジが入力された後、前記内部データストローブ信号生成回路の出力ノードから前記内部データストローブ信号のエッジが出力されるまでの時間と等しい、データ処理システム。
［付記５］
前記逓倍回路の前記複数の入力ノードのそれぞれから前記出力ノードまでの論理ゲート段数と、前記内部データストローブ信号生成回路の前記入力ノードから前記出力ノードまでの論理ゲート段数は、互いに等しい、付記４に記載のデータ処理システム。
［付記６］
前記逓倍回路の前記複数の入力ノードのそれぞれから前記出力ノードまでの間に接続された複数の論理ゲート回路のそれぞれのファンアウトと、前記内部データストローブ信号生成回路の前記入力ノードから前記出力ノードまでの間に接続された複数の論理ゲート回路のそれぞれのファンアウトは、互いに等しい、付記５に記載のデータ処理システム。
【符号の説明】
【００９９】
２        メモリモジュール
４        メモリコントローラ
６        モジュール基板
８        バス
１０      半導体装置
１１ａ，１１ｂ    クロック端子
１２ａ〜１２ｅ    コマンド端子
１３      アドレス端子
１４      データ入出力端子
１５ａ，１５ｂ    データストローブ端子
２１      クロック入力回路
２２      タイミング発生回路
３１      コマンド入力回路
３２      コマンドデコーダ
４１      アドレス入力回路
４２      アドレスラッチ回路
５１      ロウ系制御回路
５２      カラム系制御回路
５３      リードライト制御回路
５４      モードレジスタ
５４ａ    レジスタ
６１      ロウデコーダ
６２      カラムデコーダ
６３      センス回路
６４      データアンプ
７０      メモリセルアレイ
８０      ストローブ回路
１００    分周回路
１１０    カウンタ回路
１１１，１１２    ビット出力回路
１２０〜１２３    単位分周回路
２００    逓倍回路
３００    データ入出力回路
３１０    出力バッファ回路
３２０    入力バッファ回路
４００    内部データストローブ信号生成回路
５００    スキュー検出回路
Ｃ１，Ｃ２    周辺回路領域
ＣＫ，／ＣＫ  外部クロック信号
ＣＬＫ，ＣＬＫＢ    内部クロック信号
ＤＱＳ，／ＤＱＳ    外部データストローブ信号
ＩＤＱＳ  内部データストローブ信号
Ｐ／Ｓ    パラレルシリアル変換回路
ＰＣＬＫＤ    内部クロック信号
ＰＣＬＫＦ０〜３，ＰＣＬＫＲ０〜３    分周クロック信号
Ｓ／Ｐ    シリアルパラレル変換回路
ＳＫＥＷ  スキュー検出信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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