(57)【要約】【課題】フリーホイールダイオードとしてショットキーバリアダイオードＤＳＢ＃（＃＝ｐ，ｎ）とＰｉＮダイオードＤＰＮ＃とを並列接続したものを用いたとしても、必ずしもサージ電圧を低減できるとは限らないこと。【解決手段】ＰｉＮダイオードＤＰＮｐが構成される半導体チップＴＤｐと出力側の配線Ｌｏとは、ボンディングワイヤＷＤ１，インダクタンス素子２０およびボンディングワイヤＷＤ２を介して接続されている。一方、ショットキーバリアダイオードＤＳＢｐが構成される半導体チップＴＳｐと出力側の配線Ｌｏとは、ボンディングワイヤＷＳを介して接続されている。インダクタンス素子２０を設けることで、ＰｉＮダイオードＤＰＮｐの経路の方がインダクタンスが大きく設定されている。【選択図】      図７
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【特許請求の範囲】
【請求項１】
電流の流通方向を一方向に制限する整流機能を有する第１流通規制要素、および電流の流通経路を開閉する開閉機能を有する第２流通規制要素の直列接続体が直流電圧源に接続されて且つ、前記第１流通規制要素および前記第２流通規制要素の接続点に誘導性負荷が接続された回路に適用され、
前記第１流通規制要素は、前記整流機能を有する一対の整流素子である第１の整流素子および第２の整流素子の並列接続体を備え、
前記第１の整流素子に順方向電流が流れることによる少数キャリアの蓄積量は、前記第２の整流素子に順方向電流が流れることによる少数キャリアの蓄積量よりも少なく、
前記第１の整流素子の接合容量は、前記第２の整流素子の接合容量よりも大きく、
前記第２の整流素子の順方向電流の減少期間およびリカバリ電流が流れる期間の少なくとも一方の期間に、前記第１の整流素子の接合容量の放電がなされるようにタイミング設定をするタイミング設定手段を備えることを特徴とする誘導性負荷の駆動回路。
【請求項２】
前記タイミング設定手段は、前記第２の整流素子、前記直流電圧源、および前記誘導性負荷を備えるループ経路のインダクタンスを、前記第１の整流素子、前記直流電圧源、および前記誘導性負荷を備えるループ経路のインダクタンスよりも大きく設定するインダクタンス設定手段であることを特徴とする請求項１記載の誘導性負荷の駆動回路。
【請求項３】
前記インダクタンス設定手段は、前記第１の整流素子および前記第２の整流素子のうち前記直流電圧源側の端子と、前記直流電圧源とを、インダクタンス素子を介して接続することで実現されていることを特徴とする請求項２記載の誘導性負荷の駆動回路。
【請求項４】
前記インダクタンス設定手段は、前記第１の整流素子および前記直流電圧源間の配線の長さよりも前記第２の整流素子および前記直流電圧源間の配線の長さを長くすることで実現されていることを特徴とする請求項２または３記載の誘導性負荷の駆動回路。
【請求項５】
前記第１の整流素子および前記第２の整流素子のうち前記直流電圧源側の端子と、前記直流電圧源に接続される配線パターンとがボンディングワイヤによって接続されており、
前記第１の整流素子の前記直流電圧源側の端子に接続されるボンディングワイヤの長さよりも、前記第２の整流素子の前記直流電圧源側の端子に接続されるボンディングワイヤの長さの方が長いことを特徴とする請求項４記載の誘導性負荷の駆動回路。
【請求項６】
前記第１の整流素子および前記第２の整流素子のうち前記直流電圧源側の端子と、前記直流電圧源に接続される配線パターンとがボンディングワイヤによって接続されており、
前記第１の整流素子の前記直流電圧源側の端子に接続されるボンディングワイヤと前記配線パターンとの接続位置が、前記第２の整流素子の前記直流電圧源側の端子に接続されるボンディングワイヤと前記配線パターンとの接続位置よりも前記直流電圧源側に配置されていることを特徴とする請求項４または５記載の誘導性負荷の駆動回路。
【請求項７】
前記インダクタンス設定手段は、前記第１の整流素子および前記第２の整流素子のうち前記誘導性負荷側の端子と、前記誘導性負荷とを、インダクタンス素子を介して接続することで実現されることを特徴とする請求項２〜６のいずれか１項に記載の誘導性負荷の駆動回路。
【請求項８】
前記インダクタンス設定手段は、前記第１の整流素子および前記誘導性負荷間の配線の長さよりも前記第２の整流素子および前記誘導性負荷間の配線の長さを長くすることで実現されていることを特徴とする請求項２〜７のいずれか１項に記載の誘導性負荷の駆動回路。
【請求項９】
前記第１の整流素子および前記第２の整流素子のうち前記誘導性負荷側の端子と、前記誘導性負荷に接続される配線パターンとがボンディングワイヤによって接続されており、
前記第１の整流素子の前記誘導性負荷側の端子に接続されるボンディングワイヤの長さよりも、前記第２の整流素子の前記誘導性負荷側の端子に接続されるボンディングワイヤの長さの方が長いことを特徴とする請求項８記載の誘導性負荷の駆動回路。
【請求項１０】
前記第１の整流素子および前記第２の整流素子のうち前記誘導性負荷側の端子と、前記誘導性負荷に接続される配線パターンとがボンディングワイヤによって接続されており、
前記第１の整流素子の前記誘導性負荷側の端子に接続されるボンディングワイヤと前記配線パターンとの接続位置が、前記第２の整流素子の前記誘導性負荷側の端子に接続されるボンディングワイヤと前記配線パターンとの接続位置よりも前記誘導性負荷側に配置されていることを特徴とする請求項８または９記載の誘導性負荷の駆動回路。
【請求項１１】
前記第１の整流素子は、ショットキーバリアダイオードであり、
前記第２の整流素子は、Ｐ型半導体およびＮ型半導体を備えるダイオードであることを特徴とする請求項１〜１０のいずれか１項に記載の誘導性負荷の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流の流通方向を一方向に制限する整流機能を有する第１流通規制要素、および電流の流通経路を開閉する開閉機能を有する第２流通規制要素の直列接続体が直流電圧源に接続されて且つ、前記第１流通規制要素および前記第２流通規制要素の接続点に誘導性負荷が接続された回路に適用される誘導性負荷の駆動回路に関する。
【背景技術】
【０００２】
たとえば下記特許文献１に見られるように、フリーホイールダイオードとしてショットキーバリアダイオードとＰｉＮダイオードとを並列接続したものを用いるものも提案されている。これは、フリーホイールダイオードに流れる順方向電流がゼロとなった後に生じるサージ電圧を低減することを狙ったものである。
【０００３】
すなわち、ＰｉＮダイオードは、順方向電流が流れるに際して少数キャリアを蓄積するため、順方向電流がゼロとなることで、逆方向電流（リカバリ電流）が流れる。そして、このリカバリ電流が増加した後減少する際の減少速度が大きいほど、サージ電圧が大きくなる。これに対し、ショットキーバリアダイオードは、少数キャリアの蓄積がないと考えられるため、リカバリ電流自体は非常に少量である（あるいは存在しない）。このため、ショットキーバリアダイオードをフリーホイールダイオードに採用するなら、リカバリ電流に起因したサージ電圧を十分に低減することができる。
【０００４】
ただし、ショットキーバリアダイオードは、接合容量が大きいため、順方向電流がゼロとなった後、接合容量が充電される際の充電電流が大きくなり、これが回路の寄生インダクタに蓄積されるエネルギを増大させる。このため、接合容量と寄生インダクタとの共振電流が大きくなり、共振電流の変化に起因したサージ電圧が大きくなる。
【０００５】
こうした事情の踏まえ、上記特許文献１では、フリーホイールダイオードとしてショットキーバリアダイオードとＰｉＮダイオードとを並列接続したものを用いることで、リカバリ電流と共振電流との双方を低減し、サージを低減できるとしている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２７１２０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、上記のようにフリーホイールダイオードとしてショットキーバリアダイオードとＰｉＮダイオードとを並列接続したものを用いたとしても、必ずしもサージ電圧を低減できるとは限らないことが発明者らによって見出された。
【０００８】
本発明は、上記課題を解決する過程でなされたものであり、その目的は、電流の流通方向を一方向に制限する整流機能を有する第１流通規制要素、および電流の流通経路を開閉する開閉機能を有する第２流通規制要素の直列接続体が直流電圧源に接続されて且つ、前記第１流通規制要素および前記第２流通規制要素の接続点に誘導性負荷が接続された回路に適用される新たな誘導性負荷の駆動回路を提供することにある。
【課題を解決するための手段】
【０００９】
以下、上記課題を解決するための手段、およびその作用効果について記載する。
【００１０】
請求項１記載の発明は、電流の流通方向を一方向に制限する整流機能を有する第１流通規制要素、および電流の流通経路を開閉する開閉機能を有する第２流通規制要素の直列接続体が直流電圧源に接続されて且つ、前記第１流通規制要素および前記第２流通規制要素の接続点に誘導性負荷が接続された回路に適用され、前記第１流通規制要素は、前記整流機能を有する一対の整流素子である第１の整流素子および第２の整流素子の並列接続体を備え、前記第１の整流素子に順方向電流が流れることによる少数キャリアの蓄積量は、前記第２の整流素子に順方向電流が流れることによる少数キャリアの蓄積量よりも少なく、前記第１の整流素子の接合容量は、前記第２の整流素子の接合容量よりも大きく、前記第２の整流素子の順方向電流の減少期間およびリカバリ電流が流れる期間の少なくとも一方の期間に、前記第１の整流素子の接合容量の放電がなされるようにタイミング設定をするタイミング設定手段を備えることを特徴とする。
【００１１】
上記発明では、第１の整流素子と第２の整流素子とを備えることで、第２の整流素子のリカバリ電流を減少させることができ、ひいてはこれに起因したサージ電圧を低減することができる。しかも、タイミング設定手段を備えることで、第１の整流素子の接合容量が充電された後放電に転じた際に、放電電流を第２の整流素子を介して流すことができる。このため、駆動回路の寄生インダクタと接合容量との共振現象を抑制することができる。
【００１２】
請求項２記載の発明は、請求項１記載の発明において、前記タイミング設定手段は、前記第２の整流素子、前記直流電圧源、および前記誘導性負荷を備えるループ経路のインダクタンスを、前記第１の整流素子、前記直流電圧源、および前記誘導性負荷を備えるループ経路のインダクタンスよりも大きく設定するインダクタンス設定手段であることを特徴とする。
【００１３】
上記発明では、直流電流を流しつつもその位相をずらすことのできるインダクタンス成分の利用によって、タイミング設定手段を適切に構成することができる。
【００１４】
請求項３記載の発明は、請求項２記載の発明において、前記インダクタンス設定手段は、前記第１の整流素子および前記第２の整流素子のうち前記直流電圧源側の端子と、前記直流電圧源とを、インダクタンス素子を介して接続することで実現されていることを特徴とする。
【００１５】
タイミング設定手段に要求される位相のシフト量に応じたインダクタンスは、比較的大きくなりやすいため、配線長の調整のみによってタイミング設定手段に要求される位相のシフト量を満足することは、困難となる傾向がある。この点、上記発明では、インダクタンス素子を備えることで、インダクタンスを容易に大きくすることができる。
【００１６】
請求項４記載の発明は、請求項２または３記載の発明において、前記インダクタンス設定手段は、前記第１の整流素子および前記直流電圧源間の配線の長さよりも前記第２の整流素子および前記直流電圧源間の配線の長さを長くすることで実現されていることを特徴とする。
【００１７】
請求項５記載の発明は、請求項４記載の発明において、前記第１の整流素子および前記第２の整流素子のうち前記直流電圧源側の端子と、前記直流電圧源に接続される配線パターンとがボンディングワイヤによって接続されており、前記第１の整流素子の前記直流電圧源側の端子に接続されるボンディングワイヤの長さよりも、前記第２の整流素子の前記直流電圧源側の端子に接続されるボンディングワイヤの長さの方が長いことを特徴とする。
【００１８】
請求項６記載の発明は、請求項４または５記載の発明において、前記第１の整流素子および前記第２の整流素子のうち前記直流電圧源側の端子と、前記直流電圧源に接続される配線パターンとがボンディングワイヤによって接続されており、前記第１の整流素子の前記直流電圧源側の端子に接続されるボンディングワイヤと前記配線パターンとの接続位置が、前記第２の整流素子の前記直流電圧源側の端子に接続されるボンディングワイヤと前記配線パターンとの接続位置よりも前記直流電圧源側に配置されていることを特徴とする。
【００１９】
請求項７記載の発明は、請求項２〜６のいずれか１項に記載の発明において、前記インダクタンス設定手段は、前記第１の整流素子および前記第２の整流素子のうち前記誘導性負荷側の端子と、前記誘導性負荷とを、インダクタンス素子を介して接続することで実現されることを特徴とする。
【００２０】
タイミング設定手段に要求される位相のシフト量に応じたインダクタンスは、比較的大きくなりやすいため、配線長の調整のみによってタイミング設定手段に要求される位相のシフト量を満足することは、困難となる傾向がある。この点、上記発明では、インダクタンス素子を備えることで、インダクタンスを容易に大きくすることができる。
【００２１】
請求項８記載の発明は、請求項２〜７のいずれか１項に記載の発明において、前記インダクタンス設定手段は、前記第１の整流素子および前記誘導性負荷間の配線の長さよりも前記第２の整流素子および前記誘導性負荷間の配線の長さを長くすることで実現されていることを特徴とする。
【００２２】
請求項９記載の発明は、請求項８記載の発明において、前記第１の整流素子および前記第２の整流素子のうち前記誘導性負荷側の端子と、前記誘導性負荷に接続される配線パターンとがボンディングワイヤによって接続されており、前記第１の整流素子の前記誘導性負荷側の端子に接続されるボンディングワイヤの長さよりも、前記第２の整流素子の前記誘導性負荷側の端子に接続されるボンディングワイヤの長さの方が長いことを特徴とする。
【００２３】
請求項１０記載の発明は、請求項８または９記載の発明において、前記第１の整流素子および前記第２の整流素子のうち前記誘導性負荷側の端子と、前記誘導性負荷に接続される配線パターンとがボンディングワイヤによって接続されており、前記第１の整流素子の前記誘導性負荷側の端子に接続されるボンディングワイヤと前記配線パターンとの接続位置が、前記第２の整流素子の前記誘導性負荷側の端子に接続されるボンディングワイヤと前記配線パターンとの接続位置よりも前記誘導性負荷側に配置されていることを特徴とする。
【００２４】
請求項１１記載の発明は、請求項１〜１０のいずれか１項に記載の発明において、前記第１の整流素子は、ショットキーバリアダイオードであり、前記第２の整流素子は、Ｐ型半導体およびＮ型半導体を備えるダイオードであることを特徴とする。
【図面の簡単な説明】
【００２５】
【図１】第１の実施形態にかかる駆動回路の回路構成を示す図。
【図２】同実施形態の構成の技術的根拠を示すタイムチャート。
【図３】同実施形態にかかる原理説明のための回路図。
【図４】同実施形態にかかるダイオードの電圧降下特性を示す図。
【図５】同実施形態にかかる駆動回路の構成を示す図。
【図６】第２の実施形態にかかる駆動回路の構成を示す図。
【図７】第３の実施形態にかかる駆動回路の構成を示す図。
【図８】第４の実施形態にかかる駆動回路の構成を示す図。
【発明を実施するための形態】
【００２６】
＜第１の実施形態＞
以下、本発明にかかる誘導性負荷の駆動回路を車載主機を駆動対象とする駆動回路に適用した第１の実施形態について、図面を参照しつつ説明する。
【００２７】
図１に、本実施形態にかかるシステム構成を示す。
【００２８】
図示されるモータジェネレータ１０は、車載主機であり、その回転子が駆動輪に機械的に連結されている。モータジェネレータ１０としては、たとえば３相同期機等を採用することができる。
【００２９】
モータジェネレータ１０は、インバータＩＮＶおよびコンバータＣＮＶを介して高電圧バッテリ１２に接続されている。高電圧バッテリ１２は、正常時におけるその開放端電圧がたとえば百Ｖ以上となるものである。
【００３０】
インバータＩＮＶは、スイッチング素子Ｓｗｐおよびスイッチング素子Ｓｗｎの直列接続体を３組備えており、これらの接続点のそれぞれには、モータジェネレータ１０のＵ相、Ｖ相およびＷ相のそれぞれが接続されている。
【００３１】
一方、コンバータＣＮＶは、コンデンサ１５と、コンデンサ１５に並列接続されるスイッチング素子Ｓｗｐおよびスイッチング素子Ｓｗｎの直列接続体と、スイッチング素子Ｓｗｐおよびスイッチング素子Ｓｗｎの接続点と高電圧バッテリ１２の正極との間に接続されるインダクタ１４とを備えている。なお、高電圧バッテリ１２には、コンデンサ１３が並列接続されている。
【００３２】
上記スイッチング素子Ｓｗｐ，Ｓｗｎは、いずれも絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）によって構成されている。また、スイッチング素子Ｓｗ＃（＃＝ｐ，ｎ）には、フリーホイールダイオードが並列接続されている。ここで、本実施形態では、フリーホイールダイオードを、ショットキーバリアダイオードＤＳＢ＃およびＰｉＮダイオードＤＰＮ＃の並列接続体とする。なお、本実施形態では、スイッチング素子Ｓｗｐ、ＰｉＮダイオードＤＰＮｐおよびショットキーバリアダイオードＤＳＢｐは、配線Ｌｐを介して高電位側のバスバＢｐに接続され、スイッチング素子Ｓｗｎ、ＰｉＮダイオードＤＰＮｎおよびショットキーバリアダイオードＤＳＢｎは、配線Ｌｎを介して低電位側のバスバＢｎに接続されている。また、スイッチング素子Ｓｗｐ、ＰｉＮダイオードＤＰＮｐおよびショットキーバリアダイオードＤＳＢｐの並列接続体と、スイッチング素子Ｓｗｎ、ＰｉＮダイオードＤＰＮｎおよびショットキーバリアダイオードＤＳＢｎの並列接続体とは、配線Ｌｏを介してバスバＢｏに接続されている。
【００３３】
上記ＰｉＮダイオードＤＰＮ＃は、Ｐ型半導体およびＮ型半導体の間に真性半導体を挟んだ３層構造の半導体である。一方、ショットキーバリアダイオードＤＳＢ＃は、金属と半導体との２層によって生じるショットキー障壁を利用したものである。ここで、ＰｉＮダイオードＤＰＮ＃は、少数キャリアと多数キャリアとの双方によって電荷を移動させるものである一方、ショットキーバリアダイオードＤＳＢ＃は、多数キャリアのみによって電荷を移動させるものである。このため、順方向電流が流れることにより、ＰｉＮダイオードＤＰＮ＃においては少数キャリアの蓄積が生じる一方、ショットキーバリアダイオードＤＳＢ＃においては、少数キャリアの蓄積現象は無視できる（生じない）。これに対し、順方向バイアスから逆方向バイアスに切り替えられた際のショットキーバリアダイオードＤＳＢ＃の接合容量は、ＰｉＮダイオードＤＰＮ＃と比較して大きい。
【００３４】
本実施形態では、ＰｉＮダイオードＤＮＰ＃とショットキーバリアダイオードＤＳＢ＃との協働で、順方向バイアスの印加から逆方向バイアスの印加に切り替えられた際のサージ電圧を低減すべく、ＰｉＮダイオードＤＮＰ＃の電気経路のインダクタンスを、ショットキーバリアダイオードＤＳＢ＃の電気経路のインダクタンスよりも大きくなるように設定した。これは、図２に示すシミュレーション結果に基づく設定である。
【００３５】
図２（ａ）〜図２（ｆ）のそれぞれは、先の図１に示す回路において、ＰｉＮダイオードＤＰＮｐを配線Ｌｐ，Ｌｏに接続する経路（ＰｉＮダイオードＤＰＮｎを配線Ｌｎ，Ｌｏに接続する経路）について、そのインダクタンスを様々に設定した場合を示している。この際、ショットキーバリアダイオードＤＳＢｐを配線Ｌｐ，Ｌｏに接続する経路（ショットキーバリアダイオードＤＳＢｎを配線Ｌｎ，Ｌｏに接続する経路）のインダクタンスは、図２（ａ）におけるＰｉＮダイオードＤＰＮｐを配線Ｌｐ，Ｌｏに接続する経路（ＰｉＮダイオードＤＰＮｎを配線Ｌｎ，Ｌｏに接続する経路）のインダクタンスに固定した。なお、図中、ショットキーバリアダイオードＤＳＢ＃を流れる電流を電流Ｉ（ＤＳＢ）とし、ＰｉＮダイオードＤＰＮ＃を流れる電流を電流Ｉ（ＤＰＮ）とし、「Ｉ（ＤＳＢ）＋Ｉ（ＤＰＮ）＝Ｉ」とした。また、スイッチング素子Ｓｗｐ，Ｓｗｎのうちターンオンしない側の電圧を電圧Ｖ（ＩＧＢＴ）とした。
【００３６】
図示されるように、ＰｉＮダイオードＤＰＮ＃を配線Ｌｏ，Ｌ＃に接続する経路のインダクタンスを、ショットキーバリアダイオードＤＳＢ＃を配線Ｌｏ，Ｌ＃に接続する経路のインダクタンスよりも大きくすることで、サージ電圧の低減効果が生じることがわかる。
【００３７】
発明者らは、その理由を次のように考えた。図３（ａ）に示すように、ＰｉＮダイオードＤＰＮｐおよびショットキーバリアダイオードＤＳＢｐに順方向電流が流れる状況下、図３（ｂ）に示すように、スイッチング素子Ｓｗｎをオン状態に切り替えることを考える。この場合、スイッチング素子Ｓｗｎの入力端子および出力端子間の電圧が低下するに伴って、ＰｉＮダイオードＤＰＮｐおよびショットキーバリアダイオードＤＳＢｐの逆方向バイアスが大きくなる。そしてこれにより、順方向電流が減少しやがてゼロになることで、図３（ｂ）に示すように、逆方向電流が流れる。
【００３８】
ここで、ＰｉＮダイオードＤＰＮｐに逆方向電流が流れるのは、順方向電流が流れていた際の少数キャリアの蓄積に起因したものであり、逆方向電流はリカバリ電流である。一方、ショットキーバリアダイオードＤＳＢｐを介して逆方向電流が流れるのは、ショットキーバリアダイオードＤＳＢｐの接合容量が充電されることによるものであり、逆方向電流は充電電流である。上記逆方向電流が流れ、これが増加することで、バスバＢｐの寄生インダクタｐｌに逆起電圧が生じるものの、この逆起電圧は、スイッチング素子Ｓｗｐおよびスイッチング素子Ｓｗｎの直列接続体の印加電圧を減少させる極性を有する。
【００３９】
一方、ショットキーバリアダイオードＤＳＢｐの接合容量の充電電圧が上昇することで、ショットキーバリアダイオードＤＳＢｐの接合容量の電荷が放電される。この放電電流が寄生インダクタｐｌに流れる場合、寄生インダクタｐｌには、逆起電圧が生じる。この逆起電圧は、スイッチング素子Ｓｗｐおよびスイッチング素子Ｓｗｎの直列接続体の印加電圧を増加させる極性を有する。このように、ショットキーバリアダイオードＤＳＢｐの接合容量の充電電荷の放電先がバスバＢｏ側になる場合、寄生インダクタｐｌと接合容量との共振現象によって、スイッチング素子Ｓｗｐおよびスイッチング素子Ｓｗｎの直列接続体の両端の電圧が大きく変動する。これが、図２（ａ）に示す現象を生じさせる一因であると考えられる。
【００４０】
これに対し、図３（ｃ）に示すように、接合容量の充電電荷がＰｉＮダイオードＤＰＮｐのリカバリ電流の流通経路を介して放電される場合、接合容量の充電電荷の放電に伴って寄生インダクタｐｌにエネルギが蓄積される事態を抑制または回避することができる。このため、接合容量と寄生インダクタｐｌとの共振現象を抑制または回避することができる。
【００４１】
実際、図２（ａ）に示す例では、ショットキーバリアダイオードＤＳＢ＃を流れる順方向電流がゼロとなることで接合容量が充電されるよりも随分前に、ＰｉＮダイオードＤＰＮ＃の順方向電流がゼロとなることでリカバリ電流が流れている。このため、ショットキーバリアダイオードＤＳＢ＃の接合容量の放電に際して、ＰｉＮダイオードＤＰＮ＃のリカバリ電流が小さく、接合容量の放電経路としてＰｉＮダイオードＤＰＮ＃を利用することが制限されている。
【００４２】
これに対し、図２（ｂ）〜図２（ｆ）においては、接合容量の充電電荷の放電開始がＰｉＮダイオードＤＰＮ＃の順方向電流の減少期間となっている。このため、接合容量の放電電荷をＰｉＮダイオードＤＰＮ＃の順方向電流の減少やリカバリ電流によって補償することができ、ひいては、接合容量の放電電荷が寄生インダクタｐｌに充電される事態を好適に抑制することができる。そしてこれにより、ショットキーバリアダイオードＤＳＢ＃の接合容量と寄生インダクタｐｌとの共振現象に起因したサージ電圧を好適に抑制することができる。
【００４３】
また、ＰｉＮダイオードＤＰＮ＃のリカバリ電流が減少する際に生じるサージ電圧については、リカバリ電流の量を減少させることで低減することができる。すなわち、リカバリ電流は、順方向電流の大きさが小さくなることで減少させることができる。そして、これは、ショットキーバリアダイオードＤＳＢ＃を並列接続することで可能となる。ショットキーバリアダイオードＤＳＢ＃の順方向電流とＰｉＮダイオードＤＰＮ＃の順方向電流とは、図４に示すように、互いの順方向電圧降下Ｖｆが同一となるように分担される。このため、ショットキーバリアダイオードＤＳＢ＃およびＰｉＮダイオードＤＰＮ＃の順方向電流と順方向電圧降下との関係を適宜調節することで、ＰｉＮダイオードＤＰＮ＃の順方向電流の割合を適宜選択することができる。そしてこれにより、ＰｉＮダイオードＤＰＮ＃のリカバリ電流を減少させることができることから、同一のスイッチング速度の場合、リカバリ電流の減少速度を低減することができ、ひいてはリカバリ電流の減少に起因したサージ電圧を低減することができる。
【００４４】
図５に、上記観点を踏まえた本実施形態にかかる回路構成を示す。
【００４５】
図示されるように、基板ＰＢには、スイッチング素子Ｓｗｐを構成する半導体チップＴＩｐ、ショットキーバリアダイオードＤＳＢｐを構成する半導体チップＴＳｐおよびＰｉＮダイオードＤＰＮｐを構成する半導体チップＴＤｐが形成されている。そして、半導体チップＴＩｐのコレクタ領域（図中、裏面側）と、半導体チップＴＳｐおよび半導体チップＴＤｐのそれぞれのカソード領域（図中、裏面側）とは、配線パターンによって形成されたコレクタ端子ＣＴｐに接続されている。
【００４６】
また、基板ＰＢには、スイッチング素子Ｓｗｎを構成する半導体チップＴＩｎ、ショットキーバリアダイオードＤＳＢｎを構成する半導体チップＴＳｎおよびＰｉＮダイオードＤＰＮｎを構成する半導体チップＴＤｎが形成されている。そして、半導体チップＴＩｎのコレクタ領域（図中、裏面側）と、半導体チップＴＳｎおよび半導体チップＴＤｎのそれぞれのカソード領域（図中、裏面側）とは、配線パターンによって形成されたコレクタ端子ＣＴｎに接続されている。
【００４７】
上記半導体チップＴＩｐ，ＴＩｎのそれぞれのゲート領域は、各別のボンディングワイヤＷｇを介して、配線パターンによって形成された各別のゲート端子ＧＴに接続されている。また、半導体チップＴＩｐのエミッタ領域は、ボンディングワイヤＷＩを介してコレクタ端子ＣＴｎに接続され、半導体チップＴＳｐのアノード領域は、ボンディングワイヤＷＳを介してコレクタ端子ＣＴｎに接続され、半導体チップＴＤｐのアノード領域は、ボンディングワイヤＷＤを介してコレクタ端子ＣＴｎに接続されている。一方、半導体チップＴＩｎのエミッタ領域は、ボンディングワイヤＷＩを介して、配線パターンによって形成されたエミッタ端子ＥＴに接続され、半導体チップＴＳｎのアノード領域は、ボンディングワイヤＷＳを介してエミッタ端子ＥＴに接続され、半導体チップＴＤｐのアノード領域は、ボンディングワイヤＷＤを介してエミッタ端子ＥＴに接続されている。
【００４８】
上記コレクタ端子ＣＴｐのうち、半導体チップＴＩｐ側に、高電位側のバスバＢｐに接続されるボンディングワイヤ（配線Ｌｐ）が接続されている。また、上記コレクタ端子ＣＴｎのうち、半導体チップＴＩｎ側に、バスバＢｏに接続されるボンディングワイヤ（配線Ｌｏ）が接続されている。さらに、エミッタ端子ＥＴのうち、ボンディングワイヤＷＩの接続箇所側に、低電位側のバスバＢｎに接続されるボンディングワイヤ（配線Ｌｎ）が接続されている。
【００４９】
こうした回路構成において、本実施形態では、ＰｉＮダイオードＤＰＮ＃の経路の寄生インダクタのインダクタンスを増大させるインダクタンス設定手段が、次のようにして構成されている。すなわち、まず第１に、ボンディングワイヤＷＤの長さを、ボンディングワイヤＷＳの長さよりも長くしている。これにより、半導体チップＴＤｐのエミッタ領域とコレクタ端子ＣＴｎとの間の電気経路の寄生インダクタのインダクタンスが、半導体チップＴＳｐのエミッタ領域とコレクタ端子ＣＴｎとの間の電気経路の寄生インダクタのインダクタンスよりも大きくなる。同様に、半導体チップＴＤｎのエミッタ領域とエミッタ端子ＥＴとの間の電気経路の寄生インダクタのインダクタンスが、半導体チップＴＳｎのエミッタ領域とエミッタ端子ＥＴとの間の電気経路の寄生インダクタのインダクタンスよりも大きくなる。
【００５０】
さらに、バスバＢｐに接続される配線Ｌｐとコレクタ端子ＣＴｐとの接続箇所を、半導体チップＴＳｐの方が半導体チップＴＤｐよりも近くなるように設定した。これにより、半導体チップＴＤｐとバスバＢｐとの間の電気経路の寄生インダクタのインダクタンスが、半導体チップＴＳｐとバスバＢｐとの間の電気経路の寄生インダクタのインダクタンスよりも大きくなる。
【００５１】
また、バスバＢｏに接続される配線Ｌｏとコレクタ端子ＣＴｎとの接続箇所を、半導体チップＴＳｎの方が半導体チップＴＤｎよりも近くなるように設定した。これにより、半導体チップＴＤｎや半導体チップＴＤｐとバスバＢｏとの間の電気経路の寄生インダクタのインダクタンスが、半導体チップＴＳｎや半導体チップＴＳｐとバスバＢｎとの間の電気経路の寄生インダクタのインダクタンスよりも大きくなる。
【００５２】
また、バスバＢｎに接続される配線Ｌｎとエミッタ端子ＥＴとの接続箇所を、ボンディングワイヤＷＳとエミッタ端子ＥＴとの接続箇所の方がボンディングワイヤＷＤとエミッタ端子ＥＴとの接続箇所よりも近くなるように設定した。これにより、半導体チップＴＤｎとバスバＢｎとの間の電気経路の寄生インダクタのインダクタンスが、半導体チップＴＳｎとバスバＢｎとの間の電気経路の寄生インダクタのインダクタンスよりも大きくなる。
＜第２の実施形態＞
以下、第２の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。
【００５３】
図６に、本実施形態にかかる回路構成を示す。なお、図６において、先の図５に示した部材に対応するものについては、便宜上同一の符号を付している。
【００５４】
本実施形態では、ボンディングワイヤＷＤの長さとボンディングワイヤＷＳの長さとの間に特に差を設けない。
【００５５】
これに対し、以下の設定については、先の第１の実施形態と同様とする。すなわち、第１に、バスバＢｐに接続される配線Ｌｐとコレクタ端子ＣＴｐとの接続箇所を、半導体チップＴＳｐの方が半導体チップＴＤｐよりも近くなるようにする設定である。第２に、バスバＢｏに接続される配線Ｌｏとコレクタ端子ＣＴｎとの接続箇所を、半導体チップＴＳｎの方が半導体チップＴＤｎよりも近くなるようにする設定である。第３に、バスバＢｎに接続される配線Ｌｎとエミッタ端子ＥＴとの接続箇所を、ボンディングワイヤＷＳとの接続箇所の方がボンディングワイヤＷＤとの接続箇所よりも近くなるようにする設定である。これは、第１に、配線Ｌｐを半導体チップＴＩｐ側に配置し、配線Ｌｏを半導体チップＴＩｎ側に配置し、配線ＬｎをボンディングワイヤＷＩとエミッタ端子ＥＴとの接続箇所側に配置することで実現されている。特に、本実施形態では、半導体チップＴＤ＃と半導体チップＴＳ＃との間の距離を、半導体チップＴＩ＃と半導体チップＴＳ＃との間の距離よりも長くする。
【００５６】
これにより、半導体チップＴＤｐとバスバＢｐとの間の電気経路の寄生インダクタのインダクタンスが、半導体チップＴＳｐとバスバＢｐとの間の電気経路の寄生インダクタのインダクタンスよりも大きくなる。また、半導体チップＴＤｎや半導体チップＴＤｐとバスバＢｏとの間の電気経路の寄生インダクタのインダクタンスが、半導体チップＴＳｎや半導体チップＴＳｐとバスバＢｏとの間の電気経路の寄生インダクタのインダクタンスよりも大きくなる。また、半導体チップＴＤｎとバスバＢｎとの間の電気経路の寄生インダクタのインダクタンスが、半導体チップＴＳｎとバスバＢｎとの間の電気経路の寄生インダクタのインダクタンスよりも大きくなる。
＜第３の実施形態＞
以下、第３の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。
【００５７】
図７に、本実施形態にかかる回路構成を示す。なお、図７において、先の図５に示した部材に対応するものについては、便宜上同一の符号を付している。
【００５８】
本実施形態では、ボンディングワイヤＷＤの長さをボンディングワイヤＷＳの長さよりも長くすることに代えて、半導体チップＴＤｐとコレクタ端子ＣＴｎとの間の電気経路と、半導体チップＴＤｎとエミッタ端子ＥＴとの間の電気経路とのそれぞれに、インダクタンス素子２０を備える。すなわち、半導体チップＴＤｐのエミッタ領域は、インダクタンス素子２０に接触する電極３０にボンディングワイヤＷＤ１を介して接続され、この電極３０は、ボンディングワイヤＷＤ２を介してコレクタ端子ＣＴｎに接続されている。また、半導体チップＴＤｎのエミッタ領域は、インダクタンス素子２０に接触する電極３０にボンディングワイヤＷＤ１を介して接続され、この電極３０は、ボンディングワイヤＷＤ２を介してエミッタ端子ＥＴに接続されている。
【００５９】
このように、インダクタンス素子２０を備えることで、半導体チップＴＤｐとコレクタ端子ＣＴｎとの間の電気経路や、半導体チップＴＤｎとエミッタ端子ＥＴとの間の電気経路のインダクタンスを十分に大きくすることができる。これに対し、配線の寄生インダクタンスを過度に大きくする場合、配線長（ボンディングワイヤＷＤ等の長さ）を過度に長くする必要が生じ、ひいては配線抵抗等による損失増大につながったり、回路規模の増大を招いたりする懸念が生じる。このため、インダクタンス素子２０を設けることは、電気経路のインダクタンスをある程度大きくするうえでは特に有効な設定となる。
＜第４の実施形態＞
以下、第４の実施形態について、先の第３の実施形態との相違点を中心に図面を参照しつつ説明する。
【００６０】
図８に、本実施形態にかかる回路構成を示す。なお、図８において、先の図７に示した部材に対応するものについては、便宜上同一の符号を付している。
【００６１】
図示されるように、本実施形態では、インダクタンス素子２０を、基板ＰＢに対して外付けした。詳しくは、インダクタンス素子２０を、基板ＰＢの外部の電極４０上に形成し、ボンディングワイヤＷＤ１，ＷＤ２を用いて、半導体チップＴＤｐ，ＴＤｎやエミッタ端子ＥＴに接続した。
＜その他の実施形態＞
なお、上記各実施形態は、以下のように変更して実施してもよい。
【００６２】
「インダクタンス設定手段について」
上記第１の実施形態（図５）において、ボンディングワイヤＷＤのみによってインダクタンスを十分に確保できるなら、ショットキーバリアダイオードＤＳＢ＃が形成された半導体チップＴＳ＃とＰｉＮダイオードＤＰＮが形成されたチップＴＤ＃との配置を逆としてもよい。同様の理由から、第３の実施形態（図７）や第４の実施形態（図８）において、ショットキーバリアダイオードＤＳＢ＃が形成された半導体チップＴＳ＃とＰｉＮダイオードＤＰＮが形成されたチップＴＤ＃との配置を逆としてもよい。
【００６３】
上記第１の実施形態（図５）や第２の実施形態（図６）では、ＰｉＮダイオードＤＰＮ＃のアノード側の配線長を長く設定することでインダクタンス設定手段を構成したが、カソード側であってもよく、また双方であってもよい。
【００６４】
上記第３の実施形態（図７）や第４の実施形態（図８）では、ＰｉＮダイオードＤＰＮ＃のアノード側にインダクタンス素子２０を接続したが、カソード側であってもよく、また双方であってもよい。
【００６５】
インダクタンス素子２０を備えるものや、配線長を調節するものに限らない。たとえば配線の断面積を、ショットキーバリアダイオードＤＳＢ＃用とＰｉＮダイオードＤＰＮ＃用とで相違させるものであってもよい。
【００６６】
ＰｉＮダイオードＤＰＮ＃のリカバリ電流がピークとなるタイミングを、ショットキーバリアダイオードＤＳＢ＃の接合容量の放電電流がピークとなるタイミングよりも遅延させる手段に限らない。これらのピークのタイミングの前後関係が逆転したとしても、ＰｉＮダイオードＤＰＮ＃のリカバリ電流が流れる期間に、ショットキーバリアダイオードＤＳＢ＃の接合容量の放電（図３（ｃ））がなされるなら、共振現象を抑制することはできる。
【００６７】
「タイミング設定手段について」
バスバＢｏおよびバスバＢ＃（＃＝ｐ，ｎ）とＰｉＮダイオードＤＰＮ＃との間の電気経路のインダクタンスの方がバスバＢｏおよびバスバＢ＃とショットキーバリアダイオードＤＳＢ＃との間の電気経路のインダクタンスよりも大きく設定するもの（インダクタンス設定手段）などに限らない。たとえば、ショットキーバリアダイオードＤＳＢ＃（＃＝ｐ，ｎ）とＰｉＮダイオードＤＰＮ＃のオン抵抗等の設定によって、ＰｉＮダイオードＤＰＮ＃のリカバリ電流が流れる期間に、ショットキーバリアダイオードＤＳＢ＃の接合容量の放電（図３（ｃ））がなされるように調整するものであってもよい。
【００６８】
「第１の整流素子、第２の整流素子について」
第１の整流素子がショットキーバリアダイオードＤＳＢ＃（＃＝ｐ，ｎ）であって且つ、第２の整流素子がＰｉＮダイオードＤＰＮ＃であるものに限らない。要は、第２の整流素子として、接合容量が比較的小さいものの少数キャリアの蓄積量が多くなるものを採用するなら、リカバリ電流に起因したサージを抑制するうえで、少数キャリアの蓄積量の少ない第１の整流素子を並列接続することが有効である。この際、第１の整流素子の接合容量が大きいなら、共振に起因したサージを抑制すべくタイミング設定手段を設けることが有効である。
【００６９】
「第１流通規制要素、第２流通規制要素について」
たとえば、先の図１に示したコンバータＣＮＶにおいて、高電位側のスイッチング素子Ｓｗｐを削除することで昇圧チョッパ回路を構成してもよい。この場合、第１流通規制要素が、ショットキーバリアダイオードＤＳＢｐおよびＰｉＮダイオードＤＰＮｐの並列接続体となり、第２流通規制要素が、スイッチング素子Ｓｗｎ，ショットキーバリアダイオードＤＳＢｎおよびＰｉＮダイオードＤＰＮｎの並列接続体となる。またたとえば、先の図１に示したコンバータＣＮＶにおいて、低電位側のスイッチング素子Ｓｗｎを削除することで降圧チョッパ回路を構成してもよい。
【００７０】
「誘導性負荷について」
モータジェネレータ１０としては、車載主機に限らない。
【００７１】
コンバータＣＮＶを構成するインダクタ１４や、モータジェネレータ１０の固定子巻線に限らない。たとえば、高電圧バッテリ１２の電圧を降圧して車載補機バッテリに印加する降圧コンバータのインダクタであってもよい。
【符号の説明】
【００７２】
ＤＳＢｐ，ＤＳＢｎ…ショットキーバリアダイオード（第１の整流素子の一実施形態）、ＤＰＮｐ，ＤＰＮｎ…ＰｉＮダイオード（第２の整流素子の一実施形態）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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