(57)【要約】【課題】イメージセンサにより、自然で美しい画像を取得することができる。【解決手段】画素の光電変換部で得られた電荷に対応して電荷保持部に保持された電圧である信号レベルと、リセットされたときの電荷保持部の電圧であるリセットレベルの差分を算出して画素信号を生成する画素信号生成部と、画素信号生成部を制御する制御部とを備え、画素信号生成部は、電荷保持部の電圧を参照電圧と比較するコンパレータと、コンパレータから出力される比較結果に応じてクロックをカウントするカウンタとを有し、制御部からイネーブル信号が供給されている場合、リセットレベルを検出するＰ相期間においてカウンタのカウント値が限界値であったとき、信号レベルを検出するＤ相期間におけるカウンタのカウント値を、コンパレータの出力に関わらず限界値とする。【選択図】図８
2013192059.tif 000002
【特許請求の範囲】
【請求項１】
光電変換部で得られた電荷に対応する電圧を保持する電荷保持部とを有する複数の画素が配置された画素アレイと、
前記画素の前記光電変換部で得られた電荷に対応して前記電荷保持部に保持された電圧である信号レベルと、リセットされたときの前記電荷保持部の電圧であるリセットレベルの差分を算出して画素信号を生成する画素信号生成部と、
前記画素信号生成部を制御する制御部とを備え、
前記画素信号生成部は、
前記電荷保持部の電圧を参照電圧と比較するコンパレータと、前記コンパレータから出力される比較結果に応じてクロックをカウントするカウンタとを有し、
前記制御部からイネーブル信号が供給されている場合、
前記リセットレベルを検出するＰ相期間において前記カウンタのカウント値が限界値であったとき、前記信号レベルを検出するＤ相期間における前記カウンタのカウント値を、前記コンパレータの出力に関わらず限界値とする
固体撮像素子。
【請求項２】
前記画素アレイには、前記複数の画素が２次元の行列状に配置され、
前記画素信号生成部は、前記画素アレイの画素の列毎に設けられ、
前記画素アレイの中の所定の列の画素に対応して設けられた前記画素信号生成部は、
前記制御部からイネーブル信号が供給されている否かに関わらず、前記Ｄ相期間において前記カウンタが、前記コンパレータの出力に応じて前記クロックをカウントする
請求項１に記載の固体撮像素子。
【請求項３】
前記画素アレイの中の所定の列の画素は、オプティカルブラック領域の画素である
請求項２に記載の固体撮像素子。
【請求項４】
前記画素アレイには、前記複数の画素が２次元の行列状に配置され、
前記画素信号生成部は、前記画素アレイの画素の列毎に設けられ、
前記画素信号生成部が、所定の行の画素に係る前記画素信号の生成を行う場合、前記制御部が前記イネーブル信号を出力する
請求項１に記載の固体撮像素子。
【請求項５】
前記所定の行の画素は、非オプティカルブラック領域の画素である
請求項４に記載の固体撮像素子。
【請求項６】
前記制御部からイネーブル信号が供給されることにより、
前記光電変換部で光電変換された電荷が前記電荷保持部に漏れ出すことにより発生する黒化現象が補正される
請求項１に記載の固体撮像素子。
【請求項７】
光電変換部で得られた電荷に対応する電圧を保持する電荷保持部とを有する複数の画素が配置された画素アレイと、
前記画素の前記光電変換部で得られた電荷に対応して前記電荷保持部に保持された電圧である信号レベルと、リセットされたときの前記電荷保持部の電圧であるリセットレベルの差分を算出して画素信号を生成する画素信号生成部と、
前記画素信号生成部を制御する制御部とを備え、
前記電荷保持部の電圧を参照電圧と比較するコンパレータと、前記コンパレータから出力される比較結果に応じてクロックをカウントするカウンタとを有する前記画素信号生成部が、
前記制御部からイネーブル信号が供給されている場合、
前記リセットレベルを検出するＰ相期間において前記カウンタのカウント値が限界値であったとき、前記信号レベルを検出するＤ相期間における前記カウンタのカウント値を、前記コンパレータの出力に関わらず限界値とする
駆動方法。
【請求項８】
光電変換部で得られた電荷に対応する電圧を保持する電荷保持部とを有する複数の画素が配置された画素アレイと、
前記画素の前記光電変換部で得られた電荷に対応して前記電荷保持部に保持された電圧である信号レベルと、リセットされたときの前記電荷保持部の電圧であるリセットレベルの差分を算出して画素信号を生成する画素信号生成部と、
前記画素信号生成部を制御する制御部とを備え、
前記画素信号生成部は、
前記電荷保持部の電圧を参照電圧と比較するコンパレータと、前記コンパレータから出力される比較結果に応じてクロックをカウントするカウンタとを有し、
前記制御部からイネーブル信号が供給されている場合、
前記リセットレベルを検出するＰ相期間において前記カウンタのカウント値が限界値であったとき、前記信号レベルを検出するＤ相期間における前記カウンタのカウント値を、前記コンパレータの出力に関わらず限界値とする固体撮像素子を備える
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、固体撮像装置および駆動方法、並びに、電子機器に関し、特に、イメージセンサにより、自然で美しい画像を取得することができるようにする固体撮像装置および駆動方法、並びに、電子機器に関する。
【背景技術】
【０００２】
近年、撮像素子としてＣＭＯＳイメージセンサが広く用いられている。また近年では、より高速撮像に適したように改良されたＣＭＯＳイメージセンサも提案されており、例えば、アップダウンカウンタを用いることにより、回路規模を大きくすることなく高フレームレート化および高分解能を達成したＣＭＯＳイメージセンサが提案されている（例えば、特許文献２参照）。
【０００３】
このようなＣＭＯＳイメージセンサでは、アップダウンカウンタのダウンカウント動作を１回目にダウンカウント動作とし、２回目にアップカウント動作とすることにより、当該アップダウンカウンタ内で自動的に（２回目の比較期間）−（１回目の比較期間）の減算処理が行われる。そして、参照電圧と列信号線の信号電圧とが等しくなったときに比較器の出力が極性反転し、この極性反転を受けてアップダウンカウンタのカウント動作が停止する。その結果、アップダウンカウンタには、（２回目の比較期間）−（１回目の比較期間）の減算処理の結果に応じたカウント値が保持される。
【０００４】
２回の読み出し動作とアップダウンカウンタでの減算処理により、単位画素毎のばらつきを含んだリセット成分に加えて、ＡＤＣ毎のオフセット成分も除去されるため、単位画素毎の入射光量に応じた信号成分のみを取り出すことができる。
【０００５】
このような、単位画素毎のばらつきを含んだリセット成分を除去する処理は、いわゆるＣＤＳ(Correlated Double Sampling;相関二重サンプリング)処理と称される。
【０００６】
アップダウンカウンタがダウンカウントする期間はＰ相（Reset Phase）期間と称され、アップカウントする期間はＤ相（Data Phase）期間と称される。
【０００７】
しかし、ＣＭＯＳイメージセンサの画素に太陽のような高照度光が照射された場合、フォトダイオードで光電変換された電荷がフローティングディフュージョンに漏れ出すことがある。
【０００８】
このような場合、もはや画素のリセット成分を正確にカウントすることはできず、Ｐ相期間においてアップダウンカウンタによるフルカウントがなされる（すなわち、限界までカウントダウンされる）。
【０００９】
そうすると、Ｄ相期間でのカウント値との差分が小さくなるため、画素信号としての出力値も小さくなり、例えば、本来白色（明るい色）で表示されるべき画素が黒色で表示されてしまうという現象が発生する。このような現象は黒化現象とも称される。
【００１０】
このような黒化現象を回避するため、従来より、例えば、Ｐ相期間のカウント値をモニタすることで、黒化現象のおそれのある画素にフラグを設定し、当該画素についてはＤ相期間のカウント値を一律最大値に補正するなどの対策がなされている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００８−１０３６４７号公報
【特許文献２】特開２００５−２７８１３５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、黒化現象は、必ずしも太陽光によってのみ発生するものではなく、例えば、回路のゲインが高いことなどによるバーストノイズによって黒化現象が発生する場合もある。
【００１３】
このようなバーストノイズは、例えば、画素アレイ内のオプティカルブラック領域においても発生する可能性があり、従来の技術では、オプティカルブラック領域で発生した黒化現象についても画素信号の出力値の補正が行われることになる。
【００１４】
オプティカルブラック領域は、本来、黒色の画素信号のレベルを検出するための基準信号を生成する領域なので、この領域の画素についてＤ相期間のカウント値を一律最大値にするような補正が行われると、画像全体の色を正常に表示することができなくなってしまう。
【００１５】
本技術はこのような状況に鑑みて開示するものであり、イメージセンサにより、自然で美しい画像を取得することができるようにするものである。
【課題を解決するための手段】
【００１６】
本技術の第１の側面は、光電変換部で得られた電荷に対応する電圧を保持する電荷保持部とを有する複数の画素が配置された画素アレイと、前記画素の前記光電変換部で得られた電荷に対応して前記電荷保持部に保持された電圧である信号レベルと、リセットされたときの前記電荷保持部の電圧であるリセットレベルの差分を算出して画素信号を生成する画素信号生成部と、前記画素信号生成部を制御する制御部とを備え、前記画素信号生成部は、前記電荷保持部の電圧を参照電圧と比較するコンパレータと、前記コンパレータから出力される比較結果に応じてクロックをカウントするカウンタとを有し、前記制御部からイネーブル信号が供給されている場合、前記リセットレベルを検出するＰ相期間において前記カウンタのカウント値が限界値であったとき、前記信号レベルを検出するＤ相期間における前記カウンタのカウント値を、前記コンパレータの出力に関わらず限界値とする固体撮像素子である。
【００１７】
前記画素アレイには、前記複数の画素が２次元の行列状に配置され、前記画素信号生成部は、前記画素アレイの画素の列毎に設けられ、前記画素アレイの中の所定の列の画素に対応して設けられた前記画素信号生成部は、前記制御部からイネーブル信号が供給されている否かに関わらず、前記Ｄ相期間において前記カウンタが、前記コンパレータの出力に応じて前記クロックをカウントするようにすることができる。
【００１８】
前記画素アレイの中の所定の列の画素は、オプティカルブラック領域の画素であるようにすることができる。
【００１９】
前記画素アレイには、前記複数の画素が２次元の行列状に配置され、前記画素信号生成部は、前記画素アレイの画素の列毎に設けられ、前記画素信号生成部が、所定の行の画素に係る前記画素信号の生成を行う場合、前記制御部が前記イネーブル信号を出力するようにすることができる。
【００２０】
前記所定の行の画素は、非オプティカルブラック領域の画素であるようにすることができる。
【００２１】
前記制御部からイネーブル信号が供給されることにより、前記光電変換部で光電変換された電荷が前記電荷保持部に漏れ出すことにより発生する黒化現象が補正されるようにすることができる。
【００２２】
本発明の第１の側面は、光電変換部で得られた電荷に対応する電圧を保持する電荷保持部とを有する複数の画素が配置された画素アレイと、前記画素の前記光電変換部で得られた電荷に対応して前記電荷保持部に保持された電圧である信号レベルと、リセットされたときの前記電荷保持部の電圧であるリセットレベルの差分を算出して画素信号を生成する画素信号生成部と、前記画素信号生成部を制御する制御部とを備え、前記電荷保持部の電圧を参照電圧と比較するコンパレータと、前記コンパレータから出力される比較結果に応じてクロックをカウントするカウンタとを有する前記画素信号生成部が、前記制御部からイネーブル信号が供給されている場合、前記リセットレベルを検出するＰ相期間において前記カウンタのカウント値が限界値であったとき、前記信号レベルを検出するＤ相期間における前記カウンタのカウント値を、前記コンパレータの出力に関わらず限界値とする駆動方法である。
【００２３】
本発明の第２の側面は、光電変換部で得られた電荷に対応する電圧を保持する電荷保持部とを有する複数の画素が配置された画素アレイと、前記画素の前記光電変換部で得られた電荷に対応して前記電荷保持部に保持された電圧である信号レベルと、リセットされたときの前記電荷保持部の電圧であるリセットレベルの差分を算出して画素信号を生成する画素信号生成部と、前記画素信号生成部を制御する制御部とを備え、前記画素信号生成部は、前記電荷保持部の電圧を参照電圧と比較するコンパレータと、前記コンパレータから出力される比較結果に応じてクロックをカウントするカウンタとを有し、前記制御部からイネーブル信号が供給されている場合、前記リセットレベルを検出するＰ相期間において前記カウンタのカウント値が限界値であったとき、前記信号レベルを検出するＤ相期間における前記カウンタのカウント値を、前記コンパレータの出力に関わらず限界値とする固体撮像素子を備える電子機器である。
【００２４】
本技術の第１の側面および第２の側面においては、画素の光電変換部で得られた電荷に対応して電荷保持部に保持された電圧である信号レベルと、リセットされたときの前記電荷保持部の電圧であるリセットレベルの差分を算出して画素信号が生成され、前記電荷保持部の電圧を参照電圧と比較するコンパレータから出力される比較結果に応じてクロックがカウントされ、イネーブル信号が供給されている場合、前記リセットレベルを検出するＰ相期間において前記カウント値が限界値であったとき、前記信号レベルを検出するＤ相期間における前記カウント値が、前記コンパレータの出力に関わらず限界値とされる。
【発明の効果】
【００２５】
本技術によれば、イメージセンサにより、自然で美しい画像を取得することができる。
【図面の簡単な説明】
【００２６】
【図１】本技術を適用した固体撮像素子の構成例を示すブロック図である。
【図２】図１に示される画素アレイ１１の領域を説明する図である。
【図３】黒化現象が発生しない場合のＣＤＳ処理について説明する図である。
【図４】黒化現象が発生する場合のＣＤＳ処理について説明する図である。
【図５】アップダウンカウンタ１３の内部構成例を示す回路図である。
【図６】コンパレータ出力ラッチ回路への入力信号を生成する回路の構成例を示す図である。
【図７】各種信号の関係を説明するタイミングチャートである。
【図８】有効部に対応する行の画素を読み出す期間における各信号の波形を説明するタイミングチャートである。
【図９】オプティカルブラック領域に対応する行の画素を読み出す期間における各信号の波形を説明するタイミングチャートである。
【図１０】ＨＯＢ領域に対応するアップダウンカウンタの内部構成例を示す回路図である。
【図１１】画素アレイの各領域についての、本技術による黒化補正の処理の適用の有無について説明する図である。
【図１２】本技術を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
【発明を実施するための形態】
【００２７】
以下、図面を参照して、ここで開示する技術の実施の形態について説明する。
【００２８】
図１は、本技術を適用した固体撮像素子の構成例を示すブロック図である。同図に示される固体撮像素子１０は、例えば、ＣＭＯＳイメージセンサとして構成される。
【００２９】
図１に示されるＣＭＯＳイメージセンサ１０は、画素アレイ１１、コンパレータ１２−１乃至コンパレータ１２−ｎ、アップダウンカウンタ（Ｃｏｕｎｔｅｒと記載されている）１３−１乃至アップダウンカウンタ１３−ｎ、ラッチ回路（Ｌａｔｃｈと記載されている）１４−１乃至ラッチ回路１４−ｎを有している。
【００３０】
また、ＣＭＯＳイメージセンサ１０は、垂直走査回路２１、タイミング制御回路２２、水平走査回路２３、および信号処理部２４を有する構成とされている。
【００３１】
画素アレイ１１には、２次元の行列状に複数の画素が配置される。画素アレイに配置された各画素は、光を受光して光電変換を行うことにより、受光量に対応する電圧値を出力する。画素アレイ１１において行列状に配置された画素の各列に対応して垂直信号線が設けられている。
【００３２】
コンパレータ１２−１乃至コンパレータ１２−ｎ、アップダウンカウンタ１３−１乃至アップダウンカウンタ１３−ｎ、およびラッチ回路１４−１乃至ラッチ回路１４−ｎは、それぞれ垂直信号線に対応して設けられる。なお、コンパレータ１２−１乃至コンパレータ１２−ｎを個々に区別する必要がない場合、単にコンパレータ１２と称することにする。また、アップダウンカウンタ１３−１乃至アップダウンカウンタ１３−ｎ、ラッチ回路１４−１乃至ラッチ回路１４−ｎについても、個々に区別する必要がない場合、単にアップダウンカウンタ１３、ラッチ回路１４と称することにする。
【００３３】
コンパレータ１２は、例えば、画素アレイ１１の各列の画素から出力される電圧値を、参照電圧（Ｖｓｌｏｐ）と比較する。そして、コンパレータ１２は、画素から出力される電圧値と参照電圧の大小関係が反転したとき、所定の信号を出力するようになされている。
【００３４】
アップダウンカウンタ１３は、予め設定されたＰ相期間においてコンパレータ１２から所定の信号が出力されるまでの間、クロック信号（ＣＬＫ）をダウンカウントするようになされている。また、アップダウンカウンタ１３は、予め設定されたＤ相期間においてコンパレータ１２から所定の信号が出力されるまでの間、クロック信号をアップカウントするようになされている。
【００３５】
アップダウンカウンタ１３のダウンカウント動作を１回目にダウンカウント動作とし、２回目にアップカウント動作とすることにより、自動的に（２回目の比較期間）−（１回目の比較期間）の減算処理が行われる。そして、ラッチ回路１４には、（２回目の比較期間）−（１回目の比較期間）の減算処理の結果に応じたカウント値が保持される。
【００３６】
２回の読み出し動作とアップダウンカウンタ１３での減算処理により、単位画素毎のばらつきを含んだリセット成分に加えて、ＡＤＣ毎のオフセット成分も除去されるため、単位画素毎の入射光量に応じた信号成分のみを取り出すことができる。
【００３７】
このような、単位画素毎のばらつきを含んだリセット成分を除去する処理は、いわゆるＣＤＳ(Correlated Double Sampling;相関二重サンプリング)処理と称される。
【００３８】
また、アップダウンカウンタ１３には、後述する黒化補正機構が設けられている。黒化補正機構の詳細については後述する。
【００３９】
ラッチ回路１４は、アップダウンカウンタ１３のカウント値をラッチするようになされている。
【００４０】
垂直走査回路２１は、例えばシフトレジスタによって構成され、画素駆動配線を選択し、選択された画素駆動配線に画素を駆動するためのパルスを印加し、行単位で画素を駆動させる。すなわち、垂直走査回路２１は、画素アレイ１１に配置された各画素を行単位で順次垂直方向に選択走査する。
【００４１】
水平走査回路２３は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、ラッチ回路１４−１乃至ラッチ回路１４−ｎの各々を順番に選択し、画素信号を信号処理部２４に出力させる。
【００４２】
信号処理部２４は、ラッチ回路１４−１乃至ラッチ回路１４−ｎのそれぞれから供給される画素信号に所定の処理を施して画像データを生成し、その画像データを出力するようになされている。
【００４３】
タイミング制御回路２２は、画素アレイ１１に配置された各画素を駆動させるための画素駆動パルスを出力し、これにより垂直走査回路２１、および水平走査回路２３を制御する。また、タイミング制御回路２２は、クロック信号を生成してアップダウンカウンタ１３に供給するとともに、所定の制御信号をアップダウンカウンタ１３、および、ラッチ回路１４に供給する。
【００４４】
また、タイミング制御回路２２には、黒化補正制御回路３１が設けられている。黒化補正制御回路は、アップダウンカウンタ１３の黒化補正機構の動作を制御するための制御信号を生成する。
【００４５】
図２は、図１に示される画素アレイ１１の領域を説明する図である。同図に示されるように画素アレイ１１の受光面は、有効部５１、ＨＯＢ部５２、およびＶＯＢ部５３に分割されている。
【００４６】
ＨＯＢ部５２およびＶＯＢ部５３は、オプティカルブラック領域として設けられ、通常、ＨＯＢ部５２およびＶＯＢ部５３の画素は遮光されている。ＨＯＢ部５２およびＶＯＢ部５３に配置された画素は、黒色の画素信号のレベルを検出するための基準信号を生成するようになされている。例えば、ＨＯＢ部５２およびＶＯＢ部５３によって生成された基準信号に基づいて、有効部（非オプティカルブラック領域）５１に配置された画素から取得された画素信号が必要に応じて補正される。
【００４７】
次に、黒化現象について説明する。
【００４８】
画素アレイ１１に配置された各画素に太陽のような高照度光が照射された場合、フォトダイオードで光電変換された電荷がフローティングディフュージョンに漏れ出すことがある。
【００４９】
このような場合、ＣＤＳ処理を行ったとしても、もはや画素のリセット成分を正確にカウントすることはできず、Ｐ相期間においてアップダウンカウンタによるフルカウントがなされる（すなわち、限界までカウントダウンされる）。
【００５０】
そうすると、Ｄ相期間でのカウント値との差分が小さくなるため、画素信号としての出力値も小さくなり、例えば、本来白色（明るい色）で表示されるべき画素が黒色で表示されてしまうという現象が発生する。このような現象は黒化現象とも称される。
【００５１】
図３は、黒化現象が発生しない場合のＣＤＳ処理について説明する図である。同図は、横軸が時間とされ、縦軸が電圧値とされる。図中において、画素から出力される電圧値であるＶＳＬが実線で示されており、参照電圧であるランプ信号が点線で示されている。
【００５２】
図３に示されるように、ランプ信号は、Ｐ相期間およびＤ相期間において予め設定されたレベルの初期値から徐々にレベルが下がっている。上述したように、アップダウンカウンタ１３は、コンパレータ１２がランプ信号とＶＳＬの大小関係の反転を検知して所定の信号を出力するまでの間、クロック信号（ＣＬＫ）をカウントする。従って、Ｐ相期間においては、時刻ＰＯにおいてアップダウンカウンタ１３によるカウントが開始され、図中の点線と実線が交差する時刻ＰＴにおいてアップダウンカウンタ１３によるカウントが終了する。また、Ｄ相期間においては、時刻ＤＯにおいてアップダウンカウンタ１３によるカウントが開始され、図中の点線と実線が交差する時刻ＤＴにおいてアップダウンカウンタ１３によるカウントが終了する。
【００５３】
図４は、黒化現象が発生する場合のＣＤＳ処理について説明する図である。同図は、図３と同様に、横軸が時間とされ、縦軸が電圧値とされる。図中において、画素から出力される電圧値であるＶＳＬが実線で示されており、参照電圧であるランプ信号が点線で示されている。
【００５４】
図４の例では、図３の場合とは異なり、Ｐ相期間において図中の点線と実線が交差していない。すなわち、画素に太陽のような高照度光が照射されたことにより、フォトダイオードで光電変換された電荷がフローティングディフュージョンに漏れ出したため、本来の画素のリセットレベルを大幅に超える電荷がフローティングディフュージョンに蓄積されたのである。
【００５５】
この場合、Ｐ相期間においてアップダウンカウンタによるフルカウントがなされる（すなわち、限界までカウントダウンされる）。すなわち、図４の例の場合、時刻ＰＯにおいてアップダウンカウンタ１３によるカウントが開始され、時刻ＰＥにおいてアップダウンカウンタ１３によるカウントが終了する。
【００５６】
図４の例の場合、Ｐ相期間でのカウント値と、Ｄ相期間でのカウント値との差分が小さくなるため、画素信号としての出力値も小さくなり、例えば、本来白色（明るい色）で表示されるべき画素が黒色で表示されてしまう。
【００５７】
このような黒化現象を回避するため、ＣＭＯＳイメージセンサ１０においては、例えば、Ｐ相期間のカウント値をモニタすることで、黒化現象のおそれのある画素にフラグを設定し、当該画素についてはＤ相期間のカウント値を一律最大値に補正するなどの対策がなされている。
【００５８】
図５は、アップダウンカウンタ１３の内部構成例を示す回路図であり、上述した黒化補正機構を説明する図である。
【００５９】
同図に示されるようにアップダウンカウンタ１３の内部には、コンパレータ出力ラッチ回路１０１とカウンタ回路１０２が設けられている。そして、コンパレータ出力ラッチ回路１０１の出力ＳＵＮＵＯＴが、コンパレータ１２の出力ＶＣＯとともにＯＲゲート１０３に入力されている。さらに、ＯＲゲート１０３の出力ＣＴＥＮが、クロック信号ＣＬＫとともにＡＮＤゲート１０４に入力されている。また、ＡＮＤゲート１０４の出力がカウンタ回路へのクロック入力ＣＬＫ＿ＩＮとされている。
【００６０】
コンパレータ出力ラッチ回路１０１は、２つの入力信号であるＳＵＮＬＡＴ＿ＩＮとＳＵＮＲＳＴ＿ＩＮの供給を受けて動作する。すなわち、コンパレータ出力ラッチ回路１０１は、信号ＳＵＮＬＡＴ＿ＩＮが「Ｈ」となると、そのタイミングでコンパレータ１２の出力ＶＣＯをラッチする。そして、コンパレータ出力ラッチ回路１０１は、信号ＳＵＮＲＳＴ＿ＩＮが「Ｈ」となると、そのタイミングでラッチした信号をリセットする。
【００６１】
図６は、コンパレータ出力ラッチ回路１０１への入力信号ＳＵＮＬＡＴ＿ＩＮとＳＵＮＲＳＴ＿ＩＮを生成する回路の構成例を示す図である。同図に示されるように、この回路には、ＳＵＮＬＡＴ、ＳＵＮＲＳＴ、およびＳＵＮＥＮの３つの入力信号が供給されるようになされている。図６の回路によって、ＳＵＮＥＮが「Ｌ」の場合、ＳＵＮＬＡＴ＿ＩＮは「Ｌ」とされ、ＳＵＮＲＳＴ＿ＩＮは「Ｈ」とされ、ＳＵＮＥＮが「Ｈ」の場合、ＳＵＮＬＡＴ＿ＩＮとＳＵＮＲＳＴ＿ＩＮは、それぞれＳＵＮＬＡＴとＳＵＮＲＳＴと同じ出力レベルとなる。
【００６２】
ＳＵＮＬＡＴは、例えば、Ｐ相期間の終了時刻に対応するクロックと同時に出力されるパルスとされる。ＳＵＮＲＳＴは、例えば、Ｐ相期間の開始直前の時刻に対応するクロックと同時に出力されるパルスとされる。ＳＵＮＥＮは、例えば、通常は「Ｈ」であり、画素アレイ１１の中でＶＯＢ部５３に対応する行の画素を読み出す期間だけ「Ｌ」となるようなパルスとされる。
【００６３】
ＳＵＮＬＡＴ、ＳＵＮＲＳＴ、およびＳＵＮＥＮは、いずれもタイミング制御回路２２の内部の黒化補正制御回路３１で生成される。
【００６４】
図５と図６を参照して上述した回路構成によって、コンパレータ出力ラッチ回路１０１は、Ｐ相期間終了時刻におけるコンパレータ１２の出力を保持することになる。このようにすることで、コンパレータ出力ラッチ回路１０１の出力に基づいて、Ｐ相期間の終了時刻においてランプ信号とＶＳＬの大小関係が反転していたか否かを判定することができる。例えば、Ｐ相期間の終了時刻においてランプ信号とＶＳＬの大小関係が反転していなかった場合、コンパレータ出力ラッチ回路１０１の出力ＳＵＮＯＵＴは「Ｈ」となる。
【００６５】
すなわち、コンパレータ出力ラッチ回路１０１の出力ＳＵＮＯＵＴは、当該画素についてＰ相期間のフルカウントがなされたか否かを判定するためのフラグとして用いることができる。
【００６６】
つまり、図５に示される構成のアップダウンカウンタ１３は、Ｐ相期間のフルカウントがなされた場合、ＳＵＮＯＵＴが「Ｈ」となるので、Ｄ相期間においてランプ信号とＶＳＬの大小関係が反転し、コンパレータ１２の出力ＶＣＯが「Ｌ」となった後も、カウンタ回路１０２がカウントを続けることになる。これにより、Ｄ相期間においてもフルカウントされることになる。
【００６７】
しかしながら、黒化現象は、必ずしも太陽光によってのみ発生するものではなく、例えば、回路のゲインが高いことなどによるバーストノイズによって黒化現象が発生する場合もある。
【００６８】
このようなバーストノイズは、例えば、画素アレイ１１内のオプティカルブラック領域においても発生する可能性があり、例えば、従来の技術では、オプティカルブラック領域で発生した黒化現象についても画素信号の出力値の補正が行われていた。
【００６９】
オプティカルブラック領域は、本来、黒色の画素信号のレベルを検出するための基準信号を生成する領域なので、この領域の画素についてＤ相期間のカウント値を一律最大値にするような補正が行われると、画像全体の色を正常に表示することができなくなってしまう。
【００７０】
そこで、本技術では、オプティカルブラック領域では、黒化補正の処理が施されないようにする。
【００７１】
図７は、ＳＵＮＬＡＴ、ＳＵＮＲＳＴ、およびＳＵＮＥＮ、並びに、ＳＵＮＬＡＴ＿ＩＮおよびＳＵＮＲＳＴ＿ＩＮの関係を説明するタイミングチャートである。同図は、横軸が時間とされ、各信号の波形が図中縦方向に並べられて示されている。
【００７２】
図７の最も上側に示された信号ＸＶＳは、１フレームの開始時刻に出力されるパルスとされる。
【００７３】
図７の上から２番目に示された信号ＳＵＮＬＡＴは、上述したように、例えば、Ｐ相期間の終了時刻に対応するクロックと同時に出力されるパルスとされる。
【００７４】
図７の上から３番目に示された信号ＳＵＮＲＳＴは、上述したように、例えば、Ｐ相期間の開始直前の時刻に対応するクロックと同時に出力されるパルスとされる。
【００７５】
信号ＳＵＮＬＡＴのパルスと、信号ＳＵＮＲＳＴのパルスは、画素アレイ１１内の各行の水平走査期間の開始時刻と終了時刻にほぼ同期して出力されることになる。
【００７６】
図７の上から４番目に示された信号ＳＵＮＥＮは、上述したように、例えば、通常は「Ｈ」であり、画素アレイ１１の中でＶＯＢ部５３に対応する行の画素を読み出す期間だけ「Ｌ」となるようなパルスとされる。なお、信号ＳＵＮＥＮが「Ｈ」となる期間は、画素アレイ１１の中で有効部５１に対応する行の画素を読み出す期間に対応する。
【００７７】
図７の上から５番目に示された信号ＳＵＮＬＡＴ＿ＩＮは、図６を参照して上述した回路により生成される、コンパレータ出力ラッチ回路１０１への入力信号である。同図の例では、信号ＳＵＮＥＮが「Ｌ」となっている期間（すなわち、ＶＯＢ部５３に対応する行の画素を読み出す期間）において、信号ＳＵＮＬＡＴ＿ＩＮのパルスが形成されておらず、「Ｌ」のままとされている。
【００７８】
図７の上から６番目に示された信号ＳＵＮＬＡＴ＿ＯＵＴは、図６を参照して上述した回路により生成される、コンパレータ出力ラッチ回路１０１への入力信号である。同図の例では、信号ＳＵＮＥＮが「Ｌ」となっている期間（すなわち、ＶＯＢ部５３に対応する行の画素を読み出す期間）において、信号ＳＵＮＬＡＴ＿ＯＵＴのパルスが形成されておらず、「Ｈ」のままとされている。
【００７９】
図７および図５を参照して分かる通り、信号ＳＵＮＬＡＴ＿ＩＮが「Ｌ」である期間は、コンパレータ出力ラッチ回路１０１がコンパレータ１２の出力ＶＣＯをラッチしない。この場合、Ｐ相期間のフルカウントがなされたとしても、Ｄ相期間においてフルカウントされることはない。すなわち、本技術によれば、信号ＳＵＮＥＮが「Ｌ」となっている期間（すなわち、ＶＯＢ部５３に対応する行の画素を読み出す期間）において、黒化補正の処理が施されないようにすることができる。
【００８０】
一方、信号ＳＵＮＬＡＴ＿ＩＮが「Ｈ」である期間は、コンパレータ出力ラッチ回路１０１がコンパレータ１２の出力ＶＣＯをラッチする。この場合、Ｐ相期間のフルカウントがなされると、Ｄ相期間においてもフルカウントされる。すなわち、本技術によれば、信号ＳＵＮＥＮが「Ｈ」となっている期間（すなわち、有効部５１に対応する行の画素を読み出す期間）において、黒化補正の処理が施されるようにすることができる。
【００８１】
図８は、有効部５１に対応する行の画素を読み出す期間における各信号の波形を説明するタイミングチャートである。
【００８２】
同図は、横軸が時間とされ、各信号の波形が図中縦方向に並べられて示されている。
【００８３】
図８の最も上側に示された信号ＸＨＳは、１行の走査開始時刻に出力されるパルスとされる。
【００８４】
図８の上から２番目に示された信号ＶＣＯは、コンパレータ１２の出力とされる。なお、ＶＣＯは初期値が「Ｈ」とされ、ランプ信号とＶＳＬの大小関係が反転した場合、「Ｌ」となる。なお、同図の例では、Ｐ相期間において信号ＶＣＯは「Ｈ」のままであり、ランプ信号とＶＳＬの大小関係が反転しなかったことが分かる。
【００８５】
図８の上から３番目に示された信号ＳＵＮＬＡＴ＿ＩＮは、図６を参照して上述した回路により生成される、コンパレータ出力ラッチ回路１０１への入力信号である。同図の例では、Ｐ相期間の終了時刻において信号ＳＵＮＬＡＴ＿ＩＮのパルスが形成されている。
【００８６】
図８の上から４番目に示された信号ＳＵＮＲＳＴ＿ＩＮは、図６を参照して上述した回路により生成される、コンパレータ出力ラッチ回路１０１への入力信号である。同図の例では、Ｐ相期間の開始時刻において信号ＳＵＮＬＡＴ＿ＩＮのパルスが形成されている。
【００８７】
図８の上から５番目に示された信号ＳＵＮＯＵＴは、コンパレータ出力ラッチ回路１０１の出力である。同図の例では、Ｐ相期間においてランプ信号とＶＳＬの大小関係が反転しなかったので、信号ＳＵＮＯＵＴは「Ｈ」とされている。
【００８８】
図８の上から６番目に示された信号ＣＬＫは、図５のＡＮＤゲート１０４に入力されるクロック信号とされる。なお、同図では、クロック信号のパルスの記載は省略されており、実際には、信号ＣＬＫが「Ｈ」となっている期間においてクロックパルスが複数形成されることになる。
【００８９】
図８の上から７番目に示された信号ＣＮＴＥＮは、図５のＯＲゲート１０３から出力される信号とされる。同図の例では、１行の読み出し期間のほぼ全期間において、信号ＣＮＴＥＮが「Ｈ」とされている。
【００９０】
図８の最も下側に示される信号ＣＬＫ＿ＩＮは、図５のカウンタ回路１０２に入力されるクロック信号とされる。なお、同図では、クロック信号のパルスの記載は省略されており、実際には、信号ＣＬＫが「Ｈ」となっている期間においてクロックパルスが複数形成されることになる。同図の例では、信号ＣＬＫと同じタイミングで信号ＣＬＫ＿ＩＮのパルスが形成されている。
【００９１】
図８の場合、Ｄ相期間において信号ＶＣＯが「Ｌ」となった後も信号ＣＬＫ＿ＩＮのパルスが形成されており、Ｄ相期間のフルカウントがなされている。つまり、Ｐ相期間においてランプ信号とＶＳＬの大小関係が反転しなかったので、Ｄ相期間のフルカウントがなされたのである。
【００９２】
図８に示されるように、有効部５１に対応する行の画素の画素信号については、Ｐ相期間においてランプ信号とＶＳＬの大小関係が反転しなかった場合、黒化補正の処理が施される。
【００９３】
図９は、ＶＯＢ部５３に対応する行の画素を読み出す期間における各信号の波形を説明するタイミングチャートである。
【００９４】
同図は、図８と同様に、横軸が時間とされ、各信号の波形が図中縦方向に並べられて示されている。
【００９５】
図９の例では、図８の場合とは異なり、上から３番目に示された信号ＳＵＮＬＡＴ＿ＩＮのパルスが形成されておらず、１行の読み出し期間のほぼ全期間において「Ｌ」とされている。
【００９６】
また、図９の場合、上から４番目に示された信号ＳＵＮＲＳＴ＿ＩＮのパルスが形成されておらず、１行の読み出し期間のほぼ全期間において「Ｈ」とされている。
【００９７】
さらに、図９の場合、上から７番目に示された信号ＣＮＴＥＮは、Ｄ相期間の途中で「Ｈ」から「Ｌ」に変わっている。すなわち、Ｄ相期間の途中で信号ＶＣＯが「Ｈ」から「Ｌ」に変わったタイミングで信号ＣＮＴＥＮも「Ｈ」から「Ｌ」に変わっている。
【００９８】
また、図９の場合、最も下側に示される信号ＣＬＫ＿ＩＮについて、信号ＣＮＴＥＮが「Ｌ」となった時刻以降においてパルスが形成されていない。すなわち、図９の場合、信号ＣＬＫと同じタイミングで信号ＣＬＫ＿ＩＮのパルスが形成されていない。
【００９９】
このため、図９の場合、Ｄ相期間のフルカウントがなされない。つまり、Ｐ相期間においてランプ信号とＶＳＬの大小関係が反転しなかったが、Ｄ相期間のフルカウントはなされないのである。
【０１００】
図９に示されるように、ＶＯＢ部５３に対応する行の画素の画素信号については、Ｐ相期間においてランプ信号とＶＳＬの大小関係が反転しなかった場合であっても、黒化補正の処理が施されないようになされている。
【０１０１】
このように、本技術においては、タイミング制御回路２２が、信号ＳＵＮＥＮを、通常は「Ｈ」であり、画素アレイ１１の中でＶＯＢ部５３に対応する行の画素を読み出す期間だけ「Ｌ」となるように制御する。これにより、有効部５１の画素の画素信号については黒化補正の処理が施され、ＶＯＢ部５３に対応する行の画素の画素信号については黒化補正の処理が施されないようになされている。
【０１０２】
一方、本技術においては、ＨＯＢ部５２の画素については、アップダウンカウンタ１３の内部構成例を、図１０に示されるように構成することにより、黒化補正の処理が施されないようにする。
【０１０３】
図１０は、アップダウンカウンタ１３の内部構成例を示す回路図である。同図は、図５と対応する図であり、対応する部分には同一の符号が付されている。図１０の例の場合、コンパレータ出力ラッチ回路１０１の構成が図５の場合とは異なっている。
【０１０４】
すなわち、図１０の例の場合、図５において信号ＳＵＮＬＡＴ＿ＩＮが入力されていた端子がＧＮＤに接続されている。また、図１０の例の場合、図５において信号ＳＵＮＲＳＴ＿ＩＮが入力されていた端子が電源に接続されている。このようにすることで、信号ＳＵＮＬＡＴ＿ＩＮが常に「Ｌ」となり、信号ＳＵＮＲＳＴ＿ＩＮが常に「Ｈ」となるようにすることができる。
【０１０５】
そうすると、アップダウンカウンタ１３は、ちょうど図９を参照して上述した場合と同様に動作するから、図１０に示されるアップダウンカウンタ１３に接続される画素の画素信号については、常に黒化補正の処理が施されないことになる。
【０１０６】
図１を参照して上述したように、アップダウンカウンタ１３は、垂直信号線に対応して設けられるので、画素アレイ１１の中でＨＯＢ部５２の画素列に対応する垂直信号線に設けられるアップダウンカウンタ１３を図１０に示されるような構成とする。例えば、画素アレイ１１の画素列の数がｎであったものとし、第１列乃至第５列がＨＯＢ部５２の画素とされていたものとする。この場合、アップダウンカウンタ１３−１乃至アップダウンカウンタ１３−５は図１０に示されるように構成され、アップダウンカウンタ１３−６乃至アップダウンカウンタ１３−ｎは図５に示されるように構成されることになる。
【０１０７】
このように、本技術においては、タイミング制御回路２２の黒化補正制御回路３１が、信号ＳＵＮＥＮを制御することでＶＯＢ部５３に対応する行の画素の画素信号については黒化補正の処理が施されないようになされている。そして、本技術においては、所定の垂直信号線に対応するアップダウンカウンタ１３の構成を、他のアップダウンカウンタ１３と変えることにより、ＨＯＢ部５２の画素については黒化補正の処理が施されないようになされている。
【０１０８】
図１１は、画素アレイの各領域についての、本技術による黒化補正の処理の適用の有無について説明する図である。同図は、画素アレイ１１の中の有効部５１、ＨＯＢ部５２、およびＶＯＢ部５３について、それぞれ黒化補正の処理が施されるか否かが「黒化補正ＯＮ」または「黒化補正ＯＦＦ」として示されている。
【０１０９】
すなわち、図１１の垂直方向については、ＶＯＢ部５３において黒化補正ＯＦＦ（黒化補正の処理が施されない）となり、有効部５１において黒化補正ＯＮ（黒化補正の処理が施される）となる。
【０１１０】
そして、図１１の水平方向については、ＨＯＢ部５２において黒化補正ＯＦＦ（黒化補正の処理が施されない）となる。この際、上述したように、所定の垂直信号線に対応するアップダウンカウンタ１３の構成を、他のアップダウンカウンタ１３と変えることにより、ＨＯＢ部５２の画素については黒化補正の処理が施されないようになされている。つまり、水平方向のＨＯＢ部５２の部分については回路構成により黒化補正ＯＦＦとされる。
【０１１１】
また、図１１の垂直方向については、有効部５１において黒化補正ＯＮ（黒化補正の処理が施される）となる。この際、上述したように、タイミング制御回路２２の黒化補正制御回路３１が、信号ＳＵＮＥＮを制御することでＶＯＢ部５３に対応する行の画素の画素信号については黒化補正の処理が施されないようになされている。つまり、垂直方向のＶＯＢ部５３の部分についてはタイミング制御により黒化補正ＯＦＦとされる。
【０１１２】
従って、本技術によれば、有効部５１では黒化補正の処理が施され、本技術では、オプティカルブラック領域（ＨＯＢ部５２およびＶＯＢ部５３）では、黒化補正の処理が施されないようにすることができる。これにより、イメージセンサにより、自然で美しい画像を取得することができる。
【０１１３】
なお、本技術は、例えば、ＣＭＯＳイメージセンサのような固体撮像素子への適用に限られるものではない。即ち、本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機など、画像取込部（光電変換部）に固体撮像素子を用いる電子機器全般に対して適用可能である。固体撮像素子は、ワンチップとして形成された形態であってもよいし、複数チップを積層したり隣接させた形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
【０１１４】
図１２は、本技術を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
【０１１５】
図１２の撮像装置６００は、レンズ群などからなる光学部６０１、上述した画素２の各構成が採用される固体撮像素子（撮像デバイス）６０２、およびカメラ信号処理回路であるＤＳＰ回路６０３を備える。また、撮像装置６００は、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７、および電源部６０８も備える。ＤＳＰ回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７および電源部６０８は、バスライン６０９を介して相互に接続されている。
【０１１６】
光学部６０１は、被写体からの入射光（像光）を取り込んで固体撮像素子６０２の撮像面上に結像する。固体撮像素子６０２は、光学部６０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像素子６０２として、上述した実施の形態に係るＣＭＯＳイメージセンサ１０等の固体撮像素子、例えば、各画素に太陽のような高照度光が照射された場合でも、適正に黒化現象を回避することが可能な固体撮像素子を用いることができる。
【０１１７】
表示部６０５は、例えば、液晶パネルや有機ＥＬ(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像素子６０２で撮像された動画または静止画を表示する。記録部６０６は、固体撮像素子６０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。
【０１１８】
操作部６０７は、ユーザによる操作の下に、撮像装置６００が有する様々な機能について操作指令を発する。電源部６０８は、ＤＳＰ回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６および操作部６０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０１１９】
上述したように、固体撮像素子６０２として、上述した実施の形態に係るＣＭＯＳイメージセンサ１０を用いることで、信号の加算を行うことなく、第１の画素信号を抽出する際にも、第２の画素信号を抽出する際にも、正確にリセットノイズを除去することが可能となるので、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置６００において、撮像画像の高画質化を図ることができる。
【０１２０】
また、上述した実施形態においては、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に配置されてなるＣＭＯＳイメージセンサに適用した場合を例に挙げて説明した。しかしながら、本技術はＣＭＯＳイメージセンサへの適用に限られるものではなく、画素アレイ部の画素列ごとにカラム処理部を配置してなるカラム方式の固体撮像素子全般に対して適用可能である。
【０１２１】
また、本技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像素子（物理量分布検知装置）全般に対して適用可能である。
【０１２２】
なお、本明細書において上述した一連の処理は、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
【０１２３】
また、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０１２４】
なお、本技術は以下のような構成も取ることができる。
【０１２５】
（１）
光電変換部で得られた電荷に対応する電圧を保持する電荷保持部とを有する複数の画素が配置された画素アレイと、
前記画素の前記光電変換部で得られた電荷に対応して前記電荷保持部に保持された電圧である信号レベルと、リセットされたときの前記電荷保持部の電圧であるリセットレベルの差分を算出して画素信号を生成する画素信号生成部と、
前記画素信号生成部を制御する制御部とを備え、
前記画素信号生成部は、
前記電荷保持部の電圧を参照電圧と比較するコンパレータと、前記コンパレータから出力される比較結果に応じてクロックをカウントするカウンタとを有し、
前記制御部からイネーブル信号が供給されている場合、
前記リセットレベルを検出するＰ相期間において前記カウンタのカウント値が限界値であったとき、前記信号レベルを検出するＤ相期間における前記カウンタのカウント値を、前記コンパレータの出力に関わらず限界値とする
固体撮像素子。
（２）
前記画素アレイには、前記複数の画素が２次元の行列状に配置され、
前記画素信号生成部は、前記画素アレイの画素の列毎に設けられ、
前記画素アレイの中の所定の列の画素に対応して設けられた前記画素信号生成部は、
前記制御部からイネーブル信号が供給されている否かに関わらず、前記Ｄ相期間において前記カウンタが、前記コンパレータの出力に応じて前記クロックをカウントする
（１）に記載の固体撮像素子。
（３）
前記画素アレイの中の所定の列の画素は、オプティカルブラック領域の画素である
（２）に記載の固体撮像素子。
（４）
前記画素アレイには、前記複数の画素が２次元の行列状に配置され、
前記画素信号生成部は、前記画素アレイの画素の列毎に設けられ、
前記画素信号生成部が、所定の行の画素に係る前記画素信号の生成を行う場合、前記制御部が前記イネーブル信号を出力する
（１）乃至（３）のいずれかに記載の固体撮像素子。
（５）
前記所定の行の画素は、非オプティカルブラック領域の画素である
（４）に記載の固体撮像素子。
（６）
前記制御部からイネーブル信号が供給されることにより、
前記光電変換部で光電変換された電荷が前記電荷保持部に漏れ出すことにより発生する黒化現象が補正される
（１）乃至（５）のいずれかに記載の固体撮像素子。
（７）
光電変換部で得られた電荷に対応する電圧を保持する電荷保持部とを有する複数の画素が配置された画素アレイと、
前記画素の前記光電変換部で得られた電荷に対応して前記電荷保持部に保持された電圧である信号レベルと、リセットされたときの前記電荷保持部の電圧であるリセットレベルの差分を算出して画素信号を生成する画素信号生成部と、
前記画素信号生成部を制御する制御部とを備え、
前記電荷保持部の電圧を参照電圧と比較するコンパレータと、前記コンパレータから出力される比較結果に応じてクロックをカウントするカウンタとを有する前記画素信号生成部が、
前記制御部からイネーブル信号が供給されている場合、
前記リセットレベルを検出するＰ相期間において前記カウンタのカウント値が限界値であったとき、前記信号レベルを検出するＤ相期間における前記カウンタのカウント値を、前記コンパレータの出力に関わらず限界値とする
駆動方法。
（８）
光電変換部で得られた電荷に対応する電圧を保持する電荷保持部とを有する複数の画素が配置された画素アレイと、
前記画素の前記光電変換部で得られた電荷に対応して前記電荷保持部に保持された電圧である信号レベルと、リセットされたときの前記電荷保持部の電圧であるリセットレベルの差分を算出して画素信号を生成する画素信号生成部と、
前記画素信号生成部を制御する制御部とを備え、
前記画素信号生成部は、
前記電荷保持部の電圧を参照電圧と比較するコンパレータと、前記コンパレータから出力される比較結果に応じてクロックをカウントするカウンタとを有し、
前記制御部からイネーブル信号が供給されている場合、
前記リセットレベルを検出するＰ相期間において前記カウンタのカウント値が限界値であったとき、前記信号レベルを検出するＤ相期間における前記カウンタのカウント値を、前記コンパレータの出力に関わらず限界値とする固体撮像素子を備える
電子機器。
【符号の説明】
【０１２６】
１０  ＣＭＯＳイメージセンサ，  １１  画素アレイ，  １２  コンパレータ，  １３  アップダウンカウンタ，  １４  ラッチ回路，  ２１  垂直走査回路，  ２２  タイミング制御回路，  ２３  水平走査回路，  ２４  信号処理部，  ３１  黒化補正制御回路，  ５１  有効部，  ５２  ＨＯＢ部，  ５３  ＶＯＢ部，  １０１  コンパレータ出力ラッチ回路，  １０２  カウンタ回路，  ６００  撮像装置，  ６０２  固体撮像素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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