(57)【要約】【課題】スイッチング制御ＩＣが出力するＰＷＭパルスのオン・デューティの制約により、スイッチング電源回路のフィードバック制御が行えなくなる場合がある。【解決手段】入力電圧Ｖｉｇを出力電圧である二次側電圧Ｖｏに変換するトランス４１と、トランス４１に流れる電流を断続させる電界効果トランジスタＴＲ４０と、電界効果トランジスタＴＲ４０をオン／オフ制御するＰＷＭ信号を出力するスイッチング制御ＩＣ４２と、ＰＷＭパルス幅変換回路６０とを有するスイッチング電源回路４０Ａにおいて、このＰＷＭパルス幅変換回路６０は、スイッチング制御ＩＣ４２が出力するＰＷＭ信号のオン・デューティを、入力電圧Ｖｉｇに応じて伸縮する。【選択図】図１
2013005478.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧を出力電圧に変換するトランスと、
前記トランスに流れる電流を断続させるスイッチング素子と、
前記スイッチング素子をオン／オフ制御するＰＷＭ信号を出力する駆動回路と、
前記駆動回路が出力する前記ＰＷＭ信号のオン・デューティを、前記入力電圧に応じて伸縮した第２のＰＷＭ信号を生成し、前記第２のＰＷＭ信号によって前記スイッチング素子を制御するＰＷＭパルス幅変換回路と、
を有することを特徴とするスイッチング電源回路。
【請求項２】
前記ＰＷＭパルス幅変換回路は、
前記入力電圧の低下に応じて前記第２のＰＷＭ信号のオン・デューティを伸ばす
ことを特徴とする請求項１に記載のスイッチング電源回路。
【請求項３】
前記ＰＷＭパルス幅変換回路は、
前記入力電圧の上昇に応じて前記第２のＰＷＭ信号のオン・デューティを縮める
ことを特徴とする請求項１または請求項２に記載のスイッチング電源回路。
【請求項４】
前記ＰＷＭパルス幅変換回路は、
前記ＰＷＭ信号の波形を鈍らせた信号を生成するローパスフィルタと、
前記鈍らせた信号を所定電圧と比較して前記第２のＰＷＭ信号を生成する比較器と、
を具備する
ことを特徴とする請求項１ないし請求項３のいずれか１項に記載のスイッチング電源回路。
【請求項５】
前記ＰＷＭパルス幅変換回路は、
前記ＰＷＭ信号を積分した信号を生成する積分器と、
前記積分した信号を所定電圧と比較して前記第２のＰＷＭ信号を生成する比較器と、
を具備する
ことを特徴とする請求項１ないし請求項４のいずれか１項に記載のスイッチング電源回路。
【請求項６】
前記ＰＷＭパルス幅変換回路は、
前記ＰＷＭ信号を微分した信号を生成する微分回路と、
前記微分した信号を所定電圧と比較した信号を生成する比較回路と、
前記比較した信号を反転した信号を生成する反転回路と、
前記反転した信号と前記ＰＷＭ信号の論理積によって前記第２のＰＷＭ信号を生成する論理積回路と、
を具備する
ことを特徴とする請求項１ないし請求項４のいずれか１項に記載のスイッチング電源回路。
【請求項７】
請求項１ないし請求項６のいずれか１項に記載のスイッチング電源回路は、フライバック型であり、
前記トランスは、前記入力電圧を変換して絶縁された出力電圧を出力する
ことを特徴とするスイッチング電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング電源回路の制御に用いられるＰＷＭ（Pulse Width Modulation）パルスのオン・デューティを短くするスイッチング電源回路に関する。
【背景技術】
【０００２】
近年、フライバック式のスイッチング電源回路の制御方式には、自励式と他励式が多く用いられている。自励式とは、このスイッチング電源回路の入力電源電圧に応じてスイッチング周波数を変化させ、出力電圧を制御する方式である。他励式とは、固定された発振周波数のＰＷＭパルスのオン・デューティを制御して、出力電圧を制御する方式である。
【０００３】
他励式のスイッチング電源回路に於いて、スイッチング制御ＩＣ（Integrated Circuit）を利用する場合、入力電源電圧の変動範囲が広い場合や、負荷の変動範囲が広い場合には、スイッチング動作に必要なＰＷＭパルスのオン・デューティの制御が困難であるという問題がある。スイッチング制御ＩＣは、出力するＰＷＭパルスのオン・デューティの範囲が予め決められている場合があるためである。
【０００４】
スイッチング制御ＩＣが出力するＰＷＭパルスに於ける、オン・デューティの最大範囲（以下、「最大オン期間」という。）は、スイッチング電源回路のトランスに大電流を流した場合の磁気飽和を防ぐために設けられている。当該ＰＷＭパルスに於けるオン・デューティの最小範囲（以下、「最小オン期間」という。）は、このスイッチング制御ＩＣ自体の特性である。よって、入力電圧が上昇すると、出力電圧の降圧が不完全となり、間欠動作などの予期しない動作を行う虞がある。
【０００５】
特許文献１には、ファンモータの速度制御回路に設けられ、制御信号であるＰＷＭ信号の応用可能な周波数範囲と応用可能なデューティサイクル範囲を拡大する、ＰＷＭバッファ回路発明が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−００６４８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１の発明は、ファンモータの速度制御回路に於いて、制御信号であるＰＷＭ信号の応用可能な周波数範囲を大きくするには有効である。
【０００８】
しかし、スイッチング電源回路に於いて、スイッチング制御ＩＣ（Integrated Circuit）を利用する場合、入力電源電圧の変動範囲が広い場合や、負荷の変動範囲が広い場合には、スイッチング動作に必要なＰＷＭパルスのオン・デューティの制御が困難であるという課題は、何ら考慮されていない。
【０００９】
そこで、本発明は、ＰＷＭパルスのオン・デューティを短くし、スイッチング電源回路の制御範囲を拡大することを可能とするスイッチング電源回路を提供することを課題とする。
【課題を解決するための手段】
【００１０】
前記課題を解決し、本発明の目的を達成するために、以下のように構成した。
【００１１】
前記した課題を解決するため、請求項１に記載の発明は、入力電圧を出力電圧に変換するトランスと、前記トランスに流れる電流を断続させるスイッチング素子と、前記スイッチング素子をオン／オフ制御するＰＷＭ信号を出力する駆動回路と、前記駆動回路が出力する前記ＰＷＭ信号のオン・デューティを、前記入力電圧に応じて伸縮した第２のＰＷＭ信号を生成し、前記第２のＰＷＭ信号によって前記スイッチング素子を制御するＰＷＭパルス幅変換回路と、を有することを特徴とするスイッチング電源回路とした。
このようにすることで、本発明に係るスイッチング電源回路によれば、ＰＷＭパルスのオン・デューティを伸縮し、スイッチング電源回路のオン・デューティの制御範囲を拡大することができる。
【００１２】
請求項２に記載の発明は、前記ＰＷＭパルス幅変換回路は、前記入力電圧の低下に応じて前記第２のＰＷＭ信号のオン・デューティを伸ばすことを特徴とする請求項１に記載のスイッチング電源回路とした。
このようにすることで、本発明に係るスイッチング電源回路によれば、スイッチング電源回路のフィードバック制御に於ける他のゲインを低くすることが可能であり、例えばエラーアンプなどに代表される他の制御要素の発振を抑止可能である。
【００１３】
請求項３に記載の発明は、前記ＰＷＭパルス幅変換回路は、前記入力電圧の上昇に応じて前記第２のＰＷＭ信号のオン・デューティを縮めることを特徴とする請求項１または請求項２に記載のスイッチング電源回路とした。
このようにすることで、本発明に係るスイッチング電源回路によれば、スイッチング素子に対して出力するＰＷＭパルスのオン・デューティを更に縮めることができる。
【００１４】
請求項４に記載の発明は、前記ＰＷＭパルス幅変換回路は、前記ＰＷＭ信号の波形を鈍らせた信号を生成するローパスフィルタと、前記鈍らせた信号を所定電圧と比較して前記第２のＰＷＭ信号を生成する比較器と、を具備することを特徴とする請求項１ないし請求項３のいずれか１項に記載のスイッチング電源回路とした。
このようにすることで、本発明に係るスイッチング電源回路のＰＷＭパルス幅変換回路は、ローパスフィルタと比較器とによる簡易な構成とすることが可能である。
【００１５】
請求項５に記載の発明は、前記ＰＷＭパルス幅変換回路は、前記ＰＷＭ信号を積分した信号を生成する積分器と、前記積分した信号を所定電圧と比較して前記第２のＰＷＭ信号を生成する比較器と、を具備することを特徴とする請求項１ないし請求項４のいずれか１項に記載のスイッチング電源回路とした。
このようにすることで、本発明に係るスイッチング電源回路のＰＷＭパルス幅変換回路によれば、時間変化に対して線形に上昇／下降を繰り返す鋸歯状波を生成することにより、リファレンス電圧とオン・デューティとの関係が線形となり、更にスイッチング電源回路がフィードバック制御しやすく、かつ、発振しにくくなる。
【００１６】
請求項６に記載の発明は、前記ＰＷＭパルス幅変換回路は、前記ＰＷＭ信号を微分した信号を生成する微分回路と、前記微分した信号を所定電圧と比較した信号を生成する比較回路と、前記比較した信号を反転した信号を生成する反転回路と、前記反転した信号と前記ＰＷＭ信号の論理積によって前記第２のＰＷＭ信号を生成する論理積回路と、を具備することを特徴とする請求項１ないし請求項４のいずれか１項に記載のスイッチング電源回路とした。
このようにすることで、本発明に係るスイッチング電源回路によれば、元のＰＷＭ信号のオン・デューティと、変換したＰＷＭ信号のオン・デューティとのずれが少ないため、フィードバック制御の遅延と、この遅延にともなう発振を抑止可能である。
【００１７】
請求項７に記載の発明は、請求項１ないし請求項６のいずれか１項に記載のスイッチング電源回路は、フライバック型であり、前記トランスは、前記入力電圧を変換して絶縁された出力電圧を出力することを特徴とするスイッチング電源回路とした。
このようにすることで、本発明に係るスイッチング電源回路は、フライバック型であり、かつ、入力側と出力側がトランスによって絶縁されているものに適用可能であることを明確化できる。
【発明の効果】
【００１８】
本発明によれば、ＰＷＭパルスのオン・デューティを短くし、スイッチング電源回路の制御範囲を拡大することが可能となる。
【図面の簡単な説明】
【００１９】
【図１】第１の実施形態に於けるスイッチング電源回路を示す概略の構成図である。
【図２】第１の実施形態に於けるパルス幅変換回路を示す概略の構成図である。
【図３】第１の実施形態に於けるパルス幅変換回路の動作（その１）を示す図である。
【図４】第１の実施形態に於けるパルス幅変換回路の動作（その２）を示す図である。
【図５】第１の実施形態に於ける入力電圧Ｖｉｇとスイッチングデューティとの関係を示す図である。
【図６】第２の実施形態に於けるパルス幅変換回路を示す概略の構成図である。
【図７】第２の実施形態に於けるパルス幅変換回路の動作（その１）を示す図である。
【図８】第２の実施形態に於けるパルス幅変換回路の動作（その２）を示す図である。
【図９】第３の実施形態に於けるパルス幅変換回路を示す概略の構成図である。
【図１０】第３の実施形態に於けるパルス幅変換回路の動作を示す図である。
【図１１】第４の実施形態に於けるパルス幅変換回路を示す概略の構成図である。
【図１２】第４の実施形態に於けるパルス幅変換回路の動作を示す図である。
【図１３】比較例に於けるスイッチング電源回路を示す概略の構成図である。
【図１４】比較例に於ける入力電圧Ｖｉｇとスイッチングデューティとの関係を示す図である。
【発明を実施するための形態】
【００２０】
以降、本発明を実施するための形態を、図面を参照して詳細に説明する。
【００２１】
（第１の実施形態の構成）
図１は、第１の実施形態に於けるスイッチング電源回路を示す概略の構成図である。
第１の実施形態のスイッチング電源回路４０Ａは、一次側電源が印加する電圧Ｖｉｇを入力信号とする電源回路である。
スイッチング電源回路４０Ａは、分圧抵抗Ｒ４２Ｈ，Ｒ４２Ｌと、リファレンス電源４３と、エラーアンプ４４と、抵抗Ｒ４４と、発振器４６と、コンパレータ４７と、バッファ４８と、パルス幅変換回路６０と、電界効果トランジスタＴＲ４０と、トランス４１と、整流ダイオードＤ４０と、平滑コンデンサＣ４０と、負荷Ｚ４０とを有している。上記のうち、リファレンス電源４３と、エラーアンプ４４と、発振器４６と、コンパレータ４７と、バッファ４８とは、スイッチング制御ＩＣ４２の内部に実装されている。
【００２２】
リファレンス電源４３は、リファレンス電圧Ｖｒｅｆを印加する電圧源である。エラーアンプ４４は、例えば演算増幅器であり、反転入力端子に印加された電圧と、非反転入力端子に印加された電圧との差を、ゲインＧで増幅して出力端子に出力する。
【００２３】
発振器４６は、所定の周波数の三角波の発振信号を出力する。コンパレータ４７は、例えば演算増幅器であり、反転入力端子に印加された電圧と、非反転入力端子に印加された電圧を比較して、比較結果を出力する。コンパレータ４７は、反転入力端子に印加された電圧よりも、非反転入力端子に印加された電圧の方が高い場合には、Ｈレベルを出力する。コンパレータ４７は、反転入力端子に印加された電圧よりも、非反転入力端子に印加された電圧の方が低い場合には、Ｌレベルを出力する。
【００２４】
パルス幅変換回路６０（ＰＷＭパルス幅変換回路）は、スイッチング制御ＩＣ４２が出力するＰＷＭ信号のオン・デューティを、入力電圧Ｖｉｇに応じて伸縮する。
【００２５】
電界効果トランジスタＴＲ４０は、ゲート端子に印加された電圧に応じて、ドレイン端子とソース端子とを導通するか否かを切り換える。電界効果トランジスタＴＲ４０は、トランス４１に流れる電流を断続させるスイッチング素子である。
【００２６】
トランス４１は、一次巻線と二次巻線を磁心が共有し、一次巻線に流れるスイッチング信号を、二次巻線に流れるパルス電流に変換する。これにより、トランス４１は、入力電圧Ｖｉｇを、二次側電圧Ｖｏに変換する。
【００２７】
トランス４１の二次巻線は、順方向に接続された整流ダイオードＤ４０を介して平滑コンデンサＣ４０と、負荷Ｚ４０とに並列接続されている。整流ダイオードＤ４０のカソード端子には、このスイッチング電源回路４０Ａの出力電圧である二次側電圧Ｖｏが発生する。
【００２８】
スイッチング電源回路４０Ａの二次側電圧Ｖｏは、分圧抵抗Ｒ４２Ｈ，Ｒ４２Ｌで分圧され、エラーアンプ４４の反転入力端子に入力されている。エラーアンプ４４の反転入力端子は、更に、抵抗Ｒ４４を介してエラーアンプ４４の出力端子に接続されている。エラーアンプ４４の非反転入力端子は、リファレンス電源４３に接続されている。
【００２９】
エラーアンプ４４の出力端子は、コンパレータ４７の非反転入力端子に接続されている。コンパレータ４７の反転入力端子には、発振器４６が接続され、コンパレータ４７の出力端子は、バッファ４８，４９を介して、電界効果トランジスタＴＲ４０のゲート端子に接続されている。
スイッチング制御ＩＣ４２は、スイッチング素子である電界効果トランジスタＴＲ４０をオン／オフ制御するＰＷＭ信号を出力する駆動回路である。
【００３０】
電界効果トランジスタＴＲ４０のドレイン端子は、トランス４１の一次巻線を介して電圧Ｖｉｇを印加する一次側電源に接続され、電界効果トランジスタＴＲ４０のソース端子は、グランドに接続されている。
【００３１】
図２は、第１の実施形態に於けるパルス幅変換回路を示す概略の構成図である。
パルス幅変換回路６０は、インバータ６１と、ローパスフィルタ６２と、リファレンス電源６３と、比較器であるコンパレータ６４と、インバータ６５とを有している。なお、図面では、ローパスフィルタ６２のことを、ＬＰＦ（Low Pass Filter）と記載している場合がある。
このパルス幅変換回路６０は、電圧Ｖｉｇを印加する電源を用いている。これにより、入力されるパルス信号のＨレベルと、出力されるパルス信号のＨレベルとは、共に電圧Ｖｉｇになる。しかし、これに限られず、電圧Ｖｉｇに比例して増減する電圧を印加する電源を用いても良い。これにより、入力されるパルス信号のＨレベルと、出力されるパルス信号のＨレベルとは、共に電圧Ｖｉｇに比例して増減する電圧となる。
【００３２】
パルス幅変換回路６０の入力側は、インバータ６１とローパスフィルタ６２とを介してコンパレータ６４の非反転入力端子に接続されている。コンパレータ６４の反転入力端子には、リファレンス電源６３が接続されている。コンパレータ６４の出力端子は、インバータ６５を介して、このパルス幅変換回路６０の出力側に接続されている。
【００３３】
ローパスフィルタ６２は、ＰＷＭ信号の波形を鈍らせた信号を生成する。比較器であるコンパレータ６４は、この鈍らせた信号を、所定の電圧と比較して新たなＰＷＭ信号を生成する。
【００３４】
（第１の実施形態の動作）
《スイッチング電源回路のフィードバック制御の動作》
図１に示すスイッチング電源回路４０Ａは、フィードバック制御によって二次側電圧Ｖｏを安定化している。以下に、スイッチング電源回路４０Ａのフィードバック制御の動作を説明する。
電界効果トランジスタＴＲ４０のゲート端子には、スイッチングパルスであるＰＷＭ信号が印加されている。ＰＷＭ信号は、電界効果トランジスタＴＲ４０のドレイン端子とソース端子の間のオン／オフ制御を行う。電界効果トランジスタＴＲ４０のドレイン端子とソース端子間のオン／オフに伴い、トランス４１の一次巻線には、電圧Ｖｉｇを印加する一次側電源からのスイッチング信号であるパルス電流が流れる。
【００３５】
トランス４１の一次巻線にスイッチング信号であるパルス電流が流れると共に、トランス４１が駆動され、トランス４１の二次巻線にもパルス電流が徐々に増大する。このパルス電流は、整流ダイオードＤ４０と平滑コンデンサＣ４０によって整流されて、二次側電圧Ｖｏを発生する。二次側電圧Ｖｏは、負荷Ｚ４０に流れると共に、分圧抵抗Ｒ４２Ｈ，Ｒ４２Ｌによって分圧され、エラーアンプ４４の反転入力端子に印加される。エラーアンプ４４の出力端子には、二次側電圧Ｖｏの分圧値とリファレンス電圧Ｖｒｅｆとの差分に所定のゲインＧを掛けたエラー出力信号Ｖｅｒｒが出力される。このエラー出力信号Ｖｅｒｒは、コンパレータ４７の非反転入力端子に印加される。
【００３６】
コンパレータ４７の反転入力端子には更に、発振器４６が出力する三角波の発振信号が印加される。コンパレータ４７の出力信号は、ＰＷＭ（Pulse Width Modulation）信号である。このＰＷＭ信号は、バッファ４８，４９を介して電界効果トランジスタＴＲ４０のベース端子に印加され、電界効果トランジスタＴＲ４０をスイッチング動作させる。
【００３７】
二次側電圧Ｖｏが増大すると、エラー出力信号Ｖｅｒｒは減少して、ＰＷＭ信号のオン・デューティは減少する。これにより、二次側電圧Ｖｏの増大は抑止される。二次側電圧Ｖｏが減少すると、エラー出力信号Ｖｅｒｒは増大して、ＰＷＭ信号のオン・デューティは増大する。これにより、二次側電圧Ｖｏの減少は抑止される。スイッチング電源回路４０Ａは、このようにフィードバック制御することにより、二次側電圧Ｖｏを安定化している。
【００３８】
図３（ａ）〜（ｅ）は、第１の実施形態に於けるパルス幅変換回路の動作（その１）を示す図である。図３（ａ）の縦軸は、入力されたスイッチングパルスを示している。図３（ｂ）の縦軸は、反転したスイッチングパルスを示している。図３（ｃ）の縦軸は、ローパスフィルタ（ＬＰＦ）６２の出力信号を示している。図３（ｄ）の縦軸は、コンパレータ６４の出力信号を示している。図３（ｅ）の縦軸は、後段のインバータ６５の出力信号を示している。図３の横軸は、共通する時間ｔを示している。
【００３９】
図３（ａ）は、所定のオン・デューティを有するスイッチングパルスが入力されていることを示している。このスイッチングパルスのＨレベルは、入力電圧Ｖｉｇに応じた電圧であり、例えば入力電圧Ｖｉｇに所定の係数ｋを掛けた値である。
【００４０】
図３（ｂ）は、インバータ６１によって、入力されたスイッチングパルスのＨレベルとＬレベルを反転したことを示している。このスイッチングパルスのＨレベルは、入力電圧Ｖｉｇに応じた電圧であり、例えば入力電圧Ｖｉｇに所定の係数ｋを掛けた値である。
【００４１】
図３（ｃ）は、反転したスイッチングパルスを、ローパスフィルタ６２によって三角波に変換したことを示している。この三角波の振幅は、入力電圧Ｖｉｇに応じたものとなる。
図３（ｄ）は、ローパスフィルタ６２が出力した三角波を、リファレンス電圧Ｖｒｅｆで比較し、新たなパルス信号に変換したことを示している。
【００４２】
図３（ｅ）は、新たなパルス信号のＨレベルとＬレベルを反転したことを示している。これにより、図３（ａ）のスイッチングパルス（ＰＷＭ信号）のオン・デューティは、入力電圧Ｖｉｇに応じて伸縮する。
【００４３】
図４（ａ）〜（ｅ）は、第１の実施形態に於けるパルス幅変換回路の動作（その２）を示す図である。図４（ａ）〜（ｅ）の縦軸は、前述した図３（ａ）〜（ｅ）の縦軸の意味と同様である。図４の横軸は、共通する時間ｔを示している。
【００４４】
図４（ａ）は、所定のオン・デューティを有するスイッチングパルスが入力されていることと、前述した図３に示す場合よりも電源電圧レベルが高いためにＨレベルが高いことを示している。
【００４５】
図４（ｂ）は、インバータ６１によって、入力されたスイッチングパルスのＨレベルとＬレベルを反転したことと、前述した図３に示す場合よりも電源電圧レベルが高いためにＨレベルが高いことを示している。
【００４６】
図４（ｃ）は、反転したスイッチングパルスを、ローパスフィルタ６２によって三角波に変換したことを示している。この三角波の振幅は、入力電圧Ｖｉｇに応じた大きさなので、前述した図３（ｃ）の三角波の振幅よりも大きい。
【００４７】
図４（ｄ）は、ローパスフィルタ６２が出力した三角波を、リファレンス電圧Ｖｒｅｆで比較し、新たなパルス信号に変換したことを示している。図４（ｅ）は、新たなパルス信号のＨレベルとＬレベルを反転したことを示している。
【００４８】
この新たなパルス信号のオン・デューティは、二次側電圧Ｖｏが一定となるよう、前述した図３（ｅ）に示すパルス信号のオン・デューティよりも短くなっている。これにより、図４（ａ）のスイッチングパルス（ＰＷＭ信号）のオン・デューティは、入力電圧Ｖｉｇに応じて伸縮する。
【００４９】
図１３は、比較例に於けるスイッチング電源回路を示す概略の構成図である。
比較例のスイッチング電源回路４０は、第１の実施形態のスイッチング電源回路４０Ａとは異なり、パルス幅変換回路６０の代わりにバッファ４９を有している他は、第１の実施形態のスイッチング電源回路４０Ａと同様の構成を有している。このバッファ４９は、入力されたＰＷＭ信号のオン・デューティは変化させない。
【００５０】
図１４は、比較例に於ける入力電圧Ｖｉｇとスイッチングデューティとの関係を示す図である。横軸は入力電圧Ｖｉｇを示し、縦軸はＭＯＳＦＥＴのスイッチングデューティ［％］を示している。縦軸に記載されたＤｍａｘは、スイッチング制御ＩＣ４２の最大オン・デューティを示している。Ｄｍｉｎは、スイッチング制御ＩＣ４２の最小オン・デューティを示している。
【００５１】
凡例に示すように、菱形マーカは、スイッチング電源回路４０の負荷Ｚ４０のインピーダンス値が小さい場合を示している。正方形マーカは、スイッチング電源回路４０の負荷Ｚ４０のインピーダンス値が大きい場合を示している。
【００５２】
図１４より、負荷Ｚ４０のインピーダンス値が小さく（菱形マーカ）、かつ電圧Ｖｉｇが２０Ｖ以上の場合には、電界効果トランジスタＴＲ４０を、スイッチング制御ＩＣ４２の最小オン期間以下で制御しなければならないことがわかる。
【００５３】
同様に、負荷Ｚ４０の値が大きく（正方形マーカ）、かつ電圧Ｖｉｇが８Ｖ以下の場合と、負荷Ｚ４０の値が小さく（菱形マーカ）、かつ電圧Ｖｉｇが６Ｖ以下の場合は、電界効果トランジスタＴＲ４０を、スイッチング制御ＩＣ４２の最大オン期間以下で制御しなければならないことがわかる。
【００５４】
図５は、第１の実施形態に於ける入力電圧Ｖｉｇとスイッチングデューティとの関係を示す図である。横軸は入力電圧Ｖｉｇを示し、縦軸はＭＯＳＦＥＴのスイッチングデューティ［％］を示している。
【００５５】
凡例のスイッチング制御ＩＣ出力は、スイッチング制御ＩＣ４２からパルス幅変調回路に入力される信号のスイッチングデューティを示している。凡例のスイッチング素子駆動は、電界効果トランジスタＴＲ４０のドレイン−ソース間電圧のスイッチングデューティを示している。このパルス幅変換回路６０により、スイッチング素子駆動のスイッチングデューティの変動幅よりも、スイッチング制御ＩＣ出力のスイッチングデューティの変動幅の方が小さくなっている。これにより、スイッチング制御ＩＣ４２のオン・デューティの範囲が狭い場合であっても、このスイッチング電源回路４０Ａを制御可能であることがわかる。
【００５６】
（第１の実施形態の効果）
以上説明した第１の実施形態では、次の（Ａ）〜（Ｄ）のような効果がある。
（Ａ）  ローパスフィルタ６２とコンパレータ６４とインバータ６１，６５による簡易な構成によって、パルス幅変換回路６０を構成することが可能である。
【００５７】
（Ｂ）  スイッチング電源回路４０Ａに於いて、スイッチング動作に必要なＰＷＭパルスのオン・デューティの制御が制約されたスイッチング制御ＩＣ４２を使用した場合であっても、ＰＷＭパルスのオン・デューティを短くすることにより、スイッチング動作に必要なＰＷＭパルスのオン・デューティとすることができる。
【００５８】
（Ｃ）  ＰＷＭ信号のオン・デューティを、入力電圧Ｖｉｇが低くなるにつれて伸ばすようにしている。ＰＷＭ信号のオン・デューティを、入力電圧Ｖｉｇが高くなるにつれて縮めるようにしている。これにより、スイッチング電源回路４０Ａのフィードバック制御に於ける他のゲイン、例えばエラーアンプ４４のゲインＧを低くすることが可能であり、エラーアンプ４４による発振を抑止可能である。
（Ｄ）  ＰＷＭ信号のオン・デューティを、入力電圧Ｖｉｇが高くなるにつれて縮めるようにしている。これにより、スイッチング制御ＩＣ４２などがスイッチング素子に対して出力するＰＷＭパルスのオン・デューティを更に短くすることができる。
【００５９】
（第２の実施形態の構成）
図６は、第２の実施形態に於けるパルス幅変換回路を示す概略の構成図である。
本実施例のパルス幅変換回路６０Ａは、ＩＮＶ（Inverter）ブロック６１ａと、ＬＰＦ（Low Pass Filter）ブロック６２ａと、ツェナーダイオードＺ６５と、分圧抵抗Ｒ６５Ｈ，Ｒ６５Ｌと、ＣＯＭＰ（Comparator）ブロック６４ａと、ＢＵＦ（Buffer）ブロック６５ａとを有している。
【００６０】
ＩＮＶブロック６１ａは、抵抗Ｒ６１ＡＨ，Ｒ６１ＢＨ，Ｒ６１ＡＬ，Ｒ６１ＢＬと、ＰＮＰトランジスタＴ６２Ｈと、ＮＰＮトランジスタＴ６２Ｌと、電圧Ｖｉｇに比例して増減する電圧Ｖｃｃを印加する電源（以下、「電源Ｖｃｃ」と記載する。）とを有している。
【００６１】
ＩＮＶブロック６１ａの入力端子は、抵抗Ｒ６１ＡＨを介してＰＮＰトランジスタＴ６２Ｈのベースに接続され、このＰＮＰトランジスタＴ６２Ｈのベースは、抵抗Ｒ６１ＢＨを介して電源Ｖｃｃに接続されている。ＰＮＰトランジスタＴ６２Ｈのエミッタは、電源Ｖｃｃに接続されている。ＰＮＰトランジスタＴ６２Ｈのコレクタは、このＩＮＶブロック６１ａの第１の出力である。
【００６２】
ＩＮＶブロック６１ａの入力端子は更に、抵抗Ｒ６１ＡＬを介してＮＰＮトランジスタＴ６２Ｌのベースに接続され、このＮＰＮトランジスタＴ６２Ｌのベースは、抵抗Ｒ６１ＢＬを介してグランドに接続されている。ＮＰＮトランジスタＴ６２Ｌのエミッタはグランドに接続されている。ＮＰＮトランジスタＴ６２Ｌのコレクタは、このＩＮＶブロック６１ａの第２の出力である。
【００６３】
ＬＰＦブロック６２ａは、抵抗Ｒ６２ＡＨ，Ｒ６２ＡＬと、コンデンサＣ６２とを有している。ＩＮＶブロック６１ａの第１の出力は、抵抗Ｒ６２ＡＨを介してコンデンサＣ６２に接続されている。同様にＩＮＶブロック６１ａの第２の出力は、抵抗Ｒ６２ＡＬを介してコンデンサＣ６２に接続され、このＬＰＦブロック６２ａの出力側となる。
【００６４】
ＬＰＦブロック６２ａの出力側は、逆方向に接続されたツェナーダイオードＺ６５と、分圧抵抗Ｒ６５Ｈ，Ｒ６５Ｌとを介してグランドに接続されている。分圧抵抗Ｒ６５Ｈと分圧抵抗Ｒ６５Ｌの接続ノードは、ＣＯＭＰブロック６４ａに接続されている。
【００６５】
ＣＯＭＰブロック６４ａは、電源Ｖｃｃと、抵抗Ｒ６４と、ＮＰＮトランジスタＴ６４とを有している。ＣＯＭＰブロック６４ａの入力側は、ＮＰＮトランジスタＴ６４のベースに接続されている。ＮＰＮトランジスタＴ６４のエミッタはグランドに接続され、コレクタは抵抗Ｒ６４を介して電源Ｖｃｃに接続されている。ＮＰＮトランジスタＴ６４のコレクタは、このＣＯＭＰブロック６４ａの出力側である。
【００６６】
ＢＵＦブロック６５ａは、抵抗Ｒ６５Ｂ，Ｒ６５Ｃと、ＮＰＮトランジスタＴ６５Ｈと、ＰＮＰトランジスタＴ６５Ｌとを有している。ＣＯＭＰブロック６４ａの出力側は、抵抗Ｒ６５Ｂを介して、ＮＰＮトランジスタＴ６５Ｈのベースと、ＰＮＰトランジスタＴ６５Ｌのベースに接続されている。ＮＰＮトランジスタＴ６５Ｈのコレクタは、抵抗Ｒ６５Ｃを介して、電源Ｖｃｃに接続されている。ＰＮＰトランジスタＴ６５Ｌのコレクタは、グランドに接続されている。更に、ＮＰＮトランジスタＴ６５Ｈのエミッタは、ＰＮＰトランジスタＴ６５Ｌのエミッタと接続され、このＢＵＦブロック６５ａの出力端子に接続されている。
【００６７】
（第２の実施形態の動作）
図７（ａ）〜（ｄ）は、第２の実施形態に於けるパルス幅変換回路の動作（その１）を示す図である。図７（ａ）の縦軸は、入力されたスイッチングパルスを示している。図７（ｂ）の縦軸は、反転したスイッチングパルスを示している。図７（ｃ）の縦軸は、ＬＰＦブロック６２ａの出力信号を示している。図７（ｄ）の縦軸は、ＣＯＭＰブロック６４ａの出力信号を示している。図７の横軸は、共通する時間ｔを示している。
【００６８】
図７（ａ）は、所定のオン・デューティを有するスイッチングパルスが入力されていることを示している。このスイッチングパルスのＨレベルは、入力電圧Ｖｉｇに応じた電圧であり、例えば入力電圧Ｖｉｇに所定の係数ｋを掛けた値である。
【００６９】
図７（ｂ）は、ＩＮＶブロック６１ａによって、入力されたスイッチングパルスのＨレベルとＬレベルを反転したことを示している。このスイッチングパルスのＨレベルは、入力電圧Ｖｉｇに応じた電圧であり、例えば入力電圧Ｖｉｇに所定の係数ｋを掛けた値である。
【００７０】
図７（ｃ）は、反転したスイッチングパルスを、ＬＰＦブロック６２ａによって三角波に変換したことを示している。この三角波の振幅は、入力電圧Ｖｉｇに応じたものとなる。
【００７１】
図７（ｄ）は、ＬＰＦブロック６２ａが出力した三角波が、電圧Ｖｚ以上であるか否かを比較し、新たなパルス信号に変換したことを示している。電圧Ｖｚは、ツェナーダイオードＺ６５による電圧降下の後、分圧抵抗Ｒ６５Ｈ，Ｒ６５Ｌによって分圧した電圧が、ＮＰＮトランジスタＴ６４のベース電圧の閾値となる場合の電圧である。これにより、図７（ａ）のスイッチングパルス（ＰＷＭ信号）のオン・デューティは、入力電圧Ｖｉｇに応じて伸縮する。
【００７２】
図８（ａ）〜（ｄ）は、第２の実施形態に於けるパルス幅変換回路の動作（その２）を示す図である。図８（ａ）〜（ｄ）の縦軸は、前述した図７（ａ）〜（ｄ）の縦軸の意味と同様である。図８の横軸は、共通する時間ｔを示している。
【００７３】
図８（ａ）は、所定のオン・デューティを有するスイッチングパルスが入力されていることを示している。前述した図７に示す場合よりも電源電圧レベルが高いために、Ｈレベルが高いことを示している。ここで、Ｈレベルの電位は電圧Ｖｉｇに所定の係数ｋを掛けた値である。
【００７４】
図８（ｂ）は、ＩＮＶブロック６１ａによって、入力されたスイッチングパルスのＨレベルとＬレベルを反転したことを示している。前述した図７に示す場合よりも電源電圧レベルが高いためにＨレベルが高いことを示している。
【００７５】
図８（ｃ）は、反転したスイッチングパルスを、ＬＰＦブロック６２ａによって三角波に変換したことを示している。この三角波の振幅は、入力電圧Ｖｉｇに応じた大きさなので、前述した図７（ｃ）の三角波の振幅よりも大きい。
【００７６】
図８（ｄ）は、ＬＰＦブロック６２ａが出力した三角波が、電圧Ｖｚ以上であるか否かを比較し、新たなパルス信号に変換したことを示している。この新たなパルス信号のオン・デューティは、二次側電圧Ｖｏが一定となるよう、前述した図７（ｄ）に示すパルス信号のオン・デューティよりも短くなっている。これにより、図８（ａ）のスイッチングパルス（ＰＷＭ信号）のオン・デューティは、入力電圧Ｖｉｇに応じて伸縮する。
【００７７】
（第２の実施形態の効果）
以上説明した第２の実施形態では、次の（Ｅ）のような効果がある。
（Ｅ）  リファレンス電源が無い場合であっても、ツェナーダイオードＺ６５を用いた簡易な回路によってＰＷＭパルスのオン・デューティを短くすることにより、スイッチング動作に必要なＰＷＭパルスのオン・デューティとすることができる。
【００７８】
（第３の実施形態の構成）
図９は、第３の実施形態に於けるパルス幅変換回路を示す概略の構成図である。
本実施形態のパルス幅変換回路６０Ｂは、図２に示す第１の実施形態のパルス幅変換回路６０のローパスフィルタ６２の代わりに積分回路６２Ｃを有しているほかは、第１の実施形態のパルス幅変換回路６０と同様の構成を有している。
【００７９】
本実施形態の積分回路６２Ｃは、抵抗Ｒ６２Ｃと、コンデンサＣ６２Ｃと、オペアンプＡ６２Ｃとを有している。積分回路６２Ｃの入力側は、抵抗Ｒ６２Ｃを介してオペアンプＡ６２Ｃの反転入力端子に接続されている。オペアンプＡ６２Ｃの反転入力端子は更に、コンデンサＣ６２Ｃを介してオペアンプＡ６２Ｃの出力端子に接続されている。オペアンプＡ６２Ｃの非反転入力端子は、グランドに接続されている。オペアンプＡ６２Ｃの出力端子は、この積分回路６２Ｃの出力側である。
【００８０】
積分回路６２Ｃは、ＰＷＭ信号を積分した信号を生成する積分器である。オペアンプＡ６２Ｃは、この積分した信号を、所定電圧と比較して、新たなＰＷＭ信号を生成する比較器である。
【００８１】
（第３の実施形態の動作）
図１０（ａ）〜（ｅ）は、第３の実施形態に於けるパルス幅変換回路の動作を示す図である。図１０（ａ）の縦軸は、入力されたスイッチングパルスを示している。図１０（ｂ）の縦軸は、反転したスイッチングパルスを示している。図１０（ｃ）の縦軸は、積分回路６２Ｃの出力信号を示している。図１０（ｄ）の縦軸は、コンパレータ６４の出力信号を示している。図１０（ｅ）の縦軸は、後段のインバータ６５の出力信号を示している。図１０の横軸は、共通する時間ｔを示している。
【００８２】
図１０（ａ），（ｂ）は、前述した図３（ａ），（ｂ）と同様である。
図１０（ｃ）に示す積分回路６２Ｃの出力信号は、図３（ｃ）に示すローパスフィルタ６２の出力信号とは異なり、時間変化に対して線形に上昇／下降を繰り返す鋸歯状波となっている。これにより、リファレンス電圧Ｖｒｅｆと、オン・デューティとの関係が線形となり、更にフィードバック制御しやすく、かつ、発振しにくくなる。
図１０（ｄ），（ｅ）は、前述した図３（ｄ），（ｅ）と同様である。
【００８３】
（第３の実施形態の効果）
以上説明した第３の実施形態では、次の（Ｆ）のような効果がある。
（Ｆ）  時間変化に対して線形に上昇／下降を繰り返す鋸歯状波を生成することにより、リファレンス電圧Ｖｒｅｆとオン・デューティとの関係が線形となり、更にフィードバック制御しやすく、かつ、発振しにくくなる。
【００８４】
（第４の実施形態の構成）
図１１は、第４の実施形態に於けるパルス幅変換回路を示す概略の構成図である。
パルス幅変換回路６０Ｂは、コンデンサＣ６６，Ｃ６７と、ダイオードＤ６６，Ｄ６７と、抵抗Ｒ６７と、リファレンス電源６６と、比較器６７と、インバータ６８と、論理積回路６９とを有している。
【００８５】
このパルス幅変換回路６０Ｂの入力側は、論理積回路６９の第１の入力端子に接続されていると共に、コンデンサＣ６６を介して、ダイオードＤ６６のカソード端子に接続されている。このダイオードＤ６６のアノード端子はグランドに接続されている。ダイオードＤ６６のカソード端子は更に、逆方向に接続されたダイオードＤ６７を介して、並列接続されているコンデンサＣ６７と、抵抗Ｒ６７とに接続され、更に比較器６７の非反転入力端子に接続されている。
このコンデンサＣ６６，Ｃ６７と、ダイオードＤ６６，Ｄ６７と、抵抗Ｒ６７は、ＰＷＭ信号を微分した信号を生成する微分回路を構成している。
【００８６】
比較回路である比較器６７の反転入力端子には、リファレンス電源６６が接続されている。比較器６７の出力端子は、反転回路であるインバータ６８を介して論理積回路６９の第２の入力端子に接続されている。論理積回路６９の出力端子は、このパルス幅変換回路６０Ｂの出力側である。
【００８７】
（第４の実施形態の動作）
図１２（ａ）〜（ｄ）は、第４の実施形態に於けるパルス幅変換回路の動作を示す図である。
図１２（ａ）の縦軸は、入力されたスイッチングパルスを示している。図１２（ｂ）の縦軸は、比較器６７の非反転入力端子への入力信号を示している。図１２（ｃ）の縦軸は、比較器６７の出力信号を示している。図１２（ｄ）の縦軸は、論理積回路６９の出力信号を示している。図１２の横軸は、共通する時間ｔを示している。
【００８８】
図１２（ａ）は、所定のオン・デューティを有するスイッチングパルス（ＰＷＭ信号）が入力されていることを示している。このスイッチングパルスのＨレベルは、入力電圧Ｖｉｇに応じた電圧であり、例えば入力電圧Ｖｉｇに所定の係数ｋを掛けた値である。
【００８９】
図１２（ｂ）は、コンデンサＣ６６や抵抗Ｒ６７などによる微分回路によって、入力されたスイッチングパルス（ＰＷＭ信号）を微分した信号を生成したことを示している。
【００９０】
図１２（ｃ）は、微分したスイッチングパルス（ＰＷＭ信号）を、比較回路である比較器６７によって、所定電圧であるリファレンス電圧Ｖｒｅｆと比較し、パルスに変換したことを示している。このパルス幅は、入力電圧Ｖｉｇに応じた幅であり、例えば入力電圧Ｖｉｇに所定の係数ｋを掛けた値である。
【００９１】
図１２（ｄ）は、比較器６７の出力信号の反転と、入力されたスイッチングパルスとの論理積により、スイッチングパルス（ＰＷＭ信号）のオン・デューティを短く変換したことを示している。
【００９２】
（第４の実施形態の効果）
以上説明した第４の実施形態では、次の（Ｇ）のような効果がある。
（Ｇ）  元のＰＷＭ信号のオン・デューティと、変換したＰＷＭ信号のオン・デューティとのずれが少ないため、フィードバック制御の遅延と、この遅延にともなう発振を抑止可能である。
【００９３】
（変形例）
本発明は、上記実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲で、変更実施が可能である。この利用形態や変形例としては、例えば、次の（ａ），（ｂ）のようなものがある。
【００９４】
（ａ）  第１〜第４の実施形態は、いずれもフライバック式のスイッチング電源回路４０に適用した例である。しかし、これに限られず、シングルエンディッドフォワード方式、プッシュプル方式、ハーフブリッジ方式、フルブリッジ方式、降圧チョッパ方式、マグアンプ方式、昇圧チョッパ方式、極性反転チョッパ方式など、いずれの方式のスイッチング電源回路に本発明を適用しても良い。
【００９５】
（ｂ）  第１〜第４の実施形態は、いずれも駆動回路にスイッチング制御ＩＣを用いた例である。しかし、これに限られず、駆動回路がディスクリート部品で構成されているスイッチング電源回路に適用しても良い。
【符号の説明】
【００９６】
４０，４０Ａ  スイッチング電源回路
４１  トランス
ＴＲ４０  電界効果トランジスタ（スイッチング素子）
Ｚ４０  負荷
４１  トランス
Ｒ４２Ｈ，Ｒ４２Ｌ  分圧抵抗
４２  スイッチング制御ＩＣ（駆動回路）
４３  リファレンス電源
４４  エラーアンプ
４６  発振器
４７  コンパレータ
６０，６０Ａ，６０Ｂ，６０Ｃ  パルス幅変換回路（ＰＷＭパルス幅変換回路）
６２  ローパスフィルタ
Ｚ６５  ツェナーダイオード
６２Ｃ  積分回路
【図１】
2013005478.tif 000003
【図２】
2013005478.tif 000004
【図３】
2013005478.tif 000005
【図４】
2013005478.tif 000006
【図５】
2013005478.tif 000007
【図６】
2013005478.tif 000008
【図７】
2013005478.tif 000009
【図８】
2013005478.tif 000010
【図９】
2013005478.tif 000011
【図１０】
2013005478.tif 000012
【図１１】
2013005478.tif 000013
【図１２】
2013005478.tif 000014
【図１３】
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【図１４】
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