(57)【要約】【課題】出力信号の歪やフロアノイズが少なく、量子化ノイズが少ないＤＡ変換器を提供する。【解決手段】ＤＡ変換器は、１個以上の入力素子からなる第１の入力素子群と１個以上の入力素子からなる第２の入力素子群からなり、第１の入力素子群の与えるアナログ信号量の最少分解能は、第２の入力素子群の与えるアナログ信号量の最少分解能より大きくなっており、第１の入力素子群と第２の入力素子群の両方を用いて与えられた複数ビットのデジタルデータをアナログ信号に変換しなければならない工程において、第１の入力素子群の与えるアナログ信号と第２の入力素子群の与えるアナログ信号との和を与える第１の動作と、第１の入力素子群の与えるアナログ信号と第２の入力素子群の与えるアナログ信号との差を与える第２の動作とを予め定めた第１のパターンで行う。【選択図】図１
2013192183.tif 000002
【特許請求の範囲】
【請求項１】
入力される複数ビットのデジタルデータＤの値の奇数／偶数に応じて、前記デジタルデータＤをデジタルデータＤ１とデジタルデータＤ２とに分離して出力し、同時に予め定めたパターンに従って加算または減算のいずれかを指示する制御信号を発生する制御回路と、
１個以上の入力素子からなり、前記デジタルデータＤ１をアナログ変換した第１のアナログ信号Ａ１を発生する第１の入力素子群と、
１個以上の入力素子からなり、前記デジタルデータＤ２をアナログ変換した第２のアナログ信号Ａ２を発生する第２の入力素子群と、
前記デジタルデータＤの値が奇数の場合には、前記制御回路から出力された前記制御信号に応じて、前記第１のアナログ信号Ａ１と前記第２のアナログ信号Ａ２とを加算し、または前記第１のアナログ信号Ａ１から前記第２のアナログ信号Ａ２を減算して、アナログ出力信号Aｏｕｔを出力し、前記デジタルデータＤの値が偶数の場合には、前記第１のアナログ信号Ａ１とゼロ信号を加算して、アナログ出力信号Aｏｕｔを出力する加算回路と、
を具備し、
前記第１の入力素子群の与えるアナログ信号量の最少分解能が、前記第２の入力素子群の与えるアナログ信号量の最少分解能よりも大きく設定されていることを特徴とするＤＡ変換器。
【請求項２】
前記制御回路は、前記デジタルデータＤが奇数か偶数かを判別して、
前記デジタルデータＤが奇数の場合は、前記デジタルデータＤの値から１を引いた値の１／２の値を前記デジタルデータＤ１に出力し、値１を前記デジタルデータＤ２に出力し、加算を指示する制御信号を発生すること、
または、前記デジタルデータＤの値に１を加えた値の１／２の値を前記デジタルデータＤ１に出力し、値１を前記デジタルデータＤ２に出力し、減算を指示する制御信号を発生することのいずれかを行い、
前記デジタルデータＤが偶数の場合は、前記デジタルデータＤの１／２の値を前記デジタルデータＤ１に出力する
ことを特徴とする請求項１に記載のＤＡ変換器。
【請求項３】
前記予め定めたパターンは、前記第１のアナログ信号Ａ１と前記第２のアナログ信号Ａ２とを加算する加算動作と、前記第１のアナログ信号Ａ１から前記第２のアナログ信号Ａ２を減算する減算動作とを、前記入力されるデジタルデータＤが奇数の場合において交互に行うパターンと、前記入力される入力されるデジタルデータＤが奇数の場合において２回続けることを交互に行うパターンと、前記入力されるデジタルデータＤが偶数奇数に関係なく交互に行えるようにしておいて実際に奇数の場合にだけ前記加算動作か前記減算動作かを選択して行うパターンのうちのいずれか１つのパターンであることを特徴とする請求項１または２に記載のＤＡ変換器。
【請求項４】
入力される複数ビットのデジタルデータＤの値の奇数／偶数に応じて、前記デジタルデータＤをデジタルデータＤ１とデジタルデータＤ２とに分離して出力し、同時に予め定めたパターンに従って正または負の極性のいずれかを指示する制御信号を発生する制御回路と、
アナログ出力信号Aｏｕｔを出力する加算回路と、
１個以上の入力素子からなり、前記デジタルデータＤ１をアナログ変換した第１のアナログ信号Ａ１を前記加算回路に導入する第１の入力素子群と、
１個以上の入力素子からなり、
前記デジタルデータＤの値が奇数の場合には、前記デジタルデータＤ２を前記制御信号に応じた極性でアナログ変換した第２アナログ信号Ａ２を、前記加算回路に導入し、前記デジタルデータＤの値が偶数の場合には、ゼロ信号を、前記加算回路に導入する第２の入力素子群と、
を具備し、
前記第１の入力素子群の与えるアナログ信号量の最少分解能が、前記第２の入力素子群の与えるアナログ信号量の最少分解能よりも大きく設定されていることを特徴とするＤＡ変換器。
【請求項５】
前記制御回路は、前記デジタルデータＤが奇数か偶数かを判別して、
前記デジタルデータＤが奇数の場合は、前記デジタルデータＤの値から１を引いた値の１／２の値を前記デジタルデータＤ１に出力し、値１を前記デジタルデータＤ２に出力し、正の極性でのアナログ変換を指示する制御信号を発生すること、
または、前記デジタルデータＤの値に１を加えた値の１／２の値を前記デジタルデータＤ１に出力し、値１を前記デジタルデータＤ２に出力し、負の極性でのアナログ変換を指示する制御信号を発生することのいずれかを行い、
前記デジタルデータＤが偶数の場合は、前記デジタルデータＤの１／２の値を前記デジタルデータＤ１に出力する
ことを特徴とする請求項４に記載のＤＡ変換器。
【請求項６】
前記予め定めたパターンは、前記デジタルデータＤ２を正の極性でアナログ変換する動作と、前記デジタルデータＤ２を負の極性でアナログ変換する動作とを、前記入力されるデジタルデータＤが奇数の場合において交互に行うパターンと、前記入力される入力されるデジタルデータＤが奇数の場合において２回続けることを交互に行うパターンと、前記入力されるデジタルデータＤが偶数奇数に関係なく交互に行えるようにしておいて実際に奇数の場合にだけ前記正の極性でアナログ変換する動作か前記負の極性でアナログ変換する動作かを選択して行うパターンのうちのいずれか１つのパターンであることを特徴とする請求項４または５に記載のＤＡ変換器。
【請求項７】
前記第２の入力素子群は、
前記デジタルデータＤ２と前記制御信号とから、ゼロ、＋２分の１、−２分の１の３種類の動作を表現するための２ビットの信号ｄ０−１および信号ｄ０−２を発生するロジック回路であって、前記デジタルデータＤ２が「１」で前記制御信号が「−」の場合には、前記デジタル信号ｄ０−１と前記デジタル信号ｄ０−２を共に「０」にする出力を行い、前記デジタルデータＤ２が「１」で前記制御信号が「＋」の場合には、前記デジタル信号ｄ０−１と前記デジタル信号ｄ０−２を共に「１」にする出力を行い、前記デジタルデータＤ２が「０」で前記制御信号が「−」の場合には、前記デジタル信号ｄ０−１を「０」に、前記デジタル信号ｄ０−２を「１」にする出力を行い、前記デジタルデータＤ２が「０」で前記制御信号が「＋」の場合には、前記デジタル信号ｄ０−１を「１」に、前記デジタル信号ｄ０−２を「０」にする出力を行うロジック回路と、  
前記デジタル信号ｄ０−１が「０」の値の場合には、−１／２・Ａの値のアナログ信号Ａ２−１を生成し、前記デジタル信号ｄ０−１が「１」の値の場合には、＋１／２・Ａの値のアナログ信号Ａ２−１を生成する第１の入力素子と、
前記デジタル信号ｄ０−２が「０」の値の場合には、−１／２・Ａの値のアナログ信号Ａ２−２を生成し、前記デジタル信号ｄ０−２が「１」の値の場合には、＋１／２・Ａの値のアナログ信号Ａ２−２を生成する第２の入力素子と、
前記アナログ信号Ａ２−１と前記アナログ信号Ａ２−２とを加算する加算素子と、
を具備することを特徴とする請求項４乃至６のいずれかに記載のＤＡ変換器。
【請求項８】
前記第ゼロ信号は、前記第２の入力素子群を２つに分割した第１のグループの入力素子群により与えられる第３のアナログ信号Ａ２−１と、第２のグループの入力素子群により与えられる第４のアナログ信号Ａ２−２との差によって与えられる実質的にゼロである信号であることを特徴とする請求項１乃至６のいずれかに記載のＤＡ変換器。
【請求項９】
前記第ゼロ信号は、
前記第２の入力素子群を２つに分割した第１のグループの入力素子群により与えられる第３のアナログ信号Ａ２−１から、第２のグループの入力素子群により与えられる第４のアナログ信号Ａ２−２を引いた差によって与えられる実質的にゼロである第１のゼロ信号と、
前記第２の入力素子群を２つに分割した第２のグループの入力素子群により与えられる第４のアナログ信号Ａ２−２から、第１のグループの入力素子群により与えられる第３のアナログ信号Ａ２−１を引いた差によって与えられる実質的にゼロである第２のゼロ信号とが予め定めたパターンとなるものであり、
前記入力されるデジタルデータＤが偶数の場合において交互になるパターンと、前記入力される入力されるデジタルデータＤが偶数の場合において２回続けることを交互になるパターンと、前記入力されるデジタルデータＤが偶数奇数に関係なく交互に行えるようにしておいて実際に偶数の場合にだけ第１のゼロ信号か第２のゼロ信号かを選択してなるパターンのうちのいずれか１つの予め定められたパターンであることを特徴とする請求項１乃至６のいずれかに記載のＤＡ変換器。
【請求項１０】
前記第１の入力素子群は２個以上の入力素子からなり、第１の入力素子群の各入力素子が均等な重み付けされていることを特徴とする請求項１乃至９のいずれかに記載のＤＡ変換器。
【請求項１１】
前記第１の入力素子群の与える入力信号量の最少分解能が、前記第２の入力素子群の与える入力信号量の最少分解能の２倍の大きさに設定されていることを特徴とする請求項１乃至１０のいずれかに記載のＤＡ変換器。
【請求項１２】
前記第１の入力素子群の入力素子がデータエレメントマッチング操作されて運用されていることを特徴とする請求項１乃至１１のいずれかに記載のＤＡ変換器。
【請求項１３】
前記第１の入力素子群の入力素子および前記第２の入力素子群の入力素子は、少なくとも容量素子または抵抗素子または電流源のいずれかであることを特徴とする請求項１乃至１２のいずれかに記載のＤＡ変換器。
【請求項１４】
前記ＤＡ変換器が半導体基板上に電子回路として形成されていることを特徴とする請求項１乃至１３のいずれかに記載のＤＡ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、与えられたデジタル信号をアナログ信号に変換するＤＡ(デジタル・アナログ)変換器であって、量子化ノイズの発生が少ないアナログ信号を出力するＤＡ変換器に関する。
【背景技術】
【０００２】
一般に、ＭＯＳ（金属酸化膜半導体）半導体集積回路の製造においては、抵抗、ダイオード等の回路素子によりキャパシタ（容量素子）の製造が容易であるため、バイナリー比等の所定の容量比で表される容量値を有する複数の容量素子の電荷蓄積、電荷転送を、デジタル信号を用いて制御し、それにより所望のアナログ信号を生成するスイッチト・キャパシタ（Ｓｗｉｔｃｈｅｄ−ｃａｐａｃｉｔｏｒ）型ＤＡ変換器が、ＤＡ変換器を使用する際には頻繁に用いられる。また、低消費電力化や量子化ノイズの低減を行うために、マルチビットの均等重みづけされた入力素子によってデジタル信号をアナログ変換する技術が活用されている。
【０００３】
図１０に従来のスイッチト・キャパシタ型ＤＡ変換器の回路例を示す（特許文献１を参照）。このスイッチト・キャパシタ型ＤＡ変換器は、非反転入力端子が接地されているオペアンプ（演算増幅器）５００と、オペアンプ５００の反転入力端子と出力端子の間に接続された容量素子Ｃｆｂと、オペアンプ５００の反転入力端子に接続されたスイッチＳＢと、スイッチＳＢの他端に並列に接続された複数の容量素子Ｃ１ 〜Ｃｉ と、各容量素子Ｃ１〜Ｃｉ の一端をアナログ信号グランド電位に接地する複数のスイッチＳＵ１〜ＳＵｉと、各容量素子Ｃ１ 〜Ｃｉ の他端を２種類の基準電圧源Ｖｒ＋、Ｖｒ−のいずれかに接続する複数のスイッチＳＵＧ１〜ＳＵＧｉと、オペアンプ５００の出力端子に接続する複数のスイッチＳＹ１〜ＳＹｉと、これらスイッチＳＵ１〜ＳＵｉ、ＳＵＧ１〜ＳＵＧｉ、ＳＹ１〜ＳＹｉ、ＳＢに対して２種類のクロックφ１、φ２を供給するためのクロック供給部６００とを備えている。
【０００４】
クロック供給部６００から供給される２種類のクロックφ１、φ２は、図１１に示すように、夫々、ローレベルとハイレベルとを所定間隔で繰り返すようなクロックであって、かつ一方がハイレベルとき他方はローレベルとなって、互いのクロックのハイレベル部は重複しない。
【０００５】
スイッチＳＵ１〜ＳＵｉはクロックφ１がハイレベルの時にオン状態となって、これ以外の時にはオフ状態となり、これを図中、符号φ１で示している。また、スイッチＳＵＧ１〜ＳＵＧｉは、デジタルデータＳｉの極性（たとえば信号１に対して極性「＋１」が対応し、信号「０」に対して極性「−１」が対応する）に応じて、基準電圧源Ｖｒ＋、Ｖｒ−のいずれかに接続し、クロックφ１がハイレベルで、かつデジタルデータＳｉの極性が「＋１」の時には基準電圧源（Ｖｒ＋）に接続し（符号Ｓｉ・φ１で示す）、デジタルデータＳｉの極性が「−１」の時には基準電圧源（Ｖｒ−）に接続する（符号Ｓｉｂ・φ１で示す（以下、添字ｂは論理反転を表現するものとする））。
【０００６】
スイッチＳＹ１〜ＳＹｉおよびスイッチＳＢはクロックφ２がハイレベルの時にオン状態となって、これ以外の時にはオフ状態となり、これを図中、符号φ２で示している。
【０００７】
続いて、図１０に示すこの回路の動作を説明する。まず、クロックφ１がハイレベルの時には、スイッチＳＵ１〜ＳＵｉがオン状態となり、これにより全容量素子Ｃ１ 〜Ｃｉの方側の端子がアナログ信号グランド電位に接地され、その全容量素子Ｃ１〜Ｃｉの他方の端子はスイッチＳＵＧ１〜ＳＵＧｉを介してデジタルデータＳｉの極性（＋１または−１）に応じて、基準電圧源Ｖｒ＋、Ｖｒ−のいずれかに接続される。次に、クロックφ２がハイレベルの時には、スイッチＳＵ１〜ＳＵｉおよびスイッチＳＵＧ１〜ＳＵＧｉがオフ状態となるとともに、スイッチＳＹ１〜ＳＹｉおよびスイッチＳＢがオン状態となることで、容量素子Ｃ１〜Ｃｉと容量素子Ｃｆｂの間で電荷の分配が起こり、それによりオペアンプ５００はデジタルデータＳｉに基づいたアナログ信号を出力する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１１−５５１２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上術した特許文献１に開示されたようなスイッチト・キャパシタ型ＤＡ変換器では、不要輻射ノイズとして周辺環境に有害な量子化ノイズを低減することが望まれる。量子化ノイズを低減する方法としては、入力素子数を増やすことが有効である。しかし、例えば量子化ノイズを半分にする（例えば、量子化ノイズを６ｄＢ下げる）ためには、入力素子のサイズを半分（すなわち、入力信号の発生量を半分）にして、入力素子の個数を２倍の数にしなくてはならない。通常のＤＡ変換器では、均等重みの入力素子数が７個から３１個あるが、これを２倍の個数にするということは、入力素子の個数だけではなく、素子の制御を行う回路も同じく２倍の個数だけ、例えば１４個から６２個、必要となってくる。入力素子数とその制御回路数を増やすことは、半導体基板上で回路実現するうえで経済的に好ましくない。
【００１０】
そこで、均等重みの入力素子に対して、２分の１サイズのいわゆる０．５ＬＳＢ（量子化単位）サイズの入力素子を追加して、１ビット分解能を向上させると、量子化ノイズは半分になる（すなわち、６ｄＢ少なくなる）。しかし、既存の均等重み付けされた部分の動作に対して追加された０．５ＬＳＢサイズの入力素子は、使用される場合（すなわち、０．５ＬＳＢ相当の入力を与える場合）と、使用されない場合（すなわち、入力としてゼロを与える場合）とが、入力されるデジタルデータによって使い分けされる。この場合、製造的原因で、個体ごとに０．５ＬＳＢの入力素子は真に０．５ＬＳＢではなく、実際にはばらつきを持つ。その結果、ゼロと０．５ＬＳＢと、次の１ＬＳＢとの間には線形な関係がなく、ずれの分がＤＡ変換器出力の歪やフロアノイズとなってしまうという不都合が生じている。
【００１１】
出力信号の歪やフロアノイズが少なく、量子化ノイズの少ないＤＡ変換器を実現することが本発明の課題である。
【課題を解決するための手段】
【００１２】
上記課題を解決するため、本発明の第１の形態のＤＡ変換器は、入力される複数ビットのデジタルデータＤの値の奇数／偶数に応じて、前記デジタルデータＤをデジタルデータＤ１とデジタルデータＤ２とに分離して出力し、同時に予め定めたパターンに従って加算または減算のいずれかを指示する制御信号を発生する制御回路と、１個以上の入力素子からなり、前記デジタルデータＤ１をアナログ変換した第１のアナログ信号Ａ１を発生する第１の入力素子群と、１個以上の入力素子からなり、前記デジタルデータＤ２をアナログ変換した第２のアナログ信号Ａ２を発生する第２の入力素子群と、前記デジタルデータＤの値が奇数の場合には、前記制御回路から出力された前記制御信号に応じて、前記第１のアナログ信号Ａ１と前記第２のアナログ信号Ａ２とを加算し、または前記第１のアナログ信号Ａ１から前記第２のアナログ信号Ａ２を減算して、アナログ出力信号Aｏｕｔを出力し、前記デジタルデータＤの値が偶数の場合には、前記第１のアナログ信号Ａ１とゼロ信号を加算して、アナログ出力信号Aｏｕｔを出力する加算回路と、を具備し、前記第１の入力素子群の与えるアナログ信号量の最少分解能が、前記第２の入力素子群の与えるアナログ信号量の最少分解能よりも大きく設定されていることを特徴とする。
【００１３】
この構成により、本発明によれば、第２の入力素子の分解能を向上させていることで、量子化ノイズの少ないＤＡ変換器が実現できるようになる。
【００１４】
また、本発明の第１の形態において、前記制御回路は、前記デジタルデータＤが奇数か偶数かを判別して、前記デジタルデータＤが奇数の場合は、前記デジタルデータＤの値から１を引いた値の１／２の値を前記デジタルデータＤ１に出力し、値１を前記デジタルデータＤ２に出力し、加算を指示する制御信号を発生すること、または、前記デジタルデータＤの値に１を加えた値の１／２の値を前記デジタルデータＤ１に出力し、値１を前記デジタルデータＤ２に出力し、減算を指示する制御信号を発生することのいずれかを行い、
前記デジタルデータＤが偶数の場合は、前記デジタルデータＤの１／２の値を前記デジタルデータＤ１に出力することを特徴とすることができる。
【００１５】
また、本発明の第１の形態において、前記予め定めたパターンは、前記第１のアナログ信号Ａ１と前記第２のアナログ信号Ａ２とを加算する加算動作と、前記第１のアナログ信号Ａ１から前記第２のアナログ信号Ａ２を減算する減算動作とを、前記入力されるデジタルデータＤが奇数の場合において交互に行うパターンと、前記入力される入力されるデジタルデータＤが奇数の場合において２回続けることを交互に行うパターンと、前記入力されるデジタルデータＤが偶数奇数に関係なく交互に行えるようにしておいて実際に奇数の場合にだけ前記加算動作か前記減算動作かを選択して行うパターンのうちのいずれか１つのパターンであることを特徴とすることができる。
【００１６】
この構成により、本発明によれば、歪の少ないＤＡ変換器を実現できるようになる。
【００１７】
本発明の第２の形態のＤＡ変換器は、入力される複数ビットのデジタルデータＤの値の奇数／偶数に応じて、前記デジタルデータＤをデジタルデータＤ１とデジタルデータＤ２とに分離して出力し、同時に予め定めたパターンに従って正の極性または負の極性のいずれかを指示する制御信号を発生する制御回路と、アナログ出力信号Aｏｕｔを出力する加算回路と、１個以上の入力素子からなり、前記デジタルデータＤ１をアナログ変換した第１のアナログ信号Ａ１を前記加算回路に導入する第１の入力素子群と、１個以上の入力素子からなり、前記デジタルデータＤの値が奇数の場合には、前記デジタルデータＤ２を前記制御信号に応じた極性でアナログ変換した第２アナログ信号Ａ２を、前記加算回路に導入し、前記デジタルデータＤの値が偶数の場合には、ゼロ信号を、前記加算回路に導入する第２の入力素子群と、を具備し、  前記第１の入力素子群の与えるアナログ信号量の最少分解能が、前記第２の入力素子群の与えるアナログ信号量の最少分解能よりも大きく設定されていることを特徴とすることができる。
【００１８】
この構成により、本発明によれば、第２の入力素子の分解能を向上させていることで、量子化ノイズの少ないＤＡ変換器が実現できるようになる。
【００１９】
また、本発明の第２の形態において、前記制御回路は、前記デジタルデータＤが奇数か偶数かを判別して、前記デジタルデータＤが奇数の場合は、前記デジタルデータＤの値から１を引いた値の１／２の値を前記デジタルデータＤ１に出力し、値１を前記デジタルデータＤ２に出力し、正の極性でのアナログ変換を指示する制御信号を発生すること、または、前記デジタルデータＤの値に１を加えた値の１／２の値を前記デジタルデータＤ１に出力し、値１を前記デジタルデータＤ２に出力し、負の極性でのアナログ変換を指示する制御信号を発生することのいずれかを行い、前記デジタルデータＤが偶数の場合は、前記デジタルデータＤの１／２の値を前記デジタルデータＤ１に出力することを特徴とすることができる。
【００２０】
また、本発明の第２の形態において、前記予め定めたパターンは、前記デジタルデータＤ２を正の極性でアナログ変換する動作と、前記デジタルデータＤ２を負の極性でアナログ変換する動作とを、前記入力されるデジタルデータＤが奇数の場合において交互に行うパターンと、前記入力される入力されるデジタルデータＤが奇数の場合において２回続けることを交互に行うパターンと、前記入力されるデジタルデータＤが偶数奇数に関係なく交互に行えるようにしておいて実際に奇数の場合にだけ前記正の極性でアナログ変換する動作か前記負の極性でアナログ変換する動作かを選択して行うパターンのうちのいずれか１つのパターンであることを特徴とすることができる。
【００２１】
この構成により、本発明によれば、歪の少ないＤＡ変換器を実現できるようになる。
【００２２】
また、本発明の第２の形態において、前記第２の入力素子群は、前記デジタルデータＤ２と前記制御信号とから、ゼロ、＋２分の１、−２分の１の３種類の動作を表現するための２ビットの信号ｄ０−１および信号ｄ０−２を発生するロジック回路であって、前記デジタルデータＤ２が「１」で前記制御信号が「−」の場合には、前記デジタル信号ｄ０−１と前記デジタル信号ｄ０−２を共に「０」にする出力を行い、前記デジタルデータＤ２が「１」で前記制御信号が「＋」の場合には、前記デジタル信号ｄ０−１と前記デジタル信号ｄ０−２を共に「１」にする出力を行い、前記デジタルデータＤ２が「０」で前記制御信号が「−」の場合には、前記デジタル信号ｄ０−１を「０」に、前記デジタル信号ｄ０−２を「１」にする出力を行い、前記デジタルデータＤ２が「０」で前記制御信号が「＋」の場合には、前記デジタル信号ｄ０−１を「１」に、前記デジタル信号ｄ０−２を「０」にする出力を行うロジック回路と、前記デジタル信号ｄ０−１が「０」の値の場合には、−１／２・Ａの値のアナログ信号Ａ２−１を生成し、前記デジタル信号ｄ０−１が「１」の値の場合には、＋１／２・Ａの値のアナログ信号Ａ２−１を生成する第１の入力素子と、
前記デジタル信号ｄ０−２が「０」の値の場合には、−１／２・Ａの値のアナログ信号Ａ２−２を生成し、前記デジタル信号ｄ０−２が「１」の値の場合には、＋１／２・Ａの値のアナログ信号Ａ２−２を生成する第２の入力素子と、前記アナログ信号Ａ２−１と前記アナログ信号Ａ２−２とを加算する加算素子と、を具備することを特徴とすることができる。
【００２３】
この構成により、本発明によれば、歪の少ないＤＡ変換器を実現できるようになる。
【００２４】
また、前記第ゼロ信号は、前記第２の入力素子群を２つに分割した第１のグループの入力素子群により与えられる第３のアナログ信号Ａ２−１と、第２のグループの入力素子群により与えられる第４のアナログ信号Ａ２−２との差によって与えられる実質的にゼロである信号であることを特徴とすることができる。
【００２５】
この構成により、本発明によれば、平均的には正確に第２の入力素子群によるゼロに相当するアナログ信号を実現できるようになる。
【００２６】
また、前記第ゼロ信号は、前記第２の入力素子群を２つに分割した第１のグループの入力素子群により与えられる第３のアナログ信号Ａ２−１から、第２のグループの入力素子群により与えられる第４のアナログ信号Ａ２−２を引いた差によって与えられる実質的にゼロである第１のゼロ信号と、前記第２の入力素子群を２つに分割した第２のグループの入力素子群により与えられる第４のアナログ信号Ａ２−２から、第１のグループの入力素子群により与えられる第３のアナログ信号Ａ２−１を引いた差によって与えられる実質的にゼロである第２のゼロ信号とが予め定めたパターンとなるものであり、前記入力されるデジタルデータＤが偶数の場合において交互になるパターンと、前記入力される入力されるデジタルデータＤが偶数の場合において２回続けることを交互になるパターンと、前記入力されるデジタルデータＤが偶数奇数に関係なく交互に行えるようにしておいて実際に偶数の場合にだけ第１のゼロ信号か第２のゼロ信号かを選択してなるパターンのうちのいずれか１つの予め定められたパターンであることを特徴とすることができる。
【００２７】
この構成により、本発明によれば、平均的には正確に第２の入力素子群によるゼロに相当するアナログ信号を実現できるようになる。
【００２８】
また、前記第１の入力素子群は２個以上の入力素子からなり、第１の入力素子群の各入力素子が均等な重み付けされていることを特徴とすることができる。
【００２９】
この構成により、本発明によれば、歪の少ないＤＡ変換器を実現できるようになる。
【００３０】
また、前記第１の入力素子群の与える入力信号量の最少分解能が、前記第２の入力素子群の与える入力信号量の最少分解能の２倍の大きさに設定されていることを特徴とすることができる。
【００３１】
この構成により、本発明によれば、量子化ノイズを半分にできるＤＡ変換器が実現できるようになる。
【００３２】
また、前記第１の入力素子群の入力素子がデータエレメントマッチング操作されて運用されていることを特徴とすることができる。
【００３３】
この構成により、本発明によれば、入力素子のミスマッチによる歪とノイズの発生を低減できるようになる。
【００３４】
また、前記第１の入力素子群の入力素子および前記第２の入力素子群の入力素子は、少なくとも容量素子または抵抗素子または電流源のいずれかであることを特徴とすることができる。
【００３５】
この構成により、本発明によれば、半導体回路で実現しやすいＤＡ変換器を提供できるようになる。
【００３６】
また、前記ＤＡ変換器が半導体基板上に電子回路として形成されていることを特徴とすることができる。
【００３７】
この構成により、本発明によれば、大量に均質なＤＡ変換器が提供できるようになる。
【発明の効果】
【００３８】
以上説明したように、本発明によれば、上記の構成により、出力信号の歪やフロアノイズが少なく、量子化ノイズの少ないＤＡ変換器を提供できるようになる効果を奏する。
【図面の簡単な説明】
【００３９】
【図１】本発明の第１実施形態に係るＤＡ変換器の構成を示すブロック図である。
【図２】本発明の第１実施形態に係るＤＡ変換器の構成の具体的例を示すブロック図である。
【図３】本発明の第１実施形態に係るＤＡ変換器の動作を示す表図である。
【図４】本発明の第１実施形態に係るＤＡ変換器の回路構成例を示す回路図である。
【図５】本発明の第２実施形態に係るＤＡ変換器の構成を示すブロック図である。
【図６】本発明の第２実施形態に係るＤＡ変換器の構成の具体的例を示すブロック図である。
【図７】（Ａ）は本発明の第２実施形態における第２の入力素子群の構成を示すブロック図、（Ｂ）はその第２の入力素子群の動作の特徴を示す表図である。
【図８】本発明の第２実施形態に係るＤＡ変換器の動作を示す表図である。
【図９】本発明のＤＡ変換器を用いたデルタシグマ型ＤＡ変換器の構成例を示すブロック図である。
【図１０】従来のＤＡ変換器の構成を示す回路図である。
【図１１】図４および図１０のクロック供給部から出力されるクロックφ１、φ２のタイミングを示す波形図である。
【発明を実施するための形態】
【００４０】
以下、添付図面を参照しながら、本発明のＤＡ変換器の実施形態を詳細に説明する。なお、図面の説明において、同一の要素には同一の符号を付し、重複する説明を省略する。
【００４１】
（第１実施形態）
図１を参照して、本発明の第１の実施形態に係るＤＡ変換器の構成を説明する。
【００４２】
本実施形態のＤＡ変換器１００は、制御回路１１０と、第１の入力素子群１２０と、第２の入力素子群１３０と、加算回路１４０とを備え、入力される複数ビットのデジタルデータ（Ｄ）をアナログ信号に変換してアナログ出力信号（Ａout）を出力する。
【００４３】
制御回路１１０は、入力される複数ビットのデジタルデータ（Ｄ）の奇数／偶数に応じて、そのデジタルデータ（Ｄ）を、後述の所定のアルゴリズムに従い、デジタルデータ１（Ｄ１）とデジタルデータ２（Ｄ２）に分離して出力し、同時に予め定めたパターンに従って加算または減算のいずれかを指示する制御信号を発生する。
【００４４】
第１の入力素子群１２０は、１個以上の入力素子からなり、入力されるデジタルデータ１（Ｄ１）をアナログ変換して、アナログ信号１（Ａ１）を発生する。同様に、第２の入力素子群１３０は、１個以上の入力素子からなり、入力されるデジタルデータ２（Ｄ２）をアナログ変換して、アナログ信号２（Ａ２）を発生する。
【００４５】
本実施形態では、第１の入力素子群１２０の与えるアナログ信号量の最少分解能が、第２の入力素子群１３０の与えるアナログ信号量の最少分解能よりも大きく設定されており、具体的には２倍の大きさとなっている。
【００４６】
制御回路１１０に入力されるデジタルデータ（Ｄ）が偶数の場合は、第１の入力素子群１２０のみを用いて与えられた複数ビットのデジタルデータ（Ｄ）をアナログ信号に変換して出力するために、第１の入力素子群１２０が与えるアナログ信号１（Ａ１）とゼロ信号を加算し、アナログ出力信号（Ａout）を出力する。このゼロ信号を加算するという動作は、信号を加えないとう動作でもよく、ゼロを意図する信号を加えるという動作でもよく、第２の入力素子が与えるアナログ信号２（Ａ２）を、ゼロ信号を意図する信号として発生させたうえで加えるという動作であってもよい。
【００４７】
また、制御回路１１０に入力されるデジタルデータ（Ｄ）が奇数の場合は、第１の入力素子群１２０と第２の入力素子群１３０の両方を用いて与えられた複数ビットのデジタルデータ（Ｄ）をアナログ信号に変換して出力するために、第１の入力素子群１２０が与えるアナログ信号１（Ａ１）と第２の入力素子群１３０が与えるアナログ信号２（Ａ２）との和を実行する加算動作と、第１の入力素子群１２０が与えるアナログ信号１（Ａ１）と第２の入力素子群１３０が与えるアナログ信号２（Ａ２）との差を実行する減算動作とを、予め定めたパターンに従って行い、アナログ出力信号（Ａout）を出力する。
【００４８】
このアナログ信号１（Ａ１）とアナログ信号２（Ａ２）の和と差を実行する処理は図中の加算回路１４０または第２の入力素子群が加算動作を行う工程において実施され、どのようなパターンでそれを行うかの制御は制御回路１１０で行う。すなわち、制御回路１１０で予め定めたパターンに従って発生された制御信号より、加算回路１４０の加算動作、減算動作が制御される。
【００４９】
本実施形態では、上記の加算動作と減算動作を予め定めたパターンで行うが、入力のデジタルデータ（Ｄ）が奇数の場合において交互に行うパターンや、入力のデジタルデータ（Ｄ）が奇数の場合において２回続けることを交互に行うパターンや、あるいは入力のデジタルデータが（Ｄ）偶数奇数に関係なく交互に行えるようにしておいて実際に奇数の場合にだけ加算動作か減算動作かを選択して行うパターンとすることも可能である。
【００５０】
それらのパターンの一例として、入力のデジタルデータ（Ｄ）が奇数の場合において上記の加算動作と減算動作を交互に行うパターンを実施する具体例について説明する。その具体例の動作を詳細に説明するために、図２において、具体的に、均等重みの入力素子１が７個から構成された第１の入力素子群１２０と、その２分の１のアナログ信号を与えることのできる１個の入力素子２から構成された第２の入力素子群１３０で実現されるＤＡ変換器１００の構成を示す。図２では、制御回路１１０から第１の入力素子群１２０に対して出力される複数のデジタルデータｄ１〜ｄ７が図１のデジタルデータ１（Ｄ１）に対応し、制御回路１１０から第２の入力素子群１３０に対して出力されるデジタルデータｄ０が図１のデジタルデータ２（Ｄ２）に対応している。
【００５１】
一定時間ｔごとに入力されるデジタルデータ（Ｄ）に対するＤＡ変換器１００の動作を示す表を図３に示す。図３では、デジタルデータ１（Ｄ１）、デジタルデータ２（Ｄ２）、制御信号による動作、およびアナログ出力信号（Ａout）が、時刻ｔが１〜９である各時刻に対応して示してある。もちろん、実際の時刻は時刻ｔが１０以上も存在するが、本説明では時刻ｔが１から９の範囲を説明するものとする。
【００５２】
図３において、制御回路１１０から出力する制御信号による動作の「＋」の印はアナログ信号Ａ１とＡ２の「加算動作（すなわちＡ１＋Ａ２）」を示し、制御信号による動作の「−」の印はアナログ信号Ａ１とＡ２の「減算動作（すなわちＡ１−Ａ２）」示し、制御信号による動作の「無印」はアナログ信号Ａ１のみを出力する動作（すなわち、ゼロ信号をＡ１に加算する動作）を示している。アナログ出力信号Ａoutは全て、あるアナログの基準信号レベルＡに対する比として表現するために、係数・Ａのという標記をし、係数とＡの積で示している。
【００５３】
図３に示す動作を達成するため、制御回路１１０はまず入力されるデジタルデータ（Ｄ）が奇数か偶数かを判断する。制御回路１１０は入力されるデジタルデータ（Ｄ）が奇数の場合には、入力されるデジタルデータ（Ｄ）の値から「１」の値を引いた値の１／２の値をデジタルデータ１（Ｄ１）として第１の入力素子群１２０に出力し、「１」の値のデジタルデータをデジタルデータ２（Ｄ２）として第２の入力素子群１３０に出力し、同時に制御信号は「＋」で示される加算動作を指示する。あるいは、入力されるデジタルデータ（Ｄ）の値に「１」の値を加えた値の１／２の値をデジタルデータ１（Ｄ１）として第１の入力素子群１２０に出力し、「１」の値のデジタルデータをデジタルデータ２（Ｄ２）として第２の入力素子群１３０に出力し、同時に制御信号は「−」で示される減算動作を指示する。加算動作と減算動作はデジタルデータＤが奇数の場合において交互に行うパターンとしている。また、制御回路１１０は、入力されるデジタルデータ（Ｄ）が偶数の場合には、入力されるデジタルデータ（Ｄ）の値の１／２の値をデジタルデータ１（Ｄ１）として第１の入力素子群１２０に出力し、第２の入力素子群１３０に供給されるデジタルデータ２（Ｄ２）の値は０にする。第１の入力素子群１２０は入力されたデジタルデータ１（Ｄ１）に２倍の重み付けをして生成したアナログ信号１（Ａ１）を加算回路１４０に出力する。第２の入力素子群１３０は入力されたデジタルデータ１（Ｄ１）に１倍の重み付けをして生成したアナログ信号２（Ａ２）を加算回路１４０に出力する。加算回路１４０は制御信号の「＋」または「−」の指示に応じて、アナログ信号１（Ａ１）に対してアナログ信号２（Ａ２）を加算または減算することで、アナログ出力信号Ａoutを生成し出力する。
【００５４】
したがって、図３に示す事例では、時刻ｔが１の時に入力されるデジタルデータ（Ｄ）が５であるとすると、その時のデジタルデータ１（Ｄ１）は２となり、デジタルデータ２（Ｄ１）は１となる。デジタルデータ１（Ｄ１）によるアナログ信号の発生は、デジタルデータ２（Ｄ２）によるアナログ信号の発生に対して２倍の重み付けをされている。本事例では、上述したように、入力のデジタルデータ（Ｄ）が奇数の場合において、上記の加算動作と減算動作を交互に行うというパターンを採用しているので、最初時刻ｔが１の時の動作は、制御信号による加算回路１４０の動作は「＋」の印で示された加算動作となり、デジタルデータ２（Ｄ２）により発生されるアナログ信号の大きさがＡであるとすると、（２×２＋１）・Ａ＝５・Ａから、アナログ出力信号Ａoutは５・Ａという量になる。
【００５５】
時刻ｔが２の時にデジタルデータ（Ｄ）が８であるとすると、そのときのアナログ出力信号Ａoutは８・Ａとなる。すなわち、この場合のデジタルデータ（Ｄ）は偶数であるので、デジタルデータ１（Ｄ１）は４、デジタルデータ２（Ｄ２）は０となり、デジタルデータ１（Ｄ１）はデジタルデータ２（Ｄ２）に対して２倍の重み付けなので、（４×２＋０）・Ａ＝８・Ａから、アナログ出力信号Ａoutは８・Ａという量となる。
【００５６】
時刻ｔが３の時はデジタルデータ（Ｄ）が７の奇数であるので、今度は減算動作に変わり、制御信号はマイナス「−」を示し、デジタルデータ１（Ｄ１）は４、デジタルデータ２（Ｄ２）は１となり、デジタルデータ１（Ｄ１）はデジタルデータ２（Ｄ２）に対して２倍の重み付けをされているので、（４×２−１）・Ａ＝７・Ａから、アナログ出力信号Ａoutは７・Ａという量となる。
【００５７】
時刻ｔが４の時に、デジタルデータ（Ｄ）が１１である場合は、１１は奇数であるので、今度は加算動作となり、デジタルデータ１（Ｄ１）は５、デジタルデータ２（Ｄ２）は１であるから、（５×２＋１）・Ａ＝１１・Ａから、アナログ出力信号Ａoutは１１・Ａという量となる。
【００５８】
時刻ｔが５以上の時も、上記と同様な原理で演算動作が行われ、図３に示すようなデジタルデータ（Ｄ）の値に比例したアナログ出力信号ＡoutがＡＤ変換器１００から出力される。
【００５９】
ここで、時刻ｔが１、３、４、５、８、９に入力されるデジタルデータ（Ｄ）は、５，７，１１、９，７，９であって、すべて奇数であるので、これらの時刻は、第１の入力素子群１２０と第２の入力素子群１３０の両方を用いないとアナログ出力信号が発生できない時刻となっている。本事例では、この６個の時刻においての動作を、アナログ信号１（Ａ１）とアナログ信号２（Ａ２）との「加算動作」と、アナログ信号１（Ａ１）とアナログ信号２（Ａ２）の「減算動作」の動作を交互に行うように、制御回路１１０の制御信号によりコントロールしている。したがって、時刻ｔが１、４、８のときは「加算動作」、時刻ｔが３、５、９のときは「減算動作」となる。
【００６０】
近年、ＤＡ変換器において、各入力素子の製造因による個体差が歪やフロアノイズ（Ｆｌｏｏｒ  Ｎｏｉｓｅ：信号が無い状態で潜在的に存在するノイズの量を指す）となる恐れがあるので、このようなＤＡ変換器においては、同一のグループ内でデータウェイテッドアベレージング操作（Ｄａｔａ−Ｗｅｉｇｈｔｅｄ  Ａｖｅｒａｇｉｎｇ  Ｏｐｅｒａｔｉｏｎ）と呼ばれる操作手法で、各素子を規則的に平均的に使いまわして、個体差成分を高周波帯域のノイズ成分に変換することが、該当するＤＡ変換器の分野では頻繁にされている。
【００６１】
本実施形態では、このようなデータウェイテッドアベレージング操作手法を用いることで、第１の入力素子群１２０が平均的には線形で個体差因のノイズを高周波帯域へシェーピングしたＤＡ変換が行なえるようになっている。しかし、データウェイテッドアベレージング操作によって、第１の入力素子群１２０内の各入力素子１は、平均的には線形なＤＡ変換出力を行えるようになるが、第１の入力素子群１２０と第２の入力素子群１３０との間を、２：１のサイズ比で作ろうとしても、個体差があるので、全ての個体で２：１の比に保つことは不可能である。
【００６２】
そのような個体差による不都合を解消するため、本実施形態では、入力されるデジタルデータ（Ｄ）が奇数の場合に、アナログ信号１（Ａ１）とアナログ信号２（Ａ２）の「加算動作」と「減算動作」を交互に行うように構成している。このように加算動作と減算動作を交互に行うと、あるデジタルデータの入力が奇数のタイミングで＋αなる誤差が混入されても、次の入力が奇数のタイミングで−αなる誤差が混入されることとなるので、長期的に見れば、個体差因の誤差（ノイズ）は平均化されてキャンセルされる。
【００６３】
その結果、本実施形態では、第１の入力素子群１２０は本来必要であった素子数の半分の素子で作られることができ、わずかな素子数の第２の入力素子群１３０を追加することで、歪やフロアノイズの発生状態を維持したまま、個体差因の誤差（ノイズ）がキャンセルされた経済的なＤＡ変換器を提供できるようになる。
【００６４】
あるいは、第１の入力素子群１２０を基準に考えると、その２分の１サイズの入力素子からなる第２の入力素子群１３０を追加することで、大きな経済的な負担をすることなく、歪やフロアノイズが少なく、量子化ノイズの少ないＤＡ変換器を提供できるようになる。
【００６５】
また、これまで制御回路は、入力されるデジタルデータＤが奇数であるか偶数であるかによって異なる動作をするようにデジタル信号Ｄ１、Ｄ２を分離し、制御信号を発生する旨説明してきたが、例えば一例として意図的にデジタルデータＤに１を加えたものを制御回路の入力に与え、そのデータから１を引く処理をした後のデータに対して制御回路に入力されるデジタルデータの奇数／偶数の状態を判定対象としてＤ１、Ｄ２を分離し、制御信号を発生すると奇数、偶数の関係が逆転してしまう。本発明で意図している奇数／偶数の状態を判定するデジタルデータは、デジタルデータＤ１、Ｄ２を分離し、制御信号を発生するために直接用いられるデジタルデータのことである。上記一例では制御回路内で１を引く処理をした後のデジタルデータが、デジタル信号Ｄ１、Ｄ２を分離し、制御信号を発生するデジタルデータであり、かつ奇数／偶数を判定する対象のデジタルデータに相当する。
【００６６】
図４に本発明のスイッチト・キャパシタ型ＤＡ変換器の回路例を示す。このスイッチト・キャパシタ型ＤＡ変換器は、非反転入力端子が接地されているオペアンプ（演算増幅器）５００と、オペアンプ５００の反転入力端子と出力端子の間に接続された容量素子Ｃｆｂとからなる加算回路と、オペアンプ５００の反転入力端子に接続されたスイッチＳＢと、スイッチＳＢの他端に並列に接続された複数の容量素子Ｃ１ 〜Ｃｉ と、各容量素子Ｃ１ 〜Ｃｉ の一端をアナログ信号グランド電位に接地する複数のスイッチＳＵ１〜ＳＵｉと、各容量素子Ｃ１ 〜Ｃｉ の他端を２種類の基準電圧源Ｖｒ＋、Ｖｒ−のいずれかに接続する複数のスイッチＳＵＧ１〜ＳＵＧｉと、オペアンプ５００の出力端子に接続する複数のスイッチＳＹ１〜ＳＹｉとからなる第１の入力素子群と、オペアンプ５００の反転入力端子に接続されたスイッチＳＢ０と、スイッチＳＢ０の他端にその一端および他端が接続された容量素子Ｃ０と、各容量素子Ｃ０の一端をアナログ信号グランド電位に接地するスイッチＳＵ０と、容量素子Ｃ０の他端を基準電圧源Ｖｒ＋に接続するスイッチＳＵＧ０と、オペアンプ５００の出力端子に容量素子Ｃ０の一端および他端を接続するスイッチＳＹ０とからなる第２の入力素子群と、これらスイッチＳＵ０〜ＳＵｉ、ＳＵＧ０〜ＳＵＧｉ、ＳＹ０〜ＳＹｉ、ＳＢ、ＳＢ０に対して２種類のクロックφ１、φ２を供給するためのクロック供給部６００と、デジタルデータＤをデジタルデータＤ１（Ｓ１〜Ｓｉに対応）とデジタルデータＤ２（Ｓ０に対応）とに分離し、同時に制御信号ＣＮＴを発生する制御回路７００とを備えている。
【００６７】
クロック供給部６００から供給される２種類のクロックφ１、φ２は、従来技術のそれと同じく図１１に示すように、夫々、ローレベルとハイレベルとを所定間隔で繰り返すようなクロックであって、かつ一方がハイレベルとき他方はローレベルとなって、互いのクロックのハイレベル部は重複しない。
【００６８】
スイッチＳＵ０〜ＳＵｉはクロックφ１がハイレベルの時にオン状態となって、これ以外の時にはオフ状態となり、これを図中、符号φ１で示している。また、スイッチＳＵＧ１〜ＳＵＧｉは、デジタルデータＳｉの極性（たとえば信号１に対して極性「＋１」が対応し、信号「０」に対して極性「−１」が対応する）に応じて、基準電圧源Ｖｒ＋、Ｖｒ−のいずれかに接続し、クロックφ１がハイレベルで、かつデジタルデータＳｉの極性が「＋１」の時には基準電圧源（Ｖｒ＋）に接続し（符号Ｓｉ・φ１で示す）、デジタルデータＳｉの極性が「−１」の時には基準電圧源（Ｖｒ−）に接続する（符号Ｓｉｂ・φ１で示す（以下、添字ｂは論理反転を表現するものとする））。また、スイッチＳＵＧ０は、クロックφ１がハイレベルの時にオン状態となって基準電圧源Ｖｒ＋に接続する。
【００６９】
スイッチＳＹ１〜ＳＹｉおよびスイッチＳＢはクロックφ２がハイレベルの時にオン状態となって、これ以外の時にはオフ状態となり、これを図中、符号φ２で示している。
【００７０】
スイッチＳＹ０およびＳＢ０はデジタルデータＤ２（すなわちＳ０）が１かつクロックφ２がハイレベルの時に制御信号ＣＮＴの極性に従ってオン状態となる。すなわち制御信号ＣＮＴが１の時はＣＮＴ・Ｓ０・φ２で示されるスイッチがオン状態になり、制御信号ＣＮＴが０の時はＣＮＴｂ・Ｓ０・φ２で示されるスイッチがオン状態になる。これ以外の時にはオフ状態となり、これを図中、符号ＣＮＴ・Ｓ０・φ２およびＣＮＴｂ・Ｓ０・φ２で示している。
【００７１】
続いて、図４に示すこの回路の動作を説明する。まず、クロックφ１がハイレベルの時には、スイッチＳＵ１〜ＳＵｉがオン状態となり、これにより容量素子Ｃ１ 〜Ｃｉの方側の端子がアナログ信号グランド電位に接地され、その容量素子Ｃ１〜Ｃｉの他方の端子はスイッチＳＵＧ１〜ＳＵＧｉを介してデジタルデータＳ１〜Ｓｉの極性（＋１または−１）に応じて、基準電圧源Ｖｒ＋、Ｖｒ−のいずれかに接続される。またスイッチＳＵ０がオン状態となり、これにより容量素子Ｃ０は方側の端子がアナログ信号グランド電位に接地され、他方の端子はスイッチＳＵＧ０を介して基準電圧源Ｖｒ＋に接続される。次に、クロックφ２がハイレベルの時には、スイッチＳＵ０〜ＳＵｉおよびスイッチＳＵＧ０〜ＳＵＧｉがオフ状態となるとともに、スイッチＳＹ１〜ＳＹｉおよびスイッチＳＢ、さらに制御信号ＣＮＴとデジタルデータＳ０に従ってＳＹ０とＳＢ０の選択されたスイッチがオン状態となる。以上により容量素子Ｃ０〜Ｃｉと容量素子Ｃｆｂの間で電荷の分配が起こり、それによりオペアンプ５００はデジタルデータＤに基づいたアナログ信号を出力する。
【００７２】
ただし、本発明に対応付けて説明すると、第１の入力素子群は、デジタルデータＤ２に従ってφ２がハイレベルのときに容量素子Ｃ１〜Ｃｉによってアナログ信号を加算回路に加算する。そして第２の入力素子群は、入力されるデジタルデータＤが偶数の場合は、制御信号ＣＮＴに係らずデジタルデータＤ２（Ｓ０）が０であるのでφ２がハイレベルのときにＳＹ０とＳＢ０のすべてのスイッチはオフ状態となりアナログ信号を加算回路に導入せず、ゼロ信号を加算することと等価な動作をする。また、入力されるデジタルデータＤが奇数の場合は、デジタルデータＤ２（Ｓ０）は１であり、制御信号ＣＮＴが１の時にはφ２がハイレベルのときに容量素子Ｃ０によってアナログ信号Ａ２を加算回路に加算し、すなわちアナログ信号Ａ１とアナログ信号Ａ２を加算する。制御信号ＣＮＴが０の時にはφ２がハイレベルのときに容量素子Ｃ０によってアナログ信号Ａ２を加算回路に逆極性で加算、すなわちアナログ信号Ａ１からアナログ信号Ａ２を減算する。
【００７３】
また、オペアンプＯＰの非反転入力端子に対するワイアードオア接続によるアナログ信号の加算は可能であるので、必要なだけの数の入力素子を全てオペアンプの非反転入力端子に並列に接続することで、図１における加算回路１４０を実現できている。
【００７４】
（第２実施形態）
図５は、本発明の第２実施形態におけるＤＡ変換器２００の構成を示す。ＤＡ変換器２００の基本的な構成は、第１実施形態のＤＡ変換器１００を示す図１の構成とほぼ同じであるが、本第２実施形態では、第２の入力素子群２３０の構成と、制御信号のよる動作の特徴が異なっている。したがって、両者の共通部分の説明は重複するので省略または簡略化し、異なる部分について特に重点的に以下に説明する。
【００７５】
第１の実施形態では「加算動作」と「減算動作」を実行し分けることについて、アナログ信号２（Ａ２）をあらかじめ発生しておいて、加算回路１４０におけるアナログ信号１（Ａ１）との加算時にアナログ信号２（Ａ２）を加算するか減算するかを選択して動作させていた。
【００７６】
これに対して、本第２実施形態では、アナログ信号２（Ａ２）を発生する場合に、第２の入力素子群２３０が、制御回路２１０からの制御信号に応じて、アナログ信号２（Ａ２）として正の極性の信号を発生するか、あるいはアナログ信号２（Ａ２）として負の極性の信号を発生するかのいずれか一方を実行し、その発生されたアナログ信号２（Ａ２）と第１の入力素子群２２０から発生したアナログ信号１（Ａ１）とを加算回路２４０で加算する動作を行うように構成している。
【００７７】
ただし、電子回路においては、信号発生と極性の設定と加算とが分解しにくく一体として行われる場合も多々あり、上記の第１実施形態と第２実施形態とでは、特に根本的に異なる動作ではなく、回路上の表現の相違にすぎない。
【００７８】
図５を参照して、本発明の第２実施形態に係るＤＡ変換器の構成を説明する。
【００７９】
本実施形態のＤＡ変換器２００は、制御回路２１０と、第１の入力素子群２２０と、第２の入力素子群２３０と、加算回路２４０とを備え、入力される複数ビットのデジタルデータ（Ｄ）をアナログ信号に変換してアナログ出力信号（Ａout）を出力する。
【００８０】
制御回路２１０は、入力される複数ビットのデジタルデータ（Ｄ）の奇数／偶数に応じて、そのデジタルデータ（Ｄ）を、後述の所定のアルゴリズムに従い、デジタルデータ１（Ｄ１）とデジタルデータ２（Ｄ２）とに分離して出力し、同時に予め定めたパターンに従って正または負の極性のいずれかを指示する制御信号を発生する。
【００８１】
第１の入力素子群２２０は、１個以上の入力素子からなり  入力されるデジタルデータ１（Ｄ１）をアナログ変換して、アナログ信号１（Ａ１）を発生し、加算回路２４０に導入する。同様に、第２の入力素子群２３０は、１個以上の入力素子からなり、入力されるデジタルデータ２（Ｄ２）を制御信号を受けてアナログ変換して、アナログ信号２（Ａ２）を発生し、加算回路２４０に導入する。
【００８２】
本第２実施形態では、第１の入力素子群２２０が与えるアナログ信号量の最少分解能が、第２の入力素子群２３０が与えるアナログ信号量の最少分解能よりも大きくなっており、具体的には２倍の大きさとなっている。
【００８３】
制御回路２１０に入力されるデジタルデータ（Ｄ）が偶数の場合は、第１の入力素子群２２０のみを用いて与えられた複数ビットのデジタルデータ（Ｄ）をアナログ信号に変換して出力するために、第１の入力素子群２２０が与えるアナログ信号１（Ａ１）とゼロ信号を加算し、アナログ出力信号（Ａout）を出力する。このゼロ信号を加算するという動作は、信号を加えないとう動作でもよく、ゼロを意図する信号を加えるという動作でもよく、第２の入力素子が与えるアナログ信号２（Ａ２）を、ゼロ信号を意図する信号として発生させたうえで加えるという動作であってもよい。
【００８４】
また、制御回路２１０に入力されるデジタルデータ（Ｄ）が奇数の場合は、第１の入力素子群２２０と第２の入力素子群２３０の両方を用いて与えられた複数ビットのデジタルデータ（Ｄ）をアナログ信号に変換して出力するために、第１の入力素子群２２０が与えるアナログ信号１（Ａ１）と第２の入力素子群２３０が与えるアナログ信号２（Ａ２）との和（加算）を実行する第１の動作と、第１の入力素子群２２０が与えるアナログ信号１（Ａ１）と第２の入力素子群２３０が与えるアナログ信号２（Ａ２）との差（減算）を実行する第２の動作とを、あらかじめ決めた動作パターンに従って行い、アナログ出力信号（Ａout）を出力する。
【００８５】
本第２実施形態では、このアナログ信号１（Ａ１）とアナログ信号２（Ａ２）の和と差を実行する操作は、第２の入力素子群２３０から発生されるアナログ信号２（Ａ２）の極性を制御することで行われる、どのようなパターンで行うかの制御は、制御回路２１０で行われ、制御信号により第２の入力素子群２３０に対して指示される。以上の構成により発生されたアナログ信号１（Ａ１）とアナログ信号２（Ａ２）が加算回路２４０で加算されてアナログ出力信号Ａoutとして出力される。
【００８６】
本第２実施形態では、上記第１の動作と第２の動作を予め定めたパターンで行うが、上記第１の動作と第２の動作を、入力のデジタルデータ（Ｄ）が奇数の場合において交互に行うパターンや、入力のデジタルデータ（Ｄ）が奇数の場合において２回続けることを交互に行うパターンや、あるいは入力のデジタルデータ（Ｄ）が偶数奇数に関係なく交互に行えるようにしておいて実際に奇数の場合にだけ第１の動作か第２の動作かを選択して行うパターンとすることも可能である。
【００８７】
それらのパターンの一例として、入力のデジタルデータ（Ｄ）が奇数の場合において上記第１の動作と第２の動作を交互に行うパターンを採用した本第２実施形態の動作を以下に説明する。さらに動作を詳細に説明するために、図６において、具体的に均等重みの入力素子１が７個からなる第１の入力素子群２２０と、その２分の１の入力信号を与えることのできる１個の入力素子２からなる第２の入力素子群２３０で実現されるＤＡ変換器２２０の構成を示す。この第６図では、デジタルデータｄ１〜ｄ７が図５のデジタルデータ１（Ｄ１）に対応し、デジタルデータｄ０が図５のデジタルデータ２（Ｄ２）に対応している。
【００８８】
さらに、図７には本第２実施形態の第２の入力素子群２３０の構成（Ａ）を示し、合わせてその動作を説明する表図（Ｂ）を示す。また、一定時間ｔごとに入力されるデジタルデータ（Ｄ）に対する本第２実施形態のＤＡ変換器の動作を図８で示す。
【００８９】
制御回路２１０はまず入力されるデジタルデータ（Ｄ）が奇数か偶数かを判断する。制御回路２１０は入力されるデジタルデータ（Ｄ）が奇数の場合には、入力されるデジタルデータ（Ｄ）の値から「１」の値を引いた値の１／２の値をデジタルデータ１（ｄ１〜ｄ７）として第１の入力素子群２２０に出力し、「１」の値のデジタルデータをデジタルデータ２（ｄ０）として第２の入力素子群２３０に出力し、同時に制御信号は「＋」で示される正の極性での第２の入力素子でのアナログ変換を指示する。あるいは、入力されるデジタルデータ（Ｄ）の値に「１」の値を加えた値の１／２の値をデジタルデータ１（Ｄ１）として第１の入力素子群１２０に出力し、「１」の値のデジタルデータをデジタルデータ２（Ｄ２）として第２の入力素子群１３０に出力し、同時に制御信号は「−」で示される負の極性での第２の入力素子でのアナログ変換動作を指示する。正の極性と負の極性のアナログ変換動作はデジタルデータＤが奇数の場合において交互に行うパターンとしている。
【００９０】
また、制御回路２１０は、入力されるデジタルデータ（Ｄ）が偶数の場合には、入力されるデジタルデータ（Ｄ）の値の１／２の値をデジタルデータ１（ｄ１〜ｄ７１）として第１の入力素子群２２０に出力し、第２の入力素子群２３０に供給されるデジタルデータ２（ｄ０）の値は０にする。第１の入力素子群２２０は入力されたデジタルデータ１（ｄ１〜ｄ７）に２倍の重み付けをして生成したアナログ信号１（Ａ１）を加算回路２４０に出力する。
【００９１】
第２の入力素子群２３０は、図７に示すように、制御信号に応じて上記のデジタルデータ２（ｄ０）から２つのデジタル信号ｄ０−１とｄ０−２とを生成するロジック回路２３１と、一方のデジタル信号ｄ０−１を入力してアナログ信号Ａ２−１を生成する第１の入力素子２−１（２３２）と、他方のデジタル信号ｄ０−２を入力してアナログ信号Ａ２−２を生成する第２の入力素子２−２（２３３）と、生成されたアナログ信号Ａ２−１とアナログ信号Ａ２−２とを加算する加算素子２３４とを有する。ただしこの加算素子２３４は加算回路２４０と共通化することも可能である。
【００９２】
第２の入力素子群２３０では、前述したように、第１の入力素子群２２０のアナログ信号１（Ａ１）の最小値に対してゼロ、＋２分の１、−２分の１の３種類の動作を、制御信号に従って、入力されるデジタルデータ２（ｄ０）に対して、選択的に行なって、アナログ信号２（Ａ２）を発生する。
【００９３】
その動作を実施するため、ロジック回路２３１は、デジタルデータ２（ｄ０）と制御信号とから、上記のゼロ、＋２分の１、−２分の１の３種類の動作を表現するための２ビットの信号ｄ０−１および信号ｄ０−２を発生する。これらの信号ｄ０−１とｄ０−２は入力素子２−１（２３２）と入力素子２−２（２３３）にそれぞれ入力して、これら入力素子からアナログ信号Ａ２−１とアナログ信号Ａ２−２とが発生される。加算素子２３４において、アナログ信号Ａ２−１とアナログ信号Ａ２−２とが加算されて、その結果得られるアナログ信号Ａ２が第２の入力素子群２３０から加算回路２４０へ出力される。
【００９４】
その際、入力素子Ａ２−１（２３２）と入力素子Ａ２−２（２３３）から発生される信号のそれぞれは、第１の入力素子群２２０の最小値の４分の１になっている。しかしその信号の極性は、図７の（Ｂ）に示すように、プラスの場合とマイナスの場合が、ロジック回路２３１から出力される信号ｄ０−１、信号ｄ０−２によって制御される。
【００９５】
図７の（Ｂ）に示すように、第２の入力素子群２３０は、入力するデジタルデータｄ０が１の場合は、制御信号の「−」、「＋」の極性に従って、−１・Ａとなるアナログ信号または１・Ａなるアナログ信号の出力を行い、デジタルデータｄ０が０の場合は、常にゼロ信号出力を行う。
【００９６】
その際、第２の入力素子群２３０は、ゼロ信号を出力するに当たっては入力素子２−１（２３２）と入力素子２−２（２３３）の一方が「＋」、他方が「−」のアナログ信号出力を行い、加算素子２３４で加算されることで、それらアナログ信号が相殺されてゼロ信号出力を行う。このとき、「＋」になる側が入力素子２−１（２３２）の場合と入力素子２−２（２３３）の場合との２種類ある。デジタルデータｄ０が０の場合の動作として、例えば常に「＋」になる側が入力素子２−１（２３２）とすると、入力される信号がオフセットをもってしまって非線形になるので、本第２実施形態では、「＋」になる側が入力素子２−１（２３２）の場合と入力素子２−２（２３３）の場合とを予め定めたパターンに従って、例えば交互に行うようにする。これにより、プラスのオフセットとマイナスのオフセットが同じ確率で現れることとなるので、長い時間としてみると平均化されて非線形性を回避できるようになる。
【００９７】
図７の（Ｂ）に示す動作を実現するため、ロジック回路２３１は、デジタルデータ２（ｄ０）の値と制御信号の指示する極性に基づいて出力値を制御し、例えば、デジタルデータ２（ｄ０）が「１」で制御信号が「−」の場合には、デジタル信号ｄ０−１とデジタル信号ｄ０−２を共に「０」にする出力を行い、デジタルデータ２（ｄ０）が「１」で制御信号が「＋」の場合には、デジタル信号ｄ０−１とデジタル信号ｄ０−２を共に「１」にする出力を行い、デジタルデータ２（ｄ０）が「０」で制御信号が「−」の場合には、デジタル信号ｄ０−１を「０」に、デジタル信号ｄ０−２を「１」にする出力を行い、デジタルデータ２（ｄ０）が「０」で制御信号が「＋」の場合には、デジタル信号ｄ０−１を「１」に、デジタル信号ｄ０−２を「０」にする出力を行う。
【００９８】
入力素子２−１（２３２）は、デジタル信号ｄ０−１が「０」の値の場合には、−１／２・Ａの値のアナログ信号Ａ２−１を生成し、デジタル信号ｄ０−１が「１」の値の場合には、＋１／２・Ａの値のアナログ信号Ａ２−１を生成する。同様に、他方の入力素子２−２（２３３）も、デジタル信号ｄ０−２が「０」の値の場合には、−１／２・Ａの値のアナログ信号Ａ２−２を生成し、デジタル信号ｄ０−２が「１」の値の場合には、＋１／２・Ａの値のアナログ信号Ａ２−２を生成する。
【００９９】
加算素子２３４は、アナログ信号Ａ２−１とアナログ信号Ａ２−２とを加算するので、デジタルデータ２（ｄ０）が「１」の場合は、加算素子２３４から−１・Ａと＋１・Ａの値のアナログ信号Ａ２が、デジタルデータ２（ｄ０）が「１」ごとに交互に出力され、デジタルデータ２（ｄ０）が「０」の場合は、加算素子２３４からデジタルデータ２（ｄ０）が「０」ごとに２種類のゼロ信号がアナログ信号Ａ２として出力される。
【０１００】
図５〜図７に示す構成において、入力されるデジタルデータ（Ｄ）、デジタルデータ１（Ｄ１）、デジタルデータ２（Ｄ２）、制御信号による動作、および出力信号（Ａout）が、時刻ｔに対応してどのように変化するかについての具体例を図８に示す。もちろん実施には、時刻ｔは１０以上も存在するが、説明を簡略化するため、ここでは時刻ｔが１から９の範囲について説明する。
【０１０１】
図８において、入力されるデジタルデータ（Ｄ）が奇数の場合の制御信号による動作の「＋」印はアナログ信号２（Ａ２）が正の極性で発生されることによる、アナログ信号１（Ａ１）とアナログ信号２（Ａ２）の「和の動作」を示し、その「−」印はアナログ信号２（Ａ２）が負の極性で発生されることによる、アナログ信号１（Ａ１）とアナログ信号（Ａ２）の「差の動作」を示す。また、入力されるデジタルデータ（Ｄ）が偶数の場合の制御信号による動作の「＋」印は、アナログ信号２（Ａ２）をある一方の入力素子（２３２または２３３）がプラス極性で信号発生されることによる、ゼロ信号であるアナログ信号２（Ａ２）とアナログ信号１（Ａ１）との加算動作を示し、その「−」印はアナログ信号２（Ａ２）を上記ある一方の入力素子（２３２または２３３）がマイナス極性で信号発生されることによる、ゼロ信号であるアナログ信号２（Ａ２）とアナログ信号Ａ１との加算動作を示す。
【０１０２】
アナログ出力信号Ａoutは全てあるアナログの基準信号Ａに対する比をして表現するため、係数・Ａのという表記とし、係数とＡの積で示している。
【０１０３】
本実施形態では、時刻ｔが１の時に入力されるデジタルデータは５の奇数とすると、その時のデジタルデータ１（Ｄ１）は２であり、デジタルデータ２（Ｄ２）は１である。デジタルデータ１（Ｄ１）によるアナログ信号（Ａ１）の発生はデジタルデータ２のアナログ信号の２倍の重み付けをされている。また、制御信号による動作は「＋」すなわち「和」となっており、デジタルデータ２（Ｄ２）により発生されるアナログ信号（Ａ２）の大きさがＡであるとすると、（２×２＋１）・Ａ＝５・Ａから、アナログ出力信号Ａoutは５・Ａという量になる。
【０１０４】
同様に、時刻ｔが２の時はデジタルデータが８の偶数であるのに対して、その時のデジタルデータ１（Ｄ１）は４であり、デジタルデータ２（Ｄ２）は０であるから、（４×２＋０）・Ａ＝８・Ａにより、アナログ出力信号Ａoutは８・Ａとなる。
【０１０５】
時刻ｔが３以上の時も、上記と同様の手法で、アナログ出力信号Ａoutが生成される。
【０１０６】
図８において、時刻ｔが１、３、４、５、８、９に入力されるデジタルデータはすべて奇数であるので、これら時刻は、第１の入力素子群２２０と第２の入力素子群２３０の両方を用いないとアナログ出力信号Ａoutが発生できない時刻となっている。本事例では、この６個の時刻においての動作を、アナログ信号Ａ１とアナログ信号Ａ２との「和の動作」と「差の動作」の動作を交互に行うように、制御回路２１０の制御信号によりコントロールしている。その結果、時刻ｔが１、４、８のときには「和の動作」、時刻ｔが３、５、９のときには「差の動作」となる。
【０１０７】
時刻ｔが２、６、７、に入力されるデジタルデータはすべて偶数であるので、第２の入力素子群２３０からのゼロ信号がアナログ信号Ａ２として加算回路２４０で加算される。本事例では、この３個の時刻においての動作を、第２の入力素子群２３０のある一方の入力素子（例えば２３２）がプラス極性で信号発生することによるゼロ信号の発生動作と、上記ある一方の入力素子（例えば２３２）がマイナス極性で信号発生することによるゼロ信号の発生動作とが交互に行われるように、制御回路２１０の制御信号でコントロールしている。したがって、時刻ｔが２、７のときには一方の入力素子（例えば２３２）がプラス極性で信号発生する前者の動作、時刻ｔが６のときには一方の入力素子（例えば２３２）がマイナス極性で信号発生する後者の動作となる（図７の（Ｂ）を参照）。
【０１０８】
前述したように、ＤＡ変換器において各入力素子の製造因による個体差が歪やノイズとなる恐れがあるので、このようなＤＡ変換器においては同一のグループ内でデータウェイテッドアベレージング操作と呼ばれる操作手法で素子を規則的に平均的に使いまわして個体差成分を高周波帯域のノイズ成分に変換することが該当するＤＡ変換器分野では頻繁にされている。このようなデータウェイテッドアベレージング操作の手法を用いることで、第１の入力素子群２２０は平均的には線形なＤＡ変換が行なえるようになる。
【０１０９】
しかし、第１の入力素子群２２０内の入力素子（図６参照）は平均的には線形なＤＡ変換出力を行えるように操作されても、第１の入力素子群２２０と第２の入力素子群２３０との間を２：１のサイズ比で作ろうとしても、個体差があるので、全ての個体で２：１の比に保つことは不可能である。
【０１１０】
この個体差よる不都合を解消するため、本実施形態では、上述したように、入力されるデジタルデータ（Ｄ）が奇数の場合に、アナログ入力信号Ａ１とアナログ入力信号Ａ２の「和の動作」と「差の動作」を交互に行うように制御している。本発明の第２実施形態によれば、このような制御により、あるデジタルデータ（Ｄ）の入力が奇数のタイミングで＋αなる誤差が混入されても、次のデジタルデータ（Ｄ）の入力が奇数のタイミングで−αなる誤差が混入されるので、そのような誤差は長期的に見れば、平均化されてキャンセルできる。
【０１１１】
その結果、本実施形態によれば、第１の入力素子群２２０は、本来必要であった素子数のほぼ半分の素子で作ることができるようになり、わずかな第２の入力素子群２３０を追加することで、歪やフロアノイズが少なく、量子化ノイズの少ないＤＡ変換器を提供できる。あるいは、第１の入力素子２２０を基準にすると、その半分のサイズの入力素子からなる第２の入力素子群２３０を追加することで、大きな経済的な負担をすることなく、歪やフロアノイズが少なく、量子化ノイズの少ないＤＡ変換器を提供できる。
【０１１２】
（他の実施形態）
上記では、本発明の好適な実施形態を例示して説明したが、本発明の実施形態は上記例示に限定されるものではなく、特許請求の範囲に記載の範囲内であれば、その構成部材等の置換、変更、追加、個数の増減、形状の設計変更等の各種変形は、全て本発明の実施形態に含まれる。また、本発明は、複数の機器から構成されるシステムに適用しても良いし、１つの機器からなる装置に適用してもよい。
【産業上の利用可能性】
【０１１３】
本発明のＤＡ変換器は、低歪、低フロアノイズ、低量子化ノイズのＤＡ変換したアナログ信号を出力することが求められている分野、たとえばオーディオ用のＤＡ変換器、ビデオ用のＤＡ変換器、産業計測用のＤＡ変換器などでの利用が可能であるが、これらの用途に限定されず、歪の少ないアナログ信号が求められる用途で利用するとその効果が発揮できる。
【０１１４】
特に、入力されるデジタル信号をオーバーサンプリングすることで高速なデジタルデータとしたうえで、アナログ信号に変換する、たとえばオーディオ用のＤＡ変換器での利用は効果的な一例である。
【０１１５】
図９に、そのような効果的な適用例として、本発明のＤＡ変換器を用いたオーディオ用のオーバーサンプリング型デルタシグマＤＡコンバータの構成を示す。
【０１１６】
この事例では、バイナリー１６ビットで入力されるデジタル信号Ｄｉｎをデジタルインターポレーションフィルタ３１０で、６４倍または１２８倍または２５６倍などの高速なバイナリー１６ビットのデジタルデータに変換し、１５レベル出力（すなわち１５値出力）をするデジタルデルタシグマ変調器３２０でノイズシェーピングした、低分解能（１５レベル）のデジタルデータに変換する。このデジタルデータが本発明のＤＡ変換器に入力され、制御回路４１０で第１の入力素子群４２０と第２の入力素子群４３０に入力されるデジタルデータに分離され、また同時に加算動作か減算動作かを指示する制御信号を発生するが、第１の入力素子群４２０に入力させるデジタルデータは、ＤＷＡ方式ダイナミックエレメントマッチング回路３３０でミスマッチシェーピングされてから第１の入力素子群４２０に入力される。
【０１１７】
本発明のＤＡ変換器を用いたオーディオ用のオーバーサンプリング型デルタシグマＤＡコンバータは、制御回路４１０により分配される第１のデジタル信号出力を受けてステップが２レベル相当のアナログ信号を発生することのできる第１の入力素子群４２０と、制御回路４１０により分配される第２のデジタル信号出力を受けてステップが１レベル相当のアナログ信号を発生することのできる第２の入力素子群４３０と、これらの入力素子群４２０，４３０から出力されるアナログ信号を加算してアナログ信号出力Ａoutを出力するスイッチト・キャパシタ回路４４０を備え、スイッチト・キャパシタ回路４４０からアナログ信号出力Ａoutを行うようになっている。ＤＡ変換器４００の制御回路４１０等の詳細な動作は、図１または図５のいずれの構成の動作でもよい。
【符号の説明】
【０１１８】
１００、２００・・・ＡＤ変換器
１１０、２１０・・・制御回路
１２０、２２０・・・第１の入力素子群
１３０、２３０・・・第２の入力素子群
１４０、２４０・・・加算回路
２３１        ・・・ロジック回路
２３２        ・・・入力素子２−１
２３３        ・・・入力素子２−２
３１０        ・・・デジタルインターポレーションフィルタ
３２０        ・・・１５レベルデジタルデルタシグマ変換器
３３０        ・・・ＤＷＡ方式ダイナミックエレメントマッチング回路
４００        ・・・ＤＡ変換器
４１０        ・・・制御回路
４２０        ・・・第１の入力素子群
４３０        ・・・第２の入力素子群
４４０        ・・・スイッチト・キャパシタ回路
５００        ・・・オペアンプ（演算増幅器）
６００        ・・・クロック供給部
７００        ・・・制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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