(57)【要約】【課題】微細な構造であっても高い電気特性を有するトランジスタを提供する。【解決手段】酸化物半導体層のチャネル長方向の側面の一方に接するソース電極層と、他方に接するドレイン電極層とを含むトランジスタとする。また、ゲート絶縁層を介してチャネル形成領域と重畳する領域にゲート電極層を有し、ゲート絶縁層を介してソース電極層又はドレイン電極層と重畳する領域であって、ゲート電極層の側面に接するように、ゲート電極層の一部として機能する導電層を有する構成とすることで、微細なチャネル長を維持しつつ、Ｌｏｖ領域を形成する。ゲート電極層の側面に接して設けられた導電層は、ゲート電極層を覆う導電膜及び絶縁層を形成後、絶縁層を加工して側壁絶縁層とし、側壁絶縁層をマスクとして導電膜を加工することで形成される。よって、ゲート電極層の側面に接して微細な導電層を自己整合的に形成することができる。【選択図】図１
2013123042.tif 000002
【特許請求の範囲】
【請求項１】
ソース電極層及びドレイン電極層と、
第１の不純物領域、第２の不純物領域及び前記第１の不純物領域と前記第２の不純物領域に挟まれたチャネル形成領域を含み、且つ前記第１の不純物領域のチャネル長方向の側面において前記ソース電極層と接し、前記第２の不純物領域のチャネル長方向の側面において前記ドレイン電極層と接する酸化物半導体層と、
前記酸化物半導体層、前記ソース電極層及び前記ドレイン電極層の上面に接するゲート絶縁層と、
前記ゲート絶縁層を介して前記チャネル形成領域と重畳するゲート電極層と、
前記ゲート電極層の側面に接し、チャネル長方向において、前記ゲート絶縁層を介して前記ソース電極層及び前記ドレイン電極層と少なくとも一部が重畳する導電層と、
前記導電層の前記ゲート電極層と対向する側面に設けられた側壁絶縁層と、を有し、
前記導電層の側端部は、前記側壁絶縁層の側端部と一致する半導体装置。
【請求項２】
請求項１において、
前記ゲート電極層と重畳する領域の前記ゲート絶縁層の膜厚は、前記導電層と重畳する領域の前記ゲート絶縁層の膜厚よりも大きい半導体装置。
【請求項３】
請求項１又は請求項２において、
前記導電層と重畳する領域の前記ゲート絶縁層の膜厚は、前記導電層又は前記ゲート電極層と重畳しない領域の前記ゲート絶縁層の膜厚よりも大きい半導体装置。
【請求項４】
ソース電極層及びドレイン電極層を形成し、
前記ソース電極層及び前記ドレイン電極層を覆う酸化物半導体層を形成し、
前記ソース電極層及び前記ドレイン電極層と重畳する領域の前記酸化物半導体層を、化学的機械研磨法により除去して、開口を有する酸化物半導体層とし、
前記開口を有する酸化物半導体層を加工して、前記ソース電極層と前記ドレイン電極との間に配置された島状の酸化物半導体層を形成し、
前記酸化物半導体層、前記ソース電極層、及び前記ドレイン電極層上にゲート絶縁層を形成し、
前記ゲート絶縁層を介して前記酸化物半導体層と重畳するゲート電極層を形成し、
前記ゲート電極層をマスクとして前記酸化物半導体層に不純物を導入して、前記酸化物半導体層に自己整合的に第１の不純物領域及び第２の不純物領域を形成し、
前記ゲート絶縁層及び前記ゲート電極層上に導電膜を形成し、
前記導電膜上に絶縁層を形成し、
前記絶縁層を加工して、前記導電膜を介して前記ゲート電極層の側面に接する側壁絶縁層を形成し、
前記側壁絶縁層をマスクとして前記導電膜をエッチングして、前記ゲート電極層の側面に接する導電層を形成する半導体装置の作製方法。
【請求項５】
島状の酸化物半導体層を形成し、
前記酸化物半導体層を覆う第１の導電膜を形成し、
前記酸化物半導体層と重畳する領域の前記第１の導電膜を、化学的機械研磨法により除去して、開口を有する第１の導電膜とし、
前記開口を有する第１の導電膜を加工して、ソース電極層及びドレイン電極層を形成し、
前記酸化物半導体層、前記ソース電極層及び前記ドレイン電極層上にゲート絶縁層を形成し、
前記ゲート絶縁層を介して前記酸化物半導体層と重畳するゲート電極層を形成し、
前記ゲート電極層をマスクとして前記酸化物半導体層に不純物を導入して、前記酸化物半導体層に自己整合的に第１の不純物領域及び第２の不純物領域を形成し、
前記ゲート絶縁層及び前記ゲート電極層上に第２の導電膜を形成し、
前記第２の導電膜上に絶縁層を形成し、
前記絶縁層を加工して、前記第２の導電膜を介して前記ゲート電極層の側面に接する側壁絶縁層を形成し、
前記側壁絶縁層をマスクとして前記第２の導電膜をエッチングして、前記ゲート電極層の側面に接する導電層を形成する半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体装置及び半導体装置の作製方法に関する。
【０００２】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、発光表示装置、半導体回路及び電子機器は全て半導体装置である。
【背景技術】
【０００３】
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような半導体電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
【０００４】
例えば、酸化物半導体として、酸化亜鉛、Ｉｎ−Ｇａ−Ｚｎ系酸化物を用いてトランジスタを作製し、表示装置の画素のスイッチング素子などに用いる技術が特許文献１及び特許文献２で開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
トランジスタの動作の高速化、トランジスタの低消費電力化、高集積化等を達成するためにはトランジスタの微細化が必須である。
【０００７】
半導体装置の高速応答、高速駆動の実現には、微細化されたトランジスタのオン特性（例えば、オン電流や電界効果移動度）の向上が望まれる。トランジスタのオン電流の低下の抑制には、ゲート電極層が、ゲート絶縁層を介してソース電極層又はドレイン電極層と重畳する領域（以下、本明細書においてＬｏｖ領域とも表記する）を設けることが有効である。
【０００８】
しかしながら、Ｌｏｖ領域の形成のためには線幅の細い酸化物半導体層と線幅の細いゲート電極層との精密なアライメントが要求され、トランジスタの微細化に伴ってその要求精度はより高くなる。よって、トランジスタの微細化に伴って作製工程における歩留まりの低下が懸念される。
【０００９】
そこで、本発明の一態様は、良好な特性を維持しつつ微細化を達成した半導体装置の提供を目的の一とする。
【００１０】
また、本発明の一態様は、微細な構造であっても高い電気特性を有するトランジスタを歩留まりよく提供することを目的の一とする。
【課題を解決するための手段】
【００１１】
開示する発明の一態様では、チャネル形成領域と、チャネル形成領域を挟む一対の不純物領域と、を含む酸化物半導体層を有するトランジスタにおいて、酸化物半導体層のチャネル長方向の側面の一方に接するソース電極層と、他方に接するドレイン電極層とを設ける。また、ゲート絶縁層を介してチャネル形成領域と重畳する領域にゲート電極層を有し、ゲート絶縁層を介してソース電極層又はドレイン電極層と重畳する領域であって、ゲート電極層のチャネル長方向の側面に接するように、ゲート電極層の一部として機能する導電層を有する構成とすることで、微細なチャネル長を維持しつつ、Ｌｏｖ領域を形成する。ゲート電極層のチャネル長方向の側面に接して設けられた導電層は、ゲート電極層を覆う導電膜及び絶縁層を形成後、絶縁層を加工して側壁絶縁層とし、側壁絶縁層をマスクとして導電膜を加工することで形成される。よって、ゲート電極層の側面に接して微細な導電層を自己整合的に形成することができる。より具体的には、例えば次の構成とすることができる。
【００１２】
本発明の一態様は、ソース電極層及びドレイン電極層と、第１の不純物領域、第２の不純物領域及び第１の不純物領域と第２の不純物領域に挟まれたチャネル形成領域を含み、且つ第１の不純物領域のチャネル長方向の側面においてソース電極層と接し、第２の不純物領域のチャネル長方向の側面においてドレイン電極層と接する酸化物半導体層と、酸化物半導体層、ソース電極層及びドレイン電極層の上面に接するゲート絶縁層と、ゲート絶縁層を介してチャネル形成領域と重畳するゲート電極層と、ゲート電極層の側面に接し、チャネル長方向において、ゲート絶縁層を介してソース電極層及びドレイン電極層と少なくとも一部が重畳する導電層と、導電層のゲート電極層と対向する側面に設けられた側壁絶縁層と、を有し、導電層の側端部は、側壁絶縁層の側端部と一致する半導体装置である。
【００１３】
上記の半導体装置において、ゲート電極層と重畳する領域のゲート絶縁層の膜厚は、導電層と重畳する領域のゲート絶縁層の膜厚よりも大きい場合がある。
【００１４】
また、上記の半導体装置において、導電層と重畳する領域のゲート絶縁層の膜厚は、導電層及びゲート電極層と重畳しない領域のゲート絶縁層の膜厚よりも大きい場合がある。
【００１５】
また、本発明の他の一態様は、ソース電極層及びドレイン電極層を形成し、ソース電極層及びドレイン電極層を覆う酸化物半導体層を形成し、ソース電極層及びドレイン電極層と重畳する領域の酸化物半導体層を、化学的機械研磨法により除去して、開口を有する酸化物半導体層とし、開口を有する酸化物半導体層を加工して、ソース電極層とドレイン電極層との間に配置された島状の酸化物半導体層を形成し、酸化物半導体層、ソース電極層、及びドレイン電極層上にゲート絶縁層を形成し、ゲート絶縁層を介して酸化物半導体層と重畳するゲート電極層を形成し、ゲート電極層をマスクとして酸化物半導体層に不純物を導入して、酸化物半導体層に自己整合的に第１の不純物領域及び第２の不純物領域を形成し、ゲート絶縁層及びゲート電極層上に導電膜を形成し、導電膜上に絶縁層を形成し、絶縁層を加工して、導電膜を介してゲート電極層の側面に接する側壁絶縁層を形成し、側壁絶縁層をマスクとして導電膜をエッチングして、ゲート電極層の側面に接する導電層を形成する半導体装置の作製方法である。
【００１６】
また、本発明の他の一態様は、島状の酸化物半導体層を形成し、酸化物半導体層を覆う第１の導電膜を形成し、酸化物半導体層と重畳する領域の第１の導電膜を、化学的機械研磨法により除去して、開口を有する第１の導電膜とし、開口を有する第１の導電膜を加工して、ソース電極層及びドレイン電極層を形成し、酸化物半導体層、ソース電極層及びドレイン電極層上にゲート絶縁層を形成し、ゲート絶縁層を介して酸化物半導体層と重畳するゲート電極層を形成し、ゲート電極層をマスクとして酸化物半導体層に不純物を導入して、酸化物半導体層に自己整合的に第１の不純物領域及び第２の不純物領域を形成し、ゲート絶縁層及びゲート電極層上に第２の導電膜を形成し、第２の導電膜上に絶縁層を形成し、絶縁層を加工して、第２の導電膜を介してゲート電極層の側面に接する側壁絶縁層を形成し、側壁絶縁層をマスクとして第２の導電膜をエッチングして、ゲート電極層の側面に接する導電層を形成する半導体装置の作製方法である。
【００１７】
なお、本明細書等において、一致とは、概略一致も含むものとする。例えば、同じマスクを用いてエッチングした積層構造の層Ａの端面と層Ｂの端面は一致しているとみなす。
【００１８】
なお、酸化物半導体は、単結晶、多結晶（ポリクリスタルともいう）、又は非晶質（アモルファスともいう）などの状態をとる。
【００１９】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いたトランジスタは動作させた際のキャリア（電子）の界面散乱を低減でき、比較的容易に、比較的高い電界効果移動度を得ることができる。
【００２０】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めれば、該結晶性を有する酸化物半導体を用いたトランジスタは、アモルファス状態の酸化物半導体を用いたトランジスタ以上の電界効果移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が０．１５ｎｍ以下、好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【００２１】
なお、Ｒａとは、ＪＩＳ  Ｂ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現でき、以下の式にて定義される。
【００２２】
【数１】
2013123042.tif 000003
【００２３】
ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，ｙ１））（ｘ１，ｙ２，ｆ（ｘ１，ｙ２））（ｘ２，ｙ１，ｆ（ｘ２，ｙ１））（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
【発明の効果】
【００２４】
本発明の一態様の半導体装置は、ゲート電極層をマスクとして自己整合的に酸化物半導体層に不純物領域を形成した後、該ゲート電極層のチャネル長方向の側面に接し、ソース電極層及びドレイン電極層と重畳する導電層を形成する。これによって、微細なチャネル長を維持しつつ、Ｌｏｖ領域を設けることが可能となり、オン電流の低下が抑制された微細な構造のトランジスタを提供することができる。
【００２５】
また、ゲート電極層の一部として機能する導電層は、導電膜を介してゲート電極層上に設けられた絶縁層を、自己整合的に側壁絶縁層に加工した後、該側壁絶縁層をマスクとして導電膜をエッチングすることで形成され、レジストマスクを用いたエッチング工程を用いないため、精密な加工を正確に行うことができる。よって、半導体装置の作製工程において、形状や特性のばらつきが少ない微細な構造を有するトランジスタを歩留まりよく作製することができる。
【００２６】
したがって、本発明の一態様によって、良好な特性を維持しつつ微細化を達成した半導体装置を提供することができる。
【図面の簡単な説明】
【００２７】
【図１】半導体装置の一態様を示す平面図及び断面図。
【図２】半導体装置の一態様を示す平面図及び断面図。
【図３】半導体装置の作製方法の一例を示す図。
【図４】半導体装置の作製方法の一例を示す図。
【図５】半導体装置の一態様を示す平面図及び断面図。
【図６】半導体装置の作製方法の一例を示す図。
【図７】半導体装置の一態様を示す断面図。
【図８】半導体装置の一形態を示す断面図、平面図及び回路図。
【図９】半導体装置の一形態を示す回路図及び斜視図。
【図１０】半導体装置の一形態を示す断面図及び平面図。
【図１１】半導体装置の一形態を示す回路図。
【図１２】半導体装置の一形態を示すブロック図。
【図１３】半導体装置の一形態を示すブロック図。
【図１４】半導体装置の一形態を示すブロック図。
【図１５】実施例試料の断面ＳＴＥＭ写真。
【発明を実施するための形態】
【００２８】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２９】
なお、以下に説明する本発明の構成において、同一部分又は同様の機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を有する部分を指す場合にはハッチパターンを同じくし、特に符号を付さない場合がある。
【００３０】
なお、本明細書等において、第１、第２等として付される序数詞は便宜上用いるものであり工程順又は積層順を示すものではない。また、本明細書等において発明を特定するための事項として固有の名称を示すものではない。
【００３１】
（実施の形態１）
本実施の形態では、半導体装置及び半導体装置の作製方法の一態様について図１乃至図４を用いて説明する。
【００３２】
図１（Ａ）及び図１（Ｂ）に半導体装置の例としてトランジスタ４２０の平面図及び断面図を示す。図１（Ａ）は、トランジスタ４２０の平面図であり、図１（Ｂ）は、図１（Ａ）のＸ１−Ｙ１における断面図である。なお、図１（Ａ）では、煩雑になることを避けるため、トランジスタ４２０の構成要素の一部（例えば、絶縁層４０７等）を省略して図示している。
【００３３】
図１（Ａ）及び図１（Ｂ）に示すトランジスタ４２０は、絶縁表面を有する基板４００上に、下地絶縁層４３６と、ソース電極層４０５ａ及びドレイン電極層４０５ｂと、不純物領域４０３ａ、不純物領域４０３ｂ、及びチャネル形成領域４０３ｃを含む酸化物半導体層４０３と、酸化物半導体層４０３、ソース電極層４０５ａ及びドレイン電極層４０５ｂの上面と接するゲート絶縁層４０２と、ゲート絶縁層４０２を介してチャネル形成領域４０３ｃと重畳するゲート電極層４０１と、ゲート電極層４０１の側面に接する導電層４１１と、導電層４１１のゲート電極層４０１と対向する側面に設けられた側壁絶縁層４１２と、を含んで構成される。
【００３４】
酸化物半導体層４０３は、不純物領域４０３ａのチャネル長方向の側面においてソース電極層４０５ａと接し、不純物領域４０３ｂのチャネル長方向の側面においてドレイン電極層４０５ｂと接する。
【００３５】
また、トランジスタ４２０のチャネル長方向の断面において、導電層４１１の少なくとも一部は、ゲート絶縁層４０２を介してソース電極層４０５ａ及びドレイン電極層４０５ｂ上に設けられている。導電層４１１は、ゲート電極層４０１の側面に接して設けられ、ゲート電極層４０１の一部として機能することが可能であるため、チャネル長方向の断面においてゲート絶縁層４０２を介してソース電極層４０５ａ又はドレイン電極層４０５ｂと重畳する領域を、Ｌｏｖ領域とすることができる。
【００３６】
また、導電層４１１のゲート電極層４０１と対向する側面の一部に接するように、側壁絶縁層４１２が設けられている。導電層４１１は、作製工程において、ゲート電極層４０１を覆う導電膜を、側壁絶縁層４１２をマスクとして加工することで形成される。よって、導電層４１１の側端部は、側壁絶縁層４１２の側端部と一致している。
【００３７】
なお、Ｌｏｖ領域のチャネル長方向の長さが長いと、当該領域に生じる寄生容量が拡大する恐れがあるが、本実施の形態では、導電層４１１を介してゲート電極層４０１の側面に自己整合的に設けられた側壁絶縁層４１２の長さによってＬｏｖ領域の長さを制御することが可能である。よって、微細なＬｏｖ領域を精度よく加工することができる。
【００３８】
また、図１に示すトランジスタ４２０は、側壁絶縁層４１２及びゲート電極層４０１上に設けられた、絶縁層４０６及び絶縁層４０７と、絶縁層４０７上に設けられた配線層４３５ａ及び配線層４３５ｂを構成要素に含めてもよい。配線層４３５ａは、絶縁層４０６、絶縁層４０７及びゲート絶縁層４０２に設けられた開口を介して、ソース電極層４０５ａと電気的に接続し、配線層４３５ｂは、絶縁層４０６、絶縁層４０７及びゲート絶縁層４０２に設けられた開口を介してドレイン電極層４０５ｂと電気的に接続している。
【００３９】
酸化物半導体層４０３は、ゲート電極層４０１をマスクとしてドーパントを導入することで自己整合的に形成された不純物領域４０３ａ及び不純物領域４０３ｂを含む。当該領域は、トランジスタ４２０のソース領域またはドレイン領域として機能させることができ、チャネル形成領域４０３ｃよりも低抵抗化された領域である。不純物領域４０３ａ及び不純物領域４０３ｂを設けることによって、当該一対の不純物領域の間に設けられたチャネル形成領域４０３ｃに加わる電界を緩和させることができる。また、ソース電極層４０５ａ及びドレイン電極層４０５ｂがそれぞれ不純物領域と接する構成とすることで、酸化物半導体層４０３と、ソース電極層４０５ａ及びドレイン電極層４０５ｂと、のコンタクト抵抗を低減することができる。
【００４０】
また、酸化物半導体層４０３のチャネル長方向の長さを、ゲート電極層４０１のチャネル長方向の長さよりも長くすることで、ゲート電極層４０１を形成するためのアライメントの自由度をより向上させることができ、且つ、酸化物半導体層４０３に不純物領域を設けることでトランジスタ４２０のチャネル長を縮小することができる。よって、微細化されたトランジスタを歩留まりよく作製することができる。
【００４１】
不純物領域４０３ａ及び不純物領域４０３ｂに含まれるドーパントは、酸化物半導体層４０３の導電率を変化させる不純物である。ドーパントとしては、１５族元素（代表的にはリン（Ｐ）、砒素（Ａｓ）、およびアンチモン（Ｓｂ））、ホウ素（Ｂ）、アルミニウム（Ａｌ）、窒素（Ｎ）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、インジウム（Ｉｎ）、チタン（Ｔｉ）、及び亜鉛（Ｚｎ）のいずれかから選択される一以上を用いることができる。また、ドーパントの導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
【００４２】
また、酸化物半導体層４０３は、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜であることが好ましい。
【００４３】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部及び非晶質部を有する結晶−非晶質混相構造の酸化物半導体層である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【００４４】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【００４５】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【００４６】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【００４７】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
【００４８】
図２（Ａ）及び図２（Ｂ）に本実施の形態に係る半導体装置の別の例としてトランジスタ４２２の平面図及び断面図を示す。図２（Ａ）は、トランジスタ４２２の平面図であり、図２（Ｂ）は、図２（Ａ）のＸ２−Ｙ２における断面図である。なお、図２（Ａ）では、煩雑になることを避けるため、トランジスタ４２２の構成要素の一部（例えば、絶縁層４０７等）を省略して図示している。
【００４９】
図２（Ａ）及び図２（Ｂ）に示すトランジスタ４２２は、図１に示すトランジスタ４２０と同様に、絶縁表面を有する基板４００上に、下地絶縁層４３６と、ソース電極層４０５ａ及びドレイン電極層４０５ｂと、不純物領域４０３ａ、不純物領域４０３ｂ、及びチャネル形成領域４０３ｃを含む酸化物半導体層４０３と、酸化物半導体層４０３、ソース電極層４０５ａ及びドレイン電極層４０５ｂの上面と接するゲート絶縁層４０２と、ゲート絶縁層４０２を介してチャネル形成領域４０３ｃと重畳するゲート電極層４０１と、ゲート電極層４０１の側面に接する導電層４１１と、導電層４１１のゲート電極層４０１と対向する側面に設けられた側壁絶縁層４１２と、を含んで構成される。
【００５０】
図２に示すトランジスタ４２２に含まれる酸化物半導体層４０３は、ソース電極層４０５ａ又はドレイン電極層４０５ｂと接する側面においてテーパ形状を有している点で、図１に示すトランジスタ４２０と相違する。トランジスタ４２２において、酸化物半導体層４０３のテーパ角は、例えば２０°以上５０°以下とすることができる。なお、ここで、テーパ角とは、テーパ形状を有する層（ここでは、酸化物半導体層４０３）をその断面に垂直な方向から観察した際に、当該テーパ形状を有する層の側面と底面がなす傾斜角を示す。
【００５１】
酸化物半導体層４０３の側面をテーパ形状とすることで、ソース電極層４０５ａ又はドレイン電極層４０５ｂとの接触面積を拡大することができるため、コンタクト抵抗をより低減させることができる。
【００５２】
また、酸化物半導体層４０３が結晶性を有する酸化物半導体の場合、酸化物半導体層４０３がテーパ形状を有することで酸化物半導体層４０３の側面から酸素が脱離することで生じうる酸素欠損の発生を抑制し、トランジスタ４２２のリーク電流の発生を低減することができる。
【００５３】
以下、図３及び図４を用いて、本実施の形態のトランジスタの作製工程の例について説明する。なお、以下では、トランジスタ４２２の作製方法を例に説明する。
【００５４】
まず、絶縁表面を有する基板４００上に、下地絶縁層４３６を形成する。
【００５５】
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理工程に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板４００として用いてもよい。
【００５６】
また、基板４００として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を有する半導体装置を作製するには、可撓性基板上に酸化物半導体層４０３を含むトランジスタ４２２を直接作製してもよいし、他の作製基板に酸化物半導体層４０３を含むトランジスタ４２２を作製し、その後作製基板から剥離して可撓性基板に転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板と酸化物半導体層を含むトランジスタ４２２との間に剥離層を設けるとよい。
【００５７】
下地絶縁層４３６は、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、酸化ガリウム、又はこれらの混合材料を含む膜の単層又は積層構造とすることができる。但し、下地絶縁層４３６は、酸化物絶縁膜を含む単層又は積層構造として、該酸化物絶縁膜が後に形成される酸化物半導体層４０３と接する構造とすることが好ましい。なお、下地絶縁層４３６は、必ずしも設けなくともよい。
【００５８】
下地絶縁層４３６は化学量論的組成を超える酸素を含む領域（以下、酸素過剰領域とも表記する）を有すると、下地絶縁層４３６に含まれる過剰な酸素によって、後に形成される酸化物半導体層４０３の酸素欠損を補填することが可能であるため好ましい。下地絶縁層４３６が積層構造の場合は、少なくとも酸化物半導体層４０３と接する層において酸素過剰領域を有することが好ましい。下地絶縁層４３６に酸素過剰領域を設けるには、例えば、酸素雰囲気下にて下地絶縁層４３６を成膜すればよい。又は、成膜後の下地絶縁層４３６に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して、酸素過剰領域を形成してもよい。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。
【００５９】
次いで、下地絶縁層４３６上に酸化物半導体層を成膜し、島状に加工して酸化物半導体層４０３を形成する（図３（Ａ）参照）。酸化物半導体層４０３の膜厚は、例えば、３ｎｍ乃至３０ｎｍ、好ましくは５ｎｍ乃至２０ｎｍとする。
【００６０】
酸化物半導体層は、単層構造であってもよいし、積層構造であってもよい。また、非晶質構造であってもよいし、結晶性であってもよい。酸化物半導体層を非晶質構造とする場合には、後の作製工程において、酸化物半導体層に熱処理を行うことによって、結晶性酸化物半導体層としてもよい。非晶質酸化物半導体層を結晶化させる熱処理の温度は、２５０℃以上７００℃以下、好ましくは、４００℃以上、より好ましくは５００℃以上、さらに好ましくは５５０℃以上とする。なお、当該熱処理は、作製工程における他の熱処理を兼ねることも可能である。
【００６１】
酸化物半導体層の成膜方法は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。また、酸化物半導体層は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタリング装置を用いて成膜してもよい。
【００６２】
酸化物半導体層を成膜する際、できる限り酸化物半導体層に含まれる水素濃度を低減させることが好ましい。水素濃度を低減させるには、例えば、スパッタリング法を用いて成膜を行う場合には、スパッタリング装置の成膜室内に供給する雰囲気ガスとして、水素、水、水酸基又は水素化物などの不純物が除去された高純度の希ガス（代表的にはアルゴン）、酸素、及び希ガスと酸素との混合ガスを適宜用いる。
【００６３】
また、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入して成膜を行うことで、成膜された酸化物半導体層の水素濃度を低減させることができる。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素分子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等の排気能力が高いため、当該成膜室で成膜した酸化物半導体層に含まれる不純物の濃度を低減できる。
【００６４】
また、酸化物半導体層をスパッタリング法で成膜する場合、成膜に用いる金属酸化物ターゲットの相対密度（充填率）は９０％以上１００％以下、好ましくは９５％以上９９．９％以下とする。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層を緻密な膜とすることができる。
【００６５】
また、基板４００を高温に保持した状態で酸化物半導体層を形成することも、酸化物半導体層中に含まれうる不純物濃度を低減するのに有効である。基板４００を加熱する温度としては、１５０℃以上４５０℃以下とすればよく、好ましくは基板温度が２００℃以上３５０℃以下とすればよい。また、成膜時に基板を高温で加熱することで、結晶性酸化物半導体層を形成することができる。
【００６６】
酸化物半導体層４０３に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を有することが好ましい。
【００６７】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００６８】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【００６９】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【００７０】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【００７１】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２（＝１／２：１／６：１／３）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【００７２】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
【００７３】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低くすることにより移動度を上げることができる。
【００７４】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
【００７５】
また酸化物半導体層を、成膜する際に用いるスパッタリングガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【００７６】
酸化物半導体層４０３としてＣＡＡＣ−ＯＳ膜を適用する場合、該ＣＡＡＣ−ＯＳ膜を得る方法としては、三つ挙げられる。一つ目は、成膜温度を２００℃以上４５０℃以下として酸化物半導体層の成膜を行い、表面に概略垂直にｃ軸配向させる方法である。二つ目は、酸化物半導体層を薄い膜厚で成膜した後、２００℃以上７００℃以下の熱処理を行い、表面に概略垂直にｃ軸配向させる方法である。三つ目は、一層目として薄い膜厚で成膜した後、２００℃以上７００℃以下の熱処理を行い、二層目の成膜を行い、表面に概略垂直にｃ軸配向させる方法である。
【００７７】
酸化物半導体層の成膜前に、酸化物半導体層の被成膜面に平坦化処理を行ってもよい。平坦化処理としては、特に限定されないが、研磨処理（例えば、化学的機械研磨法）、ドライエッチング処理、プラズマ処理を用いることができる。
【００７８】
プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法をいう。なお、アルゴンに代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリングを行うと、酸化物半導体層の成膜表面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。
【００７９】
平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限定されず、酸化物半導体層の成膜表面の凹凸状態に合わせて適宜設定すればよい。
【００８０】
また、酸化物半導体層４０３に、当該酸化物半導体層４０３に含まれる過剰な水素（水や水酸基を含む）を除去（脱水化又は脱水素化）するための熱処理を行うことが好ましい。熱処理の温度は、３００℃以上７００℃以下、又は基板の歪み点未満とする。熱処理は減圧下又は窒素雰囲気下などで行うことができる。
【００８１】
この熱処理によって、ｎ型の導電性を付与する不純物である水素を酸化物半導体から除去することができる。例えば、脱水化又は脱水素化処理後の酸化物半導体層４０３に含まれる水素濃度を、５×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下とすることができる。
【００８２】
なお、脱水化又は脱水素化のための熱処理は、酸化物半導体層の成膜後であればトランジスタ４２２の作製工程においてどのタイミングで行ってもよい。また、脱水化又は脱水素化のための熱処理は、複数回行ってもよく、他の加熱処理と兼ねてもよい。
【００８３】
なお、下地絶縁層４３６として酸素を含む下地絶縁層４３６を設ける場合、脱水化又は脱水素化のための熱処理を、酸化物半導体層を島状に加工する前に行うと、下地絶縁層４３６に含まれる酸素が熱処理によって膜外に放出されるのを防止することができるため好ましい。
【００８４】
熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。又は、熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【００８５】
また、熱処理で酸化物半導体層４０３を加熱した後、加熱温度を維持、又はその加熱温度から徐冷しながら同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガス又は一酸化二窒素ガスに、水、水素などが含まれないことが好ましい。又は、熱処理装置に導入する酸素ガス又は一酸化二窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガス又は一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又は一酸化二窒素ガスの作用により、脱水化又は脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物半導体層４０３を高純度化及びｉ型（真性）化することができる。
【００８６】
また、脱水化又は脱水素化処理を行った酸化物半導体層に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入して膜中に酸素を供給してもよい。
【００８７】
脱水化又は脱水素化処理を行った酸化物半導体層に、酸素を導入して膜中に酸素を供給することによって、酸化物半導体層を高純度化及びｉ型（真性）化することができる。高純度化し、ｉ型（真性）化した酸化物半導体層を有するトランジスタは、電気特性変動が抑制されており、電気的に安定である。
【００８８】
酸素の導入工程は、酸化物半導体層に酸素導入する場合、酸化物半導体層に直接導入してもよいし、後に形成されるゲート絶縁層４０２や絶縁層４０６などの他の膜を通過して酸化物半導体層４０３へ導入してもよい。酸素を他の膜を通過して導入する場合は、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いればよいが、露出された酸化物半導体層４０３へ直接酸素を導入する場合は、上記の方法に加えてプラズマ処理なども用いることができる。
【００８９】
酸化物半導体層への酸素の導入は酸化物半導体層の成膜後であれば、そのタイミングは特に限定されない。また、酸化物半導体層への酸素の導入は複数回行ってもよい。
【００９０】
次いで、酸化物半導体層４０３上に、ソース電極層及びドレイン電極層（これと同じ層で形成される配線を含む）となる導電膜４０５を成膜する（図３（Ｂ）参照）。
【００９１】
導電膜４０５の材料としては、加熱処理に耐えられる材料を用いる。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方又は双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜又はそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としてもよい。又は、導電性の金属酸化物を用いて導電膜４０５を形成してもよい。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）又はこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
【００９２】
次に導電膜４０５に研磨（切削、研削）処理を行い、酸化物半導体層４０３が露出するように導電膜４０５の一部を除去する。該研磨処理によって、酸化物半導体層４０３と重畳する領域の導電膜４０５が除去され、該領域に開口を有する導電膜が形成される。研磨（切削、研削）方法としては化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理を好適に用いることができる。本実施の形態では、ＣＭＰ処理によって酸化物半導体層４０３と重畳する領域の導電膜４０５を除去する。
【００９３】
なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うことが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、導電膜４０５及び酸化物半導体層４０３の表面の平坦性をより向上させることができる。
【００９４】
なお、本実施の形態では、酸化物半導体層４０３と重畳する領域の導電膜４０５の除去にＣＭＰ処理を用いたが、他の研磨（研削、切削）処理を用いてもよい。又は、ＣＭＰ処理等の研磨処理と、エッチング（ドライエッチング、ウェットエッチング）処理や、プラズマ処理などを組み合わせてもよい。例えば、ＣＭＰ処理後、ドライエッチング処理やプラズマ処理（逆スパッタリングなど）を行い、処理表面の平坦性向上を図ってもよい。研磨処理に、エッチング処理、プラズマ処理などを組み合わせて行う場合、工程順は特に限定されず、導電膜４０５の材料、膜厚、及び表面の凹凸状態に合わせて適宜設定すればよい。
【００９５】
次いで、酸化物半導体層４０３が露出し、開口を有する導電膜４０５を、フォトリソグラフィ工程によって作製したマスクを用いた選択的なエッチング処理を行い、ソース電極層４０５ａとドレイン電極層４０５ｂ（これと同じ層で形成される配線も含む）を形成する（図３（Ｃ）参照）。
【００９６】
なお、本実施の形態では、導電膜４０５を成膜し、研磨処理によって酸化物半導体層４０３と重畳する領域の導電膜４０５を除去した後に、選択的にエッチング処理してソース電極層４０５ａ及びドレイン電極層４０５ｂへと加工する方法を示したが、本発明の実施の形態はこれに限られない。成膜後の導電膜４０５を選択的にエッチング処理した後、研磨処理によって酸化物半導体層４０３と重畳する領域の導電膜４０５を除去して、ソース電極層４０５ａ及びドレイン電極層４０５ｂを形成してもよい。
【００９７】
本実施の形態で示すトランジスタの作製方法では、ソース電極層４０５ａ及びドレイン電極層４０５ｂを形成する際に、酸化物半導体層４０３と重畳する領域の導電膜４０５を除去する工程において、レジストマスクを用いたエッチング処理を用いないため、酸化物半導体層４０３のチャネル長方向の長さが微細化されている場合でも精密な加工を正確に行うことができる。よって、半導体装置の作製工程において、形状や特性のばらつきを少ない微細な構造を有するトランジスタ４２２を歩留まりよく作製することができる。
【００９８】
なお、本実施の形態においては、ソース電極層４０５ａ及びドレイン電極層４０５ｂの上端部は、酸化物半導体層４０３の上端部と概略一致している。但し、ソース電極層４０５ａ及びドレイン電極層４０５ｂの形状は導電膜４０５の一部を除去するための研磨処理の条件によって異なる。例えば、ソース電極層４０５ａ又はドレイン電極層４０５ｂの膜厚は、酸化物半導体層４０３の膜厚より小さい場合がある。
【００９９】
次いで、酸化物半導体層４０３、ソース電極層４０５ａ及びドレイン電極層４０５ｂ上にゲート絶縁層４０２を形成する。
【０１００】
ゲート絶縁層４０２は、１ｎｍ以上２０ｎｍ以下の膜厚で、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いて形成することができる。また、ゲート絶縁層４０２は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
【０１０１】
なお、ゲート絶縁層４０２が厚いほど短チャネル効果が顕著となり、しきい値電圧がマイナス側へ変動しやすい傾向となる。しかしながら、本実施の形態のトランジスタの作製方法においては、ソース電極層４０５ａ、ドレイン電極層４０５ｂ及び酸化物半導体層４０３の上面が研磨処理によって平坦化されているため、膜厚の薄いゲート絶縁層４０２を被覆性よく形成することができる。
【０１０２】
ゲート絶縁層４０２の材料としては、酸化シリコン、酸化ガリウム、酸化アルミニウム、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、又は窒化酸化シリコン等を用いることができる。ゲート絶縁層４０２は、酸化物半導体層４０３と接する部分において酸素を含むことが好ましい。特に、ゲート絶縁層４０２は、膜中（バルク中）に少なくとも化学量論的組成を超える量の酸素が存在することが好ましく、例えば、ゲート絶縁層４０２として、酸化シリコン膜を用いる場合には、ＳｉＯ２＋α（ただし、α＞０）とすることが好ましい。本実施の形態では、ゲート絶縁層４０２として、ＳｉＯ２＋α（ただし、α＞０）である酸化シリコン膜を用いる。この酸化シリコン膜をゲート絶縁層４０２として用いることで、酸化物半導体層４０３に酸素を供給することができ、特性を良好にすることができる。
【０１０３】
また、ゲート絶縁層４０２の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート、窒素が添加されたハフニウムシリケート、ハフニウムアルミネート、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。さらに、ゲート絶縁層４０２は、単層構造としてもよいし、積層構造としてもよい。
【０１０４】
また、下地絶縁層４３６と同様に、ゲート絶縁層４０２は酸素過剰領域を有すると、ゲート絶縁層４０２に含まれる過剰な酸素によって、酸化物半導体層４０３の酸素欠損を補填することが可能であるため好ましい。ゲート絶縁層４０２が積層構造の場合は、少なくとも酸化物半導体層４０３と接する層において酸素過剰領域を有することが好ましい。ゲート絶縁層４０２に酸素過剰領域を設けるには、例えば、酸素雰囲気下にてゲート絶縁層４０２を成膜すればよい。又は、成膜後のゲート絶縁層４０２に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して、酸素過剰領域を形成しても良い。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。
【０１０５】
なお、成膜後のゲート絶縁層４０２に酸素を導入する場合、当該酸素導入処理によって同時に酸化物半導体層４０３へ酸素を導入してもよい。また、ゲート絶縁層４０２に酸素を導入した後に、熱処理を行うのが好ましい。熱処理の温度は、例えば３００℃以上４５０℃以下とすることができる。なお、当該熱処理は、酸化物半導体層４０３からの脱水化処理又は脱水素化処理と兼ねることが可能である。
【０１０６】
なお、ゲート絶縁層４０２への酸素の導入処理は、ゲート絶縁層４０２の成膜後であればそのタイミングは特に限定されない。また、酸素の導入方法を複数組み合わせて用いることもできる。例えば、ゲート絶縁層４０２成膜後に、イオン注入法及びプラズマ処理によって酸素を導入して、熱処理を施してもよい。または、ゲート絶縁層４０２成膜後、プラズマ処理によって酸素を導入し、後の工程で絶縁層４０６を成膜後にイオン注入法によって酸素を再度導入し、熱処理を行ってもよく、プラズマ処理とイオン注入処理の順序を入れ替えてもよい。
【０１０７】
次いで、ゲート絶縁層４０２を介して島状の酸化物半導体層４０３上にゲート電極層４０１を形成する。ゲート電極層４０１は、プラズマＣＶＤ法またはスパッタリング法等により形成することができる。また、ゲート電極層４０１の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、ゲート電極層４０１としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極層４０１は、単層構造としてもよいし、積層構造としてもよい。
【０１０８】
また、ゲート電極層４０１の材料は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
【０１０９】
また、ゲート絶縁層４０２と接するゲート電極層４０１の一層として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの膜は５ｅＶ（電子ボルト）、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有し、ゲート電極層として用いた場合、トランジスタのしきい値電圧をプラス側にシフトさせることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
【０１１０】
なお、ゲート電極層４０１は、ゲート絶縁層４０２上に設けられた導電膜（図示しない）を、マスクを用いて加工することによって形成することができる。ここで、加工に用いるマスクは、フォトリソグラフィ法などによって形成されたマスクに、スリミング処理を行って、より微細なパターンを有するマスクとするのが好ましい。
【０１１１】
スリミング処理としては、例えば、ラジカル状態の酸素（酸素ラジカル）などを用いるアッシング処理を適用することができる。ただし、スリミング処理はフォトリソグラフィ法などによって形成されたマスクをより微細なパターンに加工できる処理であれば、アッシング処理に限定する必要はない。また、スリミング処理によって形成されるマスクによってトランジスタのチャネル長（Ｌ）が決定されることになるため、当該スリミング処理としては制御性の良好な処理を適用することができる。
【０１１２】
スリミング処理の結果、フォトリソグラフィ法などによって形成されたマスクを、露光装置の解像限界以下、好ましくは１／２以下、より好ましくは１／３以下の線幅まで微細化することが可能である。例えば、線幅は、３０ｎｍ以上２０００ｎｍ以下、好ましくは５０ｎｍ以上３５０ｎｍ以下とすることができる。これにより、トランジスタのさらなる微細化を達成することができる。
【０１１３】
次に、ゲート電極層４０１をマスクとして酸化物半導体層４０３にドーパント４３１を導入し、不純物領域４０３ａ及び不純物領域４０３ｂを形成する。ドーパント４３１の導入処理によって、チャネル形成領域４０３ｃを挟んで一対の不純物領域が設けられた酸化物半導体層４０３が形成される（図３（Ｄ）参照）。
【０１１４】
ドーパント４３１の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。その際には、ドーパント４３１の単体のイオンあるいはフッ化物、塩化物のイオンを用いると好ましい。
【０１１５】
ドーパント４３１の導入工程は、加速電圧、ドーズ量などの注入条件、また通過させる膜の膜厚を適宜設定して制御すればよい。なお、ドーパント４３１のドーズ量は、例えば、１×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよい。また、不純物領域におけるドーパント４３１の濃度は、５×１０１８／ｃｍ３以上１×１０２２／ｃｍ３以下であることが好ましい。
【０１１６】
ドーパント４３１を導入する際に、基板４００を加熱しながら行ってもよい。
【０１１７】
なお、酸化物半導体層４０３にドーパント４３１を導入する処理は、複数回行ってもよく、ドーパントの種類も複数種用いてもよい。
【０１１８】
また、ドーパント４３１の導入処理後、加熱処理を行ってもよい。加熱条件としては、温度３００℃以上７００℃以下、好ましくは３００℃以上４５０℃以下で１時間、酸素雰囲気下で行うことが好ましい。また、窒素雰囲気下、減圧下、大気（超乾燥エア）下で加熱処理を行ってもよい。
【０１１９】
酸化物半導体層４０３をＣＡＡＣ−ＯＳ膜とした場合、ドーパント４３１の導入により、一部非晶質化する場合がある。この場合、ドーパント４３１の導入後に加熱処理を行うことによって、酸化物半導体層４０３の結晶性を回復することができる。
【０１２０】
なお、図３（Ｄ）において、酸化物半導体層４０３はテーパ形状を有しているため、ソース電極層４０５ａ又はドレイン電極層４０５ｂと重畳する領域を端部に含む。ドーパント４３１の導入条件によっては、当該領域においてドーパント４３１が導入されにくい場合があるため、不純物領域４０３ａ又は不純物領域４０３ｂは、膜厚方向にドーパントの濃度分布を有することがある。
【０１２１】
次にゲート電極層４０１及びゲート絶縁層４０２上に導電膜４１５を成膜し、導電膜４１５上に絶縁層４１６を形成する（図４（Ａ）参照）。
【０１２２】
導電膜４１５は、ゲート電極層４０１と同様の材料を用いて形成することができ、スパッタリング法を用いて成膜するのが好ましい。また、導電膜４１５の膜厚は、例えば、１０ｎｍ以上５０ｎｍ以下とするのが好ましい。
【０１２３】
絶縁層４１６は、例えば、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等を用いて形成することができ、ＣＶＤ法を用いて成膜するのが好ましい。
【０１２４】
一般的に、スパッタリング法はＣＶＤ法と比較して段差被覆性（ステップカバレッジ）が低い。よって、ゲート電極層４０１に接して膜厚の大きな導電膜を形成し、当該導電膜を異方性エッチングして自己整合的にゲート電極層４０１の側壁に接する導電層を形成しようとする場合、段差部（ゲート絶縁層４０２と接する領域とゲート電極層４０１と接する領域の境界）に密度の低い領域が形成されることがある。ゲート電極層の一部として機能する導電層が密度の低い領域を含んでいると、当該領域がリーク電流発生の要因となりうる。
【０１２５】
しかしながら、本実施の形態においては、ゲート電極層４０１を覆うように膜厚の小さな導電膜４１５を形成し、その後、ステップカバレッジの良好なＣＶＤ法によって導電膜４１５に接する絶縁層４１６を形成する。したがって、膜質の良好な導電膜４１５によってゲート電極層４０１を覆うことが可能となる。
【０１２６】
なお、本実施の形態において、ゲート電極層４０１は、その端部がテーパ形状を有しているが、本発明の実施の形態はこれに限られない。但し、ゲート電極層４０１がテーパ形状を有することで、導電膜４１５が良好なステップカバレッジを確保することが容易となるため、好ましい。
【０１２７】
次いで、絶縁層４１６を異方性エッチングして、側壁絶縁層４１２を形成する（図４（Ｂ）参照）。
【０１２８】
次いで、側壁絶縁層４１２をマスクとして、導電膜４１５をエッチングすることで、ゲート電極層４０１のチャネル長方向の側面に接して導電層４１１を形成する（図４（Ｃ）参照）。
【０１２９】
その後、ゲート絶縁層４０２、ゲート電極層４０１、側壁絶縁層４１２上に絶縁層４０６及び絶縁層４０７を形成する。なお、本実施の形態では、ゲート絶縁層４０２、ゲート電極層４０１、及び側壁絶縁層４１２上に、絶縁層４０６及び絶縁層４０７の積層構造を設ける例を示すが、本発明の一態様はこれに限定されず、単層構造の絶縁層を設けてもよい。または、３層以上の絶縁層を積層させてもよい。
【０１３０】
絶縁層４０６又は絶縁層４０７は、プラズマＣＶＤ法、スパッタリング法、または蒸着法等により成膜することができる。特に、スパッタリング法など、絶縁層４０６または絶縁層４０７に水、水素等の不純物を混入させない方法を適宜用いて形成することが好ましい。絶縁層４０６又は絶縁層４０７としては、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または酸化ガリウム膜などの無機絶縁膜などを用いることができる。
【０１３１】
また、絶縁層４０６又は絶縁層４０７として、酸化アルミニウム膜、酸化ハフニウム膜、酸化マグネシウム膜、酸化ジルコニウム膜、酸化ランタン膜、酸化バリウム膜、または金属窒化物膜（例えば、窒化アルミニウム膜）も用いることができる。
【０１３２】
なお、絶縁層４０６又は絶縁層４０７として、酸化アルミニウム膜を設けることが好ましい。酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を通過させない遮断効果（ブロック効果）が高く、作製工程中及び作製後において、トランジスタの動作特性の変動要因となる水素、水分などの不純物の酸化物半導体層４０３への混入、及び酸化物半導体を構成する主成分材料である酸素の酸化物半導体層４０３からの放出を防止する保護膜として機能するため好ましく適用することができる。
【０１３３】
酸化物半導体層４０３の成膜時と同様に、絶縁層４０６又は絶縁層４０７を成膜する成膜室内の残留水分を除去するためには、吸着型の真空ポンプ（クライオポンプなど）を用いることが好ましい。クライオポンプを用いて排気した成膜室で成膜した絶縁層４０６又は絶縁層４０７に含まれる不純物の濃度を低減できる。また、絶縁層４０６又は絶縁層４０７を成膜する成膜室内の残留水分を除去するための排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。
【０１３４】
本実施の形態では、絶縁層４０６として酸化アルミニウム膜を形成し、絶縁層４０７として酸化シリコン膜を形成するものとする。なお、酸化アルミニウム膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすることによって、トランジスタ４２２に安定な電気特性を付与することができる。膜密度はラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、Ｘ線反射率測定法（ＸＲＲ：Ｘ−Ｒａｙ  Ｒｅｆｌｅｃｔｉｏｎ）によって測定することができる。
【０１３５】
なお、絶縁層４０６として酸化アルミニウム膜を形成する場合、当該酸化アルミニウム膜の形成後に熱処理を行うことが好ましい。酸化アルミニウム膜は、酸化物半導体層への水（水素を含む）の侵入防止機能及び酸化物半導体層からの酸素の脱離防止機能を有する。よって、酸化物半導体層４０３及び／またはそれに接する絶縁層が酸素過剰領域を有していると、酸化アルミニウム膜を設けた状態で熱処理を行うことによって、酸化物半導体層の膜中（バルク中）または、絶縁層と酸化物半導体層の界面において、少なくとも１ヶ所、酸素過剰領域を設けることができる。
【０１３６】
次いで、絶縁層４０７、絶縁層４０６及びゲート絶縁層４０２に、ソース電極層４０５ａ又はドレイン電極層４０５ｂに達する開口を形成し、開口に配線層４３５ａ及び配線層４３５ｂを形成する（図４（Ｄ）参照）。配線層４３５ａ及び配線層４３５ｂを用いて他のトランジスタや素子と接続させ、様々な回路を形成することができる。
【０１３７】
配線層４３５ａ及び配線層４３５ｂはゲート電極層４０１、導電層４１１、ソース電極層４０５ａ、又はドレイン電極層４０５ｂと同様の材料及び方法を用いて形成することができ、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としてもよい。また、配線層４３５ａ、配線層４３５ｂに用いる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（ＩＴＯ）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
【０１３８】
例えば、配線層４３５ａ及び配線層４３５ｂとして、モリブデン膜の単層、窒化タンタル膜と銅膜との積層、又は窒化タンタル膜とタングステン膜との積層などを用いることができる。
【０１３９】
以上の工程によって、本実施の形態のトランジスタ４２２が形成される。
【０１４０】
本実施の形態で示すトランジスタは、一対の不純物領域及びチャネル形成領域を含む酸化物半導体層４０３と、不純物領域において酸化物半導体層４０３のチャネル長方向の側面と接するソース電極層４０５ａ及びドレイン電極層４０５ｂと、を有する。これによって酸化物半導体層４０３とソース電極層４０５ａまたはドレイン電極層４０５ｂとのコンタクト抵抗を低減することができ、オン特性（例えば、オン電流及び電界効果移動度）が高く、高速動作、高速応答が可能なトランジスタとすることができる。
【０１４１】
また、ゲート電極層４０１をマスクとしてドーパントを導入することで、島状の酸化物半導体層４０３のチャネル長方向の長さを、ゲート電極層４０１のアライメント精度を保つ程度に維持したまま、チャネル形成領域４０３ｃの長さを縮小することができる。よって、微細化されたトランジスタ４２２を歩留まりよく提供することができる。
【０１４２】
また、ソース電極層４０５ａ及びドレイン電極層４０５ｂと重畳する領域の酸化物半導体層４１３を除去する工程において、レジストマスクを用いたエッチング処理を用いないため、ソース電極層４０５ａ及びドレイン電極層４０５ｂの間隔が微細化されている場合でも精密な加工を正確に行うことができる。よって、半導体装置の作製工程において、形状や特性のばらつきを少ない微細な構造を有するトランジスタを歩留まりよく作製することができる。
【０１４３】
また、本実施の形態の半導体装置は、ゲート電極層４０１の側面に導電層４１１を設ける。これによって、当該導電層４１１がゲート絶縁層４０２を介してソース電極層４０５ａ及びドレイン電極層４０５ｂと重畳するため、Ｌｏｖ領域を有するトランジスタとすることができ、トランジスタのオン電流の低下を抑制することが可能となる。
【０１４４】
また、導電層４１１は、作製工程において、導電膜４１５を介してゲート電極層４０１上に設けられた絶縁層４１６を、異方性エッチングによって自己整合的に側壁絶縁層４１２に加工した後、該側壁絶縁層４１２をマスクとして導電膜４１５をエッチングすることで形成されており、レジストマスクを用いたエッチング工程を用いないため、精密な加工を正確に行うことができる。よって、半導体装置の作製工程において、形状や特性のばらつきを少ない微細な構造を有するトランジスタを歩留まりよく作製することができる。
【０１４５】
このように、開示する発明の一態様では、微細化に伴う問題点を解消することができるため、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジスタサイズを十分に小さくすることで、半導体装置の占める面積が小さくなるため、半導体装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される。また、チャネル長の縮小による、動作の高速化、低消費電力化などの効果を得ることもできる。つまり、開示する発明の一態様により酸化物半導体を用いたトランジスタの微細化が達成されることで、これに付随する様々な効果を得ることが可能である。
【０１４６】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１４７】
（実施の形態２）
本実施の形態では、実施の形態１とは異なる開示する発明の一態様に係る半導体装置の構成及びその作製方法について、図５乃至図７を参照して説明する。なお、上記実施の形態と同一部分又は同様な機能を有する部分および工程は、上記実施の形態と同様に行うことができ、繰り返しの説明は省略する。また、同じ箇所の詳細な説明は省略する。
【０１４８】
図５（Ａ）及び図５（Ｂ）に半導体装置の例としてトランジスタ４２４の平面図及び断面図を示す。図５（Ａ）は、トランジスタ４２４の平面図であり、図５（Ｂ）は、図５（Ａ）のＸ３−Ｙ３における断面図である。なお、図５（Ａ）では、煩雑になることを避けるため、トランジスタ４２４の構成要素の一部（例えば、絶縁層４０７等）を省略して図示している。
【０１４９】
図５（Ａ）及び図５（Ｂ）に示すトランジスタ４２４は、図１に示すトランジスタ４２０と同様に、絶縁表面を有する基板４００上に、下地絶縁層４３６と、ソース電極層４０５ａ及びドレイン電極層４０５ｂと、不純物領域４０３ａ、不純物領域４０３ｂ及びチャネル形成領域４０３ｃを含む酸化物半導体層４０３と、酸化物半導体層４０３、ソース電極層４０５ａ及びドレイン電極層４０５ｂの上面と接するゲート絶縁層４０２と、ゲート絶縁層４０２を介してチャネル形成領域４０３ｃと重畳するゲート電極層４０１と、ゲート電極層４０１の側面に接する導電層４１１と、導電層４１１のゲート電極層４０１と対向する側面に設けられた側壁絶縁層４１２と、を含んで構成される。
【０１５０】
図５に示すトランジスタ４２４に含まれるソース電極層４０５ａ及びドレイン電極層４０５ｂは、酸化物半導体層４０３と接する側面においてテーパ形状を有している点で、実施の形態１に示すトランジスタと相違する。トランジスタ４２４において、ソース電極層４０５ａ及びドレイン電極層４０５ｂのテーパ角は、例えば２０°以上５０°以下とすることができる。
【０１５１】
ソース電極層４０５ａ及びドレイン電極層４０５ｂの側面をテーパ形状とすることで、ソース電極層４０５ａ及びドレイン電極層４０５ｂの間隙に酸化物半導体層４０３となる酸化物半導体層を被覆性よく形成することができる。また、酸化物半導体層４０３との接触面積を拡大することができるため、コンタクト抵抗を低減させることができる。
【０１５２】
また、ソース電極層４０５ａ及びドレイン電極層４０５ｂがテーパ形状を有することで、ソース電極層４０５ａ及びドレイン電極層４０５ｂと接して設けられる酸化物半導体層４０３は、チャネル長方向の側面において逆テーパ形状を有する構成となる。ここで、酸化物半導体層４０３が結晶性を有する酸化物半導体の場合、酸化物半導体層４０３がテーパ形状を有することで酸化物半導体層４０３の側面から酸素が脱離することで生じうる酸素欠損の発生を抑制し、トランジスタ４２４のリーク電流を低減することができる。
【０１５３】
また、酸化物半導体層４０３が逆テーパ形状を有することで、ゲート絶縁層４０２と接する酸化物半導体層４０３の上面のチャネル長方向の長さを拡大することができる。よって、ゲート絶縁層４０２を介して酸化物半導体層４０３上にゲート電極層４０１を形成する際のアライメントの自由度を向上させることができる。また、ソース電極層４０５ａとドレイン電極層４０５ｂとの電界を効果的に緩和させることができる。
【０１５４】
以下、図６を用いて本実施の形態のトランジスタ４２４の作製工程の例について説明する。
【０１５５】
まず、絶縁表面を有する基板４００上に下地絶縁層４３６を形成し、下地絶縁層４３６上にソース電極層及びドレイン電極層（これと同じ層で形成される配線を含む）となる導電膜を成膜し、これを加工してソース電極層４０５ａ及びドレイン電極層４０５ｂを形成する（図６（Ａ）参照）。
【０１５６】
次いで、ソース電極層４０５ａ及びドレイン電極層４０５ｂを覆い、下地絶縁層４３６と接する酸化物半導体層４１３を成膜する（図６（Ｂ）参照）。酸化物半導体層４１３は、実施の形態１で示した酸化物半導体層の成膜方法と同様に成膜することができる。
【０１５７】
次に、酸化物半導体層４１３に研磨（切削、研削）処理を行い、ソース電極層４０５ａ及びドレイン電極層４０５ｂが露出するように酸化物半導体層４１３の一部を除去する。該研磨処理によって、ソース電極層４０５ａ及びドレイン電極層４０５ｂと重畳する領域の酸化物半導体層４１３が除去され、該領域に開口が形成される。研磨方法としては、ＣＭＰ処理を好適に用いることができる。本実施の形態では、ＣＭＰ処理によってソース電極層４０５ａ及びドレイン電極層４０５ｂと重畳する領域の酸化物半導体層４１３を除去する。なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。
【０１５８】
なお、本実施の形態では、ソース電極層４０５ａ及びドレイン電極層４０５ｂと重畳する領域の酸化物半導体層４１３の除去にＣＭＰ処理を用いたが、他の研磨処理を用いてもよい。又は、ＣＭＰ処理等の研磨処理と、エッチング（ドライエッチング、ウェットエッチング）処理や、プラズマ処理などを組み合わせてもよい。
【０１５９】
次いで、ソース電極層４０５ａ及びドレイン電極層４０５ｂと重畳する領域が除去された酸化物半導体層４１３を、フォトリソグラフィ工程によって作製したマスクを用いてチャネル幅方向の選択的なエッチングを行い、ソース電極層４０５ａ及びドレイン電極層４０５ｂとの間の領域に島状の酸化物半導体層４０３を形成する（図６（Ｃ）参照）。
【０１６０】
なお、本実施の形態では、酸化物半導体層４１３を成膜し、研磨処理によってソース電極層４０５ａ及びドレイン電極層４０５ｂと重畳する領域の酸化物半導体層４１３を除去した後に、選択的にエッチング処理して島状の酸化物半導体層４０３へと加工する方法を示したが、本発明の実施の形態はこれに限られない。成膜後の酸化物半導体層４１３を選択的にエッチング処理してチャネル幅方向の加工をした後、研磨処理によってソース電極層４０５ａ及びドレイン電極層４０５ｂと重畳する領域の酸化物半導体層４１３を除去してチャネル長方向の加工を行うことで、島状の酸化物半導体層４０３としてもよい。
【０１６１】
また、本実施の形態においては、ソース電極層４０５ａ及びドレイン電極層４０５ｂの上端部は、酸化物半導体層４０３の上端部と概略一致している。但し、酸化物半導体層４０３の形状は、酸化物半導体層４１３の研磨処理の条件によって異なることがあり、例えば、酸化物半導体層４０３の上端部がソース電極層４０５ａ又はドレイン電極層４０５ｂのチャネル長方向の側面に接する場合もある。
【０１６２】
島状の酸化物半導体層４０３を形成後、実施の形態１で図３（Ｄ）及び図４（Ａ）乃至図４（Ｄ）で示した工程と同様に、ゲート絶縁層４０２、ゲート電極層４０１、導電層４１１、側壁絶縁層４１２、絶縁層４０６、絶縁層４０７、配線層４３５ａ及び配線層４３５ｂを形成する。以上によって、本実施の形態のトランジスタ４２４が形成される（図６（Ｄ）参照）。
【０１６３】
本実施の形態で示すトランジスタの作製方法では、島状の酸化物半導体層４０３を形成する際に、ソース電極層４０５ａ及びドレイン電極層４０５ｂと重畳する領域の酸化物半導体層４１３を除去する工程において、チャネル長方向の加工にレジストマスクを用いたエッチング処理を用いないため、ソース電極層４０５ａ及びドレイン電極層４０５ｂのチャネル長方向の長さが微細化されている場合でも精密な加工を正確に行うことができる。よって、半導体装置の作製工程において、形状や特性のばらつきを少ない微細な構造を有するトランジスタ４２４を歩留まりよく作製することができる。
【０１６４】
なお、上述のトランジスタ４２０、トランジスタ４２２、及びトランジスタ４２４では、側壁絶縁層４１２が、導電層４１１の上面の一部と接する場合を例に示したが、本発明の実施の形態はこれに限られない。側壁絶縁層４１２の大きさ（チャネル長方向の長さ、又は側壁絶縁層の膜厚）は、絶縁層４１６のエッチング処理を制御することによって適宜設定可能である。
【０１６５】
例えば、図７（Ａ）に示すトランジスタ４２６のように、側壁絶縁層４１２の高さ（基板４００表面から側壁絶縁層４１２の最上面までの距離）と導電層４１１の高さ（基板４００表面から導電層４１１の最上面までの距離）が一致する構成としてもよい。または、図７（Ｂ）に示すトランジスタ４２８のように、側壁絶縁層４１２の高さ（基板４００表面から側壁絶縁層４１２の最上面までの距離）が、導電層４１１の高さ（基板４００表面から導電層４１１の最上面までの距離）よりも低い形状であってもよい。トランジスタ４２８において、側壁絶縁層４１２の上端部は導電層４１１の側面に接している。なお、図７（Ａ）及び図７（Ｂ）に示すトランジスタ４２６及びトランジスタ４２８において、側壁絶縁層４１２の大きさ以外は、図１に示すトランジスタ４２０と同様の構成とすることができる。
【０１６６】
また、ゲート電極層４０１をパターン形成する際、及び／又は側壁絶縁層４１２をマスクとして導電膜４１５をエッチングする際、エッチング処理の条件によっては、ゲート絶縁層４０２の一部がエッチングされる場合もある。
【０１６７】
例えば、図７（Ｃ）に示すトランジスタ４３０は、ゲート電極層４０１形成のためのエッチング処理と、導電層４１１形成のためのエッチング処理によって、それぞれゲート絶縁層４０２の膜厚が減少した例であり、トランジスタ４３０においてゲート電極層４０１と重畳する領域のゲート絶縁層４０２の膜厚は、導電層４１１と重畳する領域の膜厚よりも大きい。また、導電層４１１と重畳する領域のゲート絶縁層４０２の膜厚は、導電層４１１、ゲート電極層４０１のいずれとも重畳しない領域の膜厚よりも大きい。
【０１６８】
なお、本実施の形態はこれに限られず、例えば、ゲート電極層４０１形成のためのエッチング処理によってゲート絶縁層４０２の一部の領域（ゲート電極層４０１と重畳しない領域）の膜厚が減少し、導電層４１１形成のためのエッチング処理によっては、ゲート絶縁層４０２の膜厚の減少が起こらない場合もある。
【０１６９】
本実施の形態で示すトランジスタは、ゲート電極層４０１をマスクとして自己整合的に酸化物半導体層４０３に不純物領域を形成した後、該ゲート電極層４０１の側面に接し、チャネル長方向においてソース電極層４０５ａ及びドレイン電極層４０５ｂと重畳する導電層４１１を形成する。これによって、微細なチャネル長を維持しつつ、Ｌｏｖ領域を設けることが可能となり、オン電流の低下が抑制された微細な構造のトランジスタを提供することができる。
【０１７０】
また、ゲート電極層４０１の一部として機能する導電層４１１は、導電膜４１５を介してゲート電極層４０１上に設けられた絶縁層４１６を、自己整合的に側壁絶縁層４１２に加工した後、該側壁絶縁層をマスクとして導電膜４１５をエッチングすることで形成され、レジストマスクを用いたエッチング工程を用いないため、精密な加工を正確に行うことができる。よって、半導体装置の作製工程において、形状や特性のばらつきを少ない微細な構造を有するトランジスタを歩留まりよく作製することができる。
【０１７１】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１７２】
（実施の形態３）
本実施の形態では、本明細書に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を、図面を用いて説明する。
【０１７３】
図８は、半導体装置の構成の一例である。図８（Ａ）に、半導体装置の断面図を、図８（Ｂ）に半導体装置の平面図を、図８（Ｃ）に半導体装置の回路図をそれぞれ示す。ここで、図８（Ａ）は、図８（Ｂ）のＣ１−Ｃ２、及びＤ１−Ｄ２における断面に相当する。
【０１７４】
図８（Ａ）及び図８（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有するものである。トランジスタ１６２としては、実施の形態１または実施の形態２で示した本発明の一態様のトランジスタを適用することができる。本実施の形態においては、トランジスタ１６２として、実施の形態１で示すトランジスタ４２０の構造を適用する例を示す。
【０１７５】
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【０１７６】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、情報を保持するために酸化物半導体を用いた実施の形態１又は実施の形態２に示すようなトランジスタをトランジスタ１６２として用いる他、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０１７７】
図８（Ａ）におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０と、不純物領域１２０に接する金属間化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極層１１０と、を有する。なお、図において、明示的にはソース電極層やドレイン電極層を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極層やドレイン電極層と表現することがある。つまり、本明細書において、ソース電極層との記載には、ソース領域が含まれうる。
【０１７８】
基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０を覆うように絶縁層１２８、及び絶縁層１３０が設けられている。なお、トランジスタ１６０において、ゲート電極層１１０の側面に側壁絶縁層（サイドウォール絶縁層）を設け、不純物濃度が異なる領域を含む不純物領域１２０としてもよい。
【０１７９】
単結晶半導体基板を用いたトランジスタ１６０は、高速動作が可能である。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。本実施の形態では、トランジスタ１６０を覆うように絶縁膜を２層形成する。但し絶縁膜は、単層としてもよいし、３層以上の積層としてもよい。トランジスタ１６２および容量素子１６４の形成前の処理として、トランジスタ１６０上に形成された絶縁膜にＣＭＰ処理を施して、平坦化した絶縁層１２８、絶縁層１３０を形成し、同時にゲート電極層１１０の上面を露出させる。
【０１８０】
絶縁層１２８、絶縁層１３０は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。絶縁層１２８、絶縁層１３０は、プラズマＣＶＤ法又はスパッタリング法等を用いて形成することができる。
【０１８１】
また、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。有機材料を用いる場合、スピンコート法、印刷法などの湿式法によって絶縁層１２８、絶縁層１３０を形成してもよい。
【０１８２】
なお、本実施の形態において、絶縁層１２８として窒化シリコン膜、絶縁層１３０として酸化シリコン膜を用いる。
【０１８３】
絶縁層１３０表面において、酸化物半導体層１４４形成領域に、平坦化処理を行うことが好ましい。本実施の形態では、研磨処理（例えばＣＭＰ処理）により十分に平坦化した（好ましくは絶縁層１３０表面の平均面粗さは０．１５ｎｍ以下）絶縁層１３０上に酸化物半導体層１４４を形成する。
【０１８４】
図８（Ａ）に示すトランジスタ１６２は、酸化物半導体をチャネル形成領域に用いたトランジスタである。ここで、トランジスタ１６２に含まれる酸化物半導体層１４４は、高純度化されたものであることが望ましい。高純度化された酸化物半導体を用いることで、極めて優れたオフ特性のトランジスタ１６２を得ることができる。
【０１８５】
トランジスタ１６２は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
【０１８６】
トランジスタ１６２は一対の不純物領域及びチャネル形成領域を含む酸化物半導体層１４４と、不純物領域において酸化物半導体層１４４のチャネル長方向の側面と接する電極層１４２ａ及び電極層１４２ｂと、を有する。これによって酸化物半導体層１４４と電極層１４２ａまたは電極層１４２ｂとのコンタクト抵抗を低減することができ、トランジスタ１６２のオン電流を向上させることができる。
【０１８７】
また、トランジスタ１６２は、ゲート電極層１４８のチャネル長方向の側面に導電層１３７ａ、１３７ｂを含むことで、当該導電層１３７ａ、１３７ｂがゲート絶縁層１４６を介して電極層１４２ａ又は電極層１４２ｂと重畳するため、Ｌｏｖ領域を有するトランジスタとすることができ、トランジスタ１６２のオン電流の低下を抑制することが可能となる。
【０１８８】
また、導電層１３７ａ、１３７ｂは、側壁絶縁層１３８ａ、１３８ｂをマスクに形成されている。導電層１３７ａ、１３７ｂは、スパッタリング法によるカバレッジ不良が問題とならない程度膜厚の小さいため、トランジスタ１６２において、導電層１３７ａ、１３７ｂに起因するリーク電流の発生を抑制することができる。
【０１８９】
トランジスタ１６２上には、絶縁層１３２、絶縁層１３５、絶縁層１５０が単層または積層で設けられている。本実施の形態では、絶縁層１３２及び絶縁層１５０として、酸化アルミニウム膜を用いる。酸化アルミニウム膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすることによって、トランジスタ１６２に安定な電気特性を付与することができる。
【０１９０】
また、ゲート絶縁層１４６を介して、トランジスタ１６２の電極層１４２ａと重畳する領域には、導電層１５３が設けられており、電極層１４２ａと、ゲート絶縁層１４６と、導電層１５３とによって、容量素子１６４が構成される。すなわち、トランジスタ１６２の電極層１４２ａは、容量素子１６４の一方の電極として機能し、導電層１５３は、容量素子１６４の他方の電極として機能する。なお、容量が不要の場合には、容量素子１６４を設けない構成とすることもできる。また、容量素子１６４は、別途、トランジスタ１６２の上方に設けてもよい。
【０１９１】
本実施の形態において、導電層１５３は、トランジスタ１６２のゲート電極層１４８と同一の作製工程によって形成することができる。なお、ゲート電極層１４８の側面に導電層１３７ａ、１３７ｂ及び側壁絶縁層１３８ａ、１３８ｂを形成する工程において、導電層１５３の側面にも同様に導電層又は側壁絶縁層を設けてもよい。
【０１９２】
絶縁層１５０上にはトランジスタ１６２と、他のトランジスタを接続するための配線１５６が設けられている。配線１５６は、絶縁層１５０、絶縁層１３５、絶縁層１３２及びゲート絶縁層１４６などに形成された開口に形成された電極層１３６を介して電極層１４２ｂと電気的に接続される。
【０１９３】
図８（Ａ）及び図８（Ｂ）において、トランジスタ１６０と、トランジスタ１６２とは、少なくとも一部が重畳するように設けられており、トランジスタ１６０のソース領域またはドレイン領域と酸化物半導体層１４４の一部が重畳するように設けられているのが好ましい。また、トランジスタ１６２及び容量素子１６４が、トランジスタ１６０の少なくとも一部と重畳するように設けられている。例えば、容量素子１６４の導電層１５３は、トランジスタ１６０のゲート電極層１１０と少なくとも一部が重畳して設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【０１９４】
なお、電極層１４２ｂ及び配線１５６の電気的接続は、電極層１３６を設けずに電極層１４２ｂ及び配線１５６を直接接触させて行ってもよい。また、間に介する電極層は、複数でもよい。
【０１９５】
次に、図８（Ａ）及び図８（Ｂ）に対応する回路構成の一例を図８（Ｃ）に示す。
【０１９６】
図８（Ｃ）において、第１の配線（１ｓｔ  Ｌｉｎｅ）とトランジスタ１６０のソース電極層とは、電気的に接続され、第２の配線（２ｎｄ  Ｌｉｎｅ）とトランジスタ１６０のドレイン電極層とは、電気的に接続されている。また、第３の配線（３ｒｄ  Ｌｉｎｅ）とトランジスタ１６２のソース電極層またはドレイン電極層の一方とは、電気的に接続され、第４の配線（４ｔｈ  Ｌｉｎｅ）と、トランジスタ１６２のゲート電極層とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極層と、トランジスタ１６２のソース電極層またはドレイン電極層の他方は、容量素子１６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ  Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。
【０１９７】
図８（Ｃ）に示す半導体装置では、トランジスタ１６０のゲート電極層の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０１９８】
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極層、および容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極層には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極層に与えられた電荷が保持される（保持）。
【０１９９】
トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極層の電荷は長時間にわたって保持される。
【０２００】
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極層に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極層にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極層にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。
【０２０１】
ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
【０２０２】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極層の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
【０２０３】
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【０２０４】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
【０２０５】
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
【０２０６】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２０７】
（実施の形態４）
本実施の形態においては、実施の形態１又は実施の形態２に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態３に示した構成と異なる構成について、図９及び図１０を用いて説明を行う。
【０２０８】
図９（Ａ）は、半導体装置の回路構成の一例を示し、図９（Ｂ）は半導体装置の一例を示す概念図である。まず、図９（Ａ）に示す半導体装置について説明を行い、続けて図９（Ｂ）に示す半導体装置について、以下説明を行う。
【０２０９】
図９（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ１６２のソース電極層又はドレイン電極層とは電気的に接続され、ワード線ＷＬとトランジスタ１６２のゲート電極層とは電気的に接続され、トランジスタ１６２のソース電極層又はドレイン電極層と容量素子２５４の第１の端子とは電気的に接続されている。
【０２１０】
次に、図９（Ａ）に示す半導体装置（メモリセル２５０）に、情報の書き込みおよび保持を行う場合について説明する。
【０２１１】
まず、ワード線ＷＬの電位を、トランジスタ１６２がオン状態となる電位として、トランジスタ１６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子２５４の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ１６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、容量素子２５４の第１の端子の電位が保持される（保持）。
【０２１２】
酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、容量素子２５４の第１の端子の電位（あるいは、容量素子２５４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。
【０２１３】
次に、情報の読み出しについて説明する。トランジスタ１６２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子２５４とが導通し、ビット線ＢＬと容量素子２５４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子２５４の第１の端子の電位（あるいは容量素子２５４に蓄積された電荷）によって、異なる値をとる。
【０２１４】
例えば、容量素子２５４の第１の端子の電位をＶ、容量素子２５４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル２５０の状態として、容量素子２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０２１５】
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
【０２１６】
このように、図９（Ａ）に示す半導体装置は、トランジスタ１６２のオフ電流が極めて小さいという特徴から、容量素子２５４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【０２１７】
次に、図９（Ｂ）に示す半導体装置について、説明を行う。
【０２１８】
図９（Ｂ）に示す半導体装置は、上部に記憶回路として図９（Ａ）に示したメモリセル２５０を複数有するメモリセルアレイ２５１ａ及び２５１ｂを有し、下部に、メモリセルアレイ２５１（メモリセルアレイ２５１ａ及び２５１ｂ）を動作させるために必要な周辺回路２５３を有する。なお、周辺回路２５３は、メモリセルアレイ２５１と電気的に接続されている。
【０２１９】
図９（Ｂ）に示した構成とすることにより、周辺回路２５３をメモリセルアレイ２５１（メモリセルアレイ２５１ａ及び２５１ｂ）の直下に設けることができるため半導体装置の小型化を図ることができる。
【０２２０】
周辺回路２５３に設けられるトランジスタは、トランジスタ１６２とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【０２２１】
なお、図９（Ｂ）に示した半導体装置では、２つのメモリセルアレイ２５１（メモリセルアレイ２５１ａと、メモリセルアレイ２５１ｂ）が積層された構成を例示したが、積層するメモリセルの数はこれに限定されない。３つ以上のメモリセルを積層する構成としても良い。
【０２２２】
次に、図９（Ａ）に示したメモリセル２５０の具体的な構成について図１０を用いて説明を行う。
【０２２３】
図１０は、メモリセル２５０の構成の一例である。図１０（Ａ）に、メモリセル２５０の断面図を、図１０（Ｂ）にメモリセル２５０の平面図をそれぞれ示す。ここで、図１０（Ａ）は、図１０（Ｂ）のＦ１−Ｆ２、及びＧ１−Ｇ２における断面に相当する。
【０２２４】
図１０（Ａ）及び図１０（Ｂ）に示すトランジスタ１６２は、実施の形態１又は実施の形態２で示した構成を適用することができる。本実施の形態においては、図１のトランジスタ４２０と同一の構成とする例を示す。
【０２２５】
ゲート絶縁層１４６を介して、トランジスタ１６２の電極層１４２ａと重畳する領域には、導電層２６２が設けられており、電極層１４２ａと、ゲート絶縁層１４６と、導電層２６２とによって、容量素子２５４が構成される。すなわち、トランジスタ１６２の電極層１４２ａは、容量素子２５４の一方の電極として機能し、導電層２６２は、容量素子２５４の他方の電極として機能する。
【０２２６】
トランジスタ１６２及び容量素子２５４上には、絶縁層１３２、絶縁層１３５及び絶縁層２５６が単層または積層で設けられている。そして、絶縁層２５６上には、メモリセル２５０と隣接するメモリセル２５０と、を接続するための配線２６０が設けられている。配線２６０は、絶縁層２５６、絶縁層１３５、絶縁層１３２及びゲート絶縁層１４６などに形成された開口を介してトランジスタ１６２の電極層１４２ｂと電気的に接続されている。但し、配線２６０と電極層１４２ｂとを直接接続してもよい。なお、配線２６０は、図９（Ａ）の回路図におけるビット線ＢＬに相当する。
【０２２７】
図１０（Ａ）及び図１０（Ｂ）において、トランジスタ１６２の電極層１４２ｂは、隣接するメモリセルに含まれるトランジスタのソース電極層としても機能することができる。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【０２２８】
多層に形成された複数のメモリセルは、酸化物半導体を用いたトランジスタにより形成されている。酸化物半導体を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
【０２２９】
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
【０２３０】
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
【０２３１】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０２３２】
（実施の形態５）
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図１１乃至図１４を用いて説明する。
【０２３３】
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭが使用される理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合、以下の特徴がある。
【０２３４】
通常のＳＲＡＭは、図１１（Ａ）に示すように１つのメモリセルがトランジスタ８０１〜８０６の６個のトランジスタで構成されており、それをＸデコーダー８０７、Ｙデコーダー８０８にて駆動している。トランジスタ８０３とトランジスタ８０５、トランジスタ８０４とトランジスタ８０６はインバータを構成し、高速駆動を可能としている。しかし１つのメモリセルが６トランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常１００〜１５０Ｆ２である。このためＳＲＡＭはビットあたりの単価が各種メモリの中で最も高い。
【０２３５】
それに対して、ＤＲＡＭはメモリセルが図１１（Ｂ）に示すようにトランジスタ８１１、保持容量８１２によって構成され、それをＸデコーダー８１３、Ｙデコーダー８１４にて駆動している。１つのセルが１トランジスタ１容量の構成になっており、面積が小さい。ＤＲＡＭのメモリセル面積は通常１０Ｆ２以下である。ただし、ＤＲＡＭは常にリフレッシュが必要であり、書き換えをおこなわない場合でも電力を消費する。
【０２３６】
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、１０Ｆ２前後であり、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ消費電力が低減することができる。
【０２３７】
図１２に携帯機器のブロック図を示す。図１２に示す携帯機器はＲＦ回路９０１、アナログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプリケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス９０９（ＩＦ９０９）を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０２３８】
図１３に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使用した例を示す。図１３に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイッチ９５４、スイッチ９５５およびメモリコントローラ９５１により構成されている。また、メモリ回路９５０は、信号線から入力された画像データ（入力画像データ）、メモリ９５２、及びメモリ９５３に記憶されたデータ（記憶画像データ）の読み出し、及び制御を行うディスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号により表示するディスプレイ９５７が接続されている。
【０２３９】
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成される（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイッチ９５５、及びディスプレイコントローラ９５６を介してディスプレイ９５７に送られ、表示される。
【０２４０】
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６から読み出される。
【０２４１】
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡに変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データＢ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５５、及びディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像データＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ９５２に記憶されるまで継続される。
【０２４２】
このようにメモリ９５２及びメモリ９５３は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ９５２及びメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２及びメモリ９５３に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０２４３】
図１４に電子書籍のブロック図を示す。図１４はバッテリー１００１、電源回路１００２、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、ディスプレイコントローラ１０１０によって構成される。
【０２４４】
ここでは、図１４のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用することができる。メモリ回路１００７の役割は書籍の内容を一時的に保持する機能を持つ。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合にはフラッシュメモリ１００４にコピーしても良い。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０２４５】
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯機器が実現される。
【０２４６】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【実施例】
【０２４７】
本実施例では、本発明の一態様の半導体装置の作製方法を適用して導電膜を加工し、実施の形態１に示すようなゲート電極層及びゲート電極層の側面に設けられた導電層の形状が得られることを確認した。
【０２４８】
以下に、実施例試料の作製方法について示す。
【０２４９】
まず、シリコン基板を用意し、基板上に窒化酸化シリコン膜をＣＶＤ法によって２０ｎｍ成膜した。当該窒化酸化シリコン膜は、本発明の一態様に係るトランジスタのゲート絶縁層に相当するため、以下、本実施例において、ゲート絶縁層と表記する。
【０２５０】
次に、ゲート絶縁層上に導電膜を形成した。導電膜として膜厚３０ｎｍの窒化タンタル膜を、アルゴン及び窒素（Ａｒ：Ｎ２＝５０ｓｃｃｍ：１０ｓｃｃｍ）混合雰囲気下、圧力０．６Ｐａ、電源電力１ｋＷのスパッタリング法によって成膜し、その上に膜厚１３５ｎｍのタングステン膜を、アルゴン（Ａｒ＝１００ｓｃｃｍ）雰囲気下、圧力２．０Ｐａ、電源電力４ｋＷのスパッタリング法によって成膜した。
【０２５１】
続いて、タングステン膜をＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法により、塩素、四弗化炭素及び酸素（Ｃｌ２：ＣＦ４：Ｏ２＝４５ｓｃｃｍ：５５ｓｃｃｍ：５５ｓｃｃｍ）混合雰囲気下、電源電力３ｋＷ、バイアス電力５０Ｗ、圧力０．６７Ｐａにおいてエッチング処理して、パターン形成されたタングステン層を形成した。
【０２５２】
続いて、窒化タンタル膜をＩＣＰエッチング法によって、塩素（Ｃｌ２＝１００ｓｃｃｍ）雰囲気下、電源電力１ｋＷ、バイアス電力６０Ｗ、圧力０．２Ｐａでエッチング処理して、パターン形成された窒化タンタル層を形成した。窒化タンタル層及びタングステン層の積層構造は、本発明の一態様に係るトランジスタのゲート電極層に相当するため、以下、本実施例においてゲート電極層と表記する。
【０２５３】
次に、スパッタリング法によって、ゲート電極層を覆うように、タングステン膜を３０ｎｍの膜厚で成膜した。成膜条件はアルゴン（Ａｒ＝５０ｓｃｃｍ）雰囲気下において、圧力０．６Ｐａ、電源電力１ｋＷである。
【０２５４】
次に、タングステン膜上に、窒化酸化シリコン膜をＣＶＤ法によって、１５０ｎｍ成膜した。
【０２５５】
続いて、窒化酸化シリコン膜を、ＩＣＰエッチング法を用いて、トリフルオロメタン及びヘリウム（ＣＨＦ３：Ｈｅ＝３０ｓｃｃｍ：１２０ｓｃｃｍ）混合雰囲気下、電源電力３ｋＷ、バイアス電力２００Ｗ、圧力２．０Ｐａでエッチング処理した。エッチング処理によって得られた窒化酸化シリコン層は、本発明の一態様に係るトランジスタの側壁絶縁層に相当するため、以下、本実施例において側壁絶縁層と表記する。
【０２５６】
続いて、側壁絶縁層をマスクとして、タングステン膜をＩＣＰエッチング法によって、四弗化炭素、塩素及び酸素（ＣＦ４：Ｃｌ２：Ｏ２＝５０ｓｃｃｍ：５０ｓｃｃｍ：２０ｓｃｃｍ）混合雰囲気下、電源電力５００Ｗ、バイアス電力１０Ｗ、圧力１．６Ｐａでエッチング処理して、ゲート電極層の側面に導電層（本実施例においては、タングステン層）を形成した。
【０２５７】
上記の方法を用いて作製した実施例試料の走査型透過電子顕微鏡（ＳＴＥＭ：Ｓｃａｎｎｉｎｇ  Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｙ）による断面写真（断面ＳＴＥＭ写真）を図１５に示す。
【０２５８】
図１５より、本実施例に記載の作製方法を用いて、実施の形態１に示すゲート電極層及びゲート電極層の側面に設けられた導電層の形状が得られることを確認できた。
【０２５９】
なお、実施例試料は図７（Ｂ）と同様に、側壁絶縁層の高さ（基板表面から側壁絶縁層の最上面までの距離）が、導電層の高さ（基板表面から導電層の最上面までの距離）よりも低い。また、図１５において、ゲート電極層と重畳する領域のゲート絶縁層の膜厚は、導電層と重畳する領域の膜厚よりも大きい。具体的には、実施例試料において、ゲート電極層と重畳する領域のゲート絶縁層の膜厚は１７．９ｎｍであり、導電層と重畳する領域のゲート絶縁層の膜厚は１１．２ｎｍであった。これは、ゲート電極層のエッチングの際にゲート絶縁層も一緒にエッチングされたためであると考えられる。
【０２６０】
なお、実施例試料の導電層の側端部は、側壁絶縁層の側端部よりもチャネル長方向において、後退している。但し、開示する発明の技術的思想の一は、自己整合的に形成された側壁絶縁層をマスクとして導電層をエッチングすることで、フォトリソグラフィ工程を用いずに微細な構造のトランジスタにおいてＬｏｖ領域を形成する点にある。したがって、同じマスクを用いてエッチングした場合に（又はある層をマスクとして下層をエッチングした場合に）エッチング条件などに起因する端部のずれ程度の差は十分に許容され、当該同じマスクを用いてエッチング処理された各層の端部は一致しているとみなす。
【符号の説明】
【０２６１】
１００    基板
１０６    素子分離絶縁層
１０８    ゲート絶縁層
１１０    ゲート電極層
１１６    チャネル形成領域
１２０    不純物領域
１２４    金属間化合物領域
１２８    絶縁層
１３０    絶縁層
１３２    絶縁層
１３５    絶縁層
１３６    電極層
１３７ａ    導電層
１３７ｂ    導電層
１３８ａ    側壁絶縁層
１３８ｂ    側壁絶縁層
１４２ａ    電極層
１４２ｂ    電極層
１４４    酸化物半導体層
１４６    ゲート絶縁層
１４８    ゲート電極層
１５０    絶縁層
１５３    導電層
１５６    配線
１６０    トランジスタ
１６２    トランジスタ
１６４    容量素子
２５０    メモリセル
２５１    メモリセルアレイ
２５１ａ    メモリセルアレイ
２５１ｂ    メモリセルアレイ
２５３    周辺回路
２５４    容量素子
２５６    絶縁層
２６０    配線
２６２    導電層
４００    基板
４０１    ゲート電極層
４０２    ゲート絶縁層
４０３    酸化物半導体層
４０３ａ    不純物領域
４０３ｂ    不純物領域
４０３ｃ    チャネル形成領域
４０５    導電膜
４０５ａ    ソース電極層
４０５ｂ    ドレイン電極層
４０６    絶縁層
４０７    絶縁層
４１１    導電層
４１２    側壁絶縁層
４１３    酸化物半導体層
４１５    導電膜
４１６    絶縁層
４２０    トランジスタ
４２２    トランジスタ
４２４    トランジスタ
４２６    トランジスタ
４２８    トランジスタ
４３０    トランジスタ
４３１    ドーパント
４３５ａ    配線層
４３５ｂ    配線層
４３６    下地絶縁層
８０１    トランジスタ
８０３    トランジスタ
８０４    トランジスタ
８０５    トランジスタ
８０６    トランジスタ
８０７    Ｘデコーダー
８０８    Ｙデコーダー
８１１    トランジスタ
８１２    保持容量
８１３    Ｘデコーダー
８１４    Ｙデコーダー
９０１    ＲＦ回路
９０２    アナログベースバンド回路
９０３    デジタルベースバンド回路
９０４    バッテリー
９０５    電源回路
９０６    アプリケーションプロセッサ
９０７    ＣＰＵ
９０８    ＤＳＰ
９０９    インターフェイス
９１０    フラッシュメモリ
９１１    ディスプレイコントローラ
９１２    メモリ回路
９１３    ディスプレイ
９１４    表示部
９１５    ソースドライバ
９１６    ゲートドライバ
９１７    音声回路
９１８    キーボード
９１９    タッチセンサ
９５０    メモリ回路
９５１    メモリコントローラ
９５２    メモリ
９５３    メモリ
９５４    スイッチ
９５５    スイッチ
９５６    ディスプレイコントローラ
９５７    ディスプレイ
１００１    バッテリー
１００２    電源回路
１００３    マイクロプロセッサ
１００４    フラッシュメモリ
１００５    音声回路
１００６    キーボード
１００７    メモリ回路
１００８    タッチパネル
１００９    ディスプレイ
１０１０    ディスプレイコントローラ
【図１】
2013123042.tif 000004
【図２】
2013123042.tif 000005
【図３】
2013123042.tif 000006
【図４】
2013123042.tif 000007
【図５】
2013123042.tif 000008
【図６】
2013123042.tif 000009
【図７】
2013123042.tif 000010
【図８】
2013123042.tif 000011
【図９】
2013123042.tif 000012
【図１０】
2013123042.tif 000013
【図１１】
2013123042.tif 000014
【図１２】
2013123042.tif 000015
【図１３】
2013123042.tif 000016
【図１４】
2013123042.tif 000017
【図１５】
2013123042.tif 000018