(57)【要約】      （修正有）【課題】パルス変調を用いてデジタル値をアナログ信号に変換する。【解決手段】デジタル・アナログ・コンバータは、第１及び第２デジタル値Ｄ１，Ｄ２に応じて第１及び第２パルス変調信号Ｐ１，Ｐ２を生成する第１及び第２パルス・モジュレータ２０，２２と、第３デジタル値Ｄ３に応じて第３パルス変調信号Ｐ３を生成する第３パルス・モジュレータ２４と、第３パルス変調信号に応じて第１及び第２パルス変調信号を組み合わせることによってアナログ信号Ａ１を生成するスイッチ／フィルタ回路２６を含む。第１及び第２パルス変調信号は、組み合わせる前にローパス・フィルタ処理しても良い。第３デジタル値は、第１及び第２デジタル値の遷移の間、一方向に増加するとしても良く、第３デジタル値は、第１及び第２デジタル値の交互の遷移の間で、夫々反対方向に増加するとしても良い。【選択図】図３
2013048403.tif 000002
【特許請求の範囲】
【請求項１】
第１デジタル値に応じて第１パルス変調信号を生成する第１パルス・モジュレータと、
第２デジタル値に応じて第２パルス変調信号を生成する第２パルス・モジュレータと、
第３デジタル値に応じて第３パルス変調信号を生成する第３パルス・モジュレータと、
上記第３パルス変調信号に応じて上記第１及び第２パルス変調信号を組み合わせることによってアナログ信号を生成するスイッチ／フィルタ回路と
を具えるデジタル・アナログ・コンバータ。
【請求項２】
第１デジタル値に応じて第１パルス変調信号を生成することと、
第２デジタル値に応じて第２パルス変調信号を生成することと、
第３デジタル値に応じて第３パルス変調信号を生成することと、
上記第３パルス変調信号に応じて上記第１及び第２パルス変調信号を組み合わせることによってアナログ信号を生成することと
を具えるデジタル・アナログ変換方法。
【請求項３】
第１パルス幅モジュレータと、
上記第１パルス幅モジュレータの出力に結合された入力を有する第１フィルタと、
第２パルス幅モジュレータと、
上記第２パルス幅モジュレータの出力に結合された入力を有する第２フィルタと、
第３パルス幅モジュレータと、
上記第１フィルタの出力に結合された第１アナログ入力と、上記第２フィルタの出力に結合された第２アナログ入力と、上記第３パルス幅モジュレータの出力に結合された選択入力とを有するアナログ・スイッチと、
上記アナログ・スイッチのアナログ出力に結合された入力と、アナログ出力信号を供給する出力を有する第３フィルタと
を具えるデジタル・アナログ・コンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス変調を用いたデジタル・アナログ変換に関する。
【背景技術】
【０００２】
パルス幅変調（ＰＷＭ）回路は、ＰＷＭ出力信号の高周波数成分を除去するような充分に低いコーナー周波数を有するローパス・フィルタに、ＰＷＭ出力信号を加えることによって、デジタル・アナログ・コンバータ（ＤＡＣ）として機能するように使うことができる。ＰＷＭ ＤＡＣ回路は、特に、マイクロ・コントローラを用いて、複数の電圧基準信号を生成するのに有用である。これは、ＰＷＭ ＤＡＣ回路が、マイクロ・コントローラで利用可能なＰＷＭ出力信号に、適切なローパス・フィルタを適用することによって、極めて容易に線形なアナログ出力信号を生成できるからである。しかし、こうした極単純化したＰＷＭ ＤＡＣ回路は、不正確になる傾向があり、分解能と応答時間の間でやっかいなトレード・オフ（二律背反）が必要となる。分解能を高くすれば、それだけ長いＰＷＭカウント回路（chain）が必要となり、これは、基本周波数をより低いものにする。
【０００３】
図１は、従来のＰＷＭ ＤＡＣ回路を示し、２つ別々の８ビットＰＷＭ１０及び１２からの出力信号がアナログ合算／フィルタ回路１４を通して合成されることで、より高い分解能のＤＡＣとして機能する。この形式の回路は、高い分解能を提供できるが、正確な出力信号を得るには、複数の高精度分圧抵抗器と、複雑な能動回路が必要となる。別の問題としては、ＰＷＭのリップルからＤＣ成分を抽出するには、強力なフィルタ処理が必要となる点があり、これは動作速度を低下させる。また、能動アナログ回路内の抵抗成分を補償する必要があるという問題もある。
【０００４】
図２は、従来の別のＰＷＭ ＤＡＣ回路を示し、これでは、８ビットＤＡＣを２つの隣り合う出力値の間で振るために、ＰＷＭクロック信号が使われる。ＤＡＣ１６は、クロック入力信号がロー（Low：低）のときＮの値を出力し、クロック入力信号がハイ（High：高）のとき、Ｎ＋１の値を出力する。このように、ＰＷＭ信号をクロック入力信号として利用し、ＤＡＣ出力信号をローパス・フィルタ１８でフィルタ処理することによって、この回路は、ＤＡＣの出力レベルの間で、複数別々のアナログ出力レベルを上乗せして供給する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−５０９９２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、図２に示す技術では、ＰＷＭ入力信号に応じてクロック入力信号が遷移するときに、Ｎ及びＮ＋１の異なる値に繰り返し整定（settle）されなければならないので、実質的に動作速度が低下する。更には、図２の回路は、実現するのに、ＤＡＣ中に複雑で専用のカスタム・デジタル回路を必要とする。
【課題を解決するための手段】
【０００７】
本発明の概念１は、デジタル・アナログ・コンバータであって、
第１デジタル値に応じて第１パルス変調信号を生成する第１パルス・モジュレータと、
第２デジタル値に応じて第２パルス変調信号を生成する第２パルス・モジュレータと、
第３デジタル値に応じて第３パルス変調信号を生成する第３パルス・モジュレータと、
上記第３パルス変調信号に応じて上記第１及び第２パルス変調信号を組み合わせることによってアナログ信号を生成するスイッチ／フィルタ回路と
を具えている。
【０００８】
本発明の概念２は、概念１のデジタル・アナログ・コンバータであって、このとき、上記スイッチ／フィルタ回路が、
フィルタと、
上記第３パルス変調信号に応じて、上記第１及び第２パルス変調信号を上記フィルタに選択的に供給するよう構成されたスイッチとを有している。
【０００９】
本発明の概念３は、概念１のデジタル・アナログ・コンバータであって、このとき、上記スイッチ／フィルタ回路が、
上記第１パルス変調信号に応じて、第１フィルタ処理信号を供給する第１フィルタと、
上記第２パルス変調信号に応じて、第２フィルタ処理信号を供給する第２フィルタと、
上記第３パルス変調信号に応じて、上記第１及び第２フィルタ処理信号を選択することによって、多重化信号を供給するよう構成されたスイッチとを有している。
【００１０】
本発明の概念４は、概念３のデジタル・アナログ・コンバータであって、このとき、上記スイッチ／フィルタ回路が、上記多重化信号をフィルタ処理する第３フィルタを更に有している。
【００１１】
本発明の概念５は、概念３のデジタル・アナログ・コンバータであって、このとき、上記第１及び第２フィルタが、オフセットを上記第３パルス変調信号の最小位ビット以内に小さく削ることを特徴としている。
【００１２】
本発明の概念６は、概念１のデジタル・アナログ・コンバータであって、このとき、上記第３パルス変調信号がパルス幅変調信号からなることを特徴としている。
【００１３】
本発明の概念７は、概念６のデジタル・アナログ・コンバータであって、このとき、上記第１及び第２変調信号がパルス幅変調信号からなることを特徴としている。
【００１４】
本発明の概念８は、概念１のデジタル・アナログ・コンバータであって、このとき、上記第３パルス変調信号が、上記第３デジタル値に対して１つの傾斜方向を有することを特徴としている。
【００１５】
本発明の概念９は、概念８のデジタル・アナログ・コンバータであって、このとき、上記第１及び第２パルス変調信号が、上記第３パルス変調信号がリセットされたときに両方とも増加することを特徴としている。
【００１６】
本発明の概念１０は、概念１のデジタル・アナログ・コンバータであって、このとき、上記第３パルス変調信号が、上記第３デジタル値に対して２つの傾斜方向を有することを特徴としている。
【００１７】
本発明の概念１１は、概念１０のデジタル・アナログ・コンバータであって、このとき、上記第３パルス変調信号の上記傾斜が方向を変えたとき、上記第１及び第２変調信号の一方が一定に維持されることを特徴としている。
【００１８】
本発明の概念１２は、概念１１のデジタル・アナログ・コンバータであって、このとき、上記第３パルス変調信号の上記傾斜が方向を変える夫々の段階の１つ以上で、上記第１及び第２変調信号が交互に増加することを特徴としている。
【００１９】
本発明の概念１３は、デジタル・アナログ変換方法であって、
第１デジタル値に応じて第１パルス変調信号を生成することと、
第２デジタル値に応じて第２パルス変調信号を生成することと、
第３デジタル値に応じて第３パルス変調信号を生成することと、
上記第３パルス変調信号に応じて上記第１及び第２パルス変調信号を組み合わせることによってアナログ信号を生成することと
を具えている。
【００２０】
本発明の概念１４は、概念１３の方法であって、このとき、上記第１及び第２パルス変調信号を組み合わせることが、上記第１及び第２パルス変調信号の間でスイッチングすることからなることを特徴としている。
【００２１】
本発明の概念１５は、概念１３の方法であって、上記第１及び第２パルス変調信号を組み合わせることの前に、上記第１及び第２パルス変調信号をフィルタ処理することが更に含まれている。
【００２２】
本発明の概念１６は、概念１３の方法であって、このとき、上記第２デジタル値が、上記第１デジタル値に１増加分を加えたものに等しいことを特徴としている。
【００２３】
本発明の概念１７は、概念１６の方法であって、このとき、上記第３デジタル値が、上記第１及び第２デジタル値の遷移の間に１方向に増加することを特徴としている。
【００２４】
本発明の概念１８は、概念１３の方法であって、このとき、上記第１及び第２デジタル値の遷移が交互であることを特徴としている。
【００２５】
本発明の概念１９は、概念１８の方法であって、このとき、上記第３デジタル値が、上記第１及び第２デジタル値の交互の遷移の間において夫々反対方向に増加することを特徴としている。
【００２６】
本発明の概念２０は、デジタル・アナログ・コンバータであって、
第１パルス幅モジュレータと、
上記第１パルス幅モジュレータの出力に結合された入力を有する第１フィルタと、
第２パルス幅モジュレータと、
上記第２パルス幅モジュレータの出力に結合された入力を有する第２フィルタと、
第３パルス幅モジュレータと、
上記第１フィルタの出力に結合された第１アナログ入力と、上記第２フィルタの出力に結合された第２アナログ入力と、上記第３パルス幅モジュレータの出力に結合された選択入力とを有するアナログ・スイッチと、
上記アナログ・スイッチのアナログ出力に結合された入力と、アナログ出力信号を供給する出力を有する第３フィルタと
を具えている。
【００２７】
本発明の概念２１は、概念２０のデジタル・アナログ・コンバータであって、上記第１、第２及び第３パルス幅モジュレータの夫々のために第１、第２及び第３デジタル入力値を生成するシーケンス処理ロジックを更に具えることを特徴とする。
【００２８】
本発明の概念２２は、概念２１のデジタル・アナログ・コンバータであって、このとき、上記シーケンス処理ロジックが、Ｎの上記第１デジタル値を生成し、Ｎ＋１の上記第２デジタル値を生成し、そして、上記デジタル・アナログ・コンバータのフル・スケール範囲の第１部分において、上記アナログ出力信号が増加する値を生成するように、上記第３デジタル値を第１方向に変化させるよう構成されていることを特徴としている。
【００２９】
本発明の概念２３は、概念２２のデジタル・アナログ・コンバータであって、このとき、上記シーケンス処理ロジックが、Ｎ＋２の上記第１デジタル値を生成し、Ｎ＋１の上記第２デジタル値を生成し、そして、上記デジタル・アナログ・コンバータのフル・スケール範囲の第２部分において、上記アナログ出力信号が増加する値を生成するように、上記第３デジタル値を第２方向に変化させるよう構成されていることを特徴としている。
【図面の簡単な説明】
【００３０】
【図１】図１は、２つ別々のＰＷＭからの出力信号を合成する従来のＰＷＭ ＤＡＣ回路を示す。
【図２】図２は、ＰＷＭクロック信号を用いてＤＡＣを２つの隣り合う出力値間で振る別の従来のＰＷＭ ＤＡＣ回路を示す。
【図３】図３は、本発明によるデジタル・アナログ・コンバータの実施形態を示す。
【図４】図４は、本発明によるデジタル・アナログ・コンバータの別の代表的な実施形態のブロック図である。
【図５】図５は、本発明によるデジタル・アナログ・コンバータの更に別の実施形態のブロック図である。
【図６】図６は、第１動作モードにおける図５の実施形態の動作を示す。
【図７】図７は、第２動作モードにおける図５の実施形態の動作を示す。
【図８】図８は、第１及び第２動作モードにおける図５の実施形態の動作を別のやり方で示す。
【図９】図９は、第１及び第２動作モードにおける図５の実施形態の動作を示すのに、別の手法で示したものである。
【図１０】図１０は、第１及び第２動作モードにおける図５の実施形態の動作を示すのに、別の手法で示したものである。
【図１１】図１１は、第１及び第２動作モードにおける図５の実施形態の動作を更に別のやり方で示す。
【図１２】図１２は、図５の実施形態の第２動作モードに関する別の実施形態を示す。
【図１３】図１３は、図５の実施形態の第２動作モードに関する別の実施形態を示す。
【発明を実施するための形態】
【００３１】
図３は、本特許開示の発明原理によるデジタル・アナログ・コンバータの実施形態を示す。図３の実施形態には、第１デジタル値Ｄ１に応じて第１パルス変調信号Ｐ１を生成する第１パルス・モジュレータ２０と、第２デジタル値Ｄ２に応じて第２パルス変調信号Ｐ２を生成する第２パルス・モジュレータ２２と、第３デジタル値Ｄ３に応じて第３パルス変調信号Ｐ３を生成する第３パルス・モジュレータ２４とが含まれる。スイッチ／フィルタ回路２６は、詳細は後述するように、第３パルス変調信号Ｐ３に応じて第１及び第２パルス変調信号Ｐ１及びＰ２を組み合わせることによって、アナログ出力信号Ａ１を生成する。
【００３２】
パルス・モジュレータ２０、２２及び２４は、パルス幅変調（ＰＷＭ）、パルス周波数変調（ＰＦＭ）等や技術の任意の組合せのような任意の適切な変調技術を、８ビット、１０ビットなど任意の望ましい解像度で実現しても良い。スイッチ／フィルタ回路２６は、アナログ又はデジタル・スイッチ、マルチプレクサ、能動又は受動フィルタ等の任意の適切な組合せを含んでいても良い。
【００３３】
図４は、本特許開示の発明原理に従って、あり得る詳細な実施形態を描いたデジタル・アナログ・コンバータの代表的な第１実施形態のブロック図である。図４の実施形態では、パルス・モジュレータが、パルス幅モジュレータ（ＰＷＭ）２８、３０及び３２（ＰＷＭ１、ＰＷＭ２、ＰＷＭ３）として実現され、これらは、デジタル値Ｄ１、Ｄ２及びＤ３に応じて、パルス幅変調信号ＰＷ１、ＰＷ２及びＰＷ３を夫々生成する。スイッチ／フィルタ回路は、アナログ又はデジタル・スイッチ３４を用いて実現され、これは、第３パルス幅変調信号ＰＷ３に応じて、時分割のやり方で、第１及び第２パルス変調信号ＰＷ１及びＰＷ２を選択的にローパス・フィルタ３６に供給する。
【００３４】
シーケンス処理ロジック３８は、デジタル値Ｄ１、Ｄ２及びＤ３を適切なシーケンス（順序）で生成することによって、望ましいアナログ出力波形を生成するように、コンバータの全体的な動作を制御する。例えば、Ｄ１及びＤ２の値は、夫々Ｎ及びＮ＋１として選択しても良く、これによって、望ましい出力信号がＮとＮ＋１の間に限定される。そして、Ｄ３の値は、デューティー・ファクタＤＦをゼロと１の間で、フィルタ処理アナログ出力信号をＮ＋ＤＦの値とするように設定しても良い。
【００３５】
このように、図４の実施形態は、ＮとＮ＋１の間の範囲の値を生成することによって、ＰＷＭ２８及び３０の個々から得られるものよりも、高い解像度を提供できる。ＮとＮ＋１の間を刻むステップの数は、ＰＷＭ３の分解能によって定まる。例えば、もしＰＷＭ３が８ビット分解能で実現されれば、ＮとＮ＋１の間は２５６ステップとなるであろう。そして、もし３つ全てのＰＷＭが８ビット分解能で実現されれば、得られるシステムの等価な分解能は、ローパス・フィルタ３６のオフセット電圧、アナログ・スイッチ３４等のような実施形態の詳細な仕様によっては、１６ビットと同じ高さともなり得る。
【００３６】
更には、図４の実施形態は、等価な分解能を有する単一のＰＷＭ ＤＡＣよりも高速な動作を提供し得る。なぜなら、アナログ・スイッチ３４及びローパス・フィルタ３６を介した遅延と合わせたＰＷＭ１及びＰＷＭ２のセトリング（settling：整定）時間の合計は、単一のＰＷＭ ＤＡＣ中のカウント回路（count chain）の遅延時間よりも実質的に小さいからである。
【００３７】
本発明の原理は、図４に関して描かれた詳細なものに限定されない。例えば、望ましい全体の分解能によって、ＰＷＭ１、ＰＷＭ２及びＰＷＭ３夫々の分解能を異なる値に設定しても良く、ＰＷＭ１及びＰＷＭ２間のカウント数は、ゼロ以外の任意の数としても良い。ローパス・フィルタは、適切な任意数の極（pole）を有する能動又は受動回路で実現されても良い。同様に、シーケンス処理ロジックは、アナログ又はデジタルのハードウェア、ソフトウェア、ファームウェア等や、これらの適切な任意の組合せで実現されても良い。
【００３８】
図４の実施形態では、複数のＰＷＭの一部又は全部を複数のクロック・ソースで実現することも有益かもしれない。これら複数のクロック・ソースは、これら複数クロック・ソース間の相関によって、複数のＰＷＭ夫々の寄与をキャンセルしないように、非同期にされる。なお、このキャンセルは、これらＰＷＭ信号が同期し、同じカウント長を有する場合に生じることがある。これは、例えば、ＰＷＭ係数が３つ全部同一という状況で、ＰＷＭ３がＰＷＭ１及びＰＷＭ２からのパルスを通過させることができないという状態を防止できる。
【００３９】
図５は、本特許開示の発明原理に従って、あり得る詳細な実施形態を描いたデジタル・アナログ・コンバータの代表的な第２実施形態のブロック図である。図５の実施形態においても、パルス・モジュレータは、パルス幅モジュレータ（ＰＷＭ）２８、３０及び３２（ＰＷＭ１、ＰＷＭ２、ＰＷＭ３）として実現され、これらは、デジタル値Ｄ１、Ｄ２及びＤ３に応じて、パルス幅変調信号ＰＷ１、ＰＷ２及びＰＷ３を夫々生成する。しかし、ＰＷＭ１及びＰＷＭ２の出力信号は、スイッチングされる前にフィルタ処理される。第１ローパス・フィルタ４２は、第１パルス幅変調信号ＰＷ１に応じて第１フィルタ処理信号Ｆ１を供給する一方、第２ローパス・フィルタ４４は、第２パルス変調信号ＰＷ２に応じて第２フィルタ処理信号Ｆ２を供給する。アナログ・スイッチ４６は、第３パルス幅変調信号ＰＷ３に応じて第１及び第２フィルタ処理信号を選択することによって、多重化アナログ信号Ａ２を供給するように構成される。第３ローパス・フィルタ４８は、変調リップルを除去し、最終的なアナログ出力信号Ａ３を供給する。シーケンス処理ロジック４０は、デジタル値Ｄ１、Ｄ２及びＤ３を適切なシーケンス（順序）で生成することによって、望ましいアナログ出力波形を生成するように、コンバータの全体的な動作を制御する。
【００４０】
図５の実施形態に沿って、以下にいくつか追加的な詳細な実施形態を説明するが、本発明の原理は、これら詳細なものに限定されない。更に、図５の実施形態は、シーケンス処理ロジック４０で異なるアルゴリズムを実施することで、異なるモードで動作させても良い。
【００４１】
説明の都合上、第１動作モードでは、ＰＷ１、ＰＷ２及びＰＷ３は、夫々８ビットの分解能を持つものとする。シーケンス処理ロジック４０は、ＰＷＭ１及びＰＷＭ２を独立して用いることで、Ｎ及びＮ＋１の値を夫々持つ２つのフィルタ処理アナログ信号Ｆ１及びＦ２を生成するように、Ｄ１及びＤ２のデジタル値を設定する。フィルタ４２及び４４は、誘導リップルをほぼ全て除去するように、例えば、２極能動フィルタで実現しても良い。続いて、２つのフィルタ処理アナログ信号Ｆ１及びＦ２は、Ｎ＋ＤＦの値を有する最終的なアナログ出力信号を生成するために、アナログ・スイッチ４６で変調され、そして、フィルタ処理される。ここでＤＦは、第３パルス幅変調信号ＰＷ３のデューティー・ファクタである。第３フィルタ４８は、Ｎ及びＮ＋１の値が比較的近いので、もっとなだらかなロールオフ特性を有していても良い。
【００４２】
任意の１６ビット出力電圧Ｖを得るため、シーケンス処理ロジック４０は、フィルタ処理アナログ信号Ｆ１＝Ｖ／２５６を与える値Ｄ１をＰＷＭ１にロードし、また、フィルタ処理アナログ信号Ｆ２＝１＋Ｖ／２５６を与える値Ｄ２をＰＷＭ２にロードするとしても良い。そして、ＰＷＭ３には、２５６を除数（modulo：法）とするＶに対応する値Ｄ３がロードされる。
【００４３】
図６は、第１動作モードにおける図５の実施形態の動作を示す。左から右に進むにつれて、アナログ出力電圧Ｖが増加することが示されている。フル・スケール範囲の１つの部分は、図６の左側から始まっており、このとき、ＰＷＭ１＝Ｎ、ＰＷＭ２＝Ｎ＋１及びＰＷＭ３＝０である。右に動くと、ＰＷＭ３の値（１６進数の値で示す）が最大値ＦＦｈに向かって増加するのにつれて、最終アナログ出力信号のフィルタ処理値も増加する。簡単のため、いくつかの中間値、４０ｈ、８０ｈ、Ｃ０ｈ及びＥ０ｈのみを示している。
【００４４】
続いて、ＰＷＭ３がＦＦｈから００ｈへと戻る遷移をしてリセットされ、ＰＷＭ１がＮ＋１に増加し、ＰＷＭ２がＮ＋２に増加したときに、システムは、フル・スケール範囲の第２部分に入る。そして、ＰＷＭ３の値は、最終アナログ出力信号Ｖが増加し続けるのにつれて、再度、最大値ＦＦｈに向かって増加する。
【００４５】
図７は、第２動作モードにおける図５の実施形態の動作を示す。ここで、フル・スケール範囲の第１部分は、再度、図６の左側から始まっており、このとき、ＰＷＭ１＝Ｎ、ＰＷＭ２＝Ｎ＋１及びＰＷＭ３＝０である。右に動くと、ＰＷＭ３の値（１６進数の値で示す）が最大値ＦＦｈに向かって増加するのにつれて、最終アナログ出力信号のフィルタ処理値も増加する。
【００４６】
しかしながら、第２モードでは、ＰＷＭ３の値は、最大値ＦＦｈに達した後もリセットされない。その代わりに、フル・スケール範囲の第２部分では、元の最小値００ｈに向かってＰＷＭ３が減少する（反対方向に増加する）。また、第１モードでのようにＰＷＭ１及びＰＷＭ２の両方が増加するのではなく、ＰＷＭ２はＮ＋１に留まり、ＰＷＭ１はＮ＋２へと２倍で増加する。アナログ出力電圧Ｖは増加し続けながら、ＰＷＭ３の値は減少する。
【００４７】
ＰＷＭ３が００ｈに達すると、システムは、フル・スケール範囲の第３部分（図示せず）に達する。この遷移時点では、ＰＷＭ１はＮ＋２に留まり、ＰＷＭ２はＮ＋３へと２倍で増加する。そして、ＰＷＭ３の値が最大値ＦＦｈに向かって再度増加するのにつれて、最終アナログ出力信号のフィルタ処理値も増加し続ける。
【００４８】
このように、第２動作モードでは、ＰＷＭ１及びＰＷＭ２の値が交互に増加する一方、ＰＷＭ３の値は、ＰＷＭ１及びＰＷＭ２の交互の変化間で、夫々反対方向に増加する。
【００４９】
第２動作モードの潜在的な利点は、第１及び第２フィルタのオフセットが８ビットの１ＬＳＢ程度の緩い許容誤差で制御されている場合であっても、単調な動作を提供できることである。これは、単調な動作を提供するには、オフセットに１６ビットの１ＬＳＢ程度の厳しさが必要となる第１動作モードとは対照的である。第２モードでは、オフセットがフル・スケールの振幅の１／２５６内だけで維持されている最悪の場合でさえ、上記範囲の１つの部分を通しての２５６ステップのシーケンスでは、シンプルに振幅に変化が見られず、非単調に変わったり、非単調になることがない。
【００５０】
図８及び９は、図５の実施形態の第１及び第２動作モード夫々での動作を示すのに、別の手法で示したものである。
【００５１】
図８を参照すると、第１動作モードにおいて、Ｖ＝０では、ＰＷＭ１は０に設定され、ＰＷＭ２は１に設定される。ＰＷＭ３は、ゼロで始まり、続いて、右に向かってアナログ出力電圧Ｖが増加し続けるのにつれて、ＦＦｈに向けて増加する。ＦＦｈに達した後、ＰＷＭ３は００ｈにリセットされ、その遷移時点でＰＷＭ１及びＰＷＭ２は夫々１及び２へ増加する。ＰＷＭ３は、次の遷移までＦＦｈへ向けて再度増加し、この次の遷移では、ＰＷＭ１及びＰＷＭ２は再度増加し、ＰＷＭ３はリセットされる。このように、ＰＷＭ３は、それを駆動するデジタル値Ｄ３に関して、１傾斜方向（又は１極性）を持つとして描くことができる。
【００５２】
図９を参照すると、第２モードにおける動作は、フル・スケール範囲の第１部分の間は、第１モードと同じである。しかし、ＰＷＭ３がＦＦｈに達する第１遷移時点では、ＰＷＭ１は２倍で増加し、ＰＷＭ２は変化しないままで、そして、ＰＷＭ３はリセットされずに、むしろ００ｈに向かって減少を始める。このように、図９から、ＰＷＭ３は、それを駆動するデジタル値Ｄ３に関して、２傾斜方向（又は複数極性）を持つとして描くことができ、そして、ＰＷＭ１及びＰＷＭ２の夫々は、ＰＷＭ３の傾斜が方向を変化させたときに、交互に一定値が維持されるか又は２倍で増加される。
【００５３】
図１０及び１１は、第１及び第２動作モードにおける図５の実施形態の動作を示すのに、更に別の手法で示したものである。図１０及び１１の実施形態では、説明を簡単にするため、第３ＰＷＭが２ビットＰＷＭとして実施される。ＰＷＭ１、ＰＷＭ２及びＰＷＭ３の値は、表の下へ行くにつれて、アナログ出力電圧Ｖの値を増加させるものが示されている。
【００５４】
図１０の表を参照すると、これは第１モードを示し、Ｖは表の一番上においてゼロで始まり、このとき、ＰＷＭ１＝１、ＰＷＭ２＝１及びＰＷＭ３＝０である。続いて、ＰＷＭ３は、１、２及び３と増加する一方、ＰＷＭ１及びＰＷＭ２は一定のままである。ＰＷＭ３が０にリセットされると、ＰＷＭ１及びＰＷＭ２は、１及び２に夫々増加する。続いて、ＰＷＭ３は、１、２及び３と再度増加する一方、ＰＷＭ１及びＰＷＭ２は一定のままである。このパターンが、フル・スケール範囲のリセットまで続き、第１動作モードでは、ＰＷＭ３が０にリセットされる度に、ＰＷＭ１及びＰＷＭ２が同時に増加する。
【００５５】
図１１の表を参照すると、これは第２モードを示し、Ｖは表の一番上においてゼロで始まり、このとき、ＰＷＭ１＝１、ＰＷＭ２＝１及びＰＷＭ３＝０である。続いて、ＰＷＭ３は、１、２及び３と増加する一方、ＰＷＭ１及びＰＷＭ２は一定のままである。次のステップでは、ＰＷＭ１は２倍で増加して２となり、ＰＷＭ２は１で一定のままで、そして、ＰＷＭ３は３で一定のままである。続いて、ＰＷＭ３は、下向きの傾斜で２、１及び０と減少する一方、ＰＷＭ１及びＰＷＭ２は一定のままである。このパターンが、フル・スケール範囲のリセットまで続き、ＰＷＭ３がプラスからマイナスの傾斜に遷移する度に、ＰＷＭ１及びＰＷＭ２は交互に２倍で増加する。
【００５６】
図１２は、第２モードの実施形態の別の実施形態を示し、再度、ＰＷＭ３は２ビットＰＷＭとして実施され、これにおいては、もしＰＷＭ３が２つのステップの期間で３のままだと、アナログ出力電圧が変化しないことがあり得るという状況を防止するため、下向き傾斜位置の夫々において、複数のステップから１つのステップが省かれる。
【００５７】
図１３は、第２モードの実施形態の別の実施形態を示し、再度、ＰＷＭ３は２ビットＰＷＭとして実施され、これにおいては、もしＰＷＭ３が２つのステップの期間で０又は３のままだと、アナログ出力電圧が変化しないことがあり得るという状況を防止するため、下向き傾斜位置及び上向き傾斜位置の夫々において、複数のステップから１つのステップが省かれる。
【００５８】
図１０、１１、１２及び１３の種々の実施形態が、例えば、ＰＷＭ３の最小値又は最大値の一方又は両方が、１クロック期間の長さの一定出力又は細いスパイクのどちらかを供給するという形で複数のＰＷＭを収容するのも有益であろう。
【００５９】
図５の実施形態の潜在的な利点は、動作モードに関係なく、その種々の複数のＰＷＭについての複数クロックの同期に影響を受けないであろうということである。
【００６０】
上述したどのロジックも、アナログ又はデジタルのハードウェア、ソフトウェア、ファームウェア等や、これらの任意の適切な組合せで実施しても良い。
【００６１】
上述したどの実施形態においても、シーケンス処理ロジックは、マイクロ・コントローラ内のプロセッシング・コア上で実行されるプログラム・コードで実施されても良く、このとき、ＰＷＭ１、ＰＷＭ２及びＰＷＭ３は、マイクロ・コントローラ上にある。これは、８ビットＰＷＭ出力の６チャンネルを持つことができる現在利用可能なマイクロ・コントローラで、１６ビットＰＷＭ ＤＡＣの完全な２チャンネルを提供できる点で、特に有益であろう。
【００６２】
本願で説明した本発明の原理の潜在的な利点には、アナログ回路をあまり必要とせずに、既存の低コストで、マイクロ・コントローラで広く利用可能なデバッグされた回路を用いて、より高い解像度のＤＡＣを実現できる点が含まれる。
【００６３】
本願で用いたように、増加という用語は、値をプラス方向に増加させるか又はマイナス方向に増加させる（減少させる）ことを指している。
【００６４】
本特許開示の発明原理をいくつかの具体的な実施形態例を参照して説明してきたが、これら実施形態は、本発明のコンセプトから離れることなく、構成及び詳細部分を変形できる。例えば、図３の実施形態は、更に複数のＰＷＭを含むように変形しても良く、スイッチ／フィルタ回路でこれらＰＷＭ間をスイッチするようにしても良い。こうした変更及び部分変更は、添付の特許請求の範囲内に入るものと考えられる。
【符号の説明】
【００６５】
２０  第１パルス・モジュレータ
２２  第２パルス・モジュレータ
２４  第３パルス・モジュレータ
２６  スイッチ／フィルタ回路
２８  第１パルス幅モジュレータ
３０  第２パルス幅モジュレータ
３２  第３パルス幅モジュレータ
３４  アナログ・スイッチ
３６  ローパス・フィルタ
３８  シーケンス処理ロジック
４０  シーケンス処理ロジック
４２  ローパス・フィルタ
４４  ローパス・フィルタ
４６  アナログ・スイッチ
４８  ローパス・フィルタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【外国語明細書】
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