(57)【要約】【課題】  複数磁束量子出力ドライバ及び電子デバイスに関し、占有面積やバイアス電流を増加することなく高速のデーターレートや広いパルス幅を有した出力信号を発生する。【解決手段】  一つの単一磁束量子パルスを複数に分配するスプリッタの一方の出力側の終端に単一磁束量子パルス反射回路からなる第１の磁束量子回路を接続し、スプリッタの他方の出力側に第２の磁束量子回路を接続する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
一つの単一磁束量子パルスを複数に分配するスプリッタと、
前記スプリッタの一方の出力側の終端に接続された第１の磁束量子回路と、
前記スプリッタの他方の出力側に接続された第２の磁束量子回路と
を少なくとも有し、
前記第１の磁束量子回路は入力された単一磁束量子パルスを反射させる単一磁束量子パルス反射回路であることを特徴とする複数磁束量子出力ドライバ。
【請求項２】
前記第１の磁束量子回路が、終端を開放したジョセフソン伝送線路の終端のジョセフソン接合をアンダーダンピング状態にしたダブル磁束量子回路であることを特徴とする請求項１に記載の複数磁束量子出力ドライバ。
【請求項３】
前記複数磁束量子出力ドライバの外部の半導体回路と接続する出力回路が、ジョセフソン伝送線路或いは終端を開放したジョセフソン伝送線路の終端のジョセフソン接合をアンダーダンピング状態にしたダブル磁束量子回路のいずれかであることを特徴とする請求項１または請求項２に記載の複数磁束量子出力ドライバ。
【請求項４】
前記スプリッタの入力側に、前記反射された単一磁束量子パルスが逆流しないように逃すためのジョセフソン接合を有することを特徴とする請求項１乃至請求項３のいずれか１項に記載の複数磁束量子出力ドライバ。
【請求項５】
前記スプリッタと第１の磁束量子回路と第２の磁束量子回路とを、前段の第２の磁束量子回路と後段のスプリッタを接続することにより多段接続構造にしたことを特徴とする請求項１乃至請求項４のいずれか１項に記載の複数磁束量子出力ドライバ。
【請求項６】
少なくとも最終段の出力部が、終端を開放したジョセフソン伝送線路の終端のジョセフソン接合をアンダーダンピング状態にしたダブル磁束量子回路であることを特徴とする複数磁束量子出力ドライバ。
【請求項７】
請求項１乃至請求項６のいずれか１項に記載の複数磁束量子出力ドライバの出力端と、半導体回路の入力端とを接続したことを特徴とする電子デバイス。
【請求項８】
前記複数磁束量子出力ドライバの出力端と、半導体回路の入力端との間に、ローパスフィルタ或いは配線や半導体の入力回路からなる等価的なローパスフィルタのいずれかを接続したことを特徴とする請求項７に記載の電子デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数磁束量子出力ドライバに関し、例えば、超電導体を用いた単一磁束量子回路（ＳＦＱ回路）を用いたさまざまな超電導ディジタル回路の出力信号を半導体回路に出力するための複数磁束量子出力ドライバ及び電子デバイスに関する。
【背景技術】
【０００２】
単一磁束量子（ＳＦＱ）を用いた超電導アナログ／ディジタル回路は半導体回路に比べて高速かつ低消費電力で動作するという特長を有する。その応用として超高速のプロセッサ、ネットワーク用のルータースイッチ、ＡＤコンバータなどへの応用をめざして研究開発が精力的に行われている。
【０００３】
ＳＦＱ論理回路ではＳＦＱパルスを用いた論理演算・信号処理が高速に行われるが（例えば、非特許文献１参照）、超高速な信号処理後のデータは最終的には室温環境の半導体回路・素子に受け渡す必要がある。そのためには電圧振幅がｍＶ、時間幅がｐｓオーダーのＳＦＱパルスを半導体が動作する信号波形に変換する必要がある。
【０００４】
そのため、従来、ＳＦＱパルス論理から電圧出力となるレベル論理に変換する出力インターフェイス回路として種々のドライバが開発されてきた（例えば、特許文献１参照）。
【０００５】
例えば、
（ａ）磁界結合入力でヒステリシスのないＳＱＵＩＤを直列接続したＤＣ駆動のＳＱＵＩＤ型（例えば、非特許文献２参照）、
（ｂ）ヒステリシスのある接合を直並列に接続したＡＣ駆動のスタック型（例えば、非特許文献３参照）、或いは、
（ｃ）セルフリセット回路を設けたＤＣ駆動のＤＣラッチ型（例えば、特許文献２参照）が提案されている。
【０００６】
図７は、従来のＳＱＵＩＤ型ドライバの説明図であり、図７（ａ）はＳＱＵＩＤ一個分の回路構成図であり、図７（ｂ）はＳＱＵＩＤ型ドライバの回路構成図であり、図７（ｃ）は入力ＳＦＱパルスと出力パルスの説明図である。
【０００７】
スプリッタ（ＳＰＬ）で一つのＳＦＱパルスを複数に分配した後ＲＳ（セットリセット）フリップフロップ（ＲＳＦＦ）を介してＳＱＵＩＤで出力する構成である。この場合にはＲＳＦＦにＳＦＱを蓄積することで出力信号のパルス幅を広くするとともに、多数（図の例では１６個）のＳＱＵＩＤを直列接続することで出力電圧を増加させている。
【０００８】
このＳＱＵＩＤドライバは比較的高速動作が可能であるが、回路規模が大きくバイアス電流の総量が多くなるとともに占有面積も大きくなる。
【０００９】
図８は、従来のＡＣ駆動のスタック型ドライバの回路構成図であり、ｎ＋１個のヒステリシスを有するジョセフソン接合と抵抗の直列接続回路とｎ個のヒステリシスを有するジョセフソン接合と抵抗の直列接続回路との並列接続回路に交流バイアス（ＡＣ  Ｂｉａｓ）を印加したものである。
【００１０】
ＳＦＱ信号が入力されると、ｎ＋１個のジョセフソン接合と抵抗からなる左側の直列接続回路の入力端子に隣接するジョセフソン接合Ｊ１がスイッチして電圧状態となり、右側の直列接続回路に電流が流れる。
【００１１】
この時、右側の直列接続回路のすべてのジョセフソン接合がスイッチして電圧状態になるとともに、リセットされて超電導状態になっている左側の直列接続回路に再び電流が流れて、左側の直列接続回路でまだ超電導状態であったジョセフソン接合が電圧状態となる。その結果、負荷回路に電流が流れ、負荷回路に出力電圧が発生する。この回路では、ヒステリシスのあるジョセフソン接合を用いるために、一度発生した電圧は維持されるので、電圧状態を停止するために、交流バイアス（ＡＣ  Ｂｉａｓ）を一旦ゼロにする必要がある。
【００１２】
このドライバは回路規模が小さく出力電圧を大きくとれることと交流（ＡＣ）バイアス電流で動作するためにパルス幅を広くできる特徴がある。一方、動作速度はパンチスルーの問題などもありＳＦＱ回路に比べて遅くなり、また高周波になるほどＡＣバイアス電流の供給が難しくなりグランド電位の変動も問題となる。
【００１３】
図９は、従来のＤＣ駆動のラッチ型ドライバの回路構成図であり、２個のヒステリシスを有するジョセフソン接合と抵抗の直列接続回路と１個のヒステリシスを有するジョセフソン接合と抵抗の直列接続回路との並列接続回路に直流バイアスＤＣＢｉａｓを印加するとともに、出力側にインダクタＬと抵抗Ｒとの直列接続回路からなるセルフリセット回路を設けたものである。
【００１４】
ＳＦＱ信号が入力されると、左側の直列接続回路の入力端子に隣接するジョセフソン接合Ｊ１がスイッチして電圧状態となり、右側の直列接続回路に電流が流れてジョセフソン接合が電圧状態にスイッチする。その後、リセットされて超電導状態になっている左側の直列接続回路に再び電流が流れて、左側の直列接続回路でまだ超電導状態であったジョセフソン接合が電圧状態となる。その結果、負荷回路に電流が流れ、負荷回路に出力電圧が発生する。
【００１５】
この時、左右のジョセフソン接合がともにスイッチして電圧状態になるが、セルフリセット回路の時定数ＬＲに応じてリセット回路に電流が流れて電圧状態が解除されて初期状態に復帰する。このＤＣ駆動のラッチ型ドライバの場合には、バイアス電流を一旦ゼロにする必要がないので、動作が簡単になる。
【００１６】
但し、回路規模が小さくＤＣバイアスで動作するが出力のパルス幅は比較的狭く、セルフリセット回路の時定数などにより動作速度はスタック型ドライバと同程度に制限される。このように、これら従来の出力インターフェイス回路は、回路規模や動作速度などの観点からそれぞれ一長一短がある。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００９−１８８７７９号公報
【特許文献２】特開２００５−２６０３６４号公報
【非特許文献】
【００１８】
【非特許文献１】Ｋ．Ｋ．Ｌｉｋｈａｒｅｖ ａｎｄ Ｖ．Ｋ．Ｓｅｍｅｎｏｖ， “ＲＳＦＱ Ｌｏｇｉｃ／Ｍｅｍｏｒｙ Ｆａｍｉｌｙ：Ａ ｎｅｗ Ｊｏｓｅｐｈｓｏｎ−ＪｕｎｃｔｉｏｎＴｅｃｈｎｏｌｏｇｙ ｆｏｒ Ｄｉｇｉｔａｌ Ｓｙｓｔｅｍｓ，“ ＩＥＥＥＴｒａｍｓ．Ａｐｐｌ．Ｓｕｐｅｒｃｏｎｄ，Ｖｏｌ．１，ＭＡＲＣＨ １９９１
【非特許文献２】Ｏ．Ａ．Ｍｕｋｈａｎｏｖ ｅｔ ａｌ．，ＩＥＥＥ Ｔｒａｎｓ．ｏｎＡｐｐｌ．Ｓｕｐｅｒｃｏｎｄｕｃｔｉｖｉｔｙ，Ｖｏｌ．７，Ｎｏ．２，ｐｐ．２８２６〜２８３１，ＪＵＮE  １９９７
【非特許文献３】Ｈ．Ｓｕｚｕｋｉ ｅｔ ａｌ．，ＩＥＥＥ Ｔｒａｎｓ．ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，Ｖｏｌ．３７，Ｎｏ．１１，ｐｐ．２３９９〜２４０５，Ｎｏｖ．１９９０
【発明の概要】
【発明が解決しようとする課題】
【００１９】
上述のように、従来の回路において課題となっている高速動作に関しては外部の半導体回路を動作させるに必要な電圧出力を得るためにＳＦＱ回路に比べて動作速度が遅くならざるを得ないという本質的な問題がある。また、回路規模が大きくなり占有面積が増加したり或いはバイアス電流が増加するという問題がある。
【００２０】
したがって、本発明は、占有面積やバイアス電流を増加することなく高速のデーターレートや広いパルス幅を有した出力信号を発生することを目的とする。
【課題を解決するための手段】
【００２１】
開示する一観点からは、一つの単一磁束量子パルスを複数に分配するスプリッタと、前記スプリッタの一方の出力側の終端に接続された第１の磁束量子回路と、前記スプリッタの他方の出力側の接続された第２の磁束量子回路とを少なくとも有し、前記第１の磁束量子回路は入力された単一磁束量子パルスを反射させる単一磁束量子パルス反射回路であることを特徴とする複数磁束量子出力ドライバが提供される。
【００２２】
また、開示する別の観点からは、少なくとも最終段の出力部が、終端を開放したジョセフソン伝送線路の終端のジョセフソン接合をアンダーダンピング状態にしたダブル磁束量子回路であることを特徴とする複数磁束量子出力ドライバが提供される。
【００２３】
また、開示するさらに別の観点からは、上述の複数磁束量子出力ドライバの出力端と、半導体回路の入力端とを接続したことを特徴とする電子デバイスが提供される。
【発明の効果】
【００２４】
開示の複数磁束量子出力ドライバ及び電子デバイスによれば、占有面積やバイアス電流を増加することなく高速のデーターレートや広いパルス幅を有した出力信号を発生することが可能になる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施の形態のＭＦＱ出力ドライバの説明図である。
【図２】本発明の実施例１のＭＦＱ出力ドライバの概念的回路構成図である。
【図３】本発明の実施例２のＭＦＱ出力ドライバの概念的回路構成図である。
【図４】本発明の実施例３のＭＦＱ出力ドライバの概念的回路構成図である。
【図５】本発明の実施例４のＭＦＱ出力ドライバの概念的回路構成図である。
【図６】本発明の実施例５のＭＦＱ出力ドライバの概念的回路構成図である。
【図７】従来のＳＱＵＩＤ型ドライバの説明図である。
【図８】従来のＡＣ駆動のスタック型ドライバの回路構成図である。
【図９】従来のＤＣ駆動のラッチ型ドライバの回路構成図である。
【発明を実施するための形態】
【００２６】
ここで、図１を参照して、本発明の実施の形態の複数磁束量子出力ドライバを説明する。ＳＦＱ（単一磁束量子）パルスの電圧を時間的に積分した値が、磁束量子（Φ０＝２．０７×１０−１５ Ｗｂ）である。また、ＳＦＱ集積回路の動作速度を速めるために回路を構成するジョセフソン接合の臨界電流密度を高くするのに伴い、ＳＦＱパルスの電圧振幅は大きく且つパルス幅は狭くなる。即ち、スイッチング速度をτ、臨界電流をＪｃ、ＳＦＱパルスの電圧振幅をＶとすると、
τ∝１／（Ｊｃ）１／２
Ｖ∝（Ｊｃ）１／２
である。したがって高速化した集積回路では、臨界電流Ｊｃを高めることによりＳＦＱパルスの電圧振幅Ｖを高くすることはできるので、半導体回路に信号を受け渡す出力ドライバではパルス幅を広くすることが特に重要になる。
【００２７】
図１は、本発明の実施の形態の複数磁束量子（ＭＦＱ）出力ドライバの説明図である。図１（ａ）は概念的回路構成図であり、図１（ｂ）は、単一磁束量子パルス反射回路の一例となる終端を開放したジョセフソン伝送線路の終端のジョセフソン接合をアンダーダンピング状態にしたダブル磁束量子回路の概念的回路構成図である。
【００２８】
本発明の実施の形態のＭＦＱ出力ドライバは、一つのＳＦＱパルスを分岐するスプリッタ１１と、スプリッタ１１の一方の出力側の終端に接続された第１の磁束量子回路１２と、スプリッタ１１の他方の出力側に接続された第２の磁束量子回路１３とを備えている。
【００２９】
第１の磁束量子回路１２は、入力されたＳＦＱパルスを反射させる単一磁束量子（ＳＦＱ）パルス反射回路である。図１（ｂ）に示すように、このＳＦＱパルス反射回路は、通常は、終端を開放したジョセフソン伝送線路の終端のジョセフソン接合をアンダーダンピング状態にしたダブル磁束量子（ＤＦＱ）パルス発生回路からなる。
【００３０】
第２の磁束量子回路１３は、最初に分配されたＳＦＱパルスと第１の磁束量子回路１２で反射された反射ＳＦＱパルスとを合成して出力するＤＦＱパルス発生回路或いはジョセフソン伝送線路（ＪＴＬ）からなる。第２の磁束量子回路１３をＤＦＱパルス発生回路とした場合には、一つのＳＦＱパルスに対して４つのＳＦＱパルスが出力される。
【００３１】
反射ＳＦＱパルスとあらかじめ分配されたＳＦＱパルスがスプリッタ１１で合成されて出力回路に伝わる。さらに、出力回路の終端もＤＦＱ発生回路にすることで出力パルス数をさらに２倍にすることができる。したがって、この場合には、一つのＳＦＱパルス入力に対して４つのＳＦＱパルスが出力され、実効的にはパルス幅が広がったパルスを出力できる。
【００３２】
或いは、スプリッタ１１を用いることなく、出力回路の終端部にＤＦＱパルス発生回路を設けるだけでも半導体回路に２つのＳＦＱパルスを出力できる。
【００３３】
このように、本発明の実施の形態では、一つのＳＦＱパルスを分岐し、反射により発生したＳＦＱパルスと合成することで、高速のデーターレートや広いパルス幅を有した出力信号を発生することが可能になる。また、それによって、システムの簡素化や安定化をはかることができる。
【００３４】
また、必要に応じてこれらを多段（Ｎ段）接続することでＳＦＱのパルス数をＮ個に増やすことができ、また、半導体に接続する出力回路部においてもＳＦＱパルスを２倍に増やすことでＳＦＱのパルス数を２Ｎ個に増やすことができる。
【実施例１】
【００３５】
次に、図２を参照して、本発明の実施例１のＭＦＱ出力ドライバを説明するが、図２は、本発明の実施例１のＭＦＱ出力ドライバの概念的回路構成図である。入力段のＪＴＬ２１、スプリッタ２２、スプリッタ２２の一方の出力側に接続されたＪＴＬ２３、ＪＴＬ２３に接続されたＤＦＱパルス発生回路２４、スプリッタ２２の他方の出力側に接続されたＪＴＬ２５、ＪＴＬ２５に接続されたＤＦＱパルス発生回路２６からなる。
【００３６】
また、スプリッタ２２の入力端及びＤＦＱパルス発生回路２６の入力端には、ＳＦＱパルスの逆流防止のためのエスケープ用ジョセフソン接合２７，２８が接続されている。なお、ＪＴＬ２１，２３，２５は、接合と並列に抵抗を接続した通常のクリティカルダンピングのＪＴＬであり、以下においてＪＴＬで表記する場合にも同様である。
【００３７】
この実施例１においては、入力された１つのＳＦＱパルスをスプリッタ２２により２つに分配し、その一方の出力ＤＦＱパルス発生回路２４で反射して反射ＳＦＱパルスを発生している。この反射ＳＦＱパルスはスプリッタ２２を通して他方のスプリッタ出力に伝えることで当初に分配されたＳＦＱパルスと合わせて二つのＳＦＱパルスが出力に伝わる。
【００３８】
この例では、半導体回路に接続する出力にもＤＦＱ発生回路２６を用いることで４つのＳＦＱパルス出力を発生する。この回路動作においてＤＦＱパルス発生回路２４で反射したＳＦＱ反射パルスは入力側にも戻りそのままでは正しい動作ができない。しかし、スプリッタ２２の入力端にエスケープ用ジョセフソン接合２７を接続しているので、ＳＦＱ反射パルスは消滅し正常に回路が動作する。
【００３９】
また、ＤＦＱ発生回路２６で反射される反射ＳＦＱパルスも、エスケープ用ジョセフソン接合２８により消滅するので、反射ＳＦＱパルスが逆流することはない。なお、これらのＳＦＱパルスの逆流防止の方法として、上記の非特許文献１に記載されているＳＦＱ論理回路ファミリーで用いられているバッファ回路を使用しても良い。因みに、各回路要素を構成するジョセフソン接合をＮｂ／ＡｌＯｘ／Ａｌ／Ｎｂで形成した場合には、臨界電流密度は２．５ｋＡ／ｃｍ２でパルス電圧振幅は０．３ｍＶ、１０ｋＡ／ｃｍ２で０．６ｍＶとなる。
【実施例２】
【００４０】
次に、図３を参照して、本発明の実施例２のＭＦＱ出力ドライバを説明する。図３は本発明の実施例２のＭＦＱ出力ドライバの概念的回路構成図であり、ここでは、図２におけるスプリッタ２２とＪＴＬ２３及びＪＴＬ２５を合わせたものをスプリッタ合成回路２９として示している。
【００４１】
図に示すように、スプリッタ合成回路２９１，２９２，・・・を多段接続するとともに、各スプリッタ合成回路２９１，２９２、・・・のスプリッタの一方の出力側に接続されるＪＴＬにそれぞれＤＦＱパルス発生回路３０１，３０２，・・・を接続したものである。また、各スプリッタ合成回路２９１，２９２，・・・の間には、反射ＳＦＱパルス逆流防止用のエスケープ用ジョセフソン接合３１１，３１２，・・・を接続する。このエスケープ用ジョセフソン接合は、スプリッタとＪＴＬの間の任意の位置に配置可能である。
【００４２】
このように、本発明の実施例２においては、スプリッタを多段（Ｎ段）に接続しているので、２Ｎ個のＳＦＱパルスからなるＭＦＱパルス出力を得ることができる。なお、最終段のスプリッタ合成回路２９にＤＦＱパルス発生回路を接続することによって、４Ｎ個のＳＦＱパルスからなるＭＦＱパルス出力を得ることができる。
【実施例３】
【００４３】
次に、図４を参照して、本発明の実施例３のＭＦＱ出力ドライバを説明する。図４は本発明の実施例３のＭＦＱ出力ドライバの概念的回路構成図であり、ここでも、図２におけるスプリッタ２２とＪＴＬ２３及びＪＴＬ２５を合わせたものをスプリッタ合成回路２９として示している。
【００４４】
この本発明の実施例３においては、入力段のスプリッタ２２の両方の出力端に実施例２の回路構成を接続するとともに、両方の最終段のスプリッタ合成回路２９Ｎの出力をパルス合成回路となるコンフルエンスバッファ３２に入力したものである。この場合には、一つのＳＦＱパルスを４Ｎ個のＳＦＱパルスにしたＭＦＱパルス出力を得ることができる。なお、ここでは、２つの回路の合成を示したが、さらに多くのパルスを合成することも可能である。
【実施例４】
【００４５】
次に、図５を参照して、本発明の実施例４のＭＦＱ出力ドライバを説明する。図５は本発明の実施例３のＭＦＱ出力ドライバの概念的回路構成図であり、スプリッタは使用せずに単にＤＦＱパルス発生回路３３の出力を外部の半導体回路に接続した例である。なお、この場合にも、入力側に反射ＳＦＱパルス逆流防止用のエスケープ用ジョセフソン接合３４を接続する。
【００４６】
例えば、ＩｎＰを用いたHEMTやHBT等の高周波動作が可能な半導体増幅器などをたとえば低温環境で動作させて低ノイズ化をはかることにより、このような簡単な回路構成でも、ＤＦＱ出力パルスを十分大きな振幅およびパルス幅に変換することができる。
【実施例５】
【００４７】
次に、図６を参照して、本発明の実施例５のＭＦＱ出力ドライバを説明する。図６は本発明の実施例５のＭＦＱ出力ドライバの概念的回路構成図であり、実質的に実施例１のＭＦＱ出力ドライバの最終出力段にローパスフィルタ３５を設けて半導体回路３６と接続したものである。
【００４８】
この場合のローパスフィルタ３５は、ＬＲ回路で実現できるものであり、コイルＬ及び抵抗Ｒは半導体チップの内部或いは外部に設けたローパスフィルタ専用のＬ及びＲでも良い。或いは、半導体回路に備えられた抵抗をローパスフィルタの抵抗Ｒとして用いて、実効的なローパスフィルタとしても良い。なお、ローパスフィルタ３５としてはＬＣやＲＣなどで構成することも可能である。
【符号の説明】
【００４９】
１１  スプリッタ
１２  第１の磁束量子回路
１３  第２の磁束量子回路
２１，２３，２５  ＪＴＬ
２２  スプリッタ
２４，２６  ＤＦＱパルス発生回路
２７，２８  エスケープ用ジョセフソン接合
２９１，２９２，・・・  スプリッタ合成回路
３０１，３０２，・・・  ＤＦＱパルス発生回路
３１１，３１２，・・・エスケープ用ジョセフソン接合
３２  コンフルエンスバッファ
３３  ＤＦＱパルス発生回路
３４  エスケープ用ジョセフソン接合
３５  ローパスフィルタ
３６  半導体回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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