(57)【要約】      （修正有）【課題】ゲート電極とチャネル層との間の障壁層に低抵抗領域を備えた構成において、ゲートリーク電流を防止することによりドレイン電流の最大値の向上を図ることが可能な半導体装置を提供する。【解決手段】化合物半導体で構成されたチャネル層１４と、チャネル層１４上に設けられた上部障壁層１５とを備え、上部障壁層１５における表面層には、不純物を含有することにより周囲よりも低抵抗に保たれた低抵抗領域１５ｇが設けられている。また、この低抵抗領域１５ｇを挟んだ位置において上部障壁層１５に接続されたソース電極１７ｓおよびドレイン電極１７ｄを備えている。さらに、低抵抗領域１５ｇ上に設けられたゲート絶縁膜１８と、このゲート絶縁膜１８を介して低抵抗領域１５ｇ上に設けられたゲート電極１９とを備えている。【選択図】図１
2013048212.tif 000002
【特許請求の範囲】
【請求項１】
化合物半導体で構成されたチャネル層と、
前記チャネル層上に設けられ、当該チャネル層との接合部におけるキャリア走行側のエネルギー帯が、当該チャネル層よりも当該チャネル層内真性フェルミ準位から遠い化合物半導体で構成された障壁層と、
前記障壁層における表面層に設けられ、不純物を含有することにより周囲よりも低抵抗に保たれた低抵抗領域と、
前記低抵抗領域を挟んだ位置において前記障壁層に接続されたソース電極およびドレイン電極と、
前記低抵抗領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記低抵抗領域上に設けられたゲート電極とを備えた
半導体装置。
【請求項２】
前記障壁層は、前記チャネル層に接する第１障壁層と、前記低抵抗領域を構成する不純物の拡散速度が前記第１障壁層よりも遅い第２障壁層との積層構造を備え、
前記低抵抗領域は、前記第２障壁層に設けられている
請求項1記載の半導体装置。
【請求項３】
前記障壁層との間に前記チャネル層を挟む位置に、当該チャネル層との接合部におけるキャリア走行側のエネルギー帯が、当該チャネル層よりも当該チャネル層内真性フェルミ準位から遠い化合物半導体で構成されたもう一つの障壁層が配置されている
請求項１記載の半導体装置。
【請求項４】
前記障壁層とソース電極およびドレイン電極との間に、前記低抵抗領域とは逆導電型の不純物を含有する層が設けられている
請求項１記載の半導体装置。
【請求項５】
前記障壁層は、前記チャネル層に接する第１障壁層と、当該第１障壁層上にパターン形成された第２障壁層との積層構造を備え、
前記第２障壁層を前記低抵抗領域として用いている
請求項１記載の半導体装置。
【請求項６】
前記ゲート電極は、前記低抵抗領域の上部を完全に覆う形状を有する
請求項１記載の半導体装置。
【請求項７】
前記ゲート電極に負の電圧を印加することにより、前記チャネル層内の電子が枯渇し、
前記ゲート電極に正の電圧を印加することにより、前記低抵抗領域が空乏化する
請求項１記載の半導体装置。
【請求項８】
前記ゲート絶縁膜は、酸化物または窒化物を用いて構成されている
請求項１記載の半導体装置。
【請求項９】
前記チャネル層は、ＩＩＩ−Ｖ族化合物半導体であるＩｎＧａＡｓ混晶で構成され、
前記障壁層は、ＩＩＩ−Ｖ族化合物半導体であるＡｌＧａＡｓ混晶で構成された
請求項１記載の半導体装置。
【請求項１０】
前記低抵抗領域は、前記不純物としてベリリウム，炭素，マグネシウム、および亜鉛のうちの少なくとも１種を含む
請求項１記載の半導体装置。
【請求項１１】
前記チャネル層は、ＩＩＩ−Ｖ族化合物半導体であるＩｎＧａＡｓ混晶で構成され、
前記障壁層は、ＩＩＩ−Ｖ族化合物半導体であるＩｎ（ＡｌＧａ）ＡｓＰ混晶で構成された
請求項１記載の半導体装置。
【請求項１２】
前記チャネル層は、ＧａＡｓで構成された基板上に設けられた
請求項１記載の半導体装置。
【請求項１３】
前記チャネル層は、前記基板上にＧａＡｓと格子定数の異なる化合物半導体をメタモルフィック成長させてなる
請求項１２記載の半導体装置。
【請求項１４】
前記チャネル層は、ＩｎＰで構成された基板上に設けられた
請求項１記載の半導体装置。
【請求項１５】
化合物半導体で構成されたチャネル層の上部に、当該チャネル層との接合部におけるキャリア走行側のエネルギー帯が、当該チャネル層よりも当該チャネル層内真性フェルミ準位から遠い化合物半導体で構成されると共に、表面層に不純物を含有する低抵抗領域を備えた障壁層を形成することと、
前記低抵抗領域を挟む前記障壁層上の各位置にソース電極およびドレイン電極を形成することと、
前記低抵抗領域の上部にゲート絶縁膜を形成することと、
前記ゲート絶縁膜を介して前記低抵抗領域の上部にゲート電極を形成することとを行う
半導体装置の製造方法。
【請求項１６】
前記ゲート絶縁膜を形成する際には、原子層蒸着法によって当該ゲート絶縁膜を成膜する
請求項１５記載の半導体装置の製造方法。
【請求項１７】
前記障壁層を形成する際には、化合物半導体で構成された前記障壁層を成膜した後、当該障壁層の表面層に不純物を拡散させることによって前記低抵抗領域を形成する
請求項１５記載の半導体装置の製造方法。
【請求項１８】
前記不純物として亜鉛を拡散させる
請求項１７記載の半導体装置の製造方法。
【請求項１９】
前記障壁層を形成する際には、前記当該チャネル層との接合部におけるキャリア走行側のエネルギー帯が、当該チャネル層よりも当該チャネル層内真性フェルミ準位から遠い化合物半導体で構成された第１障壁層を形成した後、前記不純物の拡散速度が前記第１障壁層よりも遅い化合物半導体で構成された第２障壁層を形成し、当該第２障壁層に対して前記不純物を拡散させて前記低抵抗領域を形成する
請求項１５記載の半導体装置の製造方法。
【請求項２０】
前記障壁層を形成する際には、前記チャネル層上に第１障壁層を形成した後、当該第１障壁層上に不純物を添加したエピタキシャル成長によって第２障壁層を形成し、当該第２障壁層を前記低抵抗領域として用いる
請求項１５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は半導体装置および半導体装置の製造方法に関し、特にはゲート電極とチャネル層との間の障壁層に低抵抗領域を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、携帯電話などの移動体通信システムにおいては、携帯通信端末の小型化および低消費電力化が強く求められている。これらを実現するためには、例えばアンテナスイッチに関し、オン抵抗Ｒｏｎの低減などが必要である。このようなアンテナスイッチ用として実用化されている半導体装置の一つに、接合型電界効果トランジスタ（ＪＰＨＥＭＴ；Junction Pseudo-morphic High Electron Mobility Transistor）がある。
【０００３】
ＪＰＨＥＭＴは、ｐｎ接合およびヘテロ接合を利用して電流変調を行う半導体装置である。このような半導体装置は、例えばＩｎＧａＡｓよりなるチャネル層と、チャネル層（ＩｎＧａＡｓ）よりもバンドギャップの広いＡｌＧａＡｓよりなる障壁層（ＡｌＧａＡｓ）とのヘテロ接合を備えている。障壁層（ＡｌＧａＡｓ）内においてチャネル層と反対の表面層には不純物を含有する低抵抗領域が設けられ、この低抵抗領域にゲート電極が接続されている。また低抵抗領域およびゲート電極の両脇における障壁層には、ソース電極およびドレイン電極がオーミック接合されている。
【０００４】
以上のような構成の半導体装置では、チャネル層における障壁層側の界面に、キャリアとなる電子が高濃度で閉じ込められた二次元電子ガス層が形成される。そしてゲート電圧により二次元電子ガス層の濃度を制御することにより、低抵抗領域下方のチャネル層部分を介してソース電極−ドレイン電極間に流れる電流が変調される（以上、例えば下記特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−１５０２６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述した半導体装置においては、チャネル層の不純物濃度を低くすることにより、このチャネル層を介してソース電極−ドレイン電極間に流れるキャリア（電子）の移動度を高くすることができる。しかしながら、障壁層内に低抵抗領域を設けたことによってｐｎ接合が形成されるため、ビルトイン電圧を上回る正電圧を印加するとｐｎ接合間に順方向電流が流れ、チャネル層を介することなくゲート電極とソース電極／ドレイン電極と間に流れるゲートリーク電流が大きくなる。
【０００７】
そこで本技術は、ゲート電極とチャネル層との間の障壁層に低抵抗領域を備えた構成において、ゲートリーク電流を防止することによりドレイン電流の最大値の向上を図ることが可能な半導体装置を提供することを目的とする。また本技術は、この半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
このような目的を達成するための本技術の半導体装置は、化合物半導体で構成されたチャネル層と、チャネル層上に設けられた障壁層とを備えている。障壁層は、チャネル層との接合部におけるキャリア走行側のエネルギー帯が、当該チャネル層よりも当該チャネル層内真性フェルミ準位から遠い化合物半導体で構成されている。この障壁層における表面層には、不純物を含有することにより周囲よりも低抵抗に保たれた低抵抗領域が設けられている。また、この低抵抗領域を挟んだ位置において障壁層に接続されたソース電極およびドレイン電極を備えている。そして特に、低抵抗領域上には、ゲート絶縁膜を介してゲート電極が設けられている。
【０００９】
このような構成の半導体装置は、チャネル層との接合部におけるキャリア走行側のエネルギー帯が当該チャネル層よりも当該チャネル層内真性フェルミ準位から遠い化合物半導体で構成された障壁層を、当該チャネル層に対して接合させたことにより、チャネル層にはキャリアが高濃度で閉じ込められた二次元電子ガス層が形成される。そして、ゲート電極に印加するゲート電圧によって、ゲート電極下の低抵抗領域に対応するチャネル層部分におけるキャリア欠乏領域が拡大または縮小され、チャネル層を介してソース電極−ドレイン電極間に流れる電流が変調される。そして特に、低抵抗領域の上部にゲート絶縁膜を介してゲート電極を設けた構成である。これにより、ゲート電極に、低抵抗領域とその周囲の領域に対する順方向電圧を印加した場合であっても、ゲート電極とソース電極／ドレイン電極との間にゲートリーク電流が流れることを防止できる。
【００１０】
また本技術は、上述した構成の半導体装置の製造方法でもあり、次の手順を行う。まず、化合物半導体で構成されたチャネル層の上部に、当該チャネル層との接合部におけるキャリア走行側のエネルギー帯が、当該チャネル層よりも当該チャネル層内真性フェルミ準位から遠い化合物半導体で構成されると共に、表面層に不純物を含有する低抵抗領域を備えた障壁層を形成する。また、低抵抗領域を挟む前記障壁層上の各位置にソース電極およびドレイン電極を形成する。さらに、低抵抗領域の上部にゲート絶縁膜を形成し、その後ゲート絶縁膜を介して前記低抵抗領域の上部にゲート電極を形成する。
【００１１】
このような製造方法により、上述した構成の半導体装置が得られる。
【発明の効果】
【００１２】
以上説明した本技術によれば、ゲート電極とチャネル層との間に障壁層に低抵抗領域を備えた構成の半導体装置において、ゲートリーク電流を防止してドレイン電流の最大値の向上を図ることが可能になる。
【図面の簡単な説明】
【００１３】
【図１】第１実施形態の半導体装置の要部構成を示す断面図である。
【図２】第１実施形態の半導体装置のオフ動作時におけるエネルギーバンド構成図である。
【図３】第１実施形態の半導体装置のオン動作時におけるエネルギーバンド構成図である。
【図４】第１実施形態の半導体装置のオフ動作時におけるキャリア欠乏領域の形成を示す断面図である。
【図５】第１実施形態の半導体装置の製造手順を示す断面工程図（その１）である。
【図６】第１実施形態の半導体装置の製造手順を示す断面工程図（その２）である。
【図７】第２実施形態の半導体装置の要部構成を示す断面図である。
【図８】第２実施形態の半導体装置のオフ動作時におけるエネルギーバンド構成図である。
【図９】第３実施形態の半導体装置の要部構成を示す断面図である。
【図１０】第４実施形態の半導体装置の要部構成を示す断面図である。
【図１１】第５実施形態の半導体装置の要部構成を示す断面図である。
【図１２】第６実施形態の半導体装置の要部構成を示す断面図である。
【図１３】第７実施形態の半導体装置の要部構成を示す断面図である。
【図１４】第７実施形態の半導体装置の製造手順を示す断面工程図（その１）である。
【図１５】第７実施形態の半導体装置の製造手順を示す断面工程図（その２）である。
【図１６】第８実施形態の半導体装置の要部構成を示す断面図である。
【図１７】第９実施形態の半導体装置の要部構成を示す断面図である。
【図１８】第９実施形態の半導体装置の製造手順を示す断面工程図である。
【図１９】第１０実施形態の半導体装置の要部構成を示す断面図である。
【図２０】第１０実施形態の半導体装置の製造手順を示す断面工程図である。
【発明を実施するための形態】
【００１４】
以下、本技術の実施の形態を、図面に基づいて次に示す順に説明する。
１．第１実施形態（半導体装置の構成例および製造方法）
２．第２実施形態（障壁層を積層構成とした例）
３．第３実施形態（障壁層が高抵抗領域のみで構成された例）
４．第４実施形態（障壁層内のキャリア供給領域と低抵抗領域とを接合させた例）
５．第５実施形態（障壁層内のキャリア供給領域と低抵抗領域との間を低抵抗とした例）６．第６実施形態（障壁層とソース電極およびドレイン電極との間にキャップ層を設けた例）
７．第７実施形態（障壁層の全面をゲート絶縁膜で覆った例）
８．第８実施形態（低抵抗領域をゲート電極で覆った例）
９．第９実施形態（障壁層の上部に低抵抗領域を積層させた例）
１０．第１０実施形態（低抵抗領域とは逆導電型のソース領域およびドレイン領域を設けた例）
１１．変形例
１２．適用例（無線通信装置）
尚、各実施形態において共通の構成要素には同一の符号を付し、重複する説明は省略する。
【００１５】
≪１．第１実施形態≫
本第１実施形態においては、各図に基づいて、本技術を適用した第１実施形態の半導体装置の構成、第１実施形態の半導体装置の動作
、第１実施形態の半導体装置の製造方法、および第１実施形態の半導体装置の作用効果の順に説明を行う。
【００１６】
＜第１実施形態の半導体装置の構成＞
図１は、本技術を適用した第１実施形態の半導体装置の要部構成を示す断面図である。以下のこの図に基づいて第１実施形態の半導体装置の詳細な構成を説明する。
【００１７】
図１に示す第１実施形態の半導体装置１-1は、ゲート電極とチャネル層との間に障壁層を備え、さらに障壁層内に逆導電型の低抵抗領域を設けた、いわゆるＪＰＨＥＭＴである。この半導体装置１-1は、化合物半導体からなる基板１１上に、各化合物半導体材料からなるバッファ層１２、下部障壁層１３、チャネル層１４、および上部障壁層１５がこの順に積層されている。下部障壁層１３内にはキャリア供給領域１３ａが設けられている。一方、上部障壁層１５内にはキャリア供給領域１５ａと共に低抵抗領域１５ｇが設けられている。
【００１８】
以上のような化合物半導体材料からなる各層の積層体上には、絶縁膜１６が設けられている。この絶縁膜１６には、ソース開口１６ｓ／ドレイン開口１６ｄ、およびこれらの間のゲート開口１６ｇが設けられている。またこのような絶縁膜１６上には、ソース開口１６ｓおよびドレイン開口１６ｄを介して上部障壁層１５に接続されたソース電極１７ｓ／ドレイン電極１７ｄが設けられている。
【００１９】
また特に本第１実施形態においては、ゲート開口１６ｇの底部に露出している低抵抗領域１５ｇ上に、ゲート絶縁膜１８を介してゲート電極１９が設けられているところが特徴的である。
【００２０】
以下、半導体装置１-1を構成する上記の各構成要素の詳細な構成を、基板１１側から順次説明する。
【００２１】
［基板１１］
基板１１は、半絶縁性の化合物半導体材料で構成されている。このような基板１１は、例えばＩＩＩ−Ｖ族化合物半導体材料で構成され、例えば半絶縁性の単結晶ＧａＡｓ基板や、ＩｎＰ基板が用いられる。
【００２２】
［バッファ層１２］
バッファ層１２は、例えば基板１１上にエピタキシャル成長させた化合物半導体層で構成され、基板１１および下部障壁層１３に対して、良好に格子整合する化合物半導体を用いて構成される。例えば、基板１１が単結晶ＧａＡｓ基板からなる場合、このようなバッファ層１２の一例として、不純物を添加しないｕ−ＧａＡｓ（ｕ−は不純物を添加していないことを表す；以下同様）のエピタキシャル成長層が用いられる。
【００２３】
［下部障壁層１３］
下部障壁層１３は、バッファ層１２および上部のチャネル層１４に対して良好に格子整合する化合物半導体を用いて構成されている。このような下部障壁層１３の一例として、ＡｌＧａＡｓ混晶のエピタキシャル成長層が用いられる。ここでは一例として、ＩＩＩ族元素におけるアルミニウム（Ａｌ）の組成比が０．２である、Ａｌ0.2Ｇａ0.8Ａｓ混晶により下部障壁層１３が構成されていることとする。
【００２４】
このような下部障壁層１３は、キャリアを供給する不純物を含むキャリア供給領域１３ａを有している。ここでは、キャリアとして電子が用いられることとし、電子を供給する不純物としてｎ型不純物を含むｎ型のキャリア供給領域１３ａが、下部障壁層１３の膜厚方向の中間部分に配置されている。Ａｌ0.2Ｇａ0.8Ａｓ混晶により構成された下部障壁層１３におけるｎ型不純物としては、シリコン（Ｓｉ）が用いられる。
【００２５】
また、下部障壁層１３におけるキャリア供給領域１３ａ以外の膜厚部分は、不純物が添加されていないか、低濃度のｎ型不純物またはｐ型不純物を含有する高抵抗領域１３ｂ，１３ｂ’として形成されていて良い。これらの高抵抗領域１３ｂ，１３ｂ’は、不純物濃度が１×１０17個／ｃｍ３以下、比抵抗が１×１０-2Ωｃｍ以上であることが好ましい。
【００２６】
以上のような下部障壁層１３の具体的な構成の一例は、次のようである。バッファ層１２側に膜厚２００ｎｍ程度で不純物を含有しない高抵抗領域１３ｂが設けられている。この上部に、膜厚４ｎｍ程度でシリコン（Ｓｉ）を１．６×１０12個／ｃｍ２程度含有するキャリア供給領域１３ａが積層されている。さらにこの上部に膜厚２ｎｍ程度で不純物を含有しない高抵抗領域１３ｂ’が積層されている。
【００２７】
尚、下部障壁層１３は、高抵抗領域１３ｂ，１３ｂ’を含まず、全領域がキャリア供給領域１３ａとして構成されていても良い。
【００２８】
［チャネル層１４］
チャネル層１４は、ソース電極１７ｓとドレイン電極１７ｄとの間の電流通路であって、下部障壁層１３のキャリア供給領域１３ａ、および後述する上部障壁層１５のキャリア供給領域１５ａから供給されたキャリアが蓄積される層である。このようなチャネル層１４は、下部障壁層１３に対してヘテロ接合する化合物半導体で構成され、下部障壁層１３に対して良好に格子整合している。またチャネル層１４は、下部障壁層１３とのヘテロ接合部におけるキャリア走行側のエネルギー帯が、下部障壁層１３の界面領域を構成する化合物半導体材料におけるキャリア走行側のエネルギー帯よりも、チャネル層内真性フェルミ準位に近い化合物半導体を用いて構成されていることとする。このため、下部障壁層１３は、チャネル層１４との接合部におけるキャリア走行側のエネルギー帯が、当該チャネル層１４よりも当該チャネル層内真性フェルミ準位から遠い化合物半導体で構成されていることになる。
【００２９】
以上を言い換えれば、チャネル層１４は、下部障壁層１３とのヘテロ接合部における多数キャリア走行側のエネルギー帯が、下部障壁層１３の界面領域を構成する化合物半導体材料における多数キャリア走行側のエネルギー帯よりも、少数キャリア走行側のエネルギー帯に近い化合物半導体を用いて構成されていることとする。尚、図２に示すように、チャネル層内真性フェルミ準位Ｅｆ14は、チャネル層１４のコンダクションバンドの最低エネルギー（以下、コンダクションバンドエネルギーＥｃと記す）と、バレンスバンドの最高エネルギー（以下、バレンスバンドエネルギーＥｖと記す）との中間に位置している。
【００３０】
ここで、キャリアが電子である場合、キャリア走行側のエネルギー帯はコンダクションバンド（伝導帯）である。このため、チャネル層１４は、下部障壁層１３との接合部において、下部障壁層１３を構成する化合物半導体材料よりも、少なくともコンダクションバンドエネルギーＥｃが低いＩＩＩ−Ｖ族化合物半導体材料を用いて構成される。このようなチャネル層１４は、下部障壁層１３との接合部において、下部障壁層１３に対してコンダクションバンドエネルギーＥｃの差が大きいほど良い。
【００３１】
一方、キャリアが正孔である場合、キャリア走行側のエネルギー帯はバレンスバンド（価電子帯）である。このため、チャネル層１４は、下部障壁層１３との接合部において、下部障壁層１３を構成する化合物半導体材料よりも、少なくともバレンスバンドエネルギーＥｖが高い化合物半導体材料を用いて構成される。このようなチャネル層１４は、下部障壁層１３との接合部における下部障壁層１３との間のバレンスバンドエネルギーＥｖの差が大きいほど良い。尚、以下においてはキャリアが電子である場合を例示して説明を行うが、キャリアが正孔である場合は不純物およびエネルギーバンドの説明は逆導電型にすれば良い。
【００３２】
以上のようなチャネル層１４は、例えば下部障壁層１３がＡｌ0.2Ｇａ0.8Ａｓ混晶により構成されている場合、ＩｎＧａＡｓ混晶により構成される。この場合、インジウム（Ｉｎ）の組成比を高くするほどＩｎＧａＡｓ混晶におけるバンドギャップを狭くでき、ＡｌＧａＡｓ混晶からなる下部障壁層１３とのコンダクションバンドエネルギーＥｃの差を大きくできる。このため、チャネル層１４を構成するＩｎＧａＡｓ混晶は、ＩＩＩ族元素におけるインジウム（Ｉｎ）の組成比を０．１以上として良い。
【００３３】
以上のようなチャネル層１４の一例として、ＩＩＩ族元素におけるインジウム（Ｉｎ）の組成比が０．２であるＩｎ0.2Ｇａ0.8Ａｓ混晶により構成される。これによりチャネル層１４は、下部障壁層１３に対する格子整合性を確保しつつ十分なコンダクションバンドエネルギーＥｃの差が得られたものとなる。
【００３４】
またこのようなチャネル層１４は、不純物を添加しないｕ−ＩｎＧａＡｓ混晶層であって良い。これにより、チャネル層１４におけるキャリアの不純物散乱が抑えられ、高移動度でのキャリア移動が実現される。
【００３５】
尚、チャネル層１４は、１５ｎｍ以下の膜厚で形成されたエピタキシャル成長層であって良く、これによって結晶性が確保されキャリアの走行性に優れた層とすることができる。
【００３６】
［上部障壁層１５］
上部障壁層１５は、チャネル層１４に対して良好に格子整合している。この上部障壁層１５は、チャネル層１４との接合部において、チャネル層１４を構成する化合物半導体材料よりも、キャリア走行側のエネルギー帯がチャネル層内真性フェルミ準位Ｅｆ14から遠い化合物半導体を用いて構成されている。つまり上部障壁層１５は、チャネル層１４との接合部において、チャネル層１４を構成する化合物半導体材料よりも、多数キャリア走行側のエネルギー帯が、チャネル層内真性フェルミ準位から遠い化合物半導体を用いて構成されていることとする。キャリアが電子である場合、上部障壁層１５は、チャネル層１４を構成する化合物半導体材料よりも、コンダクションバンドエネルギーＥｃが高いＩＩＩ−Ｖ族化合物半導体材料を用いて構成される。このような上部障壁層１５は、チャネル層１４との接合部におけるチャネル層１４との間のコンダクションバンドエネルギーＥｃの差が大きいほど良い。
【００３７】
以上のような上部障壁層１５は、チャネル層１４がＩｎＧａＡｓ混晶により構成されていれば、例えばＩｎＧａＡｓ混晶よりもバンドギャップが広いＡｌＧａＡｓ混晶により構成される。この場合、アルミニウム（Ａｌ）の組成比を低く保つことで、いわゆるソース抵抗が増大することを防止でき、また次に説明する低抵抗領域１５ｇを拡散によって形成する場合の拡散速度を抑えて制御性を確保できる。このため、上部障壁層１５を構成するＡｌＧａＡｓ混晶は、ＩＩＩ族元素におけるアルミニウム（Ａｌ）の組成比を０．２５以下として良い。
【００３８】
以上のような上部障壁層１５の一例として、ＩＩＩ族元素におけるアルミニウム（Ａｌ）の組成比が０．２であるＡｌ0.2Ｇａ0.8Ａｓ混晶により構成されている。これにより、チャネル層１４との格子整合も確保される。尚、このような上部障壁層１５は、下部障壁層１３と同一組成である必要はなく、それぞれに適した組成のＡｌＧａＡｓ混晶によって構成されれば良い。例えば上部障壁層１５は、拡散による低抵抗領域１５ｇを形成する必要がない下部障壁層１３と比較して、上部障壁層１５におけるアルミニウム（Ａｌ）の組成比が低めに設定されていて良い。
【００３９】
このような上部障壁層１５は、キャリアを供給する不純物を含むキャリア供給領域１５ａを有している。ここでは、電子を供給するｎ型不純物としてシリコン（Ｓｉ）を含むｎ型のキャリア供給領域１５ａが、上部障壁層１５の膜厚方向の中間部分に膜厚４ｎｍ程度で配置されている。
【００４０】
また、上部障壁層１５におけるキャリア供給領域１５ａ以外の膜厚部分は、不純物が添加されていないか、低濃度の不純物を含有する高抵抗領域１５ｂ，１５ｂ’として形成されていて良い。これらの高抵抗領域１５ｂ，１５ｂ’が不純物を含有する場合、チャネル層１４側の高抵抗領域１５ｂは、ｎ型不純物またはｐ型不純物を含有する。これに対して、チャネル層１４と反対側、すなわち上部障壁層１５の表面側を構成する高抵抗領域１５ｂ’は、ｎ型不純物を含有するまたこれらの高抵抗領域１５ｂ，１５ｂ’は、不純物濃度が１×１０17個／ｃｍ３以下、比抵抗が１×１０-2Ωｃｍ以上であることが好ましい。
【００４１】
以上のような上部障壁層１５の具体的な構成の一例は、次のようである。チャネル層１４側に、膜厚２ｎｍ程度で不純物を含有しない高抵抗領域１５ｂが設けられている。この上部に、膜厚４ｎｍ程度でシリコン（Ｓｉ）を１．６×１０12個／ｃｍ２程度含有するキャリア供給領域１５ａが積層されている。さらにこの上部に膜厚３０ｎｍ程度で不純物を含有しない高抵抗領域１５ｂ’が積層されている。
【００４２】
尚、チャネル層１４がＩｎＧａＡｓ混晶で構成されている場合、上部障壁層１５はＡｌＧａＡｓ混晶に限定されず、ＩＩＩ−Ｖ族化合物半導体であるＩｎ（ＡｌＧａ）ＡｓＰ混晶で構成されて構成されていても良い。これにより、ＩｎＧａＡｓ混晶で構成されたチャネル層１４におけるＩｎの組成比を大きくでき、チャネル層１４においてのキャリアの移動度を高めることができる
【００４３】
また、上部障壁層１５は、下部障壁層１３とは異なり、全領域がキャリア供給領域として構成されることはない。
【００４４】
［低抵抗領域１５ｇ］
低抵抗領域１５ｇは、上部障壁層１５内であって、チャネル層１４とは反対側の表面層において、上部障壁層１５のキャリア供給領域１５ａよりも表面側の浅い位置で、キャリア供給領域１５ａに対して間隔を有して設けられている。この低抵抗領域１５ｇは、チャネル層１４を走行するキャリアとは逆導電型の不純物を含有し、周囲よりも低抵抗に保たれている。したがって、キャリアが電子の場合、低抵抗領域１５ｇにはｐ型不純物が拡散されていることとなる。
【００４５】
このような低抵抗領域１５ｇの厚さとｐ型不純物濃度の値は、これを囲む高抵抗領域１５ｂ’の厚さとｎ型不純物濃度の値と共に、半導体装置1-1が次のような状態となるように設定されている。すなわちこれらの値は、ゲート電極１９に負の電圧を印加した場合にチャネル層１４内の電子が枯渇し、一方ゲート電極１９に正の電圧を印加した場合には低抵抗領域１５ｇが空乏化するように、先の厚さと濃度が設定されている。
【００４６】
ここでゲート電極１９に負の電圧を印加した場合のチャネル層１４内の電子の枯渇は、低抵抗領域１５ｇと上部障壁層１５の高抵抗領域１５ｂ’との間のｐｎ接合の空乏層による。一方、ゲート電極１９に正の電圧を印加した場合の低抵抗領域１５ｇの空乏化は、ｐ型の低抵抗領域１５ｇとゲート絶縁膜１８とゲート電極１９とによるＭＩＳ構造によって発生する空乏層による。そしてｐ型の低抵抗領域１５ｇが空乏化することにより、低抵抗領域１５ｇと高抵抗領域１５ｂ’との間の空乏層が消滅し、チャネル層１４内の電子の枯渇が解消され、チャネル層１４内に電子が蓄積される。
【００４７】
このような低抵抗領域１５ｇには、一例として、１×１０18個／ｃｍ３以上のｐ型不純物が含有されていて良く、一例として１×１０19個／ｃｍ３程度である。尚、Ａｌ0.2Ｇａ0.8Ａｓ混晶やＩｎ（ＡｌＧａ）ＡｓＰ混晶により構成された上部障壁層１５におけるｐ型不純物としては、亜鉛（Ｚｎ）が用いられる。
【００４８】
［絶縁膜１６］
絶縁膜１６は、上部障壁層１５の全面を覆う状態で設けられている。この絶縁膜１６は、上部障壁層１５を構成する化合物半導体に対して絶縁性を有し、かつ、イオンなどの不純物より下地（ここでは上部障壁層１５）の表面を保護する機能を持つ材料が用いられ、例えば厚さが２００ｎｍの窒化シリコン（Ｓｉ３Ｎ４）により構成されている。
【００４９】
このような絶縁膜１６には、上部障壁層１５に設けた低抵抗領域１５ｇを挟む位置で、低抵抗領域１５ｇに重ならない位置に、上部障壁層１５の高抵抗領域１５ｂ’に達するソース開口１６ｓ／ドレイン開口１６ｄが設けられている。また、ソース開口１６ｓとドレイン開口１６ｄとの間には、低抵抗領域１５ｇを露出する形状のゲート開口１６ｇが設けられている。ゲート開口１６ｇは、ここでは一例として底部に低抵抗領域１５ｇのみを露出させた開口幅であることとする。
【００５０】
以上のソース開口１６ｓ、ドレイン開口１６ｄ、およびゲート開口１６ｇは、それぞれが独立した開口部分として、絶縁膜１６に設けられている。
【００５１】
［ソース電極１７ｓ／ドレイン電極１７ｄ］
ソース電極１７ｓおよびドレイン電極１７ｄは、低抵抗領域１５ｇを挟む位置において、それぞれがソース開口１６ｓおよびドレイン開口１６ｄを介して上部障壁層１５にオーミック接合されている。このようなソース電極１７ｓおよびドレイン電極１７ｄは、上部障壁層１５側から順に、金−ゲルマニウム（ＡｕＧｅ）、ニッケル（Ｎｉ）、および金（Ａｕ）を順次積層して合金化したものにより構成されている。ソース電極１７ｓおよびドレイン電極１７ｄの各膜厚は、例えばそれぞれ１０００ｎｍである。
【００５２】
［ゲート絶縁膜１８］
ゲート絶縁膜１８は、絶縁膜１６に形成されたゲート開口１６ｇの底部に設けられ、ゲート開口１６ｇを完全に塞ぐ状態で設けられていて良く、端縁が絶縁膜１６上に積層されている。このようなゲート絶縁膜１８は、酸化物または窒化物を用いて構成され、例えば厚さが1０ｎｍの酸化アルミニウム（Ａｌ２Ｏ３）により構成されている。
【００５３】
［ゲート電極１９］
ゲート電極１９は、ゲート絶縁膜１８を介して低抵抗領域１５ｇの上部に設けられている。ここでは、ゲート電極１９は、ゲート開口１６ｇを埋め込む状態で設けられ、ゲート開口１６ｇの底部における全域において低抵抗領域１５ｇ上に設けられていることとする。このようなゲート電極１９は、基板１１側からチタン（Ｔｉ）、白金（Ｐｔ）、および金（Ａｕ）を順次積層した構成となっている。
【００５４】
［バンド構造］
図２は、上記構成の半導体装置１-1のゲート電極１９下方におけるエネルギーバンド構成図であり、ゲート電圧Ｖｇ＝０Ｖ程度を印加したオフ動作時のものである。尚、このエネルギーバンド構成図は、下部障壁層１３および上部障壁層１５をＡｌ0.2-Ｇａ0.8Ａｓ混晶によりそれぞれ構成し、チャネル層１４をＩｎ0.2Ｇａ0.8Ａｓ混晶により構成した場合について表している。
【００５５】
図２に示すように、先の図１を用いて説明した構成の半導体装置１-1は、バンドギャップの狭いチャネル層１４を、これよりもバンドギャップの広い下部障壁層１３と上部障壁層１５とで挟んだ構成である。このため、チャネル層１４は、下部障壁層１３および上部障壁層１５のキャリア供給領域１３ａ，１５ａからキャリアが供給された場合に、このキャリアが蓄積される二次電子ガス層となる。
【００５６】
また、チャネル層１４と上部障壁層１５とのヘテロ接合部において、キャリア走行側となるコンダクションバンドの不連続量ΔＥｃが十分に大きい（ここでは０．３１ｅＶ）。さらに、上部障壁層１５におけるコンダクションバンドエネルギーＥｃの極小点と、チャネル層１４内におけるコンダクションバンドエネルギーＥｃとの差も十分に大きく（ここでは０．２０ｅＶ以上）なるように構成されている。このため、上部障壁層１５内に分布する電子数はチャネル層１４内に分布する電子数に比べて無視できる程度に少なくなっている。
【００５７】
＜第１実施形態の半導体装置の動作＞
次に、図１を用いて説明した上記構成の半導体装置１-1の動作を、先の図２と共に、図３のエネルギーバンド構成図、および図４の半導体装置１-1の断面図を用いて説明する。尚、図３はゲート電圧Ｖｇ＝３Ｖ程度を印加したオン動作時のものであって、図２と同様に下部障壁層１３および上部障壁層１５をＡｌ0.2-Ｇａ0.8Ａｓ混晶によりそれぞれ構成し、チャネル層１４をＩｎ0.2Ｇａ0.8Ａｓ混晶により構成した場合について表している。
【００５８】
先ず、図１および図２を参照し、半導体装置１-1におけるゲート電極１９に、ゲート電圧Ｖｇ＝０Ｖ程度を印加した状態では、ゲート絶縁膜１８下のｐ型の低抵抗領域１５ｇ内のバレンスバンドエネルギーＥｖは一定であり、フェルミレベルＥｆとほぼ一致している。尚、ゲート電圧Ｖｇを負バイアスとした場合、ｐ型の低抵抗領域１５ｇの表面で正孔の蓄積が起こるため、表面付近のコンダクションバンドエネルギーＥｃ、およびバレンスバンドエネルギーＥｖが低くなるものの、チャネル層１４付近のバンド形状は図２と同様である。
【００５９】
またこの状態においては、図４に示すように、半導体装置１-1における低抵抗領域１５ｇの直下に位置するチャネル層１４内の領域に、電子が空乏化したキャリア欠乏領域Ａが形成され、チャネル層１４は高抵抗になる。これにより、ソース電極１７ｓ−ドレイン電極１７ｄ間には、チャネル層１４を介してドレイン電流Ｉｄが流れることはなく、オフ状態となる。
【００６０】
一方、図１および図３を参照し、半導体装置１-1におけるゲート電極１９に、ゲート電圧Ｖｇ＝３．０Ｖ程度の正のゲート電圧Ｖｇを印加した状態では、ゲート絶縁膜１８を介してｐ型の低抵抗領域１５ｇのコンダクションバンドエネルギーＥｃが下がる。これにより、低抵抗領域１５ｇ内の正孔が空乏化する。すると図４において示したチャネル層１４内におけるキャリア欠乏領域Ａは消失し、チャネル層１４内における電子数が増大し、チャネル層１４を介してソース電極１７ｓ−ドレイン電極１７ｄ間にドレイン電流Ｉｄが流れる。このドレイン電流Ｉｄは、ゲート電圧Ｖｇによって変調される。
【００６１】
＜第１実施形態の半導体装置の製造方法＞
次に、上述した構成の半導体装置１-1の製造方法の一例を、図５および図６の断面工程図に基づいて説明する。
【００６２】
［図５Ａ］
先ず図５Ａに示すように、例えばＧａＡｓよりなる基板１１上に、例えば不純物を添加しないｕ−ＧａＡｓ層をエピタキシャル成長させてバッファ層１２を形成する。その後、バッファ層１２上に、例えばＡｌＧａＡｓ（Ａｌ0.2Ｇａ0.8Ａｓ混晶）層をエピタキシャル成長させて下部障壁層１３を形成する。この際、例えば不純物を添加しないｕ−ＡｌＧａＡｓ層からなる高抵抗領域１３ｂ、シリコン（Ｓｉ）を添加したｎ型ＡｌＧａＡｓ層からなるキャリア供給領域１３ａ、および不純物を添加しないｕ−ＡｌＧａＡｓ層からなる高抵抗領域１３ｂ’を順次エピタキシャル成長させる。これにより、膜厚方向の中央にｎ型のキャリア供給領域１３ａを備えた下部障壁層１３を得る。
【００６３】
次に、下部障壁層１３上に、例えば不純物を添加しないｕ−ＩｎＧａＡｓ層をエピタキシャル成長させてチャネル層１４を形成する。このチャネル層１４は、下部障壁層１３とのヘテロ接合部におけるキャリア走行側のエネルギー帯が、下部障壁層１３を構成する化合物半導体材料におけるキャリア走行側のエネルギー帯よりも、チャネル層内真性フェルミ準位に近い化合物半導体を用いて形成される。
【００６４】
その後、チャネル層１４上に、例えばＡｌＧａＡｓ（Ａｌ0.2Ｇａ0.8Ａｓ混晶）層をエピタキシャル成長させて上部障壁層１５を形成する。この際、例えば不純物を添加しないｕ−ＡｌＧａＡｓ層からなる高抵抗領域１５ｂ、シリコン（Ｓｉ）を添加したｎ型のＡｌＧａＡｓ層からなるキャリア供給領域１５ａ、不純物を添加しないｕ−ＡｌＧａＡｓ層からなる高抵抗領域１５ｂ’を順次エピタキシャル成長させる。これにより、膜厚方向の中央にｎ型のキャリア供給領域１５ａを備えた上部障壁層１５を得る。またこのような上部障壁層１５は、チャネル層１４との接合部におけるキャリア走行側のエネルギー帯が、チャネル層１４よりも当該チャネル層内真性フェルミ準位から遠い化合物半導体を用いて形成される。
【００６５】
以上の後には、ここでの図示を省略した素子分離の形成を行う。この場合、例えばボロンのイオン注入によって高抵抗化された非活性領域を形成し、これを素子分離とする。
【００６６】
［図５Ｂ］
次いで図５Ｂに示すように、上部障壁層１５上に、例えばＣＶＤ（Chemical Vapor Deposition ）法により、窒化シリコン（Ｓｉ３Ｎ４）よりなる絶縁膜１６を成膜する。その後、絶縁膜１６をパターンエッチングすることにより、上部障壁層１５の表面を露出するゲート開口１６ｇを絶縁膜１６に形成する。この状態で、ゲート開口１６ｇの底部に露出する上部障壁層１５の表面層からのｐ型不純物の導入により、上部障壁層１５内に低抵抗領域１５ｇを形成する。ここでは、キャリア供給領域１５ａに達することのない位置、すなわち高抵抗領域１５ｂ’内の表面層のみに、ｐ型不純物である亜鉛（Ｚｎ）を拡散させて低抵抗領域１５ｇを形成する。亜鉛（Ｚｎ）の拡散は、例えば６００℃程度の温度での亜鉛化合物気体を用いた気相拡散によって行う。これにより、ゲート開口１６ｇの底部にセルフアラインで低抵抗領域１５ｇを形成する。
【００６７】
［図６Ａ］
次に図６Ａに示すように、低抵抗領域１５ｇおよびゲート開口１６ｇの内壁を覆う状態で、絶縁膜１６上にゲート絶縁膜１８を成膜する。ここでは例えば原子層蒸着法（Atomic Layer Deposition：ＡＬＤ）法により、膜厚1０ｎｍ程度の酸化アルミニウム（Ａｌ２Ｏ３）よりなるゲート絶縁膜１８を高精度に成膜する。
【００６８】
その後、ゲート開口１６ｇを埋め込む形状のゲート電極１９を、ゲート絶縁膜１８を介して低抵抗領域１５ｇ上に形成する。この際、ゲート絶縁膜１８上に、チタン（Ｔｉ）、白金（Ｐｔ）、および金（Ａｕ）を順次マスク蒸着してゲート電極１９をパターン形成する。
【００６９】
［図６Ｂ］
次に図６Ｂに示すように、ゲート絶縁膜１８および絶縁膜１６をパターンエッチングすることにより、低抵抗領域１５ｇを挟む位置において上部障壁層１５の高抵抗領域１５ｂ’を露出させたソース開口１６ｓおよびドレイン開口１６ｄを形成する。
【００７０】
［図１］
その後は図１に示したように、ソース開口１６ｓおよびドレイン開口１６ｄを介して上部障壁層１５の高抵抗領域１５ｂ’にオーミック接合されたソース電極１７ｓおよびドレイン電極１７ｄを形成する。この際、金−ゲルマニウム（ＡｕＧｅ）、ニッケル（Ｎｉ）、および金（Ａｕ）を順次蒸着してパターンニングし、さらに例えば４００℃程度の加熱処理により金系合金形成をしてソース電極１７ｓ／ドレイン電極１７ｄを形成し、半導体装置１-1を完成させる。
【００７１】
以上の説明した製造方法により、第１実施形態の半導体装置１-1を形成することができる。この方法によれば、絶縁膜１６に形成したゲート開口１６ｇからのｐ型不純物の拡散によって低抵抗領域１５ｇを形成した後、ゲート開口１６ｇを埋め込む状態でゲート絶縁膜１８を介してゲート電極１９を形成する。このため、低抵抗領域１５ｇ上には、ゲート絶縁膜１８を介してセルフアラインでゲート電極１９が形成される。したがって、第１実施形態の半導体装置１-1を容易に得ることが可能である。
【００７２】
尚、ゲート開口１６ｇ、低抵抗領域１５ｇ、ゲート絶縁膜１８、およびゲート電極１９の形成は、ドレイン開口１６ｄ／ソース開口１６ｓおよびソース電極１７ｓ／ドレイン電極１７ｄの形成の後に行っても良い。この場合であっても、低抵抗領域１５ｇに対して、ゲート絶縁膜１８を介してセルフアラインでゲート電極１９が形成されるため、第１実施形態の半導体装置１-1を容易に得ることが可能である。
【００７３】
＜第１実施形態の半導体装置の効果＞
以上説明した半導体装置１-1は、不純物を含有しないかまたは低濃度のｎ型の高抵抗領域１５ｂ’中にｐ型の低抵抗領域１５ｇを設けた構成において、この上部にゲート絶縁膜１８を介してゲート電極１９を設けている。このため、ゲート電極１９に対して、順方向電圧（ここでは正電圧）を印加した場合であっても、ゲート電極１９とソース電極１７ｓ／ドレイン電極１７ｄとの間にゲートリーク電流が流れることが防止される。これにより、ゲート絶縁膜１８を設けていない従来構成の半導体装置（ＪＰＨＥＭＴ）と比較して、ゲート電極１９に対してより高い正のゲート電圧Ｖｇを印加することが可能になる。この結果、チャネル層１４のオン抵抗Ｒｏｎをより低く引き下げることができ、最大ドレイン電流Ｉｄｍａｘの向上を図ることができる。またこれにより、素子サイズを縮小すること、およびこの素子に対する寄生容量の低減を図ることが可能になる。
【００７４】
またこの半導体装置１-1は、下部障壁層１３内にｎ型のキャリア供給領域１３ａを設け、上部障壁層１５内にｎ型のキャリア供給領域１５ａを設けた構成である。このため、これらにキャリア供給領域１３ａ，１５ａからチャネル層１４に電子が供給されることによって、チャネル層１４内のシートキャリア密度が高くなり、チャネル抵抗を小さくすることができる。これによっても、オン抵抗Ｒｏｎの低下と、これによる最大ドレイン電流Ｉｄｍａｘの向上を図ることが可能である。
【００７５】
さらにゲート電極１９に負電圧を印加するオフ動作においては、印加した負電圧により発生する電界はすべてゲート絶縁膜１８に掛かる。このため、低抵抗領域１５ｇを含む上部障壁層１５以下の化合物半導体で構成された層内の空乏層の変化がない。すなわち、オフ時の容量のゲートバイアス依存がほとんどなく、高調波歪特性の向上が図られる。
【００７６】
尚、以上の第１実施形態は、半導体装置1-1をデプレッション型とした場合を説明したが、エンハンスメント型とした場合であっても同様に考えることができ、上述した説明はよりよく当てはまる。
【００７７】
≪２．第２実施形態≫
（障壁層を積層構成とした例）
図７は第２実施形態の半導体装置の要部構成を示す断面図であり、図８は第２実施形態の半導体装置の動作を説明するエネルギーバンド図である。以下、これらの各図に基づいて、本技術を適用した第２実施形態の半導体装置の構成、第２実施形態の半導体装置の動作、第２実施形態の半導体装置の作用効果の順に説明を行う。
【００７８】
＜第２実施形態の半導体装置の構成＞
図７に示すように、本第２実施形態の半導体装置１-2が、図１を用いて説明した第１実施形態の半導体装置と異なるところは、上部障壁層が第１上部障壁層１５-1と第２上部障壁層１５-2との積層構造となっているところにあり、他の構成は同様である。よって、第１実施形態と同一の構成要素には同一の符号を付し、本第実施形態での詳細な説明は省略する。以下、第１上部障壁層１５-1と第２上部障壁層１５-2の構成を説明する。
【００７９】
［第１上部障壁層１５-1］
第１上部障壁層１５-1は、チャネル層１４に接して設けられる層であり、第１実施形態の上部障壁層（１５）と同様に構成されていて良い。すなわち第１上部障壁層１５-1は、チャネル層１４に対して良好に格子整合する化合物半導体を用いて構成されている。またこの第１上部障壁層１５-1は、チャネル層１４との接合部において、チャネル層１４を構成する化合物半導体材料よりも、キャリア走行側のエネルギー帯がチャネル層内真性フェルミ準位Ｅｆ14から遠い化合物半導体を用いて構成されている。以上は第１実施形態の上部障壁層と同様であり、チャネル層１４がＩｎＧａＡｓ混晶により構成されていれば、一例としてＡｌ0.2Ｇａ0.8Ａｓ混晶により構成されている。
【００８０】
またこの第１上部障壁層１５-1には、第１実施形態の上部障壁層と同様に、キャリア供給領域１５ａが設けられている。このようなキャリア供給領域１５ａは、一例として膜厚４ｎｍ程度であり、チャネル層１４から２ｎｍ程度で表面から２ｎｍ程度の膜厚部分に、ｎ型不純物としてシリコン（Ｓｉ）を１．６×１０12個／ｃｍ２程度含有する状態で配置されている。
【００８１】
尚、第１上部障壁層１５-1は、全領域がキャリア供給領域１５ａとして構成されていても良く、さらに低抵抗領域１５ｇが設けられていない点においてのみ、第１実施形態における上部障壁層とは異なる。
【００８２】
［第２上部障壁層１５-2］
第２上部障壁層１５-2は、第１上部障壁層１５-1を介してチャネル層１４の上部に配置される層であって、第１上部障壁層１５-1と共に上部障壁層を構成しており、この第２上部障壁層１５-2の表面層に低抵抗領域１５ｇが設けられている。また第２上部障壁層１５-2は、第１上部障壁層１５-1に対して格子整合し、かつ低抵抗領域１５ｇに含まれる不純物の拡散速度が低い化合物半導体材料を用いて構成されているところが特徴的である。尚、第２上部障壁層１５-2のバンドギャップは、第１上部障壁層１５-1のバンドギャップと一致している必要はなく、半導体装置１-2の特性に影響のない範囲であれば特に制限はない。
【００８３】
以上のような第２上部障壁層１５-2は、第１上部障壁層１５-1がＡｌＧａＡｓ混晶からなる場合、例えばＧａＡｓにより構成される。これにより、低抵抗領域１５ｇを構成するｐ型不純物としての亜鉛（Ｚｎ）の第２上部障壁層１５-2への拡散速度が抑えられ、第１上部障壁層１５-1を構成するＡｌＧａＡｓ混晶の中に亜鉛（Ｚｎ）を拡散させる場合よりも高精度に低抵抗領域１５ｇを形成される。
【００８４】
尚、第２上部障壁層１５-2は、不純物が添加されていないか、低濃度のｎ型不純物を含有していても良い。
【００８５】
［低抵抗領域１５ｇ］
低抵抗領域１５ｇは、第１実施形態と同様の構成であるが、本第２実施形態においては先に述べたように第２上部障壁層１５-2の表面層に設けられているところが特徴的である。
【００８６】
［バンド構造］
図８は、上記構成の半導体装置１-2のエネルギーバンド構成図であり、ゲート電圧Ｖｇ＝０Ｖ程度を印加したオフ動作時のものである。尚、このエネルギーバンド構成図は、下部障壁層１３および第１上部障壁層１５-1をＡｌ0.2-Ｇａ0.8Ａｓ混晶によりそれぞれ構成し、第２上部障壁層をＧａＡｓ混晶によって構成し、チャネル層１４をＩｎ0.2Ｇａ0.8Ａｓ混晶により構成した場合について表している。
【００８７】
図８に示すように、上記構成の半導体装置１-2も、第１実施形態の半導体装置と同様にバンドギャップの狭いチャネル層１４を、これよりもバンドギャップの広い下部障壁層１３と第１上部障壁層１５-1とで挟んだ構成である。このため、チャネル層１４は、下部障壁層１３および第１上部障壁層１５-1のキャリア供給領域１３ａ，１５ａからキャリアが供給された場合に、このキャリアが蓄積される二次電子ガス層となる。
【００８８】
また、チャネル層１４と第１上部障壁層１５-1とのヘテロ接合部において、キャリア走行側となるコンダクションバンドの不連続量ΔＥｃが十分に大きい（ここでは０．３１ｅＶ）。さらに、第１上部障壁層１５-1におけるコンダクションバンドエネルギーＥｃの極小点とチャネル層１４内におけるコンダクションバンドエネルギーＥｃとの差も十分に大きく（ここでは０．２０ｅＶ以上）なるように構成されている。このため、第１上部障壁層１５-1内に分布する電子数はチャネル層１４内に分布する電子数に比べて無視できる程度に少なくなっている。
【００８９】
＜第２実施形態の半導体装置の動作＞
このような構成を有する半導体装置１-2は、第１実施形態の半導体装置と同様に動作する。
【００９０】
＜第２実施形態の半導体装置の製造方法＞
このような構成を有する半導体装置１-2の製造は、第１実施形態の半導体装置の製造手順においてチャネル層１４上に、第１上部障壁層１５-1と第２上部障壁層１５-2とをこの順にエピタキシャル成長させる工程のみ異なる。ただし低抵抗領域１５ｇの形成は、例えばＧａＡｓ混晶からなる第２上部障壁層１５-2に対して、ｐ型不純物である亜鉛（Ｚｎ）を拡散させることによって行われる。
【００９１】
＜第２実施形態の半導体装置の効果＞
以上説明した半導体装置１-2は、不純物を含有しないかまたは低濃度のｎ型の第２上部障壁層１５-2中にｐ型の低抵抗領域１５ｇを設けた構成において、この上部にゲート絶縁膜１８を介してゲート電極１９を設けている。このため第１実施形態の半導体装置と同様に、ゲート電極１９に順方向電圧を印加した場合のゲートリーク電流を防止して、最大ドレイン電流Ｉｄｍａｘの向上を図ること、さらには素子サイズの縮小およびこの素子に対する寄生容量の低減を図ることが可能になる。
【００９２】
以上に加えて特に本第２実施形態の半導体装置１-2は、ｐ型不純物を含む低抵抗領域１５ｇが形成される上部障壁層を、第１上部障壁層１５-1と第２上部障壁層１５-2との積層構造としている。これにより、第１上部障壁層１５-1としてチャネル層１４とのバンドギャップ差が大きい材料を選択する一方、第２上部障壁層１５-2としてバンドギャップを考慮せずにｐ型不純物の拡散速度が遅い材料を選択することができる。これにより、第２上部障壁層１５-2に対してのｐ型不純物の拡散制御性が向上し、ｐ型不純物濃度の深さプロファイルおよびｐ型不純物の横方向への拡散が高精度に制御された低抵抗領域１５ｇを得ることが可能になる。この結果、ゲート電極１９からチャネル層１４までの間隔を高精度に縮小することができ、ゲート電圧によるオン抵抗Ｒｏｎの低減効果を向上させることが可能である。これによっても、最大ドレイン電流Ｉｄｍａｘの向上、素子サイズ縮小、およびこの素子に対する寄生容量の低減を図る効果を期待できる。さらに、低抵抗領域１５ｇの深さが高精度で制御されることから、低抵抗領域１５ｇからチャネル層１４までの間隔を高精度に設定する事ができ、閾値電圧、オン抵抗Ｒｏｎ、最大ドレイン電流Ｉｄｍａｘの安定化を図ることが可能である。
【００９３】
≪３．第３実施形態≫
（障壁層が高抵抗領域のみで構成された例）
図９は第３実施形態の半導体装置の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第３実施形態の半導体装置の構成を説明する。
【００９４】
＜第３実施形態の半導体装置の構成＞
図９に示す本第３実施形態の半導体装置１-3が、図１を用いて説明した第１実施形態の半導体装置と異なるところは、下部障壁層１３-3および上部障壁層１５-3がキャリア供給領域を有しておらず、チャネル層１４’にｎ型不純物が含有されているところにある。他の構成は第１実施形態と同様である。よって、第１実施形態と同一の構成要素には同一の符号を付し、本第実施形態での詳細な説明は省略する。
【００９５】
［下部障壁層１３-3，上部障壁層１５-3］
すなわち下部障壁層１３-3および上部障壁層１５-3は、それぞれが接する層に対して良好に格子整合する各化合物半導体材料を用いて構成される。これらの各化合物半導体材料は、チャネル層１４との接合部におけるキャリア走行側のエネルギー帯が、チャネル層１４よりも当該チャネル層内真性フェルミ準位から遠い化合物半導体で構成されたものである。以上は、他の実施形態と同様である。
【００９６】
一方、これらの下部障壁層１３-3および上部障壁層１５-3は、ｎ型不純物を含有するキャリア供給領域を備えず、膜厚方向の全領域が高抵抗領域からなる単層構造として構成されているところが特徴的である。ここで下部障壁層１３-3は、ｎ型またはｐ型の高抵抗領域として構成される。一方、上部障壁層１５-3は、ｎ型の高抵抗領域として構成されている。このような下部障壁層13−３および上部障壁層15−３は、不純物濃度が１×１０17個／ｃｍ３以下、比抵抗が１×１０-2Ωｃｍ以上であることが好ましい。
【００９７】
このような構成において、ｐ型の低抵抗領域１５ｇは、ｎ型の高抵抗領域として構成された上部障壁層１５-3の表面層に設けられている。
【００９８】
［チャネル層１４’］
チャネル層１４’は、下部障壁層１３-3および上部障壁層１５-3に対して良好に格子整合する化合物半導体材料を用いて構成される。この各化合物半導体材料は、下部障壁層１３-3および上部障壁層１５-3との各ヘテロ接合部におけるキャリア走行側のエネルギー帯が、下部障壁層１３-3および上部障壁層１５-3を構成する各化合物半導体材料におけるキャリア走行側のエネルギー帯よりも、チャネル層内真性フェルミ準位に近い化合物半導体を用いて構成されていることとする。以上は他の実施形態と同様である。
【００９９】
一方、このチャネル層１４’は、キャリア（例えばここでは電子）を供給する不純物として、ｎ型不純物を含有しているところが特徴的である。チャネル層１４’に含有されるｎ型不純物の濃度は、この半導体装置１-3においての最大ドレイン電流Ｉｄｍａｘに応じて適宜決定される。ここでは、例えば２．０×１０18個／ｃｍ３程度のｎ型不純物がチャネル層１４’に添加されていることとする。
【０１００】
＜第３実施形態の半導体装置の動作および製造方法＞
以上のような構成を有する半導体装置１-3は、第１実施形態の半導体装置と同様に動作する。またこの半導体装置１-3は、第１実施形態の半導体装置の製造手順においてキャリア供給領域を形成する工程を省くことによって製造される。
【０１０１】
＜第３実施形態の半導体装置の効果＞
以上説明した構成の半導体装置１-3は、ｎ型の高抵抗領域として構成された上部障壁層１５-3の表面層に、ｐ型の低抵抗領域１５ｇが設けられ、この上部にゲート絶縁膜１８を介してゲート電極１９を設けた構成である。このため、第１実施形態の半導体装置と同様に、ゲートリーク電流を防止して、最大ドレイン電流Ｉｄｍａｘの向上を図ること、さらには素子サイズを縮小すること、およびこの素子に対する寄生容量の低減を図ることが可能になる。
【０１０２】
以上に加えて、特に本第３実施形態の半導体装置１-3は、チャネル層１４’にｎ型不純物を含有させ、下部障壁層１３-3および上部障壁層１５-3からキャリア供給領域を省いて高抵抗領域の単層構造とした構成である。このため、より簡単な構成により、第１の実施の形態に係る半導体装置と同等の効果を得ることができる。
【０１０３】
また、最大ドレイン電流Ｉｄｍａｘを大きくするためにチャネル層１４’のｎ型不純物濃度を大きくしても、下部障壁層１３-3および上部障壁層１５-3の不純物濃度は低いので、電子が下部障壁層１３-3および上部障壁層１５-3内に蓄積して走行することはない。したがって、これによる相互コンダクタンスＧｍの劣化を防止することができる。
【０１０４】
≪４．第４実施形態≫
（障壁層内のキャリア供給領域と低抵抗領域とを接合させた例）
図１０は第４実施形態の半導体装置の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第４実施形態の半導体装置の構成を説明する。
【０１０５】
＜第４実施形態の半導体装置の構成＞
図１０に示す本第４実施形態の半導体装置１-4が、図１を用いて説明した第１実施形態の半導体装置と異なるところは、上部障壁層１５-4の表面層に設けられたｐ型の低抵抗領域１５ｇが、キャリア供給領域１５ａに接して配置されているところにある。他の構成は第１実施形態と同様である。よって、第１実施形態と同一の構成要素には同一の符号を付し、本第実施形態での詳細な説明は省略する。
【０１０６】
すなわち、上部障壁層１５-4において、その表面層に設けられたｐ型の低抵抗領域１５ｇの深さは、上部障壁層１５-4の最上層を構成する高抵抗領域１５ｂ’の膜厚と一致している。そしてｐ型の低抵抗領域１５ｇは、ｎ型不純物を含有するｎ型のキャリア供給領域１５ａに接合して設けられている。
【０１０７】
＜第４実施形態の半導体装置の動作および製造方法＞
以上のような構成を有する半導体装置１-4は、第１実施形態の半導体装置と同様に動作する。またこの半導体装置１-4の製造は、第１実施形態の半導体装置の製造手順において上部障壁層１５-4の最上層を構成する高抵抗領域１５ｂ’を、後に形成するｐ型の低抵抗領域１５ｇの深さに合わせた膜厚で成膜すれば良い。
【０１０８】
＜第４実施形態の半導体装置の効果＞
以上説明した構成の半導体装置１-4は、第１実施形態と同様に、不純物を含有しないかまたは低濃度のｎ型の高抵抗領域１５ｂ’中にｐ型の低抵抗領域１５ｇを設け、この上部にゲート絶縁膜１８を介してゲート電極１９を設けた構成である。このため、第１実施形態の半導体装置と同様に、ゲートリーク電流を防止して、最大ドレイン電流Ｉｄｍａｘの向上を図ること、さらには素子サイズを縮小すること、およびこの素子に対する寄生容量の低減を図ることが可能になる。
【０１０９】
以上に加えて、特に本第４実施形態の半導体装置１-4は、ｐ型の低抵抗領域１５ｇをキャリア供給領域１５ａに接して設けた構成であるため、ｐ型の低抵抗領域１５ｇとチャネル層１４との間の距離を短くすることができる。これにより、ゲート電圧によるチャネル層１４内ポテンシャルの制御性を高めることが可能であり、これによっても最大ドレイン電流Ｉｄｍａｘの向上、素子サイズ縮小、およびこの素子に対する寄生容量の低減を図る効果を期待できる。さらに低抵抗領域１５ｇからチャネル層１４までの間隔を狭くすることができるため、閾値電圧を比較的高い値に設定する事が可能となる。
【０１１０】
さらに、ｐ型の低抵抗領域１５ｇに対して、キャリア供給領域１５ａの不純物濃度が比較的高い条件においては、キャリア供給領域１５ａ内へ拡散した亜鉛（ｐ型不純物）はキャリア供給領域１５ａ内の不純物により打ち消される。このため、亜鉛（Ｚｎ）のようなｐ型の不純物の拡散によって形成されるｐ型の低抵抗領域１５ｇの深さと、最上層のｎ型の高抵抗領域１５ｂ’の膜厚とを等しくすることができる。これにより、ｐ型の低抵抗領域１５ｇの深さが、キャリア供給領域１５ａ上の高抵抗領域１５ｂ’の膜厚によって高精度に制御され、薄い低抵抗領域１５ｇを精度良く形成することが可能である。またこのことからも、ｐ型の低抵抗領域１５ｇとチャネル層１４との間の距離を短くし、ゲート電圧によるチャネル層１４内ポテンシャルの制御性を高めることが可能である。
【０１１１】
尚、本第４実施形態では、第１実施形態で図１を用いて説明した構成において、ｐ型の低抵抗領域１５ｇをキャリア供給領域１５ａに接して配置した構成を説明した。しかしながら、本第４実施形態は、第１実施形態への適用に限定されることはなく、第２実施形態と組み合わせることも可能である。この場合、図７を用いて説明した第２実施形態の構成において、第２上部障壁層１５-2の表面層に設けられたｐ型の低抵抗領域１５ｇを、第１上部障壁層１５-1内のキャリア供給領域１５ａに接するように設ける。このような構成であっても、第２上部障壁層１５-2内におけるｐ型の低抵抗領域１５ｇの横方向の広がりを高精度に制御することが可能である。
【０１１２】
≪５．第５実施形態≫
（障壁層内のキャリア供給領域と低抵抗領域との間を低抵抗とした例）
図１１は第５実施形態の半導体装置の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第５実施形態の半導体装置の構成を説明する。
【０１１３】
＜第５実施形態の半導体装置の構成＞
図１１に示す本第５実施形態の半導体装置１-5が、図１を用いて説明した第１実施形態の半導体装置と異なるところは、上部障壁層１５-5の最上層を、高抵抗領域に換えて低抵抗領域１５ｂ”で構成したところにあり、他の構成は第１実施形態と同様である。よって、第１実施形態と同一の構成要素には同一の符号を付し、本第実施形態での詳細な説明は省略する。
【０１１４】
すなわち、上部障壁層１５-5において、その表面層に設けられた低抵抗領域１５ｂ”は、ｎ型の不純物を含有して低抵抗に構成されており、この表面層にｐ型の低抵抗領域１５ｇが設けられている。
【０１１５】
＜第５実施形態の半導体装置の動作および製造方法＞
以上のような構成を有する半導体装置１-5は、第１実施形態の半導体装置と同様に動作する。またこの半導体装置１-5の製造は、第１実施形態の半導体装置の製造手順において上部障壁層１５-5の最上層としてｎ型不純物を含有する低抵抗領域１５ｂ”をエピタキシャル成長させれば良い。
【０１１６】
＜第５実施形態の半導体装置の効果＞
以上説明した構成の半導体装置１-5は、上部障壁層１５-5の最上層を構成するｎ型の低抵抗領域１５ｂ”内にｐ型の低抵抗領域１５ｇが設けられ、この上部にゲート絶縁膜１８を介してゲート電極１９を設けた構成である。このため、第１実施形態の半導体装置と同様に、ゲートリーク電流を防止して、最大ドレイン電流Ｉｄｍａｘの向上を図ること、さらには素子サイズを縮小すること、およびこの素子に対する寄生容量の低減を図ることが可能になる。
【０１１７】
以上に加えて、特に本第５実施形態の半導体装置１-5は、ｐ型の低抵抗領域１５ｇをｎ型の低抵抗領域１５ｂ”内に設けた構成としたことで、チャネル層１４のシートキャリア密度を高くすることができ、チャネル抵抗およびアクセス抵抗を低くすることができる。この結果、オン抵抗Ｒｏｎを小さくする事ができ、さらに最大ドレイン電流Ｉｄｍａｘを高くする効果を期待できる。
【０１１８】
尚、本第５実施形態では、第１実施形態で図１を用いて説明した構成において、ｐ型の低抵抗領域１５ｇを囲む高抵抗領域をｎ型の低抵抗領域１５ｂ”に変更した構成を説明した。しかしながら本第５実施形態は、第１実施形態への適用に限定されることはなく、第２〜第４実施形態と組み合わせることも可能である。この場合、第２〜第４実施形態において、ｐ型の低抵抗領域１５ｇを囲む領域を、これとは逆導電型（ｎ型）の低抵抗領域とすれば良い。これにより、第２〜第４実施形態の効果と合わせて、さらに本第５実施形態と同様の効果を得ることが可能になる。
【０１１９】
≪６．第６実施形態≫
（障壁層とソース電極およびドレイン電極との間にキャップ層を設けた例）
図１２は第６実施形態の半導体装置の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第６実施形態の半導体装置の構成を説明する。
【０１２０】
＜第６実施形態の半導体装置の構成＞
図１２に示す本第６実施形態の半導体装置１-6が、図１を用いて説明した第１実施形態の半導体装置と異なるところは、上部障壁層１５とソース電極１７ｓ／ドレイン電極１７ｄ間に、キャップ層２１を設けたところにある。キャップ層２１は、低抵抗領域１５ｇとは逆導電型の不純物を含有する層として設けられている。他の構成は第１実施形態と同様である。よって、第１実施形態と同一の構成要素には同一の符号を付し、本第実施形態での詳細な説明は省略する。
【０１２１】
キャップ層２１は、上部障壁層１５とソース電極１７ｓ／ドレイン電極１７ｄとの間に、低抵抗領域１５ｇとは逆導電型の不純物（ここではｎ型の不純物）を含有する層として設けられている。このようなキャップ層２１は、上部障壁層１５に対して格子整合する化合物半導体材料を用いて構成されていれば良く、上部障壁層１５のバンドギャップと一致している必要はない。ただし、極端にバンドギャップが異なると、接合部にポテンシャルの障壁ができるため、オーミック接合における抵抗が高くなるおそれがある。したがって、キャップ層２１のバンドギャップは、下地となる上部障壁層１５のバンドギャップに対して、半導体装置１-6の特性に影響のない程度の範囲で一致させることする。以上のようなキャップ層２１は、上部障壁層１５がＡｌＧａＡｓ混晶からなる場合、例えばｎ型の不純物を含有するＧａＡｓにより構成されていることとする。
【０１２２】
＜第６実施形態の半導体装置の動作および製造方法＞
以上のような構成を有する半導体装置１-6は、第１実施形態の半導体装置と同様に動作する。またこの半導体装置１-6の製造は、第１実施形態の半導体装置の製造手順において、上部障壁層１５の成膜に続けてキャップ層２１となるｎ型ＧａＡｓ層をエピタキシャル成長させる工程を行う。次に、ボロンのイオン注入によって高抵抗化された非活性領域を素子分離として形成し、その後ｎ型ＧａＡｓ層をパターンエッチングしてキャップ層２１を形成し、次に絶縁膜１６の成膜と、これ以降の工程を行えば良い。
【０１２３】
＜第６実施形態の半導体装置の効果＞
以上説明した構成の半導体装置１-6は、第１実施形態の半導体装置と同様に、不純物を含有しないかまたは低濃度のｎ型の高抵抗領域１５ｂ’中にｐ型の低抵抗領域１５ｇを設け、この上部にゲート絶縁膜１８を介してゲート電極１９を設けた構成である。このため、第１実施形態の半導体装置と同様に、ゲートリーク電流を防止して、最大ドレイン電流Ｉｄｍａｘの向上を図ること、さらには素子サイズを縮小すること、およびこの素子に対する寄生容量の低減を図ることが可能になる。
【０１２４】
以上に加えて、特に本第６実施形態の半導体装置１-6は、上部障壁層１５とソース電極１７ｓ／ドレイン電極１７ｄとの間に、化合物半導体からなるキャップ層２１を設けた構成である。このため、キャップ層２１直下のチャネル層１４のシートキャリア密度を高くすることができ、チャネル抵抗およびアクセス抵抗を低くすることができる。この結果、オン抵抗Ｒｏｎを小さくする事ができ、さらに最大ドレイン電流Ｉｄｍａｘを高くする効果を期待できる。
【０１２５】
尚、本第６実施形態では、第１実施形態で図１を用いて説明した構成において、上部障壁層１５とソース電極１７ｓ／ドレイン電極１７ｄ間に、低抵抗領域１５ｇとは逆導電型の不純物を含有する層としてギャップ２１を設けた構成を説明した。しかしながら本第６実施形態は、第１実施形態への適用に限定されることはなく、第２〜第５実施形態と組み合わせることも可能である。この場合、第２〜第５実施形態にける上部障壁層（または第２上部障壁層）とソース電極１７ｓ／ドレイン電極１７ｄ間に、ｐ型の低抵抗領域１５ｇとは逆導電型のｎ型不純物を含有する層とキャップ層２１を設ければ良い。これにより、第２〜第５実施形態の効果と合わせて、さらに本第６実施形態と同様の効果を得ることが可能になる。
【０１２６】
≪７．第７実施形態≫
（障壁層の全面をゲート絶縁膜で覆った例）
図１３は第７実施形態の半導体装置の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第７実施形態の半導体装置の構成を説明する。
【０１２７】
＜第７実施形態の半導体装置の構成＞
図１３に示す本第７実施形態の半導体装置１-7が、図１を用いて説明した第１実施形態の半導体装置と異なるところは、上部障壁層１５の表面全体をゲート絶縁膜１８で覆い、下層の絶縁膜（１６）を除去したところにあり、他の構成は第１実施形態と同様である。よって、第１実施形態と同一の構成要素には同一の符号を付し、本第実施形態での詳細な説明は省略する。
【０１２８】
すなわち上部障壁層１５の表面は、全面がゲート絶縁膜１８で覆われている。このゲート絶縁膜１８に対して、上部障壁層１５に設けた低抵抗領域１５ｇを挟む位置で、低抵抗領域１５ｇに重ならない位置に、上部障壁層１５の高抵抗領域１５ｂ’に達するソース開口１８ｓ／ドレイン開口１８ｄが設けられている。上部障壁層１５の上部には、このソース開口１８ｓ／ドレイン開口１８ｄを介して高抵抗領域１５ｂ’に接続されたソース電極１７ｓおよびドレイン電極１７ｄが設けられている。
【０１２９】
＜第７実施形態の半導体装置の動作＞
このような構成を有する半導体装置１-7は、第１実施形態の半導体装置と同様に動作する。
【０１３０】
＜第７実施形態の半導体装置の製造方法＞
次に、上述した構成の半導体装置１-7の製造方法の一例を、図１４および図１５の断面工程図に基づいて説明する。
【０１３１】
［図１４Ａ］
先ず図１４Ａに示すように、第１実施形態において図５Ａを用いて説明したと同様の手順で、基板１１上に、バッファ層１２、下部障壁層１３、チャネル層１４、および上部障壁層１５をこの順にエピタキシャル成長させ、さらにここでの図示を省略した素子分離を行う。
【０１３２】
その後、上部障壁層１５の最上層の高抵抗領域１５ｂ’上に、ＧａＡｓからなるキャップ層２３をエピタキシャル成長させる。
【０１３３】
［図１４Ｂ］
その後、図１４Ｂに示すように、キャップ層２３上に絶縁膜２５を成膜し、この絶縁膜２５をパターンエッチングすることにより、キャップ層２３の表面を露出するゲート開口２５ｇを絶縁膜２５に形成する。
【０１３４】
［図１５Ａ］
次に図１５Ａに示すように、ゲート開口２５ｇの底部に露出するキャップ層２３の表面層からのｐ型不純物の導入により、キャップ層２３から上部障壁層１５の高抵抗領域１５ｂ’の表面層に低抵抗領域１５ｇを形成する。ここでは、キャリア供給領域１５ａに達することのない位置、すなわち高抵抗領域１５ｂ’内の表面層のみに、ｐ型不純物である亜鉛（Ｚｎ）を拡散させて低抵抗領域１５ｇを形成する。亜鉛（Ｚｎ）の拡散は、例えば６００℃程度の温度での亜鉛化合物気体を用いた気相拡散によって行う。
【０１３５】
［図１５Ｂ］
その後、図１５Ｂに示すように、絶縁膜２５とキャップ層２３とをエッチング除去し、上部障壁層１５の最上層を構成する高抵抗領域１５ｂ’と、この表面層にｐ型不純物を導入した低抵抗領域１５ｇとを残す。
【０１３６】
以上の後には、図１３に示したように、低抵抗領域１５ｇが形成された上部障壁層１５の上部にゲート絶縁膜１８を成膜する。次に、ゲート絶縁膜１８において低抵抗領域１５ｇを挟む位置に、ソース開口１８ｓおよびドレイン開口１８ｄを形成し、さらにソース開口１８ｓ／ドレイン開口１８ｄを介して高抵抗領域１５ｂ’に接続されたソース電極１７ｓ／ドレイン電極１７ｄを形成する。またゲート絶縁膜１８上には、低抵抗領域１５ｇの上方に重なる位置に、ゲート電極１９を形成し、半導体装置１-7を完成させる。
【０１３７】
＜第７実施形態の半導体装置の効果＞
以上説明した構成の半導体装置１-7は、第１実施形態の半導体装置と同様に、不純物を含有しないかまたは低濃度のｎ型の高抵抗領域１５ｂ’中にｐ型の低抵抗領域１５ｇを設け、この上部にゲート絶縁膜１８を介してゲート電極１９を設けた構成である。このため、第１実施形態の半導体装置と同様に、ゲートリーク電流を防止して、最大ドレイン電流Ｉｄｍａｘの向上を図ること、さらには素子サイズを縮小すること、およびこの素子に対する寄生容量の低減を図ることが可能になる。
【０１３８】
また特に本第７実施形態の製造方法では、図１５Ａを用いて説明したように、上部障壁層１５に低抵抗領域１５ｇを形成する際、キャップ層２３を介して上部障壁層１５における高抵抗領域１５ｂ’にｐ型不純物である亜鉛（Ｚｎ）を拡散させている。このため、高抵抗領域１５ｂ’におけるｐ型不純物の拡散深さを小さくすることができ、このｐ型不純物を高抵抗領域１５ｂ’に拡散させてなる低抵抗領域１５ｇを浅く形成することが容易になる。つまり、キャップ層２３を介さずに高抵抗領域１５ｂに対して直接的な拡散を行う低抵抗領域１５ｇの形成手法では、５０ｎｍ以下程度の不純物領域の形成は困難であったが、この手法を用いることで、極浅い低抵抗領域１５ｇの形成が可能になる。
【０１３９】
尚、本第７実施形態では、第１実施形態で説明した構成において、下層の絶縁膜（１６）を除去し、上部障壁層１５の表面全体をゲート絶縁膜１８で覆った構成を説明した。しかしながら、本第７実施形態は、第２〜第６実施形態で説明した構成において、下層の絶縁膜（１６）を除去し、上部障壁層１５の表面全体をゲート絶縁膜１８で覆った構成とすることもできる。また本第７実施形態で説明した製造方法は、第1〜第５実施形態で説明したように、ゲート絶縁膜１８とは別に絶縁膜１６を設けた構成の半導体装置の製造にも同様に適用することが可能である。この場合、図１５Ａを用いて説明したように、低抵抗領域１５ｇを形成してキャップ層２３を除去した後に、図５Ｂを用いて説明したと同様に絶縁膜１６を形成し、さらにゲート絶縁膜１８を形成すれば良く、同様の効果を得ることが可能である。
【０１４０】
また、本第７実施形態で説明した方法においては、図１５Ｂで説明したように低抵抗領域１５ｇを形成した後に絶縁膜２５およびキャップ層２３を除去する手順とした。しかしながら、絶縁膜２５およびキャップ層２３をそのまま残し、この上部にゲート絶縁膜１８を形成することにより、図１２を用いて説明した第６実施形態の半導体装置１-6を得ることができ、同様の効果を得ることが可能である。
【０１４１】
≪８．第８実施形態≫
（低抵抗領域をゲート電極で覆った例）
図１６は第８実施形態の半導体装置の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第８実施形態の半導体装置の構成を説明する。
【０１４２】
＜第８実施形態の半導体装置の構成＞
図１６に示す本第８実施形態の半導体装置１-8が、図１を用いて説明した第１実施形態の半導体装置と異なるところは、上部障壁層１５の表面全体をゲート絶縁膜１８で覆い、下層の絶縁膜（１６）を除去したところ、およびゲート電極１９’のゲート長Ｌｇにある。他の構成は第１実施形態と同様である。よって、第１実施形態と同一の構成要素には同一の符号を付し、本第実施形態での詳細な説明は省略する。
【０１４３】
すなわち上部障壁層１５の表面は、全面がゲート絶縁膜１８で覆われている。このゲート絶縁膜１８に対して、上部障壁層１５に設けた低抵抗領域１５ｇを挟む位置で、低抵抗領域１５ｇに重ならない位置に、上部障壁層１５の高抵抗領域１５ｂ’に達するソース開口１８ｓ／ドレイン開口１８ｄが設けられている。上部障壁層１５の上部には、このソース開口１８ｓ／ドレイン開口１８ｄを介して高抵抗領域１５ｂ’に接続されたソース電極１７ｓおよびドレイン電極１７ｄが設けられている。これは、図１３を用いて説明した第７実施形態と同様である。
【０１４４】
またゲート電極１９’は、低抵抗領域１５ｇの上部を完全に覆う形状を有しているところが特徴的である。このゲート電極１９’は、ソース電極１７ｓ−ドレイン電極１７ｄ間方向の長さ、すなわちゲート長Ｌｇが、低抵抗領域１５ｇの長さＬよりも大きく設定されている。ここで、ゲート電極１９’のゲート長Ｌｇは、詳しくはゲート絶縁膜１８のみを介して上部障壁層１５上に配置されている部分の長さであって、実効的なゲート長さであることとする。
【０１４５】
＜第８実施形態の半導体装置の動作＞
このような構成を有する半導体装置１-8は、第１実施形態の半導体装置と同様に動作する。
【０１４６】
＜第８実施形態の半導体装置の製造方法＞
次に、上述した構成の半導体装置１-8の製造方法は、第７実施形態において図１４および図１５の断面工程図を用いて説明した手順と同様に行われ、ゲート電極１９’の形状（ゲート長さＬｇ）のみが異なる。
【０１４７】
＜第８実施形態の半導体装置の効果＞
以上説明した構成の半導体装置１-8は、第１実施形態の半導体装置と同様に、不純物を含有しないかまたは低濃度のｎ型の高抵抗領域１５ｂ’中にｐ型の低抵抗領域１５ｇを設け、この上部にゲート絶縁膜１８を介してゲート電極１９’を設けた構成である。このため、第１実施形態の半導体装置と同様に、ゲートリーク電流を防止して、最大ドレイン電流Ｉｄｍａｘの向上を図ること、さらには素子サイズを縮小すること、およびこの素子に対する寄生容量の低減を図ることが可能になる。
【０１４８】
以上に加えて、特に本第８実施形態の半導体装置１-8は、ゲート電極１９’が低抵抗領域１５ｇの上部を完全に覆う形状を有している。このため、ゲート電極１９’にゲート電圧（正電圧）を印加する際に、ｐ型の低抵抗領域１５ｇを完全に空乏化させることが容易となる。すなわちオン動作時にチャネル層１４内ゲート端部におけるキャリア欠乏領域の発生を防ぐことができ、寄生抵抗の増加を抑えることができる。この結果、オン抵抗Ｒｏｎを小さくする事ができ、さらに最大ドレイン電流Ｉｄｍａｘを高くする効果を期待できる。
【０１４９】
尚、本第８実施形態の半導体装置の構成は、第1〜第５実施形態で説明したように、ゲート絶縁膜１８とは別に絶縁膜１６を設けた構成の半導体装置と組み合わせることも可能である。この場合の製造方法は、低抵抗領域１５ｇを形成してキャップ層２３を除去した後に、図５Ｂを用いて説明したと同様に絶縁膜１６を形成してこれにゲート開口１６ｇを形成する際、低抵抗領域１５ｇの長さＬを超える開口長さのゲート開口１６ｇを形成すれば良い。その後は、ゲート絶縁膜１８を形成し、さらにソース電極１７ｓ／ドレイン電極１７ｄおよびゲート電極１９’を形成する。
【０１５０】
≪９．第９実施形態≫
（障壁層の上部に低抵抗領域を積層させた例）
図１７は第９実施形態の半導体装置の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第９実施形態の半導体装置の構成を説明する。
【０１５１】
＜第９実施形態の半導体装置の構成＞
図１７に示す本第９実施形態の半導体装置１-9が、図１を用いて説明した第１実施形態の半導体装置と異なるところは、上部障壁層が第１上部障壁層１５-1と第２上部障壁層１５-2’との積層構造となっているところにある。また、積層構造の上部障壁層の表面全面をゲート絶縁膜１８で覆い、下層の絶縁膜（１６）を除去したところにあり、他の構成は同様である。よって、第１実施形態と同一の構成要素には同一の符号を付し、本第実施形態での詳細な説明は省略する。
【０１５２】
第１上部障壁層１５-1は、チャネル層１４に接して設けられる層であり、第１実施形態の上部障壁層（１５）と同様に構成されたものである。ただし、第１上部障壁層１５-1は、全領域がキャリア供給領域１５ａとして構成されていても良く、さらに低抵抗領域が設けられていない点において、第１実施形態における上部障壁層とは異なる。
【０１５３】
また特に第２上部障壁層１５-2'は、第１上部障壁層１５-1を介してチャネル層１４の上部にパターン形成された層であって、第１上部障壁層１５-1と共に上部障壁層を構成している。この第２上部障壁層１５-2’は、全ての領域が、ｐ型不純物を含有する低抵抗領域１５ｇ’として構成されている。
【０１５４】
このような第２上部障壁層１５-2’は、第１上部障壁層１５-1に対して格子整合する化合物半導体材料を用いて構成されており、第１上部障壁層１５-1のバンドギャップと一致している必要はない。
【０１５５】
以上のような第２上部障壁層１５-2’は、例えば第１上部障壁層１５-1と同様のＡｌＧａＡｓ混晶からなり、ｐ型不純物としてベリリウム（Ｂｅ），炭素（Ｃ），マグネシウム（Ｍｇ）、および亜鉛（Ｚｎ）からなるうちの少なくとも１種を含有している。
【０１５６】
またこのような第２上部障壁層１５-2’および第１上部障壁層１５-1上の全面は、ゲート絶縁膜１８で覆われている。このゲート絶縁膜１８に対して、低抵抗領域を構成する第２上部障壁層１５-2’を挟む位置に、第１上部障壁層１５-1に達するソース開口１８ｓ／ドレイン開口１８ｄが設けられている。第１上部障壁層１５-1の上部には、このソース開口１８ｓ／ドレイン開口１８ｄを介して、第１上部障壁層１５-1の高抵抗領域１５ｂ’に接続されたソース電極１７ｓおよびドレイン電極１７ｄが設けられている。
【０１５７】
またゲート電極１９’は、ゲート絶縁膜１８を介して第２上部障壁層１５-2'の上部および側面を覆う状態で、低抵抗領域（１５ｇ）としての第２上部障壁層１５-2'の長さよりも大きく形成されている。尚、ゲート電極１９’は、低抵抗領域１５ｇ’としての第２上部障壁層１５-2'の上部のみに積層して設けても良い。
【０１５８】
＜第９実施形態の半導体装置の動作＞
このような構成を有する半導体装置１-9は、第１実施形態の半導体装置と同様に動作する。
【０１５９】
＜第９実施形態の半導体装置の製造方法＞
次に、上述した構成の半導体装置１-9の製造方法の一例を、図１８の断面工程図に基づいて説明する。
【０１６０】
［図１８Ａ］
先ず図１８Ａに示すように、基板１１上に、バッファ層１２、下部障壁層１３、チャネル層１４、および第１上部障壁層１５-1をこの順にエピタキシャル成長させる。ここまでの工程は、第１実施形態において図５Ａを用いて説明したと同様の手順で行う。その後引き続き、第１上部障壁層１５-1の上部に、例えばベリリウム，炭素，マグネシウムおよび亜鉛からなるうちの少なくとも１種をｐ型不純物として添加したＡｌＧａＡｓ（Ａｌ0.2Ｇａ0.8Ａｓ混晶）層をエピタキシャル成長させて第２上部障壁層１５-2'を形成する。次いで、ボロンのイオン注入を行って高抵抗化された非活性領域を形成し、ここでの図示を省略した素子分離とする。
【０１６１】
［図１８Ｂ］
次に図１８Ｂに示すように、第２上部障壁層１５-2'上においてｐ型の低抵抗領域となる予定領域上に、リソグラフィー法を適用してレジストパターン２７を形成する。次いで、このレジストパターン２７をマスクした異方性エッチングにより、第２上部障壁層１５-2'をｐ型の低抵抗領域１５ｇ’としてパターニングする。パターニング終了後にはレジストパターン２７を除去する。
【０１６２】
以上の後には、図１７に示したように、低抵抗領域１５ｇ’となる第２上部障壁層１５-2'を覆う状態で、第１上部障壁層１５-1上に、酸化アルミニウムからなるゲート絶縁膜１８を成膜する。次いで、ゲート絶縁膜１８を介して第２上部障壁層１５-2’上にゲート電極１９’をパターン形成し、さらにゲート絶縁膜１８にソース開口１８ｓ／ドレイン開口１８ｄを形成した後、ソース電極１７ｓ／ドレイン電極１７ｄを形成し、半導体装置１-9を完成させる。
【０１６３】
＜第９実施形態の半導体装置の効果＞
以上説明した構成の半導体装置１-9は、不純物を含有しないかまたは低濃度のｎ型の高抵抗領域１５ｂ’の上部にｐ型の低抵抗領域１５ｇ’となる第２上部障壁層１５-2’を設け、この上部にゲート絶縁膜１８を介してゲート電極１９’を設けた構成である。このため、第１実施形態の半導体装置と同様に、ゲートリーク電流を防止して、最大ドレイン電流Ｉｄｍａｘの向上を図ること、さらには素子サイズを縮小すること、およびこの素子に対する寄生容量の低減を図ることが可能になる。
【０１６４】
以上に加えて特に本第９実施形態の半導体装置１-9は、ｐ型の低抵抗領域１５ｇ’として、エピタキシャル成長により形成した第２上部障壁層１５-2'をパターニングしたものを用いた。これにより、低抵抗領域１５ｇ’は、厚さが高精度で制御されたものとなる。この結果、不純物の拡散によって形成された低抵抗領域を設けた構成と比較して、閾値電圧、オン抵抗Ｒｏｎ、最大ドレイン電流Ｉｄｍａｘの安定化を図ることが可能である。
【０１６５】
尚、本第９実施形態の半導体装置の構成は、第1〜第５実施形態で説明したように、ゲート絶縁膜１８とは別に絶縁膜１６を設けた構成の半導体装置と組み合わせることも可能である。この場合の製造方法は、図１８Ｂに示したように第２上部障壁層１５-2'からなる低抵抗領域１５ｇ’をパターン形成した後、図５Ｂを用いて説明したと同様に絶縁膜１６を形成してこれにゲート開口１６ｇする。その後、ゲート絶縁膜１８を形成し、さらにソース電極１７ｓ／ドレイン電極１７ｄおよびゲート電極１９’を形成する。
【０１６６】
≪１０．第１０実施形態≫
（低抵抗領域とは逆導電型のソース領域およびドレイン領域を設けた例）
図１９は第１０実施形態の半導体装置の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第１０実施形態の半導体装置の構成を説明する。
【０１６７】
＜第１０実施形態の半導体装置の構成＞
図１９に示す本第１０実施形態の半導体装置１-10が、図１を用いて説明した第１実施形態の半導体装置と異なるところは、上部障壁層が第１上部障壁層１５-1と第２上部障壁層１５-2”との積層構造となっているところにある。また、第１上部障壁層１５-1および第２上部障壁層１５-2”に、ｎ型のソース領域１５ｓ／ドレイン領域１５ｄが設けられ、積層構造の上部障壁層の表面全体をゲート絶縁膜１８で覆い、下層の絶縁膜（１６）を除去したところにあり、他の構成は同様である。よって、第１実施形態と同一の構成要素には同一の符号を付し、本第実施形態での詳細な説明は省略する。
【０１６８】
第１上部障壁層１５-1は、チャネル層１４に接して設けられる層であり、第１実施形態の上部障壁層（１５）と同様に構成されたものである。ただし、第１上部障壁層１５-1は、全領域がキャリア供給領域１５ａとして構成されていても良く、さらに低抵抗領域が設けられていない点において、第１実施形態における上部障壁層とは異なる。
【０１６９】
また特に第２上部障壁層１５-2”は、第１上部障壁層１５-1を介してチャネル層１４の上部に形成された層であって、第１上部障壁層１５-1と共に上部障壁層を構成している。この第２上部障壁層１５-2”は、ゲート電極１９の下部が、ｐ型不純物を含有する低抵抗領域１５ｇ”として構成されている。
【０１７０】
このような第２上部障壁層１５-2”は、第１上部障壁層１５-1に対して格子整合する化合物半導体材料を用いて構成されており、第１上部障壁層１５-1のバンドギャップと一致している必要はない。
【０１７１】
以上のような第２上部障壁層１５-2”は、例えば第１上部障壁層１５-1と同様のＡｌＧａＡｓ混晶からなる。そして特に、低抵抗領域１５ｇ”を構成する部分は、ｐ型不純物としてベリリウム（Ｂｅ），炭素（Ｃ），マグネシウム（Ｍｇ）、および亜鉛（Ｚｎ）からなるうちの少なくとも１種を含有している。
【０１７２】
また第１上部障壁層１５-1および第２上部障壁層１５-2”には、ゲート電極１９を挟む位置、すなわちｐ型の低抵抗領域１５ｇ”を挟む位置に、ｎ型不純物を含有する低抵抗な領域としてソース領域１５ｓ／ドレイン領域１５ｄが設けられている。これらのソース領域１５ｓ／ドレイン領域１５ｄは、第１上部障壁層１５-1内に設けたｎ型のキャリア供給領域１５ａに達している。
【０１７３】
またこのような第２上部障壁層１５-2”上の全面は、ゲート絶縁膜１８で覆われている。このゲート絶縁膜１８に対して、低抵抗領域１５ｇ”を挟んで配置されたソース領域１５ｓ／ドレイン領域１５ｄに達するソース開口１８ｓ／ドレイン開口１８ｄが設けられている。第２上部障壁層１５-2"の上部には、このソース開口１８ｓ／ドレイン開口１８ｄを介して、ソース領域１５ｓ／ドレイン領域１５ｄに接続されたソース電極１７ｓおよびドレイン電極１７ｄが設けられている。
【０１７４】
またゲート電極１９は、ゲート絶縁膜１８を介して第２上部障壁層１５-2”における低抵抗領域１５ｇ”の上部に設けられている。
【０１７５】
＜第１０実施形態の半導体装置の動作＞
このような構成を有する半導体装置１-10は、第１実施形態の半導体装置と同様に動作する。
【０１７６】
＜第１０実施形態の半導体装置の製造方法＞
次に、上述した構成の半導体装置１-10の製造方法の一例を、図２０の断面工程図に基づいて説明する。
【０１７７】
［図２０Ａ］
先ず図２０Ａに示すように、基板１１上に、バッファ層１２、下部障壁層１３、チャネル層１４、および第１上部障壁層１５-1をこの順にエピタキシャル成長させる。ここまでの工程は、第１実施形態において図５Ａを用いて説明したと同様の手順で行う。その後引き続き、第１上部障壁層１５-1の上部に、例えばベリリウム，炭素，マグネシウムおよび亜鉛からなるうちの少なくとも１種をｐ型不純物として添加したＡｌＧａＡｓ（Ａｌ0.2Ｇａ0.8Ａｓ混晶）層をエピタキシャル成長させて第２上部障壁層１５-2”を形成する。次いで、ボロンのイオン注入を行って高抵抗化された非活性領域を形成し、ここでの図示を省略した素子分離とする。
【０１７８】
［図２０Ｂ］
次に図２０Ｂに示すように、第２上部障壁層１５-2”上においてｐ型の低抵抗領域１５ｇ”となる予定領域上に、リソグラフィー法を適用してレジストパターン２９を形成する。次いで、このレジストパターン２９をマスクした不純物拡散により、ｐ型の第２上部障壁層１５-2”およびこの下部の第１上部障壁層１５-1の高抵抗領域１５ｂ’に、ｎ型の不純物を導入する。これにより、ｐ型の低抵抗領域１５ｇ”の両脇に、ｎ型のキャリア供給領域１５ａに達する、ｎ型のソース領域１５ｓ／ドレイン領域１５ｄを形成する。この不純物拡散は例えばイオン注入によって行う。不純物拡散後には、レジストパターン２９を除去する。
【０１７９】
以上の後には、図１９に示したように、ｐ型の低抵抗領域１５ｇ”およびｎ型のソース領域１５ｓ／ドレイン領域１５ｄが形成された第２上部障壁層１５-2”上に、酸化アルミニウムからなるゲート絶縁膜１８を成膜する。次いで、ゲート絶縁膜１８を介してｐ型の低抵抗領域１５ｇ”上にゲート電極１９をパターン形成する。また、ゲート絶縁膜１８に、ｎ型のソース領域１５ｓ／ドレイン領域１５ｄに達するソース開口１８ｓ／ドレイン開口１８ｄを形成する。その後、これらを介してソース領域１５ｓ／ドレイン領域１５ｄに接続されたソース電極１７ｓ／ドレイン電極１７ｄを形成し、半導体装置１-10を完成させる。
【０１８０】
＜第１０実施形態の半導体装置の効果＞
以上説明した構成の半導体装置１-10は、ｎ型のソース領域１５ｓとドレイン領域１５ｄとに挟まれたｐ型の低抵抗領域１５ｇ”上に、ゲート絶縁膜１８を介してゲート電極１９を設けた構成である。このため、第１実施形態の半導体装置と同様に、ゲートリーク電流を防止して、最大ドレイン電流Ｉｄｍａｘの向上を図ること、さらには素子サイズを縮小すること、およびこの素子に対する寄生容量の低減を図ることが可能になる。
【０１８１】
以上に加えて特に本第１０実施形態の半導体装置１-10は、ｐ型の低抵抗領域１５ｇ”を挟む状態でｎ型のソース領域１５ｓ／ドレイン領域１５ｄを設けたことにより、ｎ型のソース領域１５ｓ／ドレイン領域１５ｄ直下のチャネル層１４内シートキャリア密度を高くすることができ、チャネル抵抗およびアクセス抵抗を低くすることができる。すなわち、オン抵抗Ｒｏｎを小さくする事ができ、加えて最大ドレイン電流Ｉｄｍａｘを高くすることが可能である。
【０１８２】
さらにｐ型の低抵抗領域１５ｇ”として、エピタキシャル成長により形成した第２上部障壁層１５-2”を用いた。これにより、低抵抗領域１５ｇ”は、その厚さが高い精度で制御されたものとなる。この結果、不純物の拡散によって形成された低抵抗領域を設けた構成と比較して、閾値電圧、オン抵抗Ｒｏｎ、最大ドレイン電流Ｉｄｍａｘの安定化を図ることが可能である。
【０１８３】
尚、本第１０実施形態の半導体装置の構成は、第1〜第５実施形態で説明したように、ゲート絶縁膜１８とは別に絶縁膜１６を設けた構成の半導体装置と組み合わせることも可能である。この場合の製造方法は、図２０Ｂに示したようにソース領域１５ｓおよびドレイン領域１５ｄを形成してレジストパターン２９を除去した後、図５Ｂを用いて説明したと同様に絶縁膜１６を形成してこれにゲート開口１６ｇする。その後、ゲート絶縁膜１８を形成し、さらにソース電極１７ｓ／ドレイン電極１７ｄおよびゲート電極１９を形成する。
【０１８４】
≪１１．変形例≫
以上説明した第１実施形態〜第１０実施形態においては、基板１１の上部に形成される化合物半導体を用いた各層は、各層間において格子整合しているとした。しかしながら、本技術は、このような構成に限定されることはなく、基板１１の上部に形成される化合物半導体を用いた各層は、シュードモルフィック技術により成長させた化合物半導体層や、メタモルフィック技術により成長させた格子定数の異なる化合物半導体層を用いても良い。
【０１８５】
例えばメタモルフィック技術を適用した構成の一例としては、次のようである。
基板１１およびバッファ層１２…ＧａＡｓ
下部障壁層…ＩｎＡｌＡｓ（Ｉｎ0.52Ａｌ0.48Ａｓ）
チャネル層…ＩｎＧａＡｓ（Ｉｎ0.53Ｇａ0.47Ａｓ）
上部障壁層（または第１上部障壁層）…ＩｎＡｌＡｓ（Ｉｎ0.52Ａｌ0.48Ａｓ）
【０１８６】
≪１２．適用例≫
（無線通信装置）
以上のような各実施形態で説明した半導体装置は、例えば、移動体通信システムなどにおける無線通信装置に用いられ、特にそのアンテナスイッチとして用いられる。このような無線通信装置としては、通信周波数がＵＨＦ（ultra high frequency）帯以上のもので効果が特に発揮される。
【０１８７】
つまり第１〜第１０実施形態で説明した、最大ドレイン電流Ｉｄｍａｘが高く高調波歪特性に優れた半導体装置を無線通信装置のアンテナスイッチに用いることにより、無線通信装置の小型化および低消費電力化を図ることが可能になる。特に、携帯通信端末においては、装置の小型化および低消費電力化による使用時間の延長により、携帯性の向上を図ることが可能になる。
【０１８８】
尚、本技術は以下のような構成も取ることができる。
【０１８９】
（１）
化合物半導体で構成されたチャネル層と、
前記チャネル層上に設けられ、当該チャネル層との接合部におけるキャリア走行側のエネルギー帯が、当該チャネル層よりも当該チャネル層内真性フェルミ準位から遠い化合物半導体で構成された障壁層と、
前記障壁層における表面層に設けられ、不純物を含有することにより周囲よりも低抵抗に保たれた低抵抗領域と、
前記低抵抗領域を挟んだ位置において前記障壁層に接続されたソース電極およびドレイン電極と、
前記低抵抗領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記低抵抗領域上に設けられたゲート電極とを備えた
半導体装置。
【０１９０】
（２）
前記障壁層は、前記チャネル層に接する第１障壁層と、前記低抵抗領域を構成する不純物の拡散速度が前記第１障壁層よりも遅い第２障壁層との積層構造を備え、
前記低抵抗領域は、前記第２障壁層に設けられている
（１）記載の半導体装置。
【０１９１】
（３）
前記障壁層との間に前記チャネル層を挟む位置に、当該チャネル層との接合部におけるキャリア走行側のエネルギー帯が、当該チャネル層よりも当該チャネル層内真性フェルミ準位から遠い化合物半導体で構成されたもう一つの障壁層が配置されている
（１）または（２）記載の半導体装置。
【０１９２】
（４）
前記障壁層とソース電極およびドレイン電極との間に、前記低抵抗領域とは逆導電型の不純物を含有する層が設けられている
（１）〜（３）の何れかに記載の半導体装置。
【０１９３】
（５）
前記障壁層は、前記チャネル層に接する第１障壁層と、当該第１障壁層上にパターン形成された第２障壁層との積層構造を備え、
前記第２障壁層を前記低抵抗領域として用いている
（１）〜（４）の何れかに記載の半導体装置。
【０１９４】
（６）
前記ゲート電極は、前記低抵抗領域の上部を完全に覆う形状を有する
（１）〜（５）の何れかに記載の半導体装置。
【０１９５】
（７）
前記ゲート電極に負の電圧を印加することにより、前記チャネル層内の電子が枯渇し、
前記ゲート電極に正の電圧を印加することにより、前記低抵抗領域が空乏化する
（１）〜（６）の何れかに記載の半導体装置。
【０１９６】
（８）
前記ゲート絶縁膜は、酸化物または窒化物を用いて構成されている
（１）〜（７）の何れかに記載の半導体装置。
【０１９７】
（９）
前記チャネル層は、ＩＩＩ−Ｖ族化合物半導体であるＩｎＧａＡｓ混晶で構成され、
前記障壁層は、ＩＩＩ−Ｖ族化合物半導体であるＡｌＧａＡｓ混晶で構成された
（１）〜（８）の何れかに記載の半導体装置。
【０１９８】
（１０）
前記低抵抗領域は、前記不純物としてベリリウム，炭素，マグネシウム、および亜鉛のうちの少なくとも１種を含む
（１）〜（９）の何れかに記載の半導体装置。
【０１９９】
（１１）
前記チャネル層は、ＩＩＩ−Ｖ族化合物半導体であるＩｎＧａＡｓ混晶で構成され、
前記障壁層は、ＩＩＩ−Ｖ族化合物半導体であるＩｎ（ＡｌＧａ）ＡｓＰ混晶で構成された
（１）〜（８）の何れかに記載の半導体装置。
【０２００】
（１２）
前記チャネル層は、ＧａＡｓで構成された基板上に設けられた
（１）〜（１１）の何れかに記載の半導体装置。
【０２０１】
（１３）
前記チャネル層は、前記基板上にＧａＡｓと格子定数の異なる化合物半導体をメタモルフィック成長させてなる
（１２）記載の半導体装置。
【０２０２】
（１４）
前記チャネル層は、ＩｎＰで構成された基板上に設けられた
（１）〜（１１）の何れかに記載の半導体装置。
【０２０３】
（１５）
化合物半導体で構成されたチャネル層の上部に、当該チャネル層との接合部におけるキャリア走行側のエネルギー帯が、当該チャネル層よりも当該チャネル層内真性フェルミ準位から遠い化合物半導体で構成されると共に、表面層に不純物を含有する低抵抗領域を備えた障壁層を形成することと、
前記低抵抗領域を挟む前記障壁層上の各位置にソース電極およびドレイン電極を形成することと、
前記低抵抗領域の上部にゲート絶縁膜を形成することと、
前記ゲート絶縁膜を介して前記低抵抗領域の上部にゲート電極を形成することとを行う
半導体装置の製造方法。
【０２０４】
（１６）
前記ゲート絶縁膜を形成する際には、原子層蒸着法によって当該ゲート絶縁膜を成膜する
（１５）記載の半導体装置の製造方法。
【０２０５】
（１７）
前記障壁層を形成する際には、化合物半導体で構成された前記障壁層を成膜した後、当該障壁層の表面層に不純物を拡散させることによって前記低抵抗領域を形成する
（１５）または（１６）記載の半導体装置の製造方法。
【０２０６】
（１８）
前記不純物として亜鉛を拡散させる
（１７）記載の半導体装置の製造方法。
【０２０７】
（１９）
前記障壁層を形成する際には、前記当該チャネル層との接合部におけるキャリア走行側のエネルギー帯が、当該チャネル層よりも当該チャネル層内真性フェルミ準位から遠い化合物半導体で構成された第１障壁層を形成した後、前記不純物の拡散速度が前記第１障壁層よりも遅い化合物半導体で構成された第２障壁層を形成し、当該第２障壁層に対して前記不純物を拡散させて前記低抵抗領域を形成する
（１５）または（１６）記載の半導体装置の製造方法。
【０２０８】
（２０）
前記障壁層を形成する際には、前記チャネル層上に第１障壁層を形成した後、当該第１障壁層上に不純物を添加したエピタキシャル成長によって第２障壁層を形成し、当該第２障壁層を前記低抵抗領域として用いる
（１５）または（１６）記載の半導体装置の製造方法。
【符号の説明】
【０２０９】
１-1，１-2，１-3，１-4，１-5，１-6，１-7，１-8，１-9，１-10…半導体装置、１１…基板、１３…下部障壁層、１４…チャネル層、１５…上部障壁層、１５-4，１５-5…上部障壁層、１５-1…第１上部障壁層、１５-2，１５-2’，１５-2”…第２上部障壁層、１５ａ…キャリア供給領域、１５ｇ，１５ｇ’，１５ｇ”…低抵抗領域、１７ｓ…ソース電極、１７ｄ…ドレイン電極、１８…ゲート絶縁膜、１９，１９’…ゲート電極、２１…ギャップ層
【図２】
2013048212.tif 000003
【図３】
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【図１】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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