(57)【要約】【課題】より小面積で良好な特性を得る。【解決手段】シリコン基板と表面シリコン層との間に絶縁膜が形成された半導体基板の表面シリコン層に、表面シリコン層の表面から絶縁膜までＮ型領域が形成され、半導体基板の表面側にゲート電極が形成される。そして、２箇所のＮ型領域および絶縁膜により囲われ、電気的に独立したウェルと、ソースとなるＮ型領域またはゲート電極のいずれかとが配線により接続される。本発明は、例えば、CMOSイメージセンサに適用できる。【選択図】図３
2013118273.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板と表面シリコン層との間に絶縁膜が形成された半導体基板の前記表面シリコン層に、前記表面シリコン層の表面から前記絶縁膜まで形成された第１の型の不純物領域と、
前記半導体基板の表面側に形成される電極と、
２箇所の前記第１の型の不純物領域および前記絶縁膜により囲われ、電気的に独立した第２の型の不純物領域と、
前記第２の型の不純物領域と、前記第１の型の不純物領域または前記電極のいずれかとを接続する接続部と
を備える増幅回路。
【請求項２】
シリコン基板と表面シリコン層との間に絶縁膜が形成された半導体基板の前記表面シリコン層に、前記表面シリコン層の表面から前記絶縁膜まで第１の型の不純物領域を形成し、
前記半導体基板の表面側に電極を形成し、
２箇所の前記第１の型の不純物領域および前記絶縁膜により囲われ、電気的に独立した第２の型の不純物領域と、前記第１の型の不純物領域または前記電極のいずれかとを接続する
ステップを有する増幅回路の製造方法。
【請求項３】
受光した光の光量に応じた電荷を発生する光電変換部と、
前記光電変換部において発生した電荷を増幅して出力する増幅部と
を備え、
前記増幅部が、
シリコン基板と表面シリコン層との間に絶縁膜が形成された半導体基板の前記表面シリコン層に、前記表面シリコン層の表面から前記絶縁膜まで形成された第１の型の不純物領域と、
前記半導体基板の表面側に形成される電極と、
２箇所の前記第１の型の不純物領域および前記絶縁膜により囲われ、電気的に独立した第２の型の不純物領域と、
前記第２の型の不純物領域と、前記第１の型の不純物領域または前記電極のいずれかとを接続する接続部と
を有する撮像素子。
【請求項４】
前記増幅部と信号線との接続を選択する選択部をさらに備え、
前記選択部が、
シリコン基板と表面シリコン層との間に絶縁膜が形成された半導体基板の前記表面シリコン層に、前記表面シリコン層の表面から前記絶縁膜まで形成された第１の型の不純物領域と、
前記半導体基板の表面側に形成される電極と、
２箇所の前記第１の型の不純物領域および前記絶縁膜により囲われ、電気的に独立した第２の型の不純物領域と、
前記第２の型の不純物領域と前記電極とを接続する接続部と
を有する請求項３に記載の撮像素子。
【請求項５】
前記光電変換部が形成されるシリコン基板に、前記絶縁膜を貫通した貫通電極が接続される接続部が形成される
請求項３に記載の撮像素子。
【請求項６】
前記光電変換部と前記増幅部とが異なる基板に形成され、それらの基板が接合されて構成される
請求項３に記載の撮像素子。
【請求項７】
複数の前記光電変換部により、前記増幅部が共有される共有構造である
請求項３に記載の撮像素子。
【請求項８】
受光した光の光量に応じた電荷を発生する光電変換部と、
前記光電変換部において発生した電荷を増幅して出力する増幅部と
を備え、
前記増幅部が、
シリコン基板と表面シリコン層との間に絶縁膜が形成された半導体基板の前記表面シリコン層に、前記表面シリコン層の表面から前記絶縁膜まで形成された第１の型の不純物領域と、
前記半導体基板の表面側に形成される電極と、
２箇所の前記第１の型の不純物領域および前記絶縁膜により囲われ、電気的に独立した第２の型の不純物領域と、
前記第２の型の不純物領域と、前記第１の型の不純物領域または前記電極のいずれかとを接続する接続部と
を有する撮像素子を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅回路および製造方法、撮像素子、並びに電子機器に関し、特に、より小面積で良好な特性を得ることができるようにした増幅回路および製造方法、撮像素子、並びに電子機器に関する。
【背景技術】
【０００２】
従来、様々な電子回路において、トランジスタを利用した増幅回路が使用されている。
【０００３】
図１を参照して、従来の増幅回路について説明する。図１Ａには、増幅回路の回路図が示されており、図１Ｂには、断面的な構成例が示されている。
【０００４】
図１Ａに示すように、増幅回路１１は、トランジスタ１２のソース端子（Source）が、抵抗１３を介して接地（GND）されて構成される。そして、トランジスタ１２のドレイン端子（Drain）には、所定のドレイン電圧Ｖｄが供給されており、ゲート端子（Gate）に印加される入力電圧Ｖinが所定の変調度で増幅された出力電圧Ｖoutが、トランジスタ１２のソース端子から出力される。
【０００５】
図１Ｂに示すように、トランジスタ１２は、例えば、Ｎ型のシリコン基板１４（Ｎウェル）に形成されたＰ型領域１５−１および１５−２と、図示しないゲート絶縁膜を介して、Ｐ型領域１５−１および１５−２の間に配置されるようにシリコン基板１４上に形成されるゲート電極１７とにより構成される。
【０００６】
そして、従来、増幅回路１１では、図１に示すように、トランジスタ１２のゲート端子、ドレイン端子、ソース端子、および、ウェル（ボディ）が電気的に接続されず、それぞれが独立して構成されている。
【０００７】
なお、増幅回路１１としては、抵抗４３に替えて定電流源を使用する構成を採用し、例えば、トランジスタ１２のソース端子が、定電流源を介して接地されるように構成してもよい。
【０００８】
また、CMOS（Complementary Metal Oxide Semiconductor）イメージセンサやCCD（Charge Coupled Device）などの固体撮像素子は複数の画素を有して構成されており、各画素に形成される複数のトランジスタは、同一のウェル内に形成されている。
【０００９】
図２を参照して、従来の画素について説明する。図２Ａには、画素の回路図が示されており、図２Ｂには、断面的な構成例が示されている。
【００１０】
図２Ａに示すように、画素２１は、ＰＤ（Photodiode：フォトダイオード）２２、転送トランジスタ２３、ＦＤ（Floating Diffusion：フローティングディフュージョン）２４、増幅トランジスタ２５、選択トランジスタ２６、および、リセットトランジスタ２７を備えて構成される。また、画素２１には、画素２１から画素信号を出力するための垂直信号線２８が接続されるとともに、画素５１を駆動するための信号を供給する水平信号線２９TRF、２９SEL、および２９RSTが接続されている。
【００１１】
また、図２Ｂに示すように、画素２１は、Ｎ型のシリコン基板３１に、Ｎ型のＰＤ２２、フォトダイオードの分離用のＰ型領域３２ａ、および、トランジスタ用のＰウェル３２ｂが形成され、Ｐウェル３２ｂにＮ型領域３３−１乃至３３−４が形成されている。また、シリコン基板３１の表面には、図示しないゲート絶縁膜を介して、ゲート電極３４−１乃至３４−４が形成される。
【００１２】
転送トランジスタ２３を構成するゲート電極３４−１は、ＰＤ２２とＦＤ２４を構成するＮ型領域３３−１との間となる位置に配置され、リセットトランジスタ２７を構成するゲート電極３４−２は、Ｎ型領域３３−１および３３−２の間となる位置に配置される。また、Ｎ型領域３３−２には、電源電位ＶＤＤが接続されている。
【００１３】
増幅トランジスタ２５を構成するゲート電極３４−３は、Ｎ型領域３３−２および３３−３の間となる位置に配置され、選択トランジスタ２６を構成するゲート電極３４−４は、Ｎ型領域３３−３および３３−４の間となる位置に配置される。また、Ｎ型領域３３−４には、垂直信号線２８が接続されている。
【００１４】
このように、従来、画素２１では、同一のＰウェル３２ｂ内に、転送トランジスタ２３、増幅トランジスタ２５、選択トランジスタ２６、および、リセットトランジスタ２７が形成されていた。
【００１５】
このような構成の画素２１を有する撮像素子では、増幅トランジスタ２５（増幅回路１１）において、基板バイアス効果によりゲインの損失が大きくなる。
【００１６】
そこで、例えば、特許文献１および２には、ソースフォロワ回路の増幅トランジスタ（アンプトランジスタ）において、ウェルを作り分けてＮウェル化することにより、ソースとウェルとを結合可能にし、ゲインの向上を図る撮像素子が開示されている。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００３−２７３１３２号公報
【特許文献２】特開２０１１−１１９４４１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
しかしながら、特許文献１および２に開示されているように、ウェルを作り分けた構成の増幅トランジスタでは、ウェルにソース電圧が印加されるため、ウェル耐圧を維持するために大面積が必要となっていた。また、増幅トランジスタの閾値が、ウェルの濃度によって決定されるため、撮像素子の撮像特性として出力信号の線形性を得ることが困難であった。また、基板バイアス効果によりソースフォロワの閾値が信号レベルにより変動するため、画素の出力に非線形性が発生することがあった。
【００１９】
本発明は、このような状況に鑑みてなされたものであり、より小面積で良好な特性を得ることができるようにするものである。
【課題を解決するための手段】
【００２０】
本開示の一側面の増幅回路は、シリコン基板と表面シリコン層との間に絶縁膜が形成された半導体基板の前記表面シリコン層に、前記表面シリコン層の表面から前記絶縁膜まで形成された第１の型の不純物領域と、前記半導体基板の表面側に形成されるゲート電極と、２箇所の前記第１の型の不純物領域および前記絶縁膜により囲われ、電気的に独立した第２の型の不純物領域と、前記第２の型の不純物領域と、前記第１の型の不純物領域または前記ゲート電極のいずれかとを接続する接続部とを備える。
【００２１】
本開示の一側面の製造方法は、シリコン基板と表面シリコン層との間に絶縁膜が形成された半導体基板の前記表面シリコン層に、前記表面シリコン層の表面から前記絶縁膜まで第１の型の不純物領域を形成し、前記半導体基板の表面側にゲート電極を形成し、２箇所の前記第１の型の不純物領域および前記絶縁膜により囲われ、電気的に独立した第２の型の不純物領域と、前記第１の型の不純物領域または前記ゲート電極のいずれかとを接続するステップを有する。
【００２２】
本開示の一側面の撮像素子は、受光した光の光量に応じた電荷を発生する光電変換部と、前記光電変換部において発生した電荷を増幅して出力する増幅部とを備え、前記増幅部が、シリコン基板と表面シリコン層との間に絶縁膜が形成された半導体基板の前記表面シリコン層に、前記表面シリコン層の表面から前記絶縁膜まで形成された第１の型の不純物領域と、前記半導体基板の表面側に形成されるゲート電極と、２箇所の前記第１の型の不純物領域および前記絶縁膜により囲われ、電気的に独立した第２の型の不純物領域と、前記第２の型の不純物領域と、前記第１の型の不純物領域または前記ゲート電極のいずれかとを接続する接続部とを有する。
【００２３】
本開示の一側面の電子機器は、受光した光の光量に応じた電荷を発生する光電変換部と、前記光電変換部において発生した電荷を増幅して出力する増幅部とを備え、前記増幅部が、シリコン基板と表面シリコン層との間に絶縁膜が形成された半導体基板の前記表面シリコン層に、前記表面シリコン層の表面から前記絶縁膜まで形成された第１の型の不純物領域と、前記半導体基板の表面側に形成されるゲート電極と、２箇所の前記第１の型の不純物領域および前記絶縁膜により囲われ、電気的に独立した第２の型の不純物領域と、前記第２の型の不純物領域と、前記第１の型の不純物領域または前記ゲート電極のいずれかとを接続する接続部とを有する撮像素子を備える。
【００２４】
本開示の一側面においては、シリコン基板と表面シリコン層との間に絶縁膜が形成された半導体基板の表面シリコン層に、表面シリコン層の表面から絶縁膜まで第１の型の不純物領域が形成され、半導体基板の表面側にゲート電極が形成される。そして、２箇所の第１の型の不純物領域および絶縁膜により囲われ、電気的に独立した第２の型の不純物領域と、第１の型の不純物領域またはゲート電極のいずれかとが接続される。
【発明の効果】
【００２５】
本発明の一側面によれば、より小面積で良好な特性を得ることができる。
【図面の簡単な説明】
【００２６】
【図１】従来の増幅回路の構成例を示す図である。
【図２】従来の画素の構成例を示す図である。
【図３】本発明を適用した増幅回路の第１の実施の形態の構成例を示す図である。
【図４】第１の実施の形態の増幅回路の変形例を示す図である。
【図５】定電流源を使用した構成例を示す図である。
【図６】画素の第１の構成例を示す図である。
【図７】本発明を適用した増幅回路の第２の実施の形態の構成例を示す図である。
【図８】定電流源を使用した構成例を示す図である。
【図９】画素の第２の構成例を示す図である。
【図１０】画素の第３の構成例を示す図である。
【図１１】画素の第４の構成例を示す図である。
【図１２】画素の第５の構成例を示す図である。
【図１３】画素の第６の構成例を示す図である。
【図１４】画素の第７の構成例を示す図である。
【図１５】画素の第８の構成例を示す図である。
【図１６】固体撮像素子の構成例を示す図である。
【図１７】電子機器に搭載される撮像装置の構成例を示すブロック図である。
【発明を実施するための形態】
【００２７】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
【００２８】
図３は、本発明を適用した増幅回路の第１の実施の形態の構成例を示す図である。
【００２９】
図３Ａには、増幅回路の回路図が示されており、図３Ｂには、増幅回路を構成するトランジスタの断面的な構成例が示されており、図３Ｃには、増幅回路を構成するトランジスタの平面的な構成例が示されている。
【００３０】
図３Ａに示すように、増幅回路４１は、トランジスタ４２のソース端子（Source）が、抵抗４３を介して接地（GND）されて構成される。そして、増幅回路４１では、トランジスタ４２のソース端子とウェル（WELL（Body））とが電気的に接続されて構成される。
【００３１】
また、図３Ｂに示すように、増幅回路４１のトランジスタ４２は、部分空乏型のSOI（Silicon On Insulator）基板４４に形成される。SOI基板４４は、シリコン基板層４４ａと表面シリコン層４４ｂとの間に、シリコン酸化膜４５（ＢＯＸ層）が挿入された構造の基板であり、シリコン酸化膜４５により、シリコン基板層４４ａと表面シリコン層４４ｂとが絶縁される。
【００３２】
トランジスタ４２のドレインとなるＮ型領域４６−１、および、トランジスタ４２のソースとなるＮ型領域４６−２は、SOI基板４４の表面シリコン層４４ｂに形成され、Ｎ型領域４６−１および４６−２の間のＰ型領域が、ウェル（Body）４７とされる。Ｎ型領域４６−１および４６−２は、表面シリコン層４４ｂにおいて、SOI基板４４の表面からシリコン酸化膜４５に接するまで形成される。従って、ウェル４７は、Ｎ型領域４６−１、Ｎ型領域４６−２、およびシリコン酸化膜４５で囲われることになり、シリコン酸化膜４５より下層のシリコン基板層４４ａや、他のトランジスタ４２のウェル４７とは電気的に独立した構成となる。
【００３３】
トランジスタ４２のゲート電極４８は、図示しないゲート絶縁膜を介してSOI基板４４の表面に形成され、Ｎ型領域４６−１および４６−２の間となる位置、即ち、ウェル４７に対応する位置に配置される。
【００３４】
そして、トランジスタ４２では、配線４９により、トランジスタ４２のソースとなるＮ型領域４６−２とウェル４７とが電気的に接続される。配線４９は、SOI基板４４の表面側に積層される配線層に形成され、例えば、図３Ｃに示すようなレイアウトで配設される。
【００３５】
なお、Ｎ型領域４６−２とウェル４７との電気的な接続に、配線４９を使用する他、例えば、シリサイド化領域を使用することができる。
【００３６】
ここで、図４には、第１の実施の形態の変形例となる増幅回路４１’が示されている。増幅回路４１’において、クロスハッチングで示されている領域がSOI基板４４の表面に形成されたシリサイド化領域５０であり、シリサイド化領域５０により、Ｎ型領域４６−２およびウェル４７が電気的に接続（接合）されている。なお、図４において、一点鎖線で示されている領域Ｎが、Ｎ型領域４６−１および４６−２を形成する際にＮ型のイオンが注入される領域であり、二点鎖線で示されている領域Ｐが、Ｐ型のイオンが注入される領域である。
【００３７】
なお、図３には、トランジスタ４２のソース端子に抵抗４３が接続された構成例の増幅回路４１が示されているが、抵抗４３に替えて、定電流源を使用する構成を採用してもよい。即ち、図５に示すように、トランジスタ４２のソース端子が、定電流源４０を介して接地されるように増幅回路４１’’を構成することができる。
【００３８】
このように構成されているトランジスタ４２を利用した増幅回路４１では、トランジスタ４２のドレインにドレイン電圧Ｖｄが供給され、ゲート電極４８に印加される入力電圧Ｖinに応じた電流が抵抗４３を介して流れる。これに応じて、入力電圧Ｖinを所定の増幅率で増幅した出力電圧Ｖoutが、トランジスタ４２のソースから出力される。
【００３９】
このとき、増幅回路４１では、トランジスタ４２のソースとなるＮ型領域４６−２とウェル４７とが電気的に接続されていることにより、出力電圧Ｖoutのゲイン（変調度）を１に近接させることができる。即ち、増幅回路４１では、SOI基板４４を利用してトランジスタ４２を構成することにより、ウェル４７をシリコン基板層４４ａと電気的に独立させることができるため、Ｎ型領域４６−２とウェル４７とを電気的に接続することができる。つまり、従来の増幅回路では、基板バイアス効果によるゲインの損失によって、出力電圧Ｖoutのゲインは、例えば、0.8〜0.85程度のものであった。
【００４０】
これに対し、増幅回路４１では、Ｎ型領域４６−２とウェル４７との間に逆バイアスがかからないので基板バイアス効果が発生することがなく、ゲインの損失を回避することができるので、出力電圧Ｖoutのゲインを限りなく１に近づけることができる。このように、増幅回路４１では、従来よりも１に近い良好なゲインを得ることができ、増幅回路４１におけるゲイン損失を低減することができる。
【００４１】
さらに、増幅回路４１では、SOI基板４４を使用することにより、ウェルを作り分けする必要がなく、トランジスタ４２を最小面積で形成することができる。例えば、特許文献１および２に開示されているウェルを作り分ける構成の増幅トランジスタでは、ウェルにソース電圧が印加されるため、ウェル耐圧を維持するために大面積とする必要があった。このようなウェルを作り分ける構成と比較して、増幅回路４１では、シリコン酸化膜４５により表面シリコン層４４ｂがシリコン基板層４４ａと絶縁されているため、トランジスタ４２を小面積化することができる。
【００４２】
なお、トランジスタ４２は、SOI基板４４の表面シリコン層４４ｂに、表面シリコン層４４ｂの表面からシリコン酸化膜４５までＮ型領域４６−１および４６−２を形成し、SOI基板４４の表面側にゲート電極４８を形成して、ウェル４７とＮ型領域４６−２とを配線４９またはシリサイド化領域５０で接続する製造方法により製造される。
【００４３】
このような構成のトランジスタ４２を撮像素子の画素に適用することにより、変換効率を大幅に向上させることができる。
【００４４】
次に、図６を参照して、画素の第１の構成例について説明する。図６Ａには、画素の回路図が示されており、図６Ｂには、画素を構成するトランジスタの断面的な構成例の一部が示されている。
【００４５】
図６Ａに示すように、画素５１は、ＰＤ５２、転送トランジスタ５３、ＦＤ５４、増幅トランジスタ５５、選択トランジスタ５６、および、リセットトランジスタ５７を備えて構成される。また、画素５１には、画素５１から画素信号を出力するための垂直信号線５８が接続されるとともに、画素５１を駆動するための信号を供給する水平信号線５９TRF、５９SEL、および５９RSTが接続されている。
【００４６】
ＰＤ５２は、光電変換部であり、画素５１に照射される光を受光して、その光の光量に応じた電荷を発生して蓄積する。
【００４７】
転送トランジスタ５３は、水平信号線５９TRFを介して供給される転送信号に従って駆動し、転送トランジスタ５３がオンになると、ＰＤ５２に蓄積されている電荷がＦＤ５４に転送される。
【００４８】
ＦＤ５４は、転送トランジスタ５３のソース端子と、増幅トランジスタ５５のゲート電極との接続点に形成された所定の容量を有する浮遊拡散領域であり、転送トランジスタ５３を介してＰＤ５２から転送される電荷を蓄積する。
【００４９】
増幅トランジスタ５５のドレイン端子は、電源電位ＶＤＤに接続されており、ＦＤ５４に蓄積されている電荷がゲート電極に印加され、その電荷に応じたレベルの画素信号をソース端子から出力する。そして、増幅トランジスタ５５は、ソース端子とウェルとが電気的に接続されており、図３を参照して説明したトランジスタ４２の構成を採用している。
【００５０】
選択トランジスタ５６は、水平信号線５９SELを介して供給される選択信号に従って駆動し、選択トランジスタ５６がオンになると、増幅トランジスタ５５から出力される画素信号が選択トランジスタ５６を介して垂直信号線５８から読み出し可能な状態となる。
【００５１】
リセットトランジスタ５７は、水平信号線５９RSTを介して供給されるリセット信号に従って駆動し、リセットトランジスタ５７がオンになると、ＦＤ５４に蓄積されている電荷が、リセットトランジスタ５７を介して電源電位ＶＤＤに排出される。これにより、ＦＤ５４が電源電位ＶＤＤのレベルにリセットされる。
【００５２】
なお、画素５１は、選択トランジスタ５６により選択を行う構成とされているが、選択トランジスタ５６を省略した回路構成（所謂、３トランジスタ構成）を採用することができる。
【００５３】
また、図６Ｂに示すように、画素５１は、SOI基板６１に形成される。
【００５４】
SOI基板６１は、シリコン基板層６１ａと表面シリコン層６１ｂとの間に、シリコン酸化膜６２が挿入された構造の基板であり、シリコン酸化膜６２によりシリコン基板層６１ａと表面シリコン層６１ｂとが絶縁される。
【００５５】
SOI基板６１の表面シリコン層６１ｂには、Ｎ型領域６３−１乃至６３−４が形成され、シリコン酸化膜６２とＮ型領域６３−１乃至６３−４とにより囲われたＰ型領域がウェル６４−１乃至６４−３とされる。また、SOI基板６１の表面には、図示しないゲート絶縁膜を介して、ゲート電極６５−１乃至６５−３が形成される。
【００５６】
リセットトランジスタ５７を構成するゲート電極６５−１は、Ｎ型領域６３−１および６３−２の間となる位置、即ち、ウェル６４−１に対応する位置に配置される。即ち、リセットトランジスタ５７は、Ｎ型領域６３−１をソースとし、Ｎ型領域６３−２をドレインとして構成される。また、Ｎ型領域６３−１は、ＦＤ５４を構成している。
【００５７】
選択トランジスタ５６を構成するゲート電極６５−３は、Ｎ型領域６３−３および６３−４の間となる位置、即ち、ウェル６４−３に対応する位置に配置される。即ち、選択トランジスタ５６は、Ｎ型領域６３−３をドレインとし、Ｎ型領域６３−４をソースとして構成される。また、Ｎ型領域６３−４には、垂直信号線５８が接続されている。
【００５８】
増幅トランジスタ５５を構成するゲート電極６５−２は、Ｎ型領域６３−２および６３−３の間となる位置、即ち、ウェル６４−２に対応する位置に配置される。即ち、増幅トランジスタ５５は、Ｎ型領域６３−２をドレインとし、Ｎ型領域６３−３をソースとして構成される。また、増幅トランジスタ５５のゲート電極６５−２にＦＤ５４を構成するウェル６４−１が接続されている。
【００５９】
そして、増幅トランジスタ５５のソースを構成するＮ型領域６３−３とウェル６４−２とが配線６６により電気的に接続される。つまり、画素５１において、増幅トランジスタ５５が、図３を参照して説明したトランジスタ４２の構成を採用している。
【００６０】
このように画素５１は構成されており、増幅トランジスタ５５が１に近いゲインを得ることができるので、変換効率を大幅に向上させることができる。また、リセットトランジスタ５７のＦＤ拡散容量が低減することによっても、変換効率を大幅に向上させることができ、より良好な特性を得ることができる。
【００６１】
さらに、SOI基板６１を利用することで、上述したように、増幅トランジスタ５５を最小面積で形成することができるので、ＰＤ５２の面積を確保することができ、画素５１のＳＮ比（Signal to Noise ratio）を向上させることができる。また、増幅トランジスタ５５の閾値がウェル６４−２の濃度により決定されることがないため、その閾値を調整する自由度が向上し、画素５１の撮像特性として出力信号の線形性が得られるように調整することができる。
【００６２】
従って、画素５１は、従来よりも、より良好な特性を得ることができる。
【００６３】
図７は、本発明を適用した増幅回路の第２の実施の形態の構成例を示す図である。
【００６４】
図７Ａには、増幅回路の回路図が示されており、図７Ｂには、増幅回路を構成するトランジスタの断面的な構成例が示されており、図７Ｃには、増幅回路を構成するトランジスタの平面的な構成例が示されている。なお、図７において、図３の増幅回路４１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
【００６５】
図７Ａに示すように、増幅回路４１Ａは、トランジスタ４２Ａのソース端子が、抵抗４３を介して接地（GND）されて構成される。そして、増幅回路４１Ａでは、トランジスタ４２Ａのウェルとゲート電極とが電気的に接続されている点で、図３の増幅回路４１と異なる構成とされている。
【００６６】
即ち、図７Ｂおよび図７Ｃに示すように、増幅回路４１Ａを構成するトランジスタ４２Ａは、ウェル４７とゲート電極４８とが配線４９Ａにより電気的に接続されて構成されている。
【００６７】
また、図７には、トランジスタ４２Ａのソース端子に抵抗４３が接続された構成例の増幅回路４１Ａが示されているが、抵抗４３に替えて、定電流源を使用する構成を採用してもよい。即ち、図８に示すように、トランジスタ４２Ａのソース端子が、定電流源４０を介して接地されるように増幅回路４１Ａ’を構成することができる。
【００６８】
このように構成されるトランジスタ４２Ａを利用した増幅回路４１Ａにおいても、上述した増幅回路４１と同様に、出力電圧Ｖoutのゲインを１に近接させることができ、増幅回路４１Ａでのロスを低減させることができる。
【００６９】
なお、トランジスタ４２Ａは、SOI基板４４の表面シリコン層４４ｂに、表面シリコン層４４ｂの表面からシリコン酸化膜４５までＮ型領域４６−１および４６−２を形成し、SOI基板４４の表面側にゲート電極４８を形成して、ウェル４７とゲート電極４８とを配線４９Ａで接続する製造方法により製造される。
【００７０】
次に、図９を参照して、画素の第２の構成例について説明する。図９Ａには、画素の回路図が示されており、図９Ｂには、画素を構成するトランジスタの断面的な構成例の一部が示されている。なお、図９において、図６の画素５１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
【００７１】
図９Ａに示すように、画素５１Ａは、ＰＤ５２、転送トランジスタ５３、ＦＤ５４、増幅トランジスタ５５Ａ、選択トランジスタ５６、および、リセットトランジスタ５７を備えて構成される。また、画素５１には、垂直信号線５８、並びに、水平信号線５９TRF、５９SEL、および５９RSTが接続されている。
【００７２】
そして、画素５１Ａにおいて、増幅トランジスタ５５Ａは、ウェル６４−２とゲート電極６５−２とが電気的に接続されており、図７を参照して説明したトランジスタ４２Ａの構成を採用している。即ち、図６の画素５１では、増幅トランジスタ５５のウェル６４−２とＮ型領域６３−３（ソース）とが配線６６により接続されて構成されるのに対し、画素５１Ａでは、増幅トランジスタ５５Ａのウェル６４−２とゲート電極６５−２とが配線６７により接続されて構成される。
【００７３】
このように構成される画素５１Ａでは、増幅トランジスタ５５Ａが１に近いゲインを得ることができるので、画素５１と同様に、変換効率を大幅に向上させることができ、より良好な特性を得ることができる。
【００７４】
次に、図１０を参照して、画素の第３の構成例について説明する。図１０Ａには、画素の回路図が示されており、図１０Ｂには、画素を構成するトランジスタの断面的な構成例の一部が示されている。なお、図１０において、図６の画素５１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
【００７５】
図１０Ａに示すように、画素５１Ｂは、ＰＤ５２、転送トランジスタ５３、ＦＤ５４、増幅トランジスタ５５、選択トランジスタ５６Ａ、および、リセットトランジスタ５７を備えて構成される。また、画素５１には、垂直信号線５８、並びに、水平信号線５９TRF、５９SEL、および５９RSTが接続されている。
【００７６】
そして、画素５１Ｂでは、増幅トランジスタ５５は、ウェル６４−２とＮ型領域６３−３（ソース）とが配線６６により電気的に接続されて構成されており、図３を参照して説明したトランジスタ４２の構成を採用している。また、画素５１Ｂでは、選択トランジスタ５６Ａは、ウェル６４−３とゲート電極６５−３とが配線６７により電気的に接続されて構成されており、図７を参照して説明したトランジスタ４２Ａの構成を採用している。
【００７７】
このように構成される画素５１Ｂでは、画素５１と同様に、変換効率を大幅に向上させることができ、より良好な特性を得ることができる。
【００７８】
また、選択トランジスタ５６Ａに対しては、画素５１の微細化に伴って増幅トランジスタ５５の面積を確保することが困難になってきているのに対し、増幅トランジスタ５５の面積を確保するために、選択トランジスタ５６のＬ長を縮小することが要求されている。これに対し、画素５１Ｂでは、選択トランジスタ５６Ａのゲートとウェルとを結合することにより、例えば、選択トランジスタ５６Ａがオンであるとき、正電位がウェルに同時に印加されることになり、選択トランジスタ５６Ａの閾値を低下させることができる。また、例えば、選択トランジスタ５６Ａがオフであるとき、負電位がウェルに同時に印加されることになり、選択トランジスタ５６Ａの閾値を上昇させることができる。このように選択トランジスタ５６Ａが動作することにより、選択または非選択における動作マージンをゲート長（Ｌ長）の短いトランジスタで達成することができる。つまり、画素５１では、選択トランジスタ５６を短Ｌ長化することにより、増幅トランジスタ５５のＬ長を拡大することができ、これによりノイズ特性を向上させることができる。
【００７９】
次に、図１１を参照して、画素の第４の構成例について説明する。図１１Ａには、画素の回路図が示されており、図１１Ｂには、画素を構成するトランジスタの断面的な構成例の一部が示されている。なお、図１１において、図６の画素５１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
【００８０】
図１１Ａに示すように、画素５１Ｃは、ＰＤ５２、転送トランジスタ５３、ＦＤ５４、増幅トランジスタ５５Ａ、選択トランジスタ５６Ａ、および、リセットトランジスタ５７を備えて構成される。また、画素５１には、垂直信号線５８、並びに、水平信号線５９TRF、５９SEL、および５９RSTが接続されている。
【００８１】
そして、画素５１Ｃでは、増幅トランジスタ５５Ａは、ウェル６４−２とゲート電極６５−２とが配線６７−１により電気的に接続されて構成されている。また、選択トランジスタ５６Ａは、ウェル６４−３とゲート電極６５−３とが配線６７−２により電気的に接続されて構成されている。即ち、画素５１Ｃでは、増幅トランジスタ５５Ａおよび選択トランジスタ５６Ａが、図７を参照して説明したトランジスタ４２Ａの構成を採用している。
【００８２】
このように構成される画素５１Ｃでは、画素５１と同様に、変換効率を大幅に向上させることができ、より良好な特性を得ることができる。また、画素５１Ｃは、図１０の画素５１Ｂと同様に、選択または非選択における動作マージンをＬ長の短いトランジスタで達成することができ、増幅トランジスタ５５ＡのＬ長を拡大することができる。
【００８３】
次に、図１２を参照して、画素の第５の構成例について説明する。図１２には、画素を構成するトランジスタの断面的な構成例の一部が示されており、図１２において、図６の画素５１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
【００８４】
図１２に示すように、画素５１Ｄは、SOI基板６１に形成される。
【００８５】
画素５１Ｄでは、図６の画素５１と同様に、SOI基板６１の表面シリコン層６１ｂに、Ｎ型領域６３−１乃至６３−４およびウェル６４−１乃至６４−３が形成され、SOI基板６１の表面にゲート電極６５−１乃至６５−３が形成される。
【００８６】
また、SOI基板６１のシリコン基板層６１ａの内部には、ＰＤ５２を構成するＰＮ接合が形成され、ＰＤ５２から一定間隔離れた位置に、Ｎ型領域６３−５がシリコン基板層６１ａの表面に接するように形成される。Ｎ型領域６３−５が形成されている近傍において、シリコン酸化膜６２が開口されており、その開口部分においてシリコン基板層６１ａに接するように転送トランジスタ５３を構成するゲート電極６５−４が形成されている。
【００８７】
画素５１Ｄでは、ＦＤ５４は、Ｎ型領域６３−５により構成されるＦＤ５４−１と、Ｎ型領域６３−１により構成されるＦＤ５４−２とにより構成される。そして、Ｎ型領域６３−５と配線７１−１とが貫通電極７２−１を介して接続され、Ｎ型領域６３−１と配線７１−１とが貫通電極７２−２を介して接続される。また、配線７１−１は、貫通電極７２−３を介して、増幅トランジスタ５５を構成するゲート電極６５−２に接続される。
【００８８】
また、画素５１Ｄでは、SOI基板６１のシリコン基板層６１ａの表面に接するように、ウェルコンタクトとなるＮ型領域６３−６が形成され、Ｎ型領域６３−６は、シリコン酸化膜６２を貫通して形成される貫通電極７２−４を介して、配線７１−２に接続される。配線７１−２から貫通電極７２−４を介してシリコン基板層６１ａの電位が供給される。
【００８９】
そして、画素５１Ｄでは、増幅トランジスタ５５のＮ型領域６３−３（ソース）とウェル６４−２とが配線６６により電気的に接続される。つまり、増幅トランジスタ５５は、図３を参照して説明したトランジスタ４２の構成を採用している。
【００９０】
このように構成されている画素５１Ｄにおいても、変換効率を大幅に向上させることができ、より良好な特性を得ることができる。
【００９１】
次に、図１３を参照して、画素の第６の構成例について説明する。図１３には、画素を構成するトランジスタの断面的な構成例の一部が示されており、図１３において、図６の画素５１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
【００９２】
図１３に示すように、画素５１Ｅは、ＰＤ５２および転送トランジスタ５３が形成される第１の基板８１と、増幅トランジスタ５５、選択トランジスタ５６、および、リセットトランジスタ５７が形成される第２の基板８２とが接合されて構成される。
【００９３】
第１の基板８１は、シリコン基板８３に配線層８４が積層されて構成される。
【００９４】
シリコン基板８３の内部には、ＰＤ５２を構成するＰＮ接合が形成され、ＰＤ５２から一定間隔離れた位置に、ＦＤ５４−１を構成するＮ型領域６３−５がシリコン基板８３の表面（図１３の下側の面）に接するように形成される。また、転送トランジスタ５３を構成するゲート電極６５−４がシリコン基板８３の表面側に形成され、ＰＤ５２およびＦＤ５４−１の間となる位置に配置される。
【００９５】
第２の基板８２は、SOI基板６１に配線層８５が積層されて構成される。
【００９６】
SOI基板６１の表面シリコン層６１ｂには、図６の画素５１と同様に、Ｎ型領域６３−１乃至６３−４およびウェル６４−１乃至６４−３が形成され、その表面側にゲート電極６５−１乃至６５−３が形成される。また、画素５１Ｅでは、SOI基板６１のシリコン基板層６１ａの表面に接するように、ウェルコンタクトとなるＮ型領域６３−６が形成されている。
【００９７】
また、第１の基板８１と第２の基板８２とを接合したときに、ＦＤ５４−１および５４−２と増幅トランジスタ５５のゲート電極６５−２とが接続されるように、第１の基板８１の配線層８４および第２の基板８２の配線層８５に配線および貫通電極が形成される。同様に、シリコン基板層６１ａのＮ型領域６３−６（ウェルコンタクト）と、シリコン基板８３が接続されるように、第１の基板８１の配線層８４および第２の基板８２の配線層８５に配線および貫通電極が形成される。
【００９８】
そして、画素５１Ｅでは、増幅トランジスタ５５のＮ型領域６３−３（ソース）とウェル６４−２とが配線６６により電気的に接続される。つまり、増幅トランジスタ５５は、図３を参照して説明したトランジスタ４２の構成を採用している。
【００９９】
このように構成されている画素５１Ｅにおいても、変換効率を大幅に向上させることができ、より良好な特性を得ることができる。
【０１００】
なお、図１２および図１３においては、増幅トランジスタ５５が、図３を参照して説明したトランジスタ４２の構成を採用した構成例を示しているが、例えば、図７を参照して説明したトランジスタ４２Ａの構成を採用してもよい。また、図１０の画素５１Ｂと同様に、増幅トランジスタ５５がトランジスタ４２の構成を採用し、選択トランジスタ５６がトランジスタ４２Ａの構成を採用してもよい。また、図１１の画素５１Ｃと同様に、増幅トランジスタ５５および選択トランジスタ５６がトランジスタ４２Ａの構成を採用してもよい。
【０１０１】
次に、図１４を参照して、画素の第７の構成例について説明する。図１４には、画素の平面的な構成例が示されている。
【０１０２】
図１４に示されている画素５１Ｆは、４つのＰＤ５２ａ乃至５２ｄが、増幅トランジスタ５５、選択トランジスタ５６、および、リセットトランジスタ５７を共有する画素共有構造を採用している。
【０１０３】
つまり、ＰＤ５２ａは、ゲート電極６５−４ａを有する転送トランジスタ５３ａを介してＦＤ５４に接続され、ＰＤ５２ｂは、ゲート電極６５−４ｂを有する転送トランジスタ５３ｂを介してＦＤ５４に接続される。また、ＰＤ５２ｃは、ゲート電極６５−４ｃを有する転送トランジスタ５３ｃを介してＦＤ５４に接続され、ＰＤ５２ｄは、ゲート電極６５−４ｄを有する転送トランジスタ５３ｄを介してＦＤ５４に接続される。ＦＤ５４は、配線を介して増幅トランジスタ５５のゲート電極６５−２に接続される。
【０１０４】
そして、画素５１Ｆでは、増幅トランジスタ５５のＮ型領域６３−３（ソース）とウェル６４−２とが配線６６により電気的に接続される。つまり、増幅トランジスタ５５は、図３を参照して説明したトランジスタ４２の構成を採用している。
【０１０５】
このように、画素共有構造を採用している画素５１Ｆにおいても、変換効率を大幅に向上させることができ、より良好な特性を得ることができる。さらに、画素５１Ｆでは、画素共有構造を採用することにより、トランジスタが配置される面積の削減に伴ってＰＤ５２の面積を増加させることができ、これにより、感度を向上させることができる。
【０１０６】
次に、図１５を参照して、画素の第８の構成例について説明する。図１５には、画素の平面的な構成例が示されている。
【０１０７】
図１５に示されている画素５１Ｇは、図１４の画素５１Ｆと同様に、４つのＰＤ５２ａ乃至５２ｄにより、増幅トランジスタ５５Ａ、選択トランジスタ５６、および、リセットトランジスタ５７を共有する画素共有構造を採用している。
【０１０８】
そして、画素５１Ｇでは、増幅トランジスタ５５Ａのゲート電極６５−２とウェル６４−２とが配線６７により電気的に接続される。つまり、増幅トランジスタ５５Ａは、図７を参照して説明したトランジスタ４２Ａの構成を採用している。
【０１０９】
このように、画素共有構造を採用している画素５１Ｇにおいても、変換効率を大幅に向上させることができ、より良好な特性を得ることができる。さらに、画素５１Ｇでは、画素共有構造を採用することにより、トランジスタが配置される面積の削減に伴ってＰＤ５２の面積を増加させることができ、これにより、感度を向上させることができる。
【０１１０】
ここで、図１６を参照して、上述したような各構成例の画素５１を有する固体撮像素子の構成例について説明する。図１６Ａには、固体撮像素子の構成例を示すブロック図が示されており、図１６Ｂには、画素を駆動する駆動信号のタイミングの例が示されている。
【０１１１】
図１６Ａに示すように、撮像素子１１１は、画素アレイ部１１２、垂直駆動部１１３、カラム処理部１１４、水平駆動部１１５、出力部１１６、および駆動制御部１１７を備えて構成される。
【０１１２】
画素アレイ部１１２は、アレイ状に配置された複数の画素５１を有しており、画素５１には、上述のいずれかの構成例を採用することができる。また、画素アレイ部１１２では、画素５１の行数に応じた複数の水平信号線５９を介して画素５１が垂直駆動部１１３に接続され、画素５１の列数に応じた複数の垂直信号線５８を介して画素５１がカラム処理部１１４に接続されている。
【０１１３】
垂直駆動部１１３は、画素アレイ部１１２が有する複数の画素５１の行ごとに、それぞれの画素５１を駆動するための駆動信号として、転送信号ＴＲＦ、選択信号ＳＥＬ、およびリセット信号ＲＳＴを、水平信号線５９を介して順次供給する。
【０１１４】
つまり、図１６Ｂに示すように、垂直駆動部１１３は、所定の行の画素５１から画素信号を読み出すタイミングになると、まず、選択信号ＳＥＬをオンにして画素５１を選択する。これにより、選択トランジスタ５６を介して増幅トランジスタ５５が垂直信号線５８に接続される。次に、垂直駆動部１１３は、リセット信号ＲＳＴをパルス状にオンにしてＦＤ５４をリセットし、その後、リセットされた状態のＦＤ５４のレベルを示す画素信号が、増幅トランジスタ５５を介して垂直信号線５８から出力される。そして、垂直駆動部１１３は、転送信号ＴＲＦをパルス状にオンにしてＰＤ５２で発生した電荷をＦＤ５４に転送し、その後、電荷を蓄積した状態のＦＤ５４のレベルを示す画素信号が、増幅トランジスタ５５を介して垂直信号線５８から出力される。
【０１１５】
このように、画素５１からは、リセットレベルの画素信号と、電荷のレベルに応じた画素信号とが出力され、カラム処理部１１４に読み出される。
【０１１６】
カラム処理部１１４は、それぞれの画素５１から垂直信号線５８を介して出力される画素信号に対してCDS(Correlated Double Sampling：相関２重サンプリング)処理を施すことで画素信号の信号レベルを抽出し、画素５１の受光量に応じた画素データを取得する。
【０１１７】
水平駆動部１１５は、画素アレイ部１１２が有する複数の画素５１の列ごとに、それぞれの画素５１から取得された画素データをカラム処理部１１４から順番に出力させるための駆動信号を、カラム処理部１１４に順次供給する。
【０１１８】
出力部１１６には、水平駆動部１１５の駆動信号に従ったタイミングでカラム処理部１１４から画素データが供給され、出力部１１６は、例えば、その画素データを増幅して、後段の画像処理回路に出力する。
【０１１９】
駆動制御部１１７は、撮像素子１１１の内部の各ブロックの駆動を制御する。例えば、駆動制御部１１７は、各ブロックの駆動周期に従ったクロック信号を生成して、それぞれのブロックに供給する。
【０１２０】
ここで、撮像素子１１１では、画素アレイ部１１２が有する各画素５１が、上述のいずれかの構成例を採用しているので、変換効率を大幅に向上させることができ、より良好な特性の画素信号を得ることができる。
【０１２１】
また、撮像素子１１１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
【０１２２】
図１７は、電子機器に搭載される撮像装置の構成例を示すブロック図である。
【０１２３】
図１７に示すように、撮像装置１２１は、光学系１２２、撮像素子１２３、信号処理回路１２４、モニタ１２５、およびメモリ１２６を備えて構成され、静止画像および動画像を撮像可能である。
【０１２４】
光学系１２２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子１２３に導き、撮像素子１２３の受光面（センサ部）に結像させる。
【０１２５】
撮像素子１２３としては、上述のいずれかの構成例の画素５１を備える撮像素子１１１が適用される。撮像素子１２３には、光学系１２２を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子１２３に蓄積された電子に応じた信号が信号処理回路１２４に供給される。
【０１２６】
信号処理回路１２４は、撮像素子１２３から出力された信号電荷に対して各種の信号処理を施す。信号処理回路１２４が信号処理を施すことにより得られた画像（画像データ）は、モニタ１２５に供給されて表示されたり、メモリ１２６に供給されて記憶（記録）されたりする。
【０１２７】
このように構成されている撮像装置１２１では、撮像素子１２３として、上述のいずれかの構成例の画素５１を備える撮像素子１１１を適用することにより、変換効率を大幅に向上させることができ、より良好な画質の画像を得ることができる。
【０１２８】
また、撮像素子１１１の構成は、裏面照射型のCMOS型固体撮像素子や、表面照射型のCMOS型固体撮像素子、CCD（Charge Coupled Device）型固体撮像素子に採用することができる。
【０１２９】
なお、本技術は以下のような構成も取ることができる。
（１）
受光した光の光量に応じた電荷を発生する光電変換部と、
前記光電変換部において発生した電荷を増幅して出力する増幅部と
を備え、
前記増幅部が、
シリコン基板と表面シリコン層との間に絶縁膜が形成された半導体基板の前記表面シリコン層に、前記表面シリコン層の表面から前記絶縁膜まで形成された第１の型の不純物領域と、
前記半導体基板の表面側に形成されるゲート電極と、
２箇所の前記第１の型の不純物領域および前記絶縁膜により囲われ、電気的に独立した第２の型の不純物領域と、
前記第２の型の不純物領域と、前記第１の型の不純物領域または前記ゲート電極のいずれかとを接続する接続部と
を有する撮像素子。
（２）
前記増幅部と信号線との接続を選択する選択部をさらに備え、
前記選択部が、
シリコン基板と表面シリコン層との間に絶縁膜が形成された半導体基板の前記表面シリコン層に、前記表面シリコン層の表面から前記絶縁膜まで形成された第１の型の不純物領域と、
前記半導体基板の表面側に形成されるゲート電極と、
２箇所の前記第１の型の不純物領域および前記絶縁膜により囲われ、電気的に独立した第２の型の不純物領域と、
前記第２の型の不純物領域と前記ゲート電極とを接続する接続部と
を有する上記（１）に記載の撮像素子。
（３）
前記光電変換部が形成されるシリコン基板に、前記絶縁膜を貫通した貫通電極が接続される接続部が形成される
上記（１）または（２）に記載の撮像素子。
（４）
前記光電変換部と前記増幅部とが異なる基板に形成され、それらの基板が接合されて構成される
上記（１）から（３）までのいずれかに記載の撮像素子。
（５）
複数の前記光電変換部により、前記増幅部が共有される共有構造である
上記（１）から（４）までのいずれかに記載の撮像素子。
【０１３０】
なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【符号の説明】
【０１３１】
４１  増幅回路，  ４２  トランジスタ，  ４３  抵抗，  ４４  SOI基板，  ４４ａ  シリコン基板層，  ４４ｂ  表面シリコン層，  ４５  シリコン酸化膜，  ４６  Ｎ型領域，  ４７  ウェル，  ４８  ゲート電極，  ４９  配線，  ５０  シリサイド化領域，  ５１  画素，  ５２  ＰＤ，  ５３  転送トランジスタ，  ５４  ＦＤ，  ５５  増幅トランジスタ，  ５６  選択トランジスタ，  ５７  リセットトランジスタ，  ５８  垂直信号線，  ５９  水平信号線，  ６１  SOI基板，  ６１ａ  シリコン基板層，  ６１ｂ  表面シリコン層，  ６２  シリコン酸化膜，  ６３  Ｎ型領域，  ６４  ウェル，  ６５  ゲート電極，  ６６および６７  配線
【図１】
2013118273.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2013118273.tif 000009
【図８】
2013118273.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2013118273.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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