(57)【要約】【課題】光電変換膜の劣化を抑制する。【解決手段】固体撮像素子は、行列状に配置された複数の画素と、画素の行ごとに駆動信号を出力する垂直駆動部とを備えて構成される。画素は、シリコン基板上に他の画素と分離されて形成された画素電極と、前記画素電極上に形成された光電変換膜と、前記光電変換膜上に形成された対向電極とを有している。そして、対向電極が、隣接する他の対向電極と電気的に分離されている。また、垂直駆動部は、少なくとも読み出しタイミングが異なる画素の行ごとに、画素の露光期間以外の所定のタイミングで、画素の露光中に光電変換膜に印加される電位に対して逆方向となる電位を印加する。本開示は、例えば、デジタルスチルカメラなどの電子機器に適用できる。【選択図】図２
2013005297.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板上に他の画素と分離されて形成された画素電極と、前記画素電極上に形成された光電変換膜と、前記光電変換膜上に形成された対向電極とを有し、行列状に配置された複数の画素と、
少なくとも読み出しタイミングが異なる前記画素の行ごとに、前記画素の露光期間以外の所定のタイミングで、前記画素の露光中に前記光電変換膜に印加される電位に対して逆方向となる電位を印加する駆動部と
を備える撮像素子。
【請求項２】
前記対向電極は、少なくとも読み出しタイミングが異なる前記画素の行ごとに、隣接する他の対向電極と分離して形成される
請求項１に記載の撮像素子。
【請求項３】
前記駆動部は、前記画素の露光期間以外の所定のタイミングで、前記対向電極に印加する電位を、前記画素電極のリセットレベルの電位よりも高電位とする
請求項２に記載の撮像素子。
【請求項４】
前記画素は、前記光電変換膜により光電変換された電荷を蓄積する電荷蓄積領域と、前記画素電極に接続されるコンタクト領域と、前記電荷蓄積領域と前記コンタクト領域との間に設けられ、所定の電位の電位障壁を形成する電位障壁部とをさらに有する
請求項３に記載の撮像素子。
【請求項５】
前記駆動部は、少なくとも前記画素の露光期間が開始される前、かつ、前記所定のタイミング以降となる期間において、前記対向電極に、前記画素電極と略等電位の電圧を印加する
請求項４に記載の撮像素子。
【請求項６】
前記画素は、行方向に並ぶ複数の前記光電変換膜を共有して構成される
請求項１に記載の撮像素子。
【請求項７】
前記駆動部は、読み出しタイミングが同一となる前記画素の行ごとに配設されている電源線を介して、各行の画素に供給される電源電圧を、前記画素の露光期間以外の所定のタイミングで前記対向電極の電位よりも低電位にする
請求項１に記載の撮像素子。
【請求項８】
シリコン基板上に他の画素と分離されて形成された画素電極と、前記画素電極上に形成された光電変換膜と、前記光電変換膜上に形成された対向電極とを有し、行列状に配置された複数の画素を備える撮像素子の駆動方法であって、
少なくとも読み出しタイミングが異なる前記画素の行ごとに、前記画素の露光期間以外の所定のタイミングで、前記画素の露光中に前記光電変換膜に印加される電位に対して逆方向となる電位を印加する
ステップを含む駆動方法。
【請求項９】
シリコン基板上に他の画素と分離されて形成された画素電極と、前記画素電極上に形成された光電変換膜と、前記光電変換膜上に形成された対向電極とを有し、行列状に配置された複数の画素と、
少なくとも読み出しタイミングが異なる前記画素の行ごとに、前記画素の露光期間以外の所定のタイミングで、前記画素の露光中に前記光電変換膜に印加される電位に対して逆方向となる電位を印加する駆動部と
を有する撮像素子を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、撮像素子および駆動方法、並びに電子機器に関し、特に、光電変換膜の劣化を抑制することができるようにした撮像素子および駆動方法、並びに電子機器に関する。
【背景技術】
【０００２】
ＣＣＤ（Charge Coupled Device）やＣＩＳ（CMOS Image Sensor）などに代表される固体撮像素子では、画素の微細化に伴って、フォトダイオードに入射する光の光量が減少することにより、十分な感度を得るのが困難となる。
【０００３】
また、固体撮像素子では、赤、青、および緑の三原色に対応する原色カラーフィルタを市松状に配置する、いわゆるベイヤ(Bayer)配列のカラーフィルタが広く用いられている。このようなカラーフィルタを使用した固体撮像素子では、カラーフィルタによって光が吸収されてしまうため、光の利用効率が低下するとともに、デモザイク処理によって偽色が発生することがあった。
【０００４】
これに対して、例えば、特許文献１では、１画素ごとに、シリコン基板の上面に積層された１層の光電変換部と、シリコン基板の内部で異なる深さで積層された２層のフォトダイオードとを備えて構成された固体撮像装置が提案されている。この固体撮像装置は、シリコン基板の内部では、深さ方向で吸収する光の波長が異なることを利用し、１層の光電変換部と２層のフォトダイオードとのそれぞれが、異なる波長の光を光電変換することができるように構成されている。
【０００５】
従って、特許文献１で開示されている固体撮像素子は、カラーフィルタが不要であることより、カラーフィルタによる光の利用効率の低下を回避することができるとともに、従来のデモザイク処理が必要でなくなることより、偽色の発生も回避することができる。
【０００６】
ところで、シリコン基板の上面に積層された光電変換部は、光電変換膜の上面および下面が透明電極で挟み込まれて構成される。例えば、光電変換部は、光電変換膜の下面に、画素ごとに分離された画素電極が配置され、光電変換膜の上面に、全ての画素で共有された対向電極が配置された構造となっている。そして、従来、画素の駆動中において、全ての画素で共有された対向電極は、電位が一定に保持されており、画素電極と対向電極との間に挟まれた光電変換膜には、同一方向の電界が与えられ続けていた。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−２７８４４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述したように、画素の駆動中には、シリコン上に積層された光電変換膜に同一方向の電界が常に与えられていることにより、光電変換膜において電荷トラップが増加してしまう現象があった。これにより、光電変換特性が変動するといった信頼性低下という不具合があった。
【０００９】
本開示は、このような状況に鑑みてなされたものであり、光電変換膜の劣化を抑制することができるようにするものである。
【課題を解決するための手段】
【００１０】
本開示の一側面の撮像素子は、シリコン基板上に他の画素と分離されて形成された画素電極と、前記画素電極上に形成された光電変換膜と、前記光電変換膜上に形成された対向電極とを有し、行列状に配置された複数の画素と、少なくとも読み出しタイミングが異なる前記画素の行ごとに、前記画素の露光期間以外の所定のタイミングで、前記画素の露光中に前記光電変換膜に印加される電位に対して逆方向となる電位を印加する駆動部とを備える。
【００１１】
本開示の一側面の駆動方法は、シリコン基板上に他の画素と分離されて形成された画素電極と、前記画素電極上に形成された光電変換膜と、前記光電変換膜上に形成された対向電極とを有し、行列状に配置された複数の画素を備える撮像素子の駆動方法であって、少なくとも読み出しタイミングが異なる前記画素の行ごとに、前記画素の露光期間以外の所定のタイミングで、前記画素の露光中に前記光電変換膜に印加される電位に対して逆方向となる電位を印加するステップを含む。
【００１２】
本開示の一側面の電子機器は、シリコン基板上に他の画素と分離されて形成された画素電極と、前記画素電極上に形成された光電変換膜と、前記光電変換膜上に形成された対向電極とを有し、行列状に配置された複数の画素と、少なくとも読み出しタイミングが異なる前記画素の行ごとに、前記画素の露光期間以外の所定のタイミングで、前記画素の露光中に前記光電変換膜に印加される電位に対して逆方向となる電位を印加する駆動部とを有する撮像素子を備える。
【００１３】
本開示の一側面においては、少なくとも読み出しタイミングが異なる画素の行ごとに、画素の露光期間以外の所定のタイミングで、画素の露光中に光電変換膜に印加される電位に対して逆方向となる電位が印加される。
【発明の効果】
【００１４】
本開示の一側面によれば、光電変換膜の劣化を抑制することができる。
【図面の簡単な説明】
【００１５】
【図１】本技術を適用した固体撮像素子の第１の実施の形態の構成例を示す回路図である。
【図２】固体撮像素子の構成例の断面図である。
【図３】画素の構成例を示す断面図である。
【図４】固体撮像素子の駆動方法について説明する図である。
【図５】画素の変形例を示す断面図である。
【図６】固体撮像素子の第１の駆動方法について説明する図である。
【図７】固体撮像素子の第２の駆動方法について説明する図である。
【図８】固体撮像素子の第２の実施の形態の構成例を示す断面図である。
【図９】固体撮像素子の構成例を示す回路図である。
【図１０】固体撮像素子の駆動方法について説明する図である。
【図１１】固体撮像素子の第３の実施の形態の構成例を示す回路図である。
【図１２】固体撮像素子の駆動方法について説明する図である。
【図１３】電子機器に搭載される撮像装置の構成例を示すブロック図である。
【発明を実施するための形態】
【００１６】
以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
【００１７】
図１は、本技術を適用した固体撮像素子の第１の実施の形態の構成例を示す回路図である。
【００１８】
図１に示すように、固体撮像素子１１は、アレイ状に配置された複数の画素１２、垂直駆動部１３、カラム処理部１４、および水平駆動部１５を備えて構成される。
【００１９】
また、固体撮像素子１１では、画素１２の行ごとに、それぞれの画素１２と垂直駆動部１３とが、電源線１６、水平信号線１７、および対向電極電源線１８により接続されている。また、固体撮像素子１１では、画素１２の列ごとに、それぞれの画素１２とカラム処理部１４および水平駆動部１５とが、垂直信号線１９により接続されている。
【００２０】
画素１２は、光電変換部２１、転送トランジスタ２２、ＦＤ（Floating Diffusion：フローティングディフュージョン）２３、増幅トランジスタ２４、選択トランジスタ２５、およびリセットトランジスタ２６を備えて構成される。なお、図１では、固体撮像素子１１において行列状に配置された複数の画素１２のうちの一部（２行×３列）の画素１２のみが図示されている。
【００２１】
垂直駆動部１３は、電源線１６を介して電源電圧ＶＤＤを供給するとともに、少なくとも読み出しタイミングが異なる画素１２の行ごとに、画素１２を駆動させる駆動信号を供給する。即ち、垂直駆動部１３は、水平信号線１７を介して、転送トランジスタ２２の駆動を制御する転送信号ＴＲＧを送信する。また、垂直駆動部１３は、図示しない水平信号線を介して、選択トランジスタ２５の駆動を制御する選択信号ＳＥＬを送信し、リセットトランジスタ２６の駆動を制御するためのリセット信号ＲＳＴを送信する。さらに、垂直駆動部１３は、対向電極電源線１８を介して、光電変換部２１を構成する対向電極（図２の対向電極３６）に印加する電圧を制御する。
【００２２】
カラム処理部１４は、垂直信号線１９を介して、それぞれの画素１２から出力される画素信号から、CDS(Correlated Double Sampling：相関２重サンプリング)動作により信号レベルを抽出して、画素データを出力する。
【００２３】
水平駆動部１５は、カラム処理部１４に、順次、所定のタイミングで、画素データを出力させる信号を供給し、カラム処理部１４から出力される画素データを、図示しない後段の画像処理回路に出力させる。
【００２４】
光電変換部２１は、受光した光の光量に応じた電荷を発生するフォトダイオードであり、そのアノードが対向電極電源線１８に接続され、そのカソードが転送トランジスタ２２に接続されている。
【００２５】
転送トランジスタ２２は、水平信号線１７を介して供給される転送信号ＴＲＧに従って、光電変換部２１で発生した電荷をＦＤ２３に転送する。ＦＤ２３は、転送トランジスタ２２から転送された電荷を蓄積する蓄積領域であり、ＦＤ２３に蓄積された電荷に応じた電位が、増幅トランジスタ２４のゲートに印加される。増幅トランジスタ２４は、ＦＤ２３に蓄積されている電荷を、その電荷に応じた電圧の画素信号に変換して出力する。
【００２６】
選択トランジスタ２５は、図示しない水平信号線を介して供給される選択信号ＳＥＬに従って、増幅トランジスタ２４からの信号を、垂直信号線１９に出力する。リセットトランジスタ２６は、図示しない水平信号線を介して供給されるリセット信号ＲＳＴに従って、ＦＤ２３に蓄積されている電荷を電源線１６に排出して、ＦＤ２３をリセットする。
【００２７】
図２は、図１の固体撮像素子１１の画素アレイ部分の垂直方向に沿った（垂直信号線１９に沿った方向の）断面構造を示す断面図である。図２には、積層型のCMOS（Complementary Metal Oxide Semiconductor）イメージセンサの構成を採用した固体撮像素子１１の構成例が示されている。
【００２８】
図２に示すように、固体撮像素子１１は、シリコン層３１ａおよび酸化膜３１ｂからなるシリコン基板３１に形成されており、図２において上側を向く面（以下、上面と称する）に撮像光が照射される。
【００２９】
固体撮像素子１１では、画素１２ごとに、シリコン層３１ａの上面側に、ＦＤ２３および電荷蓄積領域３２が埋め込まれており、ＦＤ２３および電荷蓄積領域３２の間に転送トランジスタ２２が形成されている。また、固体撮像素子１１では、画素１２ごとに、酸化膜３１ｂを貫通するように接続部３３が形成されている。また、固体撮像素子１１では、画素１２ごとに、酸化膜３１ｂの上面から順に、光電変換部２１を構成する画素電極３４、光電変換膜３５、および対向電極３６が積層されている。
【００３０】
電荷蓄積領域３２は、接続部３３を介して画素電極３４に接続されており、光電変換膜３５で発生した電荷を蓄積する。接続部３３は、電荷蓄積領域３２と画素電極３４とを接続する。
【００３１】
画素電極３４は、シリコン基板３１上に積層されており、光電変換膜３５と接続部３３とを接続するための電極である。光電変換膜３５は、画素電極３４上に積層されており、受光した光を電荷に変換する。対向電極３６は、光電変換膜３５上に積層されており、図１の対向電極電源線１８を介して垂直駆動部１３から所定の電圧が供給される。
【００３２】
ここで、固体撮像素子１１では、垂直駆動部１３は、画素１２の行ごとに画素信号の読み出しを制御しており、対向電極３６は、少なくとも読み出しタイミングが異なる画素１２どうしで互いに分離されるように形成されている。即ち、図２に示すように、対向電極３６は、画素１２の行ごとに分断された構成となっている。
【００３３】
図３は、画素１２の構成例を示す断面図である。
【００３４】
図３に示すように、画素１２では、シリコン層３１ａの上面側に、ＦＤ２３、電荷蓄積領域３２、拡散層４１乃至４３が埋め込まれている。また、画素１２では、接続部３３を介して、光電変換部２１が電荷蓄積領域３２に接続されており、電荷蓄積領域３２とＦＤ２３と電荷蓄積領域３２との間に転送トランジスタ２２が形成されている。
【００３５】
また、画素１２では、ＦＤ２３と拡散層４３との間にリセットトランジスタ２６が形成され、拡散層４３と拡散層４１との間に増幅トランジスタ２４が形成され、拡散層４１と拡散層４２との間に選択トランジスタ２５が形成されている。そして、拡散層４３に電源線１６が接続され、拡散層４２に垂直信号線１９が接続されている。
【００３６】
このように構成されている画素１２の駆動方法について、図４を参照して説明する。
【００３７】
図４には、画素１２の駆動タイミング、並びに、光電変換膜３５を挟む電極である画素電極３４および対向電極３６の電位変化が示されている。なお、電荷蓄積領域３２は、接続部３３を介して画素電極３４と接続されているため、画素電極３４と等電位となる。また、以下では、光電変換信号として電子を用いた場合について説明を行うが、ホールを用いた場合については電位を逆極性とすることで説明される。
【００３８】
また、上述したように、図１の垂直駆動部１３は、対向電極電源線１８を介して対向電極３６に印加する電圧を制御しており、通常時（後述するタイミングＴ３以外の期間）において、対向電極３６は画素電極３４よりも低い電位（例えば、０Ｖ）とされている。
【００３９】
まず、垂直駆動部１３は、タイミングＴ１において、転送信号ＴＲＧおよびリセット信号ＲＳＴをオンにして、ＦＤ２３を介して、電源電圧ＶＤＤにより電荷蓄積領域３２をリセットする。即ち、転送信号ＴＲＧおよびリセット信号ＲＳＴに従ってリセットトランジスタ２６および転送トランジスタ２２がオンになり、電荷蓄積領域３２に蓄積されていた電荷が、ＦＤ２３を介して電源線１６に排出される。なお、このとき、電荷蓄積領域３２のリセットレベルは、ポテンシャル設計によって変動するが、ここでは、一例として、1.5Ｖとする。
【００４０】
そして、タイミングＴ１が経過し、転送信号ＴＲＧおよびリセット信号ＲＳＴがオフにされた時点で、光電変換部２１の露光期間が開始される。光電変換部２１の露光期間中は、光電変換膜３５で発生した電荷が電荷蓄積領域３２に蓄積されるのに従って、電荷蓄積領域３２の電位が低下する。光電変換部２１の露光期間が終了する時点での電荷蓄積領域３２のレベルは、例えば、１Ｖとなる。
【００４１】
また、垂直駆動部１３は、露光期間中に選択信号ＳＥＬをオンとし、その間に、リセット信号ＲＳＴをオンとすることで、リセット状態のＦＤ２３の電位が読み出される。その後、垂直駆動部１３は、タイミングＴ２において転送信号ＴＲＧをオンにし、転送信号ＴＲＧがオンになった時点で露光期間が終了し、電荷蓄積領域３２に蓄積されていた電荷がＦＤ２３に転送される。これにより、露光期間中に発生した電荷に応じたＦＤ２３の電位が読み出される。また、ことのき、電荷蓄積領域３２の電位は、再びリセットレベルとなる。
【００４２】
そして、タイミングＴ２が経過した直後、垂直駆動部１３は、タイミングＴ３において、対向電極電源線１８を介して、画素電極３４のリセットレベルよりも高い電位（例えば、2.7Ｖ）を対向電極３６に印加する。
【００４３】
これにより、光電変換膜３５には露光中と逆方向の電位が印加されるため、露光期間中に印加される電圧によって光電変換膜３５の内部に発生した電荷トラップが消去（放出）される。つまり、従来の固体撮像素子では、光電変換膜に常に同方向の電界が与えられており、光電変換膜の内部でトラップが増加していくことで、特性劣化が加速していたのに対し、固体撮像素子１１では、光電変換膜３５の内部で電荷トラップが蓄積されるのを回避することができる。
【００４４】
このように、光電変換膜３５に電荷トラップが蓄積することが回避されるので、従来のような電荷トラップに伴う劣化を抑制することができる。従って、光電変換膜３５の特性変動も抑制され、光電変換膜３５の信頼性を向上させることができる。
【００４５】
また、固体撮像素子１１では、タイミングＴ２の直後のタイミングＴ３において光電変換膜３５に露光中と逆方向の電位を印加することで、タイミングＴ３で印加される電圧が、固体撮像素子１１が有する複数の画素１２において略同一となる。即ち、タイミングＴ２の直後にタイミングＴ３を設けることにより、固体撮像素子１１が有する複数の画素１２ごとに、逆バイアスの電圧にバラツキが発生すること回避することができる。
【００４６】
例えば、光電変換膜３５に露光中と逆方向の電位を印加するタイミングＴ３を、タイミングＴ２から離れた時点とした場合でも、光電変換膜３５に電荷トラップが蓄積されることを回避することができる。しかしながら、この場合、タイミングＴ２後における光電変換によって画素１２ごとに電荷の蓄積量が異なっているため、逆バイアスの電圧にバラツキが発生するため、電荷トラップの消去される度合いが、画素１２ごとに異なるものとなる。その結果、画素１２ごとの特性も異なるものになると想定される。
【００４７】
これに対し、固体撮像素子１１では、逆バイアスの電圧にバラツキが発生することがなく、それぞれの画素１２において同程度に電荷トラップを消去することができる。従って、画素１２ごとに特性が異なるものになることを回避することができる。もちろん、電荷トラップを消去するという点に関しては、光電変換膜３５に露光中と逆方向の電位を印加するタイミングＴ３は、タイミングＴ２の直後に限定されるものではない。
【００４８】
なお、例えば、シリコン基板３１の上に光電変換膜３５が積層される構成の積層型イメージセンサでは、配線を形成する工程の後に光電変換膜３５を形成する工程が行われる。このため、プロセス温度の制約から、光電変換膜３５には、低温で成膜されたアモルファス半導体、多結晶半導体、または有機膜などが採用されることになる。このような材質が採用された光電変換膜３５は、その内部に欠陥が多くなるため、動作中に電荷トラップによる特性変動が発生しやすく、信頼性が低下することがあった。
【００４９】
従って、このような材質が採用された光電変換膜３５を有する固体撮像素子１１において、図４を参照して説明したような駆動方法で駆動することにより、より有効な効果を得ることができる。即ち、電荷トラップによる劣化が発生しやすい光電変換膜３５において、その内部の電荷トラップを排出して、劣化を抑制することは非常に有益である。
【００５０】
なお、この駆動方法では、転送トランジスタ２２がオフである状態（即ち、画素電極３４がフローティングである状態）で、露光中と逆方向の電位を光電変換膜３５に印加するため、光電変換膜３５の内部でトラップされた電荷を有効に引き抜くことができる。
【００５１】
次に、図５は、画素１２の変形例を示す断面図である。
【００５２】
図５に示されている画素１２’は、光電変換部２１、転送トランジスタ２２、ＦＤ２３、増幅トランジスタ２４、選択トランジスタ２５、リセットトランジスタ２６、電荷蓄積領域３２、接続部３３、および拡散層４１乃至４３を備えて構成される点で、図３の画素１２と共通しており、これらの共通する各部についての詳細な説明は省略する。
【００５３】
そして、画素１２’は、コンタクト領域５１および電位障壁部５２を備え、コンタクト領域５１に接続部３３を介して光電変換部２１が接続されている点で、図３の画素１２と異なる構成となっている。
【００５４】
コンタクト領域５１は、例えば、電荷蓄積領域３２よりもｎ型の不純物濃度が高い領域（例えば、電荷蓄積領域３２はＮ−の領域であり、コンタクト領域５１はＮ＋の領域）である。また、電位障壁部５２は、電荷蓄積領域３２よりもｎ型の不純物濃度が低い領域（例えば、Ｎ−−の領域）である。
【００５５】
従って、図５の下側に示すポテンシャル図のように、コンタクト領域５１と電荷蓄積領域３２との間には、電位障壁部５２により所定の電位（コンタクト領域５１および電荷蓄積領域３２よりも高い電位）の電位障壁が形成される。これにより、光電変換部２１から接続部３３を介してコンタクト領域５１に電荷が転送されて蓄積された電荷は、電位障壁部５２による電位障壁を超えた分だけ、コンタクト領域５１から電荷蓄積領域３２に溢れ出ることになる。
【００５６】
このように、画素１２’では、コンタクト領域５１と電荷蓄積領域３２との間に電位障壁部５２を設けることにより、コンタクト領域５１は、電位障壁部５２によって定められる一定の電位に常に保持されるように構成される。そして、電位障壁部５２を乗り越えた電荷が、電荷蓄積領域３２に蓄積されて、画素信号として読み出される。
【００５７】
図６を参照して、画素１２’の第１の駆動方法について説明する。
【００５８】
図６には、画素１２’の駆動タイミング、並びに、光電変換膜３５を挟む電極である画素電極３４および対向電極３６の電位変化が示されている。
【００５９】
ここで、画素電極３４は、接続部３３を介してコンタクト領域５１に接続されているため、画素電極３４の電位は、コンタクト領域５１と等電位となる。そして、コンタクト領域５１の電位は、電位障壁部５２によって定められる一定の電位に常に保持されているため、画素電極３４の電位も常に一定（例えば、0.5Ｖ）となっている。そして、通常時において、対向電極３６には、コンタクト領域５１よりも低い電位（例えば、０Ｖ）が印加されている。
【００６０】
まず、垂直駆動部１３は、図４の駆動タイミングと同様に、タイミングＴ１において、転送信号ＴＲＧおよびリセット信号ＲＳＴをオンにして、ＦＤ２３を介して電荷蓄積領域３２をリセットする。このとき、電荷蓄積領域３２とコンタクト領域５１との間に電位障壁部５２が形成されているため、図４の電位変化とは異なり、コンタクト領域５１の電位は一定である。
【００６１】
そして、タイミングＴ１が経過し、転送信号ＴＲＧおよびリセット信号ＲＳＴがオフにされた時点で、光電変換部２１の露光期間が開始される。光電変換部２１の露光期間中は、光電変換膜３５で発生した電荷が接続部３３を介してコンタクト領域５１に供給されるが、その電荷は、電位障壁部５２を乗り越えて電荷蓄積領域３２に蓄積される。
【００６２】
その後、図４の駆動タイミングと同様に、リセット状態のＦＤ２３の電位が読み出されて、タイミングＴ２において露光が終了し、電荷蓄積領域３２に蓄積されていた電荷がＦＤ２３に転送される。
【００６３】
そして、タイミングＴ２が経過した直後、垂直駆動部１３は、タイミングＴ３において、対向電極電源線１８を介して、コンタクト領域５１よりも高い電位（例えば、1.5Ｖ）を対向電極３６に印加する。これにより、画素１２’では、光電変換膜３５には露光中と逆方向の電位が印加されるため、露光期間中に印加される電圧によって光電変換膜３５の内部に発生した電荷トラップが消去される。従って、光電変換膜３５に電荷トラップが蓄積されることが回避され、電荷トラップの蓄積に伴う光電変換膜３５の劣化を抑制することができる。
【００６４】
さらに、画素１２’では、コンタクト領域５１の電位が一定に保持されているので、タイミングＴ３において光電変換膜３５に露光中と逆方向の電位を印加したときに、固体撮像素子１１が有する複数の画素１２の全てで、電位差が略同一となる。これにより、全ての画素１２で、同程度に電荷トラップを消去することができ、画素１２ごとに特性が異なることを回避することができる。
【００６５】
次に、図７を参照して、画素１２’の第２の駆動方法について説明する。
【００６６】
画素１２’の第２の駆動方法は、露光期間中において、コンタクト領域５１よりも低い電位（例えば、０Ｖ）が対向電極３６に印加され、タイミングＴ３において、コンタクト領域５１よりも高い電位（例えば、1.5Ｖ）が対向電極３６に印加される点で、図６を参照して説明した第１の駆動方法と同様である。但し、画素１２’の第２の駆動方法では、露光期間が開始されるまで、および、タイミングＴ３の経過後において、コンタクト領域５１と等電位（例えば、0.5Ｖ）が対向電極３６に印加される点で、第１の駆動方法と異なっている。
【００６７】
このように、画素１２’の第２の駆動方法では、コンタクト領域５１と対向電極３６とが等電位である期間において、光電変換膜３５は電位差のない状態となるので、上述の第１の駆動方法よりも、光電変換膜３５に電圧が印加される期間が短縮されることになる。これにより、光電変換膜３５に電圧が印加される期間が長い場合と比較して、光電変換膜３５の劣化を抑制することができる。なお、この期間において、コンタクト領域５１と対向電極３６とは、完全に等しい電位である必要はなく、略等電位であれば効果を得ることができる。
【００６８】
図８は、固体撮像素子１１の第２の実施の形態について、画素アレイ部分の垂直方向に沿った断面構造の構成例を示す断面図である。
【００６９】
図８の固体撮像素子１１Ａは、転送トランジスタ２２、ＦＤ２３、電荷蓄積領域３２、接続部３３、および画素電極３４が形成されている点で、図２の固体撮像素子１１と同様に構成されており、以下、これらの各部についての詳細な説明は省略する。
【００７０】
そして、固体撮像素子１１Ａは、光電変換膜３５’および対向電極３６’を備える点で、図２の固体撮像素子１１と異なる構成となっている。即ち、図２の固体撮像素子１１では、光電変換膜３５および対向電極３６は、画素１２の行ごとに分離されて構成されていた。これに対し、固体撮像素子１１Ａでは、光電変換膜３５’および対向電極３６’が、画素１２が配置された領域全体で連続した構成（画素１２の行ごとに分離されない構成）とされている。
【００７１】
このような構成により、固体撮像素子１１Ａでは、対向電極３６’は、画素１２の行ごとに独立しておらず、領域全体で電気的に接続された状態となっており、全ての画素１２において等電位とされる。
【００７２】
図９には、固体撮像素子１１Ａの回路図が示されている。
【００７３】
図９に示すように、固体撮像素子１１Ａでは、画素１２の行ごとに配設された対向電極電源線１８が、対向電極電源線１８’により電気的に接続されている点で、図１の固体撮像素子１１と異なる構成となっている。また、固体撮像素子１１Ａでは、リセットトランジスタ２６と増幅トランジスタ２４とで電源系統が分けられており、リセットトランジスタ２６には電源線１６−１が接続され、増幅トランジスタ２４には電源線１６−２が接続されている。そして、後述の図１０で説明するように、リセットトランジスタ２６に供給される電源電圧ＶＤＤは、所定のタイミングでマイナスの電位となる。また、増幅トランジスタ２４には、固定の電源電圧ＶＤＤ（例えば、2.7Ｖ）が供給される。なお、固体撮像素子１１Ａの他の構成は、固体撮像素子１１と同様である。
【００７４】
このように構成されている固体撮像素子１１Ａは、例えば、図４を参照して説明したように、画素１２の行ごとに異なる電位を印加することができず、固体撮像素子１１とは異なる駆動方法により駆動される。
【００７５】
図１０を参照して、固体撮像素子１１Ａの画素１２の駆動方法について説明する。
【００７６】
図１０には、固体撮像素子１１Ａの画素１２の駆動タイミングと、光電変換膜３５’を挟む電極である画素電極３４および対向電極３６’の電位変化とが示されている。
【００７７】
図１０に示すように、固体撮像素子１１Ａでは、対向電極３６’の電位は、常に一定電位（例えば、０Ｖ）に保持されている。
【００７８】
まず、垂直駆動部１３は、タイミングＴ１において、転送信号ＴＲＧおよびリセット信号ＲＳＴをオンにするとともに、電源線１６−１を介して画素１２に供給する電源電圧ＶＤＤを、対向電極３６’の電位よりも低電位にする。例えば、垂直駆動部１３は、通常時において+2.7Ｖであった電源電圧ＶＤＤを、タイミングＴ１の間だけ-1.0Ｖとする。
【００７９】
このように、タイミングＴ１において、リセットトランジスタ２６および転送トランジスタ２２がオンとなることで、ＦＤ２３を介して、電荷蓄積領域３２は、対向電極３６’の電位よりも低電位の電源電圧ＶＤＤに接続される。そして、画素電極３４の電位は、電荷蓄積領域３２と同電位であるので、画素電極３４の電位は、対向電極３６’の電位よりも低電位となる。従って、光電変換膜３５’におけるバイアス方向は、対向電極３６’に電子が抜ける方向となる。
【００８０】
なお、この際には、シリコン基板３１の電荷蓄積領域３２には、電源線１６−１を介して電子が注入されるため、電荷蓄積領域３２に電子が蓄積された状態となる。
【００８１】
タイミングＴ１の経過した後、垂直駆動部１３は、タイミングＴ２において、転送信号ＴＲＧおよびリセット信号ＲＳＴを再びオンにする。このとき、電源電圧ＶＤＤは、対向電極３６’の電位よりも高電位であるので、タイミングＴ１で電荷蓄積領域３２に注入された電子が、セットトランジスタ２６、ＦＤ２３、および転送トランジスタ２２を介して、電源電圧ＶＤＤに排出される。即ち、電荷蓄積領域３２に蓄積されていた電荷がリセットされる。
【００８２】
その後、タイミングＴ２が終了した時点で露光期間が開始され、光電変換膜３５で発生した電荷が電荷蓄積領域３２に蓄積されるのに従って、電荷蓄積領域３２の電位が低下する。また、垂直駆動部１３は、選択信号ＳＥＬをオンとし、その間に、リセット信号ＲＳＴをオンとすることで、リセット状態のＦＤ２３の電位が読み出される。
【００８３】
そして、タイミングＴ３において、垂直駆動部１３が転送信号ＴＲＧをオンにすることで露光期間が終了し、電荷蓄積領域３２に蓄積されていた電荷がＦＤ２３に転送されて、電荷蓄積領域３２の電位、つまり、画素電極３４の電位が再びリセットレベルとされる。
【００８４】
以下、同様に、次のフレームで、タイミングＴ１において、転送信号ＴＲＧおよびリセット信号ＲＳＴをオンにし、電源線１６−１を介して供給する電源電圧ＶＤＤを対向電極３６’の電位よりも低電位にする処理が行われる。
【００８５】
このように、固体撮像素子１１Ａでは、露光期間以外の所定のタイミングにおいて、図１０の例では、電荷蓄積領域３２をリセットするタイミングＴ２の直前のタイミングＴ１において、露光期間とは逆方向のバイアスが光電変換膜３５’に印加される。これにより、露光期間中に印加される電圧によって光電変換膜３５’の内部で発生した電荷トラップを消去することができ、電荷トラップの蓄積に伴う光電変換膜３５’の劣化を抑制することができる。
【００８６】
図１１は、固体撮像素子１１の第３の実施の形態の構成例を示す回路図である。
【００８７】
図１１に示すように、固体撮像素子１１Ｂは、１つの画素１２Ｂが、２つの光電変換部２１−１および２１−２（を構成する光電変換膜３５）を共有するように構成されている。即ち、画素１２Ｂは、光電変換部２１−１および２１−２、転送トランジスタ２２−１および２２−２、ＦＤ２３、増幅トランジスタ２４、選択トランジスタ２５、およびリセットトランジスタ２６を備えて構成される。
【００８８】
なお、固体撮像素子１１Ｂにおいて、図２に示す固体撮像素子１１と同様に、少なくとも読み出しタイミングが異なる画素１２Ｂどうしで、対向電極３６が分離されるように形成されている。従って、画素１２Ｂでは、読み出しタイミングが同一となる行方向に並ぶ複数の光電変換部２１（図１１では、２つの光電変換部２１−１および２１−２）を共有することができる。
【００８９】
また、画素１２Ｂは、光電変換部２１−１および２１−２ごとに電荷蓄積領域３２を備えており、光電変換部２１−１および２１−２ごとに、図５に示す画素１２’と同様に、コンタクト領域５１と電位障壁部５２を備えて構成される。
【００９０】
次に、図１２を参照して、画素１２Ｂの駆動方法について説明する。
【００９１】
まず、固体撮像素子１１Ｂでは、画素１２Ｂの露光期間が開始されるまで、および、タイミングＴ３の経過後において、コンタクト領域５１と等電位（例えば、0.5Ｖ）が対向電極３６に印加されている。
【００９２】
そして、タイミングＴ１−１において、垂直駆動部１３は、転送信号ＴＲＧ１およびリセット信号ＲＳＴをオンにして、ＦＤ２３を介して、光電変換部２１−１の電荷蓄積領域３２をリセットする。このとき、光電変換部２１−１の電荷蓄積領域３２とコンタクト領域５１との間に電位障壁部５２が形成されているため、コンタクト領域５１の電位は一定である。そして、タイミングＴ１が経過し、転送信号ＴＲＧおよびリセット信号ＲＳＴがオフにされた時点で、光電変換部２１−１の露光期間が開始される。
【００９３】
また、タイミングＴ１−２において、垂直駆動部１３は、転送信号ＴＲＧ２およびリセット信号ＲＳＴをオンにして、ＦＤ２３を介して光電変換部２１−２の電荷蓄積領域３２をリセットする。このとき、光電変換部２１−２の電荷蓄積領域３２とコンタクト領域５１との間に電位障壁部５２が形成されているため、コンタクト領域５１の電位は一定である。そして、タイミングＴ２が経過し、転送信号ＴＲＧ２およびリセット信号ＲＳＴがオフにされた時点で、光電変換部２１−２の露光期間が開始される。
【００９４】
その後、タイミングＴ２−１において光電変換部２１−１の露光が終了し、垂直駆動部１３は、転送信号ＴＲＧ１をオンにして、光電変換部２１−１の電荷蓄積領域３２に蓄積されていた電荷をＦＤ２３に転送する。また、タイミングＴ２−２において光電変換部２１−２の露光が終了し、垂直駆動部１３は、転送信号ＴＲＧ２をオンにして、光電変換部２１−２の電荷蓄積領域３２に蓄積されていた電荷をＦＤ２３に転送する。
【００９５】
そして、タイミングＴ２−２が経過した直後、垂直駆動部１３は、タイミングＴ３において、対向電極電源線１８を介して、コンタクト領域５１よりも高い電位（例えば、1.5Ｖ）を対向電極３６に印加する。これにより、画素１２Ｂでは、光電変換部２１−１および２１−２の光電変換膜３５には露光中と逆方向の電位が印加されるため、露光期間中に印加される電圧によって光電変換膜３５の内部に発生した電荷トラップが消去される。従って、光電変換部２１−１および２１−２の光電変換膜３５に電荷トラップが蓄積されることが回避され、電荷トラップの蓄積に伴って、それぞれの光電変換膜３５の劣化を抑制することができる。
【００９６】
このように、２つの光電変換部２１−１および２１−２を共有する構成の画素１２Ｂにおいても、光電変換膜３５の劣化を抑制することができ、光電変換膜３５の特性変動を抑制して、光電変換膜３５の信頼性を向上することができる。
【００９７】
ここで、上述したような固体撮像素子は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
【００９８】
図１３は、電子機器に搭載される撮像装置の構成例を示すブロック図である。
【００９９】
図１３に示すように、撮像装置１０１は、光学系１０２、シャッタ装置１０３、撮像素子１０４、駆動回路１０５、信号処理回路１０６、モニタ１０７、およびメモリ１０８を備えて構成され、静止画像および動画像を撮像可能である。
【０１００】
光学系１０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子１０４に導き、撮像素子１０４の受光面（センサ部）に結像させる。
【０１０１】
シャッタ装置１０３は、光学系１０２および撮像素子１０４の間に配置され、駆動回路１０５の制御に従って、撮像素子１０４への光照射期間および遮光期間を制御する。
【０１０２】
撮像素子１０４としては、上述したような実施の形態および変形例の固体撮像素子のいずれかが適用される。撮像素子１０４には、光学系１０２およびシャッタ装置１０３を介して受光面に結像される像に応じて、一定期間、信号電荷が蓄積される。そして、撮像素子１０４に蓄積された信号電荷は、駆動回路１０５から供給される駆動信号（タイミング信号）に従って転送される。
【０１０３】
駆動回路１０５は、撮像素子１０４の転送動作、および、シャッタ装置１０３のシャッタ動作を制御する駆動信号を出力して、撮像素子１０４およびシャッタ装置１０３を駆動する。
【０１０４】
信号処理回路１０６は、撮像素子１０４から出力された信号電荷に対して各種の信号処理を施す。信号処理回路１０６が信号処理を施すことにより得られた画像（画像データ）は、モニタ１０７に供給されて表示されたり、メモリ１０８に供給されて記憶（記録）されたりする。
【０１０５】
このように構成されている撮像装置１０１では、撮像素子１０４として、上述したような光電変換膜の固体撮像素子を適用することにより、より信頼性を向上させることができる。
【０１０６】
なお、本技術は、露光期間以外においても固体撮像素子１１に光が照射される構成の撮像装置に適用することで、より有効な効果を得ることができる。特に、上述したように、積層型イメージセンサにおいて非常に有益である。
【０１０７】
さらに、例えば、ローリングシャッタに対応したＣＩＳのような固体撮像素子では、画素領域にある画素は常に露光状態であり、駆動中に露光時と逆バイアスの電圧を印加することが困難であった。これに対し、本技術を適用することで、ローリングシャッタ動作のＣＭＯＳイメージセンサにおいても、露光期間中と逆方向のバイアスを光電変換膜３５に印加することができ、光電変換膜３５の電荷トラップを放出することができる。また、露光期間中以外は、機械的なシャッタにより固体撮像素子１１が遮光される構成の撮像装置であっても、暗電流などにより光電変換膜３５に電荷トラップが蓄積することがあるため、その構成の撮像装置に本技術を適用しても上述の効果を得ることができる。
【０１０８】
また、画素１２の構成としては、図１に示したような４つのトランジスタを有する構成の他、選択トランジスタ以外の３つのトランジスタを有する構成を採用することができる。
【０１０９】
なお、本技術は、シリコン基板３１上に形成された光電変換部２１の光電変換膜３５で生成されたキャリアを、接続部３３を通じて、シリコン基板３１内に形成された電荷蓄積領域３２に蓄積させ、電荷蓄積領域３２からの読み出し動作を行う積層型のCMOSイメージセンサに適用するのに好適である。また、光電変換膜３５の材料は、上述したようなアモルファス半導体、多結晶半導体（化合物半導体）、または有機膜に限られない。
【０１１０】
また、本技術における固体撮像素子１１の構成は、裏面照射型のCMOS型固体撮像素子や、表面照射型のCMOS型固体撮像素子、CCD型固体撮像素子に採用することができる。さらに、本技術は、シリコン基板３１の深さ方向に吸収する波長が異なる光電変換領域が積層された縦方向分光型のCMOSイメージセンサなど、その構造に依存せずに適用することができる。
【０１１１】
なお、本技術は以下のような構成も取ることができる。
（１）
シリコン基板上に他の画素と分離されて形成された画素電極と、前記画素電極上に形成された光電変換膜と、前記光電変換膜上に形成された対向電極とを有し、行列状に配置された複数の画素と、
少なくとも読み出しタイミングが異なる前記画素の行ごとに、前記画素の露光期間以外の所定のタイミングで、前記画素の露光中に前記光電変換膜に印加される電位に対して逆方向となる電位を印加する駆動部と
を備える撮像素子。
（２）
前記対向電極は、少なくとも読み出しタイミングが異なる前記画素の行ごとに、隣接する他の対向電極と分離して形成される
上記（１）に記載の撮像素子。
（３）
前記駆動部は、前記画素の露光期間以外の所定のタイミングで、前記対向電極に印加する電位を、前記画素電極のリセットレベルの電位よりも高電位とする
上記（２）に記載の撮像素子。
（４）
前記画素は、前記光電変換膜により光電変換された電荷を蓄積する電荷蓄積領域と、前記画素電極に接続されるコンタクト領域と、前記電荷蓄積領域と前記コンタクト領域との間に設けられ、所定の電位の電位障壁を形成する電位障壁部とをさらに有する
上記（１）乃至（３）のいずれかに記載の撮像素子。
（５）
前記駆動部は、少なくとも前記画素の露光期間が開始される前、かつ、前記所定のタイミング以降となる期間において、前記対向電極に、前記画素電極と略等電位の電圧を印加する
上記（１）乃至（４）のいずれかに記載の撮像素子。
（６）
前記画素は、行方向に並ぶ複数の前記光電変換膜を共有して構成される
上記（１）乃至（５）のいずれかに記載の撮像素子。
（７）
前記駆動部は、読み出しタイミングが同一となる前記画素の行ごとに配設されている電源線を介して、それぞれの画素に供給される電源電圧を、前記画素の露光期間以外の所定のタイミングで前記対向電極の電位よりも低電位にする
上記（１）に記載の撮像素子。
【０１１２】
なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
【符号の説明】
【０１１３】
１１  固体撮像素子，  １２  画素，  １３  垂直駆動部，  １４  カラム処理部，  １５  水平駆動部，  ２１  光電変換部，  ２２  転送トランジスタ，  ２３  ＦＤ，  ２４  増幅トランジスタ，  ２５  選択トランジスタ，  ２６  セットトランジスタ，  ３１  シリコン基板，  ３２  電荷蓄積領域，  ３３  接続部，  ３４  画素電極，  ３５  光電変換膜，  ３６  対向電極，  ４１乃至４３  拡散層，  ５１  コンタクト領域，  ５２  電位障壁部
【図１】
2013005297.tif 000003
【図２】
2013005297.tif 000004
【図３】
2013005297.tif 000005
【図４】
2013005297.tif 000006
【図５】
2013005297.tif 000007
【図６】
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【図７】
2013005297.tif 000009
【図８】
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【図９】
2013005297.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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