(57)【要約】      （修正有）【課題】データを正確に読み出すことが可能な半導体記憶装置を提供する。【解決手段】１つのメモリセルにｎビット（ｎは２以上の自然数）のデータを記憶することができるメモリセルと、ワード線と、ビット線とを有するメモリセルアレイと、制御回路とを有し、第１メモリセルは、ｎビットの第１データを記憶し、第２メモリセルは、第１メモリセルにｎビットのうちｋビット（ｎ以下の自然数）のデータが記憶されたかどうかを判定するための第２データを記憶する。制御回路は、第２メモリセルのデータを第１の読み出し電圧ＢＲ３を与えて読み出したデータの判定を行う第１の判定Ｓ１２を行い、第１の判定の結果により、第１の読み出し電圧とは異なる第２の読み出し電圧ＡＲ１を与えて読み出したデータの判定を行う第２の判定Ｓ１４を行い、第１の読み出し電圧で読み出した結果、または、前記第２の読み出し電圧を与えて読み出した結果のいずれかを出力する。【選択図】図９
2013164888.tif 000002
【特許請求の範囲】
【請求項１】
１つのメモリセルにｎビット（ｎは２以上の自然数）のデータを記憶することができ、
マトリクス状に配置された前記メモリセルと、前記メモリセルに接続された複数のワード
線と、前記複数のメモリセルの一端に接続される複数のビット線とを有するメモリセルア
レイと、
制御回路とを有し、
複数の前記メモリセルのうち、第１メモリセルは、前記ｎビットの第１データを記憶し
、
複数の前記メモリセルのうち、第２メモリセルは、前記第１メモリセルに前記ｎビット
のうちｋビット（ｋは２以上、ｎ以下の自然数）のデータが記憶されたかどうかを判定す
るための第２データを記憶し、
前記制御回路は、前記第２メモリセルのデータを前記ワード線に第１の読み出し電圧を
与えて読み出したデータの判定を行う第１の判定を行い、
前記第１の判定の結果により、前記ワード線に前記第１の読み出し電圧とは異なる第２
の読み出し電圧を与えて読み出したデータの判定を行う第２の判定を行い、
前記第２の判定によって、前記第１メモリセルに記憶されたデータを前記第１の読み出
し電圧で読み出した結果、または、前記第２の読み出し電圧を与えて読み出した結果のい
ずれかを出力することを特徴とする半導体記憶装置。
【請求項２】
前記第２の読み出し電圧は前記第１の読み出し電圧よりも低いことを特徴とする請求項
１に記載の半導体記憶装置。
【請求項３】
前記第１及び第２の読み出し電圧は可変であることを特徴とする請求項１または２に記
載の半導体記憶装置。
【請求項４】
前記第２の判定は、前記第１の判定において、前記第１のメモリセルに前記ｋビットの
データが記憶されたと判定された場合には行われないことを特徴とする請求項１乃至３に
記載のいずれかの半導体記憶装置。
【請求項５】
前記メモリセルは第１の方向に直接接続されたメモリストリングを構成し、
前記メモリストリングは前記第１の方向と交差する第２の方向に配置され、
前記メモリストリングの一端に前記複数のビット線のうち１つが接続され、
前記ワード線は前記第２の方向に延び、前記第２方向に並ぶ前記メモリセルを共通接続
することを特徴とする請求項１乃至４の半導体記憶装置。
【請求項６】
前記の第１メモリセルと第２メモリセルは前記複数のワード線のうち同じワード線に接
続されていることを特徴とする請求項１乃至５の半導体記憶装置。
【請求項７】
前記制御回路は、前記第２メモリセルの前記第２データを前記第１の読み出し電圧を与
えて読み出すと同時に前記第１メモリセルの前記第１データを読み出し、前記第２メモリ
セルのデータを前記第２の読み出し電圧を与えて読み出すと同時に前記第１メモリセルの
データを読み出すことを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記制御回路は、前記第１メモリセルを前記第１の読み出し電圧で読み出した第１デー
タを第１ラッチに記憶し、前記第２の判定で前記第１のメモリセルに前記ｋビットのデー
タが記憶されたと判定された場合には、前記第１データを前記第１ラッチから第２ラッチ
へ移動し、前記第１データを前記第２ラッチからデータ出力線へ出力することを特徴とす
る請求項１乃至６に記載のいずれかの半導体記憶装置。
【請求項９】
前記制御回路は、前記第１メモリセルを前記第１の読み出し電圧で読み出した前記第１
データを第１ラッチに記憶し、前記第１メモリセルを前記第２の読み出し電圧を与えて読
み出した第２データを第２ラッチに記憶し、前記第２の判定で前記第１のメモリセルに前
記ｋビットのデータが記憶さていないと判定された場合には、前記第２ラッチから前記第
２データをデータ出力線へ出力することを特徴とする請求項１乃至７に記載のいずれかの
半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＥＥＰＲＯＭを用いたＮＡＮＤ型フラッシュメモリに係り、特に、フ
ラグセルを用いて多値データを記憶することが可能な半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリは、カラム方向に配置された複数のメモリセルが直列接続
されてメモリストリングを構成し、各メモリストリングは選択ゲートを介して対応するビ
ット線に接続される。各ビット線は、書き込みデータ、及び読み出しデータをセンス・ラ
ッチするセンスアンプ回路に接続されている。ワード線方向に配置された複数のセルの全
て、又は半数のセルは、同時に選択され、この同時に選択された全てのセル又は半数のセ
ルに対して、一括して書き込み、又は読み出し動作が行なわれる。ワード線方向に配置さ
れた複数のＮＡＮＤセルはブロックを構成し、このブロック単位に消去動作が実行される
。消去動作は、メモリセルの閾値電圧を負に設定する。書き込み動作により、メモリセル
内に電子を注入することにより閾値電圧が正に設定される。
【０００３】
ところで、ＮＡＮＤセルにおいて、多値データを記憶するために下位ページ、上位ペー
ジの複数回に分けてデータを記憶する場合がある。このとき、上位ページが書き込まれて
いるかどうかを判断するためにフラグセルを用いる場合がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１００５１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、データを正確に読み出すことが可能な半導体記憶装置を提供しようとするも
のである。
【課題を解決するための手段】
【０００６】
本発明の半導体記憶装置の態様の一例は、１つのメモリセルにｎビット（ｎは２以上の
自然数）のデータを記憶することができ、マトリクス状に配置された前記メモリセルと、
前記メモリセルに接続された複数のワード線と、前記複数のメモリセルの一端に接続され
る複数のビット線とを有するメモリセルアレイと、制御回路とを有し、複数の前記メモリ
セルのうち、第１メモリセルは、前記ｎビットの第１データを記憶し、複数の前記メモリ
セルのうち、第２メモリセルは、前記第１メモリセルに前記ｎビットのうちｋビット（ｋ
は２以上、ｎ以下の自然数）のデータが記憶されたかどうかを判定するための第２データ
を記憶し、前記制御回路は、前記第２メモリセルのデータを前記ワード線に第１の読み出
し電圧を与えて読み出したデータの判定を行う第１の判定を行い、前記第１の判定の結果
により、前記ワード線に前記第１の読み出し電圧とは異なる第２の読み出し電圧を与えて
読み出したデータの判定を行う第２の判定を行い、前記第２の判定によって、前記第１メ
モリセルに記憶されたデータを前記第１の読み出し電圧で読み出した結果、または、前記
第２の読み出し電圧を与えて読み出した結果のいずれかを出力することを特徴とする。
【図面の簡単な説明】
【０００７】
【図１】本実施形態に係る半導体記憶装置の一例を示す構成図。
【図２】図２（ａ）（ｂ）は本実施形態に係るメモリセルアレイの一例を示す回路図。
【図３】図３（ａ）（ｂ）はメモリセル及び選択トランジスタの一例を示す断面図。
【図４】ＮＡＮＤ型フラッシュメモリの断面の一例を示す断面図。
【図５】図４に示す各領域に供給される電圧の例を示す図。
【図６】図６（ａ）（ｂ）はメモリセルのしきい値分布の一例を示す図。
【図７】フラグセルのしきい値が低下した場合の一例を示す図。
【図８】図８（ａ）は本実施形態に係る下位ページ読み出し動作のフローチャートの一例を示す図、図８（ｂ）は本実施形態に係るセンスアンプ及びデータラッチの一例を示す回路図。
【図９】本実施形態に係る下位ページ読み出し動作とデータラッチに記憶されたデータの比較の一例を示す図。
【図１０】本実施形態に係る上位ページ読み出し動作の一例を示す図。
【発明を実施するための形態】
【０００８】
以下、本発明の実施の形態について、図面を参照して説明する。
【０００９】
先ず、図１乃至図２を用いて、本実施形態に適用される半導体記憶装置を１つのＮＡＮ
Ｄ型フラッシュメモリの構成を例に挙げて説明する。
【００１０】
ＮＡＮＤ型フラッシュメモリは、データを記憶するメモリセルＭＣをマトリクス状に配
置してなるメモリセルアレイ１を備えている。このメモリセルアレイ１は、複数のビット
線ＢＬ、複数のワード線ＷＬ、ソース線ＳＲＣ、及び複数のメモリセルＭＣを含む。メモ
リセルＭＣは、１つのメモリセルにｎビット（ｎは２以上の自然数）のデータを記憶する
ことができる。
【００１１】
ホストまたはメモリコントローラＨＭから供給されたＮＡＮＤ型フラッシュメモリの動
作を制御する各種コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＴは、ＩＯバッファ４
に入力される。ＩＯバッファ４に入力された書き込みデータは、データ入出力線ＩＯ、Ｉ
Ｏｎを介して、ビット線制御回路２によって選択されたビット線ＢＬｓに供給される。ま
た、各種コマンドＣＭＤ及びアドレスＡＤＤは、制御回路５に入力され、制御回路５は、
コマンドＣＭＤ及びアドレスＡＤＤに基づいて昇圧回路６やドライバ７を制御する。
【００１２】
昇圧回路６は制御回路５の制御により、書き込み、読み出し、消去に必要な電圧を生成
し、ドライバ７に供給する。ドライバ７は制御回路５の制御により、これらの電圧をビッ
ト線制御回路２、ワード線制御回路３に供給する。ビット線制御回路２、ワード線制御回
路３はこれらの電圧によりメモリセルＭＣからデータを読み出し、メモリセルＭＣへデー
タを書き込み、メモリセルＭＣのデータの消去を行う。
【００１３】
メモリセルアレイ１には、ビット線ＢＬの電圧を制御するためのビット線制御回路２、
及びワード線ＷＬの電圧を制御するためのワード線制御回路３が接続されている。また、
ビット線制御回路２、ワード線制御回路３はドライバ７に接続されている。
【００１４】
すなわち、ドライバ７はアドレスＡＤＤに基づいてビット線制御回路２を制御し、ビッ
ト線ＢＬを介してメモリセルアレイ１中のメモリセルＭＣのデータを読み出す。また、ド
ライバ７はアドレスＡＤＤに基づいてビット線制御回路２を制御し、ビット線ＢＬを介し
てメモリセルアレイ１中のメモリセルＭＣに書き込みを行う。
【００１５】
また、ビット線制御回路２、ワード線制御回路３、ドライバ７、制御回路５、を総称し
て「制御回路」と称する場合もある。
【００１６】
図２（ａ）は、図１に示すメモリセルアレイ１の回路構成の一例を示している。メモリ
セルアレイ１には複数のメモリセルが配置されている。１つのＮＡＮＤストリングＮＳは
、ビット線方向に直列接続された例えば６４個のメモリセルＭＣからなるメモリストリン
グと、選択トランジスタＳＤ、ＳＳとにより構成されている。なお、メモリストリングと
選択トランジスタＳＤの間、メモリストリングと選択トランジスタＳＳの間にダミーメモ
リセルＤＭＣが配置されていても良い。
【００１７】
ＮＡＮＤストリングＮＳはワード線方向に複数個配置（図２（ａ）の例では、ｍ＋１個
）され、ＮＡＮＤストリングＮＳの一端に複数のビット線ＢＬのうち１つが接続され、他
端には共通ソース線ＣＥＬＳＲＣが接続されている。なお、ＮＡＮＤストリングＮＳはワ
ード線方向に複数個配置され、ＮＡＮＤストリングＮＳの一端に複数のビット線ＢＬのう
ち１つが接続され、他端には共通ソース線ＣＥＬＳＲＣが接続されているとも言える。選
択トランジスタＳＤ、ＳＳのゲート電極はそれぞれ選択ゲートＳＧＤ、ＳＧＳに接続され
ている。
【００１８】
ワード線ＷＬはワード線方向に延び、ワード線方向に並ぶメモリセルＭＣを共通接続し
ている。ワード線方向に接続されたメモリセルＭＣで１ページを構成する。メモリセルＭ
Ｃへの書き込みはページ単位で行われる。なお、書き込み単位の「ページ」とこの後述べ
るデータの書き込みビットレベルである「下位ページ」、「上位ページ」とは異なる概念
なので留意していただきたい。
【００１９】
ここで、ビット線ＢＬｍにはメモリセルＭＣに代えてフラグセルＦＣが配置されている
。なお、フラグセルＦＣの構造はメモリセルＭＣと同じ構造にすることができる。
【００２０】
また、図２（ｂ）に示すように、ビット線ＢＬｍにフラグセルＦＣＡが、ビット線ＢＬ
ｍ＋１にフラグセルＦＣＢを配置することができる。すなわち、フラグセルＦＣは１つの
ワード線ＷＬに１つではなく複数個配置することもできる。ここでフラグセルＦＣＡは上
位ページ用のフラグせるであり、フラグセルＦＣＢは下位ページ用のフラグセルとして用
いることができる。
【００２１】
図３（ａ）（ｂ）はメモリセル及び選択トランジスタの断面図を示している。図４（ａ
）はメモリセルを示している。基板５１（後述するＰ型ウェル領域５５）にはメモリセル
のソース、ドレインとしてのｎ型拡散層４２が形成されている。Ｐ型ウェル領域５５の上
にはゲート絶縁膜４３を介して電荷蓄積層（ＦＧ）４４が形成され、この電荷蓄積層４４
の上には絶縁膜４５を介して制御ゲート（ＣＧ）４６が形成されている。図３（ｂ）は選
択ゲートを示している。Ｐ型ウェル領域５５にはソース、ドレインとしてのｎ型拡散層４
７が形成されている。Ｐ型ウェル領域５５の上にはゲート絶縁膜４８を介して制御ゲート
４９が形成されている。
【００２２】
この電荷蓄積層（ＦＧ）に電荷を蓄積することにより、メモリセルのしきい値電圧を変
化させることができる。このしきい値電圧に応じてデータを割り付けることにより、デー
タを記憶することができる。通常、大きなデータを記憶するために複数のメモリセルが用
いられる。その結果、メモリセルのしきい値はそれぞれのデータに応じたしきい値分布を
形成する。
【００２３】
図４は、ＮＡＮＤ型フラッシュメモリの断面図を示している。例えばＰ型半導体基板５
１内には、Ｎ型ウェル領域５２、５３、５４、Ｐ型ウェル領域５６が形成されている。Ｎ
型ウェル領域５２内にはＰ型ウェル領域５５が形成され、このＰ型ウェル領域５５内にメ
モリセルアレイ１を構成するメモリセルＴｒが形成されている。さらに、前記Ｎ型ウェル
領域５３、Ｐ型ウェル領域５６内に、データ記憶回路１０を構成する低電圧Ｐチャネルト
ランジスタＬＶＰＴｒ、低電圧ＮチャネルトランジスタＬＶＮＴｒが形成されている。前
記基板５１内には、ビット線とデータ記憶回路１０を接続する高電圧Ｎチャネルトランジ
スタＨＶＮＴｒが形成されている。また、前記Ｎ型ウェル領域５４内には例えばワード線
駆動回路等を構成する高電圧ＰチャネルトランジスタＨＶＰＴｒが形成されている。図５
に示すように、高電圧トランジスタＨＶＮＴｒ、ＨＶＰＴｒは、低電圧トランジスタＬＶ
ＮＴｒ、ＬＶＰＴｒに比べて例えば厚いゲート絶縁膜を有している。
【００２４】
図５は、図４に示す各領域に供給される電圧の例を示している。消去動作、書き込み動
作、読み出し動作において、各領域に図６に示すような電圧が供給される。ここで、Ｖｅ
ｒａは、データの消去時に基板に印加される電圧、Ｖｓｓは接地電圧、Ｖｄｄは電源電圧
、Ｖｐｇｍｈはデータの書き込み時にワード線に供給される電圧Ｖｐｇｍ＋Ｖｔｈ、Ｖｒ
ｅａｄｈは、データの読み出し時にワード線に供給される電圧Ｖｒｅａｄ＋Ｖｔｈである
。
【００２５】
次に、読み出し動作を説明する。制御回路が、複数のワード線ＷＬから１つの選択ワー
ド線ＷＬｓを選択し、選択ワード線ＷＬｓに読み出し電圧を印加することにより行われる
。言い換えると、１つのページが選択されると言える。選択ワード線ＷＬｓ以外の非選択
ワード線ＷＬｎｓには、メモリセルＭＣのしきい値電圧によらず、メモリセルＭＣをオン
にするパス電圧が印加される。このパス電圧は全ての非選択ワード線ＷＬｎｓに同じ電圧
が印加される場合に限られず、非選択ワード線ＷＬｎｓ間で異なっていても良い。ここで
、いわゆる電圧センス方式を例に挙げて説明する。まず、共通ソース線に０Ｖを、ビット
線ＢＬにプリチャージ電圧を印加した後、選択トランジスタＳＤ、ＳＳをオンにする。こ
こで、メモリセルＭＣのしきい値電圧がベリファイ電圧よりも高ければ、ビット線ＢＬに
充電された電圧は放電しない。この結果が、センスアンプでセンス・ラッチされ、メモリ
セルＭＣのデータは“０”データと判断される。一方、メモリセルＭＣのしきい値電圧が
ベリファイ電圧よりも低ければ、ビット線ＢＬに充電された電圧が放電する。この結果が
、センスアンプでセンス、ラッチされ、メモリセルＭＣのデータは“１”データと判断さ
れる。なお、メモリセルのＰ型ウェル領域５５には０Ｖ（場合によっては正の電圧、この
場合は共通ソース線も正の電圧を印加する）を印加することができる。なお、本実施例の
読み出し動作は、いわゆる電流センス方式を用いてデータをセンス・ラッチすることも可
能である。
【００２６】
ここで、１つのメモリセルＭＣに２ビットを記憶する場合、図６（ｂ）に示すように複
数のメモリセルＭＣのしきい値は４つのしきい値分布を有する。ここで、しきい値電圧が
低い方から“Ｅ”レベル（消去状態）、“Ａ”レベル、“Ｂ”、レベル“Ｃ”レベルとす
る。メモリセルのしきち電圧がどのしきい値分布に属するか判断するために、読み出し電
圧を各しきい値分布間に設定する。
【００２７】
また、書き込み動作は、書き込み電圧を印加するプログラム動作とプログラム動作後に
メモリセルのしきい値電圧を確認するベリファイ動作を有する。なお、ベリファイ動作は
プログラム動作後に必ず行われる必要が無く、複数回のプログラム動作後に１回行うなど
、種々の変更が可能である。
【００２８】
ベリファイ動作は、制御回路が、複数のワード線ＷＬから１つの選択ワード線ＷＬｓを
選択し、選択ワード線ＷＬｓにベリファイ電圧を印加することにより行われる。言い換え
ると、１つのページが選択されると言える。選択ワード線ＷＬｓ以外の非選択ワード線Ｗ
Ｌｎｓには、メモリセルＭＣのしきい値電圧によらず、メモリセルＭＣをオンにするパス
電圧が印加される。このパス電圧は全ての非選択ワード線ＷＬｎｓに同じ電圧が印加され
る場合に限られず、非選択ワード線ＷＬｎｓ間で異なっていても良い。ここで、いわゆる
電圧センス方式を例に挙げて説明する。まず、、共通ソース線に０Ｖを、ビット線ＢＬに
プリチャージ電圧を印加した後、選択トランジスタＳＤ、ＳＳをオンにする。ここで、メ
モリセルＭＣのしきい値電圧がベリファイ電圧よりも高ければ、ビット線ＢＬに充電され
た電圧が放電しない。この結果が、センスアンプでセンス、ラッチされ、メモリセルＭＣ
のデータは“０”データと判断される。一方、メモリセルＭＣのしきい値電圧がベリファ
イ電圧よりも低ければ、ビット線ＢＬに充電された電圧が放電する。この結果が、センス
アンプでセンス、ラッチされ、メモリセルＭＣのデータは“１”データと判断される。な
お、メモリセルのＰ型ウェル領域５５には０Ｖ（場合によっては正の電圧、この場合は共
通ソース線も正の電圧を印加する）を印加することができる。なお、本実施例のベリファ
イ動作は、いわゆる電流センス方式を用いてデータをセンス・ラッチすることも可能であ
る。
【００２９】
ここで、ＮＡＮＤ型フラッシュメモリは、書き込み動作として、電荷蓄積層間のカップ
リングによるしきい値変動を低減するために、いわゆるLM書き込み方式を用いる場合があ
る。このＬＭ書き込み方式を、図６を用いて説明する。
【００３０】
ＬＭ書き込み方式は、例えば、１つのメモリセルＭＣに２ビット（４値）のデータを記
憶する場合、下位ページと上位ページに分けて書き込みを行う方式である。まず、図６（
ａ）に示すように、下位ページのデータ書き込みにおいて、制御回路は２つのしきい値分
布を有するよう書き込み電圧を制御する。ここで、“１”データと“０”データが書き込
まれることになる。“０”データを最終的な4値分布における、“Ａ”レベルと“Ｂ”レ
ベルの中間しきい値レベルであるＬＭレベルに割り当てられる。“１”データは消去状態
である“Ｅ”レベルに割り当てられる。また、下位ページの“ＬＭ”レベルのベリファイ
動作は、ベリファイ電圧がＶＣＧ＿ＬＭＶで行われる。なお、“ＬＭ”レベルの読み出し
は、“Ｅ”レベルと“ＬＭ”レベルの間の電圧である読み出し電圧ＶＣＧ＿ＡＲ１で行わ
れる。読み出し電圧ＶＣＧ＿ＡＲ１は、後述する読み出し電圧ＶＣＧ＿ＡＲ３と同じ、ま
たは、読み出し電圧ＶＣＧ＿ＡＲ３よりやや低い値にすることができる。
【００３１】
下位ページの書き込み後に上位ページ書き込みが行われる。図６（ｂ）に示すように上
位ページの書き込みにおいて、制御回路は４つのしきい値分布を有するよう書き込み電圧
を制御する。“Ａ”レベルは消去状態である“Ｅ”レベルからしきい値電圧を変化させ、
“Ｂ”及び“Ｃ”レベルは“ＬＭ“レベルからしきい値電圧を変化させる。これにより、
4値のしきい値分布が実現できる。なお、データは”１１“データが”Ｅ“レベルに、”
０１“データが”Ａ“レベルに、”００“データが”Ｂ“レベルに、”１０“データが”
Ｃ“レベルに割り当てられる。ここで、”＊＊“データの右側が下位ページのデータを表
し、左側が上位ページのデータを表す。また、上位ページの“Ａ”、“Ｂ”及び“Ｃ”レ
ベルのベリファイ動作は、それぞれベリファイ電圧がＶＣＧ＿ＡＶ、ＶＣＧ＿ＢＶ、ＶＣ
Ｇ＿ＣＶ（ＶＣＧ＿ＡＶ＜ＶＣＧ＿ＢＶ＜ＶＣＧ＿ＣＶ）で行われる。
【００３２】
ここで、ＬＭ書き込み方式を用いた場合、下位ページのみ書き込みが終了し、かつ、上
位ページの書き込み前の場合（「上位ページ前」と称する場合がある）と上位ページまで
書き込みが終了している場合（「上位ページ後」と称する場合がある）が存在する。その
結果、上位ページ前と上位ページ後を判断する必要がある。そこで、フラグセルＦＣを用
いて判断する。
【００３３】
上位ページ書き込みの際にフラグセルＦＣを“Ｂ”レベルに書き込む。すなわちフラグ
セルＦＣのフラグデータが“Ｂ”レベルに割り当てられる。ここで、このフラグセルＦＣ
を下位ページ用のフラグセルＦＣＢと称する場合がある。すなわち、フラグセルＦＣＢの
しきい値電圧が読み出し電圧ＶＣＧ＿ＢＲ３より高いか低いかで判断される。具体的には
、読み出し動作において、読み出し電圧をＶＣＧ＿ＢＲ３にして、フラグセルＦＣＢのし
きい値電圧を判断すればよい。この条件で、フラグセルＦＣＢを読み出した結果が“０”
データであれば上位ページ後であり、“１”データであれば上位ページ前である。
【００３４】
なお、図２（ｂ）に示すように、上位ページ用と下位ページ用のフラグセルＦＣＡ、Ｆ
ＣＢが配置される場合は、図６（ｂ）に示すようにフラグセルＦＣＡのフラグデータを“
Ａ”レベルに書き込み、フラグセルＦＣＢを“Ｂ”レベルに書き込むことができる。ここ
で、フラグセルＦＣＡのフラグデータＦＣＡＤが“Ａ”レベルに割り当てられ、フラグセ
ルＦＣＢのフラグデータＦＣＢＤが“Ｂ”レベルに割り当てられる。
【００３５】
ここで、メモリセルＭＣのしきい値は、時間が経過すると、電荷蓄積層に蓄積した電荷
が抜け、メモリセルＭＣのしきい値電圧が低くなる可能性がある。その結果、メモリセル
ＭＣに記憶したデータが変化してしまう。ここで、ＥＣＣ（error correction code）回
路を用いて、データ変化に対して、データ修正をすることが可能である。しかし、フラグ
セルＦＣのフラグデータはＥＣＣ回路によるＥＣＣを生成しない場合が多い。ユーザが使
用するデータ（「ユーザデータ」と称する場合がある）で無いため、ECCを生成すること
による、回路動作遅延やパリティビットの増加を抑制するためである。そのため、図７に
示すように、フラグセルＦＣＢのフラグデータにデータ変化が生じた際は、ユーザデータ
が正しく読みだせないという問題がある。
【００３６】
具体的には、フラグセルＦＣＢのフラグデータがデータ変化により、しきい値電圧が読
み出し電圧ＶＣＧ＿ＢＲ３よりも低くなってしまった場合、フラグデータは“１”データ
と判断される。すなわち、メモリセルＭＣのデータは上位ページ後であるにもかかわらず
、読み出し動作は上位ページ前で行われることになる。これにより、制御回路は、“Ｅ”
レベルと“ＬＭ”レベルを判断するため、読み出し電圧ＶＣＧ＿ＡＲ１で、再度読み出し
動作を行う。しかし、メモリセルＭＣのデータは上位ページ後である。すなわち、読み出
し電圧ＶＣＧ＿ＢＲ３で読み出した結果をデータラッチへ格納すべきであるが、異なるデ
ータを読み出したことになる。その結果、ユーザデータが正しく読み出せない。
【００３７】
そこで、本実施例では、以下のような読み出し動作を行う。
【００３８】
（下位ページ読み出し）
図８（ａ）に本実施形態に係る下位ページ読み出し動作のフローチャートの一例を示す
。また、図８（ｂ）に本実施形態に係るセンスアンプ及びデータラッチの一例を示す回路
図を示す。
【００３９】
図８（ｂ）に示すように、ＮＡＮＤストリングＮＳの一端がビット線ＢＬに接続されて
いる。ビット線ＢＬの一端はセンスアンプＳ／Ａに接続される。また、センスアンプＳ／
ＡはローカルバスＬＢＵＳを介して複数のデータラッチ（本例ではデータラッチＳＬＤ、
ＬＤＬ、ＵＤＬ）に接続される。また、データラッチＬＤＬ、ＵＤＬはデータバスＤＢＵ
Ｓを介してデータラッチＸＤＬに接続される。このデータラッチＸＤＬはデータ入出力線
ＩＯ（または、データ入出力線ＩＯｎ）に接続される。
【００４０】
すなわち、ビット線制御回路２がセンスアンプＳ／Ａを制御して読み出し動作を行う。
ホストまたはメモリコントローラＨＭからアドレスＡＤＤが入力され、ワード線制御回路
３がロウアドレスに対応する選択ワード線ＷＬｓを選択し、読み出しを行うページが選択
される。その後、読み出し開始コマンドＣＭＤが入力されて読み出しが実行される。セン
スアンプＳ／Ａでセンス・ラッチされたデータは、データラッチＬＤＬ、ＵＤＬに保存さ
れた後、データラッチＸＤＬに移動し、データ入出力線ＩＯを介してホストまたはメモリ
コントローラＨＭに出力される。
【００４１】
また、センスアンプＳ／Ａ及びデータラッチＳＤＬ、ＬＤＬ、ＵＤＬ、ＸＤＬはビット
線ＢＬ毎に配置されている。なお、センスアンプ及びデータラッチは複数のビット線ＢＬ
に１個の割合で配置されていても良い。
【００４２】
また、図９に読み出しフローの流れと、内部データラッチの動作の一例を説明する。ま
ず、ステップＳ１０において、制御回路により、昇圧回路６を起動し、読み出し動作に必
要な内部電源電圧を生成する。その後、制御回路５はドライバ７、ビット線制御回路２、
ワード線制御回路３を制御して、選択された選択メモリセルＭＣｓの読み出し動作（ステ
ップＳ１１）を行う。
【００４３】
具体的には、ワード線制御回路３が選択ワード線ＷＬｓに読み出し電圧ＶＣＧ＿ＢＲ３
を印加する。また非選択ワード線ＷＬｎｓにはパス電圧が与えられる。ここで、センスア
ンプＳ／Ａからビット線ＢＬを介して選択されたＮＡＮＤストリングＮＳに電圧を与え、
選択ワード線ＷＬｓに接続された選択メモリセルＭＣｓ及びフラグセルＦＣＢのしきい値
電圧を判定する。具体的には、選択ワード線ＷＬｓに読み出し電圧ＶＣＧ＿ＢＲ３を与え
、選択メモリセルＭＣｓ及びフラグセルＦＣＢのしきい値電圧が読み出し電圧ＶＣＧ＿Ｂ
Ｒ３より高い場合は、メモリセルＭＣがオンしないのでビット線ＢＬの電位が低下しない
。その結果、センスアンプＳ／Ａが有するキャパシタの電荷が放電されず、この電位を検
知してセンスアンプＳ／Ａは“０”データを検知する。
【００４４】
一方、選択メモリセルＭＣｓ及びフラグセルＦＣＢのしきい値電圧が読み出し電圧ＶＣ
Ｇ＿ＢＲ３より低い場合は、メモリセルＭＣがオンするのでビット線ＢＬの電位が低下す
る。その結果、センスアンプＳ／Ａが有するキャパシタの電荷が放電し、この電位を検知
してセンスアンプＳ／Ａは“１”データを検知する。
【００４５】
この読み出したデータをデータラッチＬＤＬとデータラッチＸＤＬに保持する。すなわ
ち、制御回路は読み出したデータをデータラッチＬＤＬに保持し、このデータをデータラ
ッチＸＤＬにコピーする。ここでデータラッチＬＤＬ、ＸＤＬはそれぞれ１ページ分存在
する。なお、フラグセルＦＣも１ページ分存在する。
【００４６】
この後、ステップＳ１２において、読み出し電圧ＶＣＧ＿ＢＲ３で読み出されたフラグ
セルのフラグデータＦＣＢＤの判定を行う。具体的には制御回路はデータラッチＸＤＬか
らフラグデータを取り出して、“０”データか“１”データかを判定する。
【００４７】
ここで、フラグデータが“１”データの場合、上位ページ前と判断され、“ＮＯ”の遷
移をとる。一方、フラグデータが“０”データの場合、上位ページ後と判断され、“Ｙｅ
ｓ”の遷移をとる。しかし、上位ページ後であってもフラグデータＦＣＢＤがデータ変化
により、読み出し電圧ＶＣＧ＿ＢＲ３よりも低くなってしまった場合も、上位ページ前と
判断され“ＮＯ”の遷移をとってしまう。
【００４８】
しかし、本実施例では、ステップＳ１３にて読み出し電圧を変えて再度読み出し動作を
行う。具体的には、制御回路は読み出し電圧ＶＣＧ＿ＡＲ１を選択ワード線ＷＬｓに与え
て読み出し動作を行う。なお、読み出し電圧ＶＣＧ＿ＡＲ１は読み出し電圧ＶＣＧ＿ＢＲ
３よりも低い。また、読み出し電圧ＶＣＧ＿ＡＲ１は“Ａ”レベルと“Ｅ”レベルの間の
電圧にすることができる。
【００４９】
ここで、選択メモリセルＭＣｓ及びフラグセルＦＣＢの読み出し結果をセンスアンプＳ
／Ａでセンス・ラッチする。この読み出したデータをデータラッチであるＸＤＬへデータ
保持する。なお、読み出し電圧ＶＣＧ＿ＢＲ３で読み出しデータラッチＸＤＬに保持され
ていたデータのデータは破棄される。
【００５０】
次に、ステップＳ１４において、フラグデータＦＣＢＤの判定を行う。すなわち、制御
回路は、読み出し電圧ＶＣＧ＿ＡＲ１で読み出されたフラグセルのフラグデータの判定の
結果により、選択ワード線ＷＬｓに読み出し電圧ＶＣＧ＿ＢＲ３よりも低い読み出し電圧
ＶＣＧ＿ＡＲ１を与えて読み出したデータの判定を行うと言える。
【００５１】
ステップＳ１４で、フラグデータのしきい値電圧が読み出し電圧ＶＣＧ＿ＡＲ１よりも
高ければ（フラグセルが“０”データと判断された場合）、上位ページ書き込み後である
と判断される。すなわち、制御回路は、選択されたページのデータは上位ページまで書き
込み完了していると判断を変更する。よって、ステップＳ１４で、“Ｙｅｓ”の遷移をと
る。一方、ステップＳ１４で、フラグデータのしきい値電圧が読み出し電圧ＶＣＧ＿ＡＲ
１よりも低ければ（フラグセルが“１”データと判断された場合）、上位ページ前（ここ
で言う上位ページ前には下位ページの書き込みが行われていない「書き込み前消去状態」
の場合も含まれる）であると判断される。よって、ステップＳ１４で、“ＮＯ”の遷移を
とる。
【００５２】
ステップＳ１４で、“Ｙｅｓ”の場合、ステップＳ１５において、読み出し電圧ＶＣＧ
＿ＢＲ３を用いて読み出したメモリセルＭＣｓのデータをデータラッチＬＤＬからデータ
ラッチＸＤＬへデータ移動する。その後、制御回路は、読み出し電圧ＶＣＧ＿ＢＲ３を用
いて読み出したメモリセルＭＣｓのデータをデータラッチＸＤＬからデータ入出力線ＩＯ
へ出力する。なお、データラッチＸＤＬから入出力線ＩＯまでの間にフリップフロップな
どの演算回路が配置される場合がある。すなわち、「データをデータラッチＸＤＬからデ
ータ入出力線ＩＯへ出力する」は、データラッチＸＤＬから演算回路を介してとデータ入
出力線ＩＯに出力する場合も含む。
【００５３】
一方、ステップＳ１４で“ＮＯ”の場合、制御回路は、上位ページ前であるので、デー
タラッチＸＤＬに保存された読み出し電圧ＶＣＧ＿ＡＲ１を用いて読み出したメモリセル
ＭＣｓのデータをデータ入出力線ＩＯへ出力する。
【００５４】
まとめると、ステップＳ１４で“Ｙｅｓ”の場合は、読み出し電圧ＶＣＧ＿ＢＲ３を用
いて読み出したメモリセルＭＣｓのデータをデータ入出力線ＩＯへ出力する。ステップＳ
１４で“Ｎｏ”の場合は、読み出し電圧ＶＣＧ＿ＡＲ１を用いて読み出したメモリセルＭ
Ｃｓのデータをデータ入出力線ＩＯへ出力する。
【００５５】
また、ステップＳ１２で“Ｙｅｓ”の遷移をとった場合は、ステップＳ１４の判定行わ
れず、読み出し電圧ＶＣＧ＿ＢＲ３を用いて読み出したメモリセルＭＣｓのデータをデー
タラッチＸＤＬからデータ入出力線ＩＯへ出力する。
【００５６】
これにより、選択メモリセルＭＣｓからデータが正しく読み出されることになる。これ
をもって改ページの読み出しは終了となる。
【００５７】
ここで、ステップＳ１４で“Ｙｅｓ”の場合、読み出し電圧ＶＣＧ＿ＢＲ３で読み出し
たメモリセルＭＣｓのデータをデータラッチＬＤＬに記憶しておくことにより、再度選択
メモリセルＭＣｓから読み出し電圧ＶＣＧ＿ＢＲ３で読み出す必要がない。その結果、読
み出し動作を高速に行うことができる。
【００５８】
（上位ページ読み出し）
図１０に本実施形態に係る上位ページ読み出し動作のフローチャートの一例を示す。な
お、下位ページ読み出し動作と同様の動作は説明を省略する。ここで、ステップＳ２０は
下位ページ読み出し動作のステップＳ１０と同様である。上位ページを読み出す場合は、
ステップＳ２１に示すように、制御回路は読み出し電圧ＶＣＧ＿ＡＲ３を選択ワード線Ｗ
Ｌｓに与え、選択メモリセルＭＣｓからそれぞれデータを読み出す。このとき、上位ペー
ジ用のフラグセルＦＣＡからもフラグデータＦＣＡＤを読み出す。この読み出した選択メ
モリセルＭＣｓのデータ、フラグデータＦＣＡＤをデータラッチＬＤＬ、ＵＤＬ、ＸＤＬ
のいずれかに保持する。次に、ステップＳ２２に示すように、制御回路は読み出し電圧Ｖ
ＣＧ＿ＣＲ３を選択ワード線ＷＬｓに与え、選択メモリセルＭＣｓからそれぞれデータを
読み出す。この読み出した選択メモリセルＭＣｓのデータと読み出し電圧ＶＣＧ＿ＡＲ３
で読み出したデータとデータ演算を行い、上位データを算出しデータラッチＬＤＬ、ＵＤ
Ｌ、ＸＤＬのいずれかに保持する。
【００５９】
ここで、ステップＳ２３に示すように、フラグセルＦＣＡのデータが読み出し電圧ＶＣ
Ｇ＿ＡＲ３よりも高ければ（フラグデータＦＣＡＤが“０”データと判断された場合）は
上位ページ後であるので、制御回路は上位データを入出力線ＩＯに出力する（Ｓ２３の“
Ｙｅｓ”）。
【００６０】
一方、ステップＳ２４に示すように、フラグセルＦＣＡのデータが読み出し電圧ＶＣＧ
＿ＡＲ３よりも低ければ（フラグデータＦＣＡＤが“１”データと判断された場合）は上
位ページ前であるので、ダミーデータとして、例えば、全てのデータラッチＸＤＬのデー
タを“１”データとし、データ入出力線ＩＯに出力する（Ｓ２３の“ＮＯ”）。
【００６１】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示
したものであり、発明の範囲を限定することは意図していない。例えば、１つのメモリセ
ル当たりに３ビット以上のデータを記憶する場合にも適用可能である。これら新規な実施
形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範
囲で、種々の省略、置き換え、変更を行うことができる。例えば、本実施例ではフラグセ
ルを例に取って説明したが、ＥＣＣを生成することが難しい（ＥＣＣを生成することによ
り動作スペック、電流消費スペックから外れる場合も含む）データを記憶するメモリセル
に適用することもできる。これら実施形態やその変形は、発明の範囲や要旨に含まれると
ともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述
の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００６２】
１…メモリセルアレイ、２…ビット線制御回路、３…ワード線制御回路、５…制御回路
、６…昇圧回路、ＭＣ…メモリセル、ＷＬ…ワード線、ＢＬ…ビット線、ＮＳ…ＮＡＮＤ
ストリング、ＬＤＬ、ＸＤＬ…データラッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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