(57)【要約】【課題】チップの密閉性が向上し、信頼性に優れた積層セラミック電子部品を提供する。【解決手段】積層セラミック電子部品は、誘電体層１を含むセラミック本体１０と、セラミック本体１０内で誘電体層１を介して対向配置される第１及び第２内部電極２１，２２と、第１内部電極２１と電気的に連結された第１外部電極３１、及び第２内部電極２２と電気的に連結された第２外部電極３２と、を含む。第１及び第２外部電極３１，３２は導電性金属及びガラスを含み、第１及び第２外部電極３１，３２のうちの少なくとも一つを厚さ方向に３等分する際、中央部領域の面積に対してガラスが占める面積は３５から８０％である。【選択図】図２
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【特許請求の範囲】
【請求項１】
誘電体層を含むセラミック本体と、
前記セラミック本体内で、前記誘電体層を介して対向配置される第１及び第２内部電極と、
前記第１内部電極と電気的に連結された第１外部電極及び前記第２内部電極と電気的に連結された第２外部電極と、を含み、
前記第１及び第２外部電極は、導電性金属及びガラスを含み、前記第１及び第２外部電極のうちの少なくとも一つを厚さ方向に３等分する際、中央部領域の面積に対する前記ガラスが占める面積が３５から８０％である、積層セラミック電子部品。
【請求項２】
前記導電性金属の含量に対する前記ガラスの含量比は、０．３から２．０である、請求項１に記載の積層セラミック電子部品。
【請求項３】
前記第１及び第２外部電極は、平均粒径が０．３μｍ以下の導電性金属粒子を、１０から９０重量部含むペーストを塗布して形成される、請求項１に記載の積層セラミック電子部品。
【請求項４】
前記導電性金属は、銅（Ｃｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）及び銀−パラジウム（Ａｇ−Ｐｄ）からなる群より選択された一つ以上である、請求項１に記載の積層セラミック電子部品。
【請求項５】
前記ガラスは、前記第１及び第２外部電極のうちの少なくとも一つの内部に均一に分布される、請求項１に記載の積層セラミック電子部品。
【請求項６】
誘電体層を含むセラミック本体と、
前記セラミック本体内で前記誘電体層を介して対向配置される第１及び第２内部電極と、
前記第１内部電極と電気的に連結された第１外部電極及び前記第２内部電極と電気的に連結された第２外部電極と、を含み、
前記第１及び第２外部電極は、導電性金属及びガラスを含み、前記導電性金属の含量に対する前記ガラスの含量比は０．３から２．０であり、前記第１及び第２外部電極は、平均粒径が０．３μｍ以下の導電性金属粒子を、１０から９０重量部含むペーストを塗布して形成される、積層セラミック電子部品。
【請求項７】
前記第１及び第２外部電極のうちの少なくとも一つを厚さ方向に３等分する際、中央部領域の面積に対する前記ガラスが占める面積は、３５から８０％である、請求項６に記載の積層セラミック電子部品。
【請求項８】
前記導電性金属は、銅（Ｃｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）及び銀−パラジウム（Ａｇ−Ｐｄ）からなる群より選択された一つ以上である、請求項６に記載の積層セラミック電子部品。
【請求項９】
前記ガラスは、前記第１及び第２外部電極のうちの少なくとも一つの内部に均一に分布される、請求項６に記載の積層セラミック電子部品。
【請求項１０】
誘電体層及び前記誘電体層を介して対向配置される第１及び第２内部電極を含むセラミック本体を用意する段階と、
平均粒径が０．３μｍ以下の導電性金属粒子を１０から９０重量部含む導電性金属、及び前記導電性金属に対する含量比が０．３から２．０のガラスを含む外部電極ペーストを用意する段階と、
前記第１及び第２内部電極と電気的に連結されるように外部電極ペーストを前記セラミック本体上に塗布する段階と、
前記セラミック本体を焼成して第１及び第２外部電極を形成する段階と、を含む、積層セラミック電子部品の製造方法。
【請求項１１】
前記第１及び第２外部電極のうちの少なくとも一つを厚さ方向に３等分する際、中央部領域の面積に対する前記ガラスが占める面積は、３５から８０％である、請求項１０に記載の積層セラミック電子部品の製造方法。
【請求項１２】
前記導電性金属は、銅（Ｃｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）及び銀−パラジウム（Ａｇ−Ｐｄ）からなる群より選択された一つ以上である、請求項１０に記載の積層セラミック電子部品。
【請求項１３】
前記ガラスは、前記第１及び第２外部電極のうちの少なくとも一つの内部に均一に分布される、請求項１０に記載の積層セラミック電子部品の製造方法。
【請求項１４】
前記セラミック本体を焼成する段階は、７５０℃以下で行われる、請求項１０に記載の積層セラミック電子部品の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チップの密閉性が向上した信頼性に優れた積層セラミック電子部品に関する。
【背景技術】
【０００２】
最近、電子製品の小型化の傾向に伴い、積層セラミック電子部品の小型化及び大容量化も求められている。
【０００３】
積層セラミック電子部品の小型化及び大容量化のニーズに伴い、積層セラミック電子部品の外部電極も薄層化されている。
【０００４】
外部電極ペーストは、主材料として銅（Ｃｕ）のような伝導性金属を用いて、チップの密閉性及びチップとの電気的連結性を保障し、補助材料としてガラスを用いて、上記金属の焼結収縮の際に空き空間を充填すると共に、外部電極とチップとの結合力を与える役割をする。
【０００５】
しかしながら、外部電極ペースト内でガラス含量が不足していると、チップの密閉性に問題が生じる場合がある。しかし、これを補完するために、過剰のガラスを添加すると、金属が焼結した後、ガラスの表面溶出によるめっき不良が発生する不具合がある。
【０００６】
特に、外部電極の薄層化によって、所望の水準の緻密度を具現することが困難となり、ガラスの高温挙動の特性上、ガラスの不足または過剰による不良の発生可能性が増加する。
【０００７】
また、外部電極の塗布厚さが薄い小型の積層セラミック電子部品は、コーナー部分の外部電極の厚さが薄く、コーナーカバレッジ（ｃｏｒｎｅｒ  ｃｏｖｅｒａｇｅ）の性能が低下し、めっき液が浸透する問題がある。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、チップの密閉性が向上し、信頼性に優れた積層セラミック電子部品を提供することを課題とする。
【課題を解決するための手段】
【０００９】
本発明の一実施形態は、誘電体層を含むセラミック本体と、このセラミック本体内で上記誘電体層を介して対向配置される第１及び第２内部電極と、この第１内部電極と電気的に連結された第１外部電極及び上記第２内部電極と電気的に連結された第２外部電極と、を含み、これらの第１及び第２外部電極は、導電性金属及びガラスを含み、上記第１及び第２外部電極のうち少なくとも一つを厚さ方向に３等分する際、中央部領域の面積に対する上記ガラスが占める面積が３５から８０％である積層セラミック電子部品を提供する。
【００１０】
上記導電性金属の含量に対する上記ガラスの含量比は、０．３から２．０とすることができる。
【００１１】
上記第１及び第２外部電極は、平均粒径が０．３μｍ以下の導電性金属粒子の１０から９０重量部を含むペーストを塗布して形成することができる。
【００１２】
上記導電性金属は、銅（Ｃｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）及び銀−パラジウム（Ａｇ−Ｐｄ）からなる群より選択された一つ以上とすることができる。
【００１３】
上記ガラスは、上記第１及び第２外部電極のうち少なくとも一つの内部に均一に分布させることができる。
【００１４】
本発明の他の実施形態は、誘電体層を含むセラミック本体と、このセラミック本体内で上記誘電体層を介して対向配置される第１及び第２内部電極と、この第１内部電極と電気的に連結された第１外部電極及び上記第２内部電極と電気的に連結された第２外部電極と、を含み、これらの第１及び第２外部電極は、導電性金属及びガラスを含み、上記導電性金属の含量に対する上記ガラスの含量比が０．３から２．０であり、上記第１及び第２外部電極は、平均粒径が０．３μｍ以下の導電性金属粒子の１０から９０重量部を含むペーストを塗布して形成された積層セラミック電子部品を提供する。
【００１５】
上記第１及び第２外部電極のうちの少なくとも一つを厚さ方向に３等分する際、中央部領域の面積に対する上記ガラスが占める面積は、３５から８０％とすることができる。
【００１６】
上記導電性金属は、銅（Ｃｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）及び銀−パラジウム（Ａｇ−Ｐｄ）からなる群より選択された一つ以上であることができる。
【００１７】
上記ガラスは、上記第１及び第２外部電極のうちの少なくとも一つの内部に均一に分布されることができる。
【００１８】
本発明の他の実施形態は、誘電体層、及びこの誘電体層を介して対向配置される第１及び第２内部電極を含むセラミック本体を用意する段階と、平均粒径が０．３μｍ以下の導電性金属粒子を１０から９０重量部含む導電性金属、及びこの導電性金属に対する含量比が０．３から２．０のガラスを含む外部電極ペーストを用意する段階と、上記第１及び第２内部電極と電気的に連結されるように外部電極ペーストを上記セラミック本体上に塗布する段階と、上記セラミック本体を焼成して第１及び第２外部電極を形成する段階と、を含む積層セラミック電子部品の製造方法を提供する。
【００１９】
上記第１及び第２外部電極のうちの少なくとも一つを厚さ方向に３等分する際、中央部領域の面積に対する上記ガラスが占める面積は、３５から８０％であることができる。
【００２０】
上記導電性金属は、銅（Ｃｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）及び銀−パラジウム（Ａｇ−Ｐｄ）からなる群より選択された一つ以上よすることができる。
【００２１】
上記ガラスは、上記第１及び第２外部電極のうちの少なくとも一つの内部に均一に分布することができる。
【００２２】
上記セラミック本体を焼成する段階は、７５０℃以下で行うことができる。
【発明の効果】
【００２３】
本発明によると、ガラス含量が増加した外部電極用ペーストを用いて外部電極を形成することで、チップの密閉性が向上するので、信頼性に優れた積層セラミック電子部品を得ることができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の一実施形態による積層セラミックキャパシタを概略的に示す斜視図である。
【図２】図１のＡ−Ａ’線の断面図である。
【図３】本発明の他の実施形態による積層セラミックキャパシタの製造工程を示す図である。
【図４】本発明の一実施形態による積層セラミックキャパシタの断面ＳＥＭ（Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）の写真である。
【発明を実施するための形態】
【００２５】
本発明の実施形態は、他の多様な形態に変形することができ、本発明の範囲は、以下で説明する実施形態に限定されるものではない。また、本発明の実施形態は、当業界で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。従って、図面上における要素の形状及びサイズ等は、より明確な説明のために誇張されることがあり、また、図面上に同じ符号で示される要素は同一要素である。
【００２６】
以下では、添付の図面を参照して本発明の好ましい実施形態を説明する。
【００２７】
図１は、本発明の一実施形態による積層セラミックキャパシタを概略的に示す斜視図である。
【００２８】
図２は、図１のＡ−Ａ’線の断面図である。
【００２９】
図１及び図２を参照すると、本発明の一実施形態による積層セラミック電子部品は、誘電体層１を含むセラミック本体１０と、このセラミック本体１０内で上記誘電体層１を介して対向配置される第１及び第２内部電極２１、２２と、この第１内部電極２１と電気的に連結された第１外部電極３１及び上記第２内部電極２２と電気的に連結された第２外部電極３２と、を含み、これらの第１及び第２外部電極３１、３２は、導電性金属及びガラスを含み、上記第１及び第２外部電極３１、３２のうちの少なくとも一つを厚さ方向に３等分する際、中央部領域の面積に対する上記ガラスが占める面積を、３５から８０％とすることができる。
【００３０】
以下では、本発明の一実施形態による積層セラミック電子部品について積層セラミックキャパシタを例に挙げて説明するが、これに制限されるものではない。
【００３１】
本発明の一実施形態による積層セラミックキャパシタにおいて、「長さ方向」は図１の「Ｌ」方向、「幅方向」は「Ｗ」方向、「厚さ方向」は「Ｔ」方向である。ここで、「厚さ方向」は誘電体層を積み重ねる方向、即ち、「積層方向」と同一概念である。
【００３２】
本発明の一実施形態によると、上記誘電体層１を形成する原料は十分な静電容量が得られるものであれば、特に制限されない。例えば、チタン酸バリウム（ＢａＴｉＯ３）粉末であってもよい。
【００３３】
上記誘電体層１を形成する材料としては、チタン酸バリウム（ＢａＴｉＯ３）等のパウダーに、本発明の目的に応じて多様なセラミック添加剤、有機溶剤、可塑剤、結合剤、分散剤等が添加されたものを用いる。
【００３４】
上記第１及び第２内部電極２１、２２は、特に制限されないが、例えば、銀（Ａｇ）、鉛（Ｐｂ）、白金（Ｐｔ）、ニッケル（Ｎｉ）及び銅（Ｃｕ）のうち、一つ以上の物質からなる導電性ペーストを用いて形成することができる。
【００３５】
本発明の一実施形態による積層セラミックキャパシタは、上記第１内部電極２１と電気的に連結された第１外部電極３１、及び上記第２内部電極２２と電気的に連結された第２外部電極３２を含むことができる。
【００３６】
上記第１及び第２外部電極３１、３２は、静電容量を形成するために上記第１及び第２内部電極２１、２２と電気的に連結することができ、上記第２外部電極３２は、上記第１外部電極３１と異なる電位に連結することができる。
【００３７】
本発明の一実施形態によると、上記第１及び第２外部電極３１、３２は、導電性金属及びガラスを含み、上記第１及び第２外部電極３１、３２のうちの少なくとも一つを厚さ方向に３等分する際、中央部領域の面積に対する上記ガラスが占める面積が３５から８０％とすることができる。
【００３８】
上記導電性金属は、特に制限されないが、例えば、銅（Ｃｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）及び銀−パラジウム（Ａｇ−Ｐｄ）からなる群より選択された一つ以上とすることができる。
【００３９】
上記ガラスが占める面積の測定位置は、特に制限されないが、例えば、上記第１及び第２外部電極３１、３２を厚さ方向に３等分する際、中央部領域３１ｂ、３２ｂとすることができる。
【００４０】
ここで、第１及び第２外部電極の厚さとは、上記セラミック本体１０の長さ方向の両端部から第１及び第２外部電極が形成された高さ、及び上記セラミック本体１０の厚さ方向の上面及び下面から第１及び第２外部電極が形成された高さを意味することができる。
【００４１】
上記ガラスが占める面積の測定は、特に制限されないが、例えば、上記中央部領域３１ｂ、３２ｂにおいて、１５０μｍ×１０μｍ（横×縦）の面積に対するガラスが占める面積の比率で測定することができる。
【００４２】
例えば、上記第１及び第２外部電極３１、３２を厚さ方向に３等分する際、中央部領域３１ｂ、３２ｂの面積に対する上記ガラスが占める面積は、図２のように、セラミック本体１０の長さ方向の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから測定することができる。
【００４３】
具体的には、図２のように、セラミック本体１０の幅方向Ｗの中央部から切断した長さ及び厚さ方向Ｌ−Ｔの断面を、走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから抽出した外部電極の領域に対し、外部電極断面の面積に対するガラスが占める面積を測定して求めることができる。
【００４４】
上記ガラスが占める面積が３５から８０％であることを満たすことで、上記ガラス含量が大幅に増加し、外部電極が薄層化されても、上記セラミック本体１０の密閉性を向上させることができる。
【００４５】
具体的には、上記ガラスは、導電性金属の焼結を促進させ、上記セラミック本体１０と上記外部電極との接着剤の役割をして、特に、導電性金属を充填できない空き空間に上記ガラスを充填して、チップの密閉性を具現することができる。
【００４６】
本発明の一実施形態によると、上記第１及び第２外部電極３１、３２内に含まれる上記ガラスが占める面積が大幅に増加するため、上記セラミック本体１０の密閉性を大きく向上させることができる。
【００４７】
これにより、本発明の一実施形態による積層セラミックキャパシタは、高温絶縁抵抗（Ｉｎｓｕｌａｔｉｏｎ  Ｒｅｓｉｓｔａｎｃｅ、ＩＲ）の特性が向上し、信頼性に優れたものとなる。
【００４８】
また、従来は、外部電極の薄層化により、上記外部電極のコーナー部の厚さが薄くなって緻密度が低下し、これによりめっき液がセラミック本体の内部へ浸透する問題があった。
【００４９】
しかしながら、本発明の一実施形態によると、上記外部電極のコーナー部の厚さが薄くなっても、上記ガラスが占める面積が増加するため、上記コーナー部の緻密度を高めることができ、めっき液の浸透による信頼性の低下を防止できる効果がある。
【００５０】
上記ガラスが占める面積が３５％未満の場合は、ガラス含量が少ないため、本発明の目的によるセラミック本体の密閉性が得られないことから、信頼性が低下する問題が起こり得る。
【００５１】
また、上記ガラスが占める面積が８０％を超える場合、ガラス含量が多すぎるため、上記ガラスが上記導電性金属を移動させて上記外部電極のコーナー部に破れが発生することがあり、ガラスの溶出によるめっき不良、及び内部電極と外部電極との連結性低下によって容量接触性が低下する問題が起こり得る。
【００５２】
ここで、信頼性の判断は、高温高湿条件において正格電圧（または正格電圧より高い電圧）で評価する方法、及び高温条件で正格電圧を異なるようにしながら評価する方法で行うことができ、絶縁体のキャパシタのようなチップは、絶縁抵抗値の変化で測定されることができる。クラック等の不良が発生する場合、絶縁抵抗値が上昇し、これによって不良が発生することがある。
【００５３】
また、めっき不良は、錫（Ｓｎ）を溶かすことができる半田貯留槽（ｓｏｌｄｅｒ  ｐｏｔ）に積層セラミックキャパシタを漬けてから取り出すと、錫層が除去されることから、ニッケル（Ｎｉ）めっき層が形成されない部分を観察して確認することができる。その他には、Ｘ線蛍光分析器（Ｘ−Ｒａｙ  Ｆｌｕｏｒｅｓｃｅｎｃｅ  Ｓｐｅｃｔｒｏｓｃｏｐｙ、ＸＲＦ）を用いて判断することもできる。
【００５４】
上記容量接触性は、内部電極と外部電極との連結性を判断する基準であり、全ての積層セラミックキャパシタは正格容量を有するが、内部電極と外部電極との連結性が低いと、容量が正格容量より小さいことから、上記容量接触性が確認されることができる。一般的には、不導体のガラスが多い場合、内部電極と外部電極との連結が妨害されることがある。
【００５５】
本発明の一実施形態によると、上記導電性金属の含量に対する上記ガラスの含量比は、特に制限されないが、例えば、０．３から２．０であることができる。
【００５６】
上記第１及び第２外部電極３１、３２が上記導電性金属の含量に対して０．３から２．０のガラスを含むことで、上記ガラス含量が大幅に増加して外部電極が薄層化されても、上記セラミック本体１０の密閉性を向上させることができる。
【００５７】
これにより、本発明の一実施形態による積層セラミックキャパシタは、高温絶縁抵抗（Ｉｎｓｕｌａｔｉｏｎ  Ｒｅｓｉｓｔａｎｃｅ、ＩＲ）の特性が向上し、信頼性に優れたものとなる。
【００５８】
また、本発明の一実施形態によると、上記外部電極のコーナー部の厚さが薄くなっても上記ガラス含量が増加するため、上記コーナー部の緻密度を高めることができ、めっき液の浸透による信頼性の低下を防止できる効果がある。
【００５９】
上記ガラスの含量が、上記導電性金属の含量に対して０．３未満の場合は、ガラス含量が少ないため、本発明の目的であるセラミック本体の密閉性が得られない可能性がある。
【００６０】
また、上記ガラス含量が上記導電性金属の含量に対して２．０を超える場合は、ガラス含量が多すぎるため、上記ガラスが上記導電性金属を移動させて、上記外部電極のコーナー部に破れが発生することがあり、ガラスの溶出によるめっき不良、及び内部電極と外部電極との連結性低下によって容量接触性が低下する問題が起こり得る。
【００６１】
上記第１及び第２外部電極は、特に制限されないが、例えば、平均粒径が０．３μｍ以下の導電性金属粒子を１０から９０重量部含むペーストを塗布して形成することができる。
【００６２】
本発明の一実施形態によると、上記第１及び第２外部電極３１、３２内に含まれる増加した含量のガラスによる外部電極と内部電極との連結性不良を防止するために、異種サイズの金属粒子を含むペーストを塗布して、上記第１及び第２外部電極３１、３２を形成することができる。
【００６３】
上記第１及び第２外部電極３１、３２は、平均粒径が０．３μｍ以下の導電性金属粒子を１０から９０重量部含むペーストを塗布して形成することで、ガラス含量が増加しても信頼性の不良の問題は発生しない。
【００６４】
また、上記ペーストは、平均粒径が１．０μｍ以上の導電性金属粒子を１０から９０重量部含むことができるが、上記導電性粒子の平均粒径及びその含量において、特に制限されるものではない。
【００６５】
具体的には、上記ペーストが、平均粒径が０．３μｍ以下の導電性金属粒子１０から９０重量部を含むことで、上記外部電極の焼成過程において、上記ガラスが軟化する前に、銅−ニッケル合金（Ｃｕ−Ｎｉ  Ａｌｌｏｙ）を形成することができる。
【００６６】
これにより、本発明の一実施形態による上記第１及び第２外部電極３１、３２が増加した量のガラスを含んでも、外部電極と内部電極との連結性不良の問題が発生しない。
【００６７】
上記平均粒径が、０．３μｍ以下の導電性金属粒子が１０重量部未満含まれる場合、ガラスが軟化して界面へ移動する速度が、外部電極の導電性金属粉末と内部電極との合金（Ａｌｌｏｙ）が形成される速度より速くなるため、外部電極と内部電極との連結性不良の問題が起こり得る。
【００６８】
また、上記平均粒径が０．３μｍ以下の導電性金属粒子が９０重量部を超える場合、０．３μｍ以下の金属粉末が過度に焼結し、ガラスが表面に溶出して、めっき不良及びチップ装着不良が発生することがある。
【００６９】
上記ガラスは、上記第１及び第２外部電極３１、３２のうちの少なくとも一つの内部に、均一に分布させることができる。
【００７０】
このことにより、外部電極の緻密度を高めることができ、セラミック本体１０の密閉性を向上させることができる。従って、本発明の一実施形態によれば、信頼性に優れた積層セラミックキャパシタを具現することができる。
【００７１】
本発明の他の実施形態による積層セラミック電子部品は、誘電体層１を含むセラミック本体１０と、このセラミック本体１０内で上記誘電体層１を介して対向配置される第１及び第２内部電極２１、２２と、この第１内部電極２１と電気的に連結された第１外部電極３１及び上記第２内部電極２２と電気的に連結された第２外部電極３２と、を含み、上記第１及び第２外部電極３１、３２は、導電性金属及びガラスを含み、上記導電性金属の含量に対する上記ガラス含量比は、０．３から２．０であり、上記第１及び第２外部電極３１、３２は、平均粒径が０．３μｍ以下の導電性金属粒子を、１０から９０重量部含むペーストを塗布して形成することができる。
【００７２】
上記第１及び第２外部電極のうちの少なくとも一つを厚さ方向に３等分する際、中央部領域の面積に対する上記ガラスが占める面積を、３５から８０％とすることができる。
【００７３】
上記導電性金属は、銅（Ｃｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）及び銀−パラジウム（Ａｇ−Ｐｄ）からなる群より選択された一つ以上とすることができる。
【００７４】
上記ガラスは、上記第１及び第２外部電極のうちの少なくとも一つの内部に、均一に分布させることができる。
【００７５】
本実施形態による積層セラミック電子部品の製造方法を説明する上で、上述した一実施形態による積層セラミック電子部品の特徴と重複する説明は省略する。
【００７６】
図３は本発明の他の実施形態による積層セラミックキャパシタの製造工程図である。
【００７７】
図３を参照すると、本発明の他の実施形態による積層セラミック電子部品の製造方法は、誘電体層及び上記誘電体層を介して対向配置される第１及び第２内部電極を含むセラミック本体を用意する段階と、平均粒径が０．３μｍ以下の導電性金属粒子を１０から９０重量部含む導電性金属、及び上記導電性金属に対する含量比が０．３から２．０のガラスを含む外部電極ペーストを用意する段階と、上記第１及び第２内部電極と電気的に連結されるように外部電極ペーストを上記セラミック本体上に塗布する段階と、上記セラミック本体を焼成して第１及び第２外部電極を形成する段階と、を含むことができる。
【００７８】
本実施形態による積層セラミック電子部品の製造方法を説明する上で、上述した一実施形態による積層セラミック電子部品と重複する説明は省略する。
【００７９】
以下では、本発明の他の実施形態による積層セラミック電子部品の製造方法について積層セラミックキャパシタを例に挙げて詳細に説明するが、これに制限されるものではない。
【００８０】
まず、誘電体層１及び上記誘電体層１を介して対向配置される第１及び第２内部電極２１、２２を含むセラミック本体１０を用意する。
【００８１】
上記誘電体層１は、チタン酸バリウム（ＢａＴｉＯ３）等のパウダーを添加剤、有機溶剤、可塑剤、結合剤、分散剤と配合した後にバスケットミル（Ｂａｓｋｅｔ  Ｍｉｌｌ）を用いて形成したスラリーをキャリアフィルム（ｃａｒｒｉｅｒ  ｆｉｌｍ）上に塗布し乾燥させることにより、数μｍの厚さを有するセラミックグリーンシートから形成されることができる。
【００８２】
その後、上記セラミックグリーンシート上に導電性ペーストをディスペンシング（ｄｉｓｐｅｎｓｉｎｇ）し、スキージー（ｓｑｕｅｅｇｅｅ）を一方向に進行させながら、導電性ペーストによる内部電極層を形成することができる。
【００８３】
この際、導電性ペーストは、銀（Ａｇ）、鉛（Ｐｂ）、白金（Ｐｔ）等の貴金属材料及びニッケル（Ｎｉ）、あるいは銅（Ｃｕ）のうちの一つ以上の物質で形成するか、または少なくとも二つの物質を混合して形成することができる。
【００８４】
このように内部電極層が形成されたセラミックグリーンシートをキャリアフィルムから分離した後、当該セラミックグリーンシートを複数積層してセラミックグリーンシート積層体を形成することができる。
【００８５】
次いで、上記セラミックグリーンシート積層体を高温及び高圧で圧着し、圧着された上記セラミックグリーンシート積層体を、所定のサイズに切断してセラミック本体を製造することができる。
【００８６】
次に、平均粒径が０．３μｍ以下の導電性金属粒子を１０から９０重量部含む導電性金属、及び上記導電性金属に対する含量比が０．３から２．０のガラスを含む外部電極ペーストを用意する。
【００８７】
上記外部電極ペーストは、平均粒径が１．０μｍ以上の導電性金属粒子を１０から９０重量部含むことができる。
【００８８】
上記導電性金属は、銅（Ｃｕ）、ニッケル（Ｎｉ）、銀（Ａｇ）及び銀−パラジウム（Ａｇ−Ｐｄ）からなる群より選択された一つ以上とすることができる。
【００８９】
次に、上記第１及び第２内部電極２１、２２と電気的に連結されるように、外部電極ペーストを上記セラミック本体１０上に塗布することができる。
【００９０】
最後に、上記セラミック本体１０を焼成して、第１及び第２外部電極３１、３２を形成することができる。
【００９１】
上記セラミック本体１０を焼成する段階は、７５０℃以下で行うことができる。
【００９２】
本発明の一実施形態によると、上記第１及び第２外部電極３１、３２が増加した含量のガラスを含んでも、外部電極と内部電極との連結性不良の問題を発生させないために、上記セラミック本体１０を７５０℃以下の低い温度で焼成することができる。
【００９３】
具体的には、上記外部電極ペーストは、平均粒径が０．３μｍ以下の導電性金属粒子を１０から９０重量部含む導電性金属を含むことができ、微粒子を用いることによる導電性金属の低温焼成を防止するために、低い温度で焼成させることができる。
【００９４】
このような本発明の一実施形態によれば、上記外部電極の焼成過程において上記ガラスが軟化する前に、銅−ニッケル合金（Ｃｕ−Ｎｉ  Ａｌｌｏｙ）を形成することができる。
【００９５】
従って、上記第１及び第２外部電極３１、３２が増加した含量のガラスを含んでも、外部電極と内部電極との連結性不良の問題が発生しない。
【実施例】
【００９６】
以下では、実施例を挙げて本発明をより詳しく説明するが、本発明はこれにより制限されるものではない。
【００９７】
本実施例は、外部電極を厚さ方向に３等分する際、中央部領域の面積に対する上記ガラスが占める面積が３５から８０％であり、平均粒径が０．３μｍ以下の導電性金属粒子を１０から９０重量部含む導電性金属、及び上記導電性金属に対する含量比が０．３から２．０のガラスを含む外部電極ペーストを用いて形成された第１及び第２外部電極を有する積層セラミックキャパシタに対し、電極連結性、めっき不良、チップ装着不良及び信頼性を確認するために行われた。
【００９８】
本実施例による積層セラミックキャパシタは、下記の段階で製作された。
【００９９】
まず、チタン酸バリウム（ＢａＴｉＯ３）等のパウダーを含んで形成されたスラリーを、キャリアフィルム（ｃａｒｒｉｅｒ  ｆｉｌｍ）上に塗布し乾燥させて複数のセラミックグリーンシートを製造し、上記複数のセラミックグリーンシートから誘電体層を形成した。
【０１００】
次いで、ニッケル粒子の平均サイズが０．０５から０．２μｍの内部電極用導電性ペーストを用意した。
【０１０１】
上記セラミックグリーンシート上に、上記内部電極用導電性ペーストをスクリーン印刷工法によって塗布して内部電極を形成した後、上記内部電極が形成されたセラミックグリーンシートを５０層積層して積層体を製作した。
【０１０２】
その後、圧着及び切断して２０１２規格サイズ（Ｓｉｚｅ）のチップを製造し、上記チップをＨ２０．１％以下の還元雰囲気下で、温度が１０５０〜１２００℃で焼成した。
【０１０３】
次に、上記外部電極を厚さ方向に３等分する際、中央部領域の面積に対する上記ガラスが占める面積が２０から９０％になるように形成し、めっき等の工程を経て積層セラミックキャパシタを製作した。
【０１０４】
以下の表１は、積層セラミックキャパシタの外部電極の銅（Ｃｕ）金属に対する、ガラス含量によるセラミック本体と外部電極との連結性、めっき不良の有無、チップ装着不良の有無及び信頼性を比較したものである。
【０１０５】
【表１】
2013048231.tif 000003
【０１０６】
表１を参照すると、比較例１は、銅（Ｃｕ）金属に対するガラスの含量比が０．２の場合で、チップ装着不良の問題があり、高温絶縁抵抗（Ｉｎｓｕｌａｔｉｏｎ  Ｒｅｓｉｓｔａｎｃｅ、ＩＲ）のテストで問題があることが分かる。
【０１０７】
また、比較例２は、銅（Ｃｕ）金属に対するガラスの含量比が２．１の場合で、セラミック本体と外部電極との連結性、めっき不良、チップ装着不良の問題があり、高温絶縁抵抗（Ｉｎｓｕｌａｔｉｏｎ  Ｒｅｓｉｓｔａｎｃｅ、ＩＲ）のテストでは問題ないことが分かる。
【０１０８】
これに対し、実施例１から４は本発明の数値範囲を満たす場合で、セラミック本体と外部電極との連結性、めっき不良、チップ装着不良の有無及び信頼性のテストで、全て良好な結果を示していることが分かる。
【０１０９】
下記の表２は、銅（Ｃｕ）金属粒子の平均粒径によるセラミック本体と外部電極との連結性、めっき不良の有無、チップ装着不良の有無及び信頼性を比較したものである。
【０１１０】
【表２】
2013048231.tif 000004
【０１１１】
表２を参照すると、比較例３は、平均粒径が１．０μｍ以上の金属粒子を１００重量部含む場合で、セラミック本体と外部電極との連結性に問題があり、静電容量が発生しないことが分かる。
【０１１２】
また、比較例４は、平均粒径が０．３μｍ以下の金属粒子を１００重量部含む場合で、めっき不良及びチップ装着不良があることが分かる。
【０１１３】
これに対し、実施例５から９は本発明の数値範囲を満たすもので、セラミック本体と外部電極との連結性、めっき不良の有無、チップ装着不良の有無及び信頼性のテストで、全て良好な結果を示していることが分かる。
【０１１４】
下記の表３は外部電極を厚さ方向に３等分する際、中央部領域の面積に対する上記ガラスが占める面積による信頼性、めっき不良及び容量接触性を比較したものである。
【０１１５】
【表３】
2013048231.tif 000005
【０１１６】
表３を参照すると、中央部領域の面積に対するガラスが占める面積が２０％、２５％及び３０％の場合、絶縁抵抗値の上昇による信頼性不良があることが分かる。
【０１１７】
また、中央部領域の面積に対するガラスが占める面積が８５％及び９０％の場合、めっき不良及び容量接触性の不良があることが分かる。
【０１１８】
これに対し、中央部領域の面積に対するガラスが占める面積が３５から８０％を満たす場合、セラミック本体と外部電極との連結性による容量接触性、めっき不良及び信頼性のテストで全て良好な結果を示していることが分かる。
【０１１９】
以上のように、本発明の一実施形態によると、セラミック本体と外部電極との連結性に優れ、めっき不良及びチップ装着不良が発生せず、信頼性に優れた積層セラミック電子部品を具現することができる。
【０１２０】
即ち、本発明によると、チップの密閉性を向上させることで、信頼性が向上した積層セラミック電子部品を具現することができる。
【０１２１】
図４は、本発明の一実施形態による積層セラミックキャパシタの断面ＳＥＭ（Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）の写真である。
【０１２２】
図４を参照すると、本発明の一実施形態による積層セラミックキャパシタの外部電極断面において、導電性金属２に対するガラス３の含量が大幅に増加し、それにより、チップの密閉性が向上して信頼性に優れる。
【０１２３】
また、上記ガラス３は、上記第１及び第２外部電極のうち少なくとも一つの内部に均一に分布されていることが分かる。
【０１２４】
本発明は、上述した実施形態及び添付の図面により限定されず、添付の請求の範囲により限定される。従って、請求の範囲に記載された本発明の技術的思想を外れない範囲内で、当技術分野の通常の知識を有する者による多様な形態の置換、変形及び変更が可能であり、これも本発明の範囲に属する。
【符号の説明】
【０１２５】
１  誘電体層
２  導電性金属
３  ガラス
１０  セラミック本体
２１  第１内部電極
２２  第２内部電極
３１、３１ａ、３１ｂ、３１ｃ  第１外部電極
３２、３２ａ、３２ｂ、３２ｃ  第２外部電極
【図１】
2013048231.tif 000006
【図２】
2013048231.tif 000007
【図３】
2013048231.tif 000008
【図４】
2013048231.tif 000009