(57)【要約】【課題】低電圧、低電流、或いは低電力といった条件下でも使用することが可能な検波器を提供する。【解決手段】検波器は、信号入力端子に接続された第１導電型の第１の半導体領域と、信号出力端子に接続された第２導電型の第２の半導体領域であって、第１の半導体領域に接して位置する第２の半導体領域と、交流的に接地された第１導電型の第３の半導体領域であって、第１の半導体領域から離間し且つ第２の半導体領域に接して位置する第３の半導体領域と、一端が第２の半導体領域に接続され、他端が交流的に接地された第１の抵抗素子と、を含む。【選択図】図１
2013005307.tif 000002
【特許請求の範囲】
【請求項１】
信号入力端子に接続された第１導電型の第１の半導体領域と、
信号出力端子に接続された第２導電型の第２の半導体領域であって、前記第１の半導体領域に接して位置する前記第２の半導体領域と、
交流的に接地された第１導電型の第３の半導体領域であって、前記第１の半導体領域から離間し且つ前記第２の半導体領域に接して位置する前記第３の半導体領域と、
一端が前記第２の半導体領域に接続され、他端が交流的に接地された第１の抵抗素子と、
を含む検波器。
【請求項２】
請求項１において、
前記第２の半導体領域上に位置する第１の絶縁膜と、
前記第１の絶縁膜上に位置する第１の導電体膜と、
をさらに含む検波器。
【請求項３】
請求項１において、
前記第２の半導体領域上に位置する第１の絶縁膜をさらに含み、
前記第１の抵抗素子は、前記第１の絶縁膜上に位置する第１の導電体膜によって構成された検波器。
【請求項４】
請求項１乃至請求項３の何れか一項において、
第１の半導体層と、前記第１の半導体層より薄い第２の半導体層と、前記第１及び第２の半導体層の間に位置する絶縁層と、を含むＳＯＩ基板をさらに含み、
前記第１、第２及び第３の半導体領域は、前記第２の半導体層に位置する検波器。
【請求項５】
請求項１乃至請求項４の何れか一項において、
前記信号出力端子に接続された第２導電型の第４の半導体領域であって、前記第３の半導体領域に接して位置する前記第４の半導体領域と、
前記信号入力端子に接続された第１導電型の第５の半導体領域であって、前記第３の半導体領域から離間し且つ前記第４の半導体領域に接して位置する前記第５の半導体領域と、
一端が前記第４の半導体領域に接続され、他端が交流的に接地された第２の抵抗素子と、
をさらに含む検波器。
【請求項６】
請求項１乃至請求項５の何れか一項において、
前記信号出力端子に接続された第２導電型の第６の半導体領域であって、前記第１の半導体領域に接して位置する前記第６の半導体領域と、
交流的に接地された第１導電型の第７の半導体領域であって、前記第１の半導体領域から離間し且つ前記第６の半導体領域に接して位置する前記第７の半導体領域と、
一端が前記第６の半導体領域に接続され、他端が交流的に接地された第３の抵抗素子と、
をさらに含む検波器。
【請求項７】
請求項１乃至請求項５の何れか一項において、
第２導電型の第８の半導体領域であって、前記第２の半導体領域から離間し且つ前記第１の半導体領域に接して位置する前記第８の半導体領域と、
交流的に接地された第１導電型の第９の半導体領域であって、前記第１の半導体領域から離間し且つ前記第８の半導体領域に接して位置する前記第９の半導体領域と、
前記第８の半導体領域上に位置する第２の絶縁膜と、
前記信号入力端子に接続され、前記第２の絶縁膜上に位置する第２の導電体膜と、
を含む増幅器をさらに含み、
前記第１の半導体領域は、前記増幅器を介して前記信号入力端子に接続された検波器。
【請求項８】
請求項１乃至請求項７の何れか一項記載の検波器と、
前記信号入力端子に接続されたアンテナと、
を含む受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、検波器及び受信機に関する。
【背景技術】
【０００２】
無線通信回路などの伝送回路では、伝送信号から搬送波を取り除いて信号波を検出する検波回路が使用される。
【０００３】
下記の非特許文献１においては、基本的な検波回路の回路図が開示されている。
図８は、非特許文献１に記載された基本的な検波回路の回路図である。図８に示されるように、検波回路は、少なくとも、ダイオードＤ１、抵抗Ｒ１、キャパシタＣ１の３素子を含んでいる。図８において、信号入力端子ＩＮに伝送信号を入力すると、高周波成分（搬送波）が除去され、信号出力端子ＯＵＴから信号波が出力される。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】T. H. Lee, The Design of CMOS Radio-Frequency Integrated Circuits, Cambridge University Press, 1998
【発明の概要】
【発明が解決しようとする課題】
【０００５】
動作電圧範囲、消費電流などで十分余裕がある従来の用途向けでは、トランジスターを多数使用して、複雑な、かつ高性能な回路が構成される。しかしながら、それらの複雑な、かつ高性能な回路は、必ずしも、低電圧、低電流、或いは低電力といった条件下で使用することが想定される回路、例えば、無線センサネットワークなどの無線高周波回路で必要であるとは限らない。
【０００６】
本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態様は、低電圧、低電流、或いは低電力といった条件下でも使用することが可能な検波器及び受信機を提供することに関連している。
【課題を解決するための手段】
【０００７】
本発明の幾つかの態様において、検波器は、信号入力端子に接続された第１導電型の第１の半導体領域と、信号出力端子に接続された第２導電型の第２の半導体領域であって、第１の半導体領域に接して位置する第２の半導体領域と、交流的に接地された第１導電型の第３の半導体領域であって、第１の半導体領域から離間し且つ第２の半導体領域に接して位置する第３の半導体領域と、一端が第２の半導体領域に接続され、他端が交流的に接地された第１の抵抗素子と、を含む。
この態様によれば、低電圧、低電流、或いは低電力といった条件下でも使用することが可能な検波器を提供することが可能となる。
【０００８】
上述の態様において、第２の半導体領域上に位置する第１の絶縁膜と、第１の絶縁膜上に位置する第１の導電体膜と、をさらに含んでもよい。
これによれば、ＭＯＳトランジスターの一部を用いて検波器を構成することができる。
【０００９】
上述の態様において、第２の半導体領域上に位置する第１の絶縁膜をさらに含み、第１の抵抗素子は、第１の絶縁膜上に位置する第１の導電体膜によって構成されていることが望ましい。
これによれば、第１の抵抗素子を簡易な構成で形成することができる。
【００１０】
上述の態様において、第１の半導体層と、第１の半導体層より薄い第２の半導体層と、第１及び第２の半導体層の間に位置する絶縁層と、を含むＳＯＩ基板をさらに含み、第１、第２及び第３の半導体領域は、第２の半導体層に位置することが望ましい。
これによれば、低雑音の検波器を構成することができる。
【００１１】
上述の態様において、信号出力端子に接続された第２導電型の第４の半導体領域であって、第３の半導体領域に接して位置する第４の半導体領域と、信号入力端子に接続された第１導電型の第５の半導体領域であって、第３の半導体領域から離間し且つ第４の半導体領域に接して位置する第５の半導体領域と、一端が第４の半導体領域に接続され、他端が交流的に接地された第２の抵抗素子と、をさらに含んでもよい。
これによれば、複数のトランジスターを用いた検波器をコンパクトな構成で実現することができる。
【００１２】
上述の態様において、信号出力端子に接続された第２導電型の第６の半導体領域であって、第１の半導体領域に接して位置する第６の半導体領域と、交流的に接地された第１導電型の第７の半導体領域であって、第１の半導体領域から離間し且つ第６の半導体領域に接して位置する第７の半導体領域と、一端が第６の半導体領域に接続され、他端が交流的に接地された第３の抵抗素子と、をさらに含んでもよい。
これによれば、複数のトランジスターを用いた検波器をコンパクトな構成で実現することができる。
【００１３】
上述の態様において、第２導電型の第８の半導体領域であって、第２の半導体領域から離間し且つ第１の半導体領域に接して位置する第８の半導体領域と、交流的に接地された第１導電型の第９の半導体領域であって、第１の半導体領域から離間し且つ第８の半導体領域に接して位置する第９の半導体領域と、第８の半導体領域上に位置する第２の絶縁膜と、信号入力端子に接続され、第２の絶縁膜上に位置する第２の導電体膜と、を含む増幅器をさらに含み、第１の半導体領域は、増幅器を介して信号入力端子に接続されていることが望ましい。
これによれば、検波器の第１の半導体領域によって、増幅器を構成するトランジスターの一部が構成されるので、簡易な構成を用いて入力信号を増幅した後、搬送波を除去することができる。
【００１４】
本発明の他の態様において、受信機は、上述の検波器と、信号入力端子に接続されたアンテナと、を含む。
この態様によれば、低電圧、低電流、或いは低電力といった条件下でも使用することが可能な受信機を提供することが可能となる。
なお、「交流的に接地」とは、交流信号に対して接地（固定電位に接続）することを意味する。
【図面の簡単な説明】
【００１５】
【図１】第１の実施形態に係る検波器の断面図及び回路図。
【図２】第２の実施形態に係る検波器の断面図及び回路図。
【図３】第３の実施形態に係る検波器の平面図。
【図４】第４の実施形態に係る検波器の平面図。
【図５】第５の実施形態に係る検波器の回路図及び入出力信号の波形図。
【図６】第６の実施形態に係る検波器の断面図。
【図７】第７の実施形態に係る検波器及び受信機の断面図及び回路図。
【図８】基本的な検波回路の回路図。
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態について詳細に説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。また同一の構成要素には同一の参照符号を付して説明を省略する。
【００１７】
＜１．第１の実施形態＞
図１（Ａ）は、本発明の第１の実施形態に係る検波器の断面図であり、図１（Ｂ）は当該検波器の回路図である。第１の実施形態に係る検波器５０は、第１の半導体層４１と、絶縁層４３と、第１の半導体層４１より薄い第２の半導体層４２とを含むＳＯＩ（Silicon on Insulator）基板４００に形成されている。
【００１８】
ＳＯＩ基板４００の第２の半導体層４２には、ドレイン領域となるＰ型（第１又は第２導電型）領域１１（第１の半導体領域）と、Ｐ型領域１１に隣接するボディ領域となるＮ型（第２又は第１導電型）領域１２（第２の半導体領域）と、Ｎ型領域１２に隣接するソース領域となるＰ型領域１３（第３の半導体領域）とが形成されている。Ｐ型領域１１とＰ型領域１３とは、互いに離間した位置に形成されている。なお、Ｐ型領域１３をドレイン領域とし、Ｐ型領域１１をソース領域としてもよい。
【００１９】
Ｐ型領域１１とＮ型領域１２との間、及び、Ｐ型領域１３とＮ型領域１２との間には、それぞれＰＮ接合が形成されている。ＰＮ接合においては、バイアス電圧によって伸縮し得る空乏層（図示せず）が形成される。従って、例えばＰ型領域１１に信号を入力した場合において、Ｐ型領域１１とＮ型領域１２との間にはダイオードが形成され、Ｐ型領域１３とＮ型領域１２との間にはキャパシタが形成されていると考えることができる。
【００２０】
そこで、Ｐ型領域１３を交流的に接地する（例えば、一定電位Ｖｄｄに接続する）とともに、Ｎ型領域１２に抵抗素子３１Ｒ（第１の抵抗素子）の一端を接続し、抵抗素子３１Ｒの他端を交流的に接地する（例えば、一定電位Ｖｄｄに接続する）ことにより、図８に示す回路図と同様の回路構成を有する簡易な検波器５０が形成される。すなわち、Ｐ型領域１１を信号入力端子ＩＮに接続し、Ｎ型領域１２を信号出力端子ＯＵＴに接続し、信号入力端子ＩＮに伝送信号を入力すると、伝送信号の高周波成分（搬送波）が除去され、信号出力端子ＯＵＴから信号波が出力される。
【００２１】
Ｎ型領域１２上には、ゲート絶縁膜２１（第１の絶縁膜）が形成されていてもよい。そして、ゲート絶縁膜２１上には、ゲート電極３１（第１の導電体膜）が形成されていてもよい。すなわち、Ｐ型領域１１、Ｎ型領域１２、Ｐ型領域１３、ゲート絶縁膜２１、及びゲート電極３１は、ＰＭＯＳトランジスターを構成することができる。ゲート電極３１は、このＰＭＯＳトランジスターにチャネルが形成されないような一定電位Ｖｄｄに接続されることが好ましい。また、Ｐ型領域１１とＰ型領域１３との間の分離をよくするため、Ｐ型領域１１とＰ型領域１３との間の距離（ゲート長）を長くとることが好ましい。
【００２２】
上述の構成を回路図で表すと、図１（Ｂ）のようになる。すなわち、ＰＭＯＳトランジスターＴｒ１のドレイン端子Ｄが信号入力端子ＩＮに接続され、ボディ端子Ｂが信号出力端子ＯＵＴに接続される。ボディ端子Ｂは抵抗素子３１Ｒの一端に接続される。抵抗素子３１Ｒの他端と、ＰＭＯＳトランジスターＴｒ１のソース端子Ｓとは、交流的に接地される（例えば、一定電位Ｖｄｄに接続される）。また、ゲート端子Ｇは、ＰＭＯＳトランジスターにチャネルが形成されないような一定電位Ｖｄｄに接続される。
【００２３】
第１の実施形態によれば、簡易な構成で検波器を実現することができ、低電流、低電圧、低電力の環境下においても動作できる検波器を提供することができる。
また、検波器の製造工程において、ＭＯＳトランジスターＴｒ１を形成することにより、検波器を構成するために必要なダイオードとキャパシタを同時に形成できる。通常の半導体プロセスにおいては、ＭＯＳトランジスターを形成した後に、絶縁層を含むキャパシタが形成されるのに比べて、本実施形態によれば製造工程を簡略化できるので、製造コストを低減することができる。
また、ＳＯＩ基板４００の第２の半導体層４２に、Ｐ型領域１１と、Ｎ型領域１２と、Ｐ型領域１３とを形成したので、第１の半導体層４１からの雑音の混入を絶縁層４３によって抑制することができる。
【００２４】
＜２．第２の実施形態＞
図２（Ａ）は、本発明の第２の実施形態に係る検波器の断面図であり、図２（Ｂ）は当該検波器の回路図である。第２の実施形態に係る検波器５０ａは、ＳＯＩ基板４００に形成されている。
【００２５】
ＳＯＩ基板４００の第２の半導体層４２には、ドレイン領域となるＮ型領域１１ａと、Ｎ型領域１１ａに隣接するボディ領域となるＰ型領域１２ａと、Ｐ型領域１２ａに隣接するソース領域となるＮ型領域１３ａとが形成されている。Ｎ型領域１１ａとＮ型領域１３ａとは、互いに離間した位置に形成されている。
【００２６】
この構成においても、第１の実施形態と同様に、Ｎ型領域１１ａとＰ型領域１２ａとの間にはダイオードが形成され、Ｎ型領域１３ａとＰ型領域１２ａとの間にはキャパシタが形成されていると考えることができる。なお、ダイオードの向きは第１の実施形態におけるものと逆である。
【００２７】
そこで、Ｎ型領域１３ａを交流的に接地する（例えば、基準電位Ｖｓｓ（０Ｖ）に接続する）とともに、Ｐ型領域１２ａに抵抗素子３１Ｒの一端を接続し、抵抗素子３１Ｒの他端を交流的に接地する（例えば、基準電位Ｖｓｓ（０Ｖ）に接続する）ことにより、簡易な検波器５０ａが形成される。すなわち、Ｎ型領域１１ａを信号入力端子ＩＮに接続し、Ｐ型領域１２ａを信号出力端子ＯＵＴに接続し、信号入力端子ＩＮに伝送信号を入力すると、伝送信号の高周波成分（搬送波）が除去され、信号出力端子ＯＵＴから信号波が出力される。
【００２８】
Ｐ型領域１２ａ上には、ゲート絶縁膜２１が形成されていてもよい。そして、ゲート絶縁膜２１上には、ゲート電極３１が形成されていてもよい。すなわち、Ｎ型領域１１ａ、Ｐ型領域１２ａ、Ｎ型領域１３ａ、ゲート絶縁膜２１、及びゲート電極３１は、ＮＭＯＳトランジスターを構成することができる。ゲート電極３１は、このＮＭＯＳトランジスターにチャネルが形成されないような一定電位（例えば、基準電位Ｖｓｓ（０Ｖ））に接続されることが好ましい。
【００２９】
上述の構成を回路図で表すと、図２（Ｂ）のようになる。すなわち、ＮＭＯＳトランジスターＴｒ２のドレイン端子Ｄが信号入力端子ＩＮに接続され、ボディ端子Ｂが信号出力端子ＯＵＴに接続される。ＮＭＯＳトランジスターＴｒ２のボディ端子Ｂは抵抗素子３１Ｒの一端に接続される。抵抗素子３１Ｒの他端と、ソース端子Ｓとは、交流的に接地する（例えば、基準電位Ｖｓｓ（０Ｖ）に接続する）。また、ゲート端子Ｇは、ＮＭＯＳトランジスターにチャネルが形成されないような一定電位（例えば、基準電位Ｖｓｓ（０Ｖ））に接続される。
他の点については、第１の実施形態と同様である。
【００３０】
＜３．第３の実施形態＞
図３は、本発明の第３の実施形態に係る検波器を示す平面図である。第３の実施形態に係る検波器５０ｂは、ゲート幅の大きいＰＭＯＳトランジスターを用いて構成されている。ＰＭＯＳトランジスターのソース領域であるＰ型領域１３は、上層の配線層３８によってゲート電極３１の一端に接続されている。ゲート電極３１は、上述の抵抗素子３１Ｒとして用いられても良い。その場合、ゲート電極３１の幅（チャネル長）及び長さ（チャネル幅）は、抵抗素子３１Ｒが所望の抵抗値を有するものとなるように設定される。
【００３１】
以上の構成において、ＰＭＯＳトランジスターのドレイン領域であるＰ型領域１１を信号入力端子ＩＮに接続し、ボディ領域であるＮ型領域１２を信号出力端子ＯＵＴに接続し、ゲート電極３１の上記一端とＰ型領域１３とを交流的に接地する（例えば、一定電位Ｖｄｄに接続する）。このように、既存のＰＭＯＳトランジスターのゲート電極を抵抗素子３１Ｒとして用いて、第１の実施形態と同様の回路構成を有する検波器５０ｂを構成することができる。
【００３２】
他の点については第１の実施形態と同様である。また、以上の構成はＮＭＯＳトランジスターを用いた場合においても採用することができる。また、ゲート電極を抵抗素子３１Ｒとして用いる場合に限らず、別途のポリシリコン層、拡散層、合金層などを抵抗素子３１Ｒとして用いてもよい。
【００３３】
＜４．第４の実施形態＞
図４は、本発明の第４の実施形態に係る検波器を示す平面図である。第４の実施形態に係る検波器５０ｃは、第３の実施形態と同様のＰＭＯＳトランジスターを、複数並列に接続して構成されている。そして、隣り合うＰＭＯＳトランジスターのソース領域（Ｓ）又はドレイン領域（Ｄ）は、互いに共通した領域として構成されている。
【００３４】
すなわち、ソース領域となるＰ型領域１３の隣には、ボディ領域となるＮ型領域１４（第４の半導体領域）が形成され、さらにその隣にはドレイン領域となるＰ型領域１５（第５の半導体領域）が形成されている。
また、ドレイン領域となるＰ型領域１１の隣には、ボディ領域となるＮ型領域１６（第６の半導体領域）が形成され、さらにその隣にはソース領域となるＰ型領域１７（第７の半導体領域）が形成されている。このように、Ｐ型領域とＮ型領域とが交互に形成され、このうちＰ型領域は、交互にソース又はドレインとなる。
【００３５】
Ｎ型領域１２、１４、１６の上には、ゲート絶縁膜（図示せず）がそれぞれ形成され、ゲート絶縁膜の上には、抵抗素子を構成するゲート電極３１、ゲート電極３２（第２の抵抗素子）、ゲート電極３３（第３の抵抗素子）がそれぞれ形成される。
【００３６】
ソース領域であるＰ型領域１３、１７は、上層の配線層３８によって、ゲート電極３１、３２、３３の各一端に接続されている。
ドレイン領域であるＰ型領域１１、１５を信号入力端子ＩＮに接続し、ボディ領域であるＮ型領域１２、１４、１６を信号出力端子ＯＵＴに接続し、ゲート電極３１、３２、３３の上記各一端とＰ型領域１３、１７とを交流的に接地する（例えば、一定電位Ｖｄｄに接続する）。
【００３７】
以上の構成によれば、複数のＰＭＯＳトランジスターを含む検波器５０ｃを、コンパクトな構成で実現することができる。
なお、以上の構成はＮＭＯＳトランジスターを用いた場合においても採用することができる。
【００３８】
＜５．第５の実施形態＞
図５（Ａ）は、本発明の第５の実施形態に係る検波器を示す回路図である。第５の実施形態に係る検波器５０ｄは、第２の実施形態と同様の検波器において、信号出力端子ＯＵＴとトランジスターＴｒ２のボディ端子Ｂとの間に抵抗素子３７Ｒを接続し、信号出力端子ＯＵＴと基準電位Ｖｓｓ（０Ｖ）との間にキャパシタ３７Ｃを接続して構成されている。
【００３９】
図５（Ｂ）は、図５（Ａ）の検波器の信号入力端子に入力した入力信号の例を示す波形図である。図５（Ｃ）は、図５（Ａ）の検波器の信号入力端子に、図５（Ｂ）に示す入力信号を入力した場合の出力信号のシミュレーション結果を示す波形図である。これらの図に示すように、入力信号として入力された伝送信号から高周波の搬送波が除去され、出力信号として信号波が出力される。
他の点については第２の実施形態と同様である。また、以上の構成はＰＭＯＳトランジスターを用いた場合においても採用することができる。
【００４０】
＜６．第６の実施形態＞
図６は、本発明の第６の実施形態に係る検波器を示す断面図である。第６の実施形態に係る検波器５０ｅは、Ｐ型の半導体基板１００に形成されたＮ型のウェル１２ｂと、Ｐ型領域１１ｂと、Ｐ型領域１３ｂとを含んでいる。Ｐ型領域１１ｂと、Ｐ型領域１３ｂとは、ウェル１２ｂ内で、互いに離間した位置に形成されている。
他の点については第１の実施形態と同様である。また、以上の構成はＮＭＯＳトランジスターを用いた場合においても採用することができる。
【００４１】
＜７．第７の実施形態＞
図７（Ａ）は、本発明の第７の実施形態に係る検波器及びこれを含む受信機を示す断面図であり、図７（Ｂ）は当該検波器及び受信機の回路図である。第７の実施形態に係る検波器５０ｆは、ＳＯＩ基板４００の第２の半導体層４２に形成されたＰ型領域１１と、Ｐ型領域１１に隣接するＮ型領域１２と、Ｎ型領域１２に隣接するＰ型領域１３とを含んでいる。なお、Ｎ型領域１２上に、ゲート絶縁膜及びゲート電極（図示せず）が形成されていてもよい。第１の実施形態において説明した通り、Ｐ型領域１１とＮ型領域１２とによってダイオードが形成され、Ｐ型領域１３とＮ型領域１２とによってキャパシタが形成される。
【００４２】
さらに、第６の実施形態に係る検波器５０ｆは、第２の半導体層４２に、Ｐ型領域１１に隣接するＮ型領域１８（第８の半導体領域）と、Ｎ型領域１８に隣接するＰ型領域１９（第９の半導体領域）とが形成されている。Ｎ型領域１８上には、ゲート絶縁膜２２（第２の絶縁膜）が形成されている。そして、ゲート絶縁膜２２上には、ゲート電極５２（第２の導電体膜）が形成されている。すなわち、Ｐ型領域１１、Ｎ型領域１８、Ｐ型領域１９、ゲート絶縁膜２２、及びゲート電極５２は、増幅器５１となるＰＭＯＳトランジスターを構成することができる。
【００４３】
この構成において、第１の実施形態と同様に、Ｐ型領域１３を交流的に接地する（例えば、基準電位Ｖｓｓ（０Ｖ）に接続する）とともに、Ｎ型領域１２に抵抗素子３１Ｒの一端を接続し、抵抗素子３１Ｒの他端を交流的に接地する（例えば、基準電位Ｖｓｓ（０Ｖ）に接続する）。また、Ｎ型領域１２を信号出力端子ＯＵＴに接続する。
【００４４】
さらに、第７の実施形態においては、増幅器５１を構成するＰ型領域１９が交流的に接地（例えば、一定電位Ｖｄｄに接続）される。また、増幅器５１を構成するゲート電極５２が信号入力端子ＩＮに接続される。
【００４５】
上述の構成を回路図で表すと、図７（Ｂ）のようになる。すなわち、増幅器５１を構成するＰＭＯＳトランジスターのドレインが、検波器を構成するダイオード３２Ｄのアノードを兼ねている。これにより、簡易な構成を用いて、入力信号を増幅器５１によって増幅し、検波器のダイオード３２Ｄに入力することができる。
【００４６】
さらに、検波器５０ｆの信号入力端子ＩＮにアンテナ５８を接続することにより、無線信号を受信して信号波を出力する受信機５９を構成することができる。
上述の第２〜第６の実施形態に係る検波器にアンテナを接続することにより、受信機を構成することもできる。検波器を構成するＰＮＰ構造は、ＮＰＮ構造に置き換えても良い。
【符号の説明】
【００４７】
Ｃ１…キャパシタ、Ｄ１…ダイオード、Ｒ１…抵抗、Ｂ…ボディ端子、Ｄ…ドレイン端子、Ｇ…ゲート端子、Ｓ…ソース端子、ＩＮ…信号入力端子、ＯＵＴ…信号出力端子、Ｔｒ１、Ｔｒ２…トランジスター、Ｖｄｄ…一定電位、Ｖｓｓ…基準電位、１１…Ｐ型領域、１２…Ｎ型領域、１３…Ｐ型領域、１１ａ…Ｎ型領域、１２ａ…Ｐ型領域、１３ａ…Ｎ型領域、１１ｂ…Ｐ型領域、１２ｂ…Ｎ型のウェル、１３ｂ…Ｐ型領域、１４…Ｎ型領域、１５…Ｐ型領域、１６…Ｎ型領域、１７…Ｐ型領域、１８…Ｎ型領域、１９…Ｐ型領域、２１、２２…ゲート絶縁膜、３１…ゲート電極、３１Ｒ…抵抗素子、３２…ゲート電極、３２Ｄ…ダイオード、３３…ゲート電極、３７Ｃ…キャパシタ、３７Ｒ…抵抗素子、３８…配線層、４１…第１の半導体層、４２…第２の半導体層、４３…絶縁層、５０、５０ａ〜５０ｆ…検波器、５１…増幅器、５２…ゲート電極、５８…アンテナ、５９…受信機、１００…半導体基板、４００…ＳＯＩ基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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