(57)【要約】【課題】外付けされるキャパシタを内蔵した半導体装置を提供する。【解決手段】半導体装置１０では、絶縁性フィルム１２が、第１の面１１ｃと第２の面１１ｄを有する導電性部材１１ａの第１の面１１ｃに設けられている。第１の面３１ａと第２の面３１ｂを有する第１導電型の半導体基板３１が、第２の面３１ｂが絶縁性フィルム１２側になるように設けられている。半導体基板３１の第１の面３１ａ側に、ゲート絶縁膜３４を介して形成されたゲート電極３５と、ゲート電極３５を挟むように形成された第２導電型の第１および第２不純物拡散層３６、３７とを有する絶縁ゲート電界効果トランジスタ２１が設けられている。第１不純物拡散層３６が半導体基板３１に電気的に接続されている。【選択図】  図３
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【特許請求の範囲】
【請求項１】
第１の面と第２の面を有する導電性部材と、
前記導電性部材の前記第１の面側に設けられた絶縁性フィルムと、
第１の面と第２の面を有し、前記第２の面が前記絶縁性フィルム側になるように設けられた第１導電型の半導体基板と、
前記半導体基板の前記第１の面側にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟むように形成された第２導電型の第１および第２不純物拡散層とを有し、前記第１不純物拡散層が前記半導体基板に電気的に接続された絶縁ゲート電界効果トランジスタと、
を具備することを特徴とする半導体装置。
【請求項２】
前記絶縁性フィルムは、ダイアタッチフィルムであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記導電性部材は接地され、前記半導体基板と前記絶縁性フィルムと前記導電性部材により形成される容量が前記絶縁ゲート電界効果トランジスタの前記第１不純物拡散層に付加されることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記導電性部材の前記第１の面および前記半導体基板の前記第２の面の一方または両方に凹凸が設けられていることを１に記載の半導体装置。
【請求項５】
前記半導体基板の前記第１の面側に、前記第２の電圧を分圧し、帰還電圧を出力する分圧回路と、基準電圧を発生する基準電圧発生回路と、前記帰還電圧と前記基準電圧を比較し、比較結果を前記ゲート電極に出力する誤差増幅回路とが設けられ、
前記絶縁ゲート電界効果トランジスタは、前記第１不純物拡散層に第１の電圧が印加され、前記基準電圧に応じて、前記第１の電圧を前記第１の電圧より低い第２の電圧に変換して前記第２不純物拡散層から出力することを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
入力電圧を入力電圧より低い電圧に変換して出力する半導体装置、所謂シリーズレギュレータが知られている。
【０００３】
この半導体装置は、入力電圧を入力電圧より低い電圧に変換する出力トランジスタと、基準電圧を発生する基準電圧発生回路と、出力電圧を分圧して帰還電圧を出力する分圧回路と、帰還電圧を基準電圧と比較し、比較結果を出力トランジスタに出力する誤差増幅回路を有している。
【０００４】
出力トランジスタおよびこれらの回路は、ＣＭＯＳプロセスにより半導体基板にモノリシックに形成されている。出力トランジスタおよびこれらの回路が設けられた半導体チップは、リードフレームにマウント、ボンディングされ、樹脂でモールドされている。
【０００５】
然しながら、この半導体装置では入力電圧の安定化のために、入力電圧に重畳されたノイズをバイパスするキャパシタが必要である。
【０００６】
従来、このキャパシタは、電圧入力端子と接地端子の間に外付けされていた。その結果、キャパシタを配置するスペースが別に必要になるので、この半導体装置を組み込む機器の小型化が妨げられるという問題がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−９８７７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、外付けされるキャパシタを内蔵した半導体装置を提供する。
【課題を解決するための手段】
【０００９】
一つの実施形態によれば、半導体装置では、絶縁性フィルムが、第１の面と第２の面を有する導電性部材の前記第１の面側に設けられている。第１の面と第２の面を有する第１導電型の半導体基板が、前記第２の面が前記絶縁性フィルム側になるように設けられている。前記半導体基板の前記第１の面側に、ゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟むように形成された第２導電型の第１および第２不純物拡散層とを有する絶縁ゲート電界効果トランジスタが設けられている。前記第１不純物拡散層が前記半導体基板に電気的に接続されている。
【図面の簡単な説明】
【００１０】
【図１】実施例１に係る半導体装置を示す図。
【図２】実施例１に係る半導体装置の等価回路を示す図。
【図３】実施例１に係る半導体装置の要部を示す断面図。
【図４】実施例１に係る比較例の半導体装置の等価回路を示す図。
【図５】実施例１に係る比較例の半導体装置の要部を示す断面図。
【図６】実施例２に係る半導体装置の要部を示す断面図。
【図７】実施例２に係る別の半導体装置の要部を示す断面図。
【図８】実施例２に係る別の半導体装置の要部を示す断面図。
【発明を実施するための形態】
【００１１】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１２】
本実施例に係る半導体装置について図１乃至図３を用いて説明する。図１は半導体装置を示す図で、図１（ａ）はその平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図である。図２は半導体装置の等価回路を示す回路図である。図３は半導体装置の要部を示す断面図である。
【００１３】
本実施例の半導体装置１０はシリーズレギュレータで、入力電圧Ｖｉｎ（第１の電圧）を入力電圧Ｖｉｎより低い出力電圧Ｖｏｕｔ（第２の電圧）に変換して出力する出力トランジスタを有している。更に、半導体装置１０は、入力電圧Ｖｉｎに重畳されたノイズをバイパスし、入力電圧Ｖｉｎを安定化するための入力キャパシタＣｉｎを内蔵している。
【００１４】
入力電圧Ｖｉｎは、例えば６ＶのＤＣ電圧であり、出力電圧Ｖｏｕｔは、例えば１から５ＶのＤＣ電圧である。入力キャパシタＣｉｎは使用状況にもよるが、例えば０．１μＦ程度が用いられる。
【００１５】
図１に示すように、半導体装置１０では、リードフレーム１１（導電性部材）のマウントベッド１１ａ上にダイアタッチフィルム１２（絶縁性フィルム）を介して、上述した出力トランジスタが設けられた半導体チップ１３が載置されている。
【００１６】
ダイアタッチフィルムとは、周知のように、半導体素子が形成された半導体ウェーハをダイに分割するダイシング工程ではダイシングシートとして作用し、分割されたダイを支持基板上に載置するマウント工程では接着剤として作用する接着フィルムのことである。
【００１７】
ダイアタッチフィルムは、例えばポリイミド系材料およびアクリル系材料等とエポキシ系材料による複合材料からなり、接着性を有している。
【００１８】
ダイアタッチフィルムは、フィルム基材の全面に液状のダイアタッチフィルム原料を塗工し、塗工された液状の樹脂を乾燥させてフィルム基材の全面にダイアタッチフィルム材を形成することにより製造されている。
【００１９】
リードフレーム１１は、例えば５本のリード端子１１ｂを有している。５本のリード端子を総称するときは、単にリード端子１１ｂと記し、個々のリード端子を指すときは反時計回りにリード端子１１ｂに添え字１乃至５付けて記す。
【００２０】
リード端子１１ｂ１は入力端子１で、入力電圧Ｖｉｎが入力される。リード端子１１ｂ２は接地端子２で、マウントベッド１１ａを接地電位ＧＮＤに接続する。リード端子１１ｂ５は出力端子５で、入力電圧Ｖｉｎを変換した出力電圧Ｖｏｕｔが出力される。リード端子１１ｂ３は制御端子３で、出力端子５に過渡的に生じるチャージを逃がすための制御信号Ｖｃが入力される。リード端子１１ｂ４には何も接続されていない。
【００２１】
半導体チップ１３は、例えば４個のボンディングパッド１３ａを有している。４個のボンディングパッドを総称するときはボンディングパッド１３ａと記し、個々のボンディングパッドを指すときは反時計回りにボンディングパッド１３ａに添え字１乃至4付けて記す。
【００２２】
ボンディングパッド１３ａ１、１３ａ２、１３ａ４は、ワイヤ１４を介してリード端子１１ｂ１、１１ｂ３、１１ｂ５に電気的に接続されている。ボンディングパッド１３ａ３は、ワイヤ１４を介してマウントベッド１１ａに電気的に接続されている。
【００２３】
リード端子１１ｂの一部を露出させてリードフレーム１１、半導体チップ１３およびワイヤ１４が樹脂１５で一体にモールドされている。
【００２４】
図２は半導体装置１０の等価回路を示す回路図である。図２に示すように、半導体装置１０は入力電圧Ｖｉｎを入力電圧Ｖｉｎより低い出力電圧Ｖｏｕｔに変換して出力するｐチャネル絶縁ゲート電界効果トランジスタ（ｐＭＯＳトランジスタ）２１（以後単に、出力トランジスタという）と、出力電圧Ｖｏｕｔを分圧して帰還電圧Ｖｆｂを出力する分圧回路２２と、基準電圧Ｖｒｅｆを発生する基準電圧発生回路２３と、帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆを比較し、比較結果を出力トランジスタ２１に出力する誤差増幅器回路２４を有している。
【００２５】
更に、半導体装置１０はキャパシタＣ１と抵抗Ｒ３を有し、キャパシタＣ１と抵抗Ｒ３の時定数に応じて帰還電圧Ｖｆｂの位相遅れを補償する位相補償回路２５を備えている。
【００２６】
また、半導体装置１０は、半導体装置１０の動作を制御端子３に入力される制御信号Ｖｃに応じてオンまたはオフするための制御回路２６を有している。
【００２７】
制御回路２６は、制御端子３に入力される制御信号Ｖｃに応じて、基準電圧発生回路２３に基準電圧Ｖｒｅｆを所定の値または０Ｖに設定する信号を出力する。
【００２８】
これにより、基準電圧Ｖｒｅｆが所定の値のとき、所定の出力電圧Ｖｏｕｔが出力される。基準電圧Ｖｒｅｆが０Ｖのとき、出力電圧Ｖｏｕｔは０Ｖになる。
【００２９】
同時に、制御回路２６は、制御信号Ｖｃに応じて、出力端子５と接地端子２の間に接続されたｎチャネル絶縁ゲート電界効果トランジスタ（ｎＭＯＳトランジスタ）２７をオフまたはオンする信号をｎＭＯＳトランジスタ２７のゲートに出力する。
【００３０】
これにより、出力電圧Ｖｏｕｔが所定値から０Ｖになったとき、ｎＭＯＳトランジスタ２７がオンになり、出力端子５に発生するチャージを接地電位ＧＮＤに逃がすことができる。
【００３１】
制御端子３と接地端子２の間に、ディプレッションモードのｎＭＯＳトランジスタ２８が接続されている。ｎＭＯＳトランジスタ２８はプルダウン抵抗で、制御端子３の電位を安定化させるために設けられている。
【００３２】
出力トランジスタ２１は、ソースが入力端子１に接続されるとともにバックゲート（半導体基板）に接続されている。リードフレーム１１のマウントベッド１１ａが接地端子２に接続されている。
【００３３】
その結果、半導体基板とダイアタッチフィルム１２とマウントベッド１１ａにより入力端子１と接地端子２の間に接続される入力キャパシタＣｉｎを形成することが可能である。
【００３４】
本実施例の半導体装置１０は、入力端子１と接地端子２の間に外付けされていた入力キャパシタＣｉｎを内蔵するように構成されている。
【００３５】
これにより、外付けされていた入力キャパシタＣｉｎを配置するスペースが不要になり、半導体装置１０を組み込む機器を小型化することが可能である。
【００３６】
なお、分圧回路２２、基準電圧発生回路２３、誤差増幅回路２４、位相補償回路２５、制御回路２６などについては周知であり、その説明は省略する。
【００３７】
半導体チップ１３には、出力トランジスタ２１および上述した回路がＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスによりモノリシックに形成されている。
【００３８】
図３は半導体チップ１３の要部を示す断面図である。図３に示すように、半導体チップ１３にはＣＭＯＳプロセスにより一対のｐＭＯＳトランジスタとｎＭＯＳトランジスタが形成されている。ｐＭＯＳトランジスタは出力トランジスタ２１であり、ｎＭＯＳトランジスタは、例えばｎＭＯＳトランジスタ２７である。
【００３９】
リードフレーム１１は対向する第１の面１１ｃと第２の面１１ｄを有している。ダイアタッチフィルム１２はマウントベッド１１ａの第１の面１１ｃ側に設けられている。
【００４０】
ｎ型（第１導電型）半導体基板３１は、対向する第１の面３１ａと第２の面３１ｂを有している。ｎ型半導体基板３１の第２の面３１ｂがダイアタッチフィルム１２側になるように設けられている。
【００４１】
ｎ型半導体基板３１の上部には、ｎ型ウェル３２とｐ型ウェル３３が設けられている。出力トランジスタ２１は、ｎ型ウェル３２に設けられている。ｎＭＯＳトランジスタ２７はｐ型ウェル３３に設けられている。
【００４２】
出力トランジスタ２１は、ｎ型半導体基板３１の第１の面３１ａにゲート絶縁膜３４を介して形成されたゲート電極３５と、ゲート電極３５を挟むように形成されたｐ＋型第１および第２不純物拡散層３６、３７を有している。ｐ＋型第１不純物拡散層３６がソースであり、ｐ＋型第２不純物拡散層３７がドレインである。
【００４３】
ｎ型半導体基板３１の上部には、ｎ型半導体基板３１にコンタクトを取るためのｎ＋型不純物拡散層３８が設けられている。ｐ＋型第１不純物拡散層３６は、入力端子１に電気的に接続されるとともに、配線３９を介してｎ＋型不純物拡散層３８に電気的に接続されている。
【００４４】
ｎ型半導体基板３１、ダイアタッチフィルム１２およびマウントベッド１１ａにより入力キャパシタＣｉｎが形成されている。例えば、半導体チップ１３のサイズが１ｍｍ×１ｍｍ、ダイアタッチフィルム１２の膜厚が１μｍ、ダイアタッチフィルム１２の比誘電率が４の場合、約３３．６ｐＦの入力キャパシタＣｉｎが得られる。
【００４５】
ｎＭＯＳトランジスタ２７は、ゲート絶縁膜４１を介して形成されたゲート電極４２と、ゲート電極４２を挟むように形成されたｎ＋型不純物拡散層４３、４４を有している。ｎ＋型不純物拡散層４３、４４がソース、ドレインである。ｎＭＯＳトランジスタ２７は、ｎ型半導体基板３１から電気的に分離されている。
【００４６】
図４は比較例の半導体装置の等価回路を示す回路図である。図４に示すように、比較例の半導体装置５０は、ｐＭＯＳトランジスタである出力トランジスタ５１を有し、入力端子１と接地端子２の間に入力キャパシタＣｉｎが外付けされている。
【００４７】
図５は比較例の半導体装置の要部を示す断面図である。図５に示すように、比較例の半導体チップ５３では、ｐ型半導体基板５４にＣＭＯＳプロセスにより一対のｐＭＯＳトランジスタとｎＭＯＳトランジスタが形成されている。
【００４８】
ｐＭＯＳトランジスタは出力トランジスタ５１であり、ｎＭＯＳトランジスタは、例えばｎＭＯＳトランジスタ２７である。
【００４９】
半導体基板５４の上部には、ｎ型ウェル５５とｐ型ウェル５６が設けられている。出力トランジスタ５１は、ｎ型ウェル５５に設けられている。ｎＭＯＳトランジスタ２７はｐ型ウェル５６に設けられている。
【００５０】
半導体チップ５３は、ハンダ層５７を介してマウントベッド１１ａ上に載置されている。出力トランジスタ５１は、半導体基板５４から電気的に分離されている。半導体基板５４は、ハンダ層５７を通して基準電位ＧＮＤに接続されている。従って、比較例の半導体装置５０では、入力キャパシタＣｉｎは形成されない。
【００５１】
以上説明したように、本実施例では、半導体装置１０は、ｎ型半導体基板３１に出力トランジスタ２１を形成し、ダイアタッチフィルム１２を介して半導体チップ１３を基準電位ＧＮＤに接地されたマウントベッド１１ａ上に載置している。
【００５２】
その結果、ｎ型半導体基板３１、ダイアタッチフィルム１２およびマウントベッド１１ａにより入力キャパシタＣｉｎを形成することができる。従って、外付けされるキャパシタを内蔵した半導体装置が得られる。
【００５３】
ここでは、出力トランジスタ２１がＣＯＭＳプロセスによりｎ型半導体基板３１にモノリシックに形成されている場合について説明したが、特に限定されず個別のトランジスタであっても構わない。
【００５４】
その場合、入力キャパシタＣｉｎの容量は、出力トランジスタ２１のチップサイズにより決定されるので、比較的電流容量の大きい、例えば５００ｍＡから１Ａ以上の個別の出力トランジスタを用いるシリーズレギュレータに適している。
【００５５】
出力トランジスタ以外の回路は、ＣＭＯＳプロセスにより半導体基板にモノリシックに形成するのが適していることは、言うまでも無い。
【実施例２】
【００５６】
本実施例に係る半導体装置について、図６を用いて説明する。図６は本実施例の半導体装置の要部を示す図で、図６（ａ）はその断面図、図６（ｂ）はダイアタッチフィルムを介してリードフレームに載置された状態を示す断面図である。
【００５７】
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例１と異なる点は、半導体基板の第２の面に凹凸が設けられていることにある。
【００５８】
即ち、図６に示すように、本実施例では、ｎ型半導体基板６１の第２の面６１ｂに凸部６１ｃおよび凹部６１ｄが設けられている。ｎ型半導体基板６１は、第２の面６１ｂがダイアタッチフィルム１２側になるようにリードフレーム１１のマウントベッド１１ａに設けられている。
【００５９】
このとき、ｎ型半導体基板６１を押圧して、ｎ型半導体基板６１の凸部６１ｃをダイアタッチフィルム１２に食い込ませ、余剰のダイアタッチフィルム１２をｎ型半導体基板６１の凹部６１ｄに押し込むようにする。
【００６０】
これにより、ｎ型半導体基板６１の第２の面６１ｂとダイアタッチフィルム１２の接触面積が増大し、ｎ型半導体基板６１の第２の面６１ｂとマウントベッド１１ａの距離が短くなる。これにより、入力キャパシタＣｉｎを増加させることが可能である。
【００６１】
ｎ型半導体基板６１の第２の面６１ｂの粗さＲｍａｘは、ダイアタッチフィルム１２の厚さｔ１の１／２乃至２／３程度が適当である。
【００６２】
これは、粗さＲｍａｘが小さ過ぎると、入力キャパシタＣｉｎの増加が見込めなくなるためである。粗さＲｍａｘが大き過ぎると、ダイアタッチフィルム１２を突き破ってｎ型半導体基板６１とマウントベッド１１ａが短絡する恐れがあるためである。
【００６３】
ｎ型半導体基板６１の第２の面６１ｂに絶縁膜、例えば熱酸化膜を形成しておけば、万一、ｎ型半導体基板６１の凸部６１ｃがダイアタッチフィルム１２を突き破っても、ｎ型半導体基板６１とマウントベッド１１ａの短絡を未然に防止することができる。
【００６４】
ｎ型半導体基板６１の第２の面６１ｂの凹凸は、例えば粒子径がサブミクロンオーダのアルミナ微粉研磨剤などを用いたラッピング、薬液によるウエットエッチングなどにより形成することができる。
【００６５】
以上説明したように、本実施例では、ｎ型半導体基板６１の第２の面６１ｂに凹凸が設けられている。その結果、ｎ型半導体基板６１の第２の面６１とダイアタッチフィルム１２との接触面積が増大し、ｎ型半導体基板６１の第２の面６１ｂとマウントベッド１１ａの距離が短くなるので、入力キャパシタＣｉｎを増加させることができる利点がある。
【００６６】
ここでは、半導体基板の第２の面に凹凸が設けられている場合について説明したが、リードフレームの第１の面に凹凸が設けられていても同様の効果を得ることができる。図７はリードフレームの要部を示す図で、図７（ａ）はその断面図、図７（ｂ）はダイアタッチフィルムを介して半導体チップを載置した状態を示す断面図である。
【００６７】
図７に示すように、リードフレームのマウントベッド７１ａの第１の面７１ｃに凸部７１ｅおよび凹部７１ｆが設けられている。リードフレームのマウントベッド７１ａにダイアタッチフィルム１２を介して半導体チップが載置されている。
【００６８】
更に、半導体基板の第２の面およびマウントベッドの第１の面の両方に凹凸を設けることも可能である。図８は半導体基板およびリードフレームの要部を示す図で、図８（ａ）は半導体基板を示す断面図、図８（ｂ）はマウントベッドを示す断面図、図８（ｃ）はダイアタッチフィルムを介して半導体チップをマウントベッドに載置した状態を示す断面図である。
【００６９】
図８に示すように、ｎ型半導体基板８１の第２の面８１ｂに凸部８１ｃおよび凹部８１ｄが設けられている。リードフレームのマウントベッド８５ａの第１の面８５ｃに凸部８５ｅおよび凹部８５ｆが設けられている。
【００７０】
ｎ型半導体基板８１の凸部８１ｃおよび凹部８１ｄと、マウントベッド８５ａの凸部８５ｅおよび凹部８５ｆは、例えば三角波状であり、互いに嵌合するように設けられている。
【００７１】
ｎ型半導体基板８１の凸部８１ｃおよび凹部８１ｄは、例えばインプリント法により形成することができる。マウントベッド８５ａの凸部８５ｅおよび凹部８５ｄは、例えばプレスにより形成することができる。
【００７２】
マウントベッド８５ａ上にダイアタッチフィルム１２を介してｎ型半導体基板８１を載置する。マウントベッド８５ａに横方向の振動、例えば超音波振動を加えながらｎ型半導体基板８１を押圧する。これにより、凸部８１ｃと凹部８５ｆ、および凹部８１ｄと凸部８５ｅを嵌合させる。
【００７３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００７４】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  前記導電性部材の前記第１の面の凹凸部と前記半導体基板の前記第２の面の凹凸部が互いに嵌合するように設けられている請求項４に記載の半導体装置。
【００７５】
（付記２）  前記半導体基板に、前記絶縁ゲート電界効果トランジスタと反対のチャネルの絶縁ゲート電界効果トランジスタが設けられている請求項１に記載の半導体装置。
【符号の説明】
【００７６】
１  入力端子
２  接地端子
３  制御端子
５  出力端子
１０、５０  半導体装置
１１  リードフレーム
１１ａ、７１ａ、８５ａ  マウントベッド
１１ｂ  リード端子
１２  ダイアタッチフィルム
１３、５３  半導体チップ
１３ａ  ボンディングパッド
１４  ワイヤ
１５  樹脂
２１、５１  出力トランジスタ
２２  分圧回路
２３  基準電圧発生回路
２４  誤差増幅回路
２５  位相補償回路
２６  制御回路
２７、２８  ｎＭＯＳトランジスタ
Ｃｉｎ  入力キャパシタ
Ｃ１  キャパシタ
Ｒ１、Ｒ２、Ｒ３  抵抗
３１、６１、８１  ｎ型半導体基板
３２、５５  ｎ型ウェル
３３、５６  ｐ型ウェル
３４、４１  ゲート絶縁膜
３５、４２  ゲート電極
３６  ｐ＋型第１不純物拡散層
３７  ｐ＋型第２不純物拡散層
３８、４３、４４  ｎ＋型不純物拡散層
３９  配線
５４  ｐ型半導体基板
５７  ハンダ層
６１ｃ、７１ｅ、８１ｃ、８５ｅ  凸部
６１ｄ、７１ｆ、８１ｄ、８５ｆ  凹部
【図１】
2013045834.tif 000003
【図２】
2013045834.tif 000004
【図３】
2013045834.tif 000005
【図４】
2013045834.tif 000006
【図５】
2013045834.tif 000007
【図６】
2013045834.tif 000008
【図７】
2013045834.tif 000009
【図８】
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