(57)【要約】【課題】不純物拡散領域を有するコントロールゲートを備えたメモリトランジスタを備え、メモリ１ビットあたりの素子面積が小さく電荷蓄積量が大きい半導体装置を提供する。【解決手段】メモリトランジスタは、チャネル領域上を覆う第１の絶縁膜（２０ｂ）と、不純物拡散領域を有するコントロールゲート（ＣＧ）と、不純物拡散領域上を覆う第２の絶縁膜（２０ｃ）と、チャネル領域との間に第１の絶縁膜（２０ｂ）を挟む第１の部分（２１ｂ）と不純物拡散領域との間に第２の絶縁膜（２０ｃ）を挟む第２の部分（２１ｃ）とを有するフローティングゲート（ＦＧ）と、フローティングゲート（ＦＧ）の少なくとも一部の上面を覆う第３の絶縁膜（２２）とを備え、コントロールゲート（ＣＧ）は、上記少なくとも一部との間に第３の絶縁膜（２２）を挟む電極層（２５）を備える。【選択図】図１
2013135067.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に作り込まれたメモリトランジスタを備える半導体装置であって、
前記メモリトランジスタは、
チャネル領域上を覆うように設けられた第１の絶縁膜と、
前記半導体基板中に形成された不純物拡散領域を有するコントロールゲートと、
前記不純物拡散領域上の少なくとも一部を覆うように設けられた第２の絶縁膜と、
前記チャネル領域との間に前記第１の絶縁膜を挟むように設けられた第１の部分と、前記不純物拡散領域との間に前記第２の絶縁膜を挟むように設けられた第２の部分とを有するフローティングゲートと、
前記フローティングゲートの少なくとも一部の上面を覆うように設けられた第３の絶縁膜と、
を備えており、
前記コントロールゲートは、前記フローティングゲートの前記少なくとも一部との間に前記第３の絶縁膜を挟むように設けられた電極層を備えていることを特徴とする半導体装置。
【請求項２】
前記フローティングゲートの前記少なくとも一部の上面上に、前記第３の絶縁膜と前記電極層とがこの順で積層されていることにより、前記電極層と前記フローティングゲートの前記少なくとも一部との間に前記第３の絶縁膜が挟まれていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記フローティングゲートの前記少なくとも一部の上面と側面の少なくとも一部とが前記第３の絶縁膜で覆われているとともに、前記第３の絶縁膜の外面の少なくとも一部が前記電極層で覆われていることにより、前記電極層と前記フローティングゲートの前記少なくとも一部との間に前記第３の絶縁膜が挟まれていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記フローティングゲートの前記少なくとも一部は、前記不純物拡散領域の上面に対して積層方向上方に配置されていることを特徴とする請求項１から３までのいずれか１項に記載の半導体装置。
【請求項５】
前記フローティングゲートの前記少なくとも一部は、前記第２の部分と同じ部分であることを特徴とする請求項１から４までのいずれか１項に記載の半導体装置。
【請求項６】
前記電極層は、コンタクトホールを介して前記不純物拡散領域に接続されていることを特徴とする請求項１から５までのいずれか１項に記載の半導体装置。
【請求項７】
配線を備えており、
前記電極層は、前記配線に接続されていることを特徴とする請求項１から５までのいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリに係り、特に、半導体基板中に設けられたコントロールゲート領域と基板の上方に設けられたフローティングゲートとの間に形成される容量に関するものである。
【背景技術】
【０００２】
ＥＥＰＲＯＭやフラッシュメモリとして知られる不揮発性メモリは、大きく２つの構造に分けられる。１つは、基板の上方で１層のポリシリコンにより形成されるフローティングゲートと、基板中の不純物領域により構成されるコントロールゲートとを備えた、いわゆる「１ＰＯＬＹ」と呼ばれる構造（以下、「第１の構造」と称する。）である（例えば特許文献１参照）。もう１つは、基板上に２層のポリシリコンが順次絶縁膜を介して縦方向に積層された状態に構成されるフローティングゲートとコントロールゲートとを備えた、いわゆる「２ＰＯＬＹ」と呼ばれる構造（以下、「第２の構造」と称する。）である。
【０００３】
図４に、第１の構造を有する不揮発性メモリ１００の断面図を示す。当該不揮発性メモリ１００は、同じ半導体基板ＳＵＢ１００に作り込まれた、ソース・ドレイン部１００Ａと、コントロールゲート部１００Ｂと、素子分離部１００Ｃとを備えており、メモリトランジスタを構成している。
【０００４】
半導体基板ＳＵＢ１００は、例えば、支持基板１０１と埋め込み酸化膜１０２とＰ-層あるいはＮ-層からなる半導体層１０３とが順に配置されたＳＯＩ基板である。
【０００５】
ソース・ドレイン部１００Ａは、半導体基板ＳＵＢ１００中に形成されたＰウェル１０４中にＮ+ソース領域１０４ａおよびＮ+ドレイン領域１０４ｂが形成されてなる活性領域と、当該活性領域中に形成されるチャネル領域上に絶縁膜１０８ａとフローティングゲート１０９ａとが順次積層されてなるゲート部とを備えている。ゲート部にはサイドウォールも適宜設けられる。
【０００６】
コントロールゲート部１００Ｂは、半導体基板ＳＵＢ１００中に形成されたＰウェル１０５中にＰ＋コンタクト層１０５ａが設けられてなるコントロールゲート拡散領域と、Ｐウェル１０５上に絶縁膜１０８ｂとフローティングゲート１０９ｂとが順次積層されてなるゲート部とを備えている。ゲート部にはサイドウォールも適宜設けられる。Ｐ+コンタクト層１０５ａにはコントロールゲート配線１２０がコンタクトしており、コントロールゲート（ＣＧ）用の電圧が印加される。コントロールゲート配線１２０の層構造は図示しないが、層間絶縁膜中に形成されたビアホールを介して外部に引き出されている。
【０００７】
ソース・ドレイン部１００Ａの絶縁膜１０８ａと、コントロールゲート部１００Ｂの絶縁膜１０８ｂとは、例えばともに同じレイヤのシリコン酸化膜から形成されている。ソース・ドレイン部１００Ａのフローティングゲート１０９ａと、コントロールゲート部１００Ｂのフローティングゲート１０９ｂとは、例えばともに同じレイヤのポリシリコンで形成されており、互いにパターンが繋がっている。パターンの繋がったフローティングゲート全体をＦＧで示す。
【０００８】
素子分離部１００Ｃは、活性領域のＰウェル１０４とコントロールゲート拡散領域のＰウェル１０５とを互いに電気的に分離するように、半導体基板ＳＵＢ１００中に形成されたＮウェル１０６とＮウェル１０６上に形成されたフィールド酸化膜１０７とを備えている。
【０００９】
上記の構成の不揮発性メモリ１００において、Ｐウェル１０４・１０５、Ｎウェル１０６、Ｎ+ソース領域１０４ａ、Ｎ+ドレイン領域１０４ｂ、および、Ｐ+コンタクト層１０５ａは、最初に用意された半導体基板ＳＵＢ１００の半導体層１０３中に不純物がドープされることにより形成される。
【００１０】
図５に、第２の構造を有する不揮発性メモリ２００の断面図を示す。
当該不揮発性メモリは、半導体基板ＳＵＢ２００中に形成されたＰウェル２０４中にＮ+ソース領域２０４ａおよびＮ+ドレイン領域２０４ｂが形成されてなる活性領域と、当該活性領域中に形成されるチャネル領域上に絶縁膜２０５とフローティングゲート（ＦＧ）２０６と絶縁膜２０７とコントロールゲート（ＣＧ）２０８とが順次積層されてなるゲート部とを備えており、メモリトランジスタを構成している。ゲート部にはサイドウォールも適宜設けられる。
【００１１】
半導体基板ＳＵＢ２００は、例えば、支持基板２０１と埋め込み酸化膜２０２とＰ-層あるいはＮ-層からなる半導体層２０３とが順に配置されたＳＯＩ基板である。Ｐウェル２０４、Ｎ+ソース領域２０４ａ、および、Ｎ+ドレイン領域２０４ｂは、最初に用意された半導体基板ＳＵＢ２００の半導体層２０３中に不純物がドープされることにより形成される。
【００１２】
コントロールゲート２０８にはコントロールゲート配線２２０がコンタクトしており、コントロールゲート（ＣＧ）用の電圧が印加される。コントロールゲート配線２２０の層構造は図示しないが、層間絶縁膜中に形成されたビアホールを介して外部に引き出されている。
【００１３】
いずれの構造においても、コントロールゲートＣＧに高電圧が印加されると、ホットエレクトロンがフローティングゲートＦＧに蓄積される、あるいはファウラー・ノルトハイム（ＦＮ：Fowler-Nordheim）電流によるトンネル電子がフローティングゲートＦＧに蓄積されることにより、データの書き込みが行われる。フローティングゲートＦＧに電子が蓄積されているとメモリトランジスタの閾値電圧が大きくなることから、一定電圧をコントロールゲートＣＧに印加したときにメモリトランジスタがＯＮ状態となるか否かを判定することでデータの読み出しが行われる。データの消去には、ソースに高電圧を印加し、フローティングゲートＣＧから電子を引き抜く。
【００１４】
第１の構造の不揮発性メモリを使用する場合には、コントロールゲートＣＧ下の拡散領域が寄生バイポーラトランジスタとして動作するという問題がある。通常は、拡散領域の面積を大きくすることで対策されていたが、チップ面積が大きくなるという背反があった。このため、特許文献１では、コントロールゲートＣＧ下の拡散領域の周囲の素子分離方法を拡散からトレンチへ変更することによりバイポーラ動作を防止し、かつチップ面積を小さくすることを可能としている。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００７−２８７７９５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
第１の構造の長所は製造工程数が少なくなることであるが、反面、必要なフローティングゲートＦＧの容量を得るための一定以上の容量形成面積を確保する必要がある。従って、第１の構造のメモリ１ビットあたりの素子面積が、第２の構造のものに比べて大きくなってしまうという短所がある。
【００１７】
この問題を図６を用いて説明する。データの書き込みに際して、フローティングゲートＦＧには、コントロールゲート部１００Ｂにある基板（コントロールゲート拡散領域）の表層部とフローティングゲート１０９ｂの基板側端部とが絶縁膜１０８ｂを介して容量として機能することで電荷が蓄積される。フローティングゲートＦＧに蓄積される負電荷は、ソース・ドレイン部１００Ａから捕獲された電子である。メモリの動作上の条件を満たすために規定の電荷蓄積量を得ようとすると、それだけコントロールゲート部１００Ｂの容量を大きくしなければならず、当該容量を形成するための面積も増加する。
【００１８】
第１の構造に対して、従来以上に拡散領域の面積を増加させることが好ましくないことは、前述の特許文献１における課題の解決について説明したように、寄生バイポーラトランジスタ動作の防止などの他の面積増大要因も重なってしまうことからも明らかである。
【００１９】
本発明は、上記課題を解決するものであり、不純物拡散領域を有するコントロールゲートを備えたメモリトランジスタを備え、メモリ１ビットあたりの素子面積が小さく十分な電荷蓄積量を確保することのできる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２０】
本発明の第１の局面は、半導体基板に作り込まれたメモリトランジスタを備える半導体装置であって、前記メモリトランジスタは、チャネル領域上を覆うように設けられた第１の絶縁膜と、前記半導体基板中に形成された不純物拡散領域を有するコントロールゲートと、前記不純物拡散領域上の少なくとも一部を覆うように設けられた第２の絶縁膜と、前記チャネル領域との間に前記第１の絶縁膜を挟むように設けられた第１の部分と、前記不純物拡散領域との間に前記第２の絶縁膜を挟むように設けられた第２の部分とを有するフローティングゲートと、前記フローティングゲートの少なくとも一部の上面を覆うように設けられた第３の絶縁膜と、を備えており、前記コントロールゲートは、前記フローティングゲートの前記少なくとも一部との間に前記第３の絶縁膜を挟むように設けられた電極層を備えている。
【００２１】
本発明の第２の局面は、前記第１の局面において、前記フローティングゲートの前記少なくとも一部の上面上に、前記第３の絶縁膜と前記電極層とがこの順で積層されていることにより、前記電極層の底面と前記フローティングゲートの前記少なくとも一部との間に前記第３の絶縁膜が挟まれている。
【００２２】
本発明の第３の局面は、前記第１の局面において、前記フローティングゲートの前記少なくとも一部の上面と側面の少なくとも一部とが前記第３の絶縁膜で覆われているとともに、前記第３の絶縁膜の外面の少なくとも一部が前記電極層で覆われていることにより、前記電極層と前記フローティングゲートの前記少なくとも一部との間に前記第３の絶縁膜が挟まれている。
【００２３】
本発明の第４の局面は、前記第１の局面から第３の局面までのいずれか１つにおいて、前記フローティングゲートの前記少なくとも一部は、前記不純物拡散領域の上面に対して積層方向上方に配置されている。
【００２４】
本発明の第５の局面は、前記第１の局面から第４の局面までのいずれか１つにおいて、前記フローティングゲートの前記少なくとも一部は、前記第２の部分と同じ部分である。
【００２５】
本発明の第６の局面は、前記第１の局面から第５の局面までのいずれか１つにおいて、前記電極層は、コンタクトホールを介して前記不純物拡散領域に接続されている。
【００２６】
本発明の第７の局面は、前記第１の局面から第５の局面までのいずれか１つにおいて、配線を備えており、前記電極層は、前記配線に接続されている。
【発明の効果】
【００２７】
前記第１の局面によれば、電極層に電圧が印加されることで、コントロールゲートとフローティングゲートとの間に、不純物拡散領域と第２の部分との間の第１の容量と、電極層とフローティングゲートの少なくとも一部との間の第２の容量との合成容量が形成される。従って、コントロールゲートとフローティングゲートとの間に、第１の容量に相当する不純物拡散領域とフローティングゲートとの間の容量のみが形成されている場合と比較して、半導体基板に対して積層方向上方にある領域を用いた容量面積を追加することにより大きな容量を得ることができる。このように、当該半導体装置によれば、コントロールゲートとフローティングゲートとの間に、素子面積を増大させることなく大きな容量を得ることができる。以上により、不純物拡散領域を有するコントロールゲートを備えたメモリトランジスタを備え、メモリ１ビットあたりの素子面積が小さく十分な電荷蓄積量を確保することのできる半導体装置を提供することができる。
【００２８】
前記第２の局面によれば、第２の容量を、フローティングゲートの少なくとも一部の上に第３の絶縁膜と電極層とを順に積層するだけで形成することができる。従って、半導体装置の製造工程が単純で済む。
【００２９】
前記第３の局面によれば、フローティングゲートの少なくとも一部の上面と側面の少なくとも一部が第３の絶縁膜によって覆われ、その周囲のコントロールゲートの部分との間に第２の容量が形成されるので、容量面積は非常に大きくなる。
【００３０】
前記第４の局面によれば、コントロールゲートとフローティングゲートとの間に形成される合成容量が、従来から不純物拡散領域とフローティングゲートとの間の容量が形成されていた領域である、不純物拡散領域の積層方向上方に配置されることとなる。従って、コントロールゲートとフローティングゲートとの間の容量を増大させるにあたって、素子面積を増大させないための有効な手法を提供することができる。
【００３１】
前記第５の局面によれば、第１の容量と第２の容量とが、フローティングゲートの同じ部分に対して形成されるので、コントロールゲートとフローティングゲートとの間の容量を増大させるパターンの、素子全体に占める体積占有率が非常に小さい。
【００３２】
前記第６の局面によれば、電極層に、不純物拡散領域に印加される電圧と同じ電圧を印加することができる。
【００３３】
前記第７の局面によれば、電極層に、配線から電圧を印加することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施形態を示すものであり、第１の半導体装置の構成を示す断面図
【図２】本発明の実施形態を示すものであり、第２の半導体装置の構成を示す断面図
【図３】本発明の実施形態を示すものであり、第３の半導体装置の構成を示す断面図
【図４】従来技術を示すものであり、第１の構造の半導体装置の構成を示す断面図
【図５】従来技術を示すものであり、第２の構造の半導体装置の構成を示す断面図
【図６】図４の半導体装置における電荷の蓄積を説明する断面図
【発明を実施するための形態】
【００３５】
〔第１の実施形態〕
本発明の実施形態について図１を用いて説明すれば以下の通りである。
【００３６】
図１に、本実施形態の半導体装置に係る不揮発性メモリ１の断面図を示す。当該不揮発性メモリ１は、同じ半導体基板ＳＵＢ１に作り込まれた、ソース・ドレイン部１Ａ、コントロールゲート部１Ｂ、および、素子分離部１Ｃを備えている。ソース・ドレイン部１Ａと、コントロールゲート部１Ｂと、素子分離部１Ｃとは、メモリトランジスタを構成している。また、不揮発性メモリ１は、選択トランジスタ１Ｓを備えているが、選択トランジスタ１Ｓは必ずしも各メモリトランジスタと対になっている必要はなく、ＮＡＮＤ型フラッシュメモリ等において複数のメモリトランジスタの直列回路の両端に設けられるなど、必要に応じて設けられるものである。
【００３７】
半導体基板ＳＵＢ１は、例えば、支持基板１１と埋め込み酸化膜１２とＰ-層あるいはＮ-層からなる半導体層１３とが順に配置されたＳＯＩ基板である。半導体基板ＳＵＢ１として、この他に、単結晶シリコン基板や化合物半導体基板等、メモリトランジスタを作り込むことのできる任意の基板が使用可能である。
【００３８】
ソース・ドレイン部１Ａは、半導体基板ＳＵＢ１中に形成されたＰウェル１４中にＮ+ソース／ドレイン領域１４ｂ、および、Ｎ+ドレイン領域１４ｃが形成されてなる活性領域と、当該活性領域中に形成されるチャネル領域上に第１の絶縁膜２０ｂとフローティングゲート層２１ｂとが順次積層されてなる第１のゲート部とを備えている。第１の絶縁膜２０ｂはチャネル領域上を覆っており、フローティングゲート層（第１の部分）２１ｂは、チャネル領域との間に第１の絶縁膜２０ｂを挟んでいる。図示しないが、第１のゲート部にはサイドウォールも適宜設けられる。Ｎ+ソース／ドレイン領域１４ｂは選択トランジスタ１Ｓと共有される領域であるが、メモリトランジスタにとってはソース領域として機能する。Ｎ+ドレイン領域１４ｃは、例えば、直列に接続された隣接するメモリトランジスタのＮ+ソース領域、あるいは、直列接続の末端に設けられた他の選択トランジスタのＮ+ソース領域に接続されている。
【００３９】
コントロールゲート部１Ｂは、コントロールゲート拡散領域と第２のゲート部とを備えている。コントロールゲート拡散領域は、半導体基板ＳＵＢ１中に形成されたＰウェル１５中にＮ+コンタクト層１５ａおよびＰ+コンタクト層１５ｂが設けられてなる、不純物拡散領域である。第２のゲート部は、コントロールゲート拡散領域上に、第２の絶縁膜２０ｃと、フローティングゲート層２１ｃと、第３の絶縁膜２２と、電極層２５とが順次積層された第１の積層部と、電極層２５をＰウェル層１５に接続するコンタクト部２４と、コントロールゲート配線３２とを備えている。
【００４０】
Ｎ+コンタクト層１５ａは、例えば、第１の積層部の底面の周囲を取り囲んでいる。第２の絶縁膜２０ｃは、コントロールゲート拡散領域上の少なくとも一部を覆うように設けられており、フローティングゲート層（第２の部分）２１ｃは、コントロールゲート拡散領域との間に第２の絶縁膜２０ｃを挟んでいる。第３の絶縁膜２２はフローティングゲート層２１ｃの上面を覆っている。
【００４１】
電極層２５は、ポリシリコン等の半導体導電材料、あるいは、アルミニウム、銅、タングステン等の金属材料からなる。コンタクト部２４は、半導体基板ＳＵＢ１と電極層２５との間の絶縁膜２３に形成されたコンタクトホールに埋め込まれている。コンタクト部２４は電極層２５と同種あるいは異種の、半導体導電材料あるいは金属材料からなる。コンタクト部２４の一端はＰウェル１５にコンタクトしており、他端は電極層２５に接続されている。これにより、電極層２５はコントロールゲート拡散領域に導通し、コントロールゲート拡散領域と同電位あるいはほぼ同電位になる。なお、図示しないが、Ｐウェル１５の、コンタクト部２４がコンタクトする表層部に、コンタクト層が設けられていてもよい。また、第１の積層部にはサイドウォールが適宜設けられてもよい。
【００４２】
コントロールゲート拡散領域、電極層２５、および、コンタクト部２４を合わせた全体が、メモリトランジスタのコントロールゲートＣＧとなる。Ｎ+コンタクト層１５ａおよびＰ+コンタクト層１５ｂには第１のコントロールゲート（ＣＧ）配線（第１の配線）であるコントロールゲート配線３２がコンタクトしている。コントロールゲート配線３２には、メモリトランジスタの外部あるいは不揮発性メモリ１の外部に設けられている図示しない第１の電圧源から、メモリトランジスタの外部あるいは不揮発性メモリ１の外部に設けられている図示しないワード線を介してコントロールゲートＣＧ用の電圧が印加される。コントロールゲート配線３２の層構造は図示しないが、コントロールゲート配線３２は層間絶縁膜や保護膜に形成されたビアホールやコンタクトパッド等を介してメモリトランジスタの外部に引き出されている。第１の電圧源が発生する電圧は可変であり、不揮発性メモリ１へのデータ書き込み時とデータ読み出し時とデータ消去時とで、それぞれに適した電圧に切替えられる。
【００４３】
また、Ｐ+コンタクト層１５ｂと、コンタクト部２４がＰウェル１５にコンタクトする箇所との間の、Ｐウェル１５上には、フィールド酸化膜１９が設けられている。
【００４４】
素子分離部１Ｃは、活性領域のＰウェル１４とコントロールゲート拡散領域のＰウェル１５とを互いに電気的に分離するように、半導体基板ＳＵＢ１中に形成されたＮウェル１６を備えている。Ｎウェル１６の表層部にはＮ+コンタクト層１６ａが形成されている。また、素子分離部１Ｃは、Ｎ+コンタクト層１６ａとＮ+ドレイン領域１４ｃおよびＮ+コンタクト層１５ａとを電気的に分離するように、Ｎウェル１６とＰウェル１４との境界上、および、Ｎウェル１６とＰウェル１５との境界上をまたいで形成されたフィールド酸化膜１９を備えている。Ｎウェル１６には、図示しないコンタクト配線からＮ+コンタクト層１６ａを介して所定の電圧が印加される。
【００４５】
選択トランジスタ１Ｓは、ソース・ドレイン部１Ａと共有する構成部分を有しており、Ｐウェル１４中にＮ+ソース領域１４ａおよびＮ+ソース／ドレイン領域１４ｂが形成されてなる活性領域と、当該活性領域中に形成されるチャネル領域上に絶縁膜２０ａと選択ゲート（ＳＧ）層２１ａとが順次積層されてなる第３のゲート部とを備えている。図示しないが、第３のゲート部にはサイドウォールも適宜設けられる。Ｎ+ソース／ドレイン領域１４ｂは、選択トランジスタ１Ｓにとってはドレイン領域として機能する。選択ゲート層２１ａには選択ゲート配線３１がコンタクトしている。選択ゲート配線３１には、選択トランジスタ１Ｓを導通あるいは遮断させる電圧が印加される。Ｎ+ソース領域１４ａは図示しないソース電極を介してビット線に接続されている。
【００４６】
また、Ｐウェル１４の表層部にはＰ+コンタクト層１４ｄが形成されている。Ｐウェル１４には、図示しないコンタクト配線からＰ+コンタクト層１４ｄを介して所定の電圧が印加される。Ｐ+コンタクト層１４ｄとＮ+ソース領域１４ａとの間のＰウェル１４上には、フィールド酸化膜１９が設けられている。
【００４７】
ソース・ドレイン部１Ａの絶縁膜２０ｂと、コントロールゲート部１Ｂの第２の絶縁膜２０ｃとは、例えば、ともに同じレイヤから形成されている。さらに、当該レイヤから選択トランジスタ１Ｓの絶縁膜２０ａを形成することもできる。また、ソース・ドレイン部１Ａのフローティングゲート層２１ｂと、コントロールゲート部１Ｂのフローティングゲート層２１ｃとは、例えば、ともに同じレイヤのポリシリコンで形成されており、接続部２１ｄを介して互いにパターンが繋がっている。パターンの繋がったフローティングゲート全体をＦＧで示す。当該フローティングゲートＦＧのレイヤから、選択トランジスタ１Ｓの選択ゲート２１ａを形成することもできる。また、絶縁膜２０ａ・２３、第１の絶縁膜２０ｂ、第２の絶縁膜２０ｃ、および第３の絶縁膜２２には、例えばシリコン酸化膜を用いることができるが、それぞれ、１層構造であっても多層構造であってもよく、窒化膜等の他の材料や酸化膜と窒化膜との組合せ等の異種材料の組合せを用いたものでもよい。特に、第２の絶縁膜２０ｃおよび第３の絶縁膜２２にはＯＮＯ（Oxide-Nitride-Oxide）膜等の多層膜を用いることができる。
【００４８】
上記の構成の不揮発性メモリ１において、Ｐウェル１４・１５、Ｎウェル１６、Ｎ+ソース領域１４ａ、Ｎ+ソース／ドレイン領域１４ｂ、Ｎ+ドレイン領域１４ｃ、Ｎ+コンタクト層１５ａ、Ｐ+コンタクト層１５ｂ、および、Ｎ+コンタクト層１６ａは、最初に用意された半導体基板ＳＵＢ１の半導体層１３中に不純物がドープされることにより形成される。また、不揮発性メモリ１の隣接素子との分離箇所に、フィールド酸化膜１９が設けられている。
【００４９】
不揮発性メモリ１においては、コントロールゲートＣＧとフローティングゲートＦＧとの間に、コントロールゲート拡散領域とフローティングゲート層２１ｃとの間の第１の容量と、電極層２５とフローティングゲート層２１ｃとの間の第２の容量との合成容量が形成されている。第１の容量は、コントロールゲート拡散領域の上面とフローティングゲート層２１ｃの底面との間に第２の絶縁膜２０ｃが挟まれることにより形成されている。第２の容量は、電極層２５の底面とフローティングゲート層２１ｃの上面との間に第３の絶縁膜２２が挟まれることにより形成されている。第１の容量においては、コントロールゲート拡散領域の表層部とフローティングゲート層２１ｃの底部とに電荷が蓄積される。第２の容量においては、電極層２５の底部とフローティングゲート層２１ｃの上部とに電荷が蓄積される。
【００５０】
従って、コントロールゲートＣＧとフローティングゲートＦＧとの間に、第１の容量に相当するコントロール拡散領域とフローティングゲート層２１ｃとの間の容量のみが形成されている場合と比較して、半導体基板ＳＵＢ１に対して積層方向上方にある領域を用いた容量面積を追加することにより大きな容量を得ることができる。このように、不揮発性メモリ１は、コントロールゲートＣＧとフローティングゲートＦＧとの間に、素子面積を増大させることなく大きな容量を得ることのできる半導体装置である。以上により、コントロールゲート拡散領域を有するメモリトランジスタを備え、メモリ１ビットあたりの素子面積が小さく十分な電荷蓄積量を確保することのできる半導体装置を提供することができる。
【００５１】
なお、以上の例において、コントロールゲート拡散領域との間に第２の絶縁膜２０ｃを挟むフローティングゲートＦＧの部分と、電極層２５との間に第３の絶縁膜２２を挟むフローティングゲートＦＧの部分とは、必ずしも同じである必要はない。フローティングゲートＦＧのいずれかの部分がコントロールゲート拡散領域との間で容量を形成するとともに、フローティングゲートＦＧのまたいずれかの部分が電極層２５との間で容量を形成していれば、コントロールゲートＣＧとフローティングゲートＦＧとの間に形成される容量は大きくなる。従って、コントロールゲート拡散領域との間に第２の絶縁膜２０ｃを挟むフローティングゲートＦＧの箇所を前述のように第２の部分とすると、電極層２５との間に第３の絶縁膜２２を挟む箇所を、第２の部分とは無関係に、フローティングゲートＦＧの少なくとも一部とすることができる。
【００５２】
図１では、説明を単純化するために、フローティングゲートＦＧの上記少なくとも一部が、第２の部分と同じフローティングゲート層２１ｃである場合が示されている。フローティングゲートＦＧの上記少なくとも一部が第２の部分と同じであると、コントロールゲートＣＧとフローティングゲートＦＧとの間の容量を増大させるパターンの、素子全体に占める体積占有率が非常に小さい。
【００５３】
図１の構成においては、フローティングゲートＦＧの上記少なくとも一部がコントロールゲート拡散領域に対して積層方向上方に配置されている。これにより、第１の容量と第２の容量とがともに、従来からコントロールゲート拡散領域とフローティングゲートとの間の容量が形成されていた領域である、コントロールゲート拡散領域の上方に配置されることとなる。従って、この配置は、コントロールゲートＣＧとフローティングゲートＦＧとの間の容量を増大させるにあたって、素子面積を増大させないための有効な手法となる。
【００５４】
また、フローティングゲートＦＧを形成した後のコントロールゲート部１Ｂの製造工程の一例としては、まず、フローティングゲート層２１ｃ上に第３の絶縁膜２２を成膜およびパターニングにより形成してから、絶縁膜２３を第３の絶縁膜２２の高さまで形成する。次いで、絶縁膜２３中にドライエッチングによってＰウェル１５の上面に至るコンタクトホールを形成し、当該コンタクトホールをコンタクト部２４で埋め込んで表層を平坦化し、その上に電極層２５を成膜およびパターニングにより形成する。
【００５５】
図１の構成においては、第２の容量を、フローティングゲートＦＧの少なくとも一部であるフローティングゲート層２１ｃの上に第３の絶縁膜２２と電極層２５とを順に積層するだけで形成することができる。従って、不揮発性メモリ１の製造工程は単純で済む。
【００５６】
〔第２の実施形態〕
本発明の他の実施形態について図２を用いて説明すれば以下の通りである。
【００５７】
図２に、本実施形態の半導体装置に係る不揮発性メモリ２の断面図を示す。当該不揮発性メモリ２は、ソース・ドレイン部２Ａ、コントロールゲート部２Ｂ、および、素子分離部２Ｃを備えている。ソース・ドレイン部２Ａと、コントロールゲート部２Ｂと、素子分離部２Ｃとは、メモリトランジスタを構成している。また、不揮発性メモリ２は、選択トランジスタ２Ｓを備えている。コントロールゲート部以外は図１の構成と同じであるので、その説明を省略する。
【００５８】
コントロールゲート部２Ｂは、コントロールゲート拡散領域と第４のゲート部とを備えている。コントロールゲート拡散領域は、図１のコントロールゲート拡散領域と同じ構成であるので、その説明を省略する。
【００５９】
第４のゲート部は、Ｐウェル１５上に、第２の絶縁膜２０ｃ’と、フローティングゲート層２１ｃ’と、第３の絶縁膜２２’と、電極層２５’とを、フローティングゲート層２１ｃ’を埋め込むように有する埋め込み部と、電極層２５’をＰウェル層１５に接続するコンタクト部２４とを備えている。
【００６０】
第２の絶縁膜２０ｃ’は図１の第２の絶縁膜２０ｃと、フローティングゲート層２１ｃ’は図１のフローティングゲート層２１ｃと、第３の絶縁膜２２’は図１の第３の絶縁膜２２と、電極層２５’は図１の電極層２５と、それぞれ同じ材料の同じレイヤから形成される。ここでは、例えば、フローティングゲート層２１ｃ’は第２の絶縁膜２０ｃ’の上面の内側のエリア上に形成されており、第３の絶縁膜２２’がフローティングゲート層２１ｃ’を上方および側方から覆うように形成されている。フローティングゲート層２１ｃ’はこれにより、上面と側面の少なくとも一部とが第３の絶縁膜２２’によって覆われた状態にある。さらに、電極層２５’の一部分が第３の絶縁膜２２’の外面の少なくとも一部を上方および側方から覆い、電極層２５’の残りの部分が絶縁膜２３上に位置するように形成されている。絶縁膜２３およびコンタクト部２４は図１のものと同じ構成である。さらには、コントロールゲート部２Ｂの上述した構成以外には、図１のコントロールゲート部１Ｂと同じ構成が備えられている。
【００６１】
ソース・ドレイン部２Ａのフローティングゲート層２１ｂと、コントロールゲート部２Ｂのフローティングゲート層２１ｃ’とは、例えば、ともに同じレイヤのポリシリコンで形成されており、接続部２１ｄを介して互いにパターンが繋がっている。パターンの繋がったフローティングゲート全体をＦＧで示す。
【００６２】
第４のゲート部の上記構成から分かるように、フローティングゲートＦＧは、コントロールゲート拡散領域との間に第２の絶縁膜２０ｃ’を挟むように設けられたフローティングゲート層（第２の部分）２１ｃ’と、電極層２５’との間に第３の絶縁膜２２’を挟むように設けられた、フローティングゲートＦＧの少なくとも一部としてのフローティングゲート層２１ｃ’とを備えている。電極層２５’の一部分または全体が、フローティングゲート層２１ｃ’に対して半導体基板ＳＵＢ１側とは異なる側から、ここでは上方および側方から対向する面を有している。
【００６３】
図２では、説明を単純化するために、フローティングゲートＦＧの上記少なくとも一部が、第２の部分と同じフローティングゲート層２１ｃ’である場合が示されている。フローティングゲートＦＧの上記少なくとも一部が第２の部分と同じであると、コントロールゲートＣＧとフローティングゲートＦＧとの間の容量を増大させるパターンの、素子全体に占める体積占有率が非常に小さい。
【００６４】
不揮発性メモリ２においては、コントロールゲートＣＧとフローティングゲートＦＧとの間に、コントロールゲート拡散領域とフローティングゲート層２１ｃ’との間の第１の容量と、電極層２５’とフローティングゲート層２１ｃ’との間の第２の容量との合成容量が形成されている。第１の容量は、コントロールゲート拡散領域の上面とフローティングゲート層２１ｃ’の底面との間に第２の絶縁膜２０ｃ’が挟まれることにより形成されている。第２の容量は、電極層２５’のフローティングゲート層２１ｃ’側を向く面とフローティングゲート層２１ｃ’の上面および側面の少なくとも一部との間に第３の絶縁膜２２’が挟まれることにより形成されている。第１の容量においては、コントロールゲート拡散領域の表層部とフローティングゲート層２１ｃ’の底部とに電荷が蓄積される。第２の容量においては、電極層２５’の第３の絶縁膜２２’を覆う面に沿った表層部とフローティングゲート層２１ｃ’の上記上面および側面の少なくとも一部に沿った表層部とに電荷が蓄積される。
【００６５】
従って、本実施形態の不揮発性メモリ２によっても、コントロールゲートＣＧとフローティングゲートＦＧとの間に、第１の容量に相当するコントロール拡散領域とフローティングゲート層との間の容量のみが形成されている場合と比較して、半導体基板ＳＵＢ１の上方にある領域を用いた容量面積を追加することにより大きな容量を得ることができる。フローティングゲートＦＧの少なくとも一部の上面と側面の少なくとも一部とが、第３の絶縁膜２２’によって覆われることで埋め込まれ、その周囲のコントロールゲートＣＧの部分との間に第２の容量が形成されるので、容量面積は非常に大きい。このように、不揮発性メモリ２は、コントロールゲートＣＧとフローティングゲートＦＧとの間に、素子面積を増大させることなく大きな容量を得ることのできる半導体装置である。以上により、コントロールゲート拡散領域を有するメモリトランジスタを備え、メモリ１ビットあたりの素子面積が小さく十分な電荷蓄積量を確保することのできる半導体装置を提供することができる。
【００６６】
また、第２の絶縁膜２０ｃ’を形成した後のコントロールゲート部２Ｂの製造工程の一例としては、まず、フローティングゲート層２１ｃ’を成膜およびパターニングしてから、その上に第３の絶縁膜２２’を成膜し、フローティングゲート層２１ｃ’の周囲にのみ第３の絶縁膜２２’を残すようにパターニングする。次いで、絶縁膜２３を第３の絶縁膜２２’の高さまで形成する。そして、絶縁膜２３中にドライエッチングによってＰウェル１５の上面に至るコンタクトホールを形成し、当該コンタクトホールをコンタクト部２４で埋め込んで表層を平坦化する。さらに、第３の絶縁膜２２’の周囲の絶縁膜２３をドライエッチングにより除去し、その上に電極層２５’を成膜およびパターニングにより形成する。
【００６７】
〔第３の実施形態〕
本発明の他の実施形態について図３を用いて説明すれば以下の通りである。
【００６８】
図３に、本実施形態の半導体装置に係る不揮発性メモリ３の断面図を示す。当該不揮発性メモリ３は、ソース・ドレイン部３Ａ、コントロールゲート部３Ｂ、および、素子分離部３Ｃを備えている。ソース・ドレイン部３Ａと、コントロールゲート部３Ｂと、素子分離部３Ｃとは、メモリトランジスタを構成している。また、不揮発性メモリ３は、選択トランジスタ３Ｓを備えている。コントロールゲート部以外は図１の構成と同じであるので、その説明を省略する。
【００６９】
コントロールゲート部３Ｂは、コントロールゲート拡散領域と第５のゲート部とを備えている。コントロールゲート拡散領域は、図１のコントロールゲート拡散領域と同じ構成であるので、その説明を省略する。
【００７０】
第５のゲート部は、コントロールゲート拡散領域上に、第２の絶縁膜２０ｃと、フローティングゲート層２１ｃと、第３の絶縁膜２２と、電極層２６とが順次積層された第２の積層部を備えている。図１のようなコンタクト部２４は設けられていない。
【００７１】
第２の絶縁膜２０ｃ、フローティングゲート層２１ｃ、および、第３の絶縁膜２２は、それぞれ図１のものと同じであり、電極層２６は図１の電極層２５と同じ材料の同じレイヤから形成される。図１で説明したコントロールゲート配線３２を第１のコントロールゲート（ＣＧ１）配線（第１の配線）として、電極層２６には第２のコントロールゲート（ＣＧ２）配線（第２の配線）であるコントロールゲート配線（配線）３３がコンタクトしている。コントロールゲート配線３３は、層間絶縁膜や保護膜に形成されたビアホールやコンタクトパッド等を介してメモリトランジスタの外部に引き出されている。コントロールゲート配線３３には、コントロールゲート配線３２と同じ電圧が、コントロールゲート配線３２が接続されている第１の電圧源から印加される、あるいは、当該第１の電圧源からは独立した第２の電圧源から印加される。コントロールゲート部３Ｂの上述した構成以外には、図１のコントロールゲート部１Ｂと同じ構成を備えている。
【００７２】
第５のゲート部の上記構成から分かるように、フローティングゲートＦＧは、コントロールゲート拡散領域との間に第２の絶縁膜２０ｃを挟むように設けられたフローティングゲート層（第２の部分）２１ｃと、電極層２６との間に第３の絶縁膜２２を挟むように設けられた、フローティングゲートＦＧの少なくとも一部としてのフローティングゲート層２１ｃとを備えている。電極層２６の一部分または全体が、フローティングゲート層２１ｃに対して半導体基板ＳＵＢ１側とは異なる側から、ここでは上方から対向する面を有している。なお、図２で説明したように、フローティングゲートの上記少なくとも一部を埋め込まれた構成として、電極層の上記一部分または全体が、上記少なくとも一部に対して上方および側方から対向する面を有していてもよい。
【００７３】
図３では、説明を単純化するために、フローティングゲートＦＧの上記少なくとも一部が、第２の部分と同じフローティングゲート層２１ｃである場合が示されている。フローティングゲートＦＧの上記少なくとも一部が第２の部分と同じであると、コントロールゲートＣＧとフローティングゲートＦＧとの間の容量を増大させるパターンの、素子全体に占める体積占有率が非常に小さい。
【００７４】
不揮発性メモリ３においては、図１と同様に、コントロールゲートＣＧとフローティングゲートＦＧとの間に、コントロールゲート拡散領域とフローティングゲート層２１ｃとの間の第１の容量と、電極層２６とフローティングゲート層２１ｃとの間の第２の容量との合成容量が形成されている。
【００７５】
本実施形態の不揮発性メモリ３によっても、コントロールゲートＣＧとフローティングゲートＦＧとの間に、第１の容量に相当するコントロール拡散領域とフローティングゲート層との間の容量のみが形成されている場合と比較して、半導体基板ＳＵＢ１の上方の領域を用いた容量面積を追加することにより大きな容量を得ることができる。このように、不揮発性メモリ３は、コントロールゲートＣＧとフローティングゲートＦＧとの間に、素子面積を増大させることなく大きな容量を得ることのできる半導体装置である。以上により、コントロールゲート拡散領域を有するメモリトランジスタを備え、メモリ１ビットあたりの素子面積が小さく十分な電荷蓄積量を確保することのできる半導体装置を提供することができる。
【００７６】
また、フローティングゲートＦＧを形成した後のコントロールゲート部３Ｂの製造工程の一例としては、まず、フローティングゲート層２１ｃ上に第３の絶縁膜２２を成膜およびパターニングにより形成する。次いで、第３の絶縁膜２２上に電極層２６を成膜およびパターニングにより形成する。図１で説明した絶縁膜２３は、通常用いられる層間絶縁膜として適時に形成可能である。
【００７７】
図３の構成においては、第２の容量を、フローティングゲートＦＧの少なくとも一部であるフローティングゲート層２１ｃの上に第３の絶縁膜２２と電極層２６とを順に積層するだけで形成することができる。従って、不揮発性メモリ１の製造工程は単純で済む。
【００７８】
以上、各実施形態について説明した。
【００７９】
上記例では、半導体装置が不揮発性メモリからなる場合を説明したが、半導体装置としては、これに限らず、不揮発性メモリのセンスアンプや駆動回路、さらにはその他の任意の素子が、同じ半導体基板上に作り込まれたり、同じパッケージ内に備えられたりするものであってもよい、
【産業上の利用可能性】
【００８０】
本発明は、フラッシュメモリ等の不揮発性メモリに有効に適用可能である。
【符号の説明】
【００８１】
１、２、３          不揮発性メモリ（半導体装置）
２０ｂ              第１の絶縁膜
２０ｃ、２０ｃ’    第２の絶縁膜
２１ｂ              フローティングゲート層（第１の部分）
２１ｃ、２１ｃ’    フローティングゲート層（第２の部分、フローティングゲートの少なくとも一部）
２２、２２’        第３の絶縁膜
２５、２５’、２６  電極層
３３                コントロールゲート配線（配線）
ＣＧ                コントロールゲート
ＦＧ                フローティングゲート
ＳＵＢ１            半導体基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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