(57)【要約】【課題】異常原因の把握を可能とするコンピュータシステムの異常推定方法およびコンピュータシステムの異常推定プログラムを提供する。【解決手段】マイクロコンピュータ４４は、診断対象のコンピュータシステムにおける、ウオッチドッグタイマ回路のカウンタ値のオーバーフロー回数である第１の値を記憶する第１の記憶部から第１の値を読出し、ＬＶＤ回路の電圧降下回数である第２の値を記憶する第２の記憶部から第２の値を読出し、クロック供給回路の発振停止回数である第３の値を記憶する第３の記憶部から第３の値を読出す。マイクロコンピュータ４４は、第１の値、第２の値、および第３の値と異常原因との関係を定めた異常原因推定テーブルを参照して、読み出した第１の値、第２の値、第３の値に対応する異常原因を推定する。【選択図】図２
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【特許請求の範囲】
【請求項１】
コンピュータと、
前記コンピュータへ電力を供給する電源回路と、
前記コンピュータからリセット信号を受けて、カウント値をリセットするウオッチドッグタイマ回路と、
前記電源回路から前記コンピュータへ供給する電圧が所定値以下に降下したことを検出するＬＶＤ回路と、
前記コンピュータへクロックを供給するクロック供給回路と、
前記クロック供給回路によって前記コンピュータへ供給されるクロックの発振停止を検出する発振停止検出回路と、
前記ウオッチドッグタイマ回路のカウンタ値のオーバーフロー回数である第１の値を記憶する第１の記憶部と、
前記ＬＶＤ回路の電圧降下回数である第２の値を記憶する第２の記憶部と、
前記クロック供給回路の発振停止回数である第３の値を記憶する第３の記憶部とを備えたコンピュータシステムの異常判定方法であって、
前記第１の記憶部から前記第１の値を読み出すステップと、
前記第２の記憶部から前記第２の値を読み出すステップと、
前記第３の記憶部から前記第３の値を読み出すステップと、
前記第１の値、前記第２の値、および前記第３の値と異常原因との関係を定めた異常原因推定テーブルを参照して、前記読み出した第１の値、第２の値、第３の値に対応する異常原因を推定するステップとを含む、異常推定方法。
【請求項２】
前記異常原因を推定するステップは、前記第１の値が前記第２の値よりも大きく、かつ前記第１の値が前記第３の値よりも大きい場合には、電源系およびクロック系以外の外部端子へのノイズが異常原因であると推定するステップを含む、請求項１記載の異常推定方法。
【請求項３】
前記異常原因を推定するステップは、前記第１の値が前記第２の値よりも小さく、かつ前記第２の値が前記第３の値よりも大きい場合には、電源系の外部端子へのノイズが異常原因であると推定するステップを含む、請求項１記載の異常推定方法。
【請求項４】
前記異常原因を推定するステップは、前記第１の値が前記第３の値よりも小さく、かつ前記第２の値が前記第３の値よりも小さい場合には、クロック系の外部端子へのノイズが異常原因であると推定するステップを含む、請求項１記載の異常推定方法。
【請求項５】
前記異常原因を推定するステップは、前記第１の値が前記第２の値と等しく、かつ前記第１の値および前記第２の値が前記第３の値よりも大きい場合には、クロック系以外の外部端子へのノイズが異常原因であると推定するステップを含む、請求項１記載の異常推定方法。
【請求項６】
前記異常原因を推定するステップは、前記第１の値が前記第３の値と等しく、かつ前記第１の値および前記第３の値が前記第２の値よりも大きい場合には、電源系以外の外部端子へのノイズが異常原因であると推定するステップを含む、請求項１記載の異常推定方法。
【請求項７】
前記異常原因を推定するステップは、前記第２の値が前記第３の値と等しく、かつ前記第２の値および前記第３の値が前記第１の値よりも大きい場合には、電源系およびクロック系の外部端子へのノイズが異常原因であると推定するステップを含む、請求項１記載の異常推定方法。
【請求項８】
前記異常原因を推定するステップは、前記第１の値と前記第２の値と前記第３の値が等しい場合には、すべての外部端子へのノイズが異常原因であると推定するステップを含む、請求項１記載の異常推定方法。
【請求項９】
コンピュータと、
前記コンピュータへ電力を供給する電源回路と、
前記コンピュータからリセット信号を受けて、カウント値をリセットするウオッチドッグタイマ回路と、
前記電源回路が前記コンピュータへ供給する電圧が所定値以下に降下したことを検出するＬＶＤ回路と、
前記コンピュータへクロックを供給するクロック供給回路と、
前記クロック供給回路によって前記コンピュータへ供給されるクロックの発振停止を検出する発振停止検出回路と、
前記ウオッチドッグタイマ回路のカウンタ値のオーバーフロー回数である第１の値を記憶する第１の記憶部と、
前記ＬＶＤ回路で検出された電圧降下回数である第２の値を記憶する第２の記憶部と、
前記発振停止検出回路で検出された発振停止回数である第３の値を記憶する第３の記憶部と、
前記第１の値、前記第２の値、および前記第３の値と異常原因との関係を定めた異常原因推定テーブルを記憶する第４の記憶部とを備えたコンピュータシステムの異常推定プログラムであって、
コンピュータに、
前記第１の記憶部から前記第１の値を読み出すステップと、
前記第２の記憶部から前記第２の値を読み出すステップと、
前記第３の記憶部から前記第３の値を読み出すステップと、
前記異常原因推定テーブルを参照して、前記読み出した第１の値、第２の値、第３の値に対応する異常原因を推定するステップとを実行させる、異常推定プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンピュータシステムの異常推定方法およびコンピュータシステムの異常推定プログラムに関する。
【背景技術】
【０００２】
従来から、ウオッチドッグタイマ(ＷＤＴ：WatchDog Timer)回路の潜在異常を検出できるようにして、フェイルセーフの要求に応えることを目的としたコンピュータシステムが提供されている。
【０００３】
特許文献１（特開２００５−２５０５２４号公報）に記載のシステムは、ＷＤＴ回路からコンピュータに対してＣＰＵリセット信号を出力した回数を記憶するＷＤＴ動作記憶部を備える。コンピュータは、起動時にＷＤＴ動作記憶部の内容を確認し、ＷＤＴ回路からＣＰＵリセット信号が一度も出力されていない場合にはこのＷＤＴ回路に対してタイマリセット信号の供給を停止してＷＤＴ回路の診断を行なうように構成されている。
【０００４】
特許文献２（特開２００４−０８６５２０号公報）に記載の装置は、各部を制御するプロセッサを含む制御盤と、プロセッサの正常性を監視する監視盤とを備える。監視盤は、プロセッサの正常性を定期的に監視する為のウオッチドッグタイマによるタイムアウトを検出する検出回路と、検出回路によるタイムアウトの検出信号を記憶して、プロセッサに対する割込信号を送出する要因レジスタと、タイムアウトの検出信号によりセットし、プロセッサの正常動作時にクリアするタイムアウトフラグと、このタイムアウトフラグが所定時間継続してセットされている時に、プロセッサをリセットして再立上げさせるリセット回路とを含む。このリセット回路は、タイムアウトフラグのセット中に検出回路からのタイムアウトの検出信号が繰り返し出力される回数をカウントし、この回数が予め設定した回数となった時に、プロセッサをリセットする。
【０００５】
特許文献３（特開２００６−０２３９７０号公報）には、ＣＰＵとウオッチドッグタイマを使用した装置の装置内異常検出方式が記載されている。ＣＰＵはプログラムの正常動作時にＩ／Ｏ信号とともに、プログラムの実行箇所についてのデータを発信し、ＣＰＵの動作異常時に、ウオッチドッグタイマが所定のカウント数を超えると、プログラムの実行箇所のデータを記憶し、異常についての情報を装置の外部に表示する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−２５０５２４号公報
【特許文献２】特開２００４−０８６５２０号公報
【特許文献３】特開２００６−０２３９７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１では、ＷＤＴ回路の故障検出が目的であり、そのコンピュータシステムがシステム自身に問題がある場合や、暴走しやすい環境で使用されていたとしてもＷＤＴ回路で正常に復帰する限り、これらの問題に気づくことができないという問題があった。
【０００８】
また、特許文献２のように、ＷＤＴ回路のオーバーフロー回数を監視するだけでは、マイクロコンピュータが何故暴走したかの原因は分からず、改善策を講じることはできない。
【０００９】
また、特許文献３でも、ＣＰＵが何故暴走したかの原因は分からず、改善策を講じることはできない。
【００１０】
それゆえに、本発明の目的は、異常原因の把握を可能とするコンピュータシステムの異常推定方法およびコンピュータシステムの異常推定プログラムを提供することである。
【課題を解決するための手段】
【００１１】
本発明の一実施形態は、コンピュータと、コンピュータへ電力を供給する電源回路と、コンピュータからリセット信号を受けて、カウント値をリセットするウオッチドッグタイマ回路と、電源回路からコンピュータへ供給する電圧が所定値以下に降下したことを検出するＬＶＤ回路と、コンピュータへクロックを供給するクロック供給回路と、クロック供給回路によってコンピュータへ供給されるクロックの発振停止を検出する発振停止検出回路と、ウオッチドッグタイマ回路のカウンタ値のオーバーフロー回数である第１の値を記憶する第１の記憶部と、ＬＶＤ回路の電圧降下回数である第２の値を記憶する第２の記憶部と、クロック供給回路の発振停止回数である第３の値を記憶する第３の記憶部とを備えたコンピュータシステムの異常判定方法であって、第１の記憶部から第１の値を読み出すステップと、第２の記憶部から第２の値を読み出すステップと、第３の記憶部から第３の値を読み出すステップと、第１の値、第２の値、および第３の値と異常原因との関係を定めた異常原因推定テーブルを参照して、読み出した第１の値、第２の値、第３の値に対応する異常原因を推定するステップとを含む。
【発明の効果】
【００１２】
本発明の一実施形態によれば、暴走原因の把握が可能となる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態のコンピュータシステムの構成図である。
【図２】図１のコンピュータシステムの異常原因を解析する異常原因解析装置の構成を表わす図である。
【図３】異常原因推定テーブルの例を表わす図である。
【図４】異常原因推定処理の動作手順を表わすフローチャートである。
【図５】図４のステップＳ３０２の処理の手順を表わすフローチャートである。
【図６】図５のステップＳ１０４の処理の手順を表わすフローチャートである。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態について図面を参照して説明する。
（コンピュータシステムの構成）
図１は、本発明の実施の形態のコンピュータシステムの構成図である。
【００１５】
図１を参照して、このコンピュータシステムは、マイクロコンピュータ１と、ＷＤＴ回路２と、カウンタ３ａと、カウント値記憶部１３ａと、判定値記憶部４ａと、比較回路５ａと、アラーム表示回路６ａと、ＬＶＤ回路７と、カウンタ３ｂと、カウント値記憶部１３ｂと、判定値記憶部４ｂと、比較回路５ｂと、アラーム表示回路６ｂと、発振停止検出回路９と、カウンタ３ｃと、カウント値記憶部１３ｃと、判定値記憶部４ｃと、比較回路５ｃと、アラーム表示回路６ｃと、ＯＲ回路８と、電源回路３１と、クロック供給回路３２と、外部端子Ｐ１〜Ｐｎを備える。
【００１６】
マイクロコンピュータ１は、外部端子Ｐ３〜Ｐｎを通じて、外部へデータを出力し、外部からデータ、アドレス、コマンドを受ける。
【００１７】
電源回路３１は、マイクロコンピュータ１へ電力を供給する。電源回路３１は、外部端子Ｐ２を通じて、外部から電源の供給を受けて、内部電源電圧を生成する。
【００１８】
クロック供給回路３２は、外部端子Ｐ１を通じて、外部からクロックの供給を受けて、内部クロックを生成して、マイクロコンピュータ１へ供給する。
【００１９】
ＷＤＴ回路２は、マイクロコンピュータ１の動作を監視する。ＷＤＴ回路２は、一定の時間間隔で内部のタイマカウンタのカウント値をインクリメントする。ＷＤＴ回路２は、マイクロコンピュータ１からリセット信号を受けて、カウンタ値をリセットする。
【００２０】
カウンタ３ａは、ＷＤＴ回路２のカウンタ値のオーバーフロー回数Ａをカウントする。
カウント値記憶部１３ａは、カウンタ３ａのカウント値を記憶する不揮発性メモリである。
【００２１】
判定値記憶部４ａは、ＷＤＴ回路２のオーバーフロー回数が妥当か否かを判断するための判定値Ａ１を記憶する。この判定値Ａ１には、製品の試作評価段階でのテストにおいて、異常と判断された場合のオーバーフロー回数の下限値が設定される。
【００２２】
比較回路５ａは、常時、あるいは一定の時間または一定の日数ごとに、カウンタ３ａのカウンタ値と判定値記憶部４ａ内の判定値Ａ１とを比較する。
【００２３】
アラーム表示回路６ａは、たとえばＬＥＤで構成され、カウンタ３ａのカウンタ値が判定値Ａ１以上の場合に、アラームを表示する。
【００２４】
ＬＶＤ回路７は、電源回路３１からマイクロコンピュータ１へ供給する電圧が所定値以下に降下したことを検出する電圧低下検出回路である。
【００２５】
カウンタ３ｂは、ＬＶＤ回路７で検出された電圧が低下した回数（電圧降下回数）Ｂをカウントする。
【００２６】
カウント値記憶部１３ｂは、カウンタ３ｂのカウント値を記憶する不揮発性メモリである。
【００２７】
判定値記憶部４ｂは、電圧低下回数が妥当か否かを判断するための判定値Ｂ１を記憶する。この判定値Ｂ１には、製品の試作評価段階でのテストにおいて、異常と判断された場合の電圧降下回数の下限値が設定される。
【００２８】
比較回路５ｂは、常時、あるいは一定の時間または一定の日数ごとに、カウンタ３ｂのカウンタ値と判定値記憶部４ｂ内の判定値Ｂ１とを比較する。
【００２９】
アラーム表示回路６ｂは、たとえばＬＥＤで構成され、カウンタ３ｂのカウンタ値が判定値Ｂ１以上の場合に、アラームを表示する。
【００３０】
発振停止検出回路９は、クロック供給回路３２によってマイクロコンピュータ１へ供給されるクロックの発振停止を監視する。
【００３１】
カウンタ３ｃは、発振停止検出回路９で検出されたクロックの発振停止の回数（発振停止回数）Ｃをカウントする。
【００３２】
カウント値記憶部１３ｃは、カウンタ３ｃのカウント値を記憶する不揮発性メモリである。
【００３３】
判定値記憶部４ｃは、発振停止回数が妥当か否かを判断するための判定値Ｃ１を記憶する。この判定値Ｃ１には、製品の試作評価段階でのテストにおいて、異常と判断された場合の発振停止回数の下限値が設定される。
【００３４】
比較回路５ｃは、常時、あるいは一定の時間または一定の日数ごとに、カウンタ３ｃのカウント値と判定値記憶部４ｃ内の判定値Ｃ１とを比較する。
【００３５】
アラーム表示回路６ｃは、たとえばＬＥＤで構成され、カウンタ３ｃのカウンタ値が判定値Ｃ１以上の場合に、アラームを表示する。
【００３６】
ＯＲ回路８は、ＷＤＴ回路２の出力と、ＬＶＤ回路７の出力と、発振停止検出回路９の出力の論理和をＣＰＵリセット信号としてＣＰＵへ出力する。
【００３７】
（ＷＤＴ回路に関連する動作）
まず、ＷＤＴ回路２に関する動作について説明する。
【００３８】
マイクロコンピュータ１が正常に動作している場合、マイクロコンピュータ１から定期的にタイマリセット信号がＷＤＴ回路２へ出力される。タイマリセット信号によって、ＷＤＴ回路２のカウンタ値はオーバーフローする前にリセットされる。オーバーフローが回避されるので、ＷＤＴ回路２は、異常信号Ｒａをハイレベルにアサートせず、その結果、マイクロコンピュータ１は正常に動作を続ける。
【００３９】
一方、マイクロコンピュータ１が暴走状態に陥った場合、マイクロコンピュータ１からタイマリセット信号がＷＤＴ回路２へ出力されない。そのためＷＤＴ回路２のカウント値がリセットされることなく、動作し続け、ＷＤＴ回路２のカウンタ値はオーバーフローする。ＷＤＴ回路２のカウンタ値がオーバーフローすることによって、異常信号Ｒａをハイレベルにアサートする。ハイレベルの異常信号Ｒａは、ＯＲ回路８に入力されて、ＯＲ回路８からハイレベルにアサートされたＣＰＵリセット信号がマイクロコンピュータ１に送られる。その結果、マイクロコンピュータ１は、リセットし、暴走状態から復帰する。
【００４０】
ＷＤＴ回路２から出力される異常信号Ｒａがハイレベルにアサートされた回数がカウンタ３ａによってカウントされる。これによって、ＷＤＴ回路２のカウンタ値のオーバーフロー回数が把握可能となる。
【００４１】
（ＬＶＤ回路に関連する動作）
次に、ＬＶＤ回路７に関する動作について説明する。
【００４２】
ＬＶＤ回路７は、マイクロコンピュータ１に供給される電源電圧が予め設定した電源電圧以下になったことを検出した場合に、異常信号Ｒｂをハイレベルにアサートする。ハイレベルの異常信号Ｒｂは、ＯＲ回路８に入力されて、ＯＲ回路８からハイレベルにアサートされたＣＰＵリセット信号がマイクロコンピュータ１に送られる。その結果、マイクロコンピュータ１は、リセットし、暴走状態から復帰する。
【００４３】
ＬＶＤ回路７から出力される異常信号Ｒｂがハイレベルにアサートされた回数がカウンタ３ｂによってカウントされる。これによって、マイクロコンピュータ１に供給される電源電圧が予め設定した電源電圧以下となった回数が把握可能となる。
【００４４】
（発振停止検出回路に関連する動作）
次に、発振停止検出回路９に関する動作について説明する。
【００４５】
発振停止検出回路９は、マイクロコンピュータ１へ供給されるクロックの発振が停止したことを検知した場合に、異常信号Ｒｃをハイレベルにアサートする。ハイレベルの異常信号Ｒｃは、ＯＲ回路８に入力されて、ＯＲ回路８からハイレベルにアサートされたＣＰＵリセット信号がマイクロコンピュータ１に送られる。その結果、マイクロコンピュータ１は、リセットし、暴走状態から復帰する。
【００４６】
発振停止検出回路９から出力される異常信号Ｒｃがハイレベルにアサートされた回数がカウンタ３ｃによってカウントされる。これによって、マイクロコンピュータ１へ供給されるクロックの発振が停止した回数が把握可能となる。
【００４７】
（異常原因解析装置の構成）
図２は、図１のコンピュータシステムの異常原因を解析する異常原因解析装置の構成を表わす図である。
【００４８】
図２を参照して、この異常原因解析装置４２は、マイクロコンピュータ４４と、テーブル記憶部４３と、カウント値記憶部４５と、プログラム記憶部４６とを備える。
【００４９】
カウント値記憶部４５は、図１のコンピュータシステム４０のカウント値記憶部１３ａ，１３ｂ，１３ｃから読み出されたオーバーフロー回数Ａ、電圧降下回数Ｂ、発振停止回数Ｃを記憶する。
【００５０】
プログラム記憶部４６は、異常原因推定プログラムを記憶する。
テーブル記憶部４３は、オーバーフロー回数Ａ、電圧降下回数Ｂ、発振停止回数Ｃと異常原因との関係を定めた異常原因推定テーブルを記憶する。
【００５１】
図３は、異常原因推定テーブルの例を表わす図である。
図３に示すように、異常原因推定テーブルでは、オーバーフロー回数Ａ、電圧降下回数Ｂ、発振停止回数Ｃの間の大小関係によって、異常原因が、（１）電源系およびクロック系以外の外部端子へのノイズ、（２）電源系の外部端子へのノイズ、（３）クロック系の外部端子へのノイズ、（４）クロック系以外の外部端子へのノイズ、（５）電源系以外の外部端子へのノイズ、（６）電源系の外部端子およびクロック系の外部端子へのノイズ、または（７）すべての外部端子へのノイズのいずれかに分類される。ここで、電源系の外部端子とは、図１に示す外部端子Ｐ２である。クロック系の外部端子とは、図１に示す外部端子Ｐ１である。電源系およびクロック系以外の外部端子とは、図１に示す外部端子Ｐ３〜Ｐｎである。
【００５２】
（動作）
図４は、異常原因推定処理の動作手順を表わすフローチャートである。
【００５３】
まず、エンドユーザは、コンピュータシステム４０のアラーム表示回路６ａ，６ｂ，６ｃのいずれかでアラームが表示された場合に、メーカへその製品を返却する（ステップＳ３０１）。
【００５４】
メーカが所有する異常原因解析装置のマイクロコンピュータ４４は、プログラム記憶部４６に記憶された異常原因推定プログラムを読み出して、実行する（ステップＳ３０２）。
【００５５】
メーカでは、ステップＳ３０２によって推定された異常原因に基づいて、コンピュータシステム４０のシステム改善を図ることによって、返却された製品のシステム改善、またはこれから出荷する製品のシステム改善を図る。たとえば、メーカは、異常原因が電源系の異常と推定された場合は、電源系のシステム改善を図る。メーカは、異常原因がクロック系の異常と推定された場合には、クロック系のシステム改善を図る（ステップＳ３０３）。
【００５６】
図５は、図４のステップＳ３０２の処理の手順を表わすフローチャートである。
まず、マイクロコンピュータ４４は、コンピュータシステム４０のカウント値記憶部１３ａからＷＤＴ回路のカウンタ値のオーバーフロー回数Ａを読出して、カウント値記憶部４５に記憶する（ステップＳ１０１）。
【００５７】
次に、マイクロコンピュータ４４は、コンピュータシステム４０のカウント値記憶部１３ｂから電圧降下回数Ｂを読出して、カウント値記憶部４５に記憶する（ステップＳ１０２）。
【００５８】
次に、マイクロコンピュータ４４は、コンピュータシステム４０のカウント値記憶部１３ｃから発振停止回数Ｃを読出して、カウント値記憶部４５に記憶する（ステップＳ１０３）。
【００５９】
次に、マイクロコンピュータ４４は、プログラム記憶部４６内の異常原因推定テーブルに基づいて暴走原因を推定する（ステップＳ１０４）。
【００６０】
図６は、図５のステップＳ１０４の処理の手順を表わすフローチャートである。
マイクロコンピュータ４４は、Ａ＞Ｂ、Ａ＞Ｃの条件を満たすときには（ステップＳ２０１でＹＥＳ）、異常の原因を電源系およびクロック系以外の外部端子へのノイズであると推定する（ステップＳ２０２）。
【００６１】
マイクロコンピュータ４４は、Ａ＜Ｂ、Ｂ＞Ｃの条件を満たすときには（ステップＳ２０３でＹＥＳ）、異常の原因を電源系の外部端子へのノイズであると推定する（ステップＳ２０４）。
【００６２】
マイクロコンピュータ４４は、Ａ＜Ｃ、Ｂ＜Ｃの条件を満たすときには（ステップＳ２０５でＹＥＳ）、異常の原因をクロック系の外部端子へのノイズであると推定する（ステップＳ２０６）。
【００６３】
マイクロコンピュータ４４は、Ａ＝Ｂ、Ａ＞Ｃ、Ｂ＞Ｃの条件を満たすときには（ステップＳ２０７でＹＥＳ）、異常の原因をクロック系以外の外部端子へのノイズであると推定する（ステップＳ２０８）。
【００６４】
マイクロコンピュータ４４は、Ａ＞Ｂ、Ａ＝Ｃ、Ｂ＜Ｃの条件を満たすときには（ステップＳ２０９でＹＥＳ）、異常の原因を電源系以外の外部端子へのノイズであると推定する（ステップＳ２１０）。
【００６５】
マイクロコンピュータ４４は、Ａ＜Ｂ、Ａ＜Ｃ、Ｂ＝Ｃの条件を満たすときには（ステップＳ２１１でＹＥＳ）、異常の原因を電源系の外部端子およびクロック系の外部端子へのノイズであると推定する（ステップＳ２１２）。
【００６６】
マイクロコンピュータ４４は、Ａ＝Ｂ＝Ｃの条件を満たすときには（ステップＳ２１３でＹＥＳ）、異常の原因をすべての外部端子へのノイズであると推定する（ステップＳ２１４）。
【００６７】
（効果）
本実施の形態では、ＷＤＴ回路だけでなく、ＬＶＤ回路と発振停止検出回路でも、コンピュータシステムの異常を監視し、それぞれの異常の回数を記憶するので、メーカ側では、これらの記憶されたそれぞれの異常の回数の大小関係を調べることによって、異常の原因を推定することができる。
【００６８】
なお、本実施の形態では、異常原因の推定を異常原因解析装置にて行なったが、これに限定するものではない。メーカ側の設計者が、自らの手で図５、図６に示した処理を行なうこととしてもよい。
【００６９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００７０】
１，４４  マイクロコンピュータ、２  ＷＤＴ回路、３ａ，３ｂ，３ｃ  カウンタ、４ａ，４ｂ，４ｃ  判定値記憶部、５ａ，５ｂ，５ｃ  比較回路、６ａ，６ｂ，６ｃ  アラーム表示回路、７  ＬＶＤ回路、８  ＯＲ回路、９  発振停止検出回路、１３ａ，１３ｂ，１３ｃ，４５  カウント値記憶部、３１  電源回路、３２  クロック供給回路、４２  異常原因解析装置、４３  テーブル記憶部、４６  プログラム記憶部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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