(57)【要約】【課題】フラッシュメモリの選択トランジスタの閾値電圧を正確に調整する。【解決手段】複数のセルと、それぞれがゲートを有しセルと接続される複数の選択トランジスタと、選択トランジスタのゲートに共通接続される選択線と、を含む不揮発性のメモリデバイスを提供する。このメモリデバイスにおいて、選択線に第１のプログラム電圧を印加するステップと、選択トランジスタの少なくとも１つが、プログラム状態に移らなかった場合、選択線に第２のプログラム電圧を印加するステップを含む方法を示す。【選択図】図８Ａ
2013206530.tif 000002
【特許請求の範囲】
【請求項１】
複数のセルと、
それぞれが、ゲートを有し、前記複数のセルのうちの対応するセルと接続される複数の選択トランジスタと、
前記複数の選択トランジスタのゲートと共通接続される選択線と、を備える不揮発性のメモリデバイスにおいて、
前記選択線に第１のプログラム電圧を供給するステップと、
前記複数の選択トランジスタのうちの少なくとも１つの選択トランジスタがプログラム状態に移行されていないときに、前記選択線に第２のプログラム電圧を供給するステップと、
を備えることを特徴とする方法。
【請求項２】
前記複数の選択トランジスタのうちの少なくとも１つの選択トランジスタが前記第２のプログラム電圧によってもプログラム状態に移行されていないときに、前記第１および第２のプログラム電圧のいずれよりも大きな第３のプログラム電圧を前記選択線に供給するステップ、を更に備えることを特徴とする請求項１に記載の方法。
【請求項３】
前記第１のプログラム電圧を前記選択線に供給した後、且つ、前記第２のプログラム電圧を前記選択線に供給する前に、
前記選択トランジスタがプログラム状態に移行されたか否かをベリファイするステップ、を更に備えることを特徴とする請求項１または２に記載の方法。
【請求項４】
前記第１のプログラム電圧および前記第２のプログラム電圧を前記選択線に供給する前に、
前記複数の選択トランジスタのうちの１以上の選択トランジスタがプログラムされることを禁止するために前記１以上の選択トランジスタに第１のバイアス電圧を供給し、かつ、前記複数の選択トランジスタのうちの残りの選択トランジスタがプログラムされることを許可するために前記残りの選択トランジスタに第２のバイアス電圧を供給するステップ、を更に備えることを特徴とする請求項１から３のいずれかに記載の方法。
【請求項５】
前記選択線に前記第１のプログラム電圧を供給した後、前記選択線に前記第２のプログラム電圧を供給する前に、
前記残りの選択トランジスタのうちの１以上の選択トランジスタが前記第１のプログラム電圧の印加によってプログラム状態に移行されている場合には、プログラム状態に移行された、前記残りの選択トランジスタのうちの前記１以上の選択トランジスタへの前記第２のバイアス電圧の供給を停止し、前記第１のバイアス電圧を供給するステップ、を更に備えることを特徴とする請求項４に記載の方法。
【請求項６】
前記第１および第２のプログラム電圧は互いに異なることを特徴とする請求項１から５のいずれかに記載の方法。
【請求項７】
前記第２のプログラム電圧は、前記第１のプログラム電圧よりも大きいことを特徴とする請求項６に記載の方法。
【請求項８】
前記第１および第２のプログラム電圧は、実質的に同値であることを特徴とする請求項１から５のいずれかに記載の方法。
【請求項９】
前記不揮発性メモリのセルは、ＮＡＮＤ型アレイに配置されることを特徴とする請求項１から８のいずれかに記載の方法。
【請求項１０】
前記セルと前記選択トランジスタは、実質的に同一構造であることを特徴とする請求項１から９のいずれかに記載の方法。
【請求項１１】
前記選択トランジスタは、第１および第２のシリコン酸化膜と、前記第１および第２のシリコン酸化膜の間に形成され電荷をトラップするチャージトラッピング領域と、を含むことを特徴とする請求項１から１０のいずれかに記載の方法。
【請求項１２】
選択トランジスタが接続される不揮発性メモリセルの消去方法であって、
前記選択トランジスタに第１の電圧を供給するステップと、
前記第１の電圧によって前記選択トランジスタがプログラム状態に移行していないとき、前記第１の電圧よりも大きい第２の電圧を前記選択トランジスタに供給するステップと、
を備えることを特徴とする方法。
【請求項１３】
前記第２の電圧によって前記選択トランジスタがプログラムされていないとき、前記選択トランジスタに第３の電圧を供給するステップ、を更に備えることを特徴とする請求項１２に記載の方法。
【請求項１４】
前記第３の電圧は前記第２の電圧よりも大きいことを特徴とする請求項１３に記載の方法。
【請求項１５】
前記第１の電圧を前記選択トランジスタに供給した後、且つ、前記第２の電圧を前記選択トランジスタに供給する前に、
前記選択トランジスタがプログラム状態に移行されたか否かをベリファイするステップ、を更に備えることを特徴とする請求項１２から１４のいずれかに記載の方法。
【請求項１６】
前記不揮発性メモリセルと前記選択トランジスタは実質的に同一構造を有し、ＮＡＮＤ型アレイに配置されることを特徴とする請求項１２から１５のいずれかに記載の方法。
【請求項１７】
前記選択トランジスタは、第１および第２のシリコン酸化膜と、前記第１および第２のシリコン酸化膜の間に形成され電荷をトラップするチャージトラッピング領域と、を含むことを特徴とする請求項１２から１６のいずれかに記載の方法。
【請求項１８】
セルと、前記セルと接続される選択トランジスタと、を含む不揮発性メモリアレイと、
前記選択トランジスタをプログラム状態に移行させるために前記選択トランジスタに第１のプログラム電圧を供給し、前記第１のプログラム電圧によって前記選択トランジスタがプログラム状態に移行しなかったときに前記第１のプログラム電圧よりも大きい第２のプログラム電圧を前記選択トランジスタに供給する第１の回路と、
を備えることを特徴とするデバイス。
【請求項１９】
第１の選択トランジスタと接続される第１のスイッチ回路と、
前記第１のスイッチ回路と接続され、前記第１のスイッチ回路が導通状態にあるとき第１および第２のバイアス電圧のいずれかを供給する第２の回路と、を更に備え、
前記第１のバイアス電圧は、前記選択トランジスタがプログラム状態に移行するのを禁止するために前記選択トランジスタに供給され、
前記第２のバイアス電圧は、前記選択トランジスタをプログラム状態に移行させるのを許可するために前記選択トランジスタに供給されることを特徴とする請求項１８に記載のデバイス。
【請求項２０】
前記第１の選択トランジスタと接続される第２のスイッチ回路と、
前記第２のスイッチ回路と接続され、前記第２のスイッチ回路が導通状態にあるとき前記選択トランジスタがプログラム状態にあるか否かをベリファイする第３の回路と、を更に備えることを特徴とする請求項１９に記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＡＮＤフラッシュメモリにおいて選択トランジスタ（Selection Transistors）をプログラミングする装置および方法に関する。より詳細には（これに限定されるものではないが）、選択トランジスタの閾値電圧の制御に関する。
【背景技術】
【０００２】
近年、メモリ市場においては、高密度デバイスへの関心が高まっており、特に、フラッシュメモリにおいてはメモリコアと回路の精密化が進んでいる。メモリサイズの縮小が続く一方、標準的なＮＡＮＤのスケーリング技術は、セルピッチの継続的な縮小によりますます困難になってきている。
【０００３】
フローティングゲート型ＮＡＮＤフラッシュメモリにおいて、ＮＡＮＤフラッシュメモリのセルトランジスタは、情報を記憶するために電子を選択的に捉えるフローティングゲートを備える。フローティングゲートは、酸化物層などによりセルトランジスタのウェルから絶縁される。フローティングゲートに電子を閉じ込めるためには、ターゲット・セルに対して「書込（プログラミング）」とよばれる動作が行なわれる。書込では、セルのゲート端子に高圧を印加し、セルトランジスタのウェルまたはチャネルに接地電圧を印加する。フローティングゲートから電子を取り出すためには、ターゲット・セルに対して「消去（イレース（erase operation））」とよばれる動作が行なわれる。消去では、セルトランジスタのウェルやチャネルに高圧を印加し、ゲート端子に接地電圧を印加する。消去は、通常、メモリセルのブロック全体に対して行なわれる。メモリセルからの情報の読出は、メモリセルのゲート端子に適切な電圧を印加したときメモリセルを流れる電流を検出することにより行われる（特許文献１参照）。
【０００４】
上述の処理にともなう影響の中でも近年もっとも重視されているのは、フローティングゲート結合（floating gate coupling）である。フローティングゲートの距離が縮小しつづけているため、プログラミングがとなりのセルへも影響し、これがセルの読み書きのエラーにつながることがある。
【０００５】
縮小化とそれにともなう諸影響により、最近では新たに「チャージトラップ」法が開発されている。第１のタイプのチャージトラップ法においては、メモリセルはＳＯＮＯＳ（半導体−酸化物−窒化物−酸化物−半導体）またはＭＯＮＯＳ（金属−ＯＮＯＳ）構造を有する。第２のタイプのチャージトラップ法において、メモリアレイ構成、特に、フローティングゲートフラッシュメモリに関わる構造は同じだが、新たな技術要件や規模についてはいくつかの違いがある。
【０００６】
従来のＮＡＮＤメモリアレイにおいては、直列接続されたメモリセルにより「ストリング」とよばれるグループが形成される。あるストリングのメモリセル（フローティングゲートトランジスタ）のドレインは、同一ストリングの別のメモリセル（フローティングゲートトランジスタ）のソースと接続される。他のメモリセルの接続も同様である。ストリングの両端では、標準的なトランジスタが、最も外側のフローティングゲートトランジスタ（メモリセル）と接続される。このような２つの標準的なトランジスタは、それぞれドレイン選択トランジスタおよびソース選択トランジスタとよばれる。ドレイン選択トランジスタとソース選択トランジスタをイネーブルにする（オンする）ことにより、ストリングを選択する。選択トランジスタは、通常は、標準的なトランジスタであるため、正の閾値（positive threshold）を有し、プロセスにともなって生じるばらつきは小さい。
【０００７】
チャージトラップ技術において、選択トランジスタの構造は、チャージトラップトランジスタを含めた他のメモリセルのそれと同様である。構造の均一化はアレイの縮小化に寄与する。その反面、選択トランジスタの閾値が、メモリアレイトランジスタと同じだけプロセスに影響されるという欠点がある。しかも、チャージトラップトランジスタを使用するため、選択トランジスタの閾値は、固定値ではなく、ゲート端子において捕捉された電子量によって変動する。したがって、このような構成においては、選択トランジスタの閾値を適切に制御する必要がある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１１−２７３３７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
選択トランジスタの閾値電圧を変更するためには、選択トランジスタをプログラムあるいはイレースする必要がある。このとき、選択トランジスタのあるグループにおいて、一部の選択トランジスタをプログラムするとき、他の選択トランジスタをプログラミングの影響から守る必要がある。すなわち、選択トランジスタのプログラミングに際しては、「禁止（inhibit）」を考慮すべきである。「禁止」とは、ターゲット外のセルへのプログラミングによる干渉を阻止することである。
【００１０】
従来型のプログラミング方法やその禁止方法には、選択トランジスタの正しいプログラミングと禁止対象のストリングにおける誤プログラミングを回避するための対策が必要である。
【００１１】
しかし、従来型のＮＡＮＤフラッシュメモリのプログラミング方法は、洗練されているとはいえず、選択トランジスタの閾値電圧を精密に制御しにくい。
【課題を解決するための手段】
【００１２】
本実施形態においては、複数のセルと、それぞれが前記複数のセルのうちの対応するセルと接続される複数の選択トランジスタ（ゲートを有する）と、選択トランジスタ群のゲートと共通接続される選択線とを有する不揮発性メモリデバイスにおいて、選択線に第１のプログラム電圧を供給し、プログラム状態に移行していない選択トランジスタがあるときには選択線に第２のプログラム電圧を供給する方法を示す。
【００１３】
また、選択トランジスタと接続される不揮発性のメモリセルに対して消去動作を実行するための方法として、選択トランジスタに第１の電圧を供給し、第１の電圧の供給によってプログラム状態に移行しなかった選択トランジスタに対して第１の電圧よりも大きな第２の電圧を供給する方法を示す。
【００１４】
更に、セルを含む不揮発性のメモリアレイと、セルと接続される選択トランジスタと、第１および第２のプログラム電圧を供給する第１の回路を備えるデバイスを示す。ここで、第１のプログラム電圧は、選択トランジスタをプログラム状態に移行させるために供給される電圧であり、第２のプログラム電圧は、第１のプログラム電圧よりも大きく、第１のプログラム電圧の供給によってプログラム状態に移行しなかった選択トランジスタに供給される電圧である。
【図面の簡単な説明】
【００１５】
【図１】ＮＡＮＤフラッシュメモリとそのメモリコントローラの模式的な構造図である。
【図２Ａ】一般的なＮＡＮＤフラッシュメモリに含まれるストリングの模式的な構造図である。
【図２Ｂ】一般的なＮＡＮＤフラッシュメモリに含まれるストリングの模式的な構造図である。
【図２Ｃ】本実施形態におけるＮＡＮＤフラッシュメモリに含まれるストリングの模式的な構造図である。
【図３Ａ】ビットライン方向におけるＮＡＮＤフラッシュメモリセルの模式的な断面図である。
【図３Ｂ】図３ＡのＮＡＮＤフラッシュメモリのメモリセルの模式図である。
【図４Ａ】ドレイン選択線の電位がウェルの電位と同じときに消去動作を行ったときの図３ＡのＮＡＮＤフラッシュメモリの模式的な断面図である。
【図４Ｂ】ドレイン選択線の電位がウェルの電位よりも低いときに消去動作を行ったときの図３ＡのＮＡＮＤフラッシュメモリの模式的な断面図である。
【図５Ａ】選択トランジスタの閾値を回復させるときのフローチャートである。
【図５Ｂ】選択トランジスタの閾値を回復させるときの別のフローチャートである。
【図６】選択トランジスタの選択線におけるパルスを示す模式図である。
【図７】本実施形態における選択トランジスタのプログラミングのフローチャートである。
【図８Ａ】別の実施形態におけるＮＡＮＤフラッシュメモリの模式的な構造図である。
【図８Ｂ】図８ＡのＮＡＮＤフラッシュメモリの電圧供給回路の模式的な拡大図である。
【発明を実施するための形態】
【００１６】
本明細書においては、ＮＡＮＤ型フラッシュメモリなどのフラッシュメモリデバイスを対象として説明する。以下の記載においては、本発明の範囲を限定する目的ではなく説明をわかりやすくする目的で、ｎ型ＭＯＳＦＥＴトランジスタまたはｎ型トラップチャージトランジスタをメモリセルまたはセレクタゲートに使用することを想定している。ｎ型ＭＯＳＦＥＴトランジスタの代わりにＰ型ＭＯＳＦＥＴトランジスタを利用可能であることも当業者には理解されるところである。
【００１７】
図１は、ＮＡＮＤフラッシュメモリとそのメモリコントーラの模式的な構造図である。
フラッシュメモリ１００は、ページバッファ、メモリセルアレイおよび設定／冗長データを備えてもよい。ロウデコーダ１２０およびカラムデコーダ１４５により、フラッシュメモリ１００の特定のアドレスにアクセスできる。フラッシュメモリ１００のデータはＳＲＡＭマトリクスに読み出される。ＳＲＡＭマトリクスのデータをフラッシュメモリ１００に書き込むこともできる。
【００１８】
図２Ａおよび図２Ｂは、一般的なＮＡＮＤフラッシュメモリにおけるストリングの概略構造図である。
図１のＮＡＮＤフラッシュメモリ１００は、図２Ａおよび図２Ｂに示される複数のストリング２００、２０１、２０２および２０３を有する。ストリングの数は、ＮＡＮＤメモリデバイスの仕様にしたがって決定されるページのサイズに基づく。ストリング２００は、直列接続されたメモリセル２１０、２１１、２１２、２１３によって構成される。１つのストリングに含まれるメモリセルの数は、ＮＡＮＤメモリデバイスの製造工程に依存する。図２Ａにおいては、ストリング２００、２０２のメモリセルは、ドレイン選択トランジスタＤＳＴを介してビット線ＢＬ０に接続され、ソース選択トランジスタＳＳＴを介して共通のソース線ＳＬに接続される。メモリセルのゲート端子はワード線に接続される。図２Ａでは、メモリセル２１０のゲート端子はワード線ＷＬ０に接続され、メモリセル２１１のゲート端子はワード線ＷＬ１に接続され、メモリセル２１２のゲートはワード線ＷＬｍ−２に接続され、メモリセル２１３のゲート端子はワード線ＷＬｍ-1に接続される。ソース選択トランジスタＳＳＴは共通のソース線ＳＬ（接地電位）に接続される。図２Ａでは、ストリングは１個につきｍ個のメモリセルを含み、セルはｍ本のワード線のいずれかと接続される。同様の構造が水平方向（Ｘ方向）と、垂直方向（Ｙ方向）に繰り返される。図２Ａにおいて、第１のストリング２００と第３のストリング２０２はソース線ＳＬを共有している。
【００１９】
第２のストリング２０１と第４のストリング２０３は、奇数番号のビット線ＢＬ１と、共通のソース線ＳＬに接続されている。すなわち、ソース線ＳＬとビット線ＢＬ１を共有している。
【００２０】
各ストリングは、選択線ＤＳＬ０、ＤＳＬ１、ＳＳＬ０およびＳＳＬ１に印加されるゲート電圧により制御される。第１のストリング２００のドレイン選択トランジスタＤＳＴをオンすると、第１のストリング２００はビット線ＢＬ０に電気的に接続される。メモリセル２１０、２１１、２１２および２１３の状態に応じて、ビット線ＢＬ０に対して電流の供給・抽出が行われる。
【００２１】
メモリセル２１０のデータを読み出すときには、第１のストリング２００においてワード線ＷＬ０以外の全ワード線（非選択のワード線）にパス電圧を印加する。ワード線ＷＬ０には、フローティングゲート端子の閾値電圧を超える程度の電圧を印加する。メモリセル２１０がチャージトラップ層に電子を蓄えている場合には閾値電圧が高いので、メモリセル２１０は導通しない。反対に、メモリセル２１０がチャージトラップ層に電子を蓄えていない場合には、メモリセル２１０はオンとなり、第１のストリング２００を電流が流れる。この電流は、ビット線ＢＬ０に接続された電流センサ回路に検出される。このとき、メモリページバッファは、選択されたセル２１０の記憶ビットを「１」と判断する。
【００２２】
図２Ｂは、図２Ａの上部にある２つのストリング２００，２０１を示す。
図２Ｃは、本発明によるＮＡＮＤフラッシュメモリのストリングの概略構造図である。
図２Ｃのセル構造を図２Ｂのそれと比較すると、図２Ｃにおいてはドレイン選択トランジスタＤＳＴとソース選択トランジスタＳＳＴがストリングにおける他のメモリセル（たとえば、フローティングゲートトランジスタ）と同構造を有しているが、図２Ｂにおいてはドレイン選択トランジスタＤＳＴとソース選択トランジスタＳＳＴは他のメモリセルとは構造が異なる。以後、フローティングゲートトランジスタとチャージトラップトランジスタという用語を適宜入れ換えながら使用する。本発明は両タイプのＮＡＮＤフラッシュメモリに対応しているためである。
【００２３】
プログラミングは、メモリアレイのページ単位で行なわれるのが一般的である。メモリアレイにおいて、同一ページに属する全セルのゲートは同一ワード線に共通接続される。図２Ｃでは、ボックス２７５にあるセルは同じページに属している。デバイスの構造によっては、同じワード線にゲート端子が接続されているセルを１つのページとしてまとめてもよい。別の構造として、ワード線を共有し、かつ、偶数番目のビット線に接続されるセルを１つのページとしてまとめてもよい。奇数番目のビット線に接続されるメモリセルは奇数ビット線を構成する。この場合、偶数と奇数のページのうち一方のページをプログラムするとき、他方のページは「禁止」状態とされる。いずれの構造においても、プログラミング対象のセルのゲート端子に高圧をかけ、チャネルに接地電圧を印加することでセルにバイアスをかければよい。プログラミングにより、電子はフローティングゲートに捕まる。チャージトラップＮＡＮＤフラッシュを使用するときには、ファウラー・ノルドハイム効果（Fowler-Nordheim effect）によってチャージトラップゲートの窒化物層に電子が捕えられる。プログラミングは、ドレイン選択トランジスタＤＳＴをオフし、ビット線を接地電圧として行ってもよい。
【００２４】
同一ワード線につながる禁止状態のメモリセルはプログラムされない。このために、同一ワード線にある禁止状態のメモリセルにおいては、ゲート端子とチャネルの電圧差を小さくしておく。さもなければ、これらのセルもプログラムされてしまうことになる。
【００２５】
「セルフブースト（Self Boosting）」により、禁止状態のセルを書込しないようにしてもよい。セルフブーストでは、まず、同一ストリング内の全ワード線にパス電圧を印加し、その後、選択されたワード線に書込電圧を印加する。ワード線同士のチャネル結合により、非選択のビット線に接続されたフローティングチャネルの電位を、非選択のワード線の電位近くまで引き上げる。セレクタがオフでチャネルがフローティングの場合には、書込ゲート電圧と接地電圧の電位差までフローティングチャネルの電圧が引き上げられる。これは、容量結合係数αＧによるものであり、αＧ＝０．６であれば、チャネルブースト電圧は、０．６×書込ゲート電圧となる。
【００２６】
セルフブースト技術は、選択トランジスタＤＳＴをフローティングにする必要があるため、選択トランジスタＤＳＴには適用できない。これらのトランジスタはＯＮ状態にあり、チャネルはビット線と同一電圧にバイアスをされるため、ブーストができないからである。
【００２７】
本発明は、三次元構造のＮＡＮＤストリングを有するＮＡＮＤフラッシュメモリデバイスにも適用可能である。三次元のＮＡＮＤストリング構造は、ゲート電極層と層間絶縁膜層を交互に積み重ね、最上層から最下層まで貫通する柱状の開口部を設け、不純物含有のシリコンをこの柱状開口部に埋め込むことで形成してもよい。
【００２８】
三次元構造は、直線型またはＵ字パイプ型の構造を有する。直線型三次元構造においては、図２Ｃに示す選択トランジスタＤＳＴおよび選択トランジスタＳＳＴのうちの一方を最上層、他方を最下層に配置する。Ｕ字パイプ型三次元構造においては、図２ＣのＮＡＮＤストリング２００のセル群のなかに、ストリングの折り返し構造、たとえば、トランジスタ素子や配線を設け、選択トランジスタＤＳＴおよび選択トランジスタＳＳＴをともに最上層に配置すればよい。
【００２９】
この三次元構造のチャージトラッピングは、柱状領域内のゲート電極層の対応箇所に窒化シリコン膜などによるチャージトラッピング領域を形成することで実現される。よって、平面型チャージトラッピングのＮＡＮＤストリングと同様、三次元構造のチャージトラッピングのＮＡＮＤストリングに対しても、本発明を適用可能である。選択トランジスタのゲートに適切にバイアス電圧を印加できるため、選択トランジスタにトラップされる電荷量を適切に調整できる。
【００３０】
図２Ｃにおけるドレインの選択トランジスタＤＳＴとソースの選択トランジスタＳＳＴは、フローティングゲートまたはトラップチャージトランジスタによって実現される。選択トランジスタは、固定の閾値電圧Ｖｔｈを有する標準的なトランジスタではないため、選択トランジスタＤＳＴまたはＳＳＴの閾値電圧Ｖｔｈを正確に制御する必要がある。さもなければ、選択トランジスタのマイナスの閾値電圧によって電流が漏洩するためである。選択トランジスタＤＳＴまたはＳＳＴの閾値電圧Ｖｔｈは、プログラミングにより制御できる。
【００３１】
図３Ａは、ＮＡＮＤフラッシュメモリセルのビット線方向の概略断面図である。図３Ｂは、図３ＡのＮＡＮＤフラッシュメモリのメモリセルの概略図である。メモリセル３００は、図３Ｂに示すように選択トランジスタとほぼ同様の構造を有している。図３Ｂは、図３Ａのメモリセル３００の拡大図である。以下、ＮＡＮＤフラッシュメモリのメモリセルの層構造について図３Ａおよび図３Ｂを参照しながら説明する。
【００３２】
図３Ａにおいて、複数のメモリセル３００はビット線方向（Ｙ方向）に並ぶ。メモリセル３００の上部にはワード線層３３５が形成され、その下の複数の層と接続される。ワード線３３５と選択線３３６は、図３Ａにおいて紙面と直交する方向に延びる。
【００３３】
メモリセル３００は、導電材料により形成されるワード線層３３５、酸化シリコン膜３２５、窒化シリコン膜により形成されるチャージトラップ領域３２０およびトンネル酸化シリコン膜３１５を備える。チャージトラップ領域３２０は、複数層（領域／部分）の窒化シリコン膜を含んでもよい。たとえば、他の層よりもシリコン比率が高いシリコン窒化物（ＳｉＮ）を含んでもよい。メモリセル３００や選択ゲート３６０のほか、酸化物でできたサイドウォール、すなわち、スペーサ３４０も設けられる。スペーサ３４０とメモリセル３００の間には絶縁層３３０が介在している。メモリセル３００の下部にはＰ型ウェルなどのウェル３０５が配置される。チャージトラップ領域３２０の両側の絶縁層３３０の下部においてはＮ型ドープ領域３１０が形成される。選択トランジスタ３６０は、ワード線層３３５の代わりに選択線層３３６を有する。プログラミングにより、電子はチャージトラップ領域３２０に捕らえられる。チャージトラップ領域３２０に電子が捕らえられるとき、メモリセルの記憶するビットは「０」となる。消去動作によってチャージトラップ領域３２０から電子が排除されると、メモリセルの記憶するビットは「１」となる。ワード線層３３５に制御電圧を印加すると、Ｎ型ドープ領域３１０をつなぐ電子のチャネルがＰ型ウェル３０５に形成され、このチャネルを電流が流れる。チャネルを形成するための閾値電圧は、チャージトラップ領域３２０の電子によって変化する。酸化シリコン膜３２５はトンネル酸化シリコン膜３１５より厚みがあるため、電子は酸化シリコン膜３２５ではなくトンネル酸化シリコン膜３１５を通る。
【００３４】
図４Ａは、ＮＡＮＤフラッシュメモリの概略断面図である。ここでは、メモリセルを消去して、ドレイン選択線とウェルが同電位となったときに生じる望ましくない状況を説明する。
【００３５】
ＮＡＮＤフラッシュメモリの消去は、ブロック単位で行なわれる。消去に際しては、Ｐ型ウェル３０５に＋１５Ｖの高いバイアスがかけられる。ワード線層３３５には、０Ｖの接地電位のバイアスがかけられる。この電圧差がメモリセルを飛び越える電界４１０（図４Ａの上向き方向）を発生させる。図４Ａでは、ソース選択トランジスタＳＳＴとドレイン選択トランジスタＤＳＴは、他のメモリセルと同じ構造を有するため、選択線層３３６にもＰ型ウェル３０５と同一の電圧＋１５Ｖを印加すれば、ソース選択トランジスタＳＳＴとドレイン選択トランジスタＤＳＴの閾値電圧は変動しない。これは、メモリセルを貫く方向の電界が発生しないためである。Ｐ型ウェル３０５と選択線層３３６の電圧差が０Ｖでない場合には、図４Ｂに示すように、ソース選択トランジスタＳＳＴおよびドレイン選択トランジスタＤＳＴを貫く方向に電界４３５が発生する。
【００３６】
図４Ａのように＋１５Ｖの高電圧が選択線に印加された場合、選択線層３３６と、最寄りのワード線層３３５の間に横方向の大きな電界４１５が発生する。電界４１５の方向は、選択線層３３６からワード線層３３５に向かう方向である。この横方向の電界は強いため、チャージトラップ領域３２０に捕えられている電子は、メモリセルの端の絶縁層３３０を通過して、スペーサ３４０や絶縁層３３０に永続的に留まることがある。このような誤って捕らえられた電子は、選択トランジスタや最寄りのメモリセルの閾値電圧に悪影響を及ぼす恐れがあるため、メモリセルの閾値電圧の制御が難しくなってしまう。
【００３７】
したがって、図４Ａに関連して説明したような消去中の電子の横方向移動を防止する必要がある。そこで、図４Ｂでは、選択線層３３６の印加電圧を下げている。以下に示すように、図４Ａにおいて生じるこのような望まざる状況は図４Ｂにおいては解消されている。
【００３８】
図４Ｂは、ＮＡＮＤフラッシュメモリの概略断面図である。特に、図４Ａで説明した望まざる状況を解消する方法について説明する。図４Ｂにおいては、メモリセルを消去し、ドレイン選択線の電圧をウェルの電圧より低くしたときに生じる別の問題を説明する。
【００３９】
図４Ｂでは、＋７Ｖ程度のより低い電圧を選択線層３３６に印加する。低い印加電圧により、選択線層３３６とワード線層３３５の間の電界４３０を低下させ、電子がスペーサ３４０や絶縁層３３０に捕らえられるのを防止する。
【００４０】
しかし、選択線層３３６に非接地電圧を印加すると、ソース選択トランジスタＳＳＴおよびドレイン選択トランジスタＤＳＴを貫く垂直方向の電界４３５が発生する。この選択トランジスタの電界４３５は、メモリセルの電界４１０よりも弱い。しかし、選択トランジスタの電界４３５もいくぶんか消去されるため、ソース選択トランジスタＳＳＴおよびドレイン選択トランジスタＤＳＴの閾値電圧が変化する。最悪の場合、選択トランジスタＳＳＴおよびＤＳＴのチャージトラップ領域３２０から電子が完全に取り除かれてしまい、閾値電圧が負の値になってしまうこともありうる。閾値電圧が負の値になると、選択トランジスタは、選択線層に電圧が全く印加されないときでもオンになってしまうので電流が漏洩してしまう。
【００４１】
したがって、図４Ｂにおいて生じる望ましくない状況についても解消する必要がある。こうした観点から、ソース選択トランジスタＳＳＴおよびドレイン選択トランジスタＤＳＴの閾値電圧を、ソース選択トランジスタＳＳＴおよびドレイン選択トランジスタＤＳＴのプログラミングにより正しい値に回復させる必要がある。以下、図５Ａおよび図５Ｂの操作により、図４Ｂの望ましくない状況を解決する。
【００４２】
図５Ａは、選択トランジスタの閾値の回復処理のフローチャートである。
メモリセルのブロックの消去に際しては、まず、図４Ａおよび図４Ｂに示したように、ブロックに消去パルス（erase pulse）を印加する（ステップ５００）。上述のような選択線とワード線の電圧差に由来する横方向の強力な電界を防ぐために、選択線の印加電圧は図４Ｂに示したように＋７Ｖ程度まで下げる。ステップ５００においては、横方向の電界がセルの間のスペーサ３４０や絶縁層３３０に電子を留まらせないように消去することが望ましい。選択線への印加電圧を低くすると、図４Ｂに関連して説明したようにソース選択トランジスタＳＳＴおよびドレイン選択トランジスタＤＳＴは少しだけ消去され、ソース選択トランジスタＳＳＴおよびドレイン選択トランジスタＤＳＴの閾値電圧も変化する。次に、選択トランジスタＳＳＴおよびＤＳＴの閾値電圧を回復させるために、ソース選択トランジスタＳＳＴおよびドレイン選択トランジスタＤＳＴをプログラムする。こうして、ステップ５００のあとにステップ５１０、５２０が実行される。
【００４３】
上記において説明した通り、ソース選択トランジスタＳＳＴはプログラムされる（ステップ５１０）。次に、ドレイン選択トランジスタＤＳＴもプログラムされる（ステップ５２０）。プログラミング対象の選択トランジスタＳＳＴおよびＤＳＴは、ステップ５００において消去パルスを供給されるブロックに属する。プログラミングの順番は変更可能であり、選択トランジスタＤＳＴのあとに選択トランジスタＳＳＴをプログラミングしてもよい。このように、ステップ５２０をステップ５０１の前に実行してもよい。
【００４４】
次に、消去ベリファイ（消去検証（erase verify operation））が行なわれる（ステップ５３０）。ベリファイに際しては、対象ブロックの全メモリセルの論理値をチェックする。値「０」を有するメモリセルが１つもなければ（対象となるメモリセルすべてが消去されていれば）、消去は完了する（ステップ５４０のＹからステップ５５０に続く）。しかし、いずれかのメモリセルが完全に消去されていない場合、ステップ５４０のＮに進み、ステップ５００、５１０、５２０および５３０を少なくとも１回以上繰り返す。ステップ５４０が「Ｙ」になるとき、消去がステップ５５０で終了する。
【００４５】
図５Ｂは、選択トランジスタの閾値の回復過程の別のフローチャートである。図５Ｂでは、図５Ａに示されるステップ５１０および５２０は、ループ外に置かれており、具体的にはステップ５４０のＹの後に置かれる。
【００４６】
閾値電圧を制御する必要性を消去動作に関連して説明してきたが、本発明はそれに限定されない。閾値電圧の制御は、ＮＡＮＤフラッシュメモリの別の動作段階で必要となることもある。選択トランジスタにおける閾値電圧の調整が必要なときはいつでも、本発明の方法を利用できる。
【００４７】
図６は、選択トランジスタの選択線に印加されるパルスを概略的に示す。
【００４８】
選択トランジスタのプログラミングにおいては、Ｐ型ウェル２０５を接地し、他のワード線をパス電圧でバイアスをかけた状態でゲート端子にプログラムパルスを印加する。図６のパルスは、図５のステップ５１０および５２０のそれぞれにおいて、選択トランジスタに印加される。図６のパルスは、ＩＳＰＰ（増加型ステップパルスプログラミング：Incremental step pulse programming）とよばれる。ＩＳＰＰ（増加型ステップパルスプログラミング）技術は、選択トランジスタのプログラミングにおいて使用される。
【００４９】
図６では、最初のプログラミング電圧（例：１５．５Ｖ）が所定期間Ｐにおいて選択トランジスタに印加される。この期間Ｐに選択トランジスタはプログラムされる。その後、低電圧（例：接地電圧）を所定期間Ｌに選択トランジスタのゲート端子に印加する。
【００５０】
その後、ベリファイ期間Ｖにおいて選択トランジスタのゲート端子にベリファイ電圧を印加し、選択トランジスタが所望の閾値電圧となっているか（選択トランジスタが、きちんとプログラム状態に移行されているか）をチェックする。ベリファイ電圧をメモリセルのゲート端子に印加するとき、選択トランジスタがＯＮのままなら、選択トランジスタは、所望の閾値電圧となっていない（選択トランジスタは、きちんとプログラム状態に移行できていない）。次に、第２のプログラミング電圧（最初の１５．５Ｖより高い電圧。たとえば、１６Ｖ）が、選択トランジスタのゲート端子に印加される。
【００５１】
一方、ベリファイ電圧が印加されたとき選択トランジスタがＯＦＦであれば、選択トランジスタは、所望の閾値電圧を有し（選択トランジスタがきちんとプログラム状態に移行されている）、ベリファイプロセスは終了する。ベリファイ電圧は目標とする閾値電圧と等しいとはかぎらない。ベリファイ電圧と目標の閾値電圧のずれ（オフセット）を考慮してもよい。
【００５２】
ベリファイ期間において、各メモリセルのゲート端子にはパス電圧を印加すべきであり、同一ストリング内の他の選択トランジスタについても同様である（選択トランジスタＤＳＴをプログラムするときには選択トランジスタＳＳＴにも印加し、選択トランジスタＳＳＴをプログラムするときには選択トランジスタＤＳＴにも印加する）。したがって、このようなメモリセルと同一ストリング内の他の選択トランジスタがＯＮになる（導電性になる）とき、選択トランジスタがうまくプログラムされていなければストリングに電流が流れ、反対にきちんとプログラムされていれば電流は流れない。この電流を検出することで、プログラムパルスの印加によって選択トランジスタがきちんとプログラムされているか確認する。後述するように、図８Ａの符号８２０により示される検出回路が電流／電圧を検出し、その検出結果に基づいて、図８Ａのコントローラ８１０が、選択トランジスタがプログラムできているか否かを判断する。
【００５３】
図６におけるＩＳＰＰパルスの印加は、選択トランジスタが目標の閾値電圧となったことが確認されるまで続く。確認されると、印加は終了する。ＩＳＰＰ処理におけるパルス回数や計測時間に応じて、コントローラはＩＳＰＰパルスの印加を終了させてもよい。
【００５４】
図７は、本実施形態において、ドレイン選択トランジスタのプログラム方法を示すフローチャートである。ドレイン選択トランジスタのプログラミングは、消去動作の一環として行なうことができる。しかしながら、本発明の範囲はそれに限定されず、選択トランジスタの閾値電圧の回復が必要であればいつでも利用できる。ＮＡＮＤフラッシュメモリのブロックまたは回路を制御するための制御信号を印加することで実行可能である。
【００５５】
まず、ステップ７００において図７の処理を開始するとき、プログラム対象のドレイン選択トランジスタを選択する。プログラム対象のドレイン選択トランジスタは、ドレイン選択線を共有してもよい。次に、フラッシュメモリに与えられたアドレス情報に基づいて、ビット線（ＢＬ）の選択・非選択が行われる。選択されるビット線（選択ビット線）は、書込されるべきセルとつながるビット線である。選択されないビット線（非選択ビット線）は、書込されないセルとつながるビット線である。選択される選択トランジスタは、選択されるビット線（選択ビット線）につながる選択トランジスタである。選択されない選択トランジスタ（非選択となる選択トランジスタ）は、選択されないビット線（非選択ビット線）につながる選択トランジスタである。 
【００５６】
図７の動作においては、共通のドレイン選択線に接続された一部のドレイン選択トランジスタをプログラムし、残りのドレイン選択トランジスタはプログラムしないとする。たとえば、偶数番目のビット線に接続されたドレイン選択トランジスタのみをプログラムし、奇数番目のビット線に接続されたドレイン選択トランジスタはプログラムしない。図２Ａの場合であれば、偶数番目のビット線ＢＬ０に接続されたドレイン選択トランジスタＤＳＴをプログラムし、奇数番目のビット線ＢＬ１に接続されたドレイン選択トランジスタＤＳＴはプログラムしない。これは、奇数番目と偶数番目のビット線を交互に選択し、これらのビット線が読み出しやプログラミングを独立して行えるように別々のページに属させるようなＮＡＮＤフラッシュメモリにおいては必要な条件である。
【００５７】
以下、偶数番目のビット線及びそのドレイン選択トランジスタが「選択される」ビット線及び「選択される」選択トランジスタであり、奇数番目のビット線及びそのドレイン選択トランジスタが「選択されない（非選択）」ビット線及び「選択されない（非選択）」選択トランジスタであるとして、説明する。
【００５８】
ステップ７１０において、選択されないビット線は所定電圧（例：６Ｖ）に設定され、選択されるビット線は接地電圧（例：０Ｖ）に設定される。この所定電圧は、非選択のビット線の禁止条件に基づいて決まる。これは「選択されない」ドレイン選択トランジスタと「選択される」ドレイン選択トランジスタに共有されるドレイン選択線が、電圧供給回路から選択電圧を供給されるためである。この選択電圧は「選択される」ドレイン選択トランジスタと「選択されない」ドレイン選択トランジスタそれぞれのゲートに共通して供給される。このため、選択されない選択トランジスタのドレイン電圧は、プログラムされないように特定値（例：６Ｖ）に調整する必要がある。「選択されない」ドレイン選択トランジスタにおけるゲートとチャネルの電圧差を特定値より低くすればプログラムされない。一方「選択される」選択トランジスタのドレイン電圧を、別の値（例：０Ｖ）に調節することでプログラムを行う。「選択される」ドレイン選択トランジスタのゲートとチャネルの電圧差を特定値より大きくすればプログラムが可能になる。この特定値は、選択トランジスタの閾値電圧であってもよい。
【００５９】
ステップ７２０において、ドレイン選択トランジスタのゲート端子につながる選択線にプログラミング電圧が供給される。たとえば、図６のＩＳＰＰパルスを図７のステップ７２０、７３０および７４０に適用してもよい。ＩＳＰＰ技術をドレイン選択トランジスタのプログラミングに適用してもよい。
【００６０】
ステップ７３０において、ドレイン選択トランジスタがきちんとプログラムされているか確認する。このベリファイにパスした（合格した）ドレイン選択トランジスタは、プログラムされた（選択トランジスタの閾値がきちんとプログラム状態に移った）と判断される。一方、このベリファイをパスしない（不合格の）ドレイン選択トランジスタはプログラムされていない（選択トランジスタの閾値がきちんとプログラム状態に移っていない）とみなされる。
【００６１】
全ての選択トランジスタが合格したとき、図７の処理は完了する（ステップ７６０）。
【００６２】
一方、不合格の選択トランジスタがあれば、図７の処理は続行される（ステップ７４０／７５０）。一部が不合格で一部が合格のときにはステップ７５０に移行する。全てが不合格のときにはステップ７４０に移行する。
【００６３】
ステップ７５０において、選択され、かつ、合格したビット線（すなわち、合格の選択ビット線）を所定電圧（例：６Ｖ）に設定する。いいかえれば、「合格した」ドレイン選択トランジスタにつながるビット線の電圧は０Ｖから６Ｖに変化する。こうして、「合格した」ドレイン選択トランジスタは、以降のプログラミングの間、禁止状態に設定される。ステップ７５０においては、不合格の選択ビット線は引き続き接地電位（例：０Ｖ）に設定される。つまり、「不合格になった」ドレイン選択トランジスタにつながるビット線の電圧は変化しない。よって、このような「不合格」のドレイン選択トランジスタは、禁止状態とはならない。ステップ７５０において、選択されないビット線（非選択ビット線）も引き続き接地電位（例：０Ｖ）に設定される。上述のように、選択されないビット線はステップ７１０においてすでに接地電圧を設定されている。ステップ７５０の後、ステップ７４０に移行する。
【００６４】
ステップ７４０においては、プログラミング電圧は、一定値ずつ、たとえば図６に示されるように０．５Ｖずつ上げられる。別の例として、プログラミング電圧は以前のステップと同じ値に維持されてもよい。製品に応じて決定すればよい。
【００６５】
その後、ステップ７２０、７３０が続く。図７の処理は、ステップ７６０で完了するまで続く。  
【００６６】
以下のステップが行なわれる（図６参照）。まず、第１の期間においてドレイン選択線にプログラミング電圧を印加する。たとえば、図６の期間Ｐにおいてプログラミング電圧１５．５Ｖをドレイン選択線に印加する。次に、第２の期間（図６の期間Ｌ）において、接地電圧またはそれに準ずる接地電圧がドレイン選択線に印加される。第３の期間、たとえば、図６の期間Ｖにおいてベリファイ電圧をドレイン選択線に印加する。次に、第４の期間、たとえば、期間Ｌにおいて、接地電圧または準接地電圧をドレイン選択線に再び印加する。ベリファイ電圧をドレイン選択線に印加するとき、このベリファイ電圧が、「選択された」ドレイン選択トランジスタと「選択されない」ドレイン選択トランジスタのうちのあるドレイン選択トランジスタの閾値電圧に関連する値より高いとき、このドレイン選択トランジスタはプログラムされていないとみなされる。反対にベリファイ電圧が、「選択された」ドレイン選択トランジスタと「選択されない」ドレイン選択トランジスタのうちのあるドレイン選択トランジスタの閾値電圧に関連する値より低いときには、このドレイン選択トランジスタはプログラムされているとみなされる。より具体的には、ドレイン選択トランジスタにつながるビット線を流れる電流を検出することによってベリファイを行う。ドレイン選択線に上記のベリファイプロセスを適用しつつ、ドレイン選択トランジスタの同一ストリングに属する全ワード線にパス電圧を印加することにより検出可能である。ベリファイ電圧が、ドレイン選択トランジスタをオンするのに充分なくらい高ければ電流はストリングからビット線に流れ、ページバッファまたは電流検出回路が電流を検出する)。逆に、ベリファイ電圧がドレイン選択トランジスタをオンできるほど高くなければ、電流はストリング内からビット線に流れず、ページバッファまたは電流検出回路も電流を検出しない。「選択された」ビット線において一定値以上の電流が検出された場合、この「選択された」ビット線は合格となる。「選択された」ビット線において電流が全くまたは十分に検出されないときには「選択された」ビット線は不合格である。ＩＳＰＰパルスの代わりに、単に２つのレベルの電圧によりドレイン選択トランジスタのプログラミングとベリファイを行なってもよい。最初の期間において、ドレイン選択線にプログラミング電圧を印加し、次に、接地電圧を印加せずにドレイン選択線にベリファイ電圧を続けて印加する。このベリファイステップ７３０とプログラミング電圧の印加ステップ７２０については詳述している。選択されたビット線の全てまたは一部が不合格であれば、プログラミング電圧が一定値ずつ引き上げられ、プログラミングステップ７２０が繰り返される（ステップ７４０）。Ｖｐｒをプログラミング電圧とすると、新しいプログラミング電圧は図７に示しているようにＶｐｒ＋Ｖｓｔｅｐになる。図６では符号６００がＶｓｔｅｐを示し（０．５Ｖ）、第２のプログラミング電圧の値は１６Ｖとなっている。これは最初のプログラミング電圧１５．５Ｖより０．５Ｖだけ高い。
【００６７】
図７の処理における「禁止」については、選択されたドレイン選択トランジスタのいずれかがベリファイステップをパスした場合、ステップ７５０に移行する。ベリファイをパスしたドレイン選択トランジスタはプログラムされている考えられるため、このドレイン選択トランジスタを他のビット線をプログラミングするときに禁止状態にしておく必要がある。さもなければ、プログラム済みのドレイン選択トランジスタのゲートにプログラミング電圧が執拗に加えられることになり、ドレイン選択トランジスタに誤った閾値電圧が設定されてしまう。プログラム済みのドレイン選択トランジスタを禁止状態にするためには、ドレイン選択トランジスタのゲート端子とドレイン端子、またはゲート端子とチャネルの電圧差を最小化する必要がある。このために、合格している選択されたビット線を所定電圧（例：６Ｖ）に設定する。この電圧は、「選択されない」ビット線の電圧と等しい。こうして「選択されない」ビット線だけでなく、プログラミング済みのドレイン選択トランジスタのビット線も禁止状態におかれる。また、プログラムされていないドレイン選択トランジスタのビット線、すなわち、不合格のビット線には０Ｖの接地電圧が続けて印加される。このような電圧調整により、ステップ７１０が繰り返される。このような構成によれば、プログラミングが完了している選択トランジスタへの追加的なプログラミングは回避されるため、選択トランジスタの閾値電圧の精度を上げることができる。
【００６８】
図７の処理により、選択トランジスタの閾値電圧が正確に制御されるため、ＮＡＮＤフラッシュメモリデバイスの性能が向上する。
【００６９】
図８Ａは、本発明によるＮＡＮＤフラッシュメモリデバイスの概略構造図である。既に説明した図２Ａとあわせて図８Ａのメモリデバイスについて説明する。
図８ＡのＮＡＮＤフラッシュメモリ８００は、コントローラ８１０と、複数のストリングを含むメモリセルアレイ８３０を備える。ストリングは、図２Ａに示したように所定数のメモリセルを含む。ＮＡＮＤフラッシュメモリは、複数のドレイン選択トランジスタＤＳＴを備えており、これらは同一ストリング２００に属する複数のメモリセルとドレイン選択線ＤＳＬを接続する。ドレイン選択トランジスタＤＳＴは、ゲートに電子を捕らえる。ＮＡＮＤフラッシュメモリは、複数のソース選択トランジスタＳＳＴを備えており、これらは、同一ストリングに属する複数のメモリセルと接地電圧線ＳＬを接続する。ＮＡＮＤフラッシュメモリは、複数のビット線ＢＬを備えており、これらの線は、ドレイン選択トランジスタＤＳＴのドレイン端子と接続される。ＮＡＮＤフラッシュメモリは、複数のワード線ＷＬも備えており、これらは図２のメモリセル２００のようなメモリセルのゲート端子と接続される。ＮＡＮＤフラッシュメモリはさらに複数のドレイン選択線ＤＳＬを備えており、これらのドレイン選択線ＤＳＬは同一列における複数のドレイン選択トランジスタＤＳＴと接続される。ＮＡＮＤフラッシュメモリ８００は電圧供給回路８２５を備え、この回路は複数の電圧供給ユニット（または電圧供給回路）８２６、８２７、８２８を含む。電圧供給ユニット８２８は、ドレイン選択線ＤＳＬを介してドレイン選択トランジスタＤＳＴにゲート電圧を与える。第２の電圧供給ユニット８２７は、複数のワード線にゲート電圧を与える。第３の電圧供給ユニット８２６は、ソース選択線ＳＳＬを介してソース選択トランジスタＳＳＴにゲート電圧を与える。
【００７０】
具体的には、コントローラ８１０は電圧供給ユニット８２６、８２７および８２８を制御することにより、ゲート電圧のレベルは特定の時点において変更できる。コントローラ８１０は図８Ａに示される検出回路（すなわち、ベリファイ用の読出回路）８２０とトランジスタＭ２ｅ、Ｍ２ｏ、Ｍ１ｅ、Ｍ１ｏを介してビット線を制御する。これにより、ドレイン選択トランジスタＤＳＴのプログラミング中に既にプログラミング済みとベリファイされているドレイン選択トランジスタに接続されるビット線には、ドレイン選択トランジスタＤＳＴを禁止状態に置くための所定電圧が供給される。本実施形態においては、コントローラ８１０がＮＡＮＤフラッシュメモリの各部を制御することにより、選択トランジスタをプログラミングする。
【００７１】
ＮＡＮＤフラッシュメモリ８００は第１のスイッチＳＤを備え、このスイッチは電圧供給ユニット８２８とドレイン選択線ＤＳＬを接続する。同様にＮＡＮＤフラッシュメモリ８００は第２のスイッチＳＷを備え、このスイッチは電圧供給ユニット８２７とワード線ＷＬを接続する。ＮＡＮＤフラッシュメモリ８００は第３のスイッチＳＳを備え、このスイッチは電圧供給ユニット８２６と複数のソース選択トランジスタＳＳＴに接続されるソース選択線ＳＳＬを接続する。
【００７２】
ＮＡＮＤフラッシュメモリ８００はさらに、ビット線にバイアス電圧を供給するバイアス電圧供給回路８１５を備える。バイアス電圧供給回路８１５が固定電圧（プリチャージ電圧）を供給することにより、ビット線を禁止状態にできる。ＮＡＮＤフラッシュメモリ８００は第１の偶数ビット線スイッチＭ１ｅを備え、このスイッチは複数のビット線のうち偶数番目のビット線ＢＬ０とバイアス電圧供給回路８１５とを接続する。同様にバイアス電圧供給回路８１５と奇数番目のビット線ＢＬ１を接続する第１の奇数のビット線スイッチＭ１ｏも備える。このような構成により、偶数番目のビット線または奇数番目のビット線に選択的にバイアス電圧にバイアスをかけて禁止状態に移行させることができる。上述のように、選択されるビット線には接地電圧のバイアスをかけ、選択されないビット線にはより高い所定電圧、例えば６Ｖのバイアスをかける。
【００７３】
ＮＡＮＤフラッシュメモリ８００はビット線ＢＬの電流を検出する検出回路８２０を備える（検出回路８２０は、メモリセルや選択トランジスタがプログラムされたか否かを検出する）。更に、検出回路８２０はビット線に接地電圧を印加することもできる。ＮＡＮＤフラッシュメモリ８００はさらに、検出回路８２０と偶数番目のビット線ＢＬ０を接続する第２の偶数ビット線スイッチＭ２ｅと、検出回路８２０と奇数番目のビット線ＢＬ１を接続する第２の奇数ビット線スイッチＭ２ｏも備える。
【００７４】
図８Ｂは、本実施形態におけるＮＡＮＤフラッシュメモリ８００の電圧供給回路の概略拡大図である。
電圧供給ユニット（電圧供給回路）８２８は、複数のスイッチＳＷ１、ＳＷ２、ＳＷｎを備える。これらのスイッチの一端はドレイン選択線と接続され、他端はＶ１、Ｖ２、Ｖｎなどのさまざまな電圧レベルを有する異なる電圧源と接続されてもよい。コントローラ８１０がこれらのスイッチを制御することにより、さまざまな電圧ドレイン選択トランジスタＤＳＴに適宜印加できる。ゲートをプログラミングするためのＩＳＰＰ信号は電圧供給ユニット８２８によって生成される。
【００７５】
このような選択トランジスタのプログラミング方法とそのためのデバイスにより、選択トランジスタの閾値電圧の精度を高めることができる。
【００７６】
上記より、例示の目的で本発明の特定の実施形態を本明細書に記載してきたが、本発明の精神および範囲から逸脱することなく多様な修正を行なうことができることを理解されたい。したがって本発明は、添付の特許請求の範囲による限定以外に限定されるものではない。
【符号の説明】
【００７７】
１００  フラッシュメモリ
１２０  ロウデコーダ
１４５  カラムデコーダ
２００、２０１、２０２、２０３  ストリング
２１０、２１１、２１２、２１３  メモリセル
２７５  ボックス
３００  メモリセル
３０５  ウェル
３１０  Ｎ型ドープ領域
３１５  トンネル酸化シリコン膜
３２０  チャージトラップ領域
３２５  酸化シリコン膜
３３０  絶縁層
３３５  ワード線層
３３６  選択線層
３４０  スペーサ
３６０  選択ゲート
４１０、４１５、４３０、４３５  電界
８００  フラッシュメモリ
８１０  コントローラ
８１５  バイアス電圧供給回路
８２０  検出回路
８２５  電圧供給回路
８２６、８２７、８２８  電圧供給ユニット
８３０  メモリアレイ
【図１】
2013206530.tif 000003
【図２Ａ】
2013206530.tif 000004
【図２Ｂ】
2013206530.tif 000005
【図２Ｃ】
2013206530.tif 000006
【図３Ａ】
2013206530.tif 000007
【図３Ｂ】
2013206530.tif 000008
【図４Ａ】
2013206530.tif 000009
【図４Ｂ】
2013206530.tif 000010
【図５Ａ】
2013206530.tif 000011
【図５Ｂ】
2013206530.tif 000012
【図６】
2013206530.tif 000013
【図７】
2013206530.tif 000014
【図８Ａ】
2013206530.tif 000015
【図８Ｂ】
2013206530.tif 000016