(57)【要約】【課題】特殊な配線処理を行うことなくワード線をテーパード配線することのできるメモリセルおよびデュアルポートＳＲＡＭの設計方法を提供する。【解決手段】実施形態のメモリセル１１、１２は、セルの１辺と対向する辺との間に配線された第１のワード線ＷＬＡと、ワード線ＷＬＡと平行に配線された第２のワード線ＷＬＢとを備える。ワード線ＷＬＡの配線幅とワード線ＷＬＢの配線幅は、メモリセル１１とメモリセル１２とでは異なる。ワード線ＷＬＡの配線幅は、メモリセル１１がＡ１１であり、メモリセル１２がＡ２１である。ワード線ＷＬＢの配線幅は、メモリセル１１がＢ１１であり、メモリセル１２がＢ２１である。【選択図】  図１
2013168597.tif 000002
【特許請求の範囲】
【請求項１】
データ保持回路と、
第１の相補的ビット線と、
第２の相補的ビット線と、
前記第１の相補的ビット線と前記データ保持回路との間に接続された第１のスイッチ回路と、
前記第２の相補的ビット線と前記データ保持回路との間に接続された第２のスイッチ回路と、
前記第１のスイッチ回路の導通を制御する第１のワード線と、
前記第２のスイッチ回路の導通を制御する第２のワード線と
を備え、
前記第１のワード線と前記第２のワード線がセルの１辺と対向する辺との間に平行に配線され、前記第１のワード線の配線幅と前記第２のワード線の配線幅が異なる複数種類のセルタイプを有する
ことを特徴とするメモリセル。
【請求項２】
前記複数種類のセルタイプは、
前記第１のワード線の配線幅と前記第２のワード線の配線幅の合計が同じで、
前記第１のワード線の配線幅と前記第２のワード線の配線幅の比が異なる
ことを特徴とする請求項１に記載のメモリセル。
【請求項３】
前記第１のワード線と前記第２のワード線のうち、配線幅の太い方の配線幅が、セル端部近くでは細められている
ことを特徴とする請求項２に記載のメモリセル。
【請求項４】
ｎ（ｎは２以上）個の請求項１乃至３のいずれか１項に記載のメモリセルを１列に配置してメモリセルアレイを形成するデュアルポートＳＲＡＭの設計方法であって、
前記メモリセルアレイの一端に、前記第１のワード線を駆動する第１のワード線ドライバを配置する工程と、
前記メモリセルアレイの他端に、前記第２のワード線を駆動する第２のワード線ドライバを前記第１のワード線ドライバに対向させて配置する工程と、
前記第１のワード線ドライバに近いｎ／２個のメモリセルには前記第１のワード線の配線幅が前記第２のワード線の配線幅よりも太い前記メモリセルを使用し、
前記第２のワード線ドライバに近いｎ／２個のメモリセルには前記第２のワード線の配線幅が前記第１のワード線の配線幅よりも太い前記メモリセルを使用して、
前記メモリセルアレイを形成する工程と
を備えることを特徴とするデュアルポートＳＲＡＭの設計方法。
【請求項５】
前記第１のワード線ドライバに近いｎ／２個のメモリセルは、前記第１のワード線の配線幅が前記第１のワード線ドライバに近い方から段階的に細くなるよう前記セルタイプを選択し、
前記第２のワード線ドライバに近いｎ／２個のメモリセルは、前記第２のワード線の配線幅が前記第２のワード線ドライバに近い方から段階的に細くなるよう前記セルタイプを選択する
ことを特徴とする請求項４に記載のデュアルポートＳＲＡＭの設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、メモリセルおよびデュアルポートＳＲＡＭの設計方法に関する。
【背景技術】
【０００２】
デュアルポートＳＲＡＭは、１つのメモリセルに対して、２つのポート（Ａポート、Ｂポート）からデータの書き込みおよび読み出しが行われる。そのため、１つのメモリセルにＡポートからのワード線（ＷＬＡ）とＢポートからのワード線（ＷＬＢ）とが接続される。
【０００３】
一般的に、デュアルポートＳＲＡＭのビット数がｎの場合、ｎ個のメモリセルが１列に配置されたメモリセルアレイを挟んで、Ａポートのワード線ドライバ（ＷＤＡ）とＢポートのワード線ドライバ（ＷＤＢ）とが、対向して配置される。すなわち、例えば、１ビット目のメモリセル側にワード線ドライバＷＤＡが配置された場合、ｎビット目のメモリセル側にワード線ドライバＷＤＢが配置される。
【０００４】
したがって、この場合、ワード線ドライバＷＤＡから出力されるワード線ＷＬＡは、１ビット目のメモリセルからｎビット目のメモリセルに向かって配線され、ワード線ドライバＷＤＢから出力されるワード線ＷＬＢは、ｎビット目のメモリセルから１ビット目のメモリセルに向かって配線される。
【０００５】
メモリ領域の面積は、デュアルポートＳＲＡＭが搭載されるＬＳＩのチップサイズに大きな影響を与える。そこで、メモリセルの設計にあたっては、メモリ領域の面積が最小となるようなセル形状が採用される。近年は、高密度のレイアウトが可能な、ワード線方向に長いセルレイアウトが主流となっている。このタイプのセルレイアウトは１８０度回転に対して対称なレイアウトとなっている。
【０００６】
上述のセル形状が横長の高密度型のメモリセルを使用するデュアルポートＳＲＡＭでは、メモリセルがワード線方向に細長いレイアウトとなる。このようなレイアウトの場合、ワード線の配線長が長くなり、配線抵抗が増大する。その結果、ワード線の配線遅延時間が増加し、メモリの動作速度が低下するという問題が発生する。
【０００７】
このような配線長に起因する遅延時間増加の問題に対して、従来、信号発生源近くでは配線幅を太くし、信号源から遠ざかるほど配線幅を細くする、いわゆるテーパード配線を行うレイアウト方法が提案されている。しかし、この従来のレイアウト方法では、メモリセル配置後の配線工程にて上述のテーパード配線を行うため、一般の配線処理とは異なる特別な配線処理を行う必要があるという問題があった。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平２−２２４３７０号公報
【非特許文献】
【０００９】
【非特許文献１】Nii, K. et al.,“A 90nm dual-port SRAM with 2.04 μm2 8T-thin cell using dynamically-controlled column bias scheme”, ISSCC 2004 Digest of Technical Papers, Feb. 2004, pp.508-509
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明が解決しようとする課題は、特殊な配線処理を行うことなくワード線をテーパード配線することのできるメモリセルおよびデュアルポートＳＲＡＭの設計方法を提供することにある。
【課題を解決するための手段】
【００１１】
実施形態のメモリセルは、データ保持回路と、第１の相補的ビット線と、第２の相補的ビット線と、前記第１の相補的ビット線と前記データ保持回路との間に接続された第１のスイッチ回路と、前記第２の相補的ビット線と前記データ保持回路との間に接続された第２のスイッチ回路と、前記第１のスイッチ回路の導通を制御する第１のワード線と、前記第２のスイッチ回路の導通を制御する第２のワード線とを備え、前記第１のワード線と前記第２のワード線がセルの１辺と対向する辺との間に平行に配線され、前記第１のワード線の配線幅と前記第２のワード線の配線幅が異なる複数種類のセルタイプを有する。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態のメモリセルのワード線の構成の例を示す模式的レイアウト図。
【図２】デュアルポートＳＲＡＭ用メモリセルの回路構成の例を示す回路図。
【図３】第１の実施形態のメモリセルを用いたメモリセルアレイの構成の例を示す模式的レイアウト図。
【図４】第１の実施形態のメモリセルを用いた４ビットデュアルポートＳＲＡＭの設計方法の処理の流れの例を示すフロー図。
【図５】第２の実施形態のメモリセルのワード線の構成の例を示す模式的レイアウト図。
【図６】第２の実施形態のメモリセルを用いたメモリセルアレイの構成の例を示す模式的レイアウト図。
【図７】第３の実施形態のメモリセルのワード線の構成の例を示す模式的レイアウト図。
【図８】第３の実施形態のメモリセルのワード線の構成の例を示す模式的レイアウト図。
【図９】第３の実施形態のメモリセルを用いたメモリセルアレイの構成の例を示す模式的レイアウト図。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【００１４】
（第１の実施形態）
図１は、第１の実施形態のメモリセルのワード線の構成の例を示す模式的レイアウト図である。本実施形態のメモリセルは、Ａポート、Ｂポートという２つのポートを有するデュアルポートＳＲＡＭの構成に使用されるメモリセルである。本実施形態のメモリセルは、ワード線の配線方向にセルが長い高密度タイプのセル構成をとる。図１では、ワード線がセルの横方向に配線されているので、セルの縦方向の長さに対して横方向の長さが長いセル形状となる。
【００１５】
図１に示す本実施形態のメモリセルは、Ａポートのワード線（第１のワード線）ＷＬＡの配線幅とＢポートのワード線（第２のワード線）ＷＬＢの配線幅の合計が同じで、ワード線ＷＬＡの配線幅とワード線ＷＬＢの配線幅の比が異なる２タイプのメモリセル、メモリセル１１、メモリセル２１を有する。ここで、メモリセル２１は、セル設計的には、メモリセル１１を１８０度回転させることにより作成されたものである。
【００１６】
図１では、図の表記の煩雑さを避けるため、そのレイアウトパターンのうち、ワード線ＷＬＡの配線パターンとワード線ＷＬＢの配線パターンのみを図示している。また、図中の“Ｆ”は、セルの配置向きを示すマークである。
【００１７】
図１に示す例では、ワード線ＷＬＡの配線パターンとワード線ＷＬＢの配線パターンは、セルの左辺と右辺との間に、平行に配線される。
【００１８】
メモリセル１１、２１のワード線ＷＬＡの配線幅をＡ１１、Ａ２１、ワード線ＷＬＢの配線幅をＢ１１、Ｂ２１と、それぞれ表わすと、本実施例では、Ａ１１＞Ｂ１１、Ａ２１＜Ｂ２１、Ａ１１＝Ｂ２１、Ｂ１１＝Ａ２１である。
【００１９】
また、メモリセル２１がメモリセル１１を１８０度回転させたものと厳密に等しくなくてもよい。その場合、配線幅Ａ１１，Ｂ１１，Ａ２１，Ｂ２１は次の関係を満たすように設計される。すなわち、その配線幅の合計、Ａ１１＋Ｂ１１、Ａ２１＋Ｂ２１が、等しくなるよう設計される。すなわち、（Ａ１１＋Ｂ１１）＝（Ａ２１＋Ｂ２１）とされる。
【００２０】
一方、配線幅の比、Ａ１１／Ｂ１１、Ａ２１／Ｂ２１は、それぞれ異なるよう設計される。
【００２１】
また、本実施形態では、（Ａ１１／Ｂ１１）＞１と設計され、（Ａ２１／Ｂ２１）＜１と設計される。
【００２２】
すなわち、メモリセル１１では、ワード線ＷＬＡの配線幅がワード線ＷＬＢの配線幅よりも太く（Ａ１１＞Ｂ１１）なるように設計され、メモリセル２１では、ワード線ＷＬＢの配線幅がワード線ＷＬＡの配線幅よりも太く（Ｂ２１＞Ａ２１）なるように設計される。
【００２３】
また、メモリセル１１とメモリセル２１の間では、Ａ１１＞Ａ２１とされる。
【００２４】
図２は、デュアルポートＳＲＡＭ用のメモリセル回路ＭＣの構成の例を示す回路図である。
【００２５】
メモリセル回路ＭＣは、ＭＯＳトランジスタＴ１、Ｔ２で構成されるインバータとＭＯＳトランジスタＴ３、Ｔ４で構成されるインバータの入出力端子を相互に接続して構成されるデータ保持回路ＭＥＭと、Ａポートの相補的ビット線（ＢＬＴＡ、ＢＬＣＡ）と、Ｂポートの相補的ビット線（ＢＬＴＢ、ＢＬＣＢ）と、Ａポートの相補的ビット線とデータ保持回路ＭＥＭとの間に接続されたＭＯＳトランジスタＴ５、Ｔ６を有し、Ａポートのワード線ＷＬＡにより導通が制御されるスイッチ回路ＳＷ１と、Ｂポートの相補的ビット線とデータ保持回路ＭＥＭとの間に接続されたＭＯＳトランジスタＴ７、Ｔ８を有し、Ｂポートのワード線ＷＬＢにより導通が制御されるスイッチ回路ＳＷ２と、を有する。
【００２６】
ここで、４ビットのデュアルポートＳＲＡＭを構成する場合、４つのメモリセルを１列に配置したメモリセルアレイが構成される。
【００２７】
図３に、４ビットのデュアルポートＳＲＡＭ用に構成されたメモリセルアレイ３の構成の例を示す。
【００２８】
また、図４には、本実施形態のメモリセル１１、２１を用いて４ビットのデュアルポートＳＲＡＭを設計するときの処理の流れを、フロー図で示す。
【００２９】
そこで、図４に示すフロー図を参照しながら、この４ビットのデュアルポートＳＲＡＭを設計する方法について説明する。
【００３０】
まず、メモリセルアレイ３の一端に、ワード線ドライバＷＤＡを配置する（ステップＳ０１）。
【００３１】
次に、メモリセルアレイ３の他端に、ワード線ドライバＷＤＢを、ワード線ドライバＷＤＡに対向させて配置する（ステップＳ０２）。
【００３２】
続いて、メモリセルアレイ３を形成する。その際、デュアルポートＳＲＡＭのビット数４を２分し、ワード線ＷＬＡを駆動するワード線ドライバＷＤＡに近い２個のメモリセルには、ワード線ＷＬＡの配線幅がワード線の配線幅ＷＬＢよりも太いメモリセル１１を使用する（ステップＳ０３）。
【００３３】
また、ワード線ＷＬＢを駆動するワード線ドライバＷＤＢに近い２個のメモリセルには、ワード線ＷＬＢの配線幅がワード線の配線幅ＷＬＡよりも太いメモリセル２１を使用する。すなわち、メモリセル１１を１８０度回転させて配置する（ステップＳ０４）。
【００３４】
なお、ここでは、２個のメモリセル１１および２個のメモリセル１２を、それぞれミラー反転関係に配置するものとする。
【００３５】
このようにメモリセルを配置することにより、ワード線ＷＬＡは、ワード線ドライバＷＤＡの近くの配線幅が太く、ワード線ドライバＷＤＡから遠くなると配線幅が細くなる。一方、ワード線ＷＬＢは、ワード線ドライバＷＤＢの近くの配線幅が太く、ワード線ドライバＷＤＢから遠くなると配線幅が細くなる。
【００３６】
なお、図３では、４ビットの例を示したが、ビット数は４に限るものではなく、任意のｎ（ｎは２以上）ビットのデュアルポートＳＲＡＭにおいても、本実施形態と同様のメモリセルアレイを形成することができる。その場合は、ワード線ドライバＷＤＡに近いｎ／２個のメモリセルには、ワード線ＷＬＡの配線幅がワード線の配線幅ＷＬＢよりも太いメモリセルを使用し、ワード線ドライバＷＤＢに近いｎ／２個のメモリセルには、ワード線ＷＬＢの配線幅がワード線の配線幅ＷＬＡよりも太いメモリセルを使用するようにする。
【００３７】
このような本実施形態によれば、Ａポートのワード線ＷＬＡの配線幅とＢポートのワード線ＷＬＢの配線幅の比が異なる複数種類のセルタイプのメモリセルを用意しておくことにより、対向して配置されたワード線ドライバＷＤＡとワード線ドライバＷＤＢに間にメモリセルアレイを形成するとき、メモリセルのセルタイプを選択して配置するだけで、ワード線ＷＬＡおよびＷＬＢの配線幅を、それぞれのワード線ドライバの近くでは太く、ワード線ドライバから遠くなるほど細くなる、テーパード配線とすることができる。
【００３８】
（第２の実施形態）
第１の実施形態では、例えば、図３に示すメモリセル１１とメモリセル２１のセル境界で、ワード線ＷＬＡとワード線ＷＬＢが接近し、そのコーナー間の間隔が狭くなり、製造ばらつき等に対する信頼性マージンが減少することがある。そこで、本実施形態では、配線間隔に対する信頼性マージンを向上させることのできるメモリセルのパターン設計例を示す。
【００３９】
図５は、本実施形態のメモリセルのワード線の構成の例を示す模式的レイアウト図である。本実施形態では、メモリセルに配線された２本のワード線のうち、配線幅の太い方のワード線の配線幅が、セル端部近くでは細められる。
【００４０】
図５に示すメモリセル１１Ａは、図１に示したメモリセル１１に対応するセルである。メモリセル１１は、ワード線ＷＬＡの配線幅Ａ１１がワード線ＷＬＢの配線幅Ｂ１１よりも太いセルである。
【００４１】
そこで、本実施形態のメモリセル１１Ａでは、配線幅が太い方のワード線ＷＬＡの配線幅Ａ１１が、セル左右端で幅ｔだけ細められている。
【００４２】
一方、図５に示すメモリセル２１Ａは、図１に示したメモリセル２１に対応するセルである。メモリセル２１は、ワード線ＷＬＢの配線幅Ｂ２１がワード線ＷＬＡの配線幅Ａ２１よりも太いセルである。
【００４３】
そこで、本実施形態のメモリセル２１Ａは、配線幅が太い方のワード線ＷＬＢの配線幅Ｂ２１が、セル左右端で幅ｔだけ細められている。メモリセル２１Ａはメモリセル１１Ａを１８０度回転させたものである。
【００４４】
図６は、本実施形態のメモリセル１１Ａ、２１Ａを用いて構成されたメモリセルアレイの例を示す模式的レイアウト図である。
【００４５】
図６に示すメモリセルアレイ３Ａは、図３に示したメモリセルアレイ３に対して、メモリセル１１をメモリセル１１Ａに置換し、メモリセル２１をメモリセル２１Ａに置換したものである。
【００４６】
メモリセル１１Ａ、２１Ａを用いることにより、メモリセル１１Ａとメモリセル２１Ａのセル境界における、ワード線ＷＬＡとワード線ＷＬＢのコーナー間の間隔ｄが、広くなる。
【００４７】
このような本実施形態によれば、配線幅が太い方のワード線の配線幅をセル端部付近で細めたメモリセルを用いることにより、メモリセル境界でのワード線ＷＬＡとワード線ＷＬＢのコーナー間隔を広くすることができる。これにより、製造ばらつき等により配線幅に変動が生じても、配線間隔に対する信頼性マージンを向上させることができる。
【００４８】
（第３の実施形態）
デュアルポートＳＲＡＭのビット数が増えるほどメモリセルアレイに配置されるメモリセルの個数も増加し、ワード線ＷＬＡ、ＷＬＢの配線長も長くなる。また、ワード線ＷＬＡ、ＷＬＢの配線長方向に流れる電流量の変化も大きくなる。そこで、そのような場合、ワード線ＷＬＡ、ＷＬＢに流れる電流量の変化に応じて、ワード線ＷＬＡ、ＷＬＢの配線幅を細くする段階数も増加することが望まれる。そこで、本実施形態では、メモリセルのワード線ＷＬＡ、ＷＬＢの配線幅の変化の段階を増加させ、多ビットのデュアルポートＳＲＡＭのメモリセルアレイを構成する例を示す。
【００４９】
図７および図８に、本実施形態のメモリセルのワード線の構成の例を示す。
【００５０】
図７に示すメモリセル１１、１２、１３、１４は、ワード線ＷＬＡの配線幅がワード線ＷＬＢの配線幅よりも広いタイプのメモリセルである。
【００５１】
それぞれのワード線ＷＬＡの配線幅（Ａ１１、Ａ１２、Ａ１３、Ａ１４）とワード線ＷＬＢの配線幅（Ｂ１１、Ｂ１２、Ｂ１３、Ｂ１４）の比の関係は、
（Ａ１１／Ｂ１１）＞（Ａ１２／Ｂ１２）＞（Ａ１３／Ｂ１３）＞（Ａ１４／Ｂ１４）
とされている。
【００５２】
図８に示すメモリセル２１、２２、２３、２４は、ワード線ＷＬＢの配線幅がワード線ＷＬＡの配線幅よりも広いタイプのメモリセルである。
【００５３】
それぞれのワード線ＷＬＢ（Ｂ２１、Ｂ２２、Ｂ２３、Ｂ２４）の配線幅とワード線ＷＬＡの配線幅（Ａ２１、Ａ２２、Ａ２３、Ａ２４）の比の関係は、
（Ｂ２１／Ａ２１）＞（Ｂ２２／Ａ２２）＞（Ｂ２３／Ａ２３）＞（Ｂ２４／Ａ２４）
とされている。
【００５４】
図９は、本実施形態のメモリセル１１〜１４、２１〜２４を用いたメモリセルアレイの構成の例を示す模式的レイアウト図である。
【００５５】
図９に示すメモリセルアレイ４は、１６ビットのデュアルポートＳＲＡＭ用に構成されたメモリセルアレイであり、１６個のメモリセルが１列に配置される。
【００５６】
このメモリセルアレイ４では、ワード線ドライバＷＤＡに近い８個のメモリセルには、ワード線ＷＬＡの配線幅がワード線の配線幅ＷＬＢよりも太いメモリセル１１〜１４を使用し、ワード線ＷＬＢを駆動するワード線ドライバＷＤＢに近い８個のメモリセルには、ワード線ＷＬＢの配線幅がワード線の配線幅ＷＬＡよりも太いメモリセル２１〜２４を使用する。
【００５７】
メモリセル１１、１２、１３、１４は、ワード線ドライバＷＤＡに近い方から順番に、それぞれ２個ずつ配置される。また、メモリセル２１、２２、２３、２４は、ワード線ドライバＷＤＢに近い方から順番に、それぞれ２個ずつ配置される。
【００５８】
このようにメモリセル１１〜１４およびメモリセル２１〜２４を配置することにより、ワード線ＷＬＡおよびワード線ＷＬＢの配線幅は、それぞれ８段階で細くなる。
【００５９】
また、ワード線ＷＬＡの配線幅とワード線ＷＬＢの配線幅が等しい従来型のメモリセルを中間に挿入してもよい。
【００６０】
このような本実施形態によれば、メモリセルアレイを構成するメモリセルの増加に応じて、ワード線ＷＬＡ、ＷＬＢの配線幅を細くする段階数を増加させることができる。これにより、ワード線ＷＬＡ、ＷＬＢの遅延時間の、デュアルポートＳＲＡＭのビット間での変動幅を小さく抑えることができる。
【００６１】
以上説明した少なくとも１つの実施形態のメモリセルおよびデュアルポートＳＲＡＭの設計方法によれば、特殊な配線処理を行うことなくワード線をテーパード配線することができる。
【００６２】
また、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６３】
１１〜１４、１１Ａ、２１〜２４、２１Ａ  メモリセル
３、３Ａ、４  メモリセルアレイ
ＷＤＡ、ＷＤＢ  ワード線ドライバ
ＭＣ  メモリセル回路
Ｔ１〜Ｔ８  ＭＯＳトランジスタ
【図１】
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【図２】
2013168597.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2013168597.tif 000011