(57)【要約】【課題】チップサイズの低減を実現できる半導体装置を提供することである。【解決手段】一実施の形態にかかる半導体装置は、回路素子２２が形成された回路領域１５を備える基板２０と、基板２０上に形成され、複数の配線層ＭＬ１〜ＭＬ９と複数のビア層ＶＬ１〜ＶＬ９とが積層された多層配線層と、多層配線層上に形成された電極パッド５と、を備える。そして、最上位の配線層ＭＬ９には、電極パッド５を平面視した際に電極パッド５と回路領域１５とが重なる領域に層間絶縁膜３０が形成されている。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１の回路素子が形成された第１の回路領域を備える基板と、
前記基板上に形成され、複数の配線層と複数のビア層とが積層された多層配線層と、
前記多層配線層上に形成された電極パッドと、を備え、
前記複数の配線層のうちの最上位の配線層である第１の配線層には、前記電極パッドを平面視した際に前記電極パッドと前記第１の回路領域とが重なる領域に層間絶縁膜が形成されている、
半導体装置。
【請求項２】
前記基板は更に、前記第１の回路素子よりも応力の影響を受けにくい第２の回路素子が形成された第２の回路領域を備え、
前記電極パッドは、前記電極パッドを平面視した際に前記第１の回路領域および前記第２の回路領域と重なるように設けられている、
請求項１に記載の半導体装置。
【請求項３】
前記電極パッドは、第１のパッド領域と、当該第１のパッド領域よりも大きい応力が印加される第２のパッド領域とを備え、
前記第１の配線層には、前記電極パッドを平面視した際に前記第２のパッド領域と前記第１の回路領域とが重なる領域に層間絶縁膜が形成されている、
請求項１または２に記載の半導体装置。
【請求項４】
前記第１の配線層には、前記電極パッドを平面視した際に前記第２のパッド領域以外の領域と前記第１の回路領域とが重なる領域の少なくとも一部に第１の導体パターンが形成されている、
請求項３に記載の半導体装置。
【請求項５】
前記第１の配線層の直下の配線層である第２の配線層には、前記電極パッドを平面視した際に前記第１および第２のパッド領域に渡って第２の導体パターンが形成されており、
前記第１および第２の導体パターンはビアにより接続されている、
請求項３に記載の半導体装置。
【請求項６】
前記電極パッドを平面視した際、前記第１のパッド領域は前記第１の回路領域側に形成されており、前記第２のパッド領域は前記第２の回路領域側に形成されている、請求項３に記載の半導体装置。
【請求項７】
前記電極パッドの周囲の前記第２のパッド領域に対応した箇所に突出部が形成されている、請求項３に記載の半導体装置。
【請求項８】
前記電極パッドの長手方向と垂直な方向における前記第１のパッド領域の長さは、前記電極パッドの長手方向と垂直な方向における前記第２のパッド領域の長さと異なる、請求項３に記載の半導体装置。
【請求項９】
前記第１の回路領域は内部回路領域に形成されており、前記第２の回路領域はＩ／Ｏ回路領域に形成されている、請求項２に記載の半導体装置。
【請求項１０】
前記Ｉ／Ｏ回路領域は前記半導体装置の周囲に沿って、前記内部回路領域を囲むように配置されている、請求項９に記載の半導体装置。
【請求項１１】
前記内部回路領域に形成されている第１の回路素子は、メモリ回路およびロジック回路の少なくとも１つを含み、
前記Ｉ／Ｏ回路領域に形成されている第２の回路素子は、入力バッファ回路、出力バッファ回路、およびレベルシフタの少なくとも１つを含む、
請求項９に記載の半導体装置。
【請求項１２】
前記電極パッドを平面視した際、前記基板の前記第１のパッド領域が形成されている領域にアナログ回路が形成されている、請求項３に記載の半導体装置。
【請求項１３】
前記アナログ回路は、ＰＬＬ回路およびレギュレータ回路の少なくとも１つを含む、請求項１２に記載の半導体装置。
【請求項１４】
前記第１の回路領域に形成されている前記第１の回路素子は電源スイッチ回路である、請求項３に記載の半導体装置。
【請求項１５】
基板の第１の回路領域に第１の回路素子を形成し、
前記基板上に、複数の配線層と複数のビア層とが積層された多層配線層を形成し、
前記多層配線層上に電極パッドを形成し、
前記多層配線層を形成する際、前記複数の配線層のうちの最上位の配線層である第１の配線層の領域であって、前記電極パッドを平面視した際に前記電極パッドと前記第１の回路領域とが重なる領域に層間絶縁膜を形成する、
半導体装置の製造方法。
【請求項１６】
前記基板の第２の回路領域に、前記第１の回路素子よりも応力の影響を受けにくい第２の回路素子を更に形成し、
前記電極パッドを平面視した際に前記第１の回路領域および前記第２の回路領域と前記電極パッドとが重なるように形成する、
請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記電極パッドに、第１のパッド領域と、当該第１のパッド領域よりも大きい応力が印加される第２のパッド領域とを形成し、
前記多層配線層を形成する際、前記電極パッドを平面視した際に前記電極パッドと前記第１の回路領域とが重なる前記第１の配線層の領域に層間絶縁膜を形成する、
請求項１５または１６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、例えば電極パッドを備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置は、外部に設けられた電極端子と接続するための電極パッドを備える。この電極パッドは、半導体装置の電気特性を検査する際にも用いられる。つまり、検査装置のプローブを電極パッドに接触させ、当該プローブを介して半導体装置に通電することで半導体装置の電気特性の検査を実施することができる。このように、半導体装置の電気特性を検査する際、電極パッドには検査装置のプローブを接触させるため、電極パッドに大きな応力が働き、その結果、電極パッドや半導体装置にダメージを与える場合がある。
【０００３】
特許文献１には、空きになっているＩ／Ｏ領域上の最上層配線層を利用して検査用の電極パッドを形成することで、チップサイズを低減することができる半導体装置に関する技術が開示されている。特許文献２には、電極パッドがボンディングにより損傷することを防ぐことができる半導体装置に関する技術が開示されている。特許文献３には、半導体装置の電極パッドに加わる外力により電極パッドの下方の絶縁膜にクラックが生じるのを抑制することができる半導体装置に関する技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−７６０７５号公報
【特許文献２】特開２００６−３５１５８８号公報
【特許文献３】特開２００９−１７０７６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
背景技術で説明したように、半導体装置の電気特性を検査する際、電極パッドには検査装置のプローブを接触させるため、電極パッドに大きな応力が働く。このプローブの接触に起因する応力は、半導体装置に形成された回路素子にダメージを与える場合がある。このため、電極パッドの下方に回路素子を配置しないなど、回路素子のレイアウトに制約を設ける必要があった。
【０００６】
しかしながら、近年、微細加工技術の進展により回路素子のサイズが低減し、これに伴いチップサイズの低減が進んでいる。一方、半導体装置の多機能化に伴い、半導体装置の電極パッドの数が増加している。よって、チップ面積に占める電極パッドの割合が増加しており、電極パッドの位置を考慮して回路素子のレイアウトに制約を設けると、チップサイズの低減が阻害されるという問題がある。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態にかかる半導体装置は、第１の回路領域を備える基板と、複数の配線層と複数のビア層とが積層された多層配線層と、多層配線層上に形成された電極パッドと、を備える。そして、最上位の配線層には、電極パッドを平面視した際に電極パッドと第１の回路領域とが重なる領域に層間絶縁膜が形成されている。
【０００９】
また、一実施の形態にかかる半導体装置の製造方法は、基板の第１の回路領域に第１の回路素子を形成し、基板上に多層配線層を形成し、多層配線層上に電極パッドを形成する。そして、多層配線層を形成する際、複数の配線層のうちの最上位の配線層の領域であって、電極パッドを平面視した際に電極パッドと第１の回路領域とが重なる領域に層間絶縁膜を形成している。
【発明の効果】
【００１０】
前記一実施の形態によれば、チップサイズの低減を実現できる半導体装置および半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１にかかる半導体装置の一例を示す上面図である。
【図２】実施の形態１にかかる半導体装置の他の例を示す上面図である。
【図３】図１に示す半導体装置の電極パッド付近の拡大図である。
【図４】実施の形態１にかかる半導体装置の断面図であり、図３に示す半導体装置のＡ−Ａ切断面における断面図である。
【図５】比較例を説明するための断面図である。
【図６】実施の形態１にかかる半導体装置の断面図であり、図１に示す半導体装置のＢ−Ｂ切断面における断面図である。
【図７】比較例を説明するための断面図である。
【図８】実施の形態２にかかる半導体装置が備える電極パッドを示す上面図である。
【図９】実施の形態２にかかる半導体装置の断面図である。
【図１０】実施の形態２にかかる半導体装置の上面図である。
【図１１】実施の形態２にかかる半導体装置の上面図である。
【図１２】実施の形態２にかかる半導体装置の断面図である。
【図１３】実施の形態２にかかる半導体装置が備える電極パッドの一例を示す上面図である。
【図１４】実施の形態２にかかる半導体装置が備える電極パッドの他の例を示す上面図である。
【図１５】実施の形態３にかかる半導体装置の断面図である。
【図１６】実施の形態３にかかる半導体装置の上面図である。
【図１７】実施の形態３にかかる半導体装置の上面図である。
【図１８】実施の形態４にかかる半導体装置の断面図である。
【図１９】実施の形態４にかかる半導体装置の上面図である。
【図２０】実施の形態４にかかる半導体装置の上面図である。
【発明を実施するための形態】
【００１２】
＜実施の形態１＞
図１は、実施の形態１にかかる半導体装置の一例を示す上面図である。図１に示すように、本実施の形態にかかる半導体装置１は、Ｉ／Ｏ回路が形成されているＩ／Ｏ回路領域２、内部回路が形成されている内部回路領域３、および電極パッド４、５、６を有する。
【００１３】
Ｉ／Ｏ回路領域２は半導体装置１の周囲に沿って配置されており、内部回路領域３は半導体装置１の中央に配置されている。つまり、Ｉ／Ｏ回路領域２は内部回路領域３を囲むように枠状に配置されている。内部回路領域３に形成されている内部回路は、例えばメモリ回路やロジック回路等である。Ｉ／Ｏ回路領域２に形成されているＩ／Ｏ回路は、例えば入力バッファ回路や出力バッファ回路などの入出力回路、レベルシフタ等である。
【００１４】
ここで、例えば、Ｉ／Ｏ回路は、外部電圧に対してある程度の耐圧性を備えた厚い酸化膜を有するＭＯＳ（Metal Oxide Semiconductor）等で構成してもよい。また、内部回路は、Ｉ／Ｏ回路の駆動電圧よりも低い駆動電圧で駆動する比較的薄い酸化膜を有するＭＯＳ等で構成してもよい。しかし、上記例は一例であり、本実施の形態において、Ｉ／Ｏ回路と内部回路は、必ずしも、各々のＭＯＳの駆動電圧や酸化膜の厚さに基づいて区別されるわけではない。
【００１５】
電極パッド４、５は、Ｉ／Ｏ回路領域２に千鳥状に配置されている。各々の電極パッド４、５の一部は、Ｉ／Ｏ回路領域２からはみ出すように設けられている。例えば、電極パッド５は、Ｉ／Ｏ回路領域２と内部回路領域３とに渡って設けられている。電極パッド４、５は、例えば、Ｉ／Ｏ回路領域２に配置されているＩ／Ｏ回路と電気的に接続されている。電極パッド６は、内部回路領域３に配置されている。電極パッド６は、例えば、内部回路領域３に配置されている内部回路と電気的に接続されている。例えば、電極パッド６は、内部回路に供給される電源を補強するためのパッドとして用いることができる。
【００１６】
電極パッド４、５、６は、外部に設けられた電極端子とバンプやワイヤボンディングを用いて接続される。バンプとしては、例えば、Ｃｕピラーバンプ、Ａｕバンプ、半田バンプ、マイクロバンプ等を用いることができる。
【００１７】
図２は、本実施の形態にかかる半導体装置の他の例を示す上面図である。図２に示す半導体装置１'においても、内部回路領域３を囲むようにＩ／Ｏ回路領域２が配置されている。また、図２に示す半導体装置１'では、Ｉ／Ｏ回路領域２に、電極パッド９が一列になるように配置されている。このとき、各々の電極パッド９の一部は、Ｉ／Ｏ回路領域２からはみ出すように設けられている。例えば、電極パッド９は、Ｉ／Ｏ回路領域２と内部回路領域３とに渡って設けられている。
【００１８】
図３は、図１に示した半導体装置１の電極パッド４、５付近の拡大図である。図３に示すように、電極パッド４は、導体パターン１２（例えば、金属アルミニウム）の一部に開口部を設けることで形成することができる。換言すると、導体パターン１２のうち電極パッド４以外の部分には、導体パターン１２の上に絶縁膜が形成されている。導体パターン１２の長手方向端部の突出部にはビア１３が設けられている。電極パッド４は、Ｉ／Ｏ回路領域２に形成されているＩ／Ｏ回路とビア１３を介して電気的に接続されている。
【００１９】
同様に、電極パッド５は、導体パターン１１（例えば、金属アルミニウム）の一部に開口部を設けることで形成することができる。換言すると、導体パターン１１のうち電極パッド５以外の部分には、導体パターン１１の上に絶縁膜が形成されている。導体パターン１１の長手方向端部の突出部にはビア１４が設けられている。電極パッド５は、Ｉ／Ｏ回路領域２に形成されているＩ／Ｏ回路とビア１４を介して電気的に接続されている。電極パッド５は、Ｉ／Ｏ回路領域２と内部回路領域３とに渡って設けられている。
【００２０】
図４は、図３に示す半導体装置１のＡ−Ａ切断面における断面図である。図４に示すように、半導体装置は、基板２０と、コンタクト層ＣＬと、配線層ＭＬ１〜ＭＬ９と、ビア層ＶＬ１〜ＶＬ９と、電極パッド５とを有する。ここで、配線層ＭＬ１〜ＭＬ９とビア層ＶＬ１〜ＶＬ９は多層配線層を構成している。
【００２１】
基板２０には、例えばｐ型のシリコン単結晶を用いることができる。この基板２０の表面には、例えば溝型の分離部２１が形成されている。分離部２１は、基板２０の表面に形成された溝内に、酸化シリコン等の絶縁膜を埋め込むことで形成することができる。分離部２１に囲まれた領域には回路素子２２（第１の回路素子）、回路素子２３（第２の回路素子）が形成されている。回路素子２２は第１の回路領域１５に形成されている。第１の回路領域１５は内部回路領域３に含まれる領域である。また、回路素子２３は第２の回路領域１６に形成されている。第２の回路領域１６はＩ／Ｏ回路領域２に含まれる領域である。ここで、回路素子２３は回路素子２２よりも応力の影響を受けにくい回路素子であり、また、パッドとの相対位置が固定されているため、応力を受けた状態でも特性の問題ないことが評価できる回路となっている。
【００２２】
回路素子２２、２３は、例えば電界効果トランジスタ（ＦＥＴ：Field effect transistor）である。回路素子２２、２３は、基板２０の表面に形成されたソースおよびドレイン用の一対の半導体領域と、その一対の半導体領域間であって基板２０の表面上に形成されたゲート絶縁膜と、そのゲート絶縁膜上に形成されたゲート電極とを有している。
【００２３】
基板２０の表面には、コンタクト層ＣＬが形成されている。コンタクト層ＣＬは、基板２０の表面に形成された回路素子２２、２３と配線層ＭＬ１に形成された導体パターン２６とを接続するための層である。コンタクト層ＣＬは、プラグ２４と層間絶縁膜２５とを備える。プラグ２４は、層間絶縁膜２５に形成されたスルーホール内に導電部材を埋め込むことで形成することができる。プラグ２４を構成する導電部材には、例えばタングステンを用いることができる。また、プラグ２４と層間絶縁膜２５との間にバリアメタルを形成してもよい。バリアメタルには、例えば窒化チタン（ＴｉＮ）膜を用いることができる。配線層ＭＬ１に形成された導体パターン２６は、プラグ２４を介して回路素子２２、２３と電気的に接続される。
【００２４】
配線層ＭＬ１は、導体パターン２６と層間絶縁膜２７とを備える。導体パターン２６は、層間絶縁膜２７に形成された溝内に導電部材を埋め込むことで形成することができる。導体パターン２６を構成する導電部材には、例えば銅を用いることができる。また、導体パターン２６と層間絶縁膜２７との間にバリアメタルを形成してもよい。バリアメタルは、導電部材の銅の拡散を抑制する機能、導電部材と絶縁膜との密着性を向上させる機能を有する。バリアメタルには、例えば窒化タンタル（ＴａＮ）膜の上にタンタル（Ｔａ）膜を積層した膜を用いることができる。このとき、窒化タンタル膜は層間絶縁膜２７に接し、タンタル膜は導電部材に接している。
【００２５】
ビア層ＶＬ１は、配線層ＭＬ１に形成された導体パターンと配線層ＭＬ２に形成された導体パターンとを接続するための層である。ビア層ＶＬ１は、ビア２８と層間絶縁膜２９とを備える。ビア２８は、層間絶縁膜２９に形成されたスルーホール内に導電部材を埋め込むことで形成することができる。ビア２８を構成する導電部材には、例えばタングステンを用いることができる。また、ビア２８と層間絶縁膜２９との間にバリアメタルを形成してもよい。バリアメタルには、例えば窒化チタン（ＴｉＮ）膜を用いることができる。配線層ＭＬ２に形成された導体パターンは、ビア２８を介して配線層ＭＬ１に形成された導体パターンと接続される。
【００２６】
本実施の形態にかかる半導体装置では、上記のような複数の配線層ＭＬ１〜ＭＬ９と複数のビア層ＶＬ１〜ＶＬ９とを交互に積層している。そして、ビア層ＶＬ９の上には、電極パッド５を含む導体パターン１１と電源配線３１とを備えたＡｌ配線層が形成されており、Ａｌ配線層のうち開口部３５（電極パッド５）が形成されている部分以外は絶縁膜３２で覆われている。このとき、電源配線３１と配線層ＭＬ９の導体パターンは、ビア層ＶＬ９に形成されたビア３８を介して互いに電気的に接続されている。また、導体パターン１１と配線層ＭＬ９の導体パターンは、ビア層ＶＬ９に形成されたビア３９を介して互いに電気的に接続されている。
【００２７】
このような構成とすることで、電極パッド５と回路素子２３とを電気的に接続することができる。また、電源配線３１と回路素子２２とを電気的に接続することができる。例えば、本実施の形態にかかる半導体装置では、配線層ＭＬ１〜ＭＬ７を主に信号配線に用い、配線層ＭＬ８〜ＭＬ９を主に電源配線に用いてもよい。このように、回路素子２２、２３に近い配線層ＭＬ１〜ＭＬ７を主に信号配線に用い、膜厚が厚く抵抗の低い配線層ＭＬ８〜ＭＬ９を主に電源配線に用いることで、回路素子２２、２３へ効果的に給電を行うことができる。
【００２８】
そして、本実施の形態にかかる半導体装置では、複数の配線層ＭＬ１〜ＭＬ９のうちの最上位の配線層ＭＬ９（第１の配線層）の領域３６（つまり、電極パッド５を平面視した際に電極パッド５と第１の回路領域１５とが重なる領域）に層間絶縁膜３０を形成している。換言すると、本実施の形態にかかる半導体装置では、配線層ＭＬ９の領域３６に層間絶縁膜３０を形成すればよく、配線層ＭＬ９の領域３６以外の部分には導体パターンを形成してもよく、また層間絶縁膜を形成してもよい。なお、電極パッド５を平面視するとは、電極パッド５の主面の法線方向から電極パッド５を見ることを示している。
【００２９】
このように、最上位の配線層ＭＬ９の領域３６に層間絶縁膜３０を形成することで、電極パッド５に働く応力に起因して回路素子２２の特性が劣化することを抑制することができる。つまり、層間絶縁膜３０は応力緩和層として働く。
【００３０】
背景技術で説明したように、半導体装置の電気特性を検査する際、電極パッドには検査装置のプローブを接触させるため、電極パッドに大きな応力が働く。このプローブの接触に起因する応力は、半導体装置に形成された回路素子にダメージを与える場合がある。このため、電極パッドの下方に回路素子を配置しないなど、回路素子のレイアウトに制約を設ける必要があった。
【００３１】
しかしながら、近年、微細加工技術の進展により回路素子のサイズが低減し、これに伴いチップサイズの低減が進んでいる。一方、半導体装置の多機能化に伴い、半導体装置の電極パッドの数が増加している。よって、チップ面積に占める電極パッドの割合が増加しており、電極パッドの位置を考慮して回路素子のレイアウトに制約を設けると、チップサイズの低減が阻害されるという問題があった。
【００３２】
すなわち、チップサイズの低減はＭＯＳデバイスのサイズを低減させることで実現することができるが、電極パッドの数は半導体装置の多機能化により減少することはないため、電極パッドのサイズやピッチを低減することで電極パッドの密度を高める必要がある。しかしながら、電極パッドの高密度化を実現するためには、高価な検査装置やＰＫＧ基板が必要となるため、電極パッドの高密度化のスピードは、ＭＯＳデバイスのサイズ低減のスピードに追いついていない。このため、電極パッドのサイズに対して、Ｉ／Ｏ回路領域の面積が小さくなり、Ｉ／Ｏ回路領域から電極パッドがはみ出す構成となる。
【００３３】
ここで、電極パッドには検査装置のプローブからの大きな応力が働くため、電極パッドの下方に回路素子を配置しないなど、回路素子のレイアウトに制約を設ける必要があった。そして、電極パッドがＩ／Ｏ回路領域からはみ出している場合は、この制約はＩ／Ｏ回路領域以外の内部回路領域にも影響を与える。つまり、Ｉ／Ｏ回路領域の面積を削減したとしても、電極パッドの下方の内部回路領域には内部回路を設けることができない。このため、Ｉ／Ｏ回路領域として使用する領域は実質的には低減されず、チップサイズの低減が阻害されるという問題があった。
【００３４】
図５は、本実施の形態の比較例を説明するための断面図である。図５に示す断面図は、図４に示した断面図に対応しており、図４と同一の構成要素には２００番台の符号で示している。図５に示す比較例では、配線層ＭＬ９のうち、電極パッド２０５の直下の部分に導体パターン２３０を設けている。このように、電極パッド２０５の直下の配線層ＭＬ９に導体パターン２３０を設けると、電極パッド２０５に検査装置のプローブを接触させた際、電極パッド２０５に加わる応力が下の配線層ＭＬ１〜ＭＬ８やビア層ＶＬ１〜ＶＬ８や基板２２０に伝わる。
【００３５】
回路素子２２３はＩ／Ｏ回路を構成しているため比較的応力の影響を受けにくい。よって、回路素子２２３が形成されている第２の領域２１６は、電極パッド２０５を平面視した際に電極パッド２０５と重なる位置に配置することができる。Ｉ／Ｏ回路を構成している素子は、電極パッドとの相対位置が固定されているため、プロービングによる応力を受けた状態でも特性に問題がないことが評価できており、その点においても応力による懸念はない。
【００３６】
一方、回路素子２２２は内部回路を構成しているため比較的応力の影響を受けやすい。例えば、内部回路はＩ／Ｏ回路と比べて内部回路を構成する酸化膜（ゲート酸化膜）が薄いため駆動電圧が低い。よって、内部回路を構成するトランジスタは、印加される応力によってトランジスタ特性が変動する場合がある。このため、回路素子２２２が形成されている第１の領域２１５は、電極パッド２０５を平面視した際に電極パッド２０５と重ならないように配置する必要がある。つまり、第１の領域２１５が配置される内部回路領域２０３は、電極パッド２０５と重ならない位置とする必要がある。
【００３７】
よって、Ｉ／Ｏ回路領域２０２から電極パッド２０５がはみ出している場合、電極パッド２０５がはみ出している領域２３６に内部回路領域２０３を設けることができない。このため、電極パッド２０５がはみ出している領域２３６にはＩ／Ｏ回路以外の回路を配置することができないため、領域２３６はデッドスペースとなる。つまり、Ｉ／Ｏ回路領域２０２の面積を小さくしたとしても、電極パッド２０５がはみ出している領域２３６にはＩ／Ｏ回路以外の回路を配置することができないため、チップサイズを低減することができない。
【００３８】
そこで、本実施の形態にかかる半導体装置では、図４に示すように、複数の配線層ＭＬ１〜ＭＬ９のうちの最上位の配線層ＭＬ９の領域３６（つまり、電極パッド５を平面視した際に電極パッド５と第１の回路領域１５とが重なる領域）に層間絶縁膜３０を形成している。このように、最上位の配線層ＭＬ９の領域３６に層間絶縁膜３０を形成することで、電極パッド５に検査装置のプローブを接触させた際、電極パッド５に加わる応力が下の配線層ＭＬ１〜ＭＬ８やビア層ＶＬ１〜ＶＬ８や基板２０に伝わることを抑制することができる。このため、電極パッド５がはみ出している領域３６にＩ／Ｏ回路以外の回路（つまり、内部回路領域３）を配置することができ、領域３６を有効に活用することができるので、チップサイズを低減することができる。
【００３９】
例えば、領域３６には、コア回路（ロジック回路）、ＳＲＡＭ（Static Random Access Memory）、電源スイッチ等を配置することができる。なお、領域３６にアナログ回路（ＰＬＬ回路、レギュレータ回路等）を配置してもよいが、アナログ回路はトランジスタ特性に特に敏感であるため、アナログ回路は領域３６以外の内部回路領域３に配置することが好ましい。
【００４０】
次に、図１に示す内部回路領域３に形成されている電極パッド６について説明する。図６は、図１に示す半導体装置のＢ−Ｂ切断面における断面図である。図６に示すように、半導体装置は、基板２０と、コンタクト層ＣＬと、配線層ＭＬ１〜ＭＬ９と、ビア層ＶＬ１〜ＶＬ９と、電極パッド６とを有する。ここで、配線層ＭＬ１〜ＭＬ９とビア層ＶＬ１〜ＶＬ９は多層配線層を構成している。
【００４１】
基板２０には、例えばｐ型のシリコン単結晶を用いることができる。この基板２０の表面には、例えば溝型の分離部４１が形成されている。分離部４１は、基板２０の表面に形成された溝内に、酸化シリコン等の絶縁膜を埋め込むことで形成することができる。分離部４１に囲まれた領域には回路素子４２、４３が形成されている。回路素子４２、４３はそれぞれ第１の回路領域１７、１８に形成されている。第１の回路領域１７、１８は内部回路領域３（図１参照）に含まれる領域である。つまり、回路素子４２、４３は内部回路を構成している。
【００４２】
回路素子４２、４３は、例えば電界効果トランジスタ（ＦＥＴ）である。基板２０の表面には、コンタクト層ＣＬが形成されている。コンタクト層ＣＬは、基板２０の表面に形成された回路素子４２、４３と配線層ＭＬ１に形成された導体パターン４６とを接続するための層である。つまり、配線層ＭＬ１に形成された導体パターン４６は、プラグ４４を介して回路素子４２、４３と電気的に接続される。コンタクト層ＣＬは、プラグ４４と層間絶縁膜４５とを備える。なお、コンタクト層ＣＬは、図４で説明したコンタクト層ＣＬと同一の構成であるので、重複した説明は省略する。
【００４３】
配線層ＭＬ１は、導体パターン４６と層間絶縁膜４７とを備える。なお、配線層ＭＬ１についても、図４で説明した配線層ＭＬ１と同一の構成であるので、重複した説明は省略する。
【００４４】
ビア層ＶＬ１は、配線層ＭＬ１に形成された導体パターンと配線層ＭＬ２に形成された導体パターンとを接続するための層である。つまり、配線層ＭＬ２に形成された導体パターンは、ビア４８を介して配線層ＭＬ１に形成された導体パターンと接続される。ビア層ＶＬ１は、ビア４８と層間絶縁膜４９とを備える。なお、ビア層ＶＬ１についても、図４で説明したビア層ＶＬ１と同一の構成であるので、重複した説明は省略する。
【００４５】
図６に示す半導体装置においても、上記のような複数の配線層ＭＬ１〜ＭＬ９と複数のビア層ＶＬ１〜ＶＬ９とを交互に積層している。そして、ビア層ＶＬ９の上には、電極パッド６を含む導体パターン５３と電源配線５１とを備えたＡｌ配線層が形成されており、Ａｌ配線層のうち開口部５４（電極パッド６）が形成されている部分以外は絶縁膜５２で覆われている。このとき、電源配線５１と配線層ＭＬ９の導体パターンは、ビア層ＶＬ９に形成されたビア５８を介して互いに電気的に接続されている。また、導体パターン５３と配線層ＭＬ９の導体パターンは、ビア層ＶＬ９に形成されたビア５９を介して互いに電気的に接続されている。
【００４６】
このような構成とすることで、電極パッド６と回路素子４３とを電気的に接続することができる。また、電源配線５１と回路素子４２とを電気的に接続することができる。例えば、本実施の形態にかかる半導体装置では、配線層ＭＬ１〜ＭＬ７を主に信号配線に用い、配線層ＭＬ８〜ＭＬ９を主に電源配線に用いてもよい。このように、回路素子４２、４３に近い配線層ＭＬ１〜ＭＬ７を主に信号配線に用い、膜厚が厚く抵抗の低い配線層ＭＬ８〜ＭＬ９を主に電源配線に用いることで、回路素子４２、４３へ効果的に給電を行うことができる。
【００４７】
そして、本実施の形態にかかる半導体装置では、複数の配線層ＭＬ１〜ＭＬ９のうちの最上位の配線層ＭＬ９の領域５５（つまり、電極パッド６を平面視した際に電極パッド６と第１の回路領域１７とが重なる領域）に層間絶縁膜５６を形成している。換言すると、本実施の形態にかかる半導体装置では、配線層ＭＬ９の領域５５に層間絶縁膜５６を形成すればよく、配線層ＭＬ９の領域５５以外の部分には導体パターンを形成してもよく、また層間絶縁膜を形成してもよい。
【００４８】
このように、最上位の配線層ＭＬ９の領域５５に層間絶縁膜５６を形成することで、電極パッド６に働く応力に起因して回路素子４２の特性が劣化することを抑制することができる。つまり、層間絶縁膜５６は応力緩和層として働く。
【００４９】
特に、配線層ＭＬ９のうち電極パッド６と重なる部分の全てに層間絶縁膜５６を形成することで、電極パッド６の下のスペースを最も有効に活用することができる。
【００５０】
図７は、本実施の形態の比較例を説明するための断面図である。図７に示す断面図は、図６に示した断面図に対応しており、図６と同一の構成要素には２００番台の符号で示している。図７に示す比較例では、配線層ＭＬ９のうち、電極パッド２０６の直下の部分に導体パターン２５０を設けている。このように、電極パッド２０６の直下の配線層ＭＬ９に導体パターン２５０を設けると、電極パッド２０６に検査装置のプローブを接触させた際、電極パッド２０６に加わる応力が下の配線層ＭＬ１〜ＭＬ８やビア層ＶＬ１〜ＶＬ８や基板２２０に伝わる。
【００５１】
ここで、回路素子２４２、２４３は内部回路を構成しているため比較的応力の影響を受けやすい。つまり、内部回路を構成するトランジスタは、印加される応力によってトランジスタ特性が変動する場合がある。このため、回路素子２４２、２４３が形成されている第１の領域２１７、２１８は、電極パッド２０６を平面視した際に電極パッド２０６と重ならないように配置する必要がある。換言すると、電極パッド２０６が配置されている領域２５６には内部回路を構成する回路素子を配置することができない。このため、電極パッド２０６が配置されている領域２５６はデッドスペースとなる。
【００５２】
そこで、本実施の形態にかかる半導体装置では、複数の配線層ＭＬ１〜ＭＬ９のうちの最上位の配線層ＭＬ９の領域５５（つまり、電極パッド６を平面視した際に電極パッド６と第１の回路領域１７とが重なる領域）に層間絶縁膜５６を形成している。このように、最上位の配線層ＭＬ９の領域５５に層間絶縁膜５６を形成することで、電極パッド６に検査装置のプローブを接触させた際、電極パッド６に加わる応力が下の配線層ＭＬ１〜ＭＬ８やビア層ＶＬ１〜ＶＬ８や基板２０に伝わることを抑制することができる。このため、電極パッド６が配置されている領域５４に内部回路を構成する回路素子を配置することができ、領域５４を有効に活用することができるので、チップサイズを低減することができる。
【００５３】
例えば、領域５５には、コア回路（ロジック回路）、ＳＲＡＭ（Static Random Access Memory）、電源スイッチ等を配置することができる。なお、領域５５にアナログ回路（ＰＬＬ回路、レギュレータ回路等）を配置してもよいが、アナログ回路はトランジスタ特性に特に敏感であるため、アナログ回路は領域５５以外の内部回路領域３に配置することが好ましい。
【００５４】
以上で説明した本実施の形態によれば、チップサイズの低減を実現できる半導体装置および半導体装置の製造方法を提供することができる。
【００５５】
＜実施の形態２＞
次に、実施の形態２について説明する。本実施の形態にかかる半導体装置では、電極パッドにプロービング領域と外部電極接続領域とを設けている。これ以外は実施の形態１にかかる半導体装置と同様であるので、同一の構成要素には同一の符号を付し、重複した説明は適宜省略する。
【００５６】
図８は、本実施の形態にかかる半導体装置が備える電極パッドを示す上面図である。図８に示すように、電極パッド７０は、導体パターン１１（例えば、金属アルミニウム）の一部に開口部を設けることで形成することができる。換言すると、導体パターン１１のうち電極パッド７０以外の部分には、導体パターン１１の上に絶縁膜が形成されている。導体パターン１１の長手方向端部の突出部にはビア１４が設けられている。
【００５７】
また、電極パッド７０は、外部電極接続領域７１とプロービング領域７２とを有する。外部電極接続領域７１は、外部に設けられた電極端子とバンプやワイヤボンディングを用いて接続される領域である。また、プロービング領域７２は、検査装置のプローブと接触する領域である。プロービング領域７２は、検査装置のプローブと接触する領域であるため、外部電極接続領域７１よりも大きい応力が印加される。
【００５８】
図８では、外部電極接続領域７１の一部とプロービング領域７２の一部とが互いに重なるように設けられているが、外部電極接続領域７１とプロービング領域７２は互いに重ならないように設けてもよい。なお、電極パッド７０の面積を低減させることを考慮すると、外部電極接続領域７１の一部とプロービング領域７２の一部とが互いに重なるように設けることが好ましい。
【００５９】
図９は、本実施の形態にかかる半導体装置の断面図である。図９に示す断面図は図４に示した断面図に対応しており、電極パッド７０がＩ／Ｏ回路領域２と内部回路領域３とに渡って形成されている。なお、図４に示した断面図と同一の構成要素には同一の符号を付している。
【００６０】
図９に示すように、半導体装置は、基板２０と、コンタクト層ＣＬと、配線層ＭＬ１〜ＭＬ９と、ビア層ＶＬ１〜ＶＬ９と、電極パッド７０とを有する。ここで、配線層ＭＬ１〜ＭＬ９とビア層ＶＬ１〜ＶＬ９は多層配線層を構成している。
【００６１】
基板２０には、例えばｐ型のシリコン単結晶を用いることができる。この基板２０の表面には、例えば溝型の分離部２１が形成されている。分離部２１は、基板２０の表面に形成された溝内に、酸化シリコン等の絶縁膜を埋め込むことで形成することができる。分離部２１に囲まれた領域には回路素子２２、２３が形成されている。回路素子２２は第１の回路領域１５に形成されている。第１の回路領域１５は内部回路領域３に含まれる領域である。また、回路素子２３は第２の回路領域１６に形成されている。第２の回路領域１６はＩ／Ｏ回路領域２に含まれる領域である。
【００６２】
回路素子２２、２３は、例えば電界効果トランジスタ（ＦＥＴ）である。基板２０の表面には、コンタクト層ＣＬが形成されている。コンタクト層ＣＬは、基板２０の表面に形成された回路素子２２、２３と配線層ＭＬ１に形成された導体パターン２６とを接続するための層である。つまり、配線層ＭＬ１に形成された導体パターン２６は、プラグ２４を介して回路素子２２、２３と電気的に接続される。コンタクト層ＣＬは、プラグ２４と層間絶縁膜２５とを備える。なお、コンタクト層ＣＬは、図４で説明したコンタクト層ＣＬと同一の構成であるので、重複した説明は省略する。
【００６３】
配線層ＭＬ１は、導体パターン２６と層間絶縁膜２７とを備える。なお、配線層ＭＬ１についても、図４で説明した配線層ＭＬ１と同一の構成であるので、重複した説明は省略する。
【００６４】
ビア層ＶＬ１は、配線層ＭＬ１に形成された導体パターンと配線層ＭＬ２に形成された導体パターンとを接続するための層である。つまり、配線層ＭＬ２に形成された導体パターンは、ビア２８を介して配線層ＭＬ１に形成された導体パターンと接続される。ビア層ＶＬ１は、ビア２８と層間絶縁膜２９とを備える。なお、ビア層ＶＬ１についても、図４で説明したビア層ＶＬ１と同一の構成であるので、重複した説明は省略する。
【００６５】
図９に示す半導体装置においても、上記のような複数の配線層ＭＬ１〜ＭＬ９と複数のビア層ＶＬ１〜ＶＬ９とを交互に積層している。そして、ビア層ＶＬ９の上には、電極パッド７０を含む導体パターン１１と電源配線３１とを備えたＡｌ配線層が形成されており、Ａｌ配線層のうち開口部（電極パッド７０）が形成されている部分以外は絶縁膜３２で覆われている。このとき、電源配線３１と配線層ＭＬ９の導体パターン７６は、ビア層ＶＬ９に形成されたビア３８を介して互いに電気的に接続されている。また、導体パターン１１と配線層ＭＬ９の導体パターンは、ビア層ＶＬ９に形成されたビア３９を介して互いに電気的に接続されている。
【００６６】
このような構成とすることで、電極パッド７０と回路素子２３とを電気的に接続することができる。また、電源配線３１と回路素子２２とを電気的に接続することができる。例えば、本実施の形態にかかる半導体装置では、配線層ＭＬ１〜ＭＬ７を主に信号配線に用い、配線層ＭＬ８〜ＭＬ９を主に電源配線に用いてもよい。このように、回路素子２２、２３に近い配線層ＭＬ１〜ＭＬ７を主に信号配線に用い、膜厚が厚く抵抗の低い配線層ＭＬ８〜ＭＬ９を主に電源配線に用いることで、回路素子２２、２３へ効果的に給電を行うことができる。
【００６７】
また、本実施の形態にかかる半導体装置が備える電極パッド７０は、外部に設けられた電極端子とバンプやワイヤボンディングを用いて接続される外部電極接続領域７１と、検査装置のプローブと接触するプロービング領域７２とを有する。プロービング領域７２は、検査装置のプローブと接触する領域であるため、外部電極接続領域７１よりも大きい応力が印加される。
【００６８】
そこで、本実施の形態にかかる半導体装置では、複数の配線層ＭＬ１〜ＭＬ９のうちの最上位の配線層ＭＬ９の領域７３（電極パッド７０を平面視した際に電極パッド７０のプロービング領域７２と第１の回路領域１５とが重なる領域）に層間絶縁膜７５を形成している。このように、最上位の配線層ＭＬ９の領域７３に層間絶縁膜７５を形成することで、プロービング領域７２に働く応力に起因して回路素子２２の特性が劣化することを抑制することができる。つまり、層間絶縁膜７５は応力緩和層として働く。また、電極パッド７０のプロービング領域７３にＩ／Ｏ回路以外の回路（つまり、内部回路領域３）を配置することができ、領域７３を有効に活用することができるので、チップサイズを低減することができる。
【００６９】
例えば、図５に示す比較例では、電極パッド２０５の下には、応力の影響を受けにくいＩ／Ｏ回路のみを配置することができ、コア回路（ロジック回路）、ＳＲＡＭ、電源スイッチ、アナログ回路は配置することができなかった。これに対して本実施の形態にかかる半導体装置では、最上位の配線層ＭＬ９の領域７３に層間絶縁膜７５を形成している。このため、比較的応力の影響を受けやすいコア回路（ロジック回路）、ＳＲＡＭ、電源スイッチを領域７３に配置することができる。なお、電極パッド７０の外部電極接続領域７１のうちプロービング領域７３と重ならない領域７４は、プローブによる応力の影響を受けにくい領域である。よって、領域７４には、コア回路（ロジック回路）、ＳＲＡＭ、電源スイッチに加えて、トランジスタ特性に敏感なアナログ回路（ＰＬＬ回路、レギュレータ回路等）を配置することができる。
【００７０】
図９に示す半導体装置では、プロービング領域７２以外の領域と第１の回路領域１５とが重なる領域７４の配線層ＭＬ９に導体パターン７６（第１の導体パターン）が形成されている。また、外部電極接続領域７１とプロービング領域７２とに渡って配線層ＭＬ８の導体パターン７７（第２の導体パターン）が形成されている。ここで、電源配線３１から供給される電源は、配線層ＭＬ９の導体パターン７６および配線層ＭＬ８の導体パターン７７を経由して回路素子２２に供給されるので、配線層ＭＬ９の導体パターン７６をプロービング領域７２の端部まで設けることで、配線層ＭＬ８〜ＭＬ９の電気抵抗を低減することができる。
【００７１】
図１０、図１１は、本実施の形態にかかる半導体装置の上面図である。図１０、図１１では、電極パッドが形成されている領域７０、プロービング領域７２、配線層ＭＬ９の導体パターン７６、および配線層ＭＬ８の導体パターン７７の位置関係を示しており、これ以外の構成要素については省略している。図１０は、図１に示した半導体装置の紙面左側に設けられている電極パッド付近を示している。また、図１１は、図１に示した半導体装置の紙面下側に設けられている電極パッド付近を示している。
【００７２】
半導体装置のＩ／Ｏ回路領域２には、半導体装置の周囲の辺と平行に周回する電源幹線（不図示）が配置されている。しかし、内部回路領域３では、電源幹線として、配線層ＭＬ９の導体パターン７６が紙面上下方向に、配線層ＭＬ８の導体パターン７７が紙面左右方向に設けられている。このとき、図１０に示す電極パッド付近では、配線層ＭＬ８の導体パターン７７がプロービング領域７２にも形成されている。一方、配線層ＭＬ９の導体パターン７６は、プロービング領域７２の端部まで形成されている（つまり、導体パターン７６はプロービング領域７２には形成されていない）。また、図１１に示す電極パッド付近では、配線層ＭＬ８の導体パターン７７がプロービング領域７２にも形成されている。一方、配線層ＭＬ９の導体パターン７６は、プロービング領域７２の端部まで形成されている。
【００７３】
このとき、電極パッド７０のプロービング領域７２をＩ／Ｏ回路領域２側に形成し、外部電極接続領域７１を内部回路領域３側に形成することで、プロービング領域７２と内部回路領域３とが重なる部分を小さくすることができ、内部回路領域３の端部近傍まで配線層ＭＬ９の導体パターン７６を設けることができる。このような構成とすることで、配線層ＭＬ８〜ＭＬ９の電気抵抗を低減することができる。
【００７４】
ここで、図１０に示す場合は、配線層ＭＬ８の導体パターン７７が紙面左右方向に形成されている。つまり、Ｉ／Ｏ回路領域２の長手方向（紙面上下方向）に対して垂直な方向に配線層ＭＬ８の導体パターン７７が形成されている。よって、プロービング領域７２の下に配置されている回路素子は多くの導体パターン７７から給電される。一方、図１１に示す場合は、Ｉ／Ｏ回路領域２の長手方向（紙面左右方向）と平行な方向に配線層ＭＬ８の導体パターン７７が形成されている。よって、プロービング領域７２の下に配置されている回路素子は少ない導体パターン７７から給電される。よって、図１１に示す場合の方が図１０に示す場合よりも、配線層ＭＬ９の導体パターン７６をプロービング領域７２の端部まで設けることによる給電性能向上の効果が大きいといえる。
【００７５】
次に、電極パッドが内部回路領域に形成されている場合について説明する。図１２は、本実施の形態にかかる半導体装置の断面図である。図１２に示す断面図は図６に示した断面図に対応しており、電極パッド８０が内部回路領域３に形成されている。なお、図６に示した断面図と同一の構成要素には同一の符号を付している。
【００７６】
図１２に示すように、半導体装置は、基板２０と、コンタクト層ＣＬと、配線層ＭＬ１〜ＭＬ９と、ビア層ＶＬ１〜ＶＬ９と、電極パッド８０とを有する。ここで、配線層ＭＬ１〜ＭＬ９とビア層ＶＬ１〜ＶＬ９は多層配線層を構成している。
【００７７】
基板２０には、例えばｐ型のシリコン単結晶を用いることができる。この基板２０の表面には、例えば溝型の分離部４１が形成されている。分離部４１は、基板２０の表面に形成された溝内に、酸化シリコン等の絶縁膜を埋め込むことで形成することができる。分離部４１に囲まれた領域には回路素子４２、４３が形成されている。回路素子４２、４３はそれぞれ第１の回路領域１７、１８に形成されている。第１の回路領域１７、１８は内部回路領域３（図１参照）に含まれる領域である。つまり、回路素子４２、４３は内部回路を構成している。
【００７８】
回路素子４２、４３は、例えば電界効果トランジスタ（ＦＥＴ）である。基板２０の表面には、コンタクト層ＣＬが形成されている。コンタクト層ＣＬは、基板２０の表面に形成された回路素子４２、４３と配線層ＭＬ１に形成された導体パターン４６とを接続するための層である。つまり、配線層ＭＬ１に形成された導体パターン４６は、プラグ４４を介して回路素子４２、４３と電気的に接続される。コンタクト層ＣＬは、プラグ４４と層間絶縁膜４５とを備える。なお、コンタクト層ＣＬは、図６で説明したコンタクト層ＣＬと同一の構成であるので、重複した説明は省略する。
【００７９】
配線層ＭＬ１は、導体パターン４６と層間絶縁膜４７とを備える。なお、配線層ＭＬ１についても、図６で説明した配線層ＭＬ１と同一の構成であるので、重複した説明は省略する。
【００８０】
ビア層ＶＬ１は、配線層ＭＬ１に形成された導体パターンと配線層ＭＬ２に形成された導体パターンとを接続するための層である。つまり、配線層ＭＬ２に形成された導体パターンは、ビア４８を介して配線層ＭＬ１に形成された導体パターンと接続される。ビア層ＶＬ１は、ビア４８と層間絶縁膜４９とを備える。なお、ビア層ＶＬ１についても、図６で説明したビア層ＶＬ１と同一の構成であるので、重複した説明は省略する。
【００８１】
図１２に示す半導体装置においても、上記のような複数の配線層ＭＬ１〜ＭＬ９と複数のビア層ＶＬ１〜ＶＬ９とを交互に積層している。そして、ビア層ＶＬ９の上には、電極パッド６を含む導体パターン５３と電源配線５１とを備えたＡｌ配線層が形成されており、Ａｌ配線層のうち開口部（電極パッド８０）が形成されている部分以外は絶縁膜５２で覆われている。このとき、電源配線５１と配線層ＭＬ９の導体パターンは、ビア層ＶＬ９に形成されたビア５８を介して互いに電気的に接続されている。また、導体パターン５３と配線層ＭＬ９の導体パターンは、ビア層ＶＬ９に形成されたビア５９を介して互いに電気的に接続されている。
【００８２】
このような構成とすることで、電極パッド８０と回路素子４３とを電気的に接続することができる。また、電源配線５１と回路素子４２とを電気的に接続することができる。例えば、本実施の形態にかかる半導体装置では、配線層ＭＬ１〜ＭＬ７を主に信号配線に用い、配線層ＭＬ８〜ＭＬ９を主に電源配線に用いてもよい。このように、回路素子４２、４３に近い配線層ＭＬ１〜ＭＬ７を主に信号配線に用い、膜厚が厚く抵抗の低い配線層ＭＬ８〜ＭＬ９を主に電源配線に用いることで、回路素子４２、４３へ効果的に給電を行うことができる。
【００８３】
また、本実施の形態にかかる半導体装置が備える電極パッド８０は、外部に設けられた電極端子とバンプやワイヤボンディングを用いて接続される外部電極接続領域８１と、検査装置のプローブと接触するプロービング領域８２とを有する。プロービング領域８２は、検査装置のプローブと接触する領域であるため、外部電極接続領域８１よりも大きい応力が印加される。
【００８４】
そこで、本実施の形態にかかる半導体装置では、複数の配線層ＭＬ１〜ＭＬ９のうちの最上位の配線層ＭＬ９の領域８３（電極パッド８０を平面視した際に電極パッド８０のプロービング領域８２と第１の回路領域１７とが重なる領域）に層間絶縁膜８５を形成している。このように、最上位の配線層ＭＬ９の領域８３に層間絶縁膜８５を形成することで、プロービング領域８２に働く応力に起因して回路素子４２の特性が劣化することを抑制することができる。つまり、層間絶縁膜８５は応力緩和層として働く。また、電極パッド８０のプロービング領域８３に内部回路を配置することができ、領域８３を有効に活用することができるので、チップサイズを低減することができる。
【００８５】
例えば、図７に示す比較例では、電極パッド２０６の下には、コア回路（ロジック回路）、ＳＲＡＭ、電源スイッチ、アナログ回路は配置することができなかった。これに対して本実施の形態にかかる半導体装置では、最上位の配線層ＭＬ９の領域８３に層間絶縁膜８５を形成している。このため、比較的応力の影響を受けやすいコア回路（ロジック回路）、ＳＲＡＭ、電源スイッチを領域８３に配置することができる。なお、電極パッド８０の外部電極接続領域８１のうちプロービング領域８３と重ならない領域８４は、プローブによる応力の影響を受けにくい領域である。よって、領域８４には、コア回路（ロジック回路）、ＳＲＡＭ、電源スイッチに加えて、トランジスタ特性に敏感なアナログ回路（ＰＬＬ回路、レギュレータ回路等）を配置することができる。
【００８６】
特に、配線層ＭＬ９のうちプロービング領域８２と重なる部分の全てに層間絶縁膜８５を形成することで、電極パッド８０の下のスペースを最も有効に活用することができる。
【００８７】
また、図１２に示す半導体装置では、プロービング領域８２以外の領域と第１の回路領域１７とが重なる領域８４の配線層ＭＬ９に導体パターン８６が形成されている。また、外部電極接続領域８１とプロービング領域８２とに渡って配線層ＭＬ８の導体パターン８７が形成されている。ここで、電源配線５１から供給される電源は、電源配線である配線層ＭＬ８〜ＭＬ９を経由して回路素子４２に供給されるので、配線層ＭＬ９の導体パターン８６をプロービング領域８２の端部まで設けることで、配線層ＭＬ８〜ＭＬ９の電気抵抗を低減することができる。
【００８８】
図１３は、本実施の形態にかかる半導体装置が備える電極パッドの一例を示す上面図である。図１３に示すように、電極パッド７０は、導体パターン１１（例えば、金属アルミニウム）の一部に開口部を設けることで形成することができる。換言すると、導体パターン１１のうち電極パッド７０以外の部分には、導体パターン１１の上に絶縁膜が形成されている。導体パターン１１の長手方向端部の突出部にはビア１４が設けられている。
【００８９】
電極パッド７０は、外部電極接続領域７１とプロービング領域７２とを有する。電極パッド７０の周囲のプロービング領域７２に対応した箇所には突出部９１、９２が形成されている。つまり、電極パッド７０の長手方向と平行な辺に突出部９１、９２が形成されている。突出部９１は、プロービング領域７２の外部電極接続領域７１側の端部に対応した位置に設けられており、突出部９２は、プロービング領域７２の中心部に対応した位置に設けられている。このように、電極パッド７０に突出部９１、９２を設けることで、電極パッド７０におけるプロービング領域７２の位置が明確になり、検査装置のプローブを電極パッド７０のプロービング領域７２に正確に接触させることができる。
【００９０】
なお、図１３に示す電極パッド７０は、プロービング領域７２の両側の辺に合計４つの突出部９１、９２を備えるが、突出部９１、９２は、プロービング領域７２の片側の辺にのみ設けてもよく、この場合は合計２つの突出部９１、９２を備える構成となる。
【００９１】
また、図１４に示すように、プロービング領域７２における電極パッド７０の幅９３（電極パッド７０の長手方向と垂直な方向の長さ）が、外部電極接続領域７１における電極パッド７０の幅９４よりも短くなるようにしてもよい。このように、電極パッド７０の幅を外部電極接続領域７１とプロービング領域７２とで異なるようにすることで、プロービング領域７２の位置を容易に認識できるようになる。なお、本実施の形態では、プロービング領域７２における電極パッド７０の幅９３が、外部電極接続領域７１における電極パッド７０の幅９４よりも長くなるようにしてもよい。
【００９２】
以上で説明した本実施の形態によれば、チップサイズの低減を実現できる半導体装置および半導体装置の製造方法を提供することができる。
【００９３】
以上で説明した本実施の形態では、一例として、電極パッド下のプロービング領域以外に電源配線を配置し、電極パッド下のプロービング領域を含む領域に内部回路を配置する場合について説明した。ここで、内部回路としては、ロジック回路やＳＲＡＭ等などの能動素子に限らず、デカップリングキャパシタンス等の受動素子を形成してもよい。また、配線層ＭＬ９、ＭＬ８についても電源配線のみならず信号配線領域として用いることもできる。また、配線層ＭＬ１〜ＭＬ９にメタルを用いて能動素子を形成してもよく、ＭＯＭ（Metal-Oxide-Metal）キャパシタンスやインダクタンスの領域として用いてもよい。
【００９４】
＜実施の形態３＞
次に、実施の形態３について説明する。本実施の形態にかかる半導体装置では、複数の配線層のうちの一層のみに電源配線を形成している点が実施の形態２と異なる。これ以外は実施の形態２にかかる半導体装置と同様であるので、同一の構成要素には同一の符号を付し、重複した説明は適宜省略する。
【００９５】
図１５は、本実施の形態にかかる半導体装置の断面図である。図１５に示す断面図は図９に示した断面図に対応しており、電極パッド１１０がＩ／Ｏ回路領域２と内部回路領域３とに渡って形成されている。なお、図９に示した断面図と同一の構成要素には同一の符号を付している。
【００９６】
図１５に示すように、半導体装置は、基板２０と、コンタクト層ＣＬと、配線層ＭＬ１〜ＭＬ８と、ビア層ＶＬ１〜ＶＬ８と、電極パッド１１０とを有する。ここで、配線層ＭＬ１〜ＭＬ８とビア層ＶＬ１〜ＶＬ８は多層配線層を構成している。
【００９７】
基板２０には、例えばｐ型のシリコン単結晶を用いることができる。この基板２０の表面には、例えば溝型の分離部２１が形成されている。分離部２１は、基板２０の表面に形成された溝内に、酸化シリコン等の絶縁膜を埋め込むことで形成することができる。分離部２１に囲まれた領域には回路素子２２、２３が形成されている。回路素子２２は第１の回路領域１５に形成されている。第１の回路領域１５は内部回路領域３に含まれる領域である。また、回路素子２３は第２の回路領域１６に形成されている。第２の回路領域１６はＩ／Ｏ回路領域２に含まれる領域である。
【００９８】
回路素子２２、２３は、例えば電界効果トランジスタ（ＦＥＴ）である。基板２０の表面には、コンタクト層ＣＬが形成されている。コンタクト層ＣＬは、基板２０の表面に形成された回路素子２２、２３と配線層ＭＬ１に形成された導体パターン２６とを接続するための層である。つまり、配線層ＭＬ１に形成された導体パターン２６は、プラグ２４を介して回路素子２２、２３と電気的に接続される。コンタクト層ＣＬは、プラグ２４と層間絶縁膜２５とを備える。なお、コンタクト層ＣＬは、図９で説明したコンタクト層ＣＬと同一の構成であるので、重複した説明は省略する。
【００９９】
配線層ＭＬ１は、導体パターン２６と層間絶縁膜２７とを備える。なお、配線層ＭＬ１についても、図９で説明した配線層ＭＬ１と同一の構成であるので、重複した説明は省略する。
【０１００】
ビア層ＶＬ１は、配線層ＭＬ１に形成された導体パターンと配線層ＭＬ２に形成された導体パターンとを接続するための層である。つまり、配線層ＭＬ２に形成された導体パターンは、ビア２８を介して配線層ＭＬ１に形成された導体パターンと接続される。ビア層ＶＬ１は、ビア２８と層間絶縁膜２９とを備える。なお、ビア層ＶＬ１についても、図９で説明したビア層ＶＬ１と同一の構成であるので、重複した説明は省略する。
【０１０１】
図１５に示す半導体装置においても、上記のような複数の配線層ＭＬ１〜ＭＬ８と複数のビア層ＶＬ１〜ＶＬ８とを交互に積層している。そして、ビア層ＶＬ８の上には、電極パッド１１０を含む導体パターン１１と電源配線３１とを備えたＡｌ配線層が形成されており、Ａｌ配線層のうち開口部（電極パッド１１０）が形成されている部分以外は絶縁膜３２で覆われている。このとき、電源配線３１と配線層ＭＬ８の導体パターン１１６は、ビア層ＶＬ８に形成されたビア３８を介して互いに電気的に接続されている。また、導体パターン１１と配線層ＭＬ８の導体パターンは、ビア層ＶＬ８に形成されたビア３９を介して互いに電気的に接続されている。
【０１０２】
このような構成とすることで、電極パッド１１０と回路素子２３とを電気的に接続することができる。また、電源配線３１と回路素子２２とを電気的に接続することができる。例えば、本実施の形態にかかる半導体装置では、配線層ＭＬ１〜ＭＬ７を主に信号配線に用い、配線層ＭＬ８を主に電源配線に用いる。このように、回路素子２２、２３に近い配線層ＭＬ１〜ＭＬ７を主に信号配線に用い、膜厚が厚く抵抗の低い配線層ＭＬ８を主に電源配線に用いることで、回路素子２２、２３へ効果的に給電を行うことができる。
【０１０３】
また、本実施の形態にかかる半導体装置が備える電極パッド１１０は、外部に設けられた電極端子とバンプやワイヤボンディングを用いて接続される外部電極接続領域１１１と、検査装置のプローブと接触するプロービング領域１１２とを有する。プロービング領域１１２は、検査装置のプローブと接触する領域であるため、外部電極接続領域１１１よりも大きい応力が印加される。
【０１０４】
そこで、本実施の形態にかかる半導体装置では、複数の配線層ＭＬ１〜ＭＬ８のうちの最上位の配線層ＭＬ８の領域１１３（電極パッド１１０を平面視した際に電極パッド１１０のプロービング領域１１２と第１の回路領域１５とが重なる領域）に層間絶縁膜１１５を形成している。このように、最上位の配線層ＭＬ８の領域１１３に層間絶縁膜１１５を形成することで、プロービング領域１１２に働く応力に起因して回路素子２２の特性が劣化することを抑制することができる。つまり、層間絶縁膜１１５は応力緩和層として働く。また、電極パッド１１０のプロービング領域１１３にＩ／Ｏ回路以外の回路（つまり、内部回路領域３）を配置することができ、領域１１３を有効に活用することができるので、チップサイズを低減することができる。
【０１０５】
図１６、図１７は、本実施の形態にかかる半導体装置の上面図である。図１６、図１７では、電極パッドが形成されている領域１１０、プロービング領域１１２、配線層ＭＬ８の導体パターン１１６の位置関係を示しており、これ以外の構成要素については省略している。図１６は、図１に示した半導体装置の紙面左側に設けられている電極パッド付近を示している。また、図１７は、図１に示した半導体装置の紙面下側に設けられている電極パッド付近を示している。
【０１０６】
半導体装置のＩ／Ｏ回路領域２には、半導体装置の周囲の辺と平行に周回する電源幹線（不図示）が配置されている。内部回路領域３では、電源幹線として、配線層ＭＬ８の導体パターン１１６が紙面左右方向に設けられている。このとき、図１６に示す電極パッド付近では、配線層ＭＬ８の導体パターン１１６がプロービング領域１１２の端部まで形成されている。また、図１７に示す電極パッド付近では、配線層ＭＬ８の導体パターン１１６がプロービング領域１１２の端部まで形成されている。
【０１０７】
このとき、電極パッド１１０のプロービング領域１１２をＩ／Ｏ回路領域２側に形成し、外部電極接続領域１１１を内部回路領域３側に形成することで、プロービング領域１１２と内部回路領域３とが重なる部分を小さくすることができ、内部回路領域３の端部近傍まで配線層ＭＬ８の導体パターン１１６を設けることができる。よって、最上位の配線層ＭＬ８のみを電源配線として用いた場合であっても、電極パッド１１０の下に配置された回路素子２２に十分な電力を供給することができる。
【０１０８】
なお、本実施の形態では電極パッドがＩ／Ｏ回路領域２と内部回路領域３とに渡って形成されている場合について説明したが、電極パッドが内部回路領域に形成されている場合（つまり、図１の電極パッド６の場合）についても同様に適用することができる。
【０１０９】
＜実施の形態４＞
次に、実施の形態４について説明する。本実施の形態にかかる半導体装置では、実施の形態３で説明した半導体装置が備える回路素子として電源スイッチ回路を備える場合について説明する。なお、実施の形態３にかかる半導体装置と同一の構成要素には同一の符号を付し、重複した説明は適宜省略する。
【０１１０】
図１８は、本実施の形態にかかる半導体装置の断面図である。図１８に示す断面図は図１５に示した断面図に対応しており、電極パッド１１０がＩ／Ｏ回路領域２と内部回路領域３とに渡って形成されている。
【０１１１】
図１８に示すように、半導体装置は、基板２０と、コンタクト層ＣＬと、配線層ＭＬ１〜ＭＬ８と、ビア層ＶＬ１〜ＶＬ８と、電極パッド１１０とを有する。ここで、配線層ＭＬ１〜ＭＬ８とビア層ＶＬ１〜ＶＬ８は多層配線層を構成している。
【０１１２】
基板２０には、例えばｐ型のシリコン単結晶を用いることができる。この基板２０の表面には、例えば溝型の分離部２１が形成されている。分離部２１は、基板２０の表面に形成された溝内に、酸化シリコン等の絶縁膜を埋め込むことで形成することができる。分離部２１に囲まれた領域には電源スイッチ回路（例えば、ＮＭＯＳトランジスタ）１２１と回路素子２３が形成されている。電源スイッチ回路１２１は第１の回路領域１５に形成されている。第１の回路領域１５は内部回路領域３に含まれる領域である。また、回路素子２３は第２の回路領域１６に形成されている。第２の回路領域１６はＩ／Ｏ回路領域２に含まれる領域である。
【０１１３】
基板２０の表面には、コンタクト層ＣＬが形成されている。コンタクト層ＣＬは、基板２０の表面に形成された電源スイッチ回路１２１および回路素子２３と、配線層ＭＬ１に形成された導体パターン２６と、を接続するための層である。つまり、配線層ＭＬ１に形成された導体パターン２６は、プラグ２４を介して電源スイッチ回路１２１および回路素子２３と電気的に接続される。コンタクト層ＣＬは、プラグ２４と層間絶縁膜２５とを備える。なお、コンタクト層ＣＬは、図１５で説明したコンタクト層ＣＬと同一の構成であるので、重複した説明は省略する。
【０１１４】
配線層ＭＬ１は、導体パターン２６と層間絶縁膜２７とを備える。なお、配線層ＭＬ１についても、図１５で説明した配線層ＭＬ１と同一の構成であるので、重複した説明は省略する。
【０１１５】
ビア層ＶＬ１は、配線層ＭＬ１に形成された導体パターンと配線層ＭＬ２に形成された導体パターンとを接続するための層である。つまり、配線層ＭＬ２に形成された導体パターンは、ビア２８を介して配線層ＭＬ１に形成された導体パターンと接続される。ビア層ＶＬ１は、ビア２８と層間絶縁膜２９とを備える。なお、ビア層ＶＬ１についても、図１５で説明したビア層ＶＬ１と同一の構成であるので、重複した説明は省略する。
【０１１６】
図１８に示す半導体装置においても、上記のような複数の配線層ＭＬ１〜ＭＬ８と複数のビア層ＶＬ１〜ＶＬ８とを交互に積層している。そして、ビア層ＶＬ８の上には、電極パッド１１０を含む導体パターン１１と電源配線（ＶＳＳ）１２２とを備えたＡｌ配線層が形成されており、Ａｌ配線層のうち開口部（電極パッド１１０）が形成されている部分以外は絶縁膜３２で覆われている。このとき、電源配線（ＶＳＳ）１２２と配線層ＭＬ８の導体パターン１２７は、ビア層ＶＬ８に形成されたビア１３８を介して互いに電気的に接続されている。また、導体パターン１１と配線層ＭＬ８の導体パターンは、ビア層ＶＬ８に形成されたビア３９を介して互いに電気的に接続されている。
【０１１７】
このような構成とすることで、電極パッド１１０と回路素子２３とを電気的に接続することができる。また、電源配線（ＶＳＳ）１２２と電源スイッチ回路１２１とを電気的に接続することができる。
【０１１８】
また、本実施の形態にかかる半導体装置が備える電極パッド１１０は、外部に設けられた電極端子とバンプやワイヤボンディングを用いて接続される外部電極接続領域１１１と、検査装置のプローブと接触するプロービング領域１１２とを有する。プロービング領域１１２は、検査装置のプローブと接触する領域であるため、外部電極接続領域１１１よりも大きい応力が印加される。
【０１１９】
そこで、本実施の形態にかかる半導体装置では、複数の配線層ＭＬ１〜ＭＬ８のうちの最上位の配線層ＭＬ８の領域１１３（電極パッド１１０を平面視した際に電極パッド１１０のプロービング領域１１２と第１の回路領域１５とが重なる領域）に層間絶縁膜１１５を形成している。このように、最上位の配線層ＭＬ８の領域１１３に層間絶縁膜１１５を形成することで、プロービング領域１１２に働く応力に起因して電源スイッチ回路１２１の特性が劣化することを抑制することができる。つまり、層間絶縁膜１１５は応力緩和層として働く。また、電極パッド１１０のプロービング領域１１３にＩ／Ｏ回路以外の回路（つまり、内部回路領域３）を配置することができ、領域１１３を有効に活用することができるので、チップサイズを低減することができる。
【０１２０】
また、本実施の形態にかかる半導体装置では、電源スイッチ回路１２１を用いて、グランド側の電源配線（ＶＳＳ）１２２と配線層ＭＬ７の電源ノードＶＳＳＭ（１３３、１３４）との接続を切り替えている。ここで、配線層ＭＬ７の電源ノードＶＳＳＭ（１３３、１３４）は配線層ＭＬ８のＶＳＳＭ電源幹線と接続されている（詳細については後述する）。配線層ＭＬ８のＶＳＳＭ電源幹線は、内部回路領域３の各回路素子に接続されている。ここでは、グランド側のＮＭＯＳスイッチを用いた構成で説明するが、パワー側を遮断するスイッチであっても同じ効果が得られ、また、ＰＭＯＳのスイッチであっても良い。
【０１２１】
つまり、電源配線（ＶＳＳ）１２２は、ビア１３８、配線層ＭＬ８の導体パターン１２７、ビア１２９、１３０、配線層ＭＬ７の導体パターン１３１、１３２、配線層ＭＬ１〜ＭＬ６、ビア層ＶＬ１〜ＶＬ６、コンタクト層ＣＬを介して電源スイッチ回路１２１と接続されている。また、電源スイッチ回路１２１は、コンタクト層ＣＬ、配線層ＭＬ１〜ＭＬ６、ビア層ＶＬ１〜ＶＬ６を介して、配線層ＭＬ７の導体パターン１３３、１３４と接続されている。
【０１２２】
図１９、図２０は、本実施の形態にかかる半導体装置の上面図である。図１９では、電極パッドが形成されている領域１１０、プロービング領域１１２、配線層ＭＬ８の導体パターン１２６、１２７、１２８の位置関係を示しており、これ以外の構成要素については省略している。また、図２０は、図１９に示した導体パターン１２６、１２７、１２８の近傍を拡大した図である。図２０では、電極パッドが形成されている領域１１０、プロービング領域１１２、配線層ＭＬ８の導体パターン１２６、１２７、１２８、配線層ＭＬ７の導体パターン１３１、１３２、１３３、１３４の位置関係を示しており、これ以外の構成要素については省略している。ここで、配線層ＭＬ８の導体パターン１２６はＶＤＤ電源幹線、導体パターン１２７はＶＳＳ電源幹線、導体パターン１２８はＶＳＳＭ電源幹線である。
【０１２３】
図１９に示すように、内部回路領域３には、配線層ＭＬ８の導体パターン１２６（ＶＤＤ電源幹線）、導体パターン１２７（ＶＳＳ電源幹線）、および導体パターン１２８（ＶＳＳＭ電源幹線）が紙面左右方向に形成されている。このとき、配線層ＭＬ８の導体パターン１２６、１２７、１２８はプロービング領域１１２と重ならないように形成される。また、電源スイッチ回路１２１は電極パッド１１０の下に形成されている。
【０１２４】
図２０に示すように、電源配線（ＶＳＳ）１２２は、ビア１３８を介して配線層ＭＬ８の導体パターン１２７（ＶＳＳ電源幹線）に接続されている。配線層ＭＬ８の導体パターン１２７（ＶＳＳ電源幹線）は、ビア１２９、１３０を介して配線層ＭＬ７の導体パターン１３１、１３２に接続されている。また、図１８に示すように、配線層ＭＬ７の導体パターン１３１、１３２は、配線層ＭＬ１〜ＭＬ６、ビア層ＶＬ１〜ＶＬ６、コンタクト層ＣＬを介して電源スイッチ回路１２１と接続されている。電源スイッチ回路１２１は、コンタクト層ＣＬ、配線層ＭＬ１〜ＭＬ６、ビア層ＶＬ１〜ＶＬ６を介して、配線層ＭＬ７の導体パターン１３３、１３４と接続されている。また、図２０に示すように、配線層ＭＬ７の導体パターン１３３、１３４は、ビア１３６を介して配線層ＭＬ８の導体パターン１２８（ＶＳＳＭ電源幹線）と接続されている。
【０１２５】
電極パッド１１０のうちプロービング領域１１２以外の領域１１４は、電極パッド１１０に印加される応力が低い領域である。しかしながら、半導体装置を実装する際、電極パッド１１０の外部電極接続領域１１１にもある程度の応力が働くため、外部電極接続領域１１１の下には応力に敏感な回路素子を配置しないことが好ましい。
【０１２６】
本実施の形態にかかる半導体装置では、外部電極接続領域１１１の下に比較的応力の影響を受けにくい電源スイッチ回路を配置している。つまり、電源スイッチ回路の場合は、ＮＭＯＳトランジスタ単体が受ける応力の影響を把握すればよいので、電極パッド１１０に印加される応力により回路素子が受ける影響を少なくすることができる。
【０１２７】
以上、本発明を上記実施の形態に即して説明したが、本発明は上記実施の形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得る各種変形、修正、組み合わせを含むことは勿論である。
【符号の説明】
【０１２８】
１  半導体装置
２  Ｉ／Ｏ回路領域
３  内部回路領域
４、５、６、９  電極パッド
１１、１２  導体パターン
１３、１４  ビア
１５  第１の回路領域
１６  第２の回路領域
２０  基板
２１  分離部
２２、２３  回路素子
２４  プラグ
２５、２７、２９  層間絶縁膜
２６  導体パターン
２８  ビア
３０  層間絶縁膜
３１  電源配線
３２  絶縁膜
３８、３９  ビア
７０  電極パッド
７１  外部電極接続領域
７２  プロービング領域
ＭＬ１〜ＭＬ９  配線層
ＶＬ１〜ＶＬ９  ビア層
【図１】
2013206905.tif 000003
【図２】
2013206905.tif 000004
【図３】
2013206905.tif 000005
【図４】
2013206905.tif 000006
【図５】
2013206905.tif 000007
【図６】
2013206905.tif 000008
【図７】
2013206905.tif 000009
【図８】
2013206905.tif 000010
【図９】
2013206905.tif 000011
【図１０】
2013206905.tif 000012
【図１１】
2013206905.tif 000013
【図１２】
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【図１３】
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【図１４】
2013206905.tif 000016
【図１５】
2013206905.tif 000017
【図１６】
2013206905.tif 000018
【図１７】
2013206905.tif 000019
【図１８】
2013206905.tif 000020
【図１９】
2013206905.tif 000021
【図２０】
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