(57)【要約】【課題】電流ブロック層を流れるリーク電流を十分に低減する。【解決手段】ｐ型ＩｎＰ基板１上にｐ型ＩｎＰクラッド層２、活性層３、及びｎ型ＩｎＰクラッド層４が順に積層され、これらはリッジ５を構成している。リッジ５の側部を電流ブロック層６が埋め込んでいる。リッジ５及び電流ブロック層６上にｎ型ＩｎＰコンタクト層７が設けられている。電流ブロック層６は、ｐ型ＩｎＰ基板１上に順に積層されたｐ型ＩｎＰ層８、ＲｕドープＩｎＰ層９、及びＦｅドープＩｎＰ層１０を有する。ｐ型ＩｎＰ層８はリッジ５の側面と底面を覆う。ＲｕドープＩｎＰ層９は電子よりもホールを多くトラップし、ＦｅドープＩｎＰ層１０はホールよりも電子を多くトラップする。ＲｕドープＩｎＰ層９とｎ型ＩｎＰコンタクト層７の間にＦｅドープＩｎＰ層１０が配置されていて、ＲｕドープＩｎＰ層９がｎ型ＩｎＰコンタクト層７と直接に接していない。【選択図】図１
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【特許請求の範囲】
【請求項１】
ｐ型半導体基板と、
前記ｐ型半導体基板上に順に積層されたｐ型クラッド層、活性層、及びｎ型クラッド層を有するリッジと、
前記リッジの側部を埋め込む電流ブロック層と、
前記リッジ及び前記電流ブロック層上に設けられたｎ型コンタクト層とを備え、
前記電流ブロック層は、前記ｐ型半導体基板上に順に積層されたｐ型半導体層、ホールトラップ半絶縁性半導体層、及び電子トラップ半絶縁性半導体層を有し、
前記ｐ型半導体層は前記リッジの側面と底面を覆い、
前記ホールトラップ半絶縁性半導体層は、電子よりもホールを多くトラップし、
前記電子トラップ半絶縁性半導体層は、ホールよりも電子を多くトラップし、
前記ホールトラップ半絶縁性半導体層と前記ｎ型コンタクト層の間に前記電子トラップ半絶縁性半導体層が配置されていて、前記ホールトラップ半絶縁性半導体層が前記ｎ型コンタクト層と直接に接していないことを特徴とする埋め込み型光半導体素子。
【請求項２】
ｎ型半導体基板と、
前記ｎ型半導体基板上に順に積層されたｎ型クラッド層、活性層、及びｐ型クラッド層を有するリッジと、
前記リッジの側部を埋め込む電流ブロック層と、
前記リッジ及び前記電流ブロック層上に設けられたｐ型コンタクト層とを備え、
前記電流ブロック層は、前記ｎ型半導体基板上に順に積層された、ｐ型半導体層、ｎ型半導体層、電子トラップ半絶縁性半導体層、及び、ホールトラップ半絶縁性半導体層を有し、
前記ｐ型半導体層は前記リッジの側面と底面を覆い、
前記ｎ型半導体層は前記ｐ型半導体層を覆い、
前記電子トラップ半絶縁性半導体層は、ホールよりも電子を多くトラップし、
前記ホールトラップ半絶縁性半導体層は、電子よりもホールを多くトラップし、
前記電子トラップ半絶縁性半導体層と前記ｐ型コンタクト層の間に前記ホールトラップ半絶縁性半導体層が配置されていて、前記電子トラップ半絶縁性半導体層が前記ｐ型コンタクト層と直接に接していないことを特徴とする埋め込み型光半導体素子。
【請求項３】
前記電子トラップ半絶縁性半導体層はＦｅドープ半導体層であり、
前記ホールトラップ半絶縁性半導体層はＲｕドープ半導体層であることを特徴とする請求項１又は２に記載の埋め込み型光半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リッジの側部を電流ブロック層で埋め込んだ埋め込み型光半導体素子に関する。
【背景技術】
【０００２】
従来の埋め込み型光半導体素子では、電流ブロック層として、サイリスタ構造、ポリイミド埋め込み構造、１種類の半絶縁性材料を含む構造などがある。
【０００３】
サイリスタ構造はｐ型とｎ型の半導体をｐ−ｎ−ｐ−ｎと積層したものである。しかし、ｐ―ｎ接合界面を含むため、空乏層に起因する容量成分があり、光通信用途などの高速変調の帯域を狭くする。
【０００４】
絶縁材料であるポリイミドは電流ブロック効果を有し、かつ容量を低減できる。しかし、ポリイミドと半導体は熱膨張係数が大きく違うため、ポリイミド電流ブロック層の形成は技術的難度が高い。また、ポリイミドと半導体の比熱の違いによる放熱性不良の問題がある。
【０００５】
半絶縁性材料は電流ブロック効果を有し、かつ容量を低減できる。従って、半絶縁性材料を電流ブロック層に用いれば、リーク電流を抑制することができ、光通信における高速変調に耐えることができる。しかし、多くの半絶縁性材料は電子とホールの一方しかトラップできない。従って、電子をトラップする材料の場合には、その周囲をｎ型半導体で覆ってホールの流入を抑制する必要がある。一方、ホールをトラップする材料の場合には、その周囲をｐ型半導体で覆って電子の流入を抑制する必要がある。
【０００６】
また、両性トラップ材料として知られるＲｕは、主にホールをトラップし、電子トラップによる電子電流に対する電流ブロック効果は弱い。従って、Ｒｕドープ半導体の周囲をｐ型半導体で覆って電子の流入を抑制する必要がある。
【０００７】
ｐ型ＩｎＰ層とＴｉドープ半絶縁性半導体層が積層された電流ブロック層も提案されている（例えば、特許文献１参照）。電子は有効質量が小さいため、特に高温動作時にｎ側からｐ型ＩｎＰ層をオーバーフローしてＴｉドープ半絶縁性半導体層に流入する。その電子とＴｉドープ半絶縁性半導体層にトラップされたホールが再結合することでリーク電流が発生し、特性が劣化する。これを避けるためにｐ型ＩｎＰ層を高濃度化・厚膜化すると、キャリア吸収による損失や、ｐ型ＩｎＰ層を流れるリーク電流の増大などにより、レーザ特性が劣化する。
【０００８】
半導体レーザ動作では、注入電流が大きく、かつ広い動作温度範囲を求められる。特に高温動作時には、キャリアオーバーフローによるリーク電流が生じやすく、電流ブロック層へのキャリアの流入を避けることができない。しかし、上記のように１種類の半絶縁性材料だけを用いた電流ブロック構造の場合、その半絶縁性材料がトラップできないキャリアの流入を十分に抑制することができない。これに対して、電子をトラップするＦｅドープ半導体層とホールをトラップするＲｕドープ半導体層を積層した電流ブロック層が提案されている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平５―３４３８１１号公報
【特許文献２】特開２０１１−１３４８６３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかし、Ｆｅドープ半導体層とＲｕドープ半導体層を積層した従来の電流ブロックでは、電子に対するトラップ効果が弱いＲｕドープ半導体層がｎ型コンタクト層に直接に接していた。このため、ｎ型コンタクト層から熱的にオーバーホールする電子に起因するリーク電流を十分に低減することができなかった。電子のオーバーフローによるリーク電流はレーザ特性に特に悪影響を与える。
【００１１】
本発明は、上述のような課題を解決するためになされたもので、その目的は電流ブロック層を流れるリーク電流を十分に低減することができる埋め込み型光半導体素子を得るものである。
【課題を解決するための手段】
【００１２】
本発明に係る埋め込み型光半導体素子は、ｐ型半導体基板と、前記ｐ型半導体基板上に順に積層されたｐ型クラッド層、活性層、及びｎ型クラッド層を有するリッジと、前記リッジの側部を埋め込む電流ブロック層と、前記リッジ及び前記電流ブロック層上に設けられたｎ型コンタクト層とを備え、前記電流ブロック層は、前記ｐ型半導体基板上に順に積層されたｐ型半導体層、ホールトラップ半絶縁性半導体層、及び電子トラップ半絶縁性半導体層を有し、前記ｐ型半導体層は前記リッジの側面と底面を覆い、前記ホールトラップ半絶縁性半導体層は、電子よりもホールを多くトラップし、前記電子トラップ半絶縁性半導体層は、ホールよりも電子を多くトラップし、前記ホールトラップ半絶縁性半導体層と前記ｎ型コンタクト層の間に前記電子トラップ半絶縁性半導体層が配置されていて、前記ホールトラップ半絶縁性半導体層が前記ｎ型コンタクト層と直接に接していないことを特徴とする。
【発明の効果】
【００１３】
本発明により、電流ブロック層を流れるリーク電流を十分に低減することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１に係る埋め込み型光半導体素子を示す断面図である。
【図２】本発明の実施の形態１に係る埋め込み型光半導体素子の製造工程を示す断面図である。
【図３】本発明の実施の形態１に係る埋め込み型光半導体素子の製造工程を示す断面図である。
【図４】本発明の実施の形態１に係る埋め込み型光半導体素子の製造工程を示す断面図である。
【図５】本発明の実施の形態１に係る埋め込み型光半導体素子の製造工程を示す断面図である。
【図６】比較例に係る埋め込み型光半導体素子を示す断面図である。
【図７】実施の形態１と比較例の８５℃での電流―光出力特性を示す図である。
【図８】実施の形態１の図１と比較例の図６のＡ−Ｂにおける電流を示す図である。
【図９】比較例の図６のＣ−Ｄにおける電流を示す図である。
【図１０】実施の形態１の図１のＣ−Ｄにおける電流を示す図である。
【図１１】本発明の実施の形態２に係る埋め込み型光半導体素子を示す断面図である。
【発明を実施するための形態】
【００１５】
本発明の実施の形態に係る埋め込み型光半導体素子について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１６】
実施の形態１．
図１は、本発明の実施の形態１に係る埋め込み型光半導体素子を示す断面図である。ｐ型ＩｎＰ基板１上にｐ型ＩｎＰクラッド層２、発光領域である量子井戸構造の活性層３、及びｎ型ＩｎＰクラッド層４が順に積層され、これらはリッジ５を構成している。リッジ５の側部を電流ブロック層６が埋め込んでいる。リッジ５及び電流ブロック層６上にｎ型ＩｎＰコンタクト層７が設けられている。ただし、各層の材料や活性層３の構造などは半導体レーザの目的を達するものであればどのようなものでもよい。
【００１７】
電流ブロック層６は、ｐ型ＩｎＰ基板１上に順に積層された、ｐ型ＩｎＰ層８、ＲｕドープＩｎＰ層９、及びＦｅドープＩｎＰ層１０を有する。
ｐ型ＩｎＰ層８はリッジ５の側面と底面を覆っている。これは、ＲｕドープＩｎＰ層９が活性層３とｎ型ＩｎＰクラッド層４に接しないようにするためで、ｐ型ＩｎＰ層８が、少なくとも、リッジ５のｎ型ＩｎＰクラッド層４の側面と活性層３の側面を覆っていれば、ｐ型ＩｎＰクラッド層２を覆わなくてもよい。
【００１８】
ＲｕドープＩｎＰ層９は、電子とホールの両方をトラップするが主にホールをトラップする。即ち、ＲｕドープＩｎＰ層９は、電子よりもホールを多くトラップするホールトラップ半絶縁性半導体層である。一方、ＦｅドープＩｎＰ層１０は、電子をトラップする。即ち、ＦｅドープＩｎＰ層１０は、ホールよりも電子を多くトラップする電子トラップ半絶縁性半導体層である。
【００１９】
ＲｕドープＩｎＰ層９とｎ型ＩｎＰコンタクト層７の間にＦｅドープＩｎＰ層１０が配置されていて、ＲｕドープＩｎＰ層９がｎ型ＩｎＰコンタクト層７と直接に接していない。
【００２０】
続いて、上記素子の製造方法を説明する。図２から図５は、本発明の実施の形態１に係る埋め込み型光半導体素子の製造工程を示す断面図である。
【００２１】
まず、図２に示すように、ｐ型ＩｎＰ基板１上に、ｐ型ＩｎＰクラッド層２、活性層３、及びｎ型ＩｎＰクラッド層４を順にエピタキシャル成長により形成する。
【００２２】
次に、図３に示すように、ｎ型ＩｎＰクラッド層４上に加工用マスク１１をフォトリソグラフィ等により形成する。加工用マスク１１はフォトレジスト、酸化シリコン、窒化シリコンなどの誘電体薄膜であり、その種類は問わない。
【００２３】
次に、図４に示すように、加工用マスク１１の直下の部分を残しつつ、ｐ型ＩｎＰクラッド層２、活性層３、及びｎ型ＩｎＰクラッド層４をエッチングしてリッジ５を形成する。エッチングは、ドライエッチングやウェットエッチングなどであり、その手法は問わない。
【００２４】
次に、図５に示すように、リッジ５の側部を埋め込む電流ブロック層６をエピタキシャル成長により形成する。加工用マスク１１を除去した後に、電極とのコンタクトをとるためのｎ型ＩｎＰコンタクト層７をエピタキシャル成長により形成する。
【００２５】
続いて、実施の形態１の効果を比較例と比較して説明する。図６は比較例に係る埋め込み型光半導体素子を示す断面図である。比較例では、ＦｅドープＩｎＰ層１０の代わりにｐ型ＩｎＰ層１２を用いている。即ち、電流ブロック層に１種類の半絶縁性材料だけを用いている。
【００２６】
図７は、実施の形態１と比較例の８５℃での電流―光出力特性を示す図である。本実施の形態の方が比較例よりも電流―光出力特性が良好になっている。図８は、実施の形態１の図１と比較例の図６のＡ−Ｂにおける電流を示す図である。本実施の形態の方が比較例よりも電流ブロック層を流れる電流が減少している。図９は、比較例の図６のＣ−Ｄにおける電流を示す図である。図１０は、実施の形態１の図１のＣ−Ｄにおける電流を示す図である。本実施の形態の方が比較例よりも活性層３を流れる電流が大きくなっている。
【００２７】
ここで、ホールをトラップする半絶縁性半導体層だけでは電子電流に対する絶縁性を保つことができず、電子をトラップする半絶縁性半導体層ではホール電流に対する絶縁性を保つことができない。そこで、実施の形態１では両者を用いて電子電流とホール電流に対する絶縁性を保っている。これにより、電流ブロック層を流れるリーク電流を低減し、活性層３への電流注入を効率的に行うことができる。この結果、電流―光出力特性が改善する。
【００２８】
また、ｐ型ＩｎＰ層８が無いと、ＲｕドープＩｎＰ層９とＦｅドープＩｎＰ層１０の界面が活性層３と同じ高さでなければリーク電流が発生する。しかし、活性層３の層厚は数百ｎｍなので、この要求を満たす加工精度を得るのは困難である。これに対して、本実施の形態では、活性層３の側面をｐ型ＩｎＰ層８が覆っているため、リーク電流を低減できる。従って、ＲｕドープＩｎＰ層９とＦｅドープＩｎＰ層１０の界面の高さについて高い加工精度は要求されないため、安定した特性の半導体レーザを得ることができる。
【００２９】
また、本実施の形態では、ＲｕドープＩｎＰ層９とｎ型ＩｎＰコンタクト層７の間にＦｅドープＩｎＰ層１０が配置されていて、電子に対するトラップ効果が弱いＲｕドープＩｎＰ層９がｎ型ＩｎＰコンタクト層７に直接に接していない。このため、ｎ型ＩｎＰコンタクト層７から熱的にオーバーホールする電子に起因するリーク電流を抑制することができる。よって、電流ブロック層を流れるリーク電流を十分に低減することができる。この結果、良好な電流―光出力特性と、広い動作温度範囲を有する埋め込み型光半導体素子を得ることができる。
【００３０】
実施の形態２．
図１１は、本発明の実施の形態２に係る埋め込み型光半導体素子を示す断面図である。ｎ型ＩｎＰ基板１３上に、ｎ型ＩｎＰクラッド層４、活性層３、及びｐ型ＩｎＰクラッド層２が順に積層され、これらはリッジ５を構成している。リッジ５の側部を電流ブロック層６が埋め込んでいる。リッジ５及び電流ブロック層６上にｐ型ＩｎＰコンタクト層１４が設けられている。
【００３１】
電流ブロック層６は、ｎ型ＩｎＰ基板１３上に順に積層されたｐ型ＩｎＰ層８、ｎ型ＩｎＰ層１５、ＦｅドープＩｎＰ層１０、及び、ＲｕドープＩｎＰ層９を有する。ＦｅドープＩｎＰ層１０の周囲に設けられたｎ型ＩｎＰ層１５は、ホールがＦｅドープＩｎＰ層１０に流入するのを抑制する。
【００３２】
ｐ型ＩｎＰ層８はリッジ５の側面と底面を覆う。ＲｕドープＩｎＰ層９とｎ型ＩｎＰクラッド層４の間にＦｅドープＩｎＰ層１０が配置されていて、電子に対するトラップ効果が弱いＲｕドープＩｎＰ層９がｎ型ＩｎＰクラッド層４と直接に接していない。このため、ｎ型ＩｎＰクラッド層４から熱的にオーバーホールする電子に起因するリーク電流を抑制することができる。よって、実施の形態１と同様に、電流ブロック層を流れるリーク電流を十分に低減することができる。この結果、良好な電流―光出力特性と、広い動作温度範囲を有する埋め込み型光半導体素子を得ることができる。
【００３３】
なお、ＲｕドープＩｎＰ層９及びＦｅドープＩｎＰ層１０の層厚は、キャリアを十分にトラップできる層厚に設定する必要がある。半絶縁性半導体のキャリアトラップ能力を示す定数として捕獲断面積σ（ｍ２）がある。この捕獲断面積を用いれば、トラップ準位密度ｎ（ｍ−３）からキャリアの平均自由工程Ｌ＝１／（Ｃｎ）を見積もることができる。キャリアを十分にトラップするには、キャリアの平均自由工程に対して十分な層厚を確保する必要がある。捕獲断面積は材料系により異なるため、各々の材料で文献値を参考にする。また、調査が十分でない材料については実験により必要な層厚を知る必要がある。
【００３４】
また、実施の形態１，２では、２種類の半絶縁性半導体を電流ブロック層に用いたが、３種類以上の半絶縁性半導体を用いてもよい。ただし、電子をトラップする半絶縁性半導体とホールをトラップする半絶縁性半導体をそれぞれ少なくとも１種類は含む必要がある。また、両性トラップの半絶縁性半導体を用いる場合でも、優位なトラップキャリア極性が異なる半絶縁性半導体をそれぞれ少なくとも１種類は含む必要がある。
【００３５】
また、実施の形態１，２では活性層構造を有する半導体レーザについて述べたが、これに限らず、本発明は埋め込み構造を有する光半導体素子に適用できる。例えば、端面での反射による光帰還を行うファブリー・ペロー型半導体レーザ、共振器方向に活性層上方又は下方に屈折率摂動を与える回折格子を有し回折格子によって光帰還を行う分布帰還型半導体レーザ、電界吸収型変調器、Ｍａｃｈ−Ｚｅｈｎｄｅｒ干渉型変調器などに適用できる。
【符号の説明】
【００３６】
１  ｐ型ＩｎＰ基板（ｐ型半導体基板）
２  ｐ型ＩｎＰクラッド層（ｐ型クラッド層）
３  活性層
４  ｎ型ＩｎＰクラッド層（ｎ型クラッド層）
５  リッジ
６  電流ブロック層
７  ｎ型ＩｎＰコンタクト層（ｎ型コンタクト層）
８  ｐ型ＩｎＰ層（ｐ型半導体層）
９  ＲｕドープＩｎＰ層（ホールトラップ半絶縁性半導体層）
１０  ＦｅドープＩｎＰ層（電子トラップ半絶縁性半導体層）
１３  ｎ型ＩｎＰ基板（ｎ型半導体基板）
１４  ｐ型ＩｎＰコンタクト層（ｐ型コンタクト層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2013182976.tif 000011
【図１０】
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【図１１】
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