(57)【要約】【課題】消去コマンドを受け付けつつ、消去コマンドの実行による消去時間及び消費電力を浪費しない半導体装置を、提供する。【解決手段】半導体装置は、第１の状態と第２の状態を可逆に遷移可能な複数のメモリセルを含むメモリセルアレイと、複数のメモリセルに対するアクセスを制御するアクセス制御回路と、複数のメモリセルを所定数で集約する第１の単位ごとに設けられ、第１の単位に含まれるメモリセルの消去状態を保持可能な複数の消去フラグにアクセス可能であって、第１の単位に含まれるメモリセルを初期化する消去コマンドを受け付けた場合には、消去の対象である第１の単位に対応する消去フラグの状態を消去状態に変化させ、第１の単位に含まれるメモリセルに対するリードコマンドを受け付け、かつ、リードの対象となる第１の単位に対応する消去フラグが消去状態の場合には、第２の状態をアクセス制御回路に応答させる制御回路と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の状態と第２の状態を可逆に遷移可能な複数のメモリセルを含むメモリセルアレイと、
前記複数のメモリセルに対するデータのリード及びライトを制御するアクセス制御回路と、
前記複数のメモリセルを所定数で集約する第１の単位ごとに設けられ、前記第１の単位に含まれるメモリセルが前記第２の状態に初期化された状態を示す消去状態を保持可能な複数の消去フラグにアクセス可能であって、
前記第１の単位に含まれるメモリセルを初期化する消去コマンドを受け付けた場合には、消去の対象である第１の単位に対応する前記消去フラグの状態を前記消去状態に変化させ、
前記第１の単位に含まれるメモリセルに対するリードコマンドを受け付け、かつ、リードの対象となる前記第１の単位に対応する前記消去フラグが前記消去状態の場合には、リードの対象となる前記第１の単位に含まれるメモリセルが前記第１又は第２の状態のいずれであっても、前記第２の状態を前記アクセス制御回路に応答させる制御回路と、
を備えることを特徴とする半導体装置。
【請求項２】
前記複数の消去フラグは、それぞれ、前記第１の単位に含まれるメモリセルがプログラムされたことを示すプログラム状態を保持可能であり、
前記制御回路は、前記第１の単位に含まれるメモリセルに対するリードコマンドを受け付け、かつ、リードの対象となる前記第１の単位に対応する前記消去フラグが前記プログラム状態の場合には、リードの対象となる前記第１の単位に含まれるメモリセルの状態を前記アクセス制御回路に応答させる請求項１の半導体装置。
【請求項３】
前記制御回路は、前記第１の単位に含まれるメモリセルに対するライトコマンドを受け付けた場合に、ライトの対象となる前記第１の単位に含まれるメモリセルの状態を前記ライトコマンドに応じて変更すると共に、ライトの対象となる前記第１の単位に対応する前記消去フラグの状態を前記プログラム状態に変更する請求項２の半導体装置。
【請求項４】
前記メモリセルアレイに含まれる前記複数のメモリセルは、それぞれに並列してアクセスが可能な複数の第２の単位に集約され、
前記メモリセルアレイは、前記第２の単位に含まれ、かつ、自身が含まれる前記第２の単位とは異なる前記第２の単位に含まれるメモリセルに対応した前記消去フラグの状態を保持する消去フラグセルを含み、
前記制御回路は、前記第１の単位に含まれるメモリセルに対するリードコマンドを受け付けた場合に、リードの対象となる前記第１の単位に対応する前記消去フラグの読み出しと、リードの対象となる前記第１の単位に含まれるメモリセルの状態の読み出しを並列して前記アクセス制御回路に行わせる請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記複数の消去フラグを含んで構成する消去フラグレジスタを備える請求項１乃至３のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、メモリセルを備える半導体装置に関する。
【背景技術】
【０００２】
データの保存を目的とした半導体装置として、ＮＡＮＤ型フラッシュメモリが広く普及している。ＮＡＮＤ型フラッシュメモリは、フローティングゲートに電子を保持しているか否かとデータの記憶を関連付けている。このようにフローティングゲートに電子を保持するという構造上、一度データをプログラム（書き込み）した後に、他のデータをプログラムする際には、ブロック単位でメモリセルの状態を初期化する動作が必要となる。即ち、ＮＡＮＤ型フラッシュメモリに含まれるメモリセルは、データ「０」からデータ「１」にプログラムすることができない構造であるため、メモリセルを所定の数で纏めたブロック単位で、データ「０」をデータ「１」に消去する制御が必要となる。より具体的には、外部から発行された消去コマンドを受け付け、消去コマンドに従いバルク領域の電圧（バックゲート電圧）を制御し、メモリセルの初期化を行う。
【０００３】
このように、ＮＡＮＤ型フラッシュメモリは、データを保持する際の構造に起因し、データの書き換えに消去コマンドを用いる。
【０００４】
ここで、非特許文献１及び２において、抵抗変化素子を用いた半導体メモリの検討がなされている。抵抗変化素子をメモリセルとして使用する抵抗変化型メモリは、ＮＡＮＤ型フラッシュメモリと同様に不揮発性メモリであると共に、データのプログラムが可逆に可能であるという特質を持つ。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Jaeyun Yi et al., "Highly Reliable and Fast Nonvolatile Hybrid Switching ReRAM Memory Using Thin Al2O3 Demonstrated at 54nm memory Array", 2011 Symposium on VLSI Technology Digest of Technical Papers pp. 48-49. 2011.
【非特許文献２】X.A.Tran et al., "High Performance Unipolar AlOy/HfOx/Ni based RRAM Compatible with Si Diodes for 3D Application", 2011 Symposium on VLSI Technology Digest of Technical Papers pp. 44-45. 2011.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
なお、上記先行技術文献の各開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明の観点からなされたものである。
【０００７】
上述のように、ＮＡＮＤ型フラッシュメモリは広く普及している半導体メモリである。一方で、ＮＡＮＤ型フラッシュメモリを内部に備える電子機器の操作性等を考えると、ＮＡＮＤ型フラッシュメモリの書き込み速度は十分ではない（遅い）という指摘がある。そのため、電子機器内部のＮＡＮＤ型フラッシュメモリを、上述した抵抗変化型メモリ等に置き換える設計が行われることがある。
【０００８】
その際、ＮＡＮＤ型フラッシュメモリのユーザ（電子機器の製造メーカ等）からは、既に実装されているＮＡＮＤ型フラッシュメモリを単に別の半導体メモリに置き換えるだけで、動作することが求められる。即ち、電子機器の制御プログラムは変更せず、ＮＡＮＤ型フラッシュメモリから置き換え可能なＮＡＮＤ互換半導体メモリが、求められている。このようなＮＡＮＤ互換半導体メモリを使用することができれば、電子機器の設計コストを低減できるためである。
【０００９】
一方、抵抗変化型メモリは、データをプログラムする際に、メモリセルを初期化する必要はない。抵抗変化型メモリは、データの書き換えを可逆的に行うことができるためである。
【００１０】
ＮＡＮＤ型フラッシュメモリの使用を前提に設計された電子機器のＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）は、ＮＡＮＤ型フラッシュメモリに置き換えられたＮＡＮＤ互換半導体メモリに対し、消去コマンドを発行する。この消去コマンドを受けたＮＡＮＤ互換半導体メモリが、指示を受けたブロックのメモリセルを初期化すれば、受け付けた消去コマンドの内容と実際の動作（メモリセルの状態）が一致することになり、問題は発生しない。
【００１１】
しかし、本来、抵抗変化型メモリ等の半導体メモリには、このような消去動作は不要であり、消去コマンドそのものの動作は、消去時間及び消費電力の浪費といえる。そのため、消去コマンドを受け付けつつ、消去コマンドの実行による消去時間及び消費電力を浪費しない半導体装置が、望まれる。
【課題を解決するための手段】
【００１２】
本発明の第１の視点によれば、第１の状態と第２の状態を可逆に遷移可能な複数のメモリセルを含むメモリセルアレイと、前記複数のメモリセルに対するデータのリード及びライトを制御するアクセス制御回路と、前記複数のメモリセルを所定数で集約する第１の単位ごとに設けられ、前記第１の単位に含まれるメモリセルが前記第２の状態に初期化された状態を示す消去状態を保持可能な複数の消去フラグにアクセス可能であって、前記第１の単位に含まれるメモリセルを初期化する消去コマンドを受け付けた場合には、消去の対象である第１の単位に対応する前記消去フラグの状態を前記消去状態に変化させ、前記第１の単位に含まれるメモリセルに対するリードコマンドを受け付け、かつ、リードの対象となる前記第１の単位に対応する前記消去フラグが前記消去状態の場合には、リードの対象となる前記第１の単位に含まれるメモリセルが前記第１又は第２の状態のいずれであっても、前記第２の状態を前記アクセス制御回路に応答させる制御回路と、を備える半導体装置が提供される。
【発明の効果】
【００１３】
本発明の一視点によれば、消去コマンドを受け付けつつ、消去コマンドの実行による消去時間及び消費電力を浪費しない半導体装置が、提供される。
【図面の簡単な説明】
【００１４】
【図１】一実施形態の概要を説明するための図である。
【図２】第１の実施形態に係る半導体装置１の内部構成の一例を示す図である。
【図３】メモリセルアレイ１６の内部構成の一例を示す図である。
【図４】半導体装置１が受け付けるアドレスと、その割当ての一例を示す図である。
【図５】消去フラグレジスタ２０の構成の一例を示す図である。
【図６】第２の実施形態に係る半導体装置２の内部構成の一例を示す図である。
【図７】メモリセルアレイ１６ａの内部構成の一例を示す図である。
【発明を実施するための形態】
【００１５】
初めに、図１を用いて一実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。
【００１６】
半導体装置１００は、第１の状態と第２の状態を可逆に遷移可能な複数のメモリセルを含むメモリセルアレイ１０１と、複数のメモリセルに対するデータのリード及びライトを制御するアクセス制御回路１０２と、複数のメモリセルを所定数で集約する第１の単位ごとに設けられ、第１の単位に含まれるメモリセルが第２の状態に初期化された状態を示す消去状態を保持可能な複数の消去フラグにアクセス可能であって、第１の単位に含まれるメモリセルを初期化する消去コマンドを受け付けた場合には、消去の対象である第１の単位に対応する消去フラグの状態を消去状態に変化させ、第１の単位に含まれるメモリセルに対するリードコマンドを受け付け、かつ、リードの対象となる第１の単位に対応する消去フラグが消去状態の場合には、リードの対象となる第１の単位に含まれるメモリセルが第１又は第２の状態のいずれであっても、第２の状態をアクセス制御回路１０２に応答させる制御回路１０３と、を備える。
【００１７】
半導体装置１００は、メモリセルとして抵抗変化素子のような消去動作を必要としない素子を用いる。さらに、複数のメモリセルを第１の単位（例えば、ページ単位）ごとに集約し、アクセスの単位とする。この第１の単位ごとに消去フラグを用意し、外部から消去コマンドが発行された場合には、メモリセルアレイ１０１に含まれるメモリセルの状態を初期化するのではなく、対応する消去フラグを「消去状態」に設定する。また、制御回路１０３は、外部からリードコマンドが発行された場合に、アクセス対象となる第１の単位に対応した消去フラグを確認し、消去フラグが「消去状態」を示していれば、メモリセルアレイ１０１から読み出したデータを、アクセス制御回路１０２に全て初期化させて外部に出力する。その結果、消去コマンドを受け付けつつ、消去コマンドの実行による消去時間及び消費電力を浪費しない半導体装置が、提供できる。
【００１８】
図２は、ＮＡＮＤ型フラッシュメモリと互換性を備える半導体装置１の内部構成の一例を示す図である。半導体装置１は、コマンドデコード回路１０と、制御回路１１と、カラムアクセス制御回路１２と、ロウアクセス制御回路１３と、カラムデコーダ１４と、ロウデコーダ１５と、メモリセルアレイ１６と、ＳＲＡＭマトリクス１７と、データ入出力バッファ１８と、アドレスバッファ１９と、消去フラグレジスタ２０と、消去フラグ制御回路２１と、を備える。
【００１９】
コマンドデコード回路１０は、制御信号入力端子２２からコマンドを受け付ける。具体的には、コマンドデコード回路１０は、制御信号入力端子２２を介して、リードイネーブル信号／ＲＥ、ライトイネーブル信号／ＷＥ、チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、ライトプロテクト信号ＷＰ、といった制御信号を受け付ける。さらに、コマンドデコード回路１０は、アドレスバッファ１９から、データ入出力端子２３を介してアドレスを受け付ける。コマンドデコード回路１０は、受け付けた制御信号をデコードし、デコード結果を制御回路１１に出力する。
【００２０】
制御回路１１は、コマンドデコード回路１０が出力するデコード結果を受け付ける。制御回路１１は、デコード結果に基づいて、カラムアクセス制御回路１２と、ロウアクセス制御回路１３及び消去フラグ制御回路２１の制御を行う。より具体的には、制御回路１１は、カラムアクセス制御回路１２及びロウアクセス制御回路１３に対して、メモリセルアレイ１６に含まれるメモリセルに対するアクセスを指示する。なお、上述のアクセス制御回路１０２は、カラムアクセス制御回路１２又はロウアクセス制御回路１３のいずれかに相当する。
【００２１】
また、制御回路１１は、消去フラグ制御回路２１を介して、消去フラグレジスタ２０にアクセスをする。なお、消去フラグレジスタ２０については後述する。
【００２２】
カラムデコーダ１４は、メモリセルアレイ１６に含まれるメモリセルにアクセスするため、ビット線の操作を行う。同様に、ロウデコーダ１５は、メモリセルにアクセスするため、ワード線の操作を行う。
【００２３】
メモリセルアレイ１６は、複数のメモリセルが含まれている。本実施形態に係る半導体装置１に含まれるメモリセルアレイ１６は、複数の抵抗変化素子により構成される。
【００２４】
カラムデコーダ１４及びロウデコーダ１５の制御により、メモリセルアレイ１６から読み出されたデータはＳＲＡＭマトリクス１７に一時的に蓄えられる。ＳＲＡＭマトリクス１７に蓄えられたデータは、データ入出力バッファ１８に送られ、データ入出力端子２３を介して外部に出力される。
【００２５】
一方、外部から入力された書き込みデータはデータ入出力端子２３を介してデータ入出力バッファ１８で受け付けられる。その後、ＳＲＡＭマトリクス１７を介してメモリセルアレイ１６に含まれるメモリセルにデータの書き込みが行われる。
【００２６】
次に、メモリセルアレイ１６の内部構成について説明する。
【００２７】
図３は、メモリセルアレイ１６の内部構成の一例を示す図である。メモリセルアレイ１６には、Ｍ＋１個のプレーン０〜プレーンＭが含まれている（但し、Ｍは１以上の整数、以下同じ）。それぞれのプレーン０〜プレーンＭは、Ｌ＋１個のブロック０〜ブロックＬを含んでいる（但し、Ｌは１以上の整数、以下同じ）。さらに、それぞれのブロック０〜ブロックＬは、Ｎ＋１個のページ０〜ページＮを含んでいる（但し、Ｎは１以上の整数、以下同じ）。このように、メモリセルアレイ１６に含まれる複数のメモリセルは、其々プレーン、ブロック、ページによってそのアドレスが定義され、その配置アドレスと共に受けるリードコマンド及びライトコマンドに従って、ページ単位でデータの読み出し及び書き込みが行われる。そのアドレスは例えば図４のように定義される。
【００２８】
次に、半導体装置１の動作について説明する。
【００２９】
半導体装置１に入力されたコマンドが消去コマンドであれば、制御回路１１は消去フラグ制御回路２１を介して、消去フラグレジスタ２０にアクセスする。
【００３０】
図５は、消去フラグレジスタ２０の構成の一例を示す図である。図５に示すように、消去フラグレジスタ２０は、プレーン０〜プレーンＭそれぞれのブロック０〜ブロックＬに含まれるページに対応した消去フラグを備えている。消去フラグレジスタ２０の各ページに対応した消去フラグは、「０」又は「１」の状態を保持可能とする。
【００３１】
リードコマンドを受けた場合について説明すると、各消去フラグの値が「０」の場合には、対応するブロックに含まれるページは初期化済みであるとみなす。例えば、プレーン０のブロック０に含まれるページ０に対応する消去フラグの値が「０」であれば、実際の該ページ０に保持されたデータに関わらずデータを全て「１」として外部へ出力する。
【００３２】
一方、各消去フラグの値が「１」の場合には、通常のアクセスを行う。例えば、プレーン０のブロック０に含まれるページ０に対応する消去フラグの値が「１」であれば、該ページ０のメモリセルが記憶するデータをそのまま外部に出力する。
【００３３】
つぎに、半導体装置１が受け付けたコマンドが消去コマンドの場合には、制御回路１１は、消去の対象となるブロックを特定する。その後、制御回路１１は、消去フラグ制御回路２１を介して、消去フラグレジスタ２０にアクセスを行う。その際、アクセス対象のブロックに含まれる全てのページに対する消去フラグを「０」（消去状態）に上書きする。なお、この場合、メモリセルアレイ１６に対するアクセスは行わず、カラムデコーダ１４及びロウデコーダ１５の動作は行わない。
【００３４】
リードコマンドに関する各回路の動作としては以下の通りである。制御回路１１は、アドレスの一部から、リードの対象となるページを特定する。その後、制御回路１１は、消去フラグレジスタ２０のリードの対象となるページに対応した消去フラグの値を確認する。その際、対応する消去フラグの値が「１」（プログラム状態）であれば、通常のリード動作を行う。
【００３５】
一方、対応する消去フラグの値が「０」（消去状態）であれば、メモリセルアレイ１６から読み出したデータが一時的に保持されるＳＲＡＭマトリクス１７に存在するデータを全て「１」に書き換え、外部に出力する。
【００３６】
半導体装置１に入力されたコマンドがライトコマンドであれば、制御回路１１は、アドレスの一部から、ライトの対象となるページを特定する。その後、制御回路１１は、消去フラグレジスタ２０のライトの対象となるページに対応した消去フラグの値を「１」（プログラム状態）に上書きする。即ち、書き込み前の消去フラグの値に関わらず、対応する消去フラグの値を「１」（プログラム状態）に設定する。同時に、ライトの対象となるページに対応するメモリセルに対して、ライトコマンドと共に指示されるデータを書き込む（通常のライト動作を行う）。
【００３７】
このように、本実施形態に係る半導体装置１は、メモリセルとして抵抗変化素子を使用する。さらに、メモリセルアレイ１６に含まれる各ページに対応した消去フラグを含む、消去フラグレジスタ２０を設け、消去コマンドを受け付けた場合には、対応する消去フラグのみを変更する。そして、リード動作の際には、対応する消去フラグの値に応じて、リードデータを適宜書き換える。また、ライト動作の際には、メモリセルの書き換えに加えて、対応する消去フラグの値も書き換える。
【００３８】
即ち、半導体装置１は、消去コマンドを受け付けつつ、消去コマンドに対応して実際のメモリセル（ブロック単位）に対する消去動作は実行せず、対応する消去フラグの値のみを操作する。その結果、消去コマンドを受けた際の動作速度が上昇し、消費電力も抑制することができる。
【００３９】
［第２の実施形態］
本発明の第２の実施形態について、図面を用いてより詳細に説明する。
【００４０】
図６は、本実施形態に係る半導体装置２の内部構成の一例を示す図である。図６において図２と同一構成要素には、同一の符号を表し、その説明を省略する。
【００４１】
半導体装置１と２の相違点は、消去フラグレジスタ２０に含まれる消去フラグの状態が、メモリセルアレイ１６ａに含まれるメモリセルに関連付けされている点である。
【００４２】
図７は、メモリセルアレイ１６ａの内部構成の一例を示す図である。図３と図７の相違点は、プレーン０〜プレーンＭが、それぞれ、消去フラグセルを備える点である。例えば、プレーン０に含まれる各ページに対応する消去フラグセルが、プレーン１に配置されている。なお、各消去フラグセルの構成は、図５に示す構成と同様である。但し、上述のように、各プレーンには、他のプレーンのブロックに含まれるページごとの消去フラグが設けられている。
【００４３】
ここで、プレーン０〜プレーンＭにはそれぞれセンスアンプ回路（図示せず）が設けられており、各プレーンにアクセスする際には対応したセンスアンプ回路が動作する。例えば、プレーン０のブロック０に含まれるページ０にアクセスする際には、プレーン０のために設けられたセンスアンプ回路が動作する。従って、プレーン０に対応した消去フラグセルの読み出しは、プレーン１のために設けられたセンスアンプ回路を使用する。即ち、それぞれのプレーンに対するアクセスと、そのプレーンに対応する消去フラグセルに対するアクセスを並行して行うことができる。
【００４４】
なお、このような並列アクセスを可能にする構成では、それぞれのプレーンごとにセンスアンプ回路を設ける必要がある。しかし、各プレーンに対して同時にアクセスすることはないので、センスアンプ回路を共用することもできる。例えば、初めに、プレーン０に含まれている消去フラグセルの読み出しを行い、その判定結果に応じて、消去フラグセルの非活性化（ＩＯ線等のプリチャージ）を行った後、選択されたプレーン０に含まれるページにアクセスしても良い。
【００４５】
次に、半導体装置２の動作について説明する。
【００４６】
半導体装置２に入力されたコマンドが消去コマンドであれば、カラムアクセス制御回路１２が、メモリセルアレイ１６ａに含まれる消去フラグセルにアクセスする。例えば、プレーン０のブロック０に対して消去動作を行う場合には、プレーン１に含まれるプレーン０向けの消去フラグセルにアクセスする。その際、カラムアクセス制御回路１２は、消去フラグセルに対応したワード線を立ち上げ、消去の対象となっているブロック０に含まれる全てのページに対応する消去フラグに相当するメモリセルの値を「０」（消去状態）に設定する。なお、この場合、他のブロックに含まれるページに対応する消去フラグに相当するメモリセルに対しては、ワード線は選択されているが、ライト電圧を印加しない制御が行われる。即ち、他のブロックに含まれるページに対応する消去フラグの値にはついては変化しない。
【００４７】
半導体装置２に入力されたコマンドがリードコマンドの場合には、カラムアクセス制御回路１２が、アドレスから得られるリードの対象となるページと、リードの対象となるページに対応する消去フラグセルにアクセスし、それぞれのプレーンに併設されているセンスアンプ回路を介してデータの読み出しを並列して行う。例えば、プレーン０のブロック０に含まれるページ０に対するリード要求であれば、プレーン１に含まれる消去フラグセルのデータも並列して読み出す。そして、該当するページに対応する消去フラグの値が「１」（プログラム状態）であれば、対応するアドレスから読み出したデータを出力する。
【００４８】
一方、該当するページに対応する消去フラグの値が「０」（消去状態）であれば、ＳＲＡＭマトリクス１７に読み出されたリードデータに対し、「１」を上書きし、通常のリード動作を行う。即ち、リードデータとして「１」を外部に出力する。
【００４９】
半導体装置２に入力されたコマンドがライトコマンドであれば、カラムアクセス制御回路１２が、ライトの対象のページにデータの書き込みを行う。同時に、対応する消去フラグの値を「１」（プログラム状態）に設定する。
【００５０】
なお、センスアンプ回路を各プレーン間で共用する場合には、初めに消去フラグセルにアクセスし、続いてデータを記憶するメモリセルに対してアクセスを行う。即ち、消去フラグセルとデータを記憶するメモリセルに対するアクセスを時分割で行う。
【００５１】
本実施形態に係る半導体装置２においても、半導体装置１と同様に、消去コマンドを受けた際の動作速度が上昇し、消去コマンドを実行しないことにより、消費電力も抑制することができる。また、消去フラグセルとデータを記憶するメモリセルに対して並列にアクセス可能であるため、より動作の高速化が期待できる。
【００５２】
なお、引用した上記の特許文献等の各開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施形態の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００５３】
１、２、１００  半導体装置
１０  コマンドデコード回路
１１、１１ａ、１０３  制御回路
１２  カラムアクセス制御回路
１３  ロウアクセス制御回路
１４  カラムデコーダ
１５  ロウデコーダ
１６、１６ａ、１０１  メモリセルアレイ
１７  ＳＲＡＭマトリクス
１８  データ入出力バッファ
１９  アドレスバッファ
２０  消去フラグレジスタ
２１  消去フラグ制御回路
２２  制御信号入力端子
２３  データ入出力端子
１０２  アクセス制御回路
【図１】
2013168204.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2013168204.tif 000008
【図７】
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