(57)【要約】【課題】複数の凹部の下方の導電パターンと、複数の凹部の底面それぞれに位置する下部電極とを接続する構造を、容易なプロセスで形成できるようにする。【解決手段】第１下部電極２０２は、複数の第１凹部１０４それぞれの底面及び側面、並びに複数の第１凹部１０４の間に位置する層間絶縁膜４２４上に連続して設けられている。第１容量絶縁膜２０４及び第１上部電極２０６も、複数の第１凹部１０４それぞれの底面及び側面、並びに複数の第１凹部１０４の間に位置する層間絶縁膜４２４上に沿って設けられている。導電パターン２１０は、第１容量素子２００より下層に設けられ、平面視で複数の第１凹部１０４と重なっている。コンタクト３０４は、複数の第１凹部１０４それぞれに対応して設けられており、第１凹部１０４の底面に位置する第１下部電極２０２と導電パターン２１０とを接続している。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された多層配線層と、
前記多層配線層内の第１絶縁層から下に伸びている複数の第１凹部と、
前記複数の第１凹部を用いて形成された第１容量素子と、
を備え、
前記第１容量素子は、
前記複数の第１凹部それぞれの底面及び側面、並びに前記複数の第１凹部の間に位置する前記第１絶縁層上に連続して設けられた第１下部電極と、
前記第１下部電極上に設けられた第１容量絶縁膜と、
前記第１容量絶縁膜上に設けられた第１上部電極と、
を有し、
さらに、
前記第１容量素子より下層に設けられ、平面視で前記複数の第１凹部と重なる導電パターンと、
前記複数の第１凹部それぞれに対応して設けられ、前記第１凹部の底面に位置する前記第１下部電極と前記導電パターンとを接続する第１接続部材と、
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記基板に設けられ、平面視で前記複数の第１凹部と重なる素子分離膜を備え、
前記導電パターンは、前記素子分離膜上に設けられている半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記導電パターンは、前記多層配線層に設けられている半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記基板に設けられ、平面視で前記複数の第１凹部と重なる素子分離膜を有しており、
前記導電パターンは、
前記多層配線層に設けられており、前記第１容量素子よりも下層に位置しており、平面視で一部が第１の前記第１凹部と重なっている第１の導体パターンと、
前記素子分離膜上に設けられており、平面視で、前記第１の第１凹部以外の前記第１凹部と重なっており、かつ前記第１の導体パターンのうち前記第１の第１凹部と重なっていない部分と重なっている第２の導体パターンと、
平面視で前記第１の導体パターンと前記第２の導体パターンとが重なっている部分に設けられ、前記第１の導体パターンと前記第２の導体パターンとを接続する第２接続部材と、
を有する半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記導電パターンは、前記基板に設けられた不純物層である半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記多層配線層のうち前記第１凹部と同一層に形成された複数の第２凹部と、
前記複数の第２凹部それぞれを用いて形成され、メモリを形成する複数の第２容量素子と、
を備え、
前記第２容量素子は、
前記第２凹部の底面及び側面に設けられた第２下部電極と、
前記第２下部電極上に設けられた第２容量絶縁膜と、
前記第２容量絶縁膜上に設けられた第２上部電極と、
を有し、
前記第２下部電極は、前記複数の第２凹部の間に位置する前記第１絶縁層上には設けられていない半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記第１絶縁層は、
第１絶縁膜と、
前記複数の第１凹部が形成された領域に設けられ、前記第１絶縁膜よりも誘電率が高い第２絶縁膜と、
を有する半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記第１下部電極、前記第１容量絶縁膜、及び前記第１上部電極の積層体の端部は、前記第２絶縁膜の中に位置している半導体装置。
【請求項９】
請求項７に記載の半導体装置において、
前記第２絶縁膜の上面は、前記第１絶縁膜の上面よりも上に位置しており、
前記第１絶縁層は、前記第１絶縁膜上及び前記第２絶縁膜上に位置する拡散防止絶縁膜を備え、
前記拡散防止絶縁膜は、前記第１絶縁膜上に位置する部分が、前記第２絶縁膜上に位置する部分よりも厚い半導体装置。
【請求項１０】
請求項７に記載の半導体装置において、
前記第２絶縁膜に設けられた第４凹部を備え、
前記第１凹部は、前記第４凹部の底面から下方に伸びている半導体装置。
【請求項１１】
請求項７に記載の半導体装置において、
前記第２絶縁膜は酸化シリコン膜である半導体装置。
【請求項１２】
請求項７に記載の半導体装置において、
前記第１絶縁膜は、Ｓｉ及びＣを含有する膜、又は多孔質膜である半導体装置。
【請求項１３】
請求項１に記載の半導体装置において、
前記第１絶縁層に埋め込まれた第１配線を有する半導体装置。
【請求項１４】
請求項１に記載の半導体装置において、
前記多層配線層の最上層に位置する電極パッドを備え、
前記第１容量素子は、平面視で前記電極パッドと重なっている半導体装置。
【請求項１５】
請求項１に記載の半導体装置において、
前記第１容量素子は、容量密度が５０ｆＦ／μｍ２以上である半導体装置。
【請求項１６】
基板、又は基板上に形成された第１下部絶縁膜上に、導電パターンを形成する工程と、
前記導電パターン上に、第２下部絶縁膜を形成する工程と、
前記第２下部絶縁膜に、前記導電パターンに接続する複数の接続部材を埋め込む工程と、
前記下部絶縁膜上及び前記複数の接続部材上に、少なくとも一層の第１絶縁膜を形成する工程と、
最上層の前記第１絶縁膜から下に伸びている複数の第１凹部を形成し、かつ前記複数の第１凹部それぞれの底面に、前記接続部材を露出させる工程と、
前記第１凹部の底面及び側面、並びに前記複数の第１凹部の間に位置する前記第１絶縁膜上に連続している第１下部電極、前記第１下部電極上に位置する第１容量絶縁膜、及び前記第１容量絶縁膜上に位置する第１上部電極を形成する工程と、
を備える半導体装置の製造方法。
【請求項１７】
請求項１６に記載の半導体装置の製造方法において、
前記第１絶縁膜を形成した後、前記複数の第１凹部を形成する前に、
前記最上層の第１絶縁膜のうち平面視で前記複数の接続部材と重なる領域に、埋込用凹部を形成する工程と、
前記埋込用凹部内に、前記最上層の第１絶縁膜よりも誘電率が高い第２絶縁膜を埋め込む工程と、
を有し、
前記複数の第１凹部を形成する工程において、平面視で前記第２絶縁膜と重なる領域に、前記複数の第１凹部を形成する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関し、特に容量素子を有する半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置は、容量素子を含むことが多い。一方、半導体装置の微細化が進んでいる。半導体装置の微細化が進むと容量素子の容量を確保することが難しくなる。これに対して、例えば特許文献１及び２に記載されているように、層間絶縁膜に溝を形成し、この溝に沿って下部電極及び容量絶縁膜を形成することで、メモリセルを構成する容量素子の容量を増大させる技術がある。
【０００３】
一方、アナログ回路では、容量が大きい容量素子が必要となることがある。これに対して特許文献３，４には、絶縁膜に複数の凹部を設け、これら凹部内及びその間に位置する絶縁膜上に、下部電極、容量絶縁膜、及び上部電極を設けることが記載されている。特に特許文献４には、複数の凹部の底面に同一の下部配線を露出させることにより、複数の凹部の底面において、下部配線を同一の下部配線に接続させることが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−４４９７２号公報
【特許文献２】特開２００８−２１０８４９号公報
【特許文献３】特開２００７−５９７６１号公報
【特許文献４】特開２００３−２９７９４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
下部電極の抵抗を下げるためには、特許文献４に記載されているように、複数の凹部の底面において、下部電極を同一の下部配線に接続させることが好ましい。しかし本発明者が検討した結果、下部電極を直接下部配線に接続させると、製造プロセス上問題が生じることが分かった。
【０００６】
その他の課題と新規な特徴は、本発明書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、多層配線層内には、容量素子が形成されている。この容量素子は、複数の凹部を用いて形成されている。複数の凹部の下方には、導電パターンが形成されている。複数の凹部の底面それぞれにおいて、下部電極は、接続部材を介して導電パターンに接続している。
【発明の効果】
【０００８】
前記一実施の形態によれば、複数の凹部の下方の導電パターンと、複数の凹部の底面それぞれに位置する下部電極とを接続する構造を、容易なプロセスで形成することができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る半導体装置の構成を示す断面図である。
【図２】第１容量素子の平面図である。
【図３】半導体装置の平面図である。
【図４】図１に示した半導体装置の製造方法を示す断面図である。
【図５】図１に示した半導体装置の製造方法を示す断面図である。
【図６】図１に示した半導体装置の製造方法を示す断面図である。
【図７】図１に示した半導体装置の製造方法を示す断面図である。
【図８】図１に示した半導体装置の製造方法を示す断面図である。
【図９】図１に示した半導体装置の製造方法を示す断面図である。
【図１０】第２の実施形態に係る半導体装置の構成を示す断面図である。
【図１１】第３の実施形態に係る半導体装置の構成を示す断面図である。
【図１２】図１１に示した半導体装置の製造方法を示す図である。
【図１３】図１１に示した半導体装置の製造方法を示す図である。
【図１４】図１１に示した半導体装置の製造方法を示す図である。
【図１５】図１１に示した半導体装置の製造方法を示す図である。
【図１６】第４の実施形態に係る半導体装置の構成を示す断面図である。
【図１７】図１６に示した半導体装置の製造方法を示す断面図である。
【図１８】図１６に示した半導体装置の製造方法を示す断面図である。
【図１９】図１６に示した半導体装置の製造方法を示す断面図である。
【図２０】図１６に示した半導体装置の製造方法を示す断面図である。
【図２１】図１６に示した半導体装置の製造方法を示す断面図である。
【図２２】図１６に示した半導体装置の製造方法を示す断面図である。
【図２３】第５の実施形態に係る半導体装置の構成を示す断面図である。
【図２４】第６の実施形態に係る半導体装置の構成を示す断面図である。
【図２５】第７の実施形態に係る半導体装置の構成を示す断面図である。
【図２６】第８の実施形態に係る半導体装置の構成を示す断面図である。
【図２７】第９の実施形態に係る半導体装置の構成を示す断面図である。
【図２８】第１０の実施形態に係る半導体装置の構成を示す断面図である。
【図２９】第１１の実施形態に係る半導体装置の構成を示す断面図である。
【図３０】第１２の実施形態に係る半導体装置の構成を示す断面図である。
【図３１】第１３の実施形態に係る半導体装置の構成を示す断面図である。
【図３２】第１４の実施形態に係る半導体装置の構成を示す断面図である。
【図３３】第１５の実施形態に係る半導体装置の構成を示す断面図である。
【図３４】図３３に示した半導体装置の製造方法を示す断面図である。
【図３５】図３３に示した半導体装置の製造方法を示す断面図である。
【図３６】第１６の実施形態に係る半導体装置の回路図である。
【図３７】図３６の変形例を示す図である。
【図３８】図３６の変形例を示す図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１１】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＤの構成を示す断面図である。半導体装置ＳＤは、基板１００、多層配線層４００、複数の第１凹部１０４、及び第１容量素子２００を備えている。
【００１２】
基板１００は、例えばシリコン基板である。複数の第１凹部１０４は、多層配線層４００に形成されており、多層配線層４００内の層間絶縁膜４２４（第１絶縁層）から下方に伸びている。
【００１３】
第１容量素子２００は、第１下部電極２０２、第１容量絶縁膜２０４、及び第１上部電極２０６を備えている。第１下部電極２０２は、複数の第１凹部１０４それぞれの底面及び側面、並びに複数の第１凹部１０４の間に位置する層間絶縁膜４２４上に連続して設けられている。第１容量絶縁膜２０４は第１下部電極２０２上に設けられている。第１上部電極２０６は第１容量絶縁膜２０４上に設けられている。第１容量絶縁膜２０４及び第１上部電極２０６も、複数の第１凹部１０４それぞれの底面及び側面、並びに複数の第１凹部１０４の間に位置する層間絶縁膜４２４上に沿って設けられている。
【００１４】
半導体装置ＳＤは、さらに導電パターン２１０及び複数のコンタクト３０４（第１接続部材）を有している。導電パターン２１０は、第１容量素子２００より下層に設けられ、平面視で複数の第１凹部１０４と重なっている。コンタクト３０４は、複数の第１凹部１０４それぞれに対応して設けられており、第１凹部１０４の底面に位置する第１下部電極２０２と導電パターン２１０とを接続している。すなわち第１凹部１０４の底面に位置する第１下部電極２０２と導電パターン２１０は、直接接続していない。このため、第１凹部１０４の底面に位置する第１下部電極２０２と導電パターン２１０は、直接接続させる場合と比較して、製造プロセス上の問題が生じることを抑制できる。以下、詳細に説明する。
【００１５】
半導体装置ＳＤは、スイッチ領域１０及び容量素子領域２０を有している。第１容量素子２００は容量素子領域２０に形成されている。スイッチ領域１０には、トランジスタ１１０が形成されている。トランジスタ１１０は、第１容量素子２００の第１上部電極２０６に電圧を印加するためのスイッチ素子である。トランジスタ１１０のソースは、複数のビア、配線３０１、及び引出配線２０８を介して、第１容量素子２００の第１上部電極２０６に接続している。またトランジスタ１１０のドレイン１１６は、コンタクト３０２を介して入力側の配線３１４に接続している。
【００１６】
基板１００のうちトランジスタ１１０が形成されている領域は、素子分離膜１０２によって分離されている。本実施形態において、素子分離膜１０２はＳＴＩ法によって形成されている。素子分離膜１０２の一部は、平面視で第１容量素子２００と重なっている。そして素子分離膜１０２上には、導電パターン２１０が形成されている。本実施形態において導電パターン２１０は、平板状のパターンである。導電パターン２１０は、平面視で複数の第１凹部１０４と重なっている。導電パターン２１０は、トランジスタ１１０のゲート電極１１２と同一工程で形成されている。すなわち導電パターン２１０は、ゲート電極１１２と同一の材料（例えばポリシリコン膜）によって形成されている。ゲート電極１１２上にはエッチングストッパー膜４０２が形成されている。エッチングストッパー膜４０２は、導電パターン２１０上にも形成されている。
【００１７】
トランジスタ１１０上、基板１００上、素子分離膜１０２上、及び導電パターン２１０上には、多層配線層４００が形成されている。本図に示す例において、多層配線層４００は、エッチングストッパー膜４０２、層間絶縁膜４０４、配線層絶縁膜４０６、拡散防止膜４１２、層間絶縁膜４１４、拡散防止膜４２２、層間絶縁膜４２４、拡散防止膜４３２、層間絶縁膜４３４、及び拡散防止膜４４２をこの順に積層した積層構造を有している。これらのうち、エッチングストッパー膜４０２、層間絶縁膜４０４、及び配線層絶縁膜４０６は、第１層の配線層（Ｍ１）を構成している。拡散防止膜４１２及び層間絶縁膜４１４は、第２層の配線層（Ｍ２）を構成している。拡散防止膜４２２及び層間絶縁膜４２４は、第３層の配線層（Ｍ３）を構成している。拡散防止膜４３２及び層間絶縁膜４３４は、第４層の配線層（Ｍ４）を構成している。本実施形態において、第１層の配線層は、シングルダマシン法により形成されており、第２層〜第４層の配線層は、デュアルダマシン法により形成されている。ただし第１層の配線層も、デュアルダマシン法により形成されていても良い。
【００１８】
配線層絶縁膜４０６、及び層間絶縁膜４１４，４２４，４３４は、酸化シリコン膜よりも誘電率が低い低誘電率膜であってもよい。この場合、配線層絶縁膜４０６、及び層間絶縁膜４１４，４２４は、Ｓｉ及びＣを含有する膜、又は多孔質膜である。より具体的には、配線層絶縁膜４０６及び層間絶縁膜４１４，４２４は、シリコン酸化膜の酸素原子を弗素や炭素原子、及び炭化水素基に置換した絶縁膜、少なくともシリコン、酸素及び炭素を有していてさらに直径数ナノメートル以下の微細な空孔を有する多孔質膜である。これら絶縁膜の比誘電率としては、膜中に微細空孔を有さない絶縁膜の場合には、３．１以下であることが好ましく、膜中に微細空孔を有する絶縁膜の場合には、２．６以下であることが好ましい。
【００１９】
層間絶縁膜４０４には、コンタクト３０２及びコンタクト３０４が埋め込まれている。コンタクト３０２及びコンタクト３０４は、例えばタングステンにより形成されている。コンタクト３０２及びコンタクト３０４は、互いに同一の工程で形成されている。そして配線層絶縁膜４０６には、第１層の配線が埋め込まれている。また第２層〜第４層の配線層には、配線及びビアが埋め込まれている。これら配線及びビアは、例えばＣｕ又はＣｕ合金により形成されている。層間絶縁膜４２４には、第１配線３１３が埋め込まれている。ただし、容量素子領域２０に位置する第２層〜第４層の配線層には、配線及びビアが埋め込まれていない。
【００２０】
第１凹部１０４は、層間絶縁膜４２４から配線層絶縁膜４０６にかけて形成されている。すなわち第１凹部１０４の底面は、配線層絶縁膜４０６の底面か、それよりもわずかに下に位置している。
【００２１】
また層間絶縁膜４２４のうち容量素子領域２０に位置する領域には、凹部４２５が形成されている。第１凹部１０４は、凹部４２５の底面から下方に延伸している。このため、層間絶縁膜４２４のうち第１凹部１０４の相互間に位置する領域の上面、及び第１凹部１０４の周囲に位置する部分の上面は、いずれもスイッチ領域１０に位置する層間絶縁膜４２４の上面よりも低くなっている。そして第１容量絶縁膜２０４及び第１上部電極２０６は、凹部４２５の内側壁にも形成されているが、第１下部電極２０２は、凹部４２５の内側壁には形成されていない。第１下部電極２０２は、凹部４２５の底面のうち内側壁の近傍に位置する部分にも、形成されていない。
【００２２】
第１凹部１０４及び凹部４２５のうち第１上部電極２０６上に位置する空間には、引出配線２０８が埋め込まれている。引出配線２０８は、例えば、Ｗ、ＴｉＮ、Ｃｕ、及びＡｌを含む材料、これらの金属元素のいずれかを主成分（例えば、９５質量％以上）として含む材料、又はこれらの金属元素からなる材料で構成することができる。また、埋設性に優れていて化学的により安定な金属材料として、ＷやＴｉＮ等の金属材料を用いることが好ましい。この場合、第１容量素子２００の信頼性を向上させることができる。なお、引出配線２０８としてＣｕを用いる場合には、引出配線２０８をキャップ金属層によって覆っても良い。
【００２３】
第１下部電極２０２及び第１上部電極２０６は、例えば、チタン、タンタル等の高融点金属、或いはそれらの窒化物等により形成されている。これら電極の材料としては、第１容量絶縁膜２０４の結晶性を向上させることができる材料であることが好ましい。第１容量絶縁膜２０４の材料としては、例えば、二酸化ジルコニウム（ＺｒＯ２）、ジルコニウムアルミネート（ＺｒＡｌＯｘ）、更には、二酸化ジルコニウムにＴｂ、Ｅｒ、Ｙｂ等のランタノイドを添加した膜等の、シリコン窒化膜よりも高い比誘電率を有するものや、Ｚｒ、Ｔａ、Ｈｆ、Ａｌ、Ｎｂ、Ｓｉのうち何れか一種を含む酸化物、又はこれらの何れかを主成分とする酸化物、及びＳｒＴｉＯ３を含むペロブスカイト構造を有する高誘電材料等、を用いることがより好ましい。
【００２４】
図２は、第１容量素子２００の平面図である。本図に示すように、第１凹部１０４はマトリクスを形成するように２次元的に配列されている。そしてこれら第１凹部１０４の中それぞれに、第１下部電極２０２、第１容量絶縁膜２０４、及び第１上部電極２０６が形成されている。すなわち第１凹部１０４の中それぞれには、トレンチ型の容量素子が形成されている。そしてこれらの容量素子は、第１凹部１０４の相互間に位置する第１下部電極２０２及び導電パターン２１０、並びに第１上部電極２０６及び引出配線２０８によって並列に接続されている。
【００２５】
図３は、半導体装置ＳＤの平面図である。半導体装置ＳＤには、複数の電極パッドＰＡＤが形成されている。電極パッドＰＡＤは、半導体装置ＳＤの縁に沿って配置されている。半導体装置ＳＤのうち電極パッドＰＡＤで囲まれた領域は、内部回路ＩＣを有している。そして容量素子領域２０は、平面視で内部回路ＩＣとは重ならない領域に配置されている。例えば容量素子領域２０は、平面視で電極パッドＰＡＤと重なる領域に配置されている。
【００２６】
図４〜図９は、図１に示した半導体装置ＳＤの製造方法を示す断面図である。まず図４に示すように、基板１００に素子分離膜１０２を形成する。次いで、素子分離膜１０２上にゲート絶縁膜を形成する。次いで、このゲート絶縁膜上、基板１００上、及び素子分離膜１０２上に、導電膜（例えばポリシリコン膜）を形成する。次いで、この導電膜を選択的に除去する。これにより、ゲート電極１１２及び導電パターン２１０が形成される。
【００２７】
次いで、ゲート電極１１２上、基板１００上、素子分離膜１０２上、及び導電パターン２１０上に、エッチングストッパー膜４０２及び層間絶縁膜４０４をこの順に形成する。次いで、層間絶縁膜４０４及びエッチングストッパー膜４０２に、コンタクト３０２を埋め込むための接続孔、及びコンタクト３０４を埋め込むための接続孔を形成する。次いでこれら接続孔内に、コンタクト３０２及びコンタクト３０４を埋め込む。
【００２８】
次いで、図５に示すように、層間絶縁膜４０４上に、配線層絶縁膜４０６を形成し、さらに配線層絶縁膜４０６内に配線を埋め込む。次いで、配線層絶縁膜４０６上及び配線上に、拡散防止膜４１２及び層間絶縁膜４１４を形成し、層間絶縁膜４１４にビア及び配線を埋め込む。次いで、層間絶縁膜４１４上及び配線上に、拡散防止膜４２２及び層間絶縁膜４２４を形成し、層間絶縁膜４２４にビア及び配線を埋め込む。
【００２９】
次いで、層間絶縁膜４２４上にマスクパターン（図示せず）を形成し、このマスクパターンをマスクとして、層間絶縁膜４２４をハーフエッチングする。これにより、凹部４２５が形成される。その後、マスクパターンを除去する。
【００３０】
次いで、図６に示すように、凹部４２５内を含む層間絶縁膜４２４上にマスクパターン（図示せず）を形成し、このマスクパターンをマスクとして、層間絶縁膜４２４、拡散防止膜４２２、層間絶縁膜４１４、拡散防止膜４１２、及び配線層絶縁膜４０６をエッチングする。これにより、複数の第１凹部１０４が形成される。第１凹部１０４の底面には、コンタクト３０４の上面が露出する。
【００３１】
次いで、図７に示すように、複数の第１凹部１０４の底面及び側面、凹部４２５の底面及び側面、及び層間絶縁膜４２４上に、第１下部電極２０２を形成する。次いで、第１下部電極２０２上にマスクパターン（図示せず）を形成し、このマスクパターンをマスクとして、第１下部電極２０２をエッチングする。これにより、第１下部電極２０２のうち、凹部４２５の底面の縁上に位置する部分、凹部４２５の側面上に位置する部分、及び層間絶縁膜４２４の上面上に位置する部分が除去される。
【００３２】
次いで、図８に示すように、第１下部電極２０２上、凹部４２５の底面上、凹部４２５の側面上、及び層間絶縁膜４２４の上面上に、第１容量絶縁膜２０４及び第１上部電極２０６をこの順に形成する。次いで、第１容量絶縁膜２０４及び第１上部電極２０６のうち、層間絶縁膜４２４の上面上に位置する部分を除去する。
【００３３】
次いで、図９に示すように、第１凹部１０４及び凹部４２５のうち第１上部電極２０６上に位置する空間内、及び層間絶縁膜４２４上に引出配線２０８を形成する。次いで、引出配線２０８のうち層間絶縁膜４２４上に位置する部分を除去する。
【００３４】
その後、拡散防止膜４３２及び層間絶縁膜４３４を形成し、層間絶縁膜４３４内にビア及び配線を埋め込む。この配線には、配線３０１が含まれる。その後、拡散防止膜４４２を形成する。
【００３５】
次に、本実施形態の作用及び効果について説明する。本実施形態によれば、第１凹部１０４の底面に位置する第１下部電極２０２と導電パターン２１０は、コンタクト３０４を介して接続している。このため、第１凹部１０４の底面に位置する第１下部電極２０２と導電パターン２１０は、直接接続させる場合と比較して、製造プロセス上の問題が生じることを抑制できる。
【００３６】
また、第１下部電極２０２の端部は、平面視で第１上部電極２０６の端部よりも凹部４２５の内側に位置している。このため、第１上部電極２０６の端面と第１下部電極２０２の端面が同一面を形成している場合と比較して、第１下部電極２０２及び第１上部電極２０６が短絡することを抑制できる。
【００３７】
また導電パターン２１０は、ゲート電極１１２と同一層に形成されている。このため、導電パターン２１０を多層配線層４００の他の配線層内に設ける場合と比較して、導電パターン２１０を設けることによって他の配線（例えばゲート電極１１２）のパターン形状に影響が出ることを抑制できる。
【００３８】
また第１容量素子２００は、複数のトレンチ型の容量素子を互いに並列に接続したものになる。このため、第１容量素子２００の容量密度を、例えば５０ｆＦ／μｍ２以上にすることができる。
【００３９】
（第２の実施形態）
図１０は、第２の実施形態に係る半導体装置ＳＤの構成を示す断面図である。本実施形態に係る半導体装置ＳＤは、凹部４２５が拡散防止膜４３２から下方に向けて形成されている点を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。
【００４０】
詳細には、凹部４２５の上端は、拡散防止膜４３２の上端と一致しているが、凹部４２５の下面は、層間絶縁膜４２４の中に位置している。
【００４１】
本実施形態に係る半導体装置ＳＤの製造方法は、凹部４２５、第１凹部１０４、及び第１容量素子２００を形成する工程が、拡散防止膜４３２が形成された後に行われる点を除いて、第１の実施形態に係る半導体装置ＳＤの製造方法と同様である。
【００４２】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、凹部４２５を第１の実施形態よりも上方向に位置させることができるため、第１凹部１０４を深くすることができる。従って、第１容量素子２００の容量密度を大きくすることができる。
【００４３】
（第３の実施形態）
図１１は、第３の実施形態に係る半導体装置ＳＤの構成を示す断面図である。本実施形態に係る半導体装置ＳＤは、以下の点を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。
【００４４】
まず、凹部４２５の縁及びその周囲に位置する層間絶縁膜４２４及び拡散防止膜４３２は除去されている。これにより、凹部４２６が形成されている。凹部４２６の下面は、凹部４２５の下面よりも下に位置している。また平面視において第１容量絶縁膜２０４、第１上部電極２０６、及び引出配線２０８の外側の縁は、凹部４２６に露出している。凹部４２６の内部は、埋込絶縁膜５０１で埋められている。埋込絶縁膜５０１は、例えば酸化シリコン膜である。埋込絶縁膜５０１の上面は、拡散防止膜４３２と同一面を形成している。
【００４５】
また引出配線２０８上には、拡散防止膜４３１が形成されている。拡散防止膜４３１は拡散防止膜４３２と同一の材料により形成されているが、拡散防止膜４３２よりも薄い。拡散防止膜４３１の上面は、埋込絶縁膜５０１の上面及び拡散防止膜４３２の上面と同一面を形成している。
【００４６】
図１２〜図１５は、図１１に示した半導体装置の製造方法を示す断面図である。図１２に示すように、層間絶縁膜４２４を形成し、さらに層間絶縁膜４２４に配線及びビアを埋め込むまでの工程は、第１の実施形態と同様である。次いで層間絶縁膜４２４及び配線上に、拡散防止膜４３２を形成する。
【００４７】
次いで図１３に示すように、拡散防止膜４３２及び層間絶縁膜４２４に、凹部４２５を形成する。次いで、凹部４２５の底面に、複数の第１凹部１０４を形成する。次いで、第１凹部１０４の底面上及び側面上、凹部４２５の底面上に、第１下部電極２０２を形成する。第１下部電極２０２の形成方法は、第１の実施形態と同様である。次いで、第１下部電極２０２上、凹部４２５の底面上及び側面上、並びに拡散防止膜４３２上に、第１容量絶縁膜２０４、第１上部電極２０６、引出配線２０８、及び拡散防止膜４３１をこの順に形成する。
【００４８】
次いで図１４に示すように、引出配線２０８上にマスクパターン５０を形成する。次いで、マスクパターン５０をマスクとして、拡散防止膜４３１、引出配線２０８、第１上部電極２０６、及び第１容量絶縁膜２０４をエッチングする。これにより、拡散防止膜４３１、引出配線２０８、第１上部電極２０６、及び第１容量絶縁膜２０４のうち、拡散防止膜４３２上に位置する部分及び凹部４２５の縁に位置する部分が除去される。この工程によって、凹部４２６が形成される。
【００４９】
次いで図１５に示すように、凹部４２６内、拡散防止膜４３１上、及び拡散防止膜４３２上に埋込絶縁膜５０１を形成する。次いで埋込絶縁膜５０１のうち拡散防止膜４３１上及び拡散防止膜４３２上に位置する部分を除去する。またこの工程で、マスクパターン５０は除去される。この工程は、ＣＭＰ法によって行われてもよいし、エッチングによって行われても良い。
【００５０】
その後、層間絶縁膜４３４、層間絶縁膜４３４に埋め込まれた配線及びビア、並びに拡散防止膜４４２を形成する。
【００５１】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００５２】
（第４の実施形態）
図１６は、第４の実施形態に係る半導体装置ＳＤの構成を示す断面図である。本実施形態に係る半導体装置ＳＤは、以下の点を除いて第１の実施形態に係る半導体装置ＳＤと同様の構成である。
【００５３】
まず、拡散防止膜４３２及び層間絶縁膜４２４のうち容量素子領域２０に位置する領域には、凹部４２７が形成されている。凹部４２７の上面は、拡散防止膜４３２の上面と同一面を形成している。また凹部４２７の底面は、層間絶縁膜４２４の中に位置している。
【００５４】
凹部４２７の中には、保護絶縁膜５００（第２絶縁膜）が埋め込まれている。保護絶縁膜５００は層間絶縁膜４２４よりも誘電率が高い材料、すなわち層間絶縁膜４２４よりも機械的強度が高くて化学的に安定な材料により形成されている。層間絶縁膜４２４が酸化シリコン膜よりも誘電率が低い材料（第１の実施形態で例示）により形成されている場合、保護絶縁膜５００は、例えば酸化シリコン膜である。そして第１下部電極２０２、第１容量絶縁膜２０４、第１上部電極２０６、及び引出配線２０８の端部は、平面視で保護絶縁膜５００の中に位置している。すなわち第１下部電極２０２、第１容量絶縁膜２０４、第１上部電極２０６、及び引出配線２０８の端面は、保護絶縁膜５００によって覆われている。
【００５５】
凹部４２５（第４凹部）は、保護絶縁膜５００の中に形成されている。そして第１凹部１０４は、凹部４２５の底面から下方に伸びている。すなわち第１凹部１０４は、保護絶縁膜５００、拡散防止膜４２２、層間絶縁膜４１４、拡散防止膜４１２、及び配線層絶縁膜４０６を貫いている。また引出配線２０８上には、拡散防止膜４３１が形成されている。拡散防止膜４３１は、第３の実施形態と同様に、拡散防止膜４３２よりも薄い。また拡散防止膜４３１の上面、保護絶縁膜５００の上面、及び拡散防止膜４３２の上面は、同一面を形成している。すなわち保護絶縁膜５００の上面は、層間絶縁膜４２４の上面よりも上に位置している。
【００５６】
図１７〜図２２は、図１６に示した半導体装置ＳＤの製造方法を示す断面図である。まず図１７に示すように、層間絶縁膜４２４を形成し、さらに層間絶縁膜４２４に配線及びビアを埋め込むまでの工程は、第１の実施形態と同様である。次いで層間絶縁膜４２４上及び配線上に、拡散防止膜４３２を形成する。
【００５７】
次いで図１８に示すように、拡散防止膜４３２上にマスクパターン５１を形成し、マスクパターン５１をマスクとして拡散防止膜４３２及び層間絶縁膜４２４をエッチングする。これにより、容量素子領域２０に凹部４２７が形成される。
【００５８】
次いで、図１９に示すように、凹部４２７内及び拡散防止膜４３２上に、絶縁膜５０２を形成する。絶縁膜５０２は、保護絶縁膜５００の一部を構成する。また凹部４２７のうち絶縁膜５０２によって埋まらなかった部分は、凹部４２５となる。
【００５９】
次いで図２０に示すように、凹部４２５の底面に第１凹部１０４を形成する。次いで、第１凹部１０４の底面上及び側面上、凹部４２５の底面上に、第１下部電極２０２を形成する。第１下部電極２０２の形成方法は、第１の実施形態と同様である。次いで、第１下部電極２０２上、凹部４２５の底面上及び側面上、並びに拡散防止膜４３２上に、第１容量絶縁膜２０４、第１上部電極２０６、引出配線２０８、及び拡散防止膜４３１をこの順に形成する。
【００６０】
次いで図２１に示すように、引出配線２０８上にマスクパターン５１を形成する。次いで、マスクパターン５１をマスクとして、拡散防止膜４３１、引出配線２０８、第１上部電極２０６、及び第１容量絶縁膜２０４をエッチングする。これにより、拡散防止膜４３１、引出配線２０８、第１上部電極２０６、及び第１容量絶縁膜２０４のうち、拡散防止膜４３２上に位置する部分及び凹部４２５の縁に位置する部分が除去される。また絶縁膜５０２の一部も除去され、凹部４２６が形成される。本実施形態における凹部４２６は、第３の実施形態とは異なり、凹部４２７内に形成される。
【００６１】
その後、マスクパターン５１を除去する。次いで、図２２に示すように、凹部４２６内に絶縁膜５０１を埋め込む。埋込絶縁膜５０１は、絶縁膜５０２とともに保護絶縁膜５００を形成する。埋込絶縁膜５０１の形成方法は、第３の実施形態と同様である。
【００６２】
その後、層間絶縁膜４３４、層間絶縁膜４３４に埋め込まれた配線及びビア、並びに拡散防止膜４４２を形成する。
【００６３】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、保護絶縁膜５００は、層間絶縁膜４２４と比較して誘電率が高く、機械強度が高い材料で形成されている。このため、第１凹部１０４を形成する工程において第１凹部１０４の上端部が丸まり、第１凹部１０４の形状がばらつくことを抑制できる。従って、第１容量素子２００の容量がばらつくことを抑制できる。また保護絶縁膜５００として酸化シリコン膜を用いた場合、保護絶縁膜５００を形成するためのプロセス設計が容易になる。
【００６４】
（第５の実施形態）
図２３は、第５の実施形態に係る半導体装置ＳＤの構成を示す断面図である。本実施形態に係る半導体装置ＳＤは、以下の点を除いて、第４の実施形態に係る半導体装置と同様の構成である。
【００６５】
まず、凹部４２７及び保護絶縁膜５００が層間絶縁膜４１４に形成されている。そして配線３０１は、層間絶縁膜４２４に形成されている。すなわち本実施形態では、第１容量素子２００の上端が位置する層は、第４の実施形態と比較して配線層一つ分低くなっている。
【００６６】
本実施形態によっても、第４の実施形態と同様の効果が得られる。なお、第１〜第３の実施形態においても、第１容量素子２００が形成される配線層を、本実施形態と同様にしても良い。また第１容量素子２００の上端となる層及び下端となる層は、いずれの実施形態においても任意に設定できる。
【００６７】
（第６の実施形態）
図２４は、第６の実施形態に係る半導体装置ＳＤに係る半導体装置の構成を示す断面図である。本実施形態に係る半導体装置ＳＤは、以下の点を除いて第１の実施形態に係る半導体装置ＳＤと同様の構成である。なお、本図においてスイッチ領域１０の図示を省略している。
【００６８】
半導体装置ＳＤは、容量素子領域２０のほかに、メモリ領域６０及びロジック領域８０を有している。
【００６９】
メモリ領域６０は、メモリセルを有している。メモリセルは、読み出し／書き込み用のトランジスタ６２０及び第２容量素子６００を有している。一つの第２容量素子６００は、一つの第２凹部１０５を用いて形成されている。
【００７０】
第２凹部１０５は、第１凹部１０４と同一工程で形成されている。このため、第２凹部１０５は第１凹部１０４と同様の構造を有している。詳細には、メモリ領域６０に位置する層間絶縁膜４２４には、凹部４２８が形成されている。凹部４２８は、凹部４２５と同一工程で形成されているため、深さ方向で見た場合には凹部４２５と同様の構造を有している。そして第２凹部１０５は、凹部４２８の底面から下方に向けて伸びている。
【００７１】
多層配線層４００は、配線層絶縁膜４０６の代わりに絶縁層４５０を有している。絶縁層４５０には、ビット配線６１２が設けられている。第１凹部１０４の底面及び第２凹部１０５の底面は、拡散防止膜４１２を貫通して絶縁層４５０に少し入り込んでいる。絶縁層４５０には、コンタクト３０３，３１６が埋め込まれている。コンタクト３０３は、コンタクト３０４と第１下部電極２０２とを接続している。またコンタクト３１６は、層間絶縁膜４０４に埋め込まれたコンタクト３０６を介して、導電パターン２１０に接続している。すなわちコンタクト３１６は、導電パターン２１０を介して第１下部電極２０２に接続している。なお、本図に示す例において、層間絶縁膜４１４に埋め込まれた配線は、シングルダマシン法により形成されている。詳細には、層間絶縁膜４１４は、配線が埋め込まれている。そして層間絶縁膜４１４と拡散防止膜４１２の間には、ビアを埋め込むための層間絶縁膜４１３が形成されている。層間絶縁膜４１３に埋め込まれたビアは、例えばＷにより形成されている。
【００７２】
第２容量素子６００は、第２下部電極６０２、第２容量絶縁膜６０４、及び第２上部電極６０６を有している。第２容量素子６００の構造は、第２下部電極６０２が第２容量素子６００それぞれで独立している点を除いて、第１容量素子２００の構造と同様である。すなわち第２下部電極６０２は、第２凹部１０５の相互間に位置する凹部４２８の底面上から除去されている。また第２凹部１０５及び凹部４２８のうち第２上部電極６０６上に位置する空間には、引出配線６０８が埋め込まれている。
【００７３】
第２下部電極６０２は、絶縁層４５０に埋め込まれたコンタクト３２６、及び層間絶縁膜４０４に埋め込まれたコンタクト３０７を介して、トランジスタ６２０のソースに接続している。なおトランジスタ６２０のドレインは、層間絶縁膜４０４に埋め込まれたコンタクト３０８を介して、ビット配線６１２に接続している。
【００７４】
なお本実施形態において、第２下部電極６０２は、第２凹部１０５の側面の上端からも除去されている。このため、凹部４２８の底面上には、第２容量絶縁膜６０４、第２上部電極６０６、及び引出配線６０８のみが形成されている。また第１下部電極２０２は、最も外側に位置する第１凹部１０４の外周側の側面の上端からも、除去されている。このため、凹部４２５の底面上には、第１容量絶縁膜２０４、第１上部電極２０６、及び引出配線２０８のみが形成されている。
【００７５】
ロジック領域８０は、トランジスタ８０２を有している。トランジスタ８０２は、ロジック回路を構成している。ロジック回路は、トランジスタ８０２、及び多層配線層４００内の配線を用いて形成されている。これらの配線には、層間絶縁膜４１４に埋め込まれた配線、及び層間絶縁膜４２４に埋め込まれた配線（第１配線）も含まれている。
【００７６】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、第１容量素子２００を形成する工程と同一工程で、メモリセルの第２容量素子６００を形成することができる。
【００７７】
（第７の実施形態）
図２５は、第７の実施形態に係る半導体装置ＳＤの構成を示す断面図である。本実施形態に係る半導体装置ＳＤは、凹部４２５、凹部４２８、第１凹部１０４及び第２凹部１０５の構造が、第２の実施形態に係る凹部４２５及び第１凹部１０４の構造と同様である点を除いて、第６の実施形態に係る半導体装置ＳＤと同様の構成である。
【００７８】
すなわち本実施形態において、凹部４２５及び凹部４２８の上端は、拡散防止膜４３２の上面と一致している。このため、第１凹部１０４及び第２凹部１０５を、第６の実施形態と比較して深くすることができる。なお、本実施形態に係る半導体装置ＳＤの製造方法は、第２容量素子６００を第１容量素子２００と同一工程で形成する点を除いて、第２の実施形態と同様である。
【００７９】
本実施形態によっても、第６の実施形態と同様の効果を得ることができる。また、第１凹部１０４及び第２凹部１０５を深くすることができるため、第１容量素子２００の容量及び第２容量素子６００の容量を大きくすることができる。
【００８０】
（第８の実施形態）
図２６は、第８の実施形態に係る半導体装置ＳＤの構成を示す断面図である。本実施形態に係る半導体装置ＳＤは、凹部４２５、凹部４２８、第１凹部１０４及び第２凹部１０５の構造が、第３の実施形態に係る凹部４２５及び第１凹部１０４の構造と同様である点を除いて、第６の実施形態に係る半導体装置ＳＤと同様の構成である。
【００８１】
すなわち本実施形態において、凹部４２５の端部及び凹部４２８の端部には、いずれも凹部４２６が形成されている。そして２つの凹部４２６には、いずれも埋込絶縁膜５０１が埋め込まれている。なお、本実施形態に係る半導体装置ＳＤの製造方法は、第２容量素子６００を第１容量素子２００と同一工程で形成する点を除いて、第３の実施形態と同様である。
【００８２】
本実施形態によっても、第６の実施形態と同様の効果を得ることができる。
【００８３】
（第９の実施形態）
図２７は、第９の実施形態に係る半導体装置ＳＤの構成を示す断面図である。本実施形態に係る半導体装置ＳＤは、凹部４２５、凹部４２８、第１凹部１０４及び第２凹部１０５の構造が、第４の実施形態に係る凹部４２５及び第１凹部１０４の構造と同様である点を除いて、第６の実施形態に係る半導体装置ＳＤと同様の構成である。
【００８４】
すなわち本実施形態において、拡散防止膜４３２及び層間絶縁膜４２４のうち容量素子領域２０に位置する領域及びメモリ領域６０に位置する領域には、それぞれ凹部４２７が形成されている。２つの凹部４２７の中には、いずれも保護絶縁膜５００が埋め込まれている。凹部４２５は、保護絶縁膜５００の中に形成されている。そして第１凹部１０４は、凹部４２５の底面から下方に伸びている。なお、本実施形態に係る半導体装置ＳＤの製造方法は、第２容量素子６００を第１容量素子２００と同一工程で形成する点を除いて、第３の実施形態と同様である。
【００８５】
本実施形態によっても、第６の実施形態と同様の効果、及び第３の実施形態と同様の効果を得ることができる。また、第２凹部１０５を形成する工程において第２凹部１０５の上端部が丸まり、第２凹部１０５の形状がばらつくことを抑制できる。従って、第２容量素子６００の容量がばらつくことを抑制できる。
【００８６】
（第１０の実施形態）
図２８は、第１０の実施形態に係る半導体装置ＳＤの構成を示す断面図である。本実施形態に係る半導体装置ＳＤは、以下の構成を除いて、第９の実施形態に係る半導体装置ＳＤと同様の構成である。
【００８７】
まず、絶縁層４５０のうち容量素子領域２０に位置する部分、すなわち容量素子領域２０のうち第１容量素子２００と導電パターン２１０の間に位置する層には、導体パターン２１２が設けられている。導体パターン２１２は、コンタクト３０３，３１６に接続している。すなわち第１凹部１０４の底面に位置する第１下部電極２０２は、導体パターン２１２を介して互いに接続している。そして層間絶縁膜４０４には、コンタクト３０４，３０６が設けられていない。
【００８８】
本実施形態によっても、第９の実施形態と同様の効果を得ることができる。また、導体パターン２１２と第１下部電極２０２は、一つのコンタクト３０６のみで接続されている。このため、導体パターン２１２と第１下部電極２０２の間の抵抗は、第９の実施形態における導電パターン２１０と第１下部電極２０２の間の抵抗よりも小さくなる。
【００８９】
（第１１の実施形態）
図２９は、第１１の実施形態に係る半導体装置ＳＤの構成を示す断面図である。本実施形態に係る半導体装置ＳＤは、以下の点を除いて、第１０の実施形態に係る半導体装置ＳＤと同様の構成である。
【００９０】
まず、導体パターン２１２は、平面視で一部の第１凹部１０４とは重なっていない。そして、第１下部電極２０２のうち、導体パターン２１２と重なっていない第１凹部１０４の底面に位置する領域は、コンタクト３０３，３０４を介して導電パターン２１０（第２の導体パターン）に接続している。また導電パターン２１０は、コンタクト３０６、及びコンタクト３１５（第２接続部材）を介して、導体パターン２１２（第１の導体パターン）に接続している。コンタクト３１５は、絶縁層４５０のうち導体パターン２１２より下に位置する部分に埋め込まれている。
【００９１】
本実施形態によっても、第１０の実施形態と同様の効果を得ることができる。
【００９２】
（第１２の実施形態）
図３０は、第１２の実施形態に係る半導体装置ＳＤの構成を示す断面図である。本実施形態に係る半導体装置ＳＤは、導電パターン２１０が配線状のパターンである点を除いて、第６の実施形態に係る半導体装置ＳＤと同様の構成である。導電パターン２１０を構成する各配線は、図示しない部分で互いに接続している。
【００９３】
本実施形態によっても、第６の実施形態と同様の効果を得ることができる。また導電パターン２１０の幅を、トランジスタ６２０のゲート電極の幅やトランジスタ８０２のゲート電極の幅に近づけることができる。このため、導電パターン２１０、及び各トランジスタのゲート電極の加工精度が高くなる。
【００９４】
なお、第１〜第５、第７〜第９、及び第１１の実施形態において、本実施形態と同様に導電パターン２１０を配線形状のパターンとしても良い。
【００９５】
（第１３の実施形態）
図３１は、第１３の実施形態に係る半導体装置ＳＤの構成を示す断面図である。本実施形態に係る半導体装置ＳＤは、以下の点を除いて、第９の実施形態に係る半導体装置ＳＤと同様の構成である。
【００９６】
まず、容量素子領域２０に位置する基板１００には、素子分離膜１０２及び導電パターン２１０が形成されておらず、その代わりに不純物層１０１（導電パターン）が形成されている。不純物層１０１には、コンタクト３０４，３０６が接続されている。すなわち本実施形態では、複数の第１凹部１０４の底面に位置する第１下部電極２０２は、不純物層１０１によって互いに接続されている。
【００９７】
本実施形態によっても、第９の実施形態と同様の効果を得ることができる。また、配線層に形成される導体パターンとは異なり、不純物層１０１の形状が他の不純物層の形成に影響を与えることはない。このため、不純物層１０１の形状の設計自由度は、導電パターン２１０の形状の設計自由度と比較して高くなる。
【００９８】
なお、第１〜第８、及び第１０〜第１２の実施形態において、本実施形態と同様に不純物層１０１を用いても良い。
【００９９】
（第１４の実施形態）
図３２は、第１４の実施形態に係る半導体装置ＳＤの構成を示す断面図である。本実施形態に係る半導体装置ＳＤは、以下の点を除いて、第４の実施形態に係る半導体装置ＳＤの構成と同様である。
【０１００】
まず、引出配線２０８は第１凹部１０４の中を完全に埋めてはいない。このため、引出配線２０８上にも凹部が残っている。そしてこの凹部内には、絶縁膜５０２が埋め込まれている。
【０１０１】
本実施形態に係る半導体装置の製造方法は、引出配線２０８を形成する工程において、第１上部電極２０６に沿って引出配線２０８を形成する点、すなわち第１上部電極２０６上に残っている第１凹部１０４の一部が、引出配線２０８形成後も残るようにする点を除いて、第４の実施形態と同様である。引出配線２０８に残った第１凹部１０４の一部は、凹部４２６を絶縁膜５０２で埋める工程において、絶縁膜５０２によって埋まる。
【０１０２】
本実施形態によっても、第４の実施形態と同様の効果を得ることができる。
【０１０３】
（第１５の実施形態）
図３３は、第１５の実施形態に係る半導体装置ＳＤの構成を示す断面図である。本実施形態に係る半導体装置ＳＤは、第１凹部１０４の側面に側壁絶縁膜５０４が形成されている点を除いて、第４の実施形態に係る半導体装置ＳＤと同様の構成である。
【０１０４】
本実施形態において、配線層絶縁膜４０６、及び層間絶縁膜４１４，４２４の少なくとも一層は、多孔質の絶縁膜により形成されている。そして側壁絶縁膜５０４は、第１容量素子２００の第１下部電極２０２が配線層絶縁膜４０６、及び層間絶縁膜４１４，４２４と直接接することを抑制している。側壁絶縁膜５０４は、ジビニルシロキサンベンゾシクロブテン等の有機シリカ物を含むバリア絶縁膜、シリコン窒化膜（ＳｉＮ）、シリコン炭化物（ＳｉＣ）、シリコン炭窒化物（ＳｉＣＮ）、及びシリコン酸炭化物（ＳｉＯＣ）の少なくとも一つにより形成されている。側壁絶縁膜５０４は、拡散防止膜４３２と同種（好ましくは同一）の材料により形成されても良い。そして側壁絶縁膜５０４は、隣接する絶縁層（配線層絶縁膜４０６及び層間絶縁膜４１４，４２４）よりも密度が高い。
【０１０５】
図３４及び図３５は、図３３に示した半導体装置ＳＤの製造方法を示す断面図である。本実施形態に係る半導体装置ＳＤの製造方法は、凹部４２７、絶縁膜５０２、及び第１凹部１０４を形成する工程までは、第４の実施形態に係る半導体装置ＳＤと同様の構成である。
【０１０６】
次いで図３４に示すように、絶縁膜５０２の上面、並びに第１凹部１０４の底面及び側面に、側壁絶縁膜５０４を形成する。側壁絶縁膜５０４は、例えばＡＬＤ法又はＣＶＤ法により形成される。
【０１０７】
次いで図３５に示すように、第１凹部１０４の底面に位置する側壁絶縁膜５０４、及び絶縁膜５０２の上面上に位置する側壁絶縁膜５０４を選択的に除去する。この工程は、例えば異方性のドライエッチングにより行われる。なお、凹部４２７の側面上に側壁絶縁膜５０４の一部が残ることもあるが、これは保護絶縁膜５００の一部を構成することになる。
【０１０８】
その後の工程は、第４の実施形態と同様である。
【０１０９】
本実施形態によっても、第４の実施形態と同様の効果を得ることができる。また、側壁絶縁膜５０４は、第１容量素子２００の第１下部電極２０２が配線層絶縁膜４０６、及び層間絶縁膜４１４，４２４と直接接することを抑制している。このため、配線層絶縁膜４０６、及び層間絶縁膜４１４，４２４に第１下部電極２０２を構成する材料が拡散することを抑制できる。
【０１１０】
（第１６の実施形態）
図３６は、第１６の実施形態に係る半導体装置ＳＤの回路図である。本実施形態に係る半導体装置ＳＤにおいて、第１容量素子２００は、半導体装置ＳＤが有する回路の非常用バックアップ電源として使用されている。この回路は、例えばＭＣＵ８２、ＳＲＡＭ８４、及び制御回路８６を有している。これらは、電源配線Ｖｃｃに接続している。第１容量素子２００とＶｃｃの間には、抵抗２２及びダイオード２４が並列に接続されている。
【０１１１】
なお、図３７に示すように、ＳＲＡＭ８４及び制御回路８６は、同一の不揮発メモリ８５に接続していても良い。不揮発メモリ８５は、ＳＲＡＭ８４のバックアップメモリである。制御回路８６は、第１容量素子２００を非常用電源として機能している間に、ＳＲＡＭ８４が記憶している情報を、不揮発メモリ８５に記憶させる。
【０１１２】
またＳＲＡＭ８４は、図３８に示すように秘密鍵を記憶しても良い。この場合、ＭＣＵ８２の代わりに暗号生成回路８３が用いられる。またＳＲＡＭ８４及び制御回路８６は、タンパー検出回路８７に接続される。
【０１１３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１１４】
１０ スイッチ領域
２０ 容量素子領域
２２ 抵抗
２４ ダイオード
５０ マスクパターン
５１ マスクパターン
６０ メモリ領域
８０ ロジック領域
８２ ＭＣＵ
８３ 暗号生成回路
８４ ＳＲＡＭ
８５ 不揮発メモリ
８６ 制御回路
８７ タンパー検出回路
１００ 基板
１０１ 不純物層
１０２ 素子分離膜
１０４ 第１凹部
１０５ 第２凹部
１１０ トランジスタ
１１２ ゲート電極
１１６ ドレイン
２００ 第１容量素子
２０２ 第１下部電極
２０４ 第１容量絶縁膜
２０６ 第１上部電極
２０８ 引出配線
２１０ 導電パターン
２１２ 導体パターン
３０１ 配線
３０２ コンタクト
３０３ コンタクト
３０４ コンタクト
３０６ コンタクト
３０７ コンタクト
３０８ コンタクト
３１３ 第１配線
３１４ 配線
３１５ コンタクト
３１６ コンタクト
３２６ コンタクト
４００ 多層配線層
４０２ エッチングストッパー膜
４０４ 層間絶縁膜
４０６ 配線層絶縁膜
４１２ 拡散防止膜
４１３ 層間絶縁膜
４１４ 層間絶縁膜
４２２ 拡散防止膜
４２４ 層間絶縁膜
４２５ 凹部
４２６ 凹部
４２７ 凹部
４２８ 凹部
４３１ 拡散防止膜
４３２ 拡散防止膜
４３４ 層間絶縁膜
４４２ 拡散防止膜
４５０ 絶縁層
５００ 保護絶縁膜
５０１ 埋込絶縁膜
５０１ 絶縁膜
５０２ 絶縁膜
５０４ 側壁絶縁膜
６００ 第２容量素子
６０２ 第２下部電極
６０４ 第２容量絶縁膜
６０６ 第２上部電極
６０８ 引出配線
６１２ ビット配線
６２０ トランジスタ
８０２ トランジスタ
ＩＣ 内部回路
ＰＡＤ 電極パッド
ＳＤ 半導体装置
Ｖｃｃ 電源配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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