(57)【要約】      （修正有）【課題】スクライブＴＥＧパッドの切断残渣部が半導体チップの端部から剥がれて、ボンディングワイヤ間、デバイスパッド間、又はボンディングワイヤとデバイスパッド間を短絡することを防止できる半導体装置を提供する。【解決手段】半導体ウエハ６０のスクライブＴＥＧパッド３をスクライブライン１内でデバイス形成領域２の方向に延在する複数の長方形パッドで構成する。半導体ウエハ６０をダイシングにより半導体チップに分離するが、この際半導体チップ６０の端部に切り残されるスクライブＴＥＧパッド３の切断残渣部の長さを隣接するデバイスパッド４上のパッシベーション膜４０の開口部４０ａの端部間同士の間隔より短くする。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のデバイスパッドを有する半導体チップと、
前記半導体チップの端部に切り残され、且つ該端部から剥がれたスクライブＴＥＧパッドの切断残渣部と、
前記デバイスパッドと接続されたボンディングワイヤと、を有し、前記切断残渣部が隣接する前記デバイスパッド間を直接または前記ボンディングワイヤを介して短絡することがないことを特徴とする半導体装置。
【請求項２】
前記デバイスパッドは該デバイスパッドの一部を露出する開口部を有するパッシベーション膜で被覆され、前記スクライブＴＥＧパッドは前記パッシベーション膜で被覆されないことを特徴とする請求項１に記載の半導体装置。  
【請求項３】
前記スクライブＴＥＧパッドが前記半導体チップに分離される前の半導体ウエハのスクライブライン内にデバイス形成領域方向に向かって延在して形成された複数の長方形パッドで構成されることを特徴とする請求項２に記載の半導体装置。  
【請求項４】
前記複数の長方形パッドは該長方形パッドの下層の層間絶縁膜に形成されたビアホールを介して同一の下層電極に接続されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ビアホール内がプラグ電極で埋設されることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記スクライブＴＥＧパッドが前記半導体チップに分離される前の前記半導体ウエハのスクライブライン内にデバイス形成領域方向に向かって延在する複数の突出部を有することを特徴とする請求項２に記載の半導体装置。  
【請求項７】
前記突出部の一部が前記切断残渣部を構成することを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記切断残渣部の長さが隣接する前記デバイスパッド上の前記パッシベーション膜開口部の端部間同士の間隔より短いことを特徴とする請求項３または請求項７に記載の半導体装置。
【請求項９】
前記半導体チップがパワー系デバイスであることを特徴とする請求項１乃至請求項８のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に半導体ウエハをダイシングにより個々の半導体チップに分離するとき、半導体チップの端部に残るスクライブＴＥＧパッドの切断残渣部とボンディングワイヤ等との短絡の防止を図った半導体装置に係るものである。
【背景技術】
【０００２】
近年、半導体装置は、微細化の進展により高集積化、高密度化が図られ、各種回路機能等を取り込んだ高機能化の進展が著しい。このような中で、プロセスモニタリング、不良解析等のために、基本デバイス、基本回路の特性を的確に把握できる評価素子としてテストエレメントグループ（ＴＥＧ）の役割は欠かせない。そして、ＴＥＧの個数は、半導体装置の高密度化、高機能化と共に増加傾向にある。
【０００３】
係るＴＥＧは、半導体基板内でそれなりの面積を占有する。半導体ウエハ状態での基本特性評価用ＴＥＧは、半導体ウエハが完成した時点で評価データを得ることになるので、その時点でその目的が達成される。従って、係る用途のＴＥＧは、半導体基板が個別の半導体チップにダイシングされる事により消失するスクライブラインに設置されることにより、半導体基板の有効活用が図れる。以後、スクライブラインに設置されたＴＥＧをスクライブＴＥＧと称し、記載を進める。
【０００４】
前述の如く、前工程を終了した半導体ウエハは、スクライブラインがダイシングされ個別の半導体チップに分割される。即ち、スクライブラインは、半導体ウエハが完成するまで、個々の半導体チップを一体化する役割を果たすもので、その後、ダイシングにより切断除去される領域になる。従って、スクライブラインはできる限り幅の狭い状態が好ましいところであるが、スクライブＴＥＧの採用は、スクライブラインの幅を広げる方向になる。
【０００５】
以下の特許文献１では、スクライブＴＥＧの最上層になるスクライブＴＥＧパッドと、下地電極形成領域を出来るだけ重畳させることによりスクライブＴＥＧのスクライブライン内での占有面積の縮小化を図っている。
【０００６】
また、特許文献２では、マスクアライメントターゲットによって、スクライブＴＥＧが大きくなることを防止するための方策が開示されている。
【０００７】
特許文献３では、特殊なケースではあるが、前工程終了後の半導体デバイスの高周波特性と、後工程終了後の半導体デバイスの高周波特性との差を減少させ、且つ完成品の電気特性等の信頼性を維持するため、スクライブＴＥＧを廃止、スクライブラインの幅を小さくする内容が開示されている。  
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００３−３３２３９７号公報
【特許文献２】特開平０８−１３８９９９号公報
【特許文献３】特開２００６−１２０８９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
前述の如く、特許文献１、２は、スクライブＴＥＧの大きさを出来るだけ小さくして、半導体基板の有効活用を図る内容を開示している。その場合でも、スクライブＴＥＧの最上層となるスクライブＴＥＧパッドは、所定の大きさを必要とする。スクライブＴＥＧパッド上に、所定の断面積を有する特性測定用プローブ探針を適切に当接させる必要があるためである。
【００１０】
その結果、前述の如く、半導体基板の有効活用のためスクライブラインの幅は出来るだけ狭く設計されることから、図４（Ａ）のスクライブライン近傍の要部拡大平面図に示すように、スクライブＴＥＧパッド３３のスクライブライン３１に垂直方向の幅は、スクライブライン３１の幅一杯まで広げられることになる。例えば、スクライブＴＥＧパッドのスクライブライン３１に垂直方向の幅は、スクライブラインの幅の９０％以上に設定される。
【００１１】
スクライブＴＥＧパッド３３は、アルミニューム（Ａｌ）等からなる金属薄膜で形成される。通常、その膜厚は１μｍ程度であるが、比較的大電流が流れるパワー系デバイス等の場合は数μｍ程度になる。スクライブＴＥＧパッド３３は、ＴＥＧ特性測定用のパッドとなり、多層配線の最上層にパッシベーション膜に被覆されることなく配置される。
【００１２】
なお、図４（Ａ）に、デバイス形成領域３２及び該デバイス形成領域３２に形成されたデバイスパッド３４を示す。デバイス形成領域３２はパッシベーション膜４０で被覆される。パッシベーション膜には該デバイスパッド３４の一部が露出するパッシベーション膜４０の開口部４０ａが形成される。
【００１３】
スクライブライン３１は、同図に示すように、上下のデバイス形成領域３２の間に形成され、その一部領域にスクライブＴＥＧ形成領域５１が配置される。スクライブライン上からはパッシベーション膜４０が除去される。シリコン窒化膜等からなるパッシベーション膜４０は、硬くもろいので、ダイシング時の応力でクラックが入りやすいためである。
【００１４】
該スクライブＴＥＧ形成領域５１の表面には、複数のスクライブＴＥＧパッド３３が形成されるが、同図では発明の要旨が理解できれば良いので、１個のスクライブＴＥＧ形成領域５１に１個のスクライブＴＥＧパッド３３だけを表示し、簡略化している。
【００１５】
図４（Ｂ）は図４（Ａ）のＡ−Ａ線での断面図であり、スクライブＴＥＧパッド３３は、層間絶縁膜３７に形成されたビアホールを埋設するタングステン（Ｗ）等からなるプラグ電極３５を介して下層電極３６と接続される。なお、スクライブＴＥＧパッド３３はビアホールを介して直接下層電極３６と接続される場合も多い。下層電極３６は、スクライブＴＥＧパッド３３と同等の大きさで層間絶縁膜３８上に形成される。
【００１６】
図４（Ｃ）は、図４（Ａ）のＢ−Ｂ線での断面図である。スクライブＴＥＧパッド３３は、同一層間絶縁膜３７上にデバイスパッド３４と対向して形成される。図４（Ｄ）は、図４（Ａ）のＣ−Ｃ線での断面図になる。
【００１７】
前工程を終了した半導体ウエハ５０には、複数の半導体チップが形成される。各半導体チップはテスターによりその電気特性の良否判定がなされ、スクライブＴＥＧによるプロセスデータ収集等がなされた後、スクライブライン３１に沿ってダイシングされ、図５（Ａ）にそのスクライブライン３１近傍の要部拡大平面図が示される個々の半導体チップ５２に分割される。ダイシング幅はダイシングブレードの幅で決定されるが、スクライブライン３１の幅より狭くなる。ダイシング幅をスクライブライン３１幅一杯にした場合、ダイシング時の応力、歪がデバイス形成領域３２まで及びデバイス特性等に悪影響を与える恐れがあるためである。
【００１８】
その結果、同図に示されるように、分割された半導体チップ５２の端部にスクライブＴＥＧパッド３３の一部が切り残された状態になる。係るスクライブＴＥＧパッド３３の切断残渣部３３ａはダイシング領域に隣接しているので、図５（Ａ）のＤ−Ｄ線の断面図である図５（Ｂ）に示すように、その下地領域の層間絶縁膜３７は、ダイシングによる歪みを抱える歪み層３９となる。従って、切断残渣部３３ａは、種々の応力により破壊しやすい不安定な歪み層３９上に切り残された構造になる。
【００１９】
また、スクライブＴＥＧパッド３３の切断残渣部３３ａは、ダイシング領域からデバイス形成領域３２方向に延在する幅が狭いことから、その下地領域となる層間絶縁膜３７と十分な面積で接着できない。従って、ダイシングによる歪みを抱える不安定な歪み層３９上に、狭い幅で残存するスクライブＴＥＧパッド３３の切断残渣部３３ａは、少しの力がかかっても半導体チップ５０の端部から剥がれやすい構造になる。
【００２０】
特に、パワー系デバイスの場合、前述したようにデバイスパッド３４と同様、スクライブＴＥＧパッド３３の膜厚も数μｍと厚くなるため、スクライブＴＥＧパッド３３の切断残渣部３３ａは、通常の膜厚のスクライブＴＥＧパッド３３の場合より、不安定な歪み層３９に対して大きな力を及ぼす。その結果、スクライブＴＥＧパッド３３の切断残渣部３３ａは、通常の膜厚である１μｍ程度のスクライブＴＥＧパッド３３の場合より、半導体チップ５２の端面から剥がれやすい構成となる。
【００２１】
そのため、後工程で半導体チップ５２のデバイスパッド３４とリードフレーム等との間を金線等でワイヤボンディングするとき等に、図６（Ａ）及びそのＦ−Ｆ線の断面図である図６（Ｂ）に示すように、半導体チップ５２の端部から剥がれたスクライブＴＥＧパッド３３の切断残渣部３３ａが、ヒゲ状のアルミニューム片となりボンディングワイヤ４１やパッシベーション膜４０の開口部４０ａにその一部が露出するデバイスパッド３４に接触する場合がある。
【００２２】
半導体チップ５２の端部から剥がれたスクライブＴＥＧパッド３３の切断残渣部３３ａは、異なるボンディングワイヤ４１同士、異なるデバイスパッド３４同士、又はボンディングワイヤ４１とデバイスパッド３４とを短絡、又は短絡しやすい状態にさせる場合がある。その結果、それが原因となり完成した半導体装置の歩留を低下させたり、長期的信頼性の点で不具合を生じさせる場合がある。
【００２３】
係るスクライブＴＥＧパッド３３の切断残渣部３３ａが、半導体チップ５２の端部から剥がれてヒゲ状のアルミニューム片となり、種々の問題を引き起こすことを防止することが課題となる。  
【課題を解決するための手段】
【００２４】
本発明の半導体装置は、複数のデバイスパッドを有する半導体チップと、前記半導体チップの端部に切り残され、且つ該端部から剥がれたスクライブＴＥＧパッドの切断残渣部と、前記デバイスパッドと接続されたボンディングワイヤと、を有し、前記切断残渣部が隣接する前記デバイスパッド間を直接または前記ボンディングワイヤを介して短絡することがないことを特徴とする。
【００２５】
また、本発明の半導体装置は、前記デバイスパッドが該デバイスパッドの一部を露出する開口部を有するパッシベーション膜で被覆され、前記スクライブＴＥＧパッドは前記パッシベーション膜で被覆されないことを特徴とする。
【００２６】
また、本発明の半導体装置は、前記スクライブＴＥＧパッドが前記半導体チップに分離される前の半導体ウエハのスクライブライン内にデバイス形成領域方向に向かって延在して形成された複数の長方形パッドで構成されることを特徴とする。
【００２７】
また、本発明の半導体装置は、前記ビアホール内がプラグ電極で埋設されることを特徴とする。
【００２８】
また、本発明の半導体装置は、前記スクライブＴＥＧパッドが前記半導体チップに分離される前の前記半導体ウエハのスクライブライン内にデバイス形成領域方向に向かって延在する複数の突出部を有することを特徴とする。
【００２９】
また、本発明の半導体装置は、前記突出部の一部が前記切断残渣部を構成することを特徴とする。
【００３０】
また、本発明の半導体装置は、前記切断残渣部の長さが隣接する前記デバイスパッド上の前記パッシベーション膜開口部の端部間同士の間隔より短いことを特徴とする。
【００３１】
また、本発明の半導体装置は、  前記半導体チップがパワー系デバイスであることを特徴とする。
【発明の効果】
【００３２】
本発明の半導体装置によれば、スクライブＴＥＧパッドの切断残渣部が半導体チップの端部から剥がれて、ボンディングワイヤ等を短絡することの防止、またはその確率を低下させることができる。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施形態における半導体ウエハ状態でのスクライブラインに形成されたスクライブＴＥＧパッド、デバイスパッドの要部拡大平面図及び断面図である。
【図２】本発明の実施形態における半導体チップのスクライブＴＥＧパッドの切断残渣部、デバイスパッドの要部拡大平面図、断面図、及びワイヤボンディングされたデバイスパッドの近傍に付着した剥離したスクライブＴＥＧパッドの切断残渣部を示す要部拡大平面図である。
【図３】本発明の実施形態の変形例によるスクライブＴＥＧパッドの形状を示す要部拡大平面図である。
【図４】従来例による半導体ウエハのスクライブラインに形成されたスクライブＴＥＧパッド、デバイスパッドの要部拡大平面図及び断面図である。
【図５】従来例による半導体チップのスクライブＴＥＧパッドの切断残渣部、デバイスパッドの要部拡大平面図、断面図である。
【図６】従来例によるワイヤボンディングされたデバイスパッドに付着した剥離したスクライブＴＥＧパッドの切断残渣部を示す要部拡大平面図及び断面図である。
【発明を実施するための形態】
【００３４】
本発明の実施形態について、図１、図２に基づいて以下に説明する。図１（Ａ）は半導体ウエハ６０状態でのスクライブライン１近傍の要部拡大平面図であり、２つのデバイス形成領域２に挟まれたスクライブライン１内に形成されたスクライブＴＥＧ形成領域１１及びその上のスクライブＴＥＧパッド３と、デバイス形成領域２に形成されたデバイスパッド４の配置関係の概略を示す。
【００３５】
スクライブＴＥＧパッド３は、スクライブＴＥＧ形成領域１１上に複数形成されるが、前述したように発明の要旨が分ればよいので、その内の１個のスクライブＴＥＧパッド３を細長い複数本の長方形パッド３ｂの集合体として表示する。本実施形態の特徴は、図４（Ａ）に示す四角形の従来構造と異なり、スクライブＴＥＧパッド３がスクライブライン１に平行方向の辺の長さが短い細長い長方形パッド３ｂの集合体として構成されていることである。
【００３６】
図１（Ｂ）は図１（Ａ）のＡ−Ａ線での断面図である。スクライブＴＥＧパッド３を構成する複数の長方形パッド３ｂは、層間絶縁膜８上に形成された同一の下層電極６に層間絶縁膜７に形成された、複数のビアホールを埋設するタングステン（Ｗ）等からなるプラグ電極５を介して接続される。即ち、スクライブＴＥＧパッド３を構成する複数の長方形パッド３ｂは、下層電極６を介して互いに電気的に接続される。プラグ電極５を介さず、長方形パッド３ｂと下層電極６がビアホールを介して直接接続されても良い。
【００３７】
図１（Ｃ）は、図１（Ａ）のＢ−Ｂ線での断面図である。スクライブＴＥＧパッド３とデバイスパッド４は、同一平面からなる層間絶縁膜７上に対向して形成される。それらの膜厚も膜質も同一になる。図１（Ｄ）は図１（Ａ）のＣ−Ｃ線での断面図である。複数の長方形パッド３ｂ同士の間は、層間絶縁膜７で被覆され、スクライブＴＥＧ形成領域１１の一部を構成している。
【００３８】
半導体ウエハ６０には複数の半導体チップが形成される。各半導体チップは、それぞれのデバイスパッド４にプローブ探針を当接させることにより、そのデバイス特性が測定される。また、同様にして、スクライブＴＥＧパッド３によりＴＥＧ特性が測定される。スクライブＴＥＧ３は複数に分割された長方形パッド３ｂで構成されるが、前述の如く、下層電極６で、それぞれが電気的に接続されている。
【００３９】
従って、測定電流が大きい場合でも、先端が平坦に加工されたプローブ探針を分割された長方形パッド３ｂのそれぞれに当接することにより、ＴＥＧ特性を測定評価することができる。また、プローブ探針が、いずれかの長方形パッド３ｂに全体として接触していなくとも、該長方形パッド３ｂは複数のプラグ電極５を介して同一の下地電極６に接続されるため測定評価上の問題は生じない。
【００４０】
図２（Ａ）は、前記半導体ウエハ６０がダイシングによりスクライブライン１領域で切断され、複数に分割された中の１個の半導体チップ６２について、スクライブライン１近傍領域を示す要部拡大平面図である。ダイシングにより切り残された長方形パッド３ｂの切断残渣部３ａが複数示される。同図に概略で示すように、切断残渣部３ａの該半導体チップ６２の端部からデバイス形成領域２方向に延在する幅及び半導体チップ６２の端部に沿った幅は、いずれも隣接するデバイスパッド４上のパッシベーション膜４０の開口部４０ａの端部間同士の間隔より短くなる。
【００４１】
図２（Ｂ）は図２（Ａ）のＡ−Ａ線での断面図である。半導体チップ６２の端面となるダイシング切断面に露出する層間絶縁膜７内には、従来と同様、ダイシング時の歪である歪み層９が形成される。従って、長方形パッド３ｂの切断残渣部３ａは、係る不安定な歪み層３上に小さな接触面積で配置された構成になるため、後続工程で少しの応力がかかった場合でも、下層の層間絶縁膜７から剥がれる可能性がある。
【００４２】
図２（Ｃ）は、デバイスパッド４に金線等のボンディングワイヤ１０をワイヤボンディングした状態を概略的に示したものである。ボンディングワイヤ１０を含む断面図は不図示だが、従来例の図７（Ｂ）と同様である。図７との相違点は、層間絶縁膜７から剥がれた切断残渣部３ａの長さが、隣接するデバイスパッド４上のパッシベーション膜４０の開口部４０ａの端部間同士の間隔より短いことである。
【００４３】
その結果、半導体チップ６２の端部の歪み層９を有する層間絶縁膜７から剥がれた切断残渣部３ａが、ボンディングワイヤ１０の１本と接触したり、パッシベーション膜４０の開口部４０ａから露出するデバイスパッド４の１つと接触したとしても、全体の長さがパッシベーション膜４０の開口部４０ａの端部間同士の間隔より短いため、切断残渣部３ａがボンディングワイヤ１０同士、デバイスパッド４同士、又はボンディングワイヤ１０とデバイスパッド４間とに跨って接触することがない。従って、半導体装置の歩留や長期的信頼性に影響するという従来の問題点を解決することができる。
【００４４】
本実施形態では、スクライブライン１をダイシングし半導体ウエハ６０を複数の半導体チップ６２に分離する際、半導体チップ６０の端部に残る長方形パッド３の切断残渣部３ａの長さを、隣接するデバイスパッド４上のパッシベーション膜４０の開口部４０ａの端部間同士の間隔より短くすることにより、従来の歩留上、長期信頼性上の問題の解決を図っている。
【００４５】
従って、スクライブＴＥＧパッド３の形状は、ダイシング時に発生する切断残渣部３ａの長さが隣接するデバイスパッド４上のパッシベーション膜４０の開口部４０ａの端部間同士の間隔より短くなるものであれば良い。本実施形態の変形例として、図３（Ａ）にスクライブＴＥＧパッド５３、図３（Ｂ）にスクライブＴＥＧパッド５４を示す。いずれのスクライブＴＥＧパッド５３、５４も幅の広い本体部分から突出部５３ｂ、５４ｂが形成される。
【００４６】
突出部５３ｂ、５４ｂは、その下の層間絶縁膜７に形成された、ビアホールに埋設されたタングステン（Ｗ）からなるプラグ電極５を介して下層電極６に接続される。その結果、スクライブＴＥＧパッド５３、５４の全体の面積が大きくなり大電流を流すのに有利になる。
【００４７】
スクライブライン１をダイシングすることにより、スクライブＴＥＧパッド５３、５４の本体部分の全てと突出部５３ｂ、５４ｂの一部を切断する。切り残された突出部５３ｂ、５４ｂからなる不図示の切断残渣部の長さは、隣接するデバイスパッド４のパッシベーション膜４０の開口部４０ａ同士の端部間の間隔より短くなるように設計される。
【００４８】
切断残渣部の長さを、隣接するデバイスパッド４上のパッシベーション膜４０の開口部４０ａの端部間同士の間隔より短くなる構成にできるものであれば、変形例は図３（Ａ）、図３（Ｂ）に限定されるものではない。例えば、スクライブＴＥＧパッド本体部分から半円状、半楕円状等の突出部を持つものでも良い。
【００４９】
なお、多層配線構造ではなく１層配線構造を採用するパワー系デバイスの場合でも、スクライブＴＥＧパッドを図３（Ａ）等と同様の形状にすることにより、同様の効果が得られるのはいうまでもない。
【符号の説明】
【００５０】
１  スクライブライン    ２  デバイス形成領域    ３  スクライブＴＥＧパッド
３ｂ  長方形パッド    ３ａ  切断残渣部    ４  デバイスパッド    ５  プラグ電極    ６  下層電極    ７，８  層間絶縁膜    ９  歪み層    １０  ボンディングワイヤ    １１  スクライブＴＥＧ形成領域    ４０  パッシベーション膜        
４０ａ  開口部    ４２  半導体基板    ６０  半導体ウエハ    
６２  半導体チップ    ５１  スクライブＴＥＧ形成領域    
５３，５４  スクライブＴＥＧパッド    ５３ｂ，５４ｂ  突出部    
３１  スクライブライン    ３２  デバイス形成領域    ３３  スクライブＴＥＧパッド    ３３ａ  切断残渣部    ３４  デバイスパッド    ３５  プラグ電極    ３６  下層電極    ３７，３８  層間絶縁膜    ３９  歪み層    ４１  ボンディングワイヤ    
４３  歪み層    ５０  半導体ウエハ    ５１  スクライブＴＥＧ形成領域    
５２  半導体チップ  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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