(57)【要約】【課題】高周波帯域による電圧変動を抑制できるコンデンサを有する半導体装置を提供する。【解決手段】第１の第１導電型半導体領域２と、前記第１の第１導電型半導体領域２の上に形成され、前記第１の第１導電型半導体領域２よりも第１導電型不純物濃度の高い第２の第１導電型半導体領域３と、前記第２の第１導電型半導体領域３の上に形成される第２導電型半導体領域４と、前記第２導電型半導体領域４の上に形成される誘電体膜５と、前記誘電体膜５の上に形成される上部電極７ａとを有するコンデンサを備えている。【選択図】図１
2013135059.tif 000002
【特許請求の範囲】
【請求項１】
半導体回路とコンデンサを有し、
前記コンデンサは、
第１の第１導電型半導体領域と、
前記第１の第１導電型半導体領域の上に形成され、前記第１の第１導電型半導体領域よりも第１導電型不純物濃度の高い第２の第１導電型半導体領域と、
前記第２の第１導電型半導体領域の上に形成される第２導電型半導体領域と、
前記第２導電型半導体領域の上に形成される誘電体膜と、
前記誘電体膜の上に形成される上部電極と、
前記第２導電型半導体領域の上方に形成され、前記第２導電型半導体領域に電気的に接続される第１配線と、前記上部電極に電気的に接続される第２配線と、
を有する半導体装置。
【請求項２】
前記上部電極は、前記第２導電型半導体領域よりも第２導電型不純物濃度の高い第２導電型半導体膜から形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体回路は、第１導電型ＭＯＳトランジスタと第２導電型ＭＯＳトランジスタを接続したＣＭＯＳを有し、
前記第１導電型ＭＯＳトランジスタのソース／ドレイン領域の一方は、前記第１の配線と前記第２の配線のうちの一方に接続され、
前記第２導電型ＭＯＳトランジスタのソース／ドレイン領域の一方は、前記第１の配線と前記第２の配線のうちの他方に接続される
ことを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記第２導電型ＭＯＳトランジスタは、第１導電型ウエルに形成され、
前記第１導電型ウエルは、前記第１の第１導電型半導体領域内と同じか１桁以内の差の第１導電型不純物濃度を有することを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置において、論理回路、ＣＭＯＳを含む回路は、直流電力供給のために一対の電源線に接続されている。また、一対の電源線にはデカップリングコンデンサが並列に接続されている。デカップリングコンデンサは、バイパスコンデンサとも呼ばれ、一対の電源線に供給される直流電力の電圧変動を防止するために接続されるコンデンサである。
【０００３】
従来使用されているデカップリングコンデンサの構造は、一般的にＭＯＳ構造を有している。例えば、シリコン基板中のｐ型ウエルの上部に形成されるｎ型不純物領域上に絶縁膜が形成され、その絶縁膜上に上部電極が形成される構造が知られている。この場合、上部電極の側方にもｎ型不純物領域を形成し、上部電極の下のｎ型不純物領域とその側方のｎ型不純物領域の不純物濃度を等しくすることが知られている。
【０００４】
また、上部電極としてポリシリコン膜を使用し、ポリシリコン膜内にはその下のｎ型不純物領域と同じ導電型の不純物をドープすることにより、周波数応答性に優れたキャパシタを形成することが知られている。
【０００５】
また、不純物濃度が均一のｐ型シリコン層を絶縁膜上に形成した構造を有するＳＯＩ基板を使用し、そのｐ型シリコン層の上部にさらにｐ型不純物を注入して高濃度化し、さらにｐ型シリコン層の上に絶縁膜、上部電極を順に形成した構造のコンデンサが知られている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１５７８９２号公報
【特許文献２】特開２００３−３４７４１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
半導体装置で処理する信号の周波数がさらに高くなるにつれて、デカップリングコンデンサによる電圧変動の抑制も高周波数化に追従させることが求められる。ところが、従来のデカップリングコンデンサによれば、高周波帯域で容量特性が小さくなる傾向にあり、半導体装置の高速動作に支障をきたす。
【０００８】
本発明の目的は、高周波帯域による電圧変動を抑制できるコンデンサを有する半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
本実施形態の１つの観点によれば、半導体回路とコンデンサを有し、前記コンデンサは、第１の第１導電型半導体領域と、前記第１の第１導電型半導体領域の上に形成され、前記第１の第１導電型半導体領域よりも第１導電型不純物濃度の高い第２の第１導電型半導体領域と、前記第２の第１導電型半導体領域の上に形成される第２導電型半導体領域と、前記第２導電型半導体領域の上に形成される誘電体膜と、前記誘電体膜の上に形成される上部電極と、前記第２導電型半導体領域の上方に形成され、前記第２導電型半導体領域に電気的に接続される第１配線と、前記上部電極に電気的に接続される第２配線と、を有す
る半導体装置が提供される。
発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない、と理解される。
【発明の効果】
【００１０】
本実施形態に係るコンデンサを電源線に並列に接続することにより、高周波帯でのコンデンサ容量を従来よりも高く保持し、電源線に接続される半導体回路の高周波動作による直流電圧変動を抑制することができる。
【図面の簡単な説明】
【００１１】
【図１】図１（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造工程を示す断面図である。
【図２】図２は、実施形態に係る半導体装置の等価回路図である。
【図３】図３は、第１実施形態に係る半導体装置に含まれるコンデンサに印加される電圧とコンデンサ容量と周波数との関係を示す特性図である。
【図４】図４は、第１の比較例に係る半導体装置に含まれるコンデンサを示す断面図である。
【図５】図５は、第１の比較例に係る半導体装置に含まれるコンデンサに印可される電圧とコンデンサ容量と周波数との関係を示す特性図である。
【図６】図６は、第２の比較例に係る半導体装置に含まれるコンデンサを示す断面図である。
【図７】図７は、第２の比較例に係る半導体装置に含まれるコンデンサに印加される電圧とコンデンサ容量と周波数との関係を示す特性図である。
【図８】図８は、第１実施形態と第２の比較例のそれぞれの半導体装置において、動作周波数１０ＧＨｚにおけるコンデンサの印加電圧と容量の関係を示す特性図である。
【図９】図９は、第１実施形態と第２の比較例のそれぞれの半導体装置において、動作周波数１ＭＨｚにおけるコンデンサの印加電圧と容量の関係を示す特性図である。
【図１０】図１０（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造工程を示す断面図である。
【図１１】図１１は、第２実施形態に係る半導体装置に含まれるコンデンサに印可される電圧とコンデンサ容量と周波数との関係を示す特性図である。
【図１２】図１２は、第３の比較例に係る半導体装置に含まれるコンデンサを示す断面図である。
【図１３】図１３は、第３の比較例に係る半導体装置に含まれるコンデンサに印加される電圧とコンデンサ容量と周波数との関係を示す特性図である。
【図１４】図１４は、第４の比較例に係る半導体装置に含まれるコンデンサを示す断面図である。
【図１５】図１５は、第４の比較例に係る半導体装置に含まれるコンデンサに印加される電圧とコンデンサ容量と周波数との関係を示す特性図である。
【図１６】図１６は、第１実施形態と第４の比較例のそれぞれの半導体装置において、動作周波数１０ＧＨｚにおけるコンデンサの印加電圧と容量の関係を示す特性図である。
【図１７】図１７は、第２実施形態と第４の比較例のそれぞれの半導体装置において、動作周波数１ＭＨｚにおけるコンデンサの印加電圧と容量の関係を示す特性図である。
【発明を実施するための形態】
【００１２】
以下に、図面を参照して実施形態を説明する。図面において、同様の構成要素には同じ参照番号が付されている。
【００１３】
（第１の実施の形態）
図１（ａ）、（ｂ）は、第１実施形態に係る半導体装置とその形成工程を示す断面図である。次に、図１（ａ）に示す構造を形成するまでの工程を説明する。
【００１４】
図１（ａ）において、ｐ型シリコン基板１の上にはｐ型のシリコン層２が約１．５２μｍの厚さに形成されている。ｐ型シリコン基板１は、ｐ型不純物として例えばホウ素を約１．３×１０１５ｃｍ−３の濃度で含み、約１０Ωｃｍの電気抵抗率を有している。また、シリコン層２内のｐ型不純物、例えばホウ素の濃度は、ｐ型シリコン基板１のｐ型不純物濃度よりも高く、例えば約１×１０１６ｃｍ−３である。
【００１５】
シリコン層２は、ｐ型シリコン基板１上にエピタキシャル成長した不純物濃度分布がほぼ均一のｐ型半導体領域であるが、シリコン基板１内にｐ型不純物、例えばホウ素をイオン注入することにより形成されたｐ型半導体領域であってもよい。
【００１６】
そのような状態において、シリコン層２の上にシリコン酸化膜（不図示）、シリコン窒化膜（不図示）を順に形成した後に、これらの膜をフォトリソグラフィー法とエッチング技術を用いて素子分離領域に開口を形成してハードマスク（不図示）として使用する。その後に、ハードマスクの開口部を通してｐ型シリコン層２に素子分離用溝２ｕを形成する。続いて、素子分離用溝２ｕ内に絶縁膜としてシリコン酸化膜をＣＶＤ法により形成して埋め込んだ後に、ハードマスク上のシリコン酸化膜を化学機械研磨（ＣＭＰ）法により除去し、ついでハードマスクを除去する。これにより、素子分離用溝２ｕ内に残されたシリコン酸化膜をシャロートレンチアイソレーション（ＳＴＩ）１０として使用する。ＳＴＩ１０は素子分離用絶縁層の１つであり、ＳＴＩ１０の代わりにＬＯＣＯＳ法により素子分離絶縁層を形成してもよい。
【００１７】
続いて、シリコン層２のうちＳＴＩ１０に囲まれたコンデンサ形成領域Ｉ内にｐ型不純物、例えばホウ素（Ｂ）をイオン注入する。これにより、ｐ型シリコン層２の表面から約０．５２μｍの深さであってｐ型シリコン層２よりも高いｐ型不純物濃度、例えば２桁以上の濃度差の５×１０１８ｃｍ−３〜５×１０１９ｃｍ−３を有するｐ型不純物拡散領域３を形成する。なお、ｐ型不純物をイオン注入する際には、コンデンサ形成領域Ｉ以外の領域を例えばフォトレジスト（不図示）により覆う。
【００１８】
続いて、ｐ型不純物拡散領域３内の一部に、ｎ型不純物、例えばリン（Ｐ）をイオン注入する。これにより、ｐ型不純物拡散領域３の表面から約２０ｎｍの接合深さで、例えば不純物濃度が１×１０１９ｃｍ−３〜５×１０２０ｃｍ−３のｎ型不純物拡散領域４を形成する。ｎ型不純物拡散領域４は、後述する上部電極７ａよりも広く形成される。なお、ｎ型不純物をイオン注入する際には、ｎ型不純物拡散領域４を形成しようとする領域以外の領域を例えばフォトレジスト（不図示）により覆う。
【００１９】
さらに、ｎ型不純物拡散領域４の表面に誘電体膜５として厚さ２ｎｍのシリコン酸化膜を形成する。誘電体膜５は、例えば、シリコン層２、ｐ型不純物拡散領域３及びｎ型不純物拡散領域４の表面を熱酸化することにより形成される。
【００２０】
また、誘電体膜５を形成する前にＣＭＯＳ形成領域II内のＳＴＩ１０により区画されたｎ型、ｐ型トランジスタ形成領域III 、IVのうちｐ型ＭＯＳトランジスタ形成領域IVにｎ型不純物をイオン注入してＮウエル１１を形成する。Ｎウエル１１内のｎ型不純物濃度は例えば２×１０１６ｃｍ−３程度とする。なお、ｎ型不純物を注入する際には、ｐ型ＭＯＳトランジスタ形成領域IV以外の領域をフォトレジスト（不図示）により覆う。ｐ型のシリコン層２のうちｎ型ＭＯＳトランジスタ形成領域III はＰウエル１２として使用される。なお、ｐ型のシリコン層２のうちｎ型ＭＯＳトランジスタ形成領域III にｐ型不純物をイオン注入してＰウエル１２のｐ型不純物濃度を高くしてもよいが、Ｐウエル１２とｐ型
シリコン層２のｐ型不純物濃度差を１桁以内としてもよい。
【００２１】
その後に、シリコン層２のうちＣＭＯＳ形成領域IIの表面にゲート絶縁膜６を形成する。ゲート絶縁膜６は、例えばシリコン層２の表面を熱酸化することにより形成される。ゲート絶縁膜６の厚さを誘電体膜５の厚さと同じにする場合には、それらの膜５、６を同時に形成する。
【００２２】
ゲート絶縁膜６と誘電体膜５のそれぞれの厚さを異ならせる場合には、例えば、最初にゲート絶縁膜６と誘電体膜５のうち薄い方の膜厚に合わせてコンデンサ形成領域Ｉ、ＣＭＯＳ形成領域IIの双方にシリコン酸化膜を熱酸化により形成する。ついで、ゲート絶縁膜６と誘電体膜５のうち薄く形成する一方の領域をレジストにより覆った状態で、他方の領域のシリコン酸化膜を厚く調整するためにさらに熱酸化する。
【００２３】
次に、図１（ｂ）に示す構造を形成するまでの工程について説明する。
まず、誘電体膜５及びゲート絶縁膜６の上にポリシリコン膜をＣＶＤ法により形成した後に、ポリシリコン膜をフォトリソグラフィー法とエッチング技術を用いてパターニングする。これにより、シリコン層２のうちコンデンサ形成領域Ｉにポリシリコン膜のパターンからなる上部電極７ａを形成し、さらにｎ型、ｐ型トランジスタ形成領域III 、IVの各々にポリシリコン膜のパターンからなる第１、第２のゲート電極７ｂ、７ｃを形成する。
【００２４】
コンデンサ形成領域Ｉにおける上部電極７ａとその下の誘電体膜５、及びｎ型不純物拡散領域４によりコンデンサＱが形成され、ｎ型不純物拡散領域４はコンデンサＱの下部電極として機能する。また、ｎ型不純物拡散領域４のうち上部電極７ａの側方に広がっている領域はコンタクト領域４ａとなる。コンデンサＱは、例えばデカップリングコンデンサとして使用される。その後に、次のような方法によりＭＯＳトランジスタのエクステンション領域８ａ、８ｂ、９ａ、９ｂをシリコン層２内に形成する。
【００２５】
まず、シリコン層２上にレジストパターン（不図示）を形成してｐ型ＭＯＳトランジスタ形成領域IV及びコンデンサ形成領域Ｉを覆うとともにｎ型ＭＯＳトランジスタ形成領域IIIを露出させる。その後に、Ｐウエル１２内にｎ型不純物、例えばリンをイオン注入することにより、第１のゲート電極７ｂの両側にｎ型エクステンション領域８ａ、８ｂを形成する。この場合、ｎ型エクステンション領域８ａ、８ｂのｎ型不純物濃度を例えば５×１０１８ｃｍ−３程度にする。その後にレジストパターン（不図示）を除去する。
【００２６】
さらに、ｎ型ＭＯＳトランジスタ形成領域III 及びコンデンサ形成領域Ｉを覆うとともにｐ型ＭＯＳトランジスタ形成領域IVを露出するレジストパターン（不図示）をシリコン層２の上に形成する。その後に、Ｎウエル１１内にｐ型不純物、例えばホウ素をイオン注入することにより、第２のゲート電極７ｃの両側にｐ型エクステンション領域９ａ、９ｂを形成する。ｐ型エクステンション領域９ａ、９ｂのｐ型不純物濃度を例えば５×１０１８ｃｍ−３程度にする。その後にレジストパターン（不図示）を除去する。
【００２７】
この後に、シリコン層２、ゲート電極７ｂ、７ｃ及び上部電極７ａの上に、絶縁膜として例えばシリコン酸化膜をＣＶＤ法により形成し、ついでシリコン酸化膜をエッチバックする。これにより、第１、第２のゲート電極７ｂ、７ｃ及び上部電極７ａのそれぞれの側壁に残されるシリコン酸化膜を絶縁性のサイドウォール１３ａ、１３ｂ、１３ｃとして使用する。その後に、次に示す方法によりＭＯＳトランジスタのソース／ドレイン領域８ｓ、８ｄ、９ｓ、９ｄを形成する。
【００２８】
まず、ｐ型ＭＯＳトランジスタ形成領域IVを覆うとともにコンデンサ形成領域Ｉ内の上部電極７ａとｎ型ＭＯＳトランジスタ形成領域III を露出する形状のレジストパターン（
不図示）をシリコン層２上に形成する。その状態で、第１のゲート電極７ｂ及びその周囲のサイドウォール１３ｂをマスクに使用してＰウエル１２内にｎ型不純物をイオン注入してｎ型ソース／ドレイン領域８ｓ、８ｄを形成する。ｎ型ソース／ドレイン領域８ｓ、８ｄのｎ型不純物濃度を例えば約１×１０２０ｃｍ−３とする。
【００２９】
この場合、第１のゲート電極７ｂ及び上部電極７ａであるポリシリコン膜にもｎ型不純物がイオン注入され、それらのｎ型不純物濃度は約１×１０２０ｃｍ−３となる。上部電極７ａは、その下方のｎ型不純物拡散領域４よりもｎ型不純物高濃度が高くなる。ここで、ｎ型不純物拡散領域４のコンタクト領域４ａにｎ型不純物をイオン注入して不純物濃度を高くしてもよい。
【００３０】
第１のゲート電極７ａ、ゲート絶縁膜６、ｎ型ソース／ドレイン領域８ｓ、８ｄ、Ｐウエル１２等により、ｎ型ＭＯＳトランジスタＴｎが形成される。その後に、シリコン層２上のレジストパターン（不図示）を除去する。
【００３１】
次に、シリコン層２上にレジストパターン（不図示）を形成することにより、ｎ型ＭＯＳトランジスタ形成領域III 及びコンデンサ形成領域Ｉを覆うとともにｐ型ＭＯＳトランジスタ形成領域IVを露出する。その状態で、第２のゲート電極７ｃ及びその周囲のサイドウォール１３ｃをマスクに使用してＮウエル１１内にｐ型不純物をイオン注入することにより、Ｎウエル１１内にｐ型ソース／ドレイン領域９ｓ、９ｄを形成する。ｐ型ソース／ドレイン領域９ｓ、９ｄのｐ型不純物濃度を例えば約１×１０２０ｃｍ−３とする。この場合、第２のゲート電極７ｃであるポリシリコン膜にもｐ型不純物がイオン注入され、そのｐ型不純物濃度は約１×１０２０ｃｍ−３となる。
【００３２】
第２のゲート電極７ｃ、ゲート絶縁膜６、ｐ型ソース／ドレイン領域９ｓ、９ｄ、Ｎウエル１１等により、ｐ型ＭＯＳトランジスタＴｐが形成される。その後に、シリコン層２上のレジストパターン（不図示）を除去する。
【００３３】
次に、ｐ型ＭＯＳトランジスタＴｐ、ｎ型ＭＯＳトランジスタＴｎ及びコンデンサＱを覆う層間絶縁膜１４をシリコン層２の上に形成し、その後に層間絶縁膜１４の上面をＣＭＰにより研磨して平坦化する。さらに、フォトリソグラフィー法とエッチング技術により層間絶縁膜１４をパターニングする。これにより、第１、第２のゲート電極７ｂ、７ｃ、ｎ型ソース／ドレイン領域８ｓ、８ｄ、ｐ型ソース／ドレイン領域９ｓ、９ｄ、上部電極５及びｎ型不純物拡散領域４のコンタクト領域４ａの上にコンタクトホール１４ａ〜１４ｈを形成する。その後に、コンタクトホール１４ａ〜１４ｈ内に導電性プラグ１５ａ〜１５ｈを形成する。ついで、層間絶縁膜１４の上に導電膜を形成し、この導電膜をパターニングすることにより、配線１６ａ〜１６ｅ、１６ｇ、１６ｈを形成する。
【００３４】
導電性プラグ１５ａ〜１５ｈを介してｐ型ＭＯＳトランジスタＴｐ、ｎ型ＭＯＳトランジスタＴｎ及びコンデンサＱにそれぞれ電気的に接続される配線１６ａ〜１６ｅ、１６ｇ、１６ｈは、図２の等価回路図に示すように一対の電源線１７、１８に接続される。ｐＭＯＳトランジスタＴｐとｎ型ＭＯＳトランジスタＴｎは、導電性プラグ１５ｃ〜１５ｈを介して接続される配線１６ｃ〜１６ｅ、１６ｇ、１６ｈにより、論理回路１９に含まれるＣＭＯＳ１９ａとなる。
【００３５】
プラス側の第２の電源線１８には、例えば正の電圧Ｖｄｄが印加され、第１の電源線１７には電圧Ｖｃｃ、例えば接地電圧が印加される。第１の電源線１７は、配線１６ａ、導電性プラグ１５ａを介してｎ型不純物拡散領域得４のコンタクト領域４ａに接続され、また、第２の電源線１８は、配線１６ｂ、導電性プラグ１５ｂを介して上部電極７ａに接続される。さらに、ｐ型のシリコン層２は、例えばｎ型不純物拡散領域４と同じ電位に設定
される。
【００３６】
次に、上記の構造を有するコンデンサＱにおいて、ｎ型不純物拡散領域４に対する上部電極７ａの電位差をＶｇとし、ＣＭＯＳ１９ａの入力端ＩＮに加える信号の周波数を１ＭＨｚ、１ＧＨｚ、１０ＧＨｚ、１００ＧＨｚと変化させた。そして、電位差Ｖｇに対するコンデンサＱの容量の変化を調べたところ、図３に示す結果が得られた。なお、図３は、デバイスシミュレータであるSentaurus Deviceで解析された結果である。図３によれば、Ｖｇが１Ｖのときに１０ＧＨｚにおいて１２ｆＦ／μｍのコンデンサ容量を得ることができる。
【００３７】
次に、本実施形態と構造を異にする２つの比較例について説明する。
第１の比較例のコンデンサＱ１は、図４に示すような構造を有し、ｎ型ＭＯＳ構造を有している。
【００３８】
図４に示すコンデンサＱ１は、本実施形態に係るコンデンサＱと同様に、ｐ型シリコン基板１の上に形成されるｐ型シリコン層２を有している。また、シリコン層２内には、その表面から約０．５２μｍの深さのｐ型不純物拡散領域３が形成されている。さらに、ｐ型不純物拡散領域３の上には、厚さ２ｎｍの誘電体膜５を介して上部電極７ａが形成されている。また、上部電極７ａの側方でｐ型不純物拡散領域３内にはその表面から約２０ｎｍの接合深さでコンタクト領域となるｎ型不純物拡散領域４１が形成されている。
【００３９】
ｐ型不純物拡散領域２の不純物濃度は、約５×１０１８ｃｍ−３であり、また、ｎ型不純物拡散領域４１の不純物濃度は、約５×１０１９ｃｍ−３であり、シリコン基板１、シリコン層２、上部電極７ａ、その他の要素の不純物濃度は本実施形態と同時である。
【００４０】
図４に示す構造のコンデンサＱ１を図２に示す配線１７、１８に接続する。そして、ｎ型不純物拡散領域４１に対する上部電極７ａの電位差をＶｇとし、ＣＭＯＳ１９ａの入力端に入力する信号の周波数を変えて、電位差Ｖｇに対するコンデンサＱ１の容量の変化を調べたところ、図５に示す結果が得られた。なお、図５は、デバイスシミュレータであるSentaurus Deviceで解析された結果である。図５によれば、電位差Ｖｇが１Ｖの時の動作周波数１０ＧＨｚにおいて、第１の比較例のコンデンサＱ１の容量は６．５ｆＦ／μｍとなる。従って、１０ＧＨｚにおける本実施形態のコンデンサＱの容量は、第１の比較例のコンデンサＱ１の容量比べて約１．９倍になる。
【００４１】
第２の比較例のコンデンサＱ２は、図６に示すような構造を有し、図１に示す本実施形態のコンデンサＱからｐ型不純物拡散領域３を除いた構造となっている。図６において、図１と同じ符号は図１と同じ要素を示し、それらの要素の不純物濃度は上記実施形態と同じに調整されている。
【００４２】
図６に示す構造のコンデンサＱ２を図２に示す配線１７、１８に接続する。そして、ｎ型不純物拡散領域４に対する上部電極７ａの電位差をＶｇとし、図３に示す論理回路１９の動作周波数を変え、電位差Ｖｇに対するコンデンサＱ２の容量の変化を調べたところ、図７に示す結果が得られた。なお、図７は、デバイスシミュレータであるSentaurus Deviceで解析された結果である。図７によれば、１０ＧＨｚにおいて７．８ｆＦ／μｍの容量が得られた。これにより、本実施形態に係るコンデンサＱの１０ＧＨｚにおける容量は、図８に例示するように、図６に示すコンデンサＱ２の容量の１．５倍の容量が得られることになる。
【００４３】
また、第２の比較例に係るコンデンサＱ２と本実施形態のコンデンサＱにおいて、論理回路１９に印加する信号の周波数を１ＭＨｚとした場合の上部電極７ａの電圧とコンデン
サ容量の関係をシミュレーションしたところ、図９に示す結果が得られた。図９によれば、双方のコンデンサＱ、Ｑ２の特性は実質的に同じになった。
【００４４】
本実施形態のコンデンサＱと第２の比較例のコンデンサＱ２との構造上の違いは、ｐ型シリコン層２よりｐ型不純物濃度の高いｐ型不純物拡散領域３が有るか無いかであり、その違いにより図８に例示するような差が生じるのは次のような理由によるものと考えられる。
【００４５】
即ち、エネルギーバンド構造において、高不純物濃度のｐ型不純物拡散領域３とｎ型不純物拡散領域４の境界のビルトインポテンシャルは、ｐ型シリコン層２とｎ型不純物拡散領域４の境界のビルトインポテンシャルよりも高くなる。また、ｎ型不純物拡散領域４内の多数キャリアである電子は、電源電圧（Ｖｄｄ−Ｖｃｃ）に加わる動作周波数成分の周波数が高くなるにつれて広がると考えられる。これにより、ｎ型不純物拡散領域４内の電子は、ｎ型不純物拡散領域４に接合するｐ型不純物半導体領域（２、３）のｐ不純物濃度が高くなるほどｐ型不純物領域に拡散しにくくなる。従って、本実施形態のコンデンサＱでは高周波数によるｎ型不純物拡散領域４内の電子密度を高くすることができるので、第２の比較例のコンデンサＱ２に比べて容量が大きくなり、高周波帯での電源電圧変動を抑制することができる。
【００４６】
ところで、図３、図５、図７〜図９によれば、上部電極７ａの電圧Ｖｇをｎ型不純物拡散領域４に対してマイナスにするとコンデンサ容量が減っている。これは、ｎ型不純物拡散領域４に正の電位を与えると多数キャリアが減少し、小数キャリアである正孔が増え、さらに空乏領域が広がってｎ型不純物拡散領域４内での電子の閉じこめが弱くなるから、と考えられる。
【００４７】
（第２の実施の形態）
図１０（ａ）、（ｂ）は、第２実施形態に係る半導体装置とその形成工程を示す断面図である。図１０において、図１と同じ符号は図１と同じ要素を示している。次に、図１（ａ）に示す構造を形成するまでの工程を説明する。
【００４８】
図１０（ａ）において、ｐ型シリコン基板２１の上にはｎ型のシリコン層２２が約１．５２μｍの深さに形成されている。ｐ型シリコン基板２１は、ｐ型不純物として例えばホウ素を約１．３×１０１５ｃｍ−３の濃度で含み、約１０Ωｃｍの電気抵抗率を有している。また、シリコン層２２内のｎ型不純物、例えばリンの濃度は、例えば約１×１０１６ｃｍ−３に調整されている。
【００４９】
シリコン層２２は、ｐ型シリコン基板２１上にエピタキシャル成長したｎ型不純物半導体領域であるが、シリコン基板１内にｎ型不純物、例えばリンをイオン注入することにより形成されたｎ型不純半導体領域であってもよい。
【００５０】
そのような状態において、第１実施形態と同様に、シリコン層２２に素子分離用絶縁層として例えばＳＴＩ１０を形成する。続いて、シリコン層２２のうちコンデンサ形成領域Ｉ内にｎ型不純物、例えばリンをイオン注入する。これにより、ｎ型シリコン層２２の表面から約０．５２μｍの深さで、ｎ型シリコン層２２よりも高不純物濃度、例えば２桁以上の差の５×１０１８ｃｍ−３〜５×１０１９ｃｍ−３のｎ型不純物拡散領域２３を形成する。なお、ｎ型不純物をイオン注入する際には、コンデンサ形成領域Ｉ以外の領域を例えばフォトレジスト（不図示）により覆う。
【００５１】
続いて、ｎ型不純物拡散領域２３内の一部に、ｐ型不純物、例えばホウ素をイオン注入する。これにより、ｎ型不純物拡散領域２３の表面から約２０ｎｍの接合深さで、例えば
不純物濃度が１×１０１９ｃｍ−３〜５×１０２０ｃｍ−３のｐ型不純物領域２４を形成する。ｐ型不純物拡散領域２４は、後述の上部電極７ａよりも広く形成される。なお、ｐ型不純物をイオン注入する際には、ｐ型不純物拡散領域２４を形成しようとする領域以外の領域を例えばフォトレジスト（不図示）により覆う。
【００５２】
さらに、ｐ型不純物拡散領域２４の表面に誘電体膜５として厚さ２ｎｍのシリコン酸化膜を形成する。誘電体膜５は、例えば、シリコン層２２、ｎ型不純物拡散領域２３及びｐ型不純物拡散領域２４の表面を熱酸化することにより形成される。
【００５３】
また、誘電体膜５を形成する前にＣＭＯＳ形成領域II内のＳＴＩ１０により区画されたｎ型、ｐ型ＭＯＳトランジスタ形成領域III 、IVのうちｎ型ＭＯＳトランジスタ形成領域IIIのシリコン層２２にｐ型不純物をイオン注入してＰウエル１２を形成する。Ｐウエル１２内のｐ型不純物濃度は例えば２×１０１６ｃｍ−３程度とする。なお、ｐ型不純物を注入する際には、ｎ型ＭＯＳトランジスタ形成領域III以外の領域をフォトレジスト（不図示）により覆う。
【００５４】
ｎ型のシリコン層２２のうちｎ型ＭＯＳトランジスタ形成領域IVはＮウエル１１として使用される。この場合、ｎ型のシリコン層２２のうちｐ型ＭＯＳトランジスタ形成領域IVにｎ型不純物をイオン注入してＮウエル１１のｎ型不純物濃度を高くしてもよいが、Ｎウエル１１とｎ型シリコン層２２のｎ型不純物濃度差を１桁以内としてもよい。
【００５５】
その後に、シリコン層２２のうちＣＭＯＳ形成領域IIの表面にゲート絶縁膜６を形成する。ゲート絶縁膜６は、例えばシリコン層２２の表面を熱酸化することにより形成される。ゲート絶縁膜６と誘電体膜５の厚さの調整は第１実施形態に示したと同様に行う。
【００５６】
次に、図１０（ｂ）に示す構造を形成するまでの工程について説明する。
まず、誘電体膜５及びゲート絶縁膜６のそれぞれの上に、第１実施形態と同様な方法により、ポリシリコン膜からなる上部電極７ａと第１、第２のゲート電極７ｂ、７ｃを形成する。
【００５７】
これにより、コンデンサ形成領域Ｉ内において、上部電極７ａとその下の誘電体膜５、及びｐ型不純物拡散領域２４によりコンデンサＱ０が形成される。ｐ型不純物拡散領域２４は、コンデンサＱ０の下部電極として機能する。また、ｐ型不純物拡散領域２４のうち上部電極７ａの側方に広がっている領域はコンタクト領域２４ａとなる。コンデンサＱ０は、例えばデカップリングコンデンサとして使用される。
【００５８】
その後に、第１実施形態と同様な方法により、ｎ型ＭＯＳトランジスタのｎ型エクステンション領域８ａ、８ｂをＰウエル１２内に形成し、ｐ型ＭＯＳトランジスタのｐ型エクステンション領域９ａ、９ｂをＮウエル１１内に形成する。ｎ型エクステンション領域８ａ、８ｂのｎ型不純物濃度を例えば５×１０１８ｃｍ−３程度にする。ｐ型エクステンション領域９ａ、９ｂのｐ型不純物濃度を例えば５×１０１８ｃｍ−３程度にする。
【００５９】
この後に、第１実施形態と同様な方法により、第１、第２のゲート電極７ｂ、７ｃ及び上部電極７ａのそれぞれ側壁に絶縁性のサイドウォール１３ａ、１３ｂ、１３ｃを形成する。さらに、第１実施形態と同様な方法により、ｎ型ＭＯＳトランジスタのｎ型ソース／ドレイン領域８ｓ、８ｄをＰウエル１２内に形成し、ｐ型ＭＯＳトランジスタのｐ型ソース／ドレイン領域９ｓ、９ｄをＮウエル１１内に形成する。ｎ型ソース／ドレイン領域８ｓ、８ｄのｎ型不純物濃度を例えば約１×１０２０ｃｍ−３程度にする。また、ｐ型ソース／ドレイン領域９ｓ、９ｄのｐ型不純物濃度を例えば約１×１０２０ｃｍ−３程度にする。
【００６０】
この場合、第２のゲート電極７ｃ及び上部電極７ａであるポリシリコン膜にもｐ型不純物がイオン注入され、それらのｐ型不純物濃度は例えば約１×１０２０ｃｍ−３となる。上部電極７ａは、その下方のｐ型不純物拡散領域２４よりもｐ型不純物高濃度が高くなる。また、ｐ型ソース／ドレイン領域９ｓ、９ｄを形成する際に、ｐ型不純物拡散領域２４のコンタクト領域２４ａにｐ型不純物をイオン注入して不純物濃度を高くしてもよい。さらに、第１のゲート電極７ｂであるポリシリコン膜内のｎ型不純物濃度は、例えば約１×１０２０ｃｍ−３となる。
【００６１】
第１のゲート電極７ａ、ゲート絶縁膜６、ｎ型ソース／ドレイン領域８ｓ、８ｄ、Ｐウエル１２等により、ｎ型ＭＯＳトランジスタＴｎが形成される。また、第２のゲート電極７ｃ、ゲート絶縁膜６、ｐ型ソース／ドレイン領域９ｓ、９ｄ、Ｎウエル１１等により、ｐ型ＭＯＳトランジスタＴｐが形成される。
【００６２】
その後に、第１実施形態と同様に、ｐ型ＭＯＳトランジスタＴｐ、ｎ型ＭＯＳトランジスタＴｎ及びコンデンサＱ０を覆う層間絶縁膜１４を形成し、さらに、コンタクトホール１４ａ〜１４ｈを形成し、それらの中に導電性プラグ１５ａ〜１５ｈを形成する。ついで、層間絶縁膜１４の上に配線１６ａ〜１６ｅ、１６ｇ、１６ｈを形成する。
【００６３】
導電性プラグ１５ａ〜１５ｈを介してｐ型ＭＯＳトランジスタＴｐ、ｎ型ＭＯＳトランジスタＴｎ及びコンデンサＱにそれぞれ電気的に接続される配線１６ａ〜１６ｅ、１６ｇ、１６ｈは、図２の等価回路図に示すように一対の電源線１７、１８に接続される。ｐＭＯＳトランジスタＴｐとｎ型ＭＯＳトランジスタＴｎは、導電性プラグ１６ｃ〜１６ｈを介して接続される配線１６ｃ〜１６ｅ、１６ｇ、１６ｈにより、論理回路１９に含まれるＣＭＯＳ構造１９ａとなる。
【００６４】
第２の電源線１８には電圧Ｖｄｄが印加され、第１の電源線１７には電圧Ｖｃｃが印加される。第２の電源線１８は、配線１６ａ、導電性プラグ１５ａを介してｐ型不純物拡散領域得２４のコンタクト領域２４ａに接続され、また、第１の電源線１７は、配線１６ｂ、導電性プラグ１５ｂを介して上部電極７ａに接続される。さらに、ｎ型のシリコン層２２は、例えばｐ型不純物拡散領域２４と同じ電位に設定される。
【００６５】
次に、上記の構造を有するコンデンサＱ０において、ｐ型不純物拡散領域２４に対する上部電極７ａの電位差をＶｇとし、ＣＭＯＳ１９ａの入力端に印加する信号の周波数を１ＭＨｚ、１ＧＨｚ、１０ＧＨｚ、１００ＧＨｚと変化させた。そして、電位差Ｖｇに対するコンデンサＱの容量の変化を調べたところ、図１１に示す結果が得られた。なお、図１１は、デバイスシミュレータであるSentaurus Deviceで解析された結果である。図１１によれば、Ｖｇが−１Ｖのときに１０ＧＨｚにおいて１４ｆＦ／μｍのコンデンサ容量を得ることができる。
【００６６】
次に、本実施形態と構造を異にする２つの比較例について説明する。
第３の比較例のコンデンサＱ１１は、図１２に示すような構造を有し、ｐ型ＭＯＳ構造を有している。
【００６７】
図１２に示すコンデンサＱ１１は、本実施形態に係るコンデンサＱ０と同様に、ｐ型シリコン基板２１の上にはｎ型シリコン層２２が形成されている。また、シリコン層２２内には、その表面から約０．５２μｍの深さのｎ型不純物拡散領域２３が形成されている。さらに、ｎ型不純物拡散領域２３の上には厚さ２ｎｍの誘電体膜５を介して上部電極７ａが形成されている。また、上部電極７ａの側方のｎ型不純物拡散領域２３内にはその表面から２０ｎｍの接合深さでコンタクト領域となるｐ型不純物拡散領域４２が形成されてい
る。
【００６８】
ｎ型不純物拡散領域２２の不純物濃度は、約５×１０１８ｃｍ−３であり、また、ｐ型不純物拡散領域４２の不純物濃度は、約５×１０１９ｃｍ−３であり、シリコン基板２１、シリコン層２２、上部電極７ａ、その他の要素の不純物濃度は本実施形態と同時である。
【００６９】
図１２に示す構造のコンデンサＱ１１のｎ型不純物拡散領域４２に対する上部電極７ａの電位差をＶｇとし、ＣＭＯＳ１９ａの入力端ＩＮに入力する信号の周波数を変えて、電位差Ｖｇに対するコンデンサＱ１１の容量の変化を調べたところ、図１３に示す結果が得られた。なお、図１３は、デバイスシミュレータであるSentaurus Deviceで解析された結果である。図１３によれば、電位差Ｖｇが−１Ｖの時の動作周波数１０ＧＨｚにおいて、第１の比較例のコンデンサＱ１１の容量は１０ｆＦ／μｍとなる。従って、１０ＧＨｚにおける本実施形態のコンデンサＱ０の容量は、第１の比較例のコンデンサＱ１１の容量に比べて約１．４倍になる。
【００７０】
第４の比較例のコンデンサＱ１２は、図１４に例示するような構造を有し、図１０に例示する本実施形態のコンデンサＱ０からｎ型不純物拡散領域２３を除いた構造となっている。図１４において、図１０と同じ符号は図１０と同じ要素を示し、それらの要素の不純物濃度は本実施形態と同じに調整されている。
【００７１】
図１４に示す構造のコンデンサＱ１２のｐ型不純物拡散領域２４に対する上部電極７ａの電位差をＶｇとし、図２に示すＣＭＯＳ１９ａの入力端ＩＮに入力する信号の周波数を変え、電位差Ｖｇに対するコンデンサＱ１２の容量の変化を調べたところ、図１５に示す結果が得られた。なお、図１５は、デバイスシミュレータであるSentaurus Deviceで解析された結果である。図１５によれば、１０ＧＨｚにおいて６．２ｆＦ／μｍの容量が得られた。これにより、１０ＧＨｚにおける本実施形態に係るコンデンサＱ０は、図１６に例示するように、図１４に示すコンデンサＱ１２の容量の約２．３倍の容量が得られることになる。
【００７２】
また、第４の比較例に係るコンデンサＱ１２と本実施形態のコンデンサＱ０において、論理回路１９に加える信号の周波数を１ＭＨｚとした場合の上部電極７ａの電圧とコンデンサ容量の関係をシミュレーションしたところ、図１７に示す結果が得られた。図１７によれば、双方のコンデンサＱ０、Ｑ１２の特性は実質的に同じになった。
【００７３】
本実施形態のコンデンサＱ０と第４の比較例のコンデンサＱ１２との構造上の違いは、ｎ型シリコン層２２よりｎ型不純物濃度の高いｎ型不純物拡散領域２３が有るか無いかであり、その違いにより図１６に示すような差が生じるのは次のような理由によるものと考えられる。
【００７４】
即ち、エネルギーバンド構造において、高不純物濃度のｎ型不純物拡散領域２３とｐ型不純物拡散領域２４の境界のビルトインポテンシャルは、ｎ型シリコン層２２とｐ型不純物拡散領域２４の境界のビルトインポテンシャルよりも高くなる。また、ｐ型不純物拡散領域２４内の多数キャリアである正孔は、電源電圧（Ｖｄｄ−Ｖｃｃ）に加わる動作周波数成分の周波数が高くなるにつれて拡散すると考えられる。従って、ｐ型不純物拡散領域２４内の正孔は、ｐ型不純物拡散領域２４に接合するｎ型不純物半導体領域（２２、２３）のｎ不純物濃度が高くなるほど拡散しにくくなる。従って、本実施形態のコンデンサＱ０では高周波数によるｐ型不純物拡散領域２４内の正孔密度を高くすることができるので、第４の比較例のコンデンサＱ１２に比べて容量が大きくなり、高周波帯での電源電圧変動を抑制することができる。
【００７５】
ところで、図１１、図１３、図１５によれば、上部電極７ａの電圧Ｖｇをｐ型不純物拡散領域２４に対してプラスにするとコンデンサ容量が減っている。これは、ｐ型不純物拡散領域２４に負の電位を与えると多数キャリアが減少し、小数キャリアである電子が増え、さらに空乏領域が広がってｐ型不純物拡散領域２４内での正孔の閉じこめが弱くなるから、と考えられる。
【００７６】
なお、上記の各実施形態では半導体基板としてシリコン基板１を使用しているが、ＳＯＩ基板を使用してもよい。また、シリコン基板１はｎ型、ｐ型のいずれであってもよい。ｎ型不純物は第１導電型不純物、第２導電型不純物のいずれかの一方であり、ｐ型不純物は第１、第２導電型不純物の他方である。
【００７７】
ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈され、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができると理解される。
【００７８】
次に、本発明の実施形態について特徴を付記する。
（付記１）半導体回路とコンデンサを有し、前記コンデンサは、第１の第１導電型半導体領域と、前記第１の第１導電型半導体領域の上に形成され、前記第１の第１導電型半導体領域よりも第１導電型不純物濃度の高い第２の第１導電型半導体領域と、前記第２の第１導電型半導体領域の上に形成される第２導電型半導体領域と、前記第２導電型半導体領域の上に形成される誘電体膜と、前記誘電体膜の上に形成される上部電極と、前記第２導電型半導体領域の上方に形成され、前記第２導電型半導体領域に電気的に接続される第１配線と、前記上部電極に電気的に接続される第２配線とを有する半導体装置。
（付記２）前記上部電極は、前記第２導電型半導体領域よりも第２導電型不純物濃度の高い第２導電型半導体膜から形成されていることを特徴とする付記１に記載の半導体装置。（付記３）前記半導体回路は、第１導電型ＭＯＳトランジスタと第２導電型ＭＯＳトランジスタを接続したＣＭＯＳを有し、前記第１導電型ＭＯＳトランジスタのソース／ドレイン領域の一方は、前記第１の配線と前記第２の配線のうちの一方に接続され、前記第２導電型ＭＯＳトランジスタのソース／ドレイン領域の一方は、前記第１の配線と前記第２の配線のうちの他方に接続されることを特徴とする付記１又は付記２に記載の半導体装置。（付記４）前記第２導電型ＭＯＳトランジスタは、第１導電型ウエルに形成され、前記第１導電型ウエルは、前記第１の第１導電型半導体領域内と同じか１桁以内の差の第１導電型不純物濃度を有することを特徴とする付記１乃至付記４のいずれか１つに記載の半導体装置。
（付記５）前記第１の第１導電型半導体領域は、第１導電型、第２導電型のいずれかの半導体基板の上にエピタキシャル成長された層であることを特徴とする付記１乃至付記４のいずれか１つに記載の半導体装置。
（付記６）前記第２導電型半導体領域はｎ型半導体領域であり、前記上部電極はｎ型半導体パターンであり、前記上部電極には前記第２配線を介して前記第１配線よりも高い電圧が印加されることを特徴とする付記１乃至付記５のいずれか１つに記載の半導体装置。
（付記７）前記第２導電型半導体領域はｐ型半導体領域であり、前記上部電極はｐ型半導体パターンであり、前記第２導電型半導体領域には前記第１配線を介して前記第２配線よりも高い電圧が印加されることを特徴とする付記１乃至付記５のいずれか１つに記載の半導体装置。
（付記８）前記第２の第１導電型半導体領域内の第１導電型不純物濃度は５×１０１８ｃｍ−３〜５×１０１９ｃｍ−３の範囲内あり、前記第２導電型半導体領域の第２導電型不
純物濃度は１×１０１９ｃｍ−３〜５×１０２０ｃｍ−３の範囲内であることを特徴とする付記１乃至付記７のいずれか１つに記載の半導体装置。
【符号の説明】
【００７９】
１  ｐ型シリコン（半導体）基板
２  ｐ型のシリコン層（半導体領域）
３  ｐ型不純物拡散領域（半導体領域）
４  ｎ型不純物拡散領域（半導体領域）
５  誘電体膜
７ａ  上部電極
１１  Ｎウエル
１２  Ｐウエル
７ａ、７ｂ  ゲート電極
８ｓ、８ｄ  ソース／ドレイン領域
９ｓ、９ｄ  ソース／ドレイン領域
２１  ｐ型シリコン（半導体）基板
２２  ｎ型のシリコン層（半導体領域）
２３  ｎ型不純物拡散領域（半導体領域）
２４  ｐ型不純物拡散領域（半導体領域）
５  誘電体膜
７ａ  上部電極
１１  Ｎウエル
１２  Ｐウエル
Ｔｐ  ｐ型ＭＯＳトランジスタ
Ｔｎ  ｎ型ＭＯＳトランジスタ
Ｑ、Ｑ０  コンデンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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