(57)【要約】【課題】電源線の間を流れるリーク電流を低減するとともに、電源線への電荷の充放電に伴う消費電力を低減する。【解決手段】信号処理回路に信号を入出力するバッファ、及び信号処理回路への電源供給の切り替えを行うスイッチを制御するラッチにおいて、電源を供給する配線間に、チャネル幅あたりのオフ電流が１×１０−１９Ａ／μｍ以下のトランジスタを設けてリーク電流を低減し、消費電力の低減を図る。【選択図】図１
2013182998.tif 000002
【特許請求の範囲】
【請求項１】
信号処理回路と、
前記信号処理回路が処理する信号の入出力を行うバッファと、
前記信号処理回路に対する電源の供給を制御するスイッチと、
前記信号処理回路の動作状態に従って前記スイッチの切り替えを行うラッチと、を有し、
前記バッファ及び前記ラッチは、チャネル幅あたりのオフ電流が１×１０−１９Ａ／μｍ以下のトランジスタが電源を供給する配線間に設けられている半導体装置。
【請求項２】
請求項１において、前記トランジスタは、チャネル領域に酸化物半導体が用いられたｎチャネル型トランジスタである半導体装置。
【請求項３】
請求項２において、前記バッファ及び前記ラッチは、単極性回路である半導体装置。
【請求項４】
請求項２において、前記バッファ及び前記ラッチが有するインバータは、前記ｎチャネル型トランジスタと、ｐチャネル型トランジスタと組み合わせた相補型の回路である半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、前記ラッチは、セット／リセット型のフリップフロップである半導体装置。
【請求項６】
請求項５において、前記ラッチは、前記半導体装置の外部より入力されるセット信号、前記信号処理回路より入力されるリセット信号に応じて、前記スイッチの切り替えを制御する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
近年、マイクロコンピュータなどの半導体装置の低消費電力化の技術開発が進められている。
【０００３】
上記半導体装置としては、例えば、電源供給の不要な期間において、ＭＰＵ（Ｍｉｃｒｏ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）及びメモリなどに対する電源電圧の供給を停止することが可能なマイクロコンピュータなどが挙げられる（例えば特許文献１）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１１６８５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のマイクロコンピュータでは、消費電力の低減が不十分であった。
【０００６】
例えば、従来のマイクロコンピュータでは、ＭＰＵ及びメモリなどの信号処理回路に対する電源供給を切り替えるためのラッチで、電源線の間を流れるリーク電流により無駄な電力を消費していた。
【０００７】
また従来のマイクロコンピュータでは、ラッチやバッファ等の信号処理回路の周辺の回路に対しても電源供給の停止と再開を繰り返し行う構成のため、各回路に接続される電源線での電荷の充放電に無駄な電力を消費していた。
【０００８】
本発明の一態様では、電源線の間を流れるリーク電流を低減し、消費電力の低減を図ることを課題の一とする。
【０００９】
また、本発明の一態様では、信号処理回路への電源供給を停止と再開とで切り替える際に、電源線への電荷の充放電に伴う消費電力を低減することを課題の一つとする。
【課題を解決するための手段】
【００１０】
本発明の一態様では、信号処理回路に信号を入出力するバッファ、及び信号処理回路への電源供給の切り替えを行うスイッチを制御するラッチにおいて、電源を供給する配線間に、チャネル幅あたりのオフ電流が１×１０−１９Ａ／μｍ以下のトランジスタを設けてリーク電流を低減し、消費電力の低減を図る。
【００１１】
また本発明の一態様では、バッファ及びラッチにおいて、電源供給の停止を行うことなくトランジスタをオフ状態とすることで、電荷の充放電に伴う消費電力の低減を図る。
【００１２】
本発明の一態様は、信号処理回路と、信号処理回路が処理する信号の入出力を行うバッファと、信号処理回路に対する電源の供給を制御するスイッチと、信号処理回路の動作状態に従ってスイッチの切り替えを行うラッチと、を有し、バッファ及びラッチは、チャネル幅あたりのオフ電流が１×１０−１９Ａ／μｍ以下のトランジスタが電源を供給する配線間に設けられている半導体装置である。
【００１３】
本発明の一態様において、トランジスタは、チャネル領域に酸化物半導体が用いられたｎチャネル型トランジスタである半導体装置が好ましい。
【００１４】
本発明の一態様において、バッファ及びラッチは、単極性回路である半導体装置が好ましい。
【００１５】
本発明の一態様において、バッファ及びラッチが有するインバータは、ｎチャネル型トランジスタと、ｐチャネル型トランジスタと組み合わせた相補型の回路である半導体装置が好ましい。
【００１６】
本発明の一態様において、ラッチは、セット／リセット型のフリップフロップである半導体装置が好ましい。
【００１７】
本発明の一態様において、ラッチは、半導体装置の外部より入力されるセット信号、信号処理回路より入力されるリセット信号に応じて、スイッチの切り替えを制御する半導体装置が好ましい。
【発明の効果】
【００１８】
本発明の一態様により、電源線間のリーク電流及び電荷の充放電に伴う消費電力を低減できる。
【図面の簡単な説明】
【００１９】
【図１】半導体装置の構成を説明するための図。
【図２】回路の構成例を示す図。
【図３】半導体装置内の回路の構成例を示す図。
【図４】半導体装置の構成を説明するための図。
【図５】回路の構成例を示す図。
【図６】回路動作時における信号生成のフローチャート図。
【図７】半導体装置の構成を説明するための断面模式図。
【図８】電子機器の例を説明するための図。
【図９】オフ電流を説明するためのアレニウスプロット図。
【発明を実施するための形態】
【００２０】
本発明の実施の形態の例について説明する。なお、本発明の趣旨及び範囲から逸脱せずに実施の形態の内容を変更することは、当業者であれば容易である。よって、本発明は下記実施の形態の記載内容に限定されない。
【００２１】
なお、各実施の形態の図面等において示す各構成の大きさ、層の厚さは、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定されない。
【００２２】
また、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００２３】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００２４】
（実施の形態１）
本実施の形態では、信号処理回路への電源供給の停止と再開の制御を行う半導体装置の例について説明する。
【００２５】
まず、半導体装置の構成例について、図１（Ａ）を用いて説明する。
【００２６】
図１（Ａ）に示す半導体装置１００は、信号処理回路１０１と、バッファ１０２と、ラッチ１０３と、電源供給制御のためのスイッチ１０４と、を有する。また半導体装置１００の周辺回路として、図１（Ａ）では電源回路１０５及び外部回路１０６を示している。
【００２７】
信号処理回路１０１、バッファ１０２及びラッチ１０３にはそれぞれ、電源回路１０５に接続された電源線より電位ＶＤＤが供給され、グラウンド線ＧＮＤとの間で電源が供給される。
【００２８】
信号処理回路１０１は、バッファ１０２を介して外部回路１０６より入力されるデータに対して演算等の処理を行い、処理後のデータを保持又はバッファ１０２を介して外部回路１０６に出力する回路である。また信号処理回路１０１は、入力されるデータの処理の進行度合いに応じてリセット信号をラッチ１０３に出力する回路である。
【００２９】
なお信号処理回路１０１は、揮発性記憶回路と不揮発性記憶回路を有し、電源供給を停止させる直前に不揮発性記憶回路にデータを退避させ、電源供給を再開させた直後に不揮発性記憶回路に記憶されたデータを揮発性記憶回路に入力する構成が好適である。これにより、電源供給を再開させたときの信号処理回路１０１の状態復帰を速くできる。
【００３０】
バッファ１０２は、信号処理回路１０１で処理するデータの入出力を外部回路１０６との間で行うための回路である。具体的には、信号処理回路１０１で処理するデータは、バッファ１０２を介して外部回路１０６より入力される。また信号処理回路１０１で処理したデータは、バッファ１０２を介して外部回路１０６に出力される。バッファ１０２は、フリップフロップやインバータを多段にした回路で構成すればよい。
【００３１】
ラッチ１０３は、セット信号及びリセット信号により、スイッチ１０４の制御信号を出力する回路である。具体的には、外部回路１０６からのセット信号により、スイッチ１０４に出力する制御信号をＨレベルに保持し、信号処理回路１０１からのリセット信号により、スイッチ１０４に出力する制御信号をＬレベルに保持する回路である。ラッチ１０３は、セット／リセット型のフリップフロップで構成すればよい。
【００３２】
スイッチ１０４は、信号処理回路１０１とグラウンド線ＧＮＤとの間に設けられ、スイッチ１０４の導通状態をラッチ１０３から出力される制御信号により制御することで、信号処理回路１０１への電源の供給の停止と再開を切り替えるための回路である。スイッチ１０４は、トランジスタを用いて構成すればよい。具体的には、スイッチ１０４としてｎチャネル型トランジスタを用いる場合には、ラッチ１０３からの制御信号がＬレベルの信号で信号処理回路１０１への電源の供給が停止し、Ｈレベルの信号で信号処理回路１０１への電源の供給が再開する構成となる。
【００３３】
なおスイッチ１０４は、電源回路１０５と信号処理回路１０１との間に設けられる構成であってもよい。
【００３４】
電源回路１０５は、信号処理回路１０１、バッファ１０２、ラッチ１０３に電源を供給するための回路である。なお図１（Ａ）では、半導体装置１００の外部に電源回路１０５を設ける構成を示しているが、半導体装置１００の内部に電源回路１０５を設ける構成であってもよい。
【００３５】
外部回路１０６は、信号処理回路１０１の処理に応じて、バッファ１０２との間でデータの入出力を行うための回路である。また外部回路１０６は、他の回路からの信号に応じてセット信号をラッチ１０３に出力する回路である。
【００３６】
なお外部回路１０６としては、データの記憶が可能な大容量記憶装置等を挙げることができる。またセット信号を出力する外部回路１０６は、キーボードや、操作キー等の入力装置であってもよい。そのため、外部回路１０６は、データを記憶しバッファ１０２に入出力できる機能の他、半導体装置１００又は外部の入力装置への入力の状態に応じてセット信号を生成する機能を有する。
【００３７】
次いで図１（Ｂ）には、本発明の一態様である、バッファ１０２及びラッチ１０３の電源線間に設けられるトランジスタの回路構成について示す。
【００３８】
図１（Ｂ）には、電位ＶＤＤが供給される配線とグラウンド線ＧＮＤとの間にトランジスタ１１１及びトランジスタ１１２が設けられた構成を示している。
【００３９】
トランジスタ１１１は、ソース及びドレインの一方が電位ＶＤＤが供給される配線に接続される。またトランジスタ１１１は、ゲートが入力端子に接続される。またトランジスタ１１１は、ソース及びドレインの他方が出力端子に接続される。
【００４０】
トランジスタ１１２は、ソース及びドレインの一方が出力端子に接続される。またトランジスタ１１２は、ゲートが反転入力端子に接続される。またトランジスタ１１２は、ソース及びドレインの他方がグラウンド線ＧＮＤに接続される。
【００４１】
上記バッファ１０２及びラッチ１０３に接続される電源線間に設けられるトランジスタは、チャネル幅あたりのオフ電流が１×１０−１９Ａ／μｍ以下である、オフ電流の小さいトランジスタを用いて構成される。このとき、上記チャネル幅あたりのオフ電流が１×１０−１９Ａ／μｍ以下のトランジスタは、トランジスタをオフ状態とすることで、電源線間のリーク電流を極めて小さいものにする機能を有する。
【００４２】
上記チャネル幅あたりのオフ電流が１×１０−１９Ａ／μｍ以下のトランジスタとしては、例えばシリコンよりもバンドギャップの広い酸化物半導体材料を含むチャネル形成領域を有し、該チャネル形成領域が実質的にｉ型である電界効果トランジスタを用いることができる。上記酸化物半導体を含む電界効果トランジスタを、例えば水素又は水などの不純物を可能な限り除去し、酸素を供給して酸素欠損を可能な限り減らすことにより作製できる。
【００４３】
なお図面において、トランジスタ１１１及びトランジスタ１１２は、酸化物半導体膜をチャネル領域に具備するトランジスタであることを示すために、ＯＳの符号を付している。
【００４４】
バッファ１０２及びラッチ１０３に接続される電源線間に、上記チャネル幅あたりのオフ電流が１×１０−１９Ａ／μｍ以下のトランジスタを用いる構成とすることにより、該トランジスタをオフ状態にするのみで電源線間のリーク電流を小さいものにできる。そのため、半導体装置１００の消費電力の低減を図ることができる。
【００４５】
例えば、チャネル幅あたりのオフ電流が１×１０−１９Ａ／μｍ以下のトランジスタを用いずに、バッファ１０２及びラッチ１０３を構成した場合を考える。このとき、半導体装置１００の消費電力を低減するために、信号処理回路１０１への電源の供給を停止しても、スイッチ１０４を制御するラッチ１０３及び信号処理回路１０１からのデータの入出力を行うバッファ１０２では、電源線間でのリーク電流による消費電力が増加してしまう。
【００４６】
またバッファ１０２では、電源線間のリーク電流による消費電力が増加することを抑制するために、電源の供給を停止することも考えられる。しかしながら、バッファ１０２への電源供給の停止と再開を繰り返す構成とすると、電源線への電荷の充放電に伴い消費電力が増加してしまう。
【００４７】
一方、本実施の形態に示す構成は、バッファ１０２及びラッチ１０３の電源線間に設けられるトランジスタを、チャネル幅あたりのオフ電流が１×１０−１９Ａ／μｍ以下のトランジスタとしている。そのため、信号処理回路１０１への電源の供給を停止した状態での、リーク電流による消費電力を低減することができる。
【００４８】
また本実施の形態に示す構成は、リーク電流そのものを低減することができるため、バッファ１０２及びラッチ１０３への電源の供給を停止することなく、消費電力の低減を図ることができる。従って本実施の形態に示す構成のバッファ１０２及びラッチ１０３では、電源供給の停止と再開を繰り返すことに伴う電荷の充放電の分の消費電力を低減することができる。
【００４９】
このように、本発明の一態様ではバッファ１０２及びラッチ１０３の電源線間に設けられるトランジスタを、チャネル幅あたりのオフ電流が１×１０−１９Ａ／μｍ以下のトランジスタとすることで、電源線の間を流れるリーク電流を低減し、消費電力の低減を図ることができるといった優れた効果を奏する。また本発明の一態様では、信号処理回路１０１への電源供給を切り替える際に、電源線への電荷の充放電に伴う消費電力を低減することができるといった優れた効果を奏する。
【００５０】
なお図１（Ｂ）に示す構成では、トランジスタ１１１及びトランジスタ１１２を電源線間に設けるトランジスタとして示しているが、どちらか一方だけを設けてもよい。なお電位ＶＤＤが供給される配線側及びグラウンド線ＧＮＤ側に双方にチャネル幅あたりのオフ電流が１×１０−１９Ａ／μｍ以下のトランジスタを設けることで、電源線間のリーク電流をより確実に低減することができる。
【００５１】
なお電源線間にトランジスタ１１１及びトランジスタ１１２の一方を設ける構成とする場合、出力端子よりＬレベルの信号を出力するのであれば、トランジスタ１１１を少なくともチャネル幅あたりのオフ電流が１×１０−１９Ａ／μｍ以下のトランジスタとすればよい。当該構成とすることで、少なくとも電位ＶＤＤが供給される配線からトランジスタ１１１を介して出力端子側に流れるリーク電流を低減することができる。また逆に、出力端子よりＨレベルの信号を出力するのであれば、トランジスタ１１２を少なくともチャネル幅あたりのオフ電流が１×１０−１９Ａ／μｍ以下のトランジスタとすればよい。当該構成とすることで、少なくとも出力端子からトランジスタ１１２を介してグラウンド線ＧＮＤ側に流れるリーク電流を低減することができる。
【００５２】
また、バッファ１０２及びラッチ１０３の電源線間に設けられるチャネル幅あたりのオフ電流が１×１０−１９Ａ／μｍ以下のトランジスタは、図２（Ａ）に示すようにブートストラップを構成するように設けてもよい。図２（Ａ）では、トランジスタ１２１、トランジスタ１２２、トランジスタ１２３及び容量素子１２４を示している。当該構成とすることで、電位ＶＤＤが供給される配線から出力端子に出力される信号は、電位が低下することなく出力できる。
【００５３】
また図２（Ａ）に示す構成では、入力端子及び反転入力端子の２入力の回路構成について示しているが、入力端子のみの１入力の回路構成であってもよい。図２（Ｂ）では、トランジスタ１２１、トランジスタ１２２、トランジスタ１２３及び容量素子１２４に加えて、トランジスタ１２５及びトランジスタ１２６を示している。この場合、図２（Ｂ）に示すように反転入力端子となる側のトランジスタのゲートに、インバータを構成するトランジスタ１２５及びトランジスタ１２６を設け、入力端子のみの１入力の回路構成を実現することができる。
【００５４】
なお図２（Ｂ）においてインバータを構成するトランジスタ１２５及びトランジスタ１２６は、ｐチャネル型トランジスタとｎチャネル型トランジスタを組み合わせた相補型の回路である。インバータにおいても電源線間のリーク電流の低減を図るため、ｎチャネル型トランジスタを、チャネル幅あたりのオフ電流が１×１０−１９Ａ／μｍ以下であるトランジスタで構成することが好適である。
【００５５】
次いでバッファ１０２及びラッチ１０３の回路構成例について、図３を用いて説明する。
【００５６】
図３（Ａ）に示す回路ブロック１２９は、上記図２（Ａ）で示した回路構成である。図３（Ａ）に示す回路ブロック１２９は、入力端子と入力端子とは反転した信号が入力される反転入力端子とが入力され、入力端子の信号と同じ論理の信号が出力信号として出力されるバッファとして機能する。
【００５７】
図３（Ｂ）では、ラッチ１０３の回路構成例として、図３（Ａ）に示す回路ブロック１２９を用いたセット／リセット型のフリップフロップを示す。
【００５８】
図３（Ｂ）に示すセット／リセット型のフリップフロップ１３０は、トランジスタ１３１、トランジスタ１３２、トランジスタ１３３、トランジスタ１３４、バッファ１３５乃至バッファ１３９を有する。
【００５９】
図３（Ｂ）に示すセット／リセット型のフリップフロップ１３０において、入力端子となるセット端子Ｓ、リセット端子Ｒには、図１（Ａ）で説明したセット信号及びリセット信号が入力され、出力端子Ｑより入力信号に応じた信号が出力される。
【００６０】
図３（Ｂ）に示すセット／リセット型のフリップフロップ１３０は、電源線間に設けられるトランジスタを、チャネル幅あたりのオフ電流が１×１０−１９Ａ／μｍ以下のトランジスタとしている。そのため、電源線の間を流れるリーク電流を低減し、消費電力の低減を図ることができる。また電源線への電荷の充放電がないため、電源線への電荷の充放電に伴う消費電力を低減することができる。
【００６１】
また図１（Ａ）に示す半導体装置の別の構成として、図４では、半導体装置が信号処理回路を複数有する場合の構成を説明する。なお図４においては、図１（Ａ）と異なる構成について新たに符号を付し、同じ構成については同じ符号を付して説明を行うものとする。
【００６２】
図４に示す半導体装置１００は、複数の信号処理回路として、信号処理回路１０１Ｐ、及び信号処理回路１０１＿１乃至信号処理回路１０１＿Ｎ（Ｎは２以上の自然数）、スイッチ１０４Ｐ、スイッチ１０４＿１乃至スイッチ１０４＿Ｎを示している。
【００６３】
図４に示す半導体装置１００では、信号処理回路１０１Ｐがリセット信号を出力し、ラッチ１０３によってスイッチ１０４Ｐ及びスイッチ１０４＿１乃至スイッチ１０４＿Ｎの切り替えを一斉に行う構成とすることができる。すなわち、信号処理回路１０１Ｐでは、電源を停止するか否かの処理を行う構成とすることができる。そしてその他の信号処理回路１０１＿１乃至信号処理回路１０１＿Ｎでは、別のデータの処理を行わせることができる。
【００６４】
図４に示す構成とすることで、スイッチを一斉に制御することができ、各スイッチを制御するためのラッチの数を削減することができる。従って、半導体装置の小型化を図ることができる。
【００６５】
次いでスイッチ１０４の構成例について、図５を用いて説明する。
【００６６】
図５（Ａ）に示すスイッチ１０４は、トランジスタ１４１を有する。なおトランジスタ１４１は、ｎチャネル型トランジスタであるとし、信号処理回路１０１のグラウンド線ＧＮＤ側に設けられる構成として示している。なおｎチャネル型トランジスタとして用いるトランジスタ１４１は、チャネル幅あたりのオフ電流が１×１０−１９Ａ／μｍ以下のトランジスタであることが好適である。
【００６７】
トランジスタ１４１は、信号処理回路１０１に電源の供給を切り替えるための回路である。この切り替えは、上述したようにラッチ１０３の出力信号により行われる。
【００６８】
また図５（Ａ）とは別の構成として、図５（Ｂ）にスイッチ１０４が取り得る別の構成を示す。
【００６９】
図５（Ｂ）に示すスイッチ１０４は、トランジスタ１４２及びトランジスタ１４３を有する。なおトランジスタ１４２及びトランジスタ１４３は、ｎチャネル型トランジスタであるとし、信号処理回路１０１に電源を供給する配線の電位ＶＤＤ側に設けられる構成として示している。なおｎチャネル型トランジスタとして用いるトランジスタ１４２及びトランジスタ１４３は、チャネル幅あたりのオフ電流が１×１０−１９Ａ／μｍ以下のトランジスタであることが好適である。
【００７０】
トランジスタ１４２及びトランジスタ１４３は、信号処理回路１０１に電源電圧を印加するための電源回路１０５に接続するか、電源電圧を印加しないためのグラウンド線に接続するかを切り替えるための回路である。この切り替えは、上述したラッチ１０３の出力信号及び該ラッチ１０３の出力信号を反転した信号により行われる。
【００７１】
さらに、上述した図１（Ａ）のセット信号及びリセット信号が生成されるためのフローチャート図について図６（Ａ）、（Ｂ）に示し、説明する。図６（Ａ）がリセット信号を出力するためのフローチャート図であり、図６（Ｂ）がセット信号を出力するためのフローチャート図である。
【００７２】
図６（Ａ）に示すフローチャート図では、まず信号処理回路で入出力信号の処理を行う（ステップ１５１）。
【００７３】
次いで、信号処理回路での入出力信号の処理が完了したかの判断を行う（ステップ１５２）。ステップ１５２において処理が完了していなければ、ステップ１５１に戻る。
【００７４】
ステップ１５２での処理が完了していれば、信号処理回路は、信号処理回路に供給されている電源を停止するためにリセット信号をラッチに出力する（ステップ１５３）。
【００７５】
以上が、リセット信号を出力するためのフローチャート図である。
【００７６】
図６（Ｂ）に示すフローチャート図では、まず半導体装置は、外部回路への入出力信号の監視を行う（ステップ１６１）。
【００７７】
次いで、外部回路に、信号処理回路で処理する入出力信号があるか否かの判断を行う（ステップ１６２）。ステップ１６２において処理する入出力信号がなければ、ステップ１６１に戻る。
【００７８】
ステップ１６２での処理が完了していれば、信号処理回路は、供給が停止している信号処理回路への電源の供給を再開するためのセット信号をラッチに出力する（ステップ１６３）。
【００７９】
以上が、セット信号を出力するためのフローチャート図である。
【００８０】
図１乃至図６を用いて説明したように、バッファ１０２及びラッチ１０３の電源線間に設けられるトランジスタを、チャネル幅あたりのオフ電流が１×１０−１９Ａ／μｍ以下のトランジスタとすることで、電源線の間を流れるリーク電流を低減し、消費電力の低減を図ることができる。また本発明の一態様では、信号処理回路１０１への電源供給を切り替える際に、電源線への電荷の充放電に伴う消費電力を低減することができる。
【００８１】
（実施の形態２）
本実施の形態では、本発明の一態様である半導体装置を構成するトランジスタについて説明する。本実施の形態では、特に上記実施の形態１で説明したチャネル幅あたりのオフ電流が１×１０−１９Ａ／μｍ以下のトランジスタである、チャネル領域に酸化物半導体が用いられたｎチャネル型トランジスタの構成例を図７の断面模式図を用いて説明する。なお、図７に示す各構成要素は、実際の寸法と異なる場合がある。
【００８２】
図７（Ａ）に示すトランジスタは、半導体層７１１と、絶縁層７１４と、導電層７１５と、絶縁層７１６ａ及び７１６ｂと、絶縁層７１７と、導電層７１８ａ及び７１８ｂと、絶縁層７１９と、を含む。
【００８３】
半導体層７１１は、絶縁層７０１を介して被素子形成層７００の上に設けられる。なお半導体層７１１は、被素子形成層７００上に直接設けてもよい。
【００８４】
半導体層７１１は、互いに離間し、ドーパントが添加された領域７１２ａ及び７１２ｂを有する。また半導体層７１１は、領域７１２ａ及び７１２ｂの間にチャネル形成領域７１３を有する。
【００８５】
絶縁層７１４は、半導体層７１１の一部の上に設けられる。
【００８６】
導電層７１５は、絶縁層７１４を介して半導体層７１１に重畳して設けられる。
【００８７】
絶縁層７１６ａは、導電層７１５の一対の側面の一方に接して設けられる。絶縁層７１６ｂは、該一対の側面の他方に接して設けられる。
【００８８】
絶縁層７１７は、導電層７１５の上に設けられる。
【００８９】
導電層７１８ａは、領域７１２ａに接して設けられる。導電層７１８ｂは、領域７１２ｂに接して設けられる。また導電層７１８ａは、絶縁層７１６ａの側面に接する。導電層７１８ｂは、絶縁層７１６ｂの側面に接する。
【００９０】
絶縁層７１９は、導電層７１８ａ及び７１８ｂの上に設けられる。
【００９１】
導電層７１８ａ及び７１８ｂ、並びに絶縁層７１９は、例えば導電膜及び絶縁層の積層に対して平坦化処理（例えばＣＭＰ処理）を行うことで形成される。
【００９２】
また、図７（Ｂ）に示すトランジスタは、導電層７５１と、絶縁層７５２と、絶縁層７５３と、半導体層７５４と、導電層７５５ａ及び７５５ｂと、導電層７５６ａ及び７５６ｂと、絶縁層７５７と、を有する。
【００９３】
導電層７５１は、被素子形成層７５０の上に設けられる。
【００９４】
絶縁層７５２は、被素子形成層７５０の上に設けられる。絶縁層７５２及び導電層７５１の表面は平坦であることが好ましい。
【００９５】
導電層７５１及び絶縁層７５２は、例えば導電膜及び絶縁層の積層に対して平坦化処理（例えばＣＭＰ処理）を行うことにより形成される。
【００９６】
絶縁層７５３は、導電層７５１及び絶縁層７５２の上に設けられる。
【００９７】
半導体層７５４は、絶縁層７５３を介して導電層７５１に重畳する。
【００９８】
導電層７５５ａ及び７５５ｂは、互いに離間し、半導体層７５４に接して設けられる。このとき、導電層７５５ａと７５５ｂの間隔は、トランジスタのチャネル長に相当し、例えば５０ｎｍ未満であることが好ましい。例えば、電子ビームによる露光を用いて形成したレジストマスクを用いて、導電膜の一部をエッチングすることにより、導電層７５５ａと７５５ｂの間隔を５０ｎｍ未満にできる。また、例えば、導電層７５５ａ及び７５５ｂの間隔は、導電層７５６ａ及び７５６ｂの間隔よりも短いことが好ましい。
【００９９】
導電層７５６ａは、導電層７５５ａの一部の上に接して設けられ、導電層７５６ｂは、導電層７５５ｂの一部の上に接して設けられる。また、例えば導電層７５６ａ及び７５６ｂの抵抗値は、導電層７５５ａ及び７５５ｂの抵抗値よりも低いことが好ましい。
【０１００】
絶縁層７５７は、半導体層７５４の上を覆うように設けられる。
【０１０１】
さらに、各構成要素について以下に説明する。各構成要素は、必ずしも単層に限定されず、適用可能な材料の積層であってもよい。
【０１０２】
絶縁層７０１は、下地層としての機能を有する。絶縁層７０１としては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、又は酸化ハフニウムなどの材料を含む層を用いることができる。
【０１０３】
絶縁層７５２としては、例えば絶縁層７０１として適用可能な材料を含む層を用いることができる。
【０１０４】
半導体層７１１及び７５４は、トランジスタのチャネルが形成される層（チャネル形成層ともいう）としての機能を有する。
【０１０５】
半導体層７１１及び７５４としては、例えば酸化物半導体層を用いることができる。
【０１０６】
酸化物半導体層は、単結晶、多結晶（ポリクリスタルともいう）又は非晶質などの状態をとる。また、酸化物半導体層がアモルファス層と結晶を含む層との積層であってもよい。
【０１０７】
酸化物半導体としては、例えばインジウム及びガリウムの一方若しくは両方と、亜鉛と、を含む金属酸化物、又は該金属酸化物に含まれるガリウムの一部若しくは全部の代わりに他の金属元素を含む金属酸化物などが挙げられる。
【０１０８】
上記金属酸化物としては、例えばＩｎ系金属酸化物、Ｚｎ系金属酸化物、Ｉｎ−Ｚｎ系金属酸化物、又はＩｎ−Ｇａ−Ｚｎ系金属酸化物などを用いることができる。また、上記Ｉｎ−Ｇａ−Ｚｎ系金属酸化物に含まれるＧａ（ガリウム）の一部若しくは全部の代わりに他の金属元素を含む金属酸化物を用いてもよい。
【０１０９】
上記他の金属元素としては、例えばガリウムよりも多く酸素原子と結合が可能な金属元素を用いることができ、例えばチタン、ジルコニウム、ハフニウム、ゲルマニウム、及び錫の一つ又は複数などを用いることができる。また、上記他の金属元素としては、ランタン、セリウム、プラセオジム、ネオジム、サマリウム、ユウロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エルビウム、ツリウム、イッテルビウム、及びルテチウムの一つ又は複数などを用いることもできる。上記他の金属元素は、スタビライザーとしての機能を有する。なお、上記他の金属元素の添加量は、該金属酸化物が半導体として機能することが可能な量である。ガリウムよりも多く酸素原子と結合が可能な金属元素を用い、さらに、金属酸化物中に酸素を供給することにより、金属酸化物中の酸素欠陥を少なくできる。
【０１１０】
例えば、上記Ｉｎ−Ｇａ−Ｚｎ系金属酸化物に含まれるＧａ（ガリウム）の全部の代わりに錫を用いるとＩｎ−Ｓｎ−Ｚｎ系金属酸化物となり、上記Ｉｎ−Ｇａ−Ｚｎ系金属酸化物に含まれるＧａ（ガリウム）の一部の代わりにチタンを用いるとＩｎ−Ｔｉ−Ｇａ−Ｚｎ系金属酸化物となる。
【０１１１】
また、上記酸化物半導体層を、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を含む酸化物半導体層としてもよい。
【０１１２】
ＣＡＡＣ−ＯＳとは、完全な単結晶ではなく、完全な非晶質でもない、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体のことをいう。さらに、ＣＡＡＣ−ＯＳに含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状又は六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状又は金属原子と酸素原子とが層状に配列している。なお、本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれる。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれる。
【０１１３】
上記ＣＡＡＣ−ＯＳを含む酸化物半導体の層をチャネル形成層として用いた電界効果トランジスタは、可視光や紫外光の照射による電気特性の変動が低いため、信頼性が高い。
【０１１４】
また、半導体層７１１及び７５４として酸化物半導体層を用いる場合、例えば脱水化・脱水素化を行い、酸化物半導体層中の水素、水、水酸基、又は水素化物（水素化合物ともいう）などの不純物を排除し、且つ酸化物半導体層に酸素を供給することにより、酸化物半導体層を高純度化させることができる。例えば、酸化物半導体層に接する層として酸素を含む層を用い、また、加熱処理を行うことにより、酸化物半導体層を高純度化させることができる。
【０１１５】
また、成膜直後の酸化物半導体層は、化学量論的組成より酸素が多い過飽和の状態であることが好ましい。例えば、スパッタリング法を用いて酸化物半導体層を成膜する場合、成膜ガスの酸素の占める割合が多い条件で成膜することが好ましく、特に酸素雰囲気（酸素ガス１００％）で成膜を行うことが好ましい。また、酸化物半導体層に十分な酸素が供給されて酸素が過飽和の状態とするため、酸化物半導体層に接する絶縁層（絶縁層７０１、７１４、７５３、７５７など）として過剰酸素を含む絶縁層（ＳｉＯｘなど）を形成してもよい。
【０１１６】
過剰酸素を含む絶縁層は、ＰＣＶＤ法、プラズマスパッタリング法や他のスパッタリング法における成膜条件を適宜設定して膜中に酸素を多く含ませたＳｉＯｘ膜や、酸化窒化シリコン膜を用いる。また、多くの過剰酸素を絶縁層に含ませたい場合には、イオン注入法やイオンドーピング法やプラズマ処理によって酸素を添加する。また、酸化物半導体層に酸素を添加してもよい。
【０１１７】
また、スパッタリング装置において、成膜室内の残留水分は、少ないことが好ましい。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、コールドトラップを加えたターボ分子ポンプであってもよい。
【０１１８】
また、例えば、３５０℃以上基板の歪み点未満の温度、好ましくは、３５０℃以上４５０℃以下で加熱処理を行う。さらに、その後の工程において加熱処理を行ってもよい。このとき、上記加熱処理を行う加熱処理装置としては、例えば電気炉、又は抵抗発熱体などの発熱体からの熱伝導又は熱輻射により被処理物を加熱する装置を用いることができ、例えばＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置又はＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置などのＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置を用いることができる。上記加熱処理を複数回行ってもよい。
【０１１９】
また、上記加熱処理を行った後、その加熱温度を維持しながら又はその加熱温度から降温する過程で該加熱処理を行った炉と同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エア（露点が−４０℃以下、好ましくは−４０℃以下の雰囲気）を導入してもよい。このとき、酸素ガス又はＮ２Ｏガスは、水、水素などを含まないことが好ましい。また、加熱処理装置に導入する酸素ガス又はＮ２Ｏガスの純度を、６Ｎ以上、好ましくは７Ｎ以上、すなわち、酸素ガス又はＮ２Ｏガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下とすることが好ましい。酸素ガス又はＮ２Ｏガスの作用により、酸化物半導体層に酸素が供給され、酸化物半導体層中の酸素欠乏に起因する欠陥を低減できる。なお、上記高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エアの導入は、上記加熱処理時に行ってもよい。
【０１２０】
高純度化させた酸化物半導体層の水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下であることが好ましい。例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて酸化物半導体層中の水素濃度を測定できる。
【０１２１】
高純度化させた酸化物半導体層を電界効果トランジスタに用いることにより、酸化物半導体層のキャリア密度を１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満にできる。また、チャネル長１μｍ、チャネル幅１μｍあたりの電界効果トランジスタのオフ電流を、１×１０−１９Ａ（１００ｚＡ）以下、さらには１×１０−２０Ａ（１０ｚＡ）以下、さらには１×１０−２１Ａ（１ｚＡ）以下、さらには１×１０−２２Ａ（１００ｙＡ）以下にできる。電界効果トランジスタのオフ電流は、低ければ低いほどよいが、電界効果トランジスタのオフ電流の下限値は、約１×１０−３０Ａ／μｍであると見積もられる。
【０１２２】
なお酸化物半導体を高純度化して極小となるオフ電流を検出するためには、比較的サイズの大きいトランジスタを作製し、オフ電流を測定することで、実際に流れるオフ電流を見積もることができる。図９にはサイズの大きいトランジスタとして、チャネル幅Ｗを１ｍ（１０００００μｍ）、チャネル長Ｌを３μｍとした際に、温度を１５０℃、１２５℃、８５℃、２７℃と変化させた際のチャネル幅Ｗ１μｍあたりのオフ電流をアレニウスプロットした図を示す。図９からもわかるように、オフ電流は３×１０−２６Ａ／μｍと極めて小さいことがわかる。なお、昇温してオフ電流を測定したのは、室温では電流の計測が極めて小さいため、測定が困難だったためである。
【０１２３】
領域７１２ａ及び７１２ｂに含まれるドーパントとしては、例えば元素周期表における１３族の元素（例えば硼素など）、元素周期表における１５族の元素（例えば窒素、リン、及び砒素の一つ又は複数）、及び希ガス元素（例えばヘリウム、アルゴン、及びキセノンの一つ又は複数）の一つ又は複数を用いることができる。
【０１２４】
絶縁層７１４及び７５３は、トランジスタのゲート絶縁層としての機能を有する。絶縁層７１４及び７５３としては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、又は酸化ハフニウムなどの材料を含む層を用いることができる。
【０１２５】
導電層７１５及び７５１は、トランジスタのゲートとしての機能を有する。導電層７１５及び７５１としては、例えばモリブデン、チタン、クロム、タンタル、マグネシウム、銀、タングステン、アルミニウム、銅、ネオジム、又はスカンジウムなどの金属材料を含む層を用いることができる。
【０１２６】
絶縁層７１６ａ、７１６ｂ、７１７としては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、又は酸化ハフニウムなどの材料を含む層を用いることができる。
【０１２７】
導電層７１８ａ及び７１８ｂ、導電層７５５ａ及び７５５ｂ、導電層７５６ａ及び７５６ｂは、トランジスタのソース又はドレインとしての機能を有する。導電層７１８ａ及び７１８ｂ、導電層７５５ａ及び７５５ｂ、導電層７５６ａ及び７５６ｂとしては、例えばモリブデン、チタン、クロム、タンタル、マグネシウム、銀、タングステン、アルミニウム、銅、ネオジム、スカンジウム、又はルテニウムなどの金属材料を含む層を用いることができる。
【０１２８】
絶縁層７１９及び７５７は、保護層としての機能を有する。絶縁層７１９及び７５７としては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、又は酸化ハフニウムなどの材料を含む層を用いることができる。
【０１２９】
以上が図７に示すトランジスタの構造例の説明である。
【０１３０】
図７を用いて説明したように、本実施の形態のトランジスタは、チャネル幅あたりのオフ電流が１×１０−１９Ａ／μｍ以下のトランジスタとすることができる。そのため上記実施の形態１で説明した、バッファ及びラッチの電源線間に設けられるトランジスタに適用し、電源線の間を流れるリーク電流を低減することで、消費電力の低減を図ることができる。
【０１３１】
（実施の形態３）
本実施の形態では、本発明の一態様である半導体装置を用いた電子機器の例について、図８を用いて説明する。
【０１３２】
図８（Ａ）に示す電子機器は、映像録画再生機の例である。
【０１３３】
図８（Ａ）に示す電子機器は、筐体２０１と、筐体２０１に設けられた信号処理回路２０２を具備する。
【０１３４】
図８（Ａ）に示す信号処理回路２０２は、ＭＰＵ、メモリ、画像処理回路、コントローラ等の機能を備えている。信号処理回路２０２は上記実施の形態１で説明した構成とすることで、電源線間のリーク電流及び電荷の充放電に伴う消費電力を低減できる。
【０１３５】
従って図８（Ａ）に示す映像録画再生機は、消費電力を低減することができる。
【０１３６】
図８（Ｂ）に示す電子機器は、電子レンジの例である。
【０１３７】
図８（Ｂ）に示す電子機器は、筐体２１１と、筐体２１１に設けられた信号処理回路２１２を具備する。
【０１３８】
図８（Ｂ）に示す信号処理回路２１２は、ＭＰＵ、メモリ等の機能を備えている。信号処理回路２０２は上記実施の形態１で説明した構成とすることで、電源線間のリーク電流及び電荷の充放電に伴う消費電力を低減できる。
【０１３９】
図８（Ｃ）に示す電子機器は、携帯型情報端末の例である。
【０１４０】
図８（Ｃ）に示す携帯型情報端末は、筐体２２１と、筐体２２１に設けられた信号処理回路２２２を具備する。
【０１４１】
図８（Ｃ）に示す信号処理回路２２２は、ＭＰＵ、メモリ、画像処理回路、コントローラ等の機能を備えている。信号処理回路２２２は上記実施の形態１で説明した構成とすることで、電源線間のリーク電流及び電荷の充放電に伴う消費電力を低減できる。
【０１４２】
図８（Ｄ）に示す電子機器は、ノート型コンピュータの例である。
【０１４３】
図８（Ｄ）に示すノート型コンピュータは、筐体２３１と、筐体２３１に設けられた信号処理回路２３２を具備する。
【０１４４】
図８（Ｄ）に示す信号処理回路２３２は、ＭＰＵ、メモリ、画像処理回路、コントローラ等の機能を備えている。信号処理回路２３２は上記実施の形態１で説明した構成とすることで、電源線間のリーク電流及び電荷の充放電に伴う消費電力を低減できる。
【０１４５】
以上、図８（Ａ）乃至（Ｄ）において電子機器の一例を示したが、上記実施の形態１の構成は、信号処理回路を具備する電子機器であれば、他の電子機器にも適用可能である。
【符号の説明】
【０１４６】
１００    半導体装置
１０１    信号処理回路
１０１＿Ｎ    信号処理回路
１０１＿１    信号処理回路
１０１Ｐ    信号処理回路
１０２    バッファ
１０３    ラッチ
１０４    スイッチ
１０４＿Ｎ    スイッチ
１０４＿１    スイッチ
１０４Ｐ    スイッチ
１０５    電源回路
１０６    外部回路
１１１    トランジスタ
１１２    トランジスタ
１２１    トランジスタ
１２２    トランジスタ
１２３    トランジスタ
１２４    容量素子
１２５    トランジスタ
１２６    トランジスタ
１２９    回路ブロック
１３０    フリップフロップ
１３１    トランジスタ
１３２    トランジスタ
１３３    トランジスタ
１３４    トランジスタ
１３５    バッファ
１３９    バッファ
１４１    トランジスタ
１４２    トランジスタ
１４３    トランジスタ
１５１    ステップ
１５２    ステップ
１５３    ステップ
１６１    ステップ
１６２    ステップ
１６３    ステップ
２０１    筐体
２０２    信号処理回路
２１１    筐体
２１２    信号処理回路
２２１    筐体
２２２    信号処理回路
２３１    筐体
２３２    信号処理回路
７００    被素子形成層
７０１    絶縁層
７１１    半導体層
７１２ａ    領域
７１２ｂ    領域
７１３    チャネル形成領域
７１４    絶縁層
７１５    導電層
７１６ａ    絶縁層
７１６ｂ    絶縁層
７１７    絶縁層
７１８ａ    導電層
７１８ｂ    導電層
７１９    絶縁層
７５０    被素子形成層
７５１    導電層
７５２    絶縁層
７５３    絶縁層
７５４    半導体層
７５５ａ    導電層
７５５ｂ    導電層
７５６ａ    導電層
７５６ｂ    導電層
７５７    絶縁層
【図１】
2013182998.tif 000003
【図２】
2013182998.tif 000004
【図３】
2013182998.tif 000005
【図４】
2013182998.tif 000006
【図５】
2013182998.tif 000007
【図６】
2013182998.tif 000008
【図７】
2013182998.tif 000009
【図８】
2013182998.tif 000010
【図９】
2013182998.tif 000011