(57)【要約】【課題】サイドウォールから高誘電率ゲート絶縁膜への酸素の進入を防ぐ。【解決手段】半導体装置の製造方法は、基板上に高誘電率膜を含むゲート構造体を形成し、ゲート構造体の側面に第１のサイドウォールを形成し、ゲート構造体及び第１のサイドウォールを覆うシリコン膜を形成し、シリコン膜上にシリコン酸化膜を形成し、シリコン酸化膜及びシリコン膜をエッチバックし、第１のサイドウォールの側面にシリコン酸化膜及びシリコン膜からなる第２のサイドウォールを形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に高誘電率膜を含むゲート構造体を形成し、
前記ゲート構造体の側面に第１のサイドウォールを形成し、
前記ゲート構造体及び前記第１のサイドウォールを覆うシリコン膜を形成し、
前記シリコン膜上にシリコン酸化膜を形成し、
前記シリコン酸化膜及び前記シリコン膜をエッチバックし、前記第１のサイドウォールの側面に前記シリコン酸化膜及び前記シリコン膜からなる第２のサイドウォールを形成する、
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記シリコン膜を、膜厚５〜１０ｎｍに形成することを特徴とする請求項１に記載の半導体の製造方法。
【請求項３】
前記第１のサイドウォールを形成した後、前記シリコン膜を形成する前に、前記基板に第１回目の不純物注入工程を実施し、
前記第２のサイドウォールを形成した後、前記基板に第２回目の不純物注入工程を実施する、
ことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１回目の不純物注入工程において、第１の不純物とそれとは導電型の異なる第２の不純物を順次導入し、
前記第２回目の不純物導入工程において、前記第１の不純物と同一の第３の不純物を導入することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記基板上に、前記高誘電率膜、金属膜、及びポリシリコン膜を順次形成して積層膜とし、該積層膜をパターニングして前記ゲート構造体を形成することを特徴とする請求項１乃至４のいずれか一つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、高誘電率ゲート絶縁膜を有するトランジスタを含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の小型、高集積化の要請に応えるために、高誘電率ゲート絶縁膜とメタルゲートとを組み合わせたゲート構造を採用するトランジスタが開発されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１４６８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＦＥＴ（Field Effect Transistor）の製造では、半導体基板上にゲートを形成し、ゲートの側面にサイドウォールを形成した後、半導体基板に不純物を導入してソース・ドレイン領域を形成する。このような工程は、高誘電率ゲート絶縁膜を有するトランジスタの製造においても同様に実施される。
【０００５】
しかしながら、本発明者は、高誘電率ゲート絶縁膜を有するトランジスタの製造において、サイドウォールとしてＳｉＯ２等の酸素を含む膜を用いると、トランジスタのオン電流が著しく減少することを見出した。これは、サイドウォール形成工程及びその後の熱負荷により、サイドウォールに含まれる酸素が高誘電率ゲート絶縁膜中にその端部から進入し、高誘電率ゲート絶縁膜のＥＯＴ（Equivalent Oxide Thickness）を増加させるからだと考えられる。
【課題を解決するための手段】
【０００６】
本発明の一実施の形態に係る半導体装置の製造方法は、基板上に高誘電率膜を含むゲート構造体を形成し、前記ゲート構造体の側面に第１のサイドウォールを形成し、前記ゲート構造体及び前記第１のサイドウォールを覆うシリコン膜を形成し、前記シリコン膜上にシリコン酸化膜を形成し、前記シリコン酸化膜及び前記シリコン膜をエッチバックし、前記第１のサイドウォールの側面に前記シリコン酸化膜及び前記シリコン膜からなる第２のサイドウォールを形成する、ことを特徴とする。
【発明の効果】
【０００７】
第２のサイドウォールが、第１のサイドウォールに接するシリコン膜を含んでいるので、シリコン酸化膜に含まれる酸素が高誘電率膜の方へ拡散しても、シリコン膜に吸収される。これにより、高誘電率膜のＥＴＯの増加を抑制することができる。
【図面の簡単な説明】
【０００８】
【図１】（ａ）−（ｄ）は、本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための各工程における断面図である。
【発明を実施するための形態】
【０００９】
本発明は、高誘電率ゲート絶縁膜（High-k膜）とメタルゲートとを有するトランジスタを含む半導体装置に適用される。以下では、半導体装置に含まれる一つのトランジスタに関して説明するが、半導体装置は、ＤＲＡＭ（Dynamic Random Access Memory）やその他のＬＳＩ（Large Scale Integration）であってよい。
【００１０】
本発明が適用される半導体装置のトランジスタは、ＬＤＤ構造を採用する。この構造のトランジスタの製造では、ソース・ドレイン領域を形成するために、イオン注入を２回にわたって行う。このため、ゲート構造体の側面には、１回目のイオン注入用のオフセットサイドウォールと、２回目のイオン注入用のソース・ドレイン形成用サイドウォールが形成される。本発明では、これらオフセットサイドウォールとソース・ドレイン形成用サイドウォールとの間にシリコンサイドウォールを介在させる。シリコンサイドウォールが酸化することにより、ソース・ドレイン形成用サイドウォールから拡散する酸素を吸収する。
【００１１】
以下、図面を参照して本発明の第１の実施の形態について詳細に説明する。
【００１２】
図１（ａ）−（ｄ）は、本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための各工程における断面図である。
【００１３】
まず、半導体基板１１を用意し、素子分離領域やウェル等（図示せず）を形成する。それから、半導体基板１１上に、高誘電率膜１２、金属膜１３及びポリシリコン膜１４を順次形成する。そして、形成したポリシリコン膜１４、金属膜１３及び高誘電率膜１２をパターニングして、図１（ａ）に示すようにゲート構造体１５を形成する。高誘電率膜１２がゲート絶縁膜、金属膜１３がメタルゲートに相当する。
【００１４】
半導体基板１１としては、例えば、Ｐ型シリコン基板が使用できる。
【００１５】
高誘電率膜１２としては、ハフニウムやジルコニウムの酸化物、シリケートもしくはアルミネート等を用いることができる。
【００１６】
金属膜１３としては、チタンやタンタル等の窒化物を用いることができる。
【００１７】
次に、ゲート構造体１５を覆うように、半導体基板１１上に第１の絶縁膜を形成する。続いて、形成した第１の絶縁膜をエッチバックして、図１（ｂ）に示すように、ゲート構造体１５の側面にオフセットサイドウォール（第１のサイドウォール）１６を形成する。
【００１８】
第１の絶縁膜としては、例えば、ＳｉＮを用いることができる。第１の絶縁膜を酸素を含まない材料で構成することにより、第１の絶縁膜の形成時及びその後の工程において、第１の絶縁膜（オフセットサイドウォール１６）から高誘電率膜１２への酸素の進入（拡散）を防止する。
【００１９】
次に、ＬＤＤ（light doped drain）構造を形成するため、半導体基板１１とは異なる導電型を持つ第１の不純物イオンを半導体基板１１に注入し、第１の不純物拡散領域１７を形成する。続いて、第１の不純物イオンとは異なる（半導体基板１１の導電型と同じ）導電型の第２の不純物イオンを半導体基板１１に注入し、第２の不純物拡散領域１８を形成する。ここでは、第１の不純物イオンを注入する工程と第２の不純物イオンを注入する工程とを合わせて第１回目の不純物注入工程と呼ぶことがある。
【００２０】
第１の不純物イオンの注入は、オフセットサイドウォール１６の下に第１の不純物拡散領域１７が形成されないように、半導体基板１１の表面に対して垂直に行われる。
【００２１】
これに対して、第２の不純物イオンの注入は、第２の不純物拡散領域１８がオフセットサイドウォール１６の下側にも形成されるように、半導体基板１１の表面に垂直な方向に対して傾きを持って（種々の角度で）行われる。また、第２の不純物を注入する工程は、第２の不純物拡散領域１８が第１の不純物拡散領域１７の直下に形成されるように行われる。
【００２２】
次に、図１（ｃ）に示すように、ゲート構造体１５及びオフセットサイドウォール１６を覆うように、半導体基板１１上にシリコン膜１９を形成する。シリコン膜１９は、例えばＣＶＤ法を用いて膜厚５〜１０ｎｍに形成することができる。
【００２３】
続いて、シリコン膜１９の上に第２の絶縁膜を形成する。第２の絶縁膜として、例えば、ＳｉＯ２膜を使用することができる。
【００２４】
次に、第２の絶縁膜及びシリコン膜１９をエッチバックし、図１（ｃ）に示すように、オフセットサイドウォール１６の側面にシリコンサイドウォール２０とソース・ドレイン形成用サイドウォール２１を形成する。ここでは、シリコンサイドウォール２０とソース・ドレイン形成用サイドウォール２１を合わせて第２のサイドウォールと呼ぶことがある。
【００２５】
シリコンサイドウォール２０は、第２の絶縁膜の形成時及びその後の工程において、第２の絶縁膜（ソース・ドレイン形成用サイドウォール２１）から高誘電率膜１２への酸素の進入を防止する。その際、シリコンサイドウォール２０の一部は酸化されて酸化膜となる。
【００２６】
次に、第１の不純物イオンと同じ導電型の第３の不純物イオンを、半導体基板１１に注入し（第２回目の不純物注入工程）、ソース・ドレイン領域２２を形成する。第３の不純物イオンを高濃度に深い領域まで注入することで、第１の不純物拡散領域１７及び第２の不純物拡散領域１８の一部は消滅する。そして、第１の不純物拡散領域１７の残部は、ＬＤＤ構造におけるエクステンション領域となる。また、第２の不純物拡散領域１８の残部は、ポケット領域となる。
【００２７】
次に、半導体基板１１に注入された不純物イオンを活性化するために熱処理を行う。
【００２８】
その後、層間絶縁膜、ソース・ドレイン電極、配線の形成等を行い、半導体装置が完成する。
【００２９】
以上のように、本実施の形態に係る半導体装置では、オフセットサイドウォール１６とソース・ドレイン形成用サイドウォール２１との間にシリコンサイドウォールが介在している。これにより、ソース・ドレイン形成用サイドウォール２１の形成時及びその後の熱負荷により、ソース・ドレイン形成用サイドウォール２１から拡散する酸素の高誘電率膜１２への進入を防ぐことができ、高誘電率膜１２のＥＯＴの増加を抑えることができる。
【００３０】
以上、本発明について実施の形態に即して説明したが、本発明は、上記実施の形態に限定されることなく、種々の変形・変更が可能である。例えば、上記実施の形態ではＰチャネルトランジスタの製造について説明したが、Ｎチャネルトランジスタの製造にも本発明は適用できる。また、各膜の材料や成膜方法は、適宜公知の材料や方法を組み合わせることが可能である。
【符号の説明】
【００３１】
１１    半導体基板
１２    高誘電率膜
１３    金属膜
１４    ポリシリコン膜
１５    ゲート構造体
１６    オフセットサイドウォール
１７    第１の不純物拡散領域
１８    第２の不純物拡散領域
１９    シリコン膜
２０    シリコンサイドウォール
２１    ソース・ドレイン形成用サイドウォール
２２    ソース・ドレイン領域
【図１】
2013168603.tif 000003