(57)【要約】【課題】ＴＦＴのオフ電流を可及的に容易に抑制する。【解決手段】基板１０にゲート電極１１を形成する第１工程と、ゲート電極１１を覆うように無機絶縁膜１２を成膜した後に、無機絶縁膜１２の表面を平滑化することにより、ゲート絶縁膜１２ａを形成する第２工程と、ゲート絶縁膜１２ａ上に半導体膜１５を成膜した後に、半導体膜１５をパターニングすることにより、ゲート電極１１に重なるように半導体層１５ａを形成する第３工程と、半導体層１５ａ上に互いに離間するようにソース電極１６ａ及びドレイン電極１６ｂを形成することにより、ＴＦＴ５を形成する第４工程とを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板にゲート電極を形成する第１工程と、
上記ゲート電極を覆うように無機絶縁膜を成膜した後に、該無機絶縁膜の表面を平滑化することにより、ゲート絶縁膜を形成する第２工程と、
上記ゲート絶縁膜上に半導体膜を成膜した後に、該半導体膜をパターニングすることにより、上記ゲート電極に重なるように半導体層を形成する第３工程と、
上記半導体層上に互いに離間するようにソース電極及びドレイン電極を形成することにより、薄膜トランジスタを形成する第４工程とを備える、薄膜トランジスタ基板の製造方法。
【請求項２】
上記第２工程では、プラズマＣＶＤ法により上記無機絶縁膜を成膜した後に、該無機絶縁膜となる原料ガスの供給を停止し、水素ガスが供給された状態で放電することにより、上記無機絶縁膜の表面を平滑化する、請求項１に記載の薄膜トランジスタ基板の製造方法。
【請求項３】
上記無機絶縁膜は、窒化シリコン膜である、請求項２に記載の薄膜トランジスタ基板の製造方法。
【請求項４】
上記第３工程では、プラズマＣＶＤ法により真性アモルファスシリコン膜及びｎ型アモルファスシリコン膜を順に成膜した後に、該真性アモルファスシリコン膜及びｎ型アモルファスシリコン膜の積層膜をパターニングし、
上記第４工程では、上記パターニングされた積層膜における上記ソース電極及びドレイン電極から露出するｎ型アモルファスシリコン膜を除去する、請求項１乃至３の何れか１つに記載の薄膜トランジスタ基板の製造方法。
【請求項５】
上記第２工程及び第３工程を同一の処理室で行う、請求項１乃至４の何れか１つに記載の薄膜トランジスタ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ基板の製造方法に関し、特に、薄膜トランジスタ基板の薄膜トランジスタのオフ電流を抑制する製造技術に関するものである。
【背景技術】
【０００２】
アクティブマトリクス駆動方式の液晶表示パネルは、例えば、画像の最小単位である各画素毎に、薄膜トランジスタ（Thin Film Transistor、以下、「ＴＦＴ」とも称する）が設けられたＴＦＴ基板を備えている。
【０００３】
ＴＦＴは、例えば、絶縁基板上に設けられたゲート電極と、ゲート電極を覆うように設けられたゲート絶縁膜と、ゲート絶縁膜上にゲート電極に重なるように島状に設けられた半導体層と、半導体層上に互いに離間するように設けられたソース電極及びドレイン電極とを備えている。ここで、ＴＦＴにおいて、ゲート電極が相対的に高電位に保持されてオン状態のときに、ソース電極及びドレイン電極の間に流れる電流がオン電流であり、ゲート電極が相対的に低電位に保持されてオフ状態のときに、ソース電極及びドレイン電極の間に漏れて流れる電流がオフ電流である。
【０００４】
例えば、特許文献１には、上記オフ電流を低減するために、半導体層のチャネル領域が微結晶シリコン領域及びアモルファスシリコン領域に分かれ、微結晶シリコン領域及びアモルファスシリコン領域がチャネル長方向に交互に並んで配置されたＴＦＴ及びその製造方法が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１８６９６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、液晶表示パネルを白画面の表示状態に動作させた際に、画面の一部が暗くなることにより、部分的に輝度が異なるムラが発生する場合がある。そして、このムラが発生した液晶表示パネルにおいて、例えば、ＴＦＴのオン状態の時間に対するオフ状態の時間を短く設定することにより、ムラが解消された場合には、このムラがＴＦＴのオフ電流の大きさに起因する、と判断される。ここで、特許文献１に開示されたＴＦＴでは、微結晶シリコン及びアモルファスシリコンの配置により、オフ電流の抑制を図ることができるものの、半導体層となる半導体膜を２回パターニングしたり、半導体層にレーザー光を照射したりする必要があるので、製造工程が増加してしまう。
【０００７】
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、薄膜トランジスタのオフ電流を可及的に容易に抑制することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明は、無機絶縁膜の表面を平滑化してゲート絶縁膜を形成するようにしたものである。
【０００９】
具体的に本発明に係る薄膜トランジスタ基板の製造方法は、基板にゲート電極を形成する第１工程と、上記ゲート電極を覆うように無機絶縁膜を成膜した後に、該無機絶縁膜の表面を平滑化することにより、ゲート絶縁膜を形成する第２工程と、上記ゲート絶縁膜上に半導体膜を成膜した後に、該半導体膜をパターニングすることにより、上記ゲート電極に重なるように半導体層を形成する第３工程と、上記半導体層上に互いに離間するようにソース電極及びドレイン電極を形成することにより、薄膜トランジスタを形成する第４工程とを備える。
【００１０】
上記の方法によれば、ゲート電極を形成する第１工程の後に行う第２工程において、ゲート電極を覆うように成膜された無機絶縁膜の表面が凹凸状に形成され、その凹凸状の頂部に不対電子が多く存在することにより、その不対電子が周辺の不純物などと結合して絶縁性が低くなるおそれがあるものの、続いて無機絶縁膜の表面を平滑化することにより、無機絶縁膜の表面に存在する不対電子が少なくなるので、その無機絶縁膜からなるゲート絶縁膜の絶縁性が高くなる。そのため、その後、ゲート絶縁膜上に半導体層を形成する第３工程、及び半導体層上にソース電極及びドレイン電極を形成する第４工程を順に行うことにより形成された薄膜トランジスタでは、ゲート絶縁膜の絶縁性が高くなっているので、オフ電流が抑制される。これにより、ゲート絶縁膜となる無機絶縁膜の表面を平滑化するだけで薄膜トランジスタのオフ電流が抑制されるので、薄膜トランジスタのオフ電流が可及的に容易に抑制される。
【００１１】
上記第２工程では、プラズマＣＶＤ（Chemical Vapor Deposition）法により上記無機絶縁膜を成膜した後に、該無機絶縁膜となる原料ガスの供給を停止し、水素ガスが供給された状態で放電することにより、上記無機絶縁膜の表面を平滑化してもよい。
【００１２】
上記の方法によれば、第２工程において、プラズマＣＶＤ法によりゲート電極を覆うように無機絶縁膜を成膜した後に、その無機絶縁膜となる原料ガスの供給を停止し、水素ガスが供給された状態で放電するので、無機絶縁膜の表面に存在する不対電子が水素原子と結合することにより、無機絶縁膜の表面に存在する不対電子が具体的に少なくなる。
【００１３】
上記無機絶縁膜は、窒化シリコン膜であってもよい。
【００１４】
上記の方法によれば、無機絶縁膜が窒化シリコン膜であるので、本発明の作用効果が具体的に奏される。
【００１５】
上記第３工程では、プラズマＣＶＤ法により真性アモルファスシリコン膜及びｎ型アモルファスシリコン膜を順に成膜した後に、該真性アモルファスシリコン膜及びｎ型アモルファスシリコン膜の積層膜をパターニングし、上記第４工程では、上記パターニングされた積層膜における上記ソース電極及びドレイン電極から露出するｎ型アモルファスシリコン膜を除去してもよい。
【００１６】
上記の方法によれば、第３工程において、プラズマＣＶＤ法により真性アモルファスシリコン膜及びｎ型アモルファスシリコン膜を順に成膜した後に、真性アモルファスシリコン膜及びｎ型アモルファスシリコン膜の積層膜をパターニングし、続く第４工程において、パターニングされた真性アモルファスシリコン膜及びｎ型アモルファスシリコン膜の積層膜におけるソース電極及びドレイン電極から露出するｎ型アモルファスシリコン膜を除去するので、アモルファスシリコンを用いた薄膜トランジスタが具体的に形成される。
【００１７】
上記第２工程及び第３工程を同一の処理室で行ってもよい。
【００１８】
上記の方法によれば、第２工程及び第３工程を同一の処理室で行うので、被処理基板の搬出入の回数が抑制され、製造工程の増加を抑制して、薄膜トランジスタのオフ電流が抑制される。
【発明の効果】
【００１９】
本発明によれば、無機絶縁膜の表面を平滑化してゲート絶縁膜を形成するので、薄膜トランジスタのオフ電流を可及的に容易に抑制することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施形態に係るＴＦＴ基板の断面図である。
【図２】本発明の実施形態に係るＴＦＴ基板の製造工程を断面で示す説明図である。
【図３】本発明の実施形態に係るＴＦＴ基板の製造工程で用いるプラズマＣＶＤ装置を示す構成概略図である。
【図４】本発明の実施形態に係るＴＦＴ基板に設けられたＴＦＴのゲート電圧とドレイン電流との関係を示す第１のグラフである。
【図５】本発明の実施形態に係るＴＦＴ基板に設けられたＴＦＴのゲート電圧とドレイン電流との関係を示す第２のグラフである。
【発明を実施するための形態】
【００２１】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の実施形態に限定されるものではない。
【００２２】
図１は、本実施形態のＴＦＴ基板２０の断面図である。また、図２は、ＴＦＴ基板２０の製造工程を断面で示す説明図である。さらに、図３は、ＴＦＴ基板２０の製造工程で用いるプラズマＣＶＤ装置５０を示す構成概略図である。
【００２３】
ＴＦＴ基板２０は、図１に示すように、絶縁基板１０と、絶縁基板１０上に画像の最小単位である各副画素毎に設けられた複数のＴＦＴ５と、各ＴＦＴ５を覆うように設けられた層間絶縁膜（不図示）と、層間絶縁膜上にマトリクス状に設けられ、各ＴＦＴ５に接続された複数の画素電極（不図示）とを備えている。ここで、ＴＦＴ基板２０は、互いに平行に延びるように設けられた複数のゲート線（不図示）と、各ゲート線に直交する方向に互いに平行に延びるように設けられた複数のソース線（不図示）とを備えている。
【００２４】
ＴＦＴ５は、図１に示すように、絶縁基板１０上に設けられたゲート電極１１と、ゲート電極１１を覆うように設けられたゲート絶縁膜１２ａと、ゲート絶縁膜１２ａ上にゲート電極１１に重なるように島状に設けられた半導体層１５ｂと、半導体層１５ｂ上に互いに離間するように設けられたソース電極１６ａ及びドレイン電極１６ｂとを備えている。ここで、ゲート電極１１は、各ゲート線の一部分、又は各ゲート線が各副画素毎に側方に突出した部分である。また、半導体層１５ｂは、図１に示すように、ゲート絶縁膜１２ａ上に設けられたチャネル領域を有する真性アモルファスシリコン層１３ａと、真性アモルファスシリコン層１３ａ上にそのチャネル領域が露出するように設けられ、ソース電極１６ａ及びドレイン電極１６ｂに接続されたｎ型アモルファスシリコン層１４ｂとを備えている。さらに、ソース電極１６ａは、各ソース線の一部、又は各ソース線が各副画素毎に側方に突出した部分である。また、ドレイン電極１６ｂは、層間絶縁膜に各副画素毎に形成されたコンタクトホールを介して各画素電極に接続されている。
【００２５】
上記構成のＴＦＴ基板２０は、それに対向して配置される対向基板と、それらの両基板の間に封入される液晶層と共に、アクティブマトリクス駆動方式の液晶表示パネルを構成するものである。
【００２６】
次に、本実施形態のＴＦＴ基板２０の製造方法について説明する。
【００２７】
まず、プラズマＣＶＤ装置５０の構成について図３を用いて説明する。
【００２８】
プラズマＣＶＤ装置５０は、図３に示すように、処理室４１と、処理室４１の内下部に設けられた下部電極４２と、処理室４１の内上部に設けられた上部電極４３と、上部電極４３に配管及び弁を介して接続されたガス供給部４４と、処理室４１に配管及び弁を介して接続された真空排気部４５とを備えている。ここで、下部電極４２は、内部にヒーターが内蔵され、被処理基板Ｓを載置するように設けられている。また、上部電極４３は、高周波電源に接続されている。
【００２９】
次に、図２を参照しながら、プラズマＣＶＤ装置５０を用いて、ＴＦＴ基板２０を製造する方法について説明する。ここで、下記の表１は、プラズマＣＶＤ装置５０で処理する被処理基板Ｓの具体的な処理条件を示している。なお、表１中のｓｃｃｍは、「standard cubic centimeters per minute」という意味であり、１分間当たり流量（ｃｃ）を示す単位である。また、表１中のＰＨ３／ＳｉＨ４の混合体積比は、５／９５である。
【００３０】
【表１】
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【００３１】
＜第１工程＞
ガラス基板などの絶縁基板１０の基板全体に、例えば、スパッタリング法により、チタン膜（厚さ２５０ｎｍ程度）及び銅膜（厚さ４００ｎｍ程度）などを順に成膜して、金属積層膜を形成した後に、その金属積層膜に対して、フォトリソグラフィ、エッチング及びレジストパターンの剥離洗浄を行うことにより、図２（ａ）に示すように、ゲート電極１１を形成する。
【００３２】
＜第２工程＞
まず、ゲート電極１１が形成された基板（被処理基板Ｓ）をプラズマＣＶＤ装置５０の下部電極４２上に載置した後に、図２（ｂ）に示すように、ゲート電極１１が形成された基板全体に、窒化シリコン膜（厚さ４１０ｎｍ程度）などの無機絶縁膜１２を成膜する。
【００３３】
続いて、プラズマＣＶＤ装置５０において、ＳｉＨ４ガス、ＮＨ３ガス、Ｎ２ガスの原料ガスの供給を停止し、Ｈ２ガスを供給した状態で放電（例えば、１５秒程度）することにより、図２（ｃ）に示すように、無機絶縁膜１２の表面を水素プラズマＰにより平滑化して、ゲート絶縁膜１２を形成する。
【００３４】
さらに、プラズマＣＶＤ装置５０を用いて、ゲート絶縁膜１２が形成された基板全体に、真性アモルファスシリコン膜１３（厚さ１６０ｎｍ程度）、及びリンがドープされたｎ型アモルファスシリコン膜１４（厚さ３０ｎｍ程度）を順に成膜し、プラズマＣＶＤ装置５０の処理室４１から取り出した後に、真性アモルファスシリコン膜１３及びｎ型アモルファスシリコン膜１４の積層膜（半導体膜）１５に対して、フォトリソグラフィ、エッチング及びレジストパターンの剥離洗浄を行うことにより、図２（ｄ）に示すように、ゲート電極１１の上方に半導体層形成層１５ａを島状に形成する。なお、本実施形態では、真性アモルファスシリコン膜１３上にリンがドープされたｎ型アモルファスシリコン膜１４を成膜する方法を例示したが、本発明は、真性アモルファスシリコン膜１３上にホウ素がドープされたｐ型アモルファスシリコン膜を成膜する方法にも適用することができる。
【００３５】
＜第３工程＞
まず、半導体層形成層１５ａが形成された基板全体に、例えば、スパッタリング法により、チタン膜（厚さ３０ｎｍ程度）及び銅膜（厚さ４００ｎｍ程度）などを順に成膜して、金属積層膜を形成した後に、その金属積層膜に対して、フォトリソグラフィ、エッチング及びレジストパターンの剥離洗浄を行うことにより、ソース電極１６ａ及びドレイン電極１６ｂを形成する。
【００３６】
続いて、ソース電極１６ａ及びドレイン電極１６ｂをマスクとして、半導体層形成層１５ａのｎ型アモルファスシリコン膜１４ａをエッチングで除去することにより、真性アモルファスシリコン層１３ａ及びｎ型アモルファスシリコン層１４ｂからなる半導体層１５ｂ、並びにそれを備えたＴＦＴ５を形成する。
【００３７】
さらに、ＴＦＴ５が形成された基板全体に、例えば、プラズマＣＶＤ法により、窒化シリコン膜（厚さ２００ｎｍ程度）などの無機絶縁膜を成膜した後に、その無機絶縁膜に対して、フォトリソグラフィ、エッチング及びレジストパターンの剥離洗浄を行うことにより、層間絶縁膜を形成する。
【００３８】
最後に、上記層間絶縁膜が形成された基板全体に、例えば、スパッタリング法により、ＩＴＯ（Indium Tin Oxide）膜（厚さ１００ｎｍ程度）などの透明導電膜を成膜した後に、その透明導電膜に対して、フォトリソグラフィ、エッチング及びレジストパターンの剥離洗浄を行うことにより、画素電極を形成する。
【００３９】
以上のようにして、ＴＦＴ基板２０を製造することができる。
【００４０】
次に、具体的に行った実験について説明する。ここで、図４及び図５は、ＴＦＴ基板２０に設けられたＴＦＴ５のゲート電圧とドレイン電流との関係を示す第１のグラフ（バックライト：無）及び第２のグラフ（バックライト：有）である。
【００４１】
本発明の実施例として、上述した本実施形態の製造方法と同一の方法（平滑化処理時の高周波電力：４ｋＷ、１２ｋＷ、２０ｋＷ、２８ｋＷ）でＴＦＴ基板２０のＴＦＴ５を作製した。また、本発明の比較例として、上述した本実施形態の製造方法と同一の方法（平滑化処理時の高周波電力：０ｋＷ）でＴＦＴ基板のＴＦＴを作製した。ここで、作製したＴＦＴのソース電極及びドレイン電極の間の距離、すなわち、チャネル長は、３．５ｎｍであり、そのチャネル幅は、４４ｎｍである。
【００４２】
さらに、実施例及び比較例で作製した各ＴＦＴ基板のＴＦＴに対して、ゲート電極及びソース電極の間に所定の電圧を印加し、ドレイン電極での電流を測定することにより、ゲート電圧（Ｖｇ）とドレイン電流（Ｉｄ）との関係を評価した（図４及び図５参照）。なお、図４は、ＴＦＴの裏側（ゲート電極側）にバックライトを配置しない場合の結果であり、図５は、ＴＦＴの裏側（ゲート電極側）にバックライトを配置し、例えば、照度３００００ｌｘ程度で照射したときの結果である。
【００４３】
実験結果としては、図４及び図５のグラフから分かるように、バックライト無しの条件において、０ｋＷでは、オフ電流（Ｖｇ＝−１５Ｖ）が１３．２×１０-12Ａであったのに対し、４ｋＷ〜２８ｋＷでは、オフ電流が２．６×１０-12Ａ〜４．６×１０-12Ａであった。また、バックライト有りの条件において、０ｋＷでは、オフ電流が１４７×１０-12Ａであったのに対し、４ｋＷ〜２８ｋＷでは、オフ電流が５２×１０-12Ａ〜８５×１０-12Ａであった。
【００４４】
以上のように、４ｋＷ〜２８ｋＷの高周波電力によって発生するＨ２プラズマで半導体膜を成膜する前の無機絶縁膜の表面を平滑化することにより、ＴＦＴのオフ電流が抑制されることが確認された。
【００４５】
以上説明したように、本実施形態のＴＦＴ基板２０の製造方法によれば、ゲート電極１１を形成する第１工程の後に行う第２工程において、プラズマＣＶＤ法により、ゲート電極１１を覆うように成膜された無機絶縁膜１２の表面が凹凸状に形成され、その凹凸状の頂部に不対電子が多く存在することにより、その不対電子が周辺の不純物などと結合して絶縁性が低くなるおそれがあるものの、続いて、無機絶縁膜１２となる原料ガスの供給を停止し、水素ガスが供給された状態で放電して、無機絶縁膜１２の表面を水素プラズマＰで平滑化することにより、無機絶縁膜１２の表面に存在する不対電子が水素原子と結合して少なくなるので、無機絶縁膜１２からなるゲート絶縁膜１２ａの絶縁性が高くなる。そのため、その後、ゲート絶縁膜１２ａ上に半導体層形成層１５ａを形成する第３工程、及び半導体層形成層１５ａ上にソース電極１６ａ及びドレイン電極１６ｂを形成する第４工程を順に行うことにより形成されたＴＦＴ５では、ゲート絶縁膜１２ａの絶縁性が高くなっているので、オフ電流を抑制することができる。これにより、ゲート絶縁膜１２ａとなる無機絶縁膜１２の表面を平滑化するだけでＴＦＴ５のオフ電流を抑制することができるので、ＴＦＴ５のオフ電流を可及的に容易に抑制することができる。
【００４６】
また、本実施形態のＴＦＴ基板２０の製造方法によれば、第２工程及び第３工程を同一の処理室４１で行うので、被処理基板Ｓの搬出入の回数を抑制することができ、製造工程の増加を抑制して、ＴＦＴ５のオフ電流を抑制することができる。
【００４７】
なお、本実施形態では、液晶表示パネルを構成するＴＦＴ基板を例示したが、本発明は、有機ＥＬ（Electro Luminescence）パネルなどの他の表示パネルにも適用することができる。
【００４８】
また、本実施形態では、半導体膜として、アモルファスシリコン膜を例示したが、本発明は、ポリシリコンやＩｎ−Ｇａ−Ｚｎ−Ｏ系などの酸化物半導体などの半導体膜にも適用することができる。
【００４９】
また、本実施形態では、ゲート電極を覆う無機絶縁膜として、窒化シリコン膜を例示したが、本発明は、酸化シリコン膜、酸窒化シリコン膜、それらの幾つかの積層膜などの無機絶縁膜にも適用することができる。
【００５０】
また、本実施形態では、画素電極に接続されたＴＦＴの電極をドレイン電極としたＴＦＴ基板を例示したが、本発明は、画素電極に接続されたＴＦＴの電極をソース電極と呼ぶＴＦＴ基板にも適用することができる。
【産業上の利用可能性】
【００５１】
以上説明したように、本発明は、ＴＦＴのオフ電流を抑制することができるので、液晶表示パネルや有機ＥＬ表示パネルなどの表示パネルを構成するＴＦＴ基板について有用である。
【符号の説明】
【００５２】
Ｐ        水素プラズマ（水素ガス）
５        ＴＦＴ
１０      絶縁基板
１１      ゲート電極
１２      無機絶縁膜
１２ａ    ゲート絶縁膜
１３      真性アモルファスシリコン膜
１４      ｎ型アモルファスシリコン膜
１５      積層膜（半導体膜）
１５ａ    半導体層形成層（半導体層）
１５ｂ    半導体層
１６ａ    ソース電極
１６ｂ    ドレイン電極
２０      ＴＦＴ基板
４１      処理室
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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