(57)【要約】【課題】動作速度を下げずに、かつ電力消費を少なくして、書き損じが少ない電流磁場型磁気メモリ装置を提供する。【解決手段】ワード線ＷＬｉには、磁化容易軸方向に磁界を誘起する第１の書込電流（ＷＬ電流）が流れる。ビット線ＢＬｉには、磁化困難軸方向に磁界を誘起する第２の書込電流（ＢＬ電流）が流れる。制御回路２は、半選択メモリセルの書き戻し時において、前記第１の書込電流と前記第２の書込電流の立ち上げおよび立ち下げを制御する。制御回路２は、前記第２の書込電流の値が最大値である時間内において、前記第１の書込電流の値が最大値を維持するように制御する。【選択図】図１
2013020662.tif 000002
【特許請求の範囲】
【請求項１】
ワード線ディスターブフリー方式の電流磁場型磁気メモリ装置であって、
磁気抵抗効果型の記憶素子と、
磁化容易軸方向に磁界を誘起する第１の書込電流を流すための第１の書込み線と、
磁化困難軸方向に磁界を誘起する第２の書込電流を流すための第２の書込み線と、
半選択メモリセルの書き戻し時において、前記第１の書込電流と前記第２の書込電流の立ち上げおよび立ち下げを制御する制御部とを備え、
前記制御部は、前記第２の書込電流の値が最大値である時間内において、前記第１の書込電流の値が最大値を維持するように制御する、電流磁場型磁気メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流磁場型磁気メモリ装置に関する。
【背景技術】
【０００２】
ワード線（ＷＬ）電流に対しディスターブフリーなＭＲＡＭが開示されている（たとえば、特許文献１を参照）。
【０００３】
このＭＲＡＭは、書き換え（書き込みともいう）動作時、書き換えを行うワード線ＷＬに接続されたメモリセルに保持するデータを全て破壊する。このため、書き換えを行なうワード線ＷＬのデータをプレリードし、非選択メモリセルには書き換わらない方向にＢＬ電流が印加される(書き戻し)。このためＷＬ電流に対して非選択メモリセルはディスターブフリーとなる。
【０００４】
なお、機構上ワード線ＷＬに対し、ビット線ＢＬの電力を多く消費するため、１bitの書き戻しにはＷＬ電流に対し十分小さいＢＬ電流で済む構成を採ることが一般的である。また、書き戻し動作はＷＬ電流を立ち上げて固定する。ＷＬ電流を固定している間に、ＢＬ電流を立ち上げて固定する。ＢＬ電流を一定時間固定後、ＷＬ電流を立ち下げ、その後ＢＬ電流を立ち下げる方法が一般である。
【０００５】
ここで、ワード線ＷＬは、電流印加時、発生磁場がメモリセルの磁化困難軸方向にかかるように配置されるデータ書き込み用配線である。ビット線ＢＬは、電流印加時、発生磁場がメモリセルの磁化容易軸方向にかかるようにメモリセルに対して配置されているデータ書込みおよび読出し兼用配線である。
【０００６】
図１２は、メモリセルアレイの一部を表わす図である。
通常方式の電流磁場書き換え型ＭＲＡＭとＷＬディスターブフリー方式の電流磁場書き換え型ＭＲＡＭの相違について説明する。
【０００７】
まず、通常方式の書込みでは、選択メモリセルがＭiで、非選択メモリセルがＭ1, Ｍ2, ・・・, Ｍi-1, Ｍi+1, ・・・, Ｍnの場合に、まず、ワード線ＷＬiに電流を印加し、その後ビット線ＢＬiに電流を印加する。これによって、セルが選択される。
【０００８】
これに対して、ＷＬディスターブフリー方式の書込みでは、選択メモリセルがＭiで、非選択メモリセルがＭ1, Ｍ2, ・・・, Ｍi-1, Ｍi+1, ・・・, Ｍnの場合に、まず、ワード線ＷＬiに接続される選択および非選択biｔのデータをプレリードする。その後、ワード線ＷＬiに電流を印加する。さらに、ビット線ＢＬ1〜ＢＬnに電流を印加する。ビット線ＢＬiに印加する電流の方向は、Ｍiのプレリード結果が１ならば０になる方向とする。ビット線ＢＬk（k=1〜n,k≠i)に印加する電流の方向は、Ｍkのプレリード結果が１ならば１になる方向とし、Ｍkのプレリード結果が０ならば０になる方向とする。
【０００９】
ＷＬディスターブフリー方式の特徴をまとめると次のようになる。
ワード線ＷＬiに接続されるメモリセルＭi以外のメモリセルはＷＬ電流によるディスターブを受けない(通常方式では受ける)。
【００１０】
また、ビット線ＢＬiに接続されるメモリセルＭi以外のメモリセルはＢＬ電流によるディスターブを受ける(通常方式でも受ける)。
【００１１】
一度に扱うデータ数mがnより少ないときのトータル電流量は、通常方式では、ＷＬ電流×1＋ＢＬ電流×ｍとなり、ＷＬディスターブフリー方式では、ＷＬ電流×１＋ＢＬ電流×ｎとなる。
【００１２】
仮に両方式の書き換え電流が同じ場合には、ＷＬディスターブフリー方式では、(n-m)分のＢＬ電流量が通常方式よりも増える。この電流量を減らす方法として、１つのワード線ＷＬに接続されるメモリセルの数を減らすことも考えられるが、ドライバの設置数が増加するため面積が大きくなる。
【００１３】
図１３（ａ）は、通常方式におけるアステロイドカーブから見た書き換え可能領域を表わす図である。
【００１４】
図１３（ｂ）は、ＷＬディスターブフリー方式におけるアステロイドカーブから見た書き換え可能領域を表わす図である。
【００１５】
図１３（ａ）および（ｂ）において、原理的には書き換え可能な領域をハッチングで示す。ハッチングされた領域よりも外の領域は非選択メモリセルがワード線ＷＬもしくはビット線ＢＬからディスターブを必ず受ける。
【００１６】
ＷＬディスターブフリー方式では、書き換え可能な領域のＷＬ電流軸方向は制限がなく、ワード線ＷＬからのディスターブは受けない。
【００１７】
図１３（ａ）および（ｂ）では、上記書き換え可能領域における、印加電流パターンが３つ示されている（図中の○)。
【００１８】
複数のメモリセルの同時書き換えを行うＭＲＡＭの場合、両方式ともに“１”はピーク電流および消費電力の増加を招く。
【００１９】
通常方式では、通常“２”を選択する。なぜなら“３”はピーク電流および消費電力を下げられるが、メモリセルの特性ばらつき等によりＷＬディスターブを受ける可能性が高いからである。
【００２０】
前述の特許文献１において、このＭＲＡＭが、書き換え動作時、書き換えを行うワード線ＷＬに接続されたメモリセルに保持するデータを全て破壊する理由について説明する。
【００２１】
ディスターブフリー方式ではワード線電流を大きく設定できる。このため、図１３（ｂ）に示したように、ビット線電流値をゼロ近くまで下げることができる。言い換えるとワード線電流のみでデータ書き換えが起こる可能性がある（図１３（ｂ）における“３”を参照)。ワード線電流が大きい極限では、原理的にデータが書き換わる確率が０．５なので、実使用上においても書き換わる場合と書き換わらない場合がある。したがって、データがすべて不確定となり、実使用上データが全て破壊されてしたことに等しい状態となる。
【００２２】
一方、ＷＬディスターブフリー方式は、ＷＬディスターブを受けないため、“３”を選択できる。非選択メモリセルへの書き戻しが必要なため、複数のメモリセルへの同時書き換えを行うと通常方式より単純にピーク電流および消費電力を下げられるとは言えない。しかし、１つのワード線ＷＬに接続されるメモリセルの数と同時書き換えするメモリセルの数を調整すれば、ピーク電流および消費電力を下げることも可能である。また、書き損じが起こる可能性がある。特に回数の多い書き戻しは書き換えより高確率で書き損じが発生する。これを避けるためにビット線ＢＬに大電流を流せばよいが、大電流を流すとピーク電流および消費電力が増加する。
【００２３】
したがって、面積、消費電力、ピーク電流を抑えるため、ＢＬ電流を極端に低くする必要がある。図１４（ａ）および（ｂ）に示すように、メモリセルは高いＷＬ電流においてＢＬ電流が下がり、ＷＬ電流を増やすとメモリセル自由層磁化はＢＬ方向に傾く傾向を示す。
【００２４】
図１５（ａ）は、高頻度で発生する書き戻し成功例を表わす図である。
図１５（ｂ）は、低頻度で発生する書き戻し失敗例を表わす図である。ただし、この頻度は、ワード線ＷＬに接続されるメモリセルの数が増えるほど頻度が増加する。図１５（ｂ）において、熱揺らぎの発生時間および変化量は、書き戻し作業ごとに異なる。熱揺らぎの発生頻度は、磁化方向の傾きが増加するにつれて増加する。
【００２５】
磁化方向は、スピンの歳差に加えて、有限温度では熱揺らぎによって揺らぐ。通常メモリセルはアスペクト比(WL方向/BL方向)が１よりも大きい形状を持つため、傾きが大きい程自由層磁化は不安定になり熱揺らぎの影響を受けやすくなる。
【００２６】
自由層磁化がＢＬ方向に傾くほどＷＬディスターブ耐性がゼロに近づく(誤書き込み確率が１／２に近づく)。つまりＷＬ電流が印加されている間に磁化方向が反転する可能性が生じることになる。
【００２７】
ところで、特許文献２および特許文献３には、書込み動作に関して以下の内容が開示されている。
【００２８】
特許文献２には、以下の方法が開示されている。
ビット線に電流を流した後、ワード線に電流を流すことで、書き込みを行う素子に対し、ビット線の電流による磁化容易軸に平行な磁界とワード線の電流による磁化困難軸に平行な磁界を同時に作用させる。その後、ワード線の電流を立ち下げ、続いて、ビット線の電流を立ち下げる。更に、再度ビット線およびワード線に電流を加えることにより磁界を作用させる。書き込みのためにビット線およびワード線に加える電流パルスを複数回繰り返すことで、中間状態を解消し、誤書き込みを防止する。
【００２９】
特許文献３には、以下の方法が開示されている。
第一書き込み線における電流パルスの持続時間ｔBLと、第二書き込み線における電流パルスの持続時間ｔWLと、両者の時間差ｔholdとが、ｔBL＝ｔWL＋ｔhold(ｔhold＞０)の関係を満たすように、電流パルスの印加タイミングを制御する。ビット書き込み線に対する電流パルス（ビット線電流）、ワード書き込み線に対する電流パルス（ワード線電流）とは同時には印加停止（オフ）されない。即ち、ワード線電流がオフされた後、しばらくしてからビット線電流がオフされる。特許文献３では、ビット線電流より先にワード線電流を停止させ、磁化状態の不定による書き込み誤りを防止する。
【先行技術文献】
【特許文献】
【００３０】
【特許文献１】米国特許第７１８０７６９号明細書
【特許文献２】特開２００７−１８８５７８号公報
【特許文献３】特開２００２−３５８７７５号公報
【発明の概要】
【発明が解決しようとする課題】
【００３１】
しかしながら、特許文献２の方法では、動作速度が低下し、消費電力が増加するという問題がある。すなわち、特許文献２には、パルス幅の範囲が0.1-100nsと記載されているが、あまりにパルス幅が短いとＢＬ電流とＷＬ電流のピーク値をオーバーラップさせる時間を制御することが困難となり、オーバーラップしないことによる書き損じが発生しやすい。したがって制御できる程度のパルス幅で動作させると、複数個パルスを発生させる分、速度の低下を招くとともに、追加パルス分の電力を消費する。
【００３２】
また、特許文献３の方法では、パルス立ち上げ開始時間に関して「｜ｔrBL−ｔrWL｜≦１０ｔhalfの範囲に属せば、互いに異なっていても構わない」と記載されているが、ピーク値に達する時間に関する記載がない。このため、上記条件内で偶然ＢＬ電流が先に、ＷＬ電流が後にピークを迎えると書き損じ確率は低減できるものの、逆になると書き損じ確率が増加する。本発明では上記の範囲に入る必要はない。
【００３３】
それゆえに、本発明の目的は、動作速度を下げずに、かつ電力消費を少なくして、書き損じが少ない電流磁場型磁気メモリ装置を提供することである。
【課題を解決するための手段】
【００３４】
本発明の一実施形態は、ワード線ディスターブフリー方式の電流磁場型磁気メモリ装置であって、磁気抵抗効果型の記憶素子と、磁化容易軸方向に磁界を誘起する第１の書込電流を流すための第１の書込み線と、磁化困難軸方向に磁界を誘起する第２の書込電流を流すための第２の書込み線と、半選択メモリセルの書き戻し時において、第１の書込電流と第２の書込電流の立ち上げおよび立ち下げを制御する制御部とを備え、制御部は、第２の書込電流の値が最大値である時間内において、第１の書込電流の値が最大値を維持するように制御する。
【発明の効果】
【００３５】
本発明の一実施形態によれば、動作速度を下げずに、かつ電力消費を少なくして、書き損じが少なくすることができる。
【図面の簡単な説明】
【００３６】
【図１】第１の実施形態の電流磁場型磁気メモリ装置の構成を表わす図である。
【図２】従来の書き戻しの動作を表わす図である。
【図３】第１の実施形態の書き戻しの動作を表わす図である。
【図４】（ａ）は、熱揺らぎの状態を表わす図である。（ｂ）は、熱揺らぎが起こる頻度を説明するための図である。
【図５】（ａ）は、従来の自由層磁化／／ＷＬ成分を表わす図である。（ｂ）は、第１の実施形態の自由層磁化／／ＷＬ成分を表わす図である。
【図６】（ａ）は、オーバーシュートによって自由層磁化（ワード線に平行な成分）が変動する様子を表わす図である。（ｂ）は、印加した電流パルスによってオーバーシュートが発生する様子を示す図である。
【図７】（ａ）は、第１の実施形態において、オーバーシュートがない場合を表わす図である。（ｂ）は、第１の実施形態において、オーバーシュートがある場合を表わす図である。
【図８】（ａ）は、第１の実施形態の書き戻しの動作を表わす図である。（ｂ）は、第２の実施形態の書き戻しの動作を表わす図である。
【図９】（ａ）は、複数個のＷＬパルスを有するＷＬ電流波形を表わす図である。（ｂ）は、多段のＷＬパルスを有するＷＬ電流波形を表わす図である。（ｃ）は、逆方向のＷＬパルスを有するＷＬ電流波形を表わす図である。（ｄ）は、交流のＷＬパルスを有するＷＬ電流波形を表わす図である。（ｅ）は、あるパターンの変動を有するＢＬ電流波形を表わす図である。（ｆ）は、別のパターンの変動を有するＢＬ電流波形を表わす図である。（ｇ）は、多段のＢＬパルスを有するＢＬ電流波形を表わす図である。
【図１０】第４の実施形態の書き戻しの動作を表わす図である。
【図１１】第５の実施形態の書き戻しの動作を表わす図である。
【図１２】メモリセルアレイの一部を表わす図である。
【図１３】（ａ）は、通常方式におけるアステロイドカーブから見た書き換え可能領域を表わす図である。（ｂ）は、ＷＬディスターブフリー方式におけるアステロイドカーブから見た書き換え可能領域を表わす図である。
【図１４】ＢＬ電流を説明するための図である。
【図１５】（ａ）は、高頻度で発生する書き戻し成功例を表わす図である。（ｂ）は、低頻度で発生する書き戻し失敗例を表わす図である。
【発明を実施するための形態】
【００３７】
以下、本発明の実施形態について図面を参照して説明する。
［第１の実施形態］
図１に、第１の実施形態の電流磁場型磁気メモリ装置の構成を示す。
【００３８】
この電流磁場型磁気メモリ装置は、特にワード線ディスターブフリー方式の電流磁場型磁気メモリ装置である。
【００３９】
この電流磁場型磁気メモリ装置４は、行列状に配置された複数のメモリセルＭ１、Ｍ２、・・・と、ビット線ＢＬ１、ＢＬ２、・・・と、ワード線ＷＬ１、ＷＬ２、・・・と、制御回路２とを備える。
【００４０】
ビット線ＢＬ（第１の書込み線）は、磁化容易軸方向に磁場を誘起するために使用するデータ書き込み用配線である。ワード線ＷＬ（第２の書込み線）は、磁化困難軸方向に磁場を誘起するために使用するデータ書き込み用配線である。
【００４１】
メモリ素子を選択する際に使用するワード線ＷＬもしくはビット線ＢＬに連なる、選択したいメモリ素子以外のメモリ素子である非選択セルを特に半選択セルと呼ぶことにする。半選択セルには、データが書込まれないことが必要であるが、誤って書込まれる場合がある。半選択セルに誤ってデータが書込まれることを「ディスターブを受ける」という。
【００４２】
ワード線ディスターブフリー方式について説明する。ワード線ディスターブフリー方式では、まず、メモリアレイ中の選択したい素子(セル)と同一のワード線ＷＬに連なる半選択セル全てのデータを一旦読出す（これをプレリードという）。この後、ワード線ＷＬに書き込み電流を印加し、選択セルにはデータが書き換わる方向に、半選択セルにはデータが書き換わらない方向にビット線電流を印加する。ビット線の電流方向を決める際に、最初に読み出しておいたデータを使用する。これにより、書き込みに使用するワード線ＷＬに連なる全てのセルは原理的に誤書き込みがされない。したがって、この方式の特徴は、書き込み前に必ず電流印加する配線上の全てのセルのデータを読み出すことである。
【００４３】
メモリセルＭｉは、磁気抵抗効果型の記憶素子（メモリ素子）である。メモリセルＭｉは、ビット(bit)ともいう。メモリセルＭｉは、電気抵抗変化を示すトンネル絶縁膜層の上下を磁性体から成る磁化自由層と磁化固定層で挟む構造をしている。磁化固定層の磁化方向は電流を印加しても変化せず、自由層磁化方向が変化する。磁気抵抗効果型の記憶素子であるメモリセルＭｉは、固定層と自由層の磁化方向が平行となる場合と反平行となる場合で読み出したときの抵抗が異なることを利用したメモリである。
【００４４】
ワード線ＷＬｉには、磁化容易軸方向に磁界を誘起する第１の書込電流（ＢＬ電流）が流れる。
【００４５】
ビット線ＢＬｉには、磁化困難軸方向に磁界を誘起する第２の書込電流（ＷＬ電流）が流れる。
【００４６】
制御回路２は、半選択メモリセルの書き戻し時において、ＢＬ電流とＷＬ電流の立ち上げおよび立ち下げを制御する。具体的には、制御回路２は、半選択メモリセルの書き戻し時において、ＢＬ電流をピークまで立ち上げ、その後ＷＬ電流をピークに立ち上げ、その後ＷＬ電流をピークから立ち下げ、その後ＢＬ電流をピークから立ち下げる。
【００４７】
（従来の書き戻し）
図２は、従来の書き戻しの動作を表わす図である。
【００４８】
図２のＢＬ電流において、実線と破線は電流を双方向（正負両方向）に印加できることを示している。
【００４９】
まず、ｔ１において、ＷＬ電流を立ち上げる。
次に、ｔ２において、ＷＬ電流が最大値（ピーク）に達する。ＷＬ電流は、この最大値をｔ５まで維持する。
【００５０】
次に、ｔ３において、ＢＬ電流を立ち上げる。
次に、ｔ４において、ＢＬ電流が最大値（ピーク）に達する。ＢＬ電流は、この最大値をｔ７まで維持する。
【００５１】
次に、ｔ５において、ＷＬ電流を立ち下げる。
次に、ｔ６において、ＷＬ電流が最小値（０）に達する。
【００５２】
次に、ｔ７において、ＢＬ電流を立ち下げる。
次に、ｔ８において、ＢＬ電流が最小値（０）に達する。
【００５３】
（第１の実施形態の書き戻し)
図３は、第１の実施形態の書き戻しの動作を表わす図である。
【００５４】
まず、ｔ１において、制御回路２は、ＢＬ電流を立ち上げる。
次に、ｔ２において、ＢＬ電流が最大値（ピーク）に達する。制御回路２は、ｔ７まで、ＢＬ電流の値を最大値で維持させる。
【００５５】
次に、ｔ３において、制御回路２は、ＷＬ電流を立ち上げる。
次に、ｔ４において、ＷＬ電流が最大値（ピーク）に達する。制御回路２は、ｔ５まで、ＷＬ電流の値を最大値で維持させる。
【００５６】
次に、ｔ５において、制御回路２は、ＷＬ電流を立ち下げる。
次に、ｔ６において、ＷＬ電流が最小値（０）に達する。
【００５７】
次に、ｔ７において、制御回路２は、ＢＬ電流を立ち下げる。
次に、ｔ８において、ＢＬ電流が最小値（０）に達する。
【００５８】
上記のタイミングにおいて、ＢＬピーク電流が単独印加される期間が設けられており、ＷＬピーク電流が単独印加される期間が設けられてない点が特徴である。
【００５９】
（第１の実施形態の書き戻しの効果）
第１の実施形態の書き戻しは、以下の２つの効果を有する。
【００６０】
（１）ＷＬ電流に対するディスターブ耐性の向上
ＷＬ電流が印加されている全ての時間において、ＢＬピーク電流が印加されているため、実効的にＷＬ電流に対するディスターブ耐性が向上する。このため、書き損じ確率が大幅に減少する。
【００６１】
図４（ａ）は、熱揺らぎの状態を表わす図である。図４（ｂ）は、熱揺らぎが起こる頻度を説明するための図である。
【００６２】
図４（ｂ）に示すように、特に高い発生頻度は、たとえば、保障期間が１０年の場合には、書き損じ確率は、１０-16より大きくなる。
【００６３】
図５（ａ）は、従来の自由層磁化／／ＷＬ成分（ＷＬ方向に平行な自由層の磁化成分）を表わす図である。図５（ｂ）は、第１の実施形態の自由層磁化／／ＷＬ成分（自由層磁化のＷＬに平行な成分）を表わす図である。図５（ｂ）では、上記成分が書き損じ発生頻度の高い領域に入らない。たとえば、保障期間が１０年の場合には、書き損じ確率は、１０-16よりも小さくなる。
【００６４】
（２）ＷＬ電流のオーバーシュートによるディスターブ耐性の向上
ＷＬ電流のオーバーシュートによるＷＬ電流単独印加時のディスターブ耐性の劣化を緩和できる。
【００６５】
図６（ａ）は、オーバーシュートによって自由層磁化（ワード線に平行な成分）が変動する様子を表わす図である。
【００６６】
図６（ｂ）は、印加した電流パルスによってオーバーシュートが発生する様子を示す図である。
【００６７】
／／ＢＬ付近（ＢＬに平行な方向）に向いた自由層磁化方向を瞬間的に変動させる。つまり、歳差運動を増幅させるため、誤書き換え領域に磁化方向が向きやすくなる。
【００６８】
図７（ａ）は、オーバーシュートがない場合を表わす図である。
図７（ｂ）は、オーバーシュートがある場合を表わす図である。
【００６９】
オーバーシュートが及ぼす磁化の変動は従来動作と同じである、そのため影響度を完全にゼロにすることは不可能である。ただし、オーバーシュートを受ける直前の磁化傾きが従来動作より緩やかであるため、オーバーシュートを受けた後も誤書き換え領域に入りづらくなるという特徴がある。電流にオーバーシュートが発生すると、自由層磁化が書き損じ頻度の高い領域に入る可能性が高くなる。しかし、本実施形態の動作を行うと、あらかじめ書き損じ頻度のより低い状態へ自由層磁化を変化させてやることができる。したがって、オーバーシュートが発生しても書き損じ頻度の高い状態になる確率が減少する。
【００７０】
［第２の実施形態］
第２の実施形態は、第１の実施形態と書き戻しの動作が異なる。
【００７１】
（第１の実施形態の書き戻し）
まず、比較のために、第１の実施形態の書き戻しの動作を説明する。
【００７２】
図８（ａ）は、第１の実施形態の書き戻しの動作を表わす図である。
ｔ１≦ｔ＜ｔ２において、ＢＬ電流のみが印加される。
【００７３】
ｔ２≦ｔ≦ｔ３において、ＷＬ電流とＢＬ電流が印加される。
ｔ３＜ｔ≦ｔ４において、ＢＬ電流のみが印加される。
【００７４】
（第２の実施形態の書き戻し）
図８（ｂ）は、第２の実施形態の書き戻し動作を表わす図である。
【００７５】
ｔ１≦ｔ＜ｔ２において、ＢＬ電流のみが印加される。
ｔ２≦ｔ≦ｔ４′において、ＷＬ電流とＢＬ電流が印加される。
【００７６】
ｔ４′＜ｔ≦ｔ５において、ＢＬ電流のみが印加される。
第２の実施形態と第１の実施形態とは、以下の点で相違する。
【００７７】
（１）  （ｔ４′−ｔ２）＜（ｔ３−ｔ２）である。
つまり、第２の実施形態では、ＷＬ電流値が固定される時間が、第１の実施形態よりも短くなる。図７（ｂ）の例では、ＷＬ電流値が固定される時間は、ゼロである。
【００７８】
（２）  ｔ３′−ｔ２の時間は、およそ１ｎｓｅｃ以上である。ただし、この時間は、自由層材料の減衰定数に依存する。
【００７９】
（３）  ｔ４′−ｔ３の時間は、およそ１ｎｓｅｃ以上である。ただし、この時間は、自由層材料の減衰定数に依存する。
【００８０】
（４）  （ｔ５−ｔ１）＜（ｔ４−ｔ１）である。
つまり、第２の実施形態では、ＢＬ電流が印加される時間が、第１の実施形態よりも短い。
【００８１】
（効果）
第２の実施形態は、第１の実施形態の効果に加えて、さらに、書き込み時の消費電力を低減できるという効果を有する。図７（ｂ）の例では、ＷＬ電流値が固定される時間は、ゼロとしたが、このときにＷＬ電力が最も低減できる。
【００８２】
一般に、少なくともＷＬ電流パルス幅を短くした分だけＢＬ電流パルス幅を短くできる。すなわち、(BLパルス幅短縮量)×(一度に動作させるメモリセル数）分のＢＬ電流量を低減できる。
【００８３】
なお、ＢＬパルスの立ち上げ時刻をＷＬパルス立ち上げ時刻と同じにしてはならず、ＢＬパルスの立ち下げ時刻をＷＬパルス立ち下げ時刻同じにしてはならない。
【００８４】
［第３の実施形態］
本実施の形態では、ＷＬ電流波形およびＢＬ電流波形のバリエーションについて説明する。効果は、第１の実施形態と同様である。
【００８５】
図９（ａ）は、複数個のＷＬパルスを有するＷＬ電流波形を表わす図である。
図９（ｂ）は、多段のＷＬパルスを有するＷＬ電流波形を表わす図である。
【００８６】
図９（ｃ）は、逆方向のＷＬパルスを有するＷＬ電流波形を表わす図である。
図９（ｄ）は、交流のＷＬパルスを有するＷＬ電流波形を表わす図である。
【００８７】
図９（ｅ）は、あるパターンの変動を有するＢＬ電流波形を表わす図である。
図９（ｆ）は、別のパターンの変動を有するＢＬ電流波形を表わす図である。
【００８８】
図９（ｇ）は、多段のＢＬパルスを有するＢＬ電流波形を表わす図である。
図９（ｅ）〜（ｇ）において、書き戻しと書き換えでＢＬパルスの方向が逆転する。
【００８９】
また、図９（ａ）〜（ｇ）において、ｔ３＜ｔ１＜ｔ２＜ｔ４を満たすことが必要となる。また、ＷＬ電流およびＢＬ電流がゼロからピークに達するまでの時間と、ピークからゼロに達するまでの時間は同じであると仮定する。
【００９０】
［第４の実施形態］
（第４の実施形態の書き戻し)
図１０は、第４の実施形態の書き戻しの動作を表わす図である。
【００９１】
まず、ｔ１において、制御回路２は、ＷＬ電流を立ち上げる。
次に、ｔ２において、制御回路２は、ＢＬ電流を立ち上げる。
【００９２】
次に、ｔ３において、ＢＬ電流が最大値（ピーク）に達する。制御回路２は、ｔ７まで、ＢＬ電流の値を最大値で維持させる。
【００９３】
次に、ｔ４において、ＷＬ電流が最大値（ピーク）に達する。制御回路２は、ｔ５まで、ＷＬ電流の値を最大値で維持させる。
【００９４】
次に、ｔ５において、制御回路２は、ＷＬ電流を立ち下げる。
次に、ｔ６において、ＷＬ電流が最小値（０）に達する。
【００９５】
次に、ｔ７において、制御回路２は、ＢＬ電流を立ち下げる。
次に、ｔ８において、ＢＬ電流が最小値（０）に達する。
【００９６】
［第５の実施形態］
（第５の実施形態の書き戻し)
図１１は、第５の実施形態の書き戻しの動作を表わす図である。
【００９７】
まず、ｔ１において、制御回路２は、ＢＬ電流を立ち上げる。
次に、ｔ２において、ＢＬ電流が最大値（ピーク）に達する。制御回路２は、ｔ６まで、ＢＬ電流の値を最大値で維持させる。
【００９８】
次に、ｔ３において、制御回路２は、ＷＬ電流を立ち上げる。
次に、ｔ４において、ＷＬ電流が最大値（ピーク）に達する。制御回路２は、ｔ５まで、ＷＬ電流の値を最大値で維持させる。
【００９９】
次に、ｔ５において、制御回路２は、ＷＬ電流を立ち下げる。
次に、ｔ６において、制御回路２は、ＢＬ電流を立ち下げる。
【０１００】
次に、ｔ７において、ＷＬ電流が最小値（０）に達する。
次に、ｔ８において、ＢＬ電流が最小値（０）に達する。
【０１０１】
第１〜第５の実施形態で説明した制御回路２によるＢＬ電流とＷＬ電流の立ち上げおよび立ち下げ方法を一般化すると、制御回路は、第２の書込電流（ＷＬ電流）の値が最大値である時間内において、第１の書込電流（ＢＬ電流）の値が最大値を維持するように制御しているといえる。
【０１０２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１０３】
２  制御回路、４  電流磁場型磁気メモリ装置、Ｍｉ  メモリセル、ＷＬｉ  ワード線、ＢＬｉ  ビット線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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