(57)【要約】【課題】回路を構成する各トランジスタの設計サイズに依らず、マージン設計なしに安定動作可能な半導体記憶装置の提供。【解決手段】Ｄ端子（Ｄ）、クロック端子（φ）、及びＱ端子（Ｑ−）を有し、クロック端子（φ）のライト選択信号がアサートされるとビット線からＤ端子（Ｄ）のデータ信号の電圧をスルーし、ライト選択信号がネゲートされるとデータライトデータ信号の電圧をホールドし、スルー／ホールドされる電圧の反転値をＱ端子（Ｑ−）から出力するＤラッチ回路２、並びにＤラッチ回路２のＱ端子（Ｑ−）とデータ線（Ｄ）の間に接続され、リード選択信号がアサートされるとＱ端子（Ｑ−）の電圧の反転値をビット線（Ｄ）へ出力しリード選択信号がネゲートされると出力が高インピーダンス状態となるトライステートバッファ３を具備するメモリセル１とを備えた。【選択図】図１
2013206512.tif 000002
【特許請求の範囲】
【請求項１】
リードワード線及びライトワード線の対からなるワード線ペアと、
前記ワード線ペアに交差するビット線と、
前記ワード線ペアと前記ビット線の交点に対応して設けられたメモリセルと、を備え、
前記メモリセルは、
Ｄ端子、クロック端子、及びＱ端子を有し、前記Ｄ端子，前記クロック端子が其々前記ビット線，前記ライトワード線に接続され、前記ライトワード線から前記クロック端子に入力されるライト選択信号がアサートされると前記ビット線から前記Ｄ端子に入力されるデータ信号の論理レベル電圧をスルーし、前記ライト選択信号がネゲートされると前記データ信号の論理レベル電圧をホールドし、スルー又はホールドされる論理レベル電圧又はその反転値電圧を前記Ｑ端子から出力するＤラッチ回路と、
入力端子、制御端子、及び出力端子を有し、前記入力端子が前記Ｄラッチ回路の前記Ｑ端子に接続され、前記制御端子が前記リードワード線に接続され、前記出力端子が前記ビット線に接続されており、前記リードワード線から前記制御端子に入力されるリード選択信号の論理レベル電圧がアサートされると、前記入力端子の論理レベル又はその反転値を前記出力端子から前記ビット線へ出力し、前記リード選択信号の論理レベル電圧がネゲートされると、出力状態が高インピーダンス状態となるスリーステート・バッファと、を備えたことを特徴とする半導体記憶装置。
【請求項２】
前記Ｄラッチ回路は、
前記Ｄ端子と前記Ｑ端子の間に設けられ、互いに入力端子と出力端子とがループ状に接続された第１のインバータ及び第２のインバータを含むインバータ・ループと、
前記インバータ・ループに挿入されたトランスファ・ゲートであるループゲート回路と、
前記Ｄ端子と前記インバータ・ループとの間に挿入されたトランスファ・ゲートである入力ゲート回路と、を備え、
前記ループゲート回路は、其の制御端子が前記ライトワード線に接続され、前記ライト選択信号がネゲートされると導通状態、アサートされると非導通状態となるものであり、
前記入力ゲート回路は、其の制御端子が前記ライトワード線に接続され、前記ライト選択信号がアサートされると導通状態、ネゲートされると非導通状態となるものであることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記スリーステート・バッファは、
前記入力端子から入力される前記Ｄラッチ回路の出力電圧を高インピーダンスで受ける高インピーダンス入力回路と、
前記高インピーダンス入力回路の出力端子と前記ビット線との間に接続され、前記制御端子から入力される前記リード選択信号がアサートされると導通状態、ネゲートされると非導通状態となるよう通断を行う出力ゲート回路と、を備えていることを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
前記高インピーダンス入力回路は、ＣＭＩＳインバータ又はソース接地された片チャネルＭＩＳＦＥＴであることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
複数の前記ワード線ペアと複数の前記ビット線とが格子状に配設され、両者の各交点に対応して前記メモリセルが設けられており、
読出データの論理レベル電圧を外部へ出力するための外部データ出力端子と、
書込データの論理レベル電圧を外部から入力するための外部データ入力端子と、
データの書込又は読み出しを行うメモリセルに接続する前記ビット線の列を選択する列アドレス信号を外部から入力するための列アドレス入力端子と、
ラッチ制御信号を外部から入力するためのラッチ端子と、
前記各ビット線、前記外部データ出力端子、前記外部データ入力端子、前記列アドレス入力端子及び前記ラッチ端子に接続され、前記列アドレス入力端子に入力される前記列アドレス信号に従って、前記外部データ入力端子及び前記外部データ出力端子を前記各ビット線の何れか一つに接続する列選択回路と、を備え、
前記列選択回路は、出力セレクタと、前記各ビット線の其々に対して設けられた複数のデータホールド回路及び複数の書込用セレクタと、を備え、
前記出力セレクタは、複数の入力端子、１つの出力端子及び選択制御端子を有し、前記各入力端子が前記各ビット線に其々接続され、前記出力端子が前記外部データ出力端子に接続され、前記選択制御端子が前記列アドレス入力端子に接続されており、前記列アドレス入力端子から入力される前記列アドレス信号に従って、前記各ビット線の何れか一つを前記外部データ出力端子に接続するマルチプレクサであり、
前記各データホールド回路は、Ｄ端子、クロック端子、及びＱ端子を有し、前記Ｄ端子が対応する前記ビット線に接続され、前記クロック端子が前記ラッチ端子に接続されており、前記ラッチ端子から入力される前記ラッチ制御信号に従って、対応する前記ビット線の論理レベル電圧をラッチして前記Ｑ端子に出力するＤラッチ回路であり、
前記各書込用セレクタは、２つの入力端子、１つの出力端子及び選択制御端子を有し、前記各入力端子が前記外部データ入力端子及び対応する前記データホールド回路のＱ端子に其々接続され、前記出力端子が対応する前記ビット線に接続され、前記選択制御端子が前記列アドレス入力端子に接続されており、前記列アドレス信号により対応する前記ビット線が選択された場合、該ビット線に前記外部データ入力端子を接続し、それ以外の場合、該ビット線に対応する前記データホールド回路のＱ端子を接続するマルチプレクサであることを特徴とする請求項１乃至４の何れか一に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＲＡＭに使用される半導体記憶装置に関し、特に、低電力・超微細プロセスにおいてもマージン設計が容易、あるいはマージンフリー設計が可能な半導体記憶装置に関する。
【背景技術】
【０００２】
従来から、ＳＲＡＭ（Static Random Access Memory）に使用される半導体記憶装置として、６トランジスタＳＲＡＭメモリセル（以下、「６Ｔ−ＳＲＡＭ」という。）が広く用いられている。図９は６Ｔ−ＳＲＡＭの基本的な回路構成を表す図である。１つの６Ｔ−ＳＲＡＭにつき、６個のＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）（Ｍ１〜Ｍ６）と２本のビット線ＢＬ，ＢＬＢと１本のワード線ＷＬが使用される。ＭＩＳＦＥＴ（Ｍ１，Ｍ２）と、ＭＩＳＦＥＴ（Ｍ３，Ｍ４）とは、其々、ＣＭＩＳ（Complementary Metal-Insulator-Semiconductor）インバータ（ＩＮＶ１，ＩＮＶ２）を構成し、ＭＩＳＦＥＴ（Ｍ５，Ｍ６）は、ワード線（ＷＬ）により通断されるトランスミッション・ゲートを構成する。ＣＭＩＳインバータ（ＩＮＶ１，ＩＮＶ２）は互いにクロスカップリングされ、インバータ・ラッチ回路（フリップ・フロップ）が構成されている。そして、両ＣＭＩＳインバータ（ＩＮＶ１，ＩＮＶ２）の入力は、其々、トランスミッション・ゲート（Ｍ５，Ｍ６）を介して、ビット線（ＢＬ，ＢＬＢ）に接続されている。
【０００３】
リード動作時には、ワード線（ＷＬ）をＨレベルとしてトランスミッション・ゲート（Ｍ５，Ｍ６）を導通状態とすることにより、両ビット線（ＢＬ，ＢＬＢ）に、インバータ・ラッチ回路にラッチされた状態値が出力される。一方、ライト動作時には、書き込み値に応じて、ビット線（ＢＬ，ＢＬＢ）のうち一方をＨレベル、他方をＬレベルとして書き込み値を設定し、この状態でワード線（ＷＬ）をＨレベルとしてトランスミッション・ゲート（Ｍ５，Ｍ６）を導通状態とする。これにより、インバータ・ラッチ回路に書き込み値が設定される。
【０００４】
しかしながら、近年では、集積回路の微細化，低電圧化に伴い、ＣＭＩＳインバータ及びトランスミッション・ゲートに使用されるトランジスタ（Ｍ１〜Ｍ６）の製造ばらつきの問題が顕在化してきている。図１０は、ＣＭＯＳ素子の微細化の進展に伴う電源電圧とゲート長のばらつきの変遷を表す図である。図１０のように、年々ＣＭＯＳ素子の低電圧化が進展してきており、それに伴ってばらつきが増大している。２０１０年では、ゲート長ばらつきは３σ／mean（平均（mean）に対する標準偏差（σ）の３倍値の割合）で約５０％に達しており、今後さらにばらつきが増大することが容易に推測できる。このようにばらつきが増大することにより、ＳＲＡＭの動作マージンが減少する。
【０００５】
図１１は、（ａ）トランスミッション・ゲートのトランジスタ（Ｍ５，Ｍ６）のゲート幅に対する図９のインバータ・ラッチ回路の端子電圧（ＣＨ，ＣＬ）の関係、及び（ｂ）６Ｔ−ＳＲＡＭのリード時に於けるノイズマージンを表す図である。図１１（ａ）において、横軸は、トランスミッション・ゲートのトランジスタ（Ｍ５，Ｍ６）のゲート幅ＷＴＮを表し、縦軸はリード／ライト時のインバータ・ラッチ回路（ＩＮＶ１，ＩＮＶ２）の端子電圧ＣＨ，ＣＬ（図９参照）を表す。点線（ＲＤ）はリード時、実線（ＷＴ）はライト時の各端子電圧である。リード時においては、ゲート幅ＷＴＮが小さく（トランスミッション・ゲートの抵抗が大きく）ても十分に読み出し可能であるが、ゲート幅ＷＴＮが大きくなるにつれてトランスミッション・ゲートの抵抗が下がり読み出し時に、インバータ・ラッチ回路の各端子からビット線（ＢＬ）へ電流が漏出するため端子電圧が低下する。そして、ゲート幅ＷＴＮがある閾値ＷＴＮＲを超えると、リードの瞬間にインバータ・ラッチ回路に保持されたデータが破壊されるようになるため、メモリセルとしては成立しなくなる。一方、ライト時においては、ゲート幅ＷＴＮがあまり小さいと、トランスミッション・ゲートの抵抗が大きいため書き込みができなくなる。従って、ゲート幅ＷＴＮがある閾値ＷＴＮＷより小さいと書き込みができず、メモリセルとしては成立しなくなる。従って、トランスミッション・ゲートのトランジスタ（Ｍ５，Ｍ６）のゲート幅ＷＴＮの許容範囲は、ＷＴＮＷ＜ＷＴＮ＜ＷＴＮＲとなる。
【０００６】
また、図１１（ｂ）は、ＳＲＡＭの動作マージンの指標として用いられている静的ノイズマージン（ＳＮＭ）を表す図であり、一般にバタフライカーブ（メガネ特性）と呼ばれる特性図である。図１１（ｂ）の横軸，縦軸は、其々、インバータ・ラッチ回路の端子電圧ＣＬ，ＣＨを表している。ＶｓがＣＭＩＳインバータ（ＩＮＶ１，ＩＮＶ２）の閾値電圧である。また、図１１（ｂ）に示した２つの曲線は、其々、ＣＭＩＳインバータ（ＩＮＶ１，ＩＮＶ２）のリード時における電圧転送曲線（ＶＴＣ）を表す。リード時におけるＳＮＭは、図１１（ｂ）に示した正方形の対角線の長さで表される。
【０００７】
上述したように、実際のＬＳＩの製造プロセスでは、ゲート長のばらつきや、不純物のゆらぎ等により、メモリセルを構成する各トランジスタの性能ばらつきが大きいため、上述したトランジスタ（Ｍ５，Ｍ６）の設計においては、ゲート幅ＷＴＮの最適値に対して、さらにばらつきを考慮したマージン設計が必要となる。現在のところ、このマージン設計においては、多くの場合、各トランジスタのばらつき幅を２０〜５０％程度として設計が行われている。しかしながら、ＳＲＡＭ全体では、このようなメモリセルが何百万個も実装されているため、個々のメモリセルのばらつきのマージンが重畳することとなる。そのため、近い将来には、全体的に１／１０〜１０倍の範囲のマージンを見込んだ設計が必要とされることになる。
【０００８】
従って、このままメモリセルの微細化・低電圧化が進み、トランジスタ性能のばらつきがさらに増大すると、現在のマージン設計では破綻することが明らかである。そこで、トランジスタ性能のばらつきに影響されないマージンフリー設計が可能なＳＲＡＭメモリセル（半導体記憶装置）が必要とされている。
【０００９】
かかる半導体記憶装置に関するものとしては、特許文献１，２に記載のものが公知である。図１２は、特許文献１に記載のＳＲＡＭメモリセルの回路図である。このメモリセルでは、ビット線として、書き込み専用のビット線（ＷＢＬ，ＷＢＬＢ）と読み出し専用のビット線（ＲＢＬ，ＲＢＬＢ）とを設けるとともに、各ＣＭＩＳインバータ（ＩＮＶ１，ＩＮＶ２）に対し、書込専用ビット線（ＷＢＬ，ＷＢＬＢ）に対するトランスミッション・ゲート（ＷＴ１，ＷＴ２）と、読出専用ビット線（ＲＢＬ，ＲＢＬＢ）に対するトランスミッション・ゲート（ＲＴ１，ＲＴ２）とを設けた構成とされている。尚、図１２において、カラム選択線（ＣＳＬ）は、データを書き込むセルのカラムを選択する線である。また、カラム選択用トランジスタ（ＣＴ１，ＣＴ２）は、カラム選択線（ＣＳＬ）の電圧値によって通断される、カラム選択用のトランスミッション・ゲートである。
【００１０】
このように、読み出し専用のトランスミッション・ゲート（ＲＴ１，ＲＴ２）と、書き込み専用のトランスミッション・ゲート（ＷＴ１，ＷＴ２）とを独立して設けることによって、書き込み時のトランスミッション・ゲートのゲート幅と、読み出し時のトランスミッション・ゲートのゲート幅を独立に設計することが可能となる。従って、図１１において、書込用トランスミッション・ゲート（ＷＴ１，ＷＴ２）のゲート幅はＷＴＮＷ以上であればよく、読出用トランスミッション・ゲート（ＲＴ１，ＲＴ２）のゲート幅はＷＴＮＲ以下であればよいため、許容ゲート幅の制約が緩やかとなり、許容閾値ＷＴＮＷ，ＷＴＮＲに対して十分余裕をもったゲート幅に設計すれば各トランスミッション・ゲートの性能ばらつきに対する設計マージンを大きくすることが可能である。
【００１１】
尚、図１２において、カラム選択用トランジスタ（ＣＴ１，ＣＴ２）により書き込みを行うメモリセルのカラムを選択するようにしているが、これは、書き込み時において、書き込みを行おうとするカラム以外のカラムのメモリセルが書き換えられることを防止するためである。
【００１２】
また、図１３は、特許文献２に記載のＳＲＡＭメモリセルの回路図である。図１３の回路においても、書き込み専用のビット線（ＢＬＷ，ＢＬＷＢ）と読み出し専用のビット線（ＢＬＲ）とを設けるとともに、各ＣＭＩＳインバータ（ＩＮＶ１，ＩＮＶ２）に対し、書込専用ビット線（ＢＬＷ，ＢＬＷＢ）に対するトランスミッション・ゲート（ＷＴ１，ＷＴ２）と、読出専用ビット線（ＢＬＲ）に対するトランスミッション・ゲート（ＲＴ１）及び読出トランジスタ（ＲＴ２）とを設けた構成とされている。この回路では、書き込み側は図１２の回路と同様であるが、読み出し側は、インバータ・ラッチ回路の出力を直接読み出し専用のビット線（ＢＬＲ）に接続するのではなく、高インピーダンスの読出トランジスタ（ＲＴ２）のゲートにより受けてから、トランスミッション・ゲート（ＲＴ１）を介して読み出し専用のビット線（ＢＬＲ）に接続する構成とされている。これにより、図１２の回路と同様、読み出し専用のトランスミッション・ゲート（ＲＴ１）及び読出トランジスタ（ＲＴ２）と、書き込み専用のトランスミッション・ゲート（ＷＴ１，ＷＴ２）とを独立して設けることで、書き込み時のトランスミッション・ゲートのゲート幅と、読み出し時のトランスミッション・ゲートのゲート幅を独立に設計することが可能となる。また、読み出し時には高インピーダンスの読出トランジスタ（ＲＴ２）のゲートを介してラッチされた値を出力するため、読み出し時にインバータ・ラッチ回路が保持する状態値が破壊される恐れがなくなる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２０１０−２７７６３４号公報
【特許文献２】ＷＯ２００８／３２５４９号公報
【非特許文献】
【００１４】
【非特許文献１】武石義幸，原央監修，「超ＬＳＩ入門シリーズ５  ＭＯＳ集積回路の基礎」，初版，近代科学社，１９９２年５月，ｐ．６５．
【非特許文献２】道関隆国，武藤伸一郎，「微細CMOSメモリセルのスタティックノイズマージン解析」，電子情報通信学会論文誌，社団法人電子情報通信学会，1992年7月，C-II, Vol. J75-C-II, No.7, pp. 350-361．
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかしながら、上記従来の半導体記憶装置では、ラッチ・インバータで構成される記憶保持部のデータを反転させる場合や、ラッチ・インバータ保持データを読み出す場合の、両方の場合あるいは片方の場合において、メモリセルを構成する全てのトランジスタ、またはその一部のトランジスタにおいて、そのゲートサイズ（ゲート幅／ゲート長）の選択の範囲に設計上の制約、いわゆるレシオ設計が必要であり、各トランジスタの性能ばらつきを考慮した上で、安定的に動作させるためには、さらに設計マージンの確保が必要であり、今後のトランジスタの性能ばらつきの増大においては、いずれ破綻をきたす恐れがあるという課題があった。
【００１６】
そこで本発明の目的は、回路を構成する各トランジスタの設計サイズ（ゲート幅／ゲート長）によらず、また各トランジスタ間の複合的なマージン設計を行うことなしに、安定な動作が可能な半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１７】
本発明に係る半導体記憶装置は、リードワード線及びライトワード線の対からなるワード線ペアと、
前記ワード線ペアに交差するビット線と、
前記ワード線ペアと前記ビット線の交点に対応して設けられたメモリセルと、を備え、
前記メモリセルは、
Ｄ端子、クロック端子、及びＱ端子を有し、前記Ｄ端子，前記クロック端子が其々前記ビット線，前記ライトワード線に接続され、前記ライトワード線から前記クロック端子に入力されるライト選択信号がアサートされると前記ビット線から前記Ｄ端子に入力されるデータ信号の論理レベル電圧をスルーし、前記ライト選択信号がネゲートされると前記データ信号の論理レベル電圧をホールドし、スルー又はホールドされる論理レベル電圧又はその反転値電圧を前記Ｑ端子から出力するＤラッチ回路と、
入力端子、制御端子、及び出力端子を有し、前記入力端子が前記Ｄラッチ回路の前記Ｑ端子に接続され、前記制御端子が前記リードワード線に接続され、前記出力端子が前記ビット線に接続されており、前記リードワード線から前記制御端子に入力されるリード選択信号の論理レベル電圧がアサートされると、前記入力端子の論理レベル又はその反転値を前記出力端子から前記ビット線へ出力し、前記リード選択信号の論理レベル電圧がネゲートされると、出力状態が高インピーダンス状態となるスリーステート・バッファと、を備えたことを特徴とする。
【００１８】
この構成によれば、ビット線から入力されるデータを保持する各メモリセルを、Ｄラッチ回路及びスリーステート・バッファを用いて構成することにより、メモリセルへのデータの書き込み及びメモリセルからのデータの読み出しの両方に於いて、メモリセルの動作がすべてデジタル動作となり、基本的にその動作の可否は、メモリセルを構成する各トランジスタの設計値（ゲート幅／ゲート長）には依存しなくなる。従って、其々のトランジスタごとに独立してマージン設計を行えば済むことになり、各トランジスタ間の複合的なマージン設計の必要がなくなる。
【００１９】
ここで、「アサート（assert）」とは、信号及び論理が有効になることをいう（即ち、Ｈアクティブの信号をアサートすると、ディジタルＨレベルになる。Ｌアクティブの信号をアサートすると、ディジタルＬレベルになる）。「ネゲート（negate）」とは、信号及び論理が無効になることをいう（即ち、Ｈアクティブの信号をネゲートすると、ディジタルＬレベルになる。Ｌアクティブの信号をネゲートすると、ディジタルＨレベルになる）。「論理レベル電圧をスルー」するとは、データ入力端子に入力された論理レベル電圧をデータ出力端子にそのまま通過させることをいう。
【００２０】
また、本発明に於いて、前記Ｄラッチ回路は、前記Ｄ端子と前記Ｑ端子の間に設けられ、互いに入力端子と出力端子とがループ状に接続された第１のインバータ及び第２のインバータを含むインバータ・ループと、前記インバータ・ループに挿入されたトランスファ・ゲートであるループゲート回路と、前記Ｄ端子と前記インバータ・ループとの間に挿入されたトランスファ・ゲートである入力ゲート回路と、を備え、
前記ループゲート回路は、其の制御端子が前記ライトワード線に接続され、前記ライト選択信号がネゲートされると導通状態、アサートされると非導通状態となり、
前記入力ゲート回路は、其の制御端子が前記ライトワード線に接続され、前記ライト選択信号がアサートされると導通状態、ネゲートされると非導通状態となるように構成することができる。
【００２１】
また、本発明に於いて、前記スリーステート・バッファは、
前記入力端子から入力される前記Ｄラッチ回路の出力電圧を高インピーダンスで受ける高インピーダンス入力回路と、
前記高インピーダンス入力回路の出力端子と前記ビット線との間に接続され、前記制御端子から入力される前記リード選択信号がアサートされると導通状態、ネゲートされると非導通状態となるよう通断を行う出力ゲート回路と、を備えた構成とすることができる。
【００２２】
また、本発明に於いて、前記高インピーダンス入力回路は、ＣＭＩＳインバータ又はソース接地された片チャネルＭＩＳＦＥＴとすることができる。
【００２３】
また、本発明に於いて、複数の前記ワード線ペアと複数の前記ビット線とが格子状に配設され、両者の各交点に対応して前記メモリセルが設けられており、
読出データの論理レベル電圧を外部へ出力するための外部データ出力端子と、
書込データの論理レベル電圧を外部から入力するための外部データ入力端子と、
データの書込又は読み出しを行うメモリセルに接続する前記ビット線の列を選択する列アドレス信号を外部から入力するための列アドレス入力端子と、
ラッチ制御信号を外部から入力するためのラッチ端子と、
前記各ビット線、前記外部データ出力端子、前記外部データ入力端子、前記列アドレス入力端子及び前記ラッチ端子に接続され、前記列アドレス入力端子に入力される前記列アドレス信号に従って、前記外部データ入力端子及び前記外部データ出力端子を前記各ビット線の何れか一つに接続する列選択回路と、を備え、
前記列選択回路は、出力セレクタと、前記各ビット線の其々に対して設けられた複数のデータホールド回路及び複数の書込用セレクタと、を備え、
前記出力セレクタは、複数の入力端子、１つの出力端子及び選択制御端子を有し、前記各入力端子が前記各ビット線に其々接続され、前記出力端子が前記外部データ出力端子に接続され、前記選択制御端子が前記列アドレス入力端子に接続されており、前記列アドレス入力端子から入力される前記列アドレス信号に従って、前記各ビット線の何れか一つを前記外部データ出力端子に接続するマルチプレクサであり、
前記各データホールド回路は、Ｄ端子、クロック端子、及びＱ端子を有し、前記Ｄ端子が対応する前記ビット線に接続され、前記クロック端子が前記ラッチ端子に接続されており、前記ラッチ端子から入力される前記ラッチ制御信号に従って、対応する前記ビット線の論理レベル電圧をラッチして前記Ｑ端子に出力するＤラッチ回路であり、
前記各書込用セレクタは、２つの入力端子、１つの出力端子及び選択制御端子を有し、前記各入力端子が前記外部データ入力端子及び対応する前記データホールド回路のＱ端子に其々接続され、前記出力端子が対応する前記ビット線に接続され、前記選択制御端子が前記列アドレス入力端子に接続されており、前記列アドレス信号により対応する前記ビット線が選択された場合、該ビット線に前記外部データ入力端子を接続し、それ以外の場合、該ビット線に対応する前記データホールド回路のＱ端子を接続するマルチプレクサである構成とすることができる。
【００２４】
この構成によれば、以下のようにして、各メモリセルに対するリード／ライト動作を行うことが可能となる。
【００２５】
（１）リード動作時は、先ず列アドレス入力端子に、データの読み出しを行うメモリセル（以下「リード対象メモリセル」という。）に接続するビット線（以下「リード列のビット線」という。）の列を選択する列アドレス信号を入力する。これにより、出力セレクタは、リード列のビット線を外部データ出力端子に接続する。次に、リード対象メモリセルに接続するリードワード線（以下「リード行のリードワード線」という。）のリード選択信号をアサートする。これにより、リード行のリードワード線に接続する総てのメモリセル（以下「リード行のメモリセル」）のスリーステート・バッファが導通状態となり、各リード行のメモリセルのＤラッチ回路に保持（ホールド）されている論理レベル電圧が、該メモリセルに接続するビット線に出力される。このとき、外部データ出力端子にはリード列のビット線が接続されているため、外部データ出力端子にはリード対象メモリセルのＤラッチ回路に保持（ホールド）されている論理レベル電圧が出力される。これにより、リード対象メモリセルからのデータの読み出しが可能となる。
【００２６】
（２）一方、ライト動作時は、先ず書き込みを行うメモリセル（以下「ライト対象メモリセル」という。）に接続するリードワード線（以下「ライト行のリードワード線」という。）のリード選択信号をアサートする。これにより、ライト行のリードワード線に接続する総てのメモリセル（以下「ライト行のメモリセル」）のスリーステート・バッファが導通状態となり、各ライト行のメモリセルのＤラッチ回路に保持（ホールド）されている論理レベル電圧が、該メモリセルに接続するビット線に出力される。次に、ラッチ端子のラッチ制御信号を一定時間アサートする。これにより、各ビット線に接続されたデータホールド回路は、該ビット線の論理レベル電圧をラッチして、対応する書込用セレクタの一方の入力端子に出力する。次に、ライト行のリードワード線のリード選択信号をネゲートし、外部データ入力端子に書込データの論理レベル電圧を入力する。そして、列アドレス入力端子にライト対象メモリセルに接続するビット線（以下「ライト列のビット線」という。）を選択する列アドレス信号を入力する。これにより、書込用セレクタは、ライト列のビット線を外部データ入力端子に接続し、ライト列のビット線は書込データの論理レベル電圧となる。それ以外のビット線はデータホールド回路にホールドされた論理レベル電圧（即ち、現在ライト行の各メモリセルに保持されている論理レベル電圧）に拘束された儘維持される。次に、ライト対象メモリセルに接続するライトワード線（以下「ライト行のライトワード線」という。）のライト選択信号を一定時間アサートする。これにより、ライト行のライトワード線に接続する総てのメモリセルのＤラッチ回路は、対応するビット線の論理レベル電圧をホールドする。このとき、ライト対象メモリセルには、書込データの論理レベル電圧がホールドされ、それ以外のメモリセルには、現在保持されている論理レベル電圧が再びホールドされる。これにより、ライト対象メモリセルでのデータの書き込みが可能となる。
【００２７】
上述の通り、ライト動作時に於いて、ライト対象メモリセル以外のライト行のメモリセルについては、データホールド回路によりビット線の論理レベル電圧が現在保持されている論理レベル電圧に拘束されるため、ライト動作時にライト対象メモリセル以外のライト行のメモリセルが誤って書き換えられるといったエラーが防止される。
【発明の効果】
【００２８】
以上のように、本発明によれば、データを保持する各メモリセルをＤラッチ回路とスリーステート・バッファを用いて構成したことにより、回路を構成する各トランジスタの設計値（ゲート幅／ゲート長）によらずマージンフリーな設計を行うことが可能な半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施例１に係る半導体記憶装置のメモリセル及びその周辺の構成を表す回路ブロック図である。
【図２】図１のメモリセル１の内部構成をトランジスタ・レベルで表した回路図である。
【図３】本発明の実施例１に係る半導体記憶装置の全体構成を表す回路ブロック図である。
【図４】図３の半導体記憶装置の回路のリード動作時における各信号のタイムチャートである。
【図５】図３の半導体記憶装置の回路のライト動作時における選択されたメモリセルの各信号のタイムチャートである。
【図６】図３の半導体記憶装置の回路のライト動作時における非選択のメモリセル（選択されたメモリセルと同じ行の非選択メモリセル）の各信号のタイムチャートである。
【図７】本発明の実施例２に係る半導体記憶装置のメモリセルの構成を表す回路図である。
【図８】本発明の実施例３に係る半導体記憶装置の全体構成を表す回路ブロック図である。
【図９】従来の６Ｔ−ＳＲＡＭの基本的な回路構成を表す図である。
【図１０】ＣＭＯＳ素子の微細化の進展に伴う電源電圧とゲート長のばらつきの変遷を表す図である。
【図１１】（ａ）トランスファ・ゲートのトランジスタ（Ｍ５，Ｍ６）のゲート幅に対する図１４のインバータ・ラッチ回路の端子電圧（ＣＨ，ＣＬ）の関係、及び（ｂ）６Ｔ−ＳＲＡＭのリード時に於けるノイズマージンを表す図である。
【図１２】特許文献１に記載のＳＲＡＭ記憶セルの回路図である。
【図１３】特許文献２に記載のＳＲＡＭメモリセルの回路図である。
【発明を実施するための形態】
【００３０】
以下、本発明を実施するための形態について、図面を参照しながら説明する。
【実施例１】
【００３１】
図１は、本発明の実施例１に係る半導体記憶装置のメモリセル及びその周辺の構成を表す回路ブロック図である。
【００３２】
図１において、半導体記憶装置は、リードワード線（ＲＷｎ）及びライトワード線（ＷＷｎ）（ｎ＝１，２，…）のペアであるワード線ペアと、ビット線（Ｄｍ）（ｍ＝１，２，…）とが格子状に配設され（図３参照）、各ワード線ペアと各ビット線（Ｄｍ）との交点の其々にメモリセル１が配設されている。リードワード線（ＲＷｎ）には、リード選択信号が入力される。ライトワード線（ＷＷｎ）には、ライト選択信号が入力される。ビット線（Ｄｍ）にはデータ信号が入力され、またビット線（Ｄｍ）からはリードデータ信号が出力される。
【００３３】
各メモリセル１は、反転出力のＤラッチ回路２と反転出力のスリーステート・バッファ３を備えている。
【００３４】
Ｄラッチ回路２は、ビット線（Ｄｍ）に接続されたＤ端子（Ｄ）、ライトワード線（ＷＷｎ）に接続されたクロック端子（φ）、及びＱ端子（Ｑ−）を備えている。
【００３５】
Ｄラッチ回路２は、クロック端子（φ）に入力されるライト選択信号がアサートされるとＤ端子（Ｄ）から入力されるデータ信号の論理レベル電圧をスルーし、ライト選択信号がネゲートされるとデータ信号の論理レベル電圧をホールドする。また、Ｄラッチ回路２は、ラッチされた論理レベル電圧をＱ端子（Ｑ−）から出力する。尚、本実施例では、Ｑ端子（Ｑ−）からは、ラッチされた論理レベル電圧の反転値が出力されるように構成されているが、本発明においては非反転値が出力されるように構成してもよい。
【００３６】
スリーステート・バッファ３は、入力端子がＤラッチ回路２のＱ端子（Ｑ−）に接続され、出力端子がビット線（Ｄｍ）との間に接続され、制御端子がリードワード線（ＲＷｎ）に接続された反転出力スリーステート・バッファである。スリーステート・バッファ３は、制御端子から入力されるリード選択信号がアサートされるとＤラッチ回路２のＱ端子（Ｑ−）の論理レベル電圧の反転値をビット線（Ｄｍ）へ出力し、リード選択信号がネゲートされると出力が高インピーダンス状態となる。尚、Ｑ端子（Ｑ−）からラッチされた論理レベル電圧の非反転値を出力する構成とする場合には、スリーステート・バッファ３には非反転出力スリーステート・バッファを使用する。
【００３７】
尚、図１のブロック図では、ライトワード線（ＷＷｎ）やＤラッチ回路２のクロック端子（φ）は、便宜上、１本の線、１つの端子として表示しているが、後述の図２の回路のようにライトワード線（ＷＷｎ）を、ライト選択信号の非反転値が入力されるライトワード線（ＷＷｎ＋）とライト選択信号の反転値が入力されるライトワード線（ＷＷｎ−）のペアとして実装する場合には、各ライトワード線（ＷＷｎ＋，ＷＷｎ−）に対応してクロック端子（φ）は２つの端子（φ＋，φ−）として実装される。同様に、図１のブロック図では、リードワード線（ＲＷｎ）やスリーステート・バッファ３の制御端子も、便宜上、１本の線、１つの端子として表示しているが、後述の図２の回路のようにリードワード線（ＲＷｎ）を、リード選択信号の非反転値が入力されるリードワード線（ＲＷｎ＋）とリード選択信号の反転値が入力されるリードワード線（ＲＷｎ−）のペアとして実装する場合には、各リードワード線（ＲＷｎ＋，ＲＷｎ−）に対応して制御端子（ＥＮＢ）は２つの端子（ＥＮＢ＋，ＥＮＢ−）として実装される。
【００３８】
図２は、図１のメモリセル１の内部構成をトランジスタ・レベルで表した回路図である。図２（ａ）はメモリセル１の内部構成、図２（ｂ），（ｃ）はスリーステート・バッファ３の他の構成例を示している。Ｄラッチ回路２は、ＣＭＩＳインバータ４，５、ループゲート回路６、及び入力ゲート回路７を備えている。尚、図２のメモリセル１の回路においては、リード選択信号及びライト選択信号が共にＨアクティブの信号の場合を例示しているが、本発明においては、リード選択信号及びライト選択信号はＬアクティブの信号として回路を構成することも勿論可能である。
【００３９】
尚、図２では、図１のライトワード線（ＷＷｎ）を、ライト選択信号の非反転値が入力されるライトワード線（ＷＷｎ＋）とライト選択信号の非反転値が入力されるライトワード線（ＷＷｎ−）のペアとしているが、ライトワード線（ＷＷｎ）を１本（ＷＷｎ＋のみ）として構成することも勿論可能である（その場合、各メモリセル１にライトワード線（ＷＷｎ＋）の信号の反転信号（ＷＷｎ−）を生成するインバータが必要となる）。また、図２では、図１のリードワード線（ＲＷｎ）を、リード選択信号の非反転値が入力されるリードワード線（ＲＷｎ＋）とリード選択信号の非反転値が入力されるリードワード線（ＲＷｎ−）のペアとしているが、リードワード線（ＲＷｎ）を１本（ＲＷｎ＋のみ）として構成することも勿論可能である（その場合、各メモリセル１にリードワード線（ＲＷｎ＋）の信号の反転信号（ＲＷｎ−）を生成するインバータが必要となる）。
【００４０】
ＣＭＩＳインバータ５の入力端子５ａには、ＣＭＩＳインバータ４の出力端子４ｂが接続されている。また、ループゲート回路６は、ｎＭＩＳＦＥＴ（Ｍ１）とｐＭＩＳＦＥＴ（Ｍ２）とのチャネルを並列接続したトランスミッション・ゲートである。ＣＭＩＳインバータ５の出力端子５ｂは、前記ループゲート回路６のチャネルを介してＣＭＩＳインバータ４の入力端子４ａが接続されている。ループゲート回路６のｐＭＩＳＦＥＴ（Ｍ２）のゲートは、Ｄラッチ回路２のクロック端子（φ＋）に相当しライトワード線（ＷＷｎ＋）に接続され、ループゲート回路６のｎＭＩＳＦＥＴ（Ｍ１）のゲートは、Ｄラッチ回路２のクロック端子（φ−）に相当しライトワード線（ＷＷｎ−）に接続されている。これにより、ループゲート回路６は、ライトワード線（ＷＷｎ＋，ＷＷｎ−）から入力されるライト選択信号がネゲートされたとき（Ｌレベルのとき）にオン（チャネルが導通）し、アサートされたとき（Ｈレベルのとき）にオフ（チャネルが非導通）する。ＣＭＩＳインバータ４，５は、前記ループゲート回路６を間挿して出力と入力とが互いにクロスカップリング（ループ状に接続）されることで、インバータ・ループを構成している。
【００４１】
また、ＣＭＩＳインバータ４の出力端子４ｂは、Ｑ端子（Ｑ−）に相当し、スリーステート・バッファ３の入力端子に接続されている。従って、Ｑ端子（Ｑ−）からは、ＣＭＩＳインバータ４，５からなるインバータ・ループでラッチされた論理レベル電圧の反転値が、スリーステート・バッファ３の入力端子に出力される。
【００４２】
入力ゲート回路７は、ｎＭＩＳＦＥＴ（Ｍ３）とｐＭＩＳＦＥＴ（Ｍ４）とのチャネルを並列接続したトランスミッション・ゲートであり、チャネル両端子がビット線（Ｄｍ）とＣＭＩＳインバータ４の入力端子４ａとの間に接続されている。従って、ビット線（Ｄｍ）に接続された側の入力ゲート回路７のノードが、Ｄラッチ回路２のＤ端子（Ｄ）に相当する。入力ゲート回路７のｎＭＩＳＦＥＴ（Ｍ３）のゲートはクロック端子（φ＋）に相当しライトワード線（ＷＷｎ＋）に接続され、入力ゲート回路７のｐＭＩＳＦＥＴ（Ｍ４）のゲートはクロック端子（φ−）に相当しライトワード線（ＷＷｎ−）に接続されている。これにより、入力ゲート回路７は、ライトワード線（ＷＷｎ＋，ＷＷｎ−）から入力されるライト選択信号がネゲートされたとき（Ｌレベルのとき）にオフ（チャネルが非導通）し、アサートされたとき（Ｈレベルのとき）にオン（チャネルが導通）する。
【００４３】
スリーステート・バッファ３は、出力ゲート回路９及び高インピーダンス入力回路１１を備えている。高インピーダンス入力回路１１は入力端子から入力されるＤラッチ回路の出力電圧を高インピーダンスで受ける入力回路であり、本実施例では高インピーダンス入力回路１１はＣＭＩＳインバータにより構成している。出力ゲート回路９は、ｎＭＩＳＦＥＴ（Ｍ５）とｐＭＩＳＦＥＴ（Ｍ６）とのチャネルを並列接続して構成されたトランスミッション・ゲートであり、ｎＭＩＳＦＥＴ（Ｍ５）のゲートは制御端子（ＥＮＢ＋）に相当しリードワード線（ＲＷｎ＋）に接続され、ｐＭＩＳＦＥＴ（Ｍ６）のゲートは制御端子（ＥＮＢ−）に相当しリードワード線（ＲＷｎ−）に接続されている。
【００４４】
また、出力ゲート回路９の入力端子は、高インピーダンス入力回路１１を介してスリーステート・バッファ３の入力端子（ｉｎ）に接続され、出力ゲート回路９の出力端子は、スリーステート・バッファ３の出力端子（ｏｕｔ）に接続されている。尚、スリーステート・バッファ３の入力端子（ｉｎ）は、Ｄラッチ回路２のＱ端子（Ｑ−）に接続され、スリーステート・バッファ３の出力端子（ｏｕｔ）は、ビット線（Ｄｍ）に接続されている。
【００４５】
尚、図２（ａ）では、スリーステート・バッファ３はインバータとトランスファ・ゲートとの組み合わせで構成した例を示したが、実際に実装する場合、スリーステート・バッファ３は、図２（ｂ）のように、電源（ＶＤＤ）とグランド（ＧＮＤ）間にｐＭＩＳＦＥＴ（Ｍ６），ｐＭＩＳＦＥＴ（Ｍ７），ｎＭＩＳＦＥＴ（Ｍ８），ｎＭＩＳＦＥＴ（Ｍ５）を、ソース・ドレインを直列に接続して、電源（ＶＤＤ）及びグランド（ＧＮＤ）に近い側のｐＭＩＳＦＥＴ（Ｍ６），ｎＭＩＳＦＥＴ（Ｍ５）のゲートを制御端子（ＥＮＢ−，ＥＮＢ＋）とする構成や、図２（ｃ）のように、電源（ＶＤＤ）とグランド（ＧＮＤ）間にｐＭＩＳＦＥＴ（Ｍ７），ｐＭＩＳＦＥＴ（Ｍ６），ｎＭＩＳＦＥＴ（Ｍ５），ｎＭＩＳＦＥＴ（Ｍ８）を、ソース・ドレインを直列に接続して、電源（ＶＤＤ）及びグランド（ＧＮＤ）から遠い側のｐＭＩＳＦＥＴ（Ｍ６），ｎＭＩＳＦＥＴ（Ｍ５）のゲートを制御端子（ＥＮＢ−，ＥＮＢ＋）としたような等価な構成に置き換えることもできる。
【００４６】
また、図２（ａ）のＣＭＩＳインバータ５及びループゲート回路６も、図２（ｂ），（ｃ）と同様な等価構成とすることができる。
【００４７】
図３は、本発明の実施例１に係る半導体記憶装置の全体構成を表す回路ブロック図である。図３において、実施例１の半導体記憶装置は、リードワード線（ＲＷｎ）（ｎ＝１，２，…）及びライトワード線（ＷＷｎ）のペアであるワード線ペア（Ｗｎ）と、ビット線（Ｄｍ）（ｍ＝１，２，…）が、各ワード線ペア（Ｗｎ）を行とし各ビット線（Ｄｍ）を列として格子状に配設されている。各ワード線ペア（Ｗｎ）と各ビット線（Ｄｍ）との交点の其々に、図１のメモリセル１が配設されている。また、各ビット線（Ｄｍ）の一端には、列選択回路１２が接続されている。
【００４８】
列選択回路１２は、外部データ入力端子（Ｄｉｎ），外部データ出力端子（Ｄｏｕｔ），ラッチ端子（ＬＡＴ），及び列アドレス入力端子（Ｙ０）を備えている。外部データ入力端子（Ｄｉｎ）からは、何れかのメモリセル１に書き込むデータの論理レベル電圧が入力される。外部データ出力端子（Ｄｏｕｔ）からは、何れかのメモリセル１から読み出されたデータの論理レベル電圧が出力される。また、列アドレス入力端子（Ｙ０）には、データの書込み又は読み出しを行うメモリセルに接続するビット線（Ｄｍ）（ｍ＝１，２，…）を選択するための列アドレス信号が入力される。ラッチ端子（ＬＡＴ）には、各ビット線（Ｄｍ）に入力されるデータ信号の論理レベル電圧を列選択回路１２がラッチするように指示するためのラッチ制御信号が入力される。
【００４９】
列選択回路１２は、各ビット線（Ｄ１，Ｄ２，…）に対して、其々、書込用セレクタ１３−１，１３−２，…とＤラッチ回路からなるデータホールド回路１５−１，１５−２，…を備えている。これらの書込用セレクタ１３−ｍ（ｍ＝１，２，…）は、出力端子（ｏｕｔｍ）が対応するビット線（Ｄｍ）の一端に、２つの入力端子（ｉｎ１，ｉｎ１ｍ）が其々外部データ入力端子（Ｄｉｎ）及びデータホールド回路１５−ｍのＱ端子（Ｑ）に、選択制御端子（ｓｅｌｍ）が列アドレス入力端子（Ｙ０）に接続されたマルチプレクサである。これらの各書込用セレクタ１３−ｍ（ｍ＝１，２，…）は、接続されたビット線（Ｄｍ）を、外部データ入力端子（Ｄｉｎ）又はデータホールド回路１５−ｍのＱ端子（Ｑ）の何れかに選択的に接続する。各書込用セレクタ１３−ｍ（ｍ＝１，２，…）は、列アドレス入力端子（Ｙ０）から入力される列アドレス信号により接続方向の切り換えがされる。書込用セレクタ１３−ｍは、接続するビット線（Ｄｍ）の列ｍが、列アドレス信号により選択された列のときはビット線（Ｄｍ）を外部データ入力端子（Ｄｉｎ）に接続し、それ以外のときは、ビット線（Ｄｍ）をデータホールド回路１５−ｍのＱ端子（Ｑ）に接続する。すなわち、列選択回路１２は、列アドレス信号に従って、選択されたビット線（Ｄｉ）を外部データ入力端子（Ｄｉｎ）に接続し、それ以外のビット線（Ｄｊ）（ｊ≠ｉ）を対応するデータホールド回路１５−ｊのＱ端子（Ｑ）に接続するように動作する。
【００５０】
各データホールド回路１５−ｍ（ｍ＝１，２，…）は、Ｄ端子（Ｄｈ）、クロック端子（φｈ）、及びＱ端子（Ｑｈ）を有するＤラッチ回路である。各データホールド回路１５−ｍは、Ｄ端子（Ｄｈ）が対応するビット線（Ｄｍ）に接続され、クロック端子（φｈ）がラッチ端子（ＬＡＴ）に接続され、Ｑ端子（Ｑｈ）が対応する書込用セレクタ１３−ｍの一方の入力端子（ｉｎ１ｍ）に接続されている。これらデータホールド回路１５−ｍは、ラッチ端子（ＬＡＴ）から入力されるラッチ制御信号に従って、対応するビット線（Ｄｍ）の論理レベル電圧をラッチしてＱ端子（Ｑｈ）に出力する。
【００５１】
また、列選択回路１２は、列アドレス入力端子（Ｙ０）から入力される列アドレス信号により選択されたビット線（Ｄｉ）を外部データ出力端子（Ｄｏｕｔ）に選択的に接続する出力セレクタ１４を備えている。出力セレクタ１４は、複数の入力端子（ｉｎｏ１，ｉｎｏ２，…）が各ビット線（Ｄ１，Ｄ２，…）に、出力端子（ｏｕｔｏ）が外部データ出力端子（Ｄｏｕｔ）に、選択制御端子（ｓｅｌｏ）が列アドレス入力端子（Ｙ０）に接続されたマルチプレクサである。出力セレクタ１４は、列アドレス入力端子（Ｙ０）から入力される列アドレス信号に従い、列アドレス信号が示す列のビット線（Ｄｍ）を外部データ出力端子（Ｄｏｕｔ）に選択的に接続する。
【００５２】
以上のように構成された本実施例に係る半導体記憶装置について、以下その動作を説明する。
【００５３】
（１）リード動作
図４は、図３の半導体記憶装置の回路のリード動作時における各信号のタイムチャートである。図４は、一例として、１行２列目のメモリセル１（図３において符号Ｂを付したメモリセル）のデータを読み出す場合を示している。尚、図４におけるノード電位（Ｎ＿１１）は、図３に示した１行１列目のメモリセル１（図３において符号Ａを付したメモリセル）内のノード（Ｎ＿１１）の電位を表している。
【００５４】
（１．１）  データの読み出しを行う場合、まず、読み出しを行うセルの列を選択する列アドレス信号を列アドレス入力端子（Ｙ０）に入力する。これにより、出力セレクタ１４は、選択された列のビット線（Ｄ２）を外部データ出力端子（Ｄｏｕｔ）に接続する。
【００５５】
（１．２）  次に、読み出しを行うセルの行のリードワード線（ＲＷ１）のリード選択信号をアサートする（Ｈレベルにする）。これにより、リードワード線（ＲＷ１）に接続されたすべてのメモリセル１（１行目のメモリセル１）のスリーステート・バッファ３が導通状態となり、各ビット線（Ｄｍ）（ｍ＝１，２，…）には、１行目の各メモリセル１にラッチされている論理レベル電圧Ｄｏｌｄ１１，Ｄｏｌｄ１２，…が出力される。このとき、外部データ出力端子（Ｄｏｕｔ）には選択されたビット線（Ｄ２）のみが接続されているため、外部データ出力端子（Ｄｏｕｔ）には１行２列目のメモリセル１にラッチされている論理レベル電圧Ｄｏｌｄ１２が出力される。
【００５６】
以上のような動作により、選択されたメモリセル１にラッチされているデータの読み出しが行われる。
【００５７】
（２）ライト動作
図５は、図３の半導体記憶装置の回路のライト動作時における選択されたメモリセルの各信号のタイムチャート、図６は、図３の半導体記憶装置の回路のライト動作時における非選択のメモリセル（選択されたメモリセルと同じ行の非選択メモリセル）の各信号のタイムチャートである。図５，図６では、一例として、１行２列目のメモリセル１（図３において符号Ｂを付したメモリセル）にデータを書き込む場合を示している。
【００５８】
（初期状態）
図５において、初期状態では、ラッチ端子（ＬＡＴ）、各リードワード線（ＲＷｎ）（ｎ＝１，２，…）、各ライトワード線（ＷＷｎ）（ｎ＝１，２，…）はネゲート（Ｌレベル）の状態にある。また、列アドレス入力端子Ｙ０には列アドレス信号が入力されていない状態にある。
【００５９】
（書き込み準備段階：時刻ｔ１〜ｔ６）
データの書き込みを行う場合、書き込みを行うセルの属する行の各セルにラッチされたデータが消失するのを防止するため、まず、書き込み準備段階として、次のような動作により当該行の各セルにラッチされたデータを列選択回路１２内のデータホールド回路１５−１，１５−２，…にラッチする。
【００６０】
（２．１）  書き込みを行うメモリセル１の属する行のリードワード線（ＲＷ１）のリード選択信号をアサートする（Ｈレベルにする）（時刻ｔ１）。これにより、各列のビット線（Ｄ１，Ｄ２，…）には、選択されたリードワード線（ＲＷ１）に接続する各列のメモリセル１（１行目のメモリセル１）においてラッチされている論理レベル電圧Ｄｏｌｄ１１，Ｄｏｌｄ１２，…が出力される（時刻ｔ２）。
【００６１】
このとき、列アドレス入力端子（Ｙ０）には列アドレス信号はまだ入力されていないため、すべての列の書込用セレクタ１３−ｍ（ｍ＝１，２，…）は、対応するデータホールド回路１５−１，１５−２，…のＱ端子（Ｑ）に接続された状態にある。
【００６２】
（２．２）  次に、ラッチ端子（ＬＡＴ）のラッチ制御信号をアサートする（Ｈレベルにする）（時刻ｔ３）。これにより、各ビット線（Ｄ１，Ｄ２，…）に対応するデータホールド回路１５−１，１５−２，…のクロック端子（φｈ）がアサートされ、これらデータホールド回路１５−１，１５−２，…はＤ端子（Ｄｈ）の電圧レベルをＱ端子（Ｑｈ）にスルーさせる。従って、図３のノード（ｉｎ１１，ｉｎ１２，…）には論理レベル電圧Ｄｏｌｄ１１，Ｄｏｌｄ１２，…が出力される（時刻ｔ４）。
【００６３】
（２．３）  一定時間経過後、ラッチ端子（ＬＡＴ）のラッチ制御信号がネゲートされる（Ｌレベルにする）（時刻ｔ５）。これにより、各データホールド回路１５−１，１５−２，…のクロック端子（φｈ）がネゲートされ、これらデータホールド回路１５−１，１５−２，…はＤ端子（Ｄｈ）の電圧レベルをラッチする。従って、各ノード（ｉｎ１１，ｉｎ１２，…）には論理レベル電圧Ｄｏｌｄ１１，Ｄｏｌｄ１２，…がホールドされる。各書込用セレクタ１３−ｍ（ｍ＝１，２，…）は、ノード（ｉｎ１１，ｉｎ１２，…）に接続された状態にあるため、各ビット線（Ｄ１，Ｄ２，…）の電圧レベルは、対応するデータホールド回路１５−１，１５−２，…により、其々論理レベル電圧Ｄｏｌｄ１１，Ｄｏｌｄ１２，…に拘束される。
【００６４】
（書き込み段階：時刻ｔ６〜）
（２．４）  次に、書き込みする行のリードワード線（ＲＷ１）をネゲートするとともに、外部データ入力端子（Ｄｉｎ）に書き込みを行う書込データの論理レベル電圧Ｄｎｅｗを入力する（時刻ｔ６）。このとき、列アドレス入力端子（Ｙ０）には、まだ列アドレス信号が入力されていないため、外部データ入力端子（Ｄｉｎ）の書込データはビット線（Ｄ１，Ｄ２，…）には入力されていない。
【００６５】
（２．５）  次に、書き込みを行うセルの列を選択する列アドレス信号を列アドレス入力端子（Ｙ０）に入力する（時刻ｔ７）。これにより、選択された列の書込用セレクタ１３−２は、ビット線（Ｄ２）を外部データ入力端子（Ｄｉｎ）に接続する（時刻ｔ８）。また、それ以外の書込用セレクタ１３−ｊ（ｊ≠２）では、ビット線（Ｄｊ）は対応するデータホールド回路１５−ｊのＱ端子（Ｑｈ）に接続される。これによって、選択された列のビット線（Ｄ２）は、書込データの論理レベル電圧Ｄｎｅｗとなる（時刻ｔ８）。一方、選択されなかった列のビット線（Ｄｊ）（ｊ≠２）はデータホールド回路１５−ｊにより、もとの論理レベル電圧Ｄｏｌｄ１ｊに拘束された儘となる。
【００６６】
（２．６）  次に、書き込みを行う行のライトワード線（ＷＷ１）のライト選択信号をアサートする（Ｈレベルとする）（時刻ｔ９）。これにより、選択された行（１行目）のすべてのメモリセル１のＤラッチ回路２は、そのメモリセル１が属する列ｍ（ｍ＝１，２，…）のビット線（Ｄｍ）に設定された電圧を出力端子Ｑ−へスルーする。このとき、選択された列のビット線（Ｄ２）には、書込データの論理レベル電圧Ｄｎｅｗが設定されているので、１行２列目のメモリセル１（図３の符号Ｂが附されたメモリセル）のＤラッチ回路２には論理レベル電圧Ｄｎｅｗが設定され（時刻ｔ１０）、それに伴い、当該メモリセル１のノードＮ＿１２の電圧は論理レベル電圧Ｄｎｅｗの反転値となる。一方、選択されなかった列のビット線（Ｄｊ）（ｊ≠２）には、選択行（１行目）のメモリセル１及びデータホールド回路１５−ｊにラッチされている論理レベル電圧Ｄｏｌｄ１ｊが設定されているので、１行ｊ列目のメモリセル１のＤラッチ回路２の設定電圧はそのままに維持される。
【００６７】
（２．７）  次に、ライトワード線（ＷＷ１）のライト選択信号をネゲートする（Ｌレベルとする）。これにより、１行目の各メモリセル１のＤラッチ回路２は、その時点におけるビット線（Ｄｊ）の電圧をラッチする（時刻ｔ１１）。
【００６８】
（２．８）  最後に、列アドレス信号の入力を停止する（時刻ｔ１２）。これにより、書込用セレクタ１３−ｍ（ｍ＝１，２，…）は非選択の状態となる（時刻ｔ１２）。
【００６９】
以上の動作によって、１行２列目のメモリセル１に新しいデータが書き込まれ、１行１列目のメモリセル１は従前のデータを保持する。
【００７０】
以上のように、本実施例の半導体記憶装置では、各メモリセル１にＤラッチ回路２とスリーステート・バッファ３を使用し、スリーステート・バッファ３によりＤラッチ回路２の出力を高インピーダンスで受けて、Ｄラッチ回路２の出力をビット線（Ｄｍ）から分離することにより、Ｄラッチ回路２の入力ゲート回路７に使用する各トランジスタ（Ｍ３，Ｍ４）の設計値（ゲート幅／ゲート長）と出力ゲート回路９に使用する各トランジスタ（Ｍ５，Ｍ６）の設計値（ゲート幅／ゲート長）を全く独立に決めることが可能となる。そのため、各トランジスタ（Ｍ３，Ｍ４，Ｍ５，Ｍ６）の設計値（ゲート幅／ゲート長）に制約されることなく設計を行うことが可能となる。また、各トランジスタ（Ｍ３，Ｍ４，Ｍ５，Ｍ６）の設計値（ゲート幅／ゲート長）に関係なく設計が可能であるので、各トランジスタ（Ｍ３，Ｍ４，Ｍ５，Ｍ６）及び、各インバータ回路を構成するトランジスタを、プロセスの最小レベルのサイズとして設計することも可能となる。従って、結果的に全体として回路を小型化することができる。
【実施例２】
【００７１】
図７は、本発明の実施例２に係る半導体記憶装置のメモリセルの構成を表す回路図である。図７において、リードワード線（ＲＷｎ）、ライトワード線（ＷＷｎ，ＷＷｎ＋，ＷＷｎ−）、ビット線（Ｄｍ）、Ｄラッチ回路２、ＣＭＩＳインバータ４，５、ループゲート回路６、及び入力ゲート回路７は、図１，図２の同符号のものと同様である。また、図８の各トランジスタＭ１〜Ｍ４は、図２の同符号のものに対応する。
【００７２】
本実施例の半導体記憶装置では、メモリセル１のスリーステート・バッファ３の構成が実施例１と相違している。即ち、本実施例のスリーステート・バッファ３は、高インピーダンス入力回路１１が、片チャネルのＭＩＳＦＥＴ（Ｍ７）で構成されており、出力ゲート回路９も片チャネルのＭＩＳＦＥＴ（Ｍ８）で構成されている。ここで、片チャネルのＭＩＳＦＥＴとは、ＮチャネルのＭＩＳＦＥＴのみ、または、ＰチャネルのＭＩＳＦＥＴのみをいう。出力ゲート回路９を片チャネルとしているため、リードワード線（ＲＷｎ）は１本のみあればよい。
【００７３】
このような構成としても、実施例１と同様の作用効果を得ることができる。尚、本実施例の回路構成では、実施例１（図２）と比べて、１つのメモリセル１あたり、少なくとも２個のトランジスタを減らすことができ、リードワード線を各行あたり１本減らすことができる。
【実施例３】
【００７４】
図８は、本発明の実施例３に係る半導体記憶装置の全体構成を表す回路ブロック図である。図８において、図３と同様の構成部分については同符号を付している。本実施例の半導体記憶装置では、列選択回路１２が、プリチャージ信号が入力されるプリチャージ制御端子ＰＣを備え、各ビット線Ｄ１，Ｄ２，…に対応してプリチャージ用トランジスタ１６−１，１６−２，…を備えた点が、図３と相違している。各プリチャージ用トランジスタ１６−１，１６−２，…は、片チャネルのＰＭＯＳＦＥＴであり、ソース及びドレインが電源ＶＤＤと各ビット線Ｄ１，Ｄ２，…に其々接続され、ゲートがプリチャージ制御端子ＰＣに接続されている。プリチャージ信号がアサート（Ｌレベル）されると、各ビット線Ｄ１，Ｄ２，…が電源ＶＤＤに接続され、各ビット線Ｄ１，Ｄ２，…がプリチャージされる。これにより、各メモリセル１及び列選択回路１２内の各データホールド回路１５−１，１５−２，…を初期化することができる。
【符号の説明】
【００７５】
１  メモリセル
２  Ｄラッチ回路
３  スリーステート・バッファ
４，５  ＣＭＩＳインバータ
６  ループゲート回路
７  入力ゲート回路
８  インバータ
９  出力ゲート回路
１１  高インピーダンス入力回路
１２  列選択回路
１３−１，１３−２，…  書込用セレクタ
１４  出力セレクタ
１５−１，１５−２，…  データホールド回路
１６−１，１６−２，…  プリチャージ用トランジスタ
ＲＷｎ，ＲＷｎ＋，ＲＷｎ−  リードワード線
ＷＷｎ，ＷＷｎ＋，ＷＷｎ−  ライトワード線
Ｄ１，Ｄ２，…  ビット線
Ｄ  データ入力端子
φ  クロック端子
Ｑ−  出力端子
Ｄｉｎ  外部データ入力端子
Ｄｏｕｔ  外部データ出力端子
Ｙ０  列アドレス入力端子
ＬＡＴ  ラッチ端子
ＰＣ  プリチャージ制御端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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