(57)【要約】【課題】複数のメモリバンク有する半導体装置において、チップ面積を増大させることなく同時に活性化させるセンスアンプ数の増大を抑制する。【解決手段】メモリバンクＢａｎｋ０〜Ｂａｎｋ３と、リードコマンドに応答してメモリバンクＢａｎｋ０〜Ｂａｎｋ３のいずれかから複数のリードデータを読み出すデータアンプＤＡＭＰと、複数のリードデータをクロック信号ＣＬＫＩに同期して外部に間欠的に出力する出力回路６３とを備える。本発明によれば、複数のリードデータを間欠的に出力していることから、メモリバンクからリードデータを読み出すための時間的な余裕が生じる。このため、メモリバンクへのアクセスを例えば複数回に分散して実行することができることから、チップ面積を増大させることなくピーク電流量や電源ノイズの増大を防止することが可能となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のメモリバンクと、
外部からリードコマンドが供給される毎に、当該リードコマンドに応答して、前記複数のメモリバンクのうちのいずれか１つに対して読み出し動作を実行して、当該複数のメモリバンクのうちの前記いずれか１つに複数のリードデータセットを出力させる制御回路と、
前記複数のメモリバンクのうちの前記いずれか１つから供給される前記複数のリードデータセットを受け取り、当該複数のリードデータセットを、クロック信号に応じて、互いの間に当該クロック信号の周期と実質的に同一又は当該クロック信号の周期よりも長い第１のインターバルを挟んで、外部に出力する出力回路と、を備えることを特徴とする半導体装置。
【請求項２】
前記複数のメモリバンクのうちの前記いずれか１つが前記複数のリードデータセットを時分割で出力することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数のリードデータセットの各々は、１又は複数のリードデータを含むことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記制御回路は、前記リードコマンドに関連して供給される選択信号が第１の状態である場合には、前記複数のメモリバンクの前記いずれか１つに対して前記読み出し動作を実行して、前記複数のメモリバンクのうちの前記いずれか１つに前記複数のリードデータセットを時分割で出力させ、前記選択信号が前記第１の状態とは異なる第２の状態である場合には、前記複数のメモリバンクのうちの前記いずれか１つに前記読み出し動作を実行して、前記複数のリードデータセットのうちの１つを出力させ、前記複数のリードデータセットの残りの１又は複数のリードデータセットを出力させないことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１のインターバルの長さを指定するモードレジスタをさらに備えることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記複数のメモリバンクは、第１及び第２のメモリバンクを含み、前記制御回路は、前記リードコマンドとして供給された第１のリードコマンドに応答して前記複数のメモリバンクの第１のメモリバンクに対して前記リード動作を実行して、当該第１のメモリバンクに前記複数のリードデータセットとして第１及び第２のリードデータセットを時分割で出力させ、第１のリードコマンドの後に前記リードコマンドとして供給された第２リードコマンドに応答して前記複数のメモリバンクのうちの第２のメモリバンクに対して前記読み出し動作を実行して、当該第２のメモリバンクに前記リードデータセットとして第３及び第４のリードデータセットを時分割で出力させ、
前記出力回路は、前記クロック信号に応じて前記第１、第３、第２及び第４のリードデータセットをこの順で外部に出力することを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記複数のメモリバンクのそれぞれは、前記リードデータセットを出力するデータアンプを含み、前記半導体装置は、前記複数のメモリバンクの前記データアンプに共通に接続された第１の信号線群と、前記複数のメモリバンクの前記データアンプに共通に接続された第２の信号線群と、前記第１の信号線群と前記第２の信号線群のいずれか一方を前記出力回路に選択定に接続する選択回路とを、さらに備えること、を特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記第１の信号線群が複数の第１の信号線を含み、前記第２の信号線群が複数の第２の信号線を含み、当該複数の第１の信号線と当該複数の第２の信号線とが交互に配置されることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記クロック信号に応じて、外部から、当該クロック信号の周期と実質的に同一又は当該クロック信号の周期よりも長い第２のインターバルを互いの間に挿入して供給される複数のライトデータセットを受信する入力回路をさらに備え、
前記制御回路は、外部から前記複数のライトデータセットに対応して供給されるライトコマンドに応じて、前記複数のメモリバンクのうちのいずれか１のメモリバンクに対して書き込み動作を実行して、当該複数のメモリバンクのうちの前記いずれか１のメモリバンクに前記複数のライトデータセットを書き込むことを特徴とする請求項１に記載の半導体装置。
【請求項１０】
前記制御回路は、前記ライトコマンドに応答して前記複数のメモリバンクの前記いずれか１のメモリバンクに前記第１及び第２のライトデータセットを時分割で書き込むことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記複数のメモリバンクは、第１及び第２のメモリバンクを含み、前記制御回路は、前記リードコマンドとして供給された第１のリードコマンドに応答して、前記複数のメモリバンクの前記第１のメモリバンクに対して前記読み出し動作を実行して、当該第１のメモリバンクに前記複数のリードデータセットとして第１及び第２のリードデータセットを時分割で出力させ、前記ライトコマンドとして供給された第１のライトコマンドに応答して、前記第２のメモリバンクに対して前記書き込み動作を実行して、当該第２のメモリバンクに前記複数のライトデータセットとして供給された第１及び第２のライトデータセットを時分割で書き込み、
前記出力回路は、前記クロック信号に応じて前記第１のリードデータセットを外部に出力し終えた後、前記第１のインターバル経過後に前記クロック信号に応じて前記第２のリードデータセットを外部に出力し、前記入力回路は、前記第１及び第２ライトデータセットのいずれかを前記出力回路が前記第１のリードデータセットを出力し終えてから前記第２のリードデータセットを出力するまでの間に受信することを特徴とする請求項９に記載の半導体装置。
【請求項１２】
前記複数のメモリバンクは、第１及び第２のメモリバンクを含み、前記制御回路は、前記リードコマンドとして供給された第１のリードコマンドに応答して、前記複数のメモリバンクの前記第１のメモリバンクに対して前記読み出し動作を実行して、当該第１のメモリバンクに前記複数のリードデータセットとして第１及び第２のリードデータセットを時分割で出力させるとともに、前記ライトコマンドとして供給された第１のライトコマンドに応答して、前記第２のメモリバンクに対して前記書き込み動作を実行して、当該第２のメモリバンクに前記複数のライトデータセットとして第１及び第２のライトデータセットを時分割で書き込み、
前記入力回路は、前記クロック信号に応じて前記第１のライトデータセットを受信し終えた後、前記第２のインターバル経過後に前記クロック信号に応じて前記第２のライトデータセットを受信し、前記出力回路は、前記第１及び第２リードデータセットのいずれかを前記入力回路が前記第１のライトデータセットを受信し終えてから前記第２のライトデータセットを受信するまでの間に出力することを特徴とする請求項９に記載の半導体装置。
【請求項１３】
前記第１のインターバルと前記第２のインターバルとが実質的に等しいことを特徴とする請求項９乃至１２のいずれか一項に記載の半導体装置。
【請求項１４】
第１のメモリバンクを含む複数のメモリバンクを含むメモリデバイスと、
前記メモリデバイスが当該第１のメモリバンクに対してリード動作を実行することを要求する第１のリードコマンドを発行するコントロールデバイスと、
前記メモリデバイスと前記コントロールデバイスとの間に接続された第１の信号線であって、前記メモリデバイスと前記コントロールデバイスとの間のデータ転送のタイミングを規定するタイミング信号を前記メモリデバイスと前記コントロールデバイスとの間で伝送する当該第１の信号線と、
前記メモリデバイスと前記コントロールデバイスとの間に接続された第２の信号線と、を備え、
前記メモリデバイスは、前記第１のリードコマンドに応答して、前記第１のメモリバンクの第１及び第２のリードデータセットを、前記第２の信号線に、前記タイミング信号に応じて、互いの間に互いの間に前記タイミング信号の周期と実質的に同一又は前記タイミング信号の周期よりも長い第１のインターバルを挟んで、出力することを特徴とする情報処理システム。
【請求項１５】
前記メモリデバイスの前記複数のメモリバンクが、さらに、第２のメモリバンクを含み、前記コントロールデバイスは、前記メモリデバイスが前記複数のメモリバンクの当該第２のメモリバンクに対して前記リード動作を実行することを要求する第２のリードコマンドを発行し、前記メモリデバイスは、前記第２のリードコマンドに応答して、前記第２のメモリバンクの第３及び第４のリードデータセットを、前記第２の信号線に、当該第３のリードデータセットが前記第１のリードデータセットと前記第２のリードデータセットとの間に位置し、当該第４のリードデータセットが前記第２のリードデータセットの後に位置するように、出力することを特徴とする請求項１４に記載の情報処理システム。
【請求項１６】
前記コントロールデバイスは、この順で入力される前記第１、第３、第２及び第４のリードデータセットを、連続した第１及び第２のリードデータセットと、連続した第３及び第４のリードデータセットに振り分けるリードデータ処理回路を備えることを特徴とする請求項１５に記載の情報処理システム。
【請求項１７】
リードコマンドを受信する第１のステップと、
前記リードコマンドに応答して複数のメモリバンクのいずれかから複数のリードデータを読み出す第２のステップと、
前記複数のリードデータをクロック信号に同期して外部に間欠的に出力する第３のステップと、を備えることを特徴とする半導体装置の制御方法。
【請求項１８】
前記第１のステップは、第１のタイミングで前記リードコマンドを受信するステップと、前記第１のタイミングよりも遅い第２のタイミングで前記リードコマンドを受信するステップとを含み、
前記第２のステップは、前記第１のタイミングで受信した前記リードコマンドに応答して複数のメモリバンクのいずれかから第１及び第２のリードデータセットを含む複数のリードデータを読み出すステップと、前記第２のタイミングで受信した前記リードコマンドに応答して複数のメモリバンクの別のいずれかから第３及び第４のリードデータセットを含む複数のリードデータを読み出すステップとを含み、
前記第３のステップにおいては、前記クロック信号に同期して前記第１、第３、第２及び第４のリードデータセットをこの順で外部に出力することを特徴とする請求項１７に記載の半導体装置の制御方法。
【請求項１９】
ライトコマンドを受信する第４のステップと、
前記クロック信号に同期して外部から間欠的に供給される複数のライトデータを受信する第５のステップと、
前記ライトコマンドに応答して前記複数のライトデータを前記複数のメモリバンクのいずれかに書き込む第６のステップと、をさらに備えることを特徴とする請求項１７又は１８に記載の半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びこれを備える情報処理システム並びに半導体装置の制御方法に関し、特に、リードコマンドに応答して複数のリードデータをバースト出力する半導体装置及びこれを備える情報処理システム並びに半導体装置の制御方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体メモリデバイスは、メモリセルアレイが複数のメモリバンクに分割されていることが一般的である（特許文献１〜３参照）。メモリバンクとは個別にコマンドを実行可能な単位であり、したがって、メモリバンク間においては非排他的なアクセスを行うことができる。
【０００３】
例えば、特許文献１に記載された半導体メモリデバイスは、２つのメモリバンクを交互にアクセスする「バンクインターリーブ」を自動的に実行することにより、リードデータのバースト出力を複数回連続的に行っている。また、特許文献２に記載された半導体メモリデバイスは、バンク０〜バンク７から読み出されたリードデータをそれぞれデータ端子ＤＱ０〜ＤＱ７から出力することにより、バンク０〜バンク７に分散して記憶されているデータの効率的な出力を実現している。さらに、特許文献３に記載された半導体メモリデバイスは、メモリバンクが複数のブロックに分割されており、バースト長選択信号やブロック選択信号などに基づいて、アクセス対象となるブロックの選択やリードデータの出力順序の選択が可能とされている。
【０００４】
特許文献１〜３に記載された半導体メモリデバイスにおいては、いずれも１回のリードコマンドに応答して読み出される複数のリードデータが途切れることなくデータ端子から連続的にバースト出力される。このため、１回のリードコマンドに応答してメモリバンクからリードデータを読み出す速度は、連続的なバースト出力に間に合うよう設計される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−８２２８７号公報
【特許文献２】特開２０１１−１６６２９８号公報
【特許文献３】特開２０１１−１７５５６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
近年においては、多くのデータ端子を備えるいわゆるワイドＩ／Ｏ型の半導体メモリデバイスが提案されている。この種の半導体メモリデバイスでは、１回のリードコマンドに応答してメモリバンクから読み出すべきリードデータのビット数が多くなる。一例として、バースト長を４ビットとすると、データ端子数が３２個である場合には１回のリードコマンドに応答してメモリバンクから読み出すべきリードデータのビットは１２８（＝４×３２）ビットとなるのに対し、データ端子数が６４個である場合には１回のリードコマンドに応答してメモリバンクから読み出すべきリードデータのビットは２５６（＝４×６４）ビットとなる。
【０００７】
このことは、データ端子数が６４個である場合、メモリバンクのアレイ構成が同じであれば、データ端子数が３２個である場合と比べて２倍の数のセンスアンプを同時に活性化させる必要があることを意味する。一例として、データ端子数が３２個である場合に同時に活性化させるセンスアンプ数が２Ｋバイトであるとすれば、データ端子数が６４個である場合に同時に活性化させるセンスアンプ数が４Ｋバイトに倍増する。これによりピーク電流量が増大するとともに、電源ノイズが大きくなってしまう。
【０００８】
一方、アレイ構成を変更すれば、同時に活性化させるセンスアンプ数を減らすことが可能である。このため、データ端子数が６４個である場合であっても、アレイ構成を変更すれば、同時に活性化させるセンスアンプ数をデータ端子数が３２個である場合と同数に維持することが可能である。しかしながら、この場合にはアレイ上に形成すべきデータ配線などの数が倍増するため、チップ面積が大幅に増大してしまう。
【０００９】
このような背景から、チップ面積を増大させることなく、同時に活性化させるセンスアンプ数の増大を抑制する技術が望まれている。このような技術は、ＤＲＡＭなどの半導体メモリデバイスに限らず、複数のメモリバンクを備えた全ての半導体装置及びこれを用いた情報処理システムにおいて望まれる。
【課題を解決するための手段】
【００１０】
本発明による半導体装置は、複数のメモリバンクと、外部からリードコマンドが供給される毎に、当該リードコマンドに応答して、前記複数のメモリバンクのうちのいずれか１つに対して読み出し動作を実行して、当該複数のメモリバンクのうちの前記いずれか１つに複数のリードデータセットを出力させる制御回路と、前記複数のメモリバンクのうちの前記いずれか１つから供給される前記複数のリードデータセットを受け取り、当該複数のリードデータセットを、クロック信号に応じて、互いの間に当該クロック信号の周期と実質的に同一又は当該クロック信号の周期よりも長い第１のインターバルを挟んで、外部に出力する出力回路と、を備えることを特徴とする。
【００１１】
本発明による情報処理システムは、第１のメモリバンクを含む複数のメモリバンクを含むメモリデバイスと、前記メモリデバイスが当該第１のメモリバンクに対してリード動作を実行することを要求する第１のリードコマンドを発行するコントロールデバイスと、前記メモリデバイスと前記コントロールデバイスとの間に接続された第１の信号線であって、前記メモリデバイスと前記コントロールデバイスとの間のデータ転送のタイミングを規定するタイミング信号を前記メモリデバイスと前記コントロールデバイスとの間で伝送する当該第１の信号線と、前記メモリデバイスと前記コントロールデバイスとの間に接続された第２の信号線と、を備え、前記メモリデバイスは、前記第１のリードコマンドに応答して、前記第１のメモリバンクの第１及び第２のリードデータセットを、前記第２の信号線に、前記タイミング信号に応じて、互いの間に互いの間に前記タイミング信号の周期と実質的に同一又は前記タイミング信号の周期よりも長い第１のインターバルを挟んで、出力することを特徴とする。
【００１２】
本発明による半導体装置の制御方法は、リードコマンドを受信する第１のステップと、前記リードコマンドに応答して複数のメモリバンクのいずれかから複数のリードデータを読み出す第２のステップと、前記複数のリードデータをクロック信号に同期して外部に間欠的に出力する第３のステップと、を備えることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、複数のリードデータを間欠的に出力していることから、メモリバンクからリードデータを読み出すための時間的な余裕が生じる。このため、メモリバンクへのアクセスを例えば複数回に分散して実行することができることから、チップ面積を増大させることなくピーク電流量や電源ノイズの増大を防止することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施形態による半導体装置１０ａの構成を示すブロック図である。
【図２】カラム制御回路３２に含まれる制御信号生成回路１００の回路図である。
【図３】カラム制御回路３２に含まれる制御信号生成回路２００の回路図である。
【図４】制御信号生成回路１００，２００の動作を説明するためのタイミング図である。
【図５】選択信号ＢＬ１Ｅ〜ＢＬ４Ｅの論理レベルを説明するための表であり、（ａ）は本実施形態による動作を行う場合、（ｂ）は一般的な動作を行う場合を示している。
【図６】半導体装置１０ａの動作を説明するためのタイミング図であり、リード動作時におけるバンクインターリーブを示している。
【図７】半導体装置１０ａの動作を説明するためのタイミング図であり、ライト動作時におけるバンクインターリーブを示している。
【図８】半導体装置１０ａの動作を説明するためのタイミング図であり、メモリバンクＢａｎｋ０を指定した通常のリードアクセスを示している。
【図９】データストローブ信号ＤＱＳを用いたリード動作を説明するためのタイミング図であり、リード動作時におけるバンクインターリーブを示している。
【図１０】データストローブ信号ＤＱＳを用いたライト動作を説明するためのタイミング図であり、メモリバンクＢａｎｋ０を指定した通常のライトアクセスを示している。
【図１１】本発明の第２の実施形態による半導体装置１０ｂの構成を示すブロック図である。
【図１２】半導体装置１０ｂの動作を説明するためのタイミング図であり、バースト長が２ビットである場合のリード動作を示している。
【図１３】本発明の第３の実施形態による半導体装置１０ｃの構成を示すブロック図である。
【図１４】半導体装置１０ｃの動作を説明するためのタイミング図であり、リード動作時におけるバンクインターリーブを示している。
【図１５】本発明の第４の実施形態による半導体装置１０ｄの構成を示すブロック図である。
【図１６】半導体装置１０ｄの動作を説明するためのタイミング図であり、リード動作時におけるバンクインターリーブを示している。
【図１７】（ａ）はグローバルＩ／Ｏ配線ＧＩＯのレイアウトを示す平面図であり、（ｂ）はグローバルＩ／Ｏ配線ＧＩＯＡ，ＧＩＯＢのレイアウトを示す平面図である。
【図１８】半導体装置１０ｄの動作を説明するためのタイミング図であり、リード動作とライト動作が混在したバンクインターリーブを示している。
【図１９】本発明の第５の実施形態による情報処理システム９１の構成を示すブロック図である。
【図２０】本発明の第６の実施形態による情報処理システム９２の構成を示すブロック図である。
【図２１】本発明の第７の実施形態による情報処理システム９３の構成を示す断面図である。
【発明を実施するための形態】
【００１５】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１６】
図１は、本発明の第１の実施形態による半導体装置１０ａの構成を示すブロック図である。
【００１７】
本実施形態による半導体装置１０ａはＤＲＡＭであり、１個の半導体チップに集積されている。図１に示すように、本実施形態による半導体装置１０ａは、外部端子としてクロック端子１１、コマンド端子１２、アドレス端子１３、バンクアドレス端子１４及びデータ端子１５を有している。その他にも電源端子やキャリブレーション端子なども備えられているが、これらについては本発明の要旨に直接関係しないことから説明を省略する。本実施形態においてはデータ端子１５の数が６４個であり、したがって一度に６４ビットのデータが入出力される。
【００１８】
クロック端子１１は、半導体装置１０ａの外部から外部クロック信号ＣＬＫが供給される端子である。クロック端子１１に入力された外部クロック信号ＣＬＫは、クロック入力回路２１を介してクロック生成回路２２に供給される。クロック生成回路２２は、外部クロック信号ＣＬＫに基づいて内部クロック信号ＣＬＫＩを生成する回路である。内部クロック信号ＣＬＫＩは、後述するロウ制御回路３１、カラム制御回路３２、モードレジスタ３３などの各種回路ブロックに供給され、当該半導体装置１０ａの動作タイミングを規定するタイミング信号として用いられる。
【００１９】
コマンド端子１２は、半導体装置１０ａの外部から外部コマンド信号ＣＭＤが供給される端子である。外部コマンド信号ＣＭＤは、ロウアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥ及びチップセレクト信号ＣＳからなり、これら信号の組み合わせによってコマンドの種類が表現される。コマンド端子１２に入力された外部コマンド信号ＣＭＤは、コマンド入力回路２３を介してコマンドデコーダ２４に供給される。コマンドデコーダ２４は、外部コマンド信号ＣＭＤの組み合わせに基づいて内部コマンド信号ＣＭＤＩを生成する回路である。内部コマンド信号ＣＭＤＩは、後述するロウ制御回路３１、カラム制御回路３２、モードレジスタ３３などに供給される。
【００２０】
アドレス端子１３及びバンクアドレス端子１４は、半導体装置１０ａの外部からそれぞれアドレス信号ＡＤＤ及びバンクアドレス信号ＢＡが供給される端子である。これら端子１３，１４に入力されたアドレス信号ＡＤＤ及びバンクアドレス信号ＢＡは、アドレス入力回路２５を介してアドレスラッチ回路２６に供給される。アドレスラッチ回路２６に保持されたアドレス信号ＡＤＤ及びバンクアドレス信号ＢＡは、内部コマンド信号ＣＭＤＩに基づいて、ロウ制御回路３１、カラム制御回路３２又はモードレジスタ３３に供給される。
【００２１】
具体的には、内部コマンド信号ＣＭＤＩがロウアクセスを示している場合、アドレスラッチ回路２６に保持されたアドレス信号ＡＤＤ及びバンクアドレス信号ＢＡは、ロウ制御回路３１に供給される。ロウ制御回路３１は、バンクアドレス信号ＢＡが示すメモリバンクを選択するとともに、選択されたメモリバンクに対応するロウデコーダ４１にアドレス信号ＡＤＤを供給する役割を果たす。ロウデコーダ４１に供給されるアドレス信号ＡＤＤをロウアドレスと呼ぶことがある。ロウデコーダ４１は、アドレス信号ＡＤＤ（ロウアドレス）に基づいてメモリバンク内のワード線ＷＬを選択する。尚、内部コマンド信号ＣＭＤＩがロウアクセスを示すのは、外部コマンド信号ＣＭＤがアクティブコマンドである場合が該当する。
【００２２】
また、内部コマンド信号ＣＭＤＩがカラムアクセスを示している場合、アドレスラッチ回路２６に保持されたアドレス信号ＡＤＤ及びバンクアドレス信号ＢＡは、カラム制御回路３２に供給される。カラム制御回路３２は、バンクアドレス信号ＢＡが示すメモリバンクを選択するとともに、選択されたメモリバンクに対応するカラムデコーダ４２にアドレス信号ＡＤＤを供給する役割を果たす。カラムデコーダ４２に供給されるアドレス信号ＡＤＤをカラムアドレスと呼ぶことがある。カラムデコーダ４２は、アドレス信号ＡＤＤ（カラムアドレス）に基づいてメモリバンク内のビット線ＢＬを選択する。尚、内部コマンド信号ＣＭＤＩがカラムアクセスを示すのは、外部コマンド信号ＣＭＤがリードコマンド又はライトコマンドである場合が該当する。
【００２３】
外部コマンド信号ＣＭＤがリードコマンドである場合、カラム制御回路３２は、バンクアドレス信号ＢＡに基づいてリード信号ＲＤ０〜ＲＤ３のいずれか及びイネーブル信号ＤＡＥ０〜ＤＡＥ３のいずれかを活性化させる。また、外部コマンド信号ＣＭＤがライトコマンドである場合、カラム制御回路３２は、バンクアドレス信号ＢＡに基づいてライト信号ＷＲ０〜ＷＲ３のいずれか及びイネーブル信号ＷＡＥ０〜ＷＡＥ３のいずれかを活性化させる。
【００２４】
したがって、アクティブコマンド及びリードコマンドをこの順に発行するとともに、これらに同期してロウアドレス及びカラムアドレスを入力すれば、これらアドレスによって指定されるメモリセルＭＣからデータを読み出すことができる。また、アクティブコマンド及びライトコマンドをこの順に発行するとともに、これらに同期してロウアドレス及びカラムアドレスを入力すれば、これらアドレスによって指定されるメモリセルＭＣにデータを書き込むことができる。
【００２５】
また、内部コマンド信号ＣＭＤＩがモードレジスタセットを示している場合、アドレスラッチ回路２６に保持されたアドレス信号ＡＤＤ（モード信号）は、モードレジスタ３３に供給される。モードレジスタ３３は、当該半導体装置１０ａの動作モードを示す各種モード信号が設定される回路である。内部コマンド信号ＣＭＤＩがモードレジスタセットを示している場合、バンクアドレス信号ＢＡはモードレジスタ３３を構成する複数のレジスタの選択に用いられる。
【００２６】
図１に示すように、本実施形態による半導体装置１０ａは、４つのメモリバンクＢａｎｋ０〜Ｂａｎｋ３を有している。メモリバンクとは個別にコマンドを実行可能な単位であり、したがって、メモリバンク間においては非排他的なアクセスを行うことができる。但し、本発明においてメモリバンクの数については特に限定されず、例えば８つであっても構わない。
【００２７】
各メモリバンクＢａｎｋ０〜Ｂａｎｋ３には、ロウデコーダ４１及びカラムデコーダ４２がそれぞれ設けられている。各メモリバンクＢａｎｋ０〜Ｂａｎｋ３は、複数のワード線ＷＬ及び複数のビット線ＢＬを有しており、これらの交点にメモリセルＭＣが配置されている。上述したように、ロウデコーダ４１を用いてワード線ＷＬを選択し、カラムデコーダ４２を用いてビット線ＢＬを選択すれば、これらの交点に配置されたメモリセルＭＣにアクセスすることができる。カラムデコーダ４２の動作タイミングは、リード動作時においては対応するリード信号ＲＤ０〜ＲＤ３によって制御され、ライト動作時においては対応するライト信号ＷＲ０〜ＷＲ３によって制御される。
【００２８】
リード動作時において対応するリード信号ＲＤ０〜ＲＤ３が活性化すると、ロウアクセスによってメモリバンクから読み出されたリードデータのうち、カラムアドレスによって選択されるリードデータがデータアンプＤＡＭＰに供給される。データアンプＤＡＭＰは、対応するイネーブル信号ＤＡＥ０〜ＤＡＥ３によって活性化され、選択されたリードデータをさらに増幅する役割を果たす。データアンプＤＡＭＰによって増幅されたリードデータは、対応するローカルＩ／Ｏ配線ＬＩＯ０〜ＬＩＯ３に転送される。
【００２９】
特に限定されるものではないが、本実施形態では、１回のロウアクセスによって選択されるメモリセルＭＣの数が２Ｋバイトであり、このうち、カラムアクセスによって１２８個のメモリセルＭＣが選択される。つまり、ロウデコーダ４１によってワード線ＷＬが選択されると、２Ｋバイト個のメモリセルＭＣが図示しないセンスアンプに接続され、読み出されたリードデータがセンスアンプによって増幅されるとともに、カラムデコーダ４２によって２Ｋバイトのリードデータの中から１２８ビットのリードデータが選択され、対応するローカルＩ／Ｏ配線ＬＩＯ０〜ＬＩＯ３に転送されることになる。
【００３０】
ローカルＩ／Ｏ配線ＬＩＯ０〜ＬＩＯ３に転送された１２８ビットのリードデータは、対応するスイッチ回路５０〜５３を介してグローバルＩ／Ｏ配線ＧＩＯに転送される。スイッチ回路５０〜５３は、カラム制御回路３２から供給されるスイッチ制御信号ＳＷ０〜ＳＷ３によってそれぞれ制御される。
【００３１】
図１に示すように、グローバルＩ／Ｏ配線ＧＩＯは、４つのメモリバンクＢａｎｋ０〜Ｂａｎｋ３に対して共通に割り当てられた信号線である。グローバルＩ／Ｏ配線ＧＩＯのデータ幅も１２８ビットである。グローバルＩ／Ｏ配線ＧＩＯに転送された１２８ビットのリードデータは、ＦＩＦＯ回路６０によって６４ビットずつ２回に分けてグローバルＩ／Ｏ配線ＲＧＩＯに転送される。グローバルＩ／Ｏ配線ＲＧＩＯには、２つのスイッチ回路６１，６２が並列に接続されており、それぞれスイッチ制御信号φ０Ｒ，φ１Ｒによって制御される。スイッチ制御信号φ０Ｒ，φ１Ｒは、リード動作時においてカラム制御回路３２から供給される信号である。これにより、１２８ビットのリードデータが６４ビット×２にシリアル変換され、出力回路６３に供給される。
【００３２】
出力回路６３は、リード動作時においてカラム制御回路３２から供給されるイネーブル信号ＯＥに基づいて活性化され、これにより、データ端子１５から６４ビットのリードデータが２回出力される。リード動作時における詳細な動作タイミングについては追って説明する。
【００３３】
一方、ライト動作時においては、６４個のデータ端子１５に外部から６４ビットのライトデータが２回入力される。これら６４ビットのライトデータは、入力回路７０を介してスイッチ回路７１〜７３に供給される。入力回路７０は、ライト動作時においてカラム制御回路３２から供給されるイネーブル信号ＩＥに基づいて活性化される。
【００３４】
図１に示すように、スイッチ回路７１，７３は並列接続され、スイッチ回路７１，７２は直列接続されている。スイッチ回路７１はスイッチ制御信号φ０Ｗによって制御され、スイッチ回路７２，７３はスイッチ制御信号φ１Ｗによって制御される。スイッチ制御信号φ０Ｗ，φ１Ｗは、ライト動作時においてカラム制御回路３２から供給される信号である。これにより、６４ビット×２のライトデータが１２８ビットにパラレル変換され、グローバルＩ／Ｏ配線ＷＧＩＯに供給される。グローバルＩ／Ｏ配線ＷＧＩＯに供給された１２８ビットのライトデータは、スイッチ回路７４を介してグローバルＩ／Ｏ配線ＧＩＯに転送される。スイッチ回路７４は、ライト動作時においてカラム制御回路３２から供給されるスイッチ制御信号ＷＳＷによって制御される。
【００３５】
グローバルＩ／Ｏ配線ＧＩＯに転送された１２８ビットのライトデータは、対応するスイッチ回路５０〜５３を介してローカルＩ／Ｏ配線ＬＩＯ０〜ＬＩＯ３のいずれかに転送される。ローカルＩ／Ｏ配線ＬＩＯ０〜ＬＩＯ３のいずれかに転送された１２８ビットのライトデータは、対応するイネーブル信号ＷＡＥ０〜ＷＡＥ３によって活性化されるライトアンプＷＡＭＰにより増幅される。ライトアンプＷＡＭＰによって増幅されたライトデータは、対応するライト信号ＷＲ０〜ＷＲ３が活性化すると、選択されたメモリセルＭＣに書き込まれる。ライト動作時における詳細な動作タイミングについても追って説明する。
【００３６】
図２は、カラム制御回路３２に含まれる制御信号生成回路１００の回路図である。
【００３７】
制御信号生成回路１００は、リードコマンドの発行時にカラム制御回路３２内で生成される内部リードコマンドＲｅａｄ０に応答して、リード信号ＲＤ０〜ＲＤ３、イネーブル信号ＤＡＥ０〜ＤＡＥ３及びスイッチ制御信号ＳＷ０〜ＳＷ３を生成する回路である。図２に示すように、制御信号生成回路１００は、内部リードコマンドＲｅａｄ０が供給されるディレイ回路１１１，１１２と、ＯＲゲート回路１１３とを備えている。ディレイ回路１１１，１１２は直列接続されている。ＯＲゲート回路１１３は、内部リードコマンドＲｅａｄ０及びディレイ回路１１１，１１２の出力信号を受ける３入力のゲート回路であり、動作波形図である図４に示すように、内部リードコマンドＲｅａｄ０のパルス幅を拡大してリード信号ＲＤを生成する役割を果たす。リード信号ＲＤはバンクセレクタ１３０に供給される。
【００３８】
さらに、制御信号生成回路１００は、ディレイ回路１２１、インバータ１２２及びＡＮＤゲート回路１２３からなるワンショットパルス生成回路と、その出力信号を遅延させるディレイ回路１２４，１２５を備えている。ディレイ回路１２４，１２５は直列接続されており、ディレイ回路１２４の出力信号はイネーブル信号ＤＡＥとして用いられ、ディレイ回路１２５の出力信号はスイッチ制御信号ＳＷとして用いられる。したがって、図４に示すように、内部リードコマンドＲｅａｄ０が活性化すると、ワンショットパルスからなるイネーブル信号ＤＡＥ及びスイッチ制御信号ＳＷがこの順に活性化することになる。イネーブル信号ＤＡＥ及びスイッチ制御信号ＳＷは、バンクセレクタ１３０に供給される。
【００３９】
バンクセレクタ１３０は、リード信号ＲＤ、イネーブル信号ＤＡＥ及びスイッチ制御信号ＳＷを受け、バンクアドレス信号ＢＡに基づいて、リード信号ＲＤ０〜ＲＤ３のいずれか、イネーブル信号ＤＡＥ０〜ＤＡＥ３のいずれか及びスイッチ制御信号ＳＷ０〜ＳＷ３のいずれかを活性化させる。例えば、バンクアドレス信号ＢＡがメモリバンクＢａｎｋ０を指定いている場合には、リード信号ＲＤ、イネーブル信号ＤＡＥ及びスイッチ制御信号ＳＷに基づいて、リード信号ＲＤ０、イネーブル信号ＤＡＥ０及びスイッチ制御信号ＳＷ０を活性化させる。
【００４０】
図示しないが、ライト動作時に必要なライト信号ＷＲ０〜ＷＲ３及びイネーブル信号ＷＡＥ０〜ＷＡＥ３についても、図２に示す制御信号生成回路１００と同様の回路によって生成される。
【００４１】
図３は、カラム制御回路３２に含まれる制御信号生成回路２００の回路図である。
【００４２】
制御信号生成回路２００は、内部リードコマンドＲｅａｄ０に応答して、スイッチ制御信号φ０Ｒ，φ１Ｒを生成する回路である。図３に示すように、制御信号生成回路２００は、内部リードコマンドＲｅａｄ０に応答して出力起動信号ＤｏｕｔＥを生成するレイテンシカウンタ２１０と、出力起動信号ＤｏｕｔＥを受けてイネーブル信号Ｅ１〜Ｅ４を生成するラッチ回路２１１〜２１４を備えている。タイミング図である図４に示すように、レイテンシカウンタ２１０は、内部リードコマンドＲｅａｄ０が活性化した後、モードレジスタ３３に設定されたリードレイテンシＲＬが経過したタイミングで出力起動信号ＤｏｕｔＥを活性化させる。
【００４３】
出力起動信号ＤｏｕｔＥを受けるラッチ回路２１１〜２１４は、図３に示すように縦続接続されており、内部クロック信号ＣＬＫＩに同期してシフト動作を行う。このため、出力起動信号ＤｏｕｔＥが活性化されると、内部クロック信号ＣＬＫＩに同期してイネーブル信号Ｅ１〜Ｅ４がこの順に活性化される。イネーブル信号Ｅ１〜Ｅ４は、それぞれＡＮＤゲート回路２２１〜２２４の一方の入力ノードに供給される。ＡＮＤゲート回路２２１〜２２４の他方の入力ノードには、選択信号ＢＬ１Ｅ〜ＢＬ４Ｅがそれぞれ供給される。選択信号ＢＬ１Ｅ〜ＢＬ４Ｅは、モードレジスタ３３に設定されているバースト長の値及びバンクインターリーブの有無に基づき、図５（ａ）に示す論理レベルに設定される。
【００４４】
バンクインターリーブとは、異なるメモリバンクに対してリードコマンド又はライトコマンドが連続投入された場合に行われるアクセス動作を指し、本実施形態では１クロックサイクル間隔でリードコマンド又はライトコマンドが連続投入された場合が該当する。図５（ａ）に示すように、バースト長が２ビット（＝ＢＬ２）であれば選択信号ＢＬ１Ｅのみがハイレベルとなり、バースト長が４ビット（＝ＢＬ４）であれば選択信号ＢＬ１Ｅ，ＢＬ３Ｅがハイレベルとなり、バースト長が４ビット（＝ＢＬ４）でバンクインターリーブを行う場合には選択信号ＢＬ１Ｅ〜ＢＬ４Ｅが全てハイレベルとなる。尚、モードレジスタ３３の設定を変更することによって、選択信号ＢＬ１Ｅ〜ＢＬ４Ｅの論理レベルを図５（ｂ）に示す値に設定しても構わない。この場合、一般的なＤＲＡＭと同様の動作が行われる。このような動作モードは、外部クロック信号ＣＬＫの周波数が十分に低い場合に有効である。
【００４５】
図３に示すように、ＡＮＤゲート回路２２１〜２２４の出力信号はＯＲゲート回路２３０に入力される。ＯＲゲート回路２３０の出力信号及び内部クロック信号ＣＬＫＩは、ＡＮＤゲート回路２３１に入力され、タイミング信号Ｅ０として出力される。図４には、バースト長が４ビット（＝ＢＬ４）であってバンクインターリーブを行わない例が示されており、したがって、選択信号ＢＬ１Ｅ，ＢＬ３Ｅに同期してタイミング信号Ｅ０が活性化されている。
【００４６】
タイミング信号Ｅ０は、ディレイ回路２４１、インバータ２４２及びＡＮＤゲート回路２４３からなるワンショットパルス生成回路に供給されるとともに、インバータ２３２によって反転された後、ディレイ回路２５１、インバータ２５２及びＡＮＤゲート回路２５３からなるワンショットパルス生成回路に供給される。これにより、タイミング信号Ｅ０の立ち上がりエッジに同期してスイッチ制御信号φ０Ｒが活性化し、タイミング信号Ｅ０の立ち下がりエッジに同期してスイッチ制御信号φ１Ｒが活性化することになる。図４に示す例では、スイッチ制御信号φ０Ｒ，φ１Ｒはいずれも２回活性化しており、その間隔は２クロックサイクルである。また、スイッチ制御信号φ０Ｒが活性化するタイミングとスイッチ制御信号φ１Ｒが活性化するタイミングとの間隔は０．５クロックサイクルである。
【００４７】
図示しないが、ライト動作時に必要なスイッチ制御信号φ０Ｗ，φ１Ｗ，ＷＳＷについても、図３に示す制御信号生成回路２００と同様の回路によって生成される。
【００４８】
次に、本実施形態による半導体装置１０ａの動作について説明する。
【００４９】
図６は、本実施形態による半導体装置１０ａの動作を説明するためのタイミング図であり、リード動作時におけるバンクインターリーブを示している。バースト長は４ビットである。上述の通り、本実施形態ではデータ端子１５の数は６４個であることから、１回のリードコマンドＲｅａｄに応答してメモリバンクから読み出されるリードデータは２５６ビット（＝６４×４）である。尚、図６において、メモリバンクＢａｎｋ０、Ｂａｎｋ１のそれぞれは、予め外部から供給されたアクティブコマンドに応じて所定のワード線ＷＬが選択された状態、即ち、バンクが活性化された状態、となっているものとする。以降、図７〜１０，１２，１４，１６，１８においても、同様にリードコマンドＲｅａｄが供給されるメモリバンクは、予め活性化された状態となっているものとする。
【００５０】
図６に示す例では、時刻ｔ１０にメモリバンクＢａｎｋ０を指定したリードコマンドＲｅａｄが発行され、その１クロックサイクル後の時刻ｔ１１にメモリバンクＢａｎｋ１を指定したリードコマンドＲｅａｄが発行されている。図６に示すように、時刻ｔ１０のリードコマンドＲｅａｄに応答して、２クロックサイクル間隔でリード信号ＲＤ０及びイネーブル信号ＤＡＥ０が２回活性化する。これらの信号が２回活性化しているのは、バースト長が４ビットに設定されているためである。後述するように、バースト長が２ビットに設定されている場合には、これらの信号はそれぞれ１回しか活性化しない。また、図示しないが、バースト長が８ビットに設定されている場合には、これらの信号はそれぞれ４回活性化する
【００５１】
リード信号ＲＤ０及びイネーブル信号ＤＡＥ０の１回目の活性化は、バースト出力する前半２ビットのリードデータを読み出すための動作であり、リード信号ＲＤ０及びイネーブル信号ＤＡＥ０の２回目の活性化は、バースト出力する後半２ビットのリードデータを読み出すための動作である。
【００５２】
イネーブル信号ＤＡＥ０が活性化すると、データアンプＤＡＭＰによって増幅されたリードデータがローカルＩ／Ｏ配線ＬＩＯ０に転送される。上述の通り、ローカルＩ／Ｏ配線ＬＩＯ０のデータ幅は１２８ビットである。したがって、１回のリードコマンドＲｅａｄに応答してメモリバンクから読み出すべき２５６ビットのリードデータは、１２８ビットずつ２回に分けてローカルＩ／Ｏ配線ＬＩＯ０に出力されることになる。ローカルＩ／Ｏ配線ＬＩＯ０に出力されたリードデータは、スイッチ制御信号ＳＷ０に同期して２回に分けてグローバルＩ／Ｏ配線ＧＩＯに転送される。
【００５３】
かかる動作は、１クロックサイクルずれてメモリバンクＢａｎｋ１においても実行される。したがって、グローバルＩ／Ｏ配線ＧＩＯ上には、メモリバンクＢａｎｋ０から読み出された１２８ビットのリードデータとメモリバンクＢａｎｋ１から読み出された１２８ビットのリードデータが１クロックサイクル間隔で交互に現れることになる。グローバルＩ／Ｏ配線ＧＩＯに転送されたリードデータは、ＦＩＦＯ回路６０を介してグローバルＩ／Ｏ配線ＲＧＩＯに転送される。
【００５４】
上述の通り、本例ではバースト長を４ビットとしたバンクインターリーブが行われるため、図５に示すように選択信号ＢＬ１Ｅ〜ＢＬ４Ｅはいずれもハイレベルである。このため、スイッチ制御信号φ０Ｒは１クロックサイクル間隔で４回活性化し、スイッチ制御信号φ１Ｒはスイッチ制御信号φ０Ｒから０．５クロックサイクル遅れて４回活性化する。
【００５５】
スイッチ制御信号φ０Ｒ，φ１Ｒの１回目の活性化は、メモリバンクＢａｎｋ０から１回目に読み出された１２８ビットのリードデータを出力するタイミングを規定する。また、スイッチ制御信号φ０Ｒ，φ１Ｒの２回目の活性化は、メモリバンクＢａｎｋ１から１回目に読み出された１２８ビットのリードデータを出力するタイミングを規定する。さらに、スイッチ制御信号φ０Ｒ，φ１Ｒの３回目の活性化は、メモリバンクＢａｎｋ０から２回目に読み出された１２８ビットのリードデータを出力するタイミングを規定する。そして、スイッチ制御信号φ０Ｒ，φ１Ｒの４回目の活性化は、メモリバンクＢａｎｋ１から２回目に読み出された１２８ビットのリードデータを出力するタイミングを規定する。
【００５６】
これにより、時刻ｔ１２から時刻ｔ１６までの４クロックサイクルの期間において、リードデータＤＱのバースト出力がデータ端子１５から０．５クロックサイクルで途切れることなく実行される。図６に示すように、見かけ上のバースト長は８ビットであるが、リードデータＤ１，Ｄ２，Ｄ５，Ｄ６はメモリバンクＢａｎｋ０から読み出されたリードデータであり、リードデータＤ３，Ｄ４，Ｄ７，Ｄ８はメモリバンクＢａｎｋ１から読み出されたリードデータである。リードデータＤ１，Ｄ２，Ｄ５，Ｄ６は時刻ｔ１２〜ｔ１３の出力期間及び時刻ｔ１４〜ｔ１５の出力期間に出力され、リードデータＤ３，Ｄ４，Ｄ７，Ｄ８は時刻ｔ１３〜ｔ１４の出力期間及び時刻ｔ１５〜ｔ１６の出力期間に出力される。メモリバンクＢａｎｋ０に関しては、リードデータＤ３，Ｄ４が出力される時刻ｔ１３〜ｔ１４の期間は出力休止期間である。また、メモリバンクＢａｎｋ１に関しては、リードデータＤ５，Ｄ６が出力される時刻ｔ１４〜ｔ１５の期間は出力休止期間である。
【００５７】
このように、本実施形態においてはバンクインターリーブを行うことにより、指定されたバースト長の２倍の長さでリードデータＤＱを途切れることなくバースト出力することができる。これにより、データバスの利用効率を高めることが可能となる。しかも、１回のリードコマンドＲｅａｄに応答して読み出すべき２５６ビットのリードデータをメモリバンクから２回に分けて読み出していることから、１回の読み出し動作で読み出すべきリードデータのビット数が１／２に低減される。これにより、一度に活性化するセンスアンプ数も半分となることから、ピーク電流や電源ノイズを抑制することが可能となる。さらに、１回のリードコマンドＲｅａｄに応答した２回の読み出し動作を２クロックサイクル間隔で行っていることから、１回の読み出し動作に必要な時間を十分に確保することが可能となる。これらの特徴により、本実施形態においては、データ端子１５の数が多い場合や、外部クロック信号ＣＬＫの周波数が高い場合であっても、ピーク電流や電源ノイズを抑制しつつバースト動作を行うことが可能となる。
【００５８】
図７は、本実施形態による半導体装置１０ａの動作を説明するためのタイミング図であり、ライト動作時におけるバンクインターリーブを示している。バースト長は４ビットである。
【００５９】
図７に示す例では、時刻ｔ２０にメモリバンクＢａｎｋ０を指定したライトコマンドＷｒｉｔｅが発行され、その１クロックサイクル後の時刻ｔ２１にメモリバンクＢａｎｋ１を指定したライトコマンドＷｒｉｔｅが発行されている。そして、時刻ｔ２１から時刻ｔ２５までの４クロックサイクルの期間において、６４個のデータ端子１５から０．５クロックサイクルでライトデータＤＱのバースト入力が途切れることなく実行される。図７に示すように、見かけ上のバースト長は８ビットであるが、ライトデータＤ１，Ｄ２，Ｄ５，Ｄ６はメモリバンクＢａｎｋ０に書き込むべきライトデータであり、ライトデータＤ３，Ｄ４，Ｄ７，Ｄ８はメモリバンクＢａｎｋ１書き込むべきライトデータである。ライトデータＤ１，Ｄ２，Ｄ５，Ｄ６は時刻ｔ２１〜ｔ２２の入力期間及び時刻ｔ２３〜ｔ２４の入力期間に入力され、ライトデータＤ３，Ｄ４，Ｄ７，Ｄ８は時刻ｔ２２〜ｔ２３の出力期間及び時刻ｔ２４〜ｔ２５の入力期間に入力される。メモリバンクＢａｎｋ０に関しては、ライトデータＤ３，Ｄ４が入力される時刻ｔ２２〜ｔ２３の期間は入力休止期間である。また、メモリバンクＢａｎｋ１に関しては、ライトデータＤ５，Ｄ６が入力される時刻ｔ２３〜ｔ２４の期間は入力休止期間である。
【００６０】
本例ではバースト長を４ビットとしたバンクインターリーブが行われるため、スイッチ制御信号φ０Ｗは１クロックサイクル間隔で４回活性化し、スイッチ制御信号φ１Ｗはスイッチ制御信号φ０Ｗから０．５クロックサイクル遅れて４回活性化する。
【００６１】
スイッチ制御信号φ０Ｗ，φ１Ｗの１回目の活性化は、メモリバンクＢａｎｋ０に１回目に書き込むべき１２８ビットのライトデータを取り込むタイミングを規定する。また、スイッチ制御信号φ０Ｗ，φ１Ｗの２回目の活性化は、メモリバンクＢａｎｋ１に１回目に書き込むべき１２８ビットのライトデータを取り込むタイミングを規定する。さらに、スイッチ制御信号φ０Ｗ，φ１Ｗの３回目の活性化は、メモリバンクＢａｎｋ０に２回目に書き込むべき１２８ビットのライトデータを取り込むタイミングを規定する。そして、スイッチ制御信号φ０Ｗ，φ１Ｗの４回目の活性化は、メモリバンクＢａｎｋ１に２回目に書き込むべき１２８ビットのライトデータを取り込むタイミングを規定する。
【００６２】
これにより、グローバルＩ／Ｏ配線ＷＧＩＯ上には、メモリバンクＢａｎｋ０に書き込むべき１２８ビットのライトデータとメモリバンクＢａｎｋ１に書き込むべき１２８ビットのライトデータが１クロックサイクル間隔で交互に現れることになる。グローバルＩ／Ｏ配線ＷＧＩＯに転送されたライトデータは、スイッチ回路７４を介してグローバルＩ／Ｏ配線ＧＩＯに転送される。
【００６３】
グローバルＩ／Ｏ配線ＧＩＯに転送されたライトデータは、スイッチ制御信号ＳＷ０に同期してローカルＩ／Ｏ配線ＬＩＯ０に転送されるとともに、スイッチ制御信号ＳＷ１に同期してローカルＩ／Ｏ配線ＬＩＯ１に転送される。ローカルＩ／Ｏ配線ＬＩＯ０に転送された１２８ビットのライトデータは、ライト信号ＷＲ０及びイネーブル信号ＷＡＥ０に応答して、メモリバンクＢａｎｋ０内の選択されたメモリセルＭＣに書き込まれる。また、ローカルＩ／Ｏ配線ＬＩＯ１に転送された１２８ビットのライトデータは、ライト信号ＷＲ１及びイネーブル信号ＷＡＥ１に応答して、メモリバンクＢａｎｋ１内の選択されたメモリセルＭＣに書き込まれる。
【００６４】
リード動作時と同様、ライト動作時においても１回のライトコマンドＷｒｉｔｅに応答して、２クロックサイクル間隔でライト信号ＷＲ０，ＷＲ１及びイネーブル信号ＷＡＥ０，ＷＡＥ１が２回活性化する。これにより、各メモリバンクＢａｎｋ０，Ｂａｎｋ１に対するライト動作は、２クロックサイクル間隔で２回に分けて実行される。これにより、ライト動作においても、リード動作時と同様の動作を実現することが可能となる。
【００６５】
このように、本実施形態による半導体装置１０ａは、バンクインターリーブを行うことによってリーデータの出力及びライトデータの入力を途切れることなく実行することができる。但し、バンクインターリーブは異なるメモリバンク間において可能であり、同じメモリバンクを指定したバンクインターリーブは禁止される。
【００６６】
上述したように、本実施形態による半導体装置１０ａはバンクインターリーブを行うことによりデータバスを効率よく利用することができるが、本発明においてバンクインターリーブを行うことは必須でない。
【００６７】
図８は、本実施形態による半導体装置１０ａの動作を説明するためのタイミング図であり、メモリバンクＢａｎｋ０を指定した通常のリードアクセスを示している。バースト長は４ビットである。
【００６８】
図８に示す例では、時刻ｔ３０にメモリバンクＢａｎｋ０を指定したリードコマンドＲｅａｄが発行されている。当該リードコマンドＲｅａｄに対してバンクインターリーブが可能な別のコマンドは発行されていない。リードコマンドＲｅａｄに応答した動作は、図６に示したメモリバンクＢａｎｋ０に対するリード動作と同じである。
【００６９】
本例では、バースト出力すべき４ビットのリードデータＤ１〜Ｄ４が２回に分けて間欠的に出力される。１回目に出力される２ビットのリードデータセットＤ１，Ｄ２は、時刻ｔ３１〜ｔ３２の出力期間に出力され、２回目に出力される２ビットのリードデータセットＤ３，Ｄ４は、時刻ｔ３３〜ｔ３４の出力期間に出力される。時刻ｔ３２〜ｔ３３の期間は出力休止期間であり、本例ではデータ端子１５を介したデータの入出力は行われない。このように、本実施形態では単独のリード動作も可能である。このような単独のリード動作は、バンクインターリーブができないケース、つまり同じメモリバンクにして連続アクセスする必要があるケースにおいて行われる。
【００７０】
尚、図６〜図８を用いて説明したリード動作及びライト動作においては、いわゆるデータストローブ信号を用いていないが、データストローブ信号を用いてリード動作及びライト動作を行うことも可能である。
【００７１】
図９は、データストローブ信号ＤＱＳを用いたリード動作を説明するためのタイミング図であり、リード動作時におけるバンクインターリーブを示している。図９に示す動作は、リードデータＤ１〜Ｄ８に同期してデータストローブ信号ＤＱＳがクロッキングされる他は、図６に示した動作と同一である。データストローブ信号ＤＱＳを用いてリード動作を行えば、コントロールデバイス側におけるリードデータのラッチタイミングの制御が容易となる。
【００７２】
図１０は、データストローブ信号ＤＱＳを用いたライト動作を説明するためのタイミング図であり、メモリバンクＢａｎｋ０を指定した通常のライトアクセスを示している。バースト長は４ビットである。
【００７３】
図１０に示す例では、時刻ｔ５０にメモリバンクＢａｎｋ０を指定したライトコマンドＷｒｉｔｅが発行されている。当該ライトコマンドＷｒｉｔｅに対してバンクインターリーブが可能な別のコマンドは発行されていない。ライトコマンドＷｒｉｔｅに応答した動作は、図７に示したメモリバンクＢａｎｋ０に対するライト動作と同じである。
【００７４】
本例では、バースト入力すべき４ビットのライトデータＤ１〜Ｄ４が２回に分けて間欠的に入力される。１回目に入力される２ビットのライトデータセットＤ１，Ｄ２は、時刻ｔ５１〜ｔ５２の入力期間に入力され、２回目に入力される２ビットのライトデータセットＤ３，Ｄ４は、時刻ｔ５３〜ｔ５４の入力期間に入力される。時刻ｔ５２〜ｔ５３の期間は入力休止期間であり、本例ではデータ端子１５を介したデータの入出力は行われない。また、本例ではライトデータＤ１〜Ｄ４に同期してデータストローブ信号ＤＱＳがクロッキングされる。データストローブ信号ＤＱＳを用いてライト動作を行えば、半導体装置１０ａ側におけるライトデータのラッチタイミングの制御が容易となる。このように、本実施形態では単独のライト動作も可能である。
【００７５】
図１１は、本発明の第２の実施形態による半導体装置１０ｂの構成を示すブロック図である。
【００７６】
本実施形態による半導体装置１０ｂは、バースト長をダイナミックに切り替え可能である点において、第１の実施形態による半導体装置１０ａと相違する。バースト長の選択は、カラムアクセス時に入力するアドレス信号ＡＤＤの所定ビットを用いて行う。カラムアクセス時に入力すべきアドレス信号ＡＤＤのビット数は、ロウアクセス時に入力すべきアドレス信号ＡＤＤのビット数よりも少ないため、使用されないアドレスビットが存在する。本実施形態ではこのような使用されないアドレスビットを利用してバースト長の選択を行う。
【００７７】
特に限定されるものではないが、本実施形態ではカラムアクセス時に入力するアドレスビットＡ１２を選択信号として用い、その論理レベルがローレベルであればバースト長を４ビットとし、ハイレベルであればバースト長を２ビットとする。したがって、カラムアクセス時においてもアドレスビットＡ１２をカラム制御回路３２に供給する必要がある。その他の構成については第１の実施形態による半導体装置１０ａと同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００７８】
図１２は、本実施形態による半導体装置１０ｂの動作を説明するためのタイミング図であり、バースト長が２ビットである場合のリード動作を示している。
【００７９】
図１２に示す例では、時刻ｔ６０にメモリバンクＢａｎｋ０を指定したリードコマンドＲｅａｄが発行されている。当該リードコマンドＲｅａｄに対してバンクインターリーブが可能な別のコマンドは発行されていない。本例では、バースト長が２ビットに指定されていることから、図６に示したメモリバンクＢａｎｋ０に対するリード動作のうち、メモリバンクＢａｎｋ０に対する１回目の読み出し動作のみが行われる。２回目の読み出し動作は行われない。図１２に示すように、２ビットのリードデータＤ１，Ｄ２は時刻ｔ６１〜ｔ６２の出力期間に出力される。このように、本実施形態ではバースト長をダイナミックに切り替えることが可能であるため、より多彩なアクセスを行うことができる。
【００８０】
図１３は、本発明の第３の実施形態による半導体装置１０ｃの構成を示すブロック図である。
【００８１】
本実施形態による半導体装置１０ｃは、モードレジスタ３３を用いて出力休止期間及び入力休止期間を切り替え可能である点において、第１の実施形態による半導体装置１０ａと相違する。出力休止期間及び入力休止期間の選択は、モードレジスタ３３の設定値であるモード選択信号φＭＯＤＥに基づいて行われる。これにより、第１及び第２の実施形態では出力休止期間及び入力休止期間が１クロックサイクルに固定されていたが、これを２クロックサイクル以上に拡大することが可能となる。その他の構成については第１の実施形態による半導体装置１０ａと同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００８２】
図１４は、本実施形態による半導体装置１０ｃの動作を説明するためのタイミング図であり、リード動作時におけるバンクインターリーブを示している。バースト長は４ビットであり、出力休止期間は２クロックサイクルである。
【００８３】
図１４に示す例では、時刻ｔ７０にメモリバンクＢａｎｋ０を指定したリードコマンドＲｅａｄが発行され、その１クロックサイクル後の時刻ｔ７１にメモリバンクＢａｎｋ１を指定したリードコマンドＲｅａｄが発行され、さらにその１クロックサイクル後の時刻ｔ７２にメモリバンクＢａｎｋ２を指定したリードコマンドＲｅａｄが発行されている。これらリードコマンドＲｅａｄに応答した動作は図６などを用いて説明したとおりであり、重複する説明は省略する。
【００８４】
図１４に示す例では出力休止期間は２クロックサイクルに拡大されているが、各メモリバンクからバースト出力すべき４ビットのリードデータのうち、１回目に出力する２ビットのリードデータセットの出力期間、並びに、２回目に出力する２ビットのリードデータセットの出力期間は１クロックサイクルである。そして、リードコマンドＲｅａｄが１クロックサイクルごとに発行されているため、時刻ｔ７３から時刻ｔ７９までの６クロックサイクルの期間において、リードデータＤ１〜Ｄ１２のバースト出力が途切れることなく実行される。
【００８５】
図１４に示すように、見かけ上のバースト長は１２ビットであるが、リードデータＤ１，Ｄ２，Ｄ７，Ｄ８はメモリバンクＢａｎｋ０から読み出されたリードデータであり、リードデータＤ３，Ｄ４，Ｄ９，Ｄ１０はメモリバンクＢａｎｋ１から読み出されたリードデータであり、リードデータＤ５，Ｄ６，Ｄ１１，Ｄ１２はメモリバンクＢａｎｋ２から読み出されたリードデータである。つまり、３つのメモリバンクＢａｎｋ０〜Ｂａｎｋ２を用いたバンクインターリーブが行われる。
【００８６】
本例においては、リードデータＤ１，Ｄ２，Ｄ７，Ｄ８は時刻ｔ７３〜ｔ７４の出力期間及び時刻ｔ７６〜ｔ７７の出力期間に出力され、リードデータＤ３，Ｄ４，Ｄ９，Ｄ１０は時刻ｔ７４〜ｔ７５の出力期間及び時刻ｔ７７〜ｔ７８の出力期間に出力され、リードデータＤ５，Ｄ６，Ｄ１１，Ｄ１２は時刻ｔ７５〜ｔ７６の出力期間及び時刻ｔ７８〜ｔ７９の出力期間に出力される。メモリバンクＢａｎｋ０に関しては、リードデータＤ３〜Ｄ６が出力される時刻ｔ７４〜ｔ７６の期間が出力休止期間である。また、メモリバンクＢａｎｋ１に関しては、リードデータＤ５〜Ｄ８が出力される時刻ｔ７５〜ｔ７７の期間が出力休止期間である。さらに、メモリバンクＢａｎｋ２に関しては、リードデータＤ７〜Ｄ１０が出力される時刻ｔ７６〜ｔ７８の期間が出力休止期間である。
【００８７】
このように、本実施形態による半導体装置１０ｃは、モードレジスタ３３の設定値によって出力休止期間を変更することができるため、外部クロック信号ＣＬＫの周波数が高い場合であっても、データバスの利用効率を高めることが可能となる。図１４では出力休止期間を２クロックサイクルに設定した場合を例に説明したが、外部クロック信号ＣＬＫの周波数がより高い場合には、出力休止期間を３クロックサイクル又はそれ以上に設定すれば、４つ又はそれ以上のメモリバンクを用いたバンクインターリーブが可能である。図示しないが、本実施形態による半導体装置１０ｃは、入力休止期間を変更することにより、ライト動作においても３以上のメモリバンクを用いたバンクインターリーブが可能である。
【００８８】
図１５は、本発明の第４の実施形態による半導体装置１０ｄの構成を示すブロック図である。
【００８９】
本実施形態による半導体装置１０ｄは、グローバルＩ／Ｏ配線ＧＩＯが２系統設けられている点において、第１の実施形態による半導体装置１０ａと相違する。一方のグローバルＩ／Ｏ配線ＧＩＯＡはスイッチ回路５０Ａ〜５３Ａを介してローカルＩ／Ｏ配線ＬＩＯ０〜ＬＩＯ３に接続され、他方のグローバルＩ／Ｏ配線ＧＩＯＢはスイッチ回路５０Ｂ〜５３Ｂを介してローカルＩ／Ｏ配線ＬＩＯ０〜ＬＩＯ３に接続される。スイッチ回路５０Ａ〜５３Ａはそれぞれスイッチ制御信号ＳＷ０Ａ〜ＳＷ３Ａによって制御され、スイッチ回路５０Ｂ〜５３Ｂはそれぞれスイッチ制御信号ＳＷ０Ｂ〜ＳＷ３Ｂによって制御される。
【００９０】
これら２系統のグローバルＩ／Ｏ配線ＧＩＯＡ，ＧＩＯＢは、マルチプレクサ８０を介してＦＩＦＯ回路６０に接続される。マルチプレクサ８０にはカラム制御回路３２から選択信号ＳＥＬが供給されており、これに基づいてグローバルＩ／Ｏ配線ＧＩＯＡ，ＧＩＯＢのいずれか一方がＦＩＦＯ回路６０に接続される。また、グローバルＩ／Ｏ配線ＷＧＩＯは、スイッチ回路７４Ａを介してグローバルＩ／Ｏ配線ＷＧＩＯＡに接続されるとともに、スイッチ回路７４Ｂを介してグローバルＩ／Ｏ配線ＷＧＩＯＢに接続される。スイッチ回路７４Ａ，７４Ｂはそれぞれスイッチ制御信号ＷＳＷＡ，ＷＳＷＢによって制御される。
【００９１】
その他の構成については第１の実施形態による半導体装置１０ａと同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００９２】
図１６は、本実施形態による半導体装置１０ｄの動作を説明するためのタイミング図であり、リード動作時におけるバンクインターリーブを示している。バースト長は４ビットである。
【００９３】
図１６に示す例では、時刻ｔ８０にメモリバンクＢａｎｋ０を指定したリードコマンドＲｅａｄが発行され、その１クロックサイクル後の時刻ｔ８１にメモリバンクＢａｎｋ１を指定したリードコマンドＲｅａｄが発行されている。これらリードコマンドＲｅａｄに応答した動作は基本的に図６を用いて説明したとおりであるが、本実施形態ではメモリバンクＢａｎｋ０から読み出されたリードデータがスイッチ回路５０Ａを介してグローバルＩ／Ｏ配線ＧＩＯＡに転送され、メモリバンクＢａｎｋ１から読み出されたリードデータがスイッチ回路５１Ｂを介してグローバルＩ／Ｏ配線ＧＩＯＢに転送される。
【００９４】
これらグローバルＩ／Ｏ配線ＧＩＯＡ，ＧＩＯＢに転送されたリードデータは、選択信号ＳＥＬを１クロックサイクルでクロッキングすることにより、マルチプレクサ８０を介してＦＩＦＯ回路６０に交互に転送される。その後の動作は図６を用いて説明したとおりである。
【００９５】
本実施形態では、バンクインターリーブにおけるリードデータの転送をメモリバンク毎に異なるグローバルＩ／Ｏ配線ＧＩＯＡ，ＧＩＯＢを用いて行うことができることから、グローバルＩ／Ｏ配線ＧＩＯＡ，ＧＩＯＢ上におけるリードデータの周波数を第１〜第３の実施形態の１／２に低減することができる。これにより転送マージンを拡大することが可能となる。
【００９６】
尚、本実施形態では２系統のグローバルＩ／Ｏ配線ＧＩＯＡ，ＧＩＯＢを用いていることから、必要となるグローバルＩ／Ｏ配線ＧＩＯＡ，ＧＩＯＢの本数が第１〜第３の実施形態の２倍となる。つまり、第１〜第３の実施形態では１２８本必要であったグローバルＩ／Ｏ配線ＧＩＯが本実施形態では２５６本必要となる。
【００９７】
しかしながら、第１〜第３の実施形態のようにグローバルＩ／Ｏ配線ＧＩＯが１系統しか設けられていない場合、クロストークによるノイズを低減するためには図１７（ａ）に示すように、グローバルＩ／Ｏ配線ＧＩＯを構成する信号線間にシールド配線ＳＬＤを配置する必要があるケースが想定される。シールド配線ＳＬＤとしては主に電源配線が用いられる。
【００９８】
これに対し、本実施形態においては図１７（ｂ）に示すようにグローバルＩ／Ｏ配線ＧＩＯＡを構成する信号線とグローバルＩ／Ｏ配線ＧＩＯＢを構成する信号線を交互にレイアウトすれば、グローバルＩ／Ｏ配線ＧＩＯＡ，ＧＩＯＢの一方が他方に対するシールド配線として機能することから、別途シールド配線を配置する必要が無くなる。このようか効果が得られる理由は、図１６を用いて説明したように、グローバルＩ／Ｏ配線ＧＩＯＡ上のリードデータが変化するタイミングと、グローバルＩ／Ｏ配線ＧＩＯＢ上のリードデータが変化するタイミングが１クロックサイクルずれているため、グローバルＩ／Ｏ配線ＧＩＯＡ，ＧＩＯＢの一方の電位が変化する際には、他方の電位が必ずハイレベル又はローレベルに固定されているからである。したがって、本実施形態による半導体装置１０ｄは、第１〜第３の実施形態による半導体装置１０ａ〜１０ｃと比べてチップ面積が大幅に増大することはない。
【００９９】
尚、図１６においてはリード動作時におけるバンクインターリーブを例に説明したが、ライト動作においても２系統のグローバルＩ／Ｏ配線ＧＩＯＡ，ＧＩＯＢを用いたバンクインターリーブが可能であることは言うまでもない。さらに、本実施形態による半導体装置１０ｄによれば、リード動作とライト動作が混在したバンクインターリーブについても可能である。
【０１００】
図１８は、本実施形態による半導体装置１０ｄの動作を説明するためのタイミング図であり、リード動作とライト動作が混在したバンクインターリーブを示している。バースト長は４ビットである。
【０１０１】
図１８に示す例では、時刻ｔ９０にメモリバンクＢａｎｋ０を指定したリードコマンドＲｅａｄが発行され、時刻ｔ９１にメモリバンクＢａｎｋ１を指定したライトコマンドＷｒｉｔｅが発行されている。リードコマンドＲｅａｄに応答した動作は、図６に示したメモリバンクＢａｎｋ０に対するリード動作と同じであり、ライトコマンドＷｒｉｔｅに応答した動作は、図７に示したメモリバンクＢａｎｋ１に対するライト動作と同じである。
【０１０２】
本例では、データ端子１５を介して入出力されるデータのうち、ライトデータＤ１，Ｄ２，Ｄ５，Ｄ６はメモリバンクＢａｎｋ１に書き込むべきライトデータであり、リードデータＤ３，Ｄ４，Ｄ７，Ｄ８はメモリバンクＢａｎｋ０から読み出されたリードデータである。ライトデータＤ１，Ｄ２，Ｄ５，Ｄ６は時刻ｔ９２〜ｔ９３の入力期間及び時刻ｔ９４〜ｔ９５の入力期間に入力され、リードデータＤ３，Ｄ４，Ｄ７，Ｄ８は時刻ｔ９３〜ｔ９４の出力期間及び時刻ｔ９５〜ｔ９６の出力期間に出力される。メモリバンクＢａｎｋ０に関しては、ライトデータＤ５，Ｄ６が入力される時刻ｔ９４〜ｔ９５の期間は出力休止期間である。また、メモリバンクＢａｎｋ１に関しては、リードデータＤ３，Ｄ４が出力される時刻ｔ９３〜ｔ９４の期間は入力休止期間である。
【０１０３】
図１８に示すように、本実施形態ではメモリバンクＢａｎｋ０から読み出されたリードデータはグローバルＩ／Ｏ配線ＧＩＯＡに転送される一方、メモリバンクＢａｎｋ１に書き込むべきライトデータはグローバルＩ／Ｏ配線ＧＩＯＢに転送される。これにより、リードでーっとライトデータの競合を生じさせることなく、リード動作とライト動作が混在したバンクインターリーブを実現することが可能となる。
【０１０４】
また、図示しないが、本実施形態においても第２の実施形態による半導体装置１０ｂのように特定のアドレスビット（例えばＡ１２）を用いてバースト長のダイナミックな切り替えを行うことも可能であるし、第３の実施形態による半導体装置１０ｃのように出力休止期間又は入力休止期間を可変とすることも可能である。
【０１０５】
図１９は、本発明の第５の実施形態による情報処理システム９１の構成を示すブロック図である。
【０１０６】
図１９に示す情報処理システム９１は、コントロールデバイスとして機能する半導体装置３００と、メモリデバイスとして機能する半導体装置１０によって構成される。半導体装置１０は、上述した第１〜第４の実施形態による半導体装置１０ａ〜１０ｄを用いることができる。コントロールデバイスとして機能する半導体装置３００は、メモリデバイスとして機能する半導体装置１０とは異なる半導体チップに集積されている。半導体装置３００は、上述した各種コマンド（リードコマンドやライトコマンド）を半導体装置１０に発行するとともに、半導体装置１０との間でリードデータ及びライトデータの送受信を行うデバイスである。
【０１０７】
図１９に示すように、コントロールデバイスとして機能する半導体装置３００は、外部クロック信号ＣＬＫを生成するクロック発生回路３１０と、外部コマンド信号ＣＭＤ、アドレス信号ＡＤＤ及びバンクアドレス信号ＢＡを生成するコマンドアドレス制御回路３２０を備えている。クロック発生回路３１０は、外部から供給されるベースクロック信号ＢＣに基づいて外部クロック信号ＣＬＫを生成し、バッファ回路３３１及びクロック端子３０１を介してこれを出力する。出力された外部クロック信号ＣＬＫは、半導体装置１０のクロック端子１１に供給される。
【０１０８】
コマンドアドレス制御回路３２０は、バースト制御回路３２１、レイテンシ制御回路３２２及びバンクアドレス制御回路３２３を含んでいる。バースト制御回路３２１はバースト長を制御する回路であり、レイテンシ制御回路３２２はリードレイテンシ及びライトレイテンシを制御する回路であり、バンクアドレス制御回路３２３はアクセス対象となるメモリバンクを指定する回路である。コマンドアドレス制御回路３２０は、半導体装置１０に対してモードレジスタセットを実行する場合、バースト制御回路３２１から出力されるバースト長設定コードと、レイテンシ制御回路３２２から出力されるレイテンシ設定コードを取得し、バッファ回路３３３及びアドレス端子３０３を介してこれらを出力する。モードレジスタセットコマンドは、バッファ回路３３２及びコマンド端子３０２を介して出力される。モードレジスタセットコマンドと同期して出力されるアドレス信号ＡＤＤは、半導体装置１０のモードレジスタ３３を書き換えるためのモード信号である。
【０１０９】
また、実際に半導体装置１０に対してリード動作及びライト動作を実行させる場合、コマンドアドレス制御回路３２０は、外部コマンド信号ＣＭＤを発行するとともに、アクセス先となるアドレス信号ＡＤＤ及びバンクアドレス信号ＢＡを出力する。アクセス先のバンクアドレス信号ＢＡは、バンクアドレス制御回路３２３によって生成され、バッファ回路３３４及びコマンド端子３０４を介して出力される。これにより、半導体装置１０は既に説明したリード動作及びライト動作を実行することができる。
【０１１０】
半導体装置１０から半導体装置３００へのデータ転送、つまり、半導体装置１０のリード動作について、図６に示した半導体装置１０のリード動作を示すタイミング図を用いて説明する。まず、半導体装置３００は、半導体装置１０のクロック端子１１に外部クロック信号ＣＬＫを供給しながら、半導体装置１０のコマンド端子１２に外部コマンド信号ＣＭＤとしてリードコマンドを、半導体装置１０のアドレス端子１３にアドレス信号ＡＤＤとしてカラムアドレスを、半導体装置１０のアドレス端子１４に半導体装置１０のメモリバンクＢａｎｋ０を示すバンクアドレスＢＡを、それぞれ供給する。また、半導体装置３００は、その１クロックサイクル後に、半導体装置１０のコマンド端子１２に外部コマンド信号ＣＭＤとしてリードコマンドを、半導体装置１０のアドレス端子１３にアドレス信号ＡＤＤとしてカラムアドレスを、半導体装置１０のアドレス端子１４に半導体装置１０のメモリバンクＢａｎｋ１を示すバンクアドレスＢＡを、それぞれ供給する。この際、半導体装置３００のコマンドアドレス制御回路３２０のバンクアドレス制御部３２３は、自身が発生したバンクアドレス、即ち、メモリバンクＢａｎｋ０を指定するバンクアドレス及びメモリバンクＢａｎｋ１を指定するバンクアドレスを、それらの発生順序の情報も含め、保持している。半導体装置１０は、半導体装置３００から供給されたリードコマンドに応答して、上述のとおりリード動作を実行する。その詳細は、既に説明したとおりなので、ここでの説明は省略する。
【０１１１】
半導体装置１０がリード動作を実行すると、半導体装置３００のデータ端子３０５を介してリードデータＤＱがバースト入力される。入力されたリードデータＤＱは、入力バッファ３４１を介してリードデータ処理回路３５１に供給される。既に説明したとおり、リード動作時においてバンクインターリーブを行うと、複数のメモリバンクから読み出されたリードデータセットが交互に出力される。図１９に示す例では、この順に入力されたリードデータＤ１〜Ｄ８のうち、リードデータＤ１，Ｄ２，Ｄ５，Ｄ６はあるメモリバンク（例えばメモリバンクＢａｎｋ０）から読み出されたリードデータであり、リードデータＤ３，Ｄ４，Ｄ７，Ｄ８は別のメモリバンク（例えばメモリバンクＢａｎｋ１）から読み出されたリードデータである。リードデータ処理回路３５１は、このように読み出し元となるメモリバンクが混在する複数のリードデータを選択信号Ｓに基づいて振り分け、２系統のバーストデータとしてデータ処理回路３６０に転送する。これにより、データ処理回路３６０には、リードデータＤ１，Ｄ２，Ｄ５，Ｄ６からなるバーストデータと、リードデータＤ３，Ｄ４，Ｄ７，Ｄ８からなるバーストデータが途切れることなく並列に入力されることになる。つまり、バンクインターリーブによって複数のメモリバンクに分散記憶されたリードデータをメモリバンクごとのデータとして再生することが可能となる。
【０１１２】
選択信号Ｓは、データ制御回路３７０によって生成される。データ制御回路３７０は、コマンドアドレス制御回路３２０からの出力信号に基づき、外部クロック信号ＣＬＫに同期した所定のタイミングで選択信号Ｓの論理レベルを切り替える。具体的には、データ制御回路３７０は、コマンドアドレス制御回路３２０のバースト制御部３２１に保持されたバースト情報、レイテンシ制御部３２２に保持されたレイテンシ情報、及び、バンクアドレス制御部に保持されたバンクアドレス情報（リードコマンド発行時のバンクアドレスの発生順序を含む）に応じて、所定のタイミングで選択信号Ｓの論理レベルを切り替える。これにより、リードデータ処理回路３５１によるデータの振り分けが制御される。
【０１１３】
次に、半導体装置３００から半導体装置１０へのデータ転送、つまり、半導体装置１０のライト動作について、図７に示した半導体装置１０のライト動作を示すタイミング図を用いて説明する。まず、半導体装置３００は、半導体装置１０のクロック端子１１に外部クロック信号ＣＬＫを供給しながら、半導体装置１０のコマンド端子１２に外部コマンド信号ＣＭＤとしてライトコマンドを、半導体装置１０のアドレス端子１３にアドレス信号ＡＤＤとしてカラムアドレスを、半導体装置１０のアドレス端子１４に半導体装置１０のメモリバンクＢａｎｋ０を示すバンクアドレスＢＡを、それぞれ供給する。また、半導体装置３００は、その１クロックサイクル後に、半導体装置１０のコマンド端子１２に外部コマンド信号ＣＭＤとしてライトコマンドを、半導体装置１０のアドレス端子１３にアドレス信号ＡＤＤとしてカラムアドレスを、半導体装置１０のアドレス端子１４に半導体装置１０のメモリバンクＢａｎｋ１を示すバンクアドレスＢＡを、それぞれ供給する。さらに、半導体装置３００の内部では、データ処理回路３６０からはライトデータＤ１〜Ｄ８が２系統に分けて並列に出力される。図１９に示す例では、シリアルなライトデータＤ１〜Ｄ４と、シリアルなライトデータＤ５〜Ｄ８がデータ処理回路３６０から並列に出力される。これらライトデータは、ライトデータ処理回路３５２に供給され、選択信号Ｓに基づいてシリアル変換される。シリアル変換されたライトデータＤ１，Ｄ２，Ｄ５，Ｄ６，Ｄ３，Ｄ４，Ｄ７，Ｄ８は、出力バッファ３４２及びデータ端子３０５を介してこの順に半導体装置１０に供給される。半導体装置１０は、ライト動作時のバンクインターリーブを行うことにより、ライトデータＤ１，Ｄ２，Ｄ５，Ｄ６をあるメモリバンク（例えばメモリバンクＢａｎｋ０）に書き込み、ライトデータＤ３，Ｄ４，Ｄ７，Ｄ８を別のメモリバンク（例えばメモリバンクＢａｎｋ１）に書き込む。このようなライト動作は、図７を用いて説明した通りである。
【０１１４】
以上説明したように、本実施形態による情報処理システム９１は、第１〜第４の実施形態による半導体装置１０ａ〜１０ｄに適したコントロールデバイスを用いていることから、複数のメモリバンクに分散記憶されるデータを容易に取り扱うことが可能となる。
【０１１５】
図２０は、本発明の第６の実施形態による情報処理システム９２の構成を示すブロック図である。
【０１１６】
図２０に示す情報処理システム９２は、データストローブ信号ＤＱＳを用いる点において上述した情報処理システム９１と相違している。つまり、コントロールデバイスとして機能する半導体装置３００には、データストローブ信号ＤＱＳ用のバッファ回路３３５及び端子３０６が設けられ、メモリデバイスとして機能する半導体装置１０にはデータストローブ信号ＤＱＳ用の端子１６が設けられる。半導体装置３００によるデータストローブ信号ＤＱＳの生成は、データ制御回路３７０によって行われる。その他の点については上述した情報処理システム９１と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。本実施形態による情報処理システム９２は、データストローブ信号ＤＱＳを用いてリードデータ及びライトデータの送受信を行うことから、外部クロック信号ＣＬＫの周波数が高い場合であってもリードデータ及びライトデータを正しく取り込むことが可能となる。
【０１１７】
図２１は、本発明の第７の実施形態による情報処理システム９３の構成を示す断面図である。
【０１１８】
本実施形態による情報処理システム９３は、コントロールデバイスとして機能する半導体チップＣ０とメモリデバイスとして機能する４個の半導体チップＣ１〜Ｃ４が積層された構造を有している。半導体チップＣ１〜Ｃ４はそれぞれが単体でいわゆるＤＲＡＭとして機能するチップであり、上述した第１〜第４の実施形態による半導体装置１０ａ〜１０ｄを用いることができる。
【０１１９】
半導体チップＣ０〜Ｃ４は、パッケージ基板ＩＰ上にフェースダウン方式で積層されている。フェースダウン方式とは、トランジスタなどの電子回路が形成された主面が下向き、つまり主面がパッケージ基板ＩＰ側を向くように半導体チップを搭載する方式を指す。但し、本発明がこれに限定されるものではなく、各半導体チップをフェースアップ方式で積層しても構わない。フェースアップ方式とは、トランジスタなどの電子回路が形成された主面が上向き、つまり主面がパッケージ基板ＩＰとは反対側を向くように半導体チップを搭載する方式を指す。さらには、フェースダウン方式で積層された半導体チップとフェースアップ方式で積層された半導体チップが混在していても構わない。
【０１２０】
これら半導体チップＣ０〜Ｃ４のうち、最上層に位置する半導体チップＣ４を除く、他の半導体チップＣ０〜Ｃ３には、いずれもシリコン基板を貫通する多数の貫通電極ＴＳＶ（Through Silicon Via）が設けられている。積層方向から見た平面視で貫通電極ＴＳＶと重なる位置には、チップの主面側に表面バンプＦＢが設けられ、チップの裏面側には裏面バンプＢＢが設けられている。下層に位置する半導体チップの裏面バンプＢＢは、上層に位置する半導体チップの表面バンプＦＢに接合されており、これによって上下に隣接する半導体チップが電気的に接続されている。
【０１２１】
本実施形態において最上層の半導体チップＣ４に貫通電極ＴＳＶが設けられていないのは、フェースダウン方式で積層されているため、半導体チップＣ４の裏面側にバンプ電極を形成する必要がないからである。このように最上層の半導体チップＣ４に貫通電極ＴＳＶを設けない場合、他の半導体チップＣ０〜Ｃ３よりも最上層の半導体チップＣ４の厚みを厚くすることが可能となるため、半導体チップＣ４の機械的強度を高めることが可能となる。但し、本発明において最上層の半導体チップＣ４に貫通電極ＴＳＶを設けても構わない。この場合、半導体チップＣ１〜Ｃ４を同一の工程で作製することが可能となる。
【０１２２】
かかる構成により、コントロールデバイスとして機能する半導体チップＣ０から出力される外部クロック信号ＣＬＫ、外部コマンド信号ＣＭＤ、アドレス信号ＡＤＤ、バンクアドレス信号ＢＡ、ライトデータＤＱなどは、４つの半導体チップＣ１〜Ｃ４に対して共通に供給される。また、半導体チップＣ１〜Ｃ４から半導体チップＣ０に供給されるリードデータＤＱは、ワイヤードオアされて半導体チップＣ０に入力される。但し、半導体チップＣ１〜Ｃ４間においてデータパスを全て共通接続することは必須でなく、半導体チップＣ０に対して半導体チップＣ１〜Ｃ４を個別に接続しても構わないし、半導体チップＣ１とＣ２で共通のデータパスを形成し、半導体チップＣ３とＣ４で共通のデータパスを形成しても構わない。
【０１２３】
半導体チップＣ０の表面バンプＦＢは、パッケージ基板ＩＰに設けられた基板電極ＩＰａに接続され、パッケージ基板ＩＰ上及びパッケージ基板ＩＰ内部の配線を介して裏面の半田ボールＳＢに接続される。パッケージ基板ＩＰ及び半導体チップＣ０〜Ｃ４はモールドレジンＭＲにより封止され、これにより１個のマルチチップモジュールを構成する。
【０１２４】
かかる構成を有する情報処理システム９３（マルチチップモジュール）は、マザーボード等の配線基板ＭＢに実装される。配線基板ＭＢ上には、ＭＰＵ、ＣＰＵ等の他の半導体チップや電子部品も実装される。なお、パッケージ基板ＩＰは、絶縁体とその表面および／または内部に導電体を有しているので、一種の配線基板であると言える。
【０１２５】
上記本発明の第７の実施形態では、半導体チップＣ１〜Ｃ４のそれぞれとして、上述した第１〜第４の実施形態による半導体装置１０ａ〜１０ｄ、つまり単体でいわゆるＤＲＡＭとして機能するチップを用いる例を説明した。しかしながら、本発明において、半導体チップＣ１〜Ｃ４のそれぞれに含まれる半導体装置１０ａ〜１０ｄの数は、１つに限定されるものではない。即ち、半導体チップＣ１〜Ｃ４のそれぞれが、各々が単体のいわゆるＤＲＡＭとして機能する複数の半導体装置１０ａ〜１０ｄを含む構成とすることもできる。同様に、半導体チップＣ０も複数のコントロールデバイスを含む半導体チップとすることができる。
【０１２６】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【０１２７】
１０，１０ａ〜１０ｄ    半導体装置（メモリデバイス）
１１      クロック端子
１２      コマンド端子
１３      アドレス端子
１４      バンクアドレス端子
１５      データ端子
１６      ストローブ端子
２１      クロック入力回路
２２      クロック生成回路
２３      コマンド入力回路
２４      コマンドデコーダ
２５      アドレス入力回路
２６      アドレスラッチ回路
３１      ロウ制御回路
３２      カラム制御回路
３３      モードレジスタ
４１      ロウデコーダ
４２      カラムデコーダ
５０〜５３，５０Ａ〜５３Ａ，５０Ｂ〜５３Ｂ，６１，６２，７１〜７４，７４Ａ，７４Ｂ    スイッチ回路
６０      ＦＩＦＯ回路
６３      出力回路
７０      入力回路
８０      マルチプレクサ
９１〜９３    情報処理システム
１００，２００    制御信号生成回路
３００    半導体装置（コントロールデバイス）
３０１    クロック端子
３０２    コマンド端子
３０３    アドレス端子
３０４    コマンド端子
３０５    データ端子
３０６    ストローブ端子
３１０    クロック発生回路
３２０    コマンドアドレス制御回路
３２１    バースト制御回路
３２２    レイテンシ制御回路
３２３    バンクアドレス制御回路
３３１〜３３５    バッファ回路
３４１    入力バッファ
３４２    出力バッファ
３５１    リードデータ処理回路
３５２    ライトデータ処理回路
３６０    データ処理回路
３７０    データ制御回路
ＡＤＤ    アドレス信号
ＢＡ      バンクアドレス信号
Ｂａｎｋ０〜Ｂａｎｋ３    メモリバンク
Ｃ０〜Ｃ４    半導体チップ
ＣＬＫ    外部クロック信号
ＣＬＫＩ  内部クロック信号
ＣＭＤ    外部コマンド信号
ＣＭＤＩ  内部コマンド信号
ＤＡＥ０〜ＤＡＥ３    イネーブル信号
ＤＡＭＰ  データアンプ
ＧＩＯ，ＧＩＯＡ，ＧＩＯＢ、ＲＧＩＯ，ＷＧＩＯ、ＷＧＩＯＡ，ＷＧＩＯＢ    グローバルＩ／Ｏ配線
ＬＩＯ０〜ＬＩＯ３    ローカルＩ／Ｏ配線
ＩＰ      パッケージ基板
ＩＰａ    基板電極
ＭＢ      配線基板
ＭＣ      メモリセル
ＲＤ０〜ＲＤ３    リード信号
ＳＷ０〜ＳＷ３，ＳＷ０Ａ〜ＳＷ３Ａ，ＳＷ０Ｂ〜ＳＷ３Ｂ    スイッチ制御信号
ＷＡＥ０〜ＷＡＥ３    イネーブル信号
ＷＡＭＰ  ライトアンプ
ＷＲ０〜ＷＲ３    ライト信号
ＷＳＷ，ＷＳＷＡ，ＷＳＷＢ    スイッチ制御信号
φ０Ｒ，φ１Ｒ，φ０Ｗ，φ１Ｗ，ＷＳＷ    スイッチ制御信号
φＭＯＤＥ    モード選択信号
【図１】
2013182635.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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