(57)【要約】【課題】リセット用の外部端子を有しない場合、パワーオンリセット回路が故障或いは動作不安定であると、リセット動作が行われず、信頼性が低下する。【解決手段】半導体集積回路装置１は、シリアルにデータを受ける通信回路４と、シリアルに供給されるデータに特定のパターンが含まれているか否かを検出する検出回路３が設けられている。検出回路３は、特定のパターンを検出すると、内部回路１１をリセットするためのリセット信号を形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
内部回路と、
クロック信号に同期して供給されるシリアルデータに、第１パターンが含まれているか否かを検出し、前記第１パターンの検出に応答して、前記内部回路をリセットするリセット信号を形成する検出回路と
を具備する半導体集積回路装置。
【請求項２】
電源電圧の投入を検出するパワーオンリセット回路と、
前記パワーオンリセット回路からの信号と前記検出回路からのリセット信号とを受け、前記内部回路をリセットするためのリセット信号を形成する論理回路と
を具備する請求項１に記載の半導体集積回路装置。
【請求項３】
前記クロック信号に同期してシリアルデータを受信し、受信したデータを前記内部回路へ供給するシリアル通信回路を具備する請求項２に記載の半導体集積回路装置。
【請求項４】
前記パワーオンリセット回路からの信号を受け、パワーオンリセット回路の状態を出力する出力回路を具備する請求項３に記載の半導体集積回路装置。
【請求項５】
前記検出回路は、前記検出の結果を保持する保持回路を有し、指示信号に応答して保持回路に保持されている検出結果を前記リセット信号として出力する請求項４に記載の半導体集積回路装置。
【請求項６】
マイクロコンピュータと、前記マイクロコンピュータにより制御される半導体集積回路装置とを具備するシステムであって、
前記半導体集積回路装置は、内部回路と、前記マイクロコンピュータから供給されるクロック信号を受ける第１の外部端子と、前記クロック信号に同期して前記マイクロコンピュータから供給されるシリアルデータと受ける第２の外部端子と、前記第２の外部端子に供給されるシリアルデータに第１パターンのデータが含まれているか否かを検出し、検出結果に応答して前記内部回路をリセットするためのリセット信号を形成する検出回路を含むシステム。
【請求項７】
前記半導体集積回路装置は、前記第１の外部端子からのクロック信号と、前記第２の外部端子からのシリアルデータとを受け、受信したシリアルデータに従ったデータを前記内部回路へ供給するシリアル通信回路を含む請求項６に記載のシステム。
【請求項８】
前記半導体集積回路装置は、
電源電圧の投入に応答して、前記内部回路をリセットするための信号を形成するパワーオンリセット回路と、
前記パワーオンリセット回路からの信号と前記検出回路からの信号とを受けて、前記内部回路をリセットするリセット信号を形成する論理回路と
を具備する請求項７に記載のシステム。
【請求項９】
前記半導体集積回路装置は、前記パワーオンリセット回路からの信号を受け、パワーオンリセット回路の状態を、前記マイクロコンピュータへ出力する出力回路を具備する請求項８に記載のシステム。
【請求項１０】
前記検出回路は、検出結果を保持する保持回路を有し、前記マイクロコンピュータからの指示に従って、前記保持回路に保持されている検出結果をリセット信号として出力する請求項９に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関して、特に電源電圧の投入を検出してリセット信号を形成するパワーオンリセット回路を有する半導体集積回路装置に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２００９−８７２７６号公報（特許文献１）には、電源監視回路を設け、電源の立ち上がりを検出して、リセット要求信号を形成することが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−８７２７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１では、電源が投入されたにもかかわらず、電源監視回路がリセット要求信号を形成しない様な場合が意識されていない。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００５】
パワーオンリセット回路を内蔵した半導体集積回路装置には、その外部端子としてリセット信号を受ける外部端子を有しない半導体集積回路装置がある。この様な半導体集積回路装置においては、内部回路のリセットは、パワーオンリセット回路からのリセット信号により実行され、外部からのリセット信号で内部回路のリセットは行われない。この様な外部からのリセット信号でリセットされる機能を有なさい半導体集積回路装置を、システムに用いる場合、例えば自動車に搭載されるところのモータを制御する制御システムに用いる場合、自動車の安全性を担保するために、例えパワーオンリセット回路に故障が発生しても、確実にリセット動作が行われる様にしておくことが要求される。また、外部からのリセット信号によるリセット機能が設けられていないため、パワーオンリセット回路が動作するのかを試験出来る様にしておくことも重要である。
【０００６】
一実施の形態によれば、半導体集積回路装置は、シリアルにデータを受ける通信回路と、シリアルに供給されるデータに特定のパターンが含まれているか否かを検出する検出回路が設けられる。該検出回路は、特定のパターンを検出すると、内部回路をリセットするためのリセット信号を形成する。
【発明の効果】
【０００７】
前記一実施の形態によれば、パワーオンリセット回路が故障をしてもリセット動作が可能となる。
【図面の簡単な説明】
【０００８】
【図１】実施の形態１に係わる半導体集積回路装置及びそれを用いたシステムのブロック図である。
【図２】実施の形態１の動作を説明するための波形図である。
【図３】実施の形態１の動作を説明するためのフローチャート図である。
【図４】実施の形態１に係わる半導体集積回路装置の構成を示すブロック図である。
【図５】実施の形態１に係わる半導体集積回路装置の動作を説明するための波形図である。
【図６】遅延回路の一実施例を示す論理回路図である。
【図７】遅延回路の動作を説明するための波形図である。
【発明を実施するための形態】
【０００９】
［一実施形態の概要］
以下の説明では、互いに同じ機能を有する部分については、同じ符号を付して、その詳細な説明を省略することがある。説明が省略されている場合には、同じ符号が付されている部分の説明を参照して頂きたい。
【００１０】
図１を用いて後で詳細に説明するが、先ずは同図を用いて一実施の形態の概要を説明する。同図において、１は半導体集積回路装置を示しており、破線で囲まれたブロックは１つの半導体チップに形成されている。また、同図において、破線に接続した黒丸の印は、半導体集積回路装置に設けられた外部端子を示しており、太線で示してある線は、複数の信号が有ることを特に明示するために使われている。この半導体集積回路装置１には、リセット用の外部端子が設けられていない。これにより、半導体集積回路装置１の低価格化を図ることが可能であり、またシステムとして見た場合にも価格の低減を図ることが可能となる。また、同図において、２はマイクロコンピュータであり、１９はモータである。この実施の形態においては、上記モータ１９は自動車に搭載され、自動車の可動部を動かすのに使われる。マイクロコンピュータ２及び半導体集積回路装置１は、自動車に搭載される上記モータ１９を制御するための制御システムを構成している。上記半導体集積回路装置１は、特に制限されないが、上記モータ１９の回転子の角度を求め、それをマイクロコンピュータ２に伝える機能を有している。勿論、上記制御システムは、上記マイクロコンピュータ（以下、ＭＰＵと称する場合もある）２及び半導体集積回路装置１以外の部品（例えば、上記マイクロコンピュータ２の動作を定めるプログラムを格納したメモリ）を有していても良い。
【００１１】
上記半導体集積回路装置１は、パワーオンリセット回路６、シリアルリセット回路３、論理回路５及び内部回路１１を具備している。上記パワーオンリセット回路６には、外部端子、配線１４、１５及び電源スイッチ２０を介して、電源２１から電源電圧Ｖｃｃと回路の接地電位が供給される。上記電源スイッチ２０が投入されと、上記パワーオンリセット回路６は、電源Ｖｃｃの電位変化を検出して、リセット信号（パワーオンリセット回路により形成されるため、以後は、リセット信号と区別をする場合にはパワーオンリセット信号とも称する場合がある）を形成する。パワーオンリセット信号は、論理回路５を介して、内部回路１１に供給される。内部回路１１は、論理回路５からリセット信号が供給されることにより、その内部の状態が所定の状態へ変化するように構成されている。すなわち、内部回路１１は、所定の状態へセットされる。
【００１２】
上記ＭＰＵ２は、クロックに同期してデータをシリアルに送信する同期方式のシリアル通信機能を有している。上記シリアルリセット回路３には、外部端子を介して、上記ＭＰＵ２からクロックＳＣＫ及びシリアルデータＳＤＩが供給される。上記シリアルリセット回路３は、上記クロックＳＣＫに同期して、上記シリアルデータＳＤＩを取り込み、取り込んだシリアルデータに、特定のパターンを示すデータが含まれているか否かの検出を行う。特定のパターンがシリアルデータＳＤＩに含まれていた場合、シリアルリセット回路３は、内部回路１１をリセットするためのリセット信号を形成し、上記論理回路５に供給する。論理回路５は、シリアルリセット回路３からのリセット信号を受けることにより、内部回路１１に対してリセット信号を供給する。この様にすることにより、パワーオンリセット回路６に故障が生じていても、内部回路のリセットを行うことが可能となる。パワーオンリセット回路６の動作が不安定な場合においても、上記シリアルリセット回路を用いることにより、内部回路のリセットを行うことが可能となる。上記シリアルリセット回路は、シリアルデータＳＤＩに、上記特定のパターンが含まれているか否かを検出する機能を有するため、検出回路と見なすことも出来る。
【００１３】
同図において、４はシリアル通信回路である。このシリアル通信回路４にも、外部端子を介して、上記同期用クロック信号ＳＣＫと上記シリアルデータＳＤＩが供給される。シリアル通信回路４は、供給されたシリアルデータを例えばパラレルデータに変換して、内部回路１１（及び後で述べるコンバータ１２）へ供給する。この様にすれば、シリアル通信回路４と上記シリアルリセット回路６とで外部端子を共用することが可能となり、外部端子数の増加を抑制することが可能となる。また、ＭＰＵ２が有するシリアル通信の機能を利用して、半導体集積回路装置をリセットすることが可能となり、ＭＰＵ２の機能追加を抑制することが可能となり、ＭＰＵ２の価格上昇を抑制することも可能となる。
【００１４】
半導体集積回路装置１がリセットされた後に、上記シリアル通信回路４は動作状態にされ、ＭＰＵ２との間でシリアルデータ通信が行われる。この場合のシリアルデータ通信は、クロックＳＣＫを用いない通信方式である非同期方式（調歩同期方式）を採用する用にしても良い。一方、半導体集積回路装置１をリセットする際には、半導体集積回路装置１の内部の状態が不明な場合があり、例えば調歩同期方式のシリアル通信で用いられるクロック信号が形成されていない場合もあるため、同期用のクロック信号をＭＰＵ２からシリアルリセット回路３に供給する同期方式のシリアル通信を用いることが望ましい。
【００１５】
≪実施の形態１≫
図１を参照して、実施の形態１に係わる半導体集積回路装置１およびそれを用いるシステムについて説明する。上述した様に、半導体集積回路装置１は、シリアルリセット回路３、パワーオンリセット回路６、論理回路５、内部回路１１を具備している。上記シリアルリセット回路３については、後で図４及び図５を用いて、その構成及び動作を説明する。
【００１６】
図１において、１０はその周波数が比較的低いクロック信号を発生する低周波発振回路であり、９は上記低周波発振回路よりも高い周波数のクロック信号を発生する高周波発振回路である。上記低周波発振回路１０により形成されたクロック信号と上記高周波発振回路９により形成されたクロック信号は、システム制御回路７に供給される。システム制御回路７には、パワーオンリセット回路６からのパワーオンリセット信号とシリアルリセット回路３からのリセット信号（以下では、シリアルリセット信号とも称する場合がある）を受ける論理回路５からのリセット信号も供給される。パワーオンリセット信号及び上記シリアルリセット回路３からのリセット信号は、ハイレベルからロウレベルへ変化することにより、リセットの指示となる。同様に、上記論理回路５からのリセット信号もロウレベルへ変わることにより、リセットの指示となる。例えば、上記論理回路５から、リセット信号を受ける内部回路１１は、ロウレベルへ変化するリセット信号を受けると、その内部状態が初期の状態（所定の状態）へ変化する様に構成されている。上記パワーオンリセット信号とシリアルリセット信号のいずれかが、ロウレベル（リセット指示のレベル）へ変化した際に、ロウレベルへ変化するリセット信号を形成する様に、上記論理回路５は構成される。例えば、論理回路５は、シリアルリセット信号とパワーオンリセット信号とを受け、この２つの信号間で論理積を取る様なアンド（ＡＮＤ）回路で構成することが出来る。該アンド回路の出力が、論理回路５の出力とされ、上記内部回路１１及びシステム制御回路７に供給される。同図に示されている各ブロックには、電源電圧Ｖｃｃと回路の接地電圧が供給される。同図では、例示的に、上記シリアルリセット回路３、パワーオンリセット回路６、低周波発振回路１０及び高周波発振回路９に電源電圧及び回路の接地電圧が供給されている例が示されている。また、各ブロックには、同じ電圧の電源電圧を供給する必要な無く、各ブロックに応じた電圧を形成する電圧変換回路を、半導体集積回路装置に設けても良い。
【００１７】
図１において、８は、入出力回路を表している。この実施の形態の半導体集積回路装置は、複数の入出力回路を有しているが、同図では図面が複雑になるのを避けるために、これらの複数の入出力回路を１つの入出力回路８として表している。この入出力回路８は、後で図２を用いて説明するが、上記システム制御回路７からの信号を出力する複数の出力回路と、上記シリアル通信回路４に接続された入出力回路とを少なくとも含んでいる。シリアル通信回路４に接続された入出力回路は、例えば、ＭＰＵ２から上記シリアル通信回路４の状態を設定したり、シリアル通信回路４の状態をＭＰＵ２がリードするために使われる。シリアル通信回路４の状態を設定するとは、例えば、ＭＰＵ２により調歩同期方式或いは同期方式にシリアル通信回路を設定することを意味する。
【００１８】
上記シリアル通信回路４は、特に制限されないが調歩同期方式及び同期方式のシリアル通信が可能とされた構成を有している。同期方式でシリアル通信をする場合には、同期用のクロック信号ＳＣＫに同期して、シリアルデータＳＤＩを取り込み、パラレルに変換する。或いはシリアル通信回路４は、パラレルデータを受けて、シリアルデータに変換し、シリアルデータＳＤＯとして出力する。調歩同期方式でシリアル通信をする場合には、例えば上記高周波発振回路９で形成されたクロック信号に基づいて同期用のクロック信号が形成され、この同期用クロック信号に基づいて、シリアルデータＳＤＩの取り込み、或いはシリアルデータＳＤＯの出力を行う。上記半導体集積回路装置１におけるシリアル通信回路４の入出力は、内部回路１１及びレゾルバーデイジタルコンバータ（Ｒｅｓｏｌｖｅｒ−Ｄｉｇｉｔａｋ  Ｃｏｎｖｅｒｔｅｒ）１２に接続されている。これにより、内部回路１１とＭＰＵ２との間でシリアル通信によるデータの転送が可能とされている。特に制限されないが、内部回路１１及びレゾルバーデイジタルコンバータと、シリアル通信回路４との間は、パラレルデータで情報の交換が行われる。
【００１９】
上記レゾルバーデイジタルコンバータ１２は、モータ１９からの信号を受け、モータ１９における回転子の角度を出力する。この角度に関するデータは、上記シリアル通信回路４に供給され、シリアルデータとしてＭＰＵ２に伝えられ、モータ１９の制御に使われる。特に制限されないが、上記レゾルバーデイジタルコンバータ１２には、その制御等のために、シリアル通信回路４及び内部回路１１からの信号も供給されている。
【００２０】
図２には、上記半導体集積回路装置１の動作波形が示されている。同図は、上記パワーオンリセット回路６が正常に動作した場合の波形図である。例えば、電源スイッチ２０を投入して、半導体集積回路装置１に電源電圧Ｖｃｃを供給すると、パワーオンリセット回路６に供給される電圧Ｖｃｃは、同図（Ａ）に示されている様に立ち上がる。この電源電圧の立ち上がりを、パワーオンリセット回路６は検出し、同図の（Ｂ）に示されている様なパワーオンリセット信号ＲＴを形成する。このパワーオンリセット信号を受けて、上記論理回路５から、上記パワーオンリセット信号と類似の信号をリセット信号として、内部回路１１及びシステム制御回路７に供給する。上記パワーオンリセット信号及び論理回路ｔから出力されるリセット信号は、同図の（Ｂ）に示されている様に、ハイレベルからロウレベルへ変化した後、所定時間後に再びハイレベルに戻る。リセット信号のロウレベルへの変化により、内部回路等へのリセットが指示され、ロウレベルからハイレベルへ戻ることにより、内部回路等へのリセットの解除が指示される。システム制御回路７は、上記リセット信号に対して遅延等の操作を行い、例えばリセット信号ＲＴがロウレベルからハイレベルに変化した後の所定時間（ＲＴ時間）後に、同図の（Ｃ）に示されている様にハイレベルからロウレベルへ変化する信号Ｓ０を形成する。更にリセット信号ＲＴがロウレベルからハイレベルへ変化（復帰）した後の所定時間（ＬＯ時間）後に、低周波発振回路１０からの出力が、同図の（Ｆ）の様にクロック信号として変化しているかを調べ、変化していれば、同図の（Ｄ）の様にハイレベルからロウレベルへ変化する信号Ｓ１を形成する。また、リセット信号ＲＴがロウレベルからハイレベルへ復帰した後の所定時間（ＨＯ時間）後に、高周波発振回路９からの出力が、同図の（Ｇ）の様にクロック信号として変化しているかを調べ、変化していれば、同図の（Ｅ）の様にハイレベルからロウレベルへ変化する信号Ｓ２を形成する。これらの信号Ｓ０、Ｓ１、及びＳ２のそれぞれは、入出力回路８内の出力回路を介して、外部端子に供給される。
【００２１】
この実施の形態では、低周波発振回路１０及び高周波発振回路９のそれぞれは、スイッチ２０を介して電源電圧が供給されると、発振を開始する。従って、電源を投入後、所定時間（ＲＴ時間、ＬＯ時間、ＨＯ時間）経過した後に、上記信号Ｓ０〜Ｓ１が出力されるべき外部端子の状態をＭＰＵ２により調べることにより、パワーオンリセット回路が正常に動作しているか、低周波発振回路１０及び高周波発振回路９のそれぞれが正常にクロック信号を発振しているかを調べることが可能となる。図３には、この診断を上記ＭＰＵ２で行う場合のフローチャートが示されている。ＭＰＵ２は、電源投入に応答して、ステップ３０でタイマーを起動させる。このタイマーは、特に制限されないがＭＰＵ２に内蔵されているタイマーを用いる。タイマーで所定時間（ＲＴ時間）経過した時点で、ＭＰＵ２は、信号Ｓ０が供給されるべき外部端子の電位を調べる（ステップ３１）。ステップ３１において、上記信号Ｓ０がロウレベルになっていれば、パワーオンリセット回路は動作していると判断し、ステップ３２を実行する。上記ステップ３２は、タイマーにより所定時間（ＲＯ時間）経過した時点で実施される。このステップ３２では、信号Ｓ１が供給されるべき外部端子の電位が、ＭＰＵ２により調べられる。ステップ３２において、信号Ｓ１がロウレベルになっていれば、低周波発振回路１０は発振動作をしていると判断し、次にステップ３３を実行する。ステップ３３は、タイマーにより所定時間（ＨＯ時間）経過した時点で実施される。このステップ３３では、信号Ｓ２が供給されるべき外部端子の電位が、ＭＰＵ２により調べられる。この時、信号Ｓ２がロウレベルとなっていれば、高周波発振回路９は正常に動作していると判断する。この様に、パワーオンリセット回路６、低周波発振回路１０及び高周波発振回路９が動作しているか否かの診断を実施することが出来る。もし、上記ステップ３２或いは３３で信号Ｓ１或いはＳ２がハイレベルであれば、低周波発振回路１０或いは高周波発振回路９が故障している可能性が有ることが判り、故障部位の特定をすることが可能となる。一方、ステップ３１で、信号Ｓ０がハイレベルであれば、パワーオンリセット回路６が故障している可能性がある。そこで、この場合には、シリアルリセット回路３を用いたリセット動作を行う様に、ＭＰＵ２は特定のシリアルコマンドを発行する（ステップ３５）。上記特定のシリアルコマンドの発行により、ＭＰＵ２は、同期用のクロック信号ＳＣＫと、特定のパターンを含んだシリアルデータと、シリアル通信回路を選択する選択信号ＳＣＳを形成して、半導体集積回路装置１に供給する。上記ステップ３２及び／或いは３３で、信号Ｓ１及び／或いは信号Ｓ２がハイレベルであれば、上記ステップ３５で、故障部位の特定を、上記信号Ｓ１、Ｓ２のレベル（電位）からＭＰＵ２が行う。また、上記ステップ３５では、上記特定のシリアルコマンドを発行した後、上記タイマ３０を再度動作させる。これにより、上述した動作が再度実行される。上記した様に、パワーオンリセット回路６と上記シリアルリセット回路３の出力は論理回路５を介してシステム制御回路に供給される。そのため、上記動作が再度実行される際には、シリアルリセット回路３が動作して、リセット信号が発行されたかを上記ステップ３１で確認することが可能となる。上記低周波発振回路１０及び高周波発信回路９のそれぞれが正常に動作し、パワーオンリセット回路６或いはシリアルリセット回路３が正常に動作した場合には、ステップ３４で、電源の立ち上げに従って実行されるべき動作が正常に行われたと判断し、例えば、上記各信号Ｓ０〜Ｓ２をハイレベルに復帰させる。
【００２２】
図４には、上記シリアルリセット回路３のブロックが示されている。また、このシリアルリセット回路の動作波形が、図５に示されている。次に、シリアルリセット回路３の動作を、図４及び図５を用いて説明する。
【００２３】
図４において、３は、上記シリアルリセット回路であり、図１に示したシリアルデータＳＤＩ、同期用クロック信号ＳＣＫ、セレクト信号ＳＣＳ、シリアルリセット有効信号ＢＩＳＴ、ハードリセット信号ＨＲＳＴを受け、シリアルリセット信号ＳＬＲＴを形成し、図１で説明した論理回路５に供給する。図４において、４０、４１、４２及び４３は、それぞれノイズフィルターであり、図６及び図７を用いて詳細を説明するが、外部端子を介して供給される信号に重畳するノイズを低減する働きをする。
【００２４】
図４において、４７、４８、４９、５０、５１及び５２のそれぞれは、フリップフロップ回路であり、これらのフリップフロップでシリアルレジスタＳＲが構成されている。各フリップフロップ回路のそれぞれは、入力端子、出力端子、クロック端子及びリセット端子ＲＢを有しており、クロック端子に供給されるクロック信号の立ち下がり（ハイレベルからロウレベルへの立ち下がり）に応答して、入力端子に供給されている信号を取り込み、出力端子へ出力する。また、上記リセット端子ＲＢには、ハイレベルからロウレベルへ立ち下がる信号が供給されることにより、フリップフロップ回路は、所定の状態へリセットされる。このフリップフロップ回路の例の様に、同図においては、黒丸が付加されている端子は、負論理を表している。そのため、上記フリップフロップ回路の例では、ロウレベルの信号がリセット動作において有意となる。シリアルレジスタを構成するために、フリップフロップ回路４８〜５２のそれぞれの入力には、前段のフリップフロップ回路４７〜５１の出力が供給される。シフトレジスタを構成するフリップフロップ回路のうち、初段のフリップフロップ回路４７の入力端子には、ノイズフィルタ４０を介してシリアルデータＳＤＩが供給され、最終段のフリップフロップ回路５２の出力は、２入力のアンド（ＡＮＤ）ゲート５８の一方の入力に供給される。また、各フリップフロップ回路のクロック端子には、ノイズフィルタ４１及びインバータ４４を介してクロック信号ＳＣＫが供給される。これにより、上記シフトレジスタＳＲは、クロック信号ＳＣＫの変化に同期して、シリアルデータＳＤＩを取り込み、取り込んだデータを初段から最終段へ向けてシフトする動作を行う。各フリップフロップ回路のリセット端子ＲＢには、共通にハードリセット信号ＨＲＳＴが供給される。このハードリセット信号ＨＲＳＴは、特に制限されないが、半導体集積回路装置１の外部から供給されるのでなく、内部で形成されるため、その信号にノイズが重畳されるのを低減することが可能であり、ノイズフィルタは設けられていない。
【００２５】
上記シフトレジスタＳＲを構成するフリップフロップ回路のうち、３段目のフリップフロップ回路４９の出力と、４段目のフリップフロップ回路５０の出力は、２入力のアンドゲート５７に供給され、５段目のフリップフロップ回路５１の出力はインバータ５６を介して上記２入力のアンドゲート５８の残りの入力に供給される。上記アンドゲート５７及びアンドゲート５８のそれぞれの出力は、２入力のアンドゲート５９に供給される。図５を用いた説明で理解されると思うが、この様にシフトレジスタＳＲの所定段（この例では、３段目、４段目、５段目及び６段目である最終段）から信号を取り出し、これらの段の信号が所定値に達したとき、検出信号を発生する論理回路が、上記インバータ５６、アンドゲート５７〜５９により構成されている。上記論理回路の構成及びシフトレジスタＳＲのどの段から信号を取り出すかは、どの様な所定値（言い換えるならば、どの様なパターン）の時に、検出信号を形成するかで決定される。従って、図４に示したシフトレジスタ及び論理回路（５６〜５９）は、一例であり、これに限定されない。
【００２６】
上記インバータ４４から出力されるクロック信号は、更にカウンタ５３のクロック端子に供給され、該カウンタ５３のリセット端子ＲＢには、アンドゲート５４の出力が供給されている。このカウンタ５３は、上記アンドゲート５４からロウレベルへ立ち下がる信号が供給されることにより、例えば"０"にリセットされる。上記カウンタ５３は、リセットされた後、上記インバータ４４から供給されるクロック信号の立ち下がり数をカウントする。この実施の形態においては、上記カウンタ５３は、クロック信号の立ち下がりを１５回までカウントアップでカウントし、１５回を超えるクロック信号の立ち下がりに対しては、カウントアップ動作をせずに、１５回に対応するカウント値を保持する。このカウンタ５３の出力は、アンドゲート５５に供給される。この実施の形態においては、カウント値が"１２"に達したとき、ロウレベルからハイレベルへ変化する信号ＣＵＮＴが上記アンドゲート５５から出力される様にされている。すなわち、上記カウンタ５３の出力のうち特定の２つの出力のうちの一方が反転され、他方は反転されずに、アンドゲート５５に供給される。例えば、カウンタ５３の出力が２進数で"１０００"になった際に、アンドゲート５５からハイレベルの信号ＣＵＮＴが出力される。この様にするために、カウンタから出力される４本の出力のうち、上記２進数で、最上位のビットに対応する出力と、次のビットに対応する出力とを取り出し、上記の次ビットを反転し、反転された出力と上記最上位に対応する出力との間でアンドを取ることにより、上記信号ＣＵＮＴを形成することが出来る。この実施の形態では、１５回を超えるカウント動作が実施されないため、カウント値が１２を超えると、信号ＣＵＮＴは、ハイレベルを維持する。
【００２７】
上記セレクト信号ＳＣＳは、上記シリアルリセット回路３及びシリアル通信回路４を選択するための信号である。上記半導体集積回路装置１には、上記シリアルリセット回路３、シリアル通信回路４だけでなく、図示されていない他の回路も設けられており、ＭＰＵ２がこれらの回路から、上記シリアルリセット回路３及びシリアル通信回路４を選択するための信号が、上記セレクト信号ＳＣＳである。ＭＰＵ２により、このセレクト信号ＳＣＳがロウレベルにされることにより、上記シリアルリセット回路３及びシリアル通信回路４が選択される。このセレクト信号ＳＣＳは、ノイズフィルタ４２、インバータ４５、遅延回路４６を介して、上記２入力のアンドゲート５４の一方の入力に供給される。また、上記インバータ４５の出力は、アンドゲート６１の一方の入力に供給され、該アンドゲート６１の他方の入力には上記アンドゲート５５の出力が供給されている。
【００２８】
上記アンドゲート５９の出力と上記アンドゲート５５の出力は、アンドゲート６０に供給され、当該アンドゲート６０の出力は、ラッチ回路６２の入力端子に接続されている。上記ラッチ回路６２は、上記入力端子以外に、ゲート端子ＧＴ、リセット端子ＲＢ及び出力端子を有し、上記リセット端子ＲＢにロウレベルの信号が供給されることにより、リセットされる。また、上記アンドゲート６１からハイレベルの信号ＧＴが上記ゲート端子ＧＴに供給されると、入力端子に供給されているデータ（信号）を、そのまま出力端子に伝える。一方、上記信号ＧＴがロウレベルへ変化すると、その時に入力端子に供給されている信号をラッチし、ラッチした信号を出力端子から出力する。上記ラッチ回路６２の出力ＱＴは、ナンド（ＮＡＮＤ）ゲート６３の一方の入力に供給され、該ナンドゲート６３の他方の入力には上記ノイズフィルタ４２を介して、上記セレクト信号ＳＣＳが供給される。上記ナンドゲート６３の出力と、ノイズフィルタ４３を介した上記シリアルリセット有効信号ＢＩＳＴはオア（ＯＲ）ゲート６４に供給され、該オアゲート６４によりシリアルリセット信号ＳＬＲＴが形成される。また、図１の論理回路ＬＧから出力される信号は、図１に示されている遅延回路１３に供給され、遅延回路１３により遅延されて、ハードリセット信号ＨＲＳＴとして、上記アンドゲート５４の他方の入力端子、上記ラッチ回路６２のリセット端子ＲＢ及び上記フリップフロップ４７〜５２のリセット端子ＲＢに供給される。
【００２９】
図３に示したフローチャートにおいて、シリアルコマンドが発行されると、ＭＰＵ２は、図５の（Ｂ）及び（Ｃ）に示されている様に、セレクト信号ＳＣＳをアサート（ロウレベル）にし、同期用クロック信号ＳＣＫを供給する（時刻ｔ１）。この同期用クロックＳＣＫに同期して、ＭＰＵ２はシリアルデータＳＤＩを半導体集積回路装置１に供給する。このときは、パワーオンリセット回路６によってリセット動作が実行されていないため、上記遅延回路１３を介して論理回路５から供給されるハードリセット信号ＨＲＳＴは、図５の（Ｌ）に示されている様にハイレベルとなっている。そのため、上記シリアルレジスタＳＲは、リセット状態から解除され、クロック信号ＳＣＫの立ち下がりに同期して、シリアルデータを取り込む。一方、上記アンドゲート５４には、インバータ４５により反転され、遅延回路４６により遅延されたハイレベルの信号と、ハイレベルのハードリセット信号ＨＲＳＴが供給されるため、カウンタ５３に対してハイレベルのリセット信号を端子ＲＢに供給する。これにより、カウンタ５３は、リセットが解除され、図５の（Ｅ）の様に、同期用クロックＳＣＫのカウント動作を行う。
【００３０】
時刻ｔ２から、特定のパターンを含むシリアルデータがシリアルデータＳＤＩとして、ＭＰＵ２から上記半導体集積回路装置１に供給された場合を例として、次に説明する。特定のパターンとして、１２個以上の２値信号がシリーズに供給され、その中に２値信号として"１１０１"（特定のパターン）が供給された場合を例（仮定）とする。すなわち、時刻ｔ２より前は、任意或いは不定のシリアルデータが供給され、特定パターンを含むシリアルデータが、時刻ｔ２から供給される場合を例とする。図５の（Ｄ）においては、この特定パターを含むシリアルデータが、"Ｂ１、Ｂ２、Ｂ３、・・・Ｂ９、１０、１１、１２（図面が複雑になるのを避けるために、供給される順番が１０番目以降のデータについては、記号Ｂが省かれている）"の様に示されている。図５の（Ｆ）には、上記シリアルレジスタＳＲにおけるフリップフロップ５２、５１、５０及び４９の保持状態が示されている。シリアルデータＳＤＩである各ビットは、同期用のクロック信号ＳＣＫに同期して、順次上記シフトレジスタＳＲに取り込まれる。取り込まれたビットは、順次シフトし、シフトレジスタＳＲの最終段に到達すると、次の同期用クロックを受けることにより破棄される。図５の（Ｄ）において、Ｂ７、Ｂ８、Ｂ９、Ｂ１０（図５では"１０"と表示）で特定パターン（２値数で"１１０１"）が供給された場合、上記した取り込みとシフト動作により、時刻ｔ３において、フリップフロップ４９に上記Ｂ７の"１"が保持される。次に時刻ｔ４において、フリップフロップ４９及び５０に上記Ｂ８の"０"及びＢ７の"１"が保持され、次に時刻ｔ５において、フリップフロップ４９、５０及び５１に上記Ｂ９の"１"、Ｂ８の"０"及びＢ７の"１"が保持される。同様にして、時刻ｔ６において、フリップフロップ４９、５０、５１及び５２に上記Ｂ１０の"１"、Ｂ９の"１"、Ｂ８の"０"及びＢ７の"１"が保持される。上記アンドゲート５９からは、上記フリップフロップ４９〜５２の保持内容に従った信号ＬＤが出力される。上記フリップフロップ４９〜５２の保持内容に従って、信号ＬＤのレベルが決まるが、時刻ｔ３迄は、不定となる。これは取り込んだシリアルデータの値を仮定していないためである。一方、時刻ｔ４及びｔ５については、上記仮定により、上記信号ＬＤはロウレベルとなる。さらに、時刻ｔ６においては、フリップフロップ４９〜５２が、上記した値（特定パターン）になるため、上記信号ＬＤはハイレベルとなる。
【００３１】
一方、カウンタ５３は、図５の（Ｅ）の様に、１５迄カウントすると、それを超えるカウントをしない。また、カウンタ５３によるカウント値が１２に達すると、図５の（Ｈ）に示されている様に、上記アンドゲート５４はハイレベルの信号ＣＵＮＴを出力する。このとき、セレクト信号ＳＣＳを反転して出力しているインバータ４５の出力はハイレベルのため、上記ゲート６１からの信号ＧＴは、上記信号ＣＵＮＴのハイレベルへの変化に応答して、ハイレベルとなる。これにより、上記ラッチ回路６２は、入力端子に供給されている信号を、出力端子へと通過させるようになる。上記ラッチ回路（保持回路）６２から出力される信号ＱＴは、上記信号ＧＴがハイレベルになることにより、アンドゲート６０からの出力信号に従った値になるが、時刻ｔ３迄は、不定である。一方、時刻ｔ４〜ｔ６においては、上記信号ＬＤの値が定まるため、この信号ＬＤに応じた信号が上記信号ＱＴとして、ラッチ回路６２から出力される。
【００３２】
ＭＰＵ２は、１２個のデータ（Ｂ１〜Ｂ１２）をシリアルデータＳＤＩとして供給した後、上記セレクト信号ＳＣＳをハイレベルにする。このハイレベルへの変化により、上記ラッチ回路６２のゲート端子ＧＴに供給されている信号ＧＴはロウレベルへ変化する。これにより、上記ラッチ回路６２は、上記時刻ｔ６における信号ＬＤに応じた信号を保持する。すなわち、ラッチ回路６２は、信号を伝達していた状態から、保持し、出力する状態へ変化する。この様にして、図５の（Ｊ）に示されている様に、上記ラッチ回路６２には、特定のパターンがシリアルデータＳＤＩとして供給されたことを示す状態を保持し、ハイレベルの信号ＱＴとして出力する。このハイレベルの信号ＱＴは、セレクト信号ＳＣＳがハイレベルにされているため、ナンドゲート６３により、ロウレベルの信号として、オア（ＯＲ）ゲート６４に伝達される。
【００３３】
このとき、ＭＰＵ２が、図５の（Ａ）の様に、予め、上記シリアルリセット有効信号ＢＩＳＴをロウレベルにしておけば、すなわち、ＭＰＵ２により、シリアルリセット回路３を有効にしておけば、上記オアゲート６４は、シリアルリセット信号ＳＬＲＴをロウレベルにする。ロウレベルのこのシリアルリセット信号は、論理回路５を介して、内部回路１１等（図１）に供給され、内部回路のリセット動作が行われる。一方、論理回路５からのリセット信号ＲＴは、図１の遅延回路１３を介して、シリアルリセット回路３にハードリセット信号ＨＲＳＴとして供給される。このロウレベルのハードリセット信号ＨＲＳＴにより、シリアルレジスタＳＲの各フリップフロップ、カウンタ５３及びラッチ回路６２のリセットが行われる。ラッチ回路６２はリセットされることにより、その出力信号を初期レベルのロウレベルにする。これにより、シリアルリセット信号ＳＬＲＴはハイレベルとなり、図１の論理回路５から出力されるリセット信号もハイレベルへ変化し、内部回路等のリセットが解除される。
【００３４】
図６には、上記ノイズフィルタ４０〜４３の論理ブロックが示されている。また、図７には、ノイズフィルタの波形が示されている。図６において、入力信号ＩＮは、バッファ６５を介して第１遅延回路６６に供給され、上記第１遅延回路の出力は第２遅延回路６７に供給される。上記バッファ６５の出力Ａ、第１及び第２遅延回路のそれぞれの出力Ｂ、Ｃは、アンドゲート６８に供給され、更にノア（ＮＯＲ）ゲート６９に供給されている。上記アンドゲート６８の出力は、ＲＳラッチ回路７０のリセット端子ＹＳに供給され、上記ノアゲート６９の出力は、上記ＲＳラッチ回路７０のセット端子ＹＲに供給される。
【００３５】
図７の（Ａ）に示されている様に、入力信号ＩＮにノイズが重畳し、バッファ６５の出力ＡにノイズＮ１，Ｎ２が重畳されていた場合を考える。この場合、遅延回路６６の出力Ｂ及び遅延回路６７の出力は、図７の（Ｂ）及び（Ｃ）の様に、ノイズが生じる時点が遅れる。これにより、ハイレベルのノイズＮ１が重畳されても、同図の（Ｅ）に示されている様にアンドゲート６８の出力信号Ｅには、ノイズが生じない。一方、ロウレベルのノイズＮ２が重畳されても、同図の（Ｄ）に示されている様にノアゲート６９の出力信号Ｄには、このノイズが重畳しない。アンドゲート６８のロウレベル出力により、上記ＲＳラッチ回路７０をリセットし、上記ノアゲート６９のロウレベル出力により、上記ＲＳラッチ回路７０をセットする様にすることで、図７の（Ｆ）に示されている様に、ノイズがラッチ回路の出力ＯＵＴに現れない様にすることが可能となる。
【００３６】
ＲＳラッチ回路７０は、データ端子ＤＡＴＡとゲート端子ＧＴを有しているが、これらの端子には接地電位が供給される。ゲート端子ＧＴが接地電位にされているため、ＲＳラッチ回路７０の出力は、リセット端子ＹＳ及びセット端子ＹＲに供給されるレベルにより決定される。このＲＳラッチ回路７０としては、上記データ端子ＤＡＴＡ及びゲート端子ＧＴを有さないラッチ回路を用いても良いことは、言うまでもない。
【００３７】
この様なノイズフィルタを用いることにより、例えば、図５の（Ａ）に示されている様なノイズＮが、上記シリアルリセット有効信号ＢＩＳＴに重畳しても、リセット動作が行われてしまうことを低減することが可能となる。
【００３８】
≪実施の形態２≫
図４及び図５に示した実施の形態１では、リセット動作を実行させるための特定のパターンを含むシリアルデータを、半導体集積回路装置１に供給する前に、シリアルリセット有効信号ＢＩＳＴを有効（アサート：ロウレベル）にしていた。しかしながら、シリアルリセット有効信号ＢＩＳＴを有効にせずに、同期用のクロック信号ＳＣＫと特定のパターンを含むシリアルデータを、予め半導体集積回路装置１に供給しておいても良い。
【００３９】
この場合には、シフトレジスタＳＲ及び論理回路（ゲート５６〜５９）によって、上記特定のパターンが検出され、その検出結果がラッチ回路６２に保持されていることになる。これにより、シリアルリセット有効信号ＢＩＳＴを有効にすれば、これに応答して、シリアルリセット信号ＳＬＲＴを発行することが出来、内部回路１１等へのリセット動作を短時間で開始させることが可能となる。
【００４０】
また、上記した実施の形態では、上記セレクト信号ＳＣＳは、上記シリアルリセット回路３とシリアル通信回路４とで共用にされているが、上記シリアルリセット有効信号ＢＩＳＴを用いることにより、上記シリアルリセット回路３を非活性にしておくことが可能である。これにより、シリアル通信回路４の機能のみを使うことが可能になる。
【００４１】
以上述べた実施の形態によれば、シフトレジスタＳＲは、低周波発振回路９及び高周波発振回路１０で発生されるクロック信号を使わずに、動作をする。すなわち、シフトレジスタＳＲは、半導体集積回路装置の外部から供給されるクロック信号を用いて、動作する。そのため、低周波発振回路９或いは／及び高周波発振回路１０が故障或いは不安定でクロック信号を形成することが出来なくても、内部回路等に対してリセット動作を実行することが可能となる。また、パワーオンリセット信号が発生されない場合、いわゆるウオッチドックタイマーによりリセット信号を形成することも考えられるが、ウオッチドックタイマーを動作させるには、クロック信号が必要とされ、上記発振回路が動作していない場合ではリセット信号を形成することが困難となる。
【００４２】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【符号の説明】
【００４３】
１  半導体集積回路装置
２  マイクロコンピュータ
３  シリアルリセット回路
４  シリアル通信回路
５  論理回路
６  パワーオンリセット回路
９  高周波発振回路
１０  低周波発振回路
１１  内部回路
２０  電源スイッチ
２１  電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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