(57)【要約】【課題】ゲート電極給電コンタクトプラグとピラー下部拡散層とのショートを回避して、縦型トランジスタの信頼性を向上させる。安定したトランジスタ特性を得る。【解決手段】半導体基板、半導体基板内に設けられた活性領域、半導体基板内に側面を介して前記活性領域と接するように設けられた素子分離領域、複合ピラー、ゲート電極、トランジスタおよびコンタクトプラグを有する半導体装置。複合ピラーは、活性領域に配置されたシリコンピラーと、素子分離領域に配置され側面を介してシリコンピラーと接する絶縁膜ピラーとを有する。トランジスタは、複合ピラーの周囲側面を覆うゲート電極およびシリコンピラーを有する。コンタクトプラグは、絶縁膜ピラーの側面上に位置するゲート電極に接続される。【選択図】図１
2013206932.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板内に設けられた活性領域と、
前記半導体基板内に、側面を介して前記活性領域と接するように設けられた素子分離領域と、
前記活性領域に配置されたシリコンピラーと、前記素子分離領域に配置され前記側面を介して前記シリコンピラーと接する絶縁膜ピラーと、を有する複合ピラーと、
複合ピラーの周囲側面を覆うゲート電極と、
前記シリコンピラーおよびゲート電極を有するトランジスタと、
絶縁膜ピラーの側面上に位置するゲート電極に接続されたコンタクトプラグと、
を有することを特徴とする半導体装置。
【請求項２】
１つの前記活性領域内に１つのシリコンピラーが配置され、
前記１つのシリコンピラーを有する１つのトランジスタを有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
１つの前記活性領域内に、第１および第２のシリコンピラーからなるシリコンピラー対が配置され、
前記第１のシリコンピラーと前記第１のシリコンピラーに接する第１の絶縁膜ピラーとを有する第１の複合ピラー、および前記第２のシリコンピラーと前記第２のシリコンピラーに接する第２の絶縁膜ピラーとを有する第２の複合ピラーからなる複合ピラー対を有し、
前記第１および第２の複合ピラーは同一方向に延在し、
前記第１のシリコンピラーを有する第１のトランジスタおよび前記第２のシリコンピラーを有する第２のトランジスタからなるトランジスタ対を有することを特徴とする請求項１に記載の半導体装置。
【請求項４】
１つの前記活性領域内に、複数の前記シリコンピラー対が配置され、
前記複数のシリコンピラー対を備えた複数の前記複合ピラー対を有し、
前記複数のシリコンピラー対を備えた複数の前記トランジスタ対を有することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１のトランジスタは、前記活性領域内に第１のピラー上部拡散層と、第１のピラー下部拡散層と、を有し、
前記第２のトランジスタは、前記活性領域内に第２のピラー上部拡散層と、第２のピラー下部拡散層と、を有し、
前記第１および第２のピラー上部拡散層に接続された入力配線と、
前記第１および第２のピラー下部拡散層に接続された出力配線と、
を有することを特徴とする請求項３または４に記載の半導体装置。
【請求項６】
前記第１のトランジスタは、前記活性領域内に第１のピラー上部拡散層と、第１のピラー下部拡散層と、を有し、
前記第２のトランジスタは、前記活性領域内に第２のピラー上部拡散層と、第２のピラー下部拡散層と、を有し、
前記第１のピラー下部拡散層と前記第２のピラー下部拡散層は接続され、
前記第１のピラー上部拡散層に接続された入力配線と、
前記第２のピラー上部拡散層に接続された出力配線と、
を有することを特徴とする請求項３または４に記載の半導体装置。
【請求項７】
複数の前記活性領域を有し、
各活性領域には、１以上の前記シリコンピラー対が配置され、
前記１以上のシリコンピラー対を備えた１以上の前記複合ピラー対を有し、
前記１以上のシリコンピラー対を備えた１以上の前記トランジスタ対を有することを特徴とする請求項３に記載の半導体装置。
【請求項８】
各トランジスタ対を構成する前記第１のトランジスタは、前記活性領域内に第１のピラー上部拡散層と、第１のピラー下部拡散層と、を有し、
各トランジスタ対を構成する前記第２のトランジスタは、前記活性領域内に第２のピラー上部拡散層と、第２のピラー下部拡散層と、を有し、
隣り合う活性領域において、一方の活性領域内の第１および第２のピラー下部拡散層と、他方の活性領域内の第１および第２のピラー上部拡散層が接続されることを特徴とする請求項７に記載の半導体装置。
【請求項９】
各トランジスタ対を構成する前記第１のトランジスタは、前記活性領域内に第１のピラー上部拡散層と、第１のピラー下部拡散層と、を有し、
各トランジスタ対を構成する前記第２のトランジスタは、前記活性領域内に第２のピラー上部拡散層と、第２のピラー下部拡散層と、を有し、
隣り合う活性領域において、一方の活性領域内の第２のピラー上部拡散層と他方の活性領域内の第１のピラー上部拡散層は接続され、
前記一方の活性領域内の第１のピラー下部拡散層と第２のピラー下部拡散層は接続され、
前記他方の活性領域内の第１のピラー下部拡散層と第２のピラー下部拡散層は接続されることを特徴とする請求項７に記載の半導体装置。
【請求項１０】
１つのトランジスタ対を構成する前記第１のトランジスタの第１のピラー下部拡散層と、前記第２のトランジスタの第２のピラー下部拡散層は共通化された１つのピラー下部拡散層を構成することを特徴とする請求項５、６、８または９に記載の半導体装置。
【請求項１１】
前記素子分離領域を挟むように互いに対向して設けられた第１および第２の活性領域と、
前記第１の活性領域内に配置された第３のシリコンピラーと、
前記第２の活性領域内に配置された第４のシリコンピラーと、
前記第３および第４のシリコンピラーに接するように前記素子分離領域内に配置された第３の絶縁膜ピラーと、
前記第３および第４のシリコンピラーと、前記第３の絶縁膜ピラーとを有する複合ピラーと、
前記複合ピラーの側面を覆うように設けられたゲート電極と、
前記第３のシリコンピラーおよび前記ゲート電極を有する第３のトランジスタと、
前記第４のシリコンピラーおよび前記ゲート電極を有する第４のトランジスタと、
を有することを特徴とする請求項１に記載の半導体装置。
【請求項１２】
前記シリコンピラーおよび絶縁膜ピラーにおける、前記複合ピラーの延在方向と垂直な方向の幅は等しいことを特徴とする請求項１〜１１の何れか１項に記載の半導体装置。
【請求項１３】
前記複合ピラーの延在方向と垂直な方向において、前記絶縁膜ピラーの幅は前記シリコンピラーの幅よりも大きいことを特徴とする請求項１〜１１の何れか１項に記載の半導体装置。
【請求項１４】
半導体基板と、
前記半導体基板内に設けられた素子分離領域と、
前記素子分離領域で囲まれた活性領域と、
前記活性領域に配置される第１のシリコンピラーと、素子分離領域に配置される第１の絶縁膜ピラーと、が前記素子分離領域の側面上で合体した第１の複合ピラーと、
前記第１の複合ピラーの周囲側面を覆う第１のゲート電極と、
前記第１のシリコンピラーおよび第１のゲート電極を有する第１のトランジスタと、
前記第１の絶縁膜ピラーの側面に位置する第１のゲート電極に接続される第１のコンタクトプラグと、
前記活性領域に配置される第２のシリコンピラーと、素子分離領域に配置される第２の絶縁膜ピラーと、が前記素子分離領域の側面上で合体した第２の複合ピラーと、
前記第２の複合ピラーの周囲側面を覆う第２のゲート電極と、
前記第２のシリコンピラーおよび第２のゲート電極を有する第２のトランジスタと、
前記第２の絶縁膜ピラーの側面に位置する第２のゲート電極に接続される第２のコンタクトプラグと、
を有し、
前記第１の複合ピラーと第２の複合ピラーは同一方向に延在し、
前記第１および第２のトランジスタは、トランジスタ対を構成することを特徴とする半導体装置。
【請求項１５】
半導体基板内に活性領域、および側面を介して前記活性領域と接するように素子分離領域を形成する工程と、
前記活性領域内にシリコンピラーと、前記素子分離領域に配置され前記側面を介して前記シリコンピラーと接する絶縁膜ピラーとを有する複合ピラーを形成する工程と、
前記複合ピラーの周囲側面を覆うようにゲート電極を形成することにより、前記シリコンピラーおよびゲート電極を有するトランジスタを設ける工程と、
前記絶縁膜ピラーの側面上に位置するゲート電極に接続されるようにコンタクトプラグを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１６】
前記複合ピラーを形成する工程において、
１つの前記活性領域内に１つのシリコンピラーと、前記素子分離領域内に前記１つのシリコンピラーと接する１つの絶縁膜ピラーとを有する前記複合ピラーを形成することを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記複合ピラーを形成する工程において、
１つの前記活性領域内に第１および第２のシリコンピラーからなるシリコンピラー対が配置されるように、前記第１のシリコンピラーと前記第１のシリコンピラーに接する第１の絶縁膜ピラーとを有する第１の複合ピラー、および前記第２のシリコンピラーと前記第２のシリコンピラーに接する第２の絶縁膜ピラーとを有する第２の複合ピラーからなる複合ピラー対を形成し、
前記第１および第２の複合ピラーは同一方向に延在し、
前記トランジスタを設ける工程において、
前記第１のシリコンピラーを有する第１のトランジスタおよび前記第２のシリコンピラーを有する第２のトランジスタからなるトランジスタ対を形成することを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１８】
前記活性領域および素子分離領域を形成する工程において、
前記素子分離領域を挟むように互いに対向する第１および第２の活性領域を形成し、
前記複合ピラーを形成する工程において、
前記第１の活性領域内に配置された第３のシリコンピラーと、前記第２の活性領域内に配置された第４のシリコンピラーと、前記第３および第４のシリコンピラーに接する第３の絶縁膜ピラーとを有する複合ピラーを形成し、
前記トランジスタを設ける工程において、
複合ピラーの周囲側面を覆うようにゲート電極を形成することにより、前記第３のシリコンピラーおよび前記ゲート電極を有する第３のトランジスタと、前記第４のシリコンピラーおよび前記ゲート電極を有する第４のトランジスタを形成することを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１９】
前記シリコンピラーおよび絶縁膜ピラーの、前記複合ピラーの延在方向と垂直な方向の幅は等しいことを特徴とする請求項１５〜１８の何れか１項に記載の半導体装置の製造方法。
【請求項２０】
前記複合ピラーの延在方向と垂直な方向において、前記絶縁膜ピラーの幅は前記シリコンピラーの幅よりも大きいことを特徴とする請求項１５〜１８の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、シリコンピラーを用いた縦型トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
これまで、半導体装置の集積度の向上は、主にトランジスタの微細化によって達成されてきた。トランジスタの微細化はもはや限界に近づいており、これ以上トランジスタサイズを縮小すると、短チャネル効果などによって正しく動作しないおそれが生じている。
【０００３】
このような問題を根本的に解決する方法として、半導体基板を立体加工し、これによりトランジスタを３次元的に形成する方法が提案されている。中でも、半導体基板の主面に対して垂直方向に延びるシリコンピラーをチャネルとして用いるタイプの３次元構造からなる縦型トランジスタは、占有面積が小さく且つ完全空乏化によって大きなドレイン電流が得られるという利点を有している。
【０００４】
図２４Ａ、Ｂは、特許文献１に記載された縦型トランジスタの主要部の模式図を示している。図２４Ａは平面図を、図２４ＢはＡ図のＢ−Ｂ断面を示している。シリコン半導体基板５０内に形成された素子分離領域５１と、素子分離領域５１で囲まれたシリコン基板５０からなる活性領域５２を有し、活性領域５２内に、活性領域５２のシリコン基板５０を表面から掘り下げることによって形成された第１シリコンピラー５３と第１シリコンピラー５３に隣接する第２シリコンピラー５４が配置されている。
【０００５】
第１シリコンピラー５３と第２シリコンピラー５４以外の活性領域５２の上面にはピラー下部酸化膜５６が形成されている。ピラー下部酸化膜５６の下にはピラー下部拡散層５７が各々のシリコンピラー５３、５４を囲むように形成されている。第１シリコンピラー５３の上端部にはＬＤＤ拡散層５８が形成され、ＬＤＤ拡散層５８上には積み上げシリコン層からなる積み上げ拡散層６０が配置されている。積み上げ拡散層６０の周囲側面には絶縁膜５９が形成されている。ＬＤＤ拡散層５８と積み上げ拡散層６０はピラー上部拡散層を構成している。第１シリコンピラー５３の周囲側面にはゲート絶縁膜（図示していない）を介して第１ゲート電極５５ａが形成されている。
【０００６】
一方、第２シリコンピラー５４の上面には絶縁膜６１が配置されており、ピラー上部拡散層は形成されていない。第２シリコンピラー５４の側面にはゲート絶縁膜（図示していない）を介して第２ゲート電極５５ｂが形成されている。第２ゲート電極５５ｂと第１ゲート電極５５ａは各々のピラー５３と５４との間の空間を埋設して接続されている。第２シリコンピラー５４にはピラー上部拡散層が形成されていないのでトランジスタとしては機能しない。第１シリコンピラー５３および第２シリコンピラー５４を覆うように、第１層間絶縁膜６２が形成され、第１層間絶縁膜６２上にさらに第２層間絶縁膜６３が形成されている。
【０００７】
第２層間絶縁膜６３および第１層間絶縁膜６２を貫通して下部拡散層５７に接続するコンタクトプラグ６４が形成されている。また、第２層間絶縁膜６３を貫通して上部拡散層に接続するコンタクトプラグ６５が形成されている。さらに、第２層間絶縁膜６３および第１層間絶縁膜６２の一部を貫通して第２ゲート電極５５ｂに接続するコンタクトプラグ６６が形成されている。各々のコンタクトプラグの上面に配線が接続されることにより、ピラー下部拡散層５６、ピラー上部拡散層５８（６０）、周囲側面を、ゲート絶縁膜を介して覆うゲート電極５５ａからなる縦型トランジスタが開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−３００６２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上記特許文献１に記載された縦型トランジスタは、トランジスタとして機能する第１シリコンピラー５３の第１ゲート電極５５ａへの給電を、隣接する第２シリコンピラー５４の周囲に形成した第２ゲート電極５５ｂを介して、コンタクトプラグ６６および配線と接続することにより行なっている。コンタクトプラグ６６は、第２層間絶縁膜６３および第１層間絶縁膜６２の一部に第２ゲート電極５５ｂの上端面が露出するようにコンタクトホールを形成し、そのコンタクトホールを導体で埋設することにより形成される。コンタクトホールの形成はドライエッチング法により行なう。この時、ドライエッチングのマスクとなるコンタクトホールパターンが第２ゲート電極５５ｂ上端面からずれてしまうと、図２４Ｂに示しているように、第１層間絶縁膜６２を突き抜けてピラー下部拡散層５７に到達するコンタクトホールが形成されてしまう。結果的にコンタクトプラグ６６はピラー下部拡散層５７とショートした状態となりトランジスタ動作は不可となる問題が生じる。
【００１０】
したがって、本発明は、ゲート電極給電コンタクトプラグとピラー下部拡散層とのショートを回避する縦型トランジスタを有する改良された半導体装置およびその製造方法を提供する。
【００１１】
また、本発明は、シリコンピラーを用いた縦型トランジスタを有する半導体装置であって、安定したトランジスタ特性を得ることが可能な半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【００１２】
一実施形態は、
半導体基板と、
前記半導体基板内に設けられた活性領域と、
前記半導体基板内に、側面を介して前記活性領域と接するように設けられた素子分離領域と、
前記活性領域に配置されたシリコンピラーと、前記素子分離領域に配置され前記側面を介して前記シリコンピラーと接する絶縁膜ピラーと、を有する複合ピラーと、
複合ピラーの周囲側面を覆うゲート電極と、
前記シリコンピラーおよびゲート電極を有するトランジスタと、
絶縁膜ピラーの側面上に位置するゲート電極に接続されたコンタクトプラグと、
を有することを特徴とする半導体装置に関する。
【００１３】
他の実施形態は、
半導体基板と、
前記半導体基板内に設けられた素子分離領域と、
前記素子分離領域で囲まれた活性領域と、
前記活性領域に配置される第１のシリコンピラーと、素子分離領域に配置される第１の絶縁膜ピラーと、が前記素子分離領域の側面上で合体した第１の複合ピラーと、
前記第１の複合ピラーの周囲側面を覆う第１のゲート電極と、
前記第１のシリコンピラーおよび第１のゲート電極を有する第１のトランジスタと、
前記第１の絶縁膜ピラーの側面に位置する第１のゲート電極に接続される第１のコンタクトプラグと、
前記活性領域に配置される第２のシリコンピラーと、素子分離領域に配置される第２の絶縁膜ピラーと、が前記素子分離領域の側面上で合体した第２の複合ピラーと、
前記第２の複合ピラーの周囲側面を覆う第２のゲート電極と、
前記第２のシリコンピラーおよび第２のゲート電極を有する第２のトランジスタと、
前記第２の絶縁膜ピラーの側面に位置する第２のゲート電極に接続される第２のコンタクトプラグと、
を有し、
前記第１の複合ピラーと第２の複合ピラーは同一方向に延在し、
前記第１および第２のトランジスタは、トランジスタ対を構成することを特徴とする半導体装置に関する。
【００１４】
他の実施形態は、
半導体基板内に活性領域、および側面を介して前記活性領域と接するように素子分離領域を形成する工程と、
前記活性領域内にシリコンピラーと、前記素子分離領域に配置され前記側面を介して前記シリコンピラーと接する絶縁膜ピラーとを有する複合ピラーを形成する工程と、
前記複合ピラーの周囲側面を覆うようにゲート電極を形成することにより、前記シリコンピラーおよびゲート電極を有するトランジスタを設ける工程と、
前記絶縁膜ピラーの側面上に位置するゲート電極に接続されるようにコンタクトプラグを形成する工程と、
を有することを特徴とする半導体装置の製造方法に関する。
【００１５】
本発明によれば、一つの活性領域の対向する二つの側面に接する二つの縦型トランジスタを同一方向に延在させて配置し、二つの縦型トランジスタで直列もしくは並列となる一つのトランジスタを構成している。したがって、個々の縦型トランジスタの延在方向の幅にばらつきが生じても、二つの縦型トランジスタを対向する位置に配置しているので、互いにばらつきを補償するように働き、一つのトランジスタとして機能させることにより常に安定した特性を得ることが可能となる。
【発明の効果】
【００１６】
ゲート電極給電コンタクトプラグとピラー下部拡散層とのショートを回避して縦型トランジスタの信頼性を向上させることができる。また、二つの縦型トランジスタを一つの縦型トランジスタとして用いることにより安定したトランジスタ特性を得ることが可能となる。
【図面の簡単な説明】
【００１７】
【図１】実施例１の半導体装置を表す図である。
【図２】実施例１の半導体装置の製造方法を表す図である。
【図３】実施例１の半導体装置の製造方法を表す図である。
【図４】実施例１の半導体装置の製造方法を表す図である。
【図５】実施例１の半導体装置の製造方法を表す図である。
【図６】実施例１の半導体装置の製造方法を表す図である。
【図７】実施例１の半導体装置の製造方法を表す図である。
【図８】実施例１の半導体装置の製造方法を表す図である。
【図９】実施例１の半導体装置の製造方法を表す図である。
【図１０】実施例１の半導体装置の製造方法を表す図である。
【図１１】実施例２の半導体装置を表す図である。
【図１２】実施例２の半導体装置の製造方法を表す図である。
【図１３】実施例２の半導体装置の製造方法を表す図である。
【図１４】実施例２の半導体装置の製造方法を表す図である。
【図１５】実施例２の半導体装置の製造方法を表す図である。
【図１６】実施例２の半導体装置の製造方法を表す図である。
【図１７】トランジスタを並列に接続した状態を表す図である。
【図１８】トランジスタを直列に接続した状態を表す図である。
【図１９】トランジスタの配置の一例を表す図である。
【図２０】トランジスタの配置の一例を表す図である。
【図２１】実施例３の半導体装置を表す図である。
【図２２】実施例４の半導体装置を表す図である。
【図２３】実施例５の半導体装置を表す図である。
【図２４】特許文献１の半導体装置を表す図である。
【発明を実施するための形態】
【００１８】
以下、添付図面を参照しながら、本発明の好ましい実施例について詳細に説明する。なお、これらの実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。なお、以下では、複合ピラーの延在方向２５をＸ方向、複合ピラーの延在方向２５と垂直な方向をＹ方向とする。
【００１９】
（実施例１）
図１Ａ〜図１Ｄは、本発明の好ましい実施例による半導体装置の構造を示す図であり、図１Ａは平面図、図１Ｂは図１ＡのＢ−Ｂ断面図、図１Ｃは図１ＡのＣ−Ｃ断面図、図１Ｄは図１ＡのＤ−Ｄ断面図である。
【００２０】
図１Ａ〜図１Ｄに示すように、本実施例による半導体装置はシリコンピラー６と絶縁膜ピラー７を合体させた複合ピラー８を用いた縦型トランジスタであり、素子分離領域２に囲まれた活性領域３が配置される。活性領域３はＸ方向に対向する側面３ａ、３ｃと、Ｙ方向に対向する側面３ｂ、３ｄを有する矩形としているが、矩形である必要はない。活性領域３内のシリコン基板１には、活性領域３の一側面３ａに接して第１のシリコンピラー６が配置される。第１のシリコンピラー６はＸ方向に対向する側面６ａ、６ｃとＹ方向に対向する側面６ｂ、６ｄを有する矩形としているが、矩形である必要はない。
【００２１】
活性領域３の一側面３ａに接する素子分離領域２上には、素子分離領域２を構成する絶縁膜からなる第１の絶縁膜ピラー７が配置される。第１の絶縁膜ピラー７はＸ方向に対向する側面７ａ、７ｃとＹ方向に対向する側面７ｂ、７ｄを有する矩形としているが、矩形である必要はない。第１の絶縁膜ピラー７は、活性領域の一側面３ａ上において、第１のシリコンピラー６の側面６ａと接している。これにより、活性領域３と素子分離領域２に跨って、第１のシリコンピラー６と第１の絶縁膜ピラー７が合体した第１の複合ピラー８が構成される。第１の絶縁膜ピラー７のＹ方向（複合ピラーの延在方向２５と垂直な方向）の幅Ｗ２は第１のシリコンピラー６のＹ方向の幅Ｗ３と同じとしているが、これに限るものではなく、広くても良いし、狭くてもよい。第１の絶縁膜ピラー７のＸ方向の幅は、特に制限されるものではないが、ゲート電極１３上に形成されるコンタクトプラグ２３がシリコンピラー６と接触しない幅、すなわちコンタクトプラグ２３のＸ方向の幅の半分を確保することが好ましい。また、第１のシリコンピラー６のＹ方向の幅Ｗ３は、活性領域３の一側面３ａの長さ、すなわち活性領域３のＹ方向の幅Ｗ１より狭い構成となっているが、これに限るものではなく、同じであっても良い。
【００２２】
第１のシリコンピラー６以外の活性領域３の上面にはピラー下部酸化膜１０が形成されている。さらに、ピラー下部酸化膜１０の下に位置するシリコン基板１の表面には、縦型トランジスタのソース／ドレイン拡散層の一方を構成するピラー下部拡散層１１が形成されている。
【００２３】
第１のシリコンピラー６の上端部にはＬＤＤ拡散層１５が形成され、ＬＤＤ拡散層１５の上面には積み上げシリコン層からなる積み上げ拡散層１７が設けられている。ＬＤＤ拡散層１５および積み上げ拡散層１７は、縦型トランジスタのソース／ドレイン拡散層の他の一方を構成するピラー上部拡散層１７ｃを構成している。
【００２４】
第１の複合ピラー８の周囲側面には第１のゲート電極１３が配置されている。第１のシリコンピラー６に注目すると、Ｘ方向に対向する一方の側面６ｃと、Ｙ方向に対向する２つの側面６ｂ、６ｄからなる３側面を覆うように、ゲート絶縁膜１２を介して第１のゲート電極１３が配置されている。第１のゲート電極１３と積み上げ拡散層１７とは、サイドウォール絶縁膜１６により絶縁されている。これにより、ピラー下部拡散層１１と、ピラー上部拡散層１７ｃと、第１のシリコンピラー６側面６ｂ、６ｃ、６ｄを覆うゲート絶縁膜１２および第１のゲート電極１３と、で第１の縦型トランジスタＴｒ１が構成されている。
【００２５】
複合ピラー８の周囲には、第１層間絶縁膜１４が形成され、さらに全面を覆うように第２層間絶縁膜１９が形成されている。第２層間絶縁膜１９、第１層間絶縁膜１４、およびピラー下部酸化膜１０を貫通して、ピラー下部拡散層１１への給電用となるコンタクトプラグ２１が形成されている。また、第２層間絶縁膜１９を貫通して、ピラー上部拡散層１７ｃへの給電用となるコンタクトプラグ２２が形成されている。さらに、第２層間絶縁膜１９および第１層間絶縁膜１４の一部を貫通して、第１のゲート電極１３への給電用としてコンタクトプラグ２３が形成されている。各コンタクトプラグ２１〜２３に接続されるように、層間絶縁膜１９上には配線２４が形成されている。
【００２６】
以上説明したように、本実施例によれば、縦型トランジスタＴｒ１となる第１のシリコンピラー６を第１の絶縁膜ピラー７と合体させた第１の複合ピラー８とすることにより、第１の複合ピラー８の周囲側面に形成される第１のゲート電極１３の一部を素子分離領域２上に配置することが可能となる。これによって第１のゲート電極１３への給電用となるコンタクトプラグ２３を素子分離領域２上に設けることが可能となる。したがって、コンタクトプラグ２３が配置される平面位置が第１のゲート電極１３の位置に対してずれてしまい、コンタクトプラグ２１と同じ深さまで形成された場合であっても、コンタクトプラグ２３の下には素子分離領域２を構成する絶縁膜が存在しており、シリコン基板１とのショートを回避することができる。
【００２７】
以下、図１Ａの平面図および図２〜図１０を用いて、図１に示した半導体装置の製造方法について説明する。図２〜図１０は、図１ＡにおけるＢ−Ｂ断面図を示している。
【００２８】
まず、図２に示すように、ｐ型単結晶シリコン基板（以下、「基板」と記載する）１の上面に、周知のＳＴＩ法により、酸化シリコン膜からなる絶縁膜で埋設された深さＤ１が２５０ｎｍの素子分離領域２を形成する。これにより、素子分離領域２で囲まれ、基板１からなる活性領域３が形成される。活性領域３はＸ方向に対向する第１の側面３ａと第３の側面３ｃ、および第１の側面３ａと第３の側面３ｃとの間に位置しＹ方向に対向する第２の側面３ｂ、第４の３ｄ（図２中には、第２の側面３ｂおよび第４の３ｄを示していない）とを有する矩形の平面形状とするが、これに限るものではない。次に、基板１上全面に厚さ５ｎｍの酸化シリコン膜からなるパッド酸化膜４および厚さ１００ｎｍの窒化シリコン膜５を形成する。
【００２９】
次に、図３に示すように、公知のフォトリソグラフィ技術およびドライエッチング技術を用いて窒化シリコン膜５および酸化シリコン膜４をエッチングしてマスク窒化膜５ａを形成する。マスク窒化膜５ａは活性領域３と素子分離領域２とに跨り、活性領域３の一側面と重なる位置に形成する。本実施例では第１の側面３ａと重なる位置に形成しているが、これに限るものではなく、他の一側面に形成しても良い。次にマスク窒化膜５ａをマスクとして活性領域３を構成する基板１と素子分離領域２を構成する酸化シリコン膜を同時にエッチングして活性領域３に位置する第１のシリコンピラー６と素子分離領域に位置する第１の絶縁膜ピラー７を形成する。
【００３０】
第１のシリコンピラー６は、Ｘ方向に対向する第１の側面６ａと第３の側面６ｃ、および第１の側面６ａと第３の側面６ｃの間に位置しＹ方向に対向する第２の側面６ｂと第４の側面６ｄ（図２中には、第２の側面６ｂおよび第４の側面６ｄを示していない）を有する矩形の平面形状となっている。一方、第１の絶縁膜ピラー７は、Ｘ方向に対向する第１の側面７ａと第３の側面７ｃ、および第１の側面７ａと第３の側面７ｃの間に位置しＹ方向に対向する第２の側面７ｂと第４の側面７ｄ（図２中には、第２の側面７ｂおよび第４の側面７ｄを示していない）を有する矩形の平面形状となっている。第１のシリコンピラー６と第１の絶縁膜ピラー７は、各々第１の側面６ａと第３の側面７ｃが活性領域３の第１の側面３ａの位置で接触しており、一体化された第１の複合ピラー８を構成する。
【００３１】
第１のシリコンピラー６のＹ方向の幅Ｗ３は活性領域３のＹ方向の幅Ｗ１よりも小さくなるように形成する。すなわち、第１のシリコンピラー６のＹ方向に対向する第２の側面６ｂと第４の側面６ｄとが活性領域内に位置するように形成する。また、第１の絶縁膜ピラー７のＹ方向の幅Ｗ２は、シリコンピラー６のＹ方向の幅Ｗ３と同じでも良いし、異なっていても良い。本実施例では第１のシリコンピラー６の高さ、すなわち基板表面１ａから第１のシリコンピラー６の底面６ｅまでの深さＤ２は例えば１５０ｎｍとする。なお、本実施例では活性領域３を構成する基板１と素子分離領域２を構成する酸化シリコン膜を、フッ素含有プラズマを用いて同時にエッチングしているが、別々にエッチングしても良い。すなわち、酸化シリコン膜をエッチングする条件で素子分離領域２の酸化シリコン膜を先にエッチングし、シリコンをエッチングする条件で活性領域３の基板シリコンを後でエッチングしても良い。いずれの場合も第１のシリコンピラー６の底面の位置６ｅとエッチングされた素子分離領域２の上面２ｅの位置とが面一となるように形成する。
【００３２】
次に、図４に示すように、厚さが例えば１０ｎｍの窒化シリコン膜を全面に形成する。窒化シリコン膜は、原料ガスにジクロロシラン（ＳｉＨ2Ｃｌ2）とアンモニア（ＮＨ3）を用い、温度７５０℃、圧力６０Ｐａを条件とするＬＰＣＶＤ法により形成する。ＬＰＣＶＤ法で形成する窒化シリコン膜は段差被覆性に優れており、第１のシリコンピラー６の側面においても一様な膜厚の窒化シリコン膜を形成することができる。次に、フッ素含有プラズマを用いたドライエッチング法により、窒化シリコン膜を全面エッチバックして、第１のシリコンピラー６および第１の絶縁膜ピラー７からなる第１の複合ピラー８の全側面に第１サイドウォール窒化膜９を形成する。次に、熱酸化法を用いて、活性領域３内に露出している基板表面６ｅに厚さが例えば２０ｎｍの酸化シリコン膜からなるピラー下部絶縁膜１０を選択的に形成する。
【００３３】
次に、全面にリンおよび砒素などのｎ型不純物をイオン注入し、活性領域３内に形成されているピラー下部絶縁膜１０の下の基板１の表面にピラー下部絶縁膜１０の底面と接するピラー下部拡散層１１を形成する。イオン注入した後、例えば１０００℃、１０秒の熱処理を施して不純物を活性化させ、ｎ型半導体領域とする。ピラー下部拡散層１１はシリコンピラー６をチャネルとする縦型トランジスタのソースもしくはドレインの一方の拡散層となる。ピラー下部拡散層１１の不純物濃度は１×１０20〜１×１０21ａｔｏｍｓ／ｃｍ3となるようにする。この注入においては、シリコンピラー６の側壁を第１サイドウォール窒化膜９で被覆しているので、ピラー内部にリンや砒素が注入されることを回避できる。
【００３４】
次に、図５に示すように、第１のシリコンピラー６および第１の絶縁膜ピラー７からなる第１の複合ピラー８の側面に形成した第１サイドウォール窒化膜９を例えば１５０℃に加熱した燐酸液に浸漬して除去する。この時、マスク窒化膜５ａも上面から１０ｎｍ程度エッチングされるが、元の厚さが１００ｎｍと厚いので、十分な厚さとなる９０ｎｍ程度残すことができる。これにより、第１のシリコンピラー６を構成する第２の側面６ｂ、第３の側面６ｃ、第４の側面６ｄ（図５中には、第２の側面６ｂおよび第４の側面６ｄを示していない）に基板シリコンが露出する。
【００３５】
次に、図６に示すように、熱酸化法によりシリコンピラー６の側面に酸化シリコン膜からなる厚さが例えば５ｎｍのゲート絶縁膜１２を形成する。これにより基板シリコンが露出していた第１のシリコンピラー６を構成する第２の側面６ｂ、第３の側面６ｃ、第４の側面６ｄにゲート絶縁膜が形成される。次に、全面に、リンを５×１０20ａｔｏｍｓ／ｃｍ3含有する非晶質シリコン膜を、ＬＰＣＶＤ法により形成する。非晶質シリコン膜の膜厚は５〜２０ｎｍとする。原料ガスにはモノシラン（ＳｉＨ4）もしくはジシラン（Ｓｉ2Ｈ6）とホスフィン（ＰＨ3）とを用い、温度５３０℃、圧力６０Ｐａの条件で形成する。次に、臭素と塩素と酸素を含有するプラズマを用いたドライエッチング法により非晶質シリコン膜を全面エッチバックしてゲート絶縁膜１２の表面を含む複合ピラー８の全側面に、リンを含有する非晶質シリコン膜をサイドウォールとして残存させる。この時、サイドウォール非晶質シリコン膜１３ａの上端面１３ｂがマスク窒化膜５ａの上面５ｂとパッド酸化膜４の上面との間の位置でマスク窒化膜５ａの側壁と接するようにする。非晶質シリコン膜１３ａの上端面１３ｂがパッド酸化膜４の上面より下に位置すると、エッチバックしている間にシリコンピラー６の肩部に位置するゲート絶縁膜１２が露出してしまい、後の工程で実施される洗浄でエッチングされて消失するので好ましくない。
【００３６】
次に、例えば１０００℃、１０秒の熱処理を施して非晶質シリコン膜１３ａを多結晶シリコン膜に変換させると同時に膜中に含有される不純物のリンを活性化させｎ型導体に変換させ第１のゲート電極１３とする。次に、回転塗布法により、マスク窒化膜５ａを覆うように第１層間絶縁膜１４を形成し、その後、第１層間絶縁膜１４を、ＣＭＰ技術を用いてマスク窒化膜５ａの上面５ｂが露出するように平坦化する。マスク窒化膜５ａはＣＭＰのストッパー膜として機能する。これにより、マスク窒化膜５ａの上面５ｂと第１層間絶縁膜１４の上面１４ａとが面一の状態となる。
【００３７】
次に、図７に示すように、マスク窒化膜５ａを例えば１５０℃に加熱した燐酸液に浸漬して除去する。これにより第１層間絶縁膜１４の一部と第１のゲート電極１３の一部で構成される側壁５ｃとパッド酸化膜４で構成される底面を有する開口５ｄが複合ピラー８の上面に一致する平面形状で形成される。この後、全面にリンをイオン注入することにより第１のシリコンピラー６の上端部表面にＬＤＤ拡散層１５を形成する。ＬＤＤ拡散層の不純物濃度は１×１０18〜１×１０19ａｔｏｍｓ／ｃｍ3とする。
【００３８】
次に、図８に示すように、パッド酸化膜４をフッ酸含有溶液により除去し、ＬＤＤ拡散層１５の上面を露出させる。その後、全面に、前述のＬＰＣＶＤ法により厚さが例えば１０ｎｍの窒化シリコン膜を形成する。次に、ドライエッチングにより全面エッチバックして側壁５ｃに第２サイドウォール窒化膜１６を形成する。次に、選択エピタキシャル成長法により、露出しているＬＤＤ拡散層１５の上面に単結晶の積み上げシリコン層からなる積み上げ拡散層１７を形成する。選択エピタキシャル成長法はＬＤＤ拡散層１５を構成する単結晶シリコン基板の表面に露出している結晶を種として成長するので成長したシリコン膜は必然的に単結晶状態となっている。選択エピタキシャル成長により単結晶シリコンを成長させるには、大気圧以下の水素雰囲気中で原料ガスとしてジクロロシラン（ＳｉＨ2Ｃｌ2）と塩化水素（ＨＣｌ）を用い、温度７５０〜９００℃の範囲の条件を用いればよい。また、原料ガス中にホスフィン（ＰＨ3）を導入すれば、リンを含有するｎ型単結晶シリコンを形成することができる。この方法では成膜段階で単結晶となって導電性を有している。したがって、後の活性化のための熱処理は不要となる。
【００３９】
一方、積み上げ拡散層１７は、多結晶シリコンで形成しても良い。この場合には、上記条件の内、水素に加えて窒素を含有する雰囲気を用いれば良い。窒素を導入することによりＬＤＤ拡散層１５を構成する単結晶シリコン基板１の表面に露出している結晶が窒素で終端されてしまうため種として機能しなくなり、エピタキシャル成長にはならず多結晶状態のシリコンが形成される。多結晶シリコンであってもＬＤＤ拡散層上にのみ選択的に形成することが可能である。単結晶シリコンの成長では種々の結晶面が成長膜の上面に現れるために成長した膜の表面に凹凸を有することとなる。しかし、多結晶状態で形成したシリコン膜の凹凸は極めて小さく、より平坦な表面を有する積み上げシリコン膜１７を形成することができる。この場合も原料ガス中にホスフィン（ＰＨ3）を導入すれば、リンを含有するｎ型多結晶シリコンを形成することができる。
【００４０】
積み上げ拡散層１７は第１層間絶縁膜１４の上面より低い厚さ、すなわち開口５ｄの深さを超えない厚さで形成する。なお、成膜中に不純物を導入せずノンドープのシリコン膜として形成した後、イオン注入法を用いてリンや砒素を導入することもできる。この場合には、イオン注入後に不純物を活性化させるための熱処理を行なう必要がある。積み上げ拡散層１７中の不純物濃度は１×１０20〜１×１０21ａｔｏｍｓ／ｃｍ3となるようにする。ＬＤＤ拡散層１５と積み上げシリコン膜１７とは、ピラー上部拡散層１８として機能する。
【００４１】
次に、図９に示すように、全面に、ＣＶＤ法、もしくは回転塗布法により酸化シリコン膜を形成した後、ＣＭＰ法により表面を平坦化して第１層間絶縁膜１４上の厚さが例えば８０ｎｍとなる第２層間絶縁膜１９を形成する。次に、リソグラフィとドライエッチング法により、第１コンタクトホール２０ａ、第２コンタクトホール２０ｂ、第３コンタクトホール２０ｃを同時に形成する。第１コンタクトホール２０ａは、第２層間絶縁膜１９、第１層間絶縁膜１４、ピラー下部絶縁膜１０を貫通して形成され、底面にピラー下部拡散層１１の上面が露出している。第２コンタクトホール２０ｂは、第２の層間絶縁膜１９を貫通して形成され、底面にピラー上部拡散層１８を構成する積み上げシリコン膜１７が露出している。第３コンタクトホール２０ｃは、第２層間絶縁膜１９と第１層間絶縁膜１４の一部を貫通して形成され、底面にゲート電極１３が露出している。第３コンタクトホール２０ｃの形成において、図２４に示した従来技術のように、同一の活性領域５２内にピラー５３と隣接して形成したダミーピラー５４の端部にゲート電極給電用のコンタクトホールを形成すると、パターンの合わせズレに起因して下部拡散層５７が露出してしまい、コンタクトプラグ６６を形成した段階でゲート電極５５ｂと下部拡散層５７がショートする問題が発生する。
【００４２】
しかし、本実施例では、ゲート給電コンタクトホールを深い絶縁膜で構成される素子分離領域２内に形成しているのでコンタクトプラグを形成しても第１のゲート電極１３とピラー下部拡散層１１がショートする問題は発生しない。図１Ａの平面図に示すように、第３コンタクトホール２０ｃは、第１の絶縁膜ピラー７の一側面７ａに重なる位置に形成されているが、これに限るものではなく、Ｙ方向に対向する側面７ｂ、７ｄのいずれかに重なる位置に形成しても良い。また、第１コンタクトホール２０ａは、活性領域３のＹ方向における中央に形成されているが、活性領域３内で第１のゲート電極１３に接触しない位置であれば良い。
【００４３】
次に、図１０に示すように、全面にコバルト膜をスパッタ法で形成した後、５００〜８００℃の温度で熱処理する。これにより、第１コンタクトホール２０ａの底面に露出するピラー下部拡散層１１上、第２コンタクトホール２０ｂの底面に露出する積み上げシリコン膜１７上、および第３コンタクトホール２０ｃの底面に露出するゲート電極１３上に形成されたコバルト膜は露出表面を構成しているシリコンと反応しコバルトシリサイド膜に変換される。コバルトシリサイド膜はコンタクトプラグの接触抵抗の低減に寄与する。次に、各々のコンタクトホールの側壁、および第２層間絶縁膜１９の上面に形成されている未反応のコバルト膜を硫酸液により除去する。
【００４４】
次に、ＣＶＤ法によりチタン（Ｔｉ）と窒化チタン（ＴｉＮ）からなるバリヤ層を各々のコンタクトホールが埋設されない厚さで順次に形成する。コバルトシリサイド膜とＴｉＮの接触は抵抗が増大するが、間にＴｉを介在させることにより低抵抗を維持することができる。次に、ＣＶＤ法により、各々のコンタクトホールを埋設する厚さでタングステン（Ｗ）を全面に形成する。その後、ＣＭＰ法により第２層間絶縁膜１９上に形成されているＷ／ＴｉＮ／Ｔｉ積層膜を除去する。これにより、底面のコバルトシリサイド膜を有し、Ｗ／ＴｉＮ／Ｔｉ積層膜で埋設されたコンタクトプラグ２１、コンタクトプラグ２２、コンタクトプラグ２３が形成される。コンタクトプラグ２１はピラー下部拡散層１１への給電用、コンタクトプラグ２２はピラー上部拡散層１７への給電用、コンタクトプラグ２３は縦型トランジスタの第１ゲート電極１３への給電用として機能する。以下、図１Ｂに示すように、各々のコンタクトプラグに接続する配線２４を形成することにより第１のシリコンピラー６と第１の絶縁膜ピラー７の複合ピラー８からなる縦型トランジスタＴｒ１が形成される。
【００４５】
以上説明したように、本実施例の半導体装置の製造方法によれば、縦型トランジスタＴｒ１となる第１のシリコンピラー６を第１の絶縁膜ピラー７と合体させた第１の複合ピラー８として形成している。したがって、第１の複合ピラー８の周囲側面に形成される第１のゲート電極１３の一部を素子分離領域２上に形成することが可能となる。これによって第１のゲート電極１３への給電用となるコンタクトプラグ２３を素子分離領域２上に形成することが可能となる。したがって、コンタクトプラグ２３が形成される平面位置が第１のゲート電極１３の位置に対してずれてしまい、コンタクトプラグ２１と同じ深さまで形成された場合であっても、コンタクトプラグ２３の下には素子分離領域２を構成する絶縁膜が存在しており、シリコン基板１とのショートを回避することができる。
【００４６】
また、活性領域内に形成する第１のシリコンピラーと素子分離領域上に形成する第１の絶縁膜ピラーを分離して、各々独立した状態で隣接させ、第１のシリコンピラーを囲むゲート電極と第１の絶縁膜ピラーを囲むゲート電極とを、第１のシリコンピラーと第１の絶縁膜ピラーとの間の空間に共有ゲート電極を埋設することによって接続する場合がある。しかし、この場合、絶縁膜ピラーが独立しているために、ゲート酸化膜形成前の前洗浄等の洗浄工程で、絶縁膜ピラーの全周囲側面がエッチングされて全体が細ってしまい、第１のシリコンピラーと第１の絶縁膜ピラーとの間の距離が拡大してゲート電極を接続できなくなる問題が発生する。本実施例の半導体装置の製造方法では、第１のシリコンピラーと第１の絶縁膜ピラーを合体した状態で形成しているので、合体面は洗浄に曝されることがなく、離間した状態にならない。したがって、上記のような問題を回避することができる。
【００４７】
（実施例２）
図１１Ａ、Ｂは、実施例２の構成を示している。図１に示した半導体装置の構成では一つの活性領域３に一つのシリコンピラー６からなる縦型トランジスタＴｒ１が示されているが、本実施例では一つの活性領域３において対向する側面の各々に接する一対のシリコンピラー６ａ１および６ｂ１からなる縦型トランジスタの構成について説明する。本実施例における一対の縦型トランジスタは直列接続、もしくは並列接続することによって一つの縦型トランジスタとして機能するものである。なお、図１１Ａは平面図、図１１Ｂは図１１ＡのＢ−Ｂ断面を示している。
【００４８】
図１１Ａ，Ｂに示すように、シリコン基板１の表面に素子分離領域２で囲まれた活性領域３が設けられる。実施例１と同様に、活性領域３はＸ方向に対向する側面３ａ、３ｃと、Ｙ方向に対向する側面３ｂ、３ｄを有する矩形としている。活性領域３内のシリコン基板１には、活性領域３の一側面３ａに接して第１のシリコンピラー６ａ１が配置される。また、一側面３ａに対向する他の一側面３ｃに第２のシリコンピラー６ｂ１が配置される。第１のシリコンピラー６ａ１はＸ方向に対向する側面６ａａ（絶縁膜ピラー７ａ１の第１の側面と一致する）、６ａｃとＹ方向に対向する側面６ａｂ、６ａｄを有する矩形となっている。一方、第２のシリコンピラー６ｂ１はＸ方向に対向する側面６ｂａ（絶縁膜ピラー７ｂ１の第２の側面と一致する）、６ｂｃとＹ方向に対向する側面６ｂｂ、６ｂｄを有する矩形となっている。第１のシリコンピラー６ａ１および第２のシリコンピラー６ｂ１はシリコンピラー対を構成する。
【００４９】
活性領域３の一側面３ａに接する素子分離領域２上には、素子分離領域２を構成する絶縁膜からなる第１の絶縁膜ピラー７ａ１が配置される。また、一側面３ａに対向する他の一側面３ｃに接する素子分離領域２上には、第２の絶縁膜ピラー７ｂ１が配置される。第１の絶縁膜ピラー７ａ１は、活性領域の一側面３ａ上において、第１のシリコンピラー６ａ１の側面６ａａと接している。これにより、活性領域３と素子分離領域２に跨って、第１のシリコンピラー６ａ１と第１の絶縁膜ピラー７ａ１が合体した第１の複合ピラー８ａが構成される。一方、第２の絶縁膜ピラー７ｂ１は、活性領域の一側面３ｃ上において、第２のシリコンピラー６ｂ１の側面６ｂａと接している。これにより、活性領域３と素子分離領域２に跨って、第２のシリコンピラー６ｂ１と第２の絶縁膜ピラー７ｂ１が合体した第２の複合ピラー８ｂが構成される。第１の複合ピラー８ａおよび第２の複合ピラー８ｂは複合ピラー対を構成する。第１の複合ピラー８ａと第２の複合ピラー８ｂはいずれもＸ方向に延在する構成となっている。第１の複合ピラー８ａと第２の複合ピラー８ｂはいずれも同一の方向に延在する必要がある。ただし、Ｙ方向に同じ位置である必要はない。図１１Ａでは、第１の複合ピラー８ａと第２の複合ピラー８ｂはいずれもＹ方向の中心がＢ−Ｂ線に一致して同じ位置となるように記載されているが、その必要はなくＹ方向にずれていても構わない。なお、各々の複合ピラー８ａ、８ｂの基本的構成は実施例１と同じであるので重複する説明は省略する。
【００５０】
第１のシリコンピラー６ａ１、第２のシリコンピラー６ｂ１以外の活性領域３の上面にはピラー下部酸化膜１０が形成されている。さらに、ピラー下部酸化膜１０の下に位置するシリコン基板１の表面には、縦型トランジスタのソース／ドレイン拡散層の一方を構成するピラー下部拡散層１１が形成されている。ピラー下部拡散層１１は、対向する二つの縦型トランジスタＴｒ１、Ｔｒ２の共通の下部拡散層となっている。
【００５１】
第１のシリコンピラー６ａ１の上端部には第１のＬＤＤ拡散層１５ａが形成され、ＬＤＤ拡散層１５ａの上面には積み上げシリコン層からなる積み上げ拡散層１７ａが設けられている。また、第２のシリコンピラー６ｂ１の上端部には第２のＬＤＤ拡散層１５ｂが形成され、ＬＤＤ拡散層１５ｂの上面には積み上げシリコン層からなる積み上げ拡散層１７ｂが設けられている。ＬＤＤ拡散層１５ａと積み上げ拡散層１７ａ、およびＬＤＤ拡散層１５ｂと積み上げ拡散層１７ｂは、それぞれ縦型トランジスタのソース／ドレイン拡散層の他の一方を構成するピラー上部拡散層１７ｃ、１７ｄを構成している。
【００５２】
第１の複合ピラー８ａの周囲側面には第１のゲート電極１３ａ１が配置されている。第１のゲート電極１３ａ１と第１のシリコンピラー６ａの間には第１のゲート絶縁膜１２ａが設けられている。また、第２の複合ピラー８ｂの周囲側面には第２のゲート電極１３ｂ１が配置されている。第２のゲート電極１３ｂ１と第２のシリコンピラー６ｂの間には第２のゲート絶縁膜１２ｂが設けられている。
【００５３】
これにより、ピラー下部拡散層１１と、ピラー上部拡散層１７ｃと、第１のシリコンピラー６ａ１の側面６ａｂ、６ａｃ、６ａｄを覆う第１のゲート絶縁膜１２ａおよび第１のゲート電極１３ａ１と、で第１の縦型トランジスタＴｒ１が構成されている。また、ピラー下部拡散層１１と、ピラー上部拡散層１７ｄと、第２のシリコンピラー６ｂ１の側面６ｂｂ、６ｂｃ、６ｂｄを覆う第２のゲート絶縁膜１２ｂおよび第２のゲート電極１３ｂ１と、で第２の縦型トランジスタＴｒ２が構成されている。第１の縦型トランジスタＴｒ１および第２の縦型トランジスタＴｒ２はトランジスタ対を構成する。ピラー下部拡散層１１は、第１の縦型トランジスタＴｒ１と第２の縦型トランジスタＴｒ２で共有される。
【００５４】
第１の複合ピラー８ａ、および第２の複合ピラー８ｂの周囲には、第１層間絶縁膜１４が形成され、さらに全面を覆うように第２層間絶縁膜１９が形成されている。第２層間絶縁膜１９、第１層間絶縁膜１４、およびピラー下部酸化膜１０を貫通して、ピラー下部拡散層１１への給電用となるコンタクトプラグ２１が形成されている。また、第２層間絶縁膜１９を貫通して、ピラー上部拡散層１７ｃおよび１７ｄへの給電用となるコンタクトプラグ２２ａおよび２２ｂが形成されている。さらに、第２層間絶縁膜１９および第１層間絶縁膜１４の一部を貫通して、第１のゲート電極１３ａ１および第２のゲート電極１３ｂ１への給電用としてそれぞれ、第１のコンタクトプラグ２３ａおよび第２のコンタクトプラグ２３ｂが形成されている。各コンタクトプラグ２１、２２ａ、２２ｂ、２３ａおよび２３ｂに接続されるように、層間絶縁膜１９上には配線２４が形成されている。
【００５５】
以上説明したように、本実施例によれば、第１の縦型トランジスタＴｒ１および第２の縦型トランジスタＴｒ２は共に、実施例１と同様に絶縁膜ピラー７ａ１、７ｂ１を有しており、ゲート電極給電用の第１および第２のコンタクトプラグ２３ａおよび２３ｂを素子分離領域２に形成された絶縁膜ピラー７ａ１、７ｂ１の周囲側面に位置するゲート電極１３ａ１、１３ｂ１と重なる位置に設けている。したがって、ゲート電極給電用の第１および第２のコンタクトプラグ２３ａおよび２３ｂとシリコン基板１とのショートを回避することができる。
【００５６】
また、本実施例によれば、第１の縦型トランジスタＴｒ１を構成する第１のシリコンピラー６ａ１を活性領域３の一側面３ａに接するように設けると共に、第２の縦型トランジスタＴｒ２を構成する第２のシリコンピラー６ｂ１を同じ活性領域３の一側面３ａに対向する位置にある他の一側面３ｃに接するように設けている。したがって、複合ピラー８ａおよび８ｂを形成する時、活性領域３に対してＸ方向にパターンずれが生じたとしても、第１のシリコンピラー６ａのＸ方向（複合ピラーの延在方向２５）の幅Ｗ４と第２のシリコンピラー６ｂのＸ方向の幅Ｗ５との合計幅は常に一定に保持することができる。例えば、パターンずれのない理想的状態におけるＷ４およびＷ５が各々３０ｎｍとする。この時、合計幅は６０ｎｍである。複合ピラー８ａ、８ｂの形成時にパターンがＸ方向左側に５ｎｍずれたと仮定すると、Ｗ４は２５ｎｍとなり、Ｗ５は３５ｎｍとなる。しかし、合計幅は６０ｎｍでずれない場合と同じとなる。したがって、第１の縦型トランジスタＴｒ１と第２の縦型トランジスタＴｒ２を直列に接続した一つの縦型トランジスタ、もしくは並列に接続した一つの縦型トランジスタとして用いれば、シリコンピラーの合計幅が常に一定となる縦型トランジスタを得ることができる。
【００５７】
以下、図１１Ａの平面図および図１２〜図１６を用いて、図１１に示した半導体装置の製造方法について説明する。図１２〜図１６は、図１１ＡにおけるＢ−Ｂ断面図を示している。なお、本実施例の製造方法は、対向する二つの複合ピラーを配置する工程以外の工程は実施例１の製造方法と同じなので、重複する説明は省略する。
【００５８】
まず、図１２に示すように、ｐ型単結晶シリコン基板（以下、「基板」と記載する）１の上面に、絶縁膜で埋設された基板１表面からの深さＤ１が２５０ｎｍの素子分離領域２で囲まれ、基板１からなる活性領域３が形成される。次に、基板１上全面にパッド酸化膜４および厚さ１００ｎｍの窒化シリコン膜５を形成する。次に、公知のフォトリソグラフィ技術およびドライエッチング技術を用いて窒化シリコン膜５および酸化シリコン膜４をエッチングしてマスク窒化膜５ａを形成する。マスク窒化膜５ａは活性領域３と素子分離領域２とに跨り、活性領域３の対向する各々の一側面と重なる二つの位置に形成される。次に、マスク窒化膜５ａをマスクとして活性領域３を構成する基板１と素子分離領域２を構成する酸化シリコン膜をエッチングして二つの複合ピラー８ａ、８ｂを形成する。第１の複合ピラー８ａは、第１のシリコンピラー６ａ１と第１の絶縁膜ピラー７ａ１が合体して形成され、第２の複合ピラー８ｂは、第２のシリコンピラー６ｂ１と第２の絶縁膜ピラー７ｂ１が合体して形成される。各々の複合ピラー８ａ、８ｂの基板１表面からの深さＤ２は１５０ｎｍとする。
【００５９】
次に、図１３に示すように、厚さが例えば１０ｎｍの窒化シリコン膜を全面に形成する。次に、窒化シリコン膜を全面エッチバックして第１の複合ピラー８ａおよび第２複合ピラー８ｂの全側面に第１サイドウォール窒化膜９を形成する。次に、熱酸化法を用いて、活性領域３内に露出している基板表面（ピラーの底面位置に相当）に厚さが例えば２０ｎｍのピラー下部絶縁膜１０を選択的に形成する。次に、全面にリンおよび砒素などのｎ型不純物をイオン注入し、活性領域３内に形成されているピラー下部絶縁膜１０の下の基板１の表面にピラー下部絶縁膜１０の底面と接するピラー下部拡散層１１を形成する。
【００６０】
次に、図１４に示すように、各々の複合ピラー８ａ、８ｂの側面に形成した第１サイドウォール窒化膜９を除去して、第１シリコンピラー６ａ１の側面６ａｂ、６ａｃ、６ａｄ、および第２シリコンピラー６ｂ１の側面６ｂｂ、６ｂｃ、６ｂｄの基板シリコンを露出させる（図１４中には、側面６ａｂ、６ａｄ、６ｂｂ、６ｂｄを示していない）。次に、基板シリコンが露出したシリコンピラー６ａ１、６ｂ１の側面にゲート絶縁膜１２ａ、１２ｂを各々形成する。次に、不純物含有非晶質シリコン膜を全面に形成する。次に、全面エッチバックしてゲート絶縁膜１２ａ、１２ｂの表面を含む複合ピラー８ａ、８ｂの全側面に、不純物含有非晶質シリコン膜をサイドウォールとして残存させる。次に、例えば１０００℃、１０秒の熱処理を施して非晶質シリコン膜を多結晶シリコン膜に変換させると同時に、膜中に含有される不純物のリンを活性化させｎ型導体に変換させ第１のゲート電極１３ａ１および第２のゲート電極１３ｂ１とする。次に、回転塗布法により、マスク窒化膜５ａを覆うように第１層間絶縁膜１４を形成し、その後第１層間絶縁膜１４をＣＭＰ技術を用いてマスク窒化膜５ａの上面５ｂが露出するように平坦化する。
【００６１】
次に、図１５に示すように、マスク窒化膜５ａを燐酸液に浸漬して選択的に除去する。これにより第１層間絶縁膜１４の一部と第１のゲート電極１３ａ１および第２のゲート電極１３ｂ１の一部で構成される側壁とパッド酸化膜４で構成される底面を有する開口が複合ピラー８ａ、８ｂの上面に一致する平面形状で形成される。この後、全面にリンをイオン注入することによりシリコンピラー６ａ１、６ｂ１の上端部表面にそれぞれＬＤＤ拡散層１５ａおよび１５ｂを形成する。次に、パッド酸化膜４をフッ酸含有溶液により除去し、ＬＤＤ拡散層１５ａ、１５ｂの上面を露出させる。その後、全面に、前述のＬＰＣＶＤ法により厚さが例えば１０ｎｍの窒化シリコン膜を形成する。次に、ドライエッチングにより全面エッチバックして側壁に第２サイドウォール窒化膜１６を形成する。次に、選択エピタキシャル成長法により、露出しているＬＤＤ拡散層１５ａ、１５ｂの上面にそれぞれ単結晶の積み上げシリコン層からなる積み上げ拡散層１７ａおよび１７ｂを形成する。ＬＤＤ拡散層１５ａと積み上げシリコン膜１７ａはピラー上部拡散層１７ｃ、ＬＤＤ拡散層１５ｂと積み上げシリコン膜１７ｂはピラー上部拡散層１７ｄ、としてそれぞれ機能する。
【００６２】
次に、図１６に示すように、全面に、第２層間絶縁膜１９を形成する。次に、第２層間絶縁膜１９、第１層間絶縁膜１４およびピラー下部酸化膜１０を貫通してピラー下部拡散層に接続するコンタクトプラグ２１と、第２層間絶縁膜１９を貫通してピラー上部拡散層１７ｃ、１７ｄにそれぞれ接続するコンタクトプラグ２２ａ、２２ｂと、第２層間絶縁膜１９および第１層間絶縁膜１４の一部を貫通して第１のゲート電極１３ａ１および第２のゲート電極１３ｂ１にそれぞれ接続する第１のコンタクトプラグ２３ａ、第２のコンタクトプラグ２３ｂが形成される。コンタクトプラグ２１は、第１の縦型トランジスタＴｒ１および第２の縦型トランジスタＴｒ２に共有される構成となる。次に、図１１Ｂに示すように、各々のコンタクトプラグ上面に接続される配線２４を形成して第１の縦型トランジスタＴｒ１および第２の縦型トランジスタＴｒ２が形成される。
【００６３】
図１７Ａは、一対の縦型トランジスタとなるＴｒ１およびＴｒ２を並列トランジスタとして用いる場合の配線例を示している。一つの入力配線３１は、二つに分割され、コンタクトプラグ２２ａおよび２２ｂを介して各々のトランジスタのピラー上部拡散層１７ｃ、１７ｄ（図１７Ａ中には、示していない）に各々接続されている。上部拡散層１７ｃは第１のシリコンピラー６ａ１を介してピラー下部拡散層１１に接続され、上部拡散層１７ｄは第２のシリコンピラー６ｂ１を介してピラー下部拡散層１１に接続される。ピラー下部拡散層１１から一つのコンタクトプラグ２１を介して一つの出力配線３２に接続される。一つの入力配線３１と一つの出力配線３２との間で二つの縦型トランジスタに分割されている並列トランジスタとなる。前述のように二つの複合ピラーがＸ方向にずれた場合、各々のシリコンピラーを独立したトランジスタとして用いると幅が異なることに起因してトランジスタ特性がばらつくことになる。しかし、図１７Ａのように、二つのトランジスタＴｒ１およびＴｒ２を並列接続された一つのトランジスタとして用いることにより、二つのシリコンピラー６ａ１、６ｂ１の幅、すなわち断面積の合計は常に一定となり、トランジスタ特性を安定化させることができる。
【００６４】
図１７Ｂは、図１７Ａに示した並列トランジスタをさらに直列に多段化した例を示している。この場合、一つの配線３１ａは、二つに分割され、活性領域３ｃ１の各々のトランジスタのピラー上部拡散層１７ｃ、１７ｄ（図１７Ｂ中には、示していない）に各々接続される。ピラー上部拡散層１７ｃおよび１７ｄはそれぞれピラー下部拡散層１１に接続される。ピラー下部拡散層１１は一つの配線３１ｂに接続される。配線３１ｂは、二つに分割され、活性領域３ｄ１の各々のトランジスタのピラー上部拡散層１７ｃ、１７ｄ（図１７Ｂ中には、示していない）に各々接続される。以下、同様にして、複数の活性領域内に設けられた並列トランジスタを直列に接続する。なお、並列多段化も可能である。なお、図１７Ａおよび１７Ｂの場合、コンタクトプラグ２１はＢ−Ｂ断面には存在しない。従って、図１７Ａおよび１７Ｂの例では、Ｂ−Ｂ断面は、図１６からコンタクトプラグ２１を除いた構造として表される。
【００６５】
図１８Ａは、一対の縦型トランジスタとなるＴｒ１およびＴｒ２を直列トランジスタとして用いる場合の配線例を示している。一つの入力配線３３は、コンタクトプラグ２２ａを介して第１の縦型トランジスタＴｒ１のピラー上部拡散層１７ｃ（図１８Ａ中には、示していない）に接続されている。ピラー上部拡散層１７ｃは第１のシリコンピラー６ａ１を介してピラー下部拡散層１１に接続され、ピラー下部拡散層１１を共有する第２のシリコンピラー６ｂ１および上部拡散層１７ｄ（図１８Ａ中には、示していない）を介してコンタクトプラグ２２ｂに接続される。コンタクトプラグ２２ｂは一つの出力配線３４に接続される。この場合には下部拡散層１１自体が二つの縦型トランジスタの接点となるのでコンタクトプラグ２１は不要となる。図１８Ａのように、二つのトランジスタＴｒ１およびＴｒ２を、直列接続された一つのトランジスタとして用いることにより、二つのシリコンピラー６ａ１、６ｂ１の幅、すなわち断面積の違いが相殺されるように各々の縦型トランジスタＴｒ１およびＴｒ２が機能するのでトランジスタ特性を安定化させることができる。直列トランジスタの場合、二つのトランジスタＴｒ１およびＴｒ２を流れる電流の向きは逆になるので、より平均化された特性を得ることができる。
【００６６】
図１８Ｂは、図１８Ａに示した直列トランジスタをさらに直列に多段化した例を示している。この場合、一つの配線３３ａは、活性領域３ｅ１上のコンタクトプラグ２２ａを介して第１の縦型トランジスタＴｒ１のピラー上部拡散層１７ｃ（図１８Ｂ中には、示していない）に接続される。ピラー上部拡散層１７ｃはピラー下部拡散層１１に接続され、ピラー下部拡散層１１を共有する第２の縦型トランジスタＴｒ２を介してコンタクトプラグ２２ｂに接続される。コンタクトプラグ２２ｂは一つの配線３３ｂに接続される。配線３３ｂは、活性領域３ｆ１上のコンタクトプラグ２２ａを介して第１の縦型トランジスタＴｒ１のピラー上部拡散層１７ｃ（図１８Ｂ中には、示していない）に接続される。以下、同様にして、複数の活性領域以内に設けられた並列トランジスタを直列に接続する。なお、並列多段化も可能である。
【００６７】
図１９は一つの活性領域内に図１１に示した一対の縦型トランジスタを垂直方向に２対配置した例を示している。この例では、１つの活性領域内に２対のシリコンピラー対が配置され、この２対のシリコンピラー対を備えた２対の複合ピラー対が形成される。また、２対のシリコンピラー対をそれぞれ備えた２対の縦型トランジスタが設けられている。この場合、一対の縦型トランジスタを一つの縦型トランジスタとして二つの縦型トランジスタを構成することができる。また、４つの縦型トランジスタからなる一つの並列トランジスタとして用いることができる。この場合、より大電流が必要な回路に好適となる。あるいは、４つの縦型トランジスタからなる一つの直列トランジスタとして用いることができる。この場合、より高耐圧が必要な回路に好適となる。なお、図１９は１つの活性領域に対して２対の縦型トランジスタを設けた例を示したが、これに限定されるわけではない。すなわち、１つの活性領域内にシリコンピラーを設けるスペースがある限り、１つの活性領域に対して同一方向に延在する１対の複合ピラーを有する１対の縦型トランジスタを３対以上、形成しても良い。
【００６８】
図２０は一つの活性領域内の角を含む領域に一対の縦型トランジスタを配置する例を示している。図１１、図１８、図１９に示した配置では一対の複合ピラーが延在する方向の各々の複合ピラーの中心線が一致している必要はないが、図２０の配置では各々の複合ピラーの延在方向の中心線が一致していることが望ましい。このように、活性領域の角を含み、Ｘ方向およびＹ方向のいずれにも傾斜する方向に延在するように、対向する複合ピラーを配置した場合であっても、二つの縦型トランジスタを直列もしくは並列接続とすることにより、パターンずれの影響を二つの複合ピラー間でお互いに補償するように機能させ、安定した特性を有する一つの縦型トランジスタとすることができる。
【００６９】
（実施例３）
図２１は、図１Ａに示した実施例１の態様において、シリコンピラー６ａ１、６ｂ１のＹ方向（複合ピラーの延在方向２５と垂直な方向）の幅Ｗ３が活性領域３のＹ方向の幅Ｗ１と同じ場合の例を示している。実施例１と同様に、活性領域３はＸ方向に対向する側面３ａ、３ｃおよびＹ方向に対向する側面３ｂ、３ｄを有している。第１の複合ピラー８ａは、活性領域３の一側面３ａに接する第１のシリコンピラー６ａ１と第１の絶縁膜ピラー７ａ１とが合体して構成されている。第１のシリコンピラー６ａ１は、Ｘ方向に対向する側面６ａａ、６ａｃおよびＹ方向に対向する側面６ａｂ、６ａｄを有し、側面６ａａは活性領域３の一側面３ａに一致している。Ｙ方向に対向する側面６ａｂ、６ａｄは活性領域３の側面３ｂ、３ｄと重なっている。本実施例では第１の絶縁膜ピラー７ａ１は、Ｙ方向の最大幅Ｗ２が第１のシリコンピラー６ａ１のＹ方向の幅Ｗ３よりも大きくなっている。したがって、第１のシリコンピラー６ａ１の３つの側面６ａａ、６ａｂ、６ａｄは、第１の絶縁膜ピラー７ａ１と接する構成となっている。第１の複合ピラー８ａの周囲側面には第１のゲート電極１３ａ１が配置されているが、第１のシリコンピラー６ａ１は側面６ａｃからなる一側面のみでゲート絶縁膜（図示していない）を介して第１のゲート電極１３ａ１と対向する構成となる。上記構成の第１の複合ピラー８ａを左右反転させて、活性領域の一側面３ａに対向する他の一側面３ｃに第２の複合ピラー８ｂを配置することにより、一対の縦型トランジスタが構成される。
【００７０】
この構成であっても、ゲート電極給電用の第１のコンタクトプラグ２３ａ、第２のコンタクトプラグ２３ｂは素子分離領域２上の第１の絶縁膜ピラー７ａ１の周囲側壁に位置して形成されるので、半導体基板１とのショートを回避することができる。
【００７１】
本実施例では、シリコンピラー６ａ１、６ｂ１の一側面にのみゲート電極１３ａ１、１３ｂ１を配置する構成となっているが、このような構成は図１１Ａに示したシリコンピラーのＸ方向の幅Ｗ４が縮小され、Ｙ方向の幅Ｗ３より小さくなる場合に有効となる。すなわち、Ｘ方向の幅Ｗ４はトランジスタのチャネルとなるシリコンピラー６ａ１、６ｂ１の厚みを示しており、Ｗ４の縮小はチャネル領域の厚みが薄くなることを意味する。したがって、一側面に形成されたゲート電極１３ａ１、１３ｂ１だけであっても容易にトランジスタ特性を制御することが可能となる。
【００７２】
（実施例４）
図２２は、素子分離領域２を挟む二つの活性領域３ａ１、３ｂ１を有し、中央に位置する絶縁膜ピラー７を共有して両側に位置する二つのシリコンピラー６ａ１、６ｂ１からなる複合ピラー８の構成を示している。他の基本的構成は図１に示した構成と同じなので重複する説明は省略する。
【００７３】
素子分離領域２を挟んで、第１の活性領域３ａ１と第２の活性領域３ｂ１を有し、第１の活性領域３ａ１の一側面３ａｃと第２の活性領域３ｂ１の一側面３ｂａとが対向するように配置される。第１の活性領域３ａ１には一側面３ａｃに接する第３のシリコンピラー６ａ１が配置される。第２の活性領域３ｂ１には、第１の活性領域３ａ１の一側面３ａｃに対向する一側面３ｂａに接する第４のシリコンピラー６ｂ１が配置される。さらに、第１の活性領域３ａ１と第２の活性領域３ｂ１の間に位置し、Ｘ方向の一端が第１の活性領域３ａ１の一側面３ａｃに接し、他の一端が第２活性領域３ｂ１の一側面３ｂａに接する第３の絶縁膜ピラー７が配置されている。第３のシリコンピラー６ａ１、第３の絶縁膜ピラー７、第４のシリコンピラー６ｂ１は、合体されて一つの複合ピラー８を構成する。すなわち、共有される第３の絶縁膜ピラー７を中央に有し、第３の絶縁膜ピラー７の両端に二つのシリコンピラー６ａ１、６ｂ１が配置された構成となっている。一つの複合ピラー８の周囲側面にはゲート電極１３が配置される。ゲート電極給電用のコンタクトプラグ２３は共有される第３の絶縁膜ピラー７の周囲側面に位置するゲート電極１３に対して１箇所設けられる。
【００７４】
このように配置した二つの第３および第４の縦型トランジスタＴｒ１およびＴｒ２であっても、ゲート電極給電用のコンタクトプラグ２３は素子分離領域２上の共有される第３の絶縁膜ピラー７の周囲側壁に位置して形成されるので、半導体基板１とのショートを回避することができる。また、二つの縦型トランジスタＴｒ１およびＴｒ２を直列接続もしくは並列接続とすることによって、パターンずれの影響を二つの複合ピラー間でお互いに補償するように機能させ、安定した特性を有する一つの縦型トランジスタとすることができる。なお、図２２は２つの活性領域３ａ１、３ｂ１に対して１対の縦型トランジスタＴｒ１、Ｔｒ２を設けた例を示したが、これに限定されるわけではない。例えば、３つ以上の活性領域内にそれぞれ設けられた３つ以上のシリコンピラーと、これらのシリコンピラー間に設けられた絶縁膜ピラーとを有する複合ピラーを設ける。この複合ピラーの周囲を覆うゲート電極を設けることによって、絶縁膜ピラーが共有化された３つ以上のトランジスタを形成しても良い。
【００７５】
図２２Ｂは、図２１に示した第３実施例の態様を本実施例に反映させた構成例を示している。
【００７６】
図２２Ａおよび図２２Ｂに示すように、本実施例のゲート電極１３は素子分離領域２を介して隣接する二つの第１および第２の活性領域３ａ１、３ｂ１に各々設けられる縦型トランジスタＴｒ１、Ｔｒ２に共有される構成となっている。言い換えれば、ゲート電極１３は、二つの半導体素子を接続する配線として機能させることができる。すなわち、第１の活性領域３ａ１と第２の活性領域３ｂ１の間に位置する素子分離領域２にも第３の絶縁膜ピラー７を配置することにより、第３の絶縁膜ピラー７の対向する二つの側面に形成されるゲート電極１３を、第１の活性領域３ａ１に設けられる半導体素子と第２の活性領域３ｂ１に設けられる半導体素子を接続する配線として用いることができる。ゲート電極１３は、エッチバック法を用いて形成するので、第３の絶縁膜ピラー７の側面に自己整合で形成される。したがってリソグラフィによる配線用のパターニングが不要となり、ゲート電極１３の平面的な幅は成膜時の膜厚で制御することができるので、最小加工寸法で形成される第３および第４のシリコンピラー６ａ１、６ｂ１および第３の絶縁膜ピラー７の幅に比べて狭く形成することができる。また、ゲート電極１３は、上記のように第３の絶縁膜ピラー７の側面に自己整合で形成されるので、第３の絶縁膜ピラー７がどのような平面形状であっても形成することができる。すなわち、図２２Ａでは、各々の活性領域３ａ１、３ｂ１がＸ方向の直線上に配置されているので、第３の絶縁膜ピラー７の平面形状が長方形で構成されているが、活性領域３ａ１、３ｂ１がＹ方向にずれて配置されていても第３の絶縁膜ピラー７を折り曲げて配置すればゲート電極１３からなる配線で各々の活性領域３ａ１、３ｂ１に形成された半導体素子を接続することができる。つまり、複数の活性領域３ａ１、３ｂ１がどのようにレイアウトされていてもその間に第３の絶縁膜ピラー７を配置することによりゲート電極１３からなる配線で複数の半導体素子を接続することができる。
【００７７】
（実施例５）
図２３は、実施例５の構成を示している。実施例２の図１１では平面視で矩形となる複合ピラー８ａ、８ｂを示したが、本実施例では複合ピラー８ａ、８ｂが平面視で円形となる。本実施例のように、複合ピラー８ａ、８ｂの平面視形状が円形の場合であっても、実施例２と同様の効果を有することができる。すなわち、ゲート電極給電用の第１のコンタクトプラグ２３ａおよび第２のコンタクトプラグ２３ｂをそれぞれ、素子分離領域２に形成された絶縁膜ピラー７ａ１、７ｂ１の周囲側面に位置するゲート電極１３ａ１、１３ｂ１と重なる位置に設けている。したがって、ゲート電極給電用の第１および第２のコンタクトプラグ２３ａおよび２３ｂとシリコン基板とのショートを回避することができる。また、第１の縦型トランジスタＴｒ１を構成する第１のシリコンピラー６ａ１を活性領域３の一側面３ａに接するように設けると共に、第２の縦型トランジスタＴｒ２を構成する第２のシリコンピラー６ｂ１を同じ活性領域３の一側面３ａに対向する位置にある他の一側面３ｃに接するように設けている。したがって、複合ピラー８ａおよび８ｂを形成する時、活性領域３に対してＸ方向にパターンずれが生じたとしても、第１のシリコンピラー６ａのＸ方向（複合ピラーの延在方向２５）の幅Ｗ４と第２のシリコンピラー６ｂのＸ方向の幅Ｗ５との合計幅は常に一定に保持することができる。したがって、第１の縦型トランジスタＴｒ１と第２の縦型トランジスタＴｒ２を直列に接続した一つの縦型トランジスタ、もしくは並列に接続した一つの縦型トランジスタとして用いれば、シリコンピラーの合計幅が常に一定となる縦型トランジスタを得ることができる。
【００７８】
以上、説明したように、本発明の実施例によれば、ゲート電極給電コンタクトプラグとピラー下部拡散層とのショートを回避して縦型トランジスタの信頼性を向上させることができる。また、二つの縦型トランジスタを直列接続もしくは並列接続した一つの縦型トランジスタとして用いることにより安定したトランジスタ特性を得ることが可能となる。なお、上記複数の実施例では、複合ピラーを矩形として説明したが、図２３に示すように、楕円状の複合ピラーであっても同様の効果を得ることができる。
【００７９】
なお、図１１以降の図面において２つのトランジスタが示されるとき、左側のトランジスタを第１の縦型トランジスタ、右側のトランジスタを第２の縦型トランジスタとした。しかし、図１１以降の図面では便宜上、第１および第２の縦型トランジスタを決定したものであって、右側のトランジスタを第１の縦型トランジスタ、左側のトランジスタを第２の縦型トランジスタとしても良い。第３および第４の縦型トランジスタについても同様である。また、各図において、平面図と断面図のハッチングが異なる場合がある。
【００８０】
上記実施例に示したように、トランジスタとして機能させるために、シリコンピラーの少なくとも１つの側面上には、ゲート絶縁膜を介してゲート電極が形成される必要がある。
【符号の説明】
【００８１】
１  シリコン基板
１ａ  基板表面
２  素子分離領域
２ｅ  素子分離領域の上面
３、３ａ１、３ｂ１、３ｃ１、３ｄ１、３ｅ１、３ｆ１  活性領域
３ａ、３ｂ、３ｃ、３ｄ、３ａｃ、３ｂａ  活性領域の側面
４  パッド酸化膜
５  窒化シリコン膜
５ａ  マスク窒化膜
５ｂ  マスク窒化膜の上面
５ｃ  側壁
５ｄ  開口
６、６ａ１、６ｂ１  シリコンピラー
６ａ、６ｂ、６ｃ、６ｄ、６ａａ、６ａｂ、６ａｃ、６ａｄ、６ｂａ、６ｂｂ、６ｂｃ、６ｂｄ  シリコンピラーの側面
６ｅ  シリコンピラーの底面
７、７ａ１、７ｂ１  絶縁膜ピラー
７ａ、７ｂ、７ｃ、７ｄ  絶縁膜ピラーの側面
８、８ａ、８ｂ  複合ピラー
９  第１サイドウォール窒化膜
１０  ピラー下部酸化膜
１１  ピラー下部拡散層
１２、１２ａ、１２ｂ  ゲート絶縁膜
１３、１３ａ１、１３ｂ１  ゲート電極
１３ａ  サイドウォール非晶質シリコン膜
１３ｂ  サイドウォール非晶質シリコン膜の上端面
１４  第１層間絶縁膜
１４ａ  第１層間絶縁膜の上面
１５、１５ａ、１５ｂ  ＬＤＤ拡散層
１６  サイドウォール絶縁膜
１７、１７ａ、１７ｂ  積み上げ拡散層
１７ｃ、１７ｄ  ピラー上部拡散層
１８  ピラー上部拡散層
１９  第２層間絶縁膜
２０ａ  第１コンタクトホール
２０ｂ  第２コンタクトホール
２０ｃ  第３コンタクトホール
２１、２２、２２ａ、２２ｂ、２３、２３ａ、２３ｂ  コンタクトプラグ
２４  配線
２５  複合ピラーの延在方向
３１、３３  入力配線
３１ａ、３１ｂ、３３ａ、３３ｂ  配線
３２、３４  出力配線
５０  シリコン半導体基板
５１  素子分離領域
５２  活性領域
５３  第１シリコンピラー
５４  第２シリコンピラー
５５ａ  第１ゲート電極
５５ｂ  第２ゲート電極
５６  ピラー下部酸化膜
５７  ピラー下部拡散層
５８  ＬＤＤ拡散層
５９、６１  絶縁膜
６０  積み上げ拡散層
６２  第１層間絶縁膜
６３  第２層間絶縁膜
６４。６５、６６  コンタクトプラグ
Ｄ１  素子分離領域の深さ
Ｄ２  基板表面からシリコンピラーの底面までの深さ
Ｔｒ１  第１の縦型トランジスタ
Ｔｒ２  第２の縦型トランジスタ
Ｗ１  活性領域のＹ方向の幅
Ｗ２  絶縁膜ピラーのＹ方向の幅
Ｗ３  シリコンピラーのＹ方向の幅
Ｗ４  第１のシリコンピラーのＸ方向の幅
Ｗ５  第２のシリコンピラーのＸ方向の幅
【図１】
2013206932.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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