(57)【要約】 【課題】  テスト時間を短縮することが可能な半導体装置を提供する。【解決手段】  第１のパッド４１は、テスト装置から供給される第１、第２のテストコマンドを受ける。電圧生成回路１３は、第１、第２のテストコマンドに基づきテストすべき電圧を発生する。第２のパッド４２は第１、第２のテストコマンドに対応して第１、第２のモニタ電圧を受ける。比較器６１は、電圧生成回路から供給される電圧と、第１のモニタ電圧とを比較して信号を出力し、電圧生成回路から供給される電圧と、第２のモニタ電圧とを比較して信号を出力する。データ反転部６２は、第１のテストコマンドに基づき、比較器の出力信号を反転して第１のパッドに供給し、第２のテストコマンドに基づき、比較器の出力信号を反転せずに出力する。【選択図】図１
2013182634.tif 000002
【特許請求の範囲】
【請求項１】
テスト装置から供給される第１、第２のテストコマンドを受ける第１のパッドと、
前記第１のパッドに供給された前記第１、第２のテストコマンドに基づき、テストすべき電圧を発生する電圧生成回路と、
前記第１のテストコマンドに対応して、前記テスト装置から供給される前記テストすべき電圧の下限値の電圧に対応する第１のモニタ電圧を受け、前記第２のテストコマンドに対応して、前記テストすべき電圧の上限値の電圧に対応する第２のモニタ電圧を受ける第２のパッドと、
前記電圧生成回路から供給される前記テストすべき電圧と、前記第２のパッドから供給される前記第１のモニタ電圧とを比較して第１又は第２の論理レベルの一方の出力信号を出力し、前記電圧生成回路から供給される前記テストすべき電圧と、前記第２のパッドから供給される前記第２のモニタ電圧とを比較して第１、第２の論理レベルの一方の出力信号を出力する比較器と、
前記第１のテストコマンドに基づき、前記比較器の出力信号を反転して前記第１のパッドに供給し、前記第２のテストコマンドに基づき、前記比較器の出力信号を反転せずに出力するデータ反転部と
を具備することを特徴とする半導体装置。
【請求項２】
テスト装置に接続された複数の半導体装置を有し、
前記複数の半導体装置のそれぞれは、
前記テスト装置から供給される第１、第２のテストコマンドを受ける第１のパッドと、
前記第１のパッドに供給された前記第１、第２のテストコマンドに基づき、テストすべき電圧を発生する電圧生成回路と、
前記第１のテストコマンドに対応して、前記テスト装置から供給される前記テストすべき電圧の下限値の電圧に対応する第１のモニタ電圧を受け、前記第２のテストコマンドに対応して、前記テストすべき電圧の上限値の電圧に対応する第２のモニタ電圧を受ける第２のパッドと、
前記電圧生成回路から供給される前記テストすべき電圧と、前記第２のパッドから供給される前記第１のモニタ電圧とを比較して第１又は第２の論理レベルの一方の出力信号を出力し、前記電圧生成回路から供給される前記テストすべき電圧と、前記第２のパッドから供給される前記第２のモニタ電圧とを比較して第１、第２の論理レベルの一方の出力信号を出力する比較器と、
前記第１のテストコマンドに基づき、前記比較器の出力信号を反転して前記第１のパッドに供給し、前記第２のテストコマンドに基づき、前記比較器の出力信号を反転せずに出力するデータ反転部と
を具備することを特徴とする半導体装置。
【請求項３】
データ反転部は、前記比較器の出力信号が供給される第１の入力端と、前記比較器の出力信号の反転信号が供給される第２の入力端とを具備する選択回路を有し、
前記選択回路は、前記第１のテストコマンドに基づき前記第２の入力端の信号を選択して出力し、前記第２のテストコマンドに基づき、前記第１の入力端の信号を選択して出力することを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記第１のテストコマンドに基づき前記データ反転部から出力される第１のステータス信号、及び前記第２のテストコマンドに基づき前記データ反転部から出力される第２のステータス信号を保持する保持部をさらに具備し、
前記保持部に保持された第１及び第２のステータス信号は、前記テスト装置から供給されるコマンドにより読み出され、前記テスト装置に供給されることを特徴とする請求項３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、例えばテスト回路を内蔵した半導体装置に関する。
【背景技術】
【０００２】
例えばＮＡＮＤフラッシュメモリは、データの書き込み、読み出しなどを行うために、多様な内部電圧が用いられている。このＮＡＮＤフラッシュメモリの製造においては、ウェハテスタにより、ウェハ上のＮＡＮＤフラッシュメモリの内部電圧で発生された電圧が規定値の範囲内であるかどうかをテスタ内においてモニタしている。
【０００３】
しかし、ウェハ上の複数のＮＡＮＤフラッシュメモリの内部電圧をモニタするテストに長時間を要していた。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−３１８２６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態は、テスト時間を短縮することが可能な半導体装置を提供しようとするものである。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、テスト装置から供給される第１、第２のテストコマンドを受ける第１のパッドと、前記第１のパッドに供給された前記第１、第２のテストコマンドに基づき、テストすべき電圧を発生する電圧生成回路と、前記第１のテストコマンドに対応して、前記テスト装置から供給される前記テストすべき電圧の下限値の電圧に対応する第１のモニタ電圧を受け、前記第２のテストコマンドに対応して、前記テストすべき電圧の上限値の電圧に対応する第２のモニタ電圧を受ける第２のパッドと、前記電圧生成回路から供給される前記テストすべき電圧と、前記第２のパッドから供給される前記第１のモニタ電圧とを比較して第１又は第２の論理レベルの一方の出力信号を出力し、前記電圧生成回路から供給される前記テストすべき電圧と、前記第２のパッドから供給される前記第２のモニタ電圧とを比較して第１、第２の論理レベルの一方の出力信号を出力する比較器と、前記第１のテストコマンドに基づき、前記比較器の出力信号を反転して前記第１のパッドに供給し、前記第２のテストコマンドに基づき、前記比較器の出力信号を反転せずに出力するデータ反転部とを具備することを特徴とする。
【図面の簡単な説明】
【０００７】
【図１】本実施形態に係る半導体装置の一例を示す構成図。
【図２】図１の要部の構成を示す回路図。
【図３】本実施形態に係るテスト動作を説明するために示すフローチャート。
【図４】本実施形態に係るテスト工程を示す構成図。
【発明を実施するための形態】
【０００８】
以下、実施の形態について、図面を参照して説明する。
【０００９】
図１は、実施形態に係る半導体装置の一例を示すものであり、本実施形態をＮＡＮＤフラッシュメモリに適用した場合を示している。
【００１０】
図１において、半導体装置１は、ＮＡＮＤフラッシュメモリ２、コントローラ３、ＥＣＣ（Error Checking and Correcting）部４、インターフェース部５、及びテスト回路部６を備えている。
【００１１】
＜ＮＡＮＤフラッシュメモリ２＞
ＮＡＮＤフラッシュメモリ２は、メモリセルアレイ１０、ロウデコーダ（ＲＤＣ）１１、ページバッファ１２、電圧生成回路１３、ＮＡＮＤシーケンサ１４、オシレータ（ＯＳＣ）１５，１６、データ転送部１７、及びトリミング回路１８を備えている。
【００１２】
メモリセルアレイ１０は、図示せぬ複数のメモリセルを含むＮＡＮＤストリングを複数個、有する。これらＮＡＮＤストリングは、例えば直列に接続された複数のメモリセルと、複数のメモリセルを挟むように接続された２個の選択ゲートトランジスタを有する。このメモリセルは、図示せぬ複数のワード線、選択ゲート線、及びビット線を用いて選択可能とされている。
【００１３】
ロウデコーダ１１は、データの書き込み、読み出し、及び消去の際に、ワード線及び選択ゲート線を選択し、所定の電圧をワード線及び選択ゲート線に転送する。
【００１４】
ページバッファ１２は、メモリセルアレイ１０の1ページと同じ大きさのデータをセンスして、保持する機能を有する。すなわち、ページバッファ１２は、読み出し時、メモリセルアレイ１０から読み出された１ページ分のデータを一時的に格納し、書き込み時、メモリセルアレイ１０に書き込むべき１ページ分のデータを一時的に格納する。
【００１５】
なお、例えばＮＡＮＤ型フラッシュメモリの場合、ワード線を共有する複数のメモリセルの一群をページとして、読み出し動作、書き込み動作が行われる。
【００１６】
また、ページバッファ１２は、データの読み出しの際に、ページデータのうちアドレスで指定された例えば６４ビットのデータをデータ転送部１７へ送り、データの書き込みの際には、６４ビットのデータをデータ転送部１７から受ける。さらに、ページバッファ１２は、書き込みデータをメモリセルアレイ１０に書き込み、かつメモリセルアレイ１０からデータを読み出す図示せぬセンスアンプを含んでいる。
【００１７】
電圧生成回路１３は、データの書き込み、読み出し、及び消去に必要な電圧（ＶＲＥＦ、ＶＰＡＳＳ、ＶＲＥＡＤ、ＶＰＧＭ、ＶＥＲＡなど）を発生し、この電圧をロウデコーダ１１などに供給する。
【００１８】
ＮＡＮＤシーケンサ１４は、ＮＡＮＤフラッシュメモリ２全体の動作を司る。すなわち、ＮＡＮＤシーケンサ１４は、コントローラ３から各種の命令を受けると、これに応答して、データの書き込み、読み出し、及び消去などのシーケンスを実行する。さらに、ＮＡＮＤシーケンサ１４は、各種シーケンスに従って、電圧生成回路１３やページバッファ１２の動作を制御する。
【００１９】
オシレータ１５は、内部クロックＩＣＬＫを生成し、この内部クロックＩＣＬＫをＮＡＮＤシーケンサ１４に供給する。ＮＡＮＤシーケンサ１４は、この内部クロックＩＣＬＫに同期して動作する。また、ＮＡＮＤシーケンサ１４は、内部クロックＩＣＬＫから幾つかのクロック信号を生成し、このクロックをデータ転送部１７に供給する。
【００２０】
オシレータ１６は、内部クロックＡＣＬＫを生成し、この内部クロックＡＣＬＫをコントローラ３に供給する。内部クロックＡＣＬＫは、コントローラ３が動作するための基準クロックである。
【００２１】
データ転送部１７は、ページバッファ１２とＥＣＣ部４との間のデータ転送、及びページバッファ１２とインターフェース部５との間のデータ転送を制御する。この制御のため、データ転送部１７は、図示せぬ複数のバスと複数のラッチ回路とを備えている。
【００２２】
トリミング回路１８は、電圧生成回路１３により発生される電圧を制御するものであり、発生すべき電圧に対応して予め設定されたパラメータとしての複数の数値データを保持する図示せぬレジスタを有している。トリミング回路１８は、アドレス／コマンド発生回路５４からコマンドが供給されると、コマンドに対応する数値データを選択し、電圧生成回路１３に供給する。電圧生成回路１３は、供給された数値データに基づき、電圧を発生する。
【００２３】
＜ＥＣＣ部４＞
ＥＣＣ部４は、ＮＡＮＤフラッシュメモリ２からデータを読み出すとき、読み出されたデータついてエラーの検出及び訂正を行う。また、ＮＡＮＤフラッシュメモリ２にデータを書き込むプログラム時、プログラムすべきデータについてパリティデータを生成する。ＥＣＣ部４は、ＥＣＣバッファ２１及びＥＣＣエンジン２２を備えている。
【００２４】
ＥＣＣバッファ２１は、ＮＡＮＤデータバスによってデータ転送部１７と接続されている。ＥＣＣバッファ２１は、ＥＣＣ処理（データ読み出し時は誤り訂正、プログラム時はパリティデータの生成）のために一時的にデータを格納する。ＥＣＣバッファ２１は、例えば３２ビット幅のデータバスでデータ転送部１７と接続されている。
【００２５】
ＥＣＣエンジン２２は、ＥＣＣバッファ２１に保持されたデータを用いてＥＣＣ処理を行う。具体的には、ＥＣＣエンジン２２は、ＥＣＣバッファ２１に入力されたデータの誤り訂正し、訂正したデータを再びＥＣＣバッファ２１に出力する。
【００２６】
すなわち、ＥＣＣ部４は、データの書き込み時、インターフェース部５からページバッファ１２に転送されたデータに対してパリティデータを生成する。また、データの読み出し時、メモリセルアレイ１０から読み出され、ページバッファ１２に転送されたデータの誤りを検出し、誤りを訂正する。
【００２７】
＜インターフェース部５＞
インターフェース部５は、例えばインターフェース（Ｉ／Ｆ）３１を備えている。
【００２８】
インターフェース３１は、パッド４１を介して、半導体装置１外部のホスト機器や後述するテスト装置１００との間で、データ、制御信号、コマンド及びアドレス等の様々な信号の受け渡しを行なう。制御信号の一例は、半導体装置１全体をイネーブルにするチップイネーブル信号／ＣＥ、アドレスをラッチさせるためのアドレスバリッド信号／ＡＶＤ、バースト読み出し用のクロックＣＬＫ、書き込み動作をイネーブルにするためのライトイネーブル信号／ＷＥ、及びデータの外部への出力をイネーブルにするためのアウトプットイネーブル信号／ＯＥなどである。また、インターフェース３１は、ホスト機器からの書き込み要求及び読み出し要求などに係る制御信号をコントローラ３へ送る。
【００２９】
さらに、インターフェース３１は、後述するテスト時、テスト装置１００からパッド４１を介して供給されるコマンドを受けてコントローラ３へ送り、テスト回路６から出力されるステータス信号を、パッド４１を介してテスト装置１００に送る。
【００３０】
＜コントローラ３＞
コントローラ３は、半導体装置１全体の動作を司る。コントローラ３は、レジスタ５１、コマンドユーザインターフェース（ＣＵＩ）５２、ステートマシン５３、アドレス／コマンド発生回路５４、及びアドレス／タイミング発生回路（Add/Timing）５５を備えている。
【００３１】
レジスタ５１は、インターフェース３１から供給される例えば読み出しコマンドや書き込みコマンド、及びテストコマンドを保持する。
【００３２】
コマンドユーザインターフェース５２は、所定のコマンドがレジスタ５１に保持されることで、半導体装置１に対してファンクション実行コマンドが与えられたことを認識し、内部コマンド信号をステートマシン５３へ送る。
【００３３】
ステートマシン５３は、コマンドユーザインターフェース５２から供給される内部コマンド信号に基づいて、半導体装置１内のシーケンス動作を制御する。ステートマシン５３がサポートするファンクションは、書き込み、読み出し、及び消去を含め多数ある。ステートマシン５３は、これらのファンクションを実行するように、ＮＡＮＤフラッシュメモリ２の動作を制御する。
【００３４】
アドレス／コマンド発生回路５４は、ステートマシン５３の制御に基づいてＮＡＮＤフラッシュメモリ２の動作を制御する。具体的には、アドレス／コマンド発生回路５４は、オシレータ１６から供給される内部クロックＡＣＬＫと同期して、ＮＡＮＤフラッシュメモリ２の動作を制御するアドレスやコマンド（Write/Read/Load）等を生成し、これらをＮＡＮＤシーケンサ１４へ送る。
【００３５】
さらに、アドレス／コマンド発生回路５４は、電圧生成回路１３により電圧を生成させるとき、コマンドＣＭＤ＿ＵＶＭＯＮ、ＣＭＤ＿ＯＶＭＯＮを生成する。アドレス／コマンド発生回路５４は、トリミング回路１８及びデータ反転回路６２にコマンドＣＭＤ＿ＵＶＭＯＮ及びコマンドＣＭＤ＿ＯＶＭＯＮを供給する。トリミング回路１８は、コマンドＣＭＤ＿ＯＶＭＯＮが、信号“０”であるとき、電圧生成回路１３により生成される電圧を上昇させ、コマンドＣＭＤ＿ＵＶＭＯＮが、信号“０”であるとき、電圧生成回路１３により生成される電圧を低下させる。なお、詳細は、図２を用いて後述する。
【００３６】
また、後述する電圧生成回路１３のテスト時において、コマンドＣＭＤ＿ＵＶＭＯＮ、及びコマンドＣＭＤ＿ＯＶＭＯＮは、共に“１”に設定される。このため、トリミング回路１８の動作が停止され、電圧生成回路１３は、トリミングせずに、テスト時のコマンドにより選択された電圧を生成する。なお、詳細は、図２を用いて後述する。
【００３７】
アドレス／タイミング発生回路５５は、ステートマシン５３の制御に基づいてＥＣＣエンジン２２の動作を制御する。具体的には、ＥＣＣエンジン２２において必要なアドレスやコマンドを発行し、これらをＥＣＣエンジン２２へ供給する。
【００３８】
＜テスト回路６＞
テスト回路６は、半導体装置の製造工程において、電圧生成回路１３により生成された電圧が規定の範囲内であるかどうかをテストし、テスト結果を出力する。テスト時、半導体装置１が形成されたウェハは、テスト装置１００に装着され、テスト装置１００の図示せぬプローブが半導体装置１のパッド４１、４２に接触される。この状態において、テスト装置１００からテスト内容を示すコマンドがパッド４１に供給され、パッド４２にコマンドに対応した基準電圧が供給される。
【００３９】
テスト回路６は、後述するように、コマンドに従って電圧生成回路１３により生成されたテスト電圧（図１のＶＲＥＦ，ＶＰＡＳＳ，ＶＲＥＡＤ等）とテスト装置１００から供給されたモニタ電圧ＶＭＯＮｘとを比較し、電圧生成回路１３により生成されたテスト電圧が規定の範囲内であるかどうかをステータス信号としてテスト装置１００に出力する。
【００４０】
具体的には、テスト回路６は、比較器６１、データ反転回路６２、ステータス保持回路６３を有する。
【００４１】
比較器６１は、テストパッド４２に供給された基準電圧としてのモニタ電圧ＶＭＯＮｘと電圧生成回路１３により生成されたテストすべき電圧（例えばＶＲＥＦ）とを比較する。このモニタ電圧ＶＭＯＮｘは、電圧生成回路１３により発生されるテストすべき電圧に応じて、テスト装置１００にて変更される。モニタ電圧ＶＭＯＮｘは、例えばコマンドに従って電圧生成回路１３により生成される電圧の上限値と下限値の電圧である。電圧生成回路１３により発生される電圧（例えばＶＲＥＦ）が、例えば１２Ｖである場合、上限値のモニタ電圧ＶＭＯＮｘは、例えば１３Ｖに設定され、下限値のモニタ電圧ＶＭＯＮｘは、例えば１１Ｖに設定される。
【００４２】
なお、本実施形態では、モニタ電圧ＶＭＯＮｘは、コマンドに従って電圧生成回路１３により生成される電圧の上限値と下限値の電圧として説明をするが、これに限定されることなく、例えば電圧生成回路１３により発生される電圧（例えばＶＲＥＦ）が、例えば１２Ｖである場合、第１モニタ電圧ＶＭＯＮｘは、例えば１２Ｖに設定され、第２モニタ電圧ＶＭＯＮｘは、第１モニタ電圧よりも電圧生成回路１３により発生される電圧が大きいとき、上限に許容できる範囲の電圧（例えば１３Ｖ）に設定され、第１モニタ電圧よりも電圧生成回路１３により発生される電圧が小さいとき、下限に許容できる範囲の電圧（例えば１１Ｖ）に設定される。
【００４３】
比較器６１は、例えば先ず、下限値のモニタ電圧ＶＭＯＮｘと電圧生成回路１３により発生される電圧ＶＲＥＦとを比較し、次いで、上限値のモニタ電圧ＶＭＯＮｘと電圧生成回路１３により発生される電圧ＶＲＥＦとを比較する。すなわち、比較器６１は、電圧生成回路１３により発生される電圧ＶＲＥＦが下限値のモニタ電圧ＶＭＯＮｘ（１１Ｖ）より大きい場合、出力信号ＦＬＴＲＩＭＬとしてローレベル（“０”）を出力し、電圧生成回路１３により発生される電圧ＶＲＥＦが上限値のモニタ電圧ＶＭＯＮｘ（１３Ｖ）より小さい場合、出力信号ＦＬＴＲＩＭＬとしてハイレベル（“１”）を出力する。
【００４４】
ＶＭＯＮｘ（１１Ｖ）＜ＶＲＥＦ  ＝“０”
ＶＭＯＮｘ（１３Ｖ）＞ＶＲＥＦ  ＝“１”
比較器６１の出力信号ＦＬＴＲＩＭＬは、トリミング回路１８とデータ反転回路６２に供給される。トリミング回路１８は、テスト時、後述するように、アドレス／コマンド発生回路５４から供給される内部コマンドＣＭＤ＿ＵＶＭＯＮがハイレベルのとき、及びＣＭＤ＿ＯＶＭＯＮがハイレベルのとき停止される。
【００４５】
内部コマンドＣＭＤ＿ＵＶＭＯＮは、上限値のモニタ電圧ＶＭＯＮｘと電圧生成回路１３により発生される電圧ＶＲＥＦとを比較する場合のコマンドであり、内部コマンドＣＭＤ＿ＯＶＭＯＮは、下限値のモニタ電圧ＶＭＯＮｘと電圧生成回路１３により発生される電圧ＶＲＥＦとを比較する場合のコマンドである。
【００４６】
また、データ反転回路６２は、内部コマンドＣＭＤ＿ＵＶＭＯＮがハイレベルのとき、比較器６１の出力信号ＦＬＴＲＩＭＬをそのまま出力し、内部コマンドＣＭＤ＿ＯＶＭＯＮがハイレベルのとき、比較器６１の出力信号ＦＬＴＲＩＭＬを反転して出力する。すなわち、比較器６１において、下限値のモニタ電圧ＶＭＯＮｘと電圧生成回路１３により発生される電圧ＶＲＥＦとが比較され、ＶＭＯＮｘ（１１Ｖ）＜ＶＲＥＦであり、比較器６１の出力信号ＦＬＴＲＩＭＬが信号“０”のとき、この信号“０”が反転され、信号“１”として出力される。データ反転回路６２の出力信号は、ステータス保持回路６３に一旦保持され、インターフェース３１、パッド４１を介してテスト装置１００に供給される。
【００４７】
図２は、テスト回路６の具体例を示すものであり、図２において、図１と同一部分には同一符号を付している。
【００４８】
図２において、アドレス／コマンド発生回路５４から出力される内部コマンドＣＭＤ＿ＵＶＭＯＮ、ＣＭＤ＿ＯＶＭＯＮは、ＮＡＮＤ回路６０ａの入力端に供給されている。ＮＡＮＤ回路６０ａの出力端は、ＡＮＤ回路６０ｂの入力端に接続されている。
【００４９】
このＡＮＤ回路６０ｂの入力端には、さらに、比較器６１の出力端が接続されるとともに、例えばトリミング回路を制御するための内部コマンドＣＭＤ＿ＴＲＩＭが供給されている。この内部コマンドＣＭＤ＿ＴＲＩＭは、図１に示すアドレス／コマンド発生回路５４により生成される。ＡＮＤ回路６０ｂの出力端は、トリミング回路１８の入力端に接続され、トリミング回路１８の出力端は、電圧生成回路１３の入力端に接続されている。
【００５０】
テスト時、内部コマンドＣＭＤ＿ＵＶＭＯＮ、ＣＭＤ＿ＯＶＭＯＮは、共にハイレベルとされている。このため、ＮＡＮＤ回路６０ａの出力信号はローレベルであり、ＡＮＤ回路６０ｂの入力条件は満足されず、トリミング回路１８は、トリミング動作が停止される。このとき、トリミング回路１８は、アドレス／コマンド発生回路５４から供給される信号Ｐａｒａｍ＿ＩＮに基づき、コマンドＣＭＤ１、ＣＭＤ２に対応するテストすべき電圧を生成するための数値データを電圧生成回路１３に供給する。このため、電圧生成回路１３は、テスト時、コマンドＣＭＤ１、ＣＭＤ２に対応するテストすべき電圧を発生する。すなわち、テスト時、ＣＭＤ＿ＵＶＭＯＮ、又はＣＭＤ＿ＯＶＭＯＮはハイレベルとなるためトリミング回路１８は動作しない。しかし、トリミング回路１８には予めトリミングでの結果がラッチされているため、テスト時、電圧発生回路１３はそのトリミング結果に応じた電圧を比較器６１へ出力する。
【００５１】
電圧生成回路１３の出力端は、比較器６１の一方入力端に接続されている。比較器６１の他方入力端はパッド４２に接続されている。比較器６１の出力端は、ＡＮＤ回路６０ｂに接続されると共に、データ反転回路６２に接続されている。
【００５２】
このデータ反転回路６２は、２入力の選択回路６２ａとインバータ回路６２ｂにより構成されている。比較器６１の出力信号は、選択回路６２ａの第１の入力端に接続されるとともに、インバータ回路６２ｂを介して選択回路６２ａの第２の入力端に接続されている。選択回路６２ａは、内部コマンドＣＭＤ＿ＵＶＭＯＮにより第１の入力端に供給される信号を選択し、内部コマンドＣＭＤ＿ＯＶＭＯＮにより第２の入力端に供給される信号を選択する。このため、内部コマンドＣＭＤ＿ＵＶＭＯＮにより選択される信号は、反転されずに出力され、内部コマンドＣＭＤ＿ＯＶＭＯＮにより選択される信号は、インバータ回路６２ｂにより反転されて出力される。
【００５３】
データ反転回路６２の出力信号としてのステータス信号Ａは、タイミング回路６４に供給される。このタイミング回路６４は、例えばフリップフロップ回路６４ａ、インバータ回路６４ｂ、ＮＯＲ回路６４ｃ、ＡＮＤ回路６４ｄ、インバータ回路６４ｅを有する。
【００５４】
フリップフロップ回路６４ａは、クロック信号ＷＥｎＣＬＫに従ってステータス信号Ａを保持する。クロック信号ＷＥｎＣＬＫは、例えばオシレータ１５から出力される内部クロックＩＣＬＫに基づき生成される。フリップフロップ回路６４ａの出力信号は、インバータ回路６４ｂを介してＮＯＲ回路６４ｃの一方入力端に供給される。
【００５５】
また、ＡＮＤ回路６４ｄの入力端には、半導体装置１のレディ又はビジー状態を示すレディ／ビジー信号（Ｒ／Ｂ）、及び例えば半導体装置１の状態を示すチップステータス信号ＣＳが供給されている。このＡＮＤ回路６４ｄの出力信号は、ＮＯＲ回路６４ｃの他方入力端に供給される。ＮＯＲ回路６４ｃの出力信号は、インバータ回路６４ｅを介してステータス保持回路６３に供給される。
【００５６】
ステータス保持回路６３は、例えばクロック信号MargeＣＬＫにより動作するフリップフロップ回路６３ａによって構成され、インバータ回路６４ｅから出力されるステータス信号は、このフリップフロップ回路６３ａに保持される。このフリップフロップ回路６３ａの出力端は、インターフェース３１に接続され、このインターフェース３１は、パッド４１に接続されている。クロック信号MargeＣＬＫは、例えばオシレータ１５から出力される内部クロックＩＣＬＫに基づき生成される。
【００５７】
尚、タイミング回路６４は、上記構成に限定されるものではない。
【００５８】
（テスト動作）
図３は、テスト装置１００の動作を示している。図３を参照して、図１、図２に示すテスト回路６の動作について説明する。
【００５９】
前述したように、半導体装置の製造工程において、半導体装置の電圧生成回路１３により発生される電圧をテストする時、半導体装置が形成されたウェハは、テスト装置１００に装着され、テスト装置１００の図示せぬプローブが半導体装置１のパッド４１、４２に接触される。
【００６０】
この状態において、テスト装置１００により、テストすべき電圧が選択される（Ｓ１１）。この電圧は、前述したように、電圧ＶＥＲＦ、ＶＰＡＳＳ、ＶＲＥＡＤなどである。ここで、電圧ＶＥＲＦは基準電圧であり、電圧ＶＰＡＳＳはＮＡＮＤフラッシュメモリの書き込み時に非選択のメモリセルをオンとさせる電圧であり、電圧ＶＲＥＡＤは、読み出し時に非選択のメモリセルをオンとさせる電圧である。ここでは、基準電圧ＶＲＥＦが選択されたものと仮定する。
【００６１】
次に、テスト装置１００は、選択された電圧ＶＲＥＦの下限値をテストするためのコマンドＣＭＤ１を発行する（Ｓ１２）。ここで、コマンドＣＭＤ１は、テスト動作を実行するコマンドであり、テストをする対象の電圧を示す部分と、上限値のテスト又は下限値のテストであることを示す部分を含む。
【００６２】
このコマンドＣＭＤ１は、図１における半導体装置１のパッド４１、インターフェース３１、レジスタ５１、ＣＵＩ５２、ステートマシン５３、アドレス／コマンド発生回路５４に供給される。アドレス／コマンド発生回路５４は、コマンドＣＭＤ１に基づき、内部コマンドＣＭＤ＿ＯＶＭＯＮ（“１”）を発生する。この内部コマンドＣＭＤ＿ＯＶＭＯＮは、トリミング回路１８に供給される。トリミング回路１８は、内部コマンドＣＭＤ＿ＯＶＭＯＮが“１”であるとき、トリミング動作を行わない。このため、電圧生成回路１３は、信号Ｐａｒａｍ＿ＩＮに基づき予め設定されたパラメータに従って、１１Ｖの電圧ＶＲＥＦを発生する。この発生された電圧ＶＲＥＦは、比較器６１の一方入力端に供給される。
【００６３】
尚、上記パラメータは、トリミングテストと本実施形態のテストの間で電源を切った場合、パワー・オン・リセット時に、トリミングテストでセットされたパラメータが設定される。また、トリミングテストと本実施形態のテストの間で電源を切らず、トリミングと本実施形態のテストを連続して実行する場合、トリミングテストでセットされたパラメータが設定されたまま本実施形態のテストが実行される。
【００６４】
次に、テスト装置１００は、テストすべき電圧のモニタ電圧ＶＭＯＮｘの下限値を発生し、半導体装置１のパッド４２に供給する（Ｓ１３）。すなわち、この例の場合、テスト装置１００は、モニタ電圧ＶＭＯＮｘの下限値としてＶＲＥＦ（１２Ｖ）の下限値（１１Ｖ）をパッド４２に供給する。このモニタ電圧ＶＭＯＮｘの下限値は、パッド４２から比較器６１の他方入力端に供給される。
【００６５】
比較器６１は、モニタ電圧ＶＭＯＮｘの下限値と電圧生成回路１３により発生された電圧ＶＲＥＦを比較する。この結果、ＶＭＯＮｘ（１１Ｖ）＜ＶＲＥＦ（１２Ｖ）の関係を満たす場合、比較器６１は出力信号ＦＬＧＴＲＩＭＬとして信号“０”を出力する。この信号ＦＬＧＴＲＩＭＬは、データ反転回路６２に供給される。データ反転回路６２は、内部コマンドＣＭＤ＿ＯＶＭＯＮが“１”であるとき、入力されたデータを反転して出力する。このため、信号ＦＬＧＴＲＩＭＬ＝“０”は反転され、データ反転回路６２は、テスト結果がパスであることを示すステータス信号Ａ＝“１”を出力する。この信号Ａ＝“１”は、ステータス保持回路６３に一旦保持される。
【００６６】
一方、比較の結果、ＶＭＯＮｘ（１１Ｖ）＜ＶＲＥＦ（１２Ｖ）の関係を満たさない場合、比較器６１は出力信号ＦＬＧＴＲＩＭＬとして信号“１”を出力する。この信号ＦＬＧＴＲＩＭＬは、データ反転回路６２により反転されて出力される。このため、信号ＦＬＧＴＲＩＭＬ＝“１”は反転され、データ反転回路６２は、テスト結果がフェイルであることを示すステータス信号Ａ＝“０”を出力する。この信号Ａ＝“０”は、ステータス保持回路６３に一旦保持される。
【００６７】
ステータス保持回路６３に保持されたパス又はフェイルを示すステータス信号Ａは、テスト装置１００からステータスリードコマンドが発行された場合読み出され、インターフェース３１、パッド４１を介してテスト装置１００に供給される。
【００６８】
テスト装置１００は、ステータス信号Ａがパスかどうかを判別する（Ｓ１４）。この結果、ステータス信号Ａがフェイルを示す場合、その半導体装置１はリジェクトされ、テスト動作が終了される（Ｓ１９）。
【００６９】
一方、ステータス信号Ａがパスを示す場合、テスト装置１００は、選択された電圧の上限値をテストするためのコマンドＣＭＤ２を発行する（Ｓ１５）。
【００７０】
このコマンドＣＭＤ２は、図１における半導体装置１のパッド４１、インターフェース３１、レジスタ５１、コマンドユーザインターフェース５２、ステートマシン５３を介してアドレス／コマンド発生回路５４に供給される。このアドレス／コマンド発生回路５４は、供給されたコマンドに従って、上限値をテストするためのコマンドＣＭＤ＿ＵＶＭＯＮ（“１”）を発生する。この内部コマンドＣＭＤ＿ＵＶＭＯＮは、トリミング回路１８に供給される。トリミング回路１８は、内部コマンドＣＭＤ＿ＵＶＭＯＮが“１”であるとき、トリミングを行わない。このため、電圧生成回路１３は、信号Ｐａｒａｍ＿ＩＮに基づき予め設定されたパラメータに従って、１３Ｖの電圧ＶＲＥＦを発生する。この発生された電圧ＶＲＥＦは、比較器６１の一方入力端に供給される。
【００７１】
次に、テスト装置１００は、テストすべき電圧のモニタ電圧ＶＭＯＮｘの上限値を発生し、半導体装置１のパッド４２に供給する（Ｓ１６）。すなわち、この例の場合、テスト装置１００は、モニタ電圧ＶＭＯＮｘの上限値としてＶＲＥＦ（１２Ｖ）の上限値（１３Ｖ）をパッド４２に供給する。このモニタ電圧ＶＭＯＮｘの上限値は、パッド４２から比較器６１の他方入力端に供給される。
【００７２】
比較器６１は、モニタ電圧ＶＭＯＮｘの上限値と電圧生成回路１３により発生された電圧ＶＲＥＦを比較する。この結果、ＶＭＯＮｘ（１３Ｖ）＞ＶＲＥＦ（１２Ｖ）の関係を満たす場合、比較器６１は出力信号ＦＬＧＴＲＩＭＬとして信号“１”を出力する。この信号ＦＬＧＴＲＩＭＬは、データ反転回路６２に供給される。データ反転回路６２は、内部コマンドＣＭＤ＿ＵＶＭＯＮが“１”であるとき、入力されたデータを反転せずそのまま出力する。このため、データ反転回路６２は、テスト結果がパスであることを示すステータス信号Ａ＝“１”を出力する。この信号Ａ＝“１”は、ステータス保持回路６３に一旦保持される。
【００７３】
一方、比較の結果、ＶＭＯＮｘ（１３Ｖ）＞ＶＲＥＦ（１２Ｖ）の関係を満たさない場合、比較器６１は出力信号ＦＬＧＴＲＩＭＬとして信号“０”を出力する。この信号ＦＬＧＴＲＩＭＬも、データ反転回路６２により反転されず、そのまま出力される。このため、データ反転回路６２は、テスト結果がフェイルであることを示すステータス信号Ａ＝“０”を出力する。このステータス信号Ａ＝“０”は、ステータス保持回路６３に一旦保持される。
【００７４】
ステータス保持回路６３に保持されたパス又はフェイルを示すステータス信号Ａは、テスト装置１００からステータスリードコマンドが発行された場合読み出され、インターフェース３１、パッド４１を介してテスト装置１００に供給される。
【００７５】
次いで、テスト装置１００は、ステータス信号Ａがパスかどうかを判別する（Ｓ１７）。この結果、ステータス信号Ａがフェイルを示す場合、その半導体装置１はリジェクトされ、テスト動作が終了される（Ｓ１９）。
【００７６】
一方、ステータス信号Ａがパスを示す場合、全ての電圧のテストが完了したかどうかが判別される（Ｓ１８）。この結果、完了していない場合、制御がステップＳ１１に移行され、次にテストすべき電圧が選択され、上記と同様の動作が繰り返される。
【００７７】
また、ステップＳ１９において、全ての電圧のテストが完了したものと判別された場合、その半導体装置１の電圧テストはパスしたものと判断される（Ｓ２０）。
【００７８】
（テスト装置）
図４は、テスト装置１００と、ＤＵＴ（Device Under Test）としての複数の半導体装置（半導体チップ）の関係を示している。
【００７９】
図４に示すように、テスト装置１００は、電圧生成回路１０１と制御部１０２を有している。制御部１０２は、ウェハ１１０に設けられた複数の半導体装置１に対して、前述したコマンドＣＭＤ１又はＣＭＤ２を同時に供給するとともに、電圧生成回路１０１により発生されたテストすべき電圧の下限値としてのモニタ電圧ＶＭＯＮｘ、又は上限値としてのモニタ電圧ＶＭＯＮｘを、複数の半導体装置１に対して同時に供給する。各半導体装置１は、内部において、モニタ電圧ＶＭＯＮｘと電圧生成回路１３により発生された電圧とを比較器６１により比較し、比較結果をステータス信号Ａとしてステータス保持回路６３に保持する。各半導体装置１のステータス保持回路６３に保持されたステータス信号Ａは、制御部１０２からステータスリードコマンドを発行することにより、同時にテスト装置１００に取り込まれ、制御部１０２により、ステータス信号Ａがパスであるかフェイルであるかが判別される。
【００８０】
上記テスト装置１００は、一般的なテスト装置のように、各半導体装置から出力される電圧を測定するための複数の測定回路を必要としない。このため、構成を簡単化することができる。しかも、複数の半導体装置１を同時にテストすることができるため、テスト時間を短縮することが可能である。
【００８１】
上記実施形態によれば、半導体装置１の内部に比較器６１を設け、半導体装置１内の電圧生成回路１３により発生されたテストすべき電圧と、テスト装置１００から供給されたモニタ電圧ＶＭＯＮｘとを比較器６１により比較し、この比較結果をステータス信号Ａとしてテスト装置１００に供給している。このため、半導体装置１は、電圧生成回路１３に発生された電圧をテスト装置１００に供給せず、比較結果を示すステータス信号をテスト装置１００に供給し、テスト装置１００は、半導体装置１から供給された電圧が規定値の範囲内であるかどうかを比較せず、半導体装置１から供給されたステータス信号がパスであるかフェイルであるかを判別している。したがって、テスト装置の構成を簡単化でき、テスト時間を短縮することが可能である。
【００８２】
すなわち、本実施形態によれば、テスト時に、半導体装置１は、テスト装置１００からテストすべき電圧とその下限値を示すコマンドＣＭＤ１、又はテストすべき電圧とその上限値を示すコマンドＣＭＤ２を受けるとともに、テスト装置１００からテストすべき電圧の下限値を示す電圧ＶＭＯＮｘ、又は上限値を示す電圧ＶＭＯＮｘを受け、電圧生成回路１３から出力される電圧と下限値又は上限値を示す電圧ＶＭＯＮｘとを比較器６１により比較し、この比較結果をステータス信号としてテスト装置に供給している。このため、一般的なテスト装置のように、複数の半導体装置１からテストすべき電圧を受け、テスト装置において、電圧が規定の上限値と下限値の範囲内であるかを判断するテスト回路を有する必要がない。したがって、テスト装置の構成を簡単化することが可能である。
【００８３】
また、一般的なテスト装置の場合、テスト回路の数は、ウェハ上の半導体チップの数より少ない。このため、テスト装置内において、各半導体装置から供給される電圧をテストする場合、テスト装置は、ウェハに含まれる複数の半導体装置から供給される電圧を順次テストする必要がある。したがって、テストに長時間を必要とする。
【００８４】
これに対して、本実施形態の場合、半導体装置１内にテスト回路６を有し、図３に示すように、テスト装置１００から各半導体装置１にコマンドと電圧を同時に供給し、各半導体装置１から出力されるステータス信号Ａを同時にテスト装置１００内に取り込むことが可能である。このため、テスト時間を大幅に短縮することが可能である。
【００８５】
また、テスト装置１００から出力されるモニタ電圧ＶＭＯＮｘは、テスト装置によるばらつきが少ない。このため、複数のテスト装置を用いて複数のウェハを同時にテストする場合において、各テスト装置から出力される正確な電圧を用いて、各半導体装置をテストすることができるため、正確なテストを行うことが可能である。
【００８６】
しかも、半導体装置１のデータ反転回路６２は、比較器６１による電圧生成回路１３から出力される電圧と下限値のモニタ電圧ＶＭＯＮｘとの比較結果（信号ＦＬＧＴＲＩＭＬ）を反転してステータス保持回路６３に供給し、比較器６１による電圧生成回路１３から出力される電圧と上限値のモニタ電圧ＶＭＯＮｘとの比較結果（信号ＦＬＧＴＲＩＭＬ）は反転せずにステータス保持回路６３に供給している。このため、ステータス保持回路６３は、テスト対象の電圧の下限値及び上限値のテスト結果を共にステータス信号Ａ＝“１”として保持することができる。したがって、テスト装置は、上限値、及び下限値のテストのパス結果をステータ信号Ａ＝“１”として扱うことができるため、パス又はフェイルの判別を高速に行うことが可能である。
【００８７】
また、データ変換回路６２は、比較器６１の出力信号が供給される第１の入力端と、比較器６１の出力信号が反転して供給される第２の入力端とを有する選択回路６２ａにより構成され、この選択回路６２ａは、内部コマンドＣＭＤ＿ＵＶＭＯＮに基づき、第１の入力端の信号を出力し、内部コマンドＣＭＤ＿ＯＶＭＯＮに基づき、第２の入力端の信号を出力している。このため、簡単な構成により、電圧の下限値に対応する比較結果に対応するデータを反転することが可能である。
【００８８】
尚、上記実施形態は、ＮＡＮＤフラッシュメモリに本実施形態を適用した場合について説明したが、これに限定されるものではなく、内部において、種々の電圧を発生する半導体装置に適用可能なことは言うまでもない。
【００８９】
その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【００９０】
１…半導体装置、２…ＮＡＮＤフラッシュメモリ、６…テスト回路、１３…電圧生成回路、４１、４２…パッド、６１…比較器、６２…データ反転回路、６２ａ…選択回路、６３…ステータス回路、１００…テスト装置。
【図１】
2013182634.tif 000003
【図２】
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【図３】
2013182634.tif 000005
【図４】
2013182634.tif 000006