(57)【要約】    【課題】  多配線への対応及び電源強化を図りながら歩留まりが下がらない半導体実装部材を提供する。    【解決手段】  半導体実装部材１００を第２基板１１０と第１基板１０との２つのプリント配線板で構成するため、多配線への対応及び電源強化の目的で、１枚のビルドアップ基板の層数を増やしサイズを大きくするのと比較し、歩留まりが低下しない。第１基板１０と第２基板１１０との間に支持体１８８が介在するので、第１基板１０と第２基板１１０との間にアンダーフィルを充填させる必要が無い。【選択図】図１
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【特許請求の範囲】
【請求項１】
貫通孔を有する複数の第１絶縁層と、該第１絶縁層上に形成されている第１導体と、前記貫通孔内に設けられて前記第１導体同士を接続するビア導体と、を有する第１基板と、
貫通孔を有するコア基板と、該コア基板の両面に形成されている第２導体と、前記貫通孔の内部に形成され前記第２導体同士を接続するスルーホール導体と、前記コア基板上及び前記第２導体上に形成されて第２絶縁層と第３導体とが交互に積層されてなるビルドアップ層と、を有する第２基板と、
前記第１導体のうち最外層に位置する第１導体上に設けられ、前記第１基板と前記第２基板とを接続する第１バンプと、
前記第３導体のうち最外層に位置する第３導体上に設けられ、半導体素子を接続する第２バンプと、
からなる半導体実装部材であって、
前記第１基板と前記第２基板との互いの対向面間には支持体が設けられている。
【請求項２】
請求項１の半導体実装部材であって、
前記第１基板と前記第２基板との間には、アンダーフィル樹脂が設けられていない。
【請求項３】
請求項１の半導体実装部材であって、
前記第１バンプはペリフェラル配列であり、該第１バンプの配列領域の内側に前記支持体が設けられている。
【請求項４】
請求項１の半導体実装部材であって、
前記支持体は、前記第１バンプの配列領域の内側の領域の中心を通る直線上に複数設けられている。
【請求項５】
請求項１の半導体実装部材であって、
前記第２バンプの頂部は略平坦である。
【請求項６】
請求項５の半導体実装部材であって、
前記支持体を構成する樹脂の硬化温度は、前記第１半田バンプを構成する半田の融点よりも高い。
【請求項７】
請求項１の半導体実装部材であって、
前記支持体は樹脂から形成されている。
【請求項８】
請求項３の半導体実装部材であって、
前記第１バンプの配列領域を構成する４辺のうち、任意の１辺の配列領域は、該任意の１辺の配列領域に対向する１辺の配列領域と比べて幅が広い。
【請求項９】
請求項１に記載の半導体実装部材の製造方法であって、
前記第１基板上に第１バンプを形成することと、
前記第２基板のうち半導体素子を実装する側の第１面に第２バンプを形成することと、
前記第１基板の最外面上又は前記第２基板の最外面上に前記支持体を設けることと、
前記第１バンプを介して前記第１基板と前記第２基板とを電気的に接続することと、
前記支持体を介して前記第１基板と前記第２基板とを固定することと、
を有することを特徴とする半導体実装部材の製造方法。
【請求項１０】
請求項９に記載の半導体実装部材の製造方法であって、
前記支持体を前記第１基板の最外面上に設ける。
【請求項１１】
請求項９に記載の半導体実装部材の製造方法であって、
前記第１バンプをリフローした後に前記支持体を硬化させる。
【請求項１２】
請求項９に記載の半導体実装部材の製造方法であって、
前記第１基板と前記第２基板との互いの対向面間に前記支持体を設けた後に、第２バンプを平坦化する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１のプリント配線板と、この第１のプリント配線板上に実装されてなる第２のプリント配線板とからなり、半導体素子を搭載することを可能とする半導体実装部材に関するものである。
【背景技術】
【０００２】
コンピュータのＣＰＵ用の実装基板としては、特許文献１に挙げられているような、コア基板上に層間絶縁層と導体回路とをビルドアップ積層して成るビルドアップ基板が用いられている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−２２３３１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
パーソナルコンピュータと比較して高性能なサーバ用コンピュータのＣＰＵ用の実装基板として、多層配線への対応及び電源強化の観点から、層数が多く且つサイズが大きなプリント配線板が用いられる。パーソナルコンピュータのＣＰＵ実装用のプリント配線板に比較して、層数が多く且つサイズが大きくなると、歩留まりが下がるという課題が生じる。
【０００５】
本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、多層配線への対応及び電源強化を図りながら歩留まりが下がらない半導体実装部材及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１に記載の半導体実装部材は、貫通孔を有する複数の第１絶縁層と、該第１絶縁層上に形成されている第１導体と、前記貫通孔内に設けられて前記第１導体同士を接続するビア導体と、を有する第１基板と、
貫通孔を有するコア基板と、該コア基板の両面に形成されている第２導体と、前記貫通孔の内部に形成され前記第２導体同士を接続するスルーホール導体と、前記コア基板上及び前記第２導体上に形成されて第２絶縁層と第３導体とが交互に積層されてなるビルドアップ層と、を有する第２基板と、
最外層の第１絶縁層の中央部からの外周側であって、前記第１導体のうち最外層に位置する第１導体上に設けられ、前記第１基板と前記第２基板とを接続する第１半田バンプと、
前記最外層の第１絶縁層の中央部に設けられ、前記第１基板と前記第２基板との間隔を維持する支持体と、
前記第３導体のうち最外層に位置する第３導体上に設けられ、半導体素子を接続する第２バンプと、からなることを技術的特徴とする。
【発明の効果】
【０００７】
本発明の半導体実装部材は、第１基板と、該第１基板上に第１半田バンプを介して設けられる第２基板とを有する。すなわち、本発明の半導体実装部材においては、導体層の層数が多く、且つサイズの大きい従来の配線板を少なくとも２つの部材に分割するとともに各々の部材の層数を低減し、互いをバンプで接続している。これにより、従来の配線板と比較して、歩留まりの向上を図ることが可能となる。
【０００８】
ここで、第１基板と第２基板との間には、通常、アンダーフィル樹脂が充填される。しかしながら、アンダーフィル樹脂を充填する際に発生するボイドにより、双方の基板同士の接続信頼性が低下するおそれがある。さらに、アンダーフィル樹脂を設けることで、製造コストも上昇する。これに対し、本願発明では、第１基板と第２基板との対向面間に支持体が設けられる。この支持体は、双方の基板同士を接続する第１バンプが形成されていない領域に設けられる。そして、この支持体により、第１基板に対する第２基板の固定が強固なものになる。このため、例えば第２基板上への半導体素子の実装性を向上させるために第２バンプの頂面を平坦化する場合、アンダーフィル樹脂が設けられていなくても双方の基板の接続が安定しているため、歩留まり良く平坦化することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態に係る、半導体装置の断面図である。
【図２】実施形態に係る第１基板の断面図である。
【図３】実施形態に係る第１基板の平面図である。
【図４】実施形態に係る第１基板の製造工程図である。
【図５】実施形態に係る第１基板の製造工程図である。
【図６】実施形態に係る第１基板の製造工程図である。
【図７】第実施形態に係る第１基板の製造工程図である。
【図８】第実施形態に係る第１基板の製造工程図である。
【図９】実施形態に係る第２基板の断面図である。
【図１０】実施形態に係る第２基板の平面図である。
【図１１】実施形態に係る第２基板の製造工程図である。
【図１２】実施形態に係る第２基板の製造工程図である。
【図１３】実施形態に係る第２基板の製造工程図である。
【図１４】実施形態に係る第２基板の製造工程図である。
【図１５】実施形態に係る半導体実装部材の製造工程図である。
【図１６】実施形態に係る半導体実装部材の断面図である。
【図１７】支持体の配置位置を示す平面図である。
【図１８】支持体の形状を示す側面図である。
【発明を実施するための形態】
【００１０】
図１〜図１６を参照して本実施形態に係る半導体実装部材について説明する。
まず、図１は半導体実装部材１００に半導体素子２００が実装されている状態（半導体装置）を示している。図１６は、半導体素子２００を実装する前の状態の半導体実装部材１００を示している。
半導体実装部材１００は、第１基板１１０と、第１基板１１０上に半田バンプ１９０及び支持体１８８を介して設けられている第２基板１０とを有する。
半導体素子２００は、半田バンプ８６を介して第２基板１０上に実装されている。第２基板１０と半導体素子２００との間には樹脂充填剤２８８が充填されている。
【００１１】
図３は、第１基板１１０の平面図である。同図に示すように、第１基板１１０上面に設けられるパッド１８６は中央部からの外周側にペリフェラル状に配列されている。これにより、第１基板１１０の略中央部には、バンプが形成されない領域Ｒ０が設けられる。この領域Ｒ０には、樹脂からなる角柱状の支持体１８８が配置されている。これら支持体１８８のうち、支持体１８８ａと支持体１８８ｃとは、領域Ｒ０の略中心部を通る仮想直線１８９Ａ上に配置されている。また、支持体１８８のうち、支持体１８８ｂと支持体１８８ｄとは、領域Ｒ０の略中心部を通る１８９Ｂ上に配置されている。このように配置された支持体１８８により、第１基板に対する第２基板の固定が行われる。
なお、上述した「仮想直線１８９Ａ、１８９Ｂ上に配置されている」とは、仮想直線１８９Ａ、１８９Ｂ上に支持体１８８の一部が位置している状態を意味する。
【００１２】
これらパッド１８６の配列領域を構成する４辺のうち、任意の１辺の配列領域Ｘは、他の３辺の配列領域Ｙと比べて幅が広い。
また、パッド１８６の配列領域のうち、少なくとも１つの角部Ｃを形成するパッドは、斜線状に配置されている。パッドが斜線状に配置されている角部Ｃは、第１基板１１０を接続する際、双方の基板１０，１１０を互いに位置あわせするときの目印となり得る。
【００１３】
第１基板１１０は厚さｔ１（約０．８mm）に構成されている。第２基板１０は、厚さｔ２（約１．０mm）に構成されている。本実施形態では、第１基板１１０及び第２基板１０は、１＜ｔ２／ｔ１＜２が成立するように構成されている。
第１基板１１０の厚みｔ１と第２基板１０の厚みｔ２とが上記の関係を満たすとき、実装部材１０全体の厚みの増大を抑制しつつ、半導体素子２００を実装する際に半田バンプ１９０に生じる応力を効果的に緩和することが可能になると推測される。
【００１４】
[第１基板]
図２は、第１基板１１０の断面図を示す。
第１基板１１０は、厚み方向のほぼ中央部に、第１面Ｆと第２面Ｓとを有する第１絶縁層１３０を備える。絶縁層１３０の第１面Ｆ上には、第１導体１４７を有する第１絶縁層１４０Ａが形成されている。この第１絶縁層１４０Ａ上には、第１導体１５７を有する第１絶縁層１５０Ａ、及び第１導体１６７を有する第１絶縁層１６０Ａが順次形成されている。一方、絶縁層１３０の第２面Ｓ上には、第１導体１４８を有する第１絶縁層１４０Ｂが形成されている。この第１絶縁層１４０Ｂ上には、第１導体１５８を有する第１絶縁層１５０Ｂ、及び第１導体１６８を有する第１絶縁層１６０Ｂが順次形成されている。
各第１絶縁層の内部にはそれぞれ貫通孔が設けられている。各貫通孔の内部には、めっきからなるビア導体１３６，１４６Ａ，１４６Ｂ，１５６Ａ，１５６Ｂ，１６６Ａ，１６６Ｂが形成されている。これらビア導体１３６，１４６Ａ，１４６Ｂ，１５６Ａ，１５６Ｂ，１６６Ａ，１６６Ｂにより、異なる層に位置する第１導体同士が電気的に接続されている。
【００１５】
最外層の絶縁層１６０Ａ上及び１６０Ｂ上には、開口１８１の設けられたソルダーレジスト層１８０が形成されている。絶縁層１６０Ａ上のソルダーレジスト層１８０の開口１８１内のパッド１８６上には、上述した第２基板１０を接続するための半田ペースト１８７が塗布されている。絶縁層１６０Ｂ上のソルダーレジスト層１８０の開口１８１には、該開口により露出する第１導体１６８を含むパッドＢが設けられている。
また、ビア導体１３６，１４６Ａ，１４６Ｂ，１５６Ａ，１５６Ｂ，１６６Ａ，１６６Ｂは、柱状に積み上げられている。なお、「柱状」とは、厚み方向に隣接する一対のビア導体同士が接触している状態をいう。これにより、厚み方向における導体の距離が短縮され、配線抵抗が減少する。その結果、電源電圧や信号の損失が抑制される。
【００１６】
引き続き、図２を参照して上述した第２基板１０の製造方法について図４〜図７を参照し説明される。
（１）厚さ約６０μｍのガラスエポキシ樹脂またはＢＴ（ビスマレイミドトリアジン）樹脂からなる絶縁層１３０の両面に約１０μｍの銅箔１３２がラミネートされている銅張積層板１３０Ａを出発材料とする（図４（Ａ））。
【００１７】
（２）レーザにより、裏面側の銅箔１３２に至るビア用開口１３３が形成された後（図４（Ｂ））、全面に無電解めっき処理が施され無電解めっき膜１３１が設けられる（図４（Ｃ））。
【００１８】
（３）電解めっき処理で、無電解めっき膜１３１上、及び、ビア用開口１３３内に電解めっき膜１３５が設けられる（図５（Ａ））。
【００１９】
（４）第１導体を形成する部分にエッチングレジスト１３７が形成される（図５（Ｂ））。
【００２０】
（５）レジスト１３７の非形成部の電解めっき膜１３５、無電解めっき膜１３１及び銅箔１３２をエッチングにより溶解した後、レジスト１３７を除去する。これにより、ビア導体１３６及び第１導体１３７、１３８が形成される（図５（Ｃ））。その後、第１導体を粗化する（図示せず）。
【００２１】
（６）片面のみに銅箔１４２Ａを有するプリプレグが積層され、絶縁層１３０の第１面Ｆ上に絶縁層１４０Ａが形成される。同じく、片面のみに銅箔１４２Ｂを有するプリプレグが第２面Ｓ上に積層され、絶縁層１３０の第２面Ｓ上に絶縁層１４０Ｂが形成される（図５（Ｄ））。
【００２２】
（７）レーザにより、絶縁層１４０Ａにビア導体用の貫通孔１４３Ａが、絶縁層１４０Ｂにビア導体用の貫通孔１４３Ｂが形成された後（図６（Ａ））、無電解めっき処理により無電解めっき膜１４１が設けられる（図６（Ｂ））。
【００２３】
（８）電解めっき処理が施され、無電解めっき膜１４１上、及び、貫通孔１４３Ａ、１４３Ｂ内に電解めっき膜１４５が設けられる（図６（Ｃ））。
【００２４】
（９）第１導体を形成する部分にエッチングレジスト１４７が形成される（図６（Ｄ））。
【００２５】
（１０）レジスト１４７の非形成部の電解めっき膜１４５、無電解めっき膜１４１及び銅箔１４２Ａ、１４２Ｂがエッチングにより溶解された後、レジスト１４７が除去され、ビア導体１４６Ａ、１４６Ｂ及び第１導体１４７、１４８が形成される（図７（Ａ））。その後、第１導体１４７、１４８を粗化する（図示せず）。
【００２６】
（１１）上述した（６）−（１０）の工程が繰り返される。（図７（Ｂ））。
【００２７】
（１２）開口１８１を有し、厚さが約２０μｍのソルダーレジスト層１８０が形成される（図７（Ｃ））。
【００２８】
（１３）ソルダーレジスト層１８０の開口１８１にニッケルめっき層１８２が形成され、金めっき層１８４が形成される（図７（Ｄ））。ニッケル−金層以外にも、ニッケル−パラジウム−金層を形成してもよい。
【００２９】
（１４）ソルダーレジスト層１８０の開口１８１に対応する通孔１９０ａを備えるマスク１９０がソルダーレジスト上に載置され（図８（Ａ））、通孔を介して半田ペースト１８７が開口１８１内のパッド１８６上に載置される（図８（Ｂ））。
【００３０】
（１５）図３を参照して上述したように、ペリフェラル状に配列されているパッド１８６の形成領域の内側に支持体１８８を設ける（図２）。これら支持体１８８は、樹脂をディスペンサで塗布することで設けられる。
なお、支持体を構成する樹脂は、主として熱硬化性樹脂からなり、熱可塑性樹脂を含んでいてもよい。この支持体１８８を構成する樹脂の硬化温度は、後述するバンプ１９０の溶融温度よりも高いことが好ましい。第１基板１１０に対して第２基板１０を接続する際、まずバンプ１９０が加熱溶融され、双方の基板１０，１１０同士が位置合わせされる。その後、支持体１８８を構成する樹脂が硬化することで、双方の基板１０，１１０同士を歩留まり良く接続することが可能となる。
【００３１】
[第２基板]
図９は、第２基板１０の断面図を示す。
第２基板１０は、厚み方向のほぼ中央部に、第１面Ｆと第２面Ｓとを有するコア基板３０を備える。コア基板３０の第１面Ｆ上及び第２面Ｓ上には、第２導体３４が形成されている。コア基板３０の内部には貫通孔３３ａ、３３ｂが形成されている。これら貫通孔は、異なる直径を有している。本実施形態では、直径が１８０μｍの第１貫通孔３３ｂと、直径が２５０μｍの第２貫通孔３３ａを備える。これら貫通孔の内部には、第２導体３４同士を接続するスルーホール導体が設けられている。このスルーホール導体のうち、大径の第１貫通孔内に設けられるのが第１スルーホール導体３６ａであり、小径の第２貫通孔内に設けられるのが第２スルーホール導体３６ｂである。
【００３２】
第１スルーホール導体３６ａは信号用の導体であり、第２スルーホール導体３６ｂは電源用又はグランド用の導体である。なお、スルーホール導体３６ａ，３６ｂそれぞれの電気的な機能はこれに限定されるものではない。
コア基板３０の第１面Ｆ上及び第２面Ｓ上には、それぞれ層間樹脂絶縁層５０と第３導体５８とが交互に積層されてなるビルドアップ層５５が設けられている。そして、第２導体３４と第３導体５８とはビア導体５９を介して接続され、異なる層に位置する第３導体５８同士はビア導体６９を介して電気的に接続されている。
最外層の層間樹脂絶縁層７０上には、開口を有するソルダーレジスト層８０が形成されている。第１面側のソルダーレジスト層８０の開口内には、半導体素子を実装するための半田バンプ８６が形成されている。第２面側のソルダーレジスト層８０の開口内には、第１基板へ接続するための半田バンプ８９が形成されている。
【００３３】
図１０（Ａ）に、第２基板１０の第１面（半導体素子が実装される面）の平面図を示す。
第２基板１０は略矩形状であり、第２バンプ８６が形成されている半導体素子実装領域Ｒ１を有している。半導体素子実装領域Ｒ１の中心Ｃ１は、第２基板１０の第１面の中心Ｃ２に対してずれている。すなわち、半導体素子実装領域Ｒ１の外周には、他よりも幅広い領域Ｒ２が存在する。領域Ｒ２は、第２基板１０の中心Ｃ２から半導体素子実装領域Ｒ１の中心Ｃ１へ向かう方向とは逆方向に位置する領域である。このとき、半導体素子実装領域Ｒ１の外周のうち、領域Ｒ２以外の３辺の領域をＲ３とし、領域Ｒ２の幅をｒ２とし、領域Ｒ３の幅をｒ３としたとき、ｒ２＞ｒ３を満たす。
【００３４】
この幅広い領域Ｒ２に、樹脂充填剤を一旦塗布した後、半導体素子実装領域Ｒ１を形成する複数のバンプ８６間及びその周辺に樹脂充填剤を流し込む。
これにより、半導体素子実装領域Ｒ１と、そこに実装される半導体素子との間に存在する樹脂充填剤に空洞が発生することを効果的に抑制することが可能となる。
また、半導体素子実装領域Ｒ１の外周のうち他の３辺の領域Ｒ３においては、相対的に幅狭となるため、樹脂充填剤がそれら３辺に沿って流れにくくなり、半導体素子実装領域Ｒ１を形成する複数のバンプ間に容易に樹脂充填剤を流動させることが可能となる。
【００３５】
図１０（Ｂ）に示すように、第２基板１０の裏面（第２面）は、上記第１基板１１０のバンプ配列に対応する半田バンプ８９から成る半田バンプ配列を有している。このうち、第１基板１１０の角部Ｃに相当する箇所には、三角形状の表示マークＭが設けられている。この表示マークＭは、第１基板１１０と第２基板１０とを接続する際、双方を位置あわせする目的を有する。
【００３６】
引き続き、第２基板１０の製造方法について図１１〜図１４を参照し説明される。
（１）厚さ０．０５〜０．８ｍｍのガラスエポキシ樹脂またはＢＴ（ビスマレイミドトリアジン）樹脂からなる絶縁性基材３０の両面に銅箔３２がラミネートされている銅張積層板３０Ａを出発材料とする（図１１（Ａ））。
【００３７】
（２）まず、ドリル又はレーザーにより銅張積層板にスルーホール用貫通孔３３が形成される（図１１（Ｂ））。その後、無電解めっき処理により無電解めっき膜３１が設けられる（図１１（Ｃ））。この際、直径の異なる２種類の貫通孔（例えば１８０μｍ）３３ｂ、貫通孔（例えば、２５０μｍ）３３ａが形成される。
【００３８】
（３）電解めっき処理が施され、めっき膜３１上、及び、スルーホール用貫通孔３３内に電解めっき膜３５が設けられる（図１１（Ｄ））。次いで、電解めっき膜３５で形成される空間内に穴埋め樹脂が充填される。なお、穴埋め樹脂を充填することを省略し、スルーホール用貫通孔３３内に電解めっき膜が充填されてもよい。
【００３９】
（４）第２導体が形成される部分にエッチングレジスト３７が形成される（図１１（Ｅ））。
【００４０】
（５）レジスト３７が形成されていない箇所の電解めっき膜３５、無電解めっき膜３１、銅箔３２がエッチングにより溶解され後、レジスト３７が除去され、スルーホール導体３６ａ，３６ｂ及び第２導体３４が形成される（図１２（Ａ））。その後、第２導体３４が粗化される（図示せず）。
【００４１】
（６）上記工程を経たコア基板３０の両面上に、厚さ約２５μｍの層間樹脂絶縁層用樹脂フィルム（味の素社製：商品名；ＡＢＦ−４５ＳＨ）が温度５０〜１５０℃まで昇温しながら真空圧着ラミネートされ、層間樹脂絶縁層５０が設けられる（図１２（Ｂ））。
【００４２】
（７）次に、ＣＯ２ガスレーザにて層間樹脂絶縁層５０に直径約６０μｍのバイアホール用開口５１が設けられる（図１２（Ｃ））。クロム酸、過マンガン酸塩などの酸化剤等に浸漬されことによって、層間樹脂絶縁層５０に粗化面が設けられる（図示せず）。
【００４３】
（８）予め層間樹脂絶縁層５０の表層にパラジウムなどの触媒が付与され、無電解めっき液に５〜６０分間浸漬されることにより、０．１〜５μｍの範囲で無電解めっき膜５２が設けられる（図１２（Ｄ））。
【００４４】
（９）上記処理を終えた基板３０に、市販の感光性ドライフィルムが貼り付けられ、フォトマスクフィルムを載置して露光した後、炭酸ナトリウムで現像処理し、厚さ１５μｍのめっきレジスト５４が設けられる（図１３（Ａ））。
【００４５】
（１０）次に、電解めっきが施され、厚さ１５μｍの電解めっき膜５６が形成される（図１３（Ｂ）参照）。
【００４６】
（１１）めっきレジスト５４がアミン溶液で剥離除去された後、そのめっきレジスト下の無電解めっき膜５２が硫酸と過酸化水素との混合液を用いるエッチングにて溶解除去され、無電解めっき膜５２と電解めっき膜５６からなる厚さ約１５μｍの第２導体５８及びビア導体５９が形成される（図１３（Ｃ））。第二銅錯体と有機酸とを含有するエッチング液によって、第３導体５８及びビア導体５９表面が粗化される（図示せず）。
【００４７】
（１２）上記（６）−（１１）と同様にして、ビア導体６９及び第２導体６８の形成された層間樹脂絶縁層６０と、ビア導体７９及び第３導体５８の形成された層間樹脂絶縁層７０とが形成される（図１３（Ｄ））。
【００４８】
（１３）基板の両面に、市販のソルダーレジスト組成物が２０μｍの厚さで塗布され、乾燥処理が行われた後、ソルダーレジスト開口部のパターンが描画された厚さ５ｍｍのフォトマスクがソルダーレジスト層に密着され紫外線で露光され、ＤＭＴＧ溶液で現像処理され、上面側に小径の開口８１と、下面側に大径の開口８１が形成される。さらに、加熱処理によりソルダーレジスト層が硬化され、開口８１を有し、その厚さが約２０μｍのソルダーレジストパターン層８０が形成される（図１４（Ａ））。
【００４９】
（１４）次に、ソルダーレジスト層８０を形成した基板が、無電解ニッケルめっき液に浸漬され、開口８１に厚さ５μｍのニッケルめっき層８２が形成される。さらに、その基板が無電解金めっき液に浸漬され、ニッケルめっき層８２上に、厚さ０．０３μｍの金めっき層８４が形成される（図１４（Ｂ））。ニッケル−金層以外にも、ニッケル−パラジウム−金層が形成されてもよい。
【００５０】
（１５）マスクを介して、第１面側のソルダーレジスト層の開口７１にフラックスが塗布され、同様に、第２面側のソルダーレジスト層の開口７１にフラックスが塗布される（図示せず）。開口を有するマスクが基板の第１面側の開口８１に位置合わせされ、半田ボール８６αが第１面側の開口８１内に搭載される。同様に、開口を有するマスクが基板の第２面側の開口８１に位置合わせされ、半田ボール８９αが第２面側の開口８１内に搭載される（図１４（Ｃ））。
【００５１】
（１６）約２００℃でリフローが行われ、半田ボール８６αが半田バンプ８６にされ、半田ボール８９αが半田バンプ８９にされ、第２基板１０が完成する（図９）。なお、半田バンプ８６の頂部は略平坦にすることが望ましい。仮に第２基板１０に反りが生じていたとしても、半田バンプ８６の高さを統一でき、ＩＣチップの実装性を向上させることができる。
【００５２】
[半導体実装部材の製造方法]
図１５を参照して第２基板１０と第１基板１１０との接続について説明される。
図１５（Ａ）に示すように、第２基板１０が図示しない吸着部材で吸着され、第２基板１０の半田バンプ８９が、第１基板１１０のパッド１８６上の半田ペースト１８７と対応するように位置決めされる。そして、半田バンプ８９を半田ペースト１８７へ当接させた状態で、約２００℃でリフローを行い、半田バンプ８９及び半田ペースト１８７を溶融させて、半田バンプ１９０を形成し、図１５（Ｂ）に示すように第２基板１０と第１基板１１０とを接続する。
【００５３】
上述したようにリフローする場合、まず半田バンプ１９０が形成され、その後、支持体１８８を構成する樹脂が硬化する。すなわち、第１基板１１０と第２基板１０とが半田バンプ１９０を介して接続された状態で、双方の基板１０,１１０が支持体１８８を介してさらに強固に接続される。これによれば、アンダーフィル樹脂を用いずとも、第１基板１１０と第２基板１０とを歩留まり良く、強固に接続することが可能となる。
図３に示すように半田バンプ１８６はペリフェラル配列であり、該半田バンプ１９６の配列領域の内側に支持体１８８が設けられているため、双方の基板を支持体１８８により安定に固定することが可能になる。
そして、半導体素子の実装性を改善するため、半田バンプ８６をフラッタニングする場合、第１基板１１０と第２基板１０との接続部分に応力が加わった場合でも、その中央部にはスペーサーの役割を果たす支持体１８８が配置されているので、第１基板と第２基板との間隔が狭くならず、隣接する半田バンプ１９０の短絡や、半田バンプ１９０へのクラックの発生等が生じ難い。
【００５４】
ここで、サイズの大きい第１基板と第２基板との間に歩留まり良くアンダーフィル樹脂を充填することは困難であるが、実施形態では、第１基板と第２基板とを接続する第１半田バンプ１９０が、基板中央部からの外周側に配置され、中央部にはスペーサーの役割を果たす支持体１８８が配置されるので、アンダーフィル樹脂を用いずとも半田バンプ１９０の接続信頼性を保つことができる。すなわち、アンダーフィル樹脂を充填する場合は、充填領域が大きいほどボイドが残る可能性が高くなるが、本実施形態ではそういったおそれがない。
【００５５】
支持体１８８を構成する樹脂の硬化温度は、半田バンプ１９０を構成する半田の融点よりも高い。このため、まず半田バンプ１９０により双方の基板が確実に接続された後で、支持体により双方の基板同士がより強固に固定される。ここで、支持体による固定はある程度自由が効くので、先に半田バンプ１９０を形成して基板同士を固定することで、歩留まりが向上する。
【００５６】
次いで、半田バンプ８６を介して半導体素子２００が実装され、半導体素子２００と第２基板１０との間に樹脂充填剤２８８が充填される（図１）。
【００５７】
本実施形態では、半導体実装部材１００を第１基板１１０と第２基板１０との２つのプリント配線板で構成するため、多層配線への対応及び電源強化の目的で、１枚のビルドアップ基板の層数を増やしサイズを大きくするのと比較し、歩留まりが低下しない。
【００５８】
図３を参照して上述されたように、実施形態では、中央部に４箇所、角柱状支持体が設けられたが、図１７（Ａ）に示すように、支持体が円筒状で、中央部の大径のものを、周囲４箇所に小径のものを配置されることもできる。支持体１８６を半田バンプ１８８の配列領域の内側の領域の中心を通る直線上に複数設けられることで、双方の基板を支持体によりさらに安定に固定することが可能になる。また、図１７（Ｂ）に示すように、楕円状の支持体を一対設けられることも、図１７（Ｃ）に示すように、１の楕円状の支持体が設けられることもできる。
【００５９】
更に、支持体は円筒状で無くとも、図１８（Ａ）に側面を示すように、半円状のものでも、図１８（Ｂ）に示すように、楕円形状であっても良い。
また、本実施形態では、第２基板１０の厚みｔ２を第１基板１１０の厚みｔ１よりも大きくなるよう設定したが、これに限られるものではない。すなわち、第２基板１０の厚みｔ２を第１基板１１０の厚みｔ１よりも小さくしてもよい。これは、例えばコア基板３０の厚みや、第３導体５８の層数などに依存する。この場合、実装部材の厚みが低減され、小型化に好適である。
さらに、本実施形態では、コア基板３０の内部に直径の異なるスルーホール導体を設けたが、全てのスルーホール導体の径が同じであってもよい。この場合、製造工程の簡素化が図られる。
【符号の説明】
【００６０】
１０  第２基板
３０  コア基板
３４  第２導体
３６  スルーホール導体
５０  層間樹脂絶縁層
５８  第３導体
５９  ビア導体
８０  ソルダーレジスト層
８６  第２半田バンプ
１００  半導体実装部材
１１０  第１基板
１３０  絶縁層
１３６  ビア導体
１３７  第１導体
１８８  支持体
１９０  半田バンプ
２００  半導体素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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