(57)【要約】【課題】トリミング工程前に、欠陥メモリセルのアドレス情報を記憶するヒューズが切断状態にあるか否かを検出できる半導体装置を提供する。【解決手段】テストコマンドとともに試験用アドレスが入力されると、ヒューズセット回路１２に対してテストモード信号（ヒューズセット選択テストモード信号ＦＳＴＭ１〜ＦＳＴＭｎ）を出力し、ヒューズセット回路１２におけるアドレス指定用ヒューズを使用するか否かを示す情報を記憶するイネーブルヒューズが記憶する情報に係らず、試験用アドレスとアドレス指定用ヒューズが記憶するアドレスとを比較させてアドレスヒット信号ＡＨ１〜ＡＨｎを出力させるテスト回路１１を備える。【選択図】図１
2013206508.tif 000002
【特許請求の範囲】
【請求項１】
欠陥メモリセルのアドレスを記憶するアドレス指定用ヒューズと、前記アドレス指定用ヒューズを使用するか否かを示す情報を記憶するイネーブルヒューズと、を有し、前記イネーブルヒューズの情報が前記アドレス指定用ヒューズを使用することを示し、かつ、外部から入力されるアドレスと前記欠陥メモリセルのアドレスとが一致する場合、一致したことを示すアドレスヒット信号を出力するヒューズセット回路と、
テストコマンドとともに試験用アドレスが入力されると、前記ヒューズセット回路に対してテストモード信号を出力し、前記イネーブルヒューズが記憶する情報に係らず、前記試験用アドレスと前記アドレス指定用ヒューズが記憶するアドレスとを比較させて前記アドレスヒット信号を出力させるテスト回路と、
を備えることを特徴とする半導体装置。
【請求項２】
前記ヒューズセット回路は複数のヒューズセットを備えるとともに、
前記複数のヒューズセット各々が出力する前記アドレスヒット信号を半導体装置の外部へ出力する入出力回路を備え、
前記テスト回路は、前記複数のヒューズセット各々に対して前記テストモード信号を選択的に出力することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ヒューズセットが記憶する欠陥メモリセルのアドレスは、メモリセルの半導体装置における位置を示す行アドレス、または列アドレスであって、
前記欠陥メモリセルの置換に用いる冗長メモリセルを選択する冗長行ドライバまたは冗長列ドライバを備え、
前記冗長行ドライバまたは冗長列ドライバは、複数の前記ヒューズセット各々に対応して設けられる、
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記テスト回路から入力されるテスト信号に応じて、
前記行アドレス、または列アドレスとして、前記試験用アドレスを、複数の前記ヒューズセットに対して出力するとともに、前記複数のヒューズセットに対して前記テストモード信号を選択的に出力するテスト制御回路を備える、
ことを特徴とする請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置のウエハテストにおいては、メインエリアの欠陥メモリセルから冗長エリアの正常なメモリセル（冗長メモリセル）への置換を行ない、欠陥メモリセルの救済を実行する。この置換を行なうため、半導体装置は、救済アドレス（欠陥メモリセルのアドレス）をプログラムするアドレス指定用ヒューズと、当該アドレス指定用ヒューズを用いたか否かを示す情報を記憶するイネーブルヒューズと、を有するヒューズセットを備える。ウエハのトリミング工程においては、アドレス指定用ヒューズとイネーブルヒューズからなるヒューズセットに対して、レーザー光を用いて半導体装置のヒューズ上の開口部から各ヒューズを構成する配線層を溶断することが行なわれる。そして、各ヒューズが切断状態となったか、或いは未切断状態のままであるかが判定される。
【０００３】
一般的なＤＲＡＭでは、複数の欠陥メモリセルを救済するため、或いは欠陥メモリセルを行アドレス単位または列アドレス単位で救済するため、上記ヒューズセットを複数有するヒューズセット回路を備えている。イネーブルヒューズが切断されたヒューズセットにおいては、アドレス指定用ヒューズに救済アドレスがプログラムされる。このヒューズセット回路により、通常のメモリセルへのアクセス時において、外部アドレスと、救済アドレスとが比較される。
そして、外部アドレスと救済アドレスとが一致した場合のみ、対応する冗長メモリセルが選択され、ＤＲＡＭの外部からのデータ書込み、或いはＤＲＡＭへのデータ読み出し動作が行われる。このような、ヒューズセット回路を用いて欠陥メモリセルを冗長メモリセルへ置換する技術が、例えば特許文献１に記載されている。
【０００４】
また、トリミング工程終了後のＤＲＡＭに関して、冗長エリアの冗長メモリセルが選択されたか否かを確認するため、ＤＲＡＭはチェックロールコール機能（以下ＣＲＣ機能と呼ぶ）を備えている。ＣＲＣ機能を用いたテストモードでは、ヒューズセット回路は、例えばテストモードへ移行した後にアクトコマンド（ＡＣＴコマンド）で入力される行アドレスと、救済アドレスとを比較する。そして、行アドレスと救済アドレスとが一致した場合、例えばＤＲＡＭのデータ入出力端子ＤＱを介して一致したことを示すデータが出力される。このＣＲＣ機能を用いたテストモードは、ＡＣＴコマンドに続くリードコマンド（ＲＥＡＤコマンド）またはライトコマンド（ＷＲＩＴＥコマンド）とともに入力される列アドレスに対しても、上記構成を用いることにより同様に行なわれる。
【０００５】
つまり、ＤＲＡＭ内部では、行アドレスまたは列アドレスそれぞれに対応して搭載される複数のヒューズセットのうち、イネーブルヒューズが溶断されたヒューズセットを対象として、ヒューズセット回路は、外部入力アドレスとプログラムされた救済アドレスとを比較する。そして、ヒューズセット回路は、ヒューズセットにおいて両アドレスが一致した場合、一致したことを示すアドレスヒット信号を出力する。このアドレスヒット信号は、例えば入出力回路を介してデータ入出力端子ＤＱからＨレベルの信号として出力される。一方、ヒューズセットにおいて両アドレスが一致しない場合、一致しないことを示すアドレスヒット信号を出力する。このアドレスヒット信号は入出力回路を介して、Ｌレベルの信号として出力される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−３３０２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
従来においては、以下の工程により、所望のヒューズが溶断されているかをチェックしていた。まず、トリミング工程に先立つ第１のウエハテスト工程において、欠陥メモリセルのアドレス（救済すべきアドレス）を検出する。次に、トリミング工程において、欠陥メモリセルのアドレス（救済アドレス）を、ヒューズセットのアドレス指定用ヒューズにプログラムする。次に、トリミング工程に続く第２のウエハテスト工程において、ＣＲＣ機能を用いて、ヒューズセットのアドレス指定用ヒューズにプログラムされた救済アドレスを検出する。そして、第１のウエハ工程で検出した救済すべきアドレスと、第２のウエハ工程で検出した救済アドレスとが比較され、所望のヒューズが正しく溶断されたか否かが判定される。
【０００８】
また、従来においては、第１のウエハテスト工程において、冗長エリアについて、冗長メモリセルへのデータ書込み、及び冗長メモリセルからのデータ読み出しを行ない、冗長メモリセルに欠陥がなく、置換先とすることが可能であるかのチェックを行なっていた。しかしながら、ヒューズセットが救済アドレスを正しくプログラム可能であるか否かのチェックについては行なわれていなかった。そのため、例えばウエハ製造工程における工程間ばらつきに起因して、ヒューズセットを構成するヒューズ素子の抵抗値が高抵抗値となる場合がある。このような場合、トリミング工程において溶断対象ではなかったヒューズセットも溶断されていると第２のウエハテスト工程において判断され、トリミング工程において誤ったプログラムが行われたと判定されることがあった。
【０００９】
この誤判定を防ぐためには、第１のウエハ工程において、例えばヒューズセットが正しく救済アドレスをプログラム可能であるか否かのチェックを、ＣＲＣ機能を用いて行なうことが考えられる。しかしながら、ＣＲＣ機能を用いてチェックを行なうには、上述の通り、ヒューズセットにおけるイネーブルヒューズを溶断する必要がある。そのため、トリミング工程前に、ＣＲＣ機能を用いたチェックを行なうことができず、ヒューズセット個々の不具合をチェックすることができなかった。つまり、従来においては、トリミング工程前に、救済に用いることができないヒューズセットを検出することができない問題があった。
【課題を解決するための手段】
【００１０】
本発明は、欠陥メモリセルのアドレスを記憶するアドレス指定用ヒューズと、前記アドレス指定用ヒューズを使用するか否かを示す情報を記憶するイネーブルヒューズと、を有し、前記イネーブルヒューズの情報が前記アドレス指定用ヒューズを使用することを示し、かつ、外部から入力されるアドレスと前記欠陥メモリセルのアドレスとが一致する場合、一致したことを示すアドレスヒット信号を出力するヒューズセット回路と、テストコマンドとともに試験用アドレスが入力されると、前記ヒューズセット回路に対してテストモード信号を出力し、前記イネーブルヒューズが記憶する情報に係らず、前記試験用アドレスと前記アドレス指定用ヒューズが記憶するアドレスとを比較させて前記アドレスヒット信号を出力させるテスト回路と、を備えることを特徴とする半導体装置である。
【発明の効果】
【００１１】
本発明においては、テスト回路が、イネーブルヒューズが記憶する情報に係らず、ヒューズセット回路に対して、試験用アドレスとアドレス指定用ヒューズが記憶するアドレスとが一致したことを示すアドレスヒット信号を出力させる。すなわち、トリミング工程前に、ＣＲＣ機能を用いたチェックを行なえば、ヒューズセット回路は、アドレスヒット信号を出力する。これにより、トリミング工程前において、欠陥メモリセルのアドレス情報を記憶するヒューズが切断状態にあるか否かを検出できる半導体装置を提供することができる。従って、救済に用いることができないヒューズセットをトリミング工程前に検出することができるので、トリミング工程において誤ったプログラムを行なうことがなくなり、ウエハテストにおける歩留り低下を抑制することができる。
【図面の簡単な説明】
【００１２】
【図１】半導体装置１０の概略構成を示すブロック図である。
【図２】図１に示すヒューズセット回路１２の構成を示すブロック図である。
【図３】半導体装置１０ａの概略構成を示すブロック図である。
【図４】図３に示すヒューズセット回路１２ａ、及びテスト制御回路１３の構成を示すブロック図である。
【発明を実施するための形態】
【００１３】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
［第１の実施形態］
図１は、半導体装置１０の概略構成を示すブロック図である。なお、図１に示されている各回路ブロックは、全て単結晶シリコンからなる同一の半導体チップ上に形成される。各回路ブロックは、例えば、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）及びＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）等の複数のトランジスタで構成される。また、○印で示されているのは、当該半導体チップに設けられる外部端子としてのパッドである。
【００１４】
半導体装置１０は、アドレス／コマンドデコーダ回路５、Ｘデコーダ６ａ、及びＹデコーダ６ｂ、メモリセルアレイ７、入出力回路８、テスト回路１１、ヒューズセット回路１２、及び内部電圧発生回路９を含んで構成される。まず、半導体装置１０の概略について説明する。
【００１５】
半導体装置１０は、外部端子として、コマンド端子１ａ〜１ｄ、アドレス端子２、データ入出力端子３ａ、データストローブ端子３ｂ、及び電源端子４ａ，４ｂを備えている。その他、クロック端子やリセット端子なども備えられているが、これらについては図示を省略してある。本明細書において、信号名の末尾に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。
【００１６】
コマンド端子１ａ〜１ｄは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、チップセレクト信号／ＣＳ、及びライトイネーブル信号／ＷＥＮが供給される端子である。これらの端子に入力される信号の組合せによりコマンド信号ＣＭＤが構成される。このコマンド信号ＣＭＤは、アドレス／コマンドデコーダ回路５に入力される。アドレス／コマンドデコーダ回路５は、コマンド信号ＣＭＤの保持、デコードなどを行うことによって、各種内部コマンド信号ＩＣＭＤを生成する。生成された内部コマンド信号ＩＣＭＤは、ロウ系制御回路の一つであるＸデコーダ６ａ、カラム系制御回路であるＹデコーダ６ｂに供給される。
【００１７】
アドレス端子２は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、アドレス／コマンドデコーダ回路５に入力される。アドレス／コマンドデコーダ回路５はアドレス信号ＡＤＤをラッチし、アドレス／コマンドデコーダ回路５のデコード結果に応じて内部アドレスＩＡＤＤを出力する。この内部アドレスＩＡＤＤのうち、ロウアドレスについてはＸデコーダ６ａに入力され、カラムアドレスについてはＹデコーダ６ｂに入力される。
【００１８】
メモリセルアレイ７は、複数のサブワード線、複数のビット線、ワード線及びビット線の交点にある複数のメモリセルを有する。また、メモリセルアレイ７は、メインエリアとメインエリア内に欠陥メモリセルがある場合に、この欠陥メモリセルに替えてアクセスされる冗長メモリセルを含む冗長エリアを有する。
【００１９】
Ｘデコーダ６ａは、メモリセルアレイ７に含まれるいずれかのワード線を選択する回路である。また、Ｙデコーダ６ｂは、メモリセルアレイ７におけるセンスアンプに含まれるいずれかのセンスアンプを選択する回路である。Ｙデコーダ６ｂによって選択されたセンスアンプは、例えば不図示のデータアンプに接続される。このデータアンプは、リード動作時においてはセンスアンプによって増幅されたリードデータをさらに増幅し、リードライトバスを介してリードデータを入出力回路８に出力する。一方、ライト動作時においては、リードライトバスを介して入出力回路８から入力されるライトデータを増幅し、これをセンスアンプに出力する。なお、Ｘデコーダ６ａは、冗長エリアにおける冗長メモリセルを選択する冗長ワード線を駆動する冗長行ドライバを含む。また、Ｙデコーダ６ｂは、冗長エリアにおける冗長メモリセルに接続される冗長ビット線とデータアンプとを接続する冗長カラムスイッチを導通させる冗長列ドライバを含む。
【００２０】
データ入出力端子３ａは、リードデータＤＱの出力及びライトデータＤＱの入力を行うための端子であり、入出力回路８に接続されている。入出力回路８は、リード動作時において、メモリセルアレイ７からのリードデータをデータ入出力端子３ａへリードデータＤＱ０−ｎとして並列出力する。また、入出力回路８は、ライト動作時において、データ入出力端子３ａからのライトデータＤＱ０−ｎを、メモリセルアレイ７へ直列出力する。なお、データ入出力端子３ａの数は、図１に示すように複数あるが、４，８，１６などであってもよい。また、データストローブ端子３ｂは、リードデータＤＱ０−ｎとともに出力されるデータストローブ信号ＤＱＳ、／ＤＱＳの出力を行なう端子であり、入出力回路８に接続されている。このデータストローブ信号は、半導体装置１０に接続される外部装置がリードデータＤＱ０−ｎを受け取る際の基準となる信号である。また、データストローブ信号ＤＱＳ、／ＤＱＳは、ライトデータＤＱ０−ｎとともに入出力回路８に入力される。このデータストローブ信号は、半導体装置１０がライトデータＤＱ０−ｎを外部装置から受け取る際の基準となる信号でもある。
【００２１】
電源端子４ａ，４ｂは、それぞれ外部電圧ＶＤＤ及び接地電圧ＶＳＳが供給される端子である。本明細書においては、外部電圧ＶＤＤ及び接地電圧ＶＳＳ間の電圧を単に「外部電圧ＶＤＤ」と呼ぶことがある。電源端子４ａ，４ｂは、それぞれ内部電圧発生回路９に接続されている。外部電圧ＶＤＤは、内部電圧発生回路９に供給される。内部電圧発生回路９は、内部回路の役割に応じた複数の内部電圧として、例えば第１内部電圧ＶＯＤＰＰ（例えば１．６Ｖ）、第２内部電圧ＶＰＥＲＩ（例えば１．２Ｖ）、メモリセルアレイ７の動作用電圧ＶＡＲＹ等を発生する。これらの各内部電圧は、それぞれ対応する内部回路に供給される。
【００２２】
本実施形態では、半導体装置１０は通常の動作モードと、テスト動作モードを有する。
通常の動作モードでは、次に示す動作が行われる。すなわち、アドレス／コマンドデコーダ回路５に、ワード線の選択を指示するアクトコマンド（ＡＣＴコマンド）が入力される。すると、アドレス／コマンドデコーダ回路５は、このＡＣＴコマンドと同時に行アドレスを取り込み、内部アドレスＩＡＤＤとして内部行アドレスＸをヒューズセット回路１２に対して出力する。ヒューズセット回路１２は、内部行アドレスＸと内蔵するヒューズセットが記憶する救済アドレスとを比較し、一致した場合、アドレスヒット信号ＡＨ１〜ＡＨｎのうちの１つをハイ（Ｈ）レベルとしてＸデコーダ６ａに対して出力する。なお、本実施形態において、ヒューズセット回路１２は、複数のヒューズセットを備え、各ヒューズセットはＸデコーダ６ａ内部の冗長行ドライバに対応して設けられる（詳細後述）。
Ｘデコーダ６ａは、Ｈレベルのアドレスヒット信号ＡＨ１〜ＡＨｎのうち１つの信号が入力されると、本来選択すべきワード線（外部行アドレスが指定する位置のワード線）を選択する替わりに、冗長行ドライバを選択する。冗長行ドライバは、冗長ワード線に接続されるメモリセルを選択する。これにより、メインエリアの欠陥メモリセルから冗長エリアの冗長メモリセルへの置換が、行単位で実行される。
【００２３】
また、アドレス／コマンドデコーダ回路５に、ＡＣＴコマンドに続いて、メモリセル〜のデータの読み出しを指示するリードコマンド（ＲＥＡＤコマンド）または、メモリセルへのデータ書き込みを指示するライトコマンド（ＷＲＩＴコマンド）が入力される。すると、アドレス／コマンドデコーダ回路５は、このＲＥＡＤコマンドまたはＷＲＩＴコマンドと同時に列アドレスを取り込み、内部アドレスＩＡＤＤとして内部列アドレスＹをヒューズセット回路１２に対して出力する。ヒューズセット回路１２は、内部列アドレス信号Ｙと内蔵するヒューズセットが記憶する救済アドレスとを比較し、一致した場合、アドレスヒット信号ＡＨ１〜ＡＨｎのうちの１つの信号をＨレベルとしてＹデコーダ６ｂに対して出力する。
【００２４】
Ｙデコーダ６ｂは、Ｈレベルのアドレスヒット信号ＡＨ１〜ＡＨｎのうち１つの信号が入力されると、本来選択すべきビット線（外部列アドレスが指定する位置のビット線）を選択する替わりに、冗長列ドライバを選択する。冗長列ドライバは、冗長ビット線を選択してデータアンプと接続する。これにより、メインエリアの欠陥メモリセルから冗長エリアの冗長メモリセルへの置換が、列単位で実行される。
なお、本実施形態において、ヒューズセット回路１２は、複数のヒューズセットを備え、各ヒューズセットはＸデコーダ６ａ内部の冗長行ドライバに対応して設けられる。もちろん、ヒューズセット回路１２が備えるヒューズセットを、Ｙデコーダ６ｂ内部の冗長列ドライバに対応して設けることも可能である。本実施形態では、以下の説明において、ヒューズセット回路１２が備える各ヒューズセットは、冗長行ドライバに対応して設けられるものとする。なお、ヒューズセット回路１２、及びテスト回路１１についての詳細は後述する。
【００２５】
次に、テスト動作モードについて説明する。半導体装置１０はテスト動作モードとして、第１のテストモード（冗長エリアチェック機能）と第２のテストモード（ＣＲＣ機能）とを有する。
第１のテストモードは、例えばトリミング工程前に行われる第１のウエハテストにおいて用いることができる。第１のテストモードでは、次に示す動作が行われる。すなわち、アドレス／コマンドデコーダ回路５に、テストモードへの移行を示すテストコマンド（ＴＥＳＴ１コマンド）が入力される。アドレス／コマンドデコーダ回路５は、このＴＥＳＴ１コマンドにより、テスト回路１１を活性化する。テスト回路１１は、ヒューズセット選択テストモード信号ＦＳＴＭ１〜ＦＳＴＭｎのうちの１つを、例えばヒューズセット選択テストモード信号ＦＳＴＭｊ（ｊ＝１〜ｎ）を選択的にＨレベルとしてヒューズセット回路１２に対して出力する。なお、ヒューズセット選択テストモード信号ＦＳＴＭｊを選択的にＨレベルにするため、アドレス／コマンドデコーダ回路５は、例えばモードレジスタを有している。このモードレジスタにはＴＥＳＴ１コマンド取り込みと同時に、アドレス端子からヒューズセット回路１２内のヒューズセットを選択する際のアドレス、例えば行アドレスのうち最下位（Ｘ０）ビット側から連続した４ビットのデータが取り込まれる。テスト回路１１は、この４ビットのデータに基づいて、ヒューズセット選択テストモード信号ＦＳＴＭｊをＨレベルとし、この状態を維持する。
【００２６】
また、アドレス／コマンドデコーダ回路５は、テストコマンドＴＥＳＴ１に続いてＡＣＴコマンド、行アドレス（オールロウ（Ｌ）レベル）を取り込み、内部アドレスＩＡＤＤとして内部行アドレスＸ＝＃００００をヒューズセット回路１２に対して出力する。ヒューズセット回路１２は、内部行アドレスＸと内蔵するヒューズセットが記憶するアドレスとを比較する。このときヒューズが正常、つまり、この場合は未溶断であれば、ヒューズセットが記憶するアドレスはオールＬであり、両アドレスは一致する。
【００２７】
これにより、ヒューズセット回路１２は、アドレスヒット信号ＡＨ１〜ＡＨｎのうち１つのアドレスヒット信号ＡＨｊ（ｊ＝１〜ｎ）をＨレベルとしてＸデコーダ６ａに対して出力する。Ｘデコーダ６ａは、本来選択すべきワード線（内部行アドレスＸ＝＃００００が指定する位置のワード線）を選択する替わりに、ヒューズセット回路１２のヒューズセットに対応する冗長行ドライバを選択し、冗長行ドライバは冗長ワード線に接続されるメモリセルを選択する。ＡＣＴコマンドに続いて、ＷＲＩＴコマンドが供給されると、冗長エリアのメモリセルへ外部からデータが書き込まれる。また、上述したＴＥＳＴ１コマンド、ＡＣＴコマンド、及びＲＥＡＤコマンドの順番でコマンドが入力されると、冗長エリアのメモリセルに書き込んだデータが読みだされ、冗長エリアのメモリセルが正常なメモリセルであるか否かを判定することができる。
【００２８】
これにより、冗長エリア内の全ての冗長メモリセルが欠陥のないメモリセルであれば、メモリエリアに欠陥メモリセルがあった場合に、行単位で置換を行ってよいか否かを決定することができる。なお、全ての冗長行ドライバ、すなわちｎ個の冗長行ドライバを選択するテストは、次のように実行される。すなわち、上述したＴＥＳＴ１コマンド、ＡＣＴコマンド、ＲＥＡＤコマンドまたはＷＲＩＴコマンドの組合せを、ＡＣＴコマンドと共に取り込む行アドレスを変化させながら実行される（冗長エリアチェック機能）。
【００２９】
また、第２のテストモードは、例えばトリミング工程前に行われる第１のウエハテストにおいて用いることができる。第２のテストモードでは、次に示す動作が行われる。すなわち、アドレス／コマンドデコーダ回路５に、テストモードへの移行を示すテストコマンド（ＴＥＳＴ２コマンド）が入力される。アドレス／コマンドデコーダ回路５は、このＴＥＳＴ２コマンドにより、テスト回路１１を活性化する。テスト回路１１は、ヒューズセット選択テストモード信号ＦＳＴＭ１〜ＦＳＴＭｎのうちの１つの選択テストモード信号ＦＳＴＭｊ（ｊ＝１〜ｎ）を、選択的にＨレベルとしてヒューズセット回路１２に対して出力する。
【００３０】
なお、ヒューズセット選択テストモード信号ＦＳＴＭｊを選択的にＨレベルにするには、ＴＥＳＴ１コマンドのときと同じようにすればよい。すなわち、アドレス／コマンドデコーダ回路５は、例えばモードレジスタを有する。このモードレジスタは、ＴＥＳＴ２コマンド取り込みと同時に、アドレス端子からヒューズセット回路１２内のヒューズセットを選択する際のアドレス、例えば行アドレスのうち最下位（Ｘ０）ビット側から連続した４ビットのデータを取り込む。テスト回路１１は、この４ビットのデータに基づいて、ヒューズセット選択テストモード信号ＦＳＴＭｊをＨレベルとし、この状態を維持する。
【００３１】
また、アドレス／コマンドデコーダ回路５は、テストコマンドＴＥＳＴ２に続いてＡＣＴコマンド、行アドレス（オールロウ（Ｌ）レベル）を取り込む。アドレス／コマンドデコーダ回路５は、内部アドレスＩＡＤＤとして内部行アドレスＸ＝＃００００（試験用アドレス）をヒューズセット回路１２に対して出力し、このＨレベルの状態を維持する。ヒューズセット回路１２は、内部行アドレスＸと内蔵するヒューズセットが記憶するアドレスとを比較する。このときヒューズが正常、つまり未溶断であればヒューズセットが記憶するアドレスはオールＬであり、両アドレスは一致する。これにより、ヒューズセット回路１２は、アドレスヒット信号ＡＨｊをＨレベルとして入出力回路８に対して出力する。
【００３２】
つまり、ヒューズセット回路１２は、テスト回路１１から選択テストモード信号ＦＳＴＭｊが入力されると、各ヒューズセットの記憶するアドレスが内部行アドレスＸ＝＃００００と一致するか否かを判定する。ヒューズセット回路１２は、一致した場合、アドレスヒット信号ＡＨｊを入出力回路８に対して出力する。これにより、入出力回路８は、ヒューズセット回路１２内の各ヒューズセットが未溶断状態であるか否かを示す信号（ＤＱ信号）を、いずれかのデータ入出力端子３ａから出力する。なお、本実施形態において、ヒューズセット内の全てのヒューズが未溶断状態であると判定した場合、アドレスヒット信号ＡＨｊはＨレベルであり、入出力回路８は、ＨレベルのＤＱ信号を出力する。
【００３３】
一方、ヒューズセット内の少なくとも１つのヒューズが溶断状態であると判定した場合、アドレスヒット信号ＡＨｊはＬレベルであり、入出力回路８は、ＬレベルのＤＱ信号を出力する。これらのＤＱ信号は、トリミング工程においてヒューズを切断すべきか否かを示す信号である。そのため、このＤＱ信号の論理により、溶断状態と判定されたヒューズセットをトリミング工程における溶断対象から除くことにより、冗長行ドライバが不必要に使用されることを防ぐことができる。なお、全てのヒューズセット、すなわちアドレスヒット信号を出力するｎ個のヒューズセットを選択するテストは、次のように実行される。すなわち、上述したＴＥＳＴ２コマンド、ＡＣＴコマンドの組合せを、ＴＥＳＴ２コマンドと共に取り込む行アドレスを変化させながら実行する（ＣＲＣ機能）。
【００３４】
続いて、本発明の半導体装置１０の特徴部分となるヒューズセット回路１２について詳細に説明する。図２は、図１に示すヒューズセット回路１２の構成を示すブロック図である。
ヒューズセット回路１２は、複数のヒューズセット１２＿１〜１２＿ｎ（ｎ≧１）を有する。各ヒューズセットは、Ｘデコーダ６ａにおけるｎ個の冗長行ドライバ（図１、図２において不図示）各々に対して、１対１に対応して設けられる。ヒューズセット１２＿ｉ（ｉ＝１〜ｎ）は、図２に示すヒューズセット１２＿１と同様の構成を有する。そのため、ヒューズセット１２＿１の構成について説明し、ヒューズセット１２＿２〜１２＿ｎの構成についての説明は省略する。
【００３５】
ヒューズセット１２＿１は、イネーブルヒューズＥＦ１２＿１、アドレス比較回路Ｃ１２＿１＿０〜Ｃ１２＿１＿１３、Ｘ＝０ヒューズ（ヒューズ回路Ｆ１２＿１＿０とする）〜Ｘ＝１３ヒューズ（ヒューズ回路Ｆ１２＿１＿１３とする）を備える。また、ヒューズセット１２＿１は、オア回路ＯＲ１２＿１、ナンド回路ＮＡ１２＿１＿１〜ＮＡ１２＿１＿４、ノア回路ＮＯ１２＿１＿１〜１２＿１＿２、及びアンド回路Ａ１２＿１を備える。
【００３６】
イネーブルヒューズＥＦ１２＿１は、レーザーで溶断可能なヒューズ素子を含んで構成される。このヒューズ素子は、ヒューズ回路Ｆ１２＿１＿０〜Ｆ１２＿１＿１３を使用する場合、トリミング工程において溶断され、ヒューズ回路Ｆ１２＿１＿０〜ヒューズ回路Ｆ１２＿１＿１３のヒューズ素子を使用したことを記憶する。なお、全ての行アドレスがＬレベルの状態を記憶する場合は、ヒューズ回路Ｆ１２＿１＿０〜ヒューズ回路Ｆ１２＿１＿１３のヒューズ素子はいずれも溶断されない。しかしながら、ヒューズ素子としての使用は行なわれており、イネーブルヒューズＥＦ１２＿１のヒューズ素子は溶断される。本実施形態では、イネーブルヒューズＥＦ１２＿１のヒューズ素子が溶断されると（溶断状態になると）、イネーブルヒューズＥＦ１２＿１は、Ｈレベルの信号をオア回路ＯＲ１２＿１に出力する。一方、ヒューズ素子が溶断されないと（未溶断状態であると）、イネーブルヒューズＥＦ１２＿１は、Ｌレベルの信号をオア回路ＯＲ１２＿１に出力する。
【００３７】
ヒューズ回路Ｆ１２＿１＿０〜ヒューズ回路Ｆ１２＿１＿１３各々は、イネーブルヒューズＥＦ１２＿１と同様に、レーザーで溶断可能なヒューズ素子を含んで構成される。このヒューズ素子は、メインエリアにおける欠陥メモリセルを選択するワード線の位置を示すアドレスに対応して、トリミング工程において溶断される。つまり、ヒューズ回路Ｆ１２＿１＿０〜ヒューズ回路Ｆ１２＿１＿１３各々は、欠陥メモリセルの行アドレスを１ビットずつ記憶する。
【００３８】
アドレス比較回路Ｃ１２＿１＿０〜Ｃ１２＿１＿１３各々（アドレス比較回路Ｃ１２＿１＿ｉ、ｉ＝０〜１３とする）は、内部アドレスＩＡＤＤのｉビットと、ヒューズ回路Ｆ１２＿１＿ｉが記憶する行アドレスとを比較する。アドレス比較回路Ｃ１２＿１＿０、Ｃ１２＿１＿１各々は、両アドレスが一致する場合、Ｈレベルの信号を次段のナンド回路ＮＡ１２＿１＿１に対して出力し、両アドレスが一致しない場合、Ｌレベルの信号を次段のナンド回路ＮＡ１２＿１＿１に対して出力する。アドレス比較回路Ｃ１２＿１＿２〜Ｃ１２＿１＿５各々は、両アドレスが一致する場合、Ｈレベルの信号を次段のナンド回路ＮＡ１２＿１＿２に対して出力し、両アドレスが一致しない場合、Ｌレベルの信号を次段のナンド回路ＮＡ１２＿１＿２に対して出力する。アドレス比較回路Ｃ１２＿１＿６〜Ｃ１２＿１＿９各々は、両アドレスが一致する場合、Ｈレベルの信号を次段のナンド回路ＮＡ１２＿１＿３に対して出力し、両アドレスが一致しない場合、Ｌレベルの信号を次段のナンド回路ＮＡ１２＿１＿３に対して出力する。アドレス比較回路Ｃ１２＿１＿１０〜Ｃ１２＿１＿１３各々は、両アドレスが一致する場合、Ｈレベルの信号を次段のナンド回路ＮＡ１２＿１＿３に対して出力する。一方、アドレス比較回路Ｃ１２＿１＿１０〜Ｃ１２＿１＿１３各々は、両アドレスが一致しない場合、Ｌレベルの信号を次段のナンド回路ＮＡ１２＿１＿３に対して出力する。
【００３９】
ノア回路ＮＯ１２＿１＿１は、ナンド回路ＮＡ１２＿１＿１、及びナンド回路ＮＡ１２＿１＿２各々の出力信号の否定的論理和を演算し、次段のアンド回路Ａ１２_１に対して出力する。ノア回路ＮＯ１２＿１＿２は、ナンド回路ＮＡ１２＿１＿３、及びナンド回路ＮＡ１２＿１＿４各々の出力信号の否定的論理和を演算し、次段のアンド回路Ａ１２_１に対して出力する。
アンド回路Ａ１２_１は、ノア回路ＮＯ１２＿１＿１、及びノア回路ＮＯ１２＿１＿２各々の出力信号の論理積を演算し、アドレスヒット信号ＡＨ１を出力する。
【００４０】
通常の動作モードでは、アドレス／コマンドデコーダ回路５に、ＡＣＴコマンドが入力されると、アドレス／コマンドデコーダ回路５は、このＡＣＴコマンドと同時に行アドレスを取り込む。アドレス／コマンドデコーダ回路５は、内部アドレスＩＡＤＤとして内部行アドレスＸをヒューズセット回路１２に対して出力する。ヒューズセット回路１２は、内部行アドレスＸとヒューズセットが記憶する救済アドレスとを比較し、一致した場合、アドレスヒット信号ＡＨ１〜ＡＨｎのうちの１つのアドレスヒット信号をＨレベルとしてＸデコーダ６ａに対して出力する。
【００４１】
Ｘデコーダ６ａは、Ｈレベルのアドレスヒット信号が入力されると、本来選択すべきワード線を選択する替わりに、冗長行ドライバを選択し、冗長行ドライバは冗長ワード線に接続されるメモリセルを選択する。これにより、メインエリアの欠陥メモリセルから冗長エリアのメモリセルへの置換が、行単位で実行される。
なお、ヒューズセット回路１２は、内部行アドレスＸとヒューズセットが記憶する救済アドレスとを比較し、一致しない場合、アドレスヒット信号ＡＨ１〜ＡＨｎをＬレベルに維持する。Ｘデコーダ６ａは、本来選択すべきワード線を選択し、当該ワード線に接続されるメモリセルを選択する。これにより、メインエリアのメモリセルが選択される。
【００４２】
また、第１のテストモードでは、アドレス／コマンドデコーダ回路５に、ＴＥＳＴ１コマンドが入力されると、アドレス／コマンドデコーダ回路５は、テスト回路１１を活性化する。また、アドレス／コマンドデコーダ回路５は、ＴＥＳＴ１コマンド取り込みと同時に、アドレス端子からヒューズセット回路１２内のヒューズセットを選択する際のアドレスを取り込む。アドレス／コマンドデコーダ回路５は、例えば行アドレスのうち最下位（Ｘ０）ビット側から連続した４ビットのデータ（例えばオール０）を取り込む。テスト回路１１は、この４ビットのデータに基づいて、例えばヒューズセット選択テストモード信号ＦＳＴＭ１をＨレベルとし、この状態を維持する。
【００４３】
また、アドレス／コマンドデコーダ回路５は、テストコマンドＴＥＳＴ１に続いてＡＣＴコマンド、行アドレス（オールロウ（Ｌ）レベル）を取り込み、例えば内部アドレスＩＡＤＤとして内部行アドレスＸ＝＃００００をヒューズセット回路１２に対して出力する。ヒューズセット回路１２におけるヒューズセット１２＿１は、内部行アドレスＸと内蔵するヒューズセットが記憶するアドレスとを比較する。このときヒューズが正常、つまり未溶断であればヒューズセットが記憶するアドレスはオールＬであり、両アドレスは一致する。
【００４４】
これにより、ヒューズセット回路１２は、アドレスヒット信号ＡＨ１をＨレベルとしてＸデコーダ６ａに対して出力する。Ｘデコーダ６ａは、本来選択すべきワード線（内部行アドレスＸ＝＃００００が指定する位置のワード線）を選択する替わりに、ヒューズセット回路１２のヒューズセットに対応する冗長行ドライバを選択し、冗長行ドライバは冗長ワード線に接続されるメモリセルを選択する。ＡＣＴコマンドに続いて、ＷＲＩＴコマンドが供給されると、冗長エリアのメモリセルへ外部からデータが書き込まれる。
【００４５】
また、上述したＴＥＳＴ１コマンド、ＡＣＴコマンド、及びＲＥＡＤコマンドの順番でコマンドが入力されると、冗長エリアのメモリセルに書き込んだデータが読みだされ、冗長エリアのメモリセルが正常なメモリセルであるか否かを判定することができる。これにより、冗長エリア内の全てのメモリセルが正常なメモリセルであれば、メモリエリアに欠陥メモリセルがあった場合に、行単位で置換を行ってよいか否かを決定することができる（冗長エリアチェック機能）。
【００４６】
一方、ヒューズセット１２＿１のヒューズのうちいずれか１つでも溶断状態にあれば、ヒューズセットが記憶するアドレスはオールＬではなくなり、両アドレスは一致しない。
これにより、ヒューズセット回路１２は、アドレスヒット信号ＡＨ１をＬレベルのままに維持する。Ｘデコーダ６ａは、本来選択すべきワード線（内部行アドレスＸ＝＃００００が指定する位置のワード線）を選択し、当該ワード線に接続されるメモリセルを選択する。なお、このとき、当該ワード線に接続されるメモリセルには、予め冗長ワード線に書き込むデータとは逆のデータ（例えば「１」）を通常のライト動作により、書き込んでおくのが好ましい。このようにする理由を以下に説明する。
【００４７】
すなわち、ＡＣＴコマンドに続いて、ＷＲＩＴコマンドが供給されると、冗長エリアのメモリセルを選択したものとして、外部からデータとして「０」を冗長メモリセルに書き込む。また、上述したＴＥＳＴ１コマンド、ＡＣＴコマンド、及びＲＥＡＤコマンドの順番でコマンドを入力する。すると、冗長エリアのメモリセルに書き込んだデータとしての「０」が期待値として半導体装置１０の外部へ読み出されるはずである。しかし、実際は、本来選択すべきワード線（内部行アドレスＸ＝＃００００が指定する位置のワード線）に接続されるメモリセルが選択され、データとして「１」が半導体装置１０の外部へ読み出される。これによっても、ヒューズセット１２＿１のヒューズのうちいずれか１つでも溶断状態にあることが、メモリセルアレイ７を介して間接的に判定できるが、より簡単にヒューズが溶断状態にあるか否かを確認するため、半導体装置１０は第２のテストモードを有する。
【００４８】
第２のテストモードでは、アドレス／コマンドデコーダ回路５に、ＴＥＳＴ２コマンドが入力されると、アドレス／コマンドデコーダ回路５は、テスト回路１１を活性化する。テスト回路１１は、ＴＥＳＴ２コマンドと同時に取り込む行アドレスに応じて、ヒューズセット選択テストモード信号ＦＳＴＭ１〜ＦＳＴＭｎのうちの１つの選択テストモード信号ＦＳＴＭｊ（ｊ＝１〜ｎ）を、Ｈレベルへ変化させる。テスト回路１１は、選択テストモード信号ＦＳＴＭｊをヒューズセット回路１２に対して出力する。
【００４９】
また、アドレス／コマンドデコーダ回路５は、テストコマンドＴＥＳＴ２に続いてＡＣＴコマンド、行アドレス（オールロウ（Ｌ）レベル）を取り込む。アドレス／コマンドデコーダ回路５は、内部アドレスＩＡＤＤとして内部行アドレスＸ＝＃００００（試験用アドレス）をヒューズセット回路１２に対して出力し、このＨレベルの状態を維持する。ヒューズセット回路１２におけるヒューズセット１２＿１は、内部行アドレスＸと内蔵するヒューズセットが記憶するアドレスとを比較する。このときヒューズが正常、つまり未溶断であればヒューズセット１２＿１が記憶するアドレスはオールＬであり、両アドレスは一致する。これにより、ヒューズセット回路１２は、アドレスヒット信号ＡＨｊをＨレベルとして入出力回路８に対して出力する。
【００５０】
なお、全てのヒューズセット、すなわちアドレスヒット信号を出力するｎ個のヒューズセットを選択するテストは、次のように実行される。すなわち、上述したＴＥＳＴ２コマンド、ＡＣＴコマンドの組合せを、ＴＥＳＴ２コマンドと共に取り込む行アドレスを変化させながら、かつＡＣＴコマンドと共に取り込む行アドレスをオールＬレベルに固定して実行される。ヒューズセット回路１２は、テスト回路１１から選択テストモード信号ＦＳＴＭｊが入力されると、ヒューズセット１２＿ｊの記憶するアドレスが内部行アドレスＸ＝＃００００と一致するか否かを判定する。ヒューズセット回路１２は、一致した場合、Ｈレベルのアドレスヒット信号ＡＨｊを入出力回路８に対して出力する。
【００５１】
これにより、入出力回路８は、ヒューズセット回路１２内の各ヒューズセットが未溶断状態であるか否かを示す信号（ＤＱ信号）を、いずれかのデータ入出力端子３ａから出力する。ヒューズセット回路１２は、各ヒューズセット内の全てのヒューズが未溶断状態であると判定した場合、Ｈレベルのアドレスヒット信号ＡＨｊを出力し、入出力回路８は、ＨレベルのＤＱ信号を出力する。
【００５２】
一方、ヒューズセット回路１２は、各ヒューズセット内において、少なくとも１つのヒューズが溶断状態であると判定した場合、Ｌレベルのアドレスヒット信号ＡＨｊを出力し、入出力回路８は、ＬレベルのＤＱ信号を出力する。これらの入出力回路８が出力するＤＱ信号は、トリミング工程においてヒューズを切断すべきか否かを示す信号である。そのため、ヒューズセット回路１２におけるヒューズセットに対応するＤＱ信号がＬレベルの場合、ヒューズセット内のヒューズ素子はトリミングしていないにも係らず、溶断状態にあると判定することができる。これにより、このヒューズセットを、トリミング工程における溶断対象から除くことにより、冗長行デコーダが不必要に使用されることを防ぐことができる（ＣＲＣ機能）。
【００５３】
［第２の実施形態］
第２の実施形態では、上述した第２のテストモードに移行し、ＣＲＣ機能を有効にした上で、第１のテストモードに移行し、冗長エリアチェック機能を有効にする例について説明する。
図３は、半導体装置１０ａの概略構成を示すブロック図である。なお、図３において、図１と同一の部分には同一の符号を付しており、この部分についての説明は省略する。
【００５４】
まず、第２のテストモードに移行するため、アドレス／コマンドデコーダ回路５に、ＴＥＳＴ２コマンドが入力されると、アドレス／コマンドデコーダ回路５は、テスト回路１１ａを制御する。テスト回路１１ａは、ヒューズ回路選択テスト信号ＦＳＴをＨレベルとして、テスト制御回路１３に対して出力する。
【００５５】
次に、第１のテストモードに移行するため、アドレス／コマンドデコーダ回路５に、ＴＥＳＴ１コマンドが入力されると、アドレス／コマンドデコーダ回路５は、テスト回路１１ａを制御する。テスト回路１１ａは、冗長行エリア選択テスト信号ＲＡＳＴをＨレベルとして、テスト制御回路１３に対して出力する。テスト制御回路１３は、ヒューズセット回路１２ａ内のヒューズセットにおけるアドレス比較回路に入力する行アドレスとして内部行アドレスＸ＝＃００００（試験用アドレス）を強制的に発生し、ヒューズセット回路１２ａに対して出力する。
ヒューズセット回路１２ａにおける各ヒューズセットは、内部行アドレスＸと内蔵するヒューズセットが記憶するアドレスとを比較する。このときヒューズが未溶断であればヒューズセットが記憶するアドレスはオールＬであり、両アドレスは一致する。
【００５６】
また、アドレス／コマンドデコーダ回路５は、ＴＥＳＴ１テストコマンドに続いてＡＣＴコマンド、行アドレスを取り込み、内部アドレスＩＡＤＤをテスト制御回路１３に対して出力する。
テスト制御回路１３は、ヒューズセット回路１２ａ内のヒューズセットを選択する際のアドレスとして、内部アドレスＩＡＤＤのうち最下位（Ｘ０）ビット側から連続した４ビットのデータをデコードして、ヒューズセット回路１２ａ内の１つのヒューズセットを選択する。
【００５７】
これにより、ヒューズセット回路１２ａは、アドレスヒット信号ＡＨ１〜ＡＨｎのいずれか１つのアドレスヒット信号をＨレベルとしてＸデコーダ６ａに対して出力する。Ｘデコーダ６ａは、ヒューズセット回路１２ａのヒューズセットに対応する冗長行ドライバを選択し、冗長行ドライバは冗長ワード線に接続されるメモリセルを選択する。ＡＣＴコマンドに続いて、ＷＲＩＴコマンドが供給されると、冗長エリアのメモリセルへ外部からデータが書き込まれる。
【００５８】
また、上述した、ＴＥＳＴ２コマンド、ＴＥＳＴ１コマンド、ＡＣＴコマンド、及びＲＥＡＤコマンドの順にコマンドが入力されると、冗長エリアのメモリセルに書き込んだデータが読みだされる。このデータにより、冗長エリアのメモリセルが正常なメモリセルであるか否かを判定することができる。これにより、冗長エリア内の全てのメモリセルが正常なメモリセルであれば、メモリエリアに欠陥メモリセルがあった場合に、行単位で置換を行ってよいか否かを決定することができる（冗長エリアチェック機能）。
【００５９】
また、入出力回路８は、ヒューズセット回路１２ａ内の各ヒューズセットが未溶断状態であるか否かを示す信号（ＤＱ信号）を、例えば上記リードデータに付加する形で直列（シリアル）に出力する。これにより、ヒューズセットに対応する冗長エリアの使用可否を示す信号に加えて、ヒューズセットがトリミング工程における溶断対象となるか否かを示す信号をも出力できる（ＣＲＣ機能）。
【００６０】
続いて、第２の実施形態において、本発明の半導体装置１０ａの特徴部分となるヒューズセット回路１２ａ、及びテスト制御回路１３について詳細に説明する。図４は、図３に示すヒューズセット回路１２ａ、及びテスト制御回路１３の構成を示すブロック図である。なお、図４において、図３と同一の部分には同一の符号を付しており、この部分についての説明は省略する。
テスト制御回路１３は、アンド回路Ａ１３、インバータ回路Ｉ１３、アドレス比較回路用アドレス発生回路１３ａ、及びヒューズセット選択デコード回路Ｄ１３を備える。アドレス比較回路用アドレス発生回路１３ａは、アンド回路Ａ１３ａ＿０〜Ａ１３ａ＿１３を備える。
【００６１】
アンド回路Ａ１３は、テスト回路１１ａの出力信号であるヒューズ回路選択テスト信号ＦＳＴ、及び冗長行エリア選択テスト信号ＲＡＳＴの論理積を演算してインバータ回路Ｉ１３、及びヒューズセット選択デコード回路Ｄ１３に対して出力する。
インバータ回路Ｉ１３は、アンド回路Ａ１３の出力信号を論理反転して、アンド回路Ａ１３ａ＿０〜Ａ１３ａ＿１３に対して出力する。
アドレス比較回路用アドレス発生回路１３ａは、アンド回路Ａ１３の出力信号がＨレベルのとき、内部アドレスＩＡＤＤの値に係らず、内部行アドレスＸ＝＃００００（試験用アドレス）をヒューズセット回路１２に対して出力する。すなわち、アドレス比較回路用アドレス発生回路１３ａは、ヒューズ回路選択テスト信号ＦＳＴ、及び冗長行エリア選択テスト信号ＲＡＳＴがＨレベルになると、内部行アドレスＸ＝＃００００をヒューズセット回路１２に対して出力する。
【００６２】
つまり、第２のテストモードに移行し、ＣＲＣ機能を有効にした上で、第１のテストモードに移行すると、アドレス比較回路に入力される内部行アドレスは、全てＬレベルとなる。つまり、ヒューズセット回路１２ａのアドレス比較回路に入力される内部行アドレスは、ヒューズセットにおけるヒューズ素子が正常、つまり未溶断状態であれば出力するはずの信号レベルと同じＬレベルの信号となる。これにより、ヒューズセットにおけるヒューズ素子が正常、つまり未溶断状態であれば、各ヒューズセットにおける４つのナンド回路の各入力は、オア回路からの出力信号を除いて全てＨレベルとなる。
【００６３】
また、ヒューズ回路選択テスト信号ＦＳＴ、及び冗長行エリア選択テスト信号ＲＡＳＴがＨレベルとなる。その後ＡＣＴコマンドとともに、ヒューズセット回路１２ａ内のヒューズセットを選択する際のアドレスが内部アドレスＩＡＤＤとして、ヒューズセット選択デコード回路Ｄ１３に入力される。ヒューズセット選択デコード回路Ｄ１３は、このうち最下位（Ｘ０）ビット側から連続した４ビットのデータをデコードして、各ヒューズセットにおけるオア回路の一方の入力に対してＨレベルの信号を出力する。すなわち、テスト制御回路１３は、ＡＣＴコマンドと共に入力される行アドレスに応じて、ヒューズセット回路１２ａ内のヒューズセット１２＿１〜１２＿１３のうちから１つのヒューズセットを選択する。
【００６４】
これにより、第１の実施形態において説明したように、冗長エリアチェック機能、及びＣＲＣ機能を、ＴＥＳＴ２コマンド、ＴＥＳＴ１コマンド、ＡＣＴコマンドの順に入力することにより、いずれも有効にすることができる。また、第１の実施形態では、テスト回路１１がヒューズセット回路１２の各ヒューズセットに対応して出力するｎ本の信号（ヒューズセット選択テストモード信号ＦＳＴＭ１〜ＦＳＴＭｎ）を出力する必要がある。これに対して、第２の実施形態では、テスト回路１１ａがテスト制御回路１３に対して出力する一本の信号（ヒューズ回路選択テスト信号ＦＳＴ）を出力すればよい。つまり、ｎ本のテスト信号を１本のテスト信号に削減できるので、第１の実施形態に比べてテスト信号発生回路、及びテスト信号配線の本数を削減でき、これらに必要となる領域の面積を減らし、チップサイズを削減することができる。
【００６５】
なお、テスト制御回路１３の通常の動作モードにおける動作は、次の通りである。すなわち、通常の動作モードにおいては、アンド回路Ａ１３の出力信号はＬレベルであり、ヒューズセット選択デコード回路Ｄ１３はＬレベルの出力信号を各ヒューズセットにおけるオア回路に対して出力する。また、インバータ回路Ｉ１３の出力信号はＨレベルであり、アドレス比較回路用アドレス発生回路１３ａは内部アドレスＩＡＤＤを、そのまま行アドレス信号として、各アドレス比較回路に対して出力する。
【００６６】
これにより、ヒューズセット回路１２ａにおける各ヒューズセットは、イネーブルヒューズの記憶する情報、救済アドレス用ヒューズが記憶するアドレス情報により、アドレスヒット信号ＡＨ１〜ＡＨｎのうち１つのアドレスヒット信号をＨレベルに変化させる。ヒューズセット回路１２ａは、Ｈレベルのアドレスヒット信号をＸデコーダ６ａに対して出力する。つまり、通常の動作モードにおいては、第１の実施形態において説明したようにメインエリアから冗長エリアへの行単位の置換が行われる。
【００６７】
このように、半導体装置１０は、欠陥メモリセルのアドレスを記憶するアドレス指定用ヒューズ（ヒューズ回路Ｆ１２＿１＿０〜Ｆ１２＿１＿１３）と、アドレス指定用ヒューズを使用するか否かを示す情報を記憶するイネーブルヒューズ（イネーブルヒューズＥＦ１２＿１）と、を有するヒューズセット回路１２を備える。ヒューズセット回路１２は、イネーブルヒューズの情報がアドレス指定用ヒューズを使用することを示し、かつ、外部から入力されるアドレスと欠陥メモリセルのアドレスとが一致する場合、一致したことを示すアドレスヒット信号ＡＨを出力する。また、半導体装置１０は、テストコマンド（ＴＥＳＴ２コマンド）とともに試験用アドレス（内部行アドレスＸ＝＃００００）が入力されると、次のような動作を行うテスト回路を備える。すなわち、ヒューズセット回路１２に対してテストモード信号（ヒューズセット選択テストモード信号ＦＳＴＭ１〜ＦＳＴＭｎ、或いはヒューズ回路選択テスト信号ＦＳＴ）を出力し、イネーブルヒューズ（イネーブルヒューズＥＦ１２＿１等）が記憶する情報に係らず、試験用アドレスとアドレス指定用ヒューズが記憶するアドレスとを比較させてアドレスヒット信号ＡＨを出力させるテスト回路１１、またはテスト回路１１ａを備える。
【００６８】
これにより、本発明においては、テスト回路が、イネーブルヒューズが記憶する情報に係らず、ヒューズセット回路に対して、試験用アドレスとアドレス指定用ヒューズが記憶するアドレスとが一致したことを示すアドレスヒット信号を出力させる。すなわち、トリミング工程前に、アドレス指定用ヒューズが溶断されていない状態の期待値として、例えば外部入力アドレスをＬレベルとして、ＣＲＣ機能を用いたチェックを行なえば、ヒューズセット回路は、アドレスヒット信号を出力する。これにより、トリミング工程前において、欠陥メモリセルのアドレス情報を記憶するヒューズが切断状態にあるか否かを検出できる半導体装置を提供することができる。従って、救済に用いることができないヒューズセットをトリミング工程前に検出することができるので、トリミング工程において誤ったプログラムを行なうことがなくなり、ウエハテストにおける歩留り低下を抑制することができる。
【００６９】
本願の技術思想は、メモリ機能を有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限られない。
また、本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
また、トランジスタは、電界効果トランジスタ（Field Effect Transistor;FET）であれば良く、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ(Thin Film Transistor)等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ、ないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であれば成し得る各種変形、修正を含むことは勿論である。
【符号の説明】
【００７０】
１０，１０ａ…半導体装置、５…アドレス／コマンドデコーダ回路、６ａ…Ｘデコーダ、６ｂ…Ｙデコーダ、７…メモリセルアレイ、８…入出力回路、９…内部電圧発生回路、１ａ…コマンド端子、２…アドレス端子、３ａ…データ入出力端子、４ａ…電源端子、１１，１１ａ…テスト回路、１２，１２ａ…ヒューズセット回路、１３…テスト制御回路、１２＿１…ヒューズセット、ＥＦ１２＿１…イネーブルヒューズ、Ｃ１２＿１＿０…アドレス比較回路、Ｆ１２＿１＿１…ヒューズ回路、ＯＲ１２＿１…オア回路、ＮＡ１２＿１＿１…ナンド回路、ＮＯ１２＿１＿１…ノア回路、Ａ１２＿１，Ａ１３，Ａ１３ａ＿０…アンド回路，Ｉ１３…インバータ回路、１３ａ…アドレス比較回路用アドレス発生回路、Ｄ１３…ヒューズセット選択デコード回路、ＩＡＤＤ，Ｘ，Ｙ…内部アドレス、ＩＣＭＤ…内部コマンド信号、ＦＳＴＭ１…ヒューズセット選択テストモード信号、ＡＨ１…アドレスヒット信号、ＦＳＴ…ヒューズ回路選択テスト信号、ＲＡＳＴ…冗長行エリア選択テスト信号
【図１】
2013206508.tif 000003
【図２】
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【図３】
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【図４】
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