(57)【要約】【課題】各種サンプリングレートのデジタルオーディオ信号を受信し、受信したデジタルオーディオ信号を音源と同じサンプリングレートで処理できる楽音発生装置を実現する。【解決手段】ＳＰＤＩＦ受信部１６では、外部からトランスポートされ、バイフェーズマーク方式によってエンコードされたデジタルオーディオ信号に同期して復調し、復調されたデジタルオーディオ信号をオーバーサンプリングした後、そのオーバーサンプリングされたデジタルオーディオ信号を、音源１７と同じサンプリングレートに変換する。【選択図】図１
2013182243.tif 000002
【特許請求の範囲】
【請求項１】
バイフェーズマーク方式によってエンコードされたデジタルオーディオ信号に同期して復調する同期復調手段と、
前記同期復調手段により復調されたデジタルオーディオ信号をオーバーサンプリングするオーバーサンプリング手段と、
前記オーバーサンプリング手段によりオーバーサンプリングされたデジタルオーディオ信号を、音源と同じサンプリングレートに変換するサンプリングレート変換手段と
を具備することを特徴とする楽音発生装置。
【請求項２】
コンピュータに、
バイフェーズマーク方式によってエンコードされたデジタルオーディオ信号に同期して復調する同期復調ステップと、
前記同期復調ステップにて復調されたデジタルオーディオ信号をオーバーサンプリングするオーバーサンプリングステップと、
前記オーバーサンプリングステップにてオーバーサンプリングされたデジタルオーディオ信号を、音源と同じサンプリングレートに変換するサンプリングレート変換ステップと
を実行させることを特徴とするプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各種サンプリングレートのデジタルオーディオ信号を受信でき、しかも受信したデジタルオーディオ信号を音源と同じサンプリングレートで処理可能にする楽音発生装置およびプログラムに関する。
【背景技術】
【０００２】
デジタルオーディオ信号を受信して自装置の内部データを書き換える技術が知られている。例えば特許文献１には、ＳＰＤＩＦ入力端子に供給されるデジタルオーディオ信号からビットクロックおよびワードクロックを抽出し、抽出したビットクロックおよびワードクロックから生成されるアップグレード用データに基づきメモリに格納される再生処理用のプログラムおよび係数データを更新して再生処理機能をアップグレードする装置が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−１４９４２８
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、上記特許文献１に開示の技術は、単にデジタルオーディオ信号で転送されるアップグレード用データを受信して装置機能を更新するだけなので、各種サンプリングレートのデジタルオーディオ信号を受信し、受信したデジタルオーディオ信号を音源と同じサンプリングレートで処理することが出来ないという問題がある。
【０００５】
本発明は、このような事情に鑑みてなされたもので、各種サンプリングレートのデジタルオーディオ信号を受信し、受信したデジタルオーディオ信号を音源と同じサンプリングレートで処理することができる楽音発生装置およびプログラムを提供することを目的としている。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明による楽音発生装置は、バイフェーズマーク方式によってエンコードされたデジタルオーディオ信号に同期して復調する同期復調手段と、前記同期復調手段により復調されたデジタルオーディオ信号をオーバーサンプリングするオーバーサンプリング手段と、前記オーバーサンプリング手段によりオーバーサンプリングされたデジタルオーディオ信号を、音源と同じサンプリングレートに変換するサンプリングレート変換手段とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明では、各種サンプリングレートのデジタルオーディオ信号を受信し、受信したデジタルオーディオ信号を音源と同じサンプリングレートで処理することができる。
【図面の簡単な説明】
【０００８】
【図１】実施の一形態による楽音発生装置２０の全体構成を示すブロック図である。
【図２】ＳＰＤＩＦ受信部１６に入力されるＳＰＤＩＦ信号のフォーマットを示す図である。
【図３】ＳＰＤＩＦ信号のプリアンブルを説明する為の図である。
【図４】受信処理部１００の構成を示すブロック図である。
【図５】信号受信部１０１の構成を示すブロック図である。
【図６】信号受信部１０１の動作を説明するためのタイムチャートである。
【図７】入力ジッタの影響を説明するためのタイムチャートである。
【図８】サンプリングレート変換部３００の構成を示すブロック図である。
【図９】変形例によるサンプリングレート変換部３００の構成を示すブロック図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して本発明の実施形態について説明する。図１は、実施の一形態による楽音発生装置２０の全体構成を示すブロック図である。この図において、ＣＰＵ１０は、操作部１４が発生するスイッチイベントや、ＳＰＤＩＦ受信部１６が発生するイベントに応じて装置各部を制御する。本発明の要旨に係わるＣＰＵ１０の特徴的な処理動作については追って詳述する。ＲＯＭ１１には、ＣＰＵ１０にロードされる各種プログラムデータが記憶される。ここで言う各種プログラムとは、後述するＳＰＤＩＦ入力処理を含む。
【００１０】
ＲＡＭ１２には、ＣＰＵ１０の処理に用いられる各種レジスタ・フラグデータが一時記憶される。鍵盤１３は、演奏操作（押離鍵操作）に応じたキーオン／キーオフ信号、鍵番号およびベロシティ等の演奏情報を発生する。操作部１４は、装置パネルに配設される各種操作スイッチを有し、操作されたスイッチ種に対応したスイッチイベントを発生する。表示部１５は、ＣＰＵ１０から供給される表示制御信号に応じて、装置の動作状態や設定状態などを画面表示する。
【００１１】
ＳＰＤＩＦ受信部１６は、外部からトランスポートされるＳＰＤＩＦ信号（デジタルオーディオ信号）を受信復調する受信処理部１００と、受信復調されたＳＰＤＩＦ信号（デジタルオーディオ信号）を、例えば音源１７で扱われるＰＣＭデータと同じサンプリングレートに変換するサンプリングレート変換部３００とを備える。
【００１２】
音源１７は、周知の波形メモリ読み出し方式によって構成され、時分割動作する複数の発音チャンネルを備える。この音源１７では、ＳＰＤＩＦ受信部１６によりサンプリングレート変換されたＳＰＤＩＦ信号（デジタルオーディオ信号）を、ＰＣＭ波形データとして扱い楽音形成する。サウンドシステム１８は、音源１７の出力をＤ／Ａ変換してなるアナログ出力信号から不要ノイズを除去する等のフィルタリングを施した後、信号増幅してスピーカから発音させる。
【００１３】
次に、図２〜図３を参照し、ＳＰＤＩＦ受信部１６に入力されるＳＰＤＩＦ信号の信号フォーマットについて説明する。図２は、２ｃｈステレオデータをトランスポートするＳＰＤＩＦフォーマットの一例を示す図である。ＳＰＤＩＦ信号は、ブロック単位に区切られ、１つのブロックは１９２個のフレーム＃０〜＃１９１から構成される。１つのフレームの期間は、転送するデータのサンプリング周期（１／ｆｓ）に相当する。１つのフレームは、２つのサブフレーム（ＬｃｈサブフレームおよびＲｃｈサブフレーム）から構成される。
【００１４】
１つのサブフレームは、０ＳＢ〜３１ＳＢの３２ビット幅を有し、その内、０ＳＢ〜３ＳＢにはプリアンブルと呼ばれる４ビットの同期コードＳｙｎｃ  Ｃｏｄｅと、４ＳＢ〜２７ＳＢの最大２４ビット長のオーディオサンプルＡｕｄｉｏ  Ｓａｍｐｌｅと、２８ＳＢ〜３１ＳＢの４ビットの制御信号とを備える。サブフレーム中の同期コードＳｙｎｃ  Ｃｏｄｅ（プリアンブル）を除く、４ＳＢ〜３１ＳＢの転送データは、１ビットを２ビットで表すバイフェーズマーク方式によってエンコード（ＢＭＣエンコード）される。
【００１５】
プリアンブルと呼ばれる４ビットの同期コードＳｙｎｃ  Ｃｏｄｅは、バイフェーズマーク変調されない為、図３に図示するように、８シンボルのデータで構成される。具体的には、フレーム＃０の先頭・Ｌｃｈを表す「Ｂ」の場合、先行サブフレームの最後がＬであれば、「１１１０１０００」となり、一方、先行サブフレームの最後がＨであれば、「０００１０１１１」となる。
【００１６】
フレーム＃０以外の先頭・Ｌｃｈを表す「Ｍ」の場合、先行サブフレームの最後がＬであれば、「１１１０００１１」となり、一方、先行サブフレームの最後がＨであれば、「０００１１１０１」となる。サブフレーム先頭・Ｒｃｈを表す「Ｗ」の場合、先行サブフレームの最後がＬであれば、「１１１０００１１」となり、一方、先行サブフレームの最後がＨであれば、「０００１１１０１」となる。
【００１７】
結局、図３に図示するように、フレーム＃０中の先頭サブフレームにおける同期コードＳｙｎｃ  Ｃｏｄｅはスタートビットに相当する「Ｂ」、次のサブフレームにおける同期コードＳｙｎｃ  Ｃｏｄｅは「Ｗ」、次フレーム＃１中の先頭サブフレームにおける同期コードＳｙｎｃ  Ｃｏｄｅは「Ｍ」、以降はフレーム＃１９１に達するまで「Ｗ」と「Ｍ」が交互に繰り返されるサブフレーム形式を有する。
【００１８】
こうしたプリアンブル（同期コードＳｙｎｃ  Ｃｏｄｅ）に続くオーディオサンプルＡｕｄｉｏ  Ｓａｍｐｌｅでは、通常、１サンプル２０ビット長のデータであるが、予備ＡＵＸの４ビットを用いれば２４ビット長のデータでも対応可能となる。つまり、ＢＭＣ変調により最大２４ビットであれば、４８シンボル分のデータを具備する。
【００１９】
４ビットの制御信号は、２８ＳＢ目のバリディティＶ、２９ＳＢ目のユーザデータＵ、３０ＳＢ目のチャンネルステータスＣおよび３１ＳＢ目の偶数パリティＰから構成される。バリディティＶは、オーディオサンプルＡｕｄｉｏ  Ｓａｍｐｌｅの有効・無効を表すビットであり、有効ならば「０（Ｌ）」、無効ならば「１（Ｈ）」となる。ユーザデータＵはユーザ定義情報であり、例えば１ブロック中１９２ビットでＣＤ記録時の先頭からの経過時間や曲中の経過時間などの時間情報を表すのに用いられる。
【００２０】
チャンネルステータスＣは、オーディオサンプルＡｕｄｉｏ  Ｓａｍｐｌｅやフレームに関する属性（例えばサンプリング周期や著作権を表す情報など）を表すのに用いられる。偶数パリティＰには、サブフレーム中の同期コードＳｙｎｃ  Ｃｏｄｅ（プリアンブル）を除く、４ＳＢ〜３１ＳＢまでの転送データのパリティチェック値がセットされる。
【００２１】
次に、ＳＰＤＩＦ受信部１６の構成について説明する。上述したように、ＳＰＤＩＦ受信部１６は、外部からトランスポートされるＳＰＤＩＦ信号（デジタルオーディオ信号）を受信復調する受信処理部１００と、受信復調されたＳＰＤＩＦ信号（デジタルオーディオ信号）を、例えば音源１７で扱われるＰＣＭデータと同じサンプリングレートに変換するサンプリングレート変換部３００とに大別される。
【００２２】
図４は、ＳＰＤＩＦ信号（デジタルオーディオ信号）を受信復調する受信処理部１００の構成を示すブロック図である。受信処理部１００は、信号受信部１０１、パラメータ発生部１０２、バイフェーズデコード部１０３、プリアンブル検出部１０４、フレームカウンタ１０５、ビットカウンタ１０６、イネーブル発生部１０７、Ｓ／Ｐ第１変換部１０８、パリティチェック部１０９、Ｓ／Ｐ第２変換部１１０、ステータスレジスタ１１１、Ｌｃｈレジスタ１１２およびＲｃｈレジスタ１１３を備える。
【００２３】
信号受信部１０１は、図５に図示するように、フリップフロップＦＦ２００〜２０４、エッジ検出部２０５、ストローブカウンタ２０６、比較器２０７、比較器２０８およびゼロ比較器２０９から構成される。カスケード接続されたフリップフロップＦＦ２００〜２０４により形成されるシフトレジスタには、内部クロックＣＫに同期させてＳＰＤＩＦ信号が取り込まれる。
【００２４】
エッジ検出部２０５は、図６に図示するように、内部クロックＣＫに同期化されたＳＰＤＩＦ信号の変化点（フレーム又はサブフレーム）を検出した場合に変化点イネーブル信号を発生する。変化点イネーブル信号は、ストローブカウンタ２０６をリセットする。比較器２０７は、ストローブカウンタ２０６のカウンタ値が調整パタメータＰ（カウンタ最大値）に一致した時にストローブイネーブル信号Ｅｎａを発生してフリップフロップＦＦ２０３〜２０４からそれぞれ出力１データ、出力２データをシフト出力させる。
【００２５】
ところで、ＳＰＤＩＦ信号が変化しない最大長は、前述したように、プリアンブルが「０００」又は「１１１」の場合である。そのプリアンブルを有する入力信号（同期化されたＳＰＤＩＦ信号）に対し、ストローブカウンタは図７に図示するジッタ（許容変化幅）を有する。
【００２６】
すなわち、プリアンブルの「０００」若しくは「１１１」が入力されると、変化点は２回発生しないことになる。この為、ストローブカウンタは調整パラメータＰで指定されるカウンタ最大値で巡回するが、変化点検出によりリセットされないので、２回目のストローブイネーブル信号Ｅｎａに応じてデータを取り込むワーストケースが生じる。つまり、内部クロックＣＫが入力信号変化周波数の８倍であれば、図７に図示するように、約１クロック以上の周波数許容（±１２．５％）が可能になる。
【００２７】
図４に戻り、受信処理部１００の構成について説明を進める。パラメータ発生部１０２は、ＣＰＵ１０からの指示に応じて、調整パラメータＰを発生して信号受信部１０１に供給する。調整パラメータＰは、信号受信部１０１の比較器２０７にセットするカウンタ最大値および比較器２０８にセットするストローブ値からなる。バイフェーズデコード部１０３は、前述した信号受信部１０１が出力する出力１データおよび出力２データをデコードして出力する。具体的には、ＢＭＣエンコードされているシンボル「０１」をデータ「１」、「１０」をデータ「１」、「００」をデータ「０」、「１１」をデータ「０」にデコードする。
【００２８】
プリアンブル検出部１０４は、信号受信部１０１から出力される出力２データから前述したプリアンブルのパターンを検出した場合に、検出内容に応じたリセット信号をフレームカウンタ１０５あるいはビットカウンタ１０６に供給する。すなわち、「Ｂ」を検出した時にはフレームカウンタ１０５およびビットカウンタ１０６をリセットし、「Ｍ」を検出した時にはビットカウンタ１０６をリセットする。フレームカウンタ１０５は、１つのブロックを形成する１９２個のフレーム＃０〜＃１９１をカウントする。ビットカウンタ１０６は、フレームカウンタ１０５によりカウントされているフレーム中のサブフレーム３２ビットをカウントする。
【００２９】
イネーブル発生部１０７は、フレームカウンタ１０５およびビットカウンタ１０６の各カウンタ出力に基づきイネーブル信号を発生する。Ｓ／Ｐ第１変換部１０８は、デコードされた１サブフレーム分３２ビットデータをパラレル変換する。パリティチェック部１０９は、サブフレーム中の偶数パリティＰに基づきパリティチェックを実行する。Ｓ／Ｐ変換部１１０およびステータスレジスタ１１１には、１ブロック（１９２フレーム分）がデコードされた時点で得られるチャンネルステータスＣがストアされる。Ｌｃｈレジスタ１１２およびＲｃｈレジスタ１１３には、イネーブル発生部１０７の指示に応じて、Ｌｃｈサブフレーム（又はＲｃｈサブフレーム）のオーディオサンプルＡｕｄｉｏ  Ｓａｍｐｌｅがロードされる。
【００３０】
次に、図８を参照してサンプリングレート変換部３００の構成について説明する。この図において、セレクタ３０１は、前述した受信処理部１００のＬｃｈレジスタ１１２から読み出されるオーディオ信号ＳＡＬ又はＲｃｈレジスタ１１３から読み出されるオーディオ信号ＳＡＲのいずれかを選択する。減算器３０２は、セレクタ３０１により選択されたデータから後述のセレクタ３０７により選択されるデータを減算して出力する。
【００３１】
乗算器３０３は、減算器３０２の出力に所定係数を乗算して出力する。加算器３０４は、乗算器３０３の出力に、後述のセレクタ３０７の出力を加算する。ＬｃｈデータＺレジスタ３０５は、入力されたＬｃｈデータ（オーディオ信号ＳＡＬ）を１サンプル遅延出力させる。ＲｃｈデータＺレジスタ３０６は、入力されたＲｃｈデータ（オーディオ信号ＳＡＲ）を１サンプル遅延出力させる。
【００３２】
セレクタ３０７は、ＬｃｈデータＺレジスタ３０５の１サンプル遅延出力あるいはＲｃｈデータＺレジスタ３０６の１サンプル遅延出力のいずれかを選択して減算器３０２および加算器３０４に供給する。Ｌｃｈデータレジスタ３０８は、ＬｃｈデータＺレジスタ３０５の１サンプル遅延出力を音源１７のサンプリングレートでラッチして出力する。Ｒｃｈデータレジスタ３０９は、ＲｃｈデータＺレジスタ３０６の１サンプル遅延出力を音源１７のサンプリングレートでラッチして出力する。
【００３３】
このような１次ＩＩＲフィルタから構成されるサンプリングレート変換部３００では、ＬｃｈデータＺレジスタ３０５およびＲｃｈデータＺレジスタ３０６を、ＳＰＤＩＦ信号処理より１２８倍高いオーバーサンプリングで動作させておき、次段のＬｃｈデータレジスタ３０８およびＲｃｈデータレジスタ３０９を、音源１７のサンプリングレートでラッチすることでサンプリングレート変換される。
【００３４】
なお、サンプリングレート変換部３００は、図８に図示した１次ＩＩＲフィルタの他、図９に図示する一例のＦＩＲフィルタとして構成することも可能である。すなわち、図９に図示するように、１サンプル遅延出力するＬｃｈＺ０レジスタ３５０〜ＬｃｈＺ３レジスタ３５３、１サンプル遅延出力するＲｃｈＺ０レジスタ３５４〜ＲｃｈＺ３レジスタ３５７、これら各レジスタ３５０〜３５７の出力を選択するセレクタ３５８を備える。
【００３５】
テーブル制御部３６１は、システムのサンプリングレートを示すマスターカウンタ３６０の値（マスターカウンタ周期）と、ＳＰＤＩＦ入力のサンプリングレートを示すビットカウンタ値とで定まる補間係数ｉｐ（ｎ）を指定する。補間テーブル３６２は、指定された補間係数ｉｐ（ｎ）（サンプリング関数値）を読み出し、読み出した補間係数ｉｐ（ｎ）を乗算係数として乗算器３５９に供給する。乗算器３５９、加算器３６３および累算用レジスタ３６４では、次式（１）、（２）で表現される出力Ｏｕｔｐｕｔ（Ｌ）（又はＯｕｔｐｕｔ（Ｒ））を発生し、当該出力Ｏｕｔｐｕｔ（Ｌ）がＬｃｈデータ出力レジスタ３６５にラッチされ、当該出力Ｏｕｔｐｕｔ（Ｒ）がＲｃｈデータ出力レジスタ３６６にラッチされる。
【００３６】
Ｏｕｔｐｕｔ（Ｌ）＝ｉｐ（ｎ−２）×ＬｃｈＺ０＋ｉｐ（ｎ−１）×ＬｃｈＺ１＋ｉｐ（ｎ）×ＬｃｈＺ２＋ｉｐ（ｎ＋１）×ＬｃｈＺ３…（１）
Ｏｕｔｐｕｔ（Ｒ）＝ｉｐ（ｎ−２）×ＲｃｈＺ０＋ｉｐ（ｎ−１）×ＲｃｈＺ１＋ｉｐ（ｎ）×ＲｃｈＺ２＋ｉｐ（ｎ＋１）×ＲｃｈＺ３…（２）
【００３７】
以上説明したように、本実施形態によれば、アナログＰＬＬを用いることなく、バイフェーズマーク方式によってエンコードされたＳＰＤＩＦ信号（デジタルオーディオ信号）に同期して復調し、復調されたデジタルオーディオ信号をオーバーサンプリングした後、音源１７で扱われるＰＣＭデータと同じサンプリングレートに変換するので、各種サンプリングレートのデジタルオーディオ信号を受信し、受信したデジタルオーディオ信号を音源と同じサンプリングレートで処理することができる。
【００３８】
以上、本発明の実施の一形態について説明したが、本発明はそれに限定されるものではなく、本願出願の特許請求の範囲に記載された発明とその均等の範囲に含まれる。以下では、本願出願当初の特許請求の範囲に記載された各発明について付記する。
【００３９】
（付記）
［請求項１］
バイフェーズマーク方式によってエンコードされたデジタルオーディオ信号に同期して復調する同期復調手段と、
前記同期復調手段により復調されたデジタルオーディオ信号をオーバーサンプリングするオーバーサンプリング手段と、
前記オーバーサンプリング手段によりオーバーサンプリングされたデジタルオーディオ信号を、音源と同じサンプリングレートに変換するサンプリングレート変換手段と
を具備することを特徴とする楽音発生装置。
【００４０】
［請求項２］
コンピュータに、
バイフェーズマーク方式によってエンコードされたデジタルオーディオ信号に同期して復調する同期復調ステップと、
前記同期復調ステップにて復調されたデジタルオーディオ信号をオーバーサンプリングするオーバーサンプリングステップと、
前記オーバーサンプリングステップにてオーバーサンプリングされたデジタルオーディオ信号を、音源と同じサンプリングレートに変換するサンプリングレート変換ステップと
を実行させることを特徴とするプログラム。
【符号の説明】
【００４１】
１０  ＣＰＵ
１１  ＲＯＭ
１２  ＲＡＭ
１３  鍵盤
１４  操作部
１５  表示部
１６  ＳＰＤＩＦ受信部
１７  音源
１８  サウンドシステム
２０  楽音発生装置
１００  受信処理部
３００  サンプリングレート変換部
【図１】
2013182243.tif 000003
【図２】
2013182243.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2013182243.tif 000009
【図８】
2013182243.tif 000010
【図９】
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