(57)【要約】【課題】テスト時に、読み出しビット線に接続するＹスイッチと共通のローカル入出力線に接続される被救済ビット線に接続するＹスイッチに接続するＹＳ制御信号のオープン不良を検出可能とする半導体装置の提供。【解決手段】テストモード時に、選択されたＹＳ制御信号（ＹＳ８）の非活性からメインアンプを活性化させる制御信号（ＭＡＥ）の活性化までの時間（ｔ４）を調整し、通常動作時よりも長くすることで、被救済ビット線に接続するＹスイッチに接続するＹＳ制御信号（ＹＳ０）のオープン不良を検出する。【選択図】図５
2013045492.tif 000002
【特許請求の範囲】
【請求項１】
第１の電位に関連する第１の情報を伝達する第１のビット線と、
第２の電位に関連する第２の情報を伝達する第２のビット線と、
第１のデータ線と、
前記第１のビット線及び前記第１のデータ線との間、並びに、前記第２のビット線及び前記第１のデータ線との間を、それぞれ対応する第１及び第２のアドレス情報と、第１の制御信号と、に対応して、電気的に接続する第１及び第２のトランジスタと、
前記第１のデータ線に接続し、前記第１及び第２の情報を第２の制御信号に対応してセンシングする第１のアンプと、
前記第１及び第２の制御信号を生成する第１の制御回路と、
テストモード時にテスト制御信号を生成するテスト回路と、
を備え、
前記第１の制御回路は、
前記テスト制御信号に従って、前記第１の制御信号の非活性タイミングから前記第２の制御信号の活性タイミングまでの第１の時間を、通常動作モードと異ならせ、更に調整する第１のサブ回路を含む、半導体装置。
【請求項２】
前記第１の時間は、少なくとも前記第１のデータ線がフローティング状態である時間を含む、請求項１記載の半導体装置。
【請求項３】
前記第１のサブ回路は、前記テストモード信号及び前記半導体装置を制御する同期信号に従って、前記第２の制御信号の活性化タイミングを前記同期信号の遷移エッジに対応するように、前記第１の時間を調整する第２のサブ回路を含む、請求項２記載の半導体装置。
【請求項４】
前記第１の制御回路は、前記第２の制御信号の非活性後であり、且つ、前記同期信号の遷移エッジに対応するように、前記第１のデータ線を所定の電位にプリチャージする第３の制御信号を生成する第３のサブ回路を含む、請求項３記載の半導体装置。
【請求項５】
前記第１の時間は、前記第１の電位よりも更に高い電位を、少なくとも前記第１のビット線に印加する時間を含む、請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１の制御回路は、前記テスト制御信号に従って、前記第１の制御信号の非活性タイミングの後であり、且つ、前記第２の制御信号の活性の前に、前記第１のビット線に前記高い電位を印加する第４の制御信号を生成する第４のサブ回路を含む、請求項５記載の半導体装置。
【請求項７】
前記第１のサブ回路は、前記第４の制御信号の非活性の後に、前記第２の制御信号を活性する、請求項６記載の半導体装置。
【請求項８】
前記第１及び第２のビット線に接続し、前記第１及び第２の情報をそれぞれセンシングする第２及び第３のアンプと、
前記第１及び第２の電位にそれぞれ対応する高電源電圧及び低電源電圧を、前記第２及び第３のアンプの電源電圧として、前記第２及び前記第３のアンプの電源端子に供給する第５の制御信号を生成する第２の制御回路と、
を更に備え、
前記第４のサブ回路は、前記第５の制御信号に対応して、前記第１の制御信号の活性タイミングの前に、前記第２及び第３のアンプの電源端子に前記高い電位を所定時間供給し、更に、
前記第１の制御信号の非活性タイミングの後であり、且つ、前記第２の制御信号の活性の前に、前記第２及び第３のアンプの電源に、前記高い電位を所定時間供給する、請求項６又は７記載の半導体装置。
【請求項９】
前記第１のデータ線に接続し、前記第１及び第２のビット線にそれぞれ前記第１及び第２の情報を書き込むライトアンプを更に備える、請求項１乃至７のいずれか１項に記載の半導体装置。
【請求項１０】
前記第１及び第２のビット線にそれぞれ接続し、前記第１及び第２の情報をそれぞれセンシングする第２及び第３のアンプを更に備える、請求項９記載の半導体装置。
【請求項１１】
前記第１及び第２のビット線にそれぞれ接続し、前記第１及び第２の情報をそれぞれ記憶する第１及び第２の記憶セルを更に備える、請求項１０記載の半導体装置。
【請求項１２】
前記第１及び第２のビット線は、それぞれ相補ビット線対で構成される、請求項１０又は１１記載の半導体装置。
【請求項１３】
前記第１の制御信号は、アドレス信号をデコードするデコーダによって、第１のアドレスに対応して選択される第１のＹＳ制御信号と、第２のアドレスに対応して選択活性化される第２のＹＳ制御信号と、を含み、
前記第１及び第２のビット線は、それぞれ、相補に情報を転送する第１及び第２のビット線対で構成され、
前記第１のデータ線は、相補にデータを転送する第１のデータ線対で構成され、
前記第１のトランジスタは、前記第１のＹＳ制御信号にゲート電極が共通に接続され、導通と非導通が共通に制御され、前記第１のビット線対と前記第１のデータ線対間に接続された第１のＹスイッチ対で構成され、
前記第２のトランジスタは、前記第２のＹＳ制御信号にゲート電極が共通接続され、導通と非導通が共通に制御され、前記第２のビット線対と前記第１のデータ線対間に接続された第２のＹスイッチ対で構成され、
前記デコーダにより前記第１のＹＳ制御信号が非活性状態に設定され、前記第２のＹＳ制御信号が活性状態に設定され、よって、前記第２のＹスイッチ対が導通して前記第２のビット線対の情報が前記第１のデータ線対に転送され、
前記第１の制御回路の前記第１のサブ回路は、前記第２のＹＳ制御信号が活性状態から非活性状態に遷移してから、前記第１のアンプを活性化させる前記第２の制御信号を活性化させるまでの前記第１の時間を、前記テスト制御信号によって通常動作時の時間よりも長く設定する遅延回路を含む、請求項１記載の半導体装置。
【請求項１４】
前記第１の制御信号は、アドレス信号をデコードするデコーダによって、第１のアドレスに対応して選択される第１のＹＳ制御信号と、第２のアドレスに対応して選択される第２のＹＳ制御信号と、を含み、
前記第１及び第２のビット線は、それぞれ、相補に情報を転送する第１及び第２のビット線対で構成され、
前記第１のデータ線は、相補にデータを転送する第１のデータ線対で構成され、
前記第１のトランジスタは、前記第１のＹＳ制御信号にゲート電極が共通に接続されて、導通と非導通が共通に制御され、前記第１のビット線対と前記第１のデータ線対間に接続された第１のＹスイッチ対で構成され、
前記第２のトランジスタは、前記第２のＹＳ制御信号にゲート電極が共通接続されて、導通と非導通が共通に制御され、前記第２のビット線対と前記第１のデータ線対間に接続された第２のＹスイッチ対で構成され、
前記半導体装置は、更に
前記第１及び第２のビット線対にそれぞれ接続し、前記第１及び第２のビット線対の信号情報をそれぞれ増幅する、第１及び第２のセンスアンプを備え、
前記デコーダにより前記第１のＹＳ制御信号が非活性状態に設定され、前記第２のＹＳ制御信号が活性状態に設定され、よって、前記第２のＹスイッチ対が導通して前記第２のビット線対の情報が前記第１のデータ線対に転送され、
前記第１の制御回路は、少なくとも、前記第２のＹＳ制御信号が活性状態から非活性状態に遷移してから、前記第１のデータ線対に接続する前記第１のアンプを活性化させる制御信号を活性化させるまでの間に、前記第１及び第２のセンスアンプのそれぞれの高電位側の端子に前記第１の電位よりも更に高い電位を供給する、請求項１記載の半導体装置。
【請求項１５】
第１の電位に関連する第１の情報を伝達する第１のビット線を第１のトランジスタを介して第１のデータ線に伝送し、
第２の電位に関連する第２の情報を伝達する第２のビット線を第２のトランジスタを介して前記第１のデータ線に伝送し、
テストモード時、それぞれ活性化された前記第１及び第２のトランジスタを非活性にする第１のタイミングから、前記第１のデータ線に接続し前記第１及び第２の情報をセンシングする第１のアンプを活性にする第２のタイミングまでの第１の時間を、通常動作と異ならせ、調整する、半導体装置の制御方法。
【請求項１６】
前記第１の時間は、前記第１のデータ線がフローティング状態である時間を含む、請求項１５記載の半導体装置の制御方法。
【請求項１７】
前記テストモード時、前記第１の時間に、前記第１のビット線に前記第１の電位よりも更に高い電位を印加する、請求項１５記載の半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、テストモードを備えた半導体装置及びその制御方法に関する。
【背景技術】
【０００２】
半導体装置としてＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）について概説しておく。図１は、ＤＲＡＭの構成の典型的な構成の一例を模式的に示す図である。なお、図１は、後述される実施形態の説明でも参照される（ただし、重複を回避する為、実施形態では、図１の各構成要素の説明は省略される）。図１に示すように、メモリアレイ１、Ｘデコーダ及びＸタイミング生成回路２、Ｙデコーダ及びＹタイミング生成回路３、デコーダ制御回路４、ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ：遅延同期ループ）９、データラッチ回路５、入出力インターフェース６、内部クロック（ＣＬＫ）生成回路７、制御信号生成回路８を備えている。メモリアレイ１はバンク０〜バンクｍを備え、各バンクは、メモリマット列１、２、３を備えている。なお、バンク構成、バンク内のメモリマット構成等はかかる構成に制限されるものでないことは勿論である。
【０００３】
メモリアレイにおいて、ワード線（ＳＷＬ）とビット線（ＢＬ）の交差部にメモリセルＭＣを備える。メモリセルＭＣは、ゲートがワード線（ＳＷＬ：サブワード線）に接続され、ドレイン又はソースがビット線ＢＬに接続されたセルトランジスタと、該セルトランジスタのソース又はドレインに一端が接続され他端が電極（プレート電極）に接続された容量からなる。ローカル入出力線（ＬＩＯ）は、ビット線ＢＬに接続する不図示のセンスアンプに不図示のＹスイッチを介して接続する。ローカル入出力線（ＬＩＯ）は、スイッチ１０を介してメイン入出力線（ＭＩＯ）に接続する。
【０００４】
アドレス信号（ＡＤＤ）のロウアドレスは、Ｘデコーダ及びＸタイミング生成回路２のＸデコーダ（ロウデコーダ）でデコードされ、デコードの結果、選択されたメインワード線ＭＩＯが活性化される。Ｘ制御回路１１は、Ｘデコーダのデコード結果に基づき、サブワードドライバ（ＳＷＤ）に制御信号を出力する。活性化されたメインワード線に接続されたサブワードドライバ（ＳＷＤ）は、Ｘ制御回路１１からの制御信号に基づき、選択ワード線（ＳＷＬ：サブワード線）を高電位に活性化する。サブワードドライバ（ＳＷＤ）と、ビット線ＢＬに接続するセンスアンプ群で囲まれた領域がメモリマットを構成し、図１には、メモリマット列１、２、３を備えている。
【０００５】
内部クロック生成回路７は、クロックイネーブル信号ＣＫＥが活性状態のとき、相補の外部クロックＣＫ、／ＣＫから内部クロックを生成する。制御信号生成回路８は、コマンド信号（／ＣＳ（チップセレクト）、／ＲＡＳ（ロウアドレスストローブ）、／ＣＡＳ（カラムアドレス・ストローブ）、／ＷＥ（ライトイネーブル））を入力し、該コマンドをデコードするコマンドデコーダを含み、該コマンドデコード結果にしたがって制御信号を生成し、Ｘデコーダ及びＸタイミング生成回路２、Ｙデコーダ及びＹタイミング生成回路３、データ制御回路４等に出力する。特に制限されないが、コマンドには、例えばＡＣＴ（アクティブ）、ＲＥＡＤ（リード）／ＷＲＩＴＥ（ライト）、ＰＲＥ（プリチャージ）等があり、制御信号生成回路８から対応する制御信号が出力される。また、制御信号生成回路８のコマンドデコーダは、テストモードであることをデコードし、テスト制御信号を出力する。ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）９は、相補の外部クロックＣＫ、／ＣＫから、データ（ＤＱ）の読み出し用のクロックを生成する。なお、信号名の前の記号「／」は、Ｌｏｗレベルのとき活性状態であることを示す。
【０００６】
入力したアドレス信号（ＡＤＤ）のロウアドレスが、Ｘデコーダ及びＸタイミング生成回路２のＸデコーダでデコードされ、サブワードドライバ（ＳＷＤ）によりワード線ＳＷＬが選択されると、メモリセル（ＭＣ）からビット線（ＢＬ）にデータが読み出され、不図示のセンスアンプ（ＳＡ）で増幅される。なお、アドレス（ＡＤＤ）のカラムアドレスは、Ｙデコーダ及びＹタイミング生成回路３のＹデコーダでデコードされ、選択されたカラム選択信号がアクティブとされ、選択されたカラムのビット線（ＢＬ）のセンスアンプ（不図示）をローカル入出力線（ＬＩＯ）に接続する。
【０００７】
選択されたビット線ＢＬに接続するセンスアンプ（不図示）で増幅された出力（読み出しデータ）は、ローカル入出力線（ＬＩＯ）からスイッチ１０を介してメイン入出力線（ＭＩＯ）に転送され、メイン入出力線（ＭＩＯ）に接続された不図示のメインアンプ（例えば図１のＹ制御回路１２内に配置される）で増幅され、データラッチ回路５、入出力インターフェース６に転送され、ＤＱピンより外部に出力される。ＤＱピン（ＤＱ端子）は複数ピンであり、所謂複数のＩ／Ｏ端子である。データストローブ信号ＤＱＳ、／ＤＱＳは外部からデータを入力する際に、データをラッチするためのトリガ信号となる。データマスク信号ＤＭは、例えば、データをマスクするための制御信号である。データを入力するのと同時に、データマスク信号ＤＭをＨｉｇｈとすると、当該データのメモリセルへの書き込みはマスク（インヒビット）され、書き込みは行われない。データマスク信号ＤＭは、半導体装置の外部端子であり、複数のデータマスク信号ＤＭの端子で構成される。それぞれのデータマスク信号ＤＭは、対応する複数のＤＱ端子で構成される複数のグループのうちのいずれかのグループに対応付けられる。
【０００８】
メモリセルにデータを書き込む場合、データマスク信号ＤＭをＬｏｗとして、ＤＱピンにデータを入力すると、入出力インターフェース６、データラッチ回路５を介して、メイン入出力線（ＭＩＯ）、ローカル入出力線（ＬＩＯ）側からメモリアレイの選択されたカラムのセンスアンプ（不図示）に書き込みデータが転送される。センスアンプ（不図示）はビット線（ＢＬ）を書き込みデータに即して駆動し、該ビット線（ＢＬ）に接続され、サブワードドライバ（ＳＷＤ）で選択されたワード線に接続するメモリセルにＭＣデータを書き込む。
【０００９】
Ｘデコーダ及びＸタイミング生成回路２のＸタイミング生成回路は、ワード線の活性化のタイミング等を生成する。Ｙデコーダ及びＹタイミング生成回路３のＹタイミング生成回路はカラム選択信号（ＹＳ制御信号）の活性化等のタイミングを生成択する。
【００１０】
ＤＲＡＭデバイスとして不良セル救済用に冗長構成としたものが用いられている。例えばＤＲＡＭデバイスは不良セルの救済のために冗長セルを備え、ウェハテスト工程等でセルの良否判定を行ってフェイルマップ（アレイ上での不良セルのマップ）を作成し、不良と判定された通常セルを、例えば列単位で冗長セルに置き換える等の救済措置がとられる。救済措置の一例として、例えばアクセスアドレスが不良セルのアドレスに該当した場合、当該不良セルにはアクセスしないように、冗長セルをアクセスするアドレスに置き換えるために、冗長アドレス選択用のヒューズ回路のプログラミングが行われる。冗長セルの選択時、不良セル（被救済セル）に接続するビット線（被救済ビット線）のカラム選択トランジスタが非選択（非活性）とされるように制御される。また冗長セルへの置き換えが行われた不良セルに接続するビット線（被救済ビット線）に接続するＹスイッチ（カラム選択トランジスタ）のゲート電極は、ＹＳ制御信号（カラム選択信号）によりＬｏｗ電位に固定化され、常に、非選択状態とされる。これにより、不良セルのセルデータが読み出されることを回避している。
【００１１】
図２は、被救済ビット線（「被救済ＢＬ」とも略記される）の一例を説明する図である。特に制限されるものではないが、図２には、図１に示した階層化データ線構造（ＭＩＯ、ＬＩＯからなる階層ＩＯ線方式）の一例が模式的に示されている。なお、図２は、後述される実施形態の説明でも参照される（ただし、重複を回避する為、実施形態では、図２の構成自体の説明は省略される）。
【００１２】
図２において、被救済ＢＬは、不良ビット線（不良セルに接続し、列単位で冗長セルに置き換えられるビット線）を表しており、読み出しＢＬは、不良ビット線に換えてデータの読み出しが行われるビット線を表している。図２に示す例では、被救済ビット線はＢＬＴ／ＢＬＢ０、２、４、６とされ、読み出しビット線はＢＬＴ／ＢＬＢ８、１０、１２、１４とされる。なお、ＢＬＴとＢＬＢはビット線（ＢＬ）対をなし、ＢＬＴの「Ｔ」はＴｒｕｅ（正転）、ＢＬＢの「Ｂ」はＢａｒ（反転）を表し、０、２、・・は番号を表している。ＬＩＯＴ、ＬＩＯＢ、ＭＩＯＴ、ＭＩＯＢの「Ｔ」、「Ｂ」も同様である。なお、ビット線対ＢＬＴ、ＢＬＢは、ＢＬＴ／Ｂとも表記され、この場合、ＢＬＴ０、ＢＬＢ０は、ＢＬＴ／Ｂ０と表記される。ローカル入出力線対ＬＩＯＴ、ＬＩＯＢ、メイン入出力線対ＭＩＯＴ、ＭＩＯＢについても同様にそれぞれＬＩＯＴ／Ｂ、ＭＩＯＴ／Ｂと表記される。
【００１３】
センスアンプ（ＳＡ）の第１、第２ノードには、両側に位置するメモリマットのビット線ＢＬＴ、ＢＬＢが接続される（オープンビット線構造）。各メモリマット上のビット線には、図示されない複数のメモリセル（図１のＭＣに対応する）が接続される。センスアンプ群１０１のセンスアンプＳＡ０、２、４、６にそれぞれ接続するビット線ＢＬＴ０、２、４、６は、左側のセンスアンプ群１０１’（センスアンプＳＡ１、３、５、７）のさらに左側に位置する不図示のセンスアンプ群のセンスアンプ（ＳＡ０、２、４、６）にそれぞれ接続され、センスアンプ群１０１のセンスアンプＳＡ０、２、４、６にそれぞれ接続するビット線ＢＬＢ０、２、４、６は、右側のセンスアンプ群１０１”（ＳＡ１、３、５、７）のさらに右側に位置する不図示のセンスアンプ群のセンスアンプ（ＳＡ０、２、４、６）にそれぞれ接続される。図２の右端のセンスアンプ群１０１”のセンスアンプＳＡ１、３、５、７にそれぞれ接続するビット線（ＢＬＴ１、３、５、７：図面作成の都合でＢＬＴ１のみ波線で示す）は、センスアンプ群１０１’のセンスアンプＳＡ１、３、５、７にそれぞれ接続される。センスアンプ群１０２（ＳＡ８、１０、１２、１４）についても同様に、ビット線ＢＬＴ８〜１４は、センスアンプ群１０２’（ＳＡ９、１１、１３、１５）のさらに左側にある不図示のセンスアンプ群のセンスアンプ（ＳＡ８、１０、１２、１４）にそれぞれ接続され、センスアンプ群１０２のセンスアンプＳＡ８、１０、１２、１４の右側のビット線ＢＬＢ８〜１４は右側のセンスアンプ群１０２”（ＳＡ９、１１１、１３、１５）のさらに右側に位置する不図示のセンスアンプ群のセンスアンプ（ＳＡ８、１０、１２、１４）にそれぞれ接続される。特に制限されないが、隣接センスアンプ群（ＳＡ０、２、４、６）、（ＳＡ８、１０、１２、１４）同士の間の各ビット線には、例えば５１２個のメモリセルが接続される。センスアンプ群（ＳＡ１、３、５、７）、（ＳＡ９、１１、１３、１５）についても同様とされる。
【００１４】
ローカル入出力線ＬＩＯＴ０とビット線ＢＬＴ０の間、
ローカル入出力線ＬＩＯＴ２とビット線ＢＬＴ２の間、
ローカル入出力線ＬＩＯＴ４とビット線ＢＬＴ４の間、
ローカル入出力線ＬＩＯＴ６とビット線ＢＬＴ６の間
には、ＹデコーダのＹＳドライバ（ＹＳＤ）１１６から出力されるＹＳ選択信号ＹＳ０（カラム選択信号）を共通にゲートに入力するＹスイッチ（ＮＭＯＳトランジスタ１０３）をそれぞれ備えている。ＹＳドライバ（ＹＳＤ）１１６はＹデコーダによるカラムアドレスのデコードの結果選択されたカラムに対応するＹＳ制御信号（カラム選択信号）をＨｉｇｈ電位に駆動し、非選択のＹＳ制御信号をＬｏｗ電位とする。また、
ローカル入出力線ＬＩＯＢ０とビット線ＢＬＢ０の間、
ローカル入出力線ＬＩＯＢ２とビット線ＢＬＢ２の間、
ローカル入出力線ＬＩＯＢ４とビット線ＢＬＢ４の間、
ローカル入出力線ＬＩＯＢ６とビット線ＢＬＢ６の間
には、ＹデコーダのＹＳドライバ１１６から出力されるＹＳ選択信号ＹＳ０を共通にゲートに入力するＹスイッチ（ＮＭＯＳトランジスタ）１０４をそれぞれ備えている。Ｙスイッチ１０３、１０４はＹＳ制御信号ＹＳ０により共通に導通、非導通に設定される。
【００１５】
ローカル入出力線ＬＩＯＴ０とビット線ＢＬＴ８の間、
ローカル入出力線ＬＩＯＴ２とビット線ＢＬＴ１０の間、
ローカル入出力線ＬＩＯＴ４とビット線ＢＬＴ１２の間、
ローカル入出力線ＬＩＯＴ６とビット線ＢＬＴ１４の間
には、ＹデコーダのＹＳドライバ１１６からのＹＳ選択信号を共通にゲートに入力するＹスイッチ（ＮＭＯＳトランジスタ）１０５をそれぞれ備えている。
【００１６】
ローカル入出力線ＬＩＯＢ０とビット線ＢＬＢ８の間、
ローカル入出力線ＬＩＯＢ２とビット線ＢＬＢ１０の間、
ローカル入出力線ＬＩＯＢ４とビット線ＢＬＢ１２の間、
ローカル入出力線ＬＩＯＢ６とビット線ＢＬＢ１４の間
には、ＹデコーダのＹＳドライバ１１６から出力されるＹＳ選択信号を共通にゲートに入力するＹスイッチ（ＮＭＯＳトランジスタ）１０６をそれぞれ備えている。Ｙスイッチ１０５、１０６はＹＳ制御信号ＹＳ０により共通に導通、非導通に設定される。
【００１７】
ローカル入出力線ＬＩＯＴ０とプリチャージ電源ＶＢＬＲの間、
ローカル入出力線ＬＩＯＢ０とプリチャージ電源ＶＢＬＲの間
には、それぞれ、ＮＭＯＳトランジスタ１０７と１０８とが接続され、さらに、
ローカル入出力線ＬＩＯＴ０とＬＩＯＢ０間にはＮＭＯＳトランジスタ１０９が接続され、ＮＭＯＳトランジスタ１０７、１０８、１０９のゲートは、ローカル入出力線のプリチャージ・イコライズ制御信号ＬＩＯＰＲＥ（Ｈｉｇｈ電位で活性状態）に接続されている。
【００１８】
ローカル入出力線ＬＩＯＴ０とメイン入出力線ＭＩＯＴ０の間、
ローカル入出力線ＬＩＯＢ０とメイン入出力線ＭＩＯＢ０の間
には、ゲートに制御信号ＩＯＳＷを共通に入力するＮＭＯＳトランジスタ１１０と１１１をそれぞれ備えている。メイン入出力線対ＭＩＯＴ／Ｂ０に接続する複数のローカル入出力線対ＬＩＯＴ／Ｂのうち、選択された１対のローカル入出力線対の制御信号ＩＯＳＷがＨｉｇｈ電位とされ、ＮＭＯＳトランジスタ１１０と１１１がともに導通し、メイン入出力線ＭＩＯＴ／Ｂ０と通電する。なお、図２において、ローカル入出力線対ＬＩＯＴ／Ｂに読み出されたデータを増幅した上でメイン入出力線ＭＩＯＴ／Ｂ０に転送するサブアンプを備えた構成としてもよいことは勿論である。
【００１９】
メイン入出力線ＭＩＯＴ０とプリチャージ電源（例えばＶＢＬＲ）の間、
メイン入出力線ＭＩＯＢ０と該プリチャージ電源（例えばＶＢＬＲ）の間
には、それぞれ、ＰＭＯＳトランジスタ１１２と１１３が接続され、さらにメイン入出力線ＭＩＯＴ０とＭＩＯＢ０間には、ＰＭＯＳトランジスタ１１４が接続されており、ＰＭＯＳトランジスタ１１２、１１３、１１４のゲートはメイン入出力線のプリチャージ・イコライズ制御信号ＭＩＯＰＲＥＢ（Ｌｏｗ電位で活性状態）が接続されている。
【００２０】
メイン入出力線ＭＩＯＴ０とＭＩＯＢ０に接続されたメインアンプ（ＭＡ）１１５は、ローカル入出力線対ＬＩＯＴ／Ｂに転送された読み出しデータを増幅するアンプ（リードアンプ）である。メインアンプ（ＭＡ）１１５は、メインアンプ制御信号（メインアンプイネーブル信号）ＭＡＥが、活性状態（Ｈｉｇｈ電位）のときに、動作し、メインアンプ制御信号ＭＡＥがＬｏｗのときは、動作しない（非活性状態）。このメインアンプ制御信号ＭＡＥは、図１のＹタイミング生成回路３で生成され、メインアンプ（ＭＡ）１１５に供給される。メインアンプ（ＭＡ）１１５の出力は、不図示のラッチ回路でラッチされ、図１のデータラッチ回路に転送され、入出力インターフェース６からＤＱ端子に出力される。メイン入出力線ＭＩＯＴ０とＭＩＯＢ０にはライトアンプ（ＷＡ）１１７が接続されている。ライトアンプ（ＷＡ）１１７は、データ書き込み時、図１のデータラッチ回路５から転送された書き込みデータを増幅してメイン入出力線ＭＩＯＴ０とＭＩＯＢ０を駆動しローカル入出力線ＬＩＯＴ０、ＬＩＯＢ０に転送する。なお、データ書き込み時、データマスク信号ＤＭ（図１参照）が活性状態の場合には、ライトアンプ（ＷＡ）１１７は非活性状態とされる。メインアンプ１１５で読み出しデータの増幅時にも、ライトアンプ（ＷＡ）１１７は非活性状態とされ、その出力はＨｉｇｈインピーダンス状態とされ、ＭＩＯＴ０、ＭＩＯＢ０から切り離される。
【００２１】
なお、図２において、センスアンプ群１０１（ＳＡ０、ＳＡ２、ＳＡ４、ＳＡ６）にそれぞれ接続するビット線対ＢＬＴ／Ｂ０、ＢＬＴ／Ｂ２、ＢＬＴ／Ｂ４、ＢＬＴ／Ｂ６が被救済ビット線であることから、当該ビット線対に接続するＹスイッチ（ＮＭＯＳトランジスタ）１０３、１０４のゲート電極の電位は、ＹＳドライバ１１６からのＹＳ制御信号ＹＳ０によりＬｏｗ固定とされ、Ｙスイッチ１０３、１０４はともに非導通状態に設定されている。
【００２２】
Ｙスイッチのゲート電極に対してＹＳ制御信号を伝達する配線（ヴィア等）の接続不良（図２では、ＬＩＯＴ０とＢＬＴ０間のＹスイッチ１０３のゲートとＹＳ制御信号配線間のヴィア不良：記号×で示す）により、Ｙスイッチのゲート電極がフローティング化した場合、当該Ｙスイッチのゲート電極はＹＳ制御信号と電気的に非接続となる。このとき、当該ゲート電極はフローティング状態となり、当該ゲート電極の電荷を放電することができなくなる。当該ゲート電極の近接配線等の電位変動時に、容量カップリング等により、当該Ｙスイッチのゲート電極がＨｉｇｈ電位となるか（Ｈｉｇｈフローティング状態）、あるいはＹスイッチを構成するＮＭＯＳトランジスタのゲート・ソース間電圧が閾値電圧を越える場合がある。この場合、本来非選択であるべきＹスイッチが導通してしまう。例えば、図２において、ＬＩＯＴに共通に接続するＹスイッチ１０３（被救済ビット線に接続され、本来非選択であるべきＹスイッチ）と、Ｙスイッチ１０５（読み出しビット線に接続するＹスイッチ）の両方が選択された状態（マルチ選択状態）となる。
【００２３】
＜マルチ選択状態＞
マルチ選択状態の問題点について、図３を参照して以下に説明する。なお、図３は、図２の被救済ビット線と読み出しビット線のうちＢＬＴ／Ｂ０、ＢＬＴ／Ｂ８と、ローカル入出力線ＬＩＯＴ／Ｂ０の接続を制御するＹスイッチを抽出して示した図である。
【００２４】
データ読み出し時、選択されたカラムに対応するＹＳ制御信号ＹＳ８がＨｉｇｈ電位とされ、当該ＹＳ制御信号にゲート電極が接続されたＹスイッチ（ＮＭＯＳトランジスタ）１０５、１０６が導通する。センスアンプＳＡ８は、ビット線対ＢＬＴ／Ｂ８の差電位を差動増幅し、センスアンプＳＡ８で増幅保持されるビット線ＢＬＴ／Ｂ８の電位が導通状態のＹスイッチ１０５、１０６を介して差動でＬＩＯＴ／Ｂ０に転送される。
【００２５】
このとき、被救済ビット線（被救済ＢＬ）ＢＬＴ０は、非選択であり、ビット線ＢＬＴ０に接続するＹスイッチ（ＮＭＯＳトランジスタ）１０３のゲート電極は、ＹＳ選択信号ＹＳ０によりＧＮＤ電位に固定されることになるが、図３に×印で示したように、ＹＳ０とＹスイッチ１０３のゲート電極に接続するヴィア等の接続不良により、Ｌｏｗ固定とならず、フローティング状態のＨｉｇｈ電位となり、当該Ｙスイッチ１０３が導通してしまう場合がある。この結果、被救済ビット線ＢＬＴ０に接続され、選択されたワード線に接続されたメモリセルＭＣのデータ（例えばＨｉｇｈ）をセンスアンプＳＡ０で増幅した値がそれぞれＬＩＯＴに出力される。ただし、Ｙスイッチ（ＮＭＯＳトランジスタ）１０４のゲート電極は、ＬｏｗレベルのＹＳ制御信号ＹＳ０に接続されており（接続不良等無し）、非導通状態とされる。
【００２６】
＜ケース１：ＢＬＴ０＝Ｈｉｇｈ、且つ、ＢＬＴ８＝Ｌｏｗ＞
センスアンプＳＡ８による増幅の結果、読み出しビット線ＢＬＴ８、ＢＬＢ８がそれぞれＬｏｗ、Ｈｉｇｈのとき、ローカル入出力線ＬＩＯＴ０の本来の読み出し値（期待値）はＬｏｗであるべきところ、センスアンプＳＡ０で増幅された被救済ビット線ＢＬＴ０のデータ（Ｈｉｇｈ電位）が同時に読み出されてしまい、ＬＩＯＴ０の読み出し値がＨｉｇｈ電位（ＬＩＯＴのプリチャージ電位）となる場合が生じる。すなわち、被救済ビット線ＢＬＴ０がＨｉｇｈ電位であり、読み出しビット線ＢＬＴ８がＬｏｗ電位の場合、ＹＳ制御信号ＹＳ８がＨｉｇｈのとき、Ｙスイッチ１０５が導通し、読み出しビット線ＢＬＴ８のＬｏｗ電位がＬＩＯＴ０に出力されるが（センスアンプＳＡ８によりＬｏｗ電位に駆動される）、導通状態のＹスイッチ１０３を介して、被救済ビット線ＢＬＴ０のＨｉｇｈ電位がＬＩＯＴ０に出力され（すなわち、センスアンプＳＡ０によりＨｉｇｈ電位に駆動される）、ＹＳ制御信号ＹＳ８がＨｉｇｈ電位からＬｏｗ電位へ立ち下がった後、Ｙスイッチ１０５は非導通となるため、ＬＩＯＴ０はＨｉｇｈ電位に引き上げられる（すなわち、導通状態のＹスイッチ１０３を介してセンスアンプＳＡ０によりＨｉｇｈ電位側にプルアップされる）。ＬＩＯＢ０は、ＹＳ制御信号ＹＳ８がＨｉｇｈのとき導通状態のＹスイッチ１０６を介してＢＬＢ８と接続し、センスアンプＳＡ８によりＨｉｇｈ電位側に駆動される。なお、ＬＩＯＢ０に接続するＹスイッチ１０４はＬｏｗ電位のＹＳ０により非導通状態とされている。なお、読み出しビット線ＢＬＴ８、ＢＬＢ８において、あらかじめプリチャージ電位（例えばセルアレイ電源電圧の１／２）にプリチャージ・イコライズされているビット線対ＢＬＴ８、ＢＬＢ８は、選択セルの該ビット線対への読み出しデータに基き、センスアンプ（高電位電源側はセルアレイ電源電圧、低電位電源は接地（ＧＮＤ）電位で駆動される）にて、セルアレイ電源電圧と接地電位側に差動増幅される。この場合、ビット線のＨｉｇｈ電位は、（１／２）セルアレイ電源電圧よりも高電位（セルアレイ電源電圧側の電位）のセンスアンプの出力電圧とし、ビット線のＬｏｗ電位は、（１／２）セルアレイ電源電圧よりも低電位（ＧＮＤ電位側の電位）のセンスアンプの出力電圧とする。
【００２７】
図２のメインアンプ制御信号ＭＡＥがＬｏｗからＨｉｇｈに立ち上がり、メインアンプ（ＭＡ１１５）が活性化したとき、ＬＩＯＴ０とＬＩＯＢ０（Ｈｉｇｈ電位）の電位差が十分であれば、メインアンプ（ＭＡ）１１５で正しく読み出しデータを出力することができる（この場合、Ｙスイッチ１０３のゲートに接続するＹＳ制御信号ＹＳ０のヴィア接続不良等の故障は検出されない）。ＬＩＯＴ０のＨｉｇｈ電位への引き上げが早く行われる場合、ＬＩＯＴ０とＬＩＯＢ０の電位差、したがって、ＭＩＯＴ０とＭＩＯＢ０の電位差が殆どなくなる。その結果、メインアンプ１１５で読み出しデータを正しく識別増幅することができない場合が生じる。
【００２８】
＜ケース２：ＢＬＴ０＝Ｈｉｇｈ、且つ、ＢＬＴ８＝Ｈｉｇｈ＞
センスアンプＳＡ８による増幅の結果、読み出しビット線ＢＬＴ８、ＢＬＢ８がＨｉｇｈ、Ｌｏｗの場合、正常に動作する。すなわち、被救済ビット線ＢＬＴ０がＨｉｇｈの場合、読み出しビット線ＢＬＴ８がＨｉｇｈ電位であれば、ＹＳ制御信号ＹＳ８がＨｉｇｈのとき、導通状態のＹスイッチ１０５、及び、Ｙスイッチ１０３を介して、ローカル入出力線ＬＩＯＴ０は、同相の電位（Ｈｉｇｈ電位）であるビット線ＢＬＴ８、ＢＬＴ０に接続されることになり、Ｈｉｇｈ電位とされる。一方、ＬＩＯＢ０はＬｏｗ電位とされ、図２のメインアンプ制御信号ＭＡＥがＬｏｗからＨｉｇｈに立ち上がり、メインアンプ（ＭＡ）１１５が活性化したとき、ＬＩＯＴ０＝Ｈｉｇｈ、ＬＩＯＢ０＝Ｌｏｗの差電位、したがって、ＭＩＯＴ０＝Ｈｉｇｈ、ＭＩＯＢ０＝Ｌｏｗの差電位は十分であり、メインアンプ（ＭＡ）１１５で正しく読み出しデータを出力することができる。
【００２９】
＜ケース３：ＢＬＴ０＝Ｌｏｗ、且つ、ＢＬＴ８＝Ｈｉｇｈ＞
被救済ビット線ＢＬＴ０がＬｏｗの場合、センスアンプＳＡ０による増幅の結果、読み出しビット線ＢＬＴ８、ＢＬＢ８がそれぞれＨｉｇｈ、Ｌｏｗのとき、ＹＳ制御信号ＹＳ８のＨｉｇｈにより、Ｙスイッチ１０５、１０６が導通し、センスアンプＳＡ８によってＬＩＯＴ０はＨｉｇｈ電位（プリチャージ電位）とされ、ＬＩＯＢ０はＬｏｗ電位に駆動される。その後、ＹＳ制御信号ＹＳ８のＬｏｗ電位への立ち下りにより、Ｙスイッチ１０５が非導通となり、ゲート電極がＨｉｇｈフローティングにより導通状態のＹスイッチ１０３を介して、ＬＩＯＴ０はＬｏｗ電位に引き下げられる。ＬＩＯＢ０は、ＹＳ制御信号ＹＳ８がＨｉｇｈのとき、導通状態のＹスイッチ１０６を介して、ＢＬＢ８と接続し、センスアンプＳＡ８によりＬｏｗ側に駆動される、ＬＩＯＢ０に接続するＹスイッチ１０４はＬｏｗ電位のＹＳ制御信号ＹＳ０により非導通状態とされている。このため、ＹＳ制御信号ＹＳ８がＬｏｗとなりＹスイッチ１０６が非導通状態となったのち、ＬＩＯＢ０はＬｏｗ電位に保たれる。この場合、図２のメインアンプ制御信号ＭＡＥがＬｏｗからＨｉｇｈに立ち上がり、メインアンプ１１５が活性化したとき、Ｌｏｗ電位に推移しているＬＩＯＴ０と、Ｌｏｗ電位のＬＩＯＢ０の電位差が十分であれば、メインアンプ（ＭＡ）１１５で正しく読み出しデータを出力することができる（この場合、Ｙスイッチ１０３のゲートに接続するＹＳ制御信号ＹＳ０のヴィア接続不良等の故障は検出されない）。ＬＩＯＴ０のＬｏｗ電位への引き下げが早く行われる場合、ＬＩＯＴ０とＬＩＯＢ０の電位差が殆どなくなる。その結果、メインアンプ１１５で読み出しデータを正しく識別増幅することができない場合が生じる。読み出しサイクルの最後で、ローカル入出力線のプリチャージ・イコラズ制御信号ＰＩＯＰＲＥが活性化され、ローカル入出力線ＬＩＯＴ０、ＬＩＯＢ０がプリチャージ・イコライズされる。Ｙスイッチ１０３のゲート電極に接続するＹＳ制御信号ＹＳ０の接続不良（ＹＳ不良）のため、Ｌｏｗ電位となったＬＩＯＴ０はプリチャージ電位（Ｈｉｇｈ電位）に設定される。
【００３０】
＜ケース４：ＢＬＴ０＝Ｌｏｗ、且つ、ＢＬＴ８＝Ｌｏｗ＞
被救済ビット線ＢＬＴ０がＬｏｗ、読み出しビット線ＢＬＴ８がＬｏｗの場合、ＬＩＯＴには同相の電位に接続されることになり、正常に読み出される。
【００３１】
図４は、図３の回路動作を説明するためのタイミング波形図である。なお、図４は、本発明者等が、問題の説明のために作成した図である。図４において、（ａ）、（ｂ）、（ｃ）、（ｆ）は、図２のメイン入出力線のプリチャージ制御信号ＭＩＯＰＲＥＢ（Ｌｏｗで活性化、Ｈｉｇｈで非活性化）、ＹＳ制御信号ＹＳ０、ＹＳ８、メインアンプ制御信号ＭＡＥの電圧波形である。
【００３２】
図４の（ｄ）は、被救済ビット線ＢＬＴ０がＨｉｇｈであり、読み出しビット線ＢＬＴ８がＬｏｗ（ＢＬＢ８はＨｉｇｈ）のときのローカル入出力線ＬＩＯＴ０（破線）と、ＬＩＯＴＢ（実線）の電圧波形である。（ｄ）において、破線（ＹＳ不良）は、Ｙスイッチ１０３のゲートに接続するＹＳ制御信号ＹＳ０のヴィア接続不良等により非選択のＹスイッチ１０３のゲートがＨｉｇｈフローティング状態となり、非選択のＹスイッチ１０３の導通状態のときのローカル入出力線ＬＩＯＴ０の電圧波形である。図４の（ｄ）において、破線（ＹＳ良）は、Ｙスイッチ１０３のゲートに接続するＹＳ制御信号ＹＳ０に不良が存在せず正常動作し、ＹＳ制御信号ＹＳ０がＬｏｗとされ非選択のＹスイッチ１０３が非導通状態のときのローカル入出力線ＬＩＯＴ０の電圧波形である。
【００３３】
図４の（ｅ）は、被救済ビット線ＢＬＴ０がＬｏｗ、読み出しビット線ＢＬＴ８がＨｉｇｈ（ＢＬＢ８がＬｏｗ）のときのローカル入出力線ＬＩＯＴ０（破線）とＬＩＯＴＢ（実線）の電圧波形である。図４の（ｅ）において、破線（ＹＳ不良）は、Ｙスイッチ１０３のゲートに接続するＹＳ制御信号ＹＳ０のヴィア接続不良等により非選択のＹスイッチ１０３のゲートがＨｉｇｈフローティング状態となり、非選択のＹスイッチ１０３の導通状態のときのローカル入出力線ＬＩＯＴ０の電圧波形、（ｅ）の破線（ＹＳ良）（Ｈｉｇｈ電位）は、Ｙスイッチ１０３が正常に動作し、ＹＳ制御信号ＹＳ０がＬｏｗとされ非選択のＹスイッチ１０３が非導通状態のときのローカル入出力線ＬＩＯＴ０の電圧波形である。
【００３４】
Ｙスイッチ１０３のゲートに接続するＹＳ制御信号ＹＳ０がビア不良等でＨｉｇｈフローティング状態とされ、メイン入出力線ＭＩＯのプリチャージ制御信号ＭＩＯＰＲＥＢが活性状態（Ｌｏｗ電位）のとき、ＰＭＯＳトランジスタ１１２〜１１４が導通し、ＭＩＯＴ／Ｂ０はプリチャージ電位ＶＢＬＲにプリチャージ・イコライズされる。また、ローカル入出力線対ＬＩＯＴ／Ｂ０は、図２のローカル入出力線ＬＩＯのプリチャージ制御信号ＰＬＩＯＰＲＥにより、プリチャージ電位ＶＢＬＲプリチャージ・イコライズされる。ＭＩＯＰＲＥＢがＨｉｇｈのとき、ＰＭＯＳトランジスタ１１２〜１１４は非導通に設定される。また、ローカル入出力線対ＬＩＯＴ／Ｂ０に接続するＮＭＯトランジスタ１０７〜１０９も非導通とされる。
【００３５】
Ｙアドレス（カラムアドレス）のデコードの結果、ＹＳ制御信号ＹＳ８がＨｉｇｈとされ、Ｙスイッチ１０５が導通する。このとき、読み出しビット線ＢＬＴ８がＬｏｗの場合、ローカル入出力線ＬＩＯＴ０はＬｏｗ側に一旦下がり、Ｙ制御信号ＹＳ８がＬｏｗとなり、Ｙスイッチ１０５が非導通状態となると、導通状態のＹスイッチ１０３を介してビット線ＢＬＴ０のＨｉｇｈ電位に引き上げられる（図４の（ｄ）の破線（ＹＳ不良）参照）。一方、ローカル入出力線ＬＩＯＢ０（実線）は、Ｈｉｇｈ電位（プリチャージ電位）に保持される。ローカル入出力線対ＬＩＯＴ／Ｂ０の電位が、導通状態のスイッチ１１０、１１１（図２）を介してメイン入出力線対ＭＩＯＴ／Ｂ０に転送され、メインアンプ制御信号ＭＡＥのＨｉｇｈの立ち上がりに応答して、メイン入出力線ＭＩＯＴ０、ＭＩＯＴＢ０の差電位がメインアンプ（ＭＡ）１１５で増幅される。
【００３６】
図４の（ｄ）において、ＹＳ制御信号ＹＳ８の立ち下り後のローカル入出力線ＬＩＯＴ０のＨｉｇｈへの引き上げが緩やかな場合、メインアンプ制御信号ＭＡＥのＬｏｗからＨｉｇｈへの遷移時（メインアンプ１１５の活性化時）、メイン入出力線ＭＩＯＴ０とＭＩＯＢ０（Ｈｉｇｈ電位）の電圧差は、十分大きく、メインアンプ１１５では、センスアンプＳＡ８の出力を正しく増幅することができる（結果的に、Ｙスイッチ１０３のゲートオープン不良が見過ごされる）。図４の（ｄ）において、ＬＩＯＴ０のＨｉｇｈへの遷移が速やかに行われる場合、メインアンプ制御信号ＭＡＥ（図４の（ｆ）参照）のＬｏｗからＨｉｇｈへの遷移時（メインアンプ１１５の活性化時）、メイン入出力線ＭＩＯＴの電位はＨｉｇｈ電位となり、メイン入出力線ＭＩＯＴ０、ＭＩＯＢ０の差電位が小さくなり、メインアンプ１１５は、センスアンプＳＡ８の出力を正しく増幅することができない場合がある。
【００３７】
図４の（ｅ）に示すように、Ｙアドレスのデコードの結果、ＹＳ制御信号ＹＳ８がＨｉｇｈとされ、Ｙスイッチ１０５、１０６が導通し、読み出しビット線ＢＬＴ８がＨｉｇｈ、ＢＬＢ８がＬｏｗのとき、ローカル入出力線ＬＩＯＴ０はＨｉｇｈとされる。またＬＩＯＢ０はＬｏｗとされる（図４の（ｅ）の実線参照）。ＹＳ制御信号ＹＳ８がＨｉｇｈからＬｏｗとなり、Ｙスイッチ１０５が非導通状態となると、ＬＩＯＴ０は、導通状態のＹスイッチ１０３を介して、ＢＬＴ０のＬｏｗ電位に引き下げられる（図４の（ｅ）の破線（ＹＳ不良）参照）。ローカル入出力線対ＬＩＯＴ／Ｂ０の電位が、導通状態のスイッチ１１０、１１１（図２）を介してメイン入出力線対ＭＩＯＴ／Ｂ０に転送され、メインアンプ制御信号ＭＡＥ（図４の（ｆ）参照）のＨｉｇｈへの立ち上がりに応答して、メイン入出力線対ＭＩＯＴ／Ｂ０の差電位がメインアンプＭＡで増幅される。
【００３８】
ＹＳ不良によりＹスッチ１０３のゲート電極がＨｉｇｈフローティング状態の時、ＹＳ制御信号ＹＳ８の立ち下り後のローカル入出力線ＬＩＯＴ０のＬｏｗへの引き下げが緩やかな場合、メインアンプ制御信号ＭＡＥのＬｏｗからＨｉｇｈへの遷移時（メインアンプの活性化時）、メイン入出力線ＭＩＯＴとＭＩＯＢ（Ｈｉｇｈ電位）の電圧差は十分大きく、メインアンプ１１５では、センスアンプＳＡ８の出力を正しく増幅することができる場合がある（結果的に、Ｙスイッチ１０３のゲートオープン不良が見過ごされる）。一方、ＹＳ不良によりＹスッチ１０３のゲート電極がＨｉｇｈフローティング状態の時、ローカル入出力線ＬＩＯＴ０のＬｏｗへの遷移が速やかに行われる場合、メインアンプ制御信号ＭＡＥの活性化時（メインアンプの活性化時）、メイン入出力線ＭＩＯＴの電位はＬｏｗｈ電位となり、メイン入出力線ＭＩＯＴ０、ＭＩＯＢ０の差電位が小さくなり、メインアンプ１１５において、センスアンプＳＡ８の出力を正しく増幅することができない場合がある。
【００３９】
図４において、Ｈｉｇｈ電位のメインアンプ制御信号ＭＡＥ（図４の（ｆ））がＬｏｗ電位に立ち下った後、メイン入出力線のプリチャージ制御信号ＭＩＯＰＲＥＢ（図４  の（ａ））がＬｏｗ電位（活性状態）とされ、メイン入出力線ＭＩＯＴ０、ＭＩＯＢ０はプリチャージ電位にプリチャージ・イコライズされる。また、図２のＬＩＯＰＲＥがＨｉｇｈとされ、図４  の（ｄ）、（ｅ）に示すように、ローカル入出力線ＬＩＯＴ０、ＬＩＯＢ０もプリチャージ電位にプリチャージ・イコライズされる。
【００４０】
なお、特許文献１には、センスアンプ部におけるビット線コンタクトの数を削減することによりビット線容量の低減を図る半導体記憶装置の構成が開示されており、Ｙスイッチ制御信号（ＣＳＬ）が８つのトランジスタのゲート電極にそれぞれのヴィアを介して供給される構成が開示されている（特許文献１の図１５、図１６等）。また特許文献２、３には、テストモードでセンスアンプからＹＳパスゲートの時間を調整する構成が開示されている。特許文献４には、センスアンプをオーバードライブする半導体集積回路において、オートリフレッシュ時に、通常動作時よりも長い期間、オーバードライブ信号を出力する構成が開示されている。
【先行技術文献】
【特許文献】
【００４１】
【特許文献１】特開平１０−３１３１０１号公報
【特許文献２】特開平１１−１４９８００号公報
【特許文献３】特開平１１−３１７０９８号公報
【特許文献４】特開２００２−３５８７７８号公報
【発明の概要】
【発明が解決しようとする課題】
【００４２】
関連技術の分析を以下に与える。
【００４３】
上記したように、Ｙスイッチのゲート電極がフローティング化している場合、付近の配線のカップリング等により、該ゲート電極のレベルは微量であるが押し上げられていき、電荷蓄積等によりゲート電極がフローティング状態のＹスイッチが導通してしまう場合がある。このＹスイッチが、被救済ビット線に接続するＹスイッチ（ＹＳ制御信号がＬｏｗとされ非選択とされる）である場合、選択ビット線のＹスイッチと、非選択のビット線のＹスイッチとがともに選択されるというマルチ選択状態となり、選択されたビット線からの読み出しを行うＬＩＯ線、ＭＩＯ線にディスターブを与える。そして、近時の半導体製造の微細化の進展に伴い、ビア不良等によるゲート電極のフローティング化等の問題が顕在化している。
【００４４】
図２乃至図４を参照して説明したように、被救済ビット線ＢＬＴ０に接続するセルの読み出しデータがＨｉｇｈであるものと仮定すると、読み出しビット線ＢＬＴ８からＨｉｇｈデータを読み出す時は同相であるため、メインアンプ１１５（図２参照）にて読み出し可能であるが、読み出しビット線ＢＬＴ８からＬｏｗデータを読み出す場合、被救済ビット線ＢＬＴ０（Ｈｉｇｈ）と逆相のデータとなるため、ＬＩＯＴは、ＢＬＴ０のＨｉｇｈ電位に引っ張られ、ＬＩＯＴ／Ｂの電位差が少なくなり、メインアンプ（ＭＡ）１１５によるデータの読み出しにおいて、誤判定がおこる。一方、被救済ビット線ＢＬＴ０に接続するセルの読み出しデータがＬｏｗであるものと仮定すると、読み出しビット線ＢＬＴ８からＬｏｗデータを読み出す時は同相であるため、メインアンプ１１５にて読み出し可能であるが、読み出しビット線ＢＬＴ８からＨｉｇｈデータを読み出す場合、ＢＬＴ０と逆相のデータとなり、ＬＩＯＴ０はＢＬＴ０のＬｏｗ電位に引っ張られ、ＬＩＯＴ／Ｂの電位差が少なくなり、メインアンプ１１５によるデータの読み出しにおいて、誤判定がおこる。同様の現象が、図２のセンスアンプＳＡ２、ＳＡ４、ＳＡ６等に繋がる全てのビット線で発生する。
【００４５】
通常動作においては、データ読み出し時、ＬＩＯＴ／Ｂの電位差が少なくてもメインアンプ１１５（図２参照）によってデータの読み出しが可能とされる場合が多い。このように、通常では、ＹＳ制御信号をＹスイッチのゲート電極の接続するヴィア不良等（ＹＳ制御信号のオープン不良）によるゲート電極のフローティング化の問題は、検出されにくい不良モードである。そこで、当該不良を検出するために、リダンダンシ・スキップテストモード（ウェハテスト時に行われた救済（不良セルの冗長セルへの置換）を無効化してテストを行うモード）を用いて、センスアンプＳＡ０、ＳＡ２、ＳＡ４、ＳＡ６に繋がる各ビット線の全てに関してＷｒｉｔｅ−Ｒｅａｄ動作できないものを、当該不良とみなして、当該不良が検出されたデバイスを不良品としてリジェクトする方法が用いられている。
【００４６】
しかし、この方法では、ＹＳ制御信号とＹスイッチ間のＹＳ制御信号のオープン不良に起因するローカル入出力線ＬＩＯの不良と、その他の不良（ＹＳドライバ自体の不良）を切り分けることができない。このため、例えば製品出荷前のＧＯ／ＮＯＧＯテスト等において、オーバーキル（過剰殺傷：被試験デバイスを必要以上にＮＧとする）を誘発している。しかも、ＹＳオープン不良等の半導体装置の製品出荷の防止は必須とされる。
【課題を解決するための手段】
【００４７】
上記問題点の少なくとも１つの解決を図るため本発明は概略以下の構成とされる（ただし、以下に限定されるものでない）。本発明の１つの側面によれば、第１の電位に関連する第１の情報を伝達する第１のビット線と、第２の電位に関連する第２の情報を伝達する第２のビット線と、第１のデータ線と、前記第１のビット線及び前記第１のデータ線との間、並びに、前記第２のビット線及び前記第１のデータ線との間を、それぞれ対応する第１及び第２のアドレス情報と、第１の制御信号と、に対応して、電気的に接続する第１及び第２のトランジスタと、前記第１のデータ線に接続し、前記第１及び第２の情報を第２の制御信号に対応してセンシングする第１のアンプと、前記第１及び第２の制御信号を生成する第１の制御回路と、テストモード時にテスト制御信号を生成するテスト回路と、を備え、前記第１の制御回路は、前記テスト制御信号に従って、前記第１の制御信号の非活性タイミングから前記第２の制御信号の活性タイミングまでの第１の時間を、通常動作モードと異ならせ、更に調整する第１のサブ回路を含む、半導体装置が提供される。本発明の別の側面によれば、前記第１の時間は、前記第１の電位よりも更に高い電位を、前記第１のビット線に印加する時間を含む。
【発明の効果】
【００４８】
本発明によれば、第１の制御信号の活性化から非活性化への遷移のタイミングから、第２の制御信号の活性化までの時間を、テストモード時に調整することで、第１のデータ線に第１又は第２のトランジスタの一方のトランジスタのゲート電極のオープン不良等を検出することができる。
【図面の簡単な説明】
【００４９】
【図１】本発明が適用されるＤＲＡＭの構成の一例を示す図である。
【図２】階層データ線構造を説明する図である。
【図３】ＹＳ制御信号のビア不良を説明する図である。
【図４】図３のビア不良時の動作波形を説明する図である。
【図５】実施形態１の動作波形を説明する図である。
【図６】実施形態２の動作波形を説明する図である。
【図７】（Ａ）は通常動作時のタイミングを説明する図であり、（Ｂ）はテストモード時のタイミングを説明する図である。
【図８】実施形態の構成を説明する図である。
【図９】オーバードライブ方式の構成の一例を説明する図である。
【発明を実施するための形態】
【００５０】
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願請求項に記載の内容であることは言うまでもない。いくつかの好ましい形態（Ｐｒｅｆｅｒｒｅｄ  Ｍｏｄｅｓ）によれば、半導体装置は、第１の電位（Ｈｉｇｈ）に関連する第１の情報を伝達する第１のビット線（例えばＢＬＴ０）と、第２の電位（Ｌｏｗ）に関連する第２の情報を伝達する第２のビット線（例えばＢＬＴ８）と、第１のデータ線（例えばＬＩＯ／ＭＩＯ）と、前記第１のビット線及び前記第１のデータ線との間、並びに前記第２のビット線及び前記第１のデータ線との間を、それぞれ対応する第１及び第２のアドレス情報並びに第１の制御信号（ＹＳ）に対応して、電気的に接続する第１及び第２のトランジスタ（１０３、１０５）と、前記第１のデータ線（例えばＬＩＯ／ＭＩＯ）に接続し、前記第１及び第２の情報を第２の制御信号（ＭＡＥ）に対応してセンシングする第１のアンプ（ＭＡ）と、前記第１及び第２の制御信号を生成する第１の制御回路（例えばＹタイミング生成回路３）と、テスト制御信号を生成するテスト回路（制御信号生成回路８）と、を備え、前記第１の制御回路（Ｙタイミング生成回路３）は、前記テスト信号（Ｔｅｓｔ＿Ｍｏｄｅ＿ＥＮ）に従って、前記第１の制御信号（ＹＳ）の非活性タイミングから前記第２の制御信号（ＭＡＥ）の活性タイミングまでの第１の時間（第１の期間）を調整する第１のサブ回路（技術思想１は、モード信号Ｍｏｄｅ＝Ｌｏｗとされ、遅延回路９（３１３）、ＡＮＤ回路３１８、技術思想２は、モード信号Ｍｏｄｅ＝Ｈｉｇｈとされ、遅延回路７〜９（３０９、３１０、３１３）、ＡＮＤ回路３１８のいずれか一つ）を含む構成としてもよい。
【００５１】
いくつかの好ましい形態によれば、前記第１の時間（ｔ４）は、少なくとも前記第１のデータ線（ＬＩＯ）がフローティング状態である時間を含む。
【００５２】
前記第１のサブ回路は、更に、前記テストモード信号及び前記半導体装置を制御する同期信号（ＣＫ）に従って、前記第２の制御信号（ＭＡＥ）の活性化タイミングを前記同期信号の遷移エッジに対応するように、前記第１の時間を調整する第２のサブ回路（ＮＡＮＤ３１６）を含む構成としてもよい。
【００５３】
記第１の制御回路は、更に、前記第２の制御信号（ＭＡＥ）の非活性後であり且つ前記同期信号の遷移エッジに対応するように前記第１のデータ線（ＬＩＯ）を所定の電位にプリチャージする第３の制御信号（ＭＩＯＰＲＥＢ）を生成する第３のサブ回路（３２２）を含む構成としてもよい。
【００５４】
好ましい形態の１つによれば、前記第１の時間（ｔ４）は、前記第１の電位（Ｈｉｇｈ）よりも更に高い電位（ＶＯＤ電位）を、前記第１のビット線に印加する時間を含む。
【００５５】
好ましい形態の１つによれば、前記第１の制御回路は、更に、前記テスト信号に従って、前記第１の制御信号（ＹＳ）の非活性タイミングの後であり、且つ前記第２の制御信号（ＭＡＥ）の活性の前に前記第１のビット線に前記高い電位（ＶＯＤ電位）を印加する第４の制御信号（ＶＯＤ＿ＥＮ）を生成する第４のサブ回路（技術思想２：ＯＲ回路３１５、ＡＮＤ回路３１１、３１２）を含む。
【００５６】
好ましい形態の１つによれば、前記第１のサブ回路は、前記第４の制御信号（ＶＯＤ＿ＥＮ）の非活性の後に、前記第２の制御信号（ＭＡＥ）を活性化する構成としてもよい。
【００５７】
更に、好ましい形態の１つによれば、前記第１及び第２のビット線（ＢＬＴ０、ＢＬＴ８）に接続し、前記第１及び第２の情報をそれぞれセンシングする第２及び第３のアンプ（センスアンプＳＡ０、ＳＡ８）と、前記第１及び第２の電位にそれぞれ対応する高電源電圧（ＶＤＬ）及び低電源電圧（ＶＳＳ）を、前記第２及び第３のアンプの電源電圧としてそれらアンプの電源端子に供給する第５の制御信号（ＳＥＰ、ＳＥＮ）を生成する第２の制御回路（遅延回路２０１、２０２）とを備えている。前記第４のサブ回路（技術思想２：ＯＲ回路３１５、ＡＮＤ回路３１１、３１２）は、前記第５の制御信号（ＳＥＰ、ＳＥＮ）に対応して、前記第１の制御信号（ＹＳ）の活性タイミングの前に、前記第２及び第３のアンプの電源ノード（ＳＡＰ）に前記高い電位（ＶＯＤ電位）を所定時間供給し、更に、前記第１の制御信号（ＹＳ）の非活性タイミングの後であり、且つ、前記第２の制御信号（ＭＡＥ）の活性の前に前記第２及び第３のアンプ（センスアンプＳＡ０、ＳＡ８）との電源ノード（ＳＡＰ）に前記高い電位（ＶＯＤ電位）を所定時間供給する構成としてもよい。
【００５８】
いくつかの好ましい形態によれば、更に、前記第１のデータ線に接続し、前記第１又は第２のビット線にそれぞれ前記第１及び第２の情報を書き込むライトアンプ（ＷＡ）を備えた構成としてもよい。
【００５９】
いくつかの好ましい形態によれば、更に、前記第１及び第２のビット線にそれぞれ接続し、前記第１及び第２の情報をそれぞれセンシングする第２及び第３のアンプ（センスアンプ）を備えた構成としてもよい。
【００６０】
いくつかの好ましい形態によれば、更に、前記第１及び第２のビット線にそれぞれ接続し、前記第１及び第２の情報をそれぞれ記憶する第１及び第２の記憶セルを備えた構成としてもよい。前記第１及び第２のビット線は、それぞれ相補ビット線対（ＢＬＴ／Ｂ０、ＢＬＴ／Ｂ８）で構成される。
【００６１】
好ましい形態の１つによれば、階層入出力線方式のローカル入出力線（ＬＩＯＴ／Ｂ）とビット線（ＢＬＴ／Ｂ）間に接続されるＹスイッチの導通・非導通を制御するＹＳ制御信号の活性状態から非活性状態への遷移から、ローカル入出力線にスイッチを介して接続するメイン入出力線に接続するメインアンプ（ＭＡ）を活性化させるまでの時間を、テスト信号（Ｔｅｓｔ＿Ｍｏｄｅ＿Ｅｎ）に基づき、制御する。
【００６２】
テストモード時に、選択されたビット線に接続するＹＳ制御信号（ＹＳ８）の活性状態から非活性化（ＹＳ８の立ち下り）への遷移時点から、メインアンプを活性化させる制御信号（ＭＡＥ）の活性化までの時間を、通常動作時よりも長くすることで、被救済ビット線に接続するＹスイッチに接続するＹＳ制御信号（ＹＳ０）のオープン不良を検出する。あるいは、ローカル入出力線（ＬＩＯＴ／Ｂ）とメイン入出力線（ＭＩＯＴ／Ｂ）とを接続するスイッチ（図１の１０）内に設けられ、ローカル入出力線（ＬＩＯＴ／Ｂ）にセンスアンプから転送された読み出しデータを増幅してメイン入出力線（ＭＩＯＴ／Ｂ）に転送するサブアンプを備えている場合、このサブアンプに関して、テストモード時には、選択されたカラムのＹＳ制御信号の活性状態から非活性状態への遷移タイミングから、サブアンプを活性化させるまでのタイミングまでの時間を、通常動作時よりも長く設定するようにしてもよい。
【００６３】
本発明の別の好ましい形態によれば、ＹＳ制御信号を活性化して選択されたビット線の電位をローカル入出力線に伝達し、該ローカル入出力線に非選択のＹスイッチを介して接続するセンスアンプをオーバードライブし、メインアンプを活性化するようにしてもよい。当該ローカル入出力線に接続し、非選択のＹスイッチのゲートに接続するＹＳ制御信号のオープン不良等で、非選択のＹスイッチが導通状態の場合、ＹＳ制御信号の活性化により、選択されたビット線に接続するセンスアンプにより、Ｌｏｗ電位に駆動された当該ローカル入出力線（例えばＬＩＯＴ）は、ＹＳ制御信号の非活性化により、プリチャージ電位（Ｈｉｇｈ電位）よりもさらに高電位（オーバードライブ電圧）に駆動される。このとき、ローカル入出力線対の他方のローカル入出力線（例えばＬＩＯＢ）はプリチャージ電位に保持されるが、一方の該ローカル入出力線（例えばＬＩＯＴ）がオーバードライブされているため、当該ローカル入出力線対間の差電位の極性が反転する。その結果、ＹＳオープン不良を検出する。以下、例示的な実施形態について説明する。なお、以下の実施形態において、半導体装置は、図１、図２を参照して説明した半導体記憶装置を含むものとする。ただし、図１、図２と同一内容の説明は重複を回避するため省略する。
【００６４】
＜実施形態１＞
実施形態１においては、テストモード時に、選択されたＹＳ制御信号のワンショットパルス（Ｈｉｇｈパルス）終了後、通常動作時よりも長い所定時間後に、メインアンプを活性する。すなわち、当該ＹＳ制御信号の活性状態から非活性状態への遷移タイミングから、当該ＹＳ制御信号に接続するＹスイッチを介して、選択されたビット線との接続が制御されるローカル入出力線ＬＩＯ上のアンプ（該ローカル入出力線ＬＩＯに電気的に接続されたメイン入出力線上のメインアンプ）を活性化させるまでのタイミングまでの時間を、通常動作時よりも長く設定する。
【００６５】
選択されたＹＳ制御信号のワンショットパルスで導通状態とされたＹスイッチを介して、選択ビット線のセンスアンプで増幅されたデータに接続されたローカル入出力線に、低インピーダンスな不良（ゲート・オープン不良）のＹスイッチから、該選択ビット線のセンスアンプで増幅されたデータと逆相のデータが供給された場合、該ＹＳ制御信号が非活性化されてから、所定時間後のローカル入出力線対は、当該不良Ｙスイッチが無い場合の電位差よりも小さな電位差となり、所定時間後、同一電位となる。これを利用して、被救済ビット線のＹスイッチのゲートのオープン不良を検出する。すなわち、被救済ビット線のＹスイッチのゲートのオープン不良と、カラム冗長可能なそれ以外のカラム不良の確実な分別（スクリーニング）を可能としている。
【００６６】
図５は、実施形態１の動作例を説明するためのタイミング波形図である。図５において、（ａ）、（ｂ）、（ｃ）、（ｆ）は、図２のメイン入出力線のプリチャージ制御信号ＭＩＯＰＲＥＢ（Ｌｏｗで活性化、Ｈｉｇｈで非活性化）、ＹＳ制御信号ＹＳ０、ＹＳ８、メインアンプ制御信号ＭＡＥの電圧波形である。
【００６７】
図５の（ｄ）は、被救済ビット線ＢＬＴ０がＬｏｗ、読み出しビット線ＢＬＴ８がＨｉｇｈ（ＢＬＢ８はＬｏｗ）のときのローカル入出力線ＬＩＯＴ０（破線）と、ＬＩＯＢ０（実線）の電圧波形を示している。図５の（ｄ）において、破線（ＹＳ０不良）は、Ｙスイッチ１０３のゲート電極に接続するＹＳ制御信号ＹＳ０のヴィア接続不良等により選択のＹスイッチ１０３のゲート電極がＨｉｇｈフローティング状態となり、非選択のＹスイッチ１０３が導通状態のときのローカル入出力線ＬＩＯＴ０の電圧波形である。
【００６８】
被救済ビット線ＢＬＴ０がＬｏｗ電位であり、読み出しビット線ＢＬＴ８がＨｉｇｈ電位の場合、ＹＳ制御信号ＹＳ８がＨｉｇｈのとき、Ｙスイッチ１０５が導通し、読み出しビット線ＢＬＴ８のＨｉｇｈ電位がローカル入出力線ＬＩＯＴ０に出力されるが（センスアンプＳＡ８により、ＬＩＯＴ０はＨｉｇｈ電位に駆動される）、ゲート電極がＨｉｇｈフローティング状態とされ導通状態のＹスイッチ１０３を介して、被救済ビット線ＢＬＴ０のＬｏｗ電位がＬＩＯＴ０に出力され（すなわち、センスアンプＳＡ０により、ＬＩＯＴ０はＬｏｗ電位に駆動される）、この状態からＹＳ制御信号ＹＳ８がＬｏｗ電位に立ち下ると、それ以降、Ｙスイッチ１０５が非導通となるため、ローカル入出力線ＬＩＯＴ０は、Ｌｏｗ電位に引き下げられる（図５の（ｄ）のＨｉｇｈからＬｏｗへ徐々に立ち下る破線の波形（ＹＳ０不良）参照）。すなわち、ゲート電極がＨｉｇｈフローティング状態とされ導通状態のＹスイッチ１０３を介して、センスアンプＳＡ０によりＬｏｗ電位側にプルダウンされる。一方、ローカル入出力線ＬＩＯＢ０は、ＹＳ制御信号ＹＳ８がＨｉｇｈのとき導通状態のＹスイッチ１０６を介してＢＬＢ８と接続し、センスアンプＳＡ８によりＬｏｗ電位側に駆動される（図５の（ｄ）の実線）。
【００６９】
実施形態１では、ＹＳ制御信号ＹＳ８の立ち下りから、時間ｔ４で、図２のメインアンプ制御信号ＭＡＥがＬｏｗからＨｉｇｈに立ち上がり、メインアンプ１１５（図２参照）が活性化される。ＹＳ制御信号ＹＳ８の立ち下りから、時間ｔ４経過後、ローカル入出力対ＬＩＯＴ／Ｂ０は、同一電位となる。このように、実施形態１では、ＬＩＯＴ／Ｂ、ＭＩＯＴ／Ｂの差電位がゼロになるまで待つことで、被救済ビット線のＹスイッチのゲート電極のオープン不良を検出する。なお、図５の（ｄ）において、破線（ＹＳ０良）（Ｈｉｇｈ電位）は、Ｙスイッチ１０３が正常動作し、被救済ビット線のＹＳ制御信号ＹＳ０＝Ｌｏｗにより非導通に設定されている場合の、読み出しビット線ＢＬＴ８がＨｉｇｈ（ＢＬＢ８がＬｏｗ）のときのローカル入出力線ＬＩＯＴ０の電圧波形である。
【００７０】
図５の（ｅ）は、被救済ビット線ＢＬＴ０がＨｉｇｈ、読み出しビット線ＢＬＴ８がＬｏｗ（ＢＬＢ８がＨｉｇｈ）のときのローカル入出力線ＬＩＯＴ０（破線）と、ＬＩＯＢ０（実線）の電圧波形を示している。図５の（ｅ）において、破線（ＹＳ０不良）は、Ｙスイッチ１０３のゲート電極に接続するＹＳ制御信号ＹＳ０のヴィア接続不良等により非選択のＹスイッチ１０３のゲートがＨｉｇｈフローティング状態となり、非選択のＹスイッチ１０３の導通状態のときのローカル入出力線ＬＩＯＴ０の電圧波形である。
【００７１】
被救済ビット線ＢＬＴ０がＨｉｇｈ電位であり、読み出しビット線ＢＬＴ８がＬｏｗ電位の場合、ＹＳ制御信号ＹＳ８がＨｉｇｈのとき、Ｙスイッチ１０５が導通し、読み出しビット線ＢＬＴ８のＬｏｗ電位がローカル入出力線ＬＩＯＴ０に出力されるが（ＬＩＯＴ０は、センスアンプＳＡ８によりＬｏｗ電位に駆動される）、導通状態のＹスイッチ１０３を介して、被救済ビット線ＢＬＴ０のＨｉｇｈ電位がＬＩＯＴ０に出力され（すなわち、センスアンプＳＡ０によりＬＩＯＴ０はＨｉｇｈ電位に駆動される）、この状態から、ＹＳ制御信号ＹＳ８がＨｉｇｈからＬｏｗに立ち下ると、それ以降、Ｙスイッチ１０５が非導通となるため、ローカル入出力線ＬＩＯＴ０はＨｉｇｈ電位に徐々に引き上げられる（図５の（ｅ）の破線の立ち上がり波形（ＹＳ０不良）参照）。すなわち、導通状態のＹスイッチ１０３を介して、センスアンプＳＡ０によりＨｉｇｈ電位側にプルアップされる。一方、ローカル入出力線ＬＩＯＢ０は、ＹＳ制御信号ＹＳ８がＨｉｇｈのとき導通状態のＹスイッチ１０６を介してＢＬＢ８と接続し、センスアンプＳＡ８によりＨｉｇｈ電位側に駆動される（図５の（ｅ）の実線）。
【００７２】
実施形態１では、ＹＳ制御信号ＹＳ８の立ち下りのタイミングから時間ｔ４で、図２のメインアンプ制御信号ＭＡＥがＬｏｗからＨｉｇｈに立ち上がり、メインアンプ（ＭＡ１１５）が活性化される。ＹＳ制御信号ＹＳ８の立ち下りから時間ｔ４経過後において、ローカル入出力対ＬＩＯＴ／Ｂ０は同一電位となる。このように、実施形態１では、ＬＩＯＴ／Ｂ、ＭＩＯＴ／Ｂの差電位がゼロになるまで待つことで、被救済ビット線のＹスイッチのゲートのオープン不良を検出する。なお、図５の（ｅ）において、破線（ＹＳ０良）の波形は、Ｙスイッチ１０３が正常動作し、被救済ビット線のＹＳ制御信号ＹＳ０＝Ｌｏｗにより非導通に設定されている場合における、読み出しビット線ＢＬＴ８がＬｏｗのときのローカル入出力線ＬＩＯＴ０の電圧波形である。
【００７３】
図５に示すように、読み出しビット線のＹスイッチ１０５に接続するＹＳ制御信号ＹＳ８の非活性（Ｌｏｗ電位）への遷移の後、メイン入出力線対ＭＩＯＴ／Ｂ０のプリチャージ制御信号ＭＩＯＰＲＥＢの活性化（立ち下り）のタイミングと、メインアンプ制御信号ＭＡＥの活性化（Ｈｉｇｈへの立ち上がり）のタイミングを、図４のタイミングよりも、遅らせることで、メインアンプＭＡ（またはサブアンプ）の起動を遅らせる。データの読み出し時、ローカル入出力線対ＬＩＯＴ／Ｂ間（したがって、メイン入出力線対ＭＩＯＴ／Ｂ）間の電位差がないことが検出された場合、当該Ｙスイッチ１０５とともにローカル入出力線ＬＩＯＴ０に接続し、非活性のＹＳ制御信号ＹＳ０をゲートに入力し本来オフ（非導通）状態にあるべきＹスイッチ１０３の不良を検出する。なお、半導体装置内において、ローカル入出力線対ＬＩＯＴ／Ｂ、あるいはメイン入出力線対ＭＩＯＴ／Ｂが同一論理値であることを検出する一致検出回路（排他的論理和回路）等をテスト回路として備えた構成としてもよいことは勿論である。
【００７４】
実施形態１によれば、リダンダンシ・スキップ・テストモード（ウェハステスト時に行われた不良セルの冗長置換を無視するテストモードを用い、不良セル等に接続するビット線へのアクセスを行ってテストするテストモード）を用いる必要がないことから、ＹＳオープン不良以外の不良（例えばＹＳドライバ自体の不良）については検出されることはなくなり、オーバーキルなく（テスタで良品判定とすべきところを不良と判定）、不良デバイスのリジェクトを行うことができる。
【００７５】
図５に示すように、実施形態１では、テストモード時に、ＹＳ制御信号ＹＳ８のＨｉｇｈ電位（活性状態）からＬｏｗ電位（非活性状態）への立ち下りのタイミングから時間ｔ４経過時点で、メインアンプ制御信号ＭＡＥをＨｉｇｈ電位とし、ＹＳ制御信号ＹＳ８のＨｉｇｈ電位からＬｏｗ電位への立ち下りのタイミングから時間ｔ２経過時点で、メイン入出力線のプリチャージ制御信号ＭＩＯＰＲＥＢをＬｏｗ電位（活性状態）としている。
【００７６】
テストモード時には、図５に示すように、ＹＳ制御信号の活性化から非活性状態への遷移からメイン入出力線ＭＩＯ上のメインアンプ（ＭＡ）の活性化までの時間をｔ４とし、通常動作時の時間（後述する図７（Ａ）のｔ３参照）からｔ４に時間を延長している。よって、Ｙスイッチ１０３のゲートに接続するＹＳ０にオープン不良がある場合、データ読み出しにおいて、ＹＳ制御信号ＹＳ８の選択時に、ローカル入出力線対ＬＩＯＴ／Ｂ上では、ＹＳ８に接続するビット線ＢＬＴ８と、ＹＳ制御信号ＹＳ０に接続するビット線ＢＬＴ０とがバスファイトしてその電位差を（良品時の電位差よりも）小さくしている。よって、メインアンプＭＡ（図２の１１５）での誤ラッチ（ＹＳ制御信号ＹＳ８に対応する書き込み期待値と、逆のデータのラッチ）を誘引させている。
【００７７】
なお、図５において、「プリチャージ停止」とは、矢印の時点でプリチャージが活性から非活性に遷移する意味である。「プリチャージ開始」はその逆の意味である。メインアンプ制御信号ＭＡＥのＨｉｇｈパルス期間、メインアンプＭＡは活性化されてＭＩＯＴ／Ｂ０の増幅を行い、その後、メインアンプ制御信号ＭＡＥのＬｏｗへの遷移により、プリチャージが再開する。つまり、図５のｔ２はｔ４に連動する。また、メインアンプＭＡ（図２の１１５）は、センシング機能及びラッチ機能の少なくとも一つを有すれば良い。メインアンプＭＡは、メイン入出力線対ＭＩＯＴ／Ｂの情報を確定する回路である。
【００７８】
＜実施形態２＞
実施形態２においては、テストモード時に、選択されたＹＳ制御信号のワンショットパルス（Ｈｉｇｈパルス）終了後、直ちにまたは所定時間後に、センスアンプをオーバードライブし、その後、ローカル入出力線上のアンプ（該ローカル入出力線ＬＩＯに電気的に接続されたメイン入出力線上のメインアンプＭＡ）を活性する。なお、オーバードライブ方式は、センスアンプをセンス動作の所定期間、高い電圧で駆動する。
【００７９】
＜オーバードライブ方式＞
図９は、オーバードライブ方式の典型的な一例を模式的に示す図である。図９に示すように、センスアンプＳＡの正の電源ノードＳＡＰは、ＶＯＤ発生回路４０１で生成されたオーバードライブ電圧ＶＯＤに、ＰＭＯＳトランジスタＴＰ５を介して接続され、電源ＶＤＬ（例えばセルアレイ電源）にＰＭＯＳトランジスタＴＰ３を介して接続され、センスアンプＳＡの負の電源ノードＳＡＮは、ＮＭＯＳトランジスタＴＮ１を介して電源ＶＳＳ（接地）に接続される。制御信号ＶＯＤ＿ＥＮの相補信号であるＶＯＤ＿ＥＮＢがＬｏｗのとき（ＶＯＤ＿ＥＮがＨｉｇｈ）、ＰＭＯＳトランジスタＴＰ５が導通し、センスアンプＳＡの電源ノードＳＡＰには、オーバードライブ電圧ＶＯＤが供給される。ＶＯＤ＿ＥＮＢがＨｉｇｈ、ＳＥＰがＬｏｗのとき、センスアンプＳＡの電源ノードＳＡＰには、電源電圧ＶＤＬ（＜ＶＯＤ）が供給される。ＳＥＮは、センスアンプＳＡの活性化時に、Ｈｉｇｈに保たれ、ＮＭＯＳトランジスタＴＮ１が導通し、センスアンプＳＡの負の電源ノードＳＡＮは接地（ＧＮＤ）電位とされ、電源ＶＤＬ（又はＶＯＤ）とＧＮＤ間の電源パスが通電する。なお、センスアンプＳＡは、図に示すように、ノードＳＡＰ、ＳＡＮ間に、ＰＭＯＳトランジスタとＮＭＯＳトランジスタからなる反転バッファ（インバータ）を並列に２個備え、ビット線ＢＬＴに出力（ＰＭＯＳとＮＭＯＳの共通ドレイン）が接続された一方のインバータの入力（ＰＭＯＳとＮＭＯＳの共通ゲート）をＢＬＢに接続し、ビット線ＢＬＢに出力が接続された他方のインバータの入力をＢＬＴに接続している。なお、ビット線ＢＬＴと接地間、ＢＬＢと接地間の容量はビット線の負荷容量を表している。なお、ＶＯＤ＿ＥＮがＨｉｇｈのとき（したがってＶＯＤ＿ＥＮＢがＬｏｗのとき）、ＶＯＤ発生回路４０１を活性化させ、オーバードライブ電圧ＶＯＤを出力するようにしてもよい。
【００８０】
実施形態２では、選択されたＹＳ制御信号のワンショットパルス（Ｈｉｇｈパルス）終了後、センスアンプに、オーバードライブ電圧を供給することで、不良Ｙスイッチに接続するセンスアンプの正側の電源ノードがオーバードライブ電圧で駆動され、ローカル入出力線（ＬＩＯＴ／ＬＩＯＢ）は（理論的に）必ず逆転する。これを利用して、Ｙスイッチのゲートのオープン不良を検出する。実施形態２によれば、出荷時等のテスト工程で行われる良品／不良品の選別において、被救済ビット線のＹスイッチのゲートのオープン不良をより確実にリジェクトすることができる。
【００８１】
図６は、実施形態２の動作を説明するタイミング波形図である。図６において、（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）は、図２のメイン入出力線のプリチャージ制御信号ＭＩＯＰＲＥＢ（Ｌｏｗで活性化、Ｈｉｇｈで非活性化）、ＹＳ制御信号ＹＳ０、ＹＳ８、オーバードライブイネーブル信号ＶＯＤ＿ＥＮ、ローカル入出線対ＬＩＯＴ／Ｂ０、メインアンプ制御信号ＭＡＥの電圧波形である。図６の（ｄ）のオーバードライブイネーブル信号ＶＯＤ＿ＥＮが活性状態（Ｈｉｇｈ電位）のとき、センスアンプは、例えばセルアレイ電源電圧よりも高い電圧ＶＯＤでオーバードライブ駆動される。図６の（ｅ）の実線は、図２の読み出しビット線ＢＬＴ８、ＢＬＢ８がＬｏｗ、Ｈｉｇｈであり、被救済ビット線ＢＬ０がＨｉｇｈのときのＬＩＯＢ０の電圧波形であり、破線（ＹＳ０不良）は、図２のＹスイッチ１０３のゲート電極に接続するＹＳ制御信号ＹＳ０のヴィア接続不良等によりＹスイッチ１０３のゲートがオープン不良の場合のＬＩＯＴ０の電圧波形である。破線（ＹＳ０良）は、図２の被救済ビット線に接続するＹスイッチ１０３が正常であり非導通の場合のＬＩＯＴ０の電圧波形である。
【００８２】
プリチャージ制御信号ＭＩＯＰＲＥＢの活性化のタイミングを遅らせたままの状態（ＹＳ制御信号ＹＳ８の立ち下りのタイミングから時間ｔ２でＭＩＯＰＲＥＢはＨｉｇｈ（非活性状態）からＬｏｗ（活性状態）となる）で、センスアンプ（例えば被救済ビット線のセンスアップＳＡ０）をオーバードライブ駆動する（図６の（ｄ）のＶＯＤ＿ＥＮのＨｉｇｈパルス参照。オーバードライブ駆動を活性化させることで、ローカル入出力線ＬＩＯＴ０と常時接続しているセンスアンプＳＡ０の正の電源ノード（図９のＳＡＰ）の電圧を、ローカル入出力線対ＬＩＯＴ／Ｂのプリチャージ電位（ＶＢＬＲ）よりも上げて、本来、Ｌｏｗ電位であるべきＬＩＯＴ０を、プリチャージ電位のＬＩＯＢ０よりもさらに高電位とする。この結果、ＬＩＯＴ０とＬＩＯＢ０の電位差を逆転させることができる。こうすることにより、メインアンプ（ＭＡ）１１５（図２参照）で完全に誤判定を起こさせて、不良を検出することができる。なお、ＹＳ制御信号ＹＳ８の立ち下りのタイミングから時間ｔ４でメインアンプ制御信号ＭＡＥがＬｏｗからＨｉｇｈに立ち上がり、メインアンプ（ＭＡ）１１５が活性化される。また、図６に示す例では、オーバードライブイネーブル信号ＶＯＤ＿ＥＮは、ＹＳ制御信号ＹＳ８の立ち下りのタイミングから時間ｔ５で活性状態（Ｈｉｇｈ電位）に設定され、メインアンプ制御信号ＭＡＥがＨｉｇｈに立ち上がる前に非活性状態（Ｌｏｗ電位）に設定される。すなわち、オーバードライブイネーブル信号ＶＯＤ＿ＥＮのパルス幅はｔ４−ｔ５よりも短く設定されている。
【００８３】
ＹＳ制御信号ＹＳ０に接続するＹスイッチ１０３は、不良インピーダンスにて、アレイ電源電圧よりも高い電圧のビット線ＢＬＴ０の電位ＶＯＤをＬＩＯＴ０へ伝達させる（オーバードライブ駆動されるセンスアンプＳＡ０により、Ｙスイッチ１０３を介してＬＩＯＴは、セルアレイ電源電圧よりも高い電圧にプルアップされる）。その結果、Ｈｉｇｈ側のＬＩＯＴ０は、ＶＢＬＲ（プリチャージ電圧）よりも高い電位へ引き上げられ、Ｈｉｇｈ電位（プリチャージ電圧）のＬＩＯＢ０（ＢＬＢ８のＨｉｇｈ電位に対応）よりも高電位となる。ローカル入出力線対ＬＩＯＴ／Ｂ０は、読み出しビット線ＢＬ８の期待値のＬＩＯ線対の電位差と極性が反転し、メインアンプ（ＭＡ）１１５（図２参照）は、読み出しデータと相補のデータを出力する。ＹＳ０不良がない場合、読み出しビット線のＹスイッチ１０５、１０６が導通し、被救済ビットラインのＹＳスイッチ１０３、１０４は非導通であるため、ローカル入出力線対ＬＩＯＴ／Ｂ０の期待値の電位差は、オーバードライブ駆動によっても影響を受けず、メインアンプ（ＭＡ）１１５（図２参照）は正しい期待値のデータをラッチする。
【００８４】
なお、図６には示されていないが、ＹＳ制御信号をＨｉｇｈ電位とする前、オーバードライブイネーブル信号ＶＯＤ＿ＥＮをＨｉｇｈとして、被救済ビット線に接続するセンスアンプＳＡ０と、読み出しビット線に接続するセンスアンプＳＡ８の電源ノード（ＳＡＰ）にオーバードライブ電圧ＶＯＤを所定時間供給し、更に、ＹＳ制御信号をＨｉｇｈ電位からＬｏｗ電位とした後、且つ、メインアンプ制御信号ＭＡＥを活性化する前に、ＶＯＤ＿ＥＮをＨｉｇｈとして、センスアンプＳＡ０、ＳＡ８の電源ノード（ＳＡＰ）にオーバードライブ電圧ＶＯＤを所定時間供給する構成としてもよい。
【００８５】
＜通常動作時のタイミングの一例＞
図７（Ａ）は、通常動作（Ｎｏｒｍａｌ）時の図１のクロック信号ＣＫ、図２のメイン入出力線のプリチャージ制御信号ＭＩＯＰＲＥＢ、ＹＳ制御信号ＹＳ、メインアンプ制御信号ＭＡＥのタイミング波形の一例（クロック同期方式）を示す図である。クロック信号ＣＫの立ち上がりエッジに応答して、プリチャージ制御信号ＭＩＯＰＲＥＢ、ＹＳ制御信号ＹＳがＬｏｗ電位からＨｉｇｈ電位に設定され、メインアンプ制御信号ＭＡＥの立ち上がりと、プリチャージ制御信号ＭＩＯＰＲＥＢの立ち下りは、ＹＳ制御信号ＹＳの立ち下り（非活性化）のタイミングから制御される。
【００８６】
ＹＳ制御信号ＹＳの非活性状態への遷移（ＨｉｇｈからＬｏｗへの立ち下り遷移）からメイン入出力線ＭＩＯ上のメインアンプ（ＭＡ）の活性化（ＬｏｗからＨｉｇｈへの立ち上がり遷移）までの時間はｔ３とされる。ＹＳ制御信号ＹＳの非活性状態への遷移（ＨｉｇｈからＬｏｗへの立ち下り遷移）からメイン入出力線のプリチャージ制御信号ＭＩＯＰＲＥＢのＨｉｇｈ電位からＬｏｗ電位（活性化）への時間はｔ１とされている。なお、図７（Ａ）において、ｔ３は、時間０でも、マイナス（ＹＳの非活性がＭＡの活性の前）であってもよい。
【００８７】
また、図２において、Ｙスイッチのゲート電極に接続するＹＳ制御信号ＹＳ０の不良設定は任意であり、ＹＳ８以外のＹＳ１〜ＹＳ７であってもよい。
【００８８】
＜テスト動作時のタイミングの一例＞
図７（Ｂ）は、テスト動作（ＴＭ：Ｔｅｓｔ  Ｍｏｄｅ）時における、図１のクロック信号ＣＫ、図２のＭＩＯＰＲＥＢ、ＹＳ制御信号ＹＳ、メインアンプ制御信号ＭＡＥのタイミング波形の一例（クロック同期方式）を示す図である。ＹＳ制御信号ＹＳの活性状態から非活性状態への遷移（ＨｉｇｈからＬｏｗへの立ち下り遷移）から、メイン入出力線ＭＩＯ上のメインアンプ（ＭＡ）の活性化までの時間（メインアンプ制御信号ＭＡＥのＨｉｇｈへの立ち上がりまでの時間）はｔ４（＞ｔ３）に設定される。
【００８９】
またＹＳ制御信号ＹＳの活性状態から非活性状態への遷移（ＨｉｇｈからＬｏｗへの立ち下り遷移）から、メイン入出力線ＭＩＯのプリチャージ制御信号ＭＩＯＰＲＥＢのＨｉｇｈからＬｏｗ（活性状態）への時間はｔ２（＞ｔ１）に設定されている。メインアンプ制御信号ＭＡＥの立ち上がり（活性化）と、メイン入出力線ＭＩＯのプリチャージ制御信号ＭＩＯＰＲＥＢの立ち下り（活性化）は、それぞれ、ＹＳ制御信号ＹＳの立ち下りから制御される。更に、メインアンプ制御信号ＭＡＥの立ち上がりエッジはクロック信号ＣＫの立ち下りでゲーティングされても良い。
【００９０】
＜Ｘ／Ｙタイミング生成回路＞
図８は、図１の構成において、図７（Ａ）（ノーマル動作時）、図７（Ｂ）（テストモード時）のタイミング制御を実現するための構成例を示す図である。なお、図８（Ａ）には、図１のＸデコーダ、Ｘタイミング生成回路２、Ｙデコーダ、Ｙタイミング生成回路３の信号の入出力を示し、図８（Ｂ）には、Ｙデコーダ、Ｙタイミング生成回路３の要部構成を信号のシーケンスに着目して示してある。なお、図８（Ａ）、（Ｂ）において、遅延回路１、遅延回路２〜遅延回路１１の各番号は、各遅延回路を通番で表したものである。
【００９１】
図８（Ａ）を参照すると、Ｘデコーダ、Ｘタイミング生成回路２は、ワード線活性化タイミングＳＷＬ＿ＥＮ（図１のサブワードドライバＳＷＤの活性化を制御する制御信号）と、センスアンプの活性化のタイミングを制御する信号（センスアンプイネーブル信号）ＳＥＰ、ＳＥＮを生成する回路（遅延回路２０１、２０２）を含む。これらは、制御信号生成回路８で認識された外部コマンド等（ＡＣＴＩＶＥ  ＣＭＤ等）によって生成される。
【００９２】
図８（Ｂ）を参照すると、Ｙデコーダ、Ｙタイミング生成回路３は、クロック信号ＣＫ、アドレス信号ＡＤＤ、バンク選択信号ＢＡ、制御信号生成回路８からの制御信号、テストモード信号（Ｔｅｓｔ＿Ｍｏｄｅ＿ＥＮ）を入力し、少なくとも３つの制御信号（ＭＩＯＰＲＥＢ、ＭＡＥ、ＶＯＤ＿ＥＮ）のタイミングを制御する回路を含む。
【００９３】
Ｙデコーダ３０１で選択されたＹＳ制御信ＹＳｉ（ｉは、１からマット内のカラムの本数のいずれかの整数値）の活性化タイミングは、センスアンプイネーブル信号ＳＥＮの立ち上がりから、遅延回路４（３０２：偶数段のインバータ列）を経て生成される。ＹＳ制御信号ＹＳｉの非活性化タイミングは、遅延回路６（３０７：奇数段のインバータ列）を経て生成される。つまり、ＹＳ制御信号ＹＳｉのパルス幅（Ｈｉｇｈパルスのパルス幅）の時間＝遅延回路６（３０７）の遅延時間である。
【００９４】
このように、センスアンプ活性化タイミングＳＥＮからＹＳ制御信号ＹＳｉ（ｉは、１からマット内のカラムの本数のいずれかの整数値）の活性化タイミングは、遅延回路４（３０２：偶数段のインバータ列）で決定されるが、これは、ノーマルモードであるか、テストモードであるかに係わらず同一時間である。
【００９５】
ＯＲ回路３１５からの出力であるＶＯＤイネーブル信号ＶＯＤ＿ＥＮ（図６の（ｄ）参照）は、２回活性化される。１回目は、センスアンプ活性化タイミング（ＳＥＮの立ち上がり）に連動する。すなわち、１回目のＶＯＤ＿ＥＮはＡＮＤ回路３０５から出力され、センスアンプイネーブル信号ＳＥＮの立ち上がりエッジに応答してＨｉｇｈとなり、遅延回路５の遅延時間のパルス幅を有するＨｉｇｈパルスである。すなわち、ＶＯＤ＿ＥＮの１回目の非活性化タイミングは、遅延回路５を経て生成される。１回目のＶＯＤ＿ＥＮは、センス動作の初期にセンスアンプをオーバードライブすることに対応する。なお、奇数段のインバータ列からなる遅延回路は、当該遅延回路の入力信号を遅延し反転した信号（反転遅延信号）を出力する。偶数段のインバータ列からなる遅延回路は、当該遅延回路の入力信号を遅延した信号（正転遅延信号）を出力する。
【００９６】
ＶＯＤ＿ＥＮ活性化の２回目は、テストモード時（テストモードイネーブル信号Ｔｅｓｔ＿Ｍｏｄｅ＿ＥＮ＝Ｈｉｇｈ）、且つ、モード信号Ｍｏｄｅ＝Ｈｉｇｈの時に、ＣＬ（ＡＮＤ回路３０３の出力）の非活性のタイミングに連動して、ＹＳ制御信号ＹＳｉが非活性状態のときに出力される。すなわち、ＶＯＤ＿ＥＮの２回目の活性化タイミングは、センスアンプ活性化タイミングであるＳＥＮの活性化（立ち上がり）のタイミングから、遅延回路４（３０２）、遅延回路６（３０７）、インバータ３０４、遅延回路７（３０９）、ＡＮＤ回路３１１、３１２を経て生成される。言い換えれば、ＶＯＤ＿ＥＮの２回目の活性化タイミングは、ＹＳ制御信号ＹＳｉの非活性のタイミング（ＨｉｇｈからＬｏｗへの立ち下り遷移のタイミング）から、遅延回路７（３０９：偶数段のインバータ列）を経て生成される。ＶＯＤ＿ＥＮの２回目の非活性化タイミングは、遅延回路８（３１０：奇数段のインバータ列）を経て生成される。遅延回路８の遅延時間が、２回目のＶＯＤ＿ＥＮのＨｉｇｈパルスのパルス幅に対応する。ＡＮＤ回路３１２は、Ｔｅｓｔ＿Ｍｏｄｅ＿ＥＮ＝Ｈｉｇｈ、且つ、Ｍｏｄｅ＝Ｈｉｇｈのときに、ＡＮＤ回路３１１から出力されるＨｉｇｈパルスをＯＲ回路３１５に伝達する。
【００９７】
ＹＳ制御信号ＹＳｉの非活性化のタイミング（ＨｉｇｈからＬｏｗへの立ち下り遷移のタイミング）から、ＶＯＤ＿ＥＮの活性化のタイミングは、遅延回路７（３０９）で決定されるが、遅延回路７（３０９）を削除して、ＹＳ制御信号ＹＳｉの非活性化のタイミングと、ＶＯＤ＿ＥＮの活性化のタイミングを同一とするようにしても良い。
【００９８】
メインアンプ制御信号ＭＡＥの活性化のタイミング（ＬｏｗからＨｉｇｈへの立ち上がり遷移のタイミング）は、通常動作時（非テストモード時）、テストモード時において、それぞれ異なる時間に設定される。更に、技術思想１に対応したモード信号Ｍｏｄｅ＝Ｌｏｗの時、技術思想２に対応したＭｏｄｅ＝Ｈｉｇｈの時においても、それぞれ異なる時間となる。通常動作時における、メインアンプ制御信号ＭＡＥの活性化のタイミングは、センスアンプ活性化のタイミングであるＳＥＮの活性化（立ち上がり）から、遅延回路４（３０２：偶数段のインバータ列）、遅延回路６（３０７：奇数段のインバータ列）、インバータ３０４、遅延回路７（３０９：偶数段のインバータ列）、遅延回路８（３１０：偶数段のインバータ列）、インバータ３１４、切替スイッチＳＷ２、遅延回路９（３１３：偶数段のインバータ列）、切替スイッチＳＷ１、ＡＮＤゲート３１８を経て生成される。メインアンプ制御信号ＭＡＥの非活性化のタイミングは、遅延回路１０（３１７：奇数段のインバータ列）を経て生成される。つまり、メインアンプ制御信号ＭＡＥのパルス幅の時間は遅延回路１０（３１７）の遅延時間である。なお、切替スイッチＳＷ１は、Ｔｅｓｔ＿Ｍｏｄｅ＿ＥＮ＝Ｈｉｇｈのとき、遅延回路９（３１３）の出力に接続され、Ｔｅｓｔ＿Ｍｏｄｅ＿ＥＮ＝Ｌｏｗのとき、インバータ３０４の出力に接続される。
【００９９】
クロック信号ＣＫとテストモードイネーブル信号Ｔｅｓｔ＿Ｍｏｄｅ＿ＥＮを入力するＮＡＮＤ回路３１６は、テストモードイネーブル信号Ｔｅｓｔ＿Ｍｏｄｅ＿ＥＮがＨｉｇｈのとき（テストモード時）、クロック信号ＣＫがＬｏｗとなると、その出力がＨｉｇｈとなり、メインアンプ制御信号ＭＡの活性化タイミングをクロック信号ＣＫの遷移エッジ（立ち下りエッジ）に対応させる制御を行う。すなわち、ＮＡＮＤ回路３１６とＡＮＤ回路３１８により、図７（Ｂ）に示したように、メインアンプ制御信号ＭＡＥの立ち上がりエッジは、クロック信号ＣＫの立ち下りでゲーティング制御される。
【０１００】
テストモード時（Ｔｅｓｔ＿Ｍｏｄｅ＿ＥＮ＝Ｈｉｇｈ）、且つ，技術思想１に対応したモード信号Ｍｏｄｅ＝Ｌｏｗの時におけるメインアンプ制御信号ＭＡＥの活性化のタイミング（ＬｏｗからＨｉｇｈへの立ち上がり遷移のタイミング）は、センスアンプ活性化のタイミングであるＳＥＮの活性化タイミングから遅延回路４（３０２）、遅延回路６（３０７）、インバータ３０４、切替スイッチＳＷ２（Ｍｏｄｅ＝Ｈｉｇｈでインバータ３１４からインバータ３０４側に切替接続）、遅延回路９（３１３）、切替スイッチＳＷ１を経て生成される。その非活性化タイミングは遅延回路１０を経て生成される。なお、ＭＡＥの活性化タイミングを、同期信号ＣＫに対応させて遅延時間１０（３１７）の遅延時間及びＣＫのエッジタイミング（ＣＫの立ち下りエッジ）のいずれか遅い一方に対応させても良い。少なくとも、メインアンプ制御信号ＭＡＥのパルス幅の時間＝遅延回路１０（３１７）の時間である。言い換えれば、メインアンプ制御信号ＭＡＥの活性化のタイミングは、ＹＳ制御信号ＹＳｉの非活性のタイミング（ＨｉｇｈからＬｏｗへの立ち下り遷移のタイミング）から、遅延回路９（３１３）を経て生成される。但し、メインアンプ制御信号ＭＡＥの活性化のタイミングは、クロック信号ＣＫの周波数が低ければ（クロック周期が長ければ）、図７（Ｂ）に示すように、クロック信号ＣＫの立ち下りエッジで決まる（故に、クロック信号ＣＫはメインアンプ制御信号ＭＡＥの活性タイミングのゲーティング信号である）。
【０１０１】
なお、遅延回路１０（３１７）に代えて、メインアンプ制御信号ＭＡＥを出力するＡＮＤゲート３１８の出力ノードに、エッジトリガによるパルス拡張回路（不図示）を設けても良い。パルス拡張回路を設けることで、クロック信号ＣＫの周波数によらず、メインアンプ制御信号ＭＡＥの最低パルス幅を保証することができる。
【０１０２】
テストモード時（Ｔｅｓｔ＿Ｍｏｄｅ＿ＥＮ＝Ｈｉｇｈ）、且つ、技術思想２に対応したモード信号Ｍｏｄｅ＝Ｈｉｇｈの時におけるメインアンプ制御信号ＭＡＥの活性化タイミングは、センスアンプイネーブル信号ＳＥＮの活性化のタイミングから、遅延回路４（３０２）、遅延回路６（３０７）、インバータ３０４、遅延回路７（３０９）、遅延回路８（３１０）、スイッチＳＷ２、遅延回路９（３１３）を経て生成される。メインアンプ制御信号ＭＡＥの非活性化タイミングは、遅延回路１０（３１７）を経て生成される。すなわち、メインアンプ制御信号ＭＡＥのパルス幅（Ｈｉｇｈパルスのパルス幅）の時間＝遅延回路１０（３１７）の時間である。言い換えれば、メインアンプ制御信号ＭＡＥの活性化のタイミングは、ＹＳ制御信号ＹＳｉの非活性のタイミングから、遅延回路７（３０９）、遅延回路８（３１０）、切替スイッチＳＷ２、遅延回路９（３１３）を経て生成される。この場合、クロック信号ＣＫのゲーティング作用については前述と同様である。
【０１０３】
メイン入出力線のプリチャージ制御信号ＭＩＯＰＲＥＢの活性化タイミングは、メインアンプ制御信号ＭＡＥの非活性タイミングから生成される。ＭＩＯＰＲＥＢの非活性化タイミングは、遅延回路１１（３２１：奇数段のインバータ列）を経て生成される。遅延回路１０（３１７）の出力をインバータ３１９で反転した信号と、信号を入力する遅延回路１１（３２１：奇数段のインバータ列）の出力と、ＮＡＮＤ回路３２０の出力を入力するＮＡＮＤ回路３２２の出力がＭＩＯＰＲＥＢ（Ｌｏｗ電位で活性状態、Ｈｉｇｈ電位で非活性状態）とされる。ＭＩＯＰＲＥＢのＬｏｗパルスのパルス幅は、遅延回路１１（３２１）の遅延時間に対応する。
【０１０４】
クロック信号ＣＫの反転とＴｅｓｔ＿Ｍｏｄｅ＿ＥＮを入力するＮＡＮＤ回路３２０は、Ｔｅｓｔ＿Ｍｏｄｅ＿ＥＮがＨｉｇｈのとき（テストモード時）、クロック信号ＣＫのＨｉｇｈでその出力はＨｉｇｈとなり、ＭＩＯＰＲＥＢの活性化のタイミング（Ｌｏｗ電位への遷移）をクロック信号ＣＫの立ち上がりエッジに応答して対応させる制御行うための回路である。すなわち、ＮＡＮＤ回路３２０と３２２により、図７（Ｂ）に示すように、クロック信号ＣＫのＬｏｗからＨｉｇｈへの立ち上がり遷移に応答して、プリチャージ制御信号ＭＩＯＰＲＥＢがＨｉｇｈからＬｏｗに立ち下る制御が行われる。
【０１０５】
なお、メイン入出力線のプリチャージ制御信号ＭＩＯＰＲＥＢの活性化のタイミングを、クロック信号（同期信号）ＣＫに対応させて遅延時間１１（３２１）の遅延時間、及びクロック信号のＣＫのエッジタイミング（ＣＫの立ち上がりエッジ）のいずれか遅い一方に対応させても良い。少なくとも、ＭＩＯＰＲＥＢのパルス幅の時間＝遅延回路１１の時間である。但し、ＭＩＯＰＲＥＢの活性化のタイミングは、クロック信号ＣＫの周波数が低ければ（周期が長ければ）、図７（Ｂ）に示したように、クロック信号ＣＫの立ち上がりエッジで決まる（故に、クロック信号ＣＫはＭＩＯＰＲＥＢ活性タイミングのゲーティング信号である）。
【０１０６】
遅延回路１１に代えて、ＭＩＯＰＲＥＢを出力するＮＡＮＤゲート３２２の出力ノードにエッジトリガによるパルス拡張回路を設けても良い。パルス拡張回路を設けることで、クロック信号ＣＫの周波数によらず、ＭＩＯＰＲＥＢの最低パルス幅を保証することができる。
【０１０７】
図８の回路は、技術思想１及び２を同一の回路（バルク）で実現する実施例であり、いずれか一方のみを最小するバルクの場合、いずれか他方に関連する論理ゲートは削除できる。このようにして、テストモード時、ＹＳ制御信号ＹＳの非活性のタイミング（ＨｉｇｈからＬｏｗへの立ち下り遷移タイミング）からメインアンプ制御信号ＭＡＥの活性化のタイミング（ＬｏｗからＨｉｇｈへの立ち上がり遷移）までを変更する。
【０１０８】
通常動作時においては、前記変更は、ローカル入出力線対ＬＩＯＴ／Ｂのフローティング時間を増長させるだけであり、不要な制御であるが、テストモード時において、Ｙスイッチ（トランジスタ）のゲート電極のフローティング（ＹＳ不良）を検出するには有用な制御である。
【０１０９】
また、他方の制御として、テストモード時、ＹＳ制御信号ＹＳの非活性タイミング後に、オーバードライブの制御を追加する。通常動作時においては、ＹＳ制御信号ＹＳの非活性タイミング後のオーバードライブの追加は、意味のない制御であるが、テストモード時において、Ｙスイッチ（トランジスタ）のゲート電極のフローティング（ＹＳ不良）を検出するには有用な制御である。
【０１１０】
本願の技術思想は、例えば、メモリやデータプロセッサのデータ信号の伝送ルート等、に適用できる。また、上記した図面において、トランジスタの導電型は、図示した例に制限されるものでないことは勿論である。また、制御信号の活性／非活性状態とＨｉｇｈ／Ｌｏｗ電位の関係、ならびに該制御信号を生成する回路は実施例が開示する形式に限られないことは勿論である。
【０１１１】
本発明の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＭＣＵ（Ｍｉｃｒｏ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、ＡＳＳＰ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｓｔａｎｄａｒｄ  Ｐｒｏｄｕｃｔ）、メモリ（Ｍｅｍｏｒｙ）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、トランジスタは、電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；ＦＥＴ）であれば良く、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）以外にもＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。更に、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタ、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタの代表例である。
【０１１２】
本発明は、本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１１３】
１  メモリアレイ
２  Ｘデコーダ及びＸタイミング生成回路
３  Ｙデコーダ及びＹタイミング生成回路
４  デコーダ制御回路
５  データラッチ回路
６  入出力インターフェース
７  内部クロック（ＣＬＫ）生成回路
８  制御信号生成回路
９  ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ：遅延同期ループ）
１０  スイッチ
１１  Ｘ制御回路
１２  Ｙ制御回路
１０１、１０１’、１０１”、１０２、１０２’、１０２”  センスアンプ（群）
１０３、１０４、１０５、１０６  Ｙスイッチ（ＮＭＯＳトランジスタ）
１０７−１１１  スイッチ（ＮＭＯＳトランジスタ）
１１２−１１４  スイッチ（ＰＭＯＳトランジスタ）
１１５  メインアンプ（ＭＡ）
１１６  ＹＳドライバ（ＹＳＤ）
１１７  ライトアンプ（ＷＡ）
２０１  遅延回路１
２０２  遅延回路２
３０１  Ｙデコーダ
３０２  遅延回路４
３０３  ＡＮＤ回路（２入力）
３０４、３１４、３１９  インバータ
３０５  ＡＮＤ回路（２入力）
３０６  遅延回路５
３０７  遅延回路６
３０９  遅延回路７
３１０  遅延回路８
３１１  ＡＮＤ回路（２入力）
３１２、３１８  ３入力ＡＮＤ回路
３１３  遅延回路９
３１５  ＯＲ回路
３１６、３２０、３２２  ＮＡＮＤ回路
３１７  遅延回路１０
３２１  遅延回路１１
４０１  ＶＯＤ発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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