(57)【要約】      （修正有）【課題】Ｈｉ−Ｚ状態のＤＱＳ信号をマスクし、高速動作に対応し、小面積で実現できる半導体装置を提供する。【解決手段】メモリとメモリを制御するメモリ制御部から構成され、メモリのストローブ信号ＤＱＳおよび対応する相補信号／ＤＱＳを受ける半導体装置であって、メモリ制御部は、ストローブ信号ＤＱＳおよび相補信号／ＤＱＳを各入力端子に受け、第１の閾値（たとえば、０ボルト）に基づき、互いに相補な信号ｄｑｓ＿ｃｉｎおよび信号ｄｑｓｃ＿ｃｉｎとを出力する比較器ＣＭＰ１２０と、ストローブ信号ＤＱＳおよび相補信号／ＤＱＳを各入力端子に受け、第２の閾値（たとえばＶｂボルト）に基づき、信号ｄｑｓ＿ｓｏを出力する比較器ＣＭＰ１１０と、比較器ＣＭＰ１２０から出力される信号ｄｑｓｃ＿ｃｉｎを受ける選択回路１５０と、選択回路１５０に対して、切換信号ｃｌｏｃｋ＿ｅｎを出力する制御部（たとえば、ＦＦ１２４）とを含む。【選択図】図２
2013175124.tif 000002
【特許請求の範囲】
【請求項１】
メモリと前記メモリを制御するメモリ制御部から構成され、前記メモリのストローブ信号および対応する相補信号を受ける半導体装置であって、
前記メモリ制御部は、
前記ストローブ信号および前記相補信号を各入力端子に受け、第１の閾値に基づき、互いに相補な第１の信号および第２の信号を出力する第１の比較器と、
前記ストローブ信号および前記相補信号を各入力端子に受け、第２の閾値に基づき、第３の信号を出力する第２の比較器と、
前記第１の比較器から出力される前記第１の信号を受ける第１の選択回路と、
前記第１の選択回路に対して、切換信号を出力する制御部とを含み、
前記制御部は、所定数のデータを対応する期間に前記第１の選択回路が前記第１の信号を選択出力するように、前記第３の信号の活性化に基づき、前記切換信号を活性化し、
前記所定数に対応する期間の前記ストローブ信号および前記相補信号が出力されたのち、
前記制御部は、前記第１の選択回路が所定のレベルの電圧を選択出力するように前記切換信号を非活性化する、半導体装置。
【請求項２】
前記ストローブ信号および前記相補信号の信号レベルを調節することにより、前記第１の比較器の入出力特性と前記第２の比較器の入出力特性とが同じである、請求項１に記載の半導体装置。
【請求項３】
前記メモリ制御部は、
リード期間の長さを示す信号を入力として受け取り、その信号を時間的にシフトしてマスク信号の生成に使用するマスク信号生成回路をさらに含み、前記マスク信号生成回路は、前記だ３の信号に応じて前記制御部に対して、前記マスク信号を出力する、請求項１に記載の半導体装置。
【請求項４】
前記メモリ制御部は、
リード期間の長さを示す信号を格納する記憶部を含み、
前記メモリ制御部は、第１の同期信号で動作し、
前記メモリは、第２の同期信号で動作し、
前記記憶部は、前記第１の同期信号で前記リード期間の長さを示す信号を格納し、前記第２の同期信号で前記リード期間の長さを示す信号を読出す、請求項１に記載の半導体装置。
【請求項５】
前記メモリ制御部は、
前記第２の信号を受ける第２の選択回路をさらに含み、
前記第２の選択回路は、一定電圧に固定された信号によって、前記第２の信号が出力するように選択される、請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にメモリリード制御回路を備える半導体装置に関する。
【背景技術】
【０００２】
ＤＤＲ（Ｄｏｕｂｌｅ−Ｄａｔａ−Ｒａｔｅ）のメモリインタフェースでは、データ伝送にストローブ信号（ＤＱＳ）を用いる。このデータバスはＤＤＲメモリとＳｏＣチップ内のＤＤＲメモリインタフェース間では双方向バスであるため、データ伝送の前後ではストローブ信号がハイインピーダンス（Ｈｉ−Ｚ）状態となる。ＳｏＣチップ内でＨｉ−Ｚ状態の信号を取り込まれると、ＳｏＣチップ内のメモリコントローラがストローブ信号の状態を確定できず、正常動作ができなくなる。このＨｉ−Ｚ状態のストローブ信号を取り込まないために、上記のような問題を解決するために、下記のような技術がある。
【０００３】
特許文献１（特開２００３−２２３７８６号公報）は、最小の半導体ダイエリアを利用しながら、ＤＱＳ遷移を正確に決定し得る単純なＤＱＳ受信機を提供することを目的としている。この特許文献１（特開２００３−２２３７８６号公報）に開示された発明は、第１の入力、第２の入力および出力を有する第１比較器であって、第１の入力は第１電圧基準に接続され、第２の入力はデータストローブに接続される第１比較器と、入力、イネーブル入力および出力を有する遅延要素であって、入力は第１比較器の出力に接続される遅延要素と、第１入力、第２の入力および出力を有する第２比較器であって、第１の入力は第２電圧基準に接続され、第２の入力はデータストローブに接続される第２比較器と、プリセット入力、クロック入力および出力を有するフリップフロップであって、プリセット入力は第２比較器の出力およびクロック入力は遅延要素の出力に接続され、フリップフロップの出力は遅延要素のイネーブル入力に接続される、フリップフロップとを備える。
【０００４】
この特許文献１（特開２００３−２２３７８６号公報）に開示された発明は、ＤＱＳの立ち上がりを異なるレベルで判定した信号を用いてイネーブルとし、自分自身（ＤＱＳ）の信号の立ち下がりでディスエーブルとするような制御を行なっている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２２３７８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１（特開２００３−２２３７８６号公報）に開示された発明では、Ｈｉ−Ｚ状態を除くために信号ＤＱＳの電圧レベルをＨレベル側にプルアップ若しくはＬレベル側にプルダウンすると信号ＤＱＳの電圧レベルがＨレベル側とＬレベル側で対象でなくなるためチップ内部に取り込まれるタイミングに誤差が生じる。
【０００７】
さらに、メモリの高速化に伴ってタイミングマージンが小さくなったり、ＤＱＳのサイクル時間が短くなったりする場合には安定して動作させるのが難しくなってきている。
【０００８】
それゆえに、本発明の目的は、Ｈｉ−Ｚ状態のＤＱＳ信号をマスクし、高速動作に対応し、小面積で実現できる半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明の一実施例によれば、メモリとメモリを制御するメモリ制御部から構成され、メモリのストローブ信号および対応する相補信号を受ける半導体装置であって、メモリ制御部は、ストローブ信号および相補信号を各入力端子に受け、第１の閾値に基づき、互いに相補な第１の信号および第２の信号を出力する第１の比較器と、ストローブ信号および相補信号を各入力端子に受け、第２の閾値に基づき、第３の信号を出力する第２の比較器と、第１の比較器から出力される第１の信号を受ける第１の選択回路と、第１の選択回路に対して、切換信号を出力する制御部とを含み、制御部は、所定数のデータを対応する期間に第１の選択回路が第１の信号を選択出力するように、第３の信号の活性化に基づき、切換信号を活性化し、所定数に対応する期間のストローブ信号および相補信号が出力されたのち、制御部は、第１の選択回路が所定のレベルの電圧を選択出力するように切換信号を非活性化する。
【発明の効果】
【００１０】
本発明の一実施形態のメモリリード制御回路によれば、Ｈｉ−Ｚ状態のＤＱＳ信号をマスクし、チップ内部に取り込まれるタイミングに誤差を極めて小さくすることができる。
【図面の簡単な説明】
【００１１】
【図１】本実施の形態に係る半導体装置１の構成を示すブロック図である。
【図２】メモリリード制御回路１００の構成を示す図である。
【図３】ＦＩＦＯ１３０の動作を説明するための図である。
【図４】メモリリード制御回路１００の動作を説明するためのタイミングチャートである。
【図５】メモリリード制御回路１００の出力先の一例を示す図である。
【図６】メモリリード制御回路１００Ａの構成を示す図である。
【図７】メモリリード制御回路１００Ａの動作を説明するためのタイミングチャートである。
【図８】メモリリード制御回路１００Ｂの構成を示す図である。
【図９】メモリリード制御回路１００Ｂの動作を説明するためのタイミングチャートである。
【図１０】メモリリード制御回路１００Ｃの構成を示す図である。
【図１１】メモリリード制御回路１００Ｃの動作を説明するためのタイミングチャートである。
【図１２】メモリリード制御回路１００Ｄの構成を示す図である。
【図１３】メモリリード制御回路１００Ｄの動作を説明するためのタイミングチャートである。
【図１４】メモリリード制御回路１００Ｅの構成を示す図である。
【図１５】メモリリード制御回路１００Ｅの動作を説明するためのタイミングチャートである。
【図１６】メモリリード制御回路１００Ｆの構成を示す図である。
【図１７】メモリリード制御回路１００Ｆの動作を説明するためのタイミングチャートである。
【図１８】メモリリード制御回路１００Ｇの構成を示す図である。
【図１９】メモリリード制御回路１００Ｇの動作を説明するためのタイミングチャートである。
【図２０】メモリリード制御回路１００Ｈの構成を示す図である。
【図２１】メモリリード制御回路１００Ｈの動作を説明するためのタイミングチャートである。
【図２２】メモリリード制御回路１００Ｉの構成を示す図である。
【図２３】メモリリード制御回路１００Ｉの動作を説明するためのタイミングチャートである。
【図２４】実施の形態１〜１０で用いられる比較器の一例を示す図である。
【図２５】比較器に入力する信号に接続される終端回路の一例を示す図である。
【図２６】実施の形態１〜１０で用いられる比較器の別の例を示す図である。
【図２７】比較器の入出力特性の一例を示す図である。
【図２８】比較器の入出力特性の別の一例を示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明について図面を参照して詳しく説明する。なお、図中同一又は相当部分には同一の符号を付してその説明は繰返さない。
【００１３】
［半導体装置１の構成］
図１は、本実施の形態に係る半導体装置１の構成を示すブロック図である。図１を参照して、半導体装置１は、ＳｏＣチップ１０と、ＤＤＲメモリ２０とを備える。ＳｏＣチップ１０は、メモリコントローラ１１と、メモリインタフェース１２とを含む。
【００１４】
メモリコントローラ１１は、ＳｏＣチップ１０内のクロック信号ＣＬＫ２をメモリインタフェース１２に送信する。また、メモリコントローラ１１とメモリインタフェース１２との間の通信では、アドレス信号、コマンド信号、データ信号、制御信号等が送受信される。メモリコントローラ１１とメモリインタフェース１２との動作は、クロック信号ＣＬＫ２に同期して行なわれる。
【００１５】
メモリインタフェース１２は、メモリリード制御回路１００を含む。メモリインタフェース１２は、クロック信号ＣＬＫ１をＤＤＲメモリに送信する。また、メモリインタフェース１２は、ＤＤＲメモリ２０のメモリセルを読み、書きするのに必要なアドレス信号、コマンド信号をＤＤＲメモリ２０に送信する。メモリインタフェース１２とＤＤＲメモリ２０との間では、ストローブ信号、データ信号等が送受信される。ＳｏＣチップ１０ＤＤＲメモリ２０との動作は、クロック信号ＣＬＫ１に同期して行なわれる。
【００１６】
［実施の形態１］
図２は、メモリリード制御回路１００の構成を示す図である。図２を参照して、メモリリード制御回路１００は、比較器ＣＭＰ１１０，１２０と、バッファ回路１１６，１１８と、選択回路１４０，１５０と、入力信号の位相を９０度シフトする９０度シフタ１６０，１７０とを含む。なお、比較器１２０は所定の論理信号を出力する出力端子（以降、非反転出力端子と称する）と反転した論理信号を出力する出力端子（以降、反転出力端子と称する）を有する。
【００１７】
選択回路１４０は、電圧レベルがＨ状態（固定）の信号を出力する定電圧源回路１４２と、電圧レベルがＬ状態（固定）の信号を出力する定電圧源回路１４４と、定電圧源回路１４２の電圧レベルにより出力を選択するセレクタ１４６とを含む。セレクタ１４６は、電圧レベルがＨレベルのときは信号ｄｑｓ＿ｃｉｎの出力を選択し、電圧レベルがＬレベルのときは、定電圧源回路１４４の出力を選択する。ここでは、常に定電圧源回路１４２の出力電圧レベルがＨレベルであるため、セレクタ１４６は、信号ｄｑｓ＿ｃｉｎの出力を選択する。これは、選択回路１５０にも同様な回路を設けるため、この選択回路１５０の出力との遅延時間を合わせるために設けられたものである。
【００１８】
選択回路１５０は、電圧レベルがＨ状態（固定）の信号を出力する定電圧源回路１５２と、信号ｃｌｏｃｋ＿ｅｎの電圧レベルにより出力を選択するセレクタ１５４とを含む。セレクタ１５４は、電圧レベルがＨレベルのときは信号ｄｑｓｃ＿ｃｉｎの出力を選択し、電圧レベルがＬレベルのときは、定電圧源回路１５２の出力を選択する。
【００１９】
メモリリード制御回路１００は、フリップフロップ回路ＦＦ１０２，ＦＦ１０４と、制御回路１２４（フリップフロップ回路ＦＦ１２４）と、ＮＡＮＤ回路１０６と、ＦＩＦＯ１３０と、カウンタ１１２，１１４と、インバータ回路１２２とをさらに含む。フリップフロップ回路ＦＦ１０２，ＦＦ１０４およびカウンタ１１２は、クロック信号ＣＬＫ２に同期して、出力される。
【００２０】
なお、ＦＦ１２４は、電源立上時ではリセットされるが、一方、信号ｓｔが入力されるとこの信号ｓｔによってセットされることを表している。すなわち、セット端子（Ｓ端子）およびリセット端子（Ｒ端子）に信号が入力されているときは、その信号でセット／リセットがなされることを表し、信号が入力されていないときは、セット端子およびリセット端子にはＨレベルの電圧が設定される。この表記の仕方は、他のフリップフロップ回路の記載でも同様である。
【００２１】
信号ｄｑｓ，ｄｑｓｃは、それぞれＣＭＰ１１０，ＣＭＰ１２０の第１の入力端子および第２の入力端子に接続される。ここでＣＭＰ１１０およびＣＭＰ１２０の動作について説明する。まず、ＣＭＰ１１０について、信号ｄｑｓ，ｄｑｓｃの各々に対応する電圧をそれぞれ電圧Ｖｄｑｓ，Ｖｄｑｓｃとし、たとえば、ＣＭＰ１１０の入出力特性がＶｂボルトを基準とし、ＣＭＰ１１０の入力感度Ｖａとすると、Ｖｄｑｓ−Ｖｄｑｓｃ＞Ｖｂ＋Ｖａのときに、Ｈレベルの出力信号ｄｑｓ＿ｓｏが出力される。一方、Ｖｄｑｓ−Ｖｄｑｓｃ＜０−Ｖａのときに、Ｌレベルの出力信号ｄｑｓ＿ｓｏが出力される。
【００２２】
次に、ＣＭＰ１２０についても説明すると、同様に信号ｄｑｓ，ｄｑｓｃの各々に対応する電圧をそれぞれ電圧Ｖｄｑｓ，Ｖｄｑｓｃとし、たとえば、ＣＭＰ１２０の入出力特性が０ボルトを基準とし、ＣＭＰ１２０の入力感度Ｖａとすると、Ｖｄｑｓ−Ｖｄｑｓｃ＞０＋Ｖａのときに、ＣＭＰ１２０の非反転出力端子にＨレベルの出力信号が出力される。そして、ＣＭＰ１２０の非反転出力端子に対応して設けられたバッファ回路１１６からＨレベルの出力信号ｄｑｓ＿ｃｉｎが出力される。一方、Ｖｄｑｓ−Ｖｄｑｓｃ＜０−Ｖａのときに、ＣＭＰ１２０の非反転出力端子にＬレベルの出力信号が出力される。そして、バッファ回路１１６からＬレベルの出力信号ｄｑｓ＿ｃｉｎが出力される。
【００２３】
ＣＭＰ１１０の出力信号ｄｑｓ＿ｓｏは、シングルエンド出力であって、カウンタ１１４に供給される。一方、ＣＭＰ１２０の反転出力端子にはバッファ回路１１８が設けられる。バッファ１１６，１１８は省略される場合もあり、その場合はＣＭＰ１２０の非反転出力端子から出力信号ｄｑｓ＿ｃｉｎを出力し、反転出力端子から出力信号ｄｑｓｃ＿ｃｉｎを出力する。
【００２４】
なお、図示はしていないが、信号ｄｑｓ＿ｓｏを用いてマスク信号を生成するのに使用する回路をマスク信号生成回路と称し、この実施の形態１の場合のマスク信号生成回路は、ＦＦ１０２と，ＦＦ１０４，ＮＡＮＤ回路１０６と，カウンタ１１２と，ＦＩＦＯ１３０とを含む。
【００２５】
選択回路１４０、１５０は、バッファ回路１１６，１１８の出力信号ｄｑｓ＿ｃｉｎ，ｄｑｓｃ＿ｃｉｎの各々をそれぞれ受けるように設けられる。信号ｄｑｓｃ＿ｃｉｎは、選択回路１５０のセレクタ１５４に与えられ、一方、ＦＦ１２４にも同期信号として与えられる。従って、ＦＦ１２４からの信号ｃｌｏｃｋ＿ｅｎは信号ｄｑｓｃ＿ｃｉｎに同期して出力され、選択回路１５０のセレクタ１５４に供給される。
【００２６】
セレクタ１５４は、信号ｃｌｏｃｋ＿ｅｎが非活性化のときに、定電圧源回路１５２から予め定められるＨレベルの電圧を９０度シフタ１７０に供給する。
【００２７】
一方、選択回路１４０は、選択回路１５０とのタイミング調整のために設けられたものであって、常に、信号ｄｑｓ＿ｃｉｎが９０度シフタ１６０に供給される。なお、定電圧源回路１４２，１５２は、定電圧Ｖｃｃなどを用いてもよい。
【００２８】
ＦＦ１０２，ＦＦ１０４と、カウンタ１１２は、チップ内クロック信号ＣＬＫ２を受け、このクロック信号ＣＬＫ２に同期してＮＡＮＤ回路１０６やＦＩＦＯ１３０に出力する。ＮＡＮＤ回路１０６の出力信号ｄｑｉ＿ｓｔは１クロック分の長さの信号が出力され、ＦＩＦＯ１３０のライトポインタの示す値（たとえば、初期値０）からＦＩＦＯ１３０に書込まれる。
【００２９】
一方、ＣＭＰ１１０からの出力信号ｄｑｓ＿ｓｏは、カウンタ１１４によってカウントアップされ、カウントアップされた値（たとえば、初期値３’ｄ１１１とするとカウントアップされると０（ゼロ）に戻り、ＦＩＦＯ１３０の０番地のデータを読む）に基づいてリードポイントが決定され、ＦＩＦＯ１３０から読出される。ＦＩＦＯ１３０からの出力信号ｓｔは、インバータ回路１２２の入力端子と、ＦＦ１２４のセット端子とに供給される。
【００３０】
図３は、ＦＩＦＯ１３０の動作を説明するための図である。図３の（Ａ）は、ＦＩＦＯ１３０へデータを格納するまでの動作について説明した図である。図３の（Ａ）を参照して、理解を容易にするために、メモリが４ｂｉｔバースト動作を行なう場合について説明する。クロック信号ＣＬＫ２と、信号ｄｑｓ＿ｅｎと、ＦＦ１０２とＦＦ１０４との接続ノードの信号レベルを示すｄｑｉ＿ｅｎ＋ＦＦ１０２と、ＦＦ１０４とカウンタ１１２との接続ノードの信号レベルを示すｄｑｉ＿ｅｎ＋ＦＦ１０４と、信号ｄｑｉ＿ｓｔとが順に示される。また、ライトポイントｗｐ＿ｓｔの値とそれに対応するＦＩＦＯ１３０のセルの値とが順に示されている。
【００３１】
システムからメモリリード期間を示す信号ｄｑｉ＿ｅｎが時刻ｔ２にＬレベルからＨレベルへ切替り、時刻ｔ４にＨレベルからＬレベルへ切替る。上記のような信号が入力されると、ＦＦ１０２とＦＦ１０４との接続ノードの信号レベルは、クロック信号ＣＬＫ２に同期し、１クロック分ずれて、時刻ｔ３にＬレベルからＨレベルに切替り、時刻ｔ５にＨレベルからＬレベルへ切替る。
【００３２】
さらに、ＦＦ１０４とカウンタ１１２との接続ノードの信号レベルは、さらに１クロック分ずれて、時刻ｔ４にＬレベルからＨレベルに切替り、時刻ｔ６にＨレベルからＬレベルへ切替る。
【００３３】
これらの出力を受けてＮＡＮＤ回路１０６からの出力信号ｄｑｉ＿ｓｔの信号レベルは、時刻ｔ４までＨレベルを維持し、時刻ｔ４にＨレベルからＬレベルに切替り、時刻ｔ５にＬレベルからＨレベルに切替り、時刻ｔ５後はＨレベルを維持する。
【００３４】
一方、ライトポイントｗｐ＿ｓｔの初期値は、０（ゼロ）に設定されており、信号ｄｑｉ＿ｓｔの動作に応じて、まずＦＩＦＯ１３０［０］に時刻ｔ５まではデータ「１」が書込まれる。次に時刻ｔ４に信号ｄｑｉ＿ｓｔがＨレベルからＬレベルに切替ることに伴い、ＦＩＦＯ１３０［０］に、１クロック分ずれた時刻ｔ５にデータ「０」が書込まれる。なお、時刻ｔ５まで、データ「１」が信号ＣＬＫ２に同期してＦＩＦＯ１３０［０］に連続して書込まれる。
【００３５】
その後、さらに、信号ｄｑｉ＿ｓｔの信号レベルは、時刻ｔ５にＬレベルからＨレベルに切替ることに伴い、ライトポイントｗｐ＿ｓｔの値が１つカウントアップされ、ＦＩＦＯ１３０［１］には、１クロック分ずれて時刻ｔ６に改めてデータ「１」が書込まれる。なお、時刻ｔ６までは、ＦＩＦＯ１３０［１］にデータ「１」が保持される。
【００３６】
その後、時刻ｔ６以降、信号ｄｑｉ＿ｓｔの信号レベルではＨレベルに維持されたままで、ライトポイントｗｐ＿ｓｔの値がさらに１つ進み、ＦＩＦＯ１３０［２］に、１クロック分ずれて時刻ｔ７にデータ「１」が書込まれる。この後、ライトポイントｗｐ＿ｓｔは変化しないため、ＦＩＦＯ１３０［２］にはデータ「１」が引き続き書込まれる。一方、時刻ｔ７までは、ＦＩＦＯ１３０［２］にデータ「１」が保持される。
【００３７】
なお、ここでは、４ビットバーストの動作をするメモリについて説明したが、ストローブ信号ｄｑｓのトグルが最後かどうかということは、バースト長等の情報に基づき、図１のメモリコントローラ１１が制御する。
【００３８】
次に図３の（Ｂ）は、ＦＩＦＯ１３０からデータが読み出される動作について説明した図である。図３の（Ｂ）を参照して、ストローブ信号ｄｑｓ，ｄｑｓｃは時刻ｔ１までＨｉ−Ｚ状態であり、その後、時刻ｔ２までストローブ信号ｄｑｓ，ｄｑｓｃは、それぞれＬレベル、Ｈレベルの状態である。
【００３９】
時刻ｔ２にストローブ信号ｄｓｑはＬレベルからＨレベルへ切替ると、ＣＭＰ１１０の出力である信号ｄｑｓ＿ｓｏもＬレベルからＨレベルへ切替る。
【００４０】
信号ｄｑｓ＿ｓｏの活性化によって、ＦＩＦＯ１３０のリードポイントｒｐ＿ｓｔは、初期値７（３ビットでの「１１１」）から１つカウントアップされ、リードポイントｒｐ＿ｓｔは０（３ビットでの「０００」）を取り、ＦＩＦＯ１３０［０］に格納されているデータを読み出す。
【００４１】
その後、時刻ｔ３で再度、信号ｄｑｓ＿ｓｏがＬレベルからＨレベルへ切替るため、カウンタがカウントアップして、リードポイントの値が０から１に１つカウントアップし、信号ｄｑｓ＿ｓｏがＬレベルからＨレベルへ切替るまで、リードポイント値を保持する。
【００４２】
図４メモリリード制御回路１００の動作を説明するためのタイミングチャートである。図２、図４を参照して、システムからメモリリード期間を示す信号ｄｑｉ＿ｅｎが入力されＦＩＦＯ１３０に入力される。なお、ＦＦ１０２，ＦＦ１０４およびＦＩＦＯ１３０は、チップ内のシステムクロック信号ＣＬＫ２に同期して動作する。
【００４３】
ＣＭＰ１２０は、メモリからの相補のデータストローブ信号ｄｑｓ，ｄｑｓｃを受け取り、チップ内信号ｄｑｓ＿ｃｉｎ，ｄｑｓｃ＿ｃｉｎを生成する。
【００４４】
ＣＭＰ１１０は、ＣＭＰ１２０と同様に、データストローブ信号ｄｑｓ，ｄｑｓｃを受け、チップ内信号ｄｑｓ＿ｓｏを生成する。ＣＭＰ１２０は、信号ｄｑｓに供給される電圧（Ｖｄｑｓ）が信号ｄｑｓｃに供給される電圧（Ｖｄｑｓｃ）より電位が高い場合、Ｈレベルの信号ｄｑｓ＿ｃｉｎおよびＬレベルの信号ｄｑｓｃ＿ｃｉｎを出力する。
【００４５】
一方、信号ｄｑｓに供給される電圧（Ｖｄｑｓ）が信号ｄｑｓｃに供給する電圧（Ｖｄｑｓｃ）より電位が低い場合、信号ｄｑｓ＿ｃｉｎをＬレベルに、信号ｄｑｓｃ＿ｃｉｎをＨレベルとする。
【００４６】
ＣＭＰ１１０は、信号ｄｑｓに供給される電圧（Ｖｄｑｓ）が信号ｄｑｓｃに供給される電圧（Ｖｄｑｓｃ）より一定電圧以上高い場合、Ｈレベルの信号ｄｓｑ＿ｓｏを出力する。具体的には、時刻ｔ２において、信号ｄｑｓに供給される電圧（Ｖｄｑｓ）が信号ｄｑｓｃに供給される電圧（Ｖｄｑｓｃ）より一定電圧以上高いため、信号ｄｓｑ＿ｓｏがＬレベルからＨレベルへ切替る。
【００４７】
ここで、信号ｄｑｓ＿ｓｏは、ＦＩＦＯ１３０に入力された信号ｄｑｉ＿ｅｎの出力クロックとして使用され、信号ｄｑｓ＿ｓｏに同期した信号ｓｔがＦＩＦＯ１３０より取り出される。
【００４８】
信号ｄｑｓｃ＿ｃｉｎによって同期して出力するＦＦ１２４のセット端子は信号ｓｔを受け、ＦＦ１２４のデータ端子は反転信号ｓｔ＿ｂを受ける。そしてＦＦ１２４は反転信号ｓｔ＿ｂを信号ｃｌｏｃｋ＿ｅｎに変換し出力する。
【００４９】
ここで、信号ｄｑｓ＿ｓｏがＬレベルからＨレベルへ切替るとき（時刻ｔ２）に、信号ｃｌｏｃｋ＿ｅｎはＬレベルからＨレベルへ切替る。またリード期間終了時の信号ｄｑｓｃ＿ｃｉｎがＬレベルからＨレベルへ切替るとき（時刻ｔ３４）に、信号ｃｌｏｃｋ＿ｅｎはＨレベルからＬレベルへ切替る。
【００５０】
選択回路１４０は信号ｄｑｓ＿ｃｉｎを選択し、一方、選択回路１５０は信号ｃｌｏｃｋ＿ｅｎの電圧レベルに応じて出力を選択する。具体的には、選択回路１５０は、信号ｃｌｏｃｋ＿ｅｎがＨレベルのとき、信号ｄｑｓｃ＿ｃｉｎを選択する。一方、選択回路１５０は、信号ｃｌｏｃｋ＿ｅｎがＬレベルのとき、定電圧源回路１５２よりＨレベルの固定電圧を選択する。
【００５１】
これにより、たとえば、信号ｄｓｑｃがＨｉ−Ｚ状態のとき（０〜時刻ｔ１、時刻ｔ４〜）、Ｌレベルの信号ｃｌｏｃｋ＿ｅｎが選択回路１５０に入力されても、選択回路１５０はＨレベルの固定電圧を９０度シフタ１７０に供給する。このため、対応する信号ｄｑｓｃ＿９０＿ｇの信号レベルは、Ｈレベルに固定され、システムに不安定なＨｉ−Ｚ状態を回避できる。
【００５２】
本実施の形態１に係るメモリリード制御回路１００は、比較器ＣＭＰ１１０によって互いに相補なストローブ信号ｄｑｓ，ｄｑｓｃに電位差がついたことを判定してイネーブル期間を開始することで、信号ｄｑｓ，ｄｑｓｃのハイインピーダンス状態を取り除き、チップ内部に不定値が取り込まれるのを防ぐことができる。
【００５３】
また、信号ｄｑｓ＿ｃｉｎ，ｄｑｓｃ＿ｃｉｎを生成する比較器ＣＭＰ１２０と別にすることで電位差をつけることによるタイミングの誤差も生じることがない。イネーブルの終了期間の判断においても信号ｄｑｓ，ｄｑｓｃからカウンタ値の比較を行なうこともないため論理規模を小さく作成することができる。また、信号ｄｑｓｃ＿ｃｉｎの立ち上がりに間に合えばよいのでタイミングに余裕を持って動作させることができる。
【００５４】
図５は、メモリリード制御回路１００の出力先の一例を示す図である。図５を参照して、回路２００は、メモリリード制御回路１００の出力を受け、指定されたアドレスを出力する。回路２００は、フリップフロップ回路ＦＦ２０２，ＦＦ２０４，ＦＦ２０６，ＦＦ２０８Ａ，ＦＦ２０８Ｂと、ＦＩＦＯセレクタ２１０と，バッファ回路２２０とを含む。
【００５５】
ＦＩＦＯセレクタ２１０は、アドレス信号ａｄｄ＿ｅｖｅｎ［２：０］，ａｄｄ＿ｏｄｄ［２：０］によって指定され、信号ｏｕｔ＿ｅｖｅｎ［１５：０］，ｏｕｔ＿ｏｄｄ［１５：０］を出力する。
【００５６】
ＦＦ２０２，ＦＦ２０４は、それぞれ信号ｄｑｓ＿９０＿ｇ，ｄｑｓｃ＿９０＿ｇに同期して、データ信号ｄｑを出力する。また、ＦＦ２０６は、信号ｄｑｓｃ＿９０＿ｇに同期して、データを出力する一方、このデータ出力は、ＦＦ２０８Ａ，ＦＦ２０８Ｂの同期クロック信号となっている。すなわち、ＦＦ２０８Ａ，ＦＦ２０８Ｂからの出力信号は、信号ｄｑｓｃ＿９０＿ｇに同期して出力されることになる。
【００５７】
従って、本実施の形態に係るメモリリード制御回路１００の構成を取ることにより、メモリリード制御回路１００は、信号ｄｑｓｃ＿９０＿ｇをＨレベル固定にして出力することができる。そしてメモリリード制御回路１００を含むシステムでは、入力信号がＨｉ−Ｚ状態であることを理由に不安定になるのを防ぐことができる。一方、信号ｄｑｓ＿９０＿ｇは、図４の時刻ｔ４３以降は不定のままであるが、図５を用いて説明したように、ＦＦ２０２は信号ｄｑｓ＿９０＿ｇを受けるが、時刻ｔ４３以降に信号ｄｑｓｃ＿９０＿ｇが動作することもないため、ＦＦ２０８Ａは出力もされず、システムが不安定になることもない。
【００５８】
［実施の形態２］
実施の形態１のメモリリード制御回路１００と比較しつつ、実施の形態２のメモリリード制御回路１００Ａを説明する。
【００５９】
図６は、メモリリード制御回路１００Ａの構成を示す図である。図７は、メモリリード制御回路１００Ａの動作を説明するためのタイミングチャートである。図６、図７を参照して、メモリリード制御回路１００Ａは、メモリリード制御回路１００の９０度シフタ１６０，１７０と、ＦＦ１２４と、インバータ回路１２２とに代えて、９０度シフタ１６０Ａ，１７０Ａと、バッファ回路１２８Ａと、フリップフロップ回路ＦＦ１２４Ａ，ＦＦ１２６Ａと、インバータ回路１２２Ａを含む。なお、メモリリード制御回路１００Ａの他の構成は、メモリリード制御回路１００の構成と同様なため、ここでは説明は繰返さない。
【００６０】
メモリリード制御回路１００Ａの９０度シフタ１６０Ａは、ストローブ信号ｄｑｓ，ｄｑｓｃによって生成された信号ｄｑｓ＿ｃｉｎを受け、９０度シフタ１７０Ａは、ストローブ信号ｄｑｓ，ｄｑｓｃによって生成された信号ｄｑｓ＿ｃｉｎに相補な信号ｄｑｓｃ＿ｃｉｎの出力を受ける。信号ｄｑｓ＿９０，ｄｑｓｃ＿９０は、信号ｄｑｓ，ｄｑｓｃと比較してそれぞれ位相が９０度異なる信号である。なお、バッファ１１６，１１８は省略される場合もあり、その場合はＣＭＰ１２０の非反転出力端子から出力信号ｄｑｓ＿ｃｉｎを出力し、反転出力端子から出力信号ｄｑｓｃ＿ｃｉｎを出力する。
【００６１】
そして、選択回路１４０は、９０度シフタ１６０Ａからの出力信号ｄｑｓ＿９０を受け、選択回路１５０は、９０度シフタ１７０Ａからの信号ｄｑｓｃ＿９０の出力を受ける。
【００６２】
信号ｄｑｓ＿９０は、ＦＦ１２６Ａの同期クロック信号の役割も果たし、この信号ｄｑｓ＿９０に同期して、信号ｓｔが出力され、信号ｓｔ＿ｄｑｓとして変換される。なお、信号ｄｑｓ＿９０を増幅するため、バッファ回路１２８Ａが設けられる。
【００６３】
ＦＦ１２４Ａのセット端子が信号ｓｔ＿ｄｑｓを受け、インバータ回路１２２を介して、ＦＦ１２４Ａのデータ端子は信号ｓｔ＿ｄｑｓの反転信号ｓｔ＿ｄｑｓ＿ｂを受ける。
【００６４】
このとき、実施の形態１のメモリリード制御回路１００と同様に、ＦＦ１２４Ａからの出力である信号ｃｌｏｃｋ＿ｅｎは、信号ｄｑｓｃ＿９０に同期して出力される。
【００６５】
なお、この実施の形態２の場合のマスク信号生成回路は、ＦＦ１０２と，ＦＦ１０４，ＮＡＮＤ回路１０６と，カウンタ１１２と，ＦＩＦＯ１３０とを含む。
【００６６】
メモリリード制御回路１００と比較して、信号ｄｑｓ＿９０と同期して（時刻ｔ２２）、信号ｓｔが信号ｓｔ＿ｄｑｓに変換される。そして、信号ｄｑｓｃ＿９０と同期して（時刻ｔ３４）、信号ｃｌｏｃｋ＿ｅｎがＨレベルからＬレベルへ切替るため、出力信号ｄｑｓ＿９０＿ｇ，ｄｑｓｃ＿９０＿ｇは容易にタイミングを調整できる。
【００６７】
言い換えると、比較器ＣＭＰ１１０の出力信号ｄｑｓ＿ｓｏは、ＣＭＰ１２０の出力信号ｄｑｓ＿ｃｉｎ，ｄｑｓｃ＿ｃｉｎと比べると、電位差をつけて比較するため、信号ｄｓｑ＿ｓｏの出力されるタイミングにずれが生じる。
【００６８】
従って、メモリリード制御回路１００Ａの構成を取ることにより、信号ｃｌｏｃｋ＿ｅｎを生成するＦＦ１２４Ａに入力するデータが信号ｄｑｓ＿ｃｉｎ，ｄｑｓｃ＿ｃｉｎに同期することで、このずれを解消し、より正確なタイミングで動作させることができる。
【００６９】
［実施の形態３］
実施の形態３のメモリリード制御回路１００Ｂは、実施の形態２のメモリリード制御回路１００Ａの変形例の一例である。実施の形態２のメモリリード制御回路１００Ａと比較しつつ、実施の形態３のメモリリード制御回路１００Ｂを説明する。
【００７０】
図８は、メモリリード制御回路１００Ｂの構成を示す図である。図９は、メモリリード制御回路１００Ｂの動作を説明するためのタイミングチャートである。図８、図９を参照して、メモリリード制御回路１００Ｂは、メモリリード制御回路１００Ａのバッファ回路１２８Ａと、カウンタ１１４と、フリップフロップ回路ＦＦ１２４Ａ，ＦＦ１２６Ａと、インバータ回路１２２Ａとに代えて、フリップフロップ回路ＦＦ１２４Ｂ，ＦＦ１２６Ｂと、カウンタ１１４Ｂと、インバータ回路１２２Ｂとを含む。なお、メモリリード制御回路１００Ｂの他の構成は、メモリリード制御回路１００Ａの構成と同様なため、ここでは説明は繰返さない。
【００７１】
なお、この実施の形態３の場合のマスク信号生成回路は、ＦＦ１０２と，ＦＦ１０４，ＮＡＮＤ回路１０６と，カウンタ１１２と，ＦＩＦＯ１３０とを含む。
【００７２】
ここで、ＦＦ１２６Ｂのデータ端子は、メモリリード制御回路１００Ｂの信号ｓｔを受ける。ＦＦ１２６Ｂのセット端子は、Ｈレベルに設定される。また、信号ｓｔは、信号ｄｑｓ＿ｓｏと同期して、信号ｓｔ＿ｒｅｇに変換され、ＦＦ１２４Ｂのセット端子に与えられる。従って、信号ｄｑｓ＿ｓｏと同期して、信号ｃｌｏｃｋ＿ｅｎは選択回路１５０に出力される。なお、本実施の形態３のメモリリード制御回路１００Ｂでは、リードポイントｒｐ＿ｓｔの初期値は０（ゼロ）に設定される。
【００７３】
図９に示すように、時刻ｔ２において、ストローブ信号ｄｑｓ，ｄｑｓｃとの間で電位差を生じ、出力信号ｄｑｓ＿ｓｏがＬレベルからＨレベルへ切替る。この信号ｄｑｓ＿ｓｏと同期して、信号ｓｔ＿ｒｅｇもＬレベルからＨレベルへ切替る。ＦＦ１２４のセット端子にこの信号ｓｔ＿ｒｅｇの出力を受けることによって、信号ｃｌｏｃｋ＿ｅｎもＬレベルからＨレベルへ切替る。
【００７４】
従って、メモリリード制御回路１００Ｂの構成を取ることにより、信号ｃｌｏｃｋ＿ｅｎが信号ｄｑｓ＿９０，ｄｑｓｃ＿９０の入力のタイミングに遅延することなく、メモリリード制御回路１００Ｂは、より正確なタイミングで信号ｄｑｓ＿９０＿ｇ，ｄｑｓｃ＿９０＿ｇを出力することができる。
【００７５】
［実施の形態４］
実施の形態３のメモリリード制御回路１００Ｃは、実施の形態２のメモリリード制御回路１００Ａの変形例の一例である。実施の形態２のメモリリード制御回路１００Ａと比較しつつ、実施の形態４のメモリリード制御回路１００Ｃを説明する。
【００７６】
図１０は、メモリリード制御回路１００Ｃの構成を示す図である。図１１は、メモリリード制御回路１００Ｃの動作を説明するためのタイミングチャートである。図１０、図１１を参照して、メモリリード制御回路１００Ｃは、メモリリード制御回路１００ＡのＦＦ１２６Ａと、バッファ回路１２８Ａと、インバータ回路１２２Ａと、ＦＦ１２４Ａと、ＮＡＮＤ回路１０６とに代えて、フリップフロップ回路ＦＦ１２４Ｃ、ＦＦ１２６Ｃと、バッファ回路１２８Ｃと、ＮＯＲ回路１３２Ｃと、ＡＮＤ回路１０６Ｃとを含む。なお、メモリリード制御回路１００Ｃの他の構成は、メモリリード制御回路１００Ａの構成と同様なため、ここでは説明は繰返さない。
【００７７】
なお、この実施の形態４の場合のマスク信号生成回路は、ＦＦ１０２と，ＦＦ１０４，ＡＮＤ回路１０６Ｃと，カウンタ１１２と，ＦＩＦＯ１３０とを含む。
【００７８】
ＮＯＲ回路１３２Ｃの第１の入力端子は信号ｓｔを受け、第２の入力端子は信号ｓｔ＿ｄｑｓの出力を受ける。ＦＦ１２４Ｃのセット端子はＮＯＲ回路１３２Ｃの出力信号ｓｔ＿ｄｑｓ＿ｂを受ける。
【００７９】
図１１に示すようにメモリリード制御回路１００Ａの構成を取ると、破線で表示しているように信号ｓｔ＿ｄｑｓ＿ｂは、９０度シフタ１６０Ａの出力信号であり、他の信号と比較して遅延している信号ｄｑｓ＿９０に同期して出力されることになる（時刻ｔ２２１）。
【００８０】
しかしながら、メモリリード制御回路１００Ｃの構成を取ることにより、信号ｄｑｓ＿ｓｏの立ち上がりにより（時刻ｔ２）、信号ｓｔ＿ｄｑｓ＿ｂを立ち下げることができ（時刻ｔ２０１）、信号ｓｔ＿ｄｑｓおよび信号ｄｑｓｃ＿９０の信号到達前に、ＦＦ１２４Ｃの状態を設定することができる。
【００８１】
［実施の形態５］
実施の形態２のメモリリード制御回路１００Ａと比較しつつ、実施の形態５のメモリリード制御回路１００Ｄを説明する。
【００８２】
図１２は、メモリリード制御回路１００Ｄの構成を示す図である。図１３は、メモリリード制御回路１００Ｄの動作を説明するためのタイミングチャートである。図１２、図１３を参照して、メモリリード制御回路１００Ｄは、メモリリード制御回路１００ＡのＦＦ１２６Ａと、バッファ回路１２８Ａと、インバータ回路１２２Ａと、ＦＦ１２４Ａと、カウンタ１１４とに代えて、フリップフロップ回路ＦＦ１２６Ｄと、バッファ回路１２８Ｄ，１２７，１２９と、インバータ回路１２２Ｄと、フリップフロップ回路ＦＦ１２４Ｄ，ＦＦ１３２と、カウンタ１１４Ｄとを含む。バッファ１２７，１２９は省略される場合もある。なお、メモリリード制御回路１００Ｄの他の構成は、メモリリード制御回路１００Ａの構成と同様なため、ここでは説明は繰返さない。
【００８３】
なお、この実施の形態５の場合のマスク信号生成回路は、ＦＦ１０２と，ＦＦ１０４，ＮＡＮＤ回路１０６と，カウンタ１１２と，ＦＩＦＯ１３０Ｄとを含む。
【００８４】
カウンタ１１４Ｄは、リードポインタの初期値を０（ゼロ）に設定し、信号ｄｓｑ＿ｓｏに同期してカウントアップする。ＦＦ１３２において、信号ｓｔは、信号ｄｑｓ＿ｓｏに同期して、信号ｓｔ＿ｒｅｇとして変換され出力される。
【００８５】
出力された信号ｓｔ＿ｒｅｇは、ＦＦ１２４Ｄのセット端子に与えられる。従って、信号ｄｑｓ＿ｓｏと同期して、信号ｃｌｏｃｋ＿ｅｎは選択回路１５０に出力される。なお、本実施の形態３のメモリリード制御回路１００Ｄでは、リードポイントｒｐ＿ｓｔの初期値は０（ゼロ）に設定され、ライトポイントｗｐ＿ｓｔの初期値も０（ゼロ）に設定される。
【００８６】
図１１に示すように、メモリリード制御回路１００ＤのＦＦ１３２を設けることにより、信号ｄｑｓ＿ｓｏに同期して信号ｓｔ＿ｒｅｇはＨレベルからＬレベルへ切替り、ＦＦ１２４Ｄのセット端子は、信号ｓｔ＿ｒｅｇを受け、信号ｃｌｏｃｋ＿ｅｎはＬレベルからＨレベルへ切替る（時刻ｔ２）。
【００８７】
しかしながら、信号ｄｓｑｃ＿９０の信号がＬレベルからＨレベルへ切替ることにより、信号ｃｌｏｃｋ＿ｅｎはＨレベルからＬレベルへ切替る（ディセーブル状態；時刻ｔ３４）。このように、信号ｃｌｏｃｋ＿ｅｎのイネーブル／ディセーブル状態のタイミングを１つの信号に依存させることなく、分割することにより、システムのタイミング要求に対して余裕を持って対応することができる。なお、バッファ回路１２７，１２９を用いて、信号ｃｌｏｃｋ＿ｅｎのイネーブル／ディセーブルのタイミングを調整することができる。
【００８８】
［実施の形態６］
上述したようにメモリリード制御回路１００，１００Ａ〜１００Ｄに対応するＦＦ１２４，ＦＦ１２４Ａ〜１２４Ｄは、信号ｄｑｓｃ＿９０に同期して、信号ｃｌｏｃｋ＿ｅｎの状態が決定されていた。しかしながら、図７に示されているようにこの信号ｄｑｓｃ＿９０の出力は、たとえば、時刻ｔ４２以降は不定状態となり、この不定状態のまま、ＦＦ１２４Ａの同期信号として使用するのは、システムを不安定にする可能性もある。これを解消するために、実施の形態６のメモリリード制御回路１００Ｅのような構成を設けた。
【００８９】
以下にメモリリード制御回路１００Ｅについて、実施の形態２のメモリリード制御回路１００Ａと比較しつつ、説明する。
【００９０】
図１４は、メモリリード制御回路１００Ｅの構成を示す図である。図１５は、メモリリード制御回路１００Ｅの動作を説明するためのタイミングチャートである。図１４、図１５を参照して、メモリリード制御回路１００Ｅは、メモリリード制御回路１００ＡのＦＦ１２６Ａと、バッファ回路１２８Ａと、インバータ回路１２２Ａと、ＦＦ１２４Ａと、カウンタ１１４と、選択回路１４０，１５０とに代えて、フリップフロップ回路ＦＦ１２６Ｅと、インバータ回路１２２Ｅと、フリップフロップ回路ＦＦ１２４Ｅと、カウンタ１１４と、選択回路１４０Ａ，１５０Ａと、インバータ回路１３４、フリップフロップ回路ＦＦ１３６とを含む。ここで、ＦＦ１２４Ｅの出力は、他のＦＦ１２４、ＦＦ１２４Ａ〜１２４Ｄの出力と比較して、反転信号が出力される。この反転信号を信号ｃｌｏｃｋ＿ｅｎと表す。なお、メモリリード制御回路１００Ｅの他の構成は、メモリリード制御回路１００Ａの構成と同様なため、ここでは説明は繰返さない。
【００９１】
なお、この実施の形態６の場合のマスク信号生成回路は、ＦＦ１０２と，ＦＦ１０４，ＮＡＮＤ回路１０６と，カウンタ１１２と，ＦＩＦＯ１３０とを含む。
【００９２】
再び、図１４、図１５を参照して、選択回路１４０と比較して、選択回路１４０Ａを説明する。選択回路１４０Ａは、ＮＯＲ回路１４１，１４３と、定電圧源回路１４２Ａ，１４４Ａとを含む。
【００９３】
定電圧源回路１４２Ａは、電圧レベルがＨレベル（固定）の信号を出力する定電圧源回路である。一方、定電圧源回路１４４Ａは、電圧レベルがＬレベル（固定）の信号を出力する定電圧源回路である。
【００９４】
ＮＯＲ回路１４３の第１の入力端子は、信号ｄｑｓ＿９０の出力を受け、第２の入力端子は、定電圧源回路１４４Ａからの出力（Ｌレベルの電圧）を受ける。ＮＯＲ回路１４１の第１の入力端子は上述したＮＯＲ回路１４３の出力を受け、一方、第２の入力端子は定電圧源回路１４２Ａの出力を受ける。この選択回路１４０Ａによって、信号ｄｑｓ＿９０が変換されて信号ｄｑｓ＿９０＿ｇとして出力される。
【００９５】
選択回路１５０と比較して、選択回路１５０Ａを説明する。選択回路１５０Ａは、ＮＯＲ回路１５１，１５３と、定電圧源回路１５２Ａとを含む。
【００９６】
定電圧源回路１５２Ａは、電圧レベルがＨレベル（固定）の信号を出力する定電圧源回路である。ＮＯＲ回路１５３の第１の入力端子は信号ｄｑｓｃ＿９０の出力を受け、第２の入力端子は信号ｃｌｏｃｋ＿ｅｎからの出力を受ける。ＮＯＲ回路１５１の第１の入力端子は、上述したＮＯＲ回路１５３の出力を受け、一方、第２の入力端子は、定電圧源回路１５２Ａの出力を受ける。この選択回路１５０Ａによって、信号ｄｑｓｃ＿９０が変換されて信号ｄｑｓｃ＿９０＿ｇとして出力される。
【００９７】
一方、ＦＦ１３６は、この信号ｄｑｓｃ＿９０＿ｇの出力に同期して、信号ｄｑｓｃ＿９０＿ｄｉｖを出力する。この信号ｄｑｓｃ＿９０＿ｄｉｖは、ＦＦ１３６とインバータ回路１３４との組合せにより、分周されて、ＦＦ１２４Ｅの同期信号として入力される。従って、ＦＦ１２４Ｅは、不定状態を取らない信号ｄｑｓｃ＿９０＿ｄｉｖに同期して信号ｃｌｏｃｋ＿ｅｎを出力できる（図１５の時刻ｔ３４）。
【００９８】
従って、メモリリード制御回路１００Ｅの構成を取ることにより、ＦＦ１２４Ｅの同期信号の状態を確定でき、ＦＦ１２４Ｅに不定状態の信号が入力されることがなく、システムの安定化を図ることができる。
【００９９】
［実施の形態７］
実施の形態７のメモリリード制御回路１００Ｆは、実施の形態６のメモリリード制御回路１００Ｅの変形例である。実施の形態６のメモリリード制御回路１００Ｅと比較しつつ、実施の形態７のメモリリード制御回路１００Ｆを説明する。
【０１００】
図１６は、メモリリード制御回路１００Ｆの構成を示す図である。図１７は、メモリリード制御回路１００Ｆの動作を説明するためのタイミングチャートである。図１６、図１７を参照して、メモリリード制御回路１００Ｆは、メモリリード制御回路１００ＥのＦＦ１２４Ｅ、インバータ回路１３４と、ＦＦ１３６とに代えて、フリップフロップ回路ＦＦ１２４Ｆ，ＦＦ１３６Ｆと、ＡＮＤ回路１３８と、インバータ回路１３４Ｆ，１３９とを含む。なお、メモリリード制御回路１００Ｆの他の構成は、メモリリード制御回路１００Ｅの構成と同様なため、ここでは説明は繰返さない。
【０１０１】
なお、この実施の形態７の場合のマスク信号生成回路は、ＦＦ１０２と，ＦＦ１０４，ＮＡＮＤ回路１０６と，カウンタ１１２と，ＦＩＦＯ１３０とを含む。
【０１０２】
実施の形態６のメモリリード制御回路１００Ｅでは、図１５には図示していないが、分周された信号ｄｑｓｃ＿９０＿ｄｉｖがＦＦ１２４Ｅの同期信号として入力されるまでに、僅かだが遅延時間が生じてしまう。
【０１０３】
実施の形態７のメモリリード制御回路１００Ｆは、この問題を解消するために、さらにＡＮＤ回路１３８を設け、その第１の入力端子に信号ｄｑｓｃ＿９０＿ｄｉｖを受け、第２の入力端子に信号ｄｑｓｃ＿９０＿ｇを受けることによって、信号ｄｑｓｃ＿９０＿ｇに同期した信号がＦＦ１２４Ｆに入力され、信号ｃｌｏｃｋ＿ｅｎのタイミングが信号ｄｑｓｃ＿９０＿ｇと正確に同期する（図１７の時刻ｔ３４）。
【０１０４】
なお、インバータ回路１３９は、ＡＮＤ回路１３８を設けるにあたって論理を整合させるために設けられたものである。
【０１０５】
従って、メモリリード制御回路１００Ｆのような構成を取ることにより、ＦＦ１２４Ｆのクロックのタイミングを信号ｄｑｓｃ＿９０＿ｇと正確に同期することができる。
【０１０６】
［実施の形態８］
実施の形態８は、実施の形態７のメモリリード制御回路１００Ｆの変形例である。上述した実施の形態のメモリリード制御回路では、フリップフロップ回路ＦＦ１２４，ＦＦ１２４Ａ〜ＦＦ１２４Ｅを用いて、信号ｃｌｏｃｋ＿ｅｎの切換が行われたが、実施の形態８ではこのＦＦ１２４，１２４Ａ〜１２４Ｅを用いる代わりに、ワンショットパルス発生回路１７２と、ＳＲラッチ回路１７４とを用いて、信号ｃｌｏｃｋ＿ｅｎを生成する。以下、実施の形態７のメモリリード制御回路１００Ｆと比較しつつ、実施の形態８のメモリリード制御回路１００Ｇを説明する。
【０１０７】
図１８は、メモリリード制御回路１００Ｇの構成を示す図である。図１９は、メモリリード制御回路１００Ｇの動作を説明するためのタイミングチャートである。図１８、図１９を参照して、メモリリード制御回路１００Ｇは、メモリリード制御回路１００ＦのＦＦ１２４Ｆと、ＮＡＮＤ回路１０６との代わりに、ワンショットパルス発生回路１７２と、ＳＲラッチ回路１７４と、インバータ回路１６２と、ＮＡＮＤ回路１６４と、ＡＮＤ回路１０６Ｇを含む。なお、メモリリード制御回路１００Ｇの他の構成は、メモリリード制御回路１００Ｆの構成と同様なため、ここでは説明は繰返さない。
【０１０８】
なお、この実施の形態８の場合のマスク信号生成回路は、ＦＦ１０２と，ＦＦ１０４，ＡＮＤ回路１０６Ｇと，カウンタ１１２と，ＦＩＦＯ１３０とを含む。
【０１０９】
ＮＡＮＤ回路１６４の第１の入力端子は、インバータ回路１６２の出力を受け、第２の端子は信号ｄｑｓ＿ｓｏを受ける。インバータ回路１６２は、信号ｄｑｓ＿ｓｏを受け、その反転信号が出力され、この出力をＮＡＮＤ回路１６４の第１の入力端子が受ける。
【０１１０】
ＳＲラッチ回路１７４のセット端子はＮＡＮＤ回路１６４の出力信号である信号ｏｐｅｎ＿ｐｕｌｓｅを受け、一方、リセット端子は信号ｄｑｓｃ＿９０＿ｇに同期したワンショットパルス信号ｃｌｏｓｅ＿ｐｕｌｓｅを受ける。
【０１１１】
図１９に示すように、信号ｃｌｏｃｋ＿ｅｎは、信号ｄｑｓ＿ｓｏ，ｏｐｅｎ＿ｐｕｌｓｅに基づいて、ＬレベルからＨレベルに切替り（時刻ｔ２）。その後、信号ｃｌｏｃｋ＿ｅｎは、信号ｄｑｓｃ＿９０＿ｇに同期して、ワンショットパルス発生回路１７２からワンパルス信号が発生し、ＳＲラッチ回路１７４のリセット端子はこのパルス信号を受け、ＨレベルからＬレベルへ切替る（時刻ｔ３４）。
【０１１２】
従って、メモリリード制御回路１００Ｇのような構成を取ることにより、フリップフロップ回路を用いなくとも、ワンショットパルス発生回路およびＳＲラッチ回路を用いることで、信号ｃｌｏｃｋ＿ｅｎを生成でき、メモリリード制御回路１００Ｆと同様な効果も奏する。
【０１１３】
［実施の形態９］
実施の形態６のメモリリード制御回路１００Ｅと比較しつつ、実施の形態９のメモリリード制御回路１００Ｈを説明する。
【０１１４】
図２０は、メモリリード制御回路１００Ｈの構成を示す図である。図２１は、メモリリード制御回路１００Ｈの動作を説明するためのタイミングチャートである。図２０、図２１を参照して、メモリリード制御回路１００Ｈは、メモリリード制御回路１００ＥのＦＦ１２４Ｅ，ＦＦ１２６Ｅ，ＦＦ１３６と、ＮＡＮＤ回路１０６と、カウンタ１１４Ｅ、ＦＩＦＯ１３０と、インバータ回路１３４との代わりに、フリップフロップ回路ＦＦ１２４Ｈと、ＮＡＮＤ回路１０６Ｈ，１６６と、カウンタ１１４Ｈと、ＦＩＦＯ１３０Ｈとを含む。なお、メモリリード制御回路１００Ｈの他の構成は、メモリリード制御回路１００Ｅの構成と同様なため、ここでは説明は繰返さない。
【０１１５】
なお、この実施の形態９の場合のマスク信号生成回路は、ＦＦ１０２と，ＦＦ１０４，ＮＡＮＤ回路１０６Ｈと，カウンタ１１２と，ＦＩＦＯ１３０Ｈとを含む。
【０１１６】
ＮＡＮＤ回路１０６Ｈの第１の入力端子はＦＦ１０２の出力を受け、一方、第２の入力端子はＦＦ１０４の出力を受け、信号ｄｑｉ＿ｓｉ＿ｎをＦＩＦＯ１３０Ｈに出力する。
【０１１７】
この信号ｄｑｉ＿ｓｉ＿ｎのデータは、ライトポイントｗｐ＿ｓｔに対応するＦＩＦＯ１３０Ｈのメモリセルに格納される。また、ＦＩＦＯ１３０Ｈの読出しは、信号ｄｑｓｃ＿９０＿ｇに同期して、リードポイントｒｐ＿ｓｔが示す値に対応するＦＩＦＯ１３０Ｈのメモリセルが読出され、信号ｓｔ＿ｎとして出力される。同時にリードポイントｒｐ＿ｓｔの値はカウントアップされる。
【０１１８】
ＮＡＮＤ回路１６６の第１の入力端子は信号ｄｑｓ＿ｓｏを受け、一方、第２の入力端子は、ＦＦ１２２４Ｈの出力である信号ｃｌｏｃｋ＿ｅｎを受ける。ＦＦ１２４Ｈのリセット端子は、ＮＡＮＤ回路１６６の出力信号である信号ｏｐｅｎ＿ｐｕｌｓｅを受ける。
【０１１９】
また、ＦＦ１２４Ｈは、信号ｄｑｓｃ＿９０＿ｇに同期して、信号ｓｔ＿ｎを信号ｃｌｏｃｋ＿ｅｎに変換し出力する。
【０１２０】
図２１に示すように、信号ｃｌｏｃｋ＿ｅｎは、信号ｄｑｓ＿ｓｏ，ｏｐｅｎ＿ｐｕｌｓｅに基づいて、ＨレベルからＬレベルに切替り（時刻ｔ２）、その後、信号ｃｌｏｃｋ＿ｅｎは、信号ｄｑｓｃ＿９０＿ｇに同期して、ＬレベルからＨレベルへ切替る（時刻ｔ３４）。なお、信号ｏｐｅｎ＿ｐｕｌｓｅが、実施の形態８のメモリリード制御回路１００Ｇの信号ｏｐｅｎ＿ｐｕｌｓｅのようにワンパルス信号のようになっている理由は、ＮＡＮＤ回路１６６の入力端子のうちの一つに、信号ｃｌｏｃｋ＿ｅｎが入力されているためである。具体的には、時刻ｔ２において、信号ｄｑｓ＿ｓｏが切替るときに、信号ｏｐｅｎ＿ｐｕｌｓｅは、Ｌレベルになるが、Ｌレベルの信号ｃｌｏｃｋ＿ｅｎが出力され、すぐに信号ｏｐｅｎ＿ｐｕｌｓｅがＬレベルからＨレベルへ切替るためである。
【０１２１】
従って、メモリリード制御回路１００Ｈの構成を取ることにより、信号ｄｑｓｃ＿９０＿ｇに同期してＦＩＦＯ１３０Ｈからの出力を取り出すことで、メモリリード制御回路１００Ｅ〜１００Ｇのように信号ｄｑｓｃ＿９０＿ｇを調整することなく、信号ｃｌｏｃｋ＿ｅｎを生成できる。
【０１２２】
［実施の形態１０］
実施の形態９のメモリリード制御回路１００Ｈと比較しつつ、実施の形態１０のメモリリード制御回路１００Ｉを説明する。図２２は、メモリリード制御回路１００Ｉの構成を示す図である。図２３は、メモリリード制御回路１００Ｉの動作を説明するためのタイミングチャートである。図２２、図２３を参照して、メモリリード制御回路１００Ｉは、メモリリード制御回路１００ＨのＮＡＮＤ回路１０６Ｈと、ＦＩＦＯ１３０Ｈと、カウンタ１１２，１１４Ｈと、ＦＦ１２４Ｈとの代わりに、ＡＮＤ回路１０６Ｉと、ＦＩＦＯ１３０Ｉと、フリップフロップＦＦ１１２Ｉ，ＦＦ１２５Ａ，ＦＦ１２５Ｂ，ＦＦ１３３Ａ，ＦＦ１３３Ｂ、ＦＦ１８６と、カウンタ１９２，１３５Ａ，１３５Ｂと、バッファ回路１８８と、ＯＲ回路１８４と、ＮＡＮＤ回路１８２と、インバータ回路１３７と、セレクタ１９４とを含む。なお、メモリリード制御回路１００Ｉの他の構成は、メモリリード制御回路１００Ｈの構成と同様なため、ここでは説明は繰返さない。
【０１２３】
なお、この実施の形態１０の場合のマスク信号生成回路は、ＦＦ１０２と，ＦＦ１０４，ＡＮＤ回路１０６Ｉと，カウンタ１９２と，セレクタ１９４と、ＦＦ１１２Ｉと、ＦＩＦＯ１３０Ｉとを含む。
【０１２４】
メモリリード制御回路１００Ｉは、ＦＩＦＯ１３０Ｉからデータを読出す際に、異なる同期信号を用いることにより、信号ｃｌｏｃｋ＿ｅｎ＿ｎの信号レベルの切替を非同期的に生成する。
【０１２５】
まず、信号ｄｑｉ＿ｅｎがＦＦ１０２，ＦＦ１０４に与えられ、それぞれの出力信号がＡＮＤ回路１０６Ｉの入力端子に与えられる。このＡＮＤ回路１０６Ｉの出力である信号ｄｑｉ＿ｓｔのデータがＦＩＦＯ１３０Ｉに格納される。
【０１２６】
ここで、セレクタ１９４は、ＦＦ１０４からの出力信号を制御信号として選択出力をする。具体的には、このＦＦ１０４からの出力がＨレベルのときは、ＦＩＦＯ１３０Ｉは、カウンタ１９２によってカウントアップされたカウント値に対応して信号ｄｑｉ＿ｓｔのデータを格納する。一方、このＦＦ１０４からの出力がＬレベルのときは、ＦＩＦＯ１３０Ｉは、現在のカウンタ値に対応して信号ｄｑｉ＿ｓｔのデータを格納される。
【０１２７】
信号ｃｌｏｃｋ＿ｅｎの反転信号である信号ｃｌｏｃｋ＿ｅｎ＿ｎの状態をＨレベルからＬレベルへ切替えるために、ＦＩＦＯ１３０Ｉのセル１３０ＩＡからリードポインタ（図示せず）が読み出される。また、信号ｃｌｏｃｋ＿ｅｎ＿ｎの状態をＬレベルからＨレベルへ切替えるために、ＦＩＦＯ１３０Ｉのセル１３０ＩＢからリードポインタ（図示せず）が読み出される。
【０１２８】
ＦＦ１３３Ａは、ＣＭＰ１１０からの出力信号である信号ｓｏ＿ｄｑｓの反転信号ｓｏ＿ｄｑｓ＿ｎに同期してＦＩＦＯ１３０ＩＡのデータを読出す。このときカウンタ１３５Ａはカウントアップする。ＦＦ１２５Ａも信号ｓｏ＿ｄｑｓ＿ｎに同期して、ＦＩＦＯ１３０Ｉからの出力信号である信号ｏｐｅｎ＿ｐｕｌｓｅ＿ｅｎを信号ｏｐｅｎ＿ｐｕｌｓｅ＿ｅｎ＿ｒｅｇに変換して出力する。なお、この反転信号ｓｏ＿ｄｑｓ＿ｎは、インバータ回路１３７によって生成される。
【０１２９】
ＮＡＮＤ回路１８２の第１の入力端子は上述した信号ｏｐｅｎ＿ｐｕｌｓｅ＿ｅｎ＿ｒｅｇを受け、第２の入力端子は信号ｓｏ＿ｄｑｓを受ける。ＦＦ１８６のセット端子はこのＮＡＮＤ回路１８２の出力信号である信号ｏｐｅｎ＿ｐｕｌｓｅを受ける。
【０１３０】
ＮＡＮＤ回路１８２の第１の入力端子は上述した信号ｏｐｅｎ＿ｐｕｌｓｅ＿ｅｎ＿ｒｅｇを受け、第２の入力端子は信号ｓｏ＿ｄｑｓを受ける。ＦＦ１８６のセット端子はこのＮＡＮＤ回路１８２の出力信号である信号ｏｐｅｎ＿ｐｕｌｓｅを受ける。
【０１３１】
ここで、一方、ＦＦ１３３Ｂは信号ｄｑｓｃ＿９０＿ｇに同期してＦＩＦＯ１３０ＩＢのデータを読出す。このときカウンタ１３５Ｂはカウントアップし、ＦＦ１２５Ｂも信号ｄｑｓｃ＿９０＿ｇに同期してＦＩＦＯ１３０Ｉからの出力信号である信号ｃｌｏｓｅ＿ｅｄｇｅ＿ｅｎを信号ｃｌｏｓｅ＿ｅｄｇｅ＿ｅｎ＿ｒｅｇに変換して出力する。なお、信号ｄｑｓｃ＿９０＿ｇは、バッファ回路１８８によって増幅されている。
【０１３２】
ＦＦ１８６は、上述した信号ｃｌｏｓｅ＿ｅｄｇｅ＿ｅｎ＿ｒｅｇを受け、ＯＲ回路１８４の出力信号に同期して、信号ｃｌｏｃｋ＿ｅｎの反転信号ｃｌｏｃｋ＿ｅｎ＿ｎを出力する。なお、ＯＲ回路１８４の第１の入力端子は信号ｃｌｏｓｅ＿ｅｄｇｅ＿ｅｎ＿ｒｅｇを受け、第２の入力端子は信号ｄｑｓｃ＿ｃｉｎの位相がシフトされた信号を受ける。
【０１３３】
図２３に示すように、時刻ｔ２のときに、信号ｓｏ＿ｄｑｓ，ｏｐｅｎ＿ｐｕｌｓｅに基づき、信号ｃｌｏｃｋ＿ｅｎ＿ｎがＨレベルからＬレベルへ切替る。その後時刻ｔ５４のときに信号ｄｑｓｃ＿９０＿ｇの信号に同期して信号ｃｌｏｃｋ＿ｅｄｇｅ＿ｅｎがＬレベルからＨレベルへ切替り、信号ｃｌｏｃｋ＿ｅｎ＿ｎがＬレベルからＨレベルへ切替る。
【０１３４】
従って、メモリリード制御回路１００Ｉのような構成を取れば、ＦＩＦＯ１３０Ｉからデータを読出す際に、異なる同期信号を用いることにより、信号ｃｌｏｃｋ＿ｅｎ＿ｎの信号レベルの切替を非同期的に生成できる。
【０１３５】
［比較器の構成］
上述してきた実施の形態１〜１０のメモリリード制御回路１００、１００Ａ〜１００Ｉに用いられる比較器ＣＭＰ１１０，ＣＭＰ１２０は、判定する電位差の異なる別のバッファとして示している。
【０１３６】
しかしながら、これに限らず、ストローブ信号ＤＱＳとその相補信号／ＤＱＳの入力のレベルを変えることで、同じ比較器を用いることもできる。
【０１３７】
図２４は、実施の形態１〜１０で用いられる比較器の一例を示す図である。これは既に実施の形態１〜１０で説明したように、異なる比較器を用いて、信号ｄｑｓ＿ｓｏ，ｄｑｓ＿ｃｉｎ，ｄｑｓｃ＿ｃｉｎを生成する。たとえば、ＣＭＰ１１０は、第１および第２の入力差を０ボルト基準で判定する比較器とし、ＣＭＰ１２０は、第１および第２の入力差をＶｂボルト基準で判定する比較器として、信号ｄｑｓ＿ｓｏ，ｄｑｓ＿ｃｉｎ，ｄｑｓｃ＿ｃｉｎを生成する。
【０１３８】
図２５は、比較器に入力する信号に接続される終端回路の一例を示す図である。図２５を参照して、ストローブ信号ＤＱＳおよびその相補信号ＤＱＳＣは、図に示すようなテブナン型の終端回路に接続される。
【０１３９】
この終端回路は、抵抗Ｒ１〜Ｒ４を含み、抵抗Ｒ１と抵抗Ｒ２とは、電源電位とグランド電位との間に直列に接続される。抵抗Ｒ３，Ｒ４も同様な構成を取るため、ここでは説明は繰返さない。この抵抗Ｒ１〜Ｒ４の抵抗値を調整することにより、図示はしていないが信号ｄｑｓ＿ｃｉｎ，ｄｑｓｃ＿ｃｉｎの信号レベルを調整することができる。
【０１４０】
図２６は、実施の形態１〜１０で用いられる比較器の別の例を示す図である。図２６を参照して、メモリリード制御回路は、終端回路と、比較器ＣＭＰ１１５Ａ，ＣＭＰ１１５Ｂとを含む。
【０１４１】
ここで終端回路は、抵抗Ｒ１１〜Ｒ１４，Ｒ２１〜Ｒ２４を含む。抵抗Ｒ１１〜Ｒ１４は、電源電位とグランド電位との間に直列接続される。抵抗Ｒ２１〜Ｒ２４は、電源電位とグランド電位との間に直列接続される。ＣＭＰ１１５ＡとＣＭＰ１１５Ｂとは、同じ入出力特性を有する。なお、抵抗Ｒ１１〜Ｒ１４、抵抗Ｒ２１〜Ｒ２４の抵抗値は適宜変更できる。
【０１４２】
ＣＭＰ１１５Ａの第１の入力端子は、抵抗Ｒ１３と抵抗Ｒ１４との間の接続ノードの出力を受け、第２の入力端子は、抵抗Ｒ２１と抵抗Ｒ２２との接続ノードの出力を受けて、信号ｄｑｓ＿ｓｏを出力する。
【０１４３】
一方、ＣＭＰ１１５Ｂの第１の入力端子は抵抗Ｒ１２と抵抗Ｒ１３との間の接続ノードの出力を受け、第２の入力端子は抵抗Ｒ２２と抵抗Ｒ２３との接続ノードの出力を受けて、信号ｄｑｓ＿ｓｏを出力する。
【０１４４】
このように終端回路の信号取り出し端子を変更することで、同じバッファを用いて、異なる電位差の判定を行なうことができる。
【０１４５】
図２７は、比較器の入出力特性の一例を示す図である。図２８は、比較器の入出力特性の別の一例を示す図である。図２７、図２８を参照して、図２４を用いて説明したように、ＣＭＰ１２０では、信号ｄｑｓ＿ｃｉｎ，ｄｑｓｃ＿ｃｉｎは、信号ｄｑｓと信号ｄｑｓｃとの入力電位差Ｖｄｑｓ−ｄｑｓｃが０ボルトを境に出力電位が反転する（波形Ｗ１，Ｗ２）。
【０１４６】
一方、ＣＭＰ１１０では、信号ｄｑｓ＿ｓｏは、信号ｄｑｓと信号ｄｑｓｃとの入力電位差Ｖｄｑｓ−ｄｑｓｃがＶｂボルトを境に出力電位が反転する（波形Ｗ３）。
【０１４７】
なお、出力電位ＶＯＨは、電源電圧と同じ若しくは低い。一方、出力電位ＶＯＬは、図２７、図２８では０Ｖよりも高いが、グランド電圧と同じ場合もある。これらは、比較回路の回路構成に依存して適宜設定される。
【０１４８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１４９】
１  半導体装置、１０  ＳｏＣチップ、１１  メモリコントローラ、１２  メモリインタフェース、２０  ＤＤＲメモリ、１００，１００Ａ〜１００Ｉ  メモリリード制御回路、１０６，１０６Ｃ，１０６Ｇ，１０６Ｈ，１６６，１０６Ｉ，１３２Ｃ，１３８，１４１，１４３，１５１，１５３，１６４，１６６，１８２，１８４，２００  回路、１１２，１１４，１１４Ｂ，１１４Ｄ，１１４Ｅ，１１４Ｈ，１３５Ａ，１３５Ｂ，１９２  カウンタ、ＣＭＰ１１０，ＣＭＰ１２０，ＣＭＰ１１５Ａ，ＣＭＰ１１５Ｂ  比較器、１１６，１１８，１２７，１２９，１２８Ａ，１２８Ｃ，１２８Ｄ，１８８，２２０  バッファ回路、１２２，１２２Ａ，１２２Ｂ，１２２Ｄ，１２２Ｅ，１３４，１３４Ｆ，１３７，１３９，１６２  インバータ回路、ＦＦ１０２，ＦＦ１０４，ＦＦ１２４，ＦＦ１２４Ａ〜ＦＦ１２４Ｆ，ＦＦ１２４Ｈ，ＦＦ１２６Ａ，ＦＦ１２６Ｂ，ＦＦ１２６Ｄ，ＦＦ１２６Ｅ，ＦＦ１３２，ＦＦ１３６，ＦＦ１３６Ｆ，ＦＦ２０２，ＦＦ２０４，ＦＦ２０６，ＦＦ２０８Ａ，ＦＦ２０８Ｂ  フリップフロップ回路、１３０ＩＡ，１３０ＩＢ  セル、１４０，１４０Ａ，１５０，１５０Ａ  選択回路、１４２，１４２Ａ，１４４，１４４Ａ，１５２，１５２Ａ  定電圧源回路、１４６，１５４，１９４，２１０  セレクタ、１６０，１７０，１６０Ａ，１７０Ａ  ９０度シフタ、１７２  ワンショットパルス発生回路、１７４  ＳＲラッチ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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