(57)【要約】【課題】ＥＭＩ低減を実現しつつ、データの書き込み速度を維持可能な表示ディスプレイ、表示駆動方法、及び表示装置を提供する。【解決手段】本発明に係る表示ディスプレイは、表示駆動装置と、それに表示データ、クロック信号を転送するタイミングコントローラとを備える。表示駆動装置は、２系統の動作が独立して実行される第１のデータ書き込み方式と、片シフト動作が実行される第２及び第３のデータ書き込み方式のいずれかが選択可能に構成されている。データ書き込みは、複数の表示駆動装置にデータ書き込みタイミングをシフトさせることによって２方向にデータ書き込みを行う構成となっている。第１のデータ書き込み方式の左シフト動作と右シフト動作は、ＥＭＩを低減するように表示データの書き込みタイミングがずれている。【選択図】図５
2013020141.tif 000002
【特許請求の範囲】
【請求項１】
表示領域と、
前記表示領域に接続して駆動する複数の表示駆動回路と、
前記表示駆動回路のそれぞれに表示データ、クロック信号を転送するタイミングコントローラと、を備え、
前記表示駆動装置それぞれは、
左シフト動作と右シフト動作の２系統の動作が独立して実行される第１のデータ書き込み方式と、左シフト動作が実行される第２のデータ書き込み方式と、右シフト動作が実行される第３のデータ書き込み方式のいずれかが選択可能に構成されており、
複数備えられた前記表示駆動装置の表示データのデータシフトに要する時間の短縮化を図るために、前記第１のデータ書き込み方式に設定された前記表示駆動装置に前記タイミングコントローラからデータ書き込み開始の信号を伝送し、当該第１のデータ書き込み方式に設定された前記表示駆動装置から、前記第２のデータ書き込み方式、及び前記第３のデータ書き込み方式の表示駆動装置にデータ書き込みタイミングをシフトさせることによって２方向にデータ書き込みを行う構成となっており、
前記第１のデータ書き込み方式の前記左シフト動作と前記右シフト動作は、ＥＭＩ（Electromagnetic Interference）を低減するように前記表示データの書き込みタイミングがずれている表示ディスプレイ。
【請求項２】
前記表示駆動装置は、前記表示データの書き込み時に起動し、前記表示データの書き込み終了時に停止することを特徴とする請求項１に記載の表示ディスプレイ。
【請求項３】
前記表示駆動装置は、書き込みモード制御端子、片シフト方向制御端子を備え、
前記第１のデータ書き込み方式は、前記書き込みモード制御端子の入力信号が第１の論理レベルのときに実行され、
前記第２のデータ書き込み方式、及び前記第３のデータ書き込み方式は、前記書き込みモード制御端子の入力信号が第２の論理レベルのときであって、前記片シフト方向制御端子への入力信号の論理レベルが互いに異なる論理レベルのときに実行されるように設定されていることを特徴とする請求項１又は２に記載の表示ディスプレイ。
【請求項４】
請求項１〜３のいずれか１項に記載の表示ディスプレイを搭載した表示装置。
【請求項５】
複数の表示駆動回路が搭載された表示ディスプレイの駆動方法であって、
前記複数の表示駆動回路は、それぞれ左シフト動作と右シフト動作の２系統の動作が独立して実行される第１のデータ書き込み方式と、左シフト動作が実行される第２のデータ書き込み方式と、右シフト動作が実行される第３のデータ書き込み方式のいずれかに設定し、
前記表示駆動回路のそれぞれに対してタイミングコントローラからデータ、クロック信号を転送すると共に、前記第１のデータ書き込み方式の前記表示駆動回路から右シフト動作、及び左シフト動作でデータ書き込みを開始し、
前記第１のデータ書き込み方式の前記表示駆動回路の左シフト動作によるデータ書き込み後に、前記第２のデータ書き込み方式の前記表示駆動回路に対して、前記第１のデータ書き込み方式の前記表示駆動回路に隣接する側から順次データ書き込みを実行し、及び、前記第１のデータ書き込み方式の前記表示駆動回路の右シフト動作によるデータ書き込み後に、前記第３のデータ書き込み方式の前記表示駆動回路に対して、前記第１のデータ書き込み方式の前記表示駆動回路に隣接する側から順次データ書き込みを実行するステップを備え、
前記第１のデータ書き込み方式の前記表示駆動回路は、ＥＭＩを低減するように、前記右シフト動作、及び前記左シフト動作の前記表示データの書き込みタイミングをずらしている表示ディスプレイの駆動方法。
【請求項６】
前記表示駆動装置は、前記表示データの書き込み時に起動し、前記表示データの書き込み終了時に停止することを特徴とする請求項５に記載の表示ディスプレイの駆動方法。
【請求項７】
前記表示駆動装置は、書き込みモード制御端子、片シフト方向制御端子を備え、
前記第１のデータ書き込み方式は、前記書き込みモード制御端子の入力信号が第１の論理レベルのときに実行され、
前記第２のデータ書き込み方式、及び前記第３のデータ書き込み方式は、前記書き込みモード制御端子の入力信号が第２の論理レベルのときであって、前記片シフト方向制御端子への入力信号の論理レベルが互いに異なる論理レベルのときに実行されるように設定されており、
前記データ書き込み端子への書き込みは、前記表示データの書き込みモードに応じたシフト動作によって実行されることを特徴とする請求項５又は６に記載の表示ディスプレイの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示駆動装置が搭載された液晶ディスプレイ等の表示ディスプレイ、及び表示ディスプレイの駆動方法に関する。また、前記表示ディスプレイを搭載した表示装置に関する。
【背景技術】
【０００２】
テレビやパソコン用ディスプレイに使用される液晶表示装置は、大型化、高精細化、多機能化等が進んでいる。これに伴って、液晶表示パネルを駆動するソースドライバ（表示駆動装置）の出力数が増大し、その構成が複雑化してきている。近年においては、ディスプレイのタイミングコントローラと、ディスプレイのソースドライバ間のバス幅の縮小等を実現するために、各種のインターフェースが開発されている。
【０００３】
図６は、特許文献１に記載のディスプレイの概略図である。フラットパネルディスプレイ３１０は、タイミングコントローラ２４２、１０個のソースドライバ３００ａ〜３００ｅ、３０２ａ〜３０２ｅを有する。タイミングコントローラ２４２はフレキシブルプリント回路３０６、３０８を通してソースドライバ３００ｃ、３０２ｃそれぞれにデータｄａｔａＬ、ｄａｔａＲ、コントロール信号、クロック信号ｃｌｋＬ，ｃｌｋＲを送る。各ソースドライバ３００ｃ、３０２ｃは、ガラス基板２１０上に配置されたワイヤ・オン・アレイ構造の転送線を通してデータ、コントロール信号、クロック信号をソースドライバ３００ａ、３００ｂ、３００ｄ、３００ｅ、及びソースドライバ３０２ａ、３０２ｂ、３０２ｄ、３０２ｅに送る。
【０００４】
図７は、図６のタイミングコントローラ、ソースドライバの信号の詳細図を示す。フレキシブルプリント回路３０６は、２セットの信号線３０６ａ、３０６ｂを有する。信号線３０６ａ、３０６ｂは、それぞれパワー信号線３１２（Ｖｃｃ、ＶＡＡ、グランド電圧信号ＧＮＤ）、クロック信号線３１４（クロック信号）、コントロール信号線３１６（ＴＰ１、ＳＴＨ、ＰＯＬコントロール信号）、データ線３１８を含む。データ線３１８は、ピクセルデータを送る信号線である。
【０００５】
図８に、ソースドライバ３００ｃのブロック図を示す。ソースドライバ３００ｃは左ＴＴＬ受信機３６０ａ、右ＴＴＬ受信機３６０ｂを含み、データ、コントロール信号、クロック信号をタイミングコントローラ２４２から受け取る。トランシーバ３６２ａ、３６２ｂは、それぞれ隣のソースドライバ３００ｂ、３００ｄと通信するのに使用される。ソースドライバ３００ｃは、ラインバッファ４００、レベル・シフタ４０２、デジタル／アナログコンバータ（ＤＡＣ）４０４、バッファ４０６、出力マルチプレクサ４０８が設けられている。
【０００６】
上記構成により、効率的に１０個のソースドライバの駆動を行っている。また、ソースドライバとソースドライバ間のクロック信号の周波数は、タイミングコントローラ２４２とソースドライバ３００ｃ間のクロック信号の周波数の半分若しくはより低くすることで、ＥＭＩ（Electromagnetic Interference：電磁波妨害)低減を図りつつ駆動を行っている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−３５０３４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
信号線数の多い高解像度で大型のパネル表示装置、例えば、フルＨＤサイズの大型液晶などにおいては、ソースドライバの数も増える。このような場合においても、ソースドライバのＥＭＩ低減を実現しつつ、処理速度を落とさない技術が求められている。
【０００９】
上記特許文献１の方法においては、ＥＭＩ低減を考慮しない場合には、クロック周波数を犠牲にせずに表示データの書き込みが可能であるものの、ＥＭＩ低減モードで動作させる場合、クロック周波数を犠牲にして（処理速度を犠牲にして）表示データの書き込みを行っている点で課題があった。
【課題を解決するための手段】
【００１０】
本発明に係る表示ディスプレイは、表示領域と、前記表示領域に接続して駆動する複数の表示駆動回路と、前記表示駆動回路のそれぞれに表示データ、クロック信号を転送するタイミングコントローラとを備える。前記表示駆動装置それぞれは、左シフト動作と右シフト動作の２系統の動作が独立して実行される第１のデータ書き込み方式と、左シフト動作が実行される第２のデータ書き込み方式と、右シフト動作が実行される第３のデータ書き込み方式のいずれかが選択可能に構成されており、複数備えられた前記表示駆動装置の表示データのデータシフトに要する時間の短縮化を図るために、前記第１のデータ書き込み方式に設定された前記表示駆動装置に前記タイミングコントローラからデータ書き込み開始の信号を伝送し、当該第１のデータ書き込み方式に設定された前記表示駆動装置から、前記第２のデータ書き込み方式、及び前記第３のデータ書き込み方式の表示駆動装置にデータ書き込みタイミングをシフトさせることによって２方向にデータ書き込みを行う構成となっており、前記第１のデータ書き込み方式の前記左シフト動作と前記右シフト動作は、ＥＭＩ（Electromagnetic Interference）を低減するように前記表示データの書き込みタイミングがずれているものである。
【００１１】
本発明に係る表示ディスプレイによれば、上記構成により、第１のデータ書き込み方式の左シフト動作と右シフト動作の表示データの書き込みタイミングをずらすことにより、ＥＭＩ低減を実現する。また、表示駆動回路のそれぞれにデータ、クロック信号を転送する方式を採用しているので、データ書き込み速度を落とさずにデータの書き込みを実行することができる。さらに、第１のデータ書き込み方式〜第３のデータ書き込み方式を採用しているので、効率的に表示データの書き込みを実行することができる。
【００１２】
本発明に係る表示装置は、上記態様に係る表示ディスプレイを搭載したものである。
【００１３】
本発明に係る表示ディスプレイの駆動方法は、複数の表示駆動回路が搭載された表示ディスプレイの駆動方法であって、前記複数の表示駆動回路は、それぞれ左シフト動作と右シフト動作の２系統の動作が独立して実行される第１のデータ書き込み方式と、左シフト動作が実行される第２のデータ書き込み方式と、右シフト動作が実行される第３のデータ書き込み方式のいずれかに設定し、前記表示駆動回路のそれぞれに対してタイミングコントローラからデータ、クロック信号を転送すると共に、前記第１のデータ書き込み方式の前記表示駆動回路から右シフト動作、及び左シフト動作でデータ書き込みを開始し、前記第１のデータ書き込み方式の前記表示駆動回路の左シフト動作によるデータ書き込み後に、前記第２のデータ書き込み方式の前記表示駆動回路に対して、前記第１のデータ書き込み方式の前記表示駆動回路に隣接する側から順次データ書き込みを実行し、及び、前記第１のデータ書き込み方式の前記表示駆動回路の右シフト動作によるデータ書き込み後に、前記第３のデータ書き込み方式の前記表示駆動回路に対して、前記第１のデータ書き込み方式の前記表示駆動回路に隣接する側から順次データ書き込みを実行するステップを備える。前記第１のデータ書き込み方式の前記表示駆動回路は、ＥＭＩを低減するように、前記右シフト動作、及び前記左シフト動作の前記表示データの書き込みタイミングをずらしているものである。
【発明の効果】
【００１４】
本発明によれば、ＥＭＩ低減を実現しつつ、データの書き込み速度を維持可能な表示ディスプレイ、表示駆動方法、及び表示装置を提供できるという優れた効果を有する。
【図面の簡単な説明】
【００１５】
【図１】実施形態に係る液晶表示ディスプレイの模式的説明図。
【図２】実施形態に係るソースドライバの入出力端子を説明するための説明図。
【図３Ａ】実施形態に係るソースドライバのデータ書き込み方式の一例を説明するための説明図。
【図３Ｂ】実施形態に係るソースドライバのデータ書き込み方式の一例を説明するための説明図。
【図３Ｃ】実施形態に係るソースドライバのデータ書き込み方式の一例を説明するための説明図。
【図４】実施形態に係るソースドライバのブロック図。
【図５】実施形態に係るソースドライバのタイミングチャート図。
【図６】特許文献１に記載されたディスプレイの概略図。
【図７】特許文献１に記載されたタイミングコントローラ、ソースドライバの図。
【図８】特許文献１に記載されたソースドライバのブロック図。
【発明を実施するための形態】
【００１６】
以下、本発明を適用した実施形態の一例について説明する。なお、本発明の趣旨に合致する限り、他の実施形態も本発明の範疇に属し得ることは言うまでもない。また、以降の図における各部材のサイズや比率は、説明の便宜上のものであり、実際のものとは異なる。
【００１７】
表示装置として、アクティブマトリクス駆動方式の液晶表示装置を例にとり説明する。図１は、アクティブマトリクス駆動方式の液晶ディスプレイの模式的説明図である。同図において、表示領域５０の１画素に接続される主要な構成の等価回路図も模式的に図示する。
【００１８】
アクティブマトリクス駆動方式の液晶ディスプレイ１００は、ＷＸＧＡ（１２８０ＲＧＢ×８００）７６８ｃｈのディスプレイパネル１０、プリント配線板２０、フレキシブルプリント回路３０等を有する。ディスプレイパネル１０とプリント配線板２０は、フレキシブルプリント回路３０を介して接続されている。
【００１９】
プリント配線板２０には、タイミングコントローラ２１が配設されている。タイミングコントローラ２１は、フレキシブルプリント回路１２を介して第１ソースドライバＤ１ａ、第２ソースドライバＤ１ｂ、第３ソースドライバＤ１ｃ、第４ソースドライバＤ１ｄ、第５ソースドライバＤ１ｅ（以降、これらをまとめて「ソースドライバＤ１ａ〜ソースドライバＤ１ｅ」とも称する）に、表示データＤＡＴＡ、コントロール信号Ｃｏｎ、クロック信号ＣＬＫを送信可能なように構成されている。図１中に、カスケードスタートパルス信号のデータ書き込み方向、表示データＤＡＴＡの伝送経路、クロック信号ＣＬＫの伝送経路も合わせて図示する。
【００２０】
ソースドライバＤ１ａ〜ソースドライバＤ１ｅは、図１に示すように、非データカスケード伝送方式を採用している。すなわち、タイミングコントローラ２１から、それぞれのソースドライバＤ１ａ〜ソースドライバＤ１ｅに対し、クロック信号ＣＬＫがクロック信号線２２を介して、表示データ信号ＤＡＴＡがデータ信号線２３を介して入力されるようになっている。クロック信号ＣＬＫは、各ソースドライバＤ１ａ〜ソースドライバＤ１ｅに対して、全て同じ周波数で設定することができる。
【００２１】
コントロール信号Ｃｏｎは、タイミングコントローラ２１から第３ソースドライバＤ１ｃに、コントロール信号線２４を介して伝送される。そして、転送信号線２５を介して、必要なコントロール信号Ｃｏｎが、第３ソースドライバＤ１ｃから第２ソースドライバＤ１ｂ、第４ソースドライバＤ１ｄに転送される。さらに、転送信号線２５を介して、第２ソースドライバＤ１ｂから、第１ソースドライバＤ１ａに必要なコントロール信号Ｃｏｎが転送される。同様に、第４ソースドライバＤ１ｄから、第５ソースドライバＤ１ｅに必要なコントロール信号Ｃｏｎが転送される。
【００２２】
なお、ソースドライバ間の信号線は、ガラス基板等の絶縁性基板上に配置されたワイヤ・オン・アレイ構造となっている。また、図示しない電源回路と各ソースドライバＤ１ａ〜ソースドライバＤ１ｅの間には、フレキシブルプリント回路３０を介して、不図示のＶｃｃ、ＶＡＡ、グランド電圧信号ＧＮＤ等のパワー信号線が配設されている。
【００２３】
ディスプレイパネル１０は、アレイ基板と対向基板間に液晶層が挟持された構造となっている。アレイ基板は、通常、表示領域５０に透明な画素電極５１及び薄膜トランジスタ（以降、「ＴＦＴ（Thin Film Transistor）」と称する）５２がマトリックス状に配置されている。対向基板には、面全体に１つの透明な共通電極５３が形成されている。液晶は、誘電性を有し、画素電極５１と共通電極５３とを対向電極とする液晶容量５４を形成する。液晶容量５４の容量値を補助するために、補助容量５５をさらに備えることが多い。なお、共通電極５３は、アレイ基板上に配設されていてもよい。
【００２４】
ＴＦＴ５２のオン、オフは、走査信号により制御される。ＴＦＴ５２がオンのとき、表示データ信号に対応した諧調信号電圧が画素電極５１に印加され、各画素電極５１と、共通電極５３との間の電位差により液晶の透過率が変化する。液晶容量５４及び補助容量５５により、ＴＦＴ５２のオフ後も前述の電位差を一定期間保持することにより、画像が表示される。
【００２５】
アレイ基板上には、各画素電極５１に印加する複数のレベル電圧（諧調信号電圧）を送るソース線２（２１、２２、・・・２ｎ）と、走査信号を送るゲート線４（４１、４２、・・・４ｍ）とが格子状に配設されている。図１の例においては、ソース線２は、Ｙ方向に延在され、Ｘ方向に複数配設されている。一方、ゲート線４は、Ｘ方向に延在され、Ｙ方向に複数配設されている。ゲート線４及びソース線２は、互いの交差部に生じる容量や共通電極との間に挟まれる液晶容量５４等により、大きな容量性負荷となっている。
【００２６】
ソース線２１〜２ｎは、表示領域５０の外側に区画される額縁領域に配設された表示駆動装置（ドライバＬＳＩ（Large Scale Integration））である５つのソースドライバＤ１ａ、１ｂ、１ｃ、１ｄ、１ｅのいずれかまで延設されている。同様にして、ゲート線４は、額縁領域に配設された駆動装置であるゲートドライバ３まで延設されている。
【００２７】
１画素分の表示データの書き換えは、１フレーム期間に行われる。各ゲート線において、１画素毎（ライン毎）に順次選択され、選択期間内に各ソース線より諧調信号電圧が供給される。ゲートドライバ３は、少なくとも２値の走査信号を供給すればよい。これに対して、ソースドライバＤ１ａ〜ソースドライバＤ１ｅは、ソース線２を諧調数に応じたレベルの諧調信号電圧で駆動する必要がある。このため、ソースドライバＤ１ａ〜ソースドライバＤ１ｅは、それぞれ表示データを諧調信号電圧に変換し、その諧調信号電圧をソース線２に増幅出力する機能を有する。これらの機能は、ソース線２毎に設けられている。
【００２８】
図２に、実施形態に係るソースドライバＤ１ｃにおける入出力端子の模式的説明図を示す。ソースドライバＤ１ｃは、２系統の書き込みモードを制御する書き込みモード制御端子（Ｄ＿ＳＴＨ）６１、スタートパルス入力端子（ＳＴＨ＿Ｉ）６２、片シフト方向制御端子（ＲＬ）６３、データ書き込み端子Ｓ１〜Ｓ７６８、左側スタートパルス入出力端子（ＳＴＨＬ＿ＩＯ）７１、右側スタートパルス入出力端子（ＳＴＨＲ＿ＩＯ）７２を有する。ソースドライバＤ１ａ、ソースドライバＤ１ｂ、ソースドライバＤ１ｄ、ソースドライバＤ１ｅも同様の構成となっている。
【００２９】
ソースドライバＤ１ａ〜ソースドライバＤ１ｅは、それぞれ３系統のデータ書き込み方式が切り替え可能に構成されている。図３Ａに第１のデータ書き込み方式を説明するための図を、図３Ｂに第２のデータ書き込み方式を説明するための図を、図３Ｃに第３のデータ書き込み方式を説明するための図を示す。
【００３０】
第１のデータ書き込み方式は、書き込みモード制御端子６１への入力信号がＨｉｇｈ（第１の論理レベル）の場合に実行される。書き込みモード制御端子６１の入力信号がＨｉｇｈの場合には、スタートパルス入力端子６２が有効となる。そして、スタートパルス入力端子６２が有効な状態において、同端子にスタートパルスが入力されると、ソースドライバ内で、図３Ａに示すような左シフト動作、右シフト動作の２系統の動作が独立して実行される。このとき、片シフト方向制御端子６３のデータ書き込み方向制御は無効となる。図３Ａの例では、データ書き込み端子Ｓ３８４からデータ書き込み端子Ｓ１に向けて、すなわち左シフト動作によりデータ書き込みが実行される。また、データ書き込み端子Ｓ３８５からデータ書き込み端子Ｓ７６８に向けて、すなわち右シフト動作によりデータ書き込みが実行される。
【００３１】
第２のデータ書き込み方式は、書き込みモード制御端子６１への入力信号がＬｏｗ（第２の論理レベル）であって、かつ、片シフト方向制御端子６３への入力信号がＬｏｗの場合に実行されるものとする。この場合には、図３Ｂに示すように、左シフト動作が実行される。図３Ｂの例では、データ書き込み端子Ｓ７６８からデータ書き込み端子Ｓ１に向けて、すなわち左シフト動作によりデータ書き込みが実行される。
【００３２】
第３のデータ書き込み方式は、書き込みモード制御端子６１への入力信号がＬｏｗであって、かつ、片シフト方向制御端子６３への入力信号がＨｉｇｈの場合に実行されるものとする。この場合には、図３Ｃに示すように、右シフト動作が実行される。図３Ｃの例では、データ書き込み端子Ｓ１からデータ書き込み端子Ｓ７６８に向けて、すなわち右シフト動作により表示データの書き込みが実行される。
【００３３】
ソースドライバＤ１ａ〜ソースドライバＤ１ｅは、それぞれ第１のデータ書き込み方式〜第３のデータ書き込み方式のいずれかの方式が信号制御によって選択可能に構成されている。図１の例においては、５つのソースドライバのうちの真ん中に位置するソースドライバＤ１ｃが第１のデータ書き込み方式により、ソースドライバＤ１ａ、Ｄ１ｂが第２のデータ書き込み方式により、ソースドライバＤ１ｄ、Ｄ１ｅが第３のデータ書き込み方式によって、データ書き込みが実行されるように設定されている。換言すると、ソースドライバＤ１ａ、ソースドライバＤ１ｂは、書き込みモード制御端子６１がＬｏｗ信号に，片シフト方向制御端子６３がＬｏｗ信号に設定されている。また、ソースドライバＤ１ｃは、書き込みモード制御端子６１がＨｉｇｈ信号に，片シフト方向制御端子６３は無効に設定されている。また、ソースドライバＤ１ｄ、Ｄ１ｅは、書き込みモード制御端子６１がＬｏｗ信号に，片シフト方向制御端子がＨｉｇｈ信号に設定されている。
【００３４】
より具体的に説明すると、ソースドライバＤ１ｃに設けられた書き込みモード制御端子６１にＨｉｇｈ信号が入力されている状態で、タイミングコントローラ２１からスタートパルス入力端子６２にスタートパルスが入力されると、図３Ａに示すような左シフト動作、右シフト動作の２系統の動作が独立して実行される。右シフト動作によって、ソースドライバＤ１ｃの左側スタートパルス入出力端子７２からスタートパルス信号が出力される。そして、そのスタートパルス信号は、ソースドライバＤ１ｄの右側スタートパルス入出力端子７１に入力される。
【００３５】
ソースドライバＤ１ｄにおいては、右側スタートパルス入出力端子７１へのスタートパルスの入力に伴って、右シフト動作が実行される。すなわち、ソースドライバＤ１ｄでは、データ書き込み端子Ｓ１からデータ書き込み端子Ｓ７６８の順に表示データＤＡＴＡが書き込まれる。そして、書き込み終了時に、左側スタートパルス入出力端子７２から出力された信号が、ソースドライバＤ１ｅの右側スタートパルス入出力端子７１に入力される。ソースドライバＤ１ｅにおいては、右側スタートパルス入出力端子７１へのスタートパルスの入力に伴って、右シフト動作が実行される。すなわち、ドライバ１ｅでは、データ書き込み端子Ｓ１からデータ書き込み端子Ｓ７６８の順に表示データＤＡＴＡが書き込まれる。
【００３６】
次に、ソースドライバＤ１ｃの左シフト動作によるデータ書き込みについて説明する。前述の右シフト動作と同様に左シフト動作が実行される。すなわち、左シフト動作によって、ソースドライバＤ１ｃの右側スタートパルス入出力端子７１からスタートパルス信号が出力される。そして、そのスタートパルス信号は、ソースドライバＤ１ｂの左側スタートパルス入出力端子７２に入力される。
【００３７】
ソースドライバＤ１ｂにおいては、左側スタートパルス入出力端子７２へのスタートパルスの入力に伴って、左シフト動作が実行される。すなわち、ドライバ１ｂでは、データ書き込み端子Ｓ７６８からデータ書き込み端子Ｓ１の順に表示データＤＡＴＡが書き込まれる。そして、書き込み終了時に、右側スタートパルス入出力端子７１から出力された信号が、ソースドライバＤ１ａの左側スタートパルス入出力端子７２に入力される。ソースドライバＤ１ａにおいては、左側スタートパルス入出力端子７２へのスタートパルスの入力に伴って、左シフト動作が実行される。すなわち、ドライバ１ａでは、データ書き込み端子Ｓ７６８からデータ書き込み端子Ｓ１の順に表示データＤＡＴＡが書き込まれる。
【００３８】
図４に、実施形態のソースドライバＤ１ｃのブロック図を示す。各ソースドライバＤ１ａ〜ソースドライバＤ１ｅは、レシーバ８１、低電圧論理回路８２、データレジスタ８３、ラッチ８４、レベル・シフタ８５、Ｄ／Ａコンバータ８６、ボルテージ・ホロワ回路８７等を具備する。レシーバ８１は、表示データＤＡＴＡ、クロック信号ＣＬＫをタイミングコントローラ２１から受け取る。ソースドライバＤ１ａ、１ｂ、１ｄ、１ｅも、ソースドライバＤ１ｃと同様の構成となっている。
【００３９】
タイミングコントローラ２１からの書き込みモード制御信号、スタートパルス入力信号、片シフト方向制御信号等のコントロール信号Ｃｏｎ、表示データＤＡＴＡ、及びクロックＣＬＫを、低電圧駆動回路８２内に設けられたレシーバ８１で受け取ったソースドライバＤ１ｃは、機能設定端子で設定された機能を持った動作を得られるよう内部処理で行う。その後、ラッチ８２のブロックに表示データＤＡＴＡを書き込む。
【００４０】
全てのソースドライバＤ１ａ〜ソースドライバＤ１ｅに表示データＤＡＴＡが書き込まれた後、ラッチ８２に書き込まれた表示データＤＡＴＡがレベル・シフタ８４、Ｄ／Ａコンバータ８５を通してボルテージ・ホロワ回路８６から表示データＤＡＴＡに対応した電圧が出力される。
【００４１】
書き込みモード制御端子６１がＨｉｇｈの場合には、表示データＤＡＴＡ＿Ｌ、表示データＤＡＴＡ＿Ｒ、クロック信号ＣＬＫ＿Ｌ、クロック信号ＣＬＫ＿Ｒの全てが有効に取り込まれるようになる。一方、書き込みモード制御端子６１がＬｏｗの場合には、片シフト方向制御端子６３の入力に応じて表示データＤＡＴＡ＿Ｌ、クロック信号ＣＬＫ＿Ｌまたは表示データＤＡＴＡ＿Ｒ、クロック信号ＣＬＫ＿Ｒのどちらか一方向信号が有効に取り込まれなくなる。すなわち、不要な表示データＤＡＴＡやクロック信号ＣＬＫのレシーバ８１動作が止まるようになっている。
【００４２】
図５に、実施形態に係るソースドライバ１Ｄａ〜１Ｄｅのタイミングチャート図を示す。ソースドライバＤ１ｃは、スタートパルス入力端子６２にＨｉｇｈ信号が入力されると同時に起動する。そして、タイミングコントローラ２１から伝送されるクロック信号ＣＬＫ、表示データＤＡＴＡの認識を開始する。一方、ソースドライバＤ１ａ、ソースドライバＤ１ｂは、左側スタートパルス入出力端子７１にスタートパルス入力により起動される。また、ソースドライバＤ１ｄ、ソースドライバＤ１ｅは、右側スタートパルス入出力端子７２にスタートパルスの入力によって起動される。
【００４３】
表示データＤＡＴＡ＿Ｌ端子（不図示）及び表示データＤＡＴＡ＿Ｒ端子（不図示）に入力された表示データＤＡＴＡは、クロック信号ＣＬＫ＿Ｒ端子、及びクロック信号ＣＬＫ＿Ｌ端子（不図示）から入力されたクロックの立ち上がり信号（図５参照）で、表示データの書き込みを開始する。ソースドライバＤ１ｃのスタートパルス入力端子６２端子にＨｉｇｈ信号が入力されると、ソースドライバＤ１ｃはクロック信号ＣＬＫの認識を開始する。クロック信号ＣＬＫ＿Ｌ端子から入力されたクロック信号の立ち上がりパルスで、表示データＤＡＴＡ＿Ｌ端子から入力された表示データＤＡＴＡがデータ書き込み端子Ｓ３８４〜Ｓ１までソースドライバＤ１ｃの半分のブロック（以降、「Ｌシフトブロック」と称する）に書き込まれる。データ書き込み端子Ｓ３８４〜Ｓ１までの表示データＤＡＴＡ全てが書き込まれた後、ソースドライバＤ１ｃの右側スタートパルス入出力端子７２から、ソースドライバＤ１ｂの左側スタートパルス入出力端子７１に入力するためのスタートパルス信号が出力される。
【００４４】
ソースドライバＤ１ｂにおいて、左側スタートパルス入出力端子７１にスタートパルス信号が入力されると、休止中であったソースドライバＤ１ｂが起動する。そして、Ｌシフト動作を行う。なお、ソースドライバＤ１ｂは、書き込みモード制御端子６１及び片シフト方向制御端子６３端子が共にＬｏｗ信号で固定されているため、クロック信号ＣＬＫ＿Ｌ、表示データＤＡＴＡ＿Ｌ端子からの入力信号のみが有効になっている。すなわち、クロック信号ＣＬＫ＿Ｒ、表示データＤＡＴＡ＿Ｒ端子からの信号は無効となっている。
【００４５】
ソースドライバＤ１ｂは、データ書き込み端子Ｓ７６８〜Ｓ１の表示データＤＡＴＡが全て書き込まれた後、右側スタートパルス入出力端子７２からＨｉｇｈ信号を出力し、ソースドライバＤ１ａの左側スタートパルス入出力端子７１に入力する。このとき、必要な動作を終えたソースドライバＤ１ｂは動作を停止する。その結果、省消費電力およびＥＭＩの低減を図ることができる。
【００４６】
ソースドライバＤ１ａにおいて、左側スタートパルス入出力端子７１にスタートパルスが入力されると、ソースドライバＤ１ｂと同様に、起動されてＬシフト動作が実行される。そして、データ書き込み端子Ｓ７６８〜Ｓ１までの表示データＤＡＴＡが全て書き込まれた後、その動作が停止される。
【００４７】
ところで、ソースドライバＤ１ｃは、スタートパルス入力端子６２端子にＨｉｇｈ信号が入力され、Ｌシフト動作を行うと同時に残り半分のブロック（以降「Ｒシフトブロック」と称する）ではＲシフト動作を行っている。具体的には、クロック信号ＣＬＫ＿Ｒ端子から入力されたクロック信号の立ち上がりパルスでソースドライバＤ１ｃのデータ書き込み端子Ｓ３８５〜Ｓ７６８に表示データＤＡＴＡ＿Ｒ端子から入力された表示データＤＡＴＡが書き込まれる。
【００４８】
このとき、クロック信号ＣＬＫ＿Ｒ端子及び表示データＤＡＴＡ＿Ｒ端子から入力されるクロック及び表示データＤＡＴＡをクロック信号ＣＬＫ＿Ｌ端子及び表示データＤＡＴＡ＿Ｌ端子に入力されるクロック信号ＣＬＫ及び表示データＤＡＴＡからずらして入力させる。図５の例では、ソースドライバＤ１ｃ起動後、クロック信号ＣＬＫ＿Ｌ端子がＨｉｇｈ信号から最初にＬｏｗ信号となったタイミングで、クロック信号ＣＬＫ＿Ｒ端子を立ち上がらせる。すなわち、クロック信号ＣＬＫ＿ＬのＨｉｇｈ信号の立ち上がりと、クロック信号ＣＬＫ＿ＲのＨｉｇｈ信号の立ち上がりを、遅延時間（図５中のＤｅｌａｙ  Ｔｉｍｅ）を設けることによって重ならないようにずらす。これにより、トランジスタが同時動作を行う数を減らすことが可能となる。その結果、ＥＭＩを低減させることができる。
【００４９】
ソースドライバＤ１ｃにおいて、データ書き込み端子Ｓ３８５〜Ｓ７６８の表示データＤＡＴＡが全て書き込まれた後、左側スタートパルス入出力端子７１から、ソースドライバＤ１ｄに対してスタートパルス信号を出力する。ソースドライバＤ１ｃにおいて、Ｌシフトブロック及びＲシフトブロックに全ての表示データＤＡＴＡを書き終えた後、その動作を停止させる。これにより、消費電力の低減及びＥＭＩの低減を図ることができる。
【００５０】
ソースドライバＤ１ｄにおいて、右側スタートパルス入出力端子７２にスタートパルス信号が入力されると、休止中であったソースドライバＤ１ｄが起動する。そして、Ｒシフト動作をおこなう。なお、ソースドライバＤ１ｄは、書き込みモード制御端子６１がＬｏｗ信号、片シフト方向制御端子６３端子がＨｉｇｈ信号で固定されているため、クロック信号ＣＬＫ＿Ｒ、表示データＤＡＴＡ＿Ｒ端子からの入力信号のみが有効であり、クロック信号ＣＬＫ＿Ｌ、表示データＤＡＴＡ＿Ｌ端子からの入力信号は無効となっている。
【００５１】
ソースドライバＤ１ｄは、データ書き込み端子Ｓ１〜Ｓ７６８の表示データＤＡＴＡが全て書き込まれた後、左側スタートパルス入出力端子７１からソースドライバＤ１ｅの右側スタートパルス入出力端子７２にスタートパルスが出力される。このとき、必要な動作を終えたソースドライバＤ１ｄはその動作を停止する。その結果、省消費電力およびＥＭＩの低減を図ることができる。
【００５２】
ソースドライバＤ１ａにおいて、右側スタートパルス入出力端子７２にスタートパルスが入力されると、ソースドライバＤ１ｄと同様に、起動されてＲシフト動作が実行される。そして、データ書き込み端子Ｓ１〜Ｓ７６８までの表示データＤＡＴＡが全て書き込まれた後、その動作が停止される。
【００５３】
実施形態に係る表示ディスプレイによれば、ソースドライバとタイミングコントローラとの接続を、いわゆる非データカスケード伝送方式を採用している。すなわち、タイミングコントローラ２１と各ソースドライバＤ１ａ〜ソースドライバＤ１ｅを、１対１のポイント接続（マルチドロップ方式）としている。これにより、配線距離が長い場合であっても、ソースドライバの数の影響（ぶら下がる負荷の影響）を受けず高速伝送できる。
【００５４】
また、実施形態に係る表示ディスプレイによれば、役目を終えたソースドライバの動作を順次停止させているので、省電力化が可能である。また、ＥＭＩの低減が可能である。また、クロック信号ＣＬＫ＿Ｒとクロック信号ＣＬＫ＿Ｌの立ち上がりを上述したようにずらして、表示データＤＡＴＡ＿Ｒと表示データＤＡＴＡ＿Ｌの取り込み開始タイミングを変え、Ｒシフト動作／Ｌシフト動作タイミングをずらしている。このため、同時動作を行うトランジスタの数を減らすことができ、ＥＭＩ低減を図ることができる。しかも、タイミングコントローラ２１とソースドライバＤ１ａ〜ソースドライバＤ１ｅ間のクロック信号ＣＬＫの周波数を低減させる必要が無いので、処理速度を維持することができる。
【００５５】
さらに、上記特許文献１のように、ソースドライバの左右両側への表示データＤＡＴＡ等の伝送用トランシーバを設ける必要がない。その結果、省電力、省スペース化を実現できる。例えば、図６に示すような、１０個のソースドライバを５個ずつの２組で駆動する場合、ソースドライバ２．５個分のデータシフトに要する時間（周期）で１０個のソースドライバを駆動することが可能となる。
【００５６】
また、本実施形態によれば、全てのソースドライバを共通仕様にできるので、製造コスト低下を図ることができる。さらに、各ソースドライバのデータ書き込み方式を設定できるので、ユーザ側の設計自由度を高めることができる。
【００５７】
なお、上記実施形態においては、液晶ディスプレイの例について述べたが、プラズマディスプレイ等の各種表示ディスプレイに対して、本発明を適用することができる。また、ソースドライバを５つ設ける例を説明したが、一例であって、２以上のソースドライバに対して本発明を適用できる。また、図６に示すように、独立した信号伝送経路を有する複数のソースドライバのグループを有する構成であってもよい。さらに、液晶ディスプレイとして、ＷＸＧＡ（１２８０ＲＧＢ×８００）７６８ｃｈの例を挙げたが、一例であって、表示駆動装置を搭載するディスプレイ全般に適用可能である。
【００５８】
また、各ソースドライバのデータ書き込み方式は、通常は、製造時に固定して変更しないが、用途によっては、各ソースドライバのデータ書き込み方式を製造後に変更することも可能である。
【符号の説明】
【００５９】
Ｄ１ａ〜Ｄ１ｅ  ソースドライバ
２          ソース線
３          ゲートドライバ
４          ゲート線
１０        ディスプレイパネル
２０        プリント配線板
２１        タイミングコントローラ
２２        クロック信号線
２３        データ信号線
２４        コントロール信号線
２５        転送信号線
３０        フレキシブルプリント回路
５０        表示領域
５１        画素電極
５２        ＴＦＴ
５３        共通電極
５４        液晶容量
５５        補助容量
６１        書き込みモード制御端子
６２        スタートパルス入力端子
６３        片シフト方向制御端子
７１        左側スタートパルス入出力端子
７２        右側スタートパルス入出力端子
８１        レジーバー
８２        低電圧論理回路
８３        データレジスタ
８４        ラッチ
８５        レベル・シフタ
８６        Ａ／Ｄコンバータ
８７        ボルテージ・ホロワ回路
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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