(57)【要約】      （修正有）【課題】ゲート電極の間隔が異なっている複数のゲート電極を有する半導体装置おいて、サイドウォールの幅に違いに起因したトランジスタの特性のばらつきを防止する製造方法の提供。【解決手段】ダミーゲートパターン２７が、第１及び第２ゲート電極１５ａ、１５ｂの間隔Ｄ１、ダミーゲートパターン２７と第２ゲート電極１５ｂの間隔ｄ１及びダミーゲートパターン２７と第３ゲート電極１５ｃとの間隔ｄ２が所定の範囲内になるように形成され、第１、第２及び第３ゲート電極及びダミーゲートパターンの側壁にそれぞれサイドウォールを形成し、サイドウォール１８は、ダミーゲートパターンと第２ゲート電極の間に位置する第２ゲート電極のサイドウォールの幅ｌ１及びダミーゲートパターンと第３ゲート電極１の間に位置する第３ゲート電極のサイドウォールの幅ｌ２が、第１及び第２ゲート電極の間に位置するサイドウォールの幅Ｌ１と実質的に均しく形成される。【選択図】図１Ａ
2013135157.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板のアクティブ領域上にゲート絶縁膜を形成し、
前記ゲート絶縁膜を介して、少なくとも第１、第２及び第３のゲート電極を、第１及び第２のゲート電極の間隔より第２及び第３のゲート電極の間隔が広くなるように形成し、
前記半導体基板の全面に、前記第１、第２及び第３のゲート電極を覆うように絶縁膜を形成し、
マスクを用いて前記絶縁膜をエッチングして、前記第２及び第３のゲート電極の間にダミーゲートパターンを形成し、
前記ダミーゲートパターンは、前記第１及び第２のゲート電極の間隔、前記ダミーゲートパターンと前記第２のゲート電極の間隔及び前記ダミーゲートパターンと前記第３のゲート電極との間隔が所定の範囲内になるように形成され、
前記第１、第２及び第３のゲート電極及び前記ダミーゲートパターンの側壁にそれぞれサイドウォールを形成し、
前記サイドウォールは、前記ダミーゲートパターンと前記第２のゲート電極の間に位置する前記第２のゲート電極のサイドウォールの幅及び前記ダミーゲートパターンと前記第３のゲート電極の間に位置する前記第３のゲート電極のサイドウォールの幅が、前記第１及び第２のゲート電極の間に位置するサイドウォールの幅と実質的に均しくなるように形成されていることを特徴とする半導体装置の製造方法。
【請求項２】
前記絶縁膜は酸化膜であり、
前記酸化膜を、前記マスクを用いてウェットエッチングすることにより、前記ダミーゲートパターンを形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１、第２及び第３のゲート電極の両側の前記半導体基板内にソース・ドレイン領域を形成すると共に、前記ダミーゲートパターンの下部の前記半導体基板内にもソース・ドレイン領域を形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記ダミーゲートパターンの前記ソース・ドレイン領域上に金属シリサイド層を形成し、
前記金属シリサイド層上にプラグを形成し、
前記プラグと接続する配線を形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
半導体基板のアクティブ領域上にゲート絶縁膜を形成し、
前記ゲート絶縁膜を介して、少なくとも第１、第２及び第３のゲート電極を、第１及び第２のゲート電極の間隔より第２及び第３のゲート電極の間隔が広くなるように形成し、
前記半導体基板の全面に、前記第１、第２及び第３のゲート電極を覆うように絶縁膜を形成し、
マスクを用いて前記絶縁膜をエッチングして、前記第２及び第３のゲート電極の間にダミーゲートパターンを形成し、
前記ダミーゲートパターンは、前記第１及び第２のゲート電極の間隔、前記ダミーゲートパターンと前記第２のゲート電極の間隔及び前記ダミーゲートパターンと前記第３のゲート電極との間隔が所定の範囲内になるように形成され、
前記第１、第２及び第３のゲート電極及び前記ダミーゲートパターンの側壁にそれぞれサイドウォールを形成し、
前記サイドウォールは、前記ダミーゲートパターンと前記第２のゲート電極の間に位置する前記第２のゲート電極のサイドウォールの幅及び前記ダミーゲートパターンと前記第３のゲート電極の間に位置する前記第３のゲート電極のサイドウォールの幅が、前記第１及び第２のゲート電極の間に位置するサイドウォールの幅と実質的に均しくなるように形成され、
その後、前記ダミーゲートパターン及び前記ダミーゲートパターンの側壁に形成されたサイドウォールを除去することを特徴とする半導体装置の製造方法。
【請求項６】
前記絶縁膜は酸化膜であり、
前記酸化膜を、前記マスクを用いてウェットエッチングすることにより、前記ダミーゲートパターンを形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記ダミーゲートパターン及び前記ダミーゲートパターンの側壁に形成されたサイドウォールの除去は、エッチングマスクを用いたウェットエッチングにより行われることを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、複数のゲート電極を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体基板のアクティブ領域上にゲート絶縁膜を介して形成された複数のゲート電極を有する半導体装置（例えば、ＦＥＴを用いた一般的なＬＳＩ）では、ゲート間隔はデザインルールの範囲内における任意の値を用いて様々に設計されている。
【０００３】
しかし、ゲート電極の間隔が異なっていると、狭い間隔を有する一対のゲート電極間に形成されたサイドウォールの幅（Ｌ１）と広い間隔を有する一対のゲート電極間に形成されたサイドウォールの幅（Ｌ２）を比べると、Ｌ１＜Ｌ２の関係を有する。
【０００４】
しかし、サイドウォールの幅（Ｌ１、Ｌ２）がこのような関係（Ｌ１＜Ｌ２）を有すると、ＬＤＤ領域の幅が異なってしまい、各ゲート電極を有するトランジスタの特性がばらついてしまうという問題がある。
【０００５】
これに関連する従来技術として、例えば、特開２００９−１２３９２２号公報（特許文献１）がある。この特許文献１は、ダミーゲートパターンを形成することにより、ゲート間隔に起因したトランジスタの特性変動を抑制するものである。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１２３９２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、上記特許文献１では、狭い間隔を有する一対のゲート電極間に形成されたサイドウォールの幅（Ｌ１）と広い間隔を有する一対のゲート電極間に形成されたサイドウォールの幅（Ｌ２）に違いに着目して、ダミーゲートパターンを形成するものではない。
【０００８】
本発明は、上記従来技術の問題点を解決するものであり、その目的は、ゲート電極の間隔が異なっている複数のゲート電極を有する半導体装置おいて、サイドウォールの幅に違いに起因したトランジスタの特性のばらつきを防止することが可能な半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る半導体装置の製造方法は、
半導体基板のアクティブ領域上にゲート絶縁膜を形成し、
前記ゲート絶縁膜を介して、少なくとも第１、第２及び第３のゲート電極を、第１及び第２のゲート電極の間隔より第２及び第３のゲート電極の間隔が広くなるように形成し、
前記半導体基板の全面に、前記第１、第２及び第３のゲート電極を覆うように絶縁膜を形成し、
マスクを用いて前記絶縁膜をエッチングして、前記第２及び第３のゲート電極の間にダミーゲートパターンを形成し、
前記ダミーゲートパターンは、前記第１及び第２のゲート電極の間隔、前記ダミーゲートパターンと前記第２のゲート電極の間隔及び前記ダミーゲートパターンと前記第３のゲート電極との間隔が所定の範囲内になるように形成され、
前記第１、第２及び第３のゲート電極及び前記ダミーゲートパターンの側壁にそれぞれサイドウォールを形成し、
前記サイドウォールは、前記ダミーゲートパターンと前記第２のゲート電極の間に位置する前記第２のゲート電極のサイドウォールの幅及び前記ダミーゲートパターンと前記第３のゲート電極の間に位置する前記第３のゲート電極のサイドウォールの幅が、前記第１及び第２のゲート電極の間に位置するサイドウォールの幅と実質的に均しくなるように形成されていることを特徴とする。
【００１０】
また、本発明の他の態様に係る半導体装置の製造方法は、
半導体基板のアクティブ領域上にゲート絶縁膜を形成し、
前記ゲート絶縁膜を介して、少なくとも第１、第２及び第３のゲート電極を、第１及び第２のゲート電極の間隔より第２及び第３のゲート電極の間隔が広くなるように形成し、
前記半導体基板の全面に、前記第１、第２及び第３のゲート電極を覆うように絶縁膜を形成し、
マスクを用いて前記絶縁膜をエッチングして、前記第２及び第３のゲート電極の間にダミーゲートパターンを形成し、
前記ダミーゲートパターンは、前記第１及び第２のゲート電極の間隔、前記ダミーゲートパターンと前記第２のゲート電極の間隔及び前記ダミーゲートパターンと前記第３のゲート電極との間隔が所定の範囲内になるように形成され、
前記第１、第２及び第３のゲート電極及び前記ダミーゲートパターンの側壁にそれぞれサイドウォールを形成し、
前記サイドウォールは、前記ダミーゲートパターンと前記第２のゲート電極の間に位置する前記第２のゲート電極のサイドウォールの幅及び前記ダミーゲートパターンと前記第３のゲート電極の間に位置する前記第３のゲート電極のサイドウォールの幅が、前記第１及び第２のゲート電極の間に位置するサイドウォールの幅と実質的に均しくなるように形成され、
その後、前記ダミーゲートパターン及び前記ダミーゲートパターンの側壁に形成されたサイドウォールを除去することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、ゲート電極の間隔が異なっている複数のゲート電極を有する半導体装置おいて、サイドウォールの幅に違いに起因したトランジスタの特性のばらつきを防止することができる。
【図面の簡単な説明】
【００１２】
【図１Ａ】本発明の第１の実施形態に係る半導体装置の構造を示す断面図である。
【図１Ｂ】本発明の第１の実施形態に係る半導体装置の構造を示す平面図である。
【図２】本発明の第１の実施形態に係る半導体装置の一製造工程を示す断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の一製造工程を示す断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の一製造工程を示す断面図である。
【図５】本発明の第１の実施形態に係る半導体装置の一製造工程を示す断面図である。
【図６】本発明の第１の実施形態に係る半導体装置の一製造工程を示す断面図である。
【図７】本発明の第１の実施形態に係る半導体装置の一製造工程を示す断面図である。
【図８Ａ】本発明の第２の実施形態に係る半導体装置の構造を示す断面図である。
【図８Ｂ】本発明の第２の実施形態に係る半導体装置の構造を示す平面図である。
【図９】本発明の第２の実施形態に係る半導体装置の一製造工程を示す断面図である。
【図１０】本発明の第２の実施形態に係る半導体装置の一製造工程を示す断面図である。
【図１１】本発明の第２の実施形態に係る半導体装置の一製造工程を示す断面図である。
【図１２】本発明の第２の実施形態に係る半導体装置の一製造工程を示す断面図である。
【図１３】本発明の第２の実施形態に係る半導体装置の一製造工程を示す断面図である。
【図１４Ａ】関連技術に係る半導体装置の構造を示す断面図である。
【図１４Ｂ】関連技術に係る半導体装置の構造を示す平面図である。
【発明を実施するための形態】
【００１３】
最初に、本発明の特徴がより明確になるように、関連技術に係る半導体装置について説明する。図１４Ａ及び図１４Ｂは、関連技術に係る半導体装置の構造を示す図であり、図１４Ａは図１４ＢのＢ−Ｂ断面図であり、図１４Ｂは平面図である。
【００１４】
図１４Ａ及び図１４Ｂに示すように、半導体基板１１にアクティブ領域１３を分類する素子分離領域１２が形成されている。アクティブ領域１３には複数の電界効果トランジスタが形成されている。すなわち、アクティブ領域１３上にゲート酸化膜１４を解して複数のゲート電極１５ａ、１５ｂ、１５ｃが形成されている。ここでは、一例として、３つのゲート電極１５ａ〜１５ｃについて示している。例えば、ゲート電極１５ａとゲート電極１５ｂの間隔Ｄ１とゲート電極１５ｂとゲート電極１５ｃの間隔Ｄ２とは異なる間隔で形成されている。各ゲート電極１５の側壁にはオフセットスペーサー１７を介してサイドウォール１８が形成されている。
【００１５】
狭い間隔Ｄ１を持つゲート電極１５ａとゲート電極１５ｂの間に形成されたサイドウォール１８の幅Ｌ１と広い間隔Ｄ２を持つゲート電極１５ｂとゲート電極１５ｃの間に形成されたサイドウォール１８の幅Ｌ２を比べるとＬ１＜Ｌ２となる。
【００１６】
ゲート電極１５ａ〜１５ｃ上にはハードマスク層１６が形成されているため、オフセットスペーサー１７、サイドウォール１８等を形成するときに、ゲート電極１５ａ〜１５ｃをエッチングすることが防止される。
【００１７】
また、各ゲート電極１５ａ〜１５ｃの両側における半導体基板１１には、ＬＤＤ領域１９を介してソース・ドレイン領域２０が、例えば、イオン注入等の不純物注入技術により注入されてできる拡散層で形成されている。
【００１８】
そして、半導体基板１１上には、上記ゲート電極１５ａ〜１５ｃ、サイドウォール１８等を被覆するように窒化シリコン等のライナー膜２１が形成されている。
【００１９】
さらに、ライナー膜２１を被覆するように、半導体基板１１上には層間絶縁膜２２が形成されている。この層間絶縁膜２２には、ソース・ドレイン領域２０に通じる接続口２３が形成されている。この接続口２３とソース・ドレイン領域２０の接する部分には金属シリサイド層２４が形成されている。この金属シリサイド層２４は、例えば、コバルトシリサイド等の金属シリサイドで形成される。
【００２０】
ハードマスク層１６の下部の半導体基板１１には、接続口２３を開口後、ソース・ドレイン領域２０を、例えばイオン注入等の不純物注入技術により注入されてなる拡散層で形成する。
【００２１】
接続口２３にはその内部を埋め込むようにプラグ２５が形成されている。このプラグ２５には、層間絶縁膜２２上部に形成された配線２６が接続されている。
【００２２】
このような構成の下、ゲート電極１５ａ〜１５ｃの間隔が異なっていると、狭い間隔Ｄ１を持つゲート電極１５ａとゲート電極１５ｂの間に形成されたサイドウォール１８の幅Ｌ１と広い間隔Ｄ２を持つゲート電極１５ｂとゲート電極１５ｃの間に形成されたサイドウォール１８の幅Ｌ２を比べるとＬ１＜Ｌ２となる。
【００２３】
サイドウォール１８の幅がこのような関係（Ｌ１＜Ｌ２）を有すると、ＬＤＤ領域１９の幅が異なり、各ゲート電極１５ａ〜１５ｃを有するトランジスタの特性がばらついてしまう。
【００２４】
本発明は、このようなサイドウォール１８の幅に違いに起因したトランジスタの特性のばらつきを防止することが可能な半導体装置の製造方法を提供するものである。
【００２５】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００２６】
（第１の実施形態）
図１Ａ〜図１Ｂは、本発明の第１の実施形態に係る半導体装置の構造を示す図であり、図１Ａは図１ＢのＢ−Ｂ断面図であり、図１Ｂは平面図である。
【００２７】
図１Ａ及び図１Ｂに示すように、第１の実施形態に係る半導体装置１では、半導体基板１１にアクティブ領域１３を分類する素子分離領域１２が形成されている。アクティブ領域１３には複数の電界効果トランジスタが形成されている。すなわち、複数のゲート電極１５ａ、１５ｂ、１５ｃがアクティブ領域１３上にゲート酸化膜１４を介して形成されている。ここでは、一例として、３つのゲート電極１５ａ〜１５ｃについて示す。
【００２８】
例えば、ゲート電極１５ａとゲート電極１５ｂの間隔Ｄ１とゲート電極１５ｂとゲート電極１５ｃの間隔Ｄ２とは異なる間隔で形成されている。ゲート電極１５ｂとゲート電極１５ｃの間には酸化膜で形成されたダミーゲートパターン２７が形成されている。
【００２９】
このような構成の下、ダミーゲートパターン２７は、ゲート電極１５ａとゲート電極１５ｂの間隔Ｄ１、ダミーゲートパターン２７とそれと隣接する一方のゲート電極１５ｂとの間隔ｄ１及びダミーゲートパターン２７とそれと隣接する他方のゲート電極１５ｃとの間隔ｄ２が所定の範囲内となるように形成されている。
【００３０】
ここで、所定の範囲内とは、たとえば、ダミーゲートパターン２７が形成されていないゲート電極１５ａとゲート電極１５ｂの間隔Ｄ１を基準にして、たとえば間隔ｄ２を比較した場合、ｄ２＝Ｄ１であるかｄ２＝Ｄ１±δ（δは間隔が異なる場合に許される間隔差の許容値）であること意味している。以下、所定の範囲とは同様な意味で用いている。
【００３１】
各ゲート電極１５ａ〜１５ｃの側壁にはオフセットスペーサー１７を介してサイドウォール１８が形成されている。また、ダミーゲートパターン２７にもサイドウォール１８が形成されている。
【００３２】
上記間隔ｄ１、ｄ２が間隔Ｄ１を基準として所定の範囲内であるため、そこに形成されたサイドウォール１８の幅ｌ1、ｌ2と隣接するゲート電極１５ａ、１５ｂに形成されたサイドウォール１８の幅Ｌ１がほぼ等しくなる。
【００３３】
また、ゲート電極１５上にはハードマスク層１６が形成されているため、オフセットスペーサー１７、サイドウォール１８等を形成するときにゲート電極１５ａ〜１５ｃをエッチングすることが防止される。
【００３４】
各ゲート電極１５ａ〜１５ｃの両側における半導体基板１１には、ＬＤＤ領域１９を介してソース・ドレイン領域２０が、例えば、イオン注入等の不純物注入技術により注入されてできる拡散層で形成されている。
【００３５】
そして、半導体基板１１上には、ゲート電極１５ａ〜１５ｃ、ダミーゲートパターン２７、サイドウォール１８等を被覆するように窒化シリコン等のライナー膜２１が形成されている。
【００３６】
さらに、ライナー膜２１を被覆するように、半導体基板１１上には層間絶縁膜２２が形成されている。この層間絶縁膜２２には、ソース・ドレイン領域２０に通じる接続口２３が形成されている。この接続口２３とソース・ドレイン領域２０の接する部分には金属シリサイド層２４が形成されている。この金属シリサイド層２４は、例えば、コバルトシリサイド等の金属シリサイドで形成される。
【００３７】
ダミーゲートパターン１６の下部の半導体基板１１には、接続口２３を開口後、ソース・ドレイン領域２０を、例えばイオン注入等の不純物注入技術により注入されてなる拡散層で形成する。
【００３８】
接続口２３にはその内部を埋め込むようにプラグ２５が形成されている。このプラグ２５には、層間絶縁膜２２上部に形成された配線２６が接続されている。
【００３９】
本発明の第１の実施形態に係る半導体装置１では、ゲート電極１５ａ〜１５ｃ間の間隔が異なっていても、隣接するゲート電極１５ａ、１５ｂの間隔Ｄ１及びダミーゲートパターン２７とそれと隣接するゲート電極１５ｂ、１５ｃとの間隔ｄ１、ｄ２が所定の範囲内になるように、アクティブ領域１３上のゲート電極１５ｂ、１５ｃ間にダミーゲートパターン２７が形成されている。このため、ダミーゲートパターン２７とそれと隣接するゲート電極１５ｂ、１５ｃとの間隔ｄ１、ｄ２が一定の範囲内になるので、そこに形成されたサイドウォール１８の幅ｌ1、ｌ2と隣接するゲート電極１５ａ、１５ｂに形成されたサイドウォール１８の幅Ｌ１がほぼ等しくなる。この結果、各ゲート電極１５ａ〜１５ｃを有するトランジスタの特性を一定にすることができる。
【００４０】
次に、図２〜図７を参照して、図１に示した半導体装置１の製造方法について説明する。図２〜図７は、図１ＢにおけるＢ−Ｂ断面図を示している。
【００４１】
まず、図２に示すように、半導体基板１１（例えば、ｐ型単結晶シリコン基板）１１の上面に、周知のＳＴＩ法により、酸化シリコン膜からなる絶縁膜で埋設された素子分離領域１２を形成する。これにより、素子分離領域１２で囲まれ、半導体基板１１からなるアクティブ領域１３が形成される。
【００４２】
次に、図示していないが、半導体基板１１上の全面に酸化シリコン膜からなるパッド酸化膜を形成し、この酸化膜を通して、Ｎウェル領域およびＰウェル領域を公知の方法で形成する。その後、上記パッド酸化膜を除去し、半導体基板１１のアクティブ領域１３上に熱酸化および窒化プロセス等を用いてゲート酸化膜１４を形成する。
【００４３】
次に、図３に示すように、ポリシリコン等の膜を、例えばＣＶＤ法にて堆積させ、その上にシリコン窒化膜等を、例えばＣＶＤ法を用いて堆積させ、ゲート電極１５ａ〜１５ｃをエッチングする際のハードマスク１６を形成する。リソグラフィでレジストパターニングを行った後、ドライエッチングにて、ハードマスク１６をエッチングし、次にハードマスク１６をマスクとして、ポリシリコン等の膜をエッチングして、ゲート電極１５ａ〜１５ｃを形成する。
【００４４】
次に、各ゲート電極１５ａ〜１５ｃ、ハードマスク１６の側壁にオフセットスペーサー１７を形成する。このオフセットスペーサー１７は、半導体基板１１の全面にシリコン窒化膜を堆積し、その後、エッチバックすることにより、ゲート電極１５ａ〜１５ｃ及びハードマスク１６の側壁に自己整合的に形成する。
【００４５】
次に、ゲート電極１５ａ〜１５ｃ、ハードマスク１６、オフセットスペーサー１７等をマスクにして、半導体基板１１の表層にたとえばイオン注入を用いて、不純物を導入して、ＬＤＤ領域１９を形成する。
【００４６】
次に、図４に示すように、半導体基板１１の全面にゲート電極１５ａ〜１５ｃ、ハードマスク１６、オフセットスペーサー１７等を被覆するダミーゲートパターン２７となる酸化膜等を、例えばＣＶＤ法にて堆積する。
【００４７】
次に、図５に示すように、リソグラフィによってレジストパターニングを行ったあと、そのパターニングしたレジストマスク２８をエッチングマスクにして、例えばウェットエッチング法を用いて、酸化膜をエッチングし、ゲート電極１５ａ〜１５ｃの間隔を所定の範囲内にするため、ゲート電極１５ａ〜１５ｃの間隔が広い領域（例えば、ゲート電極１５ｂとゲート電極１５ｃの間）にダミーゲートパターン２７を形成する。
【００４８】
このように、ダミーゲートパターン２７は、ゲート電極１５ａとゲート電極１５ｂの間隔Ｄ１、ダミーゲートパターン２７とそれと隣接する一方のゲート電極１５ｂとの間隔ｄ１及びダミーゲートパターン２７とそれと隣接する他方のゲート電極１５ｃとの間隔ｄ２が所定の範囲内となるように形成されている。
【００４９】
つまり、ダミーゲートパターン２７はｄ１＝Ｄ１およびｄ２＝Ｄ１となるかｄ１＝Ｄ１及びｄ２＝Ｄ１±δとなるか、ｄ１＝Ｄ１±δおよびｄ２＝Ｄ１となるか、ｄ１＝Ｄ１±δ及びｄ２＝Ｄ１±δになるように形成される。
【００５０】
次に、図６に示すように、各ゲート電極１５ａ〜１５ｃ及びダミーゲートパターン２７の側壁にオフセットスペーサー１７を介してサイドウォール１８を形成する。まず、半導体基板１１上にゲート電極１５ａ〜１５ｃ、ハードマスク１６、オフセットスペーサー１７及びダミーゲートパターン２７を被覆するようにサイドウォール形成膜（図示せず）を堆積する。このサイドウォール形成膜は、例えばＴＥＯＳ酸化膜等を、例えばＣＶＤ法により形成する。その後、エッチバックすることにより、各ゲート電極１５ａ〜１５の側壁にオフセットスペーサー１７を挟むようにサイドウォール１８が形成され、ダミーゲートパターン２７の側壁にもサイドウォール１８が形成される。
【００５１】
このように、ゲート電極１５ａ〜１５ｃ間の間隔が異なっていても、隣接するゲート電極１５ａ、１５ｂ間の間隔Ｄ１、ダミーゲートパターン２７とそれと隣接するゲート電極１５ｂ、１５ｃとの間隔ｄ１、ｄ２が所定の範囲内になるように、アクティブ領域１３上のゲート電極１５ｂ、１５ｃ間にダミーゲートパターン２７が形成されている。これにより、ダミーゲートパターン２７とそれと隣接するゲート電極１５ｂ、１５ｃとの間隔ｄ１、ｄ２が一定の範囲内になるので、そこに形成されたサイドウォール１８の幅ｌ1、ｌ2と隣接するゲート電極１５ａ、１５ｂ間に形成されたサイドウォール１８の幅Ｌ１がほぼ等しくなる。
【００５２】
次に、各ゲート電極１５ａ〜１５ｃ、ハードマスク１６、オフセットスペーサー１７、サイドウォール１８、ダミーゲートパターン２７及び素子分離領域１２をマスクにして、半導体基板１１に不純物を導入し、アニ―ル処理を行って拡散層を形成することでソース・ドレイン領域２０を形成する。このように、各ゲート電極１５ａ〜１５ｃの両側にＬＤＤ領域１９を介してソース・ドレイン領域２０が形成される。
【００５３】
次に、半導体基板１１上に各ゲート電極１５ａ〜１５ｃ、ハードマスク１６、オフセットスペーサー１７、サイドウォール１８、ダミーゲートパターン２７、ソース・ドレイン領域２０及び素子分離領域１２を被覆する窒化シリコン膜等のライナー膜２１を、例えばＣＶＤ法を用いて形成する。
【００５４】
次に、図７に示すように、ライナー膜２１を被覆するように、半導体基板１１上にシリコン酸化膜等で、例えばＣＶＤ法を用いて層間絶縁膜２２を形成する。その後、例えば、ＣＭＰ法を用いて平坦化する。次いで、公知のリソグラフィ技術及びエッチング技術によって、層間絶縁膜２２にソース・ドレイン領域２０、ＬＤＤ領域１９に通じる接続口２３を形成する。
【００５５】
その後、層間絶縁膜２２をマスクにして半導体基板１１に不純物を導入し、アニ―ル処理を行って拡散層を形成することでソース・ドレイン領域２０を形成する。これにより、ダミーゲートパターン２７の下部の半導体基板１１にもソース・ドレイン領域２０が形成される。
【００５６】
次に、半導体基板１１上に、ソース・ドレイン領域２０を被覆する金属シリサイドを形成するために、例えばスパッタ法を用いてコバルト等の金属層を形成する。次いで、熱処理を行うことによって、金属層の金属とソース・ドレイン領域２０のシリコンと反応させて、金属シリサイド層２４を形成する。その後、未反応な金属層を除去する。
【００５７】
次いで、接続口２３の内部を埋め込むように、タングステン等の導電性材料を、例えばＣＶＤ法を用いて埋め込む。続いて、層間絶縁膜２２上の余剰な導電性材料をたとえばＣＭＰにより除去し、接続口２３内部に残した導電性材料でプラグ２５を形成する。
【００５８】
次に、層間絶縁膜２２上にタングステン等の配線材料層を形成した後、公知のリソグラフィー技術及びエッチング技術によって、配線材料層を加工し、プラグ２５に接続する配線２６を形成する。
【００５９】
そして、図示していないが配線形成工程を繰り返すことで多層配線を形成し、半導体装置１（図１Ａ参照）を形成する。
【００６０】
上記第１の実施形態に係る半導体装置の製造方法によれば、ゲート電極１５ａ〜１５ｃの間隔が異なっていても、隣接するゲート電極１５ａ、１５ｂ間の間隔Ｄ１、ダミーゲートパターン２７とそれと隣接するゲート電極１５ｂ、１５ｃとの間隔ｄ１、ｄ２が所定の範囲内になるように、アクティブ領域１３上の少なくともゲート電極１５ａ、１５ｂ間にダミーゲートパターン２７が形成される。これにより、ダミーゲートパターン２７とそれと隣接するゲート電極１５ｂ、１５ｃとの間隔ｄ１、ｄ２が一定の範囲内になるので、そこに形成されたサイドウォール１８の幅ｌ1、ｌ2と隣接するゲート電極１５ａ、１５ｂに形成されたサイドウォール１８の幅Ｌ１がほぼ等しくなる。この結果、各ゲート電極１５ａ〜１５ｃを有するトランジスタの特性を一定にすることができる。
【００６１】
（第２の実施形態）
図８Ａ〜図８Ｂは、本発明の第２の実施形態に係る半導体装置の構造を示す図であり、図８Ａは図８ＢのＢ−Ｂ断面図であり、図８Ｂは平面図である。
【００６２】
第２の実施形態に係る半導体装置１００は、ダミーゲートパターン２７及びダミーゲートパターン２７の側壁に形成されたサイドウォール１８が製造過程の途中で除去されて、最終的にはダミーゲートパターン２７及びサイドウォール１８が残らない点で、第１の実施形態に係る半導体装置１と異なる。その他の構成については、第１の実施形態に係る半導体装置１（図１Ａ、図１Ｂ）と同様なのでその説明は省略する。
【００６３】
ここで、図８Ａでは、ダミーゲートパターン２７及びダミーゲートパターン２７の側壁に形成されたサイドウォール１８が点線で示されているのは、ダミーゲートパターン２７及びサイドウォール１８が製造過程の途中までは存在していたが、その役割（つまり、サイドウォール１８の幅ｌ1、ｌ2と隣接するゲート電極１５ａ、１５ｂに形成されたサイドウォール１８の幅Ｌ１がほぼ等しくなり、この結果、各ゲート電極１５ａ〜１５ｃを有するトランジスタの特性を一定にすることができる）を果たした後は、除去されてなくなってしまったことを意味している。
【００６４】
本発明の第２の実施形態に係る半導体装置１００では、第１の実施形態に係る半導体装置１と同様に、ゲート電極１５ａ〜１５ｃ間の間隔が異なっていても、隣接するゲート電極１５ａ、１５ｂの間隔Ｄ１及びダミーゲートパターン２７とそれと隣接するゲート電極１５ｂ、１５ｃとの間隔ｄ１、ｄ２が所定の範囲内になるように、アクティブ領域１３上のゲート電極１５ｂ、１５ｃ間にダミーゲートパターン２７が形成されている。このため、ダミーゲートパターン２７とそれと隣接するゲート電極１５ｂ、１５ｃとの間隔ｄ１、ｄ２が一定の範囲内になるので、そこに形成されたサイドウォール１８の幅ｌ1、ｌ2と隣接するゲート電極１５ａ、１５ｂに形成されたサイドウォール１８の幅Ｌ１がほぼ等しくなる。この結果、各ゲート電極１５ａ〜１５ｃを有するトランジスタの特性を一定にすることができる。
【００６５】
次に、図９〜図１３を参照して、第２の実施形態に係る半導体装置１００の製造方法について説明する。図９〜図１３は、図８ＢにおけるＢ−Ｂ断面図を示している。ここで、第１の実施形態に係る半導体装置１の製造方法と同じ工程についてはその説明は省略する。
【００６６】
まず、第１の実施形態に係る半導体装置１の製造方法の製造工程（図２〜図４）と同じ工程を使用して、図９に示すように、リソグラフィによってレジストパターニングを行ったあと、そのパターニングしたレジストマスク２８をエッチングマスクにして、例えばウェットエッチング法を用いて、酸化膜をエッチングし、ゲート電極１５ａ〜１５ｃの間隔を所定の範囲内にするため、ゲート電極１５ａ〜１５ｃの間隔が広い領域（例えば、ゲート電極１５ｂとゲート電極１５ｃの間）にダミーゲートパターン２７を形成する。
【００６７】
すなわち、ダミーゲートパターン２７はゲート電極１５ａとゲート電極１５ｂの間隔Ｄ１、ダミーゲートパターン２７とそれと隣接する一方のゲート電極１５ｂとの間隔ｄ１及びダミーゲートパターン２７とそれと隣接する他方のゲート電極１５ｃとの間隔ｄ２が所定の範囲内となるように形成されている。
【００６８】
つまり、ダミーゲートパターン２７はｄ１＝Ｄ１及びｄ２＝Ｄ１となるかｄ１＝Ｄ１及びｄ２＝Ｄ１±δとなるか、ｄ１＝Ｄ１±δ及びｄ２＝Ｄ１となるか、ｄ１＝Ｄ１±δ及びｄ２＝Ｄ１±δになるように形成される。
【００６９】
次に、図１０に示すように、各ゲート電極１５ａ〜１５ｃ及びダミーゲートパターン２７の側壁にオフセットスペーサー１７を介してサイドウォール１８を形成する。ここで、サイドウォール１８の形成方法は、図６に示す方法と同様なのでその説明は省略する。
【００７０】
このように、ゲート電極１５ａ〜１５ｃの間隔が異なっていても、隣接するゲート電極１５ａ、１５ｂ間の間隔Ｄ１、ダミーゲートパターン２７とそれと隣接するゲート電極１５ｂ、１５ｃとの間隔ｄ１、ｄ２が所定の範囲内になるように、アクティブ領域１３上の少なくともゲート電極１５ａ、１５ｂ間にダミーゲートパターン２７が形成されている。これにより、ダミーゲートパターン２７とそれと隣接するゲート電極１５ｂ、１５ｃとの間隔ｄ１、ｄ２が一定の範囲内になるので、そこに形成されたサイドウォール１８の幅ｌ1、ｌ2と隣接するゲート電極１５ａ、１５ｂに形成されたサイドウォール１８の幅Ｌ１がほぼ等しくなる。
【００７１】
次に、図１１に示すように、リソグラフィによってレジストパターニングを行ったあと、そのパターニングしたレジストマスク２９をエッチングマスクにして、例えばウェットエッチング法を用いて、ダミーゲートパターン２７及びダミーゲートパターン２７の側壁のサイドウォール１８を除去する。
【００７２】
次に、図１２に示すように、各ゲート電極１５ａ〜１５ｃ、ハードマスク１６、オフセットスペーサー１７、サイドウォール１８及び素子分離領域１２をマスクにして、半導体基板１１に不純物を導入し、アニ―ル処理を行って拡散層を形成することでソース・ドレイン領域２０を形成する。このようにして、各ゲート電極１５ａ〜１５ｃの両側にＬＤＤ領域１９を介してソース・ドレイン領域２０が形成される。
【００７３】
次に、半導体基板１１上に各ゲート電極１５、ハードマスク１６、オフセットスペーサー１７、サイドウォール１８、ソース・ドレイン領域２０及び素子分離領域１２を被覆する窒化シリコン膜にてライナー膜２１をたとえばＣＶＤ法を用いて形成する。
【００７４】
次に、図１３に示すように、ライナー膜２１を被覆するように、半導体基板１１上にシリコン酸化膜等で、例えばＣＶＤ法を用いて層間絶縁膜２２を形成する。その後、たとえば、ＣＭＰ法を用いて平坦化する。次いで、公知のリソグラフィ技術及びエッチング技術によって、層間絶縁膜に上記ソース・ドレイン領域２０、ＬＤＤ領域１９に通じる接続口２３を形成する。
【００７５】
次に、半導体基板１１上に、ソース・ドレイン領域２０を被覆する金属シリサイドを形成するために、例えばスパッタ法を用いてコバルト等の金属層を形成する。次いで、熱処理を行うことによって、上記金属層の金属とソース・ドレイン領域２０のシリコンと反応させて、金属シリサイド層２４を形成する。その後、未反応な金属層を除去する。
【００７６】
次いで、接続口２３の内部を埋め込むように、タングステン等の導電性材料を、例えばＣＶＤ法を用いて埋め込む。続いて、層間絶縁膜２２上の余剰な上記導電性材料をたとえばＣＭＰにより除去し、上記接続口２３内部に残した導電性材料でプラグ２５を形成する。
【００７７】
次に、層間絶縁膜２２上にタングステン等の配線材料層を形成した後、公知のリソグラフィー技術及びエッチング技術によって、上記配線材料層を加工し、プラグ２５に接続する配線２６を形成する。
【００７８】
そして、図示していないが、配線形成工程を繰り返すことで多層配線を形成し、半導体装置１００を形成する。
【００７９】
上記第２の実施形態に係る半導体装置の製造方法によれば、ゲート電極１５ａ〜１５ｃの間隔が異なっていても、隣接するゲート電極１５ａ、１５ｂ間の間隔Ｄ１、ダミーゲートパターン２７とそれと隣接するゲート電極１５ｂ、１５ｃとの間隔ｄ１、ｄ２が所定の範囲内になるように、アクティブ領域１３上の少なくともゲート電極１５ｂ、１５ｃ間にダミーゲートパターン２７が形成される。これにより、ダミーゲートパターン２７とそれと隣接するゲート電極１５ｂ、１５ｃとの間隔ｄ１、ｄ２が一定の範囲内になるので、そこに形成されたサイドウォール１８の幅ｌ1、ｌ2と隣接するゲート電極１５ａ、１５ｂに形成されたサイドウォール１８の幅Ｌ１がほぼ等しくなる。この結果、各ゲート電極１５ａ〜１５ｃを有するトランジスタの特性を一定にすることができる。
【００８０】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００８１】
上述した実施の形態に係る半導体装置は、以下の付記のようにも記載され得るが、以下には限られない。
【００８２】
［付記１］
半導体基板と、
前記半導体基板のアクティブ領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して形成された少なくとも第１、第２及び第３のゲート電極であって、第１及び第２のゲート電極の間隔より第２及び第３のゲート電極の間隔が広くなるように設定されたものと、
前記第２及び第３のゲート電極の間に形成されたダミーゲートパターンと、
前記第１、第２及び第３のゲート電極及び前記ダミーゲートパターンの側壁にそれぞれ形成されたサイドウォールを有し、
前記ダミーゲートパターンは、前記第１及び第２のゲート電極の間隔、前記ダミーゲートパターンと前記第２のゲート電極の間隔及び前記ダミーゲートパターンと前記第３のゲート電極との間隔が所定の範囲内となるように設けられ、
前記ダミーゲートパターンと前記第２のゲート電極の間に位置する前記第２のゲート電極のサイドウォールの幅及び前記ダミーゲートパターンと前記第３のゲート電極の間に位置する前記第３のゲート電極のサイドウォールの幅は、前記第１及び第２のゲート電極の間に位置するサイドウォールの幅と実質的に均しいことを特徴とする半導体装置。
【００８３】
［付記２］
前記絶縁膜は酸化膜であることを特徴とする付記１に記載の半導体装置。
【００８４】
［付記３］
前記第１、第２及び第３のゲート電極の両側の前記半導体基板内に形成されたソース・ドレイン領域と、
前記ダミーゲートパターンの下部の前記半導体基板内に形成されたソース・ドレイン領域を有すことを特徴とする付記１又は２に記載の半導体装置。
【００８５】
［付記４］
前記ダミーゲートパターンのソース・ドレイン領域上に形成された金属シリサイド層と、
前記金属シリサイド層上に形成されたプラグと、
前記プラグと接続する配線を有することを特徴とする付記３に記載の半導体装置。
【符号の説明】
【００８６】
１  半導体装置
１１  半導体基板
１２  素子分離領域
１３  アクティブ領域
１４  ゲート酸化膜
１５ａ〜１５ｃ  ゲート電極
１６  ハードマスク層
１７  オフセットスペーサー
１８  サイドウォール
１９  ＬＤＤ領域
２０  ソース・ドレイン領域
２１  ライナー膜
２２  層間絶縁膜
２３  接続口
２４  金属シリサイド層
２５  プラグ
２６  配線
２７  ダミーゲートパターン
１００  半導体装置
【図１Ａ】
2013135157.tif 000003
【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
2013135157.tif 000008
【図６】
2013135157.tif 000009
【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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