(57)【要約】【課題】回路面積の縮小を図る。【解決手段】半導体記憶装置は、第１メモリセルに接続される第１ワード線ＣＧ１と、第２メモリセルに接続される第２ワード線ＣＧ２と、各メモリセルに対する書き込み動作を制御し、第１ワード線および第２ワード線と電気的に接続された電源回路２１を有する制御回路２と、第１ワード線と電源回路の間に設けられた第１転送スイッチＣＧＳＷ１と、第２ワード線と電源回路の間に設けられた第２転送スイッチＣＧＳＷ２と、を具備する。制御回路は、第１メモリセルに対する書き込み動作において、第１時刻で、第１転送スイッチおよび第２転送スイッチをオンし、第１ワード線および第２ワード線を昇圧させて、第１時刻後の第２時刻で、電源回路と第２ワード線との電気的な接続を切断して第２ワード線を浮遊状態とし、第２ワード線は書き込みパス電圧まで到達する。【選択図】      図６
2013020661.tif 000002
【特許請求の範囲】
【請求項１】
第１メモリセルに接続される第１ワード線と、
第２メモリセルに接続される第２ワード線と、
第３メモリセルに接続される第３ワード線と、
前記各メモリセルに対する書き込み動作を制御し、前記第１ワード線、前記第２ワード線、および前記第３ワード線と電気的に接続された電源回路を有する制御回路と、
前記第１ワード線と前記電源回路の間に設けられた第１転送スイッチと、
前記第２ワード線と前記電源回路の間に設けられた第２転送スイッチと、
前記第３ワード線と前記電源回路の間に設けられた第３転送スイッチと、
を具備し、
前記制御回路は、
前記第１メモリセルに対する書き込み動作において、前記電源回路を駆動し、
第１時刻で、前記第１転送スイッチ、前記第２転送スイッチ、および前記第３転送スイッチをオンし、前記第１ワード線、前記第２ワード線、および前記第３ワード線に電流を供給し、前記第１ワード線、前記第２ワード線、および前記第３ワード線を昇圧させて、
前記第１時刻後の第２時刻で、前記電源回路と前記第２ワード線との電気的な接続を切断して前記第２ワード線を浮遊状態とし、前記第２ワード線は第１書き込みパス電圧まで到達し
前記第２時刻後の第３時刻で、前記電源回路と前記第３ワード線との電気的な接続を切断して前記第３ワード線を浮遊状態とし、前記第３ワード線は第２書き込みパス電圧まで到達する
ことを特徴とする半導体記憶装置。
【請求項２】
前記第１ワード線と前記第２ワード線との間を接続し、前記第１ワード線および前記第２ワード線の電位をイコライズする第１イコライザスイッチと、
前記第２ワード線と前記第３ワード線との間を接続し、前記第２ワード線および前記第３ワード線の電位をイコライズする第２イコライザスイッチと、
をさらに具備し、
前記制御回路は、前記第１書き込みパス電圧と前記第２書き込みパス電圧とが同じで、かつ、前記第２時刻と前記第３時刻とが同じ場合、前記第１メモリセルトランジスタの書き込み動作において、前記第１時刻に前記第１イコライザスイッチおよび前記第２イコライザスイッチをオンさせた後に前記第２時刻に前記第２イコライザスイッチをオンさせた状態で前記第１イコライザスイッチをオフさせて前記第２ワード線と前記第３ワード線とを接続した状態で浮遊状態にする
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記制御回路は、書き込み動作中の前記第１ワード線の電圧を検出する電圧検出回路をさらに有し、
前記第１メモリセルトランジスタの書き込み動作において、前記電圧検出回路によって前記第２ワード線が前記第１書き込みパス電圧レベルに達したことを検出することで前記第２時刻を設定し、前記第３ワード線が前記第２書き込みパス電圧レベルに達したことを検出することで前記第３時刻を設定する
ことを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記制御回路は、前記第１転送スイッチ、前記第２転送スイッチおよび前記第３転送スイッチのうちオン状態であるスイッチの数を検知する転送スイッチ制御回路をさらに有し、
前記第１メモリセルトランジスタの書き込み動作において、前記転送スイッチ制御回路によって検知されたオン状態であるスイッチの数に応じて、前記第１ワード線の昇圧速度が一定になるように前記第１ワード線への前記電源回路による供給電流を可変にする
ことを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項５】
前記第１転送スイッチ、前記第２転送スイッチ、前記第３転送スイッチ、および前記第１イコライザスイッチ、前記第２イコライザスイッチは、ＭＯＳトランジスタで構成されることを特徴とする請求項２に記載の半導体記憶装置。
【請求項６】
第１メモリセルに接続される第１ワード線と、
第２メモリセルに接続される第２ワード線と、
前記各メモリセルに対する書き込み動作を制御し、前記第１ワード線および前記第２ワード線と電気的に接続された電源回路を有する制御回路と、
前記第１ワード線と前記電源回路の間に設けられた第１転送スイッチと、
前記第２ワード線と前記電源回路の間に設けられた第２転送スイッチと、
を具備し、
前記制御回路は、
前記第１メモリセルに対する書き込み動作において、前記電源回路を駆動し、
第１時刻で、前記第１転送スイッチおよび前記第２転送スイッチをオンし、前記第１ワード線および前記第２ワード線に電流を供給し、前記第１ワード線および前記第２ワード線を昇圧させて、
前記第１時刻後の第２時刻で、前記電源回路と前記第２ワード線との電気的な接続を切断して前記第２ワード線を浮遊状態とし、前記第２ワード線は書き込みパス電圧まで到達する
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリにおいて、微細化を実現する製造プロセスが提案されてきている。ＮＡＮＤ型フラッシュメモリの微細化が進むと、トランジスタのストレス劣化や、隣接セルとのカップリングによる誤書き込みや誤消去等の問題が顕著になる。このため、ＮＡＮＤ型フラッシュメモリにおいて、書き込みや消去といった動作に対するより優れた信頼性が求められる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−２８５１８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
回路面積の縮小を図る半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態による半導体記憶装置は、第１メモリセルに接続される第１ワード線と、第２メモリセルに接続される第２ワード線と、各メモリセルに対する書き込み動作を制御し、第１ワード線および第２ワード線と電気的に接続された電源回路を有する制御回路と、第１ワード線と電源回路の間に設けられた第１転送スイッチと、第２ワード線と電源回路の間に設けられた第２転送スイッチと、を具備する。制御回路は、第１メモリセルに対する書き込み動作において、第１時刻で、第１転送スイッチおよび第２転送スイッチをオンし、第１ワード線および第２ワード線を昇圧させて、第１時刻後の第２時刻で、電源回路と第２ワード線との電気的な接続を切断して第２ワード線を浮遊状態とし、第２ワード線は書き込みパス電圧まで到達する。
【図面の簡単な説明】
【０００６】
【図１】本実施形態における半導体記憶装置の全体構成例を示すブロック図。
【図２】図１に示すロウデコーダおよびメモリセルアレイを示す回路図。
【図３】第１の実施形態における半導体記憶装置を示す回路図。
【図４】第１の実施形態における半導体記憶装置の書き込み動作を示すタイミングチャート。
【図５】第２の実施形態における半導体記憶装置を示す回路図。
【図６】第２の実施形態における半導体記憶装置の書き込み動作を示すタイミングチャート。
【図７】第３の実施形態における半導体記憶装置を示す回路図。
【図８】第３の実施形態における半導体記憶装置の書き込み動作を示すタイミングチャート。
【図９】第４の実施形態における半導体記憶装置を示す回路図。
【図１０】第４の実施形態における半導体記憶装置の書き込み動作を示すタイミングチャート。
【発明を実施するための形態】
【０００７】
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。
【０００８】
＜全体構成例＞
以下に、図１および図２を用いて本実施形態に係る半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）の全体構成について説明する。
【０００９】
図１は、本実施形態における半導体記憶装置の全体構成例を示すブロック図である。
【００１０】
図１に示すように、半導体記憶装置は、制御回路２、ロウデコーダ３、カラムデコーダ４、センスアンプＳ／Ａ５、およびメモリセルアレイ６を備えている。
【００１１】
制御回路２は、ロウデコーダ３、カラムゲート４、センスアンプＳ／Ａ５、およびメモリセルアレイ６に接続される。制御回路２は、これらを制御信号で制御する。また、制御回路２は、データの書き込み時にワード線やビット線の電圧を発生するとともに、ウェルに供給される電圧を発生する。この制御信号および制御電圧発生回路７は、例えばチャージポンプ回路のような昇圧回路を含み、プログラム電圧やその他の高電圧を生成することが可能である。
【００１２】
ロウデコーダ３は、書き込み時、読み出し時および消去時にワード線を選択し、制御回路２より供給される電圧を選択したワード線に印加する。ロウデコーダ３の詳細については、図２を用いて後述する。
【００１３】
カラムデコーダ４は、書き込み時、読み出し時および消去時にビット線を選択し、制御回路２より供給される電圧を選択したビット線に印加する。
【００１４】
センスアンプＳ／Ａ５は、メモリセルからビット線に読み出されたデータを増幅する。なお、センスアンプＳ／Ａ５は、カラムデコーダ３と一体であってもよい。
【００１５】
メモリセルアレイ６は、複数のブロックＢＬＫ０〜ＢＬＫｓを有する。この各ブロックＢＬＫ０〜ＢＬＫｓは、複数のメモリセルトランジスタを有する。メモリセルトランジスタは、複数のビット線とそれに交差する複数のワード線との交差位置と対応する箇所に設けられる。なお、以下の説明において、ブロックＢＬＫ０〜ＢＬＫｓを区別しない場合には、単にブロックＢＬＫと称す場合がある。メモリセルアレイ６の詳細については、図２を用いて後述する。
【００１６】
図２は、図１に示すロウデコーダ３およびメモリセルアレイ６を示す回路図である。なお、ここで、図１に示すカラムデコーダ４は省略している。
【００１７】
まず、メモリセルアレイ６について説明する。
【００１８】
図２に示すように、メモリセルアレイ６は複数のブロックＢＬＫ０〜ＢＬＫｓを備える。各ブロックＢＬＫはロウ方向に並ぶ複数のＮＡＮＤストリング（メモリストリング）６１を備えている。各ＮＡＮＤストリング６１は、カラム方向に電流経路が直列接続され、データ保持可能な複数の不揮発性のメモリセルトランジスタＭＴ、それらの一端に接続された選択トランジスタＳＴ１、および他端に接続された選択トランジスタＳＴ２で構成されている。各ＮＡＮＤストリング６１は、例えば６４個のメモリセルトランジスタＭＴを有するが、１２８個、２５６個、５１２個等であってもよく、その数は限定されるものではない。
【００１９】
メモリセルトランジスタＭＴは、ｐ型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート（導電層）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだＦＧ構造である。なお、図示せぬ半導体基板上に、順に形成されたトンネル絶縁膜、電荷蓄積層、ブロック絶縁膜、およびワード線として機能するゲート電極で構成され、ＭＯＮＯＳ構造としてもよい。また、メモリセルトランジスタＭＴのドレインはビット線ＢＬに電気的に接続され、ソースはソース線ＳＬに電気的に接続されている。
【００２０】
選択トランジスタＳＴ１は、ソース領域が直列接続された複数のメモリセルトランジスタＭＴの一端側のドレイン領域に接続され、ドレイン領域がビット線ＢＬに接続されている。一方、選択トランジスタＳＴ２は、ドレイン領域が直列接続された複数のメモリセルトランジスタＭＴの他端側のソース領域に接続され、ソース領域がソース線ＳＬに接続されている。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではなく、ＮＡＮＤストリング６１を選択出来るのであればいずれか一方のみが設けられていてもよい。
【００２１】
また、同一行にある複数のメモリセルトランジスタＭＴはワード線ＷＬ１〜ＷＬｎのいずれかに共通接続され、同一行にある複数の選択トランジスタＳＴ１はセレクトゲート線ＳＧＤ１に共通接続され、同一行にある複数の選択トランジスタＳＴ２はセレクトゲート線ＳＧＳ１に共通接続されている。なお、以下の説明において、ワード線ＷＬ１〜ＷＬｎを区別しない場合には、単にワード線ＷＬと称す場合がある。
【００２２】
また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。さらに、複数のＮＡＮＤストリング６１において、ブロックＢＬＫ単位で一括してデータが消去される。
【００２３】
次に、ロウデコーダ３について説明する。
【００２４】
図２に示すように、ロウデコーダ３は、ブロックデコーダ３０およびトランジスタ３１乃至３３を備えている。ブロックデコーダ３０は、データの書き込み動作時、読み出し動作時、および消去時において指定されたブロックアドレスをデコードし、その結果に基づいてブロックＢＬＫを選択する。より具体的には、ブロックデコーダ３０は制御線ＴＧを介して、選択されたメモリセルトランジスタＭＴが含まれるブロックＢＬＫに対応するトランジスタ３１乃至３３を選択し、そのトランジスタ３１乃至３３をオン状態とする。
【００２５】
このとき、ブロックデコーダ３０からは、ブロック選択信号が出力される。ブロック選択信号とは、データの読み出し、書き込み、消去を行う際に、ロウデコーダ３が複数のブロックＢＬＫ０乃至ＢＬＫｓのうちいずれかを選択する信号である。これにより、ロウデコーダ３は、選択されたブロックＢＬＫに対応するメモリセルアレイ６のロウ方向を選択する。すなわち、ブロックデコーダ３０から与えられる選択信号に基づいて、ロウデコーダ３はセレクトゲート線ＳＧＤ１、ＳＧＳ１、およびワード線ＷＬ１〜ＷＬｎに対し、後述する電源回路２１から与えられる電圧をそれぞれ印加する。
【００２６】
このように、メモリセルアレイ６におけるワード線ＷＬ１〜ＷＬｎはそれぞれ、ロウデコーダ３を介して制御ゲートＣＧ１〜ＣＧｎに接続され、制御ゲートＣＧ１〜ＣＧｎを介して電源回路２１から電圧が供給される。なお、ここで、電源回路２１は、図１に示す制御回路２に含まれるものである。また、以下の説明において、制御ゲートＣＧ１〜ＣＧｎを区別しない場合には、単に制御ゲートＣＧと称す場合がある。
【００２７】
上記制御ゲートＣＧ１〜ＣＧｎおよび電源回路２１については、後述する各実施形態において詳説する。
【００２８】
＜書き込み動作＞
以下に、本実施形態における半導体記憶装置の書き込み動作について説明する。ここでは、制御ゲートＣＧ２（ワード線ＷＬ２）に接続されるメモリセルトランジスタＭＴにデータが書き込まれる場合について説明する。
【００２９】
書き込み動作時、各制御ゲートＣＧ１〜ＣＧｎが最適な各電圧レベルに昇圧される。より具体的には、書き込み対象である制御ゲートＣＧ２に書き込み電圧ＶＰＧＭが印加され、非書き込み対象である制御ゲートＣＧ１，ＣＧ３〜ＣＧｎのそれぞれに書き込みパス電圧ＶＵＳＥＬＨ，ＶＵＳＥＬ，ＶＵＳＥＬＬ（ＶＰＧＭ＞ＶＵＳＥＬＨ＞ＶＵＳＥＬ＞ＶＵＳＥＬＬ）のいずれかが印加される。すなわち、制御ゲートＣＧ１，ＣＧ３〜ＣＧｎには、それに接続されるメモリセルトランジスタＭＴの信頼性（例えば、書き込み回数や消去回数等）に応じて、異なる複数の書き込みパス電圧が印加され得る。
【００３０】
制御ゲートＣＧ２に書き込み電圧ＶＰＧＭが印加されることで、制御ゲートＣＧ２は書き込みが行われる電圧レベルＶＰＧＭまで昇圧される。これにより、制御ゲートＣＧ２に接続されるメモリセルトランジスタＭＴにデータが書き込まれる。一方、制御ゲートＣＧ１，ＣＧ３〜ＣＧｎに書き込みパス電圧ＶＵＳＥＬＨ，ＶＵＳＥＬ，ＶＵＳＥＬＬのいずれかが印加されることで、制御ゲートＣＧ１，ＣＧ３〜ＣＧｎは書き込みが行われず、メモリセルトランジスタＭＴがオンする電圧レベルＶＵＳＥＬＨ，ＶＵＳＥＬ，ＶＵＳＥＬＬのいずれかまで昇圧される。これにより、制御ゲートＣＧ１，ＣＧ３〜ＣＧｎに接続されるメモリセルトランジスタＭＴのチャネルがブーストされ、これらのメモリセルトランジスタＭＴへの誤書き込みを防止する。
【００３１】
このとき、書き込みパス電圧は、１種類でもよい。しかし、ブースト効率は、非書き込み対象セルの閾値によって変化する。したがって、ブースト効率の低下を防止するため、上述したようにそのセルに応じた書き込みパス電圧が印加されることが望ましい。なお、３種類の書き込みパス電圧を用いる例を述べたが、２種類でもよく、また４種類以上でもよい。
【００３２】
＜第１の実施形態＞
以下に、図３および図４を用いて第１の実施形態に係る半導体記憶装置について説明する。第１の実施形態は、書き込み時における電源電圧を単一化し、この電源電圧に接続される制御ゲートにおけるスイッチのオン／オフのタイミングを制御することにより、書き込み対象の制御ゲートに書き込み電圧を印加し、非書き込み対象の制御ゲートに書き込みパス電圧を印加する例である。
【００３３】
［回路構成および書き込み動作］
図３は、第１の実施形態における半導体記憶装置を示す回路図である。なお、ここで、図２に示すセンスアンプＳ／Ａ５、ロウデコーダ３の回路構成、およびメモリセルアレイ６の回路構成については省略し、特に電源回路２１と制御ゲートＣＧ１〜ＣＧｎとの接続について示している。
【００３４】
図３に示すように、制御ゲートＣＧ１〜ＣＧｎはそれぞれ、ロウデコーダ３を介してメモリセルアレイ６内のワード線ＷＬ１〜ＷＬｎに接続される。また、制御ゲートＣＧ１〜ＣＧｎはそれぞれ、制御ゲートスイッチ（転送スイッチ）ＣＧＳＷ１〜ＣＧＳＷｎを介して電源回路２１に接続されている。また、隣接する２つの制御ゲートＣＧ間には寄生容量（カップリング容量）が生じている。なお、以下の説明において、制御ゲートスイッチＣＧＳＷ１〜ＣＧＳＷｎを区別しない場合には、単に制御ゲートスイッチＣＧＳＷと称す場合がある。また、隣接する２つのワード線ＷＬ間にも制御ゲートＣＧ間と同様の寄生容量が生じているが、図３においては省略している。
【００３５】
制御ゲートスイッチＣＧＳＷ１〜ＣＧＳＷｎはそれぞれ、制御回路２により独立して制御される。言い換えると、制御回路２は、任意のタイミングで各制御ゲートスイッチＣＧＳＷ１〜ＣＧＳＷｎのオン／オフを切り換えることができる。
【００３６】
ここで、第１の実施形態において、制御ゲートＣＧ１〜ＣＧｎは全て、単一の電源回路２１に接続されている。この電源回路２１は、書き込み動作時に書き込み電圧ＶＰＧＭを生成し、制御ゲートＣＧ１〜ＣＧｎを充電（昇圧）する。すなわち、隣接する２つの制御ゲートＣＧ間のカップリング容量（寄生容量）を見越して制御ゲートスイッチＣＧＳＷ１〜ＣＧＳＷｎのオン／オフのタイミングを制御することにより、単一の電源回路２１によって各制御ゲートＣＧ１〜ＣＧｎが適当な電圧レベルまで昇圧される。
【００３７】
図４は、第１の実施形態における半導体記憶装置の書き込み動作を示すタイミングチャートである。なお、ここでは、制御ゲートＣＧ２に接続されるメモリセルトランジスタＭＴにデータが書き込まれ、制御ゲートＣＧ１，ＣＧ５〜ＣＧｎが電圧レベルＶＵＳＥＬに昇圧され、制御ゲートＣＧ３が電圧レベルＶＵＳＥＬＨに昇圧され、制御ゲートＣＧ４が電圧レベルＶＵＳＥＬＬに昇圧される例について説明する。
【００３８】
図４に示すように、まず、時刻ｔ０において、制御ゲートスイッチＣＧＳＷ１〜ＣＧＳＷｎの全てがオンされる。これにより、制御ゲートＣＧ１〜ＣＧｎの全てにおいて、電源回路２１による充電が開始する。
【００３９】
次に、時刻ｔ１において、制御ゲートスイッチＣＧＳＷ４がオフされる。これにより、制御ゲートＣＧ４が浮遊状態となる。このとき、制御ゲートＣＧ４の電源回路２１による直接的な充電は完了するが、制御ゲートＣＧ４は隣接する制御ゲートＣＧのカップリング容量を介して制御ゲートＣＧ２の昇圧が完了するまでカップリングノイズを受け続ける。この時刻ｔ１は、制御ゲートＣＧ４の電圧が、電圧ＶＵＳＥＬＬ（制御ゲートＣＧ２が電圧レベルＶＰＧＭまで昇圧されるときに、制御ゲートＣＧ４が到達する電圧）から制御ゲートＣＧ１等から受けるカップリングノイズによって昇圧される電圧を差し引いた電圧に到達した時刻を示す。
【００４０】
制御ゲートＣＧ２からのカップリングノイズに応じて、制御ゲートスイッチＣＧＳＷ４の制御は行われる。すなわち、制御ゲートＣＧ２が電圧レベルＶＰＧＭまで昇圧されるとき（後述する時刻ｔ４後）に、制御ゲートＣＧ４が電圧レベルＶＵＳＥＬＬに昇圧されるようなタイミング（時刻ｔ１）で制御ゲートスイッチＣＧＳＷ４をオフするように制御する。
【００４１】
次に、時刻ｔ２において、制御ゲートスイッチＣＧＳＷ１，ＣＧＳＷ５〜ＣＧＳＷｎがオフされる。これにより、制御ゲートＣＧ１，ＣＧ５〜ＣＧｎが浮遊状態となる。このとき、制御ゲートＣＧ１，ＣＧ５〜ＣＧｎの電源回路２１による直接的な充電は完了するが、制御ゲートＣＧ１，ＣＧ５〜ＣＧｎはそれぞれに隣接する制御ゲートＣＧのカップリング容量を介して制御ゲートＣＧ２の昇圧が完了するまでカップリングノイズを受け続ける。この時刻ｔ２は、制御ゲートＣＧ１、ＣＧ５〜ＣＧｎの電圧が、電圧ＶＵＳＥＬ（制御ゲートＣＧ２が電圧レベルＶＰＧＭまで昇圧されるときに、制御ゲートＣＧ１、ＣＧ５〜ＣＧｎが到達する電圧）から制御ゲートＣＧ３等から受けるカップリングノイズによって昇圧される電圧を差し引いた電圧に到達した時刻を示す。
【００４２】
上記制御ゲートＣＧ４の場合と同様、制御ゲートＣＧ２からのカップリングノイズに応じて、制御ゲートスイッチＣＧＳＷ１，ＣＧＳＷ５〜ＣＧＳＷｎの制御は行われる。すなわち、制御ゲートＣＧ２が電圧レベルＶＰＧＭまで昇圧されるとき（後述する時刻ｔ４後）に、制御ゲートＣＧ１，ＣＧ５〜ＣＧｎが電圧レベルＶＵＳＥＬに昇圧されるようなタイミング（時刻ｔ２）で制御ゲートスイッチＣＧＳＷ１，ＣＧＳＷ５〜ＣＧＳＷｎをオフするように制御する。
【００４３】
次に、時刻ｔ３において、制御ゲートスイッチＣＧＳＷ３がオフされる。これにより、制御ゲートＣＧ３が浮遊状態となる。このとき、制御ゲートＣＧ３の電源回路２１による直接的な充電は完了するが、制御ゲートＣＧ３は隣接する制御ゲートＣＧのカップリング容量を介して制御ゲートＣＧ２の昇圧が完了するまでカップリングノイズを受け続ける。この時刻ｔ３は、制御ゲートＣＧ３の電圧が、電圧ＶＵＳＥＬＨ（制御ゲートＣＧ２が電圧レベルＶＰＧＭまで昇圧されるときに、制御ゲートＣＧ３が到達する電圧）から制御ゲートＣＧ２から受けるカップリングノイズによって昇圧される電圧を差し引いた電圧に到達した時刻を示す。
【００４４】
上記制御ゲートＣＧ４およびＣＧ１，ＣＧ５〜ＣＧｎの場合と同様、制御ゲートＣＧ２からのカップリングノイズに応じて、制御ゲートスイッチＣＧＳＷ３の制御は行われる。すなわち、制御ゲートＣＧ２が電圧レベルＶＰＧＭまで昇圧されるとき（後述する時刻ｔ４後）に、制御ゲートＣＧ３が電圧レベルＶＵＳＥＬＨに昇圧されるようなタイミング（時刻ｔ３）で制御ゲートスイッチＣＧＳＷ３をオフするように制御する。
【００４５】
その後、時刻ｔ４において、制御ゲートＣＧ２が電圧レベルＶＰＧＭまで昇圧される。これに伴い、制御ゲートＣＧ２からのカップリングノイズによる制御ゲートＣＧ１，ＣＧ３〜ＣＧｎの昇圧が完了する。すなわち、制御ゲートＣＧ４が電圧レベルＶＵＳＥＬＬ、制御ゲートＣＧ１，ＣＧ５〜ＣＧｎがＶＵＳＥＬ、制御ゲートＣＧ３がＶＵＳＥＬＨにそれぞれ昇圧される。
【００４６】
上述した制御ゲートスイッチＣＧＳＷ１〜ＣＧＳＷｎのオン／オフのタイミング制御は、制御回路２により制御され得る。また、時刻ｔ１〜ｔ３のタイミングは、非書き込み対象の制御ゲートＣＧの昇圧される電圧レベルの大きさ、および書き込み対象の制御ゲートＣＧから非書き込み対象の制御ゲートＣＧへのカップリングノイズ（カップリング容量）の大きさに応じて予め設定された時刻である。より具体的には、非書き込み対象の制御ゲートＣＧの昇圧される電圧レベルが大きい場合に時刻ｔ０から時刻ｔ１〜ｔ３までの時間は長くなり、小さい場合に短くなる。また、書き込み対象の制御ゲートＣＧから非書き込み対象の制御ゲートＣＧへのカップリングノイズが小さい場合に時刻ｔ０から時刻ｔ１〜ｔ３までの時間は長くなり、書き込み対象の制御ゲートＣＧから非書き込み対象の制御ゲートＣＧへのカップリングノイズが大きい場合に短くなる。
【００４７】
［第１実施形態の効果］
メモリセルの信頼性を向上させる一例として、書き込み時における非書き込みセルに対して、複数種類のワード線昇圧レベルを使い分ける方法がある。この複数種類のワード線昇圧レベルを生成するために、電源種類（電源数）が増加し、回路規模および回路面積が増大してしまう。
【００４８】
しかし、上記第１の実施形態によれば、半導体記憶装置は、書き込み電圧ＶＰＧＭを生成し、各制御ゲートＣＧに制御ゲートスイッチＣＧＳＷを介して接続される単一の電源回路２１を有する。書き込み動作時において、この単一の電源回路２１は、書き込み対象の制御ゲートＣＧを電圧レベルＶＰＧＭに昇圧し、非書き込み対象の制御ゲートＣＧを電圧レベルＶＵＳＥＬＨ，ＶＵＳＥＬ，ＶＵＳＥＬＬのいずれかに昇圧させる。これは、非書き込み対象の制御ゲートＣＧの電圧レベルの昇圧において、電圧レベルの大きさおよび書き込み対象の制御ゲートＣＧからのカップリングノイズの大きさに応じて、制御ゲートスイッチＣＧＳＷのオン／オフのタイミングを制御する。その結果、単一化された電源回路２１によって各制御ゲートＣＧを複数の電圧レベルに昇圧できる。したがって、メモリセルの信頼性を向上しつつ、電源種類を増加せずに、電源回路サイズの削減を図ることができる。
【００４９】
また、これに伴い、必要となるスイッチも単一の電源回路２１と制御ゲートＣＧとを接続する制御ゲートスイッチＣＧＳＷのみとなるため、スイッチ回路サイズも削減することができ、さらなる回路規模の縮小を図ることができる。
【００５０】
＜第２の実施形態＞
以下に、図５および図６を用いて第２の実施形態に係る半導体記憶装置について説明する。第２の実施形態は、第１の実施形態の変形例であり、制御ゲート間にイコライザを設けることにより、非書き込み対象の制御ゲートのカップリング比を書き込み対象の制御ゲートに対して大きくする例である。なお、第２の実施形態において、上記第１の実施形態と同様の点については説明を省略し、異なる点について説明する。
【００５１】
［回路構成および書き込み動作］
図５は、第２の実施形態における半導体記憶装置を示す回路図である。なお、ここで、図２に示すセンスアンプＳ／Ａ５、ロウデコーダ３の回路構成、およびメモリセルアレイ６の回路構成については省略し、特に電源回路２１と制御ゲートＣＧ１〜ＣＧｎとの接続について示している。
【００５２】
図５に示すように、第２の実施形態において、第１の実施形態と異なる点は、制御ゲートＣＧ間にイコライザとして機能するＭＯＳトランジスタ（イコライザスイッチ）ＥＱ１〜ＥＱｎが接続されている点である。言い換えると、ＭＯＳトランジスタＥＱ１〜ＥＱｎによって、各制御ゲートＣＧの電位をイコライズすることが可能である。また、制御ゲートＣＧ１〜ＣＧｎと電源回路２１との間に、制御ゲートスイッチＣＧＳＷ１〜ＣＧＳＷｎとして、ＭＯＳトランジスタＣＧＳＷ１〜ＣＧＳＷｎが接続されている。
【００５３】
なお、以下の説明において、ＭＯＳトランジスタＣＧＳＷ１〜ＣＧＳＷｎと制御ゲートスイッチＣＧＳＷ１〜ＣＧＳＷｎとは同義であり、ＭＯＳトランジスタＣＧＳＷ１〜ＣＧＳＷｎを区別しない場合には、単にＭＯＳトランジスタＣＧＳＷと称す場合がある。また、ＭＯＳトランジスタＥＱ１〜ＥＱｎを区別しない場合には、単にＭＯＳトランジスタＥＱと称す場合がある。
【００５４】
ＭＯＳトランジスタＣＧＳＷ１〜ＣＧＳＷｎの一端はそれぞれ制御ゲートＣＧ１〜ＣＧｎに接続され、他端はそれぞれ単一の電源回路２１に接続されている。ＭＯＳトランジスタＣＧＳＷ１〜ＣＧＳＷｎはそれぞれ、制御信号ＶＳＷ１〜ＶＳＷｎによってオン／オフ制御される。すなわち、制御信号ＶＳＷ１〜ＶＳＷｎが“Ｈ”のとき、ＭＯＳトランジスタＣＧＳＷ１〜ＣＧＳＷｎはオンとなり、制御信号ＶＳＷ１〜ＶＳＷｎが“Ｌ”のとき、ＭＯＳトランジスタＣＧＳＷ１〜ＣＧＳＷｎはオフとなる。ＭＯＳトランジスタＣＧＳＷ１〜ＣＧＳＷｎはそれぞれ、制御回路２により独立して制御される。言い換えると、制御回路２は、任意のタイミングで各ＭＯＳトランジスタＣＧＳＷ１〜ＣＧＳＷｎのオン／オフを切り換えることができる。
【００５５】
ここで、制御信号ＶＳＷ１〜ＶＳＷｎの“Ｈ”状態は「ＶＰＧＭ＋転送ゲートトランジスタ（ＭＯＳトランジスタＣＧＳＷ１〜ＣＧＳＷｎ）の閾値」とし、“Ｌ”状態は「ＶＳＳ」とする。
【００５６】
ＭＯＳトランジスタＥＱ１〜ＥＱｎは、制御ゲートＣＧ１〜ＣＧｎを接続するように配置されている。より具体的には、ＭＯＳトランジスタＥＱ１の一端は制御ゲートＣＧ１に接続され、他端は制御ゲートＣＧ２に接続されている。このＭＯＳトランジスタＥＱ１は、制御信号ＶＥＱ１によってオン／オフ制御される。すなわち、制御信号ＶＥＱ１が“Ｈ”のとき、ＭＯＳトランジスタＥＱ１はオンとなり、制御ゲートＣＧ１の電位と制御ゲートＣＧ２の電位がイコライズされる。
【００５７】
また、ＭＯＳトランジスタＥＱ２〜ＥＱｎもＭＯＳトランジスタＥＱ１と同様の機能を有する。すなわち、ＭＯＳトランジスタＥＱ２は制御信号ＶＥＱ２のオン／オフ制御により制御ゲートＣＧ２の電位と制御ゲートＣＧ３の電位をイコライズし、ＭＯＳトランジスタＥＱ３は制御信号ＶＥＱ３のオン／オフ制御により制御ゲートＣＧ４の電位と制御ゲートＣＧ３の電位をイコライズし、・・・、ＭＯＳトランジスタＥＱｎ−１は制御信号ＶＥＱｎ−１のオン／オフ制御により制御ゲートＣＧｎ−１の電位と制御ゲートＣＧｎの電位をイコライズし、ＭＯＳトランジスタＥＱｎは制御信号ＶＥＱｎのオン／オフ制御により制御ゲートＣＧｎの電位と制御ゲートＣＧ１の電位をイコライズする。ＭＯＳトランジスタＥＱ１〜ＥＱｎはそれぞれ、制御回路２により独立して制御される。言い換えると、制御回路２は、任意のタイミングで各ＭＯＳトランジスタＥＱ１〜ＥＱｎのオン／オフを切り換えることができる。
【００５８】
ここで、制御信号ＶＥＱ１〜ＶＥＱｎの“Ｈ”状態は「ＶＰＧＭ＋転送ゲートトランジスタ（ＭＯＳトランジスタＥＱ１〜ＥＱｎ）の閾値」とし、“Ｌ”状態は「ＶＳＳ」とする。
【００５９】
図６は、第２の実施形態における半導体記憶装置の書き込み動作を示すタイミングチャートである。なお、ここでは、制御ゲートＣＧ２に接続されるメモリセルトランジスタＭＴにデータが書き込まれ、制御ゲートＣＧ１，ＣＧ４〜ＣＧｎが電圧レベルＶＵＳＥＬに昇圧され、制御ゲートＣＧ３が電圧レベルＶＵＳＥＬＬに昇圧される例について説明する。また、図６における時刻ｔ０〜ｔ３は、図４における時刻ｔ０〜ｔ３と同様の時刻とは限らない。
【００６０】
図６に示すように、まず、時刻ｔ０において、制御信号ＶＳＷ１〜ＶＳＷｎが“Ｈ”レベルに設定される。これにより、ＭＯＳトランジスタＣＧＳＷ１〜ＣＧＳＷｎの全てがオンされ、制御ゲートＣＧ１〜ＣＧｎの全てにおいて電源回路２１による充電が開始する。
【００６１】
このとき、制御信号ＶＥＱ１〜ＶＥＱｎは、予め“Ｈ”レベルに設定されている。すなわち、ＭＯＳトランジスタＥＱ１〜ＥＱｎの全てがオンされ、制御ゲートＣＧ１〜ＣＧｎの電位がイコライズされている。なお、制御信号ＶＥＱ１〜ＶＥＱｎは、予め“Ｈ”レベルに設定されていなくても、時刻ｔ０において制御信号ＶＳＷ１〜ＶＳＷｎと同時に“Ｈ”レベルに設定されればよい。
【００６２】
次に、時刻ｔ１において、制御信号ＶＳＷ３が“Ｌ”レベルに設定され、ＭＯＳトランジスタＣＧＳＷ３がオフされる。同時に、制御信号ＶＥＱ２およびＶＥＱ３も“Ｌ”レベルに設定され、ＭＯＳトランジスタＥＱ２およびＥＱ３がオフされる。これにより、制御ゲートＣＧ３が浮遊状態となる。
【００６３】
このとき、制御ゲートＣＧ３の電源回路２１による直接的な充電は完了するが、制御ゲートＣＧ３は隣接する制御ゲートＣＧのカップリング容量を介して制御ゲートＣＧ２の昇圧が完了するまでカップリングノイズを受け続ける。この時刻ｔ１は、制御ゲートＣＧ３の電圧が、電圧ＶＵＳＥＬＬ（制御ゲートＣＧ２が電圧レベルＶＰＧＭまで昇圧されるときに、制御ゲートＣＧ３が到達する電圧）から制御ゲートＣＧ１等から受けるカップリングノイズによって昇圧される電圧を差し引いた電圧に到達した時刻を示す。
【００６４】
制御ゲートＣＧ２からのカップリングノイズに応じて、ＭＯＳトランジスタＣＧＳＷ３の制御は行われる。すなわち、制御ゲートＣＧ２が電圧レベルＶＰＧＭまで昇圧されるとき（後述する時刻ｔ３後）に、制御ゲートＣＧ３が電圧レベルＶＵＳＥＬＬに昇圧されるようなタイミング（時刻ｔ１）でＭＯＳトランジスタＣＧＳＷ３をオフするように制御する。
【００６５】
次に、時刻ｔ２において、制御信号ＶＳＷ１，ＶＳＷ４〜ＶＳＷｎが“Ｌ”レベルに設定され、ＭＯＳトランジスタＣＧＳＷ１，ＣＧＳＷ４〜ＣＧＳＷｎがオフされる。同時に、制御信号ＶＥＱ１も“Ｌ”レベルに設定され、ＭＯＳトランジスタＥＱ１がオフされる。これにより、制御ゲートＣＧ１，ＣＧ４〜ＣＧｎが浮遊状態となる。
【００６６】
このとき、制御ゲートＣＧ１，ＣＧ４〜ＣＧｎの電源回路２１による直接的な充電は完了するが、制御ゲートＣＧ２の昇圧が完了するまでカップリングノイズを受け続ける。この時刻ｔ２は、制御ゲートＣＧ１，ＣＧ４〜ＣＧｎの電圧が、電圧ＶＵＳＥＬ（制御ゲートＣＧ２が電圧レベルＶＰＧＭまで昇圧されるときに、制御ゲートＣＧ１、ＣＧ４〜ＣＧｎが到達する電圧）から制御ゲートＣＧ２から受けるカップリングノイズによって昇圧される電圧を差し引いた電圧に到達した時刻を示す。
【００６７】
しかし、制御ゲートＣＧ１，ＣＧ４〜ＣＧｎは、互いに電位がイコライズされているため、制御ゲートＣＧ２に対してカップリング比が大きくなる。このため、制御ゲートＣＧ１，ＣＧ４〜ＣＧｎへの制御ゲートＣＧ２からのカップリングノイズは軽減される（実質無視できる）。すなわち、制御ゲートＣＧ２からのカップリングノイズを考慮することなく、制御ゲートＣＧ１，ＣＧ４〜ＣＧｎが電圧レベルＶＵＳＥＬに昇圧されるようなタイミングでＭＯＳトランジスタＣＧＳＷ１，ＣＧＳＷ４〜ＣＧＳＷｎをオフするように制御する。
【００６８】
その後、時刻ｔ３において、制御ゲートＣＧ２が電圧レベルＶＰＧＭまで昇圧される。これに伴い、制御ゲートＣＧ２からのカップリングノイズによる制御ゲートＣＧ１，ＣＧ３〜ＣＧｎの昇圧が完了する。すなわち、制御ゲートＣＧ３がＶＵＳＥＬＬ、制御ゲートＣＧ１，ＣＧ４〜ＣＧｎがＶＵＳＥＬにそれぞれ昇圧される。
【００６９】
上述した制御ゲートスイッチＣＧＳＷ１〜ＣＧＳＷｎのオン／オフのタイミング制御は、制御回路２により制御され得る。また、時刻ｔ１〜ｔ２は、非書き込み対象の制御ゲートＣＧの昇圧される電圧レベルの大きさと、書き込み対象の制御ゲートＣＧから非書き込み対象の制御ゲートＣＧへのカップリングノイズ（カップリング容量）の大きさと、に応じて予め設定された時刻である。ここで、時刻ｔ２に関しては、制御ゲートＣＧ１，ＣＧ４〜ＣＧｎへのカップリングノイズの影響が小さいため、カップリングノイズを考慮することなく比較的容易に設定することができる時刻である。
【００７０】
［効果］
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００７１】
さらに、第２の実施形態では、制御ゲートＣＧ間にイコライザとして機能するＭＯＳトランジスタＥＱが設けられている。これにより、書き込み動作時において、同じ電圧レベルに昇圧される非書き込み対象の制御ゲートＣＧの電位をイコライズすることができる。すなわち、イコライズされた複数の非書き込み対象の制御ゲートＣＧのカップリング比を書き込み対象の制御ゲートＣＧに対して大きくすることができ、カップリングノイズを実質的に無視することができる。したがって、第１の実施形態と比較して、ＭＯＳトランジスタＣＧＳＷのオン／オフのタイミングを容易に制御することができる。
【００７２】
なお、第２の実施形態では、制御ゲートＣＧ３のようにひとつだけ異なる電圧レベルに昇圧される場合は、第１の実施形態と同様の制御性である。しかし、同一の電圧レベルに充電される非書き込み対象の制御ゲートＣＧが２つ以上隣接する場合は、イコライザをオンする上記制御方法により、書き込み対象の制御ゲートＣＧに対するカップリング比を大きくすることができる。このため、カップリングノイズを減らし、制御性向上を図ることができる。
【００７３】
また、全ての非書き込み対象の制御ゲートＣＧの電圧レベルが同一（例えば、ＶＵＳＥＬ）の場合は、全ての非書き込み対象の制御ゲートＣＧをイコライザで接続することで、書き込み対象の制御ゲートＣＧに対するカップリング比を最も大きくすることができ、さらなる制御性の向上を図ることができる。
【００７４】
＜第３の実施形態＞
以下に、図７および図８を用いて第３の実施形態に係る半導体記憶装置について説明する。第３の実施形態は、第２の実施形態の変形例であり、制御ゲートの電圧を検出することにより、ＭＯＳトランジスタＣＧＳＷ１〜ＣＧＳＷｎおよびＭＯＳトランジスタＥＱ１〜ＥＱｎのオン／オフのタイミング制御を行う例である。なお、第３の実施形態において、上記各実施形態と同様の点については説明を省略し、異なる点について説明する。
【００７５】
［回路構成および書き込み動作］
図７は、第３の実施形態における半導体記憶装置を示す回路図である。なお、ここで、図２に示すセンスアンプＳ／Ａ５、ロウデコーダ３の回路構成、およびメモリセルアレイ６の回路構成については省略し、特に電源回路２１と制御ゲートＣＧ１〜ＣＧｎとの接続について示している。
【００７６】
図７に示すように、第３の実施形態において、第２の実施形態と異なる点は、制御ゲートＣＧに制御ゲート電圧検出回路２２およびＶＳＷ／ＶＥＱ制御回路２３が接続されている点である。なお、ここで、制御ゲート電圧検出回路２２およびＶＳＷ／ＶＥＱ制御回路２３は、図１に示す制御回路２に含まれるものである。
【００７７】
制御ゲート電圧検出回路２２は、抵抗Ｒ１１、Ｒ１２、Ｒ２１およびＲ２２と、オペアンプＡＭＰ１およびＡＭＰ２とで構成されている。
【００７８】
抵抗Ｒ１１の一端には、制御ゲートＣＧ１が接続されている。抵抗Ｒ１１の他端には、抵抗Ｒ１２の一端が接続され、これらは互いに直列接続されている。抵抗Ｒ１２の他端には、接地点が接続されている。抵抗Ｒ１１およびＲ１２の接続点であるノードＭＯＮ１は、電圧比較回路ＡＭＰ１のマイナス側入力端に接続されている。電圧比較回路ＡＭＰ１のプラス側入力端には、参照電圧ＶＲＥＦが接続されている。すなわち、制御ゲートＣＧ１の電圧は、抵抗Ｒ１１およびＲ１２により抵抗分割された後、電圧比較回路ＡＭＰ１により参照電圧ＶＲＥＦと比較されて検出される。
【００７９】
電圧比較回路ＡＭＰ１において、ノードＭＯＮ１の電圧が参照電圧ＶＲＥＦよりも大きければＦＬＧ信号１は“Ｌ”レベルとして出力され、小さければ“Ｈ”レベルとして出力される。このＦＬＧ信号１は、電圧レベルＶＵＳＥＬ検出用の検出信号である。
【００８０】
一方、抵抗Ｒ２１の一端には、制御ゲートＣＧ１が接続されている。抵抗Ｒ２１の他端には、抵抗Ｒ２２の一端が接続され、これらは互いに直列接続されている。抵抗Ｒ２２の他端には、接地点が接続されている。抵抗Ｒ２１およびＲ２２の接続点であるノードＭＯＮ２は、電圧比較回路ＡＭＰ２のマイナス側入力端に接続されている。電圧比較回路ＡＭＰ２のプラス側入力端には、参照電圧ＶＲＥＦが接続されている。すなわち、制御ゲートＣＧ２の電圧は、抵抗Ｒ２１およびＲ２２により抵抗分割された後、電圧比較回路ＡＭＰ２により参照電圧ＶＲＥＦと比較されて検出される。
【００８１】
電圧比較回路ＡＭＰ２において、ノードＭＯＮ２の電圧が参照電圧ＶＲＥＦよりも大きければＦＬＧ信号２は“Ｌ”レベルとして出力され、小さければ“Ｈ”レベルとして出力される。このＦＬＧ信号２は、電圧レベルＶＵＳＥＬＬ検出用の検出信号である。
【００８２】
このように、Ｒ１１およびＲ１２の比によりノードＭＯＮ１の電圧が決まり、Ｒ２１およびＲ２２の比によりノードＭＯＮ２の電圧が決まる。また、ＶＲＥＦは定電圧である。すなわち、制御ゲートＣＧ１の電圧をノードＭＯＮ１およびノードＭＯＮ２のそれぞれの電圧に抵抗分解して変えることにより、ＶＵＳＥＬおよびＶＵＳＥＬＬの検出レベルを変えることができる。
【００８３】
言い換えると、電圧比較回路ＡＭＰ１は制御ゲートＣＧ１の電圧がＶＵＳＥＬを越えたか否かを検出する回路であり、電圧比較回路ＡＭＰ２は制御ゲートＣＧ１の電圧がＶＵＳＥＬＬを越えたか否かを検出する回路である。なお、図７において、制御ゲート電圧検出回路２２によって制御ゲートＣＧ１の電圧を検出する例を示しているが、制御ゲート電圧検出回路２２は、制御ゲートＣＧ２〜ＣＧｎに接続することも可能である。例えば、書き込み動作において、制御ゲート電圧検出回路２２は、書き込み対象の制御ゲートＣＧの電圧を検出するように適宜接続され得る。すなわち、書き込み対象の制御ゲートＣＧの電圧を検出することで、それと同調して昇圧される非書き込み対象の制御ゲートＣＧの電圧を認知することができる。これにより、非書き込み対象の制御ゲートＣＧが所望の電圧レベルに昇圧された時点で、充電をとめることができる。
【００８４】
ＶＳＷ／ＶＥＱ制御回路２３は、電圧比較回路ＡＭＰ１および電圧比較回路ＡＭＰ２の出力端のそれぞれに接続されている。すなわち、電圧比較回路ＡＭＰ１および電圧比較回路ＡＭＰ２から出力されるＦＬＧ信号１およびＦＬＧ信号２は、ＶＳＷ／ＶＥＱ制御回路２３に入力される。ＶＳＷ／ＶＥＱ制御回路２３は、ＦＬＧ信号１およびＦＬＧ信号２に応じて、制御信号ＶＳＷ１〜ＶＳＷｎおよび制御信号ＶＥＱ１〜ＶＥＱｎの“Ｈ”レベル／“Ｌ”レベルを制御する。
【００８５】
以下に、ＦＬＧ信号１およびＦＬＧ信号２に応じたＶＳＷ／ＶＥＱ制御回路２３による制御信号ＶＳＷ１〜ＶＳＷｎおよび制御信号ＶＥＱ１〜ＶＥＱｎの制御について詳説する。
【００８６】
図８は、第３の実施形態における半導体記憶装置の書き込み動作を示すタイミングチャートである。なお、ここでは、制御ゲートＣＧ２に接続されるメモリセルトランジスタＭＴにデータが書き込まれ、制御ゲートＣＧ１，ＣＧ４〜ＣＧｎが電圧レベルＶＵＳＥＬに昇圧され、制御ゲートＣＧ３が電圧レベルＶＵＳＥＬＬに昇圧される例について説明する。また、図８における時刻ｔ０〜ｔ３は、図４および図６における時刻ｔ０〜ｔ３と同様の時刻とは限らない。
【００８７】
図８に示すように、まず、時刻ｔ０において、制御信号ＶＳＷ１〜ＶＳＷｎが“Ｈ”レベルに設定される。これにより、ＭＯＳトランジスタＣＧＳＷ１〜ＣＧＳＷｎの全てがオンされ、制御ゲートＣＧ１〜ＣＧｎの全てにおいて電源回路２１による充電が開始する。
【００８８】
このとき、制御信号ＶＥＱ１〜ＶＥＱｎは、予め“Ｈ”レベルに設定されている。また、ノードＭＯＮ１およびノードＭＯＮ２の電圧が参照電圧ＶＲＥＦよりも小さいため、ＦＬＧ信号１およびＦＬＧ信号２は、“Ｈ”レベルに設定されている。
【００８９】
次に、時刻ｔ１において、電圧比較回路ＡＭＰ２により電圧レベルＶＵＳＥＬＬ−ＶＧＢＬが検出され、ＦＬＧ信号２が“Ｌ”レベルに設定される。すなわち、ノードＭＯＮ２の電圧が参照電圧ＶＲＥＦよりも大きくなる。これにより、ＶＳＷ／ＶＥＱ制御回路２３は、制御信号ＶＳＷ３を“Ｌ”レベルに設定し、ＭＯＳトランジスタＣＧＳＷ３をオフにする。なお、ＶＧＢＬは時刻ｔ１以降、カップリング容量により制御ゲートＣＧ３が昇圧される電位差を見越して補正するための電圧であり、Ｒ２１とＲ２２の比によりその補正量を調整することができる。同時に、制御信号ＶＥＱ２およびＶＥＱ３を“Ｌ”レベルに設定し、ＭＯＳトランジスタＥＱ２およびＥＱ３をオフにする。これにより、制御ゲートＣＧ３が浮遊状態となる。
【００９０】
すなわち、時刻ｔ１は、制御ゲートＣＧ３の電圧が、電圧ＶＵＳＥＬＬ（制御ゲートＣＧ２が電圧レベルＶＰＧＭまで昇圧されるときに、制御ゲートＣＧ３が到達する電圧）から制御ゲートＣＧ１等から受けるカップリングノイズによって昇圧される電圧を差し引いた電圧に到達した時刻を示す。
【００９１】
次に、時刻ｔ２において、電圧比較回路ＡＭＰ１により電圧レベルＶＵＳＥＬ−ＶＧＢが検出され、ＦＬＧ信号１が“Ｌ”レベルに設定される。すなわち、ノードＭＯＮ１の電圧が参照電圧ＶＲＥＦよりも大きくなる。これにより、ＶＳＷ／ＶＥＱ制御回路２３は、制御信号ＶＳＷ１，ＶＳＷ４〜ＶＳＷｎを“Ｌ”レベルに設定し、ＭＯＳトランジスタＣＧＳＷ３をオフにする。同時に、制御信号ＶＥＱ１も“Ｌ”レベルに設定され、ＭＯＳトランジスタＥＱ１がオフされる。これにより、制御ゲートＣＧ１，ＣＧ４〜ＣＧｎが浮遊状態となる。なお、ＶＧＢはｔ２以降、カップリング容量により制御ゲート１，ＣＧ４〜ＣＧｎが昇圧される電位差を見越して補正するための電圧であり、Ｒ１１とＲ１２の比によりその補正量を調整することができる。
【００９２】
すなわち、時刻ｔ２は、制御ゲート１，ＣＧ４〜ＣＧｎの電圧が、電圧ＶＵＳＥＬ（制御ゲートＣＧ２が電圧レベルＶＰＧＭまで昇圧されるときに、制御ゲート１，ＣＧ４〜ＣＧｎが到達する電圧）から制御ゲートＣＧ２から受けるカップリングノイズによって昇圧される電圧を差し引いた電圧に到達した時刻を示す。
【００９３】
その後、時刻ｔ３において、制御ゲートＣＧ２が電圧レベルＶＰＧＭまで昇圧される。これに伴い、制御ゲートＣＧ２からのカップリングノイズによる制御ゲートＣＧ１，ＣＧ３〜ＣＧｎの昇圧が完了する。
【００９４】
上述した制御ゲートスイッチＣＧＳＷ１〜ＣＧＳＷｎのオン／オフのタイミング制御は、制御回路２に含まれる制御ゲート電圧検出回路２２およびＶＳＷ／ＶＥＱ制御回路２３により制御され得る。ここで、第３の実施形態において、時刻ｔ１〜ｔ２は、制御ゲートＣＧの電圧レベルを検出しながら昇圧することにより設定される時刻である。すなわち、非書き込み対象の制御ゲートＣＧの電圧レベルが所望のレベルに達した際に、ＦＬＧ信号１およびＦＬＧ信号２の“Ｈ”レベル／“Ｌ”レベルに応じてＭＯＳトランジスタＣＧＳＷ１〜ＣＧＳＷｎのオン／オフのタイミング制御が行われる。
【００９５】
［効果］
上記第３の実施形態によれば、第２の実施形態と同様の効果を得ることができる。
【００９６】
さらに、第３の実施形態では、制御ゲート電圧検出回路２２およびＶＳＷ／ＶＥＱ制御回路２３が設けられている。これにより、書き込み動作時において、非書き込み対象の制御ゲートＣＧの電圧レベルを検出しながら昇圧させることができる。すなわち、非書き込み対象の制御ゲートＣＧの電圧レベルが実際に所望のレベルに達したことを判断したうえでＭＯＳトランジスタＣＧＳＷ１〜ＣＧＳＷｎのオン／オフのタイミング制御を行うことができる。したがって、非書き込み対象の制御ゲートＣＧの電圧レベルの昇圧をより精度よく制御することができる。
【００９７】
＜第４の実施形態＞
以下に、図９および図１０を用いて第４の実施形態に係る半導体記憶装置について説明する。第４の実施形態は、第２の実施形態の変形例である。第２の実施形態では、充電が完了するごとに制御ゲートが電源回路から随時切り離されていく。このため、電源回路に対する負荷容量が時々刻々と軽減していく。電源回路に対する負荷容量が軽減すると書き込み対象の制御ゲートＣＧが急激に昇圧されることになり、非書き込みの制御ゲートへの対するカップリングノイズの抑制が困難となる。
【００９８】
これに対し、第４の実施形態では、充電される制御ゲートの数に応じた電源回路に対する負荷容量を検知し、この付加容量に応じて電源回路（チャージポンプ等）による電流供給を可変にする例である。なお、第４の実施形態において、上記各実施形態と同様の点については説明を省略し、異なる点について説明する。
【００９９】
［回路構成および書き込み動作］
図９は、第４の実施形態における半導体記憶装置を示す回路図である。なお、ここで、図２に示すセンスアンプＳ／Ａ５、ロウデコーダ３の回路構成、およびメモリセルアレイ６の回路構成については省略し、特に電源回路２１と制御ゲートＣＧ１〜ＣＧｎとの接続について示している。
【０１００】
図９に示すように、第４の実施形態において、第２の実施形態と異なる点は、電源回路（チャージポンプ）２１にＶＳＷ制御回路２４およびクロック発生回路２５が接続されている点である。なお、ここで、ＶＳＷ制御回路２４およびクロック発生回路２５は、図１に示す制御回路２に含まれるものである。
【０１０１】
ＶＳＷ制御回路２４は、ＭＯＳトランジスタＣＧＳＷ１〜ＣＧＳＷｎのゲートに接続され、制御信号ＶＳＷ１〜ＶＳＷｎの“Ｈ”レベル／“Ｌ”レベルを制御する。より具体的には、ＶＳＷ制御回路２４は、書き込み動作時において、非書き込み対象の制御ゲートＣＧの昇圧される電圧レベルの大きさ、および書き込み対象の制御ゲートＣＧから非書き込み対象の制御ゲートＣＧへのカップリングノイズの大きさに応じて予め設定された時刻でオン／オフのタイミング制御を行う。
【０１０２】
このとき、ＶＳＷ制御回路２４は、ＭＯＳトランジスタＣＧＳＷ１〜ＣＧＳＷｎのうち、オンしている数を測定する。言い換えると、電源回路２１によって充電されている制御ゲートＣＧの数を測定する。これにより、ＶＳＷ制御回路２４は、充電される制御ゲートＣＧの数に応じた電源回路２１に対する負荷容量を検知する。例えば、電源回路２１に対する負荷容量は、充電されている制御ゲートＣＧの数が多ければ増大し、少なければ減少する。ＶＳＷ制御回路２４は、このように検知した電源回路２１に対する負荷容量に関する情報（信号）をクロック発生回路２５に出力する。
【０１０３】
クロック発生回路２５には、クロック発生回路２５から出力された電源回路２１に対する負荷容量に関する信号が入力される。クロック発生回路２５は、電源回路２１に対する負荷容量に関する信号に基づいて適当な周期のクロックを生成する。より具体的には、充電されている制御ゲートＣＧの数が多い（電源回路２１に対する負荷容量が大きい）場合、クロック周期を早くする。一方、充電されている制御ゲートＣＧの数が少ない（電源回路２１に対する負荷容量が小さい）場合、クロック周期を遅くする。
【０１０４】
電源回路２１は、クロック発生回路２５により生成されたクロックに応じて制御ゲートＣＧ１〜ＣＧｎに電流を供給し、これらを充電する。より具体的には、クロック発生回路２５で生成されるクロック周期が早い場合、電源回路２１から制御ゲートＣＧ１〜ＣＧｎに供給されるピーク電流が大きくなり、制御ゲートＣＧ１〜ＣＧｎは早く充電（昇圧）される。一方、クロック発生回路２５で生成されるクロック周期が遅い場合、電源回路２１から制御ゲートＣＧ１〜ＣＧｎに供給されるピーク電流が小さくなり、制御ゲートＣＧ１〜ＣＧｎは遅く充電（昇圧）される。
【０１０５】
図１０は、第４の実施形態における半導体記憶装置の書き込み動作を示すタイミングチャートである。なお、ここでは、制御ゲートＣＧ２に接続されるメモリセルトランジスタＭＴにデータが書き込まれ、制御ゲートＣＧ１，ＣＧ４〜ＣＧｎが電圧レベルＶＵＳＥＬに昇圧され、制御ゲートＣＧ３が電圧レベルＶＵＳＥＬＬに昇圧される例について説明する。また、図１０における時刻ｔ０〜ｔ３は、図４、図６および図８における時刻ｔ０〜ｔ３と同様の時刻とは限らない。
【０１０６】
図１０に示すように、まず、時刻ｔ０において、制御信号ＶＳＷ１〜ＶＳＷｎが“Ｈ”レベルに設定される。これにより、ＭＯＳトランジスタＣＧＳＷ１〜ＣＧＳＷｎの全てがオンされ、制御ゲートＣＧ１〜ＣＧｎの全てにおいて電源回路２１による充電が開始する。
【０１０７】
このとき、ＶＳＷ制御回路２４により検知された電源回路２１への負荷容量に基づいてクロック発生回路から第１周期を有する第１クロックが発生され、電源回路２１は第１クロックに応じて電流を供給している。
【０１０８】
次に、時刻ｔ１において、制御信号ＶＳＷ３が“Ｌ”レベルに設定され、ＭＯＳトランジスタＣＧＳＷ３がオフされる。同時に、制御信号ＶＥＱ２およびＶＥＱ３も“Ｌ”レベルに設定され、ＭＯＳトランジスタＥＱ２およびＥＱ３がオフされる。これにより、制御ゲートＣＧ３が浮遊状態となる。
【０１０９】
このとき、制御ゲートＣＧ３の電源回路２１による直接的な充電は完了するが、制御ゲートＣＧ２の昇圧が完了するまでカップリングノイズを受け続ける。この時刻ｔ１は、制御ゲートＣＧ３の電圧が、電圧ＶＵＳＥＬ（制御ゲートＣＧ２が電圧レベルＶＰＧＭまで昇圧されるときに、制御ゲートＣＧ３が到達する電圧）から制御ゲートＣＧ１等から受けるカップリングノイズによって昇圧される電圧を差し引いた電圧に到達した時刻を示す。
【０１１０】
このとき、ＶＳＷ制御回路２４により検知された電源回路２１への負荷容量に基づいてクロック発生回路から第２周期を有する第２クロックが発生され、電源回路２１は第２クロックに応じて電流を供給する。この第２クロックは、第１クロックよりも周期の遅いクロックである。すなわち、電源回路２１から供給される電流は、第１クロックが発生したときよりも小さくなる。しかし、電源回路２１からの電流が供給される（充電される）制御ゲートＣＧの数は減少しているため、制御ゲートＣＧの昇圧速度は一定である。ここでは、その後制御ゲートＣＧ１，ＣＧ２，ＣＧ４〜ＣＧｎが昇圧される。
【０１１１】
次に、時刻ｔ２において、制御信号ＶＳＷ１，ＶＳＷ４〜ＶＳＷｎが“Ｌ”レベルに設定され、ＭＯＳトランジスタＣＧＳＷ１，ＣＧＳＷ４〜ＣＧＳＷｎがオフされる。同時に、制御信号ＶＥＱ１も“Ｌ”レベルに設定され、ＭＯＳトランジスタＥＱ１がオフされる。これにより、制御ゲートＣＧ１，ＣＧ４〜ＣＧｎが浮遊状態となる。
【０１１２】
このとき、制御ゲートＣＧ１，ＣＧ４〜ＣＧｎの電源回路２１による直接的な充電は完了するが、制御ゲートＣＧ２の昇圧が完了するまでカップリングノイズを受け続ける。この時刻ｔ２は、制御ゲートＣＧ１，ＣＧ４〜ＣＧｎの電圧が、電圧ＶＵＳＥＬ（制御ゲートＣＧ２が電圧レベルＶＰＧＭまで昇圧されるときに、制御ゲートＣＧ１、ＣＧ４〜ＣＧｎが到達する電圧）から制御ゲートＣＧ２から受けるカップリングノイズによって昇圧される電圧を差し引いた電圧に到達した時刻を示す。
【０１１３】
このとき、ＶＳＷ制御回路２４により検知された電源回路２１への負荷容量に基づいてクロック発生回路から第３周期を有する第３クロックが発生され、電源回路２１は第３クロックに応じて電流を供給する。この第３クロックは、第２クロックよりも周期の遅いクロックである。すなわち、電源回路２１から供給される電流は、第２クロックが発生したときよりも小さくなる。しかし、電源回路２１からの電流が供給される（充電される）制御ゲートＣＧの数は減少しているため、制御ゲートＣＧの昇圧速度は一定である。ここでは、その後制御ゲートＣＧ２のみが昇圧される。
【０１１４】
その後、時刻ｔ３において、制御ゲートＣＧ２が電圧レベルＶＰＧＭまで昇圧される。これに伴い、制御ゲートＣＧ２からのカップリングノイズによる制御ゲートＣＧ１，ＣＧ３〜ＣＧｎの昇圧が完了する。すなわち、制御ゲートＣＧ３がＶＵＳＥＬＬ、制御ゲートＣＧ１，ＣＧ４〜ＣＧｎがＶＵＳＥＬにそれぞれ昇圧される。
【０１１５】
上述した制御ゲートスイッチＣＧＳＷ１〜ＣＧＳＷｎのオン／オフのタイミング制御は、制御回路２に含まれるＶＳＷ制御回路２４により制御され得る。ここで、第４の実施形態において、時刻ｔ１〜ｔ２は、非書き込み対象の制御ゲートＣＧの昇圧される電圧レベルの大きさと、書き込み対象の制御ゲートＣＧから非書き込み対象の制御ゲートＣＧへのカップリングノイズ（カップリング容量）の大きさと、に応じて予め設定された時刻である。
【０１１６】
［効果］
上記第４の実施形態によれば、第２の実施形態と同様の効果を得ることができる。
【０１１７】
さらに、第４の実施形態では、ＶＳＷ制御回路２４およびクロック発生回路２５が設けられている。これにより、書き込み動作時において、充電される制御ゲートＣＧの数に応じて、電源回路２１による電流の供給を可変にすることができる。すなわち、書き込み対象の制御ゲートＣＧの昇圧速度を一定にしたまま、電圧レベルＶＰＧＭまで昇圧することができる。これにより、非書き込み対象の制御ゲートＣＧのＭＯＳトランジスタＣＧＳＷをオフにした後、この非書き込み対象の制御ゲートＣＧに対する書き込み対象の制御ゲートＣＧからのカップリングノイズを容易に想定することができる。したがって、非書き込み対象のＭＯＳトランジスタＣＧＳＷ１〜ＣＧＳＷｎのオン／オフのタイミング制御を容易に行うことができる。
【０１１８】
なお、本実施形態において、クロック発生回路２５を用いて電源回路２１から供給される電流を調整したが、電流の調整方法としてはこれに限らない。例えば、電源回路２１としてチャージポンプを用いてもよい。より具体的には、チャージポンプにおいて、充電される制御ゲートＣＧの数に基づいてポンプの段数を動的に変化させる。これにより、供給される電流を可変にすることができ、書き込み対象の制御ゲートＣＧの昇圧速度を一定にすることができる。
【０１１９】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【０１２０】
ＭＴ…メモリセルトランジスタ、ＷＬ１〜ＷＬｎ…ワード線、ＣＧ１〜ＣＧｎ…制御ゲート、ＣＧＳＷ１〜ＣＧＳＷｎ…ＭＯＳトランジスタ（制御ゲートスイッチ）、ＥＱ１〜ＥＱｎ…ＭＯＳトランジスタ（イコライザスイッチ）、２…制御回路、２１…電源回路、２２…制御ゲート電圧回路、２３…ＶＳＷ／ＶＥＱ制御回路、２４…ＶＳＷ制御回路、２５…クロック発生回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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