(57)【要約】【課題】エピタキシャルウエハを用いて製造する半導体装置の性能を向上させる。【解決手段】半導体基板ＳＵＢの外周部に窒素またはアルゴンをイオン注入することにより、窒素またはアルゴンがイオン注入されかつアモルファス化された領域を形成してから、熱処理を行ってこの領域を結晶化するとともにこの領域に双晶欠陥を形成する。その後、半導体基板ＳＵＢ上にエピタキシャル層ＥＰを形成する。この際、双晶欠陥が、半導体基板ＳＵＢとエピタキシャル層ＥＰとの界面を越えてエピタキシャル層ＥＰに延長するように、エピタキシャル層ＥＰが成長する。これにより、半導体ウエハＳＷの外周部に、双晶欠陥が発生している双晶欠陥領域ＴＲＧが形成される。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に形成されたエピタキシャル層とを有する半導体ウエハであって、
前記半導体ウエハの主面の外周部に、双晶欠陥が発生している双晶欠陥領域を有し、
前記双晶欠陥領域は、前記半導体基板と前記エピタキシャル層との両方に跨っており、
前記双晶欠陥領域に発生している双晶欠陥は、前記半導体基板と前記エピタキシャル層との界面を横切るように、前記半導体基板から前記エピタキシャル層にかけて連続的に形成されていることを特徴とする半導体ウエハ。
【請求項２】
請求項１記載の半導体ウエハにおいて、
前記エピタキシャル層の不純物濃度は、前記半導体基板の不純物濃度よりも低いことを特徴とする半導体ウエハ。
【請求項３】
請求項２記載の半導体ウエハにおいて、
前記半導体ウエハでは、前記双晶欠陥領域に双晶欠陥が生じており、前記双晶欠陥領域よりも内側の領域には、双晶欠陥は生じていないことを特徴とする半導体ウエハ。
【請求項４】
請求項３記載の半導体ウエハにおいて、
前記半導体ウエハにおける前記双晶欠陥領域よりも内側の領域を用いて、半導体チップが製造されることを特徴とする半導体ウエハ。
【請求項５】
半導体基板と、前記半導体基板上に形成されたエピタキシャル層とを有する半導体ウエハと、
前記半導体ウエハの主面にアレイ状に配置され、それぞれ半導体素子が形成された複数の半導体チップ領域と、
を有する半導体装置であって、
前記半導体ウエハの主面の外周部に、双晶欠陥が発生している双晶欠陥領域を有し、
前記双晶欠陥領域は、前記半導体基板と前記エピタキシャル層との両方に跨っており、
前記双晶欠陥領域に発生している双晶欠陥は、前記半導体基板と前記エピタキシャル層との界面を横切るように、前記半導体基板から前記エピタキシャル層にかけて連続的に形成されており、
前記半導体ウエハにおいて、前記双晶欠陥領域よりも内側の領域に、前記複数の半導体チップ領域がアレイ状に配置されていることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記エピタキシャル層の不純物濃度は、前記半導体基板の不純物濃度よりも低いことを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記半導体ウエハでは、前記双晶欠陥領域に双晶欠陥が生じており、前記双晶欠陥領域よりも内側の領域には、双晶欠陥は生じていないことを特徴とする半導体装置。
【請求項８】
半導体基板と、前記半導体基板上に形成されたエピタキシャル層とを有する半導体ウエハの製造方法であって、
（ａ）前記半導体基板を準備する工程、
（ｂ）前記半導体基板の外周部に窒素またはアルゴンをイオン注入することにより、窒素またはアルゴンがイオン注入された第１領域を形成する工程、
（ｃ）前記（ｂ）工程後、前記半導体基板を熱処理する工程、
（ｄ）前記（ｃ）工程後、前記半導体基板の主面上に前記エピタキシャル層を、エピタキシャル成長により形成する工程、
を有し、
前記（ｃ）工程の熱処理により、前記半導体基板の前記第１領域が結晶化され、かつ前記第１領域に双晶欠陥が形成され、
前記（ｄ）工程では、前記第１領域に形成されている双晶欠陥が、前記半導体基板と前記エピタキシャル層との界面を越えて前記エピタキシャル層に延長するように、前記エピタキシャル層が成長することを特徴とする半導体ウエハの製造方法。
【請求項９】
請求項８記載の半導体ウエハの製造方法において、
前記（ｂ）工程は、
（ｂ１）前記半導体基板の主面に、前記半導体基板の主面の前記外周部を露出しかつ前記外周部よりも内側の領域を覆うように、マスク層を形成する工程、
（ｂ２）前記（ｂ１）工程後、前記マスク層をイオン注入阻止マスクとして、前記半導体基板の前記外周部に窒素またはアルゴンをイオン注入することにより、窒素またはアルゴンがイオン注入された前記第１領域を形成する工程、
（ｂ３）前記（ｂ２）工程後、前記マスク層を除去する工程、
を有することを特徴とする半導体ウエハの製造方法。
【請求項１０】
請求項９記載の半導体ウエハの製造方法において、
前記エピタキシャル層の不純物濃度は、前記半導体基板の不純物濃度よりも低いことを特徴とする半導体ウエハの製造方法。
【請求項１１】
請求項１０記載の半導体ウエハの製造方法において、
前記（ｂ）工程では、前記第１領域は、前記イオン注入によりアモルファス状態となり、
前記（ｃ）工程では、前記第１領域は、前記熱処理により結晶化されることを特徴とする半導体ウエハの製造方法。
【請求項１２】
請求項１１記載の半導体ウエハの製造方法において、
前記半導体基板の側面から、前記第１領域の内周までの距離は、０．５ｍｍ以上で２ｍｍ以下であることを特徴とする半導体ウエハの製造方法。
【請求項１３】
請求項１２記載の半導体ウエハの製造方法において、
前記（ｂ）工程では、前記第１領域の深さが、前記半導体基板の主面から１０μｍ以上の深さとなるように、前記イオン注入を行うことを特徴とする半導体ウエハの製造方法。
【請求項１４】
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板の主面に、前記半導体基板の主面の外周部を露出しかつ前記外周部よりも内側の領域を覆うように、マスク層を形成する工程、
（ｃ）前記（ｂ）工程後、前記マスク層をイオン注入阻止マスクとして、前記半導体基板の前記外周部に窒素またはアルゴンをイオン注入することにより、窒素またはアルゴンがイオン注入された第１領域を形成する工程、
（ｄ）前記（ｃ）工程後、前記マスク層を除去する工程、
（ｅ）前記（ｄ）工程後、前記半導体基板を熱処理する工程、
（ｆ）前記（ｅ）工程後、前記半導体基板の主面上にエピタキシャル層を、エピタキシャル成長により形成する工程、
（ｇ）前記（ｆ）工程後、前記エピタキシャル層に半導体素子を形成する工程、
を有し、
前記（ｅ）工程の熱処理により、前記半導体基板の前記第１領域が結晶化され、かつ前記第１領域に双晶欠陥が形成され、
前記（ｆ）工程では、前記第１領域に形成されている双晶欠陥が、前記半導体基板と前記エピタキシャル層との界面を越えて前記エピタキシャル層に延長するように、前記エピタキシャル層が成長することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記エピタキシャル層の不純物濃度は、前記半導体基板の不純物濃度よりも低いことを特徴とする半導体装置の製造方法。
【請求項１６】
半導体基板と、前記半導体基板上に形成されたエピタキシャル層とを有する半導体ウエハの製造方法であって、
（ａ）前記半導体基板を準備する工程、
（ｂ）前記半導体基板の主面に、前記半導体基板の主面の外周部を露出しかつ前記外周部よりも内側の領域を覆うように、マスク層を形成する工程、
（ｃ）前記（ｂ）工程後、前記マスク層をイオン注入阻止マスクとして、前記半導体基板の前記外周部にイオン注入することにより、アモルファス状態化された第１領域を形成する工程、
（ｄ）前記（ｃ）工程後、前記マスク層を除去する工程、
（ｅ）前記（ｄ）工程後、前記半導体基板を熱処理して前記第１領域を結晶化する工程、
（ｆ）前記（ｅ）工程後、前記半導体基板の主面上に前記エピタキシャル層を、エピタキシャル成長により形成する工程、
を有し、
前記（ｅ）工程で結晶化された前記第１領域と前記エピタキシャル層との格子定数の差は、前記半導体基板と前記エピタキシャル層との格子定数の差よりも小さいことを特徴とする半導体ウエハの製造方法。
【請求項１７】
請求項１６記載の半導体ウエハの製造方法において、
前記エピタキシャル層の不純物濃度は、前記半導体基板の不純物濃度よりも低いことを特徴とする半導体ウエハの製造方法。
【請求項１８】
請求項１７記載の半導体ウエハの製造方法において、
前記半導体基板および前記エピタキシャル層は、それぞれシリコン単結晶からなり、
前記（ｃ）工程でイオン注入された元素は、前記（ｅ）工程で結晶化された前記第１領域では、シリコン単結晶のＳｉサイトに入ることを特徴とする半導体ウエハの製造方法。
【請求項１９】
請求項１８記載の半導体ウエハの製造方法において、
前記（ａ）工程で準備された前記半導体基板は、リンまたはボロンがドープされており、
前記（ｃ）工程では、前記第１領域にゲルマニウム、アンチモンまたはスズをイオン注入することを特徴とする半導体ウエハの製造方法。
【請求項２０】
請求項１８記載の半導体ウエハの製造方法において、
前記（ａ）工程で準備された前記半導体基板は、アンチモンがドープされており、
前記（ｃ）工程では、前記第１領域にボロンまたは炭素をイオン注入することを特徴とする半導体ウエハの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウエハ、半導体ウエハの製造方法、半導体装置、および半導体装置の製造方法に関し、特に、エピタキシャルウエハおよびそれを用いた半導体装置の製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体基板上にエピタキシャル層をエピタキシャル成長させることで、エピタキシャルウエハと呼ばれる半導体ウエハが製造される。このエピタキシャルウエハのエピタキシャル層に半導体素子を形成することで、所望の性能を有する半導体装置が製造される。
【０００３】
特開２０１０−１１８４８７号公報（特許文献１）には、シリコンウェーハ等の単結晶基板とその上に気相成長させた単結晶薄膜との間に発生するミスフィット転位を評価するためのエピタキシャルウエハの評価方法に関する技術が記載されている。
【０００４】
特開昭６２−１７３７１３号公報（特許文献２）には、ホウ素を添加したシリコン単結晶ウエハの基板と、この基板上に形成されたオートドープ層と、このオートドープ層上に形成されたエピタキシャル層とを有するエピタキシャルウエハに関する技術が記載されている。
【０００５】
特開２００３−１６３２１６号公報（特許文献３）には、下地シリコン基板にイオン注入によりゲッタリングサイトを設けたエピタキシャルウエハに関する技術が記載されている。
【０００６】
特開２００１−７７１１９号公報（特許文献４）には、シリコン基板にイオン注入による結晶欠陥層を形成し、シリコン基板上にシリコンエピタキシャル層を堆積したエピタキシャルシリコンウエハに関する技術が記載されている。
【０００７】
特開２００４−３４２８１９号公報（特許文献５）には、Ｓｉ基板上にＳｉＧｅ層が積層された半導体基板において、Ｓｉ基板とＳｉＧｅ層との界面に、転位を発生し易くするための結晶欠陥領域を設けた半導体基板に関する技術が記載されている。
【０００８】
特開２００５−７９１３４号公報（特許文献６）には、基板表面でのミスフィット転位を抑制するエピタキシャルウエハに関する技術が記載されている。
【０００９】
特開２０１０−１３５５５３号公報（特許文献７）には、窒素やアルゴンを打ち込んで転位を抑制する半導体装置に関する技術が記載されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１０−１１８４８７号公報
【特許文献２】特開昭６２−１７３７１３号公報
【特許文献３】特開２００３−１６３２１６号公報
【特許文献４】特開２００１−７７１１９号公報
【特許文献５】特開２００４−３４２８１９号公報
【特許文献６】特開２００５−７９１３４号公報
【特許文献７】特開２０１０−１３５５５３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明者の検討によれば、次のことが分かった。
【００１２】
半導体基板上にエピタキシャル層をエピタキシャル成長させたエピタキシャルウエハでは、下地の半導体基板とエピタキシャル層との格子不整合により、ミスフィット転位と呼ばれる欠陥が発生する虞がある。ミスフィット転位は、エピタキシャルウエハを用いて製造する半導体装置の性能を低下させる虞がある。
【００１３】
本発明の目的は、半導体装置の性能を向上できる技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
代表的な実施の形態による半導体ウエハは、半導体基板上にエピタキシャル層が形成されたエピタキシャルウエハであり、エピタキシャルウエハの主面の外周部において、前記半導体基板と前記エピタキシャル層との界面を横切るように前記半導体基板から前記エピタキシャル層にかけて双晶欠陥を形成したものである。
【００１７】
また、代表的な実施の形態による半導体装置は、半導体基板上にエピタキシャル層が形成されたエピタキシャルウエハの主面の外周部において、前記半導体基板と前記エピタキシャル層との界面を横切るように前記半導体基板から前記エピタキシャル層にかけて双晶欠陥を形成し、前記エピタキシャルウエハにおける前記双晶欠陥が形成された前記外周部よりも内側の領域に、半導体チップ領域をアレイ状に配置したものである。
【００１８】
また、代表的な実施の形態による半導体ウエハの製造方法は、半導体基板の主面の外周部に窒素またはアルゴンをイオン注入してから、窒素またはアルゴンが注入された領域を熱処理によって結晶化するとともにその領域に双晶欠陥を形成し、前記半導体基板の主面上にエピタキシャル層をエピタキシャル成長により形成する。この際、双晶欠陥が、前記半導体基板と前記エピタキシャル層との界面を越えて前記エピタキシャル層に延長するように、前記エピタキシャル層が成長する。
【００１９】
また、代表的な実施の形態による半導体装置の製造方法は、半導体基板の主面の外周部に窒素またはアルゴンをイオン注入してから、窒素またはアルゴンが注入された領域を熱処理によって結晶化するとともにその領域に双晶欠陥を形成し、前記半導体基板の主面上にエピタキシャル層をエピタキシャル成長により形成する。この際、双晶欠陥が、前記半導体基板と前記エピタキシャル層との界面を越えて前記エピタキシャル層に延長するように、前記エピタキシャル層が成長する。その後、前記エピタキシャル層に半導体素子を形成するものである。
【００２０】
また、代表的な実施の形態による半導体ウエハの製造方法は、半導体基板の主面の外周部にイオン注入することにより、アモルファス状態化された第１領域を形成してから、前記第１領域を熱処理によって結晶化し、前記半導体基板の主面上にエピタキシャル層をエピタキシャル成長により形成する。この際、前記熱処理で結晶化された前記第１領域と前記エピタキシャル層との格子定数の差は、前記半導体基板と前記エピタキシャル層との格子定数の差よりも小さい。
【発明の効果】
【００２１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２２】
代表的な実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施の形態である半導体ウエハの上面図である。
【図２】本発明の一実施の形態である半導体ウエハの下面図である。
【図３】本発明の一実施の形態である半導体ウエハの断面図である。
【図４】本発明の一実施の形態である半導体ウエハの要部断面図である。
【図５】本発明の一実施の形態である半導体ウエハの製造工程を示す製造プロセスフロー図である。
【図６】本発明の一実施の形態である半導体ウエハの製造工程中の平面図である。
【図７】図６と同じ半導体ウエハの製造工程中の断面図である。
【図８】図６および図７と同じ半導体ウエハの製造工程中の要部断面図である。
【図９】図６〜８に続く半導体ウエハの製造工程中の平面図である。
【図１０】図９と同じ半導体ウエハの製造工程中の断面図である。
【図１１】図９および図１０と同じ半導体ウエハの製造工程中の要部断面図である。
【図１２】図９〜図１１に続く半導体ウエハの製造工程中の平面図である。
【図１３】図１２と同じ半導体ウエハの製造工程中の断面図である。
【図１４】図１２および図１３と同じ半導体ウエハの製造工程中の要部断面図である。
【図１５】図１２〜図１４に続く半導体ウエハの製造工程中の平面図である。
【図１６】図１５と同じ半導体ウエハの製造工程中の断面図である。
【図１７】図１５および図１６と同じ半導体ウエハの製造工程中の要部断面図である。
【図１８】図１５〜図１７に続く半導体ウエハの製造工程中の平面図である。
【図１９】図１８と同じ半導体ウエハの製造工程中の断面図である。
【図２０】図１８および図１９と同じ半導体ウエハの製造工程中の要部断面図である。
【図２１】図１８〜図２０に続く半導体ウエハの製造工程中の平面図である。
【図２２】図２１と同じ半導体ウエハの製造工程中の断面図である。
【図２３】図２１および図２２と同じ半導体ウエハの製造工程中の要部断面図である。
【図２４】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中の要部断面図である。
【図３０】半導体ウエハに半導体素子を形成した後で、ダイシングを行う前の状態の半導体ウエハを模式的に示す平面図である。
【図３１】エピタキシャルウエハにミスフィット転位が発生した状態を模式的に示す説明図である。
【図３２】エピタキシャルウエハにミスフィット転位が発生した状態を模式的に示す説明図である。
【図３３】エピタキシャルウエハにミスフィット転位が発生した状態を模式的に示す説明図である。
【図３４】双晶欠陥の説明図である。
【図３５】双晶欠陥の説明図である。
【図３６】双晶欠陥の説明図である。
【図３７】本発明の他の実施の形態である半導体ウエハの製造工程を示す製造プロセスフロー図である。
【図３８】本発明の他の実施の形態である半導体ウエハの製造工程中の平面図である。
【図３９】図３８と同じ半導体ウエハの製造工程中の断面図である。
【図４０】図３８および図３９に続く半導体ウエハの製造工程中の平面図である。
【図４１】図４０と同じ半導体ウエハの製造工程中の断面図である。
【図４２】図４０および図４１に続く半導体ウエハの製造工程中の平面図である。
【図４３】図４２と同じ半導体ウエハの製造工程中の断面図である。
【図４４】図４２および図４３に続く半導体ウエハの製造工程中の平面図である。
【図４５】図４４と同じ半導体ウエハの製造工程中の断面図である。
【図４６】図４４および図４５に続く半導体ウエハの製造工程中の平面図である。
【図４７】図４６と同じ半導体ウエハの製造工程中の断面図である。
【発明を実施するための形態】
【００２４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２６】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２７】
（実施の形態１）
＜半導体ウエハの構造について＞
本実施の形態の半導体ウエハＳＷを図面を参照して説明する。図１は、本発明の一実施の形態である半導体ウエハＳＷの上面図（平面図）、図２は、半導体ウエハＳＷの下面図（裏面図、平面図）、図３は、半導体ウエハＳＷの断面図、図４は、半導体ウエハＳＷの要部断面図である。図１は、半導体ウエハＳＷの上面側（エピタキシャル層ＥＰ形成側）の平面図が示され、図２は、半導体ウエハＳＷの下面側（エピタキシャル層ＥＰ形成側とは反対側）の平面図が示されている。また、図３は、図１のＡ１−Ａ１線の断面図に対応しているが、理解を簡単にするために、図３は、厚み方向の寸法を実際よりも拡大して示してある。また、図４は、半導体ウエハＳＷの要部断面図であるが、（ａ）には、半導体ウエハＳＷの中央付近（すなわち双晶欠陥領域ＴＲＧが存在していない領域）の部分拡大断面図が示され、（ｂ）には、半導体ウエハＳＷの外周部付近（すなわち双晶欠陥領域ＴＲＧが存在している領域）の部分拡大断面図が示されている。
【００２８】
図１〜図４に示される本実施の形態の半導体ウエハ（半導体基板）ＳＷは、半導体基板（基板本体、ウエハ本体、半導体ウエハ、単結晶基板）ＳＵＢと、半導体基板ＳＵＢの主面上に形成されたエピタキシャル層（半導体層、単結晶層、単結晶薄膜）ＥＰと、を有している。このため、半導体ウエハＳＷは、いわゆるエピタキシャルウエハである。
【００２９】
半導体基板ＳＵＢとエピタキシャル層ＥＰとは、半導体単結晶からなり、ここでは、半導体基板ＳＵＢとエピタキシャル層ＥＰとは、どちらも単結晶シリコンからなる。具体的には、半導体基板ＳＵＢは、ｎ＋型またはｐ＋型の単結晶シリコンからなり、エピタキシャル層ＥＰは、ｎ−型またはｐ−型の単結晶シリコンからなるが、半導体基板ＳＵＢとエピタキシャル層ＥＰとは、不純物濃度が相違している。
【００３０】
すなわち、エピタキシャル層ＥＰは、半導体基板ＳＵＢを構成する半導体単結晶（ここでは単結晶シリコン）と同じ材料の半導体単結晶（ここでは単結晶シリコン）からなる半導体層であるが、エピタキシャル層ＥＰの不純物濃度は半導体基板ＳＵＢの不純物濃度よりも低く、エピタキシャル層ＥＰの抵抗率（比抵抗）は半導体基板ＳＵＢの抵抗率（比抵抗）よりも高い。換言すれば、半導体基板ＳＵＢの不純物濃度はエピタキシャル層ＥＰの不純物濃度よりも高く、半導体基板ＳＵＢの抵抗率（比抵抗）はエピタキシャル層ＥＰの抵抗率（比抵抗）よりも低い。エピタキシャル層ＥＰは、半導体基板ＳＵＢの主面上にエピタキシャル成長により形成されている。
【００３１】
例えば、半導体基板ＳＵＢは、リン（Ｐ）などのｎ型不純物が導入されたｎ＋型の単結晶シリコンからなり、エピタキシャル層ＥＰは、リン（Ｐ）などのｎ型不純物が導入されたｎ−型の単結晶シリコンからなり、エピタキシャル層ＥＰのｎ型不純物低濃度は、半導体基板ＳＵＢのｎ型不純物低濃度よりも低くなっている。
【００３２】
半導体ウエハＳＷは、主要な特徴の一つとして、半導体ウエハＳＷの主面の外周部（周辺部）に、双晶欠陥が発生している（形成されている）領域である双晶欠陥領域ＴＲＧを有している。図1からも分かるように、半導体ウエハＳＷにおいて、双晶欠陥領域ＴＲＧは、半導体ウエハＳＷの主面の外周部全体に形成される、すなわち、半導体基板ＳＵＢの主面の外周を一周するように形成されることが好ましい。
【００３３】
半導体ウエハＳＷにおいて、外周部に位置している双晶欠陥領域ＴＲＧに双晶欠陥が生じているが、双晶欠陥領域ＴＲＧよりも内側（半導体ウエハＳＷの主面の中心に近い側）の領域には、双晶欠陥は発生していないことが好ましい。
【００３４】
ここで、半導体ウエハＳＷの主面の中心に近い側を内側とし、半導体ウエハＳＷの主面の外周に近い側を外側とする。
【００３５】
半導体ウエハＳＷを用いて半導体装置（半導体チップ）を製造する際には、半導体ウエハＳＷにおける、双晶欠陥領域ＴＲＧよりも内側（半導体ウエハＳＷの主面の中心に近い側）の領域を用いて半導体装置（半導体チップ）を製造する。
【００３６】
双晶欠陥領域ＴＲＧは、下部が半導体基板ＳＵＢに存在し、上部がエピタキシャル層ＥＰに存在している。すなわち、双晶欠陥領域ＴＲＧは、半導体基板ＳＵＢとエピタキシャル層ＥＰとの両者に跨って形成されている。つまり、双晶欠陥領域ＴＲＧは、半導体基板ＳＵＢに存在する第１領域（第１部分）ＴＲＧ１と、エピタキシャル層ＥＰに存在する第２領域（第２部分）ＴＲＧ２とを有しており、第１領域ＴＲＧ１は、半導体基板ＳＵＢの一部により構成され、第２領域ＴＲＧ２は、エピタキシャル層ＥＰの一部により構成されている。
【００３７】
双晶欠陥領域ＴＲＧの第１領域ＴＲＧ１は、半導体基板ＳＵＢの一部であり、半導体基板ＳＵＢと同様に単結晶シリコンからなるが、双晶欠陥領域ＴＲＧ（第１領域ＴＲＧ１）以外の半導体基板ＳＵＢと相違しているのは、双晶欠陥領域ＴＲＧの第１領域ＴＲＧ１には双晶欠陥が発生していることである。また、双晶欠陥領域ＴＲＧの第２領域ＴＲＧ２は、エピタキシャル層ＥＰの一部であり、エピタキシャル層ＥＰと同様に単結晶シリコンからなるが、双晶欠陥領域ＴＲＧ（第２領域ＴＲＧ２）以外のエピタキシャル層ＥＰと相違しているのは、双晶欠陥領域ＴＲＧの第２領域ＴＲＧ２には双晶欠陥が発生していることである。双晶欠陥領域ＴＲＧの第２領域ＴＲＧ２は第１領域ＴＲＧ１上に位置しており、双晶欠陥領域ＴＲＧの第２領域ＴＲＧ２と第１領域ＴＲＧ１とは、上下方向（半導体ウエハＳＷの厚み方向）に連続的に配置されている。
【００３８】
双晶欠陥領域ＴＲＧの下面（すなわち第１領域ＴＲＧ１の下面）は、半導体基板ＳＵＢの主面よりも低い位置にある。すなわち、双晶欠陥領域ＴＲＧの下面（すなわち第１領域ＴＲＧ１の下面）は、半導体基板ＳＵＢ中にある。双晶欠陥領域ＴＲＧの第１領域ＴＲＧ１と第２領域ＴＲＧ２との境界（界面）は、半導体基板ＳＵＢの主面（半導体基板ＳＵＢとエピタキシャル層ＥＰとの境界（界面））と同じ高さ位置にある。双晶欠陥領域ＴＲＧの上面（すなわち第２領域ＴＲＧ２の上面）は、エピタキシャル層ＥＰの上面と同じ高さ位置にある。
【００３９】
半導体ウエハＳＷは、半導体基板ＳＵＢ上にエピタキシャル層ＥＰをエピタキシャル成長することで形成されているが、後述するように、双晶欠陥が生じている第１領域ＴＲＧ１を有する半導体基板ＳＵＢ上にエピタキシャル層ＥＰをエピタキシャル成長することで、第１領域ＴＲＧ１（半導体基板ＳＵＢの外周部）上の位置に、双晶欠陥が生じている第２領域ＴＲＧ２（エピタキシャル層ＥＰの外周部）が形成されている。
【００４０】
つまり、半導体基板ＳＵＢのうち、半導体基板ＳＵＢの外周部の上層部に双晶欠陥が発生してそこが双晶欠陥領域の第１領域ＴＲＧ１となっている。そして、半導体基板ＳＵＢの主面（上面）の全面上にエピタキシャル層ＥＰが形成されているが、エピタキシャル層ＥＰのうち、下地の第１領域ＴＲＧ１に生じている双晶欠陥がエピタキシャル層ＥＰにも延長して発生している領域が、双晶欠陥領域の第２領域ＴＲＧ２となっている。
【００４１】
半導体ウエハＳＷにおいて、双晶欠陥領域ＴＲＧに双晶欠陥が発生しているが、図４からも分かるように、双晶欠陥（図４では双晶欠陥ＴＷとして示されている）は、第１領域ＴＲＧ１（半導体基板ＳＵＢ）と第２領域ＴＲＧ２（エピタキシャル層ＥＰ）との境界（界面）で終端しているのではなく、第１領域ＴＲＧ１と第２領域ＴＲＧ２との両者にわたって（またがって）連続的に形成されている。つまり、双晶欠陥領域ＴＲＧに形成された双晶欠陥（ＴＷ）は、半導体基板ＳＵＢ（第１領域ＴＲＧ１）とエピタキシャル層ＥＰ（第２領域ＴＲＧ２）との境界（界面）を横切るように、半導体基板ＳＵＢ（第１領域ＴＲＧ１）からエピタキシャル層ＥＰ（第２領域ＴＲＧ２）にかけて連続的に形成されている。なお、図４においては、双晶欠陥を、符号ＴＷを付して示してある。また、図４は、断面図であるが、ハッチングを省略してある（図４の（ｂ）の符号ＴＷを付した線は、ハッチングではなく双晶欠陥を示している）。
【００４２】
すなわち、第１領域ＴＲＧ１に形成されている双晶欠陥（ＴＷ）のうち、第１領域ＴＲＧ１（半導体基板ＳＵＢ）と第２領域ＴＲＧ２（エピタキシャル層ＥＰ）との境界（界面）に達している双晶欠陥（ＴＷ）は、第１領域ＴＲＧ１（半導体基板ＳＵＢ）と第２領域ＴＲＧ２（エピタキシャル層ＥＰ）との境界（界面）を横切り、第２領域ＴＲＧ２にも連続して形成されている（延在している）。逆に言えば、第２領域ＴＲＧ２に形成されている双晶欠陥（ＴＷ）のうち、第１領域ＴＲＧ１（半導体基板ＳＵＢ）と第２領域ＴＲＧ２（エピタキシャル層ＥＰ）との境界（界面）に達している双晶欠陥（ＴＷ）は、第１領域ＴＲＧ１（半導体基板ＳＵＢ）と第２領域ＴＲＧ２（エピタキシャル層ＥＰ）との境界（界面）を横切り、第１領域ＴＲＧ１にも連続して形成されている（延在している）。
【００４３】
エピタキシャル層ＥＰは、半導体基板ＳＵＢの主面上にエピタキシャル成長により形成されているため、エピタキシャル層ＥＰ（を構成する単結晶シリコン）の結晶方位は、半導体基板ＳＵＢ（を構成する単結晶シリコン）の結晶方位と同じである。半導体ウエハＳＷの面方位は、例えば、半導体基板ＳＵＢの主面（上面）およびエピタキシャル層ＥＰの主面（上面）は、単結晶シリコンの（１００）面であり、半導体基板ＳＵＢの主面（上面）およびエピタキシャル層ＥＰの主面（上面）の面方位は、単結晶シリコンの＜１００＞方向である。また、双晶欠陥領域ＴＲＧに発生している双晶欠陥（ＴＷ）は、半導体基板ＳＵＢおよびエピタキシャル層ＥＰを構成する単結晶シリコンの（１１１）面に沿って形成される。このため、双晶欠陥領域ＴＲＧの双晶欠陥（ＴＷ）は、半導体基板ＳＵＢ（第１領域ＴＲＧ１）とエピタキシャル層ＥＰ（第２領域ＴＲＧ２）との境界（界面）を横切る方向に形成され、半導体基板ＳＵＢ（第１領域ＴＲＧ１）とエピタキシャル層ＥＰ（第２領域ＴＲＧ２）とにわたって連続的に形成される。
【００４４】
＜半導体ウエハの製造工程について＞
次に、本実施の形態の半導体ウエハＳＷの製造（作製）方法について、図５〜図２３を参照して説明する。図５は、本発明の一実施の形態である半導体ウエハＳＷの製造工程を示す製造プロセスフロー図である。図６〜図２３は、半導体ウエハＳＷの製造工程中の平面図または断面図である。図６〜図２３のうち、図６、図９、図１２、図１５、図１８および図２１は、上面側の全体平面図であり、上記図１に対応するものである。図６〜図２３のうち、図６〜図８は同じ工程段階を示し、図９〜図１１は同じ工程段階を示し、図１２〜図１４は同じ工程段階を示し、図１５〜図１７は同じ工程段階を示し、図１８〜図２０は同じ工程段階を示し、図２１〜図２３は同じ工程段階を示している。また、図６〜図２３のうち、図７、図１０、図１３、図１６、図１９および図２２は、全体断面図であり、上記図３に対応するものである。例えば、図７は、図６のＡ１−Ａ１線の断面図に対応している。理解を簡単にするために、上記図３と同様、図７、図１０、図１３、図１６、図１９および図２２についても、厚み方向の寸法を実際よりも拡大して示してある。また、図６〜図２３のうち、図８、図１１、図１４、図１７、図２０および図２３は、要部断面図であり、上記図４に対応するものである。上記図４と同様、図８、図１１、図１４、図１７、図２０および図２３においても、（ａ）には、半導体ウエハＳＷ（または半導体基板ＳＵＢ）の中央付近（すなわち双晶欠陥領域ＴＲＧが形成されない領域）の部分拡大断面図が示され、（ｂ）には、半導体ウエハＳＷ（または半導体基板ＳＵＢ）の外周部付近（すなわち双晶欠陥領域ＴＲＧが形成される領域）の部分拡大断面図が示されている。例えば、図８の（ａ）には、図７の点線で囲まれた領域Ｒ１の拡大図が示され、図８の（ｂ）には、図７の点線で囲まれた領域Ｒ２の拡大図が示されている。上記図４と同様、図８、図１１、図１４、図１７、図２０および図２３についても、断面図であるが、ハッチングを省略してある（図２０および図２３の（ｂ）の符号ＴＷを付した線は、双晶欠陥を示している）。
【００４５】
半導体ウエハＳＷは、以下のようにして製造（作製）することができる。
【００４６】
まず、図６〜図８に示されるように、単結晶シリコンからなる半導体基板（基板本体、ウエハ本体、半導体ウエハ）ＳＵＢを準備する（図５のステップＳ１）。半導体基板ＳＵＢは、ｎ型またはｐ型の不純物が高濃度（後で形成するエピタキシャル層ＥＰの不純物濃度よりも高濃度）に導入されて、高濃度ドーパント基板とされている。
【００４７】
半導体基板ＳＵＢの平面形状は略円形状であるが、ノッチ（図示せず）またはオリエンテーションフラット（図示せず）などを設けることもできる。また、半導体基板ＳＵＢの端部（側面）には、ベベル部（面取りされた部分）を設けることもできる。
【００４８】
次に、図９〜図１１に示されるように、半導体基板ＳＵＢの主面上に、フォトリソグラフィ法を用いて、マスク層としてフォトレジスト層（マスク層）ＰＲ１を形成する（図５のステップＳ２）。このフォトレジスト層ＰＲ１は、例えば、半導体基板ＳＵＢの主面（上面）全面にフォトレジスト膜を塗布し、周辺露光により半導体基板ＳＵＢの外周部上のフォトレジスト膜を露光して現像処理で除去することにより、形成することができる。
【００４９】
フォトレジスト層ＰＲ１は、半導体基板ＳＵＢの主面の外周部（周辺部）を露出し、それ以外の領域（外周部以外の半導体基板ＳＵＢの主面）を覆うように形成される。図９は、平面図であるが、理解を簡単にするために、フォトレジスト層ＰＲ１が形成されている領域にハッチングを付してある。図９からも分かるように、半導体基板ＳＵＢの主面の外周部全体が露出するように、すなわち、露出部（フォトレジスト層ＰＲ１からの半導体基板ＳＵＢの露出部）が半導体基板ＳＵＢの主面の外周を一周するように、フォトレジスト層ＰＲ１を形成する。
【００５０】
次に、図１２〜図１４に示されるように、フォトレジスト層ＰＲ１をイオン注入素子マスクとして用いて、半導体基板ＳＵＢに対してイオン注入ＩＭ１を行う（図５のステップＳ３）。図１３および図１４では、イオン注入ＩＭ１を矢印で模式的に示してある。
【００５１】
このイオン注入ＩＭ１では、窒素（Ｎ）またはアルゴン（Ａｒ）をイオン注入する。イオン注入ＩＭ１により、半導体基板ＳＵＢのうち、フォトレジスト層ＰＲ１で覆われていなかった外周部（周辺部）に、窒素（Ｎ）またはアルゴン（Ａｒ）がイオン注入（注入、導入）され、窒素（Ｎ）またはアルゴン（Ａｒ）が注入（導入）された領域ＴＲＧ１ａは、結晶が崩されてアモルファス化（アモルファスシリコン化）する。すなわち、ｎ型またはｐ型の不純物が導入された単結晶シリコンからなる半導体基板ＳＵＢの外周部に、窒素（Ｎ）またはアルゴン（Ａｒ）がイオン注入されて、アモルファス（アモルファスシリコン）状態となった領域ＴＲＧ１ａが形成される。なお、図１４の（ｂ）では、イオン注入ＩＭ１によって注入（導入）された窒素（Ｎ）またはアルゴン（Ａｒ）をドットで模式的に示し、このドットで示された窒素（Ｎ）またはアルゴン（Ａｒ）が注入（導入）された領域ＴＲＧ１ａは、アモルファス状態となっている。図１２は、平面図であるが、理解を簡単にするために、フォトレジスト層ＰＲ１が形成されている領域と、窒素（Ｎ）またはアルゴン（Ａｒ）が注入された領域ＴＲＧ１ａとに、それぞれ異なるハッチングを付してある。
【００５２】
図1２および後述の図１５からも分かるように、半導体基板ＳＵＢにおいて、窒素（Ｎ）またはアルゴン（Ａｒ）が注入された領域ＴＲＧ１ａは、半導体基板ＳＵＢの主面の外周部全体に形成される、すなわち、半導体基板ＳＵＢの主面の外周を一周するように形成される。
【００５３】
ステップＳ３のイオン注入ＩＭ１のイオン注入の条件の一例を以下にあげる。
【００５４】
すなわち、イオン注入ＩＭ１において、例えば、窒素（Ｎ）を、７ｋｅＶ以上（この場合、窒素が注入された領域ＴＲＧ１ａの深さＤ１は１０ｎｍ以上となる）の注入エネルギーで、１×１０１５〜１０１６原子／ｃｍ２のドーズ量でイオン注入することができる。あるいは、イオン注入ＩＭ１において、例えば、アルゴン（Ａｒ）を、１０ｋｅＶ以上（この場合、アルゴンが注入された領域ＴＲＧ１ａの深さＤ１は１０ｎｍ以上となる）の注入エネルギーで、１×１０１５〜１０１６原子／ｃｍ２のドーズ量でイオン注入することができる。イオン注入ＩＭ１の条件は、必要に応じて適宜変更可能である。
【００５５】
但し、イオン注入ＩＭ１のドーズ量が少なすぎると、窒素（Ｎ）またはアルゴン（Ａｒ）が注入された領域（領域ＴＲＧ１ａに対応）がアモルファス化せず、後で双晶ＴＷが上手く形成されない虞がある。また、イオン注入ＩＭ１のドーズ量が多すぎると、後述のステップＳ５の熱処理を行っても、窒素（Ｎ）またはアルゴン（Ａｒ）が注入された領域（領域ＴＲＧ１ａに対応）が再結晶化できず、双晶ＴＷが上手く形成されない虞がある。このため、イオン注入ＩＭ１のドーズ量は、窒素（Ｎ）またはアルゴン（Ａｒ）が注入された領域ＴＲＧ１ａがアモルファス化され、かつ、この領域ＴＲＧ１ａが後述のステップＳ５の熱処理で再結晶化されて、双晶ＴＷが上手く形成される（半導体基板ＳＵＢとエピタキシャル層ＥＰとの境界を横切るように双晶ＴＷが形成される）ように、設定する。
【００５６】
次に、図１５〜図１７に示されるように、フォトレジスト層（マスク層）ＰＲ１を除去する（図５のステップＳ４）。図１５は、平面図であるが、理解を簡単にするために、窒素（Ｎ）またはアルゴン（Ａｒ）が注入された領域ＴＲＧ１ａに、ハッチングを付してある。
【００５７】
次に、熱処理（アニール処理）を行って、アモルファス状態となっていた領域ＴＲＧ１ａを結晶化させる（図５のステップＳ５）。これにより、図１８〜図２０に示されるように、アモルファス状態であった領域ＴＲＧ１ａは、結晶化（再結晶化）して、第１領域ＴＲＧ１となる。
【００５８】
ステップＳ５の熱処理の条件の一例を挙げると、次のような熱処理条件をあげることができる。半導体基板ＳＵＢを炉体で熱処理する場合では、例えば７００℃程度の熱処理温度で、１０分かそれ以上の熱処理時間で、熱処理を行うことができる。また、半導体基板ＳＵＢをＲＴＡ（Rapid Thermal Anneal）装置で熱処理する場合では、例えば１０００℃程度の熱処理温度で、１０秒かそれ以上の熱処理時間で、熱処理を行うことができる。熱処理の雰囲気は、例えば不活性ガス雰囲気、窒素ガス雰囲気、水素ガス雰囲気、あるいはそれらの混合雰囲気とすることができる。なお、酸素は、窒素（Ｎ）またはアルゴン（Ａｒ）注入層が酸化により消失しない範囲で、微量添加しても良い。この熱処理は、半導体ウエハを用いて半導体装置を製造する際に、トランジスタのソース・ドレイン領域形成用のイオン注入を行った後に注入した不純物を活性化する熱処理（活性化アニール）と、ほぼ同様の熱処理条件とすることができる。
【００５９】
アモルファス状態の領域ＴＲＧ１ａがステップＳ５の熱処理で結晶化して、結晶化された第１領域ＴＲＧ１となったことで、第１領域ＴＲＧ１を含む半導体基板ＳＵＢ全体は、ｎ型またはｐ型の不純物が導入された単結晶シリコンからなり、導入されているｎ型またはｐ型の不純物は、単結晶シリコンのＳｉサイト（Ｓｉ位置）に入っている。
【００６０】
しかしながら、第１領域ＴＲＧ１以外の半導体基板ＳＵＢとは異なり、第１領域ＴＲＧ１には、窒素（Ｎ）またはアルゴン（Ａｒ）も導入されており、導入されている窒素（Ｎ）またはアルゴン（Ａｒ）は、単結晶シリコンのＳｉサイト（Ｓｉ位置）には入っていない。この窒素（Ｎ）またはアルゴン（Ａｒ）が導入された第１領域ＴＲＧ１では、導入された窒素（Ｎ）またはアルゴン（Ａｒ）が阻害要因となり、正常な（完全な）単結晶にはならずに双晶欠陥が発生する。双晶欠陥の発生を促進できるイオン注入種としては、窒素（Ｎ）またはアルゴン（Ａｒ）が好適であるため、上記イオン注入ＩＭ１では、窒素（Ｎ）またはアルゴン（Ａｒ）をイオン注入する。
【００６１】
すなわち、半導体基板ＳＵＢに窒素（Ｎ）またはアルゴン（Ａｒ）をイオン注入してから、窒素（Ｎ）またはアルゴン（Ａｒ）が注入されてアモルファス化された領域（ここでは領域ＴＲＧ１ａ）を熱処理によって結晶化すると、単に結晶化するだけでなく、図２０からも分かるように、結晶化とともに双晶欠陥（図２０では双晶欠陥ＴＷとして示されている）が発生するのである。第１領域ＴＲＧ１は、結晶状態であるが、第１領域ＴＲＧ１を構成する単結晶シリコン中に双晶欠陥が発生し、第１領域ＴＲＧ１以外の半導体基板ＳＵＢには、双晶欠陥はほとんど発生しない。なお、図２０においては、双晶欠陥を、符号ＴＷを付して示してある。
【００６２】
次に、図２１〜図２３に示されるように、第１領域ＴＲＧ１が形成されている半導体基板ＳＵＢの主面（上面）全面上に、半導体層であるエピタキシャル層ＥＰをエピタキシャル成長する（図５のステップＳ６）。これにより、第１領域ＴＲＧ１を含む半導体基板ＳＵＢの主面上にエピタキシャル層ＥＰが形成された半導体ウエハ（エピタキシャルウエハ）ＳＷが形成される。
【００６３】
エピタキシャル層ＥＰは、単結晶シリコンからなり、ｎ型またはｐ型の不純物が導入されているが、エピタキシャル層ＥＰの不純物濃度は、半導体基板ＳＵＢの不純物濃度よりも低く、エピタキシャル層ＥＰの抵抗率（比抵抗）は、半導体基板ＳＵＢの抵抗率（比抵抗）よりも高くなっている。例えば、半導体基板ＳＵＢは、ｎ型の不純物（例えばリン、ヒ素またはアンチモン）が高濃度で導入（ドープ）されたｎ＋型のシリコン基板であり、エピタキシャル層ＥＰは、ｎ型の不純物（例えばリン、ヒ素またはアンチモン）が半導体基板ＳＵＢよりも低濃度で導入（ドープ）されたｎ−型のシリコン層である。
【００６４】
エピタキシャル層ＥＰのエピタキシャル成長は、例えば気相成長により行うことができ、原料ガスとしては、例えば、ＳｉＣｌ４（成長温度は例えば１１５０〜１２５０℃程度）、ＳｉＨＣｌ３（成長温度は例えば１１００〜１２００℃程度）、ＳｉＨ２Ｃｌ２（成長温度は例えば１０５０〜１１５０℃程度）、またはＳｉＨ４（成長温度は例えば９５０〜１０５０℃程度）などを用いることができる。ここで、成長温度とは、エピタキシャル成長時の基板温度（半導体基板ＳＵＢの温度）に対応している。また、エピタキシャル層ＥＰに導入するｎ型またはｐ型の不純物に応じて、エピタキシャル成長の成膜用ガスに含ませるドーピングガスを選択する。
【００６５】
半導体基板ＳＵＢにおいては、第１領域ＴＲＧ１以外の領域はもちろん、第１領域ＴＲＧ１も結晶化されている。このため、第１領域ＴＲＧ１を含む半導体基板ＳＵＢの主面上にエピタキシャル層ＥＰをエピタキシャル成長させると、下地（第１領域ＴＲＧ１を含む半導体基板ＳＵＢの主面）の原子配列（結晶構造）を反映した原子配列（結晶構造）を有するエピタキシャル層ＥＰが形成（成長）される。この際、半導体基板ＳＵＢにおいて第１領域ＴＲＧ１に双晶欠陥が発生していた（エピタキシャル層ＥＰの成長の直前の段階で第１領域ＴＲＧ１の上面に双晶が露出していた）ことを受けて、第１領域ＴＲＧ１に生じていた双晶欠陥は、成長するエピタキシャル層ＥＰ中においても、第１領域ＴＲＧ１から延長して発生する。つまり、半導体基板ＳＵＢにおける第１領域ＴＲＧ１において発生していた双晶欠陥（ＴＷ）は、エピタキシャル層ＥＰを成長させると、このエピタキシャル層ＥＰにおいても連続して形成されていくのである。
【００６６】
すなわち、第１領域ＴＲＧ１を含む半導体基板ＳＵＢの主面上にエピタキシャル層ＥＰを成長させると、図２３からも分かるように、第１領域ＴＲＧ１に生じていた双晶欠陥（ＴＷ）は、半導体基板ＳＵＢ（第１領域ＴＲＧ１）とエピタキシャル層ＥＰとの境界（界面）で終端する（止まる）のではなく、該境界（界面）を横切り（突き抜け）、第１領域ＴＲＧ１（半導体基板ＳＵＢ）からエピタキシャル層ＥＰにかけて連続して形成される。なお、図２３においては、双晶欠陥を、符号ＴＷを付して示してある。
【００６７】
エピタキシャル層ＥＰを形成すると、第１領域ＴＲＧ１に生じていた双晶欠陥（ＴＷ）がエピタキシャル層ＥＰにも延長して（伸展して）形成されることにより、エピタキシャル層ＥＰには、双晶欠陥（ＴＷ）が発生している領域である第２領域ＴＲＧ２が形成されることになる。すなわち、第２領域ＴＲＧ２は、エピタキシャル層ＥＰのうち、第１領域ＴＲＧ１に生じている双晶欠陥（ＴＷ）が延長して（伸展して）いる領域である。第１領域ＴＲＧ１と第２領域ＴＲＧ２とにより、半導体ウエハＳＷにおいて、双晶欠陥（ＴＷ）が発生している領域である双晶欠陥領域ＴＲＧが形成される。
【００６８】
つまり、エピタキシャル層ＥＰの成長前に、半導体基板ＳＵＢの外周部に双晶欠陥（ＴＷ）が生じた第１領域ＴＲＧ１を形成しておき、この第１領域ＴＲＧ１に生じている双晶欠陥（ＴＷ）が、エピタキシャル層ＥＰの成長時にエピタキシャル層ＥＰでも連続して形成される（発生する）ことにより、半導体ウエハＳＷにおいて、外周部に双晶欠陥（ＴＷ）が発生している領域である双晶欠陥領域ＴＲＧが形成される。この双晶欠陥領域ＴＲＧは、半導体基板ＳＵＢの一部である第１領域ＴＲＧ１とエピタキシャル層ＥＰの一部である第２領域ＴＲＧ２とにより構成される。双晶欠陥領域ＴＲＧに形成されている双晶欠陥（ＴＷ）は、半導体基板ＳＵＢ（第１領域ＴＲＧ１）とエピタキシャル層ＥＰ（第２領域ＴＲＧ２）との境界（界面）で終端せずに、該境界（界面）を横切り、半導体基板ＳＵＢ（第１領域ＴＲＧ１）とエピタキシャル層ＥＰとにわたって連続的に形成される。
【００６９】
エピタキシャル層ＥＰにおいて、第２領域ＴＲＧ２以外では双晶欠陥はほとんど発生しない。すなわち、半導体基板ＳＵＢの第１領域ＴＲＧ１の双晶欠陥（ＴＷ）が延長してエピタキシャル層ＥＰの第２領域ＴＲＧ２に形成された双晶欠陥（ＴＷ）以外は、エピタキシャル層ＥＰに双晶欠陥はほとんど発生しない。
【００７０】
このようにして、半導体ウエハＳＷが製造される。
【００７１】
＜半導体装置の製造工程について＞
次に、本実施の形態の半導体ウエハＳＷを用いて半導体装置を製造する工程（方法）について、図２４〜図２９を参照して説明する。図２４〜図２９は、半導体装置の製造工程中の要部断面図である。
【００７２】
上述のステップＳ１〜Ｓ６のようにして半導体ウエハＳＷを準備（製造）する。それから、この半導体ウエハＳＷ（主としてエピタキシャル層ＥＰ）に半導体素子を形成する。
【００７３】
半導体ウエハＳＷには、種々の半導体素子を形成することができるが、ここでは一例として、トレンチ型ゲート構造を有する縦型のパワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を半導体ウエハＳＷに形成する場合について、図２４〜図２９を参照して以下に説明する。
【００７４】
まず、上述のステップＳ１〜Ｓ６のようにして、上記図１〜図４の半導体ウエハＳＷ（すなわち上記図２１〜図２３の半導体ウエハＳＷ）に対応する図２４の半導体ウエハＳＷを準備（製造）する。
【００７５】
それから、半導体ウエハＳＷの主面（すなわちエピタキシャル層ＥＰの主面）に絶縁膜（酸化シリコン膜）を形成した後、この絶縁膜をフォトリソグラフィ技術およびエッチング技術を用いてパターン化するなどして、図２５に示されるように、フィールド絶縁膜（素子分離領域）１１を形成する。フィールド絶縁膜１１は、酸化シリコンなどの絶縁体で形成され、活性領域を規定（画定）するための素子分離領域として機能することができる。
【００７６】
次に、半導体ウエハＳＷの主面にｐ型の不純物（例えばホウ素（Ｂ））をイオン注入することなどにより、半導体ウエハＳＷ（エピタキシャル層ＥＰ）の表層部分にｐ型ウエル（ｐ型半導体領域）ＰＷＬを形成する。
【００７７】
次に、図２６に示されるように、半導体ウエハＳＷの主面にトレンチゲート（ゲート電極）形成用の溝（トレンチ、ゲート用トレンチ、ゲート電極用の溝）１２を形成する。溝１２を形成するには、例えば、半導体ウエハＳＷ上にフォトリソグラフィ技術を用いてフォトレジストパターン（図示せず）を形成し、このフォトレジストパターンをエッチングマスクとして用いて半導体ウエハＳＷ（エピタキシャル層ＥＰ）をドライエッチングすることにより、溝１２を形成することができる。溝１２の深さは、後で形成するｐ型半導体領域１５の底部（接合面）よりも深く、かつエピタキシャル層ＥＰの底部（エピタキシャル層ＥＰと半導体基板ＳＵＢとの界面）よりは浅くなる寸法である。
【００７８】
次に、例えば熱酸化法などを用いて、溝１２の内壁面（側面および底面）上などに比較的薄いゲート絶縁膜（酸化シリコン膜）１３を形成する。
【００７９】
次に、半導体ウエハＳＷの主面上に、溝１２内を埋めるように、不純物（例えばｎ型不純物）が導入されて低抵抗率とされた多結晶シリコン膜（ドープトポリシリコン膜）などの導体膜を形成する。それから、ゲート配線（ゲート引き出し用配線）形成領域を覆いかつそれ以外の領域を露出するようなフォトレジストパターン（図示せず）を上記導体膜上に形成し、このフォトレジストパターンをエッチングマスクとして用いて、上記導体膜をエッチバック（エッチング、異方性エッチング）することにより、溝１２内と上記フォトレジストパターンの下に上記導体膜を残し、それ以外の上記導体膜を除去する。これにより、溝１２内に埋め込まれた低抵抗の多結晶シリコンなど（上記導体膜に対応）からなるゲート電極（ゲート電極部、ゲート部）１４と、ゲート電極１４と一体的に形成されたゲート配線部（ゲート引き出し用配線部）１４ａとが形成される。ゲート電極１４は、ゲート絶縁膜１３を介して溝１２内に埋め込まれた状態となっている。
【００８０】
次に、図２７に示されるように、半導体ウエハＳＷの主面に対してｐ型の不純物（例えばホウ素（Ｂ））をイオン注入することなどにより、チャネル領域用のｐ型半導体領域（ｐ−型半導体領域）１５を形成する。それから、半導体ウエハＳＷの主面に対してｎ型の不純物（例えばヒ素（Ａｓ））をイオン注入することなどにより、ソース領域用のｎ型半導体領域（ｎ＋型半導体領域）１６を形成する。ｐ型半導体領域１５およびｎ型半導体領域１６は、半導体ウエハＳＷ（エピタキシャル層ＥＰ）の表層部分に形成されるが、ｎ型半導体領域１６は、ｐ型半導体領域１５の上部に形成される。ｎ型半導体領域１６は、トレンチゲート型ＭＩＳＦＥＴのソース領域としての機能を有しており、ソース用の半導体領域とみなすことができる。ｐ型半導体領域１５は、トレンチゲート型ＭＩＳＦＥＴのチャネル形成領域としての機能を有している。ｎ型半導体領域１６およびｐ型半導体領域１５は、溝１２よりも浅く形成されるため、溝１２は、ｎ型半導体領域１６およびｐ型半導体領域１５を貫通して、その下層のエピタキシャル層ＥＰ中で終端した状態となっている。
【００８１】
次に、図２８に示されるように、半導体ウエハＳＷの主面上に、ゲート電極１４およびゲート配線部１４ａを覆うように、層間絶縁膜として絶縁膜（例えば酸化シリコン膜）１７を形成する。それから、この絶縁膜１７に、フォトリソグラフィ技術およびエッチング技術を用いて、半導体ウエハＳＷの主面を露出するコンタクトホール（開口部、孔、貫通孔）１８と、ゲート配線部１４ａの一部を露出するスルーホール（開口部、孔、貫通孔）１９とを形成する。コンタクトホール１８は、隣り合う溝１２間の領域上の絶縁膜１７に形成され、スルーホール１９は、ゲート配線部１４ａ上の絶縁膜１７に形成される。
【００８２】
次に、コンタクトホール１８から露出する半導体ウエハＳＷ（エピタキシャル層ＥＰ）に、例えばｐ型の不純物（例えばホウ素（Ｂ））をイオン注入することによって、ｐ＋型半導体領域２１を形成する。この場合、ｐ＋型半導体領域２１は、ｎ型半導体領域１６を貫通してｐ型半導体領域１５に接するように形成される。ｐ＋型半導体領域２１は、ｐ型半導体領域１５よりも、不純物濃度（ｐ型不純物濃度）が高い。その後、洗浄またはエッチングなどにより、コンタクトホール１８の開口面積を拡張する。
【００８３】
他の形態として、絶縁膜１７をエッチングマスクとして用いてコンタクトホール１８から露出するエピタキシャル層ＥＰをエッチングしてコンタクトホール１８の底部がｎ型半導体領域１６を貫通してｐ型半導体領域１５に到達するようにしてから、コンタクトホール１８から露出するエピタキシャル層ＥＰ（のｐ型半導体領域１５）にｐ型の不純物をイオン注入することによって、ｐ＋型半導体領域２１を形成することもできる。
【００８４】
次に、半導体ウエハＳＷの主面上に、コンタクトホール１８およびスルーホール１９を埋めるように、導電体膜（例えばアルミニウム膜またはアルミニウム合金膜を主体とする金属膜）をスパッタリング法などにより形成し、この導電体膜をフォトリソグラフィ技術およびエッチング技術を用いてパターン化することにより、ゲート配線２２Ｇおよびソース配線２２Ｓを形成する。ゲート配線２２Ｇとソース配線２２Ｓとは、同層の導電体膜からなるが、互いに分離されている。
【００８５】
フィールド絶縁膜１１上の一部にも、ゲート配線部１４ａが形成されており、ゲート電極１４とゲート配線部１４ａとは、一体的に形成されて互いに電気的に接続されている。ゲート配線２２Ｇは、スルーホール１９の底部でゲート配線部１４ａに電気的に接続され、ゲート配線部１４ａを通じてゲート電極１４に電気的に接続されている。
【００８６】
ソース配線２２Ｓは、絶縁膜１７に形成されたコンタクトホール１８を通じて、半導体ウエハＳＷのエピタキシャル層ＥＰに形成されているソース用のｎ型半導体領域１６と電気的に接続されている。また、このソース配線２２Ｓは、ｐ型半導体領域１５の上部であってｎ型半導体領域１６の隣接間に形成されたｐ＋型半導体領域２１に電気的に接続され、これを通じてチャネル形成用のｐ型半導体領域１５と電気的に接続されている。ソース配線２２Ｓが、ソース用のｎ型半導体領域１６だけでなく、チャネルとなるｐ型半導体領域１５にも電気的に接続されていることにより、ベース電位を一定とすることができる。
【００８７】
次に、図２９に示されるように、半導体ウエハＳＷの主面上に、例えばポリイミド系の樹脂などからなる表面保護のための絶縁膜（保護膜、表面保護膜）２３を形成する。それから、フォトリソグラフィ技術およびエッチング技術を用いて絶縁膜２３をパターン化し、ゲート配線２２Ｇおよびソース配線２２Ｓの一部が露出するような開口部２４を形成してボンディングパッドを形成する。絶縁膜２３の開口部２４（ソース用のボンディングパッドＰＤＳを形成するための開口部２４）から露出するソース配線２２Ｓが、ソース用のボンディングパッドＰＤＳとなり、絶縁膜２３の開口部２４（ゲート用のボンディングパッドＰＤＧを形成するための開口部２４）から露出するゲート配線２２Ｇが、ゲート用のボンディングパッドＰＤＧとなる。
【００８８】
また、開口部２４から露出するソース配線２２Ｓおよびゲート配線２２Ｇの表面（すなわちソース用のボンディングパッドおよびゲート用のボンディングパッドの表面）上には、メッキ法などで更に金属層（図示せず）を形成する場合もある。この金属層は、例えば、下から順に形成された銅（Ｃｕ）膜とニッケル（Ｎｉ）膜と金（Ａｕ）膜との積層膜や、あるいは、下から順に形成されたチタン（Ｔｉ）膜とニッケル（Ｎｉ）膜と金（Ａｕ）膜との積層膜などからなる。この金属層を形成したことにより、下地のアルミニウム（ソース配線２２Ｓおよびゲート配線２２Ｇ）の表面の酸化を抑制または防止することができる。
【００８９】
次に、半導体ウエハＳＷの裏面（エピタキシャル層ＥＰを形成した側とは逆側の半導体ウエハＳＷの主面、すなわちエピタキシャル層ＥＰを形成した側とは逆側の半導体基板ＳＵＢの裏面）を研削または研磨して、半導体ウエハＳＷの厚みを薄くする。その後、半導体ウエハＳＷの裏面（半導体基板ＳＵＢの裏面）全体に金属層を蒸着法などによって被着することにより、裏面電極（ドレイン電極）ＢＥを形成する。裏面電極ＢＥは、トレンチゲート型の縦型のパワーＭＩＳＦＥＴのドレインに電気的に接続されており、ドレイン電極（ドレイン用裏面電極）として機能することができる。半導体基板ＳＵＢおよびエピタキシャル層ＥＰは、トレンチ型ゲート構造を有する縦型のＭＩＳＦＥＴのドレイン領域としての機能を有している。裏面電極ＢＥは、例えば、半導体ウエハＳＷの裏面から順にチタン（Ｔｉ）層、ニッケル（Ｎｉ）層および金（Ａｕ）層の積層膜により形成することができる。
【００９０】
このようにして、トレンチゲート型の縦型のパワーＭＩＳＦＥＴ（電界効果トランジスタ）が半導体ウエハＳＷに形成される。ここで、縦型のＭＩＳＦＥＴとは、ソース・ドレイン間の電流が、半導体ウエハＳＷの厚さ方向（半導体ウエハＳＷの主面に略垂直な方向）に流れるＭＩＳＦＥＴに対応する。トレンチゲート型の縦型のＭＩＳＦＥＴの動作電流は、ドレイン用のエピタキシャル層ＥＰとソース用のｎ型半導体領域１６との間をゲート電極１４の側面（すなわち溝１２の側面）に沿って半導体ウエハＳＷの厚さ方向に流れるようになっている。すなわち、チャネルが半導体ウエハＳＷの厚さ方向に沿って形成される。ｐ型半導体領域１５のうち、ゲート絶縁膜１３を介してゲート電極１４に隣接する領域、すなわち、ｎ型半導体領域１６とエピタキシャル層ＥＰとの間で溝１２に沿った領域が、チャネル形成領域（チャネル層）となる。
【００９１】
ゲート用のボンディングパッドＰＤＧからゲート配線２２Ｇなどを介して、ゲート電極１４にＶｔｈ（チャネルの反転電圧、しきい値）以上の電圧を印加することで、ソース用のボンディングパッドＰＤＳと、裏面電極ＢＥとの間に、ソース配線２２Ｓ、ソース領域（ｎ型半導体領域１６）、チャネル層、エピタキシャル層ＥＰ（ドレイン領域）および半導体基板ＳＵＢを介して、電流を流すことができる。
【００９２】
また、ここでは、ｎチャネル型のトレンチゲート型ＭＩＳＦＥＴを形成する場合について説明した。他の形態として、ｎ型とｐ型の導電型を逆にして、ｐチャネル型のトレンチゲート型ＭＩＳＦＥＴを半導体ウエハＳＷに形成することもできる。また、トレンチゲート型以外のＭＩＳＦＥＴや、あるいは、ＭＩＳＦＥＴ以外の半導体素子を半導体ウエハＳＷに形成することもできる。例えばＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）などを半導体ウエハＳＷに形成することもできる。
【００９３】
図３０は、半導体ウエハＳＷ（主としてエピタキシャル層ＥＰ）に半導体素子（図２４〜図２９の場合はトレンチ型のＭＩＳＦＥＴ）を形成した後で、ダイシングを行う前の状態の半導体ウエハＳＷを模式的に示す平面図である。
【００９４】
図３０に示されるように、半導体ウエハＳＷは、複数の半導体チップ領域ＣＨＰを有している。図３０に示される半導体ウエハＳＷにおいて、アレイ（行列）状に配列された矩形の領域のそれぞれが、半導体チップ領域ＣＨＰに対応している。ここで、半導体チップ領域（ＣＨＰ）とは、半導体ウエハ（ＳＷ）において、そこから１つの半導体チップ（ＣＨＰ１）が取得される領域に対応している。すなわち、半導体ウエハ（ＳＷ）をダイシングによって個々の半導体チップ領域（ＣＨＰ）に分割（分離、切断）したときに、個々の半導体チップ領域（ＣＨＰ）が、それぞれ半導体チップ（ＣＨＰ１）となる。
【００９５】
半導体ウエハＳＷの各半導体チップ領域ＣＨＰに、半導体素子（半導体集積回路）が形成されている。各半導体チップ領域ＣＨＰには、それぞれ同じ回路（集積回路）が形成されている。
【００９６】
本実施の形態では、半導体ウエハＳＷに形成した双晶欠陥領域ＴＲＧ（双晶欠陥ＴＷが発生している領域）は、半導体チップ領域ＣＨＰとしては使用しない。すなわち、図３０に示されるように、半導体ウエハＳＷにおいて、双晶欠陥領域ＴＲＧよりも内側の領域に、複数の半導体チップ領域ＣＨＰがアレイ（行列）状に配置されるようにする。このため、各半導体チップ領域ＣＨＰには、双晶欠陥（ＴＷ）が形成されていないため、半導体チップ領域ＣＨＰから得られる半導体チップＣＨＰ１にも、双晶欠陥（ＴＷ）が形成されていないことになる。つまり、本実施の形態では、半導体ウエハＳＷにあえて双晶欠陥領域ＴＲＧ（双晶欠陥ＴＷが発生している領域）を形成しているが、この双晶欠陥領域ＴＲＧは、製品となる半導体チップＣＨＰ１を取得するための半導体チップ領域ＣＨＰには含まれず、従って、半導体チップＣＨＰ１にも含まれない。
【００９７】
半導体ウエハＳＷに半導体素子（図２４〜図２９の場合はトレンチ型のＭＩＳＦＥＴ）を形成した後、半導体ウエハＳＷは、ダイシングソーなどを用いて切断またはダイシングされて、個片化された半導体チップ（半導体装置）ＣＨＰ１に分離（分割）される。半導体ウエハＳＷをダイシング（切断）する際には、半導体チップ領域ＣＨＰ間のスクライブ領域（切断領域）に沿って半導体ウエハＳＷを切断する。これにより、半導体ウエハＳＷは、各半導体チップ領域ＣＨＰに個片化（分割）され、各半導体チップ領域ＣＨＰが、それぞれ半導体チップＣＨＰ１になる。これにより、半導体素子（図２４〜図２９の場合はトレンチゲート型のＭＩＳＦＥＴ）を有する半導体チップ（半導体装置）ＣＨＰ１が製造される。
【００９８】
なお、図３０では、半導体ウエハＳＷのダイシングにより得られた半導体チップＣＨＰ１を１つのみ示しているが、実際には、半導体ウエハＳＷにアレイ状に配列する半導体チップ領域ＣＨＰの数だけ、半導体チップＣＨＰ１が取得される。
【００９９】
半導体チップＣＨＰ１は、半導体装置とみなすことができる。また、上述のように半導体ウエハＳＷ（主としてエピタキシャル層ＥＰ）に半導体素子（図２４〜図２９の場合はトレンチ型のＭＩＳＦＥＴ）を形成した後で、かつ、ダイシングを行う前の状態の半導体ウエハＳＷ(図３０でダイシングを行う前の状態の半導体ウエハＳＷ)についても、製品として顧客に出荷して顧客側でダイシングを行うこともできるため、半導体装置とみなすことができる。
【０１００】
＜本実施の形態の主要な特徴と効果について＞
次に、本実施の形態の主要な特徴と効果について説明する。
【０１０１】
まず、ミスフィット転位について説明する。
【０１０２】
半導体基板上にエピタキシャル層をエピタキシャル成長したエピタキシャルウエハにおいて、下地の半導体基板の格子定数と、成長させるエピタキシャル層の格子定数との差に起因して、ミスフィット転位と呼ばれる欠陥が発生する虞がある。このミスフィット転位は、下地の半導体基板の格子定数と、エピタキシャル層の格子定数との差が大きいほど、発生しやすくなる。
【０１０３】
単結晶シリコンに不純物をドープした場合、ドープされた不純物濃度に応じて格子定数が変化する。このため、エピタキシャルウエハにおいて、半導体基板の不純物濃度と、エピタキシャル層の不純物濃度とが相違していると、半導体基板の格子定数とエピタキシャル層の格子定数とに差が生じて、ミスフィット転位の発生を招く虞がある。そして、エピタキシャルウエハにおいて、半導体基板の不純物濃度と、エピタキシャル層の不純物濃度との差が大きくなると、半導体基板の格子定数とエピタキシャル層の格子定数との差が大きくなって、ミスフィット転位の発生が生じやすくなる。エピタキシャルウエハを用いて製造する半導体装置の高性能化のためには、エピタキシャルウエハにおいて、半導体基板の不純物濃度を低くして半導体基板を低抵抗率とする傾向にあるが、これは、半導体基板の格子定数とエピタキシャル層の格子定数との差を大きくして、ミスフィット転位が発生しやすくなるように作用してしまう。エピタキシャルウエハにミスフィット転位が発生すると、半導体装置の性能の低下や半導体装置の製造歩留まりの低下を招いてしまう。例えば、エピタキシャルウエハに縦型のパワーＭＩＳＦＥＴを形成する場合、低損失化（低オン抵抗化）のために、半導体基板の不純物濃度を低くして半導体基板を低抵抗率とすることが望まれるが、これは、ミスフィット転位に起因した歩留まりの低下を招く虞がある。近年は、エピタキシャルウエハにおける下地基板の不純物濃度を高くする傾向にあるため、ミスフィット転位が生じやすくなっている。ミスフィット転位は、エピタキシャル層をエピタキシャル成長する際に発生する場合と、エピタキシャルウエハに半導体素子を形成する際の熱処理工程で発生する場合とがある。
【０１０４】
図３１〜図３３は、エピタキシャルウエハＳＷ１０１にミスフィット転位が発生した状態を模式的に示す説明図である。このうち、図３１は、エピタキシャルウエハＳＷ１０１の全体平面図が示され、図３２は、エピタキシャルウエハＳＷ１０１の断面図が示されている。また、図３３は、エピタキシャルウエハＳＷ１０１における半導体基板ＳＵＢ１０１とエピタキシャル層ＥＰ１０１との界面近傍の原子配列を模式的に示してある。
【０１０５】
なお、図３２は、ミスフィット転位がエピタキシャルウエハＳＷ１０１に形成された半導体素子に与える影響を説明するために、エピタキシャルウエハＳＷ１０１に形成された半導体素子（図３２ではトレンチゲート型の縦型のパワーＭＩＳＦＥＴ）も模式的に示してあるが、その半導体素子は、実際の寸法よりも拡大して示してある。また、図３２のエピタキシャルウエハＳＷ１０１は、厚み方向の寸法を実際よりも拡大して示してある。また、図３２は、断面図であるが、図面を見やすくするために、ハッチングを省略してある。また、図３３は、半導体基板ＳＵＢ１０１とエピタキシャル層ＥＰ１０１との界面に垂直な面が示されている。なお、単結晶シリコンの結晶構造は立方晶ではないが、図３３では、理解を簡単にするために、Ｓｉ原子の配列を立方晶的に描いてある。
【０１０６】
エピタキシャルウエハＳＷ１０１は、単結晶シリコンからなる半導体基板ＳＵＢ１０１の主面上に単結晶シリコンからなるエピタキシャル層ＥＰ１０１が形成されたものである。このエピタキシャルウエハＳＷ１０１には、トレンチゲート型の縦型のパワーＭＩＳＦＥＴが形成されている。具体的には、エピタキシャル層ＥＰ１０１に設けられた溝１１２（上記溝１２に相当）に、ゲート絶縁膜１１３（上記ゲート絶縁膜１３に相当）を介してゲート電極１１４（上記ゲート電極１４に相当）が埋め込まれている。エピタキシャル層ＥＰ１０１の表層部分には、チャネル用のｐ−型半導体領域１１５（上記ｐ型半導体領域１５に相当）とソース用のｎ＋型半導体領域１１６（上記ｎ型半導体領域１６に相当）が形成されており、ソース用のｎ＋型半導体領域１１６に接するようにソース配線１２２Ｓ（上記ソース配線２２Ｓに相当）が形成されている。ｐ−型半導体領域１１５のうち、ゲート絶縁膜１１３を介してゲート電極１１４に隣接する領域、すなわち、ｎ＋型半導体領域１１６とエピタキシャル層ＥＰ１０１との間で溝１１２に沿った領域が、チャネル形成領域（チャネル層）となる。
【０１０７】
半導体基板ＳＵＢ１０１上にエピタキシャル層ＥＰ１０１をエピタキシャル成長させたエピタキシャルウエハＳＷ１０１においては、図３３に示されるように、下地の半導体基板ＳＵＢ１０１の格子定数と、エピタキシャル層ＥＰ１０１の格子定数との差に起因して、格子不整合によりミスフィット転位ＭＦが発生する。このミスフィット転位ＭＦは、半導体基板ＳＵＢ１０１とエピタキシャル層ＥＰ１０１との界面に沿って、例えば図３３の紙面に垂直な方向に連続して発生する。
【０１０８】
半導体基板ＳＵＢ１０１の不純物濃度とエピタキシャル層ＥＰ１０１の不純物濃度との差が大きくなってくると、半導体基板ＳＵＢ１０１の格子定数とエピタキシャル層ＥＰ１０１の格子定数との差も大きくなるため、ミスフィット転位ＭＦがより発生しやすくなる。
【０１０９】
ミスフィット転位ＭＦは、図３１および図３２にも示されるように、エピタキシャルウエハＳＷ１０１の端部（外周端部）を起点にして、半導体基板ＳＵＢ１０１とエピタキシャル層ＥＰ１０１との界面に沿って伸びる（延在する）ように発生する。図３１でミスフィット転位ＭＦが伸びる（延在する）方向が、図３３の紙面に略垂直な方向に対応する。
【０１１０】
また、半導体基板ＳＵＢ１０１の面方向が＜１００＞方向である場合（半導体基板ＳＵＢ１０１の主面が（１００）面である場合に対応）には、ミスフィット転位ＭＦは、半導体基板ＳＵＢ１０１とエピタキシャル層ＥＰ１０１との界面に沿って、＜１１０＞方向に伸びるように発生しやすい。
【０１１１】
ミスフィット転位ＭＦは、半導体基板ＳＵＢ１０１の主面の内部領域ではなく、エピタキシャルウエハＳＷ１０１の端部（外周端部）を起点にして発生し、半導体基板ＳＵＢ１０１とエピタキシャル層ＥＰ１０１との界面に沿って伸びる（延在する）ように発生する。このミスフィット転位ＭＦは、前記界面に沿ってそのまま反対側の端部（外周端部）に抜ける場合（図３１のミスフィット転位ＭＦ１に対応）と、前記界面に沿った伸びを途中で停止してエピタキシャル層ＥＰ１０１の上面側に抜ける場合（図３１のミスフィット転位ＭＦ２，ＭＦ３，ＭＦ４に対応）とがある。図３２では、理解を簡単にするために、ミスフィット転位ＭＦ１，ＭＦ２，ＭＦ３，ＭＦ４を同じ断面図に一緒に示してある。
【０１１２】
ミスフィット転位ＭＦ１は、エピタキシャルウエハＳＷ１０１の端部（外周端部）を起点にして発生し、半導体基板ＳＵＢ１０１とエピタキシャル層ＥＰ１０１との界面に沿ってそのまま反対側の端部（外周端部）に抜けるように延在する。このようなミスフィット転位ＭＦ１は、半導体基板ＳＵＢ１０１とエピタキシャル層ＥＰ１０１との界面にのみミスフィット転位ＭＦ１が残留することから、エピタキシャルウエハＳＷ１０１に形成した半導体素子（図３２ではトレンチゲート型の縦型のパワーＭＩＳＦＥＴ）の特性には、ほとんど影響を与えない。
【０１１３】
しかしながら、ミスフィット転位ＭＦ２，ＭＦ３，ＭＦ４は、エピタキシャルウエハＳＷ１０１の端部（外周端部）を起点にして発生し、半導体基板ＳＵＢ１０１とエピタキシャル層ＥＰ１０１との界面に沿って伸びるが、半導体基板ＳＵＢ１０１の主面の内部領域の途中で伸びを停止してエピタキシャル層ＥＰ１０１の上面側に抜ける。この場合、エピタキシャルウエハＳＷ１０１の半導体チップ領域（上記半導体チップ領域ＣＨＰに相当）のエピタキシャル層ＥＰ１０１をミスフィット転位ＭＦ２，ＭＦ３，ＭＦ４が横切ることになる。
【０１１４】
図３２に模式的に示されるように、ミスフィット転位ＭＦ３がＰＮ接合部（例えばソース用のｐ−型半導体領域１１５とチャネル用のｎ＋型半導体領域１１６とのＰＮ接合部や、チャネル用のｎ＋型半導体領域１１６とドレイン用のｎ−型のエピタキシャル層ＥＰ１０１とのＰＮ接合部）を横切ると、接合リークが増加してしまう。また、図３２に模式的に示されるように、ミスフィット転位ＭＦ４がゲート部（ゲート絶縁膜１１３を介してゲート電極１１４が埋め込まれた溝１１２）付近に露出すると、ゲートリーク電流（ゲート絶縁膜のリーク電流）が増加してしまう。
【０１１５】
このため、エピタキシャルウエハを用いて製造した半導体装置の性能を向上し、また、半導体装置の製造歩留まりを向上するためには、ミスフィット転位の起点となりやすいエピタキシャルウエハの端部（外周端部）からミスフィット転位が発生したとしても、エピタキシャルウエハの内部領域にはミスフィット転位が伝播、形成されないようにすることが望まれる。
【０１１６】
そこで、本実施の形態では、エピタキシャルウエハに、あえて双晶欠陥領域ＴＲＧ（双晶欠陥ＴＷが発生している領域）を形成することで、ミスフィット転位の発生（成長）を抑制または防止する。
【０１１７】
図３４〜図３６は、双晶欠陥の説明図である。図３４には、正常な結晶（Ｓｉ結晶）が模式的に示され、図３５および図３６には、双晶欠陥が生じた結晶（Ｓｉ結晶）が模式的に示されている。なお、図３４〜図３６では、各六角形の角にＳｉ原子が配置されている。
【０１１８】
図３４に示されるように、正常なシリコン単結晶では、＜１１１＞方向に、Ａ、Ｂ、Ｃ、Ａ、Ｂ、Ｃ、Ａ、Ｂ、Ｃ・・・の順に規則的に層（面、原子層）が重なっている。一方、図３５では、図３４の配列に対して余分な層（面、原子層）が一層入っている。このため、図３５では、＜１１１＞方向に、Ａ、Ｂ、Ｃ、Ａ、Ｃ、Ｂ、Ｃ、Ａ、Ｂ・・・の順に層（面、原子層）が重なっており、途中で不規則な層（面、原子層）があり、この追加された余分な層（面、原子層）が双晶欠陥となる。この追加された余分な層（面、原子層）は、図３５に示されるように、Ｓｉ結晶の（１１１）面にしか入らない。このため、双晶欠陥は、Ｓｉ結晶の（１１１）面に沿って発生し、図３６に示される２方向（ＤＲ１，ＤＲ２）にだけ発生することになる。なお、図３６では、図面を見やすくするために、双晶（双晶欠陥）をドットのハッチングを付して示してある。
【０１１９】
双晶欠陥部は、元の半導体基板ＳＵＢとは異なる結晶方位となっている。このため、予め半導体基板に双晶（双晶欠陥）を形成してから半導体基板上にエピタキシャル層を成長すると、双晶上では、双晶の結晶方位に沿ってエピタキシャル成長するため、半導体基板に形成されていた双晶欠陥は、エピタキシャル層にも伝播する。このため、半導体基板に形成されていた双晶欠陥は、エピタキシャル層と半導体基板との境界（界面）を越えて、エピタキシャル層にも延長して連続的に形成される。
【０１２０】
双晶の界面は、転位（ここではミスフィット転位）に対して、結晶粒界と同様の作用をすることができるため、転位（ここではミスフィット転位）は、双晶の界面を越えて伝播または成長することが困難である。
【０１２１】
このため、ミスフィット転位は、半導体基板とエピタキシャル層との界面に沿って伝播しようとするが、途中で双晶欠陥があるとそこで止まり、双晶欠陥を越えた位置では、ミスフィット転位が伝播、形成されなくなる。すなわち、図３６において、ミスフィット転位が方向ＤＲ３（半導体基板ＳＵＢの主面、ここでは（１００）面、に沿った方向ＤＲ３）に伝播した場合、途中に存在する双晶界面で伝播が停止し、双晶欠陥を越えた領域には、ミスフィット転位が伝播されなくなる。
【０１２２】
そこで、本実施の形態では、ミスフィット転位のバリア（成長バリア）として、双晶欠陥を半導体ウエハＳＷにあえて設けることで、半導体チップ領域ＣＨＰにミスフィット転位が生じるのを抑制または防止している。そして、ミスフィット転位の起点となる箇所（ミスフィット転位発生箇所）が、エピタキシャルウエハの端部（外周端部）であることに着目して、半導体ウエハＳＷにおける双晶欠陥領域ＴＲＧの位置を設定している。
【０１２３】
すなわち、本実施の形態では、半導体ウエハＳＷの主面の外周部に、双晶欠陥が発生している双晶欠陥領域ＴＲＧを設けている。これにより、たとえ半導体ウエハＳＷの端部（外周端部）でミスフィット転位が発生したとしても、そのミスフィット転位は、双晶欠陥領域ＴＲＧの双晶欠陥を越えては伝播または成長しなくなり、双晶欠陥領域ＴＲＧよりも内側（半導体ウエハＳＷの主面の中心に近い側）にはミスフィット転位が形成されない。このため、半導体ウエハＳＷにおける双晶欠陥領域ＴＲＧよりも内側の領域では、ミスフィット転位の発生を抑制または防止することができる。これにより、半導体ウエハＳＷを用いて製造した半導体装置の性能や信頼性を向上させることができる。また、半導体ウエハＳＷを用いた半導体装置の製造歩留まりを向上させることができる。
【０１２４】
また、本実施の形態とは異なり、双晶欠陥が半導体基板ＳＵＢとエピタキシャル層ＥＰとの界面を横切っておらず、半導体基板ＳＵＢとエピタキシャル層ＥＰとの界面で双晶欠陥が終端するか、あるいは前記界面に双晶欠陥が到達していない場合には、ミスフィット転位は、双晶欠陥に妨げられることなく、半導体基板ＳＵＢとエピタキシャル層ＥＰとの界面に沿って成長することができる。このため、半導体ウエハＳＷの端部（外周端部）で発生したミスフィット転位が、半導体基板ＳＵＢとエピタキシャル層ＥＰとの界面に沿って成長するのを妨げるためには、本実施の形態のように、双晶欠陥が、半導体基板ＳＵＢとエピタキシャル層ＥＰとの界面を横切るように、半導体基板ＳＵＢからエピタキシャル層ＥＰにかけて連続的に形成されていることが重要である。
【０１２５】
本実施の形態では、双晶欠陥が、半導体基板ＳＵＢとエピタキシャル層ＥＰとの界面を横切るように、半導体基板ＳＵＢからエピタキシャル層ＥＰにかけて連続的に形成されていることで、ミスフィット転位の成長を双晶欠陥によって的確に防止することができ、半導体ウエハＳＷにおける双晶欠陥領域ＴＲＧよりも内側の領域において、ミスフィット転位の発生を的確に防止することができる。これにより、半導体ウエハＳＷを用いて製造した半導体装置の性能や信頼性を、的確に向上させることができる。また、半導体ウエハＳＷを用いた半導体装置の製造歩留まりを、的確に向上させることができる。
【０１２６】
また、本実施の形態では、半導体ウエハＳＷの主面の外周部に双晶欠陥領域ＴＲＧを設けているが、これは、半導体ウエハＳＷの端部（外周端部）で発生したミスフィット転位が、双晶欠陥領域ＴＲＧの双晶欠陥を越えて成長しないようにすることに加えて、双晶欠陥領域ＴＲＧに形成された双晶欠陥が半導体装置の製造に悪影響を与えないようにする効果もある。本実施の形態では、双晶欠陥領域ＴＲＧを半導体ウエハＳＷの主面の外周部に設けたことで、双晶欠陥領域ＴＲＧよりも内側の領域には、ミスフィット転位と双晶欠陥との両方とも形成されないようにすることができるとともに、その領域の面積を大きくすることができる。このため、半導体ウエハＳＷにおける双晶欠陥領域ＴＲＧよりも内側の領域（ミスフィット転位および双晶欠陥の形成が防止された領域）を用いて取得できる半導体チップの数を増やすことができる。これにより、半導体装置の製造コストを低減することができる。
【０１２７】
また、本実施の形態では、半導体ウエハＳＷにおける双晶欠陥領域ＴＲＧよりも内側の領域を用いて、半導体チップ（ＣＨＰ１）が製造される。すなわち、半導体ウエハＳＷを用いて複数の半導体チップ（ＣＨＰ１）を製造する際には、半導体ウエハＳＷにおいて、双晶欠陥領域ＴＲＧよりも内側の領域に、複数の半導体チップ領域ＣＨＰがアレイ状に配置されるようにする。つまり、本実施の形態では、半導体ウエハＳＷに形成した双晶欠陥領域ＴＲＧ（双晶欠陥ＴＷが発生している領域）は、半導体チップ領域ＣＨＰとしては使用せず、双晶欠陥領域ＴＲＧ以外の領域（ここでは双晶欠陥領域ＴＲＧよりも内側の領域）を、半導体チップ領域ＣＨＰとして使用する。換言すれば、半導体チップ領域ＣＨＰとしては使用しない半導体ウエハＳＷの外周部に、双晶欠陥が生じている双晶欠陥領域ＴＲＧを設け、半導体チップ領域ＣＨＰとして使用する領域（すなわち双晶欠陥領域ＴＲＧよりも内側の領域）には、双晶欠陥が生じないようにしているのである。
【０１２８】
これにより、双晶欠陥領域ＴＲＧの双晶欠陥が、半導体ウエハＳＷを用いて製造された半導体チップ（ＣＨＰ１）に悪影響を与えることを防止できる。そして、半導体ウエハＳＷにおける双晶欠陥領域ＴＲＧよりも内側の領域（ミスフィット転位および双晶欠陥の形成が防止された領域）が半導体チップ領域ＣＨＰとなり、そこから半導体チップ（ＣＨＰ１）が取得されるため、半導体チップ（ＣＨＰ１）にミスフィット転位および双晶欠陥が形成されているのを防止できる。これにより、半導体ウエハＳＷを用いて製造した半導体装置の性能や信頼性を、より的確に向上させることができる。また、半導体ウエハＳＷを用いた半導体装置の製造歩留まりを、より的確に向上させることができる。
【０１２９】
また、ステップＳ３のイオン注入ＩＭ１により、上記領域ＴＲＧ１ａ（窒素またはアルゴンが注入された領域）は、半導体基板ＳＵＢの表面（上面）から、所定の深さまで形成される。このとき、上記領域ＴＲＧ１ａの深さＤ１は、１０ｎｍ以上（すなわちＤ１≧１０ｎｍ）が好ましい。ここで、上記領域ＴＲＧ１ａの深さＤ１は、図１３および図１４に示されており、半導体基板ＳＵＢの主面からの深さ（半導体基板ＳＵＢの主面に垂直な方向の深さ）に対応している。Ｄ１≧１０ｎｍが好ましい理由は、以下のようなものである。
【０１３０】
すなわち、エピタキシャル層ＥＰを形成する際には、エピタキシャル成長の前に半導体基板ＳＵＢに対して、表層の自然酸化膜を還元除去するとともに原子の再配列を促し結晶性を整える作用およびエッチング作用のある水素（Ｈ２）アニール（水素ガス雰囲気中の基板加熱処理）を行うことが好ましい。このため、窒素またはアルゴンが注入された領域ＴＲＧ１ａの深さＤ１が小さいと、エピタキシャル層ＥＰをエピタキシャル成長する前に（上記水素アニールにより）、上記領域ＴＲＧ１ａまたは第１領域ＴＲＧ１が消失する懸念がある。それに対して、窒素またはアルゴンが注入された領域ＴＲＧ１ａの深さＤ１を１０ｎｍ以上（すなわちＤ１≧１０ｎｍ）とすることにより、そのような懸念はなくなり、上記双晶欠陥領域ＴＲＧを的確に形成でき、半導体基板ＳＵＢとエピタキシャル層ＥＰとの境界（界面）を横切るように双晶を的確に形成できるようになる。
【０１３１】
また、ステップＳ３のイオン注入ＩＭ１により形成された上記領域ＴＲＧ１ａ（窒素またはアルゴンが注入された領域）の幅Ｄ２は、０．５ｍｍ以上（すなわちＤ２≧０．５ｍｍ）が好ましい。ここで、上記領域ＴＲＧ１ａの幅Ｄ２は、図１３および図１６に示されており、半導体基板ＳＵＢの端部（外周端部）から、上記領域ＴＲＧ１ａの内周側端部（内周側側面）までの距離（半導体基板ＳＵＢの外周端部と半導体基板ＳＵＢの主面の中心とを結ぶ直線に沿った距離）に対応している。なお、上記領域ＴＲＧ１ａの内周側端部（内周側側面）の位置は、イオン注入ＩＭ１のマスク層として用いたフォトレジスト層ＰＲ１の端部（側面）の位置にほぼ対応している。Ｄ２≧０．５ｍｍが好ましいその理由は、以下のようなものである。
【０１３２】
すなわち、半導体基板ＳＵＢの端部（側面）には、ベベル部と呼ばれる面取りされた部分を設けることが好ましいが、ベベル部上ではエピタキシャル成長は不安定になりやすい。このため、上記領域ＴＲＧ１ａの幅Ｄ２が小さすぎると、上記領域ＴＲＧ１ａがほとんどベベル部に形成されてしまい、上記双晶欠陥ＴＷは、エピタキシャル成長が不安定なベベル部にのみ形成されてしまう懸念がある。ベベル部の寸法（半導体基板ＳＵＢの外周端部と半導体基板ＳＵＢの主面の中心とを結ぶ直線に沿った寸法）は、概ね０．３〜０．５ｍｍ程度である。それに対して、上記領域ＴＲＧ１ａ（窒素またはアルゴンが注入された領域）の幅Ｄ２を０．５ｍｍ以上（すなわちＤ２≧０．５ｍｍ）とすることにより、そのような懸念はなくなり、ベベル部以外の領域（半導体基板ＳＵＢの表面が平坦になっている領域）にも上記双晶欠陥ＴＷが形成されるため、その双晶欠陥ＴＷによるミスフィット転位の防止効果を、より的確に得ることができるようになる。
【０１３３】
また、ステップＳ３のイオン注入ＩＭ１により形成された上記領域ＴＲＧ１ａの幅Ｄ２は、２ｍｍ以下（すなわちＤ２≦２ｍｍ）が好ましい。これは、上記領域ＴＲＧ１ａの幅Ｄ２が大きすぎると、半導体ウエハＳＷのうち、半導体チップ領域ＣＨＰとして使用できる面積が小さくなるため、一枚の半導体ウエハＳＷから取得できる半導体チップ（ＣＨＰ）数が少なくなり、半導体チップ（ＣＨＰ）のコストの増加を招いてしまうからである。
【０１３４】
このため、窒素またはアルゴンが注入された領域ＴＲＧ１ａの幅Ｄ２は、０．５ｍｍ以上で２ｍｍ以下（すなわち２ｍｍ≧Ｄ２≧０．５ｍｍ）が、より好ましく、これにより、双晶欠陥（ＴＷ）によるミスフィット転位の防止効果の向上と半導体ウエハＳＷからの半導体チップ（ＣＨＰ）の取得数の向上とを両立することができる。なお、この領域の大きさは、ベベル形状やチップ配置などによって柔軟に変更できるものであることは言うまでもない。
【０１３５】
また、半導体基板上にエピタキシャル層を形成したエピタキシャルウエハにおいて、ミスフィット転位は、半導体基板とエピタキシャル層との格子定数の差が大きくなるほど（従って半導体基板とエピタキシャル層との不純物濃度の差が大きくなるほど）、生じやすくなるとともに、このときのエピタキシャル層の厚みが厚くなるほど、ミスフィット転位が生じやすくなる。
【０１３６】
例えば、ｎ＋型の半導体基板上にｎ−型のエピタキシャル層を形成したエピタキシャルウエハにおいては、エピタキシャル層のｎ型不純物濃度に対する半導体基板のｎ型不純物濃度の比が１００倍程度であれば、エピタキシャル層の厚みが約１０μｍ以上のときにミスフィット転位が起きやすくなる傾向にある。また、エピタキシャル層のｎ型不純物濃度に対する半導体基板のｎ型不純物濃度の比が２００倍程度であれば、エピタキシャル層の厚みが約４μｍ以上のときにミスフィット転位が起きやすくなり、１０００倍程度では、エピタキシャル層の厚みが約０．３μｍ以上のときにミスフィット転位が起きやすくなる傾向にある。
【０１３７】
それに対して、本実施の形態では、上述のように双晶欠陥（ＴＷ）によりミスフィット転位の成長を防止できるため、半導体基板ＳＵＢとエピタキシャル層ＥＰとの不純物濃度の差を大きくすることが可能になり、また、エピタキシャル層ＥＰの厚みを厚くすることが可能になる。
【０１３８】
また、本実施の形態では、熱処理装置などを用いてステップＳ５の熱処理を行った後で、エピタキシャル成長装置などを用いてステップＳ６のエピタキシャル層ＥＰの形成工程を行っている場合について説明した。ステップＳ５の熱処理工程とステップＳ６のエピタキシャル層ＥＰの形成工程とを別々に行うと、ステップＳ５の熱処理条件とステップＳ６のエピタキシャル層ＥＰの形成条件とを、それぞれ独立に決めることができるため、半導体ウエハＳＷを製造しやすくなる。
【０１３９】
他の形態として、同じ装置（半導体製造装置）を用いてステップＳ５の熱処理工程と、ステップＳ６のエピタキシャル層ＥＰの形成工程とを連続的に行うこともできる。例えば、ステップＳ４でフォトレジスト層ＰＲ１を除去した後、エピタキシャル成長装置に半導体基板ＳＵＢを配置してから、エピタキシャル成長の前に半導体基板ＳＵＢを加熱し（この基板加熱をステップＳ５の熱処理とする）、その後続けて、半導体基板ＳＵＢ上にエピタキシャル層ＥＰをエピタキシャル成長することもできる。この場合の半導体基板ＳＵＢの加熱処理は、上述した、エピタキシャル成長の前に行う水素（Ｈ２）アニール（水素ガス雰囲気中の基板加熱処理）とすることもでき、この際のアニール条件は、例えば１０００℃かそれ以上のアニール温度で１０秒かそれ以上のアニール時間を例示することができる。このようにすることで、製造時間を短縮し、また、スループットを向上することができる。
【０１４０】
（実施の形態２）
本実施の形態２の半導体ウエハＳＷ１の製造工程を図３７〜図４７を参照して説明する。図３７は、本実施の形態の半導体ウエハＳＷ１の製造工程を示す製造プロセスフロー図である。図３８〜図４７は、半導体ウエハＳＷ１の製造工程中の平面図または断面図である。
【０１４１】
図３８〜図４７のうち、図３８、図４０、図４２、図４４および図４６は、上面側の全体平面図であり、上記実施の形態１の上記図１などに対応するものである。また、図３８〜図４７のうち、図３９、図４１、図４３、図４５および図４７は、全体断面図であり、上記図３などに対応するものである。また、図３８〜図４７のうち、図３８および図３９は同じ工程段階を示し、図４０および図４１は同じ工程段階を示し、図４２および図４３は同じ工程段階を示し、図４４および図４５は同じ工程段階を示し、図４６および図４７は同じ工程段階を示している。例えば、図３９は、図３８のＡ１−Ａ１線の断面図に対応している。理解を簡単にするために、上記実施の形態１の上記図３などと同様、図３９、図４１、図４３、図４５および図４７についても、厚み方向の寸法を実際よりも拡大して示してある。
【０１４２】
本実施の形態においては、半導体ウエハＳＷ１は、以下のようにして製造（作製）することができる。
【０１４３】
まず、図３８および図３９に示されるように、上記実施の形態１と同様の半導体基板ＳＵＢを準備する（図３７のステップＳ１）。このステップＳ１については、上記実施の形態１と基本的には同じであり、また、半導体基板ＳＵＢについては、上記実施の形態１で説明したので、ここではその繰り返しの説明は省略する。
【０１４４】
次に、図４０および図４１に示されるように、半導体基板ＳＵＢの主面に、フォトリソグラフィ法を用いて、マスク層として上記実施の形態１と同様のフォトレジスト層ＰＲ１を形成する（図３７のステップＳ２）。このステップＳ２については、上記実施の形態１と基本的には同じであり、また、フォトレジスト層ＰＲ１については、上記実施の形態１で説明したので、ここではその繰り返しの説明は省略する。
【０１４５】
次に、図４２および図４３に示されるように、フォトレジスト層ＰＲ１をイオン注入素子マスクとして用いて、半導体基板ＳＵＢに対してイオン注入ＩＭ２を行う（図３７のステップＳ３ａ）。図４３では、イオン注入ＩＭ２を矢印で模式的に示してある。
【０１４６】
このイオン注入ＩＭ２は、イオン注入種（注入元素）が、上記実施の形態１のイオン注入ＩＭ１と相違している。すなわち、上記実施の形態１のイオン注入ＩＭ１では、窒素（Ｎ）またはアルゴン（Ａｒ）をイオン注入しており、このイオン注入ＩＭ１のイオン注入種（ここではＮまたはＡｒ）は、シリコン（Ｓｉ）結晶のＳｉサイト（Ｓｉ位置）には入らず、双晶欠陥の生成を促進する。一方、本実施の形態のイオン注入ＩＭ２では、シリコン（Ｓｉ）結晶のＳｉサイトに入る元素を、イオン注入種として用いる。以下では、イオン注入ＩＭ２で半導体基板ＳＵＢ（の領域ＭＲＧ１）に注入（導入）した元素（注入種）を、注入元素Ｍ２と称することとする。詳細は後述するが、注入元素Ｍ２は、例えば、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）またはスズ（Ｓｎ）とすることができる。
【０１４７】
上記実施の形態１では、イオン注入ＩＭ１は、双晶欠陥の生成のために行っていた。一方、本実施の形態では、イオン注入ＩＭ２は、半導体基板ＳＵＢの格子定数の調整のために行っているが、これについては、後でより詳細に説明する。
【０１４８】
イオン注入ＩＭ２により、半導体基板ＳＵＢのうち、フォトレジスト層ＰＲ１で覆われていなかった外周部（周辺部）に、注入元素Ｍ２が注入（導入）され、注入元素Ｍ２が注入（導入、ドープ）された領域ＭＲＧ１は、結晶が崩されてアモルファス化（アモルファスシリコン化）する。すなわち、ｎ型またはｐ型の不純物が導入された単結晶シリコンからなる半導体基板ＳＵＢの外周部に、イオン注入ＩＭ２で注入元素Ｍ２が注入されて、アモルファス（アモルファスシリコン）状態となった領域ＭＲＧ１が形成される。図４２は、平面図であるが、理解を簡単にするために、フォトレジスト層ＰＲ１が形成されている領域と、イオン注入ＩＭ２で注入元素Ｍ２が注入された領域ＭＲＧ１とに、それぞれ異なるハッチングを付してある。上記実施の形態１の上記領域ＴＲＧ１ａと同様に、本実施の形態の領域ＭＲＧ１は、図４２および後述の図４４からも分かるように、半導体基板ＳＵＢの主面の外周部全体に形成される、すなわち、半導体基板ＳＵＢの主面の外周を一周するように形成される。
【０１４９】
次に、図４４および図４５に示されるように、フォトレジスト層（マスク層）ＰＲ１を除去する（図３７のステップＳ４）。図４４は、平面図であるが、理解を簡単にするために、イオン注入ＩＭ２で注入元素Ｍ２が注入された領域ＭＲＧ１に、ハッチングを付してある。
【０１５０】
次に、熱処理（アニール処理）を行って、アモルファス状態となっていた領域ＭＲＧ１を結晶化させる（図３７のステップＳ５ａ）。これにより、アモルファス状態であった領域ＭＲＧ１は、結晶化（再結晶化）して、結晶化された領域ＭＲＧ２となる。
【０１５１】
ステップＳ５ａの熱処理条件は、上記実施の形態１の上記ステップＳ５の熱処理条件と、ほぼ同様のものとすることができる。
【０１５２】
アモルファス状態の領域ＭＲＧ１がステップＳ５ａの熱処理で結晶化して、結晶化された領域ＭＲＧ２となったことで、領域ＭＲＧ２を含む半導体基板ＳＵＢ全体は、ｎ型またはｐ型の不純物が導入された単結晶シリコンからなり、導入されているｎ型またはｐ型の不純物は、単結晶シリコンのＳｉサイト（Ｓｉ位置）に入っている。また、イオン注入ＩＭ２で注入された注入元素Ｍ２も、結晶化された領域ＭＲＧ２において、単結晶シリコンのＳｉサイト（Ｓｉ位置）に入っている。すなわち、領域ＭＲＧ２と、領域ＭＲＧ２以外の半導体基板ＳＵＢとの相違は、イオン注入ＩＭ２による注入元素Ｍ２が導入されているか否かであり、領域ＭＲＧ２にはイオン注入ＩＭ２の注入元素Ｍ２は導入（ドープ）され、領域ＭＲＧ２以外の半導体基板ＳＵＢにはイオン注入ＩＭ２の注入元素Ｍ２は導入（ドープ）されていない。
【０１５３】
すなわち、領域ＭＲＧ２以外の半導体基板ＳＵＢには、ステップＳ１の段階で半導体基板ＳＵＢに導入されていたｎ型またはｐ型の不純物が導入されおり、この不純物はシリコン（Ｓｉ）結晶のＳｉサイトに入っている。領域ＭＲＧ２には、ステップＳ１の段階で半導体基板ＳＵＢに導入されていたｎ型またはｐ型の不純物に加えて、イオン注入ＩＭ２の注入元素Ｍ２も導入されており、両者が、シリコン（Ｓｉ）結晶のＳｉサイトに入っている。
【０１５４】
次に、図４６および図４７に示されるように、領域ＭＲＧ２を含む半導体基板ＳＵＢの主面（上面）全面上に、半導体層であるエピタキシャル層ＥＰをエピタキシャル成長する（図３７のステップＳ６）。これにより、領域ＭＲＧ２を含む半導体基板ＳＵＢの主面上にエピタキシャル層ＥＰが形成された半導体ウエハ（エピタキシャルウエハ）ＳＷ１が形成される。エピタキシャル層ＥＰの形成法については、上記実施の形態１と基本的には同じである。
【０１５５】
本実施の形態で形成されたエピタキシャル層ＥＰは、上記実施の形態１のエピタキシャル層ＥＰと以下の点が相違している。
【０１５６】
すなわち、本実施の形態では、半導体基板ＳＵＢに上記双晶欠陥領域ＴＲＧの上記第１領域ＴＲＧ１は形成されていないため、エピタキシャル層ＥＰには、上記双晶欠陥領域ＴＲＧの上記第２領域ＴＲＧ２は形成されない。つまり、本実施の形態では、上記双晶欠陥領域ＴＲＧの第１領域ＴＲＧ１に形成されていたような双晶欠陥は半導体基板ＳＵＢに形成されていないため、そのような双晶欠陥がエピタキシャル層ＥＰに伝播して形成されることは無く、上記双晶欠陥領域ＴＲＧの第２領域ＴＲＧ２に形成されるような双晶欠陥はエピタキシャル層ＥＰには形成されない。それ以外については、本実施の形態におけるエピタキシャル層ＥＰも上記実施の形態１のエピタキシャル層ＥＰと基本的には同じである。
【０１５７】
このようにして、半導体基板ＳＵＢ上にエピタキシャル層ＥＰが形成された半導体ウエハＳＷ１が製造される。
【０１５８】
また、本実施の形態の半導体ウエハＳＷ１を用いて半導体装置を製造する工程については、上記実施の形態１の半導体ウエハＳＷを用いて半導体装置を製造する工程と基本的には同様とすることができるので、ここではその繰り返しの説明は省略する。
【０１５９】
但し、上記実施の形態１では、半導体ウエハＳＷを用いて複数の半導体チップ（ＣＨＰ１）を製造する際には、半導体ウエハＳＷにおいて、双晶欠陥領域ＴＲＧよりも内側の領域に、複数の半導体チップ領域ＣＨＰがアレイ状に配置されるようにし、双晶欠陥領域ＴＲＧ（双晶欠陥ＴＷが発生している領域）は、半導体チップ領域ＣＨＰとしては使用していなかった。一方、本実施の形態では、半導体ウエハＳＷ１を用いて複数の半導体チップ（ＣＨＰ１）を製造する際には、半導体ウエハＳＷ１において、領域ＭＲＧ２よりも内側（半導体ウエハＳＷ１の主面の中心に近い側）の領域に、複数の半導体チップ領域ＣＨＰがアレイ状に配置されるようにし、領域ＭＲＧ２（イオン注入ＩＭ２の注入元素Ｍ２が注入されている領域）は、半導体チップ領域ＣＨＰとしては使用しないようにすることが好ましい。すなわち、半導体ウエハＳＷ１における領域ＭＲＧ２よりも内側の領域を用いて、半導体チップ（ＣＨＰ１）を製造することが好ましい。
【０１６０】
次に、本実施の形態の主要な特徴と効果について説明する。
【０１６１】
上述のように、エピタキシャルウエハにミスフィット転位が発生すると、半導体装置の性能の低下や半導体装置の製造歩留まりの低下を招いてしまうため、ミスフィット転位を抑制または防止することが望まれる。
【０１６２】
本実施の形態では、半導体基板ＳＵＢ上にエピタキシャル層ＥＰが形成された半導体ウエハＳＷ１において、半導体基板ＳＵＢの主面の外周部に、イオン注入ＩＭ２のイオン注入種（注入元素Ｍ２）が導入（ドープ）された領域ＭＲＧ２を設けている。半導体ウエハＳＷ１においては、注入元素Ｍ２は、半導体基板ＳＵＢの主面の外周部の領域ＭＲＧ２には導入（ドープ）されているが、領域ＭＲＧ２以外の半導体基板ＳＵＢ（すなわち半導体基板ＳＵＢにおいて領域ＭＲＧ２よりも内側の領域）には、注入元素Ｍ２は導入（ドープ）されていない。また、領域ＭＲＧ２以外の半導体基板ＳＵＢ（すなわち半導体基板ＳＵＢにおいて領域ＭＲＧ２よりも内側の領域）に導入されている不純物（例えばリン）は、領域ＭＲＧ２にも導入（ドープ）されている。そして、半導体基板ＳＵＢの外周部の領域ＭＲＧ２とエピタキシャル層ＥＰとの格子定数の差は、半導体基板ＳＵＢ（ここでは領域ＭＲＧ２以外の半導体基板ＳＵＢ）とエピタキシャル層ＥＰとの格子定数の差よりも小さくなっている。すなわち、領域ＭＲＧ２と、領域ＭＲＧ２以外の半導体基板ＳＵＢ（すなわち半導体基板ＳＵＢにおける領域ＭＲＧ２よりも内側の領域）とで相違しているのは、注入元素Ｍ２の有無と、格子定数の大きさである。
【０１６３】
本実施の形態において、半導体基板ＳＵＢの主面の外周部の領域ＭＲＧ２（ＭＲＧ１）に注入元素Ｍ２を導入（ドープ）しているのは、その領域ＭＲＧ２の格子定数を、半導体基板ＳＵＢの格子定数から変えるためである。すなわち、本実施の形態では、半導体基板ＳＵＢの外周部の領域ＭＲＧ２とエピタキシャル層ＥＰとの格子定数の差が、半導体基板ＳＵＢ（ここでは領域ＭＲＧ２以外の半導体基板ＳＵＢ）とエピタキシャル層ＥＰとの格子定数の差よりも小さくなるように、半導体基板ＳＵＢの外周部の領域ＭＲＧ２（ＭＲＧ１）に注入元素Ｍ２を注入（導入）している。
【０１６４】
上述のように、エピタキシャルウエハにおいて、ミスフィット転位は、下地の半導体基板の格子定数とエピタキシャル層の格子定数との差が大きいほど、発生しやすくなる。そして、ミスフィット転位は、エピタキシャルウエハの端部（外周端部）を起点にして、半導体基板とエピタキシャル層ＥＰとの界面に沿って伸びる（延在する）ように発生する。
【０１６５】
そこで、本実施の形態では、ミスフィット転位の発生の起点になる半導体ウエハＳＷ１の端部（外周端部）において、下地の半導体基板ＳＵＢ（ここでは領域ＭＲＧ２）の格子定数とエピタキシャル層の格子定数との差が小さくなるように、半導体基板ＳＵＢの外周部の領域ＭＲＧ２（ＭＲＧ１）に注入元素Ｍ２を導入（ドープ）している。
【０１６６】
具体的には、半導体基板ＳＵＢ（ここでは領域ＭＲＧ２以外の半導体基板ＳＵＢ）の格子定数がエピタキシャル層ＥＰの格子定数よりも小さい場合は、半導体基板ＳＵＢを構成する半導体結晶（ここではシリコン結晶）の格子定数を大きくできるような元素を注入元素Ｍ２に選んで、この元素を半導体基板ＳＵＢの外周部の領域ＭＲＧ２（ＭＲＧ１）に導入（ドープ）する。すなわち、ステップＳ１で準備した半導体基板ＳＵＢの格子定数が、ステップＳ６で形成するエピタキシャル層ＥＰの格子定数よりも小さい場合は、半導体基板ＳＵＢを構成する半導体結晶（ここではシリコン結晶）の格子定数を大きくできるような元素を注入元素Ｍ２に選んで、この元素を、ステップＳ３ａのイオン注入ＩＭ２で半導体基板ＳＵＢの外周部の領域ＭＲＧ１に注入する。シリコン結晶の格子定数を大きくできるような元素とは、シリコン結晶のＳｉサイトに入るが、Ｓｉに比べて結合半径が大きい元素であり、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、スズ（Ｓｎ）がある。
【０１６７】
また、半導体基板ＳＵＢ（ここでは領域ＭＲＧ２以外の半導体基板ＳＵＢ）の格子定数がエピタキシャル層ＥＰの格子定数よりも大きい場合は、半導体基板ＳＵＢを構成する半導体結晶（ここではシリコン結晶）の格子定数を小さくできるような元素を注入元素Ｍ２に選んで、この元素を半導体基板ＳＵＢの外周部の領域ＭＲＧ２（ＭＲＧ１）に導入（ドープ）する。すなわち、ステップＳ１で準備した半導体基板ＳＵＢの格子定数が、ステップＳ６で形成するエピタキシャル層ＥＰの格子定数よりも大きい場合は、半導体基板ＳＵＢを構成する半導体結晶（ここではシリコン結晶）の格子定数を小さくできるような元素を注入元素Ｍ２に選んで、この元素を、ステップＳ３ａのイオン注入ＩＭ２で半導体基板ＳＵＢの外周部の領域ＭＲＧ１に注入する。シリコン結晶の格子定数を小さくできるような元素とは、シリコン結晶のＳｉサイトに入るが、Ｓｉに比べて結合半径が小さい元素であり、炭素（Ｃ）やボロン（Ｂ、ホウ素）がある。なお、各種原子の結合半径を例示すると、炭素（Ｃ）の結合半径は０．７７Å、ボロン（Ｂ、ホウ素）の結合半径は０．８８Å、リン（Ｐ）の結合半径は１．１０Å、シリコン（Ｓｉ）の結合半径は１．１７Å、ヒ素（Ａｓ）の結合半径は１．１８Å、ゲルマニウム（Ｇｅ）の結合半径は１．２２Å、アンチモン（Ｓｂ）の結合半径は１．３６Å、スズ（Ｓｎ）の結合半径は１．４０Åである。
【０１６８】
シリコン単結晶の半導体基板にｎ型不純物であるリン（Ｐ）を導入した場合には、導入したリン（Ｐ）はシリコン結晶のＳｉサイトに入るが、リン（Ｐ）はＳｉに比べて結合半径が小さいため、半導体基板におけるリン（Ｐ）の濃度が大きいほど、半導体基板の格子定数は小さくなる。このため、ｎ＋型の単結晶シリコンからなる半導体基板上に、半導体基板よりも低不純物濃度のｎ−型の単結晶シリコンからなるエピタキシャル層を形成したエピタキシャルウエハにおいては、ｎ＋型（高濃度）の半導体基板の格子定数が、ｎ−型（低濃度）のエピタキシャル層の格子定数よりも小さくなる。
【０１６９】
そこで、ステップＳ１で準備された、リン（Ｐ）がドープされたｎ＋型の単結晶シリコンからなる半導体基板ＳＵＢ上に、ステップＳ６で半導体基板ＳＵＢよりも低不純物濃度の単結晶シリコン（ｎ−型の単結晶シリコン）からなるエピタキシャル層ＥＰを形成する場合には、ステップＳ３ａのイオン注入ＩＭ２の注入元素Ｍ２を、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）またはスズ（Ｓｎ）にする。シリコン単結晶の半導体基板にゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）またはスズ（Ｓｎ）を導入した場合には、導入したゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）またはスズ（Ｓｎ）は、シリコン結晶のＳｉサイトに入るが、Ｓｉに比べて結合半径が大きい。
【０１７０】
従って、ｎ＋型の単結晶シリコンからなる半導体基板ＳＵＢの外周部の領域ＭＲＧ１にステップＳ３ａのイオン注入ＩＭ２で注入元素Ｍ２としてゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）またはスズ（Ｓｎ）を注入すると、ステップＳ５ａの熱処理を行った段階で、半導体基板ＳＵＢの外周部の領域ＭＲＧ２の格子定数が、半導体基板ＳＵＢ（ここでは領域ＭＲＧ２以外の半導体基板ＳＵＢ）の格子定数よりも大きくなる。これにより、半導体基板ＳＵＢの外周部の領域ＭＲＧ２の格子定数とエピタキシャル層ＥＰの格子定数との差を、半導体基板ＳＵＢ（ここでは領域ＭＲＧ２以外の半導体基板ＳＵＢ）の格子定数とエピタキシャル層ＥＰの格子定数との差よりも小さくすることができる。つまり、半導体基板ＳＵＢの外周部の領域ＭＲＧ２の格子定数とエピタキシャル層ＥＰとの格子定数の差を、ステップＳ１で準備した半導体基板ＳＵＢの格子定数とエピタキシャル層ＥＰの格子定数との差よりも小さくすることができる。
【０１７１】
このため、半導体基板ＳＵＢの外周部の領域ＭＲＧ２と、その領域ＭＲＧ２上に形成されるエピタキシャル層ＥＰとは、格子定数が近いため、半導体基板ＳＵＢの外周部の領域ＭＲＧ２と、その領域ＭＲＧ２上に形成されるエピタキシャル層ＥＰとの間のミスフィット応力を緩和させることができる。すなわち、半導体基板ＳＵＢの外周部の領域ＭＲＧ２と、その領域ＭＲＧ２上に形成されるエピタキシャル層ＥＰとの間には、ミスフィット転位が生じにくくなる。これにより、ミスフィット転位が発生しやすい半導体ウエハＳＷ１の主面の外周部において、下地の半導体基板ＳＵＢである領域ＭＲＧ２と、その上に形成されるエピタキシャル層ＥＰとの格子定数の差を低減することで、ミスフィット転位の発生を抑制または防止することができる。従って、半導体ウエハＳＷ１を用いて製造した半導体装置の性能や信頼性を向上させることができる。また、半導体ウエハＳＷ１を用いた半導体装置の製造歩留まりを向上させることができる。
【０１７２】
また、ステップＳ１で準備された、ボロン（Ｂ、ホウ素）がドープされたｐ＋型の単結晶シリコンからなる半導体基板ＳＵＢ上に、ステップＳ６で半導体基板ＳＵＢよりも低不純物濃度の単結晶シリコン（ｐ−型の単結晶シリコン）からなるエピタキシャル層ＥＰを形成する場合には、ステップＳ３ａのイオン注入ＩＭ２の注入元素Ｍ２を、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）またはスズ（Ｓｎ）にすればよい。ボロン（Ｂ、ホウ素）はＳｉに比べて結合半径が小さな元素であり、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）およびスズ（Ｓｎ）は、Ｓｉに比べて結合半径が大きな元素である。また、ステップＳ１で準備された、アンチモン（Ｓｂ）がドープされたｎ＋型の単結晶シリコンからなる半導体基板ＳＵＢ上に、ステップＳ６で半導体基板ＳＵＢよりも低不純物濃度の単結晶シリコン（ｎ−型の単結晶シリコン）からなるエピタキシャル層ＥＰを形成する場合には、ステップＳ３ａのイオン注入ＩＭ２の注入元素Ｍ２を、炭素（Ｃ）またはボロン（Ｂ、ホウ素）にすればよい。アンチモン（Ｓｂ）は、Ｓｉに比べて結合半径が大きな元素であり、炭素（Ｃ）とボロン（Ｂ、ホウ素）は、Ｓｉに比べて結合半径が小さな元素である。
【０１７３】
つまり、ステップＳ１において、Ｓｉに比べて結合半径が小さな元素であるリン（Ｐ）またはボロン（Ｂ、ホウ素）がドープされた半導体基板ＳＵＢを準備した場合は、ステップＳ３ａのイオン注入ＩＭ２の注入元素Ｍ２を、Ｓｉに比べて結合半径が大きな元素であるゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）またはスズ（Ｓｎ）にする。また、ステップＳ１において、Ｓｉに比べて結合半径が大きな元素であるアンチモン(Ｓｂ)がドープされた半導体基板ＳＵＢを準備した場合は、ステップＳ３ａのイオン注入ＩＭ２の注入元素Ｍ２を、Ｓｉに比べて結合半径が小さな元素であるボロン（Ｂ、ホウ素）または炭素（Ｃ）にする。こうすることで、半導体基板ＳＵＢの外周部の領域ＭＲＧ２の格子定数とエピタキシャル層ＥＰの格子定数との差を、半導体基板ＳＵＢ（ここでは領域ＭＲＧ２以外の半導体基板ＳＵＢ）の格子定数とエピタキシャル層ＥＰの格子定数との差よりも小さくすることができ、半導体基板ＳＵＢの外周部の領域ＭＲＧ２と、その領域ＭＲＧ２上に形成されるエピタキシャル層ＥＰとの間に、ミスフィット転位が生じにくくなる。これにより、半導体ウエハＳＷ１を用いて製造した半導体装置の性能や信頼性を向上させることができる。また、半導体ウエハＳＷ１を用いた半導体装置の製造歩留まりを向上させることができる。
【０１７４】
また、本実施の形態では、半導体基板ＳＵＢの主面全体にイオン注入ＩＭ２の注入元素Ｍ２を導入するのではなく、半導体基板ＳＵＢの外周部の領域ＭＲＧ２（ＭＲＧ１）にイオン注入ＩＭ２の注入元素Ｍ２を導入（ドープ）し、領域ＭＲＧ２（ＭＲＧ１）よりも内側（半導体基板ＳＵＢの主面の中心に近い側）の領域には、イオン注入ＩＭ２の注入元素Ｍ２を導入（ドープ）しない。これは、注入元素Ｍ２は、格子定数を調整してミスフィット転位を防止するために注入されるためであり、注入量（濃度）は格子定数の調整に必要な量を考慮して決めるため、半導体チップ領域（ＣＨＰ）に注入元素Ｍ２が導入されていると、得られる半導体チップ（ＣＨＰ１）の特性が変化する虞があるためである。
【０１７５】
例えば、シリコン（Ｓｉ）とゲルマニウムとは、熱伝導率が大きく異なり、ゲルマニウムの熱伝導率はシリコン（Ｓｉ）の熱伝導率よりもかなり小さい。このため、ゲルマニウム（Ｇｅ）を半導体基板にドープした半導体チップでは、ゲルマニウム（Ｇｅ）を半導体基板にドープしなかった場合に比べて、熱伝導率が低下してしまう。このため、ゲルマニウム（Ｇｅ）を半導体基板にドープした半導体チップでは、半導体チップを動作させた際に、発生する熱が逃げにくくなり、半導体チップの温度上昇が大きくなる虞がある。このため、ゲルマニウム（Ｇｅ）を半導体基板にドープした半導体チップでは、ゲルマニウム（Ｇｅ）を半導体基板にドープしていない半導体チップと同一の動作をさせた場合、放熱方法に追加の対策が必要になる虞がある。
【０１７６】
それに対して、本実施の形態では、半導体基板ＳＵＢの外周部の領域ＭＲＧ２（ＭＲＧ１）にイオン注入ＩＭ２の注入元素Ｍ２を導入（ドープ）し、領域ＭＲＧ２（ＭＲＧ１）よりも内側（半導体基板ＳＵＢの主面の中心に近い側）の領域には、イオン注入ＩＭ２の注入元素Ｍ２を導入（ドープ）しない。このため、ミスフィット転位の起点となりやすい半導体ウエハＳＷ１の外周部で、下地基板（ここでは領域ＭＲＧ２）の格子定数とエピタキシャル層ＥＰの格子定数との差を低減して、ミスフィット転位の発生を防止できるとともに、半導体基板ＳＵＢにおいて領域ＭＲＧ２よりも内側（半導体基板ＳＵＢの主面の中心に近い側）の領域には注入元素Ｍ２を導入（ドープ）しないことで、半導体チップ（ＣＨＰ１）への影響を防止できる。このため、半導体チップ（ＣＨＰ１）への影響を気にせずに、半導体基板ＳＵＢの外周部の領域ＭＲＧ２（ＭＲＧ１）に注入元素Ｍ２を導入（ドープ）して、ミスフィット転位の発生を防止することができる。このため、半導体ウエハＳＷ１を製造するための各工程の条件設定が、容易となり、半導体ウエハＳＷ１が製造しやすくなる。また、上述のような半導体基板にゲルマニウム（Ｇｅ）をドープしたことによる熱伝導率の低下やそれに伴う不具合は、本実施の形態の半導体ウエハＳＷ１から得られる半導体チップ（ＣＨＰ１）では生じなくなる。
【０１７７】
また、本実施の形態では、半導体ウエハＳＷ１を用いて複数の半導体チップ（ＣＨＰ１）を製造する際には、半導体ウエハＳＷ１において、領域ＭＲＧ２よりも内側（半導体ウエハＳＷ１の主面の中心に近い側）の領域に、複数の半導体チップ領域ＣＨＰがアレイ状に配置されるようにし、領域ＭＲＧ２（注入元素Ｍ２が導入されている領域）は、半導体チップ領域ＣＨＰとしては使用しないようにすることが好ましい。すなわち、半導体ウエハＳＷ１における領域ＭＲＧ２（注入元素Ｍ２が導入されている領域）よりも内側の領域を用いて、半導体チップ（ＣＨＰ１）を製造することが好ましい。これにより、イオン注入ＩＭ２の注入元素Ｍ２が半導体チップ（ＣＨＰ１）に影響するのを的確に防止できるため、半導体チップ（ＣＨＰ１）への影響を気にせずにイオン注入ＩＭ２で注入元素Ｍ２を注入して、半導体ウエハＳＷ１を製造することができる。
【０１７８】
また、領域ＭＲＧ２（ＭＲＧ１）における注入元素Ｍ２の濃度の決め方の一例を、以下に示す。
【０１７９】
ドーパントによる格子定数の変化率Ｐ０は、次の式１で表わされる。
Ｐ０＝（１−ｒｉ／ｒＳｉ）×Ｃｉ／ＮＳｉ      ・・・（式１）
ここで、式１中のｒｉはドーパントの結合半径、ｒＳｉはＳｉの結合半径、Ｃｉはドーパント濃度、ＮＳｉはＳｉの原子密度である。
【０１８０】
リン（Ｐ）の結合半径は１．１０オングストローム、シリコン（Ｓｉ）の結合半径は１．１７オングストローム、ゲルマニウム（Ｇｅ）の結合半径は１．２２オングストロームである。このため、リン（Ｐ）の濃度がＣＰのときの格子定数の変化を、ゲルマニウム（Ｇｅ）の導入によって相殺するために必要なゲルマニウム（Ｇｅ）の濃度をＣＧｅとすると、次の式２が成り立つ。
【０１８１】
（１−１．１０／１．１７）×ＣＰ／ＮＳｉ
＝（１−１．２２／１．１７）×ＣＧｅ／ＮＳｉ    ・・・（式２）
この式２を解くと、次の式３が成り立つ。
【０１８２】
ＣＧｅ＝１．４×ＣＰ          ・・・（式３）
つまり、リン（Ｐ）が濃度ＣＰで導入（ドープ）されている半導体基板（単結晶シリコン基板）に、リン（Ｐ）の濃度ＣＰの約１．４倍の濃度ＣＧｅでゲルマニウム（Ｇｅ）を導入（ドープ）すれば、リン（Ｐ）の導入による格子定数の低下とゲルマニウム（Ｇｅ）の導入による格子定数の増加とが相殺されて、単結晶シリコンの格子定数と同じ格子定数となる。このため、リン（Ｐ）が高濃度で導入（ドープ）されている半導体基板ＳＵＢ上に低濃度のエピタキシャル層ＥＰを形成する場合には、半導体基板ＳＵＢの外周部の領域ＭＲＧ１（ＭＲＧ２）にイオン注入ＩＭ２により、リン（Ｐ）の濃度の約１．４倍の濃度でゲルマニウム（Ｇｅ）を導入（ドープ）すれば、半導体基板ＳＵＢの外周部の領域ＭＲＧ２と、エピタキシャル層ＥＰとの格子定数の差をほぼ同じにすることができる。なお、このゲルマニウムのドープを結晶成長時に行う場合は多量の高価なゲルマニウム材料が必要となるが、本実施の形態によるイオン注入による方法では必要とするゲルマニウム量は極わずかであり、製造コストの面で大きな利点を有する。
【０１８３】
また、他の手法として、半導体基板ＳＵＢと同様の半導体基板に注入元素Ｍ２を導入（ドープ）したときの注入元素Ｍ２の濃度と半導体基板の格子定数との相関を実験的に求めておき、その相関に基づいて、半導体基板ＳＵＢの外周部の領域ＭＲＧ１（ＭＲＧ２）に導入（ドープ）する注入元素Ｍ２の濃度を決めることもできる。
【０１８４】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１８５】
本発明は、半導体ウエハ、半導体装置、およびその製造技術に適用して有効である。
【符号の説明】
【０１８６】
１１  フィールド絶縁膜
１２  溝
１３  ゲート絶縁膜
１４  ゲート電極
１４ａ  ゲート配線部
１５  ｐ型半導体領域
１６  ｎ型半導体領域
１７  絶縁膜
１８  コンタクトホール
１９  スルーホール
２１  ｐ＋型半導体領域
２２Ｇ  ゲート配線
２２Ｓ  ソース配線
２３  絶縁膜
２４  開口部
１１２  溝
１１３  ゲート絶縁膜
１１４  ゲート電極
１１５  ｐ−型半導体領域
１１６  ｎ＋型半導体領域
１２２Ｓ  ソース配線
ＢＥ  裏面電極
ＣＨＰ  半導体チップ領域
ＣＨＰ１  半導体チップ
Ｄ１  深さ
Ｄ２  幅
ＤＲ１，ＤＲ２，ＤＲ３  方向
ＥＰ，ＥＰ１０１  エピタキシャル層
ＩＭ１，ＩＭ２  イオン注入
ＭＦ、ＭＦ１，ＭＦ２，ＭＦ３，ＭＦ４  ミスフィット転位
ＭＲＧ１，ＭＲＧ２  領域
ＰＤＧ，ＰＤＳ  ボンディングパッド
ＰＲ１  フォトレジスト層
Ｒ１，Ｒ２  領域
ＳＵＢ，ＳＵＢ１０１  半導体基板
ＳＷ，ＳＷ１  半導体ウエハ
ＳＷ１０１  エピタキシャルウエハ
ＴＲＧ  双晶欠陥領域
ＴＲＧ１  第１領域
ＴＲＧ１ａ  領域
ＴＲＧ２  第２領域
ＴＷ  双晶欠陥（双晶）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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