(57)【要約】【課題】有底シリンダ型の下部電極の内壁及び外壁を容量として用いるキャパシタでは、下部電極上部を支えるサポート構造を形成するが、装置の微細化に伴い下部電極膜厚も薄膜化され、サポート構造により電極が拠れるという現象が発生する。【解決手段】コア絶縁膜１２よりもウェットエッチングレートの遅い第２の絶縁膜１４と第１の絶縁膜１３の積層構造を用い、コア絶縁膜１２除去時はサポート構造として第１、第２の絶縁膜の積層構造により厚膜のサポート構造としてキャパシタ下部電極１８のよれを抑制し、その後、第２の絶縁膜１４を除去して、第１の絶縁膜１３によるサポート構造とすることで、容量となる下部電極外壁面積の減少を抑制する。【選択図】図５
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【特許請求の範囲】
【請求項１】
基板上にコア絶縁膜を所定の厚みに形成した後、少なくとも第１の絶縁膜と第２の絶縁膜と第１の絶縁膜の積層構造を形成する工程と、
前記積層構造及び前記コア絶縁膜を貫通する孔部をドライエッチングにより複数形成する工程と、
前記孔部の底面及び側壁に導体膜を形成する工程と、
前記積層構造を貫通し、前記コア絶縁膜を露出する開口部をドライエッチングにより形成する工程と、
前記開口部を介してウェットエッチングにより前記コア絶縁膜を除去する工程、
とを有し、
前記第２の絶縁膜は、前記ウェットエッチングにおいて、前記第１の絶縁膜よりも速く、前記コア絶縁膜よりも遅いウェットエッチングレートを有し、前記ウェットエッチングにより前記第２の絶縁膜も除去して前記第１の絶縁膜からなる前記導体膜のサポート構造を形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の絶縁膜は、その間に前記第２の絶縁膜よりもウェットエッチングレートの速い第３の絶縁膜を介装して２層に分離されている請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の絶縁膜の上下両面に前記第２の絶縁膜が接して形成されている請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記コア絶縁膜及び第３の絶縁膜は酸化シリコンを含み、前記第１の絶縁膜及び第２の絶縁膜は窒化シリコンを含む請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記ウェットエッチングはフッ酸を用いて実施され、第１の絶縁膜のウェットエッチングレートは、第２の絶縁膜のウェットエッチングレートの３／４以下である請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１の絶縁膜は窒化シリコンに炭素ドープした炭窒化シリコン膜として形成され、前記第２の絶縁膜は、前記第１の絶縁膜よりも炭素ドープ量の少ない炭窒化シリコン膜或いは炭素非ドープの窒化シリコン膜として形成される請求項４又は５に記載の半導体装置の製造方法。
【請求項７】
前記第１及び第２の絶縁膜は、シリコン源、炭素源、窒素源を含む原料を用い、炭素導入量を調整して成膜される請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第１及び第２の絶縁膜は、前記シリコン源としてシラン、炭素源としてトリメチルシラン、窒素源としてアンモニアを用いるプラズマＣＶＤ法により、トリメチルシランの流量を調整して成膜される請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第１の絶縁膜と第２の絶縁膜のドライエッチングレートが略同等である請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記基板は、前記コア絶縁膜と接する面に前記第２の絶縁膜よりもウェットエッチングレートの遅いストッパー膜を有する請求項１乃至９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記基板は、半導体基板上に形成されたトランジスタと、該トランジスタを覆う層間絶縁膜と、該絶縁膜を貫通し、前記トランジスタのソース及びドレイン拡散層の一方に接続されたコンタクトプラグとを有し、前記孔部は前記コンタクトプラグとの電気的接続が可能な部位に形成され、前記導体膜は前記コンタクトプラグに電気的に接続するように形成される請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記導体膜は、キャパシタの下部電極であり、前記ウェットエッチングの後、露出する下部電極の内壁及び外壁に容量膜を形成する工程と、該容量絶縁膜上に上部電極を形成する工程とを有する請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記積層構造上に前記第２の絶縁膜よりもウェットエッチングレートの速い第４の絶縁膜を形成する工程をさらに有し、前記孔部は該第４の絶縁膜から積層構造下の前記コア絶縁膜を貫通して形成され、前記導体膜は、前記第４の絶縁膜上にも形成された後、前記孔部内に保護膜を少なくとも前記孔部上端を閉塞して形成し、前記開口部のパターンを前記導体膜に転写した後、前記導体膜をマスクに前記積層構造をドライエッチングする請求項１乃至１２のいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記開口部は、前記孔部側壁の導体膜の外壁の一部を露出して形成される請求項１乃至１３のいずれか１項に記載の半導体装置の製造方法。
【請求項１５】
半導体基板上に形成されたトランジスタと、
前記トランジスタのソース／ドレイン拡散層の一方に電気的に接続されたキャパシタとを含むメモリセルを複数有する半導体装置であって、
前記キャパシタの下部電極は、有底のシリンダ型電極であり、その上部の外壁間を接続するサポート構造によって互いに保持されており、
前記サポート構造は、窒化シリコンに炭素をドープした絶縁体を含む、前記下部電極の高さ方向に分離された少なくとも２層の構造体を備える半導体装置。
【請求項１６】
前記キャパシタの下部電極の底部周辺に窒化シリコンに炭素をドープした絶縁体を含む底部保持部材を含む請求項１５に記載の半導体装置。
【請求項１７】
前記サポート構造を構成する絶縁体と、前記底部保持部材を構成する絶縁体が同種の絶縁体である請求項１６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、詳しくは、有底シリンダ型電極を含むキャパシタを有する半導体装置における電極サポート構造の形成方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory)等のメモリ素子を備えた半導体装置では、キャパシタに電荷を保持するが、微細化に伴い電荷保持に必要な蓄積容量Ｃｓを確保するための電極面積は、従来型のキャパシタ構造では困難になってきている。このため、キャパシタの電極構造としては、有底のシリンダ型（クラウン構造）の下部電極（ストレージノード電極）の内壁と外壁を用いる技術が提案されている。１０ｎｍ程度の膜厚の下部電極を形成する際、鋳型となるコア絶縁膜にホールを形成し、下部電極導電体を形成した後、コア絶縁膜を除去して下部電極の内壁と外壁とを露出させる。このコア絶縁膜の除去は主にウェットエッチングが採用されているが、その際に下部電極が倒れてその後の容量膜の形成不良や下部電極同士の接触によりショートが発生して不良となる問題が生じる。これを防止するため、下部電極の上部に電極支持のためのサポート構造や下部電極上部の絶縁分離構造を形成する技術が知られている（特許文献１〜５）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−１４２６０５号公報
【特許文献２】特開２００３−２９７９５２号公報
【特許文献３】特開２００５−０６４５０４号公報
【特許文献４】特開２００５−１５０７４７号公報
【特許文献５】特開２００５−２２９０９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、微細化がさらに進み、電極の厚みが５ｎｍ程度になると、電極上部のサポート構造だけでは、電極がよれるという現象が発生し、容量膜の形成不良から歩留まりが低下するという問題が発生している。
【０００５】
サポート構造を厚膜化することで、電極のよれを防止することが考えられるが、その分、キャパシタ下部電極の容量となる外壁面積が減少するため、サポート構造の膜厚にも限度がある。
【課題を解決するための手段】
【０００６】
本発明では、サポート構造として形成する第１の絶縁膜を２段以上の構造とし、その間にウェットエッチングレートがコア絶縁膜よりも遅く、サポート構造として形成する第１の絶縁膜よりも速い第２の絶縁膜を介装して電極のよれを防止し、その後第２の絶縁膜を除去することで電極面積の減少を防止する製造方法を提供する。
【０００７】
すなわち、本発明の一実施形態によれば、基板上にコア絶縁膜を所定の厚みに形成した後、少なくとも第１の絶縁膜と第２の絶縁膜と第１の絶縁膜の積層構造を形成する工程と、
前記積層構造及び前記コア絶縁膜を貫通する孔部をドライエッチングにより複数形成する工程と、
前記孔部の底面及び側壁に導体膜を形成する工程と、
前記積層構造を貫通し、前記コア絶縁膜を露出する開口部をドライエッチングにより形成する工程と、
前記開口部を介してウェットエッチングにより前記コア絶縁膜を除去する工程、
とを有し、
前記第２の絶縁膜は、前記ウェットエッチングにおいて、前記第１の絶縁膜よりも速く、前記コア絶縁膜よりも遅いウェットエッチングレートを有し、前記ウェットエッチングにより前記第２の第２の絶縁膜も除去して前記第１の絶縁膜からなる前記導体膜のサポート構造を形成することを特徴とする半導体装置の製造方法、が提供される。
【０００８】
また、本発明の別の実施形態によれば、半導体基板上に形成されたトランジスタと、
前記トランジスタのソース／ドレイン拡散層の一方に電気的に接続されたキャパシタとを含むメモリセルを複数有する半導体装置であって、
前記キャパシタの下部電極は、有底のシリンダ型電極であり、その上部の外壁間を接続するサポート構造によって互いに保持されており、
前記サポート構造は、窒化シリコンに炭素をドープした絶縁体を含む、前記下部電極の高さ方向に分離された少なくとも２層の構造体を備える半導体装置、が提供される。
【発明の効果】
【０００９】
本発明では、サポート構造として形成する第１の絶縁膜を２段以上の構造とし、その間にウェットエッチングレートがコア絶縁膜よりも遅く、サポート構造として形成する第１の絶縁膜よりも速い第２の絶縁膜を介装しておくことで、一旦第１の絶縁膜と第２の絶縁膜からなる厚膜化したサポート構造を形成して電極のよれを低減し、続いて、第２の絶縁膜を除去することで、容量として使用する下部電極外壁面積の減少を抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態例になる半導体装置の製造方法を説明する工程断面図（ａ）と平面図（ｂ）を示す。
【図２】本発明の一実施形態例になる半導体装置の製造方法を説明する工程断面図（ａ）と平断面図（ｂ）を示す。
【図３】本発明の一実施形態例になる半導体装置の製造方法を説明する工程断面図（ａ）と平面図（ｂ）を示す。
【図４】本発明の一実施形態例になる半導体装置の製造方法を説明する工程断面図（ａ）と平面図（ｂ）を示す。
【図５】本発明の一実施形態例になる半導体装置の製造方法を説明する工程断面図（ａ）と平面図（ｂ）を示す。
【図６】本発明の一実施形態例になる半導体装置の製造方法を説明する工程断面図（ａ）と平面図（ｂ）を示す。
【図７】本発明の一実施形態例になる半導体装置の製造方法を説明する工程断面図（ａ）と平面図（ｂ）を示す。
【図８】炭素ドープした窒化シリコン膜のドープ量（トリメチルシラン流量）とエッチングレート（ウェット及びドライ）との関係を示すグラフである。
【図９】本発明の別の実施形態例になる半導体装置の製造方法を説明する工程断面図を示す。
【図１０】本発明の別の実施形態例になる半導体装置の製造方法を説明する工程断面図を示す。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明の実施形態例について説明するが、本発明はこの実施形態例のみに限定されるものではない。
【００１２】
実施形態例１
図１〜８を参照して、本実施形態例の半導体装置の製造方法を説明する。図１〜図７において、（ａ）は（ｂ）のＡ−Ａ’断面図、（ｂ）は平面図（図２（ｂ）のみ図２（ａ）のＢ−Ｂ’断面図）を示す。
【００１３】
図１において、常法に従い、素子分離領域（図示せず）によって区画された半導体基板１上にゲート絶縁膜２，ゲート電極３を含むトランジスタ等の半導体素子を形成する。トランジスタのソースドレイン４の一方は、基板コンタクトプラグ６、容量コンタクトプラグ９を介して容量コンタクトパッド１０に接続され、他方は基板コンタクトプラグ６を介してビット線７に接続される。５，８は層間絶縁膜を示す。
【００１４】
容量コンタクトパッド１０上にＣＶＤ法を用いてストッパー膜１１として第１の窒化シリコン膜を５０ｎｍ、コア絶縁膜１２として酸化シリコン膜を１０００ｎｍ、その上に、第１の絶縁膜１３として第１の窒化シリコン膜１３ａを５０ｎｍ、第２の絶縁膜１４として第２の窒化シリコン膜１４ａを８０ｎｍ、第３の絶縁膜１５として酸化シリコン膜を２０ｎｍ、第２の絶縁膜１４として第２の窒化シリコン膜１４ｂを１００ｎｍ、第１の絶縁膜１３として第１の窒化シリコン膜１３ｂを５０ｎｍ成膜し、さらにその上に第４の絶縁膜１６として酸化シリコン膜を１００ｎｍ成膜する。リソグラフィー法により、ホール径４０ｎｍのストレージノードホールパターン（図示せず）を形成し、これをマスクにストレージノードホール１７を開口する。ここで、第１の窒化シリコン膜（１１，１３ａ，１３ｂ）と第２の窒化シリコン膜（１４ａ，１４ｂ）は、シラン（ＳｉＨ４）とアンモニア（ＮＨ３）とトリメチルシラン（（ＣＨ３）３ＳｉＨ）の混合ガスを用いてプラズマＣＶＤ法により成膜するが、図８に示すように、トリメチルシランの流量比を調整することにより、フッ酸（ＨＦ）に対するウェットエッチングレートが異なる窒化シリコン膜を形成することができる。また、これらの窒化シリコン膜はトリメチルシランの流量比に拘わらずドライエッチングレートはほぼ変化しない。図１では、第１の窒化シリコン膜をウェットエッチングレートの遅い膜とし、第２の窒化シリコン膜はウェットエッチングレートの速い膜とする。第１の窒化シリコン膜のウェットエッチングレートは、第２の窒化シリコン膜のウェットエッチングレートの３／４以下が好ましく、１／２以下がより好ましく、最適には１／５以下とする。なお、酸化シリコン膜に対して第２の窒化シリコン膜は十分に遅いウェットエッチングレートを有しており、後述するように、ウェットエッチング工程においては酸化シリコン膜が全て除去された段階においても第２の窒化シリコン膜の一部は残存する。ここで、第１の窒化シリコン膜は、窒化シリコンに炭素ドープした絶縁膜（炭窒化シリコン膜）として形成され、第２の窒化シリコン膜は、第１の窒化シリコン膜よりも炭素ドープ量の少ない窒化シリコン膜（炭窒化シリコン膜）或いは炭素非ドープの窒化シリコン膜として形成される。第１の窒化シリコン膜及び第２の窒化シリコン膜は、上記原料ガスを用いたプラズマＣＶＤ法のみに限定されず、シリコン源、炭素源、窒素源を有する原料を用いて炭素導入量を調整して、他のＣＶＤ法やＡＬＤ法で形成することもできる。炭素導入量の調整は、上記のように流量を調整するほか、炭素含有率の異なる炭素源を用いることによっても可能となる。なお、炭素源はシリコン源或いは窒素源を兼ねていてもよい。例えば、上記トリメチルシランは炭素源とシリコン源を兼ねており、有機アミン類を用いれば、炭素源と窒素源を兼ねることができる。
【００１５】
サポート構造としての絶縁膜は、薄い膜であるほど、容量として使用する下部電極外壁面の面積減少を抑えることができるが、薄くなるほどウェットエッチング時にクラックが発生し易くなる。特に制限されるものではないが、成膜時の第１の絶縁膜の膜厚は、好ましくは７０ｎｍ以下であり、より好ましくは６０ｎｍ以下である。また、３０ｎｍ以上であることが好ましく、４０ｎｍ以上であることがより好ましい。また、ウェットエッチング後に２０ｎｍ以上の膜厚が残っていることが好ましい。
【００１６】
次に、図２に示すように、キャパシタ下部電極となる導体膜（窒化チタン膜）１８をＣＶＤ法を用いて約１０ｎｍ厚に成膜する。
【００１７】
次に、図３に示すように、保護膜１９として酸化シリコン膜を２０ｎｍ成膜し、その上にスピン塗布法により反射防止膜及びフォトレジスト２０を塗布する。リソグラフィー法により、開口幅４０ｎｍのスリットパターン２０Ａをフォトレジストに形成する。保護膜１９としての酸化シリコン膜はこの例では下部電極（窒化チタン膜１８）の底部にまで形成する例を示しているが、カバレッジの悪い成膜方法で成膜して、下部電極の上部側のみを閉塞するようにしてもよい。スリットパターン２０Ａは、メモリセル領域と周辺回路領域との境界が延在する方向となるＹ方向（第１方向）に延在する長方形として複数形成される。一つのスリットパターン２０Ａは、スリットパターン２０Ａを構成する二つの長辺上に、平面視において円形となる下部電極の一部が重なるように、複数の下部電極が配置されて形成される。図３（ｂ）では、二つのスリットパターン２０Ａの長軸の中心がＹ方向に垂直となるＸ方向（第２方向）の直線上に位置するように形成された例を示しているが、これに限るものではなく、長軸の中心がＸ方向にずれた千鳥状に形成されても良い。各々のスリットパターン２０Ａの長辺の長さが異なっていても良い。また、複数のスリットパターン２０Ａは、Ｘ方向に延在する長方形としても良い。さらに、複数のスリットパターン２０Ａは、Ｙ方向およびＸ方向に傾斜した第３方向に延在する長方形としても良い。
【００１８】
次に、図４に示すように、ドライエッチング法を用いて、フォトレジストをマスクとして、保護膜１９及び導体膜１８をエッチングして開口部１９Ａを形成する。さらに、図５に示すように、導体膜１８をマスクとして、ドライエッチング法により酸化シリコン膜（１６、１５）、第１の窒化シリコン膜（１３ｂ，１３ａ），第２の窒化シリコン膜（１４ｂ，１４ａ）を順次エッチングし、下層のコア絶縁膜１２を露出させる。これにより、上から順に、酸化シリコン膜１６（第４の絶縁膜）、第１の窒化シリコン膜１３ｂ（第１の絶縁膜）、第２の窒化シリコン膜１４ｂ（第２の絶縁膜）、酸化シリコン膜１５（第３の絶縁膜）、第２の窒化シリコン膜１４ａ（第２の絶縁膜）、第１の窒化シリコン膜１３ａ（第１の絶縁膜）を貫通するスリットパターン２０Ａが形成される。
【００１９】
次に、フッ酸（ＨＦ）を用いたウェットエッチング法により、コア絶縁膜１２を除去する。この時、最初に酸化シリコン膜（１６，１５，１２）がエッチングされ、次に第２の窒化シリコン膜（１４ａ，１４ｂ）がエッチングされ、キャパシタ下部電極の上部と中間部に第１の窒化シリコン膜（１３ａ，１３ｂ）からなるサポート構造を残すことができる。また、ストッパー膜１１として形成する第１の窒化シリコン膜も残っているため、下層の層間絶縁膜へのエッチング液の浸透を防止することができる。また、第２の窒化シリコン膜間（１４ａ，１４ｂ）に酸化シリコン膜１５を挟んでいるため、酸化シリコン膜１５が除去された面からも第２の窒化シリコン膜（１４ａ，１４ｂ）のエッチングが進み、第２の窒化シリコン膜（１４ａ，１４ｂ）の除去を効率的に行うことができる。図６では、第２の窒化シリコン膜（１４ａ，１４ｂ）のエッチング除去の途中の状態を示している。
【００２０】
その後、図７に示すように、ＣＶＤ法を用いて容量膜２１及び上部電極２２を形成し、さらにＣＶＤ法によりタングステン等の金属膜でプレート電極２３を形成する。なお、上部電極２２は単層膜である必要は無く、窒化チタン膜上にポリシリコンを埋め込んで、段差を低減するようにすることが好ましい。その後は、プレート電極23を覆う層間絶縁膜、プレート電極に接続する上層配線などを形成することでメモリセル領域が完成する。また、メモリセル領域の周辺に周辺回路領域の配線等を形成することで半導体装置が完成する。
【００２１】
このように、本発明によれば、酸化シリコン膜を除去した段階では、厚い窒化シリコン膜が残り、段階的にその膜厚を減少しているため、下部電極膜厚を薄膜化しても電極がサポート構造によって拠れるという現象を防止することができる。また、比較的薄い第１の窒化シリコン膜（１３ａ，１３ｂ）を用いて下部電極の上部と中間部の２カ所でサポート構造を形成することができ、容量として使用する下部電極外壁面積の減少を抑制することができる。
【００２２】
実施形態例２
上記の実施形態例１では、サポート構造としての第１の絶縁膜（第１の窒化シリコン膜）は、上部と中間部の２カ所としているが、これに限定されず、３カ所以上、すなわち、第１の絶縁膜を３層以上形成してもよい。但し、サポート箇所を増加すると下部電極外壁面積が小さくなるため、サポート構造として残す第１の絶縁膜はより薄くする必要がある。
【００２３】
図９、図１０は、本実施形態例に係る半導体装置の製造方法を説明する工程断面図である。図９は、図１と同様にストレージノードホール１７を形成した状態を、図１０は、ウェットエッチング後の状態を示している。なお、これらの図においてストッパー膜１１下の構造は省略している。
【００２４】
図９に示すように、本実施形態例では、コア絶縁膜１２上に、はじめに第２の窒化シリコン膜１４ａを５０ｎｍ、第１の窒化シリコン膜１３ａを３０ｎｍ、第２の窒化シリコン膜１４ｂを５０ｎｍ、酸化シリコン膜１５ａを２０ｎｍ、第２の窒化シリコン膜１４ｃを５０ｎｍ、第１の窒化シリコン膜１３ｂを３０ｎｍ、第２の窒化シリコン膜１４ｄを５０ｎｍ、酸化シリコン膜１５ｂを２０ｎｍ、第２の窒化シリコン膜１４ｅを５０ｎｍ、第１の窒化シリコン膜１３ｃを３０ｎｍ、第２の窒化シリコン膜１４ｆを５０ｎｍ成膜し、さらにその上に第４の絶縁膜１６として酸化シリコン膜を１００ｎｍ成膜している。
【００２５】
その後、実施形態例１と同様に、下部電極となる導体膜１８を形成し、図１０に示すように、酸化シリコン膜除去及び第２の窒化膜を除去することで、下部電極の高さ方向の３カ所でサポートする構造を形成することができる。
【００２６】
このように第１の絶縁膜の上下両面に第２の絶縁膜を形成することで、ウェットエッチングに際して第１の絶縁膜は主に側面からのエッチングに曝されるのみで、上下両面のエッチングに曝される時間が少なくなる。この結果、第１の絶縁膜の膜厚を薄くしても、膜厚の減少量が少なくなり、ウェットエッチング後もサポート構造として必要な膜厚を確保することができる。このように、３カ所でサポートする構造とすることで、電極のよれをより効果的に防止できるとともに、サポート箇所が増えても下部電極外壁面積の減少を抑制することができる。
【００２７】
第１の絶縁膜の上下両面に第２の絶縁膜を形成する構成は、実施形態例１のように２カ所でサポートする構造にも適用できる。
【００２８】
上記例では、第２の絶縁膜（第２の窒化シリコン膜）１４間に第３の絶縁膜（酸化シリコン膜）１５を介装している例を示したが、第１の絶縁膜１３と第２の絶縁膜１４との間で十分なエッチングレート比が得られる場合には、間に第３の絶縁膜１５を介装することなく、単層の第２の絶縁膜１４としてもよい。第２の絶縁膜のエッチング時間短縮及び、第１の絶縁膜のエッチング量を少なくするという観点から第２の絶縁膜間に第２の絶縁膜よりもエッチングレートの速い第３の絶縁膜１５を介装して２層に分離することが好ましい。
【００２９】
また、ストッパー膜１１を第１の窒化シリコン膜で形成しているが、ストッパー膜１１は第２の窒化シリコン膜がエッチング除去される間、下層へのエッチング液の浸透を防止できるように、第２の窒化シリコン膜よりもウェットエッチングレートの遅い膜であればよいが、キャパシタ下部電極を底部で支える底部保持部材としても機能させるためには、第１の窒化シリコン膜と同等かそれ以下のウェットエッチングレートを有していることが好ましい。
【００３０】
さらに、上層の第４の絶縁膜１６は省略しても良い。加えて、第４の絶縁膜１６上の導体膜１８をマスクに、第１の絶縁膜１３と第２の絶縁膜１４をドライエッチングして開口部を形成しているが、第４の絶縁膜１６上の導体膜１８を予めエッチバックにより除去した後、フォトマスクを用いて第１の絶縁膜１３と第２の絶縁膜１４をドライエッチングして開口部を形成してもよい。導体膜１８を予めエッチバックして個々のキャパシタ下部電極に分離する場合、ストレージノードホール１７内壁及び底部の導体膜１８がエッチングに曝されることを抑制するため、保護膜１９を形成するが、酸化シリコン膜以外に有機塗布膜（レジスト等）を用いてもよい。
【００３１】
半導体装置のメモリセルを構成するトランジスタとして、プレーナ型トランジスタを例に挙げているがこれに限定されず、リセスゲート構造、埋め込みゲート構造のトランジスタや、縦型トランジスタを用いることが微細化に有利である。また、容量コンタクトパッドは必須ではなく、容量コンタクトプラグと下部電極とが接続される構造であってもよい。
【００３２】
また、本発明に係るサポート構造は、メモリセルのキャパシタ下部電極と同形状に形成される補償容量の下部電極に対しても適用することができる。
【符号の説明】
【００３３】
１  半導体基板
２  ゲート絶縁膜
３  ゲート電極
４  ソース／ドレイン
５  層間絶縁膜
６  基板コンタクトプラグ
７  ビット線
８  層間絶縁膜
９  容量コンタクトプラグ
１０容量コンタクトパッド
１１  ストッパー膜（第１の窒化シリコン膜）
１２  コア絶縁膜（酸化シリコン膜）
１３  第１の絶縁膜（第１の窒化シリコン膜）
１４  第２の絶縁膜（第２の窒化シリコン膜）
１５  第３の絶縁膜（酸化シリコン膜）
１６  第４の絶縁膜（酸化シリコン膜）
１７  ストレージノードホール
１８  導体膜（窒化チタン膜）
１９  保護膜（酸化シリコン膜）
２０  フォトレジスト
２１  容量膜
２２  上部電極
２３  プレート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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