(57)【要約】【課題】各種要因の偏差に対応してデータの信頼性を確保し、性能を向上させることができる不揮発性メモリ装置及びそのデータ読み取り方法を提供する。【解決手段】不揮発性メモリ装置のデータ読み取り方法は、第１センスアンプで、メモリセルに保存されたデータに対応するデータ電圧と、第１基準電圧と、第２基準電圧とを受信する段階と、前記第１センスアンプで、第１差動出力信号及び第２差動出力信号を生成するために、前記データ電圧と前記第１基準電圧及び第２基準電圧との間の電圧レベル差をセンシングする段階と、第２センスアンプで、前記メモリセルのリード（ｒｅａｄ）データを発生させるために、前記第１差動出力信号及び第２差動出力信号を増幅する段階とを有する。【選択図】      図８
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【特許請求の範囲】
【請求項１】
第１センスアンプで、メモリセルに保存されたデータに対応するデータ電圧と、第１基準電圧と、第２基準電圧とを受信する段階と、
前記第１センスアンプで、第１差動出力信号及び第２差動出力信号を生成するために、前記データ電圧と前記第１基準電圧及び第２基準電圧との間の電圧レベル差をセンシングする段階と、
第２センスアンプで、前記メモリセルのリード（ｒｅａｄ）データを発生させるために、前記第１差動出力信号及び第２差動出力信号を増幅する段階とを有することを特徴とする不揮発性メモリ装置のデータ読み取り方法。
【請求項２】
前記第２センスアンプは、第１遅延後に、前記第１差動出力信号及び第２差動出力信号を増幅することを特徴とする請求項１に記載の不揮発性メモリ装置のデータ読み取り方法。
【請求項３】
前記第１遅延は、前記第１センスアンプがイネーブルされた時から前記第２センスアンプがイネーブルされる時までの時間であることを特徴とする請求項２に記載の不揮発性メモリ装置のデータ読み取り方法。
【請求項４】
前記データ電圧と、第１基準電圧と、第２基準電圧とを受信する前に、制御信号に応答して、前記第１センスアンプの第１差動出力端及び第２差動出力端を第１レベル電圧にプリチャージする段階をさらに有することを特徴とする請求項１に記載の不揮発性メモリ装置のデータ読み取り方法。
【請求項５】
前記第１センスアンプで行われる前記データ電圧と前記第１基準電圧及び第２基準電圧との間の電圧レベル差をセンシングする段階は、前記第１差動出力端及び第２差動出力端に印加される２つの電圧レベルを保存する段階を含み、
前記２つの電圧レベルは、前記データ電圧と第１基準電圧及び第２基準電圧との間の電圧レベル差に基づくことを特徴とする請求項４に記載の不揮発性メモリ装置のデータ読み取り方法。
【請求項６】
前記第１センスアンプで行われる前記データ電圧と前記第１基準電圧及び第２基準電圧との間の電圧レベル差をセンシングする段階は、前記制御信号を第１遅延によって遅延した信号に応答し、前記第１センスアンプから、前記２つの電圧レベルを、前記第１差動出力信号及び第２差動出力信号として前記第２センスアンプに提供する段階を含み、
前記第２センスアンプで行われる前記第１差動出力信号及び第２差動出力信号を増幅する段階は、前記第１差動出力信号及び第２差動出力信号を増幅する段階と、
前記増幅された第１差動出力信号及び第２差動出力信号を、前記リードデータとして出力する段階とを含むことを特徴とする請求項５に記載の不揮発性メモリ装置のデータ読み取り方法。
【請求項７】
複数のメモリセルを含むセルアレイと、
前記メモリセルのデータ読み取り動作の間、前記メモリセルのデータ電圧と、第１基準電圧と、第２基準電圧とを受信し、前記データ電圧と前記第１基準電圧及び第２基準電圧との間の電圧レベル差に基づいて差動出力信号を生成し、前記差動出力信号を前記メモリセルから読み取られたデータとして出力するセンスアンプ回路とを具備することを特徴とする不揮発性メモリ装置。
【請求項８】
前記センスアンプ回路は、制御信号に応答し、前記データ電圧と、第１基準電圧と、第２基準電圧とを受信し、前記データ電圧と前記第１基準電圧及び第２基準電圧との間の電圧レベル差に基づいて、前記差動出力信号を生成する第１センスアンプと、
前記制御信号を受信し、遅延された制御信号を生成する遅延部と、
前記遅延された制御信号に応答し、前記差動出力信号を増幅し、前記増幅された差動出力信号を前記メモリセルから読み取られたデータとして出力する第２センスアンプとを含むことを特徴とする請求項７に記載の不揮発性メモリ装置。
【請求項９】
前記センスアンプ回路は、前記第１基準電圧を発生させる第１基準電圧発生部と、
前記第２基準電圧を発生させる第２基準電圧発生部とをさらに含み、
前記第１基準電圧及び第２基準電圧発生部は、前記セルアレイと分離されていることを特徴とする請求項７に記載の不揮発性メモリ装置。
【請求項１０】
基準セルアレイをさらに具備し、
前記基準セルアレイは、前記第１基準電圧を発生させる第１基準セルと、
前記第２基準電圧を発生させる第２基準セルとを含むことを特徴とする請求項７に記載の不揮発性メモリ装置。
【請求項１１】
前記第１基準セル及び第２基準セルは、前記メモリセルと同じ構造を有することを特徴とする請求項１０に記載の不揮発性メモリ装置。
【請求項１２】
前記データ電圧は、ハイ電圧レベル又はロー電圧レベルを有することを特徴とする請求項７に記載の不揮発性メモリ装置。
【請求項１３】
前記第１基準電圧は、前記データ電圧と同じ電圧レベルを有し、
前記第２基準電圧は、前記データ電圧と異なる電圧レベルを有することを特徴とする請求項１２に記載の不揮発性メモリ装置。
【請求項１４】
前記第２基準電圧は、前記データ電圧と同じ電圧レベルを有し、
前記第１基準電圧は、前記データ電圧と異なる電圧レベルを有することを特徴とする請求項１２に記載の不揮発性メモリ装置。
【請求項１５】
前記メモリセルは、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＲｅｓｉｓｔｉｖｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ  ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＦｅｒｒｏｅｌｅｃｔｒｉｃＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ−Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の内のいずれか１つであることを特徴とする請求項７に記載の不揮発性メモリ装置。
【請求項１６】
メモリセルと、第１基準セルと、第２基準セルとを含み、前記メモリセルは、第１ビットラインに接続され、前記第１基準セルは、第２ビットラインに接続され、前記第２基準セルは、第３ビットラインに接続されるセルアレイと、
前記第１ビットラインから提供される前記メモリセルのデータ電圧を受信し、前記第２ビットラインから提供される前記第１基準セルの第１基準電圧を受信し、前記第３ビットラインから提供される前記第２基準セルの第２基準電圧を受信し、前記データ電圧と第１基準電圧及び第２基準電圧の受信に応答し、前記データ電圧と前記第１基準電圧及び第２基準電圧との間の差を決定し、前記差を、前記メモリセルから読み取られたデータとして出力するセンスアンプとを具備することを特徴とする不揮発性メモリ装置。
【請求項１７】
前記データ電圧と前記第１基準電圧及び第２基準電圧との間の差は、制御信号によって、前記センスアンプの第１部分がイネーブルされた時点から、前記制御信号を遅延した信号が、前記センスアンプの第２部分をイネーブルさせる時点までの時間遅延後に決定されることを特徴とする請求項１６に記載の不揮発性メモリ装置。
【請求項１８】
前記データ電圧は、前記メモリセルを含むデータ電圧発生部によって生成し、
前記第１基準電圧は、前記第１基準セルを含む第１基準電圧発生部によって生成し、
前記第２基準電圧は、前記第２基準セルを含む第２基準電圧発生部によって生成し、
前記データ電圧発生部と、第１基準電圧と、第２基準電圧発生部とは、それぞれ同じ構造を有することを特徴とする請求項１６に記載の不揮発性メモリ装置。
【請求項１９】
ＳＴＴ（Ｓｐｉｎ  Ｔｏｒｑｕｅ  Ｔｒａｎｓｆｅｒ）ＭＲＡＭ装置であって、
メモリセルから提供されるデータ電圧を受信する第１ノードと、第１基準電圧を受信する第２ノードと、第２基準電圧を受信する第３ノードと、信号を前記メモリセルから読み取られたデータとして出力する第４ノードとを含むセンスアンプを具備し、
前記信号は、前記データ電圧と前記第１基準電圧及び第２基準電圧との間の電圧レベル差に基づくことを特徴とするＳＴＴ  ＭＲＡＭ装置。
【請求項２０】
前記第１基準電圧は、第１基準電圧発生部から提供され、
前記第２基準電圧は、第２基準電圧発生部から提供されることを特徴とする請求項１９に記載のＳＴＴ  ＭＲＡＭ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ装置及びそのデータ読み取り方法に関し、詳細には、多数の基準電圧を利用してデータ読み取り動作を行う不揮発性メモリ装置及びそのデータ読み取り方法に関する。
【背景技術】
【０００２】
情報を保存するための装置として、半導体メモリ装置は、揮発性メモリ装置と不揮発性メモリ装置とに分類される。
不揮発性メモリ装置は、ＰＲＡＭ（Ｐｈａｓｅ  ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）や、遷移金属酸化物（ｃｏｍｐｌｅｘ  ｍｅｔａｌ  ｏｘｉｄｅｓ）などの可変抵抗特性物質を利用したＲｅｓｉｓｔｉｖｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、及び強磁性体物質を利用したＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、強誘電体キャパシタを利用したＦｅｒｒｏｅｌｅｃｔｒｉｃＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などのメモリ装置を含む。
【０００３】
半導体メモリ装置分野で、集積度上昇、動作速度の増大、及びデータ信頼性確保などの性能向上のための多様な研究が試みられている。
しかし、半導体メモリ装置の工程上の偏差（ｖａｒｉａｔｉｏｎ）や、半導体メモリ装置を動作させるための各種回路（例えば、データの書き込みや読み取りのための回路）に提供される信号の偏差のようなさまざまな要因による性能低下の問題が発生し得るという問題がある。
かような各種要因に起因した性能低下を防止することができる半導体メモリ装置の設計が必要となってきている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、上記従来の半導体メモリ装置における問題点に鑑みてなされたものであって、本発明の目的は、各種要因の偏差に対応してデータの信頼性を確保し、性能を向上させることができる不揮発性メモリ装置及びそのデータ読み取り方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するためになされた本発明による不揮発性メモリ装置のデータ読み取り方法は、第１センスアンプで、メモリセルに保存されたデータに対応するデータ電圧と、第１基準電圧と、第２基準電圧とを受信する段階と、前記第１センスアンプで、第１差動出力信号及び第２差動出力信号を生成するために、前記データ電圧と前記第１基準電圧及び第２基準電圧との間の電圧レベル差をセンシングする段階と、第２センスアンプで、前記メモリセルのリード（ｒｅａｄ）データを発生させるために、前記第１差動出力信号及び第２差動出力信号を増幅する段階とを有することを特徴とする。
【０００６】
上記目的を達成するためになされた本発明による不揮発性メモリ装置は、複数のメモリセルを含むセルアレイと、前記メモリセルのデータ読み取り動作の間、前記メモリセルのデータ電圧と、第１基準電圧と、第２基準電圧とを受信し、前記データ電圧と前記第１基準電圧及び第２基準電圧との間の電圧レベル差に基づいて差動出力信号を生成し、前記差動出力信号を前記メモリセルから読み取られたデータとして出力するセンスアンプ回路とを具備することを特徴とする。
【０００７】
また、上記目的を達成するためになされた本発明による不揮発性メモリ装置は、メモリセルと、第１基準セルと、第２基準セルとを含み、前記メモリセルは、第１ビットラインに接続され、前記第１基準セルは、第２ビットラインに接続され、前記第２基準セルは、第３ビットラインに接続されるセルアレイと、前記第１ビットラインから提供される前記メモリセルのデータ電圧を受信し、前記第２ビットラインから提供される前記第１基準セルの第１基準電圧を受信し、前記第３ビットラインから提供される前記第２基準セルの第２基準電圧を受信し、前記データ電圧と第１基準電圧及び第２基準電圧の受信に応答し、前記データ電圧と前記第１基準電圧及び第２基準電圧との間の差を決定し、前記差を、前記メモリセルから読み取られたデータとして出力するセンスアンプとを具備することを特徴とする。
【０００８】
上記目的を達成するためになされた本発明によるＳＴＴ  ＭＲＡＭ装置は、ＳＴＴ（Ｓｐｉｎ  Ｔｏｒｑｕｅ  Ｔｒａｎｓｆｅｒ）ＭＲＡＭ装置であって、メモリセルから提供されるデータ電圧を受信する第１ノードと、第１基準電圧を受信する第２ノードと、第２基準電圧を受信する第３ノードと、信号を前記メモリセルから読み取られたデータとして出力する第４ノードとを含むセンスアンプを具備し、前記信号は、前記データ電圧と前記第１基準電圧及び第２基準電圧との間の電圧レベル差に基づくことを特徴とする。
【発明の効果】
【０００９】
本発明に係る不揮発性メモリ装置及びそのデータ読み取り方法によれば、不揮発性メモリ装置で発生しうる各種偏差にもかかわらず、リードデータの信頼性を向上させることができるという効果がある。
また、保存されたデータのアクセスタイムを短縮させることができるので、不揮発性メモリ装置を大容量の情報を保存する用途以外に、早いアクセスを要するメモリ用途に使用でき、１本のビットラインに接続されたメモリセルが増加しても、アクセスタイム増大を防止することができるという効果がある。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態によるメモリシステムを示すブロック図である。
【図２】図１の不揮発性メモリ装置の一具現例を示すブロック図である。
【図３】図１の不揮発性メモリ装置の一具現例を示す回路図である。
【図４】図３のＭＴＪ構造の一例を示す断面図である。
【図５】本発明に係る不揮発性メモリ装置に備わるデータリード回路の一具現例を示す回路図である。
【図６】本発明に係る不揮発性メモリ装置の一例であり、ＭＲＡＭ装置の他の具現例を示すブロック図である。
【図７】図６の不揮発性メモリ装置のデータリード回路の一具現例を示す回路図である。
【図８】本発明の一実施形態によるデータリード回路に備わるセンスアンプ回路の一具現例を示すブロック図である。
【図９】図８のセンスアンプ回路の一具現例を示す回路図である。
【図１０】図８の第１センスアンプ回路の一具現例を示す回路図である。
【図１１】図８の第２センスアンプ回路の一具現例を示す回路図である。
【図１２】図８のセンスアンプ回路の入出力波形の例を示すグラフである。
【図１３】図８のセンスアンプ回路の入出力波形の例を示すグラフである。
【図１４】図８のセンスアンプ回路の入出力波形の例を示すグラフである。
【図１５】図８のセンスアンプ回路の入出力波形の例を示すグラフである。
【図１６】既存のデータリード回路のデータ信号波形と、本発明の実施形態にデータリード回路のデータ信号波形とを比較して示すグラフである。
【図１７】既存の場合と本発明の実施形態とによるデータ読み取り動作時のアクセスタイムを比較して示すグラフである。
【図１８】本発明の一実施形態による不揮発性メモリ装置のデータ読み取り方法を説明するためのフローチャートである。
【図１９】本発明の一実施形態による不揮発性メモリ装置のデータ読み取り方法を説明するためのフローチャートである。
【図２０】本発明の他の実施形態によるデータリード回路の一具現例を示す回路図である。
【図２１】本発明の他の実施形態によるデータリード回路の一具現例を示すブロック図である。
【図２２】図２１のデータリード回路を含む不揮発性メモリ装置の一具現例を示すブロック図である。
【図２３】図２１のデータリード回路を含む不揮発性メモリ装置の他の具現例を示すブロック図である。
【図２４】図２２及び図２３の不揮発性メモリ装置の一具現例を示す図面である。
【図２５】本発明の実施形態による不揮発性メモリ装置のデータ読み取り動作の一例を説明するための回路図である。
【図２６】図２５のセンスアンプ回路部の一具現例を示すブロック図である。
【図２７】図２５のセンスアンプ回路部のマルチビットのＬＳＢデータとＭＳＢデータの出力例を示すテーブルである。
【図２８】図２６のデコーディング回路の一具現例を示す回路図である。
【図２９】図２６のデコーディング回路の一具現例を示す回路図である。
【図３０】図２２及び図２３の不揮発性メモリ装置の他の具現例を示すブロック図である。
【図３１】本発明の一実施形態による不揮発性メモリ装置のレイアウトの一例を示すブロック図である。
【図３２】本発明の一実施形態による不揮発性メモリ装置のレイアウトの一例を示すブロック図である。
【図３３】本発明の他の実施形態による不揮発性メモリ装置のデータリード回路の一例を示す回路図である。
【図３４】本発明の実施形態による不揮発性メモリ装置を具備する電子システムの応用例を示すブロック図である。
【図３５】本発明の不揮発性メモリ装置を具備する単一チップ・マイクロコンピュータの例を示すブロック図である。
【図３６】本発明による不揮発性メモリ装置が装着された情報処理システムの一例を示すブロック図である。
【発明を実施するための形態】
【００１１】
次に、本発明に係る不揮発性メモリ装置及びそのデータ読み取り方法並びにＳＴＴ  ＭＲＡＭ装置を実施するための形態の具体例を図面を参照しながら説明する。
【００１２】
本発明、並びに本発明の動作上の利点、及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。
【００１３】
不揮発性メモリ装置として、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＲｅｓｉｓｔｉｖｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ  ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＦｅｒｒｏｅｌｅｃｔｒｉｃＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ−Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などのメモリを含む。
【００１４】
上記ＰＲＡＭ、ＲｅｓｉｓｔｉｖｅＲＡＭ及びＭＲＡＭなどの不揮発性メモリ装置は、ＤＲＡＭの低コスト・高容量、ＳＲＡＭの動作速度、フラッシュメモリの不揮発性特性をいずれも有するメモリである。
一例として、ＭＲＡＭの一種であり、ＳＴＴ（ｓｐｉｎ  ｔｏｒｑｕｅ  ｔｒａｎｓｆｅｒ）−ＭＲＡＭのリードアクセスタイム（ｒｅａｄ  ａｃｃｅｓｓ  ｔｉｍｅ）は、最近１０ｎｓ以内に短縮されている。
【００１５】
パフォーマンス向上のために、メモリの多様な要因に起因した偏差（ｖａｒｉａｔｉｏｎ）を克服することが問題として提起されている。
不揮発性メモリ装置は、メモリセルのデータを読み取るためのリード回路を含み、リード回路は、メモリセルのデベロッピング電圧を基準電圧と比較するセンスアンプを含む。
ＭＲＡＭ、ＰＲＡＭ及びＲｅｓｉｓｔｉｖｅＲＡＭなどの不揮発性メモリ装置で、データを保存するセル抵抗値や、電流ソースのバイアス電流値、及びビットライン抵抗成分などの偏差が発生し、また外部から印加される基準電圧も、メモリ領域全体にわたってグローバルに伝えられるために、偏差が発生しうる。かような偏差による性能低下の問題が発生しうるので、かような各種要因に起因した性能低下を防止することができる半導体メモリ装置の設計が必要である。
【００１６】
図１は、本発明の一実施形態によるメモリシステムを示すブロック図である。
図１に示すように、メモリシステム１０００は、不揮発性メモリ装置１１００と、コントローラ１２００とを含む。
不揮発性メモリ装置１１００は、複数の不揮発性メモリセルを含むメモリセルアレイと、メモリセルアレイの読み取り及び書き込み動作などを行うための周辺回路（ｐｅｒｉｐｈｅｒａｌ  ｃｉｒｃｕｉｔ）とを含む。
コントローラ１２００は、不揮発性メモリ装置１１００を制御するために、コマンド及びアドレス（ＣＭＤ／ＡＤＤ）を発生し、またライトデータ（ＤＡＴＡ）を不揮発性メモリ装置１１００に提供したり、リードデータ（ＤＡＴＡ）を不揮発性メモリ装置１１００から受信する。
【００１７】
コントローラ１２００は、ホスト（ｈｏｓｔ）とのインターフェースのためのホスト・インターフェース部１２１０、及び不揮発性メモリ装置１１００とのインターフェースのためのメモリ・インターフェース部１２３０を含む。また、コントローラ１２００の全般的な動作を制御するためのコントロール・ロジック１２２０がコントローラ１２００にさらに備わる。
【００１８】
一例として、コントロール・ロジック１２２０は、ホストから入力される命令によって、不揮発性メモリ装置１１００の読み取り及び書き込みのための各種制御信号を、メモリ・インターフェース部１２３０を介して、不揮発性メモリ装置１１００に提供する。
コントロール・ロジック１２２０の内部や、コントロール・ロジック１２２０の外部には、ＲＡＭが配置され、データ書き込み動作時に、ライトデータをＲＡＭに一時保存したり、データ読み取り動作時に、リードデータをＲＡＭに一時保存する。
【００１９】
上記のような構成の名称は、本発明に適用される１つの例を示したものであり、不揮発性メモリ装置１１００とコントローラ１２００は、別途の半導体チップで具現され、または別途の半導体パッケージで具現されてもよい。
また、不揮発性メモリ装置１１００とコントローラ１２００は、同じチップに集積されたり、または１つの半導体パッケージ内に集積され、その場合、不揮発性メモリ装置１１００は、一種のメモリシステムとして、メモリ装置とコントローラとを含む概念として定義されてもよい。
また、不揮発性メモリ装置１１００とコントローラ１２００とを含むメモリシステムは、ＳＤ（ｓｅｃｕｒｅ  ｄｉｇｉｔａｌ）、ＭＭＣ（ｍｕｌｔｉ−ｍｅｄｉａ  ｃａｒｄ）などのメモリカードに具現されてもよい。
【００２０】
図２、図３、及び図４は、図１の不揮発性メモリ装置の一具現例を示すブロック図及び回路図などである。
図２は、不揮発性メモリ装置１１００の一例であって、ＭＲＡＭ装置の一具現例を示すブロック図であり、図３は、図２の単位セルを示す回路図であり、図４は、図３の単位セルのＭＴＪ（ｍａｇｎｅｔｉｃ  ｔｕｎｎｅｌ  ｊｕｎｃｔｉｏｎ）の構造を示す断面図である。
【００２１】
図２、図３、及び図４を参照して、不揮発性メモリ装置１１００の動作について説明すれば、次の通りである。
図２に示すように、不揮発性メモリ装置１１００は、複数のメモリセルを含むセルアレイ１１１０、セルアレイ１１１０のワードラインを選択するためのロウデコーダ（Ｘ−Ｄｅｃ）１１２０、セルアレイ１１１０のビットラインを選択するためのカラムデコーダ（Ｙ−Ｄｅｃ）１１３０、ビットラインに対してプリチャージ動作を行うプリチャージ回路部１１４０、及びメモリセルのビットラインのデータをセンシング及び増幅するセンスアンプ回路ブロック１１５０を具備する。
【００２２】
また、不揮発性メモリ装置１１００は、ワードライン及び／またはビットラインに供給される電流を生成する電流生成部１１６０、及びデータセンシングのための各種基準電圧（ＶＲＥＦＨ、ＶＲＥＦＬ）を発生させる基準電圧発生部（１１７１、１１７２）を具備することができる。図２では、その一例として、ハイレベルを有する基準電圧ＶＲＥＦＨを発生させる第１基準電圧発生部１１７１と、ローレベルを有する基準電圧ＶＲＥＦＬを発生させる第２基準電圧発生部１１７２とを示す。
【００２３】
セルアレイ１１１０は、ワードライン及びビットラインの交差点領域に形成される複数のメモリセル（例えば、ＭＲＡＭセル）１１１１を含む。メモリセル１１１１は、１つのセルトランジスタＣＴと、１つのＭＴＪとを含む。
図２に示していないが、データ書き込み動作時に、ＭＴＪに形成される磁界の方向を可変するためのディジットライン及びディジットライン・デコーダが不揮発性メモリ装置１１００にさらに備わってもよい。
【００２４】
一方、ロウデコーダ１１２０及びカラムデコーダ１１３０は、それぞれＭＯＳ（ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタベースの複数のスイッチを含み、ロウデコーダ１１２０は、ロウアドレスに応答してワードラインＷＬを選択し、カラムデコーダ１１３０は、カラムアドレス（図示せず）に応答してビットラインＢＬを選択する。
【００２５】
プリチャージ回路部１１４０は、ビットラインＢＬを所定のプリチャージレベルにプリチャージし、その後、データ読み取り時に、メモリセル１１１１に保存されたデータ値に従って、ビットラインＢＬの電圧が展開（ｄｅｖｅｌｏｐ）される。
センスアンプ回路ブロック１１５０は、ビットラインＢＬに対応する複数個のセンスアンプ回路を含み、展開されたビットラインＢＬの電圧をセンシング及び増幅する。
【００２６】
また、電流生成部１１６０で生成された電流は、一定の値でもって、ビットラインＢＬに提供される。
ビットラインＢＬの電圧レベルは、電流生成部１１６０で生成された電流値、及びメモリセル１１１１に保存されたデータ値に基づくレベルを有することができる。
例えば、メモリセル１１１１のＭＴＪは、書き込まれたデータ値に従って、相対的に大きい抵抗値又は小さい抵抗値を有し、抵抗値の変動に従って、異なるレベルを有する電圧が、ビットラインＢＬを介して、データ電圧としてセンスアンプ回路ブロック１１５０に提供される。
【００２７】
本発明の実施形態によれば、少なくとも二つ以上の基準電圧（ＶＲＥＦＨ、ＶＲＥＦＬ）が、センスアンプ回路ブロック１１５０に提供される。
図２では、第１基準電圧ＶＲＥＦＨ及び第２基準電圧ＶＲＥＦＬが、それぞれ不揮発性メモリ装置１１００内の第１基準電圧発生部１１７１及び第２基準電圧発生部１１７２でそれぞれ生成されることを示したが、第１基準電圧ＶＲＥＦＨ及び第２基準電圧ＶＲＥＦＬは、コントローラ１２００で生成され、不揮発性メモリ装置１１００に提供されても差し支えない。
【００２８】
センスアンプ回路ブロック１１５０は、ビットラインＢＬに対応して複数個のセンスアンプ回路（図示せず）を含み、それぞれのセンスアンプ回路は、データ電圧並びに第１基準電圧ＶＲＥＦＨ及び第２基準電圧ＶＲＥＦＬを入力端を介して受信する。
また、センスアンプ回路は、データ電圧と第１基準電圧ＶＲＥＦＨ及び第２基準電圧ＶＲＥＦＬとの間の電圧レベル差によって展開（ｄｅｖｅｌｏｐ）される差動出力信号（または、複数の差動出力信号）を生成する。
【００２９】
すなわち、単一信号として入力されたデータ電圧を差動増幅し、差動出力信号を生成する。また、差動出力信号は、データ電圧と第１基準電圧ＶＲＥＦＨ及び第２基準電圧ＶＲＥＦＬとの間の電圧レベル差に対応する電圧を保存するための少なくとも１つのキャパシタ（図示せず）によって生成され、これにより、センスアンプ回路は、所定のキャパシタを利用して電圧を累積する積分回路を含んでもよい。また、差動出力信号を所定の時点でセンシング及び増幅させることによってリードデータを発生させる。
上記のようなセンスアンプ回路ブロック１１５０の詳細な動作は後述する。
【００３０】
図３は、図２の単位セルを示す回路図であり、図３に示すように、メモリセル１１１１は、ＭＴＪ及びセルトランジスタＣＴを含む。
セルトランジスタＣＴのゲートは、ワードライン（例えば、第１ワードラインＷＬ０）に接続され、セルトランジスタＣＴの一電極は、ＭＴＪを介してビットライン（例えば、第１ビットラインＢＬ０）に接続される。また、セルトランジスタＣＴの他の一電極は、ソースライン（例えば、第１ソースラインＳＬ０）に接続される。
データを書き込むための電流は、ビットラインからソースライン側に伝えられたり、又はソースラインからビットライン側に伝えられもする。
電流が伝えられる方向によって、ＭＴＪ内に形成されるベクトルの方向が決定され、その後、データ読み取り動作時に、決定されたベクトルの方向に従って、ＭＴＪに形成される抵抗値は、変化する。
【００３１】
図４は、図３のメモリセルのＭＴＪの構造の一例を示す断面図であり、図４に示すように、ＭＴＪは、固定層（ｆｉｘｅｄ  ｌａｙｅｒ）１１１１＿１、自由層（ｆｒｅｅ  ｌａｙｅｒ）１１１１＿２、及びそれらの間に配置されるトンネル層（ｔｕｎｎｅｌ  ｌａｙｅｒ）１１１１＿３を含む。
また、固定層１１１１＿１に接触した第１電極Ｅ１と、自由層１１１１＿２に接触した第２電極Ｅ２とがさらに備わってもよい。図４に示していないが、固定層１１１１＿１の磁化方向を固定させるために、例えば、第１電極Ｅ１と固定層１１１１＿１との間に、反強磁性層（ａｎｔｉ−ｆｅｒｒｏｍａｇｎｅｔｉｃ  ｌａｙｅｒ；図示せず）がさらに備わってもよい。
【００３２】
固定層１１１１＿１の磁化方向は固定されており、自由層１１１１＿２の磁化方向は、固定層１１１１＿１と同じ磁化方向を有したり、あるいは反対の方向を有することができる。
第１電極Ｅ１と第２電極Ｅ２との間に、ライト電流ＷＣ１、ＷＣ２が印加され、ライト電流ＷＣ１、ＷＣ２の方向に従って、自由層１１１１＿２の磁化方向が決定される。例えば、第２電極Ｅ２から第１電極Ｅ１に、ライト電流ＷＣ１を印加すれば、自由層１１１１＿２は、固定層１１１１＿１と同じ磁化方向に磁化される。
【００３３】
ＭＴＪの抵抗値は、自由層１１１１＿２の磁化方向に従って変化する。例えば、自由層１１１１＿２の磁化方向が、固定層１１１１＿１の磁化方向と同じである場合、ＭＴＪの抵抗値は低い値を有し、これはデータ「０」を保存したことに相当する。
一方、自由層１１１１＿２の磁化方向が、固定層１１１１＿１の磁化方向と反対の方向を有する場合、ＭＴＪの抵抗値は、高い値を有し、これはデータ「１」を保存したことに相当する。
【００３４】
図５は、本発明の不揮発性メモリ装置に備わるデータリード回路の一具現例を示す回路図である。
データリード回路は、リードパス（ｒｅａｄ  ｐａｔｈ）上に配置されてデータの読み取り動作に関与する回路を含むコンセプトとして定義される。
【００３５】
データリード回路１３００は、図２に示した各種構成の少なくとも一部、または図２に示していない他の構成をさらに含んでもよい。
また、図５では、いずれか１つのメモリセル１１１１のデータを読み取るためのデータリード回路１３００を示しているが、複数のメモリセルのデータを並列に読み取るための複数のデータリード回路が、不揮発性メモリ装置１１００内に備わってもよい。
【００３６】
図１及び図５を参照して、データリード回路１３００の具体的な構成及び動作について説明すれば、次の通りである。
図５に示すように、データリード回路１３００は、ビットラインに接続され、ビットラインを所定のレベルにプリチャージするためのプリチャージ回路１１４１と、ビットラインを選択するためのビットライン選択回路１１３１と、ビットラインをクランプ（ｃｌａｍｐ）するためのクランピング回路１１９１と、ビットラインに電流を提供する電流源１１６１と、データ電圧ＶＳＡと、少なくとも２つの基準電圧ＶＲＥＦＨ、ＶＲＥＦＬとを受信して、それに応答してセンシング及び増幅動作を行うセンスアンプ回路１１５１を含む。
【００３７】
また、図５に示す抵抗Ｒｂ１は、ビットライン自体に起因した抵抗成分を示し、センスアンプ回路１１５１の出力ＶＯＵＴは、所定のラッチ回路（図示せず）によってラッチされ、リードデータとして外部に提供される。
プリチャージ回路１１４１は、ビットラインそれぞれに対応して配置され、図２のプリチャージ回路部１１４０に含まれる。
また、ビットライン選択回路１１３１は、カラムアドレスのデコーディング結果に応答してオン／オフが制御される回路であり、図２のカラムデコーダ１１３０に含まれてもよい。
【００３８】
同様に、クランピング回路１１９１もまたビットラインそれぞれに対応して配置され、センスアンプ回路１１５１は、ビットラインそれぞれのデータ電圧ＶＳＡをセンシング及び増幅するためのものであり、図２のセンスアンプ回路ブロック１１５０に含まれてもよい。
一方、電流源１１６１は、図２の電流生成部１１６０に含まれる構成であるか、あるいは電流生成部１１６０で生成される電流が複数のビットラインに共通して提供されてもよい。
【００３９】
本発明の実施形態によれば、不揮発性メモリ装置１１００は、メモリセル１１１１からデータ電圧ＶＳＡを読み取る際に、少なくとも２つの基準電圧ＶＲＥＦＨ、ＶＲＥＦＬを利用してセンシング及び増幅動作を行う。
また、データ電圧ＶＳＡと少なくとも２つの基準電圧（ＶＲＥＦＨ、ＶＲＥＦＬ）との間の電圧レベル差に従う積分動作を遂行し、積分動作に基づいて、１つのデータ電圧ＶＳＡを差動増幅することによって得られる差動出力信号を生成する。
また、差動出力信号に係わるセンシング及び増幅動作を行うことによって、出力ＶＯＵＴを発生させる。
【００４０】
このため、センスアンプ回路１１５１は、データ電圧ＶＳＡに応答して差動出力信号を生成する第１センスアンプと（図示せず）、差動出力信号をセンシング及び増幅し、出力ＶＯＵＴを発生させる第２センスアンプ（図示せず）とを含む。
また、第１センスアンプは、データ電圧ＶＳＡと少なくとも２つの基準電圧ＶＲＥＦＨ、ＶＲＥＦＬとを含む入力信号に応答して、差動増幅動作を行う積分回路として具現される。
【００４１】
図５に示すデータリード回路１３００の具体的な動作について説明すれば、次の通りである。
少なくとも２つの基準電圧（ＶＲＥＦＨ、ＶＲＥＦＬ）が、第１基準電圧ＶＲＥＦＨ及び第２基準電圧ＶＲＥＦＬであると仮定する。
【００４２】
メモリセル１１１１に接続されるビットラインが、所定のレベルにプリチャージされ、その後、メモリセル１１１１のデータを読み取るために、ビットライン選択回路１１３１が選択される。
クランピング回路１１９１のゲートには、所定の電圧が提供され、また、電流源１１６１は、所定のレベルを有する電流を、センスアンプ回路１１５１の第１入力端（データ電圧ＶＳＡを受信する入力端）に提供する。
また、メモリセル１１１１のＭＴＪは、保存されたデータに従って抵抗値が変化し、ＭＴＪの抵抗値に従って、センスアンプ回路１１５１の第１入力端のデータ電圧ＶＳＡが展開（ｄｅｖｅｌｏｐ）される。
【００４３】
センスアンプ回路１１５１の第２入力端及び第３入力端は、それぞれ第１基準電圧ＶＲＥＦＨ及び第２基準電圧ＶＲＥＦＬを受信する。
上述のように、第１基準電圧ＶＲＥＦＨ及び第２基準電圧ＶＲＥＦＬは、外部からの所定の電源電圧を利用して不揮発性メモリ装置１１００内で生成されるか、又は第１基準電圧ＶＲＥＦＨ及び第２基準電圧ＶＲＥＦＬは、外部から直接提供されてもよい。
【００４４】
センスアンプ回路１１５１内で、データ電圧ＶＳＡレベルは、第１基準電圧ＶＲＥＦＨ及び第２基準電圧ＶＲＥＦＬのレベルとそれぞれ比較され、電圧レベル差に従う積分動作を行うことによって、差動出力信号を生成する。
差動出力信号の生成最中の特定の時点で、差動出力信号をセンシング及び増幅することによって、出力ＶＯＵＴを発生させる。
第１基準電圧ＶＲＥＦＨ及び第２基準電圧ＶＲＥＦＬは、特定の電圧レベルを有し、データ電圧ＶＳＡが展開（ｄｅｖｅｌｏｐ）されることにより、データ電圧ＶＳＡと第１基準電圧ＶＲＥＦＨ及び第２基準電圧ＶＲＥＦＬ間の電圧レベル差が生じる。
【００４５】
図６は、不揮発性メモリ装置の一例であり、ＭＲＡＭ装置の他の具現例を示すブロック図であり、図７は、図６の不揮発性メモリ装置のデータリード回路の一具現例を示す回路図である。
図６及び図７の不揮発性メモリ装置の構成及び動作について説明するにあたり、図２、図３及び図４に示す構成と同じ構成については、詳細な説明を省略する。
【００４６】
図６に示すように、不揮発性メモリ装置１１００は、データを保存するセルアレイ１１１０と、ワードラインを選択するためのロウデコーダ（Ｘ−Ｄｅｃ）１１２０とびビットラインを選択するためのカラムデコーダ（Ｙ−Ｄｅｃ）１１３０とを含む。
また、不揮発性メモリ装置１１００は、ビットラインを所定のレベルにプリチャージするためのプリチャージ回路部１１４０と、メモリセルのビットラインのデータをセンシング及び増幅するセンスアンプ回路ブロック１１５０と、ワードライン及び／またはビットラインに供給される電流を生成する電流生成部１１６０とをさらに具備する。セルアレイ１１１０は、データを保存する複数のメモリセル（例えば、ＭＲＡＭセル）１１１１を含む。
【００４７】
図６に示す不揮発性メモリ装置１１００は、データを読み取るための基準電圧（例えば、第１基準電圧ＶＲＥＦＨ及び第２基準電圧ＶＲＥＦＬ）をメモリセル１１１１（ＭＲＡＭセル）から生成する。このために、不揮発性メモリ装置１１００は、基準セルアレイ１１８０をさらに具備し、基準セルアレイ１１８０は、第１基準電圧ＶＲＥＦＨ及び第２基準電圧ＶＲＥＦＬを提供する複数個の基準セル（ｒｅｆｅｒｅｎｃｅ  ｃｅｌｌ）を含む。
データを保存するセルアレイ１１１０のメモリセル１１１１と、基準セルアレイ１１８０の基準セルは、同じセル構造を有することができる。
【００４８】
基準セルアレイ１１８０の基準セル（１１８１、１１８２）については、ロジックハイやロジックローに該当するデータが保存される。例えば、基準セルアレイ１１８０の一部セル（第１基準セル（ＲＥＦＨセル）１１８１）には、ロジックハイのデータが書き込まれ、他のセル（第２基準セル（ＲＥＦＬセル）１１８２）には、ロジックローのデータが書き込まれる。
基準セルアレイ１１８０は、ワードラインの少なくとも一部に対応し、第１基準セル１１８１及び第２基準セル１１８２のペアが配置されるか、又は各ワードラインそれぞれに対応して、第１基準セル１１８１及び第２基準セル１１８２のペアが配置されてもよい。
これにより、セルアレイ１１１０に対するデータ読み取り動作時に、基準セルアレイ１１８０の第１基準セル１１８１及び第２基準セル１１８２に記録された情報が共に読み取られる。
【００４９】
第１基準セル１１８１及び第２基準セル１１８２に対するデータ書き込み動作は、メモリセル１１１１に対するデータ書き込み動作時に共に行われる。
第１基準セル１１８１及び第２基準セル１１８２に対するデータ書き込み動作は、最初１回行われ、この１回目のデータ書き込み動作が行われた第１基準セル１１８１及び第２基準セル１１８２を反復して読み取ることによって、第１基準電圧ＶＲＥＦＨ及び第２基準電圧ＶＲＥＦＬを得ることができる。
【００５０】
また、セルアレイ１１１０のワードライン選択時に、第１基準セル１１８１及び第２基準セル１１８２が共に選択され、セルアレイ１１１０の該当ワードラインに対するデータ書き込み動作時に、第１基準セル１１８１及び第２基準セル１１８２に共に書き込むことができる。
すなわち、データが更新されるたびに、第１基準セル１１８１及び第２基準セル１１８２に対する書き込み動作が反復して行われる。
【００５１】
また、ＭＲＡＭのようなメモリが適用される場合、メモリセル１１１１や第１基準セル１１８１及び第２基準セル１１８２に保存されたデータ値（例えば、ＭＴＪの抵抗値）は、経時的にその値が変動しうる。その結果として、メモリセル１１１１に対して、所定の時間周期によって、データを再び書き込む動作が行われ、メモリセル１１１１に対する再データ書き込み動作時に、第１基準セル１１８１及び第２基準セル１１８２に対しても、再データ書き込み動作が行われる。
【００５２】
基準セルアレイ１１８０に対応してビットラインが追加して配置され、ビットラインに対するプリチャージ動作及び選択動作は、データを保存するセルアレイ１１１０に対応するビットラインと同一または近似して行われる。
データ読み取り時、カラムデコーダ１１３０は、第１基準セル１１８１及び第２基準セル１１８２に接続されたビットラインを選択する。第１基準セル１１８１及び第２基準セル１１８２に接続されたビットラインの電圧が展開（ｄｅｖｅｌｏｐ）され、展開された電圧は、それぞれ第１基準電圧ＶＲＥＦＨ及び第２基準電圧ＶＲＥＦＬとして、センスアンプ回路ブロック１１５０に提供される。
センスアンプ回路ブロック１１５０は、複数個のセンスアンプ回路を具備し、それぞれのセンスアンプ回路は、これに対応するデータ電圧ＶＳＡと共に、第１基準電圧ＶＲＥＦＨ及び第２基準電圧ＶＲＥＦＬを受信する。
【００５３】
メモリセル１１１１には、ロジックハイ及びロジックローの内のいずれか１つのデータが保存され、第１基準セル１１８１は、ロジックハイのデータを保存し、第２基準セル１１８２は、ロジックローのデータを保存する。
メモリセル１１１１に保存されたデータに従って、データ電圧ＶＳＡは、第１基準電圧ＶＲＥＦＨ及び第２基準電圧ＶＲＥＦＬの内のいずれか一つとほぼ同じレベルを有し、残りの他の一つとは、異なるレベルを有する。
【００５４】
データ電圧ＶＳＡと第１基準電圧ＶＲＥＦＨ及び第２基準電圧ＶＲＥＦＬとの間の電圧レベル差に従う差動増幅動作を行うにあたり、例えば、メモリセル１１１１に、ロジックハイのデータが保存された場合には、データ電圧ＶＳＡと第２基準電圧ＶＲＥＦＬとの間の電圧レベル差に対応する差動出力信号が生成される。
【００５５】
図７のデータリード回路１３００の構成及び動作について説明すれば、次の通りである。
データリード回路１３００は、メモリセル１１１１に保存されたデータに従って、データ電圧ＶＳＡを発生させるリードパス回路（ＶＳＡ  ｐａｔｈ  ｃｉｒｃｕｉｔ）と、第１基準電圧ＶＲＥＦＨを発生させる第１基準パス回路（ＶＲＥＦＨ  ｐａｔｈ  ｃｉｒｃｕｉｔ）と、第２基準電圧ＶＲＥＦＬを発生させる第２基準パス（ＶＲＥＦＬ  ｐａｔｈ  ｃｉｒｃｕｉｔ）回路を含む。
【００５６】
第１基準パス回路及び第２基準パス回路には、リードパス回路に備わる各種回路と同様の回路を含み得る。
例えば、図７に示すように、第１基準パス回路は、第１基準セル１１８１に接続されたプリチャージ回路１１４２と、ビットライン選択回路１１３２と、クランピング回路１１９２と、電流源１１６２とを含み、第２基準パス回路もまた、これと同様に、第２基準セル１１８２に接続されたプリチャージ回路１１４３と、ビットライン選択回路１１３３と、クランピング回路１１９３と、電流源１１６３とを含む。それぞれの電流源１１６１〜１１６３が、互いに異なる電流源として示しているが、いずれか１つの共通した電流源から電流を利用しても差し支えない。
【００５７】
メモリセル１１１１に接続されるビットライン（以下、第１ビットライン）を介して、データ電圧ＶＳＡが、センスアンプ回路１１５１の第１入力端に提供される。
また、第１基準セル１１８１及び第２基準セル１１８２にそれぞれ接続されるビットライン（以下、第１基準ビットライン及び第２基準ビットライン）を介して、第１基準電圧ＶＲＥＦＨ及び第２基準電圧ＶＲＥＦＬが、センスアンプ回路１１５１の第２入力端及び第３入力端にそれぞれ提供される。
センスアンプ回路１１５１は、上述したような積分動作及び、センシング及び増幅動作に基づいて、出力ＶＯＵＴを発生させる。
【００５８】
図７に示す構成によれば、セルアレイ１１１０の複数のメモリセルに対応して１対の第１基準セル１１８１及び第２基準セル１１８２が配置されるので、領域ペナルティ（ａｒｅａ  ｐｅｎａｌｔｙ）がそれほど大きくない。例えば、１つのワードラインに対応して複数個のメモリセル１１１１と第１基準セル１１８１及び第２基準セル１１８２が配置され、メモリセル１１１１のデータをセンシングするための複数個のセンスアンプ回路は、第１基準セル１１８１及び第２基準セル１１８２で発生する第１基準電圧ＶＲＥＦＨ及び第２基準電圧ＶＲＥＦＬをそれぞれ共通して利用することができる。
【００５９】
図８は、本発明の一実施形態によるデータリード回路に備わるセンスアンプ回路の一具現例を示すブロック図である。
図８に示すように、センスアンプ回路１１５１は、複数のビットラインそれぞれに対応して配置され、また、第１センスアンプ２１００及び第２センスアンプ２２００を含む。
また、第１センスアンプ２１００及び／または第２センスアンプ２２００のイネーブルタイミングを制御するための遅延部２３００を、センスアンプ回路１１５１はさらに含む。
第１センスアンプ２１００は、データ電圧ＶＳＡと第１基準電圧ＶＲＥＦＨ及び第２基準電圧ＶＲＥＦＬとを受信し、データ電圧ＶＳＡと少なくとも２つの基準電圧ＶＲＥＦＨ、ＶＲＥＦＬとの間の電圧レベル差によって展開（ｄｅｖｅｌｏｐ）される差動出力信号（ＶＯＵＴ、ＶＯＵＴｂ）を発生させる。
【００６０】
一例として、第１基準電圧ＶＲＥＦＨ及び第２基準電圧ＶＲＥＦＬが、図６で示すように、基準セルによって発生する場合、第１基準電圧ＶＲＥＦＨ及び第２基準電圧ＶＲＥＦＬの内のいずれか一つとデータ電圧ＶＳＡとの電圧レベル差に従って差動出力信号ＶＯＵＴ、ＶＯＵＴｂが発生させる。
また、第２センスアンプ２２００は、差動出力信号（ＶＯＵＴ、ＶＯＵＴｂ）をセンシング及び増幅して出力する。
図８には、第１センスアンプ２１００と第２センスアンプ２２００の出力端が互いに共有され、第２センスアンプ２２００の入力端と出力端とが同じであることを示しているが、本発明の実施形態は、必ずしもこれに限定されるものではない。例えば、第２センスアンプ２２００は、差動出力信号（ＶＯＵＴ、ＶＯＵＴｂ）をセンシング及び増幅した信号を他の出力端を介して出力しても差し支えない。
【００６１】
第１センスアンプ２１００をイネーブルするための制御信号Ｃｔｒｌが第１センスアンプ２１００に提供され、また、制御信号Ｃｔｒｌは、遅延部２３００を経て、第２センスアンプ２２００に提供される。
これにより、第２センスアンプ２２００は、所定の遅延後にイネーブルされる。
第１センスアンプ２１００の差動増幅動作に従って、差動出力信号（ＶＯＵＴ、ＶＯＵＴｂ）が展開（ｄｅｖｅｌｏｐ）された後、所定の遅延後に第２センスアンプ２２００がイネーブルされ、差動出力信号（ＶＯＵＴ、ＶＯＵＴｂ）は、第２センスアンプ２２００によってセンシング及び増幅される。
【００６２】
このような、センシング及び増幅をすることによって、差動出力信号（ＶＯＵＴ、ＶＯＵＴｂ）は十分に展開（ｄｅｖｅｌｏｐ）され、リードデータの正確度を向上させることができる。また、さらに、増幅された差動出力信号（ＶＯＵＴ、ＶＯＵＴｂ）を、所定の時点でラッチ（ｌａｔｃｈ）することにより、フルデジタル電圧（ｆｕｌｌ  ｄｉｇｉｔａｌ  ｖｏｌｔａｇｅ）レベルを有するリードデータ信号を発生させることができる。
【００６３】
図９〜図１１は、図８のセンスアンプ回路の一具現例を示す回路図である。
図９は、図８のセンスアンプ回路１１５１の一具現例を示す回路図であり、図１０及び図１１は、図８の第１センスアンプ２１００及び第２センスアンプ２２００を互いに分離して示した回路図である。
図９〜図１１を参照し、センスアンプ回路１１５１の構成及び動作について説明すれば、次の通りである。
【００６４】
センスアンプ回路１１５１は、第１センスアンプ２１００及び第２センスアンプ２２００、並びに遅延部２３００を具備する。
第１センスアンプ２１００は、メモリセルに保存されたデータ値に対応するデータ電圧ＶＳＡを受信する第１入力部２１１０と、第１基準電圧ＶＲＥＦＨ及び第２基準電圧ＶＲＥＦＬを受信する第２入力部２１２０と、第１センスアンプ２１００をバイアス（ｂｉａｓ）するためのバイアス部２１３０を含む。
また、第１センスアンプ２１００は、データ電圧ＶＳＡと第１基準電圧ＶＲＥＦＨ及び第２基準電圧ＶＲＥＦＬとの間の電圧レベル差に基づく差動増幅信号を保存する一つ以上のキャパシタ２１４１、２１４２と、差動出力端を所定のレベルにプリチャージするためのプリチャージ部２１５０とをさらに含む。
【００６５】
第１入力部２１１０は、データ電圧ＶＳＡを受信する複数個の入力端子を含む。
一例として、第１入力部２１１０は、スタック構造の２個のＭＯＳトランジスタを含み、データ電圧ＶＳＡは、２個のＭＯＳトランジスタのゲートに提供される。
また、第２入力部２１２０は、第１基準電圧ＶＲＥＦＨ及び第２基準電圧ＶＲＥＦＬを受信する複数個の入力端子を含み、一例として、第２入力部２１２０もまた、スタック構造の２個のＭＯＳトランジスタを含む。
第１基準電圧ＶＲＥＦＨ及び第２基準電圧ＶＲＥＦＬは、第２入力部２１２０の２個のＭＯＳトランジスタのゲートにそれぞれ提供される。第１キャパシタ２１４１は第１差動出力端を介して、第１入力部２１１０と接続され、第２キャパシタ２１４２は、第２差動出力端を介して第２入力部２１２０と接続される。
【００６６】
データ読み取り動作を行う前に、制御信号Ｃｔｒｌに応答して、第１センスアンプ２１００のプリチャージ部２１５０が活性化され、第１センスアンプ２１００の差動出力端（一例として、第１差動出力端及び第２差動出力端）が、所定のプリチャージ電圧にプリチャージされる。
その後、第１入力部２１１０に提供されるデータ電圧ＶＳＡと第２入力部２１２０に提供される第１基準電圧ＶＲＥＦＨ及び第２基準電圧ＶＲＥＦＬとの間の電圧レベル差に従って、差動出力端を通過する電流値に変化が生じ、これにより、差動出力端に印加される電圧のレベルも変動する。変動した電圧は、第１キャパシタ２１４１及び第２キャパシタ２１４２に保存される。
【００６７】
一例として、第１基準電圧ＶＲＥＦＨ及び第２基準電圧ＶＲＥＦＬが基準セルアレイから生じ、メモリセルのデータがロジックハイに該当する値を有する場合、データ電圧ＶＳＡと第１基準電圧ＶＲＥＦＨは、実質的に同じレベルを有し、従って、データ電圧ＶＳＡと第２基準電圧ＶＲＥＦＬとの間の電圧レベル差に基づいて、積分動作が行われる。
積分動作結果として、差動出力信号（ＶＯＵＴ、ＶＯＵＴｂ）間の電圧差が順次増加する。
【００６８】
第２センスアンプ２２００は、第１センスアンプ２１００のプリチャージ部２１５０がイネーブルされた後、所定の遅延時間後にイネーブルされる。
一例として、プリチャージ部２１５０に提供される制御信号Ｃｔｒｌは、遅延部２３００を経て、第２センスアンプ２２００のバイアス部２２２０に提供される。すなわち、第１センスアンプ２１００の積分動作のための時間を確保するために、第２センスアンプ２２００のイネーブル時点を調節する（または、差動出力信号（ＶＯＵＴ、ＶＯＵＴｂ）のセンシング時点を調節する）。
【００６９】
第１センスアンプ２１００の出力として差動出力信号（ＶＯＵＴ、ＶＯＵＴｂ）が十分に展開（ｄｅｖｅｌｏｐ）されれば、第２センスアンプ２２００がイネーブルされ、第２センスアンプ２２００は、差動出力信号（ＶＯＵＴ、ＶＯＵＴｂ）をセンシング及び増幅し、増幅された差動出力信号（ＶＯＵＴ、ＶＯＵＴｂ）を発生させる。
増幅された差動出力信号（ＶＯＵＴ、ＶＯＵＴｂ）は、センシング動作が行われた後、所定の時間後に、ラッチ２２１０を利用してラッチされ、ラッチされた信号は、リードデータとして外部に提供される。
【００７０】
図１０及び図１１の例では、複数のインバータを利用して遅延部２３００を具現し、第１センスアンプ２１００のプリチャージ部２１５０を制御する制御信号Ｃｔｒｌを遅延させてセンシング時点を調節する例を示しているが、本発明の実施形態は、これに限定されるものではない。
一例として、第１センスアンプ２１００のプリチャージ部２１５０、第２センスアンプ２２００のバイアス部２２２０は、別途の制御信号によって制御され、それぞれの制御信号の活性化タイミングを調節する場合、遅延部２３００は、省略されてもよい。
【００７１】
また、遅延部２３００は、時間遅延回路の他の形態で構成されても差し支えない。
また、入力信号をセンシング及び増幅する第１センスアンプ２１００及び第２センスアンプ２２００の場合、その電圧利得は、第１センスアンプ２１００及び第２センスアンプ２２００を構成するＭＯＳトランジスタなどの素子特性によって変動しうる。増幅動作の電圧利得を調節することによって、第１センスアンプ２１００及び第２センスアンプ２２００の出力波形を変動させることができる。
【００７２】
図１２〜図１５は、図８のセンスアンプ回路の入出力波形の例を示すグラフである。
図１２及び図１３は、第１基準電圧ＶＲＥＦＨ及び第２基準電圧ＶＲＥＦＬが基準セルアレイから発生する場合のグラフであり、図１４及び図１５は、第１基準電圧ＶＲＥＦＨ及び第２基準電圧ＶＲＥＦＬが基準電圧発生部から発生する場合のグラフである。
図８〜図１５を参照し、センスアンプ回路１１５１の動作について説明すれば、次の通りである。メモリセルには、ロジックハイのデータが保存されると仮定する。
【００７３】
第１センスアンプ２１００の差動出力信号（ＶＯＵＴ、ＶＯＵＴｂ）は、展開（ｄｅｖｅｌｏｐ）段階前に、プリチャージレベルＶｐｒｅｃｈを維持する。
その後、データ読み取り動作のためにメモリセルが選択されれば、メモリセルに接続されたビットラインのデータ電圧ＶＳＡが展開（ｄｅｖｅｌｏｐ）される。
メモリセルが選択されると共に、第１基準セル及び第２基準セルが選択されることによって、第１基準電圧ＶＲＥＦＨ及び第２基準電圧ＶＲＥＦＬもまた展開（ｄｅｖｅｌｏｐ）される。データ電圧ＶＳＡは、第１基準電圧ＶＲＥＦＨと実質的に同じ値を有する。
【００７４】
データ電圧ＶＳＡと第２基準電圧ＶＲＥＦＬとの間の電圧レベル差の変化に従って、差動出力信号（ＶＯＵＴ、ＶＯＵＴｂ）が展開（ｄｅｖｅｌｏｐ）され、所定の遅延時間後に、センシング動作が行われる。
センシング動作は、第２センスアンプ２２００をイネーブルさせることによって行われ、センシング動作によって、差動出力信号（ＶＯＵＴ、ＶＯＵＴｂ）がフルデジタル（ｆｕｌｌ  ｄｉｇｉｔａｌ）レベルに増幅される。増幅された差動出力信号（ＶＯＵＴ、ＶＯＵＴｂ）は、センシング動作後、所定の時点でラッチされ、ラッチされた情報は、リードデータとして外部に提供される。
【００７５】
一方、図１４及び図１５に示すように、基準電圧発生部から発生する第１基準電圧ＶＲＥＦＨ及び第２基準電圧ＶＲＥＦＬは、一定の電圧レベルを有する。
データ読み取り動作のためにメモリセルが選択されれば、メモリセルに接続されたビットラインのデータ電圧ＶＳＡが展開（ｄｅｖｅｌｏｐ）され、データ電圧ＶＳＡのレベルが順次増加し、所定の時点で、データ電圧ＶＳＡのレベルは、第１基準電圧ＶＲＥＦＨのレベルを超える。
【００７６】
一方、第１センスアンプ２１００の差動出力信号（ＶＯＵＴ、ＶＯＵＴｂ）は、プリチャージレベルＶｐｒｅｃｈを維持し、データ電圧ＶＳＡが変動することによって、差動出力信号（ＶＯＵＴ、ＶＯＵＴｂ）が展開（ｄｅｖｅｌｏｐ）される。
差動出力信号（ＶＯＵＴ、ＶＯＵＴｂ）が展開（ｄｅｖｅｌｏｐ）された後、所定の遅延時間後に、センシング動作が行われ、望ましくは、データ電圧ＶＳＡと、第１基準電圧ＶＲＥＦＨとが同一であるレベルを有する時点から一定時間内に、センシング動作が行われる。
センシング動作によって、差動出力信号（ＶＯＵＴ、ＶＯＵＴｂ）がフルデジタル（ｆｕｌｌ  ｄｉｇｉｔａｌ）レベルに増幅され、増幅された差動出力信号（ＶＯＵＴ、ＶＯＵＴｂ）は、センシング動作後、所定の時点でラッチされる。ラッチされた情報は、リードデータとして外部に提供される。
【００７７】
図１６は、既存のデータリード回路のデータ信号波形と、本発明の実施形態にデータリード回路のデータ信号波形とを比較して示すグラフであり、図１７は、既存の場合と本発明の実施形態とによるデータ読み取り動作時のアクセスタイムを比較して示すグラフである。
【００７８】
図１６に示すように、本発明の実施形態によるセンスアンプ回路では、キャパシタ（ｉｎｔｅｇｒａｔｉｎｇ  ｃａｐａｃｉｔｏｒ）に保存された差動出力信号が、センシング及び増幅のためのセンスアンプの入力に直接提供され、これにより、差動出力信号が大きいゲイン（ｇａｉｎ）で増幅されることによって、直ちにフルデジタル（ｆｕｌｌ  ｄｉｇｉｔａｌ）レベルに展開（ｄｅｖｅｌｏｐ）が可能である。これにより、本発明の実施形態を適用した場合、展開（ｄｅｖｅｌｏｐ）速度と、フルデジタル電圧復元能とが、既存設計のデータリード回路に比べて優秀な特性を示す。
【００７９】
一方、図１７には、既存の場合のアクセスタイムと、本発明の実施形態が適用された場合のアクセスタイムとを示している。
アクセスタイムは、センスアンプをイネーブルさせた時点から、展開（ｄｅｖｅｌｏｐ）電圧差が１００ｍＶまで達する時点までの時間として定義することができる。
ビットライン当たりセル数が増加する場合、全体的にアクセスタイムが増大する傾向がある。しかし、本発明の実施形態によれば、全体的に、アクセスタイムを２ｎｓ以内に短縮させることができる。
【００８０】
図１８及び図１９は、本発明の一実施形態による不揮発性メモリ装置のデータ読み取り方法を説明するためのフローチャートである。
本実施形態に係るデータ読み取り方法によれば、いずれか１つのメモリセルに起因したデータ電圧と、少なくとも２つの基準電圧とがセンスアンプ回路に提供される。
センスアンプ回路は、データ電圧と第１基準電圧及び第２基準電圧との間の電圧レベル差を差動増幅する第１センスアンプと、第１センスアンプの出力を受信し、これをセンシング及び増幅する第２センスアンプとを含む。
【００８１】
第１センスアンプは、１つのデータ電圧に対応して差動出力信号を発生し、これを差動出力端を介して出力する積分回路として具現される。
また、第２センスアンプは、差動出力端を介して差動出力信号を受信してこれを増幅し、増幅信号を差動出力端を介して出力するアンプ回路として具現される。
【００８２】
第１センスアンプに所定の制御信号が提供されることによって、第１センスアンプがイネーブルされる（ステップＳ１１）。
第１センスアンプは、差動出力端を所定のレベルにプリチャージするためのプリチャージ部を含み、所定の制御信号は、プリチャージ部を活性化させるためのプリチャージ制御信号である。また、外部から提供されたアドレスをデコーディングした結果によって、メモリセルが選択される（ステップＳ１２）。
【００８３】
選択されたメモリセルに保存されたデータに対応するデータ電圧が発生し、またメモリセルに保存されたデータを読み出すために、第１基準電圧及び第２基準電圧が発生する（ステップＳ１３）。
第１基準電圧及び第２基準電圧は、上述の実施形態で述べたように、所定のＤＣ（ｄｉｒｅｃｔ  ｃｕｒｒｅｎｔ）電圧値を発生させる基準電圧発生部から発生させるか、またはロジックハイ及びロジックローに該当する情報を保存する基準セルによって展開（ｄｅｖｅｌｏｐ）される電圧であってもよい。
【００８４】
第１センスアンプは、データ電圧と、第１基準電圧及び第２基準電圧とを受信し、データ電圧と第１基準電圧及び第２基準電圧との間の電圧レベル差を増幅した差動出力信号を発生させる（ステップＳ１４）。
第１センスアンプは、データ電圧を共通して受信する２つの入力端と、第１基準電圧及び第２基準電圧をそれぞれ受信する２つの入力端とを含む。また、第１センスアンプは、少なくとも２つのキャパシタを利用して積分動作を行う積分回路として具現され、積分動作による電圧を、少なくとも２つのキャパシタに保存する。
データ電圧と第１基準電圧及び第２基準電圧との間のレベル差によって、少なくとも２つのキャパシタそれぞれに保存される電圧レベルが変わり、例えば、第１キャパシタ及び第２キャパシタが第１センスアンプに備わる場合、第１キャパシタの１つのノードの電圧と、第２キャパシタの１つのノードの電圧とを差動出力信号として発生させる。
【００８５】
所定の遅延時間が経過した後、第２センスアンプがイネーブルされる（ステップＳ１５）。
遅延時間は、インバータチェーンのような遅延手段によって調節される。また、遅延時間は、第１センスアンプがイネーブルされる時点（または、第１センスアンプのプリチャージ部が活性化される時点）から、第２センスアンプにバイアス電圧が印加される時点までの時間であり得る。この場合、プリチャージ制御信号を遅延した信号を、第２センスアンプのバイアスを制御するための制御信号として利用することができる。
【００８６】
第２センスアンプは、第１センスアンプの差動出力端に接続され、差動出力信号を受信する。
また、第２センスアンプがイネーブルされる時点で、差動出力信号をセンシングし、増幅された差動出力信号をリードデータとして発生させる（ステップＳ１６）。
第２センスアンプの出力端は、第１センスアンプの差動出力端に共通して接続され、これにより、リードデータは、差動出力端を介して出力される。
【００８７】
図１９は、図１８における第１センスアンプ及び第２センスアンプの具体的な動作を説明するためのフローチャートである。
図１９に示すように、プリチャージ制御信号に従って、第１センスアンプのプリチャージ動作を行う（ステップＳ２１）。
プリチャージ動作は、差動出力端のレベルを所定のレベルにプリチャージすることによって行われる。
【００８８】
第１センスアンプに、データ電圧と、第１基準電圧及び第２基準電圧とが提供されることによって、データ電圧と第１基準電圧及び第２基準電圧との間の電圧レベル差を積分する動作が行われる（ステップＳ２２）。
第１基準電圧及び第２基準電圧が基準セルから発生する場合、第１基準電圧及び第２基準電圧のいずれか１つのレベルは、データ電圧のレベルとほぼ同じ値を有し、他の１つの基準電圧のレベルは、データ電圧のレベルと異なる値を有する。
【００８９】
例えば、メモリセルにロジックハイに該当するデータが保存された場合、データ電圧は、第１基準電圧と、そのレベルがほぼ同一であり、データ電圧と第２基準電圧とのレベル差が積分される。第１センスアンプは、積分動作による差動出力信号を発生させる（ステップＳ２３）。
【００９０】
プリチャージ時点後、所定の遅延時間後に、第２センスアンプが活性化される（ステップＳ２４）。
第２センスアンプは、第１センスアンプからの差動出力信号を受信し、所定の遅延時間後に差動出力信号をセンシングし、増幅された差動出力信号を発生する（ステップＳ２５）。
増幅動作の開始後、所定の時点で、増幅された差動出力信号をラッチし（ステップＳ２６）、ラッチされた差動出力信号は、リードデータとして出力される（ステップＳ２７）。
【００９１】
図２０は、本発明の他の実施形態によるデータリード回路の一具現例を示す回路図である。
図２０に示すように、データリード回路３１００は、不揮発性メモリ装置に備わる複数のビットラインそれぞれに対応して配置される。
【００９２】
データリード回路３１００は、メモリセル３１１０のデータを読み取るための各種回路として、例えば、ビットラインに接続され、ビットラインを所定のレベルにプリチャージするためのプリチャージ回路３１３０、ビットラインを選択するためのビットライン選択回路３１２０、ビットラインをクランピングするためのクランピング回路３１４０、及びビットラインに電流を提供する電流源３１５０を含む。図２０には、メモリセル３１１０は、ＭＴＪを含むＭＲＡＭセルの例を示す。
【００９３】
また、データリード回路３１００は、上述の本発明の実施形態による複数の基準電圧を利用し、積分動作に起因したセンシング及び増幅動作を行う第１センスアンプ回路３１６０と、ノーマルなセンシング及び増幅動作を行う第２センスアンプ回路３１７０とを含むことができる。
また、第１センスアンプ回路３１６０及び第２センスアンプ回路３１７０それぞれを選択的にデータリード回路３１００に含めるために、データリード回路３１００は、第１制御信号Ｃｔｒｌ＿１１に応答し、第１センスアンプ回路３１６０の選択を制御するための第１制御回路３１６１と、第２制御信号Ｃｔｒｌ＿１２に応答し、第２センスアンプ回路３１７０の選択を制御するための第２制御回路３１７１とをさらに含むことができる。
【００９４】
第１制御回路３１６１及び第２制御回路３１７１は、それぞれ第１制御信号Ｃｔｒｌ＿１１及び第２制御信号Ｃｔｒｌ＿１２をゲート電極を介して受信するＭＯＳトランジスタとして具現される。
また、第１制御回路３１６１の第１電極及び第２電極は、それぞれ第１センスアンプ回路３１６０の入力端（例えば、データ電圧ＶＳＡを受信する第１入力端）と出力端とに接続される。
また、第２制御回路３１７１の第１電極及び第２電極は、それぞれ第２センスアンプ回路３１７０の入力端（例えば、第１制御回路の出力ＶＯＵＴ１を受信する第１入力端）と出力端とに接続される。
【００９５】
第１センスアンプ回路３１６０は、第２入力端及び第３入力端を介して、それぞれ第１基準電圧ＶＲＥＦＨ及び第２基準電圧ＶＲＥＦＬを受信する。第１基準電圧ＶＲＥＦＨ及び第２基準電圧ＶＲＥＦＬは、上述のように、外部からの電圧を利用し、不揮発性メモリ装置内で生成されたＤＣ電圧であるか、あるいは外部から直接提供されるＤＣ電圧であってもよい。
または、第１基準電圧ＶＲＥＦＨ及び第２基準電圧ＶＲＥＦＬは、ロジックハイ又はロジックローに該当する情報を保存する基準セルによって展開（ｄｅｖｅｌｏｐ）される電圧であってもよい。
【００９６】
一方、第２センスアンプ回路３１７０は、第２入力端を介して基準電圧ＶＲＥＦを受信する。
基準電圧ＶＲＥＦは、不揮発性メモリ装置内で生成されたり、あるいは外部から直接提供されるＤＣ電圧であってもよい。
また、基準電圧ＶＲＥＦは、第１基準電圧ＶＲＥＦＨと第２基準電圧ＶＲＥＦＬのほぼ中間値に該当するレベルを有することができる。
【００９７】
図２０に示す実施形態によれば、データリード回路３１００が単一基準電圧ＶＲＥＦを利用した増幅動作を行う第２センスアンプ回路３１７０以外にも、デュアル基準電圧ＶＲＥＦＨ、ＶＲＥＦＬを利用した積分回路をベースとする第１センスアンプ回路３１６０をさらに含む。
不揮発性メモリ装置のテストモードで、第１制御信号Ｃｔｒｌ＿１１及び第２制御信号Ｃｔｒｌ＿１２が、それぞれ第１センスアンプ回路３１６０及び第２センスアンプ回路３１７０に提供され、これにより、第１センスアンプ回路３１６０及び第２センスアンプ回路３１７０それぞれを利用した出力波形の特性を判別することができる。
【００９８】
第２センスアンプ回路３１７０が選択される場合、ビットラインを介したデータ電圧ＶＳＡは、第１制御回路３１６１を経て、第２センスアンプ回路３１７０の第１入力端に提供される。第２センスアンプ回路３１７０は、データ電圧ＶＳＡと基準電圧ＶＲＥＦとのレベルを比較し、その結果に該当する増幅信号ＶＯＵＴ２を出力する。
【００９９】
一方、第１センスアンプ回路３１６０が選択される場合、データ電圧ＶＳＡは、第１センスアンプ回路３１６０の第１入力端に提供され、上述の実施形態で説明したように、データ電圧ＶＳＡと第１基準電圧ＶＲＥＦＨ及び第２基準電圧ＶＲＥＦＬとの間の電圧レベル差による積分動作が行われ、積分結果による差動出力信号が発生する。
その後、所定の時点で、差動出力信号がセンシング及び増幅されることによって、増幅信号ＶＯＵＴ１が第１センスアンプ回路３１６０から出力される。第１センスアンプ回路３１６０の出力端は、第２制御回路３１７１を経て、第２センスアンプ回路３１７０の出力端に電気的に接続され得る。
【０１００】
テストモードで、第１センスアンプ回路３１６０及び第２センスアンプ回路３１７０から出力される増幅信号ＶＯＵＴ１、ＶＯＵＴ２を利用し、データ信号の波形を分析することができる。
分析結果を参照し、第１センスアンプ回路３１６０及び第２センスアンプ回路３１７０の内のいずれか一つが、不揮発性メモリ装置の正常動作時に利用されるように設定される。
例えば、第２センスアンプ回路３１７０からの増幅信号ＶＯＵＴ１が、フルデジタルレベルに展開（ｄｅｖｅｌｏｐ）されるまで多くの時間がかかる場合、不揮発性メモリ装置の正常動作時に、第１センスアンプ回路３１６０がイネーブルされるように設定する。
不揮発性メモリ装置は、動作モードを設定するためのＭＲＳコードを保存するモードレジスタセット（ＭＲＳ、図示せず）を含むことができ、不揮発性メモリ装置の初期駆動時、第１制御回路３１６１及び第２制御回路３１７１がＭＲＳコードによって制御される。
【０１０１】
図２１は、本発明の他の実施形態によるデータリード回路の一具現例を示すブロック図である。
説明の便宜上、上述のデータリード回路に含まれる構成のうち、センスアンプ回路のみを示す。
図２１では、２ビット以上のデータを保存する単位セルのデータを読み取るためのデータリード回路４３００を示す。一例として、不揮発性メモリ装置は、１つのメモリセル（または、単位セル（ｕｎｉｔ  ｃｅｌｌ））当たり２ビットのデータを保存することができる。マルチレベルセル（ｍｕｌｔｉ−ｌｅｖｅｌ  ｃｅｌｌ）を利用して１つの２ビットのデータを保存する単位セルを具現することができ、または２つのシングルレベルセル（ｓｉｎｇｌｅ−ｌｅｖｅｌ  ｃｅｌｌ）を利用し、２ビットのデータを保存する１つの単位セルを具現することができる。
【０１０２】
単位セルに２ビットのデータが保存される場合、単位セルに接続されたビットラインを介して伝えられるデータ電圧ＶＳＡは、４個のレベル状態のうちいずれか一つを有する。
また、複数個の基準電圧が単位セルに保存されたデータを読み取るために利用され、例えば、４個の基準電圧（ＶＲＥＦＨ、ＶＲＥＦＬ、ＶＲＥＦＨＭ、ＶＲＥＦＬＭ）が利用される。
基準電圧（ＶＲＥＦＨ、ＶＲＥＦＬ、ＶＲＥＦＨＭ、ＶＲＥＦＬＭ）は、上述の実施形態と類似して、４種のデータ状態それぞれを保存する基準セルから生成される。又は、基準電圧（ＶＲＥＦＨ、ＶＲＥＦＬ、ＶＲＥＦＨＭ、ＶＲＥＦＬＭ）は、外部からの電圧を利用して、不揮発性メモリ装置内で生成されるか、あるいは外部から直接提供されるＤＣ電圧であってもよい。
【０１０３】
データリード回路４３００は、１本のビットラインに対応し、第１センスアンプ回路４３１０及び第２センスアンプ回路４３２０を含む。
第１センスアンプ回路４３１０及び第２センスアンプ回路４３２０それぞれは、データ電圧ＶＳＡ及び少なくとも２つの基準電圧を受信する。
一例として、単位セルに２ビットのデータが保存される場合、４個の基準電圧が生成され、第１センスアンプ回路４３１０は、第１基準電圧ＶＲＥＦＨ及び第４基準電圧ＶＲＥＦＬを受信し、第２センスアンプ回路４３２０は、第２基準電圧ＶＲＥＦＨＭ及び第３基準電圧ＶＲＥＦＬＭを受信する。
【０１０４】
第１センスアンプ回路４３１０及び第２センスアンプ回路４３２０それぞれは、上述の実施形態で説明したように、入力電圧を差動増幅し、差動出力信号に係わるセンシング及び増幅動作を行う。
第１センスアンプ回路４３１０は、データ電圧ＶＳＡと第１基準電圧ＶＲＥＦＨ及び第４基準電圧ＶＲＥＦＬとの間の電圧レベル差を積分して差動出力信号を発生し、差動出力信号を所定の時点でセンシング及び増幅することによって、増幅された差動出力信号（ＶＯＵＴ１ＶＯＵＴ１ｂ）を発生させる。
【０１０５】
また、これと同様に、第２センスアンプ回路４３２０は、データ電圧ＶＳＡと第２基準電圧ＶＲＥＦＨＭ及び第３基準電圧ＶＲＥＦＬＭとの間の電圧レベル差を積分して差動出力信号を発生し、差動出力信号を所定の時点でセンシング及び増幅することによって、増幅された差動出力信号（ＶＯＵＴ２、ＶＯＵＴ２ｂ）を発生させる。データリード回路４３００は、増幅された差動出力信号（ＶＯＵＴ１、ＶＯＵＴ１ｂ、ＶＯＵＴ２、ＶＯＵＴ２ｂ）を受信するデコーディング回路４３３０をさらに具備することができる。
【０１０６】
デコーディング回路４３３０は、増幅された差動出力信号（ＶＯＵＴ１、ＶＯＵＴ１ｂ、ＶＯＵＴ２、ＶＯＵＴ２ｂ）をデコーディングしてデータ信号Ｄａｔａを発生する。
データ電圧ＶＳＡのレベルは、単位セルに保存されたデータに従って異なる値を有し、また、データ電圧ＶＳＡを利用した積分動作と、センシング及び増幅動作とによる増幅された差動出力信号（ＶＯＵＴ１、ＶＯＵＴ１ｂ、ＶＯＵＴ２、ＶＯＵＴ２ｂ）もまた、互いに異なるレベルを有する。デコーディング回路４３３０は、増幅された差動出力信号（ＶＯＵＴ１、ＶＯＵＴ１ｂ、ＶＯＵＴ２、ＶＯＵＴ２ｂ）のレベルを分析し、２ビットのデータ信号Ｄａｔａを発生させる。
【０１０７】
図２１では、単位セル当たり２ビットのデータを読み取るための実施形態、及び１つの単位セルに対応して２つのセンスアンプ回路（４３１０、４３２０）が配置される実施形態を示したが、本発明は、これに限定されるものではない。
一例として、デコーディング動作の正確性を向上するために、１つの単位セルに対応して３個以上のセンスアンプ回路が配置されてもよい。その場合、４個の基準電圧（ＶＲＥＦＨ、ＶＲＥＦＬ、ＶＲＥＦＨＭ、ＶＲＥＦＬＭ）を適切に組み合わせることにより、それぞれのセンスアンプ回路ごとに、互いに異なるデュアル基準電圧を提供することができる。
【０１０８】
一例として、図２１に示すセンスアンプ回路以外に、追加のセンスアンプ回路（一例として、２つのセンスアンプ回路）がさらに配置され、いずれか１つのセンスアンプ回路には、第１基準電圧ＶＲＥＦＨ及び第３基準電圧ＶＲＥＦＬＭを提供し、他の１つのセンスアンプ回路には、第２基準電圧ＶＲＥＦＨＭ及び第４基準電圧ＶＲＥＦＬを提供する形態でデータリード回路を具現することも可能である。
また、単位セル当たり３ビット以上のデータが保存され、その場合、さらに複数の基準電圧を基準セルから発生させたり、あるいは基準電圧発生部から発生させることもできる。
【０１０９】
図２２〜図２４は、図２１のデータリード回路を含む不揮発性メモリ装置の一具現例を示すブロック図である。
本実施形態について説明するにあたり、前述の実施形態と同一または類似の構成は、その動作もまた同一または類似しているので、それらについての詳細な説明は省略する。
【０１１０】
図２２を参照すれば、不揮発性メモリ装置４１００は、不揮発性セルアレイとして、複数のメモリセル（例えば、ＭＲＡＭセル４１１１）を含むメモリセルアレイ４１１０、メモリセルアレイ４１１０のワードラインを選択するためのロウデコーダ（Ｘ−Ｄｅｃ）４１２０、メモリセルアレイ４１１０のビットラインを選択するためのカラムデコーダ（Ｙ−Ｄｅｃ）４１３０、プリチャージ動作を行うプリチャージ回路部４１４０、及びデータをセンシング及び増幅するセンスアンプ回路ブロック４１５０を具備する。
【０１１１】
また、不揮発性メモリ装置４１００は、データセンシングのための各種基準電圧（ＶＲＥＦＬ、ＶＲＥＦＬＭ、ＶＲＥＦＨＭ、ＶＲＥＦＨ）を発生させる基準電圧発生部（４１７１、４１７２、４１７３、４１７４）を具備する。
一例として、ローレベルを有する基準電圧ＶＲＥＦＬを発生させる第１基準電圧発生部４１７１と、ロー中間レベルを有する基準電圧ＶＲＥＦＬＭを発生させる第２基準電圧発生部４１７２と、ハイ中間レベルを有する基準電圧ＶＲＥＦＨＭを発生させる第３基準電圧発生部４１７３と、ハイレベルを有する基準電圧ＶＲＥＦＨを発生させる第４基準電圧発生部４１７４とを示す。図２２には、基準電圧発生部（４１７１〜４１７４）が互いに異なる機能ブロックとして示しているが、実質的に１つの機能ブロックによって、複数の基準電圧を発生させてもよい。
【０１１２】
さらに、本発明の実施形態によれば、複数の基準電圧（ＶＲＥＦＬ、ＶＲＥＦＬＭ、ＶＲＥＦＨＭ、ＶＲＥＦＨ）が、センスアンプ回路ブロック４１５０に提供される。
図２２では、第１基準電圧〜第４基準電圧（ＶＲＥＦＬ、ＶＲＥＦＬＭ、ＶＲＥＦＨＭ、ＶＲＥＦＨ）が、不揮発性メモリ装置４１００内の第１基準電圧発生部〜第４基準電圧発生部（４１７１〜４１７４）でそれぞれ生成されることを示しているが、第１基準電圧〜第４基準電圧（ＶＲＥＦＬ、ＶＲＥＦＬＭ、ＶＲＥＦＨＭ、ＶＲＥＦＨ）は、外部にあるコントローラ（図示せず）で生成され、不揮発性メモリ装置４１００に提供されても差し支えない。
【０１１３】
センスアンプ回路ブロック４１５０は、データ電圧、及び第１基準電圧〜第４基準電圧（ＶＲＥＦＬ、ＶＲＥＦＬＭ、ＶＲＥＦＨＭ、ＶＲＥＦＨ）を受信する。
一例として、センスアンプ回路ブロック４１５０内のそれぞれのセンスアンプ回路は、データ電圧ＶＳＡを受信し、また第１基準電圧〜第４基準電圧（ＶＲＥＦＬ、ＶＲＥＦＬＭ、ＶＲＥＦＨＭ、ＶＲＥＦＨ）の内の少なくとも一つを受信し、受信された信号を利用し、センシング動作及び増幅動作を行う。
ただし、基準電圧の個数と構成は、同じ目的を達成するために、その個数と構成とが異なることがある。
【０１１４】
図２３は、図２２とは異なる方式によって、基準電圧を生成する例を示す。
一例として、図２３に示す不揮発性メモリ装置４１００は、データを読み取るための基準電圧（例えば、第１基準電圧〜第４基準電圧（ＶＲＥＦＬ、ＶＲＥＦＬＭ、ＶＲＥＦＨＭＶＲＥＦＨ））を基準セルから生成する。このために、不揮発性メモリ装置４１００の不揮発性セルアレイは、メモリセルアレイ４１１０以外に、基準セルアレイ４１８０をさらに具備し、基準セルアレイ４１８０は、複数のデータ状態に該当する抵抗値を有する基準セルを含む。
例えば、４個の基準電圧を利用してデータをセンシングする場合、基準セルアレイ４１８０は、第１基準電圧ＶＲＥＦＬ〜第４基準電圧ＶＲＥＦＨを提供する複数個の基準セル、第１基準セル〜第４基準セル（４１８１〜４１８４）を含む。データを保存するメモリセルアレイ４１１０のメモリセル４１１１と、基準セルアレイ４１８０の第１〜第４基準セル（４１８１〜４１８４）は同じセル構造を有することができる。
【０１１５】
基準セルアレイ４１８０の第１〜第４基準セル（４１８１〜４１８４）については、「００」、「０１」、「１０」及び「１１」の内のいずれか一つに該当するデータが保存されてもよい。第１〜第４基準セル（４１８１〜４１８４）に対する書き込み動作は、最初１回行われる。
基準セルアレイ４１８０の第１基準セル４１８１には、「００」のデータが書き込まれ、第２基準セル４１８２には、「０１」のデータが書き込まれ、第３基準セル４１８３には、「１０」のデータが書き込まれ、第４基準セル４１８４には、「１１」のデートが書き込まれる。
【０１１６】
基準セルアレイ４１８０は、ワードラインの少なくとも一部に対応して第１基準セル４１８１〜第４基準セル４１８４が配置されるか、又はあらゆるワードラインそれぞれに対して、第１基準セル４１８１〜第４基準セル４１８４が配置されてもよい。
これにより、メモリセルアレイ４１１０に対する読み取り動作時に、基準セルアレイ４１８０の第１〜第４基準セル（４１８１〜４１８４）に記録された情報が共に読み取られる。
【０１１７】
図２４は、図２２及び図２３の不揮発性メモリセルの一例であり、ＳＴＴ−ＭＲＡＭ（Ｓｐｉｎ  Ｔｒａｎｓｆｅｒ  Ｔｏｒｑｕｅ  Ｍａｇｎｅｔｏ  ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の具現例を示す立体図である。
不揮発性メモリ装置は、マルチレベルセル（ｍｕｌｔｉ−ｌｅｖｅｌ  ｃｅｌｌ）を利用し、単位セル（ｕｎｉｔ  ｃｅｌｌ）当たり２ビット以上のデータを保存することができる。単位セルは、１つのＭＴＪセルが４種の抵抗値の内のいずれか１つの抵抗値を有するようにするか、又は２つのＭＴＪセルが配置され、それぞれのＭＴＪセルが２種の抵抗値の内のいずれか１つの抵抗値を有するようにすることによって具現される。
図２４は、その一例であり、２つのＭＴＪセルが単位セル（ｕｎｉｔ  ｃｅｌｌ）に配置される場合を示す。
【０１１８】
図２４を参照すると、メモリセル４１１１は、第１ＭＴＪセル４１０と、第２ＭＴＪセル４２０と、セルトランジスタＣＴを含む。
セルトランジスタＣＴのゲートは、ワードライン（例えば、第１ワードラインＷＬ０）に接続され、セルトランジスタＣＴの一電極は、ＭＴＪセル４１０及び４２０を介して、ビットライン（例えば、第１ビットラインＢＬ０）に接続される。また、セルトランジスタＣＴの他の電極は、ソースラインＳＬ０に接続される。
【０１１９】
第１ＭＴＪセル４１０は、第１固定層（ｆｉｘｅｄ  ｌａｙｅｒ）４１３と、第１自由層（ｆｒｅｅ  ｌａｙｅｒ）４１１と、それら間の第１トンネル層４１２とを含む。
第２ＭＴＪセル４２０は、第２固定層４２３と、第２自由層４２１と、それら間の第２トンネル層４２２とを含む。
各固定層（４１３、４２３）の磁化方向は、固定されており、自由層（４１１、４２１の磁化方向は、条件によって固定層（４１３、４２３）の磁化方向と同じであるか、あるいは逆方向になることもある。
固定層（４１３、４２３）の磁化方向を固定させるための要素、例えば、反強磁性層（ａｎｔｉ−ｆｅｒｒｏｍａｇｎｅｔｉｃ  ｌａｙｅｒ）（図示せず）がそれぞれさらに備わってもよい。
【０１２０】
図２５は、本実施形態による不揮発性メモリ装置のデータ読み取り動作の一例を説明するための回路図である。
説明の便宜上、データパス回路や基準パス回路に備わる各種回路は、その図示を省略する。
図２２、図２３、図２４及び図２５を参照すると、データパス回路及び基準パス回路によって生成されたデータ電圧ＶＳＡ及び基準電圧（ＶＲＥＦＬ〜ＶＲＥＦＨ）は、センスアンプ回路ブロック４１５０に提供される。センスアンプ回路ブロック４１５０は、複数のセンスアンプ回路部４１５１を含み、例えば、それぞれのセンスアンプ回路部４１５１は、いずれか１つのデータパス回路に対応して配置される。
【０１２１】
また、図示していないが、他のセンスアンプ回路部それぞれは、他のデータパス回路にそれぞれに対応して配置され、基準電圧（ＶＲＥＦＬ〜ＶＲＥＦＨ）は、複数のセンスアンプ回路部に共通して提供される。
センスアンプ回路部４１５１は、データ電圧ＶＳＡをセンシング及び増幅するためのものであり、図２２及び図２３のセンスアンプ回路ブロック４１５０に含まれる。センスアンプ回路部４１５１の出力は、所定のラッチ回路（図示せず）によってラッチされ、リードデータとして外部に提供される。
【０１２２】
本実施形態によれば、センスアンプ回路部４１５１は、データ電圧ＶＳＡと基準電圧（ＶＲＥＦＬ〜ＶＲＥＦＨ）を利用してセンシング及び増幅動作を行うことができる。
第１基準電圧〜第４基準電圧（ＶＲＥＦＬ、ＶＲＥＦＬＭ、ＶＲＥＦＨＭ、ＶＲＥＦＨ）は、第１〜第４基準セル（４１８１〜４１８４）に保存されたデータ値によって展開（ｄｅｖｅｌｏｐ）される電圧を有し、データ電圧ＶＳＡが展開（ｄｅｖｅｌｏｐ）されることによって、データ電圧ＶＳＡと、第１基準電圧〜第４基準電圧（ＶＲＥＦＬ、ＶＲＥＦＬＭ、ＶＲＥＦＨＭ、ＶＲＥＦＨ）との間で、電圧レベルの差が生じる。
例えば、メモリセル４１１１に、「００」に該当するデータが書き込まれた場合、データ電圧ＶＳＡと第１基準電圧ＶＲＥＦＬは、同じ電圧レベルを有し、データ電圧ＶＳＡと、第２基準電圧〜第４基準電圧（ＶＲＥＦＬＭ、ＶＲＥＦＨＭ、ＶＲＥＦＨ）間にレベル差が生じる。
【０１２３】
センスアンプ回路部４１５１は、データ電圧ＶＳＡと第１基準電圧〜第４基準電圧（ＶＲＥＦＬ、ＶＲＥＦＬＭ、ＶＲＥＦＨＭ、ＶＲＥＦＨ）とのレベルを比較し、電圧レベル差を増幅することによって、出力信号を発生させ、出力信号に係わるデコーディング動作を行うことによって、マルチビットのＬＳＢ（ｌｅａｓｔ  ｓｉｇｎｉｆｉｃａｎｔ  ｂｉｔ）データ及びＭＳＢ（ｍｏｓｔ  ｓｉｇｎｉｆｉｃａｎｔ  ｂｉｔ）データを発生させる。
【０１２４】
出力信号を発生させる動作は、データ電圧ＶＳＡと第１基準電圧〜第４基準電圧（ＶＲＥＦＬ、ＶＲＥＦＬＭ、ＶＲＥＦＨＭ、ＶＲＥＦＨ）との間のレベル差に対応して差動信号を発生させる動作と、発生された差動信号をセンシング及び増幅する動作とを含んでもよい。
また、差動信号を発生させる動作は、キャパシタ（図示せず）を利用した積分回路によって行われ、データ電圧ＶＳＡと第１基準電圧〜第４基準電圧（ＶＲＥＦＬ、ＶＲＥＦＬＭ、ＶＲＥＦＨＭ、ＶＲＥＦＨ）との電圧差をキャパシタに累積する動作で行われる。
【０１２５】
また、センスアンプ回路部４１５１は、１つのデータパス回路に対応して複数個のセンスアンプ回路（図示せず）を含み、また、複数個のセンスアンプ回路の出力信号を組み合わせ、マルチビットのＬＳＢデータとＭＳＢデータを発生させるためのデコーダ（図示せず）を含んでもよい。
第１基準電圧ＶＲＥＦＬ〜第４基準電圧ＶＲＥＦＨは、それぞれ一つ以上の基準電圧を含む少なくとも２つの基準電圧の組み合わせに区分され、それぞれの基準電圧の組み合わせが、センスアンプ回路それぞれに提供される。センスアンプ回路それぞれは、データ電圧ＶＳＡと１つの基準電圧の組み合わせとを受信し、受信された信号のレベル差による出力信号を発生させる。
【０１２６】
図２６は、図２５のセンスアンプ回路部の一具現例を示すブロック図であり、図２７は、マルチビットのＬＳＢデータとＭＳＢデータの出力例を示すテーブルである。
図２６を参照すると、センスアンプ回路部４１５１は、１つのデータ電圧ＶＳＡ又はメモリセル４１１１に対応して、複数のセンスアンプ回路を含み、例えば、第１センスアンプ回路〜第４センスアンプ回路（４３１、４３２、４３３、４３４）及びデコーディング回路４４１を含む。
【０１２７】
第１センスアンプ回路４３１〜第４センスアンプ回路４３４のそれぞれは、メモリセル４１１１に保存されたデータによるデータ電圧ＶＳＡを共通して受信し、また複数の基準電圧の組み合わせの内のいずれか１つの組み合わせの基準電圧を受信する。
例えば、第１基準電圧〜第４基準電圧（ＶＲＥＦＬ、ＶＲＥＦＬＭ、ＶＲＥＦＨＭ、ＶＲＥＦＨ）は、４個の組み合わせに区分され、それぞれの組み合わせの基準電圧が、第１センスアンプ回路４３１〜第４センスアンプ回路４３４それぞれに提供される。
第１センスアンプ回路４３１〜第４センスアンプ回路４３４のそれぞれは、入力された電圧を利用したセンシング及び増幅動作を行って出力信号を発生させる。一例として第１センスアンプ回路４３１は、データ電圧ＶＳＡ、第１基準電圧ＶＲＥＦＬ及び第４基準電圧ＶＲＥＦＨを利用したセンシング及び増幅動作を行うことによって、第１出力信号ＶＯＵＴを発生させる。
【０１２８】
上述のような方法で、第２センスアンプ回路４３２は、データ電圧ＶＳＡ、第２基準電圧ＶＲＥＦＬＭ及び第３基準電圧ＶＲＥＦＨＭを受信し、第２出力信号ＶＯＵＴＭを発生させる。また、第３センスアンプ回路４３３は、データ電圧ＶＳＡ、第１基準電圧ＶＲＥＦＬ及び第２基準電圧ＶＲＥＦＬＭを受信し、第３出力信号ＶＯＵＴＬＭを発生させる。また、第４センスアンプ回路４３４０は、データ電圧ＶＳＡ、第３基準電圧ＶＲＥＦＨＭ及び第４基準電圧ＶＲＥＦＨを受信し、第４出力信号ＶＯＵＴＨＭを発生させる。
【０１２９】
各センスアンプ回路（４３１〜４３４）で発生した出力信号（ＶＯＵＴ、ＶＯＵＴＭ、ＶＯＵＴＬＭ、ＶＯＵＴＨＭ）は、デコーディング回路４４１に提供される。
デコーディング回路４４１は、受信した出力信号をデコーディング処理し、マルチレベルセル（ＭＬＣ）のマルチビットのＭＳＢデータとＬＳＢデータを出力する。
【０１３０】
図２６では、単位セル当たり２ビットのデータが保存されたマルチレベルセルを読み取るための回路の一具現例が示したが、本発明は、これに限定されるものではない。
一例として、１つの単位セルに対応して異なる個数のセンスアンプ回路が配置され、またそれぞれのセンスアンプ回路に提供される基準電圧（ＶＲＥＦＨ、ＶＲＥＦＬ、ＶＲＥＦＨＭ、ＶＲＥＦＬＭ）の組み合わせは、異なって定義されてもよい。
また、単位セル当たり３ビット以上のデータが保存され、その場合、さらに複数の基準電圧が基準セルから発生させたり、あるいは外部から提供される。
また、上述のデコーディング回路が、センスアンプ回路部４１５１内に備わると説明したが、デコーディング回路は、センスアンプ回路部４１５１の外部に配置される別途のデコーダ回路ブロック（図示せず）に含まれてもよい。
【０１３１】
一方、図２７を参照すると、マルチレベルセルＭＬＣに保存されたデータ値に従って、データ電圧ＶＳＡが異なるように展開（ｄｅｖｅｌｏｐ）され、センスアンプ回路部４１５１の各センスアンプ回路（４３１〜４３４）で出力される出力信号も変化する。
一例として、マルチレベルセルＭＬＣに、データ「００」この保存されているとき、マルチレベルセルＭＬＣによって発生するデータ電圧ＶＳＡは、第１基準電圧ＶＲＥＦＬと同一である。
【０１３２】
従って、第１センスアンプ回路４３１は、データ電圧ＶＳＡと第４基準電圧ＶＲＥＦＨとのレベル差をセンシング及び増幅し、ロジックローレベルＬを有する第１出力信号ＶＯＵＴを出力する。
第２センスアンプ回路４３２は、データ電圧ＶＳＡと第２基準電圧ＶＲＥＦＬＭ及び第３基準電圧ＶＲＥＦＨＭとのレベル差をセンシング及び増幅し、ロジックローレベルＬを有する第２出力信号ＶＯＵＴＭを出力する。
また、第３センスアンプ回路４３３は、データ電圧ＶＳＡと第２基準電圧ＶＲＥＦＬＭとのレベル差をセンシング及び増幅し、ロジックローレベルＬを有する第３出力信号ＶＯＵＴＬＭを出力する。
また、第４センスアンプ回路４３４は、データ電圧ＶＳＡと第３基準電圧ＶＲＥＦＨＭ及び第４基準電圧ＶＲＥＦＨとのレベル差をセンシング及び増幅し、ロジックローレベルＬを有する第４出力信号ＶＯＵＴＨＭを出力する。
【０１３３】
同様に、マルチレベルセルＭＬＣに、データ「０１」が保存されているとき、マルチレベルセルＭＬＣによって発生するデータ電圧ＶＳＡは、第２基準電圧ＶＲＥＦＬＭと同一である。
これにより、データ電圧ＶＳＡと、第１基準電圧ＶＲＥＦＬ、第３基準電圧ＶＲＥＦＨＭ及び第４基準電圧ＶＲＥＦＨとの間にレベル差が生じ、このレベル差が、センスアンプ回路によってセンシング及び増幅される。この場合、第１センスアンプ回路４３１は、ロジックローレベルＬを有する第１出力信号ＶＯＵＴを出力し、第２センスアンプ回路４３２は、ロジックローレベルＬを有する第２出力信号ＶＯＵＴＭを出力し、第３センスアンプ回路４３３は、ロジックハイレベルＨを有する第３出力信号ＶＯＵＴＬＭを出力する。また、第４センスアンプ回路４３４は、ロジックローレベルＬを有する第４出力信号ＶＯＵＴＨＭを出力する。
【０１３４】
同様に、マルチレベルセルＭＬＣに、データ「１０」が保存されているとき、マルチレベルセルによって発生するデータ電圧ＶＳＡは、第３基準電圧ＶＲＥＦＨＭと同一である。
この場合、第１センスアンプ回路４３１、第２センスアンプ回路４３２及び第３センスアンプ回路４３３は、ロジックハイレベルＨを有する第１出力信号〜第３出力信号（ＶＯＵＴ、ＶＯＵＴＭ、ＶＯＵＴＬＭ）をそれぞれ出力する。一方、第４センスアンプ回路４３４は、ロジックローレベルＬを有する第４出力信号ＶＯＵＴＨＭを出力する。
【０１３５】
また同様に、マルチレベルセルＭＬＣに、データ「１１」が保存されているとき、マルチレベルセルＭＬＣによって発生するデータ電圧ＶＳＡは、第４基準電圧ＶＲＥＦＨと同一である。
この場合、第１センスアンプ回路４３１〜第４センスアンプ回路４３４は、いずれもロジックハイレベルＨを有する第１出力信号〜第４出力信号（ＶＯＵＴ、ＶＯＵＴＭ、ＶＯＵＴＬＭ、ＶＯＵＴＨＭ）を出力する。
【０１３６】
図２８及び図２９は、図２６のデコーディング回路の一具現例を示す回路図である。
図２８に示すように、デコーディング回路４４１Ａは、排他的論理和を行うための第１ＸＯＲゲート４５１及び第２ＸＯＲゲート４５２を含む。
図２６及び図２８を参照すると、デコーディング回路４４１Ａは、第１出力信号ＶＯＵＴ、第２出力信号ＶＯＵＴＭ、第３出力信号ＶＯＵＴＬＭ、及び第４出力信号ＶＯＵＴＨＭを受信し、受信した出力信号をデコーディングし、マルチレベルセルＭＬＣに保存されるマルチビットデータを出力する。例えば、マルチレベルセルＭＬＣに２ビットのデータが保存された場合、デコーディング回路４４１Ａは、マルチビットのＭＳＢデータとＬＳＢデータを出力する。
【０１３７】
このとき、図２７に示したテーブルを参照すると、第１ＭＳＢデータの値は、第１出力信号ＶＯＵＴのレベルに対応する値を有する。
すなわち、第１出力信号ＶＯＵＴがロジックローレベルＬを有すれば、マルチレベルセルＭＬＣに保存された第１ＭＳＢデータは、ロジックロー値「０」を有し、第１出力信号ＶＯＵＴがロジックハイレベルＨを有すれば、第１ＭＳＢデータも、ロジックハイ値「１」を有する。
【０１３８】
一方、第２ＬＳＢデータの値は、他の出力信号のレベルに従って値が変化する。
例えば、第２ＬＳＢデータの値は、第２出力信号〜第４出力信号（ＶＯＵＴＭ、ＶＯＵＴＬＭ、ＶＯＵＴＨＭ）を論理演算して決定され、一例として、第２ＬＳＢデータの値を決定するために、排他的論理和（ＸＯＲ）演算が利用される。
このために、デコーディング回路４４１Ａは、第１ＸＯＲゲート４５１及び第２ＸＯＲゲート４５２を含み、第１ＸＯＲゲート４５１は、第３出力信号ＶＯＵＴＬＭと第４出力信号ＶＯＵＴＨＭとを受信し、２つの信号の排他的論理和を出力する。第２ＸＯＲゲート４５２は、第１ＸＯＲゲート４５１から出力された信号と、第２出力信号ＶＯＵＴＭとを受信し、２つの信号の排他的論理和結果を第２ＬＳＢデータとして出力する。
【０１３９】
図２７及び図２８を参照すると、第３出力信号ＶＯＵＴＬＭと第４出力信号ＶＯＵＴＨＭとの排他的論理和（ＸＯＲ）が、ロジックロー「０」値を有すれば、第２ＬＳＢデータの値は、第１出力信号ＶＯＵＴのレベルに対応する値を有し、第３出力信号ＶＯＵＴＬＭと第４出力信号ＶＯＵＴＨＭとの排他的論理和（ＸＯＲ）が、ロジックハイ「１」値を有すれば、第２ＬＳＢデータの値は、第１出力信号ＶＯＵＴの反対のレベルに対応する値を有する。
【０１４０】
図２８で説明したデコーディング回路４４１Ａの構成は、１つの例を提示したものに過ぎず、上述の論理ゲートの個数の構成は、同じ目的を達成するために異なる構成を取ることもでき、半導体メモリ装置のタイミング特性によっても、一部変更されることは、当業者にとって自明である。
【０１４１】
一方、図２９は、図２６のデコーディング回路の他の具現例を示す回路図である。
図２９のデコーディング回路４４１Ｂは、第１出力信号ＶＯＵＴ、第３出力信号ＶＯＵＴＬＭ及び第４出力信号ＶＯＵＴＨＭを受信し、受信した出力信号をデコーディングし、マルチレベルセルＭＬＣに保存されるマルチビットデータを出力する。
【０１４２】
第１ＸＯＲゲート４５３は、第３出力信号ＶＯＵＴＬＭと第４出力信号ＶＯＵＴＨＭとを受信し、２つの信号の排他的論理和を出力する。
また、図２７の出力テーブルで、第１出力信号ＶＯＵＴと第２出力信号ＶＯＵＴＭとが同一であるので、第２出力信号ＶＯＵＴＭの代わりに、第１出力信号ＶＯＵＴが第２ＸＯＲゲート４５４に提供される。
第２ＸＯＲゲート４５４は、第１ＸＯＲゲート４５１から出力された信号と、第１出力信号ＶＯＵＴとを受信し、２つの信号の排他的論理和の結果を第２ＬＳＢデータとして出力する。
【０１４３】
図３０は、図２２及び図２３の不揮発性メモリ装置の他の具現例を示すブロック図である。
図３０では、デコーディング回路が、センスアンプ回路ブロックと別途のブロックとして具現されると仮定し、説明の便宜上、センスアンプ回路ブロック及びデコーダブロックだけを図示する。
【０１４４】
不揮発性メモリ装置４１００Ａは、マルチレベルセルを含むセルアレイ（図示せず）のデータを読み取るために、センスアンプ回路ブロック４１１０Ａ及びデコーダブロック４１２０Ａを具備する。
センスアンプ回路ブロック４１１０Ａは、複数のセンスアンプ回路部（４１１１Ａ、４１１２Ａ、４１１３Ａ、…）を含み、それぞれのセンスアンプ回路部（４１１１Ａ、４１１２Ａ、４１１３Ａ、…）は、データリード回路に対応して配置される。一例として、ｎ個のデータリード回路に対応して、ｎ個のセンスアンプ回路部（４１１１Ａ、４１１２Ａ、４１１３Ａ、…）が備わり、センスアンプ回路部（４１１１Ａ、４１１２Ａ、４１１３Ａ、…）それぞれは、複数のセンスアンプ回路を含む。
【０１４５】
図３０に示す実施形態では、デコーダブロック４１２０Ａは、センスアンプ回路ブロック４１１０Ａの外部に配置される構成であって、デコーダブロック４１２０Ａは、センスアンプ回路部（４１１１Ａ、４１１２Ａ、４１１３Ａ、…）に対応して、複数のデコーディング回路（４１２１Ａ、４１２２Ａ、４１２３Ａ、…）を含む。
また、デコーディング回路（４１２１Ａ、４１２２Ａ、４１２３Ａ、…）それぞれは、マルチビットのデータを生成するために、複数のビット生成部を含み、例えば、図３０に示すように、マルチレベルセルＭＬＣが２ビットのデータを保存する場合、デコーディング回路（４１２１Ａ、４１２２Ａ、４１２３Ａ、…）それぞれは、ＬＳＢ生成部（ＬＳＢ  ＧＥＮ）及びＭＳＢ生成部（ＭＳＢ  ＧＥＮ）を含む。ＬＳＢ生成部及びＭＳＢ生成部は、互いの演算結果及び／または中間演算結果を交換（ｅｘｃｈａｎｇｅ）することができる。
【０１４６】
上述の実施形態のように、マルチレベルセルＭＬＣを読み取るために、複数個の基準電圧ＶＲＥＦが利用され、基準電圧ＶＲＥＦは、センスアンプ回路部（４１１１Ａ、４１１２Ａ、４１１３Ａ、…）に共通して提供される。また、基準電圧ＶＲＥＦは、複数個の基準電圧の組み合わせに区分され、例えば、センスアンプ回路部（４１１１Ａ、４１１２Ａ、４１１３Ａ、…）それぞれが、４個のセンスアンプ回路を含む場合、基準電圧ＶＲＥＦは、４個の基準電圧の組み合わせ（Ｒｅｆ＿ｃｏｍｂ１〜Ｒｅｆ＿ｃｏｍｂ４）に区分される。
【０１４７】
センスアンプ回路部（４１１１Ａ、４１１２Ａ、４１１３Ａ、…）は、データ電圧ＶＳＡと、基準電圧の組み合わせ（Ｒｅｆ＿ｃｏｍｂ１〜Ｒｅｆ＿ｃｏｍｂ４）とを利用してセンシング動作及び増幅動作を行い、これによる第１〜第４出力信号（ＶＯＵＴ、ＶＯＵＴＭ、ＶＯＵＴＬＭ、ＶＯＵＴＨＭ）を発生させる。また、ＬＳＢ生成部及びＭＳＢ生成部は、第１〜第４出力信号（ＶＯＵＴ、ＶＯＵＴＭ、ＶＯＵＴＬＭ、ＶＯＵＴＨＭ）をデコードし、ＬＳＢデータ及びＭＳＢデータをそれぞれ出力する。
【０１４８】
基準電圧ＶＲＥＦは、多様な形態で組み合わせが可能であり、一例として、図２７に示したテーブルとは異なる方式によっても、組み合わせが可能である。
その場合、センスアンプ回路部（４１１１Ａ、４１１２Ａ、４１１３Ａ、…）が出力する第１〜第４出力信号（ＶＯＵＴ、ＶＯＵＴＭ、ＶＯＵＴＬＭ、ＶＯＵＴＨＭ）のレベルは、異なる値を有する。
【０１４９】
デコーディング回路（４１２１Ａ、４１２２Ａ、４１２３Ａ、…）の回路は、第１〜第４出力信号（ＶＯＵＴ、ＶＯＵＴＭ、ＶＯＵＴＬＭ、ＶＯＵＴＨＭ）のレベル特性を考慮して設計される。
すなわち、第１〜第４出力信号（ＶＯＵＴ、ＶＯＵＴＭ、ＶＯＵＴＬＭ、ＶＯＵＴＨＭ）のレベル特性に従って、マルチビットデータの決定方式が変わり、マルチビットデータの決定方式に従って、ＬＳＢ生成部及びＭＳＢ生成部は、図２８及び図２９とは異なる設計がされ得る。
【０１５０】
図３１及び図３２は、本発明の一実施形態による不揮発性メモリ装置のレイアウトの一例を示すブロック図である。
図３１では、それぞれのセルアレイごとに、センスアンプ回路ブロックが区分されて配置される例を示し、図３２では、複数のセルアレイが、センスアンプ回路ブロックを共有する例を示す。
【０１５１】
図３１に示すように、不揮発性メモリ装置５０００は、複数のメモリセル５１１０を含むセルアレイ５１００、セルアレイ５１００のワードラインＷＬを選択するためのロウデコーダ（Ｘ−Ｄｅｃ）５２００、セルアレイ５１００のビットラインＢＬを選択するためのカラム選択領域５３００を含む。
カラム選択領域５３００は、本発明の実施形態によるデータリード回路の複数のセンスアンプ回路５３１０を含むセンスアンプ回路ブロックとカラム選択ラインＣＳＬとを含み、また、カラム選択領域５３００は、カラムデコーダ（図示せず）からのカラム選択信号に応答してビットラインＢＬとセンスアンプ回路５３１０との接続を制御する。
【０１５２】
セルアレイ５１００は、基準電圧（ＶＲＥＦＨ、ＶＲＥＦＬ）を発生させるための複数の基準セルを含み、一例として、第１基準電圧ＶＲＥＦＨを発生させるための第１基準セル５１２１と、第２基準電圧ＶＲＥＦＬを発生させるための第２基準セル５１２２とを含む。
１本のワードラインＷＬに対して、複数のメモリセル５１１０と、第１基準セル５１２１及び第２基準セル５１２２とが接続され、複数のメモリセル５１１０からのデータ電圧は、それぞれのビットラインＢＬを介して、センスアンプ回路５３１０の一入力端に提供される。
【０１５３】
第１基準セル５１２１及び第２基準セル５１２２に接続されたビットラインＢＬに展開（ｄｅｖｅｌｏｐ）される電圧は、第１基準電圧ＶＲＥＦＨ及び第２基準電圧ＶＲＥＦＬとしてカラム選択領域５３００に提供される。
カラム選択領域５３００には、複数個のセンスアンプ回路５３１０が配置され、第１基準電圧ＶＲＥＦＨ及び第２基準電圧ＶＲＥＦＬは、複数個のセンスアンプ回路５３１０に共通して提供される。
すなわち、第１基準セル５１２１及び第２基準セル５１２２から発生した第１基準電圧ＶＲＥＦＨ及び第２基準電圧ＶＲＥＦＬは、センスアンプ回路５３１０に局所的（ｌｏｃａｌｌｙ）に提供され、センスアンプ回路５３１０から発生したリードデータは、グローバルライン（ｇｌｏｂａｌ  ｌｉｎｅ；図示せず）を介して入出力回路（図示せず）に伝えられる。
【０１５４】
一方、図３２は、図３１の不揮発性メモリ装置とは異なるレイアウトを有する具現例を示す図面である。
図３２に示すように、不揮発性メモリ装置６０００は、複数のメモリセル６１１０を含むセルアレイ６１００、セルアレイ６１００のワードラインＷＬを選択するためのロウデコーダ（Ｘ−Ｄｅｃ）６２００、カラム選択ラインＣＳＬを用いてセルアレイ６１００のビットラインを選択するためのカラム選択領域６３００を含む。
また、セルアレイ６１００は、第１基準電圧ＶＲＥＦＨを発生させるための第１基準セル６１２１と、第２基準電圧ＶＲＥＦＬを発生させるための第２基準セル６１２２とを含む。
【０１５５】
また、不揮発性メモリ装置６０００は、カラムアドレスをデコードすることによって、カラム選択信号を発生させるカラムデコーダ領域６４００をさらに含む。
カラムデコーダ領域６４００は、複数のセルアレイ６１００に対応して一側に配置され、カラムデコーダ領域６４００からのカラム選択信号は、全体的に（ｇｌｏｂａｌｌｙ）に伝えられ、少なくとも２つのセルアレイ６１００に共通して提供される。
また、カラムデコーダ領域６４００には、センスアンプ回路ブロック（一例として、データリード回路の複数個のセンスアンプ回路６４１０）が配置される。
【０１５６】
カラム選択領域６３００には、第１基準電圧ＶＲＥＦＨ及び第２基準電圧ＶＲＥＦＬを局所的（ｌｏｃａｌｌｙ）に伝達するためのローカル伝達ラインＬＩＯが配置され、第１基準セル６１２１及び第２基準セル６１２２からの第１基準電圧ＶＲＥＦＨ及び第２基準電圧ＶＲＥＦＬは、ローカル伝達ラインＬＩＯ及びグローバル伝達ラインＧＩＯを介して、カラムデコーダ領域６４００に提供される。
グローバル伝達ラインＧＩＯを介して伝えられた第１基準電圧ＶＲＥＦＨ及び第２基準電圧ＶＲＥＦＬは、複数個のセンスアンプ回路６４１０に共通して提供される。
【０１５７】
図３２に示した不揮発性メモリ装置６４００の構造によれば、センスアンプ回路６４１０が複数のセルアレイ６１００間に共有する構造を有するので、センスアンプ回路６４１０が占める面積を縮小させることができる。
一方、フルデジタルレベルに展開（ｄｅｖｅｌｏｐ）される前のデータ電圧及び基準電圧が、グローバルラインＧＩＯを介して伝えられるので、グローバルラインＧＩＯの抵抗成分に従う電圧レベルの偏差（ｖａｒｉａｔｉｏｎ）の発生可能性が存在するが、上述の実施形態に従うデータリード回路が、前記偏差の影響を低減させる性能を有するので、リードデータの信頼度を向上させることができる。
【０１５８】
図３３は、本発明の他の実施形態による不揮発性メモリ装置のデータリード回路の一例を示す回路図である。
図３３では、上述の実施形態で説明したＭＲＡＭとは異なるメモリが適用された実施形態を示す。
【０１５９】
図３３に示すように、データリード回路７１００は、メモリセル７１１０に保存されたデータを読み取るための各種回路を含み、一例として、データ電圧ＶＳＡと、少なくとも２つの基準電圧（ＶＲＥＦＨ、ＶＲＥＦＬ）とを受信してセンシング及び増幅動作を行うセンスアンプ回路７１２０を含む。
また、データリード回路７１００は、ビットラインを所定のレベルにプリチャージするためのプリチャージ回路７１３０、ビットラインを選択するためのビットライン選択回路７１４０、ビットラインをクランピングするためのクランピング回路７１５０、及びビットラインに電流を提供する電流源７１６０をさらに含む。
【０１６０】
メモリセル７１１０は、不揮発性メモリセルとして、ＰＲＡＭセルまたはＲｅｓｉｓｔｉｖｅＲＡＭセルなどの抵抗性メモリを含んでよい。
図３３に示すように、ＰＲＡＭセル及びＲｅｓｉｓｔｉｖｅＲＡＭセルは、それぞれ直列に接続される１つのダイオードと１つの抵抗性素子とから構成又はモデリングされる。
抵抗性素子の可変抵抗特性によってデータが保存され、抵抗性素子の１つのノードは、ビットラインに接続され、ダイオードの１つのノード（例えば、カソード電極）は、ワードラインＷＬに接続される。図３３には、図示していないが、不揮発性メモリセルがＦｅｒｒｏｅｌｅｃｔｒｉｃＲＡＭで具現される場合には、図面に示す構成において、抵抗性素子を、強誘電体薄膜を利用する強誘電体キャパシタで代替する。
【０１６１】
上述の実施形態のように、基準電圧（ＶＲＥＦＨ、ＶＲＥＦＬ）は、メモリセル７１１０と同じ構造を有する基準セル（図示せず）から発生する。一例として、基準セルに対して、１回の書き込み動作を行うことによって、一部の基準セルの抵抗性素子に高い抵抗（ｈｉｇｈ  ｒｅｓｉｓｔａｎｃｅ）を有させ、他の一部の基準セルの抵抗性素子に低い抵抗（ｌｏｗ  ｒｅｓｉｓｔａｎｃｅ）を有させる。その後、データ読み取り動作時に、基準セルを選択し、基準セルに接続されたビットラインの電圧を、基準電圧（ＶＲＥＦＨ、ＶＲＥＦＬ）の内のいずれか一つで展開（ｄｅｖｅｌｏｐ）させる。センスアンプ回路７１２０は、データ電圧ＶＳＡと、基準電圧（ＶＲＥＦＨ、ＶＲＥＦＬ）とを受信し、電圧レベル差による積分動作を行って差動出力信号を発生させ、所定の時点で、差動出力信号をセンシング及び増幅することによって、増幅された出力信号ＶＯＵＴを発生させる。
【０１６２】
図３４は、本発明の実施形態による不揮発性メモリ装置を具備する電子システムの応用例を示すブロック図である。
図３４を参照すると、電子システム８１００は、入力装置８１１０と、出力装置８１２０と、メモリ装置８１４０と、プロセッサ装置８１３０とを具備する。
メモリ装置８１４０は、不揮発性メモリセルを含むセルアレイと、読み取り及び書き込みなどの動作を実行する周辺回路とを含むものであったり、あるいは、システムとして、不揮発性メモリ装置と、メモリ・コントローラとを含むものでもあってよい。一例として、メモリ装置８１４０がメモリ・コントローラ及び不揮発性メモリ装置を含むと仮定するとき、図３４のメモリ８１４１は、上述の本発明の実施形態による不揮発性メモリ装置が適用される。プロセッサ装置８１３０は、それぞれ対応するインターフェースを介して、入力装置８１１０、出力装置８１２０及びメモリ装置８１４０に接続されて全体的な動作を制御する。
【０１６３】
図３５は、本発明の不揮発性メモリ装置を具備する単一チップ・マイクロコンピュータの例を示すブロック図である。
図３５を参照すると、回路モジュール形態のマイクロコンピュータは、中央処理装置（ＣＰＵ）８２９０と、ＣＰＵ８２９０の作業領域（ｗｏｒｋ  ａｒｅａ）で使われるメモリ、例えば、ＲＡＭ８２８０と、バス・コントローラ８２７０と、オシレータ８２２０と、周波数分配器８２３０と、不揮発性メモリ８２４０と、電源回路８２５０と、入出力ポート（Ｉ／Ｏ）８２６０と、タイマーカウンタ（ｔｉｍｅｒ  ｃｏｕｎｔｅｒ）などを含む他の周辺回路８２１０をと具備する。
【０１６４】
ＣＰＵ８２９０は、命令制御部（ｃｏｍｍａｎｄ  ｃｏｎｔｒｏｌ  ｐａｒｔ；図示せず）と実行部（ｅｘｅｃｕｔｉｏｎ  ｐａｒｔ；図示せず）とを含み、命令制御部を介してフェッチされた命令をデコードし、デコードされた結果に従って、実行部を介して処理動作を行う。
不揮発性メモリ８２４０は、動作プログラム（ｏｐｅｒａｔｉｏｎ  ｐｒｏｇｒａｍ）やＣＰＵ８２９０のデータを保存する以外にも、多種のデータを保存する。
【０１６５】
電源回路８２５０は、不揮発性メモリ８２４０の読み取り及び書き込み動作などのために必要な電圧を生成する。
周波数分配期８２３０は、オシレータ８２２０から提供されるソース周波数を、複数の周波数に分配し、レファレンスクロック信号（ｒｅｆｅｒｅｎｃｅ  ｃｌｏｃｋ  ｓｉｇｎａｌｓ）及び他の内部クロック信号（ｉｎｔｅｒｎａｌ  ｃｌｏｃｋ  ｓｉｇｎａｌｓ）を提供する。
【０１６６】
内部バス（ｂｕｓ）は、アドレスバス（ａｄｄｒｅｓｓ  ｂｕｓ）、データバス（ｄａｔａ  ｂｕｓ）及び制御バス（ｃｏｎｔｒｏｌ  ｂｕｓ）を含む。
バス・コントローラ８２７０は、ＣＰＵ８２９０からのアクセスリクエスト（ａｃｃｅｓｓ  ｒｅｑｕｅｓｔ）に応答してバスアクセスを制御する。マイクロコンピュータがシステムにマウントされた場合、ＣＰＵ８２９０は、不揮発性メモリ８２４０に対する読み取り及び書き込み動作を制御する。装置のテスト段階又は製造段階では、外部記録装置でもって、入出力ポート８２６０を経由して、不揮発性メモリ８２４０に対する読み取り及び書き込み動作を直接制御することができる。
【０１６７】
不揮発性メモリ８２４０及びＲＡＭ８２８０の内の少なくとも一つは、本発明の実施形態による不揮発性メモリ装置が適用される。
すなわち、大容量のデータを保存するために、本発明の不揮発性メモリ装置が適用される以外にも、早い読み取及び書き込みタイムが要求されるＲＡＭ８２８０の代わりに、本発明の不揮発性メモリ装置を適用することもできる。
【０１６８】
図３６は、本発明による不揮発性メモリ装置が装着されたコンピュータシステムの一例を示すブロック図である。
図３６を参照すると、モバイル機器やデスクトップ・コンピュータなどのコンピュータシステムに、本発明の不揮発性メモリ装置８３１０が内蔵されてもよい。
コンピュータシステム８３００は、システムバスに電気的に接続される不揮発性メモリシステム８３１０、モデム８３２０、中央処理処置（ＣＰＵ）８３３０、ＲＡＭ８３４０及びユーザ・インターフェース８３５０を具備する。
【０１６９】
不揮発性メモリシステム８３１０は、メモリ・コントローラ８３１２と不揮発性メモリ装置８３１１とを含み、例えば、図３６では、不揮発性メモリ装置８３１１として、ＭＲＡＭが適用された場合を示している。しかし、不揮発性メモリ装置８３１１は、フラッシュメモリやＰＲＡＭ、ＲｅｓｉｓｔｉｖｅＲＡＭ、ＦｅｒｒｏｅｌｅｃｔｒｉｃＲＡＭなど、その他不揮発性メモリが適用されてもよい。
不揮発性メモリシステム８３１０には、中央処理処置（ＣＰＵ）８３３０によって処理されたデータ、または外部から入力されたデータが保存される。また、不揮発性メモリシステム８３１０及びＲＡＭ８３４０の内の少なくとも一つは、本発明の実施形態による不揮発性メモリ装置が適用される。
【０１７０】
すなわち、コンピュータシステム８３００に要求される大容量のデータを保存するためのメモリや、システムデータなどの早いアクセスが要求されるデータを保存するメモリに、本発明の実施形態による不揮発性メモリ装置が適用される。
図３６には、図示していないが、コンピュータシステム８３００には、応用チップセット（ａｐｐｌｉｃａｔｉｏｎ  ｃｈｉ  ｐｓｅｔ）、カメライメージプロセッサ（ＣＩＳ：ｃａｍｅｒａ  ｉｍａｇｅ  ｐｒｏｃｅｓｓｏｒ）、入出力装置などがさらに提供されることは、当分野の当業者には自明である。
【０１７１】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【産業上の利用可能性】
【０１７２】
本発明に係る不揮発性メモリ装置及びそのデータ読み取り方法は、メモリ装置やメモリシステムを含む電子機器関連分野に好適に利用される。
【符号の説明】
【０１７３】
１０００    メモリシステム
１１００    不揮発性メモリ装置
１１１０    セルアレイ
１１１１    メモリセル
１１２０    ロウデコーダ（Ｘ−Ｄｅｃ）
１１３０    カラムデコーダ（Ｙ−Ｄｅｃ）
１１３１〜１１３３    ビットライン選択回路
１１４０    プリチャージ回路部
１１４１〜１１４３    プリチャージ回路
１１５０    センスアンプ回路ブロック
１１５１    センスアンプ回路
１１６０    電流生成部
１１６１〜１１６３    電流源
１１７１    第１基準電圧発生部
１１７２    第２基準電圧発生部
１１８０    基準セルアレイ
１１８１、１１８２    （第１及び第２）基準セル（ＲＥＦＨセル、ＲＥＦＬセル）
１１９１〜１１９３    クランピング回路
１２００    コントローラ
１２１０    ホスト・インターフェース部
１２２０    コントロール・ロジック
１２３０    メモリ・インターフェース部
１３００    データリード回路
２１００    第１センスアンプ
２２００    第２センスアンプ
２３００    遅延部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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