(57)【要約】【課題】  コマンドアドレス信号が入力されるピンの数を半分に減らしてパッケージ費用を削減できるコマンドデコーダを提供する。【解決手段】  コマンドデコーダは、クロックの第１乃至第４エッジで別途のアドレス及びコマンド情報を有するコマンドアドレス信号が、基準電圧に応じてバッファリングされ、入力される入力バッファと、前記クロックの第１及び第３エッジで前記入力バッファを介して入力されたコマンドアドレス信号をラッチし、ラッチ信号を出力するラッチと、前記クロックの第１エッジで前記ラッチから出力される前記ラッチ信号をデコードし、第１内部コマンドを生成する第１コマンド生成部と、前記クロックの第３エッジで前記ラッチから出力される前記ラッチ信号をデコードし、第２内部コマンドを生成する第２コマンド生成部と、を含む。【選択図】図３
2013175261.tif 000002
【特許請求の範囲】
【請求項１】
クロックの第１乃至第４エッジで、別途のアドレス及びコマンド情報を有するコマンドアドレス信号が入力されて、基準電圧に応じてバッファリングされる入力バッファと、
前記クロックの第１及び第３エッジで、前記入力バッファを介して入力されたコマンドアドレス信号をラッチし、ラッチ信号を出力するラッチと、
前記クロックの第１エッジで、前記ラッチから出力される前記ラッチ信号をデコードし、第１内部コマンドを生成する第１コマンド生成部と、
前記クロックの第３エッジで、前記ラッチから出力される前記ラッチ信号をデコードし、第２内部コマンドを生成する第２コマンド生成部と、
を含むコマンドデコーダ。
【請求項２】
前記クロックの第１及び第３エッジは、立ち上がりエッジであり、
前記クロックの第２及び第４エッジは、立ち下がりエッジである請求項１に記載のコマンドデコーダ。
【請求項３】
前記第１コマンド生成部は、
第１パルス信号のパルスが発生する時点で、前記ラッチ信号をデコードし、前記第１内部コマンドを生成する第１デコーダと、
前記第１内部コマンドが生成される区間で、前記クロックの第１エッジに同期されて発生されるパルスを含む前記第１パルス信号を生成する第１パルス信号生成部と、
を含む請求項１に記載のコマンドデコーダ。
【請求項４】
前記第１パルス信号生成部は、前記クロックの第１及び第３エッジで発生されるパルスを含む立ち上がりパルス信号を、第１マスキング信号に応じてバッファリングして、前記第１パルス信号を生成する請求項３に記載のコマンドデコーダ。
【請求項５】
前記第１マスキング信号は、前記クロックの第３エッジで発生される立ち上がりパルス信号に含まれたパルスを除去するために、イネーブルされる請求項４に記載のコマンドデコーダ。
【請求項６】
前記第１パルス信号生成部は、
前記第１内部コマンドが生成される区間で、イネーブルされるフラグ信号を生成するフラグ信号生成部と、
前記フラグ信号がイネーブルされる区間で、前記クロックの第２及び第４エッジで発生されるパルスを含む立ち下がりパルス信号をバッファリングして、第１リセット信号を生成するリセット信号生成部と、
前記第１リセット信号、前記クロックの第１及び第３エッジで発生されるパルスを含む立ち上がりパルス信号、及び前記立ち上がりパルス信号を反転させて生成された第１セット信号に応じて、前記クロックの第３エッジでレベル遷移する第１区間信号及び第２区間信号を生成する区間信号生成部と、
前記第１リセット信号、前記立ち下がりパルス信号、前記第１区間信号、及び前記第２区間信号に応じて、前記第２エッジから前記第４エッジまでイネーブルされる第１マスキング信号を生成するマスキング信号生成部と、
前記第１マスキング信号に応じて、前記立ち上がりパルス信号をバッファリングし、前記第１パルス信号を生成するバッファ部と、
を含む請求項３に記載のコマンドデコーダ。
【請求項７】
前記第２コマンド生成部は、
第２パルス信号のパルスが発生する時点で、前記ラッチ信号をデコードして、前記第２内部コマンドを生成する第２デコーダと、
前記第２内部コマンドが生成される区間で、前記クロックの第２エッジに同期されて発生されるパルスを含む前記第２パルス信号を生成する第２パルス信号生成部と、
を含む請求項１に記載のコマンドデコーダ。
【請求項８】
前記第２パルス信号生成部は、前記クロックの第２及び第４エッジで発生されるパルスを含む立ち下がりパルス信号を第２マスキング信号に応じてバッファリングして、前記第２パルス信号を生成する請求項７に記載のコマンドデコーダ。
【請求項９】
前記第２マスキング信号は、前記クロックの第４エッジで発生される立ち下がりパルス信号に含まれたパルスを除去するために、イネーブルされる請求項８に記載のコマンドデコーダ。
【請求項１０】
クロックの第１乃至第４エッジで、別途のアドレス及びコマンド情報を有するコマンドアドレス信号を前記クロックの第１及び第３エッジでラッチして、ラッチ信号を出力するラッチと、
第１パルス信号のパルスが発生する時点で、前記ラッチ信号をデコードし、第１内部コマンドを生成する第１デコーダと、
前記第１内部コマンドが生成される区間で、前記クロックの第１エッジに同期されて発生されるパルスを含む前記第１パルス信号を生成する第１パルス信号生成部と、
を含むコマンドデコーダ。
【請求項１１】
前記クロックの第１及び第３エッジは、立ち上がりエッジであり、
前記クロックの第２及び第４エッジは、立ち下がりエッジである請求項１０に記載のコマンドデコーダ。
【請求項１２】
前記第１パルス信号生成部は、前記クロックの第１及び第３エッジで発生されるパルスを含む立ち上がりパルス信号を、第１マスキング信号に応じてバッファリングして、前記第１パルス信号を生成する請求項１０に記載のコマンドデコーダ。
【請求項１３】
前記第１マスキング信号は、前記クロックの第３エッジで発生される立ち上がりパルス信号に含まれたパルスを除去するために、イネーブルされる請求項１２に記載のコマンドデコーダ。
【請求項１４】
前記第１パルス信号生成部は、
前記第１内部コマンドが生成される区間で、イネーブルされるフラグ信号を生成するフラグ信号生成部と、
前記フラグ信号がイネーブルされる区間で、前記クロックの第２及び第４エッジで発生されるパルスを含む立ち下がりパルス信号をバッファリングし、第１リセット信号を生成するリセット信号生成部と、
前記第１リセット信号、前記クロックの第１及び第３エッジで発生されるパルスを含む立ち上がりパルス信号、及び前記立ち上がりパルス信号を反転させて生成された第１セット信号に応じて、前記クロックの第３エッジでレベル遷移する第１区間信号及び第２区間信号を生成する区間信号生成部と、
前記第１リセット信号、前記立ち下がりパルス信号、前記第１区間信号、及び前記第２区間信号に応じて、前記第２エッジで前記第４エッジまでイネーブルされる第１マスキング信号を生成するマスキング信号生成部と、
前記第１マスキング信号に応じて、前記立ち上がりパルス信号をバッファリングし、前記第１パルス信号を生成するバッファ部と、
を含む請求項１０に記載のコマンドデコーダ。
【請求項１５】
第２パルス信号のパルスが発生する時点で、前記ラッチ信号をデコードし、前記第２内部コマンドを生成する第２デコーダと、
前記第２内部コマンドが生成される区間で、前記クロックの第２エッジに同期されて発生されるパルスを含む前記第２パルス信号を生成する第２パルス信号生成部と、
をさらに含む請求項１０に記載のコマンドデコーダ。
【請求項１６】
前記第２パルス信号生成部は、前記クロックの第２及び第４エッジで発生されるパルスを含む立ち下がりパルス信号を、第２マスキング信号に応じてバッファリングして、前記第２パルス信号を生成する請求項１５に記載のコマンドデコーダ。
【請求項１７】
前記第２マスキング信号は、前記クロックの第４エッジで発生される立ち下がりパルス信号に含まれたパルスを除去するために、イネーブルされる請求項１６に記載のコマンドデコーダ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に関し、さらに詳しくはコマンドデコーダに関する。
【背景技術】
【０００２】
携帯用コンピュータ、ＰＤＡ、携帯電話などのモバイル機器の場合、携帯性を高めるために重さを減らすことが重要である。モバイル機器の重さを決定する重要部品には動作電源を供給するバッテリがあるが、モバイル機器で使用される半導体メモリチップ（以下、「モバイルメモリチップ」と称する）の消耗電力を減少させるほどバッテリの容量が減少するので、半導体メモリチップの消耗電力を減少させることによってモバイル機器の重さを減らすことができる。したがって、モバイルメモリチップの場合、消耗電力の減少に対する研究が切実に求められている。
【０００３】
一方、モバイル機器の場合、次第に多様なサービスを提供するマルチメディア機器へ発展することに伴い、迅速な動作速度が求められ、これによりモバイルメモリチップのデータ伝送速度は、モバイル機器の動作速度を決定する重要な要素として作用している。したがって、データ伝送速度を改善する問題もモバイルメモリチップに対する研究の核心的な課題に浮び上がっている。
【０００４】
最近、モバイル機器の消耗電力及びデータ伝送速度を画期的に改善したＬＰＤＤＲ２（Ｌｏｗ  Ｐｏｗｅｒ  ＤＤＲ２）技術が開発された。ＬＰＤＤＲ２技術は、１．２Ｖの電圧で業界最高速度の８００Ｍｂｐｓのデータ伝送速度を具現することができ、ＬＰＤＤＲ２技術を適用した場合、６６ナノ（ｎａｎｏ）の超微細工程が適用されてモバイルメモリチップを９ｍｍ×１２ｍｍの大きさでパッケージング（ｐａｃｋａｇｉｎｇ）できる。
【０００５】
ＬＰＤＤＲ２では、コマンド及びアドレスを別途のピン（ＰＩＮ）を介して入力される従来の半導体メモリ装置とは異なって、１０個のピンを介してコマンド及びアドレスを同時に入力される。この時、１０個のピンを介して入力される信号は、コマンド及びアドレスに関する情報をすべて含み、コマンドデコーダ及びアドレスデコーダは、１０個のピンを介して入力される信号をデコードしてコマンド及びアドレスを抽出する。
【０００６】
図１は、ＬＰＤＤＲ２で使用されるコマンドデコーダの構成を示したブロック図である。
【０００７】
図１に示すように、ＬＰＤＤＲ２で使用されるコマンドデコーダは、入力バッファ５１、第１ラッチ５２、第２ラッチ５３、第１デコーダ５４、及び第２デコーダ５５を含む。入力バッファ５１は、第１乃至第１０コマンドアドレス信号ＣＡ＜１：１０＞が入力され、基準電圧ＶＲＥＦに応じてバッファリングされる。第１ラッチ５２は、入力バッファ５１を介して入力された第１乃至第１０コマンドアドレス信号ＣＡ＜１：１０＞をクロックＣＬＫの立ち上がりエッジに同期してラッチし、第１乃至第１０ライジングコマンドアドレス信号ＣＡＲ＜１：１０＞を生成する。第２ラッチ５３は、入力バッファ５１を介して入力された第１乃至第１０コマンドアドレス信号ＣＡ＜１：１０＞をクロックＣＬＫの立ち下がりエッジに同期してラッチし、第１乃至第１０フォーリングコマンドアドレス信号ＣＡＦ＜１：１０＞を生成する。第１デコーダ５４は、立ち上がりパルスＲＰＵＬに同期して第１乃至第１０ライジングコマンドアドレス信号ＣＡＲ＜１：１０＞をデコードし、第１内部コマンドＩＮＴＣＭＤ１を生成する。第２デコーダ５５は、立ち下がりパルスＦＰＵＬに同期して第１乃至第１０フォーリングコマンドアドレス信号ＣＡＦ＜１：１０＞をデコードし、第２内部コマンドＩＮＴＣＭＤ２を生成する。ここで、立ち上がりパルスＲＰＵＬは、クロックＣＬＫの立ち上がりエッジに同期して発生するパルスであり、立ち下がりパルスＦＰＵＬは、クロックＣＬＫの立ち下がりエッジに同期して発生するパルスである。
【０００８】
このように構成されたコマンドデコーダの動作を図２を参照して述べると、次のとおりである。
【０００９】
まず、入力バッファ５１は、第１乃至第１０コマンドアドレス信号ＣＡ＜１：１０＞が入力され、基準電圧ＶＲＥＦに応じてバッファリングされる。第１乃至第１０コマンドアドレス信号ＣＡ＜１：１０＞のうちＴ１１の時点に同期されて入力されるＸ１は、第１内部コマンドＩＮＴＣＭＤ１の生成に用いられ、Ｔ１２の時点に同期されて入力されるＹ１は、第２内部コマンドＩＮＴＣＭＤ２の生成に用いられる。
【００１０】
次に、第１ラッチ５２は、Ｘ１をクロックＣＬＫの立ち上がりエッジに同期してラッチし、第１乃至第１０ライジングコマンドアドレス信号ＣＡＲ＜１：１０＞としてＸ２を出力する。第１デコーダ５４は、立ち上がりパルスＲＰＵＬに同期してＸ２をデコードし、第１内部コマンドＩＮＴＣＭＤ１としてＸ３を生成する。
【００１１】
次に、第２ラッチ５３は、Ｙ１をクロックＣＬＫの立ち下がりエッジに同期してラッチし、第１乃至第１０フォーリングコマンドアドレス信号ＣＡＦ＜１：１０＞としてＹ２を出力する。第２デコーダ５５は、立ち下がりパルスＦＰＵＬに同期してＹ２をデコードし、第２内部コマンドＩＮＴＣＭＤ２としてＹ３を生成する。
【００１２】
以上で説明した従来技術によるコマンドデコーダは、ｔＣＣＤ（Ｃａｓ  ｔｏ  Ｃａｓ  Ｄｅｌａｙ）区間において、第１内部コマンドＩＮＴＣＭＤ１及び第２内部コマンドＩＮＴＣＭＤ２を１回のみ生成する。したがって、ｔＣＣＤ区間のＴ１３及びＴ１４の時点に同期されて入力される第１乃至第１０コマンドアドレス信号ＣＡ＜１：１０＞に応じて、第１ラッチ５２、第２ラッチ５３、第１デコーダ５４、及び第２デコーダ５５は、無駄にＮＯＰ（Ｎｏ  ＯＰｅｒａｔｉｏｎ）パルスを生成して電流消耗を増加させる。
【００１３】
また、ＬＰＤＤＲ２で規定されたスペック（ｓｐｅｃｉｆｉｃａｔｉｏｎ）によれば、第１乃至第１０コマンドアドレス信号ＣＡ＜１：１０＞のうち第１内部コマンドＩＮＴＣＭＤ１及び第２内部コマンドＩＮＴＣＭＤ２に関する情報は、実質的に第１乃至第５コマンドアドレス信号ＣＡ＜１：５＞に含まれる。したがって、従来のコマンドデコーダは、第１内部コマンドＩＮＴＣＭＤ１及び第２内部コマンドＩＮＴＣＭＤ２に関する情報を含まない第６乃至第１０コマンドアドレス信号ＣＡ＜６：１０＞まで無駄にラッチしてデコードする。
【発明の概要】
【発明が解決しようとする課題】
【００１４】
本発明は、コマンドアドレス信号が入力されるピンの数を半分に減らしてパッケージ費用を削減できるコマンドデコーダを提供する。
また、本発明は、コマンドアドレス信号が無駄にラッチされてデコードされないようにして電流消耗を減少させることができるようにしたコマンドデコーダを提供する。
【課題を解決するための手段】
【００１５】
そのため、本発明は、クロックの第１乃至第４エッジで、別途のアドレス及びコマンド情報を有するコマンドアドレス信号が入力され、基準電圧に応じてバッファリングされる入力バッファと、前記クロックの第１及び第３エッジで、前記入力バッファを介して入力されたコマンドアドレス信号をラッチし、ラッチ信号を出力するラッチと、前記クロックの第１エッジで、前記ラッチから出力される前記ラッチ信号をデコードし、第１内部コマンドを生成する第１コマンド生成部と、前記クロックの第３エッジで、前記ラッチから出力される前記ラッチ信号をデコードし、第２内部コマンドを生成する第２コマンド生成部とを含むコマンドデコーダを提供する。
【００１６】
また、本発明は、クロックの第１乃至第４エッジで、別途のアドレス及びコマンド情報を有するコマンドアドレス信号を前記クロックの第１及び第３エッジでラッチし、ラッチ信号に出力するラッチと、第１パルス信号のパルスが発生する時点で、前記ラッチ信号をデコードし、第１内部コマンドを生成する第１デコーダと、前記第１内部コマンドが生成される区間で、前記クロックの第１エッジに同期されて発生されるパルスを含む前記第１パルス信号を生成する第１パルス信号生成部と、を含むコマンドデコーダを提供する。
【発明の効果】
【００１７】
本発明によれば、コマンドアドレス信号が入力されるピンの数を半分に減らすため、パッケージ費用を削減できる効果がある。
また、本発明によれば、コマンドアドレス信号が無駄にラッチされてデコードされないため、電流消耗を減少させることができる効果もある。
【図面の簡単な説明】
【００１８】
【図１】ＬＰＤＤＲ２で使用されるコマンドデコーダの構成を示したブロック図である。
【図２】図１に示すコマンドデコーダの動作を説明するためのタイミング図である。
【図３】本発明の一実施形態によるコマンドデコーダの構成を示したブロック図である。
【図４】図３に示すコマンドデコーダに含まれた第１パルス信号生成部の一実施形態による図である。
【図５】図４に示す第１パルス信号生成部の動作を説明するためのタイミング図である。
【図６】図３に示すコマンドデコーダの動作を説明するためのタイミング図である。
【発明を実施するための形態】
【００１９】
以下、実施形態を介して本発明をさらに詳しく説明する。これらの実施形態は、本発明を単に例示するためのものであって、本発明の権利保護範囲がこれらの実施形態によって制限されるわけではない。
【００２０】
図３は、本発明の一実施形態によるコマンドデコーダの構成を示したブロック図である。
【００２１】
図３に示すように、本実施形態によるコマンドデコーダは、入力バッファ１、ラッチ２、第１コマンド生成部３、及び第２コマンド生成部４で構成される。第１コマンド生成部３は、第１パルス信号生成部３１及び第１デコーダ３２で構成される。第２コマンド生成部４は、第２パルス信号生成部４１及び第２デコーダ４２で構成される。
【００２２】
入力バッファ１は、第１乃至第５コマンドアドレス信号ＣＡ＜１：５＞が入力され、基準電圧ＶＲＥＦに応じてバッファリングされる。入力バッファ１は、クロックＣＬＫの２周期区間に設定されたｔＣＣＤ区間において、５個のピンを介してコマンド及びアドレス情報を有する第１乃至第５コマンドアドレス信号ＣＡ＜１：５＞が入力される。第１乃至第５コマンドアドレス信号ＣＡ＜１：５＞は、ｔＣＣＤ区間のうちのクロックＣＬＫの第１及び第２立ち上がりエッジでコマンド情報を有し、ｔＣＣＤ区間のうちのクロックＣＬＫの第１及び第２立ち下がりエッジでアドレス情報を有するように設定されることが好ましい。
【００２３】
ラッチ２は、クロックＣＬＫの立ち上がりエッジに同期し、入力バッファ１から入力された第１乃至第５コマンドアドレス信号ＣＡ＜１：５＞をラッチし、ラッチ信号ＣＡＲ＜１：５＞を出力する。さらに具体的には、ラッチ２は、ｔＣＣＤ区間のうちのクロックＣＬＫの第１立ち上がりエッジに同期されて、入力バッファ１を介して入力される第１乃至第５コマンドアドレス信号ＣＡ＜１：５＞をラッチし、ラッチ信号ＣＡＲ＜１：５＞を出力する。また、ラッチ２は、ｔＣＣＤ区間のうちクロックＣＬＫの第２立ち上がりエッジに同期されて、入力バッファ１を介して入力される第１乃至第５コマンドアドレス信号ＣＡ＜１：５＞をラッチし、ラッチ信号ＣＡＲ＜１：５＞を出力する。
【００２４】
第１パルス信号生成部３１は、第１内部コマンドＩＮＴＣＭＤ１が生成される区間で、立ち上がりパルスＲＰＵＬ及び立ち下がりパルスＦＰＵＬに応じて発生される第１パルス信号ＰＵＬ１を生成する。第１パルス信号ＰＵＬ１は、ｔＣＣＤ区間のうちのクロックＣＬＫの第１立ち上がりエッジに同期されて発生されるパルスを含むことが好ましい。
【００２５】
第１デコーダ３２は、第１パルス信号ＰＵＬ１のパルスが発生する時点で、ラッチ信号ＣＡＲ＜１：５＞をデコードし、第１内部コマンドＩＮＴＣＭＤ１を生成する。第１パルス信号ＰＵＬ１が、ｔＣＣＤ区間のうちのクロックＣＬＫの第１立ち上がりエッジに同期されて発生されるパルスを含む場合、第１デコーダ３２は、ｔＣＣＤ区間のうちのクロックＣＬＫの第１立ち上がりエッジで生成されたラッチ信号ＣＡＲ＜１：５＞をデコードし、第１内部コマンドＩＮＴＣＭＤ１を生成する。
【００２６】
第１パルス信号ＰＵＬ１は、第１立ち上がりエッジに同期されて発生されるパルスを含むので、第１デコーダ３２は、ｔＣＣＤ区間中に無駄にラッチ信号ＣＡＲ＜１：５＞をデコードして電流を消耗しない。
【００２７】
第２パルス信号生成部４１は、第２内部コマンドＩＮＴＣＭＤ２が生成される区間で、立ち上がりパルスＲＰＵＬ及び立ち下がりパルスＦＰＵＬに応じて発生する第２パルス信号ＰＵＬ２を生成する。第２パルス信号ＰＵＬ２は、ｔＣＣＤ区間のうちのクロックＣＬＫの第２立ち上がりエッジに同期されて発生されるパルスを含むことが好ましい。
【００２８】
第２デコーダ４２は、第２パルス信号ＰＵＬ２のパルスが発生する時点で、ラッチ信号ＣＡＲ＜１：５＞をデコードし、第２内部コマンドＩＮＴＣＭＤ２を生成する。第２パルス信号ＰＵＬ２が、ｔＣＣＤ区間のうちのクロックＣＬＫの第２立ち上がりエッジに同期されて発生されるパルスを含む場合、第２デコーダ４２は、ｔＣＣＤ区間のうちのクロックＣＬＫの第２立ち上がりエッジで生成されたラッチ信号ＣＡＲ＜１：５＞をデコードし、第２内部コマンドＩＮＴＣＭＤ２を生成する。
【００２９】
第２パルス信号ＰＵＬ２は、第２立ち上がりエッジに同期されて発生されるパルスを含むので、第２デコーダ４２は、ｔＣＣＤ区間中に無駄にラッチ信号ＣＡＲ＜１：５＞をデコードして電流を消耗しない。
【００３０】
図４は、第１パルス信号生成部３１の一実施形態による図であり、図５は、第１パルス信号生成部３１の動作を説明するためのタイミング図である。
【００３１】
図４に示すように、第１パルス信号生成部３１は、フラグ信号生成部３１１、リセット信号生成部３１２、区間信号生成部３１３、マスキング信号生成部３１４、及びバッファ部３１５で構成される。フラグ信号生成部３１１は、第１内部コマンドＩＮＴＣＭＤ１が生成される区間で、ロジックハイレベルにイネーブルされるフラグ信号ＦＬＡＧを生成する。リセット信号生成部３１２は、フラグ信号ＦＬＡＧがロジックハイレベルにイネーブルされた区間で立ち下がりパルス信号ＦＰＵＬをバッファリングし、第１リセット信号ＲＥＳＥＴ１を生成する。区間信号生成部３１３は、第１リセット信号ＲＥＳＥＴ１、立ち上がりパルス信号ＲＰＵＬを反転させて生成された第１セット信号ＳＥＴ１、及び立ち上がりパルス信号ＲＰＵＬが入力され、ｔＣＣＤ区間のうちのクロックＣＬＫの第２立ち上がりエッジでレベル遷移する第１区間信号ＰＤ１及び第２区間信号ＰＤ２を生成する。マスキング信号生成部３１４は、第１リセット信号ＲＥＳＥＴ１、立ち下がりパルス信号ＦＰＵＬ、第１区間信号ＰＤ１、及び第２区間信号ＰＤ２に応じて、クロックＣＬＫの第１立ち下がりエッジから第２立ち下がりエッジまでディセーブルされる第１マスキング信号ＭＳＫＰ１を生成する。バッファ部３１５は、第１マスキング信号ＭＳＫＰ１に応じて、立ち上がりパルス信号ＲＰＵＬをバッファリングし、第１パルス信号ＰＵＬ１を生成する。ここで、立ち上がりパルスＲＰＵＬは、クロックＣＬＫの立ち上がりエッジに同期して発生するパルスであり、立ち下がりパルスＦＰＵＬは、クロックＣＬＫの立ち下がりエッジに同期して発生するパルスである。
【００３２】
図５を参照して、ｔＣＣＤ区間がＴ２１からＴ２５まで設定された場合において、第１パルス信号生成部３１の具体的な動作を述べる。ここで、Ｔ２１はｔＣＣＤ区間中のクロックＣＬＫの第１立ち上がりエッジであり、Ｔ２２はｔＣＣＤ区間中のクロックＣＬＫの第１立ち下がりエッジであり、Ｔ２３はｔＣＣＤ区間中のクロックＣＬＫの第２立ち上がりエッジであり、Ｔ２４はｔＣＣＤ区間中のクロックＣＬＫの第２立ち下がりエッジである。
【００３３】
まず、フラグ信号生成部３１１は、第１内部コマンドＩＮＴＣＭＤ１が入力され、Ｔ２１からＴ２５までロジックハイレベルにイネーブルされるフラグ信号ＦＬＡＧを生成する。第１内部コマンドＩＮＴＣＭＤ１が生成される動作については後述する。
【００３４】
次に、区間信号生成部３１３は、第１セット信号ＳＥＴ１及び第１リセット信号ＲＥＳＥＴ１が入力され、第１区間信号ＰＤ１及び第２区間信号ＰＤ２を生成する。第１セット信号ＳＥＴ１は、立ち上がりパルス信号ＲＰＵＬを反転させて生成されるので、ｔＣＣＤ区間のうちのＴ２１及びＴ２３に同期されて発生されるパルスを含む。リセット信号生成部３１２で生成される第１リセット信号ＲＥＳＥＴ１は、ｔＣＣＤ区間のうちのＴ２２及びＴ２４に同期されて発生されるパルスを含む。ノードｎｄ３１は、第１セット信号ＳＥＴ１のパルスが入力される場合はプルアップ駆動され、第１リセット信号ＲＥＳＥＴ１のパルスが入力される場合はプルダウン駆動される。このように駆動されたノードｎｄ３１の信号は、立ち上がりパルス信号ＲＰＵＬに応じて、第１区間信号ＰＤ１及び第２区間信号ＰＤ２に伝達される。この時、生成される第１区間信号ＰＤ１は、Ｔ２３でロジックハイレベルからロジックローレベルに遷移し、第２区間信号ＰＤ２は、Ｔ２３でロジックローレベルからロジックハイレベルに遷移する。
【００３５】
次に、マスキング信号生成部３１４は、第１区間信号ＰＤ１がロジックハイレベルである区間で第１リセット信号ＲＥＳＥＴ１を第２リセット信号ＲＥＳＥＴ２に伝達し、第２区間信号ＰＤ２がロジックハイレベルである区間で立ち下がりパルス信号ＦＰＵＬを第２セット信号ＳＥＴ２に伝達する。第２リセット信号ＲＥＳＥＴ２は、Ｔ２２に同期されて発生されるパルスを含み、第２セット信号ＳＥＴ２は、Ｔ２４に同期されて発生されるパルスを含む。したがって、ノードｎｄ３２は、Ｔ２２でプルダウン駆動され、Ｔ２４でプルアップ駆動されるので、第１マスキング信号ＭＳＫＰ１は、Ｔ２２からＴ２４までロジックローレベルにイネーブルされる。
【００３６】
次に、バッファ部３１５は、第１マスキング信号ＭＳＫＰ１がロジックハイレベルにイネーブルされた区間で、立ち上がりパルス信号ＲＰＵＬをバッファリングし、第１パルス信号ＰＵＬ１を生成する。すなわち、第１マスキング信号ＭＳＫＰ１がロジックローレベルにディセーブルされた区間では、立ち上がりパルス信号ＲＰＵＬに含まれたパルスが第１パルス信号ＰＵＬ１に伝達されることが遮断されるので、第１パルス信号ＰＵＬ１はｔＣＣＤ区間のうちＴ２１に同期されて発生されるパルスのみを含む。
【００３７】
以上、述べたように、第１パルス信号生成部３１は、立ち上がりパルス信号ＲＰＵＬに含まれたパルスのうち、ｔＣＣＤ区間のうちのクロックＣＬＫの第２立ち上がりエッジに同期されて発生されたパルスを遮断し、第１立ち上がりエッジに同期されて発生されたパルスのみを抽出し、第１パルス信号ＰＵＬ１を出力する。
【００３８】
図６は、図３に示すコマンドデコーダの動作を説明するためのタイミング図である。
【００３９】
図６を参照すると、入力バッファ１に入力される第１乃至第５コマンドアドレス信号ＣＡ＜１：５＞は、Ｘ１１、Ｘ１２、Ｙ１１、Ｙ１２がｔＣＣＤ区間中に順に入力される。ここで、Ｘ１１及びＸ１２は、それぞれ従来技術で、クロックＣＬＫの立ち上がりエッジに同期されて入力される第１乃至第１０コマンドアドレス信号ＣＡ＜１：１０＞のうちの第１乃至第５コマンドアドレス信号ＣＡ＜１：５＞及び第６乃至第１０コマンドアドレス信号ＣＡ＜６：１０＞に対応するように設定される。また、Ｙ１１及びＹ１２は、それぞれ従来技術で、クロックＣＬＫの立ち下がりエッジに同期されて入力される第１乃至第１０コマンドアドレス信号ＣＡ＜１：１０＞のうちの第１乃至第５コマンドアドレス信号ＣＡ＜１：５＞及び第６乃至第１０コマンドアドレス信号ＣＡ＜６：１０＞に対応するように設定される。したがって、Ｘ１１、Ｙ１１にのみ第１内部コマンドＩＮＴＣＭＤ１及び第２内部コマンドＩＮＴＣＭＤ２に対する情報が含まれる。
【００４０】
ラッチ２は、クロックＣＬＫの立ち上がりエッジに同期して入力バッファ１から入力された第１乃至第５コマンドアドレス信号ＣＡ＜１：５＞をラッチし、ラッチ信号ＣＡＲ＜１：５＞を出力する。したがって、ラッチ２は、Ｔ２１に同期されて入力されたＸ１１をラッチしてＸ１３を出力し、Ｔ２３に同期されて入力されたＹ１１をラッチしてＹ１３を出力する。
【００４１】
第１パルス信号生成部３１は、Ｔ２２からＴ２４までの区間において、ロジックローレベルにイネーブルされる第１マスキング信号ＭＳＫＰ１を生成し、ｔＣＣＤ区間のうちのＴ２１に同期されて発生されるパルスのみを含む第１パルス信号ＰＵＬ１を生成する。したがって、第１デコーダ３２は、ｔＣＣＤ区間のうちＴ２１でのみ第１パルス信号ＰＵＬ１のパルスに応じてラッチ信号ＣＡＲ＜１：５＞をデコードするので、第１内部コマンドＩＮＴＣＭＤ１はＴ２１からＴ２５までの区間、すなわち、ｔＣＣＤ区間の間生成される。
【００４２】
一方、第２パルス信号生成部４１は、ｔＣＣＤ区間のうちＴ２２からＴ２４までの区間において、ロジックハイレベルにディセーブルされる第２マスキング信号ＭＳＫＰ２に応じて、Ｔ２３に同期されて発生されるパルスのみを含む第２パルス信号ＰＵＬ２を生成する。したがって、第２デコーダ４２は、ｔＣＣＤ区間のうちのＴ２３でのみ第２パルス信号ＰＵＬ２のパルスに応じて、ラッチ信号ＣＡＲ＜１：５＞をデコードするので、第２内部コマンドＩＮＴＣＭＤ２はＴ２３からＴ２５までの区間の間生成される。
【００４３】
以上をまとめると、本実施形態によるコマンドデコーダは、第１乃至第５コマンドアドレス信号ＣＡ＜１：５＞のみを使用して、第１内部コマンドＩＮＴＣＭＤ１及び第２内部コマンドＩＮＴＣＭＤ２を生成する。すなわち、本実施形態によるコマンドデコーダは、従来よりコマンドアドレス信号が入力されるピンの数を半分に減らすことができるため、パッケージ費用を削減できる。また、ｔＣＣＤ区間のうちの全てのクロックエッジで入力される第１乃至第５コマンドアドレス信号ＣＡ＜１：５＞のうちの第１マスキング信号ＭＳＫＰ１及び第２マスキング信号ＭＳＫＰ２を用いて、コマンド情報を含む信号のみをラッチしてデコードすることによって、電流消耗を減少させることができる。
【符号の説明】
【００４４】
１  入力バッファ
２  ラッチ
３  第１コマンド生成部
４  第２コマンド生成部
３１  第１パルス信号生成部
３２  第１デコーダ
４１  第２パルス信号生成部
４２  第２デコーダ
３１１  フラグ信号生成部
３１２  リセット信号生成部
３１３  区間信号生成部
３１４  マスキング信号生成部
３１５  バッファ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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