(57)【要約】【課題】ＳＯＩ層を有する半導体装置を微細化する。【解決手段】半導体基板１上にＢＯＸ膜２を介してシリコン層３を形成し、窒化膜をマスクとしてシリコン層３をパターニングした後、前記窒化膜、シリコン層３、ＢＯＸ膜２の表面を覆う絶縁膜を形成し、続いて前記絶縁膜、ＢＯＸ膜２を貫通して半導体基板１の上面を露出する開口部を形成し、開口部内にエピタキシャル層を形成する。その後、窒化膜をエッチングストッパ膜として使用し、エピタキシャル層の上面を平坦化することで、半導体基板１上にＳＯＩ領域１Ａとバルクシリコン領域１Ｂとを形成する。【選択図】図１
2013168487.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）支持基板、前記支持基板上に形成された第１絶縁膜および前記第１絶縁膜上に形成された半導体層により構成され、その上面に第１領域および第２領域を有する半導体基板を準備する工程と、
（ｂ）前記半導体層上に第２絶縁膜を形成し、前記第２絶縁膜をマスクとして前記半導体層を加工し、前記第２領域の前記第１絶縁膜の上面を露出させる工程と、
（ｃ）前記半導体層、前記第２絶縁膜および前記第１絶縁膜を覆うように第３絶縁膜を形成する工程と、
（ｄ）前記第２領域の前記第３絶縁膜および前記第１絶縁膜を開口し、前記支持基板の上面を露出させる工程と、
（ｅ）前記第１絶縁膜および前記第３絶縁膜の開口内に第１エピタキシャル層を形成する工程と、
（ｆ）前記第１エピタキシャル層、前記第３絶縁膜および前記第２絶縁膜を研磨し、前記半導体層の上面を露出させる工程と、
（ｇ）前記（ｆ）工程の後、前記第１領域の前記半導体層上および前記第２領域の前記第１エピタキシャル層上のそれぞれに半導体素子を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記（ｆ）工程では、前記第２絶縁膜を研磨のストッパ膜として用いることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記半導体層と前記第１エピタキシャル層との間は５μｍ以上離間していることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記第１領域にはデジタル回路およびアナログ回路を形成し、
前記第２領域には、１０ｋＨｚ以上の高周波用アナログ回路を形成することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記第２領域に形成する前記半導体素子は、前記第１エピタキシャル層の上面に沿う方向に不純物を拡散させたＬＤＭＯＳＦＥＴを含むことを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記（ｄ）工程では、前記第２領域の前記第３絶縁膜および前記第１絶縁膜の開口の周囲に複数の溝を形成して前記支持基板の上面を露出させ、
前記（ｅ）工程では、前記第１絶縁膜および前記第３絶縁膜の開口内に前記第１エピタキシャル層を形成し、前記複数の溝内に第２エピタキシャル層を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
（ａ）支持基板、前記支持基板上に形成された第１絶縁膜および前記第１絶縁膜上に形成された半導体層により構成され、その上面に第１領域および第２領域を有する半導体基板を準備し、前記半導体層上に第２絶縁膜を形成する工程と、
（ｂ）前記第１領域および前記第２領域の間の前記半導体層および前記第２絶縁膜を除去して形成した溝に第３絶縁膜を埋込んだ後、前記第２絶縁膜および前記第３絶縁膜の上面を平坦化する工程と、
（ｃ）前記（ｂ）工程の後、前記第２領域の前記半導体層の両端を残すように、前記第２領域の前記第２絶縁膜、前記半導体層および前記第１絶縁膜を開口し、前記支持基板の上面を露出させる工程と、
（ｄ）前記第１絶縁膜および前記半導体層の開口内にエピタキシャル層を形成する工程と、
（ｅ）前記エピタキシャル層、前記第３絶縁膜および前記第２絶縁膜を研磨し、前記半導体層の上面を露出させる工程と、
（ｆ）前記（ｅ）工程の後、前記第１領域の前記半導体層上および前記第２領域の前記エピタキシャル層上のそれぞれに半導体素子を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項８】
前記（ｂ）工程の前に、前記第２絶縁膜上に第４絶縁膜を形成する工程をさらに有し、
前記（ｃ）工程では、前記第２領域の前記半導体層の両端を残すように、前記第２領域の前記第４絶縁膜、前記第２絶縁膜、前記半導体層および前記第１絶縁膜を開口し、前記支持基板の上面を露出させ、
前記（ｄ）工程では、前記エピタキシャル層の上面が前記第４絶縁膜の高さまで達することを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記（ｅ）工程では、前記第２絶縁膜を研磨のストッパ膜として用いることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項１０】
前記半導体層と前記エピタキシャル層との間は５μｍ以上離間していることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項１１】
前記第１領域にはデジタル回路およびアナログ回路を形成し、
前記第２領域には、１０ｋＨｚ以上の高周波用アナログ回路を形成することを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記第２領域に形成する前記半導体素子は、前記エピタキシャル層の上面に沿う方向に不純物を拡散させたＬＤＭＯＳＦＥＴを含むことを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
（ａ）支持基板、前記支持基板上に形成された第１絶縁膜および前記第１絶縁膜上に形成された半導体層により構成され、その上面に第１領域および第２領域を有する半導体基板を準備する工程と、
（ｂ）前記第１領域および前記第２領域の間の前記半導体層を除去して形成した溝に素子分離領域を形成する工程と、
（ｃ）前記半導体層上および前記素子分離領域上に、前記第２領域に第１開口部を有する第３絶縁膜を形成する工程と、
（ｄ）前記第３絶縁膜をマスクとして前記第２領域に第２開口部を設け、前記支持基板の上面を露出させる工程と、
（ｅ）前記第２開口部内にエピタキシャル層を形成する工程と、
（ｆ）前記エピタキシャル層および前記第３絶縁膜を研磨し、前記半導体層の上面を露出させる工程と、
（ｇ）前記（ｆ）工程の後、前記第１領域の前記半導体層上および前記第２領域の前記エピタキシャル層上のそれぞれに半導体素子を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１４】
前記（ｂ）工程の後、前記（ｃ）工程の前に、前記半導体層上および前記素子分離領域上に第２絶縁膜を形成する工程をさらに有し、
前記（ｃ）工程では前記第２絶縁膜上に前記第３絶縁膜を形成することを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記半導体層と前記エピタキシャル層との間は５μｍ以上離間していることを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１６】
前記第１領域にはデジタル回路およびアナログ回路を形成し、
前記第２領域には、１０ｋＨｚ以上の高周波用アナログ回路を形成することを特徴とする請求項１５記載の半導体装置の製造方法。
【請求項１７】
前記第２領域に形成する前記半導体素子は、前記エピタキシャル層の上面に沿う方向に不純物を拡散させたＬＤＭＯＳＦＥＴを含むことを特徴とする請求項１６記載の半導体装置の製造方法。
【請求項１８】
前記（ｃ）工程で形成する前記第３絶縁膜の前記第１開口部の両端部は前記素子分離領域の直上に位置し、
前記（ｄ）工程で形成する前記第２開口部の内壁には前記素子分離領域が露出していることを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１９】
前記（ｃ）工程で形成する前記第３絶縁膜の前記第１開口部の両端部は前記半導体層の直上に位置し、
前記（ｄ）工程で形成する前記第２開口部の内壁には前記半導体層が露出していることを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項２０】
支持基板と、
前記支持基板上の第１領域に形成された絶縁膜と、
前記絶縁膜上に形成された第１半導体層と、
前記支持基板上の第２領域において、前記絶縁膜の開口内に形成された第１エピタキシャル層と、
前記第１半導体層と前記第１エピタキシャル層との間に形成された素子分離領域と、
前記第１領域の前記第１半導体層上および前記第２領域の前記第１エピタキシャル層上のそれぞれに形成された半導体素子と、
を有し、
前記第１半導体層と前記第１エピタキシャル層との間は５μｍ以上離間していることを特徴とする半導体装置。
【請求項２１】
前記第１領域にはデジタル回路およびアナログ回路が形成され、
前記第２領域には、１０ｋＨｚ以上の高周波用アナログ回路が形成されていることを特徴とする請求項２０記載の半導体装置。
【請求項２２】
前記第１エピタキシャル層の側壁には第２半導体層が接しており、
前記第１半導体層と前記第２半導体層との間は５μｍ以上離間していることを特徴とする請求項２０記載の半導体装置。
【請求項２３】
前記第１半導体層と前記第１エピタキシャル層との間に、前記支持基板の上面に達する第２エピタキシャル層が形成されていることを特徴とする請求項２０記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、特に、ＳＯＩ（Silicon On Insulator）基板を用いた半導体装置の製造方法および半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
寄生容量の発生を抑えることのできる半導体装置として、現在、ＳＯＩ基板を用いた半導体装置が使用されている。ＳＯＩ基板は、高抵抗なＳｉ（シリコン）などからなる支持基板上にＢＯＸ（Buried Oxide）膜（埋め込み酸化膜）が形成され、ＢＯＸ膜上にＳｉ（シリコン）を主に含む薄い層（シリコン層）が形成された基板であり、ＳＯＩ基板上にＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：ＭＯＳ型電界効果トランジスタ）を形成した場合、シリコン層に形成された拡散領域に発生する寄生容量を低減することができる。このため、ＳＯＩ基板を用いて半導体装置を製造することで、半導体装置の集積密度および動作速度の向上、ラッチアップフリー化などが期待できる。
【０００３】
特許文献１（特開２０１０−４０１６号公報）には、基板上にＢＯＸ膜およびシリコン層を形成したＳＯＩ領域と、前記ＢＯＸ膜および前記シリコン層を開口して基板の上面を露出させ、開口の側面にサイドウォール酸化物を形成した後、開口内にエピタキシャル層を形成したバルクシリコン領域とを形成することが記載されている。
【０００４】
ここで、ＳＯＩ領域のシリコン層とエピタキシャル層とを絶縁しているのは、基板上に堆積して形成された前記サイドウォール酸化物であり、ＳＯＩ領域のシリコン層とエピタキシャル層との間の距離はサイドウォール酸化物の膜厚となっている。
【０００５】
特許文献２（特開２００９−２６７３７５号公報）には、ＳＴＩ（Shallow Trench Isolation）により区切られたバルク領域およびＳＯＩ領域を基板上に形成することが記載されている。ここでは、基板上に酸化物を介してＳＯＩ層を形成し、前記酸化物および前記ＳＯＩ層を開口して基板の上面を露出させ、開口の側壁にサイドウォールスペーサを形成した後、開口内にエピタキシャル層を形成している。その後、シリコン窒化物層をマスクとしてＳＯＩ層およびエピタキシャル層をエッチングし、ＳＯＩ層およびエピタキシャル層の間にＳＴＩを形成している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−４０１６号公報
【特許文献２】特開２００９−２６７３７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
携帯電話に用いられる回路には、ＳＯＩ層上に形成することにメリットがある半導体素子を含み、例えばスイッチングなどに用いられるＩＣ（Integrated Circuit：集積回路）と、バルクシリコン層上に形成することにメリットがある半導体素子を含み、例えばパワーアンプ（Power Amplifier）として用いられるＩＣとを形成する場合がある。これらのＩＣは、それぞれ別々の半導体チップに形成し、半導体チップ間をワイヤなどの配線で接続することが考えられる。
【０００８】
しかし、ＳＯＩ基板上に形成したＩＣとバルクシリコン基板上に形成したＩＣとを別々の半導体チップに形成すると半導体チップの数が増えるため、装置の微細化が困難になり、また、製造コストが増大する問題がある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
一実施の形態である半導体装置の製造方法は、基板上にＢＯＸ膜を介してシリコン層を形成し、窒化膜をマスクとしてシリコン層をパターニングした後、前記窒化膜、シリコン層、ＢＯＸ膜の表面を覆う絶縁膜を形成し、前記絶縁膜、ＢＯＸ膜を貫通して基板の上面を露出する開口部内にエピタキシャル層を形成するものである。
【００１２】
また、他の一実施の形態である半導体装置は、基板上にＢＯＸ膜を介して形成されたシリコン層と、基板の上面に接して形成されたエピタキシャル層との間が５μｍ以上離間しているものである。
【発明の効果】
【００１３】
本願において開示される一実施の形態によれば、半導体装置の性能を向上させることができる。特に、半導体装置の微細化を実現することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１である半導体装置の断面図である。
【図２】本発明の実施の形態１である半導体装置の製造方法を示す断面図である。
【図３】図２に続く半導体装置の製造方法を示す断面図である。
【図４】図３に続く半導体装置の製造方法を示す断面図である。
【図５】図４に続く半導体装置の製造方法を示す断面図である。
【図６】図５に続く半導体装置の製造方法を示す断面図である。
【図７】図６に続く半導体装置の製造方法を示す断面図である。
【図８】図７に続く半導体装置の製造方法を示す断面図である。
【図９】図８に続く半導体装置の製造方法を示す断面図である。
【図１０】図９に続く半導体装置の製造方法を示す断面図である。
【図１１】図１０に続く半導体装置の製造方法を示す断面図である。
【図１２】図１１に続く半導体装置の製造方法を示す断面図である。
【図１３】図１２に続く半導体装置の製造方法を示す断面図である。
【図１４】図１３に続く半導体装置の製造方法を示す断面図である。
【図１５】図１４に続く半導体装置の製造方法を示す断面図である。
【図１６】図１５に続く半導体装置の製造方法を示す断面図である。
【図１７】本発明の実施の形態２である半導体装置の断面図である。
【図１８】本発明の実施の形態２である半導体装置の製造方法を示す断面図である。
【図１９】図１８に続く半導体装置の製造方法を示す断面図である。
【図２０】図１９に続く半導体装置の製造方法を示す断面図である。
【図２１】本発明の実施の形態３である半導体装置の断面図である。
【図２２】本発明の実施の形態３である半導体装置の製造方法を示す断面図である。
【図２３】図２２に続く半導体装置の製造方法を示す断面図である。
【図２４】図２３に続く半導体装置の製造方法を示す断面図である。
【図２５】図２４に続く半導体装置の製造方法を示す断面図である。
【図２６】本発明の実施の形態４である半導体装置の製造方法を示す断面図である。
【図２７】図２６に続く半導体装置の製造方法を示す断面図である。
【図２８】図２７に続く半導体装置の製造方法を示す断面図である。
【図２９】図２８に続く半導体装置の製造方法を示す断面図である。
【図３０】図２９に続く半導体装置の製造方法を示す断面図である。
【図３１】図３０に続く半導体装置の製造方法を示す断面図である。
【図３２】本発明の実施の形態５である半導体装置の製造方法を示す断面図である。
【図３３】図３２に続く半導体装置の製造方法を示す断面図である。
【図３４】図３３に続く半導体装置の製造方法を示す断面図である。
【図３５】本発明の実施の形態５である半導体装置のエピタキシャル層のレイアウトである。
【図３６】本発明の実施の形態５である半導体装置のエピタキシャル層の変形例を示すレイアウトである。
【図３７】図３４に続く半導体装置の製造方法を示す断面図である。
【図３８】本発明の実施の形態５である半導体装置の製造方法の変形例を示す断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１６】
（実施の形態１）
本発明の実施の形態１によるＭＯＳ型電界効果トランジスタ（以下単にＭＯＳＦＥＴと呼ぶ）を含む半導体装置の構造の一例を、図１を用いて説明する。図１は、ＳＯＩ領域上に形成されたＭＯＳＦＥＴおよびバルクシリコン領域に形成されたＭＯＳＦＥＴを含む半導体装置の断面図である。
【００１７】
図１の左側の領域にはＳＯＩ領域１Ａを示しており、図１の右側にはバルクシリコン領域１Ｂを示している。なお、ＳＯＩ領域１Ａとは、半導体基板１上に酸化絶縁膜であるＢＯＸ膜２を介してシリコン層３が形成された領域である。また、バルクシリコン領域１Ｂとは、ＳＯＩ領域１Ａと異なり半導体基板１上にシリコン（ＳＩ）を含むエピタキシャル層５が形成されている領域である。したがって、ＳＯＩ領域１Ａのシリコン層３上に形成されたＭＯＳＦＥＴＱａと半導体基板１との間には絶縁膜であるＢＯＸ膜２が形成されているが、バルクシリコン領域１Ｂのエピタキシャル層５上に形成されたＭＯＳＦＥＴＱｂと半導体基板１との間には絶縁膜は形成されていない。エピタキシャル層５は、シリコン層３およびＢＯＸ膜２からなる積層膜と同じ高さに形成されており、シリコン層３よりも厚い膜厚を有している。
【００１８】
本実施の形態の半導体装置は、携帯電話内のプリント基板上に搭載された一つの半導体チップを構成する基板および当該基板上に形成されたＭＯＳＦＥＴを含んでいる。前記携帯電話の回路は、パワーアンプ用ＩＣ、スイッチング用ＩＣ、ＩＰＤおよび制御用ＩＣなどを含んでおり、例として、図１のＳＯＩ領域１Ａにはスイッチング用ＩＣを構成するｎチャンネル型のＭＯＳＦＥＴＱａを示し、バルクシリコン領域１Ｂにはパワーアンプ用ＩＣを構成するＭＯＳＦＥＴＱｂを示している。なお、ＭＯＳＦＥＴＱｂはドレイン領域をゲート電極から離間して形成し、ドレイン領域を構成する不純物を横方向に拡散したＬＤＭＯＳＦＥＴ（Laterally Diffused MOSFET）である。
【００１９】
ここで、パワーアンプ用ＩＣとは、携帯電話の外部に送信する信号を増幅する電力増幅機能を有する回路である。パワーアンプ用ＩＣで増幅された信号は、スイッチング用ＩＣを介してアンテナに送られ、外部に送信される。また、スイッチング用ＩＣは、パワーアンプ用ＩＣで増幅された信号を制御用ＩＣに伝えずアンテナに送るために、電気回路のオン・オフの切替を行う回路である。また、制御用ＩＣはアンテナおよびスイッチング用ＩＣを順に介して伝達された入力（受信）信号を処理したり、パワーアンプまたはスイッチング用ＩＣなどの動作電位を制御する回路であり、携帯電話のディスプレイなどの他の装置の制御も行う。また、ＩＰＤ（integrated passive device）は、受動部品の高密度実装技術により形成された、コンデンサ、インダクタまたは抵抗などを半導体基板上に半導体プロセスを用いて形成し、集積した装置である。
【００２０】
スイッチング用ＩＣまたは制御用ＩＣには、特に速い速度での信号処理機能が求められるため、ＳＯＩ領域にそれぞれの回路の素子を形成することにより、各素子の集積密度を高めることが可能となり、また、消費電力が低減し、または動作速度が向上するなどの効果を得ることができる。このような利点は、スイッチング用ＩＣまたは制御用ＩＣに流れる電流値が小さいために得ることができるものである。
【００２１】
つまり、ＳＯＩ領域に形成した回路を構成するＭＯＳＦＥＴが動作する際には、ＳＯＩ領域のＢＯＸ膜上に形成したシリコン膜（ＳＯＩ層）にチャネルが形成されて電流が流れるが、シリコン層の膜厚は例えば５０ｎｍ程度であり薄いため、シリコン層に流れる電流が大きくなるとＭＯＳＦＥＴが破壊され、回路が正常に動作しなくなる虞がある。したがって、大きい電流を扱うパワーアンプ用ＩＣおよびＩＰＤを構成するＭＯＳＦＥＴは、ＳＯＩ構造を有していない厚いバルクシリコン膜上に形成する必要がある。なお、スイッチング用ＩＣおよび制御用ＩＣはデジタル回路（ロジック回路）であり、パワーアンプ用ＩＣは高周波用のアナログ回路である。なお、ここでいう高周波とは、１０ｋＨｚ以上の周波数であるものとする。
【００２２】
以下に、本実施の形態の半導体装置の構造を詳細に説明する。
【００２３】
図１に示すように、本実施の形態の半導体装置は、７５０Ωｃｍ以上の抵抗値を有する高抵抗のシリコンからなる半導体基板１を有している。半導体基板１はノンドープのシリコンからなり、その厚さは例えば５０〜７０μｍである。高抵抗の半導体基板１を用いているのは、容量カップリングによって半導体基板１上の素子に流れる高周波信号にノイズが生じること、容量カップリングによって高周波信号のエネルギーが失われること、または半導体基板１上のコイル（インダクタ）に渦電流が生じることなどを防ぐためである。
【００２４】
半導体基板１の下部には、半導体基板１の下面（裏面）に接して、裏面電極２１が形成されている。裏面電極２１は、半導体基板１の裏面側から順に、例えばＮｉ（ニッケル）、Ｔｉ（チタン）およびＡｕ（金）を積層することで形成された積層金属膜であり、ここではバルクシリコン領域１ＢのＭＯＳＦＥＴＱｂのソース領域に電気的に接続されている。ソース領域に接続する電極としては、裏面電極ではなく、ＭＯＳＦＥＴの上方に積層配線を用いてソース電極を引き出すことが考えられるが、ソース電極を裏面電極とすることで、ＭＯＳＦＥＴ上の配線同士の間に容量が発生することを防ぐことができる。
【００２５】
ＳＯＩ領域１Ａの半導体基板１上には、厚さが４００〜２０００ｎｍ程度の酸化シリコン膜からなるＢＯＸ膜（埋め込み酸化膜）２が形成されており、ＢＯＸ膜２上には厚さが５０ｎｍ程度のシリコン層３が形成されている。シリコン層３上には、シリコン層３内に形成された拡散層を含むｎチャネル型のＭＯＳＦＥＴＱａが形成されており、ＭＯＳＦＥＴＱａは、シリコン層３上にゲート絶縁膜６ａを介して形成されたゲート電極７ａと、ゲート電極７ａを挟むようにシリコン層３内に形成されたソース・ドレイン領域とを有している。ゲート電極７ａの側壁には酸化シリコン膜などからなるサイドウォール１４ａが形成されている。ゲート絶縁膜６ａの膜厚は５〜７ｎｍであり、ゲート電極７ａのゲート長は０．１５〜５μｍであり、ゲート電極７ａのゲート長方向におけるサイドウォール１４ａの幅は５０〜３００ｎｍである。
【００２６】
ゲート電極７ａの直下のシリコン層３はＭＯＳＦＥＴＱａのチャネル領域となる層であり、ｐ型の不純物（例えばＢ（ホウ素））が低濃度で導入されている。ゲート電極７ａのゲート長方向における左右のシリコン層３内にはｎ型の不純物（例えばＡｓ（ヒ素））が比較的低濃度で導入されたエクステンション領域８ａおよび９ａが形成されている。また、前記ゲート長方向において、エクステンション領域８ａ、９ａおよびゲート電極７ａの直下のシリコン層３を挟むように、ｎ型の不純物（例えばＡｓ（ヒ素））が高濃度で導入された拡散層１０ａ、１１ａが形成されている。
【００２７】
すなわち、前記ゲート長方向において、ゲート電極７ａの直下のシリコン層３の一方の外側には、順にエクステンション領域８ａおよび拡散層１０ａが形成され、もう一方の外側には、順にエクステンション領域９ａおよび拡散層１１ａが形成されている。エクステンション領域８ａおよびエクステンション領域８ａに隣接する拡散層１０ａはＭＯＳＦＥＴＱａのソース領域を構成し、エクステンション領域９ａおよび拡散層１１ａはＭＯＳＦＥＴＱａのドレイン領域を構成しており、ＭＯＳＦＥＴＱａは前記ソース領域、前記ドレイン領域およびゲート電極７ａを有している。
【００２８】
バルクシリコン領域１Ｂでは、ＢＯＸ膜２およびシリコン層３が開口されているため半導体基板１上にＢＯＸ膜２およびシリコン層３は形成されておらず、ＢＯＸ膜２およびシリコン層３の開口内には半導体基板１の上面に接するエピタキシャル層５が埋込まれている。エピタキシャル層５は主にシリコン（Ｓｉ）からなり、低濃度のｐ型の不純物（例えばＢ（ホウ素））を含んでいる。また、エピタキシャル層５は不純物が導入されていないノンドープの層であってもよい。
【００２９】
エピタキシャル層５の側壁はＢＯＸ膜２に接しているが、シリコン層３には接しておらず、ＢＯＸ膜２上であってシリコン層３とエピタキシャル層５との間には酸化シリコン膜を含む素子分離領域４が形成されている。素子分離領域４は、ＬＯＣＯＳ（Local Oxidization of Silicon）法ではなく、ＳＴＩ法により形成されている。素子分離領域４は平面視においてシリコン層３およびエピタキシャル層５を囲むように形成されており、各素子を分離している。ここで、シリコン層３とエピタキシャル層５との間は５μｍ以上離間している。
【００３０】
エピタキシャル層５の上面には、比較的低濃度のｐ型の不純物（例えばＢ（ホウ素））が導入されたｐ型ウエル１２が形成されている。ｐ型ウエル１２が形成されたエピタキシャル層５上には、エピタキシャル層５内に形成された不純物拡散層を含むｎチャネル型のＭＯＳＦＥＴＱｂが形成されており、ＭＯＳＦＥＴＱｂは、エピタキシャル層５上にゲート絶縁膜６ｂを介して形成されたゲート電極７ｂと、ゲート電極７ｂを挟むようにエピタキシャル層５の上面に形成されたソース・ドレイン領域とを有している。ゲート電極７ｂの側壁には酸化シリコン膜などからなるサイドウォール１４ｂが形成されている。ゲート絶縁膜６ｂの膜厚は８〜１２ｎｍであり、ゲート電極７ｂのゲート長は０．１８〜０．２５μｍであり、ゲート電極７ｂのゲート長方向におけるサイドウォール１４ｂの幅は５０〜３００ｎｍである。
【００３１】
ゲート電極７ｂの直下のエピタキシャル層５の上面近傍はＭＯＳＦＥＴＱｂのチャネル領域となる領域であり、ゲート電極７ｂのゲート長方向における左右のエピタキシャル層５の上面にはｎ型の不純物（例えばＡｓ（ヒ素））が比較的高濃度で導入された拡散層１０ｂ、１１ｂが形成されている。ここで、拡散層１０ｂはゲート電極７ｂの近傍に形成されているのに対し、拡散層１１ｂはゲート電極７ｂから離れて形成されており、拡散層１１ｂおよびゲート電極７ｂ間の距離は、拡散層１０ｂおよびゲート電極７ｂ間の距離よりも長くなっている。
【００３２】
また、ゲート電極７ｂの直下のエピタキシャル層５と拡散層１１ｂとの間のエピタキシャル層５の上面には、ｎ型の不純物（例えばＡｓ（ヒ素））が拡散層１１ｂよりも低い濃度で導入されたエクステンション領域９ｂが形成されている。エクステンション領域９ｂは拡散層１１ｂよりも接合深さが深く、ｐ型ウエル１２よりも接合深さが浅い半導体層であり、エピタキシャル層５内において拡散層１１ｂはエクステンション領域９ｂに覆われている。なお、ゲート電極７ｂの直下のエピタキシャル層５の上面にはｐ型ウエル１２が形成されており、ｐ型ウエル１２とエクステンション領域９ｂとは互いに隣接している。ｐ型ウエル１２およびエクステンション領域９ｂは、ＭＯＳＦＥＴＱｂの電界を緩和するために、エピタキシャル層５の上面からある程度深い領域にまで打ち込む必要がある。従って、ＭＯＳＦＥＴＱｂのように大きい電流を流すアナログ回路の素子をＳＯＩ領域１Ａに形成しようとすると、シリコン層３の膜厚が薄すぎるため、ｐ型ウエルおよびエクステンション領域の接合深さが浅くなり、電界が強まってＭＯＳＦＥＴの動作不良が起きる虞がある。このため、パワーアンプ用ＩＣを構成するＭＯＳＦＥＴＱｂは、エピタキシャル層５のように厚い半導体層上に形成する必要がある。
【００３３】
ゲート電極７ｂ側の拡散層１０ｂの端部の近傍のエピタキシャル層５内には比較的高い濃度でｐ型の不純物（例えばＢ（ホウ素））が導入されたハロー領域１３が形成されている。ハロー領域１３はソース・ドレイン間のリーク電流の発生を防ぐために形成される半導体領域であり、ソース・ドレイン領域とは異なる導電型の不純物をエピタキシャル層５に打ち込むことで形成されている。
【００３４】
ここで、拡散層１０ｂはＭＯＳＦＥＴＱｂのソース領域を構成し、エクステンション領域９ｂおよび拡散層１１ｂはＭＯＳＦＥＴＱｂのドレイン領域を構成しており、ＭＯＳＦＥＴＱｂはゲート電極７ｂ、拡散層１０ｂおよび１１ｂを含んでいる。このように、ＭＯＳＦＥＴＱｂは、ゲート電極７ｂに対してソース領域よりもドレイン領域の方が離れた位置に形成され、拡散層１１ｂよりも不純物濃度が低いエクステンション領域９ｂをゲート電極７ｂと拡散層１１ｂとの間に有し、エピタキシャル層５の上面において横方向に不純物の濃淡を変えて拡散させたＬＤＭＯＳＦＥＴである。ＬＤＭＯＳＦＥＴはゲート電極とドレイン領域との間隔を広げることで、ソース・ドレイン領域間の電界強度の緩和を可能とし、ＭＯＳＦＥＴの耐圧を高くすることができる電界効果トランジスタである。
【００３５】
図１に示すシリコン層３、エクステンション領域８ａ、９ａ、９ｂ、拡散層１０ａ、１０ｂ、１１ａ、１１ｂおよび素子分離領域４の上面の高さはほぼ同一である。ゲート電極７ａ、７ｂ、拡散層１０ａ、１０ｂ、１１ａおよび１１ｂのそれぞれの上面には、例えばＣｏＳｉ（コバルトシリコン）からなるシリサイド層１５が形成されており、素子分離領域４、ＭＯＳＦＥＴＱａ、Ｑｂおよびシリサイド層１５を覆うように、半導体基板１上にはエッチングストッパ膜１６および層間絶縁膜１７が順に形成されている。エッチングストッパ膜１６は例えば薄い窒化シリコン膜からなり、層間絶縁膜１７は例えば酸化シリコン膜からなる。
【００３６】
ゲート電極７ａ、７ｂ、拡散層１０ａ、１０ｂ、１１ａおよび１１ｂのそれぞれの直上には、エッチングストッパ膜１６および層間絶縁膜１７を貫通するコンタクトプラグ１８がシリサイド層１５を介して形成されている。コンタクトプラグ１８は例えばＷ（タングステン）からなる。また、バルクシリコン領域１Ｂでは、層間絶縁膜１７、エッチングストッパ膜１６、エピタキシャル層５および半導体基板１を貫通して裏面電極２１に達する貫通ビア（シリコン貫通ビア、ＴＳＶ；Through Silicon Via）Ｖ１が形成されている。貫通ビアＶ１は層間絶縁膜１７の上面から半導体基板１の底面にかけて形成されており、半導体基板１の主面に対して垂直な方向において、貫通ビアＶ１の長さは１００μｍ以内である。なお、図１ではゲート電極７ａ、７ｂのそれぞれに接続されているコンタクトプラグ１８は図示していない。
【００３７】
貫通ビアＶ１の上面は層間絶縁膜１７上に形成された複数の配線Ｍ１の一の底面に接し、配線Ｍ１およびコンタクトプラグ１８を介してＭＯＳＦＥＴＱｂのソース領域である拡散層１０ｂに電気的に接続されており、貫通ビアＶ１の下面は裏面電極２１に接続されている。つまり、裏面電極２１は拡散層１０ｂに電気的に接続されており、裏面電極２１はＭＯＳＦＥＴＱｂのソース電極として機能する。
【００３８】
配線Ｍ１は層間絶縁膜１７上に順に形成されたエッチングストッパ膜１９および層間絶縁膜２０を貫通し、層間絶縁膜１７、コンタクトプラグ１８および貫通ビアＶ１の上面を露出させる配線溝内に埋込まれたダマシン配線であり、主に銅（Ｃｕ）により構成されている。複数の配線Ｍ１はそれぞれ複数のコンタクトプラグ１８の上面に接して形成されている。
【００３９】
以上に述べたように、本実施の形態の半導体装置では、一の半導体基板１上にＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂを設け、ＳＯＩ領域１Ａのシリコン層３上にスイッチング用ＩＣを構成するＭＯＳＦＥＴＱａを形成し、バルクシリコン領域１Ｂのエピタキシャル層５上にパワーアンプ用ＩＣを構成するＭＯＳＦＥＴＱｂを形成している。このため、ＳＯＩ層上に形成することで微細化、動作速度の向上または消費電力の低減などの効果が得られる低耐圧のＭＯＳＦＥＴＱａと、シリコン層３よりも膜厚が厚いエピタキシャル層５上に形成することが適している高耐圧のＭＯＳＦＥＴＱｂとを、共に半導体基板１上に形成することができる。
【００４０】
したがって、ＳＯＩ領域に形成することにメリットがある素子と、バルクシリコン領域に形成することにメリットがある素子とを一つの半導体チップ上に混載することができるため、これらの素子を別々の半導体チップ上に形成する場合に比べて、半導体装置を微細化することができる。
【００４１】
なお、一つの半導体基板上にＳＯＩ領域とバルクシリコン領域を形成する装置において、どちらの領域にもデジタル回路のみを形成する場合は、各領域間の距離が５μｍ未満でも問題はない。しかし、図１に示すようにデジタル回路を構成するＭＯＳＦＥＴＱａをＳＯＩ領域１Ａに形成し、アナログ回路を構成するＭＯＳＦＥＴＱｂをバルクシリコン領域１Ｂに設ける場合、ＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂの間の距離は５μｍ以上である必要がある。
【００４２】
これは、ＳＯＩ領域およびバルクシリコン領域の間隔が短いと、スイッチング用ＩＣよりも大きい電流により駆動されるパワーアンプ用ＩＣの影響により、ＳＯＩ領域の素子がノイズなどにより正常に動作しない虞があるためである。
【００４３】
例えば、ＳＯＩ基板に形成した溝の内壁にＣＶＤ（Chemical Vapor Deposition：化学的機械的研磨）法などを用いて酸化絶縁膜を形成した後、前記溝の底面からエピタキシャル成長法によりエピタキシャル層を形成し、ＳＯＩ基板上部のＳＯＩ層と前記エピタキシャル層とを前記溝の側壁の酸化絶縁膜により絶縁する方法が考えられる。しかし、このような構造の半導体装置では、ＳＯＩ層とエピタキシャル層との間隔は前記酸化絶縁膜の膜厚となり、５μｍ以上離すことは困難であるため、ＳＯＩ層上にデジタル回路を形成し、エピタキシャル層上にアナログ回路を形成すると、ＳＯＩ層上のデジタル回路が動作不良を起こす虞がある。
【００４４】
本実施の形態の半導体装置では、ＳＯＩ領域１Ａのシリコン層３と、バルクシリコン領域１Ｂのエピタキシャル層５との間の距離を５μｍ以上設けているため、半導体装置の信頼性を向上させることができる。
【００４５】
なお、本実施の形態では図１に示すＳＯＩ領域１Ａに形成したＭＯＳＦＥＴＱａをスイッチング用ＩＣを構成する素子であるものとして説明したが、ＳＯＩ領域１Ａには、スイッチング用ＩＣのようなデジタル回路の他に、アナログ回路を構成する半導体素子も形成されているものとする。また、ＳＯＩ領域１Ａに形成するデジタル回路の素子はスイッチング用ＩＣに限られず、制御用ＩＣなどを構成する素子であってもよい。また、バルクシリコン領域１Ｂに形成したＭＯＳＦＥＴＱｂをパワーアンプ用ＩＣを構成する素子であるものとして説明したが、バルクシリコン領域１Ｂに形成する素子はパワーアンプ用ＩＣと同じくアナログ回路であるＩＰＤなどを構成する素子であってもよい。
【００４６】
また、図１では二つのｎチャネル型ＭＯＳＦＥＴを例示したが、ＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂに形成されるＭＯＳＦＥＴはｐチャネル型のＭＯＳＦＥＴであってもよい。また、バルクシリコン領域１Ｂに形成するＭＯＳＦＥＴはＬＤＭＯＳＦＥＴのような非対称のＦＥＴに限らず、ゲート電極を中心として左右対称な形状を有するＭＯＳＦＥＴであってもよく、バルクシリコン領域１Ｂに形成するＭＯＳＦＥＴは貫通ビアＶ１を用いて裏面電極２１に接続しなくてもよい。
【００４７】
次に、本実施の形態の半導体装置の製造工程を図面を参照して説明する。図２〜図１６は、本発明の一実施の形態である半導体装置、例えば一つの基板上のＳＯＩ領域およびバルクシリコン領域のそれぞれにｎチャネル型ＭＯＳＦＥＴを有する半導体装置の製造工程中の断面図である。なお、図７〜図１６の断面図の左側にはＳＯＩ領域１Ａを示し、右側にはバルクシリコン領域１Ｂを示している。
【００４８】
まず、図２に示すように、上方にＢＯＸ膜２およびシリコン層３が積層された半導体基板１を用意する。半導体基板１はＳｉ（シリコン）からなる７５０Ωｃｍ以上の高抵抗の支持基板であり、ｐ型またはｎ型の不純物は導入されていないが、酸素（Ｏ２）が導入されていてもよい。ＢＯＸ膜２は酸化シリコン膜であり、シリコン層３は１〜１０Ωｃｍ程度の抵抗を有する単結晶シリコンからなる層である。
【００４９】
半導体基板１、ＢＯＸ膜２およびシリコン層３からなるＳＯＩ基板は、Ｓｉ（シリコン）からなる半導体基板１の主面に高いエネルギーでＯ２（酸素）をイオン注入し、その後の熱処理でＳｉ（シリコン）と酸素とを結合させ、半導体基板１の表面よりも少し深い位置に埋込み酸化膜（ＢＯＸ膜）２を形成するＳＩＭＯＸ（Silicon Implanted Oxide）法で形成することができる。また、ＳＯＩ基板は、表面に酸化膜を形成した半導体基板１と、もう１枚のＳｉ（シリコン）からなる半導体基板とを高熱および圧力を加えることで接着して貼り合わせた後、片側のシリコン層を研磨して薄膜化することで形成することもできる。
【００５０】
次に、図３に示すように、シリコン層３上に窒化シリコン膜３ａを例えばＣＶＤ法を用いて形成した後、フォトリソグラフィ技術およびドライエッチング法を用いて窒化シリコン膜３ａを一部開口し、シリコン層３の上面を露出させる。窒化シリコン膜３ａは、後のシリコン層３のパターニング工程で用いられるハードマスクであり、また、その後の研磨工程においてストッパ膜として用いられる膜であり、その膜厚は例えば５０ｎｍである。続いて、窒化シリコン膜３ａをハードマスクとしてシリコン層３をエッチングすることにより、シリコン層３の一部を開口し、ＢＯＸ膜２の上面を露出させる。
【００５１】
次に、図４に示すように、シリコン層３から露出するＢＯＸ膜２の上面、窒化シリコン膜３ａから露出するシリコン層３の側面、および窒化シリコン膜３ａを覆うように、半導体基板１上の全面に例えばＣＶＤ法を用いて酸化シリコン膜４ａを形成する。なお、酸化シリコン膜４ａの膜厚は、例えば５０〜１００ｎｍであり、シリコン層３の膜厚よりも厚くすることが好ましい。
【００５２】
続いて、半導体基板１上の全面にフォトレジスト膜Ｒ１を塗布した後、フォトレジスト膜Ｒ１を露光および現像することで所望のパターンのフォトレジスト膜Ｒ１を形成する。ここで、フォトレジスト膜Ｒ１の開口は、窒化シリコン膜３ａの前記開口およびシリコン層３の前記開口の内側に形成し、酸化シリコン膜４ａの上面を露出させる。したがって、フォトレジスト膜Ｒ１の開口はシリコン層３の開口よりも小さくなる。つまり、フォトレジスト膜Ｒ１の開口は、シリコン層３の開口部の内側であって、シリコン層３の開口部の内壁よりも酸化シリコン膜４ａの膜厚の長さ以上離れた箇所に形成する。
【００５３】
次に、図５に示すように、フォトレジスト膜Ｒ１をマスクとしてドライエッチング法により酸化シリコン膜４ａおよびＢＯＸ膜２を除去して開口部５ａを形成し、半導体基板１の上面を露出させる。フォトレジスト膜Ｒ１をマスクとしてフォトレジスト膜Ｒ１の開口部の直下に異方性エッチングを行って開口部５ａを形成しているため、開口部５ａはシリコン層３の開口よりも狭い開口となる。その後、フォトレジスト膜Ｒ１を除去する。
【００５４】
次に、図６に示すように、開口部５ａ内に、エピタキシャル成長法により半導体基板１の上面から選択成長させたエピタキシャル層５を形成する。エピタキシャル層５は開口部５ａを埋め込み、窒化シリコン膜３ａと同じ高さまで達して形成される。エピタキシャル層５は、形成時に原料ガスと共にｐ型の不純物（例えばＢ（ホウ素））を導入して低濃度のｐ型半導体領域とするか、または形成時に不純物を導入せず、エピタキシャル層５を形成した後にｐ型の不純物（例えばＢ（ホウ素））をイオン注入して低濃度のｐ型半導体領域とする。なお、エピタキシャル層５は、シリコン層３の開口の内側に形成された開口部５ａ内に形成されているため、平面視においてシリコン層３の内側に酸化シリコン膜４ａを介して形成されている。
【００５５】
このとき、エピタキシャル層５はシリコン層３の上面高さまで埋込む。なお、シリコン層３の上面よりも高く、窒化シリコン膜３ａの上面高さよりも低い位置にエピタキシャル層５の上面があることが理想的である。これは、エピタキシャル層５の上面が窒化シリコン膜３ａまたは酸化シリコン膜４ａよりも上部に形成されると、後の研磨工程においてエピタキシャル層５にクラック（亀裂）が形成される虞があるためである。しかし実際にはエピタキシャル成長法により形成するエピタキシャル層５の上面位置を精密に制御することは困難であるため、図６に示すように、エピタキシャル層５の上面が窒化シリコン膜３ａ上であって、例えば酸化シリコン膜４ａよりも高い位置に形成される場合も考えられる。例えば、酸化シリコン膜４ａの膜厚を厚くすれば、エピタキシャル層５の上面が酸化シリコン膜４ａの上面を超えることを防ぐことができるため、エピタキシャル層５に亀裂が生じないように研磨を行うことができる。すなわち、酸化シリコン膜４ａの膜厚を、窒化シリコン膜３ａの膜厚、またはシリコン層３の膜厚などよりも厚くすることが好ましい。
【００５６】
なお、以下の製造工程の説明に用いる図７〜図１６では、断面図の左側に示すシリコン層３が形成された領域をＳＯＩ領域１Ａとし、断面図の右側のエピタキシャル層５が形成された領域をバルクシリコン領域１Ｂとして説明する。
【００５７】
次に、図７に示すように、例えばＣＭＰ法を用いてエピタキシャル層５、酸化シリコン膜４ａおよび窒化シリコン膜３ａを研磨することで、半導体基板１の上面を平坦化する。このとき、窒化シリコン膜３ａはＣＭＰ工程のストッパ膜として用い、完全に除去されるため、研磨後の半導体基板１上にはシリコン層３の上面が露出しており、シリコン層３、酸化シリコン膜４ａおよびエピタキシャル層５の上面は同一の高さに揃えられる。なお、バルクシリコン領域１Ｂのエピタキシャル層５の上面高さは、１００ｎｍ程度の研磨ばらつきが許容される。本実施の形態では、窒化シリコン膜３ａを形成し、エピタキシャル層５の研磨工程においてストッパ膜として利用することができるため、エピタキシャル層５の上面を精度よく研磨することができ、また、シリコン層３が過剰に研磨されて膜厚が薄くなることを防ぐことができる。
【００５８】
前記ＣＭＰ工程では、酸化シリコン膜４ａを研磨することで、ＢＯＸ膜２上であってシリコン層３およびエピタキシャル層５の間に酸化シリコン膜４ａからなる素子分離領域４が形成される。このように素子分離領域４は、ＬＯＣＯＳ法またはＳＴＩ法などにより形成する必要が無い。このため、製造工程の簡略化を図ることができる。シリコン層３とエピタキシャル層５の間の距離は酸化シリコン膜４ａの膜厚ではなくシリコン層３の開口端と開口部５ａの端部との距離により決まるため、レイアウトの仕方によって所望の間隔を空けることができる。ここでは、後の工程で形成するデジタル回路を構成する素子とアナログ回路を構成する素子とを離すため、シリコン層３とエピタキシャル層５の間の距離を５μｍ以上空ける。
【００５９】
次に、図８に示すように、素子分離領域４上、シリコン層３上およびエピタキシャル層５上に例えばＣＶＤ法を用いて酸化シリコン膜３ｂを形成する。その後、エピタキシャル層５の直上の一部の領域にフォトレジスト膜（図示しない）を形成し、酸化シリコン膜３ｂをスルー膜として、半導体基板１の上方からシリコン層３およびエピタキシャル層５の上面に向けてｐ型の不純物（例えばＢ（ホウ素））をイオン注入する。これにより、シリコン層３は低濃度のｐ型半導体層となり、エピタキシャル層５の上面にはｐ型ウエル１２が形成される。ｐ型ウエル１２はエピタキシャル層５の上面の全面ではなく、前記上面の一部に形成する。なお、前記イオン注入工程は、フォトリソグラフィ技術を用いるなどして、ＳＯＩ領域１Ａとバルクシリコン領域１Ｂとで別々に行ってもよい。また、ｐ型ウエル１２を形成しない場合も考えられる。なお、酸化シリコン膜３ｂを熱酸化法によって形成することも可能であるが、その場合、シリコン層３のシリコン膜厚が減少する恐れがある。これは、本実施の形態で示すシリコン層３の膜厚は５０ｎｍ程度と薄いため、あまり好ましくない。従って、ＣＶＤ法を用いて酸化シリコン膜３ｂを形成する手法が好ましい。
【００６０】
次に、図９に示すように、酸化シリコン膜３ｂをウェットエッチング法により除去した後、半導体基板１上の全面に絶縁膜およびポリシリコン膜を順次形成し、フォトリソグラフィ技術およびドライエッチング法を用いて前記ポリシリコン膜および前記絶縁膜をパターニングする。これにより、ＳＯＩ領域１Ａのシリコン層３上に、前記絶縁膜からなるゲート絶縁膜６ａを形成し、ゲート絶縁膜６ａ上に前記ポリシリコン膜からなるゲート電極７ａを形成し、また、バルクシリコン領域１Ｂのエピタキシャル層５上に、前記絶縁膜からなるゲート絶縁膜６ｂを形成し、ゲート絶縁膜６ｂ上に前記ポリシリコン膜からなるゲート電極７ｂを形成する。
【００６１】
ここで、ゲート電極７ａのゲート長は０．１５〜５μｍとし、ゲート電極７ｂのゲート長は０．１８〜０．２５μｍとする。ここでは、例として、バルクシリコン領域１Ｂに形成するゲート電極７ｂよりも、ＳＯＩ領域１Ａに形成するゲート電極７ａの方がゲート長が長くなるようにそれぞれのゲート電極を形成する。なお、ゲート電極７ａ、７ｂを構成するポリシリコン膜は、Ｐ（リン）またはＡｓ（ヒ素）などのｎ型の不純物をイオン注入することなどにより、低抵抗のｎ型半導体膜（ドープトポリシリコン膜）とされている。また、前記ポリシリコン膜は、成膜時にはアモルファスシリコン膜であったものを、成膜後（イオン注入後）の熱処理により多結晶シリコン膜に変えることもできる。
【００６２】
また、ゲート絶縁膜６ａの膜厚は５〜７ｎｍとし、ゲート絶縁膜６ｂの膜厚は８〜１２ｎｍとする。このように２種類のゲート絶縁膜を形成する場合の一例を以下に記す。まず半導体基板１上の全面にＣＶＤ法により酸化シリコン膜を堆積した後、バルクシリコン領域１Ｂの前記酸化シリコン膜を除去し、続いて熱酸化法などを用いてバルクシリコン領域１Ｂに酸化シリコン膜を形成する方法が考えられる。これにより、ＳＯＩ領域１Ａに堆積された酸化シリコン膜と、バルクシリコン領域１Ｂにそれよりも膜厚が厚い熱酸化シリコン膜とが形成され、これら２種類の酸化シリコン膜によって前記絶縁膜が構成される。この絶縁膜をゲート絶縁膜に加工することにより、ＳＯＩ領域１Ａとバルクシリコン領域１Ｂとで異なる膜厚のゲート絶縁膜を形成することができる。なお、本願の図では２種類のゲート絶縁膜を同じ膜厚で示している。
【００６３】
また、薄膜となるゲート絶縁膜６ａをＣＶＤ法によって形成しているが、熱酸化法によって形成することも可能である。しかし、本実施の形態で示すシリコン層３の膜厚は５０ｎｍ程度と薄いため、シリコン層３のシリコン膜厚が減少する恐れがある。したがって、ゲート絶縁膜６ａを形成する際にはＣＶＤ法を用いることが好ましい。なお、厚膜となるゲート絶縁膜６ｂについても、ＣＶＤ法によって形成することもできる。
【００６４】
次に、図１０に示すように、シリコン層３の上面にＰ（リン）またはＡｓ（ヒ素）などのｎ型の不純物をイオン注入することにより、ゲート電極７ａの直下の一部を除くシリコン層３に、ｎ−型の半導体領域である一対のエクステンション領域８ａ、９ａを形成する。すなわち、ゲート電極７ａの両側の領域のシリコン層３に、エクステンション領域８ａ、９ａをそれぞれ形成する。同様に、エピタキシャル層５の上面にＰ（リン）またはＡｓ（ヒ素）などのｎ型の不純物をイオン注入することにより、ゲート電極７ｂのゲート長方向における横の一方のエピタキシャル層５の上面に、ｎ−型の半導体領域であるエクステンション領域９ｂを形成する。すなわち、バルクシリコン領域１Ｂでは、ＳＯＩ領域１Ａとは異なり、ゲート電極７ｂの横の片側のエピタキシャル層５にのみエクステンション領域９ｂを形成する。
【００６５】
なお、ＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂのいずれか一方の領域でエクステンション領域を形成する際には、他方の領域はフォトレジスト膜などで覆い、各領域のエクステンション領域は別々の工程で形成する。また、エクステンション領域９ｂを形成する際には、ゲート電極７ｂを挟むエピタキシャル層５の一方の上面のみをフォトレジスト膜で覆い、もう一方のエピタキシャル層５の上面にイオン注入を行ってエクステンション領域９ｂを形成する。
【００６６】
その後、ゲート電極７ｂのゲート長方向においてゲート電極７ｂを挟むエピタキシャル層５のうち、エクステンション領域９ｂが形成されていない方に、フォトリソグラフィ技術およびイオン注入法を用いてｐ型の不純物（例えばＢ（ホウ素））を比較的高い濃度で打ち込み、エピタキシャル層５の上面であってゲート電極７ｂの近傍にハロー領域１３を形成する。なお、エクステンション領域９ｂを形成する前にハロー領域１３を形成してもよい。
【００６７】
次に、図１１に示すように、ゲート電極７ａ、７ｂの側壁に、絶縁膜として、例えば酸化シリコン膜または窒化シリコン膜あるいはそれら絶縁膜の積層膜などからなるサイドウォール（側壁絶縁膜）１４ａ、１４ｂをそれぞれ自己整合的に形成する。ゲート電極７ｂの側壁に形成するサイドウォール１４ｂのゲート長方向の膜厚は５０〜２００ｎｍとし、ゲート電極７ａの側壁に形成するサイドウォール１４ａのゲート長方向の膜厚は５０〜３００ｎｍとする。
【００６８】
このように、異なる幅を有する２種類のゲート絶縁膜を形成する工程としては、例えば、まず半導体基板１上に酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜からなる第１絶縁膜を堆積し、第１絶縁膜をＲＩＥ（Reactive Ion Etching）法などにより異方性エッチングすることで、ゲート電極７ａおよびゲート電極７ｂのそれぞれの側壁に第１絶縁膜を残す。続いて、フォトレジスト膜でゲート電極７ａを覆った状態でゲート電極７ｂの側壁に残った第１絶縁膜を除去し、その後前記フォトレジスト膜を除去してから、半導体基板１上に再び酸化シリコンなどからなる第２絶縁膜を堆積した後、第２絶縁膜を異方性エッチングにより加工する。これにより、ゲート電極７ｂの側壁には第２絶縁膜からなるサイドウォール１４ｂのみが残り、ゲート電極７ａの側壁には第１絶縁膜および第２絶縁膜からなるサイドウォール１４ａが形成される。したがって、サイドウォール１４ｂと、サイドウォール１４ｂよりも幅が広いサイドウォール１４ａとを形成することができる。なお、上述したようにサイドウォールは積層膜により形成されている場合があるが、図１１ではサイドウォール１４ａ、１４ｂをそれぞれ一層の膜として示している。
【００６９】
続いて、フォトリソグラフィ技術およびイオン注入法を用いて、シリコン層３およびエピタキシャル層５にｎ型の不純物（例えばＡｓ（ヒ素））を打ち込むことで、シリコン層３の上面に拡散層１０ａ、１１ａを形成し、エピタキシャル層５の上面に拡散層１０ｂ、１１ｂを形成する。このとき、ＳＯＩ領域１Ａではゲート電極７ａおよびその側壁のサイドウォール１４ａをマスクとして利用し、バルクシリコン領域１Ｂではゲート電極７ｂ、サイドウォール１４ｂおよびフォトレジスト膜（図示しない）をマスクとして用いる。
【００７０】
これにより、ＳＯＩ領域１Ａでは、拡散層１０ａおよびエクステンション領域８ａにより構成されるソース領域と、拡散層１１ａおよびエクステンション領域９ａにより構成されるドレイン領域と、ゲート電極７ａとによりｎチャネル型のＭＯＳＦＥＴＱａが形成される。また、バルクシリコン領域１Ｂでは、拡散層１０ｂにより構成されるソース領域と、拡散層１１ｂおよびエクステンション領域９ｂにより構成されるドレイン領域と、ゲート電極７ｂとによりｎチャネル型のＭＯＳＦＥＴＱｂが形成される。
【００７１】
ＳＯＩ領域１Ａにおいて、拡散層１０ａ、１１ａはゲート電極７ａのゲート長方向の横のシリコン層３内に形成され、拡散層１０ａはエクステンション領域８ａに隣接し、拡散層１１ａはエクステンション領域９ａに隣接しており、拡散層１０ａおよび１１ａ間にはエクステンション領域８ａ、９ａおよびゲート電極７ａの直下のシリコン層３が配置されている。
【００７２】
一方、バルクシリコン領域１Ｂでは、フォトレジスト膜をマスクとすることで、ゲート電極７ｂを中心として左右非対称な形状の拡散層１０ｂ、１１ｂを形成している。具体的には、ＭＯＳＦＥＴＱｂのソース領域を構成する拡散層１０ｂはゲート電極７ｂの近傍に形成されるのに対し、ＭＯＳＦＥＴＱｂのドレイン領域を構成する拡散層１１ｂはゲート電極７ｂから離れて形成され、拡散層１１ｂと、ゲート電極７ｂの直下のエピタキシャル層５の上面との間にはエクステンション領域９ｂが配置される。
【００７３】
したがって、拡散層１１ｂとゲート電極７ｂとの距離は、フォトレジスト膜を用いずゲート電極７ｂおよびサイドウォール１４ｂのみをマスクとしてイオン注入により自己整合的に拡散層１１ｂを形成する場合に比べて広くなる。また、拡散層１１ｂとチャネル領域との間にエクステンション領域９ｂを形成することにより、ドレイン領域を構成する不純物をエピタキシャル層５の上面に沿う方向に拡散させ、ゲート電極７ｂから遠ざかるにつれて不純物濃度が高くなるようにしている。ここでは、ＭＯＳＦＥＴＱｂを、上記のように横方向に拡散するドレイン領域を有するＬＤＭＯＳＦＥＴとすることにより、ソース・ドレイン領域間の電界強度の緩和を可能とし、ＭＯＳＦＥＴの耐圧を高くすることを可能としている。
【００７４】
なお、拡散層１０ｂをよりゲート電極７ｂに近付けるためにサイドウォール１４ｂの直下に形成する場合は、例えば、イオン注入を行う方向に傾斜をつけた斜めイオン注入法を用いる方法、またはサイドウォール１４ｂを形成する前に拡散層１０ｂ、１１ｂを形成する方法などが考えられる。
【００７５】
また、ここではバルクシリコン領域１Ｂに形成したＭＯＳＦＥＴＱｂを左右非対称なＬＤＭＯＳＦＥＴとしたが、ＳＯＩ領域１Ａに形成したＭＯＳＦＥＴＱａのように左右対象のＭＯＳＦＥＴとしてもよい。また、図１１に示すように、バルクシリコン領域１Ｂでは、イオン注入法によりフォトレジスト膜をマスクとして用いており、ｐ型ウエル１２、ハロー領域１３、エクステンション領域９ｂ、拡散層１０ｂおよび１１ｂを形成する際にフォトレジスト膜により覆われていたエピタキシャル層５の端部には不純物は打ち込まれていない。イオン注入を行ってエクステンション領域および拡散層を形成した後には、導入した不純物の活性化のためのアニール処理を、例えば１０５０℃程度のスパイクアニール処理にて行うこともできる。
【００７６】
次に、図１２に示すように、サリサイド（Salicide：Self Aligned Silicide）技術により、ＭＯＳＦＥＴＱａ、Ｑｂのゲート電極および拡散層のそれぞれの表面に、低抵抗のシリサイド層１５を形成する。
【００７７】
シリサイド層１５を形成するには、まずゲート電極７ａ、７ｂ、拡散層１０ａ、１０ｂ、１１ａおよび１１ｂのそれぞれの上面を含む半導体基板１の主面（全面）上に金属膜を、例えばスパッタリング法を用いて形成（堆積）する。図１２に示すように、バルクシリコン領域１Ｂにおいて一部の領域に選択的にシリサイド層１５を形成する場合にはサリサイド法を用いる。すなわち、図１１を用いて説明した工程の後、金属膜を形成し、半導体基板１に熱処理を施すことで金属膜とゲート電極７ａ、７ｂ、シリコン層３およびエピタキシャル層５に含まれるＳｉ（シリコン）とが反応し、ゲート電極７ａ、７ｂ、拡散層１０ａ、１０ｂ、１１ａおよび１１ｂのそれぞれの上面にシリサイド層１５が形成される。前記金属膜の材料としては、例えば、Ｃｏ（コバルト）を用いることができる。
【００７８】
ここで、シリサイド層１５を形成する際の熱処理は２回に分けて行い、第１の熱処理（１ｓｔアニール処理）の温度を２５０℃〜３００℃で行った後に、第２の熱処理を５００℃〜６００℃程度で行う。未反応の金属膜は、硫酸を用いたウェット洗浄、またはＳＰＭ（Sulfuric acid Hydrogen Peroxide Mixture：硫酸と過酸化水素水との混合液）を用いたウェット洗浄などにより除去する。これにより、金属膜に含まれるＣｏ（コバルト）とＳｉ（シリコン）との化合物であるＣｏＳｉ２（コバルトシリサイド）からなるシリサイド層１５が形成される。なお、シリサイド層１５は、コバルトシリサイドに限られず、チタンシリサイド、ニッケルシリサイドまたはプラチナシリサイドなどで形成してもよい。
【００７９】
続いて、半導体基板１の主面の全面を覆うようにエッチングストッパ膜１６を形成する。エッチングストッパ膜１６は例えば窒化シリコン膜からなり、成膜温度（基板温度）４５０℃程度のプラズマＣＶＤ法などにより形成することができる。エッチングストッパ膜１６はＭＯＳＦＥＴＱａ、Ｑｂ上にコンタクトホールを形成する際のエッチングストッパ膜として機能する。
【００８０】
続いて、エッチングストッパ膜１６上にエッチングストッパ膜１６よりも厚い層間絶縁膜１７を形成する。層間絶縁膜１７は例えば酸化シリコン膜などからなり、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）などを用いた成膜温度４５０℃程度のプラズマＣＶＤ法などにより形成することができる。その後、層間絶縁膜１７の表面をＣＭＰ法により研磨するなどして、層間絶縁膜１７の上面を平坦化する。下地段差に起因して層間絶縁膜１７の表面に凹凸形状が形成されていても、層間絶縁膜１７の表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜を得ることができる。
【００８１】
次に、図１３に示すように、マスク用の絶縁膜およびドライエッチング法を用いて、層間絶縁膜１７、エッチングストッパ膜１６およびエピタキシャル層５を貫通し、半導体基板１の途中深さまで達する溝状（スリット状）のビアホール２２を形成する。ここでは、ビアホール２２は平面視において、ゲート電極７ｂのゲート幅方向（長手方向）に沿って延在しているものとする。ビアホール２２の深さは、層間絶縁膜１７の上面から１００μｍ以内である。ビアホール２２は、バルクシリコン領域１Ｂ内であって、ＭＯＳＦＥＴＱｂのソース領域側の端部に隣接するように形成する。
【００８２】
続いて、ビアホール２２内に、Ｗ（タングステン）などからなる金属膜２３を形成する。金属膜２３を形成する工程では、半導体基板１上にスパッタリング法などを用いてタングステン膜を形成すると共にビアホール２２内を前記タングステン膜により完全に埋込んだ後、層間絶縁膜１７上の前記タングステン膜をＣＭＰ法などを用いて除去することで、ビアホール２２内にのみ前記タングステン膜を残し、金属膜２３を形成する。
【００８３】
次に、図１４に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜１７およびエッチングストッパ膜１６を貫通し、シリコン層３、エピタキシャル層５、ゲート電極７ａおよび７ｂのそれぞれの上部のシリサイド層１５まで達する複数のコンタクトホールを形成する。
【００８４】
続いて、前記複数のコンタクトホール内に、Ｗ（タングステン）などからなるコンタクトプラグ１８を形成する。コンタクトプラグ１８は、金属膜２３と同様に、コンタクトプラグ１８内に埋込んだタングステン膜の上部を研磨することで、コンタクトプラグ１８内を完全に埋込むことにより形成する。なお、ここではゲート電極７ａ、７ｂ上に形成するコンタクトホールおよびコンタクトプラグは図示していない。
【００８５】
次に、図１５に示すように、コンタクトプラグ１８、金属膜２３および層間絶縁膜１７の上に、エッチングストッパ膜１９および層間絶縁膜２０を順次形成する。エッチングストッパ膜１９は例えば窒化シリコン膜からなり、層間絶縁膜１７上にＣＶＤ法などを用いて形成する。層間絶縁膜２０は例えばＳｉＯＣ膜からなり、層間絶縁膜１７上にＣＶＤ法などを用いて形成する。
【００８６】
続いて、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜２０およびエッチングストッパ膜１９を貫通して層間絶縁膜１７、コンタクトプラグ１８および金属膜２３のそれぞれの上面を露出する配線溝を複数形成する。その後、半導体基板１上に銅（Ｃｕ）からなる金属膜を形成することで、前記金属膜により前記複数の配線溝を埋込む。続いて、ＣＭＰ法などを用い、層間絶縁膜２０上に残った不要な銅（Ｃｕ）からなる金属膜を除去することで、前記金属膜からなる配線Ｍ１が、前記複数の配線溝内のそれぞれを完全に埋込んで形成される。このように、コンタクトプラグ１８および後述する貫通ビアのそれぞれの上部に接続する配線Ｍ１は、シングルダマシン法により形成する。なお、ＭＯＳＦＥＴＱｂのソース領域である拡散層１０ｂの直上のコンタクトプラグ１８の上面は、拡散層１０ｂと隣り合う金属膜２３の上面が接する配線Ｍ１の下面に接続されている。したがって、拡散層１０ｂと金属膜２３とは、配線Ｍ１を介して電気的に接続されている。
【００８７】
次に、図１６に示すように、エッチバックまたはＣＭＰ法を用いるなどして半導体基板１の裏面を後退させて半導体基板１を薄くし、金属膜２３の下面を露出させることで、金属膜２３からなる貫通ビアＶ１を形成する。その後、半導体基板１の裏面にスパッタリング法などにより例えばＮｉ（ニッケル）、Ｔｉ（チタン）およびＡｕ（Ａｕ）を順次積層して形成した金属積層膜からなる裏面電極２１を形成する。裏面電極２１は貫通ビアＶ１、配線Ｍ１、コンタクトプラグ１８およびシリサイド層１５を介してＭＯＳＦＥＴＱｂのソース領域である拡散層１０ｂに電気的に接続されている。つまり、裏面電極２１は、ＭＯＳＦＥＴＱｂの動作時にＭＯＳＦＥＴＱｂのソース領域に所定の電位を供給するソース電極である。
【００８８】
以上により、ＳＯＩ領域１Ａに形成されたデジタル回路を構成するＭＯＳＦＥＴＱａと、バルクシリコン領域１Ｂに形成された高周波用アナログ回路を構成するＭＯＳＦＥＴＱｂとを有する本実施の形態の半導体装置が完成する。
【００８９】
本実施の形態とは異なる方法であって、一つの基板上にＳＯＩ領域とバルクシリコン領域とを設ける方法としては、ＳＯＩ基板の上面の一部であってＢＯＸ膜上にエピタキシャル層を成長させ、当該エピタキシャル層をバルクシリコン領域として用いる方法と、ＳＯＩ基板の上面の一部のＢＯＸ膜およびその上のシリコン層を除去して半導体基板を露出させ、露出した半導体基板をバルクシリコン領域として用いる方法とが考えられる。しかしこれらの方法では、ＳＯＩ領域の上面とバルクシリコン領域の上面とで大きな段差が生じるため、製造工程中の露光工程などにおいて、前記段差に起因して焦点が合わず、各領域でフォトレジスト膜を精度良く形成することができなくなる問題がある。また、この問題を解決するために、ＳＯＩ領域とバルクシリコン領域とでそれぞれの焦点距離に合わせて別々にフォトレジスト膜の露光を行おうとすると、製造工程が煩雑になり、半導体装置の製造コストが増大する。
【００９０】
本実施の形態の半導体装置の製造工程では、半導体基板１上に設けたシリコン層３およびエピタキシャル層５の上面の高さを研磨して揃えており、ＳＯＩ領域１Ａとバルクシリコン領域１Ｂとの間に殆ど段差が生じないため、各領域を一括で露光しても焦点がずれることがなく、半導体装置の信頼性を向上させることができる。また、ＳＯＩ領域１Ａおよびバルクシリコン領域１Ｂのそれぞれの領域で露光工程を分けて行う必要がないため、半導体装置の製造コストを低減することが可能となる。
【００９１】
また、本実施の形態の半導体装置の製造工程では、ＳＯＩ構造を有する基板の主面を開口し、その開口内にエピタキシャル層を形成することで、一つの半導体基板上にＳＯＩ領域およびバルクシリコン領域を設け、それぞれの領域に適したＭＯＳＦＥＴを形成することを可能としている。すなわち、ＳＯＩ層上に形成することで素子の高密度化、低消費電力化、または高速化などが望める素子と、ＳＯＩ領域上に設けて動作させることが困難な高耐圧の素子とを一つの半導体チップに設けることができる。これにより、半導体装置の微細化が可能となる。
【００９２】
このとき、図３を用いて説明したシリコン層３をパターニングする工程で、マスクとして使用した窒化シリコン膜３ａを、図７を用いて説明したエピタキシャル層５の上面の研磨工程においてストッパ膜として用いることで、前記研磨を精度よく行うことができる。これにより、ＭＯＳＦＥＴのソース・ドレイン領域またはチャネル領域などが形成されるシリコン層３が過剰に研磨されることに起因して、ＳＯＩ領域１Ａに形成される素子の性能がばらつき、半導体装置の信頼性が低下することを防ぐことができる。
【００９３】
また、パターニングによりＳＯＩ層を構成するシリコン層３を形成する領域と、エピタキシャル層５を形成する領域とを作り分けるため、ＳＯＩ領域１Ａとバルクシリコン領域１Ｂとの間の距離を広く確保することができる。具体的には、シリコン層３とエピタキシャル層５との間の距離を５μｍ以上離すことができる。これにより、バルクシリコン領域１Ｂの高周波用アナログ回路の影響により、ＳＯＩ領域１Ａのデジタル回路が正常に動作しなくなることを防ぐことができる。
【００９４】
（実施の形態２）
本実施の形態では、前記実施の形態１と異なり、素子上の配線から半導体基板の上面に達するビアをＳＯＩ領域の周りに設け、また、裏面電極を形成せず、バルクシリコン領域１Ｂに貫通ビアを形成しない場合の半導体装置の製造方法および半導体装置について説明する。
【００９５】
図１７に本実施の形態の半導体装置の断面図を示す。図１７に示す断面図の構造は前記実施の形態１において図１を用いて説明した半導体装置とほぼ同様であるが、ＳＯＩ領域１Ａの外側に、半導体基板１の上面に達するコンタクトプラグ２４およびその上部の配線Ｍ１が形成されている点と、裏面電極およびバルクシリコン領域１Ｂの貫通ビアが形成されていない点とが前記実施の形態１と異なる。
【００９６】
図１７に示すように、ＳＯＩ領域１Ａの近傍であって、シリコン層３の外側には、素子分離領域４を介して、層間絶縁膜１７の上面から半導体基板１の上面に達するコンタクトプラグ２４が形成されている。コンタクトプラグ２４は例えば主にタングステン（Ｗ）からなり、コンタクトプラグ２４の上面には、エッチングストッパ膜１９および層間絶縁膜２０からなる積層膜を貫通する配線溝内に埋込まれた配線Ｍ１が接続されている。コンタクトプラグ２４は、平面視において１方向に延在するパターンであり、例えばゲート電極７ａの延在する方向に沿って形成されている。
【００９７】
コンタクトプラグ２４は半導体基板１の電位を制御し、またはＳＯＩ領域１Ａ内の素子をＳＯＩ領域１Ａの外部の素子と分離することなどを目的として形成されているＢＯＸ膜貫通ビアである。すなわち、半導体基板１の電位を制御することで、ＳＯＩ領域１ＡのＭＯＳＦＥＴＱａと半導体基板１との間に寄生容量が発生することを防ぐことができる。また、コンタクトプラグ２４をガードリングとして機能させることにより、ＳＯＩ領域１Ａ内の素子に外部の高周波信号が流れ、ノイズが発生することを防ぐことを可能としている。
【００９８】
半導体基板１の電位を制御する場合には、コンタクトプラグ２４の直下を含む半導体基板１の上面にｐ型の不純物（例えばＢ（ホウ素））を注入し、半導体基板１よりも低抵抗な拡散領域（図示しない）を形成してもよい。
【００９９】
また、図１７に示すように、半導体基板１の裏面には裏面電極２１（図１参照）は形成されておらず、バルクシリコン領域１Ｂには貫通ビアＶ１（図１参照）も形成されていない。前記実施の形態１のように、半導体基板１の裏面にソース電極を形成してもよいが、本実施の形態のように、拡散層１０ｂ上のコンタクトプラグ１８、配線Ｍ１、配線Ｍ１上の積層配線（図示しない）、および電極パッド（図示しない）を通じてソース領域である拡散層１０ｂに電位を供給してもよい。
【０１００】
次に、本実施の形態の半導体装置の製造工程について、図１８〜図２０を用いて説明する。図１８〜図２０は本実施の形態の半導体装置の製造工程を説明するための断面図である。
【０１０１】
まず、図２〜図１２を用いて説明した工程を行い、次に図１８に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、拡散層１０ａ、１０ｂ、１１ａおよび１１ｂの直上のそれぞれに、エッチングストッパ膜１６および層間絶縁膜１７を貫通してシリサイド層１５の上面を露出するコンタクトホールＣＨ１を形成する。また、この工程において、図示していない領域では、ゲート電極７ａ、７ｂの直上にもコンタクトホールを形成する。
【０１０２】
次に、図１９に示すように、フォトリソグラフィ技術により形成したフォトレジスト膜Ｒ２を形成した後、フォトレジスト膜Ｒ２をマスクとしたドライエッチング法を用いて、エッチングストッパ膜１６、層間絶縁膜１７および素子分離領域４を貫通して半導体基板１の上面を露出する複数のコンタクトホールＣＨ２を形成する。コンタクトホールＣＨ２は、平面視において１方向に延在する溝であり、例えばゲート電極７ａの延在する方向に沿って形成される。
【０１０３】
次に、図２０に示すように、フォトレジスト膜Ｒ２を除去した後、コンタクトホールＣＨ１、ＣＨ２内を完全に埋込むように、例えばスパッタリング法を用いてタングステン膜を形成する。その後層間絶縁膜１７上の不要な前記タングステン膜をＣＭＰ法などを用いて除去することにより、複数のコンタクトホールＣＨ１内のそれぞれにコンタクトプラグ１８を形成し、また複数のコンタクトホールＣＨ２内のそれぞれにコンタクトプラグ２４を形成する。
【０１０４】
その後の工程は、図１５を用いて説明した工程と同様にして、層間絶縁膜１７上にエッチングストッパ膜１９および層間絶縁膜２０を順次形成した後、エッチングストッパ膜１９および層間絶縁膜２０を貫通する配線溝を複数形成し、続いて前記複数の配線溝内に銅配線である配線Ｍ１をそれぞれ形成することにより、図１７に示す半導体装置が完成する。ただし、図１５を用いて説明した工程と異なり、ここではコンタクトプラグ２４の上面に接する配線Ｍ１も形成する。また、ＭＯＳＦＥＴＱｂのソース領域に接続された配線Ｍ１は、前記実施の形態１と異なり貫通ビアに接続しない。
【０１０５】
なお、半導体基板１の上面に前述した拡散領域を形成する場合には、例えば図２または図７を用いて説明した製造工程の時点であって、ＳＯＩ領域１Ａまたはバルクシリコン領域１Ｂに半導体素子を形成する前に、フォトリソグラフィ技術およびイオン注入法を用いて、半導体基板１およびＢＯＸ膜の上方から半導体基板１の上面に不純物イオンを打ち込む方法が考えられる。
【０１０６】
（実施の形態３）
本実施の形態では、バルクシリコン領域のエピタキシャル層に欠陥が生じることを防ぐことが可能な半導体装置の製造方法および半導体装置について説明する。
【０１０７】
図２１に本実施の形態の半導体装置の断面図を示す。図２１に示す断面図の構造は前記実施の形態１において図１を用いて説明した半導体装置とほぼ同様であるが、エピタキシャル層５の側壁に接してシリコン層３ｃが形成されている点が前記実施の形態１と異なる。なお、シリコン層３ｃはＢＯＸ膜２上に形成されているが、ＳＯＩ領域１Ａのシリコン層３のように、上部に半導体素子を形成するために形成されているわけではない。
【０１０８】
エピタキシャル成長法により形成されるエピタキシャル層は、シリコン（Ｓｉ）からなる層を核として成長するため、シリコン層に接する領域では高い結晶性を示し、逆に、シリコン以外の、例えば酸化シリコン膜に接する領域では結晶性が劣化する欠陥が生じる問題がある。
【０１０９】
例えばＢＯＸ膜または素子分離領域などの酸化シリコンからなる絶縁膜の開口部にエピタキシャル層を形成した場合、エピタキシャル層と前記絶縁膜とが接するエピタキシャル層の側壁から離れた領域では結晶性の高いエピタキシャル層が形成される。
【０１１０】
しかし、エピタキシャル層と前記絶縁膜とが接するエピタキシャル層の側壁の近傍にはエピタキシャル層の成長核となるシリコン層が存在せず、エピタキシャル層内に欠陥が生じ、この欠陥がエピタキシャル層の上面の端部に露出することになる。この場合、エピタキシャル層の上面の端部に半導体素子を形成すると、所望の性能を得られず、半導体装置の信頼性が劣化する。また、これを避けるためにエピタキシャル層の上面の端部に半導体素子を形成しない場合、半導体装置の面積が大きくなる問題がある。
【０１１１】
これに対し、本実施の形態の半導体装置は、図２１に示すように、エピタキシャル層５の側壁の上部に接してシリコン層３ｃを形成しているため、エピタキシャル層５の形成時にシリコン層３ｃを構成するシリコン（Ｓｉ）がエピタキシャル成長の核となる。このため、エピタキシャル層５の側壁とＢＯＸ膜２との界面の近傍のエピタキシャル層５内に欠陥が生じていたとしても、エピタキシャル層５の上面の端部は結晶性が高いシリコン層となっているため、エピタキシャル層５の端部にＭＯＳＦＥＴなどを形成しても、エピタキシャル層５の欠陥によって当該ＭＯＳＦＥＴに特性不良が発生することを防ぐことができる。これにより、半導体装置の信頼性を向上させることができる。
【０１１２】
次に、本実施の形態の半導体装置の製造工程について、図２２〜図２５を用いて説明する。図２２〜図２５は本実施の形態の半導体装置の製造工程を説明するための断面図である。
【０１１３】
まず、図２を用いて説明したＳＯＩ基板を用意し、次に、図２２に示すように、シリコン層３上に窒化シリコン膜３ａを形成した後、フォトリソグラフィ技術およびドライエッチング法を用いて窒化シリコン膜３ａおよびシリコン層３を一部除去し、溝を形成してＢＯＸ膜２の上面を露出させる。これにより、シリコン層３と、シリコン層３からなるシリコン層３ｃとを分離する。ここでは、図２に示すシリコン層３を上記エッチング工程により分割するが、分割したシリコン層のうち、後の工程でバルクシリコン領域となる領域にある前記シリコン層をシリコン層３ｃと呼ぶ。
【０１１４】
続いて、半導体基板１上の全面に例えばＣＶＤ法を用いて酸化シリコン膜を形成し、前記溝を埋込んだ後、窒化シリコン膜３ａ上の前記酸化シリコン膜を例えばＣＭＰ法により除去することで、シリコン層３および窒化シリコン膜３ａからなる積層膜と、シリコン層３ｃおよび窒化シリコン膜３ａからなる積層膜との間に形成された溝内に前記酸化シリコン膜からなる素子分離領域４ｂを形成する。すなわち、ＳＴＩ法によって、素子分離領域４ｂを形成する。
【０１１５】
ここでは、前記実施の形態１の説明で用いた図３に示した、隣り合うシリコン層３同士の間であってシリコン層３を除去した領域に、シリコン層３からなるシリコン層３ｃおよびその上部の窒化シリコン膜３ａを残している。また、シリコン層３およびシリコン層３ｃ間の距離、すなわち素子分離領域４ｂの幅は、５μｍ以上である。
【０１１６】
その後、窒化シリコン膜３ａおよび素子分離領域４ｂのそれぞれの上面を覆うように、例えばＣＶＤ法を用いて酸化シリコン膜５ｂを形成する。続いて、酸化シリコン膜５ｂ上にフォトレジスト膜を塗布した後、前記フォトレジスト膜を露光および現像することで所望のパターンのフォトレジスト膜Ｒ３を形成する。フォトレジスト膜Ｒ３は、後の工程でエピタキシャル層を形成する領域の酸化シリコン膜５ｂの上面を露出するものである。
【０１１７】
次に、図２３に示すように、フォトレジスト膜Ｒ３をマスクとしたドライエッチング法により、酸化シリコン膜５ｂ、窒化シリコン膜３ａ、シリコン層３ｃおよびＢＯＸ膜２を除去し、半導体基板１の上面を露出させることで開口部５ａを形成する。その後、フォトレジスト膜Ｒ３を除去する。開口部５ａの内壁には、シリコン層３ｃの側壁が露出している。
【０１１８】
次に、図２４に示すように、開口部５ａ内に、エピタキシャル成長法により半導体基板１の上面から選択成長させたエピタキシャル層５を形成する。エピタキシャル層５は開口部５ａを埋め込み、シリコン層３、３ｃよりも高い位置であって、酸化シリコン膜５ｂの上面よりも低い高さまで達して形成される。このように、エピタキシャル層５の上面は、シリコン層３、３ｃよりも低い位置には形成されないようにすることが好ましい。つまり、エピタキシャル層５はシリコン層３、３ｃの上面高さまで埋込んで形成する。
【０１１９】
エピタキシャル層５は形成時に原料ガスと共にｐ型の不純物（例えばＢ（ホウ素））を導入して低濃度のｐ型半導体領域とするか、または形成時に不純物を導入せず、エピタキシャル層５を形成した後にｐ型の不純物（例えばＢ（ホウ素））をイオン注入して低濃度のｐ型半導体領域とする。
【０１２０】
次に、図２５に示すように、例えばＣＭＰ法を用いてエピタキシャル層５の上面を平坦化し、シリコン層３の上面を露出させる。すなわち、窒化シリコン膜３ａを研磨工程のストッパ膜として用い、酸化シリコン膜５ｂを除去し、素子分離領域４ｂの上部および窒化シリコン膜３ａを除去することで、基板上面を平坦化し、エピタキシャル層５とシリコン層３との上面を同じ高さに合わせる。
【０１２１】
このとき、前記ＣＭＰ工程前にエピタキシャル層５の上面が酸化シリコン膜５ｂよりも高い位置に形成されると、ＣＭＰ法による研磨工程においてエピタキシャル層５にクラック（亀裂）が形成される虞がある。エピタキシャル層は、その上面高さの位置を制御して形成することが困難であり、エピタキシャル層５の上面全てをシリコン層３よりも高い位置にまで形成しようとすると、エピタキシャル層５の上面は窒化シリコン膜３ａよりも高くなる可能性が高い。これは、エピタキシャル層の成長を精度よく制御し、上面高さを狙った位置で止めることが困難であり、また、窒化シリコン膜３ａの膜厚が５０ｎｍ程度で薄いためである。
【０１２２】
これに対し、本実施の形態では酸化シリコン膜５ｂを形成することにより、エピタキシャル層５が半導体基板１上のどの層よりも高く形成されることを防ぐことができる。つまり、エピタキシャル成長のマージンを確保することができるため、エピタキシャル層５の上面が窒化シリコン膜３ａの上面高さを超えたとしても、エピタキシャル層５の最上面が酸化シリコン膜５ｂの上面高さよりも低ければ、エピタキシャル層５に亀裂が生じないように研磨を行うことができ、半導体装置の歩留まりを向上させることができる。
【０１２３】
また、図２１を用いて説明したように、酸化シリコン膜からなるＢＯＸ膜などの近傍に形成されるエピタキシャル層は欠陥を有していることが考えられるが、エピタキシャル層は大きな熱量を加えると結晶性が高くなるため、前記欠陥を改善する方法として、エピタキシャル層の形成時に高温を加えることが考えられる。しかし、高温下ではエピタキシャル層は大きく成長しやすいため、シリコン層３上に盛り上がるエピタキシャル層５の量が多くなり、エピタキシャル層５の上面の研磨が困難になる問題がある。また、その場合は研磨するエピタキシャル層５の量が多くなるため、研磨工程に時間がかかり、半導体装置の製造コストが増大する。
【０１２４】
これに対し、本実施の形態では開口部５ａの内壁にシリコン層３ｃを露出させ、エピタキシャル層５の側壁の上部の結晶性を高め、図２５に示すエピタキシャル層５の上面の端部に欠陥が生じることを防いでいる。したがって、エピタキシャル層５の形成時に高温を加える必要がなくなるため、エピタキシャル層５の成長を抑えることができる。これにより、ＣＭＰ法などによる研磨工程でのエピタキシャル層５の研磨量を低減することができ、また、エピタキシャル層５の上面がその他全ての層よりも高い位置に盛り上がることを防ぐことができるため、前記研磨工程を容易にすることができる。
【０１２５】
この後の工程は、図８〜図１６を用いて説明した工程と同様の工程を行うことで、図２１に示す半導体装置が完成する。
【０１２６】
（実施の形態４）
本実施の形態では、ＳＯＩ領域または素子分離領域の配置（レイアウト）に関係なく、所望の領域にエピタキシャル層を形成することができ、研磨工程によってＳＯＩ層の表面に欠陥が生じることを防ぐことができる半導体装置の製造方法および半導体装置について説明する。
【０１２７】
本実施の形態の半導体装置の製造工程について、図２６〜図３１を用いて説明する。図２６〜図３１は本実施の形態の半導体装置の製造工程を説明するための断面図である。
【０１２８】
まず、図２を用いて説明したＳＯＩ基板を用意し、次に、図２６に示すように、シリコン層３をフォトリソグラフィ技術およびドライエッチング法を用いてパターニングし、ＢＯＸ膜２の上面を露出させる。これにより、シリコン層３と、シリコン層３からなるシリコン層３ｄとを分離する。ここでは、図２に示すシリコン層３を上記エッチング工程によりパターニングして分割するが、分割したシリコン層のうち、後の工程でバルクシリコン領域となる領域にある前記シリコン層をシリコン層３ｄと呼ぶ。
【０１２９】
続いて、半導体基板１上の全面に例えばＣＶＤ法を用いて酸化シリコン膜を形成し、前記溝を埋込んだ後、シリコン層３上およびシリコン層３ｄ上の前記酸化シリコン膜を例えばＣＭＰ法により除去することで、シリコン層３およびシリコン層３ｄ間に形成された溝内に前記酸化シリコン膜からなる素子分離領域４ｃを形成する。すなわち、ＳＴＩ法によって素子分離領域４ｃを形成する。
【０１３０】
ここで、前記実施の形態１の説明で用いた図３に示した、隣り合うシリコン層３同士の間であってシリコン層３を除去した領域には、図２６に示すように、シリコン層３からなるシリコン層３ｄを残している。また、シリコン層３およびシリコン層３ｄ間の距離、すなわち素子分離領域４ｃの幅は、５μｍ以上である。
【０１３１】
次に、図２７に示すように、シリコン層３、３ｄ、素子分離領域４ｃのそれぞれの上面を覆うように、例えばＣＶＤ法を用いて酸化シリコン膜５ｃおよび窒化シリコン膜５ｄを順次形成する。フォトリソグラフィ技術およびドライエッチング法を用いてシリコン層３ｄの直上の窒化シリコン膜５ｄを除去し、窒化シリコン膜５ｄを開口する。窒化シリコン膜５ｄの膜厚は１００ｎｍ以下とする。
【０１３２】
次に、図２８に示すように、窒化シリコン膜５ｄをマスクとしたドライエッチング法により、酸化シリコン膜５ｃ、シリコン層３ｄおよびＢＯＸ膜２を除去し、半導体基板１の上面を露出させることで開口部５ａを形成する。このとき、開口部５ａを形成する際にはシリコン層３ｄに隣接する素子分離領域４ｃを一部除去してもよく、また、シリコン層３ｄが一部残り、開口部５ａの内壁にシリコン層３ｄの側壁が露出していてもよい。
【０１３３】
次に、図２９に示すように、開口部５ａ内に、エピタキシャル成長法により半導体基板１の上面から選択成長させたエピタキシャル層５を形成する。エピタキシャル層５は開口部５ａを埋め込み、シリコン層３、３ｄよりも高い位置であって、窒化シリコン膜５ｄ（図２８参照）の上面よりも低い高さまで達して形成される。
【０１３４】
その後、例えばＣＭＰ法を用いてエピタキシャル層５の上面を平坦化し、同工程において、窒化シリコン膜５ｄの上面も研磨する。このとき、窒化シリコン膜５ｄを完全には除去せず、酸化シリコン膜５ｃの上面は露出させない。続いて、窒化シリコン膜５ｄをウェットエッチング法などを用いて除去する。ここで、図２９では酸化シリコン膜５ｃの上面およびエピタキシャル層５の上面を同じ高さで平坦に示しているが、酸化シリコン膜５ｃの上面およびエピタキシャル層５の上面の間には段差が生じている場合がある。
【０１３５】
次に、図３０に示すように、エッチバックを行うことにより、酸化シリコン膜５ｃを除去してシリコン層３および素子分離領域４ｃのそれぞれの上面を露出させる。ここで、図３０ではシリコン層３の上面およびエピタキシャル層５の上面を同じ高さで平坦に示しているが、シリコン層３の上面およびエピタキシャル層５の上面の間には段差が生じている場合がある。
【０１３６】
しかし、この段差の距離は窒化シリコン膜５ｄ（図２７参照）の膜厚よりも薄いため、段差の距離が７０ｎｍ程度以下であれば、半導体装置の製造工程においてフォトレジスト膜の露光を行っても、焦点のずれは無視できる程度である。したがって、ＳＯＩ領域１Ａとバルクシリコン領域１Ｂとで露光工程を別々に行う必要はなく、半導体装置の製造工程を簡便にすることができる。
【０１３７】
また、シリコン層３の上面を露出させる際にＣＭＰ法などの研磨方法を用いると、シリコン層３の上面がダメージを受け、シリコン層３の上面に欠陥が生じ、ＳＯＩ領域１Ａに形成するＭＯＳＦＥＴなどの素子の特性が劣化し、またはばらつく問題が生じる。これに対し、本実施の形態の半導体装置の製造工程では、シリコン層３の上面を露出する工程でＣＭＰ法などではなくエッチング法を用いているため、シリコン層３の上面に欠陥が生じることを防ぐことができる。
【０１３８】
この後の工程は、図８〜図１６を用いて説明した工程と同様の工程を行うことで、図３１に示す半導体装置が完成する。図３１に示す半導体装置は、図１に示した半導体装置と同様の構造となっている。
【０１３９】
なお、本実施の形態では、図２７に示すように、窒化シリコン膜５ｄの開口部の両端は、素子分離領域４ｃの直上に配置されているため、図２８に示すように、窒化シリコン膜５ｄをマスクとして開口部５ａを形成した場合、開口部５ａの内壁にはシリコン層ではなく素子分離領域４ｃが露出する。
【０１４０】
これに対し、図２７を用いて説明した工程において、窒化シリコン膜５ｄの開口部の両端をシリコン層３ｄの直上に配置すると、図２８に示す開口部５ａの内壁には、シリコン層３ｄが露出する。このように、図２７を用いて説明した工程において、窒化シリコン膜５ｄの開口の大きさを、直下のシリコン層３ｄの大きさよりも小さくし、図２８を用いて説明したエッチング工程により形成した開口部５ａの内壁に隣接してシリコン層３ｄが残るようにすれば、前記実施の形態３と同様に、エピタキシャル層の上部の結晶性を高めることができる。
【０１４１】
（実施の形態５）
本実施の形態では、バルクシリコン領域に形成するエピタキシャル層を形成する際に、エピタキシャル層の上面の一部の盛り上がりを抑え、前記上面を均一に形成することができる半導体装置の製造方法および半導体装置について説明する。
【０１４２】
本実施の形態の半導体装置の製造工程について、図３２〜図３７を用いて説明する。図３２〜図３４、図３７は本実施の形態の半導体装置の製造工程を説明するための断面図である。また、図３５、図３６は本実施の形態の半導体装置の平面視におけるエピタキシャル層のレイアウトである。
【０１４３】
まず、図２、図３を用いて説明した工程を行ったＳＯＩ基板を用意し、次に、図３２に示すように、半導体基板１上に例えばＣＶＤ法により酸化シリコン膜４ａを形成した後、酸化シリコン膜４ａ上に所定の形状のフォトレジスト膜Ｒ４を形成する。フォトレジスト膜Ｒ４は、バルクシリコン領域として使用するためのエピタキシャル層を形成する領域に開口部５ｅを有し、その周りに、例えば溝状の細い開口部５ｆを複数有しており、ＳＯＩ領域として用いるシリコン層３が形成された領域の直上には開口部を設けていない。
【０１４４】
次に、図３３に示すように、図５、図６を用いて説明した工程と同様の工程を行い、エッチング工程により開口部５ｅ、５ｆの直下の半導体基板１の上面を露出させる開口部５ａ、５ｇを形成した後、フォトレジスト膜Ｒ４を除去し、続いてエピタキシャル成長法によりエピタキシャル層５、およびエピタキシャル層５ｈを形成する。開口部５ａは開口部５ｅ（図３２参照）の直下に形成され、開口部５ｇは開口部５ｆ（図３２参照）の直下に形成される。また、エピタキシャル成長により、開口部５ａ内にはエピタキシャル層５が形成され、開口部５ｇ内にはエピタキシャル層５ｈが形成される。
【０１４５】
このとき、開口部５ａの周囲に、開口部５ａよりも小さい開口部５ｇが形成されていることにより、開口部５ｇが設けられていない場合に比べて、エピタキシャル層５の上面は突出するように盛り上がるのではなく、全面がより均一に形成される。つまり、本実施の形態では、エピタキシャル層５の上面が平面に近い形状で形成される。
【０１４６】
開口部５ｇが設けられていない場合、エピタキシャル層５は例えば中央部が端部に比べて高くなり、エピタキシャル層５の端部をシリコン層３よりも高い位置まで形成しようとすると、中央部の上面が酸化シリコン膜４ａの最上面よりも高い位置にまで達する虞がある。エピタキシャル層５の上面が酸化シリコン膜４ａの最上面よりも高い位置に形成されると、後のＣＭＰ工程においてエピタキシャル層にクラックが形成されるなどのダメージが発生する問題がある。
【０１４７】
そこで、本実施の形態では開口部５ａの周囲に開口部５ｇを形成し、開口部５ａ内のエピタキシャル層５をより均一に成長させることで、エピタキシャル層５の上面をより平坦に形成することを可能としている。これは、エピタキシャル成長工程において、エピタキシャル層５を形成するための原料ガスが開口部５ｇに吸われることにより、エピタキシャル層５の上面が部分的に盛り上がることを防ぐことができるためである。
【０１４８】
これにより、エピタキシャル層５の上面全てをシリコン層３の上面よりも高い位置に形成し、かつエピタキシャル層５の上面を酸化シリコン膜４ａよりも低い位置に形成することを容易にしている。したがって、後のエピタキシャル層５の上面の平坦化を目的とした研磨工程において、エピタキシャル層５がダメージを受けることを防ぎ、半導体装置の信頼性を向上させることができる。なお、エピタキシャル層５ｈは、その上部に半導体素子などが形成されないダミーエピタキシャル層である。
【０１４９】
次に、図３４に示すように、図７を用いて説明した工程と同様に、例えばＣＭＰ法を用いて窒化シリコン膜３ａを除去し、シリコン層３の上面を露出させ、エピタキシャル層５および５ｈの上面を平坦化する。また、これにより酸化シリコン膜４ａの上部が研磨され、シリコン層３とエピタキシャル層５ｈとの間、およびエピタキシャル層５とエピタキシャル層５ｈとの間に、酸化シリコン膜４ａからなる素子分離領域４が形成される。
【０１５０】
ここで、エピタキシャル層５および５ｈの平面視におけるレイアウトを図３５に示す。また、エピタキシャル層５および５ｈのレイアウトの変形例を図３６に示す。なお、図３５および図３６にはエピタキシャル層５、５ｈのみを示しており、周囲の素子分離領域などは図示を省略している。
【０１５１】
図３５に示すように、平面視において矩形の形状を有するエピタキシャル層５の四辺のそれぞれの近傍には、素子分離領域４（図３４参照）に囲まれた矩形のエピタキシャル層５ｈが形成されている。各エピタキシャル層５ｈは隣接するエピタキシャル層５の一辺に沿って延在し、四つのエピタキシャル層５ｈはエピタキシャル層５を囲うように配置されている。
【０１５２】
また、図３６に示すように、平面視において矩形の形状を有するエピタキシャル層５の四辺のそれぞれの近傍には、素子分離領域４（図３４参照）に囲まれた矩形のエピタキシャル層５ｈが複数形成されている。エピタキシャル層５ｈは隣接するエピタキシャル層５の一辺に沿って並んで複数配置されている。ここでは、一つのエピタキシャル層５ｈの平面視の形状は正方形である。このように、エピタキシャル層５ｈを島状に形成してもよい。
【０１５３】
図３５および図３６に示すように、平面視においてエピタキシャル層５を取り囲むように複数のエピタキシャル層５ｈを形成することにより、エピタキシャル層５製造工程において、エピタキシャル層５の上面をより均一な高さで形成することができる。
【０１５４】
この後の工程は、図８〜図１６を用いて説明した工程と同様の工程を行うことで、図３７に示す半導体装置が完成する。ここでは、図８を用いて説明したイオン注入工程において、エピタキシャル層５ｈの上面には不純物イオンを注入しないものとする。ただし、本実施の形態の半導体装置の製造工程の変形例として、図３８の断面図に示すように、図８を用いて説明したイオン注入工程に対応する工程において、エピタキシャル層５ｈの上面にｐ型の不純物（例えばＢ（ホウ素））をイオン注入法により打ち込み、ｐ型半導体領域１２ａを形成してもよい。
【０１５５】
また、図３８に示すように、開口部５ｇの直下の半導体基板１の上面にｐ型の不純物（例えばＢ（ホウ素））を比較的高濃度で打ち込み、拡散層１ａを形成してもよい。拡散層１ａを形成する方法としては、例えば図２または図７を用いて説明した製造工程において、フォトリソグラフィ技術およびイオン注入法を用いて、半導体基板１およびＢＯＸ膜の上方から半導体基板１の上面に不純物イオンを打ち込む方法が考えられる。
【０１５６】
ｐ型半導体領域１２ａまたは拡散層１ａを形成することにより、電界を緩和し、ＭＯＳＦＥＴにノイズが生じることを防ぐことが可能となる。
【０１５７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１５８】
例えば、前記実施の形態１、３、４、５で説明した半導体装置に、図１７に示すコンタクトプラグ２４を形成してもよい。
【０１５９】
また、前記実施の形態１〜５では、半導体基板上にｎチャネル型のＭＯＳＦＥＴを形成する場合について説明したが、ＳＯＩ領域またはバルクシリコン領域に形成する半導体素子はｐチャネル型のＭＯＳＦＥＴでもよく、また、電界効果トランジスタ以外の半導体素子であっても構わない。
【産業上の利用可能性】
【０１６０】
本発明は、ＳＯＩ基板上に形成された半導体素子を有する半導体装置に幅広く利用されるものである。
【符号の説明】
【０１６１】
１        半導体基板
１Ａ      ＳＯＩ領域
１Ｂ      バルクシリコン領域
１ａ      拡散層
２        ＢＯＸ膜
３        シリコン層
３ａ      窒化シリコン膜
３ｂ      酸化シリコン膜
３ｃ、３ｄ      シリコン層
４        素子分離領域
４ａ      酸化シリコン膜
４ｂ、４ｃ      素子分離領域
５        エピタキシャル層
５ａ      開口部
５ｂ      酸化シリコン膜
５ｃ      酸化シリコン膜
５ｄ      窒化シリコン膜
５ｅ、５ｆ、５ｇ    開口部
５ｈ      エピタキシャル層
６ａ、６ｂ    ゲート絶縁膜
７ａ      ゲート電極
７ｂ      ゲート電極
８ａ、９ａ、９ｂ    エクステンション領域
１０ａ、１０ｂ、１１ａ、１１ｂ    拡散層
１２      ｐ型ウエル
１２ａ    ｐ型半導体領域
１３      ハロー領域
１４ａ、１４ｂ    サイドウォール
１５      シリサイド層
１６      エッチングストッパ膜
１７      層間絶縁膜
１８      コンタクトプラグ
１９      エッチングストッパ膜
２０      層間絶縁膜
２１      裏面電極
２２      ビアホール
２３      金属膜
２４      コンタクトプラグ
ＣＨ１、ＣＨ２    コンタクトホール
Ｍ１      配線
Ｑａ      ＭＯＳＦＥＴ
Ｑｂ      ＭＯＳＦＥＴ
Ｒ１〜Ｒ４    フォトレジスト膜
Ｖ１      貫通ビア
【図１】
2013168487.tif 000003
【図２】
2013168487.tif 000004
【図３】
2013168487.tif 000005
【図４】
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【図５】
2013168487.tif 000007
【図６】
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【図７】
2013168487.tif 000009
【図８】
2013168487.tif 000010
【図９】
2013168487.tif 000011
【図１０】
2013168487.tif 000012
【図１１】
2013168487.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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