(57)【要約】【課題】時間間隔変換装置が時間間隔をデジタル信号に変換する際に用いるクロックの周期や位相の変動を抑え、時間間隔を高い分解能で精度良くデジタル信号に変換することができる時間間隔変換装置を提供する。【解決手段】時間間隔をデジタル信号に変換する時間間隔変換装置であって、入力された信号を遅延させて出力する遅延回路と、入力された信号に応じてクロックの出力を開始するオシュレータとを具備し、位相が異なる複数のクロックを出力するクロック出力部と、クロック出力部の出力したクロックが一方の状態から他方の状態に変化したときのエッジをカウントしたカウント数を出力する複数のカウンタ部と、複数のカウンタ部のそれぞれから出力されたカウント数を加算した合計のカウント数をデジタル信号として出力する加算回路と、クロック出力部が出力するクロックのエッジのタイミングを調節するパラメータを出力するパラメータ調節部と、を備える。【選択図】図１
2013168876.tif 000002
【特許請求の範囲】
【請求項１】
時間間隔をデジタル信号に変換する時間間隔変換装置であって、
入力された信号を遅延させて出力する遅延回路と、入力された信号に応じてクロックの出力を開始するオシュレータとを具備し、位相が異なる複数のクロックを出力するクロック出力部と、
前記クロック出力部の出力したクロックが一方の状態から他方の状態に変化したときのエッジをカウントし、該カウントした前記エッジのカウント数を出力する複数のカウンタ部と、
複数の前記カウンタ部のそれぞれから出力された前記カウント数を加算し、該加算した合計の前記カウント数を前記デジタル信号として出力する加算回路と、
前記クロック出力部が出力するクロックのエッジのタイミングを調節するパラメータを出力するパラメータ調節部と、
を備えることを特徴とする時間間隔変換装置。
【請求項２】
前記クロック出力部は、
入力されたパラメータに応じた周波数のクロックを出力する１つの前記オシレータと、それぞれ異なる個数の前記遅延回路で構成された複数の遅延回路群とからなり、
複数の前記遅延回路群のそれぞれは、
前記オシレータから出力されたクロックを、該遅延回路群に含まれる前記遅延回路の段数分だけ遅延させて出力し、
前記オシレータは、
前記時間間隔の開始を表す開始信号が入力されたときにクロックの出力を開始し、
複数の前記カウンタ部のそれぞれは、
複数の前記遅延回路群のそれぞれに対応し、前記時間間隔の終了を表す終了信号が入力されるまで、対応する前記遅延回路群の最終段の前記遅延回路から出力された遅延されたクロックの前記エッジをカウントし、該カウントした前記カウント数をそれぞれ出力し、
前記パラメータ調節部は、
前記オシレータが出力するクロックの周波数を制御するパラメータを、前記オシレータに出力し、該周波数を制御するパラメータを調節することによって、前記オシレータが出力するクロックの周波数を調節して、前記クロックのエッジのタイミングを調節する、
ことを特徴とする請求項１に記載の時間間隔変換装置。
【請求項３】
前記クロック出力部は、
複数の前記遅延回路と、該遅延回路のそれぞれに対応し、入力されたパラメータに応じた周波数のクロックを出力する複数の前記オシレータとからなり、
複数の前記遅延回路は、
それぞれの前記遅延回路が直列に接続され、初段の前記遅延回路に、前記時間間隔の開始を表す開始信号が入力され、該初段の前記遅延回路は、入力された前記開始信号を遅延させて出力し、次段の前記遅延回路は、前段の前記遅延回路によって遅延された前記開始信号を遅延させて出力し、
複数の前記オシレータのそれぞれは、
対応する前記遅延回路から、遅延された前記開始信号が入力されたときにクロックの出力を開始し、
複数の前記カウンタ部のそれぞれは、
複数の前記オシレータのそれぞれに対応し、前記時間間隔の終了を表す終了信号が入力されるまで、対応する前記オシレータから出力されたクロックの前記エッジをカウントし、該カウントした前記カウント数をそれぞれ出力し、
前記パラメータ調節部は、
前記オシレータが出力するクロックの周波数を制御するパラメータを、複数の前記オシレータのそれぞれに出力し、該周波数を制御するパラメータを調節することによって、複数の前記オシレータのそれぞれが出力するクロックの周波数を調節して、前記クロックのエッジのタイミングを調節する、
ことを特徴とする請求項１に記載の時間間隔変換装置。
【請求項４】
前記パラメータ調節部は、
入力された信号を遅延させて出力する直列に接続された複数の第２の遅延回路と、
複数の前記第２の遅延回路の内、異なる２つの前記第２の遅延回路のそれぞれに対応し、対応する前記第２の遅延回路から、遅延された当該パラメータ調節部の動作の開始を表す動作開始信号が入力されたときから、入力されたパラメータに応じた周波数のクロックを出力する２つの第２のオシレータと、
２つの前記第２のオシレータのそれぞれが出力するクロックのエッジのタイミングを比較し、該比較したエッジのタイミングの差の時間を表す位相比較情報を出力する位相比較回路と、
前記位相比較情報に基づいて、比較している２つの前記第２のオシレータが出力するそれぞれのクロックのエッジのタイミングを一致させるように制御するための、前記第２のオシレータが出力するクロックの周波数を制御するパラメータを演算し、該演算したパラメータを、前記オシレータおよび前記第２のオシレータが出力するクロックの周波数を制御するパラメータとして出力するパラメータ設定回路と、
を備える、
ことを特徴とする請求項２または請求項３に記載の時間間隔変換装置。
【請求項５】
前記クロック出力部は、
入力されたパラメータに応じた遅延時間で、入力された信号を遅延させる複数の前記遅延回路と、該遅延回路のそれぞれに対応する複数の前記オシレータとからなり、
複数の前記遅延回路は、
それぞれの前記遅延回路が直列に接続され、初段の前記遅延回路に、前記時間間隔の開始を表す開始信号が入力され、該初段の前記遅延回路は、入力されたパラメータに応じた遅延時間で、入力された前記開始信号を遅延させて出力し、次段の前記遅延回路は、入力されたパラメータに応じた遅延時間で、前段の前記遅延回路によって遅延された前記開始信号を遅延させて出力し、
複数の前記オシレータのそれぞれは、
対応する前記遅延回路から、遅延された前記開始信号が入力されたときにクロックの出力を開始し、
複数の前記カウンタ部のそれぞれは、
複数の前記オシレータのそれぞれに対応し、前記時間間隔の終了を表す終了信号が入力されるまで、対応する前記オシレータから出力されたクロックの前記エッジをカウントし、該カウントした前記カウント数をそれぞれ出力し、
前記パラメータ調節部は、
前記遅延回路のそれぞれが、入力された前記開始信号または前段の前記遅延回路によって遅延された前記開始信号を遅延させて出力する際の遅延時間を制御するパラメータを、複数の前記遅延回路のそれぞれに出力し、該遅延時間を制御するパラメータを調節することによって、前記遅延回路のそれぞれに対応する前記オシレータのそれぞれがクロックの出力を開始するタイミングを調節して、前記クロックのエッジのタイミングを調節する、
ことを特徴とする請求項１に記載の時間間隔変換装置。
【請求項６】
前記クロック出力部は、
クロックを出力する１つの前記オシレータと、入力されたパラメータに応じた遅延時間で、入力された信号を遅延させる前記遅延回路が、それぞれ異なる個数で構成された複数の遅延回路群とからなり、
複数の前記遅延回路群のそれぞれは、
前記オシレータから出力されたクロックを、該遅延回路群に含まれる前記遅延回路の段数分の、入力されたパラメータに応じた遅延時間だけ遅延させて出力し、
前記オシレータは、
前記時間間隔の開始を表す開始信号が入力されたときにクロックの出力を開始し、
複数の前記カウンタ部のそれぞれは、
複数の前記遅延回路群のそれぞれに対応し、前記時間間隔の終了を表す終了信号が入力されるまで、対応する前記遅延回路群の最終段の前記遅延回路から出力された遅延されたクロックの前記エッジをカウントし、該カウントした前記カウント数をそれぞれ出力し、
前記パラメータ調節部は、
前記遅延回路のそれぞれが、入力された前記開始信号または前段の前記遅延回路によって遅延された前記開始信号を遅延させて出力する際の遅延時間を制御するパラメータを、複数の前記遅延回路のそれぞれに出力し、該遅延時間を制御するパラメータを調節することによって、前記オシレータが出力したクロックのタイミングを調節して、前記クロックのエッジのタイミングを調節する、
ことを特徴とする請求項１に記載の時間間隔変換装置。
【請求項７】
前記パラメータ調節部は、
入力されたパラメータに応じた遅延時間で、入力された信号を遅延させて出力する直列に接続された複数の第２の遅延回路と、
複数の前記第２の遅延回路の内、異なる２つの前記第２の遅延回路のそれぞれに対応し、対応する前記第２の遅延回路から、遅延された当該パラメータ調節部の動作の開始を表す動作開始信号が入力されたときから、同じ周波数のクロックを出力する２つの第２のオシレータと、
２つの前記第２のオシレータのそれぞれが出力するクロックのエッジのタイミングを比較し、該比較したエッジのタイミングの差の時間を表す位相比較情報を出力する位相比較回路と、
前記位相比較情報に基づいて、比較している２つの前記第２のオシレータが出力するそれぞれのクロックのエッジのタイミングを一致させるように制御するための、前記第２の遅延回路の遅延時間を制御するパラメータを演算し、該演算したパラメータを、前記遅延回路および前記第２の遅延回路の遅延時間を制御するパラメータとして出力するパラメータ設定回路と、
を備える、
ことを特徴とする請求項５または請求項６に記載の時間間隔変換装置。
【請求項８】
直列に接続された複数の前記第２の遅延回路は、
複数の遅延要素をリング状に接続して構成されるリング発振器における前記遅延要素の一部を構成する、
ことを特徴とする請求項４または請求項７に記載の時間間隔変換装置。
【請求項９】
前記パラメータ調節部は、
入力された信号を遅延させて出力する直列に接続された複数の第２の遅延回路と、
複数の前記第２の遅延回路の内、異なる２つの前記第２の遅延回路のそれぞれに対応し、対応する前記第２の遅延回路から、遅延された当該パラメータ調節部の動作の開始を表す動作開始信号が入力されたときから、入力されたパラメータに応じた周波数のクロックを出力する２つの第２のオシレータと、
２つの前記第２のオシレータのそれぞれが出力するクロックのエッジのタイミングを比較し、該比較したエッジのタイミングの差の時間を表す位相比較情報を出力する位相比較回路と、
前記位相比較情報に基づいて、比較している２つの前記第２のオシレータが出力するそれぞれのクロックのエッジのタイミングを一致させるように制御するための、前記第２のオシレータが出力するクロックの周波数を制御するパラメータを演算し、該演算したパラメータを、前記オシレータおよび前記第２のオシレータが出力するクロックの周波数を制御するパラメータとして出力するパラメータ設定回路と、
を備え、
前記遅延回路および前記第２の遅延回路は、
閾値電圧をずらした２つのインバータ（論理否定）回路を直列に接続したバッファ回路である、
ことを特徴とする請求項３に記載の時間間隔変換装置。
【請求項１０】
前段の前記インバータ回路の閾値電圧を、後段の前記インバータ回路の閾値電圧より低く設定して、前記バッファ回路を構成する場合には、
後段の前記インバータ回路の電源電圧を、前段の前記インバータ回路の電源電圧より低く設定し、
前段の前記インバータ回路の閾値電圧を、後段の前記インバータ回路の閾値電圧より高く設定して、前記バッファ回路を構成する場合には、
前段の前記インバータ回路の電源電圧を、後段の前記インバータ回路の電源電圧より高く設定する、
ことを特徴とする請求項９に記載の時間間隔変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、時間間隔をデジタル信号に変換する時間間隔変換装置に関する。
【背景技術】
【０００２】
従来から、時間間隔をデジタル信号に変換する場合に、測定する時間間隔の開始から終了までの期間中にクロックを動作させ、そのクロックのエッジの数をカウントすることによって、時間間隔をデジタル信号に変換する一般的な手法がある。しかしながら、この手法におけるデジタル信号の分解能は、クロックの周波数に依存している。このため、短い時間間隔を、高い分解能のデジタル信号に変換するためには、高速なクロックと、その高速なクロックのエッジをカウントする高速な信号処理回路とが必要になってしまう。
【０００３】
そこで、特許文献１に開示されたような、測距装置に備える時間間隔変換装置の技術が提案されている。特許文献１に開示された技術では、ディレイ回路を用いてクロックを遅延させることによって、位相を違えた複数のクロックを並列に駆動させている。そして、測定する時間間隔の開始から終了までの期間中に、位相を違えたそれぞれのクロックのエッジを並列にカウントし、最後に各クロックのエッジのカウント数を加算している。このようにして、特許文献１に開示された技術では、クロックの周波数に依存せずに、時間間隔を高い分解能でデジタル信号に変換することができる。また、特許文献１に開示された技術では、クロックのエッジのカウントをクロック毎に並列処理するため、信号処理回路における処理の負荷を抑えることもできる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平６−１３８２３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に開示された時間間隔変換装置のように、位相を違えた複数のクロックを並列に駆動させる方式では、隣り合うクロック同士のエッジの間隔を等しくする必要がある。これは、隣り合うクロック同士のエッジの間隔の関係が崩れると、デジタル信号の１ビットに対応する時間が一定ではなくなり、デジタル信号への変換誤差に繋がってしまうからである。
【０００６】
ここで、隣り合うクロック同士のエッジの間隔とデジタル信号に変換する際の誤差の関係について説明する。図１３は、従来の時間間隔変換装置におけるそれぞれのクロックと、デジタル信号の変換誤差との関係を示したタイミングチャートである。図１３には、それぞれのクロックの周期が、時間１０Δｔである１０個のクロックのタイミングを示している。
【０００７】
例えば、図１３の（ａ）に示したように、１０個のクロックのそれぞれの位相を、隣り合うクロック同士で時間Δｔづつ遅延させた場合、それぞれのクロック同士の立ち上がりエッジのタイミング（タイミング１ｅ〜タイミング１１ｅ）の間隔は、時間Δｔで等しくなる。すなわち、デジタル信号の１ビットに対応する時間が一定になる。このような関係にあるクロックの立ち上がりエッジを、測定を行う時間間隔の間カウントすることによって、測定する時間間隔の開始および終了のタイミングに係わらず、一定の分解能のデジタル信号を得ることができる。より具体的には、測定を行う時間間隔がタイミング１ｅから時間４Δｔの間隔であった場合には、各クロックの立ち上がりエッジのカウント数を加算して得られるデジタル信号は「４」になり、時間間隔がタイミング１ｅから時間８Δｔの間隔であった場合には、デジタル信号は「８」になる。
【０００８】
ところが、誤差など、何らかの要因によってそれぞれのクロックが変動し、隣り合うクロックの立ち上がりエッジの位相の関係が崩れてしまうと、デジタル信号の１ビットに対応する時間が一定ではなくなってしまう。例えば、図１３の（ｂ）に示したように、１０個のクロックのそれぞれの位相が、隣り合うクロック同士で、時間０．５Δｔづつ遅延することになってしまった場合、タイミング１ｅ〜タイミング１０ｅまでの間隔は、時間０．５Δｔで一定であるが、タイミング１０ｅとタイミング１１ｅとの間隔は、時間５．５Δｔになる。すなわち、測定するタイミングによっては、デジタル信号の１ビットに対応する時間が１０倍以上違ってしまうことになる。このような関係にあるクロックの立ち上がりエッジを同様に、測定を行う時間間隔の間カウントすると、測定する時間間隔の開始または終了のタイミングによって、得られるデジタル信号の分解能が異なってしまう。より具体的には、測定を行う時間間隔がタイミング１ｅから時間４Δｔの間隔であった場合には、各クロックのエッジのカウント数を加算して得られるデジタル信号は「８」になり、時間間隔がタイミング１ｅから時間８Δｔの間隔であった場合には、デジタル信号は「１０」になる。このように、隣り合うクロック同士のエッジの間隔の関係が崩れてしまうと、上述した例のように、時間間隔は２倍になっているが得られるデジタル信号が２倍にならないというようなことになってしまう。
【０００９】
また、上述したように、短い時間間隔を高い分解能のデジタル信号に変換する場合には、隣り合うクロック同士の位相差を短くする必要がある。クロック同士の位相差を短くすると、それぞれのクロックの変動が、デジタル信号への変換誤差に大きく影響してしまう。このため、特許文献１に開示された時間間隔変換装置では、それぞれのクロックの変動を抑えるために、ディレイ回路の遅延時間やクロックの周期に求める精度が高くなり、詳細な合わせ込みが必要になる。しかしながら、実際に時間間隔変換装置を実現する場合、たとえ設計の段階で詳細な合せ込みを行ったとしても、時間間隔変換装置を使用する環境の温度や電源電圧の変動、時間間隔変換装置を製造する際の個体差などに起因して、クロックの周期やディレイ回路の遅延時間が変動してしまう場合もある。そして、クロックの周期やディレイ回路の遅延時間の変動が、それぞれのクロックの変動となり、デジタル信号への変換誤差の増大に繋がってしまう。
【００１０】
本発明は、上記の課題認識に基づいてなされたものであり、時間間隔変換装置が時間間隔をデジタル信号に変換する際に用いるクロックの周期や位相の変動を抑え、時間間隔を高い分解能で精度良くデジタル信号に変換することができる時間間隔変換装置を提供することを目的としている。
【課題を解決するための手段】
【００１１】
上記の課題を解決するため、本発明の時間間隔変換装置は、時間間隔をデジタル信号に変換する時間間隔変換装置であって、入力された信号を遅延させて出力する遅延回路と、入力された信号に応じてクロックの出力を開始するオシュレータとを具備し、位相が異なる複数のクロックを出力するクロック出力部と、前記クロック出力部の出力したクロックが一方の状態から他方の状態に変化したときのエッジをカウントし、該カウントした前記エッジのカウント数を出力する複数のカウンタ部と、複数の前記カウンタ部のそれぞれから出力された前記カウント数を加算し、該加算した合計の前記カウント数を前記デジタル信号として出力する加算回路と、前記クロック出力部が出力するクロックのエッジのタイミングを調節するパラメータを出力するパラメータ調節部と、を備えることを特徴とする。
【００１２】
また、本発明の時間間隔変換装置において、前記クロック出力部は、入力されたパラメータに応じた周波数のクロックを出力する１つの前記オシレータと、それぞれ異なる個数の前記遅延回路で構成された複数の遅延回路群とからなり、複数の前記遅延回路群のそれぞれは、前記オシレータから出力されたクロックを、該遅延回路群に含まれる前記遅延回路の段数分だけ遅延させて出力し、前記オシレータは、前記時間間隔の開始を表す開始信号が入力されたときにクロックの出力を開始し、複数の前記カウンタ部のそれぞれは、複数の前記遅延回路群のそれぞれに対応し、前記時間間隔の終了を表す終了信号が入力されるまで、対応する前記遅延回路群の最終段の前記遅延回路から出力された遅延されたクロックの前記エッジをカウントし、該カウントした前記カウント数をそれぞれ出力し、前記パラメータ調節部は、前記オシレータが出力するクロックの周波数を制御するパラメータを、前記オシレータに出力し、該周波数を制御するパラメータを調節することによって、前記オシレータが出力するクロックの周波数を調節して、前記クロックのエッジのタイミングを調節する、ことを特徴とする。
【００１３】
また、本発明の時間間隔変換装置において、前記クロック出力部は、複数の前記遅延回路と、該遅延回路のそれぞれに対応し、入力されたパラメータに応じた周波数のクロックを出力する複数の前記オシレータとからなり、複数の前記遅延回路は、それぞれの前記遅延回路が直列に接続され、初段の前記遅延回路に、前記時間間隔の開始を表す開始信号が入力され、該初段の前記遅延回路は、入力された前記開始信号を遅延させて出力し、次段の前記遅延回路は、前段の前記遅延回路によって遅延された前記開始信号を遅延させて出力し、複数の前記オシレータのそれぞれは、対応する前記遅延回路から、遅延された前記開始信号が入力されたときにクロックの出力を開始し、複数の前記カウンタ部のそれぞれは、複数の前記オシレータのそれぞれに対応し、前記時間間隔の終了を表す終了信号が入力されるまで、対応する前記オシレータから出力されたクロックの前記エッジをカウントし、該カウントした前記カウント数をそれぞれ出力し、前記パラメータ調節部は、前記オシレータが出力するクロックの周波数を制御するパラメータを、複数の前記オシレータのそれぞれに出力し、該周波数を制御するパラメータを調節することによって、複数の前記オシレータのそれぞれが出力するクロックの周波数を調節して、前記クロックのエッジのタイミングを調節する、ことを特徴とする。
【００１４】
また、本発明の時間間隔変換装置において、前記パラメータ調節部は、入力された信号を遅延させて出力する直列に接続された複数の第２の遅延回路と、複数の前記第２の遅延回路の内、異なる２つの前記第２の遅延回路のそれぞれに対応し、対応する前記第２の遅延回路から、遅延された当該パラメータ調節部の動作の開始を表す動作開始信号が入力されたときから、入力されたパラメータに応じた周波数のクロックを出力する２つの第２のオシレータと、２つの前記第２のオシレータのそれぞれが出力するクロックのエッジのタイミングを比較し、該比較したエッジのタイミングの差の時間を表す位相比較情報を出力する位相比較回路と、前記位相比較情報に基づいて、比較している２つの前記第２のオシレータが出力するそれぞれのクロックのエッジのタイミングを一致させるように制御するための、前記第２のオシレータが出力するクロックの周波数を制御するパラメータを演算し、該演算したパラメータを、前記オシレータおよび前記第２のオシレータが出力するクロックの周波数を制御するパラメータとして出力するパラメータ設定回路と、を備える、ことを特徴とする。
【００１５】
また、本発明の時間間隔変換装置において、前記クロック出力部は、入力されたパラメータに応じた遅延時間で、入力された信号を遅延させる複数の前記遅延回路と、該遅延回路のそれぞれに対応する複数の前記オシレータとからなり、複数の前記遅延回路は、それぞれの前記遅延回路が直列に接続され、初段の前記遅延回路に、前記時間間隔の開始を表す開始信号が入力され、該初段の前記遅延回路は、入力されたパラメータに応じた遅延時間で、入力された前記開始信号を遅延させて出力し、次段の前記遅延回路は、入力されたパラメータに応じた遅延時間で、前段の前記遅延回路によって遅延された前記開始信号を遅延させて出力し、複数の前記オシレータのそれぞれは、対応する前記遅延回路から、遅延された前記開始信号が入力されたときにクロックの出力を開始し、複数の前記カウンタ部のそれぞれは、複数の前記オシレータのそれぞれに対応し、前記時間間隔の終了を表す終了信号が入力されるまで、対応する前記オシレータから出力されたクロックの前記エッジをカウントし、該カウントした前記カウント数をそれぞれ出力し、前記パラメータ調節部は、前記遅延回路のそれぞれが、入力された前記開始信号または前段の前記遅延回路によって遅延された前記開始信号を遅延させて出力する際の遅延時間を制御するパラメータを、複数の前記遅延回路のそれぞれに出力し、該遅延時間を制御するパラメータを調節することによって、前記遅延回路のそれぞれに対応する前記オシレータのそれぞれがクロックの出力を開始するタイミングを調節して、前記クロックのエッジのタイミングを調節する、ことを特徴とする。
【００１６】
また、本発明の時間間隔変換装置において、前記クロック出力部は、クロックを出力する１つの前記オシレータと、入力されたパラメータに応じた遅延時間で、入力された信号を遅延させる前記遅延回路が、それぞれ異なる個数で構成された複数の遅延回路群とからなり、複数の前記遅延回路群のそれぞれは、前記オシレータから出力されたクロックを、該遅延回路群に含まれる前記遅延回路の段数分の、入力されたパラメータに応じた遅延時間だけ遅延させて出力し、前記オシレータは、前記時間間隔の開始を表す開始信号が入力されたときにクロックの出力を開始し、複数の前記カウンタ部のそれぞれは、複数の前記遅延回路群のそれぞれに対応し、前記時間間隔の終了を表す終了信号が入力されるまで、対応する前記遅延回路群の最終段の前記遅延回路から出力された遅延されたクロックの前記エッジをカウントし、該カウントした前記カウント数をそれぞれ出力し、前記パラメータ調節部は、前記遅延回路のそれぞれが、入力された前記開始信号または前段の前記遅延回路によって遅延された前記開始信号を遅延させて出力する際の遅延時間を制御するパラメータを、複数の前記遅延回路のそれぞれに出力し、該遅延時間を制御するパラメータを調節することによって、前記オシレータが出力したクロックのタイミングを調節して、前記クロックのエッジのタイミングを調節する、ことを特徴とする。
【００１７】
また、本発明の時間間隔変換装置において、前記パラメータ調節部は、入力されたパラメータに応じた遅延時間で、入力された信号を遅延させて出力する直列に接続された複数の第２の遅延回路と、複数の前記第２の遅延回路の内、異なる２つの前記第２の遅延回路のそれぞれに対応し、対応する前記第２の遅延回路から、遅延された当該パラメータ調節部の動作の開始を表す動作開始信号が入力されたときから、同じ周波数のクロックを出力する２つの第２のオシレータと、２つの前記第２のオシレータのそれぞれが出力するクロックのエッジのタイミングを比較し、該比較したエッジのタイミングの差の時間を表す位相比較情報を出力する位相比較回路と、前記位相比較情報に基づいて、比較している２つの前記第２のオシレータが出力するそれぞれのクロックのエッジのタイミングを一致させるように制御するための、前記第２の遅延回路の遅延時間を制御するパラメータを演算し、該演算したパラメータを、前記遅延回路および前記第２の遅延回路の遅延時間を制御するパラメータとして出力するパラメータ設定回路と、を備える、ことを特徴とする。
【００１８】
また、本発明の時間間隔変換装置において、直列に接続された複数の前記第２の遅延回路は、複数の遅延要素をリング状に接続して構成されるリング発振器における前記遅延要素の一部を構成する、ことを特徴とする。
【００１９】
また、本発明の時間間隔変換装置において、前記パラメータ調節部は、入力された信号を遅延させて出力する直列に接続された複数の第２の遅延回路と、複数の前記第２の遅延回路の内、異なる２つの前記第２の遅延回路のそれぞれに対応し、対応する前記第２の遅延回路から、遅延された当該パラメータ調節部の動作の開始を表す動作開始信号が入力されたときから、入力されたパラメータに応じた周波数のクロックを出力する２つの第２のオシレータと、２つの前記第２のオシレータのそれぞれが出力するクロックのエッジのタイミングを比較し、該比較したエッジのタイミングの差の時間を表す位相比較情報を出力する位相比較回路と、前記位相比較情報に基づいて、比較している２つの前記第２のオシレータが出力するそれぞれのクロックのエッジのタイミングを一致させるように制御するための、前記第２のオシレータが出力するクロックの周波数を制御するパラメータを演算し、該演算したパラメータを、前記オシレータおよび前記第２のオシレータが出力するクロックの周波数を制御するパラメータとして出力するパラメータ設定回路と、を備え、前記遅延回路および前記第２の遅延回路は、閾値電圧をずらした２つのインバータ（論理否定）回路を直列に接続したバッファ回路である、ことを特徴とする。
【００２０】
また、本発明の時間間隔変換装置において、前段の前記インバータ回路の閾値電圧を、後段の前記インバータ回路の閾値電圧より低く設定して、前記バッファ回路を構成する場合には、後段の前記インバータ回路の電源電圧を、前段の前記インバータ回路の電源電圧より低く設定し、前段の前記インバータ回路の閾値電圧を、後段の前記インバータ回路の閾値電圧より高く設定して、前記バッファ回路を構成する場合には、前段の前記インバータ回路の電源電圧を、後段の前記インバータ回路の電源電圧より高く設定する、ことを特徴とする。
【発明の効果】
【００２１】
本発明によれば、時間間隔変換装置が時間間隔をデジタル信号に変換する際に用いるクロックの周期や位相の変動を抑え、時間間隔を高い分解能で精度良くデジタル信号に変換する時間間隔変換装置を提供することができるという効果が得られる。
【図面の簡単な説明】
【００２２】
【図１】本発明の第１の実施形態による時間間隔変換装置の概略構成の一例を示したブロック図である。
【図２】本第１の実施形態の時間間隔変換装置におけるそれぞれのクロックの関係を示したタイミングチャートである。
【図３】本第１の実施形態の時間間隔変換装置に備えたオシレータの概略構成の一例を示したブロック図である。
【図４】本第１の実施形態の時間間隔変換装置に備えた遅延回路の構成の一例を示したブロック図である。
【図５】本第１の実施形態の時間間隔変換装置に備えたパラメータ調節回路の概略構成の一例を示したブロック図である。
【図６】本第１の実施形態の時間間隔変換装置に備えたパラメータ調節回路の動作のタイミングを示したタイミングチャートである。
【図７】本発明の第２の実施形態による時間間隔変換装置の概略構成の一例を示したブロック図である。
【図８】本第２の実施形態の時間間隔変換装置におけるそれぞれのクロックの関係を示したタイミングチャートである。
【図９】本第２の実施形態の時間間隔変換装置に備えた遅延回路の構成の一例を示したブロック図である。
【図１０】本第２の実施形態の時間間隔変換装置に備えたパラメータ調節回路の概略構成の一例を示したブロック図である。
【図１１】本第２の実施形態の時間間隔変換装置に備えたパラメータ調節回路の動作のタイミングを示したタイミングチャートである。
【図１２】本第２の実施形態の時間間隔変換装置に備えた遅延回路の別の構成の一例を示したブロック図である。
【図１３】従来の時間間隔変換装置におけるそれぞれのクロックと、デジタル信号の変換誤差との関係を示したタイミングチャートである。
【発明を実施するための形態】
【００２３】
＜第１の実施形態＞
以下、本発明の実施形態について、図面を参照して説明する。図１は、本第１の実施形態による時間間隔変換装置の概略構成の一例を示したブロック図である。図１において、時間間隔変換装置１は、１０個の遅延回路２＿１〜２＿１０と、オシレータ３と、４個のラッチ４＿１〜４＿４と、４個のカウンタ５＿１〜５＿４と、加算回路６と、パラメータ調節回路７と、を備えている。時間間隔変換装置１は、入力された時間間隔をデジタル信号に変換し、変換したデジタル信号を出力する。時間間隔変換装置１には、時間間隔の開始を表す開始信号が入力端子１ａに入力され、時間間隔の終了を表す終了信号が入力端子１ｃに入力される。そして、時間間隔変換装置１は、開始信号が時間間隔の開始を表したときから、終了信号が時間間隔の終了を表したときまでの期間に応じたデジタル信号を、出力端子１ｂから出力する。
【００２４】
なお、図１に示した時間間隔変換装置１において、遅延回路２＿１〜２＿１０のいずれか１つの遅延回路を示すときには、「遅延回路２」といい、ラッチ４＿１〜４＿４のいずれか１つのラッチを示すときには、「ラッチ４」とい、カウンタ５＿１〜５＿４のいずれか１つのカウンタを示すときには、「カウンタ５」という。また、以下の説明においては、時間間隔変換装置１内のそれぞれの構成要素の出力端子の信号を、「ノード」という。
【００２５】
オシレータ３は、時間間隔変換装置１が時間間隔のデジタル信号への変換を開始したときに、入力された設定信号に応じた周波数のクロックを出力する。オシレータ３には、時間間隔変換装置１の入力端子１ａに入力された開始信号（ノードｎ１１）が入力端子３ａに入力され、パラメータ調節回路７の出力端子７ａから出力される設定信号が入力端子３ｃに入力される。そして、オシレータ３は、ノードｎ１１が時間間隔の開始を表したときから、入力端子３ｃに入力された設定信号に基づいた周波数のクロックを、出力端子３ｂから出力する。オシレータ３が出力するクロックの周波数は、入力端子３ｃに入力された、パラメータ調節回路７からの設定信号によって変更することができる。
【００２６】
より具体的には、オシレータ３は、ノードｎ１１が“Ｌ”レベルから“Ｈ”レベルに切り替わるタイミングでクロックの出力を開始し、ノードｎ１１が、“Ｈ”レベルから“Ｌ”レベルに切り替わるタイミングで出力端子３ｂを“Ｌ”レベルにして、クロックの出力を停止する。なお、オシレータ３の構成に関する詳細な説明は、後述する。
【００２７】
遅延回路２＿１〜２＿１０のそれぞれは、入力端子２ａに入力された信号を、時間Δｔだけ遅延させて、出力端子２ｂから出力する。時間間隔変換装置１では、図１に示したように配置された遅延回路２によって、オシレータ３から出力されたクロックを、時間Δｔだけ遅延させたクロック（以下、「クロックｄ１」という）、時間２Δｔだけ遅延させたクロック（以下、「クロックｄ２」という）、時間３Δｔだけ遅延させたクロック（以下、「クロックｄ３」という）、および時間４Δｔだけ遅延させたクロック（以下、「クロックｄ４」という）のそれぞれを、並列に出力する。
【００２８】
より具体的には、オシレータ３の出力端子３ｂから出力されたクロックを、遅延回路２＿１、遅延回路２＿２、遅延回路２＿４、および遅延回路２＿７のそれぞれの入力端子２ａに入力する。遅延回路２＿１は、入力されたクロックを時間Δｔだけ遅延させたクロックｄ１を、出力端子２ｂから出力する。また、直列に接続された２個の遅延回路２（遅延回路２＿２および遅延回路２＿３）が、入力されたクロックを順次Δｔづつ遅延させ、最終的に、遅延回路２＿３が、遅延回路２＿２の入力端子２ａに入力されたクロックを時間２Δｔだけ遅延させたクロックｄ２を、出力端子２ｂから出力する。また、直列に接続された３個の遅延回路２（遅延回路２＿４、遅延回路２＿５、および遅延回路２＿６）が、入力されたクロックを順次Δｔづつ遅延させ、最終的に、遅延回路２＿６が、遅延回路２＿４の入力端子２ａに入力されたクロックを時間３Δｔだけ遅延させたクロックｄ３を、出力端子２ｂから出力する。また、直列に接続された４個の遅延回路２（遅延回路２＿７、遅延回路２＿８、遅延回路２＿９、および遅延回路２＿１０）が、入力されたクロックを順次Δｔづつ遅延させ、最終的に、遅延回路２＿１０が、遅延回路２＿７の入力端子２ａに入力されたクロックを時間４Δｔだけ遅延させたクロックｄ４を、出力端子２ｂから出力する。なお、遅延回路２の構成に関する詳細な説明は、後述する。
【００２９】
ラッチ４＿１〜４＿４のそれぞれは、入力端子４ｃに入力された信号に応じて、入力端子４ａに入力された信号、または入力端子４ａに入力された信号の状態を保持した信号を、出力端子４ｂから出力する。ラッチ４＿１〜４＿４のそれぞれには、対応する遅延回路２の出力端子２ｂから出力された遅延されたクロックが入力端子４ａに入力され、時間間隔変換装置１の入力端子１ｃに入力された終了信号（ノードｎ１６）が入力端子４ｃに入力される。そして、ラッチ４＿１〜４＿４のそれぞれは、ノードｎ１６が“Ｌ”レベルのとき、入力端子４ａに入力されたクロックを、そのまま出力端子４ｂに転送して出力し、ノードｎ１６が“Ｌ”レベルから“Ｈ”レベルに切り替わるタイミングで、入力端子４ａに入力されたクロックの状態を保持し、ノードｎ１６が“Ｈ”レベルの間、保持した状態の信号を、出力端子４ｂに出力し続ける。時間間隔変換装置１では、図１に示したように配置されたラッチ４によって、遅延回路２が遅延させたそれぞれのクロックを、並列に出力する。
【００３０】
より具体的には、ラッチ４＿１は、遅延回路２＿１から出力されたクロックｄ１が入力端子４ａに入力され、ノードｎ１６の状態に応じて、クロックｄ１、または保持したクロックｄ１の状態の信号を、ノードｎ１２として出力端子４ｂから出力する。また、ラッチ４＿２は、遅延回路２＿３から出力されたクロックｄ２が入力端子４ａに入力され、ノードｎ１６の状態に応じて、クロックｄ２、または保持したクロックｄ２の状態の信号を、ノードｎ１３として出力端子４ｂから出力する。また、ラッチ４＿３は、遅延回路２＿６から出力されたクロックｄ３が入力端子４ａに入力され、ノードｎ１６の状態に応じて、クロックｄ３、または保持したクロックｄ３の状態の信号を、ノードｎ１４として出力端子４ｂから出力する。また、ラッチ４＿４は、遅延回路２＿１０から出力されたクロックｄ４が入力端子４ａに入力され、ノードｎ１６の状態に応じて、クロックｄ４、または保持したクロックｄ４の状態の信号を、ノードｎ１５として出力端子４ｂから出力する。
【００３１】
この構成により、ラッチ４のそれぞれは、オシレータ３が、ノードｎ１１が“Ｌ”レベルから“Ｈ”レベルに切り替わるタイミングで出力を開始し、遅延回路２のそれぞれが遅延させたクロックを、ノードｎ１６が“Ｌ”レベルから“Ｈ”レベルに切り替わるタイミングで停止させることになる。言い換えれば、ラッチ４のそれぞれは、時間間隔変換装置１の入力端子１ａに入力された開始信号（ノードｎ１１）が、時間間隔の開始を表したときから、時間間隔変換装置１の入力端子１ｃに入力された終了信号（ノードｎ１６）が、時間間隔の終了を表したときまでの間、オシレータ３が出力し遅延回路２のそれぞれが遅延させたそれぞれのクロックを、ノードｎ１２〜ノードｎ１５として出力端子４ｂから出力することになる。なお、ラッチ４は、一般的な論理回路で容易に構成できるため、詳細な説明は省略する。
【００３２】
カウンタ５＿１〜５＿４のそれぞれは、入力端子５ａに入力された信号（ノードｎ１２〜ノードｎ１５）の立ち上がりエッジおよび立ち下がりエッジの数をカウントし、カウントしたカウント数を、出力端子５ｂから出力する。時間間隔変換装置１では、図１に示したように配置されたカウンタ５によって、対応するラッチ４から出力されたノード、すなわち、対応する遅延回路２が遅延させた、オシレータ３から出力されたクロックのエッジを、並列にカウントする。そして、カウンタ５は、カウントしたクロックのエッジのカウント数を、並列に出力する。
【００３３】
より具体的には、カウンタ５＿１は、ラッチ４＿１から出力されたノードｎ１２、すなわち、クロックｄ１が入力端子５ａに入力され、カウントしたノードｎ１２の立ち上がりエッジおよび立ち下がりエッジの数を、出力端子５ｂから出力する。また、カウンタ５＿２は、ラッチ４＿２から出力されたノードｎ１３、すなわち、クロックｄ２が入力端子５ａに入力され、カウントしたノードｎ１３の立ち上がりエッジおよび立ち下がりエッジの数を、出力端子５ｂから出力する。また、カウンタ５＿３は、ラッチ４＿３から出力されたノードｎ１４、すなわち、クロックｄ３が入力端子５ａに入力され、カウントしたノードｎ１４の立ち上がりエッジおよび立ち下がりエッジの数を、出力端子５ｂから出力する。また、カウンタ５＿４は、ラッチ４＿４から出力されたノードｎ１５、すなわち、クロックｄ４が入力端子５ａに入力され、カウントしたノードｎ１５の立ち上がりエッジおよび立ち下がりエッジの数を、出力端子５ｂから出力する。なお、カウンタ５は、一般的な論理回路で容易に構成できるため、詳細な説明は省略する。
【００３４】
加算回路６は、カウンタ５＿１〜５＿４のそれぞれの出力端子５ｂから出力されたクロックのエッジのカウント数が、入力端子６ａ〜入力端子６ｄに入力され、入力されたクロックのエッジのカウント数を加算する。そして、加算回路６は、合計のカウント数を、時間間隔変換装置１に入力された時間間隔の開始から終了までの期間に応じたデジタル信号として、出力端子６ｅ、すなわち、時間間隔変換装置１の出力端子１ｂから出力する。なお、加算回路６は、一般的な論理回路で容易に構成できるため、詳細な説明は省略する。
【００３５】
パラメータ調節回路７は、オシレータ３が出力するクロックの周波数を制御するためのパラメータである設定信号を、出力端子７ａから出力する。パラメータ調節回路７は、設定信号によって、遅延回路２＿１０から出力されるクロックｄ４の立ち上がりエッジから時間Δｔだけ遅延したタイミングと、遅延回路２＿１から出力されるクロックｄ１の立ち下がりエッジのタイミングとが一致するように、オシレータ３が出力するクロックの周波数を調節する。
【００３６】
これにより、遅延回路２＿１０から出力されるクロックｄ４、すなわち、オシレータ３が出力したクロックを時間４Δｔだけ遅延させたクロックの立ち上がりエッジのタイミングと、遅延回路２＿１から出力されるクロックｄ１、すなわち、オシレータ３が出力したクロックを時間Δｔだけ遅延させたクロックの立ち下がりエッジのタイミングとの時間差が、時間Δｔになる。そして、対応するラッチ４＿４から出力されるノードｎ１５の立ち上がりエッジのタイミングと、対応するラッチ４＿１から出力されるノードｎ１２の立ち下がりエッジのタイミングとの時間差も、時間Δｔになる。なお、パラメータ調節回路７におけるオシレータ３が出力するクロックの周波数の調節方法に関する詳細な説明は、後述する。
【００３７】
次に、本第１の実施形態の時間間隔変換装置１の動作について説明する。図２は、本第１の実施形態の時間間隔変換装置１におけるそれぞれのクロックの関係を示したタイミングチャートである。図２には、図１の時間間隔変換装置１の構成における各ノードのタイミングを示している。
【００３８】
まず、タイミングｔ１のときに、ノードｎ１１が立ち上がる、すなわち、開始信号が時間間隔の開始を表すと、同時に、オシレータ３がクロックの出力を開始する。これにより、遅延回路２の１段分の時間Δｔだけ遅延させたクロックｄ１であるノードｎ１２が、ラッチ４＿１から出力される。並行して、遅延回路２の２段分の時間２Δｔだけ遅延させたクロックｄ２であるノードｎ１３がラッチ４＿２から、遅延回路２の３段分の時間３Δｔだけ遅延させたクロックｄ３であるノードｎ１４がラッチ４＿３から、遅延回路２の４段分の時間４Δｔだけ遅延させたクロックｄ４であるノードｎ１５がラッチ４＿３から、それぞれ出力される。
【００３９】
そして、カウンタ５＿１〜５＿４のそれぞれは、入力されたノードｎ１２〜ノードｎ１５のそれぞれの立ち上がりエッジおよび立ち下がりエッジの数をカウントし、カウントしたカウント数を加算回路６にそれぞれ出力する。
【００４０】
その後、タイミングｔ２のときに、ノードｎ１６が立ち上がる、すなわち、終了信号が時間間隔の終了を表すと、ラッチ４＿１〜４＿４のそれぞれは、ノードｎ１２〜ノードｎ１５の状態を保持する。
【００４１】
そして、加算回路６は、カウンタ５＿１〜５＿４のそれぞれから入力されたクロックのエッジのカウント数を加算し、合計のカウント数を、時間間隔変換装置１に入力された時間間隔の開始から終了までの期間に応じたデジタル信号として、時間間隔変換装置１の出力端子１ｂから出力する。
【００４２】
このように、時間間隔変換装置１では、同じ周波数のクロックを同じ間隔（本第１の実施形態においては、時間Δｔ）で遅延させた複数のクロックを並列に動作させる。そして、遅延させたそれぞれのクロックの立ち上がりエッジおよび立ち下がりエッジの数をカウントし、最後にクロックのエッジのカウント数を加算する。これにより、時間間隔変換装置１では、入力された開始信号（ノードｎ１１）が時間間隔の開始を表したときから、終了信号（ノードｎ１６）が時間間隔の終了を表したときまでの時間間隔の期間中のクロックのエッジのカウント数を増加させ、出力するデジタル信号の分解能を向上させることができる。
【００４３】
このとき、パラメータ調節回路７は、上述したように、ノードｎ１５の立ち上がりエッジから時間Δｔだけ遅延したタイミングと、ノードｎ１２の立ち下がりエッジのタイミングとが一致するように、パラメータ（設定信号）を逐次調節することによって、オシレータ３が出力するクロックの周波数を逐次調節する。これにより、時間間隔変換装置１では、図２に示したように、ノードｎ１２〜ノードｎ１５の隣り合うエッジ（立ち上がりエッジおよび立ち下がりエッジ）同士の間隔を全て、常に一定の時間Δｔにすることができる。
【００４４】
このように、時間間隔変換装置１では、出力するクロックの周波数を変更することができるオシレータ３と、オシレータ３が出力するクロックの周波数を逐次調節するパラメータ調節回路７を備えることによって、時間間隔を高い分解能で精度良くデジタル信号に変換することができる。
【００４５】
次に、時間間隔変換装置１に備えたオシレータ３について説明する。図３は、本第１の実施形態の時間間隔変換装置１に備えたオシレータ３の概略構成の一例を示したブロック図である。図３には、否定論理積回路（ＮＡＮＤ回路）と論理否定回路（インバータ回路）とのそれぞれを反転回路とし、５個の反転回路をリング状に連結したリング発振器の構成の一例を示している。図３において、オシレータ３は、ＮＡＮＤ回路１１と、４個のインバータ回路１２＿１〜１２＿４と、を備えている。なお、図３に示したオシレータ３において、インバータ回路１２＿１〜１２＿４のいずれか１つのインバータ回路を示すときには、「インバータ回路１２」といい、ＮＡＮＤ回路１１および４個のインバータ回路１２＿１〜１２＿４のいずれか１つの反転回路を示すときには、単に「反転回路」という。
【００４６】
オシレータ３は、入力端子３ａに入力された、時間間隔変換装置１による時間間隔の測定の開始を表すノードｎ１１に応じて、入力端子３ｃに入力されたパラメータ調節回路７からの設定信号に基づいた周波数のクロックを、出力端子３ｂから出力する。なお、図３においては、２段目の反転回路であるインバータ回路１２＿１の出力端子１２ｂから出力される出力信号を、オシレータ３が出力するクロックとして、オシレータ３の出力端子３ｂから出力する場合の構成を示している。
【００４７】
初段の反転回路であるＮＡＮＤ回路１１には、オシレータ３の入力端子３ａに入力されたノードｎ１１が入力端子１１ｂに入力され、最終段の反転回路であるインバータ回路１２＿４の出力端子１２ｂから出力される出力信号が入力端子１１ａに入力され、オシレータ３の入力端子３ｃに入力されたパラメータ（設定信号）が電源端子１１ｄに入力される。ＮＡＮＤ回路１１は、入力端子１１ａに入力された出力信号と入力端子１１ｂに入力されたノードｎ１１とを否定論理積した信号を、電源端子１１ｄに入力されたパラメータに応じた遅延時間だけ遅延させて、出力端子１１ｃから出力する。
【００４８】
また、次段以降の各反転回路であるインバータ回路１２には、前段の反転回路の出力信号が入力端子１２ａに入力され、オシレータ３の入力端子３ｃに入力されたパラメータ（設定信号）が電源端子１２ｃに入力される。より具体的には、２段目の反転回路であるインバータ回路１２＿１には、初段の反転回路であるＮＡＮＤ回路１１の出力端子１１ｃから出力される出力信号が入力端子１２ａに入力され、パラメータ（設定信号）が電源端子１２ｃに入力される。また、３段目の反転回路であるインバータ回路１２＿２には、インバータ回路１２＿１の出力端子１２ｂから出力される出力信号が入力端子１２ａに入力され、パラメータ（設定信号）が電源端子１２ｃに入力される。また、４段目の反転回路であるインバータ回路１２＿３には、インバータ回路１２＿２の出力端子１２ｂから出力される出力信号が入力端子１２ａに入力され、パラメータ（設定信号）が電源端子１２ｃに入力される。また、５段目の反転回路であるインバータ回路１２＿４には、インバータ回路１２＿３の出力端子１２ｂから出力される出力信号が入力端子１２ａに入力され、パラメータ（設定信号）が電源端子１２ｃに入力される。それぞれのインバータ回路１２は、入力端子１２ａに入力された前段の反転回路の出力信号を反転（論理否定）した信号を、電源端子１２ｃに入力されたパラメータ（設定信号）に応じた遅延時間だけ遅延させて、出力端子１２ｂから出力する。
【００４９】
このように、時間間隔変換装置１では、オシレータ３としてリング発振器を用いることによって、オシレータ３内の各反転回路の電源電圧または電源電流をパラメータとして出力するクロックの周波数を変更することができるオシレータを、容易に構成することができる。
【００５０】
なお、図３に示したオシレータ３の構成からわかるように、オシレータ３に入力されているノードｎ１１が時間間隔の開始を表したときから、実際にオシレータ３の出力端子３ｂからクロックが出力されるまで、すなわち、インバータ回路１２＿１の出力端子１２ｂから出力信号が出力されるまでには、遅延時間（オシレータ駆動遅延時間）がある。このオシレータ駆動遅延時間は、図３に示したＮＡＮＤ回路１１とインバータ回路１２＿１との応答時間を合計した時間である。また、ノードｎ１６が時間間隔の終了を表したときから、実際にラッチ４が、入力されたクロックの状態を保持した信号を出力するまでにも、遅延時間（ラッチ駆動遅延時間）がある。図２に示した時間間隔変換装置１のタイミングチャートでは、説明を簡潔にするため、オシレータ駆動遅延時間およびラッチ駆動遅延時間を無視した状態を示して説明した。しかし、実際には、上述したように、オシレータ駆動遅延時間およびラッチ駆動遅延時間が存在する。このオシレータ駆動遅延時間およびラッチ駆動遅延時間は、時間間隔変換装置１が時間間隔をデジタル信号に変換する際の誤差要因となる。このため、時間間隔変換装置１では、誤差を低減するために、オシレータ駆動遅延時間とラッチ駆動遅延時間とが、なるべく近い値の遅延時間となるように、それぞれの構成要素の条件を設定することが望ましい。
【００５１】
次に、時間間隔変換装置１に備えた遅延回路２について説明する。図４は、本第１の実施形態の時間間隔変換装置１に備えた遅延回路２の構成の一例を示したブロック図である。図４には、４個のトランジスタで構成した遅延回路２の構成の一例を示している。図４において、遅延回路２は、２個のＰＭＯＳトランジスタ１３＿１および１３＿２と、２個のＮＭＯＳトランジスタ１３＿３および１３＿４と、を備えている。
【００５２】
ＰＭＯＳトランジスタ１３＿１は、ゲート端子が遅延回路２の入力端子２ａに、ソース端子が電源Ｖ０に、ドレイン端子がＰＭＯＳトランジスタ１３＿２のゲート端子、ＮＭＯＳトランジスタ１３＿４のゲート端子、およびＮＭＯＳトランジスタ１３＿３のドレイン端子に、それぞれ接続されている。また、ＮＭＯＳトランジスタ１３＿３は、ゲート端子が遅延回路２の入力端子２ａに、ソース端子がＧＮＤおよびＮＭＯＳトランジスタ１３＿４のソース端子に、それぞれ接続されている。また、ＰＭＯＳトランジスタ１３＿２は、ソース端子が電源Ｖ０に、ドレイン端子が遅延回路２の出力端子２ｂおよびＮＭＯＳトランジスタ１３＿４のドレイン端子に、それぞれ接続されている。また、ＮＭＯＳトランジスタ１３＿４は、ドレイン端子が遅延回路２の出力端子２ｂに接続されている。
【００５３】
このように、遅延回路２では、ＰＭＯＳトランジスタ１３＿１とＮＭＯＳトランジスタ１３＿３とで前段のインバータ回路を構成し、ＰＭＯＳトランジスタ１３＿２とＮＭＯＳトランジスタ１３＿４とで後段のインバータ回路を構成している。これは、インバータ回路を偶数段直列に接続したバッファ回路である。そして、時間間隔変換装置１では、インバータ回路を偶数段直列に繋げたバッファ回路を用いることによって、遅延回路を容易に構成することができる。
【００５４】
次に、時間間隔変換装置１に備えたパラメータ調節回路７について説明する。図５は、本第１の実施形態の時間間隔変換装置１に備えたパラメータ調節回路７の概略構成の一例を示したブロック図である。図５において、パラメータ調節回路７は、否定論理和回路（ＮＯＲ回路）８と、５個の遅延回路２＿１１〜２＿１５と、２個のオシレータ３＿５および３＿６と、位相比較回路９と、パラメータ設定回路１０と、を備えている。パラメータ調節回路７は、入力端子ＯＮ／ＯＦＦの制御によって動作を開始すると、オシレータ３が出力するクロックの周波数を制御するためのパラメータである設定信号を、出力端子７ａから出力する。
【００５５】
なお、図５に示したパラメータ調節回路７において、遅延回路２＿１１〜２＿１５のそれぞれは、図１に示した時間間隔変換装置１における遅延回路２と同様の構成、機能、および特性である。また、図５に示したパラメータ調節回路７において、オシレータ３＿５および３＿６は、図１に示した時間間隔変換装置１におけるオシレータ３と同様の構成、機能、および特性である。従って、以下の説明においては、図１に示した時間間隔変換装置１に備えた構成要素と同様の構成、機能、および特性についての説明は省略し、図１に示した時間間隔変換装置１に備えた構成要素と異なる構成および動作のみを説明する。そして、以下の説明においても、図１に示した時間間隔変換装置１の説明と同様に、図５に示したパラメータ調節回路７において、遅延回路２＿１１〜２＿１５のいずれか１つの遅延回路を示すときには、「遅延回路２」といい、オシレータ３＿５および３＿６のいずれか１つのオシレータを示すときには、「オシレータ３」という。また、同様に、パラメータ調節回路７内のそれぞれの構成要素の出力端子の信号も、「ノード」という。
【００５６】
ＮＯＲ回路８には、入力端子ＯＮ／ＯＦＦに入力されたＯＮ／ＯＦＦ信号が入力端子８ａに入力され、遅延回路２＿１５の出力端子２ｂから出力される出力信号が入力端子８ｂに入力される。ＮＯＲ回路８は、入力端子８ａに入力されたＯＮ／ＯＦＦ信号と入力端子８ｂに入力された遅延回路２＿１５の出力信号とを否定論理和した信号を、ノードｎ７１として出力端子８ｃから出力する。
【００５７】
パラメータ調節回路７では、図５に示したように、遅延回路２＿１１〜２＿１５を直列に接続している。そして、初段の遅延回路２＿１１の入力端子２ａに入力されたノードｎ７１を、順次、時間Δｔだけ遅延させて、次段の遅延回路２の入力端子２ａに入力する。また、遅延回路２＿１１が時間Δｔだけ遅延させたノードｎ７１を、ノードｎ７２としてオシレータ３＿５の入力端子３ａに、最終段の遅延回路２＿１５が時間５Δｔだけ遅延させたノードｎ７１を、ノードｎ７７としてオシレータ３＿６の入力端子３ａに、それぞれ入力する。
【００５８】
より具体的には、遅延回路２＿１１は、入力されたノードｎ７１を時間Δｔだけ遅延させた信号を、ノードｎ７２として出力端子２ｂから出力する。また、遅延回路２＿１２は、入力されたノードｎ７２を時間Δｔだけ遅延させた信号、すなわち、ノードｎ７１を時間２Δｔだけ遅延させた信号を、ノードｎ７４として出力端子２ｂから出力する。また、遅延回路２＿１３は、入力されたノードｎ７４を時間Δｔだけ遅延させた信号、すなわち、ノードｎ７１を時間３Δｔだけ遅延させた信号を、ノードｎ７５として出力端子２ｂから出力する。また、遅延回路２＿１４は、入力されたノードｎ７５を時間Δｔだけ遅延させた信号、すなわち、ノードｎ７１を時間４Δｔだけ遅延させた信号を、ノードｎ７６として出力端子２ｂから出力する。また、遅延回路２＿１５は、入力されたノードｎ７６を時間Δｔだけ遅延させた信号、すなわち、ノードｎ７１を時間５Δｔだけ遅延させた信号を、ノードｎ７７として出力端子２ｂから出力する。
【００５９】
また、オシレータ３＿５には、遅延回路２＿１１の出力端子２ｂから出力されたノードｎ７２が入力端子３ａに入力され、パラメータ設定回路１０の出力端子１０ａから出力された設定信号が入力端子３ｃに入力される。そして、オシレータ３＿５は、ノードｎ７２が“Ｌ”レベルから“Ｈ”レベルに切り替わるタイミングで、入力端子３ｃに入力された設定信号に基づいた周波数のクロックを、ノードｎ７３として出力端子３ｂから出力する。また、オシレータ３＿６には、遅延回路２＿１５の出力端子２ｂから出力されたノードｎ７７が入力端子３ａに入力され、パラメータ設定回路１０の出力端子１０ａから出力された設定信号が入力端子３ｃに入力される。そして、オシレータ３＿６は、ノードｎ７７が“Ｌ”レベルから“Ｈ”レベルに切り替わるタイミングで、入力端子３ｃに入力された設定信号に基づいた周波数のクロックを、ノードｎ７８として出力端子３ｂから出力する。
【００６０】
位相比較回路９は、入力端子９ａに入力されたノードｎ７３のクロックと、入力端子９ｂに入力されたノードｎ７８のクロックとを比較し、ノードｎ７３のクロックの立ち下がりエッジとノードｎ７８のクロックの立ち上がりエッジとの時間差を検出する。そして、検出した時間差を表す信号（以下、「時間差信号」という）を、出力端子９ｃから出力する。
【００６１】
パラメータ設定回路１０は、入力端子１０ｂに入力された時間差信号に基づいて、ノードｎ７３のクロックの立ち下がりエッジとノードｎ７８のクロックの立ち上がりエッジとの時間差がより小さくなるパラメータを演算する。そして、演算した結果のパラメータを、設定信号として、出力端子１０ａおよび出力端子１０ｃから出力する。パラメータ設定回路１０の出力端子１０ａから出力された設定信号は、オシレータ３＿５および３＿６が出力するクロックの周波数を制御するためのパラメータとして、オシレータ３＿５および３＿６のそれぞれの入力端子３ｃに入力される。また、パラメータ設定回路１０の出力端子１０ｃから出力された設定信号は、パラメータ調節回路７が出力するパラメータとして、パラメータ調節回路７の出力端子７ａから出力され、時間間隔変換装置１に備えたオシレータ３の入力端子３ｃに入力される。
【００６２】
なお、パラメータ設定回路１０は、出力端子１０ａおよび出力端子１０ｃのそれぞれから、同一のパラメータを設定信号として出力する。これにより、時間間隔変換装置１に備えたオシレータ３が出力するクロックの周波数と、パラメータ調節回路７内のオシレータ３＿５および３＿６のそれぞれが出力するクロックの周波数とは、同一の周波数になる。
【００６３】
次に、時間間隔変換装置１に備えたパラメータ調節回路７の動作について説明する。図６は、本第１の実施形態の時間間隔変換装置１に備えたパラメータ調節回路７の動作のタイミングを示したタイミングチャートである。図６には、図５のパラメータ調節回路７の構成における各ノードのタイミングを示している。
【００６４】
まず、入力端子ＯＮ／ＯＦＦの信号が“Ｈ”レベルから“Ｌ”レベルに切り替えてパラメータ調節回路７の動作を開始すると、タイミングｔ１のときに、ノードｎ７１が“Ｌ”レベルから“Ｈ”レベルに切り替わる。これにより、ノードｎ７１を遅延回路２の１段分の時間Δｔだけ遅延させたノードｎ７２が、遅延回路２＿１１から出力される。同時に、オシレータ３＿５がクロック（ノードｎ７３）の出力を開始する。また、位相比較回路９は、ノードｎ７３のクロックの立ち下がりエッジとノードｎ７８のクロックの立ち上がりエッジとの時間差を逐次検出して、時間差信号を逐次、パラメータ設定回路１０に出力する。
【００６５】
その後、遅延回路２＿１２〜遅延回路２＿１５は、入力されたノードｎ７２を順次、遅延回路２の１段分の時間Δｔだけ遅延させたノードｎ７４〜ノードｎ７７を出力する。そして、タイミングｔ２のときに、遅延回路２＿１１から出力されるノードｎ７７が“Ｌ”レベルから“Ｈ”レベルに切り替わると、同時に、オシレータ３＿６がクロック（ノードｎ７８）の出力を開始する。タイミングｔ２からオシレータ３＿６が出力するノードｎ７８は、ノードｎ７１から遅延回路２の５段分の時間５Δｔだけ遅延させたクロックである。
【００６６】
このとき、パラメータ設定回路１０は、位相比較回路９から逐次入力される時間差信号に基づいて、ノードｎ７３の立ち下がりエッジのタイミングとノードｎ７８の立ち上がりエッジのタイミングとが一致する方向のパラメータを、オシレータ３＿５および３＿６に設定する。これにより、オシレータ３＿５および３＿６の周波数は、１／（８Δｔ）、すなわち、時間８Δｔの周期に近づくことになる。
【００６７】
これは、図５に示したパラメータ調節回路７の構成からもわかるように、ノードｎ７２とノードｎ７７との時間差は、時間４Δｔである。従って、ノードｎ７３の立ち下がりエッジのタイミングとノードｎ７８の立ち上がりエッジのタイミングとの時間差も、時間４Δｔとなる。そして、ノードｎ７８の立ち上がりエッジのタイミングとノードｎ７３の立ち下がりエッジのタイミングとを一致させることによって、ノードｎ７３の半分の周期の期間も、時間４Δｔとなる。このことから、ノードｎ７３のクロックの周期は、時間８Δｔとなる。また、ノードｎ７８のクロックは、ノードｎ７３のクロックと位相が逆で、周期が時間８Δｔとなる。
【００６８】
なお、パラメータ設定回路１０がオシレータ３＿５および３＿６に設定するパラメータは、オシレータ３が出力するクロックの周波数を制御するためのパラメータとして、パラメータ設定回路１０の出力端子１０ｃ、すなわち、パラメータ調節回路７の出力端子７ａから出力される。これにより、パラメータ設定回路１０が、オシレータ３＿５および３＿６が出力するクロックの周波数を制御するのと同時に、時間間隔変換装置１に備えたオシレータ３が出力するクロックの周波数を制御することになる。
【００６９】
また、タイミングｔ２のときに、遅延回路２＿１５から出力されるノードｎ７７が“Ｌ”レベルから“Ｈ”レベルに切り替わると、ノードｎ７１が“Ｈ”レベルから“Ｌ”レベルに切り替わる。図６に示したタイミングチャートでは、ＮＯＲ回路８の入力端子８ｂに入力されているノードｎ７７が変化してから、出力端子８ｃのノードｎ７１が変化するまでの遅延時間が、時間２Δｔであるものとして示している。これにより、遅延回路２の１段分の時間Δｔだけ遅延して、ノードｎ７２も“Ｈ”レベルから“Ｌ”レベルに切り替わる。そして、同時に、オシレータ３＿５がクロック（ノードｎ７３）の出力を停止する。
【００７０】
その後、遅延回路２＿１２〜遅延回路２＿１５は、入力されたノードｎ７２を順次、遅延回路２の１段分の時間Δｔだけ遅延させたノードｎ７４〜ノードｎ７７を出力する。そして、タイミングｔ３のときに、遅延回路２＿１５から出力されるノードｎ７７が“Ｈ”レベルから“Ｌ”レベルに切り替わると、同時に、オシレータ３＿６がクロック（ノードｎ７８）の出力を停止する。
【００７１】
また、タイミングｔ３のときに、遅延回路２＿１５から出力されるノードｎ７７が“Ｈ”レベルから“Ｌ”レベルに切り替わると、ＮＯＲ回路８の遅延時間２Δｔ後のタイミングｔ４のときに、ノードｎ７１が再度“Ｌ”レベルから“Ｈ”レベルに切り替わる。以降、パラメータ調節回路７では、タイミングｔ１〜タイミングｔ４と同様に、オシレータ３＿５および３＿６の周波数が１／（８Δｔ）、すなわち、時間８Δｔの周期になるように、パラメータ設定回路１０によるオシレータ３＿５および３＿６へのパラメータの設定を繰り返す。
【００７２】
このように、パラメータ調節回路７では、ＮＯＲ回路８と遅延回路２＿１１〜２＿１５によって、リング発振器を構成し、ノードｎ７１の論理の切り替わりに基づいて、タイミングｔ１〜タイミングｔ４の動作を繰り返す。そして、パラメータ調節回路７では、タイミングｔ１〜タイミングｔ４の動作の繰り返しによって、ノードｎ７３の立ち下がりエッジのタイミングとノードｎ７８の立ち上がりエッジのタイミングとが一致する方向のパラメータの設定を、オシレータ３＿５および３＿６に繰り返す。これにより、オシレータ３＿５および３＿６の周波数は１／（８Δｔ）（周期＝時間８Δｔ）に収束していくことになる。そして、時間間隔変換装置１では、このときのパラメータが、オシレータ３にも繰り返し設定され、オシレータ３の周波数も、１／（８Δｔ）（周期＝時間８Δｔ）に収束していくことになる。オシレータ３の周波数が１／（８Δｔ）（周期＝時間８Δｔ）に収束していくと、時間間隔変換装置１では、図２に示したように、ノードｎ１５の立ち上がりエッジから時間Δｔだけ遅延したタイミングと、ノードｎ１２の立ち下がりエッジのタイミングとが一致することになる。
【００７３】
上記に述べたとおり、本第１の実施形態の時間間隔変換装置１では、オシレータ３が出力するクロックを遅延させる遅延回路２と同じ遅延回路（遅延回路２＿１１〜遅延回路２＿１５）を用いたリング発振器を、パラメータ調節回路７内に構成する。そして、時間間隔変換装置１においてオシレータ３が出力するクロックと同じ周波数のクロック（ノードｎ７３のクロックとノードｎ７８のクロック）をパラメータ調節回路７内で生成し、生成したクロックの周波数を、周期的に調節する。そして、パラメータ調節回路７内でのクロックの周波数を調節するパラメータと同じパラメータの設定を、オシレータ３に対して行うことによって、オシレータ３が出力するクロックの周波数を、周期的に調節する。すなわち、オシレータ３が出力するクロックを用いて直接的に周波数を調節するのではなく、別途生成した同じクロックを用いて、オシレータ３が出力するクロックの周波数を間接的に調節する。これにより、本第１の実施形態の時間間隔変換装置１では、時間間隔変換装置１に備えた遅延回路２が遅延させる時間Δｔを短くした場合でも、それぞれのクロックの変動を抑え、時間間隔を高い分解能で精度良くデジタル信号に変換することができる。また、本第１の実施形態の時間間隔変換装置１では、パラメータ調節回路７を用いて事前（時間間隔を変換する前）にオシレータ３の周波数を最適化することができ、当初の動作（最初に時間間隔を変換する動作）から時間間隔を高い分解能で精度良くデジタル信号に変換することができる。
【００７４】
また、本第１の実施形態の時間間隔変換装置１では、オシレータ３が出力するクロックの周波数が常に一定になるように、逐次周波数を調節する。これにより、本第１の実施形態の時間間隔変換装置１では、時間間隔変換装置１を使用する環境の温度や電源電圧の変動、時間間隔変換装置を製造する際の個体差などに起因した、隣り合うクロックのエッジ（立ち上がりエッジおよび立ち下がりエッジ）同士の間隔の変動（誤差）を、逐次補正することができる。
【００７５】
＜第２の実施形態＞
次に、第２の実施形態の時間間隔変換装置について説明する。図７は、本第２の実施形態による時間間隔変換装置の概略構成の一例を示したブロック図である。図７において、時間間隔変換装置１４は、８個の遅延回路１５＿１〜１５＿８と、８個のオシレータ１６＿１〜１６＿８と、８個のラッチ１７＿１〜１７＿８と、８個のカウンタ１８＿１〜１８＿８と、加算回路１９と、パラメータ調節回路２０と、を備えている。時間間隔変換装置１４は、入力された時間間隔をデジタル信号に変換し、変換したデジタル信号を出力する。時間間隔変換装置１４には、時間間隔の開始を表す開始信号が入力端子１４ａに入力され、時間間隔の終了を表す終了信号が入力端子１４ｃに入力される。そして、時間間隔変換装置１４は、開始信号が時間間隔の開始を表したときから、終了信号が時間間隔の終了を表したときまでの期間に応じたデジタル信号を、出力端子１４ｂから出力する。
【００７６】
なお、図７に示した時間間隔変換装置１４において、ラッチ１７＿１〜１７＿８のそれぞれは、図１に示した時間間隔変換装置１におけるラッチ４と同様の構成、機能、および特性である。また、図７に示した時間間隔変換装置１４において、カウンタ１８＿１〜１８＿８は、図１に示した時間間隔変換装置１におけるカウンタ５と同様の構成、機能、および特性である。また、図７に示した時間間隔変換装置１４において、加算回路１９は、入力されるカウント数が異なる以外は、図１に示した時間間隔変換装置１における加算回路６と同様の機能および特性である。従って、以下の説明においては、図１に示した時間間隔変換装置１に備えた構成要素と同様の構成、機能、および特性についての説明は省略し、図１に示した時間間隔変換装置１に備えた構成要素と異なる構成および動作のみを説明する。そして、以下の説明においても、図１に示した時間間隔変換装置１の説明と同様に、図７に示した時間間隔変換装置１４において、遅延回路１５＿１〜１５＿８のいずれか１つの遅延回路を示すときには、「遅延回路１５」といい、オシレータ１６＿１〜１６＿８のいずれか１つのオシレータを示すときには、「オシレータ１６」という。また、同様に、ラッチ１７＿１〜１７＿８のいずれか１つのラッチを示すときには、「ラッチ１７」といい、カウンタ１８＿１〜１８＿８のいずれか１つのカウンタを示すときには、「カウンタ１８」という。また、同様に、時間間隔変換装置１４内のそれぞれの構成要素の出力端子の信号も、「ノード」という。
【００７７】
遅延回路１５＿１〜１５＿８のそれぞれは、入力端子１５ａに入力された信号を、入力端子１５ｃに入力された設定信号に応じた遅延時間（例えば、時間Δｔ）だけ遅延させて、出力端子１５ｂから出力する。なお、以下の説明においては、入力端子１５ｃに入力された設定信号に応じた遅延時間は、「時間Δｔ」であるものとして説明を行う。時間間隔変換装置１４では、図７に示したように、遅延回路１５＿１〜１５＿８を直列に接続している。そして、初段の遅延回路１５＿１の入力端子１５ａに入力された、時間間隔変換装置１４の入力端子１４ａに入力された開始信号（ノードｎ１４１）を、順次、設定信号に応じた遅延時間（時間Δｔ）だけ遅延させて、次段の遅延回路１５の入力端子１５ａに入力する。また、遅延回路１５＿１〜１５＿８のそれぞれは、出力端子１５ｂから出力する時間Δｔだけ遅延させた信号を、対応するオシレータ１６＿１〜１６＿８の入力端子１６ａに、それぞれ入力する。遅延回路１５＿１〜１５＿８のそれぞれが入力された信号を遅延させる遅延時間は、入力端子１５ｃに入力された、パラメータ調節回路２０からの設定信号によって変更することができる。
【００７８】
より具体的には、遅延回路１５＿１は、入力されたノードｎ１４１を時間Δｔだけ遅延させた信号を、出力端子１５ｂから出力する。また、遅延回路１５＿２は、遅延回路１５＿１から入力された時間Δｔだけ遅延させた信号を、さらに時間Δｔだけ遅延させた信号、すなわち、ノードｎ１４１を時間２Δｔだけ遅延させた信号を、出力端子１５ｂから出力する。また、遅延回路１５＿３は、遅延回路１５＿２から入力された時間Δｔだけ遅延させた信号を、さらに時間Δｔだけ遅延させた信号、すなわち、ノードｎ１４１を時間３Δｔだけ遅延させた信号を、出力端子１５ｂから出力する。同様に、遅延回路１５＿４〜１５＿８のそれぞれは、前段の遅延回路１５＿３〜１５＿７から入力された時間Δｔだけ遅延させた信号を、さらに時間Δｔだけ遅延させた信号、すなわち、ノードｎ１４１を時間４Δｔ〜８Δｔだけ遅延させた信号を、出力端子１５ｂからそれぞれ出力する。なお、遅延回路１５の構成に関する詳細な説明は、後述する。
【００７９】
オシレータ１６＿１〜１６＿８のそれぞれは、入力端子１６ａに入力された信号が、“Ｌ”レベルから“Ｈ”レベルに切り替わるタイミングで、予め定められた周波数のクロックを出力する。オシレータ１６のそれぞれには、対応する遅延回路１５の出力端子１５ｂから出力された遅延されたノードｎ１４１が、入力端子１６ａに入力される。そして、オシレータ１６のそれぞれは、入力されたノードｎ１４１が、時間間隔の開始を表したときから、時間Δｔづつずれたタイミングで予め定められた周波数のクロックを、出力端子１６ｂから出力する。
【００８０】
より具体的には、オシレータ１６は、遅延されたノードｎ１４１が“Ｌ”レベルから“Ｈ”レベルに切り替わるタイミングでクロックの出力を開始し、遅延されたノードｎ１４１が、“Ｈ”レベルから“Ｌ”レベルに切り替わるタイミングで出力端子１６ｂを“Ｌ”レベルにして、クロックの出力を停止する。また、オシレータ１６＿１〜１６＿８のそれぞれは、それぞれのクロックを、対応するラッチ１７＿１〜１７＿８の入力端子１７ａに、それぞれ入力する。なお、オシレータ１６は、周波数を変更する機能がない以外は、図１に示した時間間隔変換装置１におけるオシレータ３と同様に考えることができるため、詳細な説明は省略する。
【００８１】
ラッチ１７＿１〜１７＿８のそれぞれは、図１に示した時間間隔変換装置１におけるラッチ４と同様に、入力端子１７ｃに入力された信号に応じて、入力端子１７ａに入力された信号、または入力端子１７ａに入力された信号の状態を保持した信号を、出力端子１７ｂから出力する。ラッチ１７＿１〜１７＿８のそれぞれには、対応するオシレータ１６の出力端子１６ｂから出力されたクロックが入力端子１７ａに入力され、時間間隔変換装置１４の入力端子１４ｃに入力された終了信号（ノードｎ１４１０）が入力端子１７ｃに入力される。そして、ラッチ１７＿１〜１７＿８のそれぞれは、ノードｎ１４１０が“Ｌ”レベルのとき、入力端子１７ａに入力されたクロックを、そのまま出力端子１７ｂに転送して出力し、ノードｎ１４１０が“Ｌ”レベルから“Ｈ”レベルに切り替わるタイミングで、入力端子１７ａに入力されたクロックの状態を保持し、ノードｎ１４１０が“Ｈ”レベルの間、保持した状態の信号を、出力端子１７ｂに出力し続ける。時間間隔変換装置１４では、図７に示したように配置されたラッチ１７によって、オシレータ１６出力したそれぞれのクロックを、並列に出力する。
【００８２】
より具体的には、ラッチ１７＿１には、オシレータ１６＿１から出力されたクロックが入力端子１７ａに入力され、ノードｎ１４１０の状態に応じて、オシレータ１６＿１から出力されたクロック、または保持したクロックの状態の信号を、ノードｎ１４２として出力端子１７ｂから出力する。また、ラッチ１７＿２には、オシレータ１６＿２から出力されたクロックが入力端子１７ａに入力され、ノードｎ１４１０の状態に応じて、オシレータ１６＿２から出力されたクロック、または保持したクロックの状態の信号を、ノードｎ１４３として出力端子１７ｂから出力する。また、ラッチ１７＿３には、オシレータ１６＿３から出力されたクロックが入力端子１７ａに入力され、ノードｎ１４１０の状態に応じて、オシレータ１６＿３から出力されたクロック、または保持したクロックの状態の信号を、ノードｎ１４４として出力端子１７ｂから出力する。同様に、ラッチ１７＿４〜１７＿８のそれぞれには、対応するオシレータ１６＿４〜１６＿８から出力されたクロックがそれぞれの入力端子１７ａに入力され、ノードｎ１４１０の状態に応じて、オシレータ１６＿４〜１６＿８から出力されたそれぞれのクロック、またはそれぞれ保持したクロックの状態の信号を、ノードｎ１４５〜ノードｎ１４９として出力端子１７ｂからそれぞれ出力する。
【００８３】
この構成により、ラッチ１７のそれぞれは、オシレータ１６が、ノードｎ１４１が“Ｌ”レベルから“Ｈ”レベルに切り替わるタイミングで出力を開始したそれぞれのクロックを、ノードｎ１４１０が“Ｌ”レベルから“Ｈ”レベルに切り替わるタイミングで停止させることになる。言い換えれば、ラッチ１７のそれぞれは、時間間隔変換装置１４の入力端子１４ａに入力された開始信号（ノードｎ１４１）が、時間間隔の開始を表したときから、時間間隔変換装置１４の入力端子１４ｃに入力された終了信号（ノードｎ１４１０）が、時間間隔の終了を表したときまでの間、オシレータ１６が出力したそれぞれのクロックを、ノードｎ１４２〜ノードｎ１４９として出力端子１７ｂから出力することになる。なお、ラッチ１７は、図１に示した時間間隔変換装置１におけるラッチ４と同様に、一般的な論理回路で容易に構成できるため、詳細な説明は省略する。
【００８４】
カウンタ１８＿１〜１８＿８のそれぞれは、入力端子１８ａに入力された信号（ノードｎ１４２〜ノードｎ１４９）の立ち上がりエッジの数をカウントし、カウントしたカウント数を、出力端子１８ｂから出力する。時間間隔変換装置１４では、図７に示したように配置されたカウンタ１８によって、対応するラッチ１７から出力されたノード、すなわち、対応するオシレータ１６から出力されたクロックのエッジを、並列にカウントする。そして、カウンタ１８は、カウントしたクロックのエッジのカウント数を、並列に出力する。
【００８５】
より具体的には、カウンタ１８＿１には、ラッチ１７＿１から出力されたノードｎ１４２、すなわち、対応するオシレータ１６＿１が出力したクロックが入力端子１８ａに入力され、カウントしたノードｎ１４２の立ち上がりエッジの数を、出力端子１８ｂから出力する。また、カウンタ１８＿２には、ラッチ１７＿２から出力されたノードｎ１４３、すなわち、対応するオシレータ１６＿２が出力したクロックが入力端子１８ａに入力され、カウントしたノードｎ１４３の立ち上がりエッジの数を、出力端子１８ｂから出力する。また、カウンタ１８＿３には、ラッチ１７＿３から出力されたノードｎ１４４、すなわち、対応するオシレータ１６＿３が出力したクロックが入力端子１８ａに入力され、カウントしたノードｎ１４４の立ち上がりエッジの数を、出力端子１８ｂから出力する。同様に、カウンタ１８＿１〜１８＿８のそれぞれには、対応するラッチ１７＿４〜１７＿８から出力されたノードｎ１４５〜ノードｎ１４９、すなわち、対応するオシレータ１６＿４〜１６＿８が出力したクロックがそれぞれの入力端子１８ａに入力され、それぞれカウントしたノードｎ１４５〜ノードｎ１４９の立ち上がりエッジの数を、出力端子１８ｂからそれぞれ出力する。なお、カウンタ１８は、図１に示した時間間隔変換装置１におけるカウンタ５と同様に、一般的な論理回路で容易に構成できるため、詳細な説明は省略する。
【００８６】
加算回路１９は、カウンタ１８＿１〜１８＿８のそれぞれの出力端子１８ｂから出力されたクロックのエッジのカウント数が、入力端子１９ａ〜入力端子１９ｈに入力され、入力されたクロックのエッジのカウント数を加算する。そして、加算回路１９は、合計のカウント数を、時間間隔変換装置１４に入力された時間間隔の開始から終了までの期間に応じたデジタル信号として、出力端子１９ｉ、すなわち、時間間隔変換装置１４の出力端子１４ｂから出力する。なお、加算回路１９は、図１に示した時間間隔変換装置１における加算回路６と同様に、一般的な論理回路で容易に構成できるため、詳細な説明は省略する。
【００８７】
パラメータ調節回路２０は、遅延回路１５のそれぞれが入力された信号を遅延させる遅延時間を制御するためのパラメータである設定信号を、出力端子２０ａから出力する。また、パラメータ調節回路２０は、設定信号を、遅延回路１５＿１〜１５＿８の入力端子１５ｃに、それぞれ入力する。
【００８８】
パラメータ調節回路２０は、設定信号によって、オシレータ１６＿８から出力されるクロックの立ち上がりエッジから時間Δｔだけ遅延したタイミングと、オシレータ１６＿１から出力されるクロックの立ち上がりエッジのタイミングとが一致するように、遅延回路１５＿１〜１５＿８の遅延時間を調節する。これにより、対応するラッチ１７＿８から出力されるノードｎ１４９の立ち上がりエッジのタイミングと、対応するラッチ１７＿１から出力されるノードｎ１４２の立ち上がりエッジのタイミングとの時間差が、時間Δｔになる。なお、パラメータ調節回路２０における遅延回路１５の遅延時間の調節方法に関する詳細な説明は、後述する。
【００８９】
次に、本第２の実施形態の時間間隔変換装置１４の動作について説明する。図８は、本第２の実施形態の時間間隔変換装置１４におけるそれぞれのクロックの関係を示したタイミングチャートである。図８には、図７の時間間隔変換装置１４の構成における各ノードのタイミングを示している。
【００９０】
まず、タイミングｔ１のときに、ノードｎ１４１が立ち上がる、すなわち、開始信号が時間間隔の開始を表すと、直列に接続された遅延回路１５＿１〜１５＿８が、ノードｎ１４１を順次、遅延回路１５の１段分の時間Δｔだけ遅延させる。これにより、オシレータ１６＿１〜１６＿８が、時間Δｔずつ遅延して、順次クロックの出力を開始する。そして、時間Δｔずつ遅延して出力されたクロックが、ラッチ１７＿１〜１７＿８のそれぞれから、ノードｎ１４２〜ノードｎ１４９として、それぞれ出力される。
【００９１】
そして、カウンタ１８＿１〜１８＿８のそれぞれは、入力されたノードｎ１４２〜ノードｎ１４９のそれぞれの立ち上がりエッジの数をカウントし、カウントしたカウント数を加算回路１９にそれぞれ出力する。
【００９２】
その後、タイミングｔ２のときに、ノードｎ１４１０が立ち上がる、すなわち、終了信号が時間間隔の終了を表すと、ラッチ１７＿１〜１７＿８のそれぞれは、ノードｎ１４２〜ノードｎ１４９の状態を保持する。
【００９３】
そして、加算回路１９は、カウンタ１８＿１〜１８＿８のそれぞれから入力されたノードｎ１４２〜ノードｎ１４９のそれぞれのエッジのカウント数を加算し、合計のカウント数を、時間間隔変換装置１４に入力された時間間隔の開始から終了までの期間に応じたデジタル信号として、時間間隔変換装置１４の出力端子１４ｂから出力する。
【００９４】
このように、時間間隔変換装置１４では、同じ周波数のクロックを同じ間隔（本第２の実施形態においては、時間Δｔ）で遅延させた複数のクロックを並列に動作させる。そして、遅延させたそれぞれのクロックの立ち上がりエッジの数をカウントし、最後にクロックのエッジのカウント数を加算する。これにより、時間間隔変換装置１４では、入力された開始信号（ノードｎ１４１）が時間間隔の開始を表したときから、終了信号（ノードｎ１４１０）が時間間隔の終了を表したときまでの時間間隔の期間中のクロックのエッジのカウント数を増加させ、出力するデジタル信号の分解能を向上させることができる。
【００９５】
このとき、パラメータ調節回路２０は、上述したように、ノードｎ１４９の立ち上がりエッジから時間Δｔだけ遅延したタイミングと、ノードｎ１４２の立ち上がりエッジのタイミングとが一致するように、パラメータ（設定信号）を逐次調節することによって、遅延回路１５＿１〜１５＿８の遅延時間を逐次調節する。これにより、時間間隔変換装置１４では、図８に示したように、ノードｎ１４２〜ノードｎ１４９の隣り合う立ち上がりエッジ同士の間隔を全て、常に一定の時間Δｔにすることができる。
【００９６】
このように、時間間隔変換装置１４では、出力する信号の遅延時間を変更することができる遅延回路１５と、遅延回路１５の遅延時間を逐次調節するパラメータ調節回路２０を備えることによって、時間間隔を高い分解能で精度良くデジタル信号に変換することができる。
【００９７】
次に、時間間隔変換装置１４に備えた遅延回路１５について説明する。図９は、本第２の実施形態の時間間隔変換装置１４に備えた遅延回路１５の構成の一例を示したブロック図である。図９には、４個のトランジスタで構成した遅延回路１５の構成の一例を示している。図９において、遅延回路１５は、２個のＰＭＯＳトランジスタ２４＿１および２４＿２と、２個のＮＭＯＳトランジスタ２４＿３および２４＿４と、を備えている。
【００９８】
ＰＭＯＳトランジスタ２４＿１は、ゲート端子が遅延回路１５の入力端子１５ａに、ソース端子が遅延回路１５の入力端子１５ｃに、ドレイン端子がＰＭＯＳトランジスタ２４＿２のゲート端子、ＮＭＯＳトランジスタ２４＿４のゲート端子、およびＮＭＯＳトランジスタ２４＿３のドレイン端子に、それぞれ接続されている。また、ＮＭＯＳトランジスタ２４＿３は、ゲート端子が遅延回路１５の入力端子１５ａに、ソース端子がＧＮＤおよびＮＭＯＳトランジスタ２４＿４のソース端子に、それぞれ接続されている。また、ＰＭＯＳトランジスタ２４＿２は、ソース端子が遅延回路１５の入力端子１５ｃに、ドレイン端子が遅延回路１５の出力端子１５ｂおよびＮＭＯＳトランジスタ２４＿４のドレイン端子に、それぞれ接続されている。また、ＮＭＯＳトランジスタ２４＿４は、ドレイン端子が遅延回路１５の出力端子１５ｂに接続されている。
【００９９】
このように、遅延回路１５では、ＰＭＯＳトランジスタ２４＿１とＮＭＯＳトランジスタ２４＿３とで前段のインバータ回路を構成し、ＰＭＯＳトランジスタ２４＿２とＮＭＯＳトランジスタ２４＿４とで後段のインバータ回路を構成している。これは、インバータ回路を偶数段直列に接続したバッファ回路である。そして、遅延回路１５では、入力端子１５ｃに入力されたパラメータ（設定信号）のレベルを、それぞれのインバータ回路の駆動電圧としている。これにより、遅延回路１５は、入力端子１５ａに入力された入力された開始信号（ノードｎ１４１）を、駆動電圧の大きさに応じた遅延時間で遅延させて、出力端子１５ｂから出力する。
【０１００】
このように、時間間隔変換装置１４では、インバータ回路を偶数段直列に繋げたバッファ回路を用いることによって、遅延回路１５内の各インバータ回路の電源電圧または電源電流をパラメータとして、入力から出力までの遅延時間を変更することができる遅延回路を、容易に構成することができる。
【０１０１】
次に、時間間隔変換装置１４に備えたパラメータ調節回路２０について説明する。図１０は、本第２の実施形態の時間間隔変換装置１４に備えたパラメータ調節回路２０の概略構成の一例を示したブロック図である。図１０において、パラメータ調節回路２０は、ＮＯＲ回路２１と、９個の遅延回路１５＿９〜１５＿１７と、９個のオシレータ１６＿９〜１６＿１７と、位相比較回路２２と、パラメータ設定回路２３と、を備えている。パラメータ調節回路２０は、入力端子ＯＮ／ＯＦＦの制御によって動作を開始すると、遅延回路１５の遅延時間を制御するためのパラメータである設定信号を、出力端子２０ａから出力する。
【０１０２】
なお、図１０に示したパラメータ調節回路２０において、遅延回路１５＿９〜１５＿１７のそれぞれは、図７に示した時間間隔変換装置１４における遅延回路１５と同様の構成、機能、および特性である。また、図１０に示したパラメータ調節回路２０において、オシレータ１６＿９〜１６＿１７は、図７に示した時間間隔変換装置１４におけるオシレータ１６と同様の構成、機能、および特性である。従って、以下の説明においては、図７に示した時間間隔変換装置１４に備えた構成要素と同様の構成、機能、および特性についての説明は省略し、図７に示した時間間隔変換装置１４に備えた構成要素と異なる構成および動作のみを説明する。そして、以下の説明においても、図７に示した時間間隔変換装置１４の説明と同様に、図１０に示したパラメータ調節回路２０において、遅延回路１５＿９〜１５＿１７のいずれか１つの遅延回路を示すときには、「遅延回路１５」といい、オシレータ１６＿９〜１６＿１７のいずれか１つのオシレータを示すときには、「オシレータ１６」という。また、同様に、パラメータ調節回路２０内のそれぞれの構成要素の出力端子の信号も、「ノード」という。また、同様に、遅延回路１５の入力端子１５ｃに入力された設定信号に応じた遅延時間は、「時間Δｔ」であるものとして説明を行う。
【０１０３】
ＮＯＲ回路２１には、入力端子ＯＮ／ＯＦＦに入力されたＯＮ／ＯＦＦ信号が入力端子２１ａに入力され、遅延回路１５＿１７の出力端子１５ｂから出力される出力信号が入力端子２１ｂに入力される。ＮＯＲ回路２１は、入力端子２１ａに入力されたＯＮ／ＯＦＦ信号と入力端子２１ｂに入力された遅延回路１５＿１７の出力信号とを否定論理和した信号を、ノードｎ２０１として出力端子２１ｃから出力する。
【０１０４】
パラメータ調節回路２０では、図１０に示したように、遅延回路１５＿９〜１５＿１７を直列に接続している。遅延回路１５＿９〜１５＿１７のそれぞれは、初段の遅延回路１５＿９の入力端子１５ａに入力されたノードｎ２０１を、順次、入力端子１５ｃに入力された設定信号に応じた遅延時間（時間Δｔ）だけ遅延させて出力端子１５ｂから出力し、次段の遅延回路１５の入力端子１５ａに入力する。また、遅延回路１５＿９〜１５＿１７のそれぞれは、出力端子１５ｂから出力するノードｎ２０１を遅延させた信号（ノードｎ２０２、およびノードｎ２０４〜ノードｎ２０１１）を、対応するオシレータ１６＿９〜１６＿１７の入力端子１６ａに、それぞれ入力する。遅延回路１５＿９〜１５＿１７のそれぞれが入力された信号を遅延させる遅延時間は、入力端子１５ｃに入力された、パラメータ設定回路２３からの設定信号によって変更することができる。
【０１０５】
より具体的には、遅延回路１５＿９は、入力されたノードｎ２０１を時間Δｔだけ遅延させた信号を、ノードｎ２０２として出力端子１５ｂから出力する。また、遅延回路１５＿１０は、入力されたノードｎ２０２を時間Δｔだけ遅延させた信号、すなわち、ノードｎ２０１を時間２Δｔだけ遅延させた信号を、ノードｎ２０４として出力端子１５ｂから出力する。同様に、遅延回路１５＿１１〜１５＿１６のそれぞれは、前段の遅延回路１５＿１０〜１５＿１５から入力されたノードｎ２０４〜ノードｎ２０９を時間Δｔだけ遅延させた信号、すなわち、ノードｎ２０１を時間３Δｔ〜８Δｔだけ遅延させた信号を、ノードｎ２０５〜ノードｎ２０１０として出力端子１５ｂからそれぞれ出力する。また、遅延回路１５＿１７は、入力されたノードｎ２０１０を時間Δｔだけ遅延させた信号、すなわち、ノードｎ２０１を時間９Δｔだけ遅延させた信号を、ノードｎ２０１１として出力端子１５ｂから出力する。
【０１０６】
パラメータ調節回路２０では、図１０に示したように、オシレータ１６＿９〜１６＿１７のそれぞれには、対応する遅延回路１５＿９〜１５＿１７の出力端子１５ｂから出力された遅延されたノードｎ２０２、およびノードｎ２０４〜ノードｎ２０１１が、入力端子１６ａに入力される。そして、オシレータ１６のそれぞれは、入力されたノードｎ２０２、およびノードｎ２０４〜ノードｎ２０１１が、“Ｌ”レベルから“Ｈ”レベルに切り替わるタイミングで、予め定められた周波数のクロックを、出力端子１６ｂから出力する。
【０１０７】
より具体的には、オシレータ１６＿９には、遅延回路１５＿９の出力端子１５ｂから出力されたノードｎ２０２が入力端子１６ａに入力され、ノードｎ２０２が“Ｌ”レベルから“Ｈ”レベルに切り替わるタイミングで、予め定められた周波数のクロックを、ノードｎ２０３として出力端子１６ｂから出力する。また、オシレータ１６＿１７には、遅延回路１５＿１７の出力端子１５ｂから出力されたノードｎ２０１１が入力端子１６ａに入力され、ノードｎ２０１１が“Ｌ”レベルから“Ｈ”レベルに切り替わるタイミングで、予め定められた周波数のクロックを、ノードｎ２０１２として出力端子１６ｂから出力する。
【０１０８】
図１０を見てわかるように、オシレータ１６＿１０〜１６＿１６のそれぞれは、ノードｎ２０４〜ノードｎ２０１０が入力端子１６ａに入力されるが、オシレータ１６＿１０〜１６＿１６のそれぞれが出力端子１６ｂから出力する予め定められた周波数のクロックは、パラメータ調節回路２０内のいずれの構成要素にも接続されていない。これは、パラメータ調節回路２０では、遅延回路１５とオシレータ１６とを、図７に示した時間間隔変換装置１４の遅延回路１５とオシレータ１６と同様に構成して接続していることから、オシレータ１６＿１０〜１６＿１６のそれぞれを、遅延回路１５＿１０〜１５＿１６のそれぞれの出力の負荷として配置しているためである。オシレータ１６＿１０〜１６＿１６のそれぞれを、遅延回路１５＿１０〜１５＿１６のそれぞれの出力負荷として配置することにより、遅延回路１５＿１０〜１５＿１６のそれぞれの遅延時間を、より正確に、図７に示した時間間隔変換装置１４の遅延回路１５の遅延時間と同じ時間にすることができる。
【０１０９】
なお、図１０に示したパラメータ調節回路２０では、オシレータ１６＿１０〜１６＿１６のそれぞれを、遅延回路１５＿１０〜１５＿１６のそれぞれの出力負荷として配置した場合の一例を示しているが、パラメータ調節回路２０における遅延回路１５＿１０〜１５＿１６のそれぞれの出力負荷の構成は、図９に示した構成に限定されるものではない。例えば、遅延回路１５＿１０〜１５＿１６のそれぞれから出力されるノードｎ２０４〜ノードｎ２０１０が直接接続されるオシレータ１６内の入力回路のみを、遅延回路１５＿１０〜１５＿１６のそれぞれの出力負荷として配置する構成にすることもできる。この場合、例えば、オシレータ１６が、図３に示したような構成である場合には、ＮＡＮＤ回路１１のみを、遅延回路１５＿１０〜１５＿１６のそれぞれの出力負荷として配置する構成になる。この構成にすることにより、パラメータ調節回路２０の回路規模を削減することができる。
【０１１０】
また、例えば、遅延回路１５＿１０〜１５＿１６のそれぞれに出力負荷を接続しなくても、それぞれの遅延時間を、図７に示した時間間隔変換装置１４の遅延回路１５の遅延時間と許容できるレベルで一致させることができる場合には、遅延回路１５＿１０〜１５＿１６のそれぞれから出力されるノードｎ２０４〜ノードｎ２０１０を、いずれの構成要素にも接続しない構成にすることもできる。すなわち、パラメータ調節回路２０内に、オシレータ１６＿１０〜１６＿１６のそれぞれを配置しない構成にすることもできる。この構成にすることにより、パラメータ調節回路２０の回路規模を、さらに削減することができる。
【０１１１】
位相比較回路２２は、入力端子２２ａに入力されたノードｎ２０３のクロックと、入力端子２２ｂに入力されたノードｎ２０１２のクロックとを比較し、ノードｎ２０３のクロックの立ち上がりエッジとノードｎ２０１２のクロックの立ち上がりエッジとの時間差を検出する。そして、検出した時間差を表す時間差信号を、出力端子２２ｃから出力する。
【０１１２】
パラメータ設定回路２３は、入力端子２３ｂに入力された時間差信号に基づいて、ノードｎ２０３のクロックの立ち上がりエッジとノードｎ２０１２のクロックの立ち上がりエッジとの時間差がより小さくなるパラメータを演算し、演算した結果のパラメータを、設定信号として、出力端子２３ａおよび出力端子２３ｃから出力する。パラメータ設定回路２３の出力端子２３ａから出力された設定信号は、遅延回路１５＿９〜１５＿１７のそれぞれの遅延時間を制御するためのパラメータとして、遅延回路１５＿９〜１５＿１７のそれぞれの入力端子１５ｃに入力される。また、パラメータ設定回路２３の出力端子２３ｃから出力された設定信号は、パラメータ調節回路２０が出力するパラメータとして、パラメータ調節回路２０の出力端子２０ａから出力され、時間間隔変換装置１４に備えた遅延回路１５の入力端子１５ｃに入力される。
【０１１３】
なお、パラメータ設定回路２３は、出力端子２３ａおよび出力端子２３ｃのそれぞれから、同一のパラメータを設定信号として出力する。これにより、時間間隔変換装置１４に備えた遅延回路１５の遅延時間と、パラメータ調節回路２０内の遅延回路１５＿９〜１５＿１７のそれぞれの遅延時間とは、同一の時間になる。
【０１１４】
次に、時間間隔変換装置１４に備えたパラメータ調節回路２０の動作について説明する。図１１は、本第２の実施形態の時間間隔変換装置１４に備えたパラメータ調節回路２０の動作のタイミングを示したタイミングチャートである。図１１には、図１０のパラメータ調節回路２０の構成における各ノードのタイミングを示している。
【０１１５】
まず、入力端子ＯＮ／ＯＦＦの信号が“Ｈ”レベルから“Ｌ”レベルに切り替えてパラメータ調節回路２０の動作を開始すると、タイミングｔ１のときに、ノードｎ２０１が“Ｌ”レベルから“Ｈ”レベルに切り替わる。これにより、ノードｎ２０１を遅延回路１５の１段分の時間Δｔだけ遅延させたノードｎ２０２が、遅延回路１５＿９から出力される。同時に、オシレータ１６＿９がクロック（ノードｎ２０３）の出力を開始する。また、位相比較回路２２は、ノードｎ２０３のクロックの立ち上がりエッジとノードｎ２０１２のクロックの立ち上がりエッジとの時間差を逐次検出して、時間差信号を逐次、パラメータ設定回路２３に出力する。
【０１１６】
その後、遅延回路１５＿１０〜遅延回路１５＿１７は、入力されたノードｎ２０２を順次、遅延回路１５の１段分の時間Δｔだけ遅延させたノードｎ２０４〜ノードｎ２０１１を出力する。そして、タイミングｔ２のときに、遅延回路１５＿１７から出力されるノードｎ２０１１が“Ｌ”レベルから“Ｈ”レベルに切り替わると、同時に、オシレータ１６＿１７がクロック（ノードｎ２０１２）の出力を開始する。タイミングｔ２からオシレータ１６＿１７が出力するノードｎ２０１２は、ノードｎ２０１から遅延回路１５の９段分の時間９Δｔだけ遅延させたクロックである。
【０１１７】
このとき、パラメータ設定回路２３は、位相比較回路２２から逐次入力される時間差信号に基づいて、ノードｎ２０３の立ち上がりエッジのタイミングとノードｎ２０１２の立ち上がりエッジのタイミングとが一致する方向のパラメータを、遅延回路１５＿９〜１５＿１７に設定する。これにより、遅延回路１５＿９〜１５＿１７の遅延時間は、オシレータ１６＿９が出力するクロック（ノードｎ２０３）の１／８周期の時間に近づくことになる。
【０１１８】
これは、図１０に示したパラメータ調節回路２０の構成からもわかるように、ノードｎ２０２とノードｎ２０１１との時間差は、時間８Δｔである。従って、ノードｎ２０３の立ち上がりエッジのタイミングとノードｎ２０１２の立ち上がりエッジのタイミングとの時間差も、時間８Δｔとなる。そして、ノードｎ２０１２の立ち上がりエッジのタイミングとノードｎ２０３の立ち上がりエッジのタイミングとを一致させることによって、ノードｎ２０３の周期も、時間８Δｔとなる。また、ノードｎ２０１２のクロックは、ノードｎ２０３のクロックと位相が逆で、周期が時間８Δｔとなる。
【０１１９】
なお、パラメータ設定回路２３が遅延回路１５＿９〜１５＿１７に設定するパラメータは、遅延回路１５＿１〜１５＿８の遅延時間を制御するためのパラメータとして、パラメータ設定回路２３の出力端子２３ｃ、すなわち、パラメータ調節回路２０の出力端子２０ａから出力される。これにより、パラメータ設定回路２３が、遅延回路１５＿９〜１５＿１７の遅延時間を制御するのと同時に、時間間隔変換装置１４に備えた遅延回路１５＿１〜１５＿８の遅延時間を制御することになる。
【０１２０】
また、タイミングｔ２のときに、遅延回路１５＿１７から出力されるノードｎ２０１１が“Ｌ”レベルから“Ｈ”レベルに切り替わると、ノードｎ２０１が“Ｈ”レベルから“Ｌ”レベルに切り替わる。図１１に示したタイミングチャートでは、ＮＯＲ回路２１の入力端子２１ｂに入力されているノードｎ２０１１が変化してから、出力端子２１ｃのノードｎ２０１が変化するまでの遅延時間が、時間２Δｔであるものとして示している。これにより、遅延回路１５の１段分の時間Δｔだけ遅延して、ノードｎ２０２も“Ｈ”レベルから“Ｌ”レベルに切り替わる。そして、同時に、オシレータ１６＿９がクロック（ノードｎ２０３）の出力を停止する。
【０１２１】
その後、遅延回路１５＿１０〜遅延回路１５＿１７は、入力されたノードｎ２０２を順次、遅延回路１５の１段分の時間Δｔだけ遅延させたノードｎ２０４〜ノードｎ２０１１を出力する。そして、タイミングｔ３のときに、遅延回路１５＿１７から出力されるノードｎ２０１１が“Ｈ”レベルから“Ｌ”レベルに切り替わると、同時に、オシレータ１６＿１７がクロック（ノードｎ２０１２）の出力を停止する。
【０１２２】
また、タイミングｔ３のときに、遅延回路１５＿１７から出力されるノードｎ２０１１が“Ｈ”レベルから“Ｌ”レベルに切り替わると、ＮＯＲ回路２１の遅延時間２Δｔ後のタイミングｔ４のときに、ノードｎ２０１が再度“Ｌ”レベルから“Ｈ”レベルに切り替わる。以降、パラメータ調節回路２０では、タイミングｔ１〜タイミングｔ４と同様に、遅延回路１５＿９〜１５＿１７の遅延時間が、オシレータ１６＿９が出力するクロック（ノードｎ２０３）の１／８周期の時間になるように、パラメータ設定回路２３による遅延回路１５＿９〜１５＿１７へのパラメータの設定を繰り返す。
【０１２３】
このように、パラメータ調節回路２０では、ＮＯＲ回路２１と遅延回路１５＿９〜１５＿１７によって、リング発振器を構成し、ノードｎ２０１の論理の切り替わりに基づいて、タイミングｔ１〜タイミングｔ４の動作を繰り返す。そして、パラメータ調節回路２０では、タイミングｔ１〜タイミングｔ４の動作の繰り返しによって、ノードｎ２０３の立ち上がりエッジのタイミングとノードｎ２０１２の立ち上がりエッジのタイミングとが一致する方向のパラメータの設定を、遅延回路１５＿９〜１５＿１７に繰り返す。これにより、遅延回路１５＿９〜１５＿１７の遅延時間は、オシレータ１６＿９が出力するクロック（ノードｎ２０３）の１／８周期の時間に収束していくことになる。そして、時間間隔変換装置１４では、このときのパラメータが、遅延回路１５＿１〜１５＿８にも繰り返し設定され、遅延回路１５＿１〜１５＿８の遅延時間も、オシレータ１６＿９が出力するクロック（ノードｎ２０３）の１／８周期の時間に収束していくことになる。ここで、オシレータ１６＿９が出力するクロック（ノードｎ２０３）の周期は、オシレータ１６＿１〜１６＿８のそれぞれが出力するクロックの周期と同一の周期であるため、遅延回路１５＿１〜１５＿８の遅延時間は、オシレータ１６＿１〜１６＿８のそれぞれが出力するクロックの１／８周期の時間に収束することと等しくなる。遅延回路１５＿１〜１５＿８の遅延時間が、オシレータ１６＿１〜１６＿８のそれぞれが出力するクロックの１／８周期の時間に収束していくと、時間間隔変換装置１４では、図８に示したように、ノードｎ１４９の立ち上がりエッジから時間Δｔだけ遅延したタイミングと、ノードｎ１４２の立ち上がりエッジのタイミングとが一致することになる。
【０１２４】
上記に述べたとおり、本第２の実施形態の時間間隔変換装置１４では、オシレータ１６にクロックの出力を開始させる信号、すなわち、時間間隔変換装置１４が時間間隔のデジタル信号への変換を開始する開始信号を遅延させて入力する遅延回路１５と同じ遅延回路（遅延回路１５＿９〜遅延回路１５＿１７）を用いたリング発振器を、パラメータ調節回路２０内に構成する。そして、時間間隔変換装置１４においてオシレータ１６が出力するクロックと同じ周期のクロック（ノードｎ２０３のクロックとノードｎ２０１２のクロック）をパラメータ調節回路２０内で生成し、遅延回路１５＿９〜遅延回路１５＿１７の遅延時間を周期的に調節することによって、生成したクロックの周期を、周期的に調節する。そして、パラメータ調節回路２０内でのクロックの周期を調節するための、遅延回路１５＿９〜遅延回路１５＿１７の遅延時間のパラメータと同じパラメータの設定を、遅延回路１５＿１〜１５＿８に対して行うことによって、オシレータ１６が出力するクロックの周期を、周期的に調節する。すなわち、オシレータ１６が出力するクロックを用いて、周期を調節するための遅延回路１５の遅延時間のパラメータを直接的に演算するのではなく、別途生成した同じクロックを用いて、オシレータ１６が出力するクロックの周期を調節するための遅延回路１５の遅延時間のパラメータを間接的に演算する。これにより、本第２の実施形態の時間間隔変換装置１４では、クロックの周期を調節するために、オシレータ１６が出力するクロックの負荷を増大させることなく、時間間隔変換装置１４内のクロックの周期を制御することができる。このことにより、時間間隔変換装置１４に備えたオシレータ１６＿１〜１６＿８のそれぞれが出力する、隣り合うクロック同士のエッジの間隔である時間Δｔを短くした場合でも、それぞれのクロックの変動を抑え、時間間隔を高い分解能で精度良くデジタル信号に変換することができる。
【０１２５】
また、本第２の実施形態の時間間隔変換装置１４では、パラメータ調節回路２０の遅延回路１５とオシレータ１６とを、時間間隔変換装置１４内の遅延回路１５とオシレータ１６と同様に構成して接続している。そして、パラメータ調節回路２０の遅延回路１５の遅延時間と、時間間隔変換装置１４内の遅延回路１５の遅延時間とが、常に一定になるように、逐次遅延時間を調節することによって、オシレータ１６が出力するクロックの周期が常に一定になるように調節する。これにより、本第２の実施形態の時間間隔変換装置１４では、時間間隔変換装置１４を使用する環境の温度や電源電圧の変動、時間間隔変換装置を製造する際の個体差などに起因した、オシレータ１６が出力する隣り合うクロックの立ち上がりエッジ同士の間隔の変動（誤差）を、逐次補正することができる。
【０１２６】
上記に述べたとおり、本発明を実施するための形態によれば、時間間隔変換装置内に備えるパラメータ調節回路内に、時間間隔変換装置内に備えた遅延回路と同じ遅延回路を用いたリング発振器を構成する。そして、時間間隔変換装置に備えたオシレータが出力するクロックと同じ周波数（周期）のクロックを、パラメータ調節回路内で別途生成し、別途生成した同じクロックを用いて、時間間隔変換装置に備えたオシレータが出力するクロックの周波数（周期）を調節するためのパラメータを演算する。これにより、本発明を実施するための形態では、時間間隔をデジタル信号に変換する際に用いる隣り合うクロックのエッジ同士の間隔を、従来の時間間隔変換装置よりも短くすることができ、分解能を高くしたデジタル信号に変換することができる時間間隔変換装置を実現することができる。また、本発明を実施するための形態では、パラメータ調節回路７を用いて事前（時間間隔を変換する前）に遅延回路１５の遅延時間を最適化することができ、当初の動作（最初に時間間隔を変換する動作）から時間間隔を高い分解能で精度良くデジタル信号に変換することができる。
【０１２７】
また、本発明を実施するための形態によれば、時間間隔変換装置に備えたオシレータが出力するクロックの周波数（周期）を調節するためのパラメータを、逐次演算して対象の構成要素に反映（設定）する。これにより、本発明を実施するための形態では、時間間隔変換装置を使用する環境の温度や電源電圧の変動、時間間隔変換装置を製造する際の個体差などに影響されることなく、時間間隔をデジタル信号に変換する際に用いる隣り合うクロックのエッジ同士の間隔が、常に一定になるように、逐次調節することができる。
【０１２８】
なお、本実施形態においては、第１の実施形態で、パラメータ調節回路７が、遅延回路２＿１０から出力されるクロックｄ４の立ち上がりエッジから時間Δｔだけ遅延したタイミングと、遅延回路２＿１から出力されるクロックｄ１の立ち下がりエッジのタイミングとが一致するように、オシレータ３が出力するクロックの周波数を調節する場合について説明した。また、第２の実施形態で、パラメータ調節回路２０が、オシレータ１６＿８から出力されるクロックの立ち上がりエッジから時間Δｔだけ遅延したタイミングと、オシレータ１６＿１から出力されるクロックの立ち上がりエッジのタイミングとが一致するように、遅延回路１５＿１〜１５＿８の遅延時間を調節する場合について説明した。しかし、クロックのエッジのタイミングを一致させる方法は、本発明を実施するための形態に限定されるものではない。
【０１２９】
例えば、第１の実施形態の構成で、パラメータ調節回路７が、遅延回路２＿１０から出力されるクロックｄ４の立ち上がりエッジから時間Δｔだけ遅延したタイミングと、遅延回路２＿１から出力されるクロックｄ１の立ち下がりエッジのタイミングとが一致するように、遅延回路２＿１〜２＿１０の遅延時間を調節する構成にすることもできる。また、例えば、第２の実施形態で、パラメータ調節回路２０が、オシレータ１６＿８から出力されるクロックの立ち上がりエッジから時間Δｔだけ遅延したタイミングと、オシレータ１６＿１から出力されるクロックの立ち上がりエッジのタイミングとが一致するように、オシレータ１６＿１〜１６＿８が出力するクロックの周波数を調節する構成にすることもできる。
【０１３０】
また、本発明の第２の実施形態で、時間間隔変換装置１４に備える遅延回路１５＿１〜遅延回路１５＿１７は、遅延時間を変更する機能を備えている構成である場合について説明した。しかし、時間間隔変換装置１４に備える遅延回路１５は、本発明を実施するための形態に限定されるものではない。例えば、時間間隔変換装置１４に備える遅延回路（遅延回路１５＿１〜遅延回路１５＿１７）の遅延時間を、本発明の第１の実施形態の時間間隔変換装置１と同様に、一定の遅延時間とし、オシレータ（オシレータ１６＿１〜オシレータ１６＿１７）が、出力するクロックの周波数を変更することができる構成とすることもできる。この場合、時間間隔変換装置１４に備えるパラメータ調節回路（パラメータ調節回路２０およびパラメータ設定回路２３）が、オシレータのクロックの周波数を制御する。なお、本発明の第２の実施形態で、上述した構成である場合には、一定の遅延時間である遅延回路（遅延回路１５＿１〜遅延回路１５＿１７）の構成を、図１２に示すような構成に変更することもできる。
【０１３１】
ここで、時間間隔変換装置１４に備えられる遅延回路１５の別の構成について説明する。図１２は、本発明の第２の実施形態の時間間隔変換装置１４に備えた遅延回路１５の別の構成の一例を示したブロック図である。図１２には、４個のトランジスタで構成した遅延回路１５の別の構成の一例を示している。図１２において、遅延回路１５は、２個のＰＭＯＳトランジスタ２４＿１および２４＿２と、２個のＮＭＯＳトランジスタ２４＿３および２４＿４と、電源Ｖ１および電源Ｖ２と、を備えている。
【０１３２】
ＰＭＯＳトランジスタ２４＿１は、ゲート端子が遅延回路１５の入力端子１５ａに、ソース端子が電源Ｖ１に、ドレイン端子がＰＭＯＳトランジスタ２４＿２のゲート端子、ＮＭＯＳトランジスタ２４＿４のゲート端子、およびＮＭＯＳトランジスタ２４＿３のドレイン端子に、それぞれ接続されている。また、ＮＭＯＳトランジスタ２４＿３は、ゲート端子が遅延回路１５の入力端子１５ａに、ソース端子がＧＮＤおよびＮＭＯＳトランジスタ２４＿４のソース端子に、それぞれ接続されている。また、ＰＭＯＳトランジスタ２４＿２は、ソース端子が電源Ｖ２に、ドレイン端子が遅延回路１５の出力端子１５ｂおよびＮＭＯＳトランジスタ２４＿４のドレイン端子に、それぞれ接続されている。また、ＮＭＯＳトランジスタ２４＿４は、ドレイン端子が遅延回路１５の出力端子１５ｂに接続されている。
【０１３３】
遅延回路１５では、電源Ｖ１の電圧を電源Ｖ２の電圧よりも低い値に設定し、ＮＭＯＳトランジスタ２４＿３のチャネル長Ｌとチャネル幅Ｗとの比Ｗ／Ｌを、ＮＭＯＳトランジスタ２４＿４の比Ｗ／Ｌより大きく設定し、ＰＭＯＳトランジスタ２４＿１の比Ｗ／Ｌを、ＰＭＯＳトランジスタ２４＿２の比Ｗ／Ｌより小さく設定している。このように、電源の電圧やそれぞれのトランジスタの比Ｗ／Ｌを設定することによって、ＰＭＯＳトランジスタ２４＿１とＮＭＯＳトランジスタ２４＿３とで構成される前段のインバータ回路の閾値電圧を、ＰＭＯＳトランジスタ２４＿２とＮＭＯＳトランジスタ２４＿４とで構成される後段のインバータ回路の閾値電圧よりも低い値に設定することができる。
【０１３４】
これにより、遅延回路１５では、入力端子１５ａに入力された信号が、“Ｌ”レベルから“Ｈ”レベルに切り替わったときに、出力端子１５ｂに出力される出力信号の遅延時間、すなわち、時間Δｔを短くすることができる。時間間隔変換装置１４では、このような構成の遅延回路１５を用いることによって、出力するデジタル信号の分解能を向上させることができる。
【０１３５】
なお、遅延回路１５における電源の電圧やそれぞれのトランジスタの比Ｗ／Ｌを設定は、上述した設定に限定されるものではない。例えば、電源Ｖ１の電圧を電源Ｖ２の電圧よりも高い値に設定し、ＮＭＯＳトランジスタ２４＿３の比Ｗ／ＬをＮＭＯＳトランジスタ２４＿４の比Ｗ／Ｌより小さく設定し、ＰＭＯＳトランジスタ２４＿１の比Ｗ／ＬをＰＭＯＳトランジスタ２４＿２の比Ｗ／Ｌより大きく設定することもできる。これにより、前段のインバータ回路の閾値電圧を、後段のインバータ回路の閾値電圧よりも高い値に設定することができ、遅延回路１５では、入力端子１５ａに入力された信号が、“Ｈ”レベルから“Ｌ”レベルに切り替わったときに、出力端子１５ｂに出力される出力信号の遅延時間（時間Δｔ）を短くすることができる。このことにより、上述した設定の遅延回路１５を用いたのと同様に、時間間隔変換装置１４が出力するデジタル信号の分解能を向上させることもできる。
【０１３６】
以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲においての種々の変更も含まれる。
【符号の説明】
【０１３７】
１・・・時間間隔変換装置
２＿１，２＿２，２＿３，２＿４，２＿５，２＿６，２＿７，２＿８，２＿９，２＿１０・・・遅延回路（クロック出力部，遅延回路）
３・・・オシレータ（クロック出力部，オシレータ）
４＿１，４＿２，４＿３，４＿４・・・ラッチ（カウンタ部）
５＿１，５＿２，５＿３，５＿４・・・カウンタ（カウンタ部）
６・・・加算回路
７・・・パラメータ調節回路（パラメータ調節部）
８・・・ＮＯＲ回路（パラメータ調節部）
２＿１１，２＿１２，２＿１３，２＿１４，２＿１５・・・遅延回路（パラメータ調節部，第２の遅延回路）
３＿５，３＿６・・・オシレータ（パラメータ調節部，第２のオシレータ）
９・・・位相比較回路（パラメータ調節部，位相比較回路）
１０・・・パラメータ設定回路（パラメータ調節部，パラメータ設定回路）
１１・・・ＮＡＮＤ回路
１２＿１，１２＿２，１２＿３，１２＿４・・・インバータ回路
１３＿１，１３＿２・・・ＰＭＯＳトランジスタ
１３＿３，１３＿４・・・ＮＭＯＳトランジスタ
１４・・・時間間隔変換装置
１５＿１，１５＿２，１５＿３，１５＿４，１５＿５，１５＿６，１５＿７，１５＿８・・・遅延回路（クロック出力部，遅延回路）
１６＿１，１６＿２，１６＿３，１６＿４，１６＿５，１６＿６，１６＿７，１６＿８・・・オシレータ（クロック出力部，オシレータ）
１７＿１，１７＿２，１７＿３，１７＿４，１７＿５，１７＿６，１７＿７，１７＿８・・・ラッチ（カウンタ部）
１８＿１，１８＿２，１８＿３，１８＿４，１８＿５，１８＿６，１８＿７，１８＿８・・・カウンタ（カウンタ部）
１９・・・加算回路
２０・・・パラメータ調節回路（パラメータ調節部）
２１・・・ＮＯＲ回路（パラメータ調節部）
１５＿９，１５＿１０，１５＿１１，１５＿１２，１５＿１３，１５＿１４，１５＿１５，１５＿１６，１５＿１７・・・遅延回路（パラメータ調節部，第２の遅延回路）
１６＿９，１６＿１０，１６＿１１，１６＿１２，１６＿１３，１６＿１４，１６＿１５，１６＿１６，１６＿１７・・・オシレータ（パラメータ調節部，第２のオシレータ）
２２・・・位相比較回路（パラメータ調節部，位相比較回路）
２３・・・パラメータ設定回路（パラメータ調節部，パラメータ設定回路）
２４＿１，２４＿２・・・ＰＭＯＳトランジスタ
２４＿３，２４＿４・・・ＮＭＯＳトランジスタ
【図１】
2013168876.tif 000003
【図２】
2013168876.tif 000004
【図３】
2013168876.tif 000005
【図４】
2013168876.tif 000006
【図５】
2013168876.tif 000007
【図６】
2013168876.tif 000008
【図７】
2013168876.tif 000009
【図８】
2013168876.tif 000010
【図９】
2013168876.tif 000011
【図１０】
2013168876.tif 000012
【図１１】
2013168876.tif 000013
【図１２】
2013168876.tif 000014
【図１３】
2013168876.tif 000015