(57)【要約】【課題】窒化物半導体層の表面を良好な状態に維持できるとともに、絶縁性に優れたゲート絶縁膜を備え、オン抵抗の低い窒化物半導体装置を提供することである。【解決手段】実施形態の窒化物半導体装置は、基板（１０）と、前記基板上に設けられた窒化物半導体層（１１）と、前記窒化物半導体層上に設けられたゲート絶縁膜（１５）と、前記ゲート絶縁膜上に設けられたゲート電極（１９）とを具備する。前記ゲート絶縁膜は、前記窒化物半導体層に接し、膜厚３ｎｍ以上１０ｎｍ以下の酸化シリコン膜からなる第１の絶縁膜（１６）を有し、前記第１の絶縁膜上には、前記第１の絶縁膜より高誘電率の材料からなる第２の絶縁膜（１７）が積層される。【選択図】    図１
2013168433.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられた窒化物半導体層と、
前記窒化物半導体層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極とを具備し、
前記ゲート絶縁膜は、前記窒化物半導体層に接し，膜厚３ｎｍ以上１０ｎｍ以下の酸化シリコン膜からなる第１の絶縁膜と、前記第１の絶縁膜上に積層され前記第１の絶縁膜より高誘電率の材料からなる第２の絶縁膜とを有することを特徴とする窒化物半導体装置。
【請求項２】
基板上に窒化物半導体層を形成する工程と、
前記窒化物半導体層上に接し、酸化シリコン膜からなる第１の絶縁膜を形成する工程と、
前記窒化物半導体層および前記第１の絶縁膜を熱処理する工程と、
熱処理後の前記第１の絶縁膜の上に、前記第１の絶縁膜より高誘電率の材料からなる第２の絶縁膜を形成して、前記第１の絶縁膜と前記第２の絶縁膜との積層構造からなるゲート絶縁膜を得る工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と
を具備することを特徴とする窒化物半導体装置の製造方法。
【請求項３】
前記第１の絶縁膜は、３ｎｍ以上１０ｎｍ以下の厚さで形成されることを特徴とする請求項２に記載の窒化物半導体装置の製造方法。
【請求項４】
前記窒化物半導体層および前記第１の絶縁膜の熱処理は、窒素ガス雰囲気中、３８０℃以上４５０℃以下の温度で行なわれることを特徴とする請求項２または３に記載の窒化物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、窒化物半導体装置および窒化物半導体装置の製造方法に関する。
【背景技術】
【０００２】
化合物半導体を材料とする半導体装置は、Ｓｉ（シリコン）を材料とする半導体には無い優れた特性を実現できるものとして期待されている。中でもＧａＮ（窒化ガリウム）等の窒化物半導体は、広いバンドギャップを有し、高い絶縁破壊電界強度を実現できることから、高出力・高電圧動作が要求されるパワーデバイスの材料として有望視されている。
【０００３】
例えば、ＧａＮ層の上にＡｌＧａＮ（窒化アルミニウムガリウム）層が積層されたヘテロ構造を用いたＨＦＥＴ（Ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）は、ＧａＮ層とＡｌＧａＮ層との界面に高濃度の二次元電子ガスが生じるためオン抵抗が小さく、高出力特性を得ることができる。
【０００４】
一般にＡｌＧａＮ／ＧａＮ−ＨＦＥＴはノーマリーオン動作となるが、例えば電源用途では安全面、消費電力の点でノーマリーオフ動作が望ましい。ゲート直下のＡｌＧａＮ層を局所的に除去したゲートリセス構造を用いることによって、ノーマリーオフ動作とすることができる。
【０００５】
ＧａＮ系パワーデバイスの優れた特性を引き出すためには、高電圧動作に有利な絶縁ゲート構造が望まれる。ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型ＨＦＥＴにおけるゲート絶縁膜としては、例えば酸化シリコン膜または窒化シリコン膜が用いられている。
【０００６】
しかしながら、これまでのゲート絶縁膜は何等かの問題を有していた。例えば、従来のゲート絶縁膜を窒化物半導体層の上に成膜する際には、この窒化物半導体層の表面組成が化学量論組成から大きくずれて表面状態が損なわれてしまう。あるいは従来のゲート絶縁膜は、窒化物半導体層とゲート電極との間に、十分な絶縁性を確保することが困難である。窒化物半導体層の表面を損なうことなく良好な状態に維持できるとともに、十分な絶縁性を備え、ＧａＮ系半導体を用いたパワーデバイスに好適なゲート絶縁膜は、未だ得られていないのが現状である。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−７６６７３号公報
【特許文献２】特開２００９−１０１０７号公報
【非特許文献】
【０００８】
【非特許文献１】電気情報通信学会技術報告,ED2005-129,pp.51(2005)
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明が解決しようとする課題は、窒化物半導体層の表面を良好な状態に維持できるとともに、絶縁性に優れたゲート絶縁膜を備え、オン抵抗の低い窒化物半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
実施形態によれば、窒化物半導体装置は、基板と、前記基板上に設けられた窒化物半導体層と、前記窒化物半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極とを具備する。前記ゲート絶縁膜は、前記窒化物半導体層に接し、膜厚３ｎｍ以上１０ｎｍ以下の酸化シリコン膜からなる第１の絶縁膜を有し、前記第１の絶縁膜上には、前記第１の絶縁膜より高誘電率の材料からなる第２の絶縁膜が積層されることを特徴とする。
【図面の簡単な説明】
【００１１】
【図１】一実施形態に係る窒化物半導体装置の断面構造を示す模式図。
【図２】ＧａＮ系半導体および各種絶縁膜の比誘電率とバンドギャップエネルギーを説明する図。
【図３】酸化シリコン膜が堆積されたＧａＮ系半導体基板の表面におけるＶ／III族元素比の熱処理温度依存性を説明する図。
【図４】酸化シリコン膜が堆積されたＧａＮ系半導体基板の表面におけるＶ／III族元素比の酸化シリコン膜厚依存性を説明する図。
【図５】一実施形態に係る窒化物半導体装置の製造工程を説明する模式断面図。
【図６】図５に続く製造工程を説明する模式断面図。
【図７】図６に続く製造工程を説明する模式断面図。
【図８】図７に続く製造工程を説明する模式断面図。
【図９】図８に続く製造工程を説明する模式断面図。
【図１０】図９に続く製造工程を説明する模式断面図。
【図１１】図１０に続く製造工程を説明する模式断面図。
【図１２】図１１に続く製造工程を説明する模式断面図。
【図１３】図１２に続く製造工程を説明する模式断面図。
【図１４】図１３に続く製造工程を説明する模式断面図。
【図１５】他の実施形態に係る窒化物半導体装置を示す模式断面図。
【発明を実施するための形態】
【００１２】
以下、図面を参照して本発明の実施形態について説明する。なお、以下の実施形態では、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について適宜説明する。
【００１３】
図１は、一実施形態に係る窒化物半導体装置の断面構造を表わす模式図である。図示する窒化物半導体装置は、ゲートリセス構造のＭＩＳ型ＡｌＧａＮ／ＧａＮ−ＨＦＥＴ  １００であり、基板１０と、この上に設けられた窒化物半導体層１１とを含む。窒化物半導体層１１上の所定の領域には、ゲート絶縁膜１５上にゲート電極１９が設けられている。また、ゲート絶縁膜１５を介して窒化物半導体層１１の表面に接して、ソース電極１８Ｓおよびドレイン電極１８Ｄが設けられている。基板１０としては、例えば、半絶縁性シリコンカーバイド（ＳｉＣ）基板、サファイア基板、シリコン基板または窒化ガリウム基板を用いることができる。
【００１４】
より具体的には、窒化物半導体層１１は、基板１０上に順次エピタキシャル成長させたバッファ層１２、電子走行層１３、および電子供給層１４を含む積層構造を有する。本明細書における窒化物半導体は、一般式ＩｎxＡｌyＧａ1-x-yＮ（０≦ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）で表わすことができる。窒化物半導体は、Ｎ（窒素）以外のＶ族元素をさらに含んでいてもよく、また導電型などを制御するために添加される各種のドーパントをさらに含んでいてもよい。
【００１５】
より具体的には、バッファ層１２としては、例えば窒化アルミニウム（ＡｌＮ）層を用いることができ、その厚さは通常、１０〜１００ｎｍ程度である。なお、電子走行層１３を基板１０上に直接エピタキシャル成長できる場合には、バッファ層１２は必ずしも必要とされない。
【００１６】
電子走行層１３は、例えばｉ型ＧａＮを用いて２〜３μｍ程度の厚さで形成することができる。また、電子供給層１４は、例えばｉ型Ａｌ0.25Ｇａ0.75Ｎを用いて２０〜３０ｎｍ程度の厚さで形成することができる。ここで、ｉ型は、不純物を意図的にドープしていないことを意味する。電子走行層１３に用いられるＧａＮ、および電子供給層１４に用いられるＡｌＧａＮ等の窒化物半導体においては、Ｖ族の窒素（Ｎ）の空孔がドナーとして機能するため、ｎ型不純物がドープされていなくても、窒化物半導体はｎ型の導電性を示す。
【００１７】
任意のバッファ層１２、ならびに電子走行層１３および電子供給層１４によって窒化物半導体層１１が構成される。電子供給層１４の所定の領域（ゲート電極が形成される領域）には、電子走行層１３の表面の一部を露出させるリセスＲが設けられており、ゲート絶縁膜１５は、このリセスＲ内の側面および底面を含み、電子供給層１４の全表面上に形成される。したがって、ゲート絶縁膜１５もリセスＲに対応するリセスを有し、ゲート電極１９は、このゲート絶縁膜１５のリセス内に設けられている。ゲート絶縁膜１５は、第１の絶縁膜１６と第２の絶縁膜１７との積層膜である。第１の絶縁膜は、厚さ３ｎｍ以上１０ｎｍ以下の酸化シリコン膜から構成され、この酸化シリコン膜より誘電率が高い材料によって第２の絶縁膜１７が構成される。
【００１８】
第２の絶縁膜１７は、例えば酸化アルミ二ウム膜、酸化ハフ二ウム膜、酸化タンタル膜、酸化ジルコニウム膜、酸化チタン膜、酸化ハフニウムアルミニウム膜、酸化ハフニウムシリコン膜、酸窒化ハフニウム膜、および酸窒化シリコン膜からなる群から選択することができる。第２の絶縁膜１７は、単層膜に限られるものではなく、これらの絶縁膜を複数積層させてもよい。
【００１９】
ゲート絶縁膜１５全体として、例えば、２０ｎｍ程度の厚さを確保できれば、第２の絶縁膜１７の厚さは、１０〜１７ｎｍ程度であることが好ましい。
【００２０】
ソース電極１８Ｓおよびドレイン電極１８Ｄは、電子供給層１４に接して設けられたオーミック電極であり、例えばチタンおよびアルミニウムを順に積層させて形成することができる。ゲート絶縁膜１５のリセスに形成されるゲート電極１９は、例えばニッケルおよび金を順に積層させて形成することができる。図１に示すＨＦＥＴ  １００は、ゲート電極１９が設けられるリセスにおいて電子供給層１４が全て除去されているので、しきい値ばらつきが小さく安定したノーマリオフ動作が可能である。
【００２１】
窒化物半導体を構成するＶ族元素の窒素は，III族元素に比べて蒸気圧が高く脱離し易い性質がある。このため、一般的には、窒化物半導体層の上に絶縁膜を形成する際に化学量論的組成の表面状態を得ることが困難であるとされている。例えば、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等によって窒化物半導体層の上に酸化シリコン膜を堆積して、酸化シリコン膜からなるゲート絶縁膜を有するＭＩＳ型ＧａＮ系ＨＦＥＴを構成する場合には、酸化シリコン膜を堆積する際に窒化物半導体層が酸化されて窒素が脱離する。その結果、窒化物半導体層とゲート絶縁膜との界面に多数の界面準位が生じる。
【００２２】
窒化物半導体層上に窒化シリコン膜を堆積して、窒化シリコン膜からなるゲート絶縁膜を有するＭＩＳ型ＧａＮ系ＨＦＥＴを構成する場合には、酸化シリコン膜を形成する場合に比べて窒化物半導体層の酸化は抑制される。しかしながら、一般的なプラズマＣＶＤ法やスパッタ法で化学量論的組成の窒化シリコン膜を得ることは難しく、組成制御が容易な酸化シリコン膜に比べて膜中の欠陥が多くなる。
【００２３】
また、ゲートリセス構造のＨＦＥＴを製造する際には、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）等のドライエッチング法によって窒化物半導体層にリセスが形成される。ドライエッチングによって、主として窒素空孔に起因した欠陥が窒化物半導体層の表面に生じ、結果として界面準位密度が増加することがある。
【００２４】
このような界面準位や膜中欠陥等は、しきい値電圧の変動、キャリア移動度の低下、ゲートリーク電流の増大などの要因となって、ＦＥＴの電気的特性を大きく劣化させてしまう。ＭＩＳ型窒化物半導体装置の優れた特性を引き出すためには、窒化物半導体層とゲート絶縁膜との間に良好な界面を形成することが要求され，しかも、ゲート絶縁膜には膜中欠陥が少ないことも求められる。
【００２５】
ここで、ＧａＮ系半導体および各種絶縁材料のバンドギャップエネルギーと比誘電率を図２に示す。酸化シリコンはバンドギャップエネルギーが９ｅＶ程度であり、図２に示された絶縁材料の中では最も大きい。例えば窒化シリコンでは５ｅＶ程度であり、酸化ハフニウムでは５．６ｅＶにとどまっている。ＧａＮのバンドギャップエネルギーは３．４ｅＶ程度であり、Ａｌ0.25Ｇａ0.75Ｎのバンドギャップエネルギーは、４．１ｅＶ程度である。したがって、ＧａＮ系半導体層上に設けられた酸化シリコン膜は、ＧａＮ系半導体層との間に十分に高いエネルギー障壁を形成することができ、絶縁性を高める効果がある。
【００２６】
オン抵抗の低いＭＩＳ型窒化物半導体装置を得るためには、バンドギャップエネルギーが大きいことに加えて、誘電率の高い材料をゲート絶縁膜として用いることが望まれる。これによって、窒化物半導体層とゲート電極との間の絶縁性を高めるとともに、相互コンダクタンスを増大させることができるからである。
【００２７】
酸化シリコンは、バンドギャップエネルギーは大きいものの、比誘電率が３．９程度と低い。こうした酸化シリコンの膜をＭＩＳ型窒化物半導体装置のゲート絶縁膜として用いたところで、オン抵抗は十分に低減されない。本発明者は、酸化シリコン膜より高誘電率の膜を酸化シリコン膜の上に積層してゲート絶縁膜として用いることによって、ゲート絶縁膜全体としての誘電率を高めることを可能とした。例えば酸化アルミニウムは、比誘電率が１０程度と酸化シリコンに比べて大きく、バンドギャップエネルギーも７．３ｅＶ程度と一般的な高誘電率材料の中では比較的大きな値を有している。
【００２８】
このような高誘電率の膜が酸化シリコン膜の上に積層されてなるゲート絶縁膜では、酸化シリコン膜単層で構成する場合に比べて、ゲート絶縁膜の等価酸化膜厚を薄くすることができる。これにより、酸化シリコン膜単層でゲート絶縁膜を構成する場合と比較して、相互コンダクタンスを増大させることが可能になる。また、誘電率の高さに応じて絶縁膜の物理膜厚を厚くすることにより、ゲート絶縁膜の絶縁性を高めることもできる。酸化アルミニウムより誘電率の高い材料、例えば、酸化ハフニウム（比誘電率：２０程度）を用いた場合には、第２の絶縁膜に起因する効果はより一層高められる。
【００２９】
上述したようにオン抵抗の低いＭＩＳ型窒化物半導体装置を得るためには、ゲート絶縁膜は、バンドギャップエネルギーが大きく、しかも誘電率が高いことが要求される。窒化物半導体層の上に酸化シリコン膜からなる第１の絶縁膜を形成し、この第１の絶縁膜の上に酸化シリコン膜より高誘電率の第２の絶縁膜を形成して積層構造のゲート絶縁膜とすることによって、バンドギャップエネルギーおよび誘電率の条件は満たされる。
【００３０】
なお、高い誘電率を確保するために第２の絶縁膜が設けられるので、第１の絶縁膜の厚さは大き過ぎないことが望まれる。例えば、ゲート絶縁膜全体の厚さが２０ｎｍ程度の場合には、第１の絶縁膜の厚さは１０ｎｍ以下である。
【００３１】
すでに説明したように、酸化シリコン膜は成膜時の組成制御が容易で膜中欠陥を少なくできるが、窒化物半導体層の上に形成する際には、窒素の脱離に起因して窒化物半導体層と酸化シリコン膜との界面に多数の界面準位が生じる。こうした界面準位は、第２の絶縁膜を形成する前に、窒化物半導体層と第１の絶縁膜を窒素雰囲気中で熱処理することによって低減することができる。熱処理の効果を十分に得るためにも、第１の絶縁膜の厚さは小さいことが望まれる。
【００３２】
窒化物半導体層と第１の絶縁膜としての酸化シリコン膜との界面における化学組成について、本発明者はさらに鋭意検討した。
【００３３】
ＧａＮ系半導体基板上に酸化シリコン膜を堆積して熱処理し、熱処理後のＧａＮ系半導体基板表面におけるＶ／III族元素比を調べた。具体的には、ＧａＮ系半導体基板としてＧａＮ基板またはＡｌＧａＮ基板を用意し、塩素系ガスを用いたドライエッチング処理を表面に施した後、所定の厚さの酸化シリコン膜をプラズマＣＶＤ法により堆積して試料を得た。試料を電気炉内に収容して窒素雰囲気中、所定温度および所定時間で熱処理し、ＧａＮ系半導体基板と酸化シリコン膜との界面における化学組成を、Ｘ線光電子分光法により調べた。
【００３４】
図３には、熱処理温度とＧａＮ系半導体(ＧａＮ)基板表面におけるＶ／III族元素比との関係を示す。ここでは、ＧａＮ基板上に形成される酸化シリコン膜の厚さは５ｎｍとし、熱処理の時間は１０分とした。図３のグラフに示されるように、窒素雰囲気中での熱処理が３８０〜４５０℃の温度範囲で行なわれた場合には、０．８４以上のＶ／III族元素比が得られている。熱処理が３９５〜４１５℃の温度範囲で行なわれた場合には、より高いＶ／III族元素比が得られ、その値は０．９２以上となる。化学量論的組成におけるＶ／III族元素比は１であるが、０．８４以上であれば許容範囲である。
【００３５】
図４には、酸化シリコン膜の厚さとＧａＮ系半導体(ＧａＮ)基板表面におけるＶ／III族元素比との関係を示す。ここでは、窒素雰囲気中における熱処理温度は４００℃とし、熱処理時間は１０分とした。酸化シリコン膜の厚さがある値を超えると、Ｖ／III族元素比が急激に減少することが図４に示されている。酸化シリコン膜の厚さが１０ｎｍ以下の場合にはＶ／III族元素比は０．８８以上であるが、酸化シリコン膜の厚さが１３ｎｍ程度になるとＶ／III族元素比は０．５程度に低下する。許容範囲のＶ／III族元素比が確実に得られる酸化シリコン膜の厚さは、１０ｎｍ以下であることがわかる。
【００３６】
なお、酸化シリコン膜の厚さが３ｎｍ未満の場合には、十分な絶縁性が得られない。こうした酸化シリコン膜の上に第２の絶縁膜が堆積された場合には、窒化物半導体層がダメージを受けることがある。これを考慮すると、酸化シリコン膜の厚さは３ｎｍ以上とすることが望まれる。
【００３７】
以上の結果から、酸化シリコン膜の厚さを３ｎｍ以上１０ｎｍ以下とし、窒素雰囲気中での熱処理温度を３８０℃以上４５０℃以下とした場合に、ＧａＮ基板表面のＶ／III族元素比の改善率が最も高く、化学量論的組成に近い良好な化学結合状態が得られることがわかる。例えば５ｎｍ前後の極めて薄い酸化シリコン膜でＧａＮ系半導体層の表面を被覆し、窒素雰囲気中、４００℃前後で熱処理することによって、電気特性劣化の要因となる窒素空孔欠陥に起因した界面準位は大幅に低減される。
【００３８】
しかも、４００℃前後という低温での熱処理は、第１の絶縁膜の形成と第２の絶縁膜の形成との間に行なうことができるため、積層構造のゲート絶縁膜を、外気暴露させることなく形成することが可能となる。これによって、高信頼のゲート絶縁膜を、低コストかつ簡便な方法で作製することができる。
【００３９】
本実施形態の窒化物半導体装置においては、窒化物半導体層とゲート絶縁膜との間に良好な界面が得られる。窒化物半導体層とゲート電極との間の絶縁性は高められ、相互コンダクタンスを増大させることもできる。その結果、窒化物半導体層の表面を良好な状態に維持できるとともに絶縁性に優れたゲート絶縁膜を備え、オン抵抗の低い窒化物半導体装置を実現することができる。
【００４０】
図５〜１４を参照して、一実施形態に係る窒化物半導体装置の製造工程を説明する。
【００４１】
まず、図５に示すようにＳｉＣ製の基板１０上に、バッファ層１２としてのＡｌＮ層（厚さ１０ｎｍ）、電子走行層１３としてのｉ型ＧａＮ層（厚さ２μｍ）、および電子供給層１４としてのｉ型Ａｌ0.25Ｇａ0.75Ｎ層（厚さ２５ｎｍ）を順次堆積して、窒化物半導体層１１を得る。バッファ層１２、電子走行層１３、および電子供給層１４は、例えばＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成することができる。
【００４２】
素子分離構造（図示せず）を窒化物半導体層１１に形成した後、図６に示すように電子供給層１４の所定の領域にリセスＲを形成する。素子分離構造の形成にあたっては、例えば電子供給層１４の表面にレジストマスクを形成し、塩素系ガスをエッチングガスとして用いたドライエッチング法により所定の領域に素子分離溝を形成する。あるいは、イオン注入により絶縁性の素子分離領域を形成してもよい。
【００４３】
電子供給層１４におけるリセスＲは、所定の領域にレジストマスクを設け、塩素系ガスを用いたドライエッチング法で形成することができる。図６に示されるリセスＲにおいては、電子供給層１４が完全に除去されて、リセス底面に電子走行層１３が露出している。
【００４４】
次いで、図７に示すように第１の絶縁膜１６として、酸化シリコン膜を表面全体に形成する。酸化シリコン膜は、３ｎｍ以上１０ｎｍ以下の厚さとすることが好ましく、例えば、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて堆積することができる。ＡＬＤ法を用いることによって、酸化シリコン膜の膜厚および膜質を高い精度で制御することができる。
【００４５】
窒化物半導体層１１上に第１の絶縁膜１６が形成された基板１０は、窒素ガス雰囲気中、３８０℃以上４５０℃以下の温度範囲で熱処理を行なう。熱処理時間は、第１の絶縁膜１６の厚さ等に応じて適宜選択することができ、例えば１０〜１５分程度とすることができる。
【００４６】
熱処理後の第１の絶縁膜１６の上には、図８に示すように第２の絶縁膜１７を形成する。例えばＡＬＤ法を用いて酸化アルミニウム膜を堆積することによって、１０〜１５ｎｍ程度の厚さの第２の絶縁膜１７を得ることができる。上述したようにＡＬＤ法は、得られる膜の膜厚および膜質を高い精度で制御できる点で有利である。第１の絶縁膜１６上に第２の絶縁膜１７が設けられた積層膜によって、ゲート絶縁膜１５が構成される。
【００４７】
ゲート絶縁膜１５上には、所定の位置に開口２１を設けた下層レジストマスク２０ａおよび上層レジストマスク２０ｂを図９に示すように順次形成する。図示するように、開口２１においては、上層レジストマスク２０ｂの端部は、下層レジストマスク２０ａの上方に張り出したオーバーハング形状とする。こうした下層レジストマスク２０ａと上層レジストマスク２０ｂとからなる積層レジストマスク２０をエッチングマスクとして、例えばドライエッチング法によりゲート絶縁膜１５の所定の領域を除去する。ドライエッチング後には、図９に示すように、ソース電極１８Ｓおよびドレイン電極１８Ｄを形成する領域におけるゲート絶縁膜１５が除去されて、電子走行層１４が露出する。
【００４８】
ゲート絶縁膜１５を除去することにより露出した電子走行層１４の上には、例えば蒸着リフトオフ法により図１０に示すように金属層２３を形成する。金属層２３は、例えばＴｉ（チタン）膜およびＡｌ（アルミ二ウム）膜を順次堆積することによって形成することができる。図示するように、オーバーハング形状に形成された積層レジストマスク２０によって、金属層２３は、開口２１の底部に蒸着された部分と、上層レジストマスク２０ｂの上に蒸着された部分とに分離されて形成される。
【００４９】
下層レジストマスク２０ａおよび上層レジストマスク２０ｂを含む積層レジストマスク２０をウェット処理して除去する。その結果、図１１に示すように、金属層２３のうち、開口２１の底部に蒸着された部分のみが残置される。残置された金属層２３によって、ソース電極１８Ｓおよびドレイン電極１８Ｄが構成される。
【００５０】
次に、オーミック特性が得られるように、例えば５００℃〜６００℃の温度範囲で、短時間の急速熱処理（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ：ＲＴＡ）を行なって、電子供給層１４と、ソース電極１８Ｓおよびドレイン電極１８Ｄとの間にオーミックコンタクトを形成する。
【００５１】
その後、図１２に示すように、ソース電極１８Ｓとドレイン電極１８Ｄとの間に開口２２を有する下層レジストマスク２０ｃおよび上層レジストマスク２０ｄを形成する。開口２２においては、上層レジストマスク２０ｄの端部は、下層レジストマスク２０ｃの上方に張り出したオーバーハング形状とする。こうした積層レジストマスク２０を用いることによって、リフトオフ法によりゲート電極が形成される。
【００５２】
続いて、図１３に示すように、例えば蒸着法を用いてＮｉ（ニッケル）およびＡｕ（金）を順に積層したゲート電極１９となる金属層２４を形成する。図面には示されていないが、金属層２４はＮｉ層とＡｕ層とを含む積層構造である。ウェット剥離処理を施して、上層レジストマスク２０ｄ上に蒸着された金属層２４を、下層レジストマスク２０ｃおよび上層レジストマスク２０ｄを含む積層レジストマスク２０とともに除去する。図１４に示すように、残置された金属層２４によってゲート電極１９が構成される。以上の工程によって、本実施形態に係るＨＦＥＴ  １００が得られる。
【００５３】
図１４に示したＨＦＥＴ  １００においては、第１の絶縁膜１６は、リセスの底面で電子走行層１３に接して設けられているが、これに限られるものではない。例えば図１５に示すように、電子供給層１４のみに接触するように第１の絶縁膜１６を設けることもできる。こうした構造は、リセスの形成を制御することによって得られる。すなわち、例えば塩素系ガスを用いたドライエッチング法により所定の領域にリセスを形成する際に、所定の厚さ（例えば５ｎｍ）の電子供給層１４が底部に残置されるように、エッチング量を制御する。リセスが形成された電子供給層１４の上には、上述と同様の方法により第１の絶縁膜１６を形成し、窒化物半導体層１１および第１の絶縁膜１６を所定の条件で熱処理した後、第２の絶縁膜１７を形成してゲート絶縁膜１５を得る。さらに、上述と同様の方法によりソース電極１８Ｓ、ドレイン電極１８Ｄ、およびゲート電極１９を形成して、図示するＨＦＥＴ  １１０が得られる。
【００５４】
なお、本実施形態の窒化物半導体装置は、ＨＦＥＴに限定されず、ＭＩＳＦＥＴ、ＭＯＳＦＥＴ、半導体レーザ、その他の窒化物半導体の半導体層上にゲート絶縁膜が形成されるあらゆる窒化物半導体装置に広く適用することができる。
【００５５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行なうことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５６】
１０…基板；  １１…窒化物半導体層；  １２…バッファ層；  １３…電子走行層
１４…電子供給層；  １５…ゲート絶縁膜；  １６…第１の絶縁膜
１７…第２の絶縁膜；  １８Ｓ…ソース電極；  １８Ｄ…ドレイン電極
１９…ゲート電極；  ２０…積層レジストマスク；  ２０ａ…下層レジストマスク
２０ｂ…上層レジストマスク；  ２０ｃ…下層レジストマスク
２０ｄ…上層レジストマスク；  ２１…開口；  ２２…開口；  ２３…金属層
２４…金属層；  １００…ＨＦＥＴ；  １１０…ＨＦＥＴ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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