(57)【要約】【課題】スクライブ線領域におけるダミーパターンが影響して配線形成の際に露光時のアライメント波形検出精度を低下させるおそれがあった。【解決手段】複数の素子形成領域と、素子形成領域を相互に区画するスクライブ線領域と、素子形成領域において半導体基板上に配置された複数のパターンと、スクライブ線領域において半導体基板上に配置されるとともに、パターンと同様な構成の複数のダミーパターンと、パターン及びダミーパターンを含む半導体基板上に形成されるとともに、上面が平坦化された層間絶縁膜と、スクライブ線領域における層間絶縁膜に形成されるとともに、ダミーパターンと重ならない領域にて半導体基板に通じないように形成された穴状のアクセサリパターンと、を備える。【選択図】図１
2013045992.tif 000002
【特許請求の範囲】
【請求項１】
複数の素子形成領域と、
前記素子形成領域を相互に区画するスクライブ線領域と、
前記素子形成領域において半導体基板上に配置された複数のパターンと、
前記スクライブ線領域において前記半導体基板上に配置されるとともに、前記パターンと同様な構成の複数のダミーパターンと、
前記パターン及び前記ダミーパターンを含む前記半導体基板上に形成されるとともに、上面が平坦化された層間絶縁膜と、
前記スクライブ線領域における前記層間絶縁膜に形成されるとともに、前記ダミーパターンと重ならない領域にて前記半導体基板に通じないように形成された穴状のアクセサリパターンと、
を備えることを特徴とする半導体ウェハ。
【請求項２】
前記アクセサリパターンの底面は、前記ダミーパターンの上面よりも深い位置に配されていることを特徴とする請求項１記載の半導体ウェハ。
【請求項３】
前記ダミーパターンは、前記半導体ウェハの上方から見て線状に形成されるとともに、複数並んでスリット配線状に配置され、
前記アクセサリパターンは、前記半導体ウェハの上方から見て前記ダミーパターン間の領域に形成されるとともに、線状に形成され、かつ、複数並んでスリット配線状に配置されていることを特徴とする請求項１又は２記載の半導体ウェハ。
【請求項４】
前記層間絶縁膜上に形成された他の層間絶縁膜を備え、
前記アクセサリパターンは、前記他の層間絶縁膜を貫通して形成されるとともに前記半導体基板に通じないように前記層間絶縁膜に形成されていることを特徴とする請求項１乃至３のいずれか一に記載の半導体ウェハ。
【請求項５】
前記パターンは、ゲート電極が前記層間絶縁膜とエッチングレートが異なる絶縁体で覆われた構成となっており、
前記素子形成領域では、前記パターンの両側の前記半導体基板上に拡散領域が形成されるとともに、前記層間絶縁膜において前記拡散領域に通ずるセルコンタクトを有し、かつ、前記他の層間絶縁膜において前記セルコンタクトに通ずる下穴を有し、
前記セルコンタクトは、前記層間絶縁膜及び前記他の層間絶縁膜とエッチングレートが異なる導電体よりなり、
前記アクセサリパターンは、前記下穴よりも深く形成されていることを特徴とする請求項４記載の半導体ウェハ。
【請求項６】
前記素子形成領域では、前記下穴にビットコンタクトを形成する導電体が埋め込まれ、
前記スクライブ線領域では、前記ビットコンタクトと同じ材料の導電膜が前記アクセサリパターン内に不完全に埋め込まれていることを特徴とする請求項５記載の半導体ウェハ。
【請求項７】
前記導電膜の上面のうち最も深い部分は、前記ダミーパターンの上面よりも深い位置に配されていることを特徴とする請求項６記載の半導体ウェハ。
【請求項８】
素子形成領域において半導体基板上に複数のパターンを形成するとともに、前記素子形成領域を相互に区画するスクライブ線領域において前記半導体基板上に、前記パターンと同様な構成の複数のダミーパターンを形成する工程と、
前記素子形成領域において前記パターンの両側の前記半導体基板上に拡散領域を形成する工程と、
前記パターン及び前記ダミーパターンを含む前記半導体基板上に層間絶縁膜を成膜する工程と、
前記層間絶縁膜の上面をＣＭＰにより平坦化する工程と、
前記素子形成領域の前記層間絶縁膜において前記拡散領域に通ずるセルコンタクトを形成する工程と、
前記スクライブ線領域における前記ダミーパターンと重ならない領域にて、前記半導体基板に通じないように前記層間絶縁膜に穴状のアクセサリパターンを形成する工程と、
を含むことを特徴とする半導体ウェハの製造方法。
【請求項９】
前記アクセサリパターンを形成する工程では、前記アクセサリパターンの底面が前記ダミーパターンの上面よりも深くなるように前記アクセサリパターンを形成することを特徴とする請求項８記載の半導体ウェハの製造方法。
【請求項１０】
前記セルコンタクトを形成した後、かつ、前記アクセサリパターンを形成する前において、前記セルコンタクトを含む前記層間絶縁膜上に他の層間絶縁膜を成膜する工程を含み、
前記アクセサリパターンを形成する工程では、前記素子形成領域の前記他の層間絶縁膜に前記セルコンタクトに通ずる下穴を形成するとともに、前記スクライブ線領域の前記他の層間絶縁膜及び前記層間絶縁膜に前記半導体基板に通じない前記アクセサリパターンを形成することを特徴とする請求項８又は９記載の半導体ウェハの製造方法。
【請求項１１】
前記素子形成領域において前記下穴にビットコンタクトを形成する導電体を埋め込むとともに、前記スクライブ線領域において前記ビットコンタクトと同じ材料の導電膜を前記アクセサリパターン内に不完全に埋め込む工程を含み、
前記導電膜は、前記アクセサリパターン内で上面に穴を有するように埋め込まれることを特徴とする請求項１０記載の半導体ウェハの製造方法。
【請求項１２】
前記ビットコンタクト及び前記導電膜を含む前記他の層間絶縁膜上に他の導電膜を成膜する工程と、
前記他の導電膜をエッチングすることにより前記ビットコンタクトに接続されたビット線を形成する工程と、
を含み、
前記他の導電膜は、前記アクセサリパターン内で上面に穴を有するように埋め込まれることを特徴とする請求項１１記載の半導体ウェハの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウェハ及びその製造方法に関し、特に、スクライブ線領域にアクセサリパターンを有する半導体ウェハ及びその製造方法に関する。
【背景技術】
【０００２】
半導体ウェハを用いて半導体集積回路装置などの半導体装置を製造する場合、半導体装置を形成するための複数の素子形成領域を相互に区画するスクライブ線領域が設けられている。スクライブ線領域には、一般に、半導体ウェハに対して適用される各種加工工程での位置合わせを行うための基準となるアライメントマークや、パターニングなどの後にその位置合わせの精度を測定するための基準となる位置合わせ精度計測パターンなどのアクセサリパターンが形成される。このようなアクセサリパターンは、半導体装置を構成する絶縁膜又は導電膜を形成する際に、これらの膜と同一の工程で形成される。
【０００３】
ところで、半導体装置の高集積化や微細化が進むにつれて、リソグラフィ、エッチング等のプロセスマージンを確保する上で各種加工工程においてＣＭＰ（Chemical Mechanical Polishing）技術を適用することは必要不可欠な手段の１つとなっている。例えば、ＣＭＰでの平坦性（均一性）を保つために、層間絶縁膜の下地にて素子形成領域内に形成されるパターンと同様な構成（形状、サイズ）のダミーパターン（ＣＭＰダミーパターン）をスクライブ線領域内にも形成する場合がある。
【０００４】
スクライブ線領域にＣＭＰダミーパターンを設ける技術として、例えば、特許文献１では、基板表面のチップ形成領域（素子形成領域）に、スクライブライン（スクライブ線領域）にて区画された複数個のチップ単位から構成されるパターンを形成するとともに、基板表面のうちスクライブラインにて分割される不要部の領域に、パターンと同一もしくは同程度のパターンの密度、配置を持つ凹凸形状のダミーパターンを形成した後、基板表面を被覆膜（層間絶縁膜）にて被覆し、被覆膜の表面をＣＭＰ（化学的機械的研磨）で平坦化し、スクライブラインにてチップ単位に分割するものが開示されている。なお、不要部だけでなく、不要部以外のスクライブラインにもダミーパターンを形成することで、ＣＭＰの際にスクライブラインでのディッシングを回避することができる
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−１３８２１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下の分析は、本願発明者により与えられる。
【０００７】
しかしながら、スクライブ線領域３における層間絶縁膜１９の下地にＣＭＰダミーパターン５が設けられている場合（図４（Ａ）参照）、素子形成領域２において層間絶縁膜２１をエッチングすることによりビットコンタクト用の下穴１２２ａを形成すると同時に、スクライブ線領域３において層間絶縁膜２１およびオーバーエッチングにより層間絶縁膜１９をエッチングすることによりアクセサリパターン１２２ｂ（穴）を形成すると、下地のＣＭＰダミーパターン５上でエッチンッグがストップしてしまい、結果的にアクセサリパターン１２２ｂ（穴）のアスペクト比が低くなるおそれがある（図４（Ｂ）参照）。アクセサリパターン用の穴のアスペクト比が低く段差が少ない場合、下穴１２２ｂにビットコンタクト１２３ａを埋め込む際にアクセサリパターン１２２ｂ（穴）にも導電体１２３ｂが完全に埋め込まれてしまい（図４（Ｃ）参照）、ビット線形成を目的としたリソグラフィ工程（非透過膜がウェハ全面に成膜されている場合）において、露光時のアライメント波形検出精度を低下させるといった問題が生じる（図４（Ｄ）参照）。特に、ＣＭＰダミーパターン５がゲート電極１４ｂ上にシリコン窒化膜からなるキャップ層１６ｂが形成され、かつ、層間絶縁膜１９にシリコン酸化膜が用いられたものである場合、シリコン窒化膜に対し選択比の高いＳＡＣ（Self-Align-Contact）エッチングにてアクセサリパターン１２２ｂを形成すると、上記問題がより顕著化する（図３参照）。
【０００８】
従来の半導体ウェハでは、スクライブ線領域におけるＣＭＰダミーパターンが影響してビット線形成の際に露光時のアライメント波形検出精度を低下させるおそれがあった。
【課題を解決するための手段】
【０００９】
本発明の第１の視点においては、半導体ウェハにおいて、複数の素子形成領域と、前記素子形成領域を相互に区画するスクライブ線領域と、前記素子形成領域において半導体基板上に配置された複数のパターンと、前記スクライブ線領域において前記半導体基板上に配置されるとともに、前記パターンと同様な構成の複数のダミーパターンと、前記パターン及び前記ダミーパターンを含む前記半導体基板上に形成されるとともに、上面が平坦化された層間絶縁膜と、前記スクライブ線領域における前記層間絶縁膜に形成されるとともに、前記ダミーパターンと重ならない領域にて前記半導体基板に通じないように形成された穴状のアクセサリパターンと、を備えることを特徴とする。
【００１０】
本発明の第２の視点においては、半導体ウェハの製造方法において、素子形成領域において半導体基板上に複数のパターンを形成するとともに、前記素子形成領域を相互に区画するスクライブ線領域において前記半導体基板上に、前記パターンと同様な構成の複数のダミーパターンを形成する工程と、前記素子形成領域において前記パターンの両側の前記半導体基板上に拡散領域を形成する工程と、前記パターン及び前記ダミーパターンを含む前記半導体基板上に層間絶縁膜を成膜する工程と、前記層間絶縁膜の上面をＣＭＰにより平坦化する工程と、前記素子形成領域の前記層間絶縁膜において前記拡散領域に通ずるセルコンタクトを形成する工程と、前記スクライブ線領域における前記ダミーパターンと重ならない領域にて、前記半導体基板に通じないように前記層間絶縁膜に穴状のアクセサリパターンを形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、ダミーパターンを分割して配置し、かつ、ダミーパターンと重ならないように層間絶縁膜にアクセサリパターンを形成することで、層間絶縁膜のＣＭＰでの均一性（平坦性）を損なうことなく、アクセサリパターンのアスペクト比を高く（深く）することができる。その結果、層間絶縁膜上に配線形成用の導電膜（非透過膜）を形成した後でのアクセサリパターン内の導電膜の上面の穴の段差が大きくなり、配線を形成するためのリソグラフィ工程（フォトレジスト等の形成）において、露光時のアライメント波形検出精度を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態１に係る半導体ウェハの構成を模式的に示した（Ａ）素子形成領域の部分断面図、（Ｂ）スクライブ線領域の部分拡大平面図、（Ｃ）スクライブ線領域の部分断面図である。
【図２】本発明の実施形態１に係る半導体ウェハの製造方法を模式的に示した工程断面図である。
【図３】従来例に係る半導体ウェハの構成を模式的に示した（Ａ）素子形成領域の部分断面図、（Ｂ）スクライブ線領域の部分拡大平面図、（Ｃ）スクライブ線領域の部分断面図である。
【図４】従来例に係る半導体ウェハの製造方法を模式的に示した工程断面図である。
【発明を実施するための形態】
【００１３】
本発明の実施形態１に係る半導体ウェハについて図面を用いて説明する。図１は、本発明の実施形態１に係る半導体装置の構成を模式的に示した（Ａ）素子形成領域の部分断面図、（Ｂ）スクライブ線領域の部分拡大平面図、（Ｃ）スクライブ線領域の部分断面図である。
【００１４】
半導体ウェハ１は、複数の素子形成領域２と、これら素子形成領域２を区画するスクライブ線領域３と、を有する。
【００１５】
素子形成領域２には、多数の半導体素子（例えば、ＭＯＳＦＥＴ等）が形成されている。素子形成領域２には、半導体基板１１（例えば、シリコン基板）において半導体素子間を電気的に分離する素子分離領域１２（例えば、ＳＴＩ；Shallow Trench Isolation、シリコン酸化膜）が形成されている。素子形成領域２では、素子分離領域１２で囲まれた領域内の半導体基板１１においてチャネル部分の両側に不純物が拡散した拡散領域１８が形成されており、チャネル部分の上にゲート絶縁膜１３ａ（例えば、シリコン酸化膜）を介してゲート電極１４ａ（例えば、ポリシリコン）が形成されており、ゲート電極１４ａ上に低抵抗層１５ａ（例えば、金属シリサイド）を介してキャップ層１６ａ（例えば、シリコン窒化膜）が形成されており、ゲート絶縁膜１３ａ、ゲート電極１４ａ、低抵抗層１５ａ、及びキャップ層１６ａの積層体の側壁面上にサイドウォール１７ａ（例えば、シリコン窒化膜）が形成されている。ゲート絶縁膜１３ａ、ゲート電極１４ａ、低抵抗層１５ａ、キャップ層１６ａ、及びサイドウォール１７ａのユニットは、素子形成領域２におけるパターン４となる。
【００１６】
素子形成領域２では、パターン４、素子分離領域１２、及び拡散領域１８を含む半導体基板１１上に層間絶縁膜１９（例えば、シリコン酸化膜）が形成されており、層間絶縁膜１９においてパターン４間に配された拡散領域１８に通ずる下穴（例えば、ＳＡＣ（Self-Align-Contact）エッチングによって形成された下穴）が形成され、当該下穴に後にセルコンタクト２０を形成するためのポリシリコン（例えば、ＤＯＰＯＳ；Doped Poly Silicon）が埋め込まれ、セルコンタクト２０を含む層間絶縁膜１９上に層間絶縁膜２１（例えば、シリコン酸化膜）が形成され、層間絶縁膜２１においてセルコンタクト２０に通ずる下穴２２ａ（例えば、ＳＡＣ（Self-Align-Contact）エッチングによって形成された下穴）が形成され、当該下穴に後にビットコンタクト２３ａを形成するために導電体（例えば、タングステン）が埋め込まれ、ビットコンタクト２３ａを含む層間絶縁膜２１上の所定の位置にてビットコンタクト２３ａと接続されたビット線２４ａ（例えば、タングステン）が形成されている。
【００１７】
スクライブ線領域３では、半導体基板１１上に、素子形成領域２のパターン４と同様な構成（形状、サイズ）のＣＭＰダミーパターン５が形成されている。スクライブ線領域３では、半導体基板１１上にゲート絶縁膜１３ｂ（例えば、シリコン酸化膜）を介してゲート電極１４ｂ（例えば、ポリシリコン）が形成されており、ゲート電極１４ｂ上に低抵抗層１５ｂ（例えば、金属シリサイド）を介してキャップ層１６ｂ（例えば、シリコン窒化膜）が形成されており、ゲート絶縁膜１３ｂ、ゲート電極１４ｂ、低抵抗層１５ｂ、及びキャップ層１６ｂの積層体の側壁面上にサイドウォール１７ｂ（例えば、シリコン窒化膜）が形成されている。ゲート絶縁膜１３ｂ、ゲート電極１４ｂ、低抵抗層１５ｂ、キャップ層１６ｂ、及びサイドウォール１７ｂのユニットは、スクライブ線領域３におけるＣＭＰダミーパターン５となる。
【００１８】
ＣＭＰダミーパターン５は、層間絶縁膜１９をＣＭＰで平坦化しやすくするための下地となる。ＣＭＰダミーパターン５は、複数に分割して配されている。スクライブ線領域３では、ＣＭＰダミーパターン５を含む半導体基板１１上に層間絶縁膜１９（例えば、シリコン酸化膜）が形成されており、層間絶縁膜１９上に層間絶縁膜２１（例えば、シリコン酸化膜）が形成されている。
【００１９】
スクライブ線領域３は、アクセサリパターン２２ｂが形成されるアクセサリパターン形成領域３ａを有する。アクセサリパターン形成領域３ａでは、層間絶縁膜２１及び層間絶縁膜１９において層間絶縁膜１９の中間部まで掘り込まれたアクセサリパターン２２ｂ（例えば、ＳＡＣ（Self-Align-Contact）エッチングによって形成された穴）が形成され、アクセサリパターン２２ｂに導電体２３ｂ（例えば、タングステン）が不完全に埋め込まれている。導電体２３ｂは、ビットコンタクト２３ａと同時に形成される。
【００２０】
アクセサリパターン２２ｂは、アクセサリパターン形成領域３ａに配設されており、複数に分割されたＣＭＰダミーパターン５間の領域に配されている。アクセサリパターン２２ｂは、線状に形成されており、複数個（図１では２個、３個以上でも可）並んでスリット状に配されている。アクセサリパターン２２ｂは、ＣＭＰダミーパターン５と重なる領域には配されない。ただし、アクセサリパターン２２ｂは、ＣＭＰダミーパターン５と接していてもよい。アクセサリパターン２２ｂの底面は、半導体基板１１に到達せず、かつ、ＣＭＰダミーパターン５の上面（キャップ層１６ｂの上面）よりも深い位置に配される。アクセサリパターン２２ｂでは、導電体２３ｂの上面の穴の底面が層間絶縁膜２１の上面（より好ましくは層間絶縁膜１９の上面）よりも深くなるように設定されており、アクセサリパターン２２ｂの側壁面の上部がサイドウォール状に薄膜の導電体２３ｂで覆われている（導電体２３ｂで覆われていない部分があってもよい）。
【００２１】
次に、本発明の実施形態１に係る半導体ウェハの製造方法について図面を用いて説明する。図２は、本発明の実施形態１に係る半導体ウェハの製造方法を模式的に示した工程断面図である。
【００２２】
まず、半導体基板１１上に素子分離領域１２を形成し、その後、半導体基板１１上にパターン４及びＣＭＰダミーパターン５を形成し、その後、素子形成領域２におけるパターン４の両側の半導体基板１１上に拡散領域１８を形成し、その後、全面に層間絶縁膜１９を堆積し、その後、ＣＭＰによって層間絶縁膜１９の表面を平坦化し、その後、素子形成領域２の層間絶縁膜１９において拡散領域１８に通ずるセルコンタクト形成用の下穴を形成し、その後、当該下穴に導電体を埋め込んでセルコンタクト２０を形成し、その後、全面に層間絶縁膜２１を堆積する（ステップＡ１；図２（Ａ）参照）。
【００２３】
なお、素子分離領域１２は、半導体基板１１にトレンチを形成し、当該トレンチに酸化シリコンなどの絶縁材料を埋め込むことによって、素子分離領域１２を形成することができる。
【００２４】
また、パターン４及びＣＭＰダミーパターン５は、半導体基板１１の表面に熱酸化等によりゲート絶縁膜（図１の１３ａ、１３ｂとなるもの）を形成し、その後、全面にポリシリコン層（図１の１４ａ、１４ｂとなるもの）を堆積し、その後、ポリシリコン層上に低抵抗層（図１の１５ａ、１５ｂとなるもの）を堆積し、その後、低抵抗層上に絶縁層（図１の１６ａ、１６ｂとなるもの）を積層し、ゲート電極として残す領域にフォトレジスト等のマスクを用いて絶縁層をエッチングすることによりキャップ層（図１の１６ａ、１６ｂ；シリコン窒化膜）を形成し、キャップ層（図１の１６ａ、１６ｂ）をマスクとして低抵抗層（図１の１５ａ、１５ｂ以外の部分）、ポリシリコン層（図１の１４ａ、１４ｂ以外の部分）、及びゲート絶縁膜（図１の１３ａ、１３ｂ以外の部分）をエッチングし、その後、全面にシリコン窒化膜を形成した後、当該シリコン窒化膜をエッチバックすることによって、ゲート絶縁膜（図１の１３ａ、１３ｂ）、ゲート電極（図１の１４ａ、１４ｂ）、低抵抗層（図１の１５ａ、１５ｂ）、及びキャップ層（図１の１６ａ、１６ｂ）の積層体の側壁面にサイドウォール（図１の１７ａ、１７ｂ）を形成することにより、パターン４及びＣＭＰダミーパターン５を形成することができる。ＣＭＰダミーパターン５は、線状に形成され、複数並んでスリット配線状に配置される（図１（Ｂ）参照）。
【００２５】
また、拡散領域１８は、フォトレジスト等のマスクを用いて素子形成領域２で露出する半導体基板１１に対して不純物イオンの注入を行い、当該不純物イオンを拡散させることによって、拡散領域１８を形成することができる。
【００２６】
また、セルコンタクト形成用の下穴は、フォトレジスト等のマスクを用いて素子形成領域２における層間絶縁膜１９をエッチング（ＳＡＣエッチング）することにより、セルコンタクト形成用の下穴を形成することができる、
【００２７】
また、セルコンタクト２０は、導電膜（例えば、ＤＯＰＯＳ；Doped Poly Silicon）を層間絶縁膜１９上の全面に形成した後、ＣＭＰにより層間絶縁膜１９が表れるまで研磨することによって、セルコンタクト２０を形成することができる。
【００２８】
次に、フォトレジスト等のマスクを用いて層間絶縁膜２１、１９をエッチング（ＳＡＣエッチング）することにより、素子形成領域２にビットコンタクト形成用の下穴２２ａを形成し、かつ、スクライブ線領域３におけるアクセサリパターン形成領域３ａにアクセサリパターン２２ｂを形成する（ステップＡ２；図２（Ｂ）参照）。
【００２９】
ここで、下穴２２ａは、層間絶縁膜２１（例えば、シリコン酸化膜）とセルコンタクト２０（例えば、ＤＯＰＯＳ）のエッチングレートの違いにより、セルコンタクト２０でエッチングが止まり、セルコンタクト２０上にのみ形成される。一方、アクセサリパターン２２ｂは、ＣＭＰダミーパターン５と重ならないように配設され、層間絶縁膜２１（例えば、シリコン酸化膜）だけでなく層間絶縁膜１９（例えば、シリコン酸化膜）にも形成され、下穴２２ａよりもアスペクト比の高い（深い）穴となる。ただし、アクセサリパターン２２ｂの底面は、半導体基板１１に到達せず、かつ、ＣＭＰダミーパターン５の上面（キャップ層１６ｂの上面）よりも深い位置に配されるようにする。
【００３０】
次に、下穴２２ａにビットコンタクト２３ａを形成すべく、導電体（例えば、タングステン）を埋め込むとともに、アクセサリパターン２２ｂに導電体２３ｂを形成する（ステップＡ３；図２（Ｃ）参照）。
【００３１】
ここで、ビットコンタクト２３ａ及び導電体２３ｂは、導電膜（例えば、タングステン）を層間絶縁膜２１上の全面に成膜した後、ＣＭＰにより層間絶縁膜２１が表れるまで研磨することによって、下穴２２ａにビットコンタクト２３ａ及び導電体２３ｂを形成することができる。導電膜の膜厚は、下穴２２ａが導電膜で完全に埋まり、アクセサリパターン２２ｂが導電膜で完全に埋まらないように設定され、アクセサリパターン２２ｂ内において導電体２３ｂの上面の穴の底面が層間絶縁膜２１の上面（より好ましくは層間絶縁膜１９の上面）よりも深くなるように設定する。
【００３２】
次に、ビットコンタクト２３ａ及び導電体２３ｂを含む層間絶縁膜２１上にビット線（図１の２４ａ）形成用の導電膜２４（例えば、タングステン；非透過膜）を堆積する（ステップＡ４；図２（Ｄ）参照）。
【００３３】
ここで、導電膜２４の膜厚は、アクセサリパターン２２ｂが導電膜２４で完全に埋まらないようにアクセサリパターン２２ｂ内で導電膜２４の上面に穴を有するように設定され、アクセサリパターン２２ｂ内において導電体２４の上面の穴の底面が層間絶縁膜２１の上面（より好ましくは層間絶縁膜１９の上面）よりも深くなるように設定する。こうすることで、アクセサリパターン２２ｂ内の導電体２４の上面の穴がアライメントマーク等として利用可能となり、アライメント波形検出制度が向上し、ビット線（図１の２４ａ）を形成する際のフォトレジスト等のマスクの位置合わせをするときに役立つ。
【００３４】
次に、フォトレジスト等のマスクを用いて導電膜（図２（Ｄ）の２４）を層間絶縁膜２１が表れるまでエッチングすることにより、素子形成領域２においてビット線２４ａを形成する（ステップＡ５；図１参照）。その後、ビット線２４ａを含む層間絶縁膜２１上には多層配線層等（図示せず）が形成されることになる。
【００３５】
実施形態１によれば、ＣＭＰダミーパターン５を分割して配置し、かつ、ＣＭＰダミーパターン５と重ならないように層間絶縁膜２１、１９にアクセサリパターン２２ｂを形成することで、層間絶縁膜１９のＣＭＰでの均一性（平坦性）を損なうことなく、アクセサリパターン２２ｂのアスペクト比を高く（深く）することができる。その結果、ビットコンタクト２３ａ上にビット線２４ａ形成用の導電膜２４（非透過膜）を形成した後でのアクセサリパターン２２ｂ内の導電膜２４の上面の穴の段差が大きくなり、ビット線２４ａを形成するためのリソグラフィ工程（フォトレジスト等の形成）において、露光時のアライメント波形検出精度を向上させることができる。
【００３６】
なお、本出願において図面参照符号を付している場合は、それらは、専ら理解を助けるためのものであり、図示の態様に限定することを意図するものではない。
【００３７】
また、本発明の全開示（請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００３８】
１  半導体ウェハ
２  素子形成領域
３  スクライブ線領域
３ａ  アクセサリパターン形成領域
４  パターン
５  ＣＭＰダミーパターン（ダミーパターン）
１１  半導体基板
１２  素子分離領域
１３ａ、１３ｂ  ゲート絶縁膜
１４ａ、１４ｂ  ゲート電極
１５ａ、１５ｂ  低抵抗層
１６ａ、１６ｂ  キャップ層（絶縁体）
１７ａ、１７ｂ  サイドウォール（絶縁体）
１８  拡散領域
１９  層間絶縁膜
２０  セルコンタクト
２１  層間絶縁膜（他の層間絶縁膜）
２２ａ、１２２ａ  下穴
２２ｂ、１２２ｂ  アクセサリパターン
２３ａ、１２３ａ  ビットコンタクト
２３ｂ、１２３ｂ  導電体
２４、１２４  導電膜（他の導電膜）
２４ａ、１２４ａ  ビット線
【図１】
2013045992.tif 000003
【図２】
2013045992.tif 000004
【図３】
2013045992.tif 000005
【図４】
2013045992.tif 000006