(57)【要約】【課題】オーバサンプリングされたアナログ・デジタル変換を使用して、リード・チャネルの中の信号を処理するための方法および装置を提供すること。【解決手段】アナログ入力信号に対してオーバサンプリングされたアナログ・デジタル変換を実行して、所与のビット間隔についてアナログ入力信号に対応する複数のデジタル・サンプルを生成する。次いで、デジタル・サンプルのうちの１つまたは複数に対してデータ検出アルゴリズムを適用して、検出された出力を取得することができる。オーバサンプリングされたアナログ・デジタル変換は、等化処理および／またはフィルタリング処理の少なくとも一部をデジタル領域に移すことにより、アナログ設計を簡略化する。【選択図】図２Ａ
2013045497.tif 000002
【特許請求の範囲】
【請求項１】
リード・チャネルの中で信号を処理する方法であって、
アナログ入力信号を取得することと、
前記アナログ入力信号に対してオーバサンプリングされたアナログ・デジタル変換を実行して、所与のビット間隔について前記アナログ入力信号に対応する複数のデジタル・サンプルを生成することと、
前記デジタル・サンプルのうちの１つまたは複数に対してデータ検出アルゴリズムを実行して、検出された出力を取得することと
を含む方法。
【請求項２】
連続時間領域の中で前記アナログ入力信号をフィルタリングするステップと、前記デジタル・サンプルのうちの前記１つまたは複数を前記オーバサンプリングに対応するレートでフィルタリングするステップとをさらに含む、請求項１に記載の方法。
【請求項３】
前記デジタル・サンプルのうちの少なくとも１つをボーレートでフィルタリングするステップと、前記デジタル・サンプルのうちの少なくとも１つを前記オーバサンプリングに対応するレートでフィルタリングするステップとをさらに含む、請求項１に記載の方法。
【請求項４】
磁気抵抗非対称（ＭＲＡ）補正フィルタを使用してフィルタリングするステップをさらに含む、請求項１に記載の方法。
【請求項５】
前記アナログ入力信号が、前記オーバサンプリングされたアナログ・デジタル変換より前に、帯域外雑音を削減するローパス・コーナ周波数を含む可変利得増幅器を使用してフィルタリングされる、請求項１に記載の方法。
【請求項６】
アナログ入力信号をデジタル信号に変換するためのオーバサンプリングされたアナログ・デジタル変換器であって、前記デジタル信号が所与のビット間隔について前記アナログ入力信号に対応する複数のデジタル・サンプルを含む、アナログ・デジタル変換器と、
前記デジタル・サンプルのうちの１つまたは複数に対してデータ検出アルゴリズムを実行して、検出された出力を取得するためのデータ検出器と
を含むリード・チャネル。
【請求項７】
連続時間領域の中で前記アナログ入力信号をフィルタリングするためのアナログ・フィルタと、前記デジタル・サンプルのうちの前記１つまたは複数を前記オーバサンプリングに対応するレートでフィルタリングするためのデジタル・フィルタとをさらに含む、請求項６に記載のリード・チャネル。
【請求項８】
磁気抵抗非対称（ＭＲＡ）補正フィルタをさらに含む、請求項６に記載のリード・チャネル。
【請求項９】
前記複数のデジタル・サンプルを所与の単位の間隔でフィルタリングする、部分的に間隔を空けたデジタル有限インパルス応答フィルタをさらに含む、請求項６に記載のリード・チャネル。
【請求項１０】
アナログ入力信号をデジタル信号に変換するためのオーバサンプリングされたアナログ・デジタル変換器であって、前記デジタル信号が所与のビット間隔について前記アナログ入力信号に対応する複数のデジタル・サンプルを含む、アナログ・デジタル変換器と、
前記デジタル・サンプルのうちの１つまたは複数に対してデータ検出アルゴリズムを実行して、検出された出力を取得するためのデータ検出器と
を含む集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本発明は、「Ｄｅｔｅｒｍｉｎｉｎｇ  Ｃｏｅｆｆｉｃｉｅｎｔｓ  ｆｏｒ  Ｄｉｇｉｔａｌ  Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ  Ｇｉｖｅｎ  Ｃｕｔｏｆｆ  ａｎｄ  Ｂｏｏｓｔ  Ｖａｌｕｅｓ  Ｆｏｒ  Ｃｏｒｒｅｓｐｏｎｄｉｎｇ  Ａｎａｌｏｇ  Ｖｅｒｓｉｏｎ」と題する米国特許出願、「Ｒｅａｄ  Ｃｈａｎｎｅｌ  Ｗｉｔｈ  Ｓｅｌｅｃｔｉｖｅ  Ｏｖｅｒｓａｍｐｌｅｄ  Ａｎａｌｏｇ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｓｉｏｎ」と題する米国特許出願、および「Ｒｅａｄ  Ｃｈａｎｎｅｌ  Ｗｉｔｈ  Ｏｖｅｒｓａｍｐｌｅｄ  Ａｎａｌｏｇ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｓｉｏｎ  ａｎｄ  Ｐａｒａｌｌｅｌ  Ｄａｔａ  Ｄｅｔｅｃｔｏｒｓ」と題する米国特許出願と関連し、それぞれは本明細書とともに同時に出願され、参照されることによって本明細書に組み込まれる。
【０００２】
本発明は、一般にリード・チャネルに関し、より詳細には、オーバサンプリングされたアナログ・デジタル変換を使用する、改良されたリード・チャネルに関する。
【背景技術】
【０００３】
磁気記録リード・チャネルは、アナログ読み出し信号を、磁気媒体に記録されたユーザ・データの推定値に変換する。読取ヘッドおよび磁気媒体は、雑音および他のひずみを読み出し信号に挿入する。例えば、磁気記録の情報密度が増加するにつれて、符号間干渉（ＩＳＩ）はよりひどくなる（すなわち、チャネルのインパルス応答がより長くなる）。ＩＳＩは、その中で１つの符号が１つまたは複数の他の符号に干渉する、信号ひずみの１つの形である。
【０００４】
従来のリード・チャネルでは、通常、連続時間フィルタ（ＣＴＦ）がアナログ領域の中の読み出し信号を処理して、アンチ・エイリアス・フィルタリング、電子雑音を削減する帯域制限フィルタリング、および、ＩＳＩを削減する信号整形フィルタリングを実行する。一般に、アンチ・エイリアス・フィルタリングは、雑音および（ボーレート周波数の半分に等しい）ナイキスト周波数を超える残りの信号成分を削除して、エイリアシングを回避する。通常、アナログ・デジタル変換器（ＡＤＣ）は、ＣＴＦ出力を処理して、デジタル領域のさらなる処理のためにデジタル・サンプルを生成する。ビタビ検出器は、しばしばリード・チャネルの中で使用されて、デジタル・サンプルを処理し、符号間干渉および他の雑音の存在下で記録されたビットを検出する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願公開第２００５／０２４９２７３号
【非特許文献】
【０００６】
【非特許文献１】Ｋｅｓｈａｂ  Ｋ．  Ｐａｒｈｉ、「ＶＬＳＩ  Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｓｙｓｔｅｍｓ：Ｄｅｓｉｇｎ  ａｎｄ  Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ」（１９９９年１月４日）
【非特許文献２】Ｊｏｈｎ  Ｇ．  Ｐｒｏａｋｉｓ  ａｎｄ  Ｄｉｍｉｔｒｉｓ  Ｋ．  Ｍａｎｏｌａｋｉｓ、「Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｉｎｇ」（第４版、２００６年４月７日）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
処理技術がより小型になり、データ・レートが増加するにつれて、リード・チャネルの要求性能仕様を満足する、ＣＴＦフィルタのようなアナログ回路を製造することがますます困難になっている。したがって、信号処理の負担の一部をアナログ領域からデジタル領域に移し、それによってアナログ電気回路の設計を簡略化する、改良されたリード・チャネルに対する需要が存在する。さらに、リード・チャネル・デバイスの信号対雑音比（ＳＮＲ）および誤り率性能を改善する需要が存在する。したがって、より複雑な信号処理技法がデジタル領域に適用されることを可能にする、改良されたリード・チャネルに対する需要が存在する。
【課題を解決するための手段】
【０００８】
一般に、オーバサンプリングされたアナログ・デジタル変換を使用して、リード・チャネルの中の信号を処理するための方法および装置が提供される。開示したオーバサンプリングされたアナログ・デジタル変換は、等化処理および／またはフィルタリング処理の少なくとも一部をデジタル領域に移すことにより、アナログ設計を簡略化する。本発明の一態様によれば、リード・チャネルの中で信号を処理するための方法が提供される。オーバサンプリングされたアナログ・デジタル変換は、アナログ入力信号に対して実行されて、所与のビット間隔についてアナログ入力信号に対応する複数のデジタル・サンプルを生成する。次いで、データ検出アルゴリズムがデジタル・サンプルのうちの１つまたは複数に対して適用されて、検出された出力を取得することができる。
【０００９】
アナログ磁気抵抗非対称（ＭＲＡ）補正フィルタを使用して、アナログ入力信号を適宜フィルタリングすることができるか、または、デジタルＭＲＡ補正フィルタを使用して、デジタル・サンプルを適宜フィルタリングすることができる。また、アナログ入力信号は、例えば、オーバサンプリングされたアナログ・デジタル変換より前に帯域外雑音を削減するローパス・コーナ周波数を含む、可変利得増幅器を使用して、適宜フィルタリングすることができる。
【００１０】
別の変形形態では、所与の単位間隔についての複数のデジタル・サンプルは、部分的に間隔を空けたデジタル有限インパルス応答（ＦＩＲ）フィルタに供給される。部分的に間隔を空けたデジタルＦＩＲフィルタは、所与の単位間隔についての複数のデジタル・サンプルを単一のデジタル・サンプルにダウンサンプリングするための手段をさらに含むことができる。
【００１１】
検出された出力は、１つまたは複数のフィードバック・ループに適用される。例えば、フィードバック・ループは、（ｉ）アナログ・デジタル変換器によって使用されるサンプリング周期を適応できるように調整するデジタル位相ロック・ループ回路、（ｉｉ）受信したアナログ入力からの任意の直流オフセットを適応できるように調整するオフセット回路、（ｉｉｉ）受信したアナログ入力信号を前処理する際に使用される利得を適応できるように調整する利得計算回路、ならびに、（ｉｖ）デジタルＭＲＡ補正フィルタ用のフィードバック値およびデジタル有限インパルス応答（ＦＩＲ）フィルタ用の一組の等化器係数を生成するための１つまたは複数の回路、のうちの１つまたは複数を含むことができる。
【００１２】
複数のデジタル・サンプルはダウンサンプリングされて、所与のビット間隔について単一のデジタル・サンプルを生成することができる。ダウンサンプリングは、デジタル・ローパス・フィルタをさらに含む統合化デバイスによって適宜実行することができる。
【００１３】
本発明、ならびに本発明のさらなる特徴および利点は、以下の詳細な説明および図面を参照することによってより完璧に理解されよう。
【図面の簡単な説明】
【００１４】
【図１】さまざまなフィードバック・ループを含む、例示的な従来のデータ検出システムを示す図である。
【図２Ａ】本発明のさまざまな態様を組み入れた、例示的なデータ検出システムを示す図である。
【図２Ｂ】図２Ａの可変利得増幅器の入力での信号および雑音のパワー・スペクトル密度を示す図である。
【図２Ｃ】図２Ａの限られた帯域幅の可変利得増幅器の出力での信号および雑音のパワー・スペクトル密度を、周波数の関数として示す図である。
【図２Ｄ】量子化雑音がないＡＤＣについての、図２ＡのオーバサンプリングされたＡＤＣの出力での信号および雑音のパワー・スペクトル密度を、周波数の関数として示す図である。
【図２Ｅ】図２ＡのＤＬＰＦおよびダウンサンプラの出力での信号、雑音およびＡＤＣ量子化雑音のパワー・スペクトル密度を、それぞれ周波数の関数として示す図である。
【図２Ｆ】図２ＡのＤＬＰＦおよびダウンサンプラの出力での信号、雑音およびＡＤＣ量子化雑音のパワー・スペクトル密度を、それぞれ周波数の関数として示す図である。
【図３Ａ】図２ＡのＤＬＰＦ用のフィルタ係数を決定するための例示的な技法を示す図である。
【図３Ｂ】図２ＡのＤＬＰＦ用のフィルタ係数を決定するための例示的な技法を示す図である。
【図３Ｃ】図２ＡのＤＬＰＦとダウンサンプラとの統合型バージョンの例示的な実装形態を示す図である。
【図４】デジタルＭＲＡ補正フィルタを組み入れた、代替の例示的なデータ検出システムを示す図である。
【図５Ａ】図２Ａの例示的なアナログＭＲＡ補正ブロックおよび図４の例示的なデジタルＭＲＡ補正ブロックそれぞれのブロック図である。
【図５Ｂ】図２Ａの例示的なアナログＭＲＡ補正ブロックおよび図４の例示的なデジタルＭＲＡ補正ブロックそれぞれのブロック図である。
【図６】部分的に間隔を空けたデジタル有限インパルス応答（ＤＦＩＲ）フィルタを組み入れた、代替の例示的なデータ検出システムを示す図である。
【図７】図６の例示的な部分的に間隔を空けたＤＦＩＲ等化器のブロック図である。
【図８】図６の例示的なデータ検出システムの中で、図７の例示的な部分的に間隔を空けたＤＦＩＲ等化器とともに使用することができる例示的な検出器のブロック図である。
【図９Ａ】例示的な最小二乗平均（ＬＭＳ）適応アルゴリズムおよび例示的なゼロフォーシング（ＺＦ）アルゴリズムをそれぞれ示す図である。
【図９Ｂ】例示的な最小二乗平均（ＬＭＳ）適応アルゴリズムおよび例示的なゼロフォーシング（ＺＦ）アルゴリズムをそれぞれ示す図である。
【図１０】データ検出システムの全構成要素用の完全オーバサンプリングおよび部分的等化を組み入れた、代替の例示的なデータ検出システムを示す図である。
【図１１】本発明のさまざまな実施形態によるストレージ・システムを示す図である。
【図１２】本発明の１つまたは複数の実施形態による受信器を含む通信システムを示す図である。
【発明を実施するための形態】
【００１５】
本発明は、ビット間隔毎に複数のデジタル・サンプルを生成する、オーバサンプリングされたＡＤＣを提供する。この方式では、ＣＴＦ回路は、アンチ・エイリアスおよび雑音帯域制限のフィルタリング、ならびに／または等化処理の少なくとも一部をデジタル領域に移すことによって簡略化することができる。オーバサンプリングされたＡＤＣによって、フィルタリングおよび／または等化の一部をアナログ領域で実行すること、ならびにフィルタリングおよび／または等化の一部をデジタル領域で実行することが可能になる。例えば、帯域外雑音を削減する帯域制限フィルタリング、および符号間干渉を補償するパルス整形フィルタリングは、今やデジタル領域の中で実行することができる。
【００１６】
図１は、さまざまなフィードバック・ループを含む、例示的な従来のデータ検出システム１００を示す。データ検出システム１００は、ＡＣカップリング１１５経由でアナログ入力信号１１０を受信するアナログ・フロントエンド（ＡＦＥ）を含む。例えば、入力信号１１０が磁気記憶媒体から検出された磁気信号である場合、ＡＣカップリング１１５は、検出した磁場を対応するアナログ電気信号に変換する能力がある電気回路を含むことができる。
【００１７】
ＡＣカップリング１１５の出力は可変利得増幅器１２０を使用して増幅される。可変利得増幅器１２０によって適用された利得は、利得計算回路１３０によって供給される利得フィードバック値１２２によって調節される。利得計算回路１３０は、入力エラー信号に基づいて可変利得出力を供給する能力がある、当技術分野で知られている任意の回路であり得る。
【００１８】
増幅された入力１２４は、加算要素１４０を使用してオフセット値１４２と加算される。オフセット値１４２はオフセット回路１９５によって供給される。合計１４４は、上述したように受信したアナログ信号から望ましくない雑音をフィルタリングするように働く、連続時間フィルタ（ＣＴＦ）１２５に供給される。連続時間フィルタ１２５は、アナログ入力信号１１０を代表するデータ入力１０５を供給する。連続時間フィルタ１２５は、受信したアナログ信号から雑音を削減または削除する能力がある、当技術分野で知られている任意のフィルタであり得る。例えば、連続時間フィルタ１２５は、信号から高周波雑音を削減または削除する能力があるローパス・フィルタであり得る。当業者には明白であるように、さまざまなフィルタおよびフィルタ・アーキテクチャを、本発明のさまざまな実施形態に従って使用することができる。
【００１９】
データ入力１０５はアナログ・デジタル変換器（ＡＤＣ）１５０に供給され、ＡＤＣ１５０は連続アナログ信号を一連の対応するデジタル・サンプル１５２に変換する。デジタル・サンプル１５２は、デジタル位相ロック・ループ回路１６０により受信データに基づいて生成されたクロック信号１５４に従って取得される。デジタル・サンプル１５２はデジタル・フィルタ１７０に供給され、フィルタリングされた出力１７２はデータ検出器１８０に供給される。当技術分野で知られているように、デジタル・フィルタ１７０は、例えばデジタル有限インパルス応答フィルタとして実装することができる。データ検出器１８０は理想出力１８２を供給し、理想出力１８２は加算要素１９０を使用して対応するデジタル・サンプル１５２から減算される。データ検出器１８０は、ビタビ・アルゴリズム・データ検出器などの任意の既知のデータ検出回路であり得る。
【００２０】
結果として生じた加算要素１９０の出力は、デジタル位相ロック・ループ回路１６０、オフセット回路１９５および利得計算回路１３０を駆動するために使用されるエラー信号１８４である。
【００２１】
例示的なデータ検出システム１００は３つの適応できるフィードバック・ループを利用する。第１のループはデジタル位相ロック・ループ回路１６０を含み、アナログ・デジタル変換器１５０によって使用されるサンプリング周期をサンプル・データ入力１０５に適応できるように調整する（すなわち、クロック信号１５４の位相および／または周波数を調整する）働きをする。第２のループは、受信したアナログ入力からの任意の直流オフセットを適応できるように調整するために使用されるオフセット回路１９５を含む。第３のループは、受信したアナログ入力信号を前処理する際に利用される利得を適応できるように調整するために使用される利得計算回路１３０を含む。
【００２２】
また、例示的な従来のデータ検出システム１００は、例えばＣＴＦ１２５より前に磁気抵抗非対称（ＭＲＡ）補正フィルタ（図１には示されず）を含むことができる。一般に、磁気記録用に使用される磁気抵抗（ＭＲ）ヘッドは非線形伝達関数を表す。理想的には、ヘッドからの出力電流（ｓ）は、読み込まれた磁束（ｘ）に対して線形性を有する。しかしながら、ほとんどのヘッドは二次非線形性を表し、結果として出力電流は、ｓ＝ｋｘ＋αｘ２として表現される。ここで、ｋは倍率であり、αはヘッドにおける非線形性のレベルを制御する。この現象はヘッドにおけるＭＲ非線形（ＭＲＡ）と呼ばれる。従来のリード・チャネルでは、アナログ部分はＭＲＡ補正（ＭＲＡＣ）ブロックをもつことができ、図５Ａとともに下記でさらに説明するように、これはヘッド出力を線形化するのに必要な逆伝達関数を近似する。
【００２３】
前述したように、本発明は、信号処理負担の一部をアナログ領域（図１のＡＤＣ１５０より前）からデジタル領域に移すことができることを認める。本発明の一態様によれば、オーバサンプリングされたＡＤＣは、ビット間隔毎に複数のデジタル・サンプルを生成する。その他の利点としては、オーバサンプリングされたデジタル・サンプルによって、等化処理の少なくとも一部をデジタル領域に移すことによりＣＴＦ回路設計を簡略化することが可能になる。
【００２４】
図２Ａは、本発明のさまざまな態様を組み入れた、例示的なデータ検出システム２００を示す。データ検出システム２００は、図１の従来のデータ検出システム１００と同様の方式で、ＡＣカップリング２１５経由でアナログ入力信号２１０を受信する、アナログ・フロントエンド（ＡＦＥ）を含む。加えて、ＡＣカップリング２１５の出力は、図１と同様の方式で、フィードバック２６０によって供給された利得フィードバック値２２２によって調節された、可変利得増幅器２２０を使用して増幅される。可変利得増幅器２２０の出力は、図２Ｂおよび図２Ｃとともに下記でさらに説明する。増幅された入力２２４は、加算要素２４０を使用してオフセット値２４２と加算される。オフセット値２４２は、図１と同様の方式で、フィードバック・ループ２６０によって供給される。
【００２５】
図２Ａに示したように、合計２４４はオプションのＭＲＡ補正フィルタ２６５に供給され、図５Ａとともに下記でさらに説明するように、ＭＲＡ補正フィルタ２６５は読取ヘッドの出力を線形化するのに必要な逆伝達関数を近似する。ＭＲＡ補正フィルタ２６５の出力はオプションのＣＴＦ２２５に適用され、ＣＴＦ２２５は、上述したように受信したアナログ信号から望ましくない雑音をフィルタリングするように働くことができる。本発明の一態様によれば、ＣＴＦ２２５は、等化処理の少なくとも一部をデジタル領域に移すことによって簡略化される。例えば、一実施形態では、ＣＴＦ２２５は、電子雑音のアンチ・エイリアス・フィルタリングおよび部分帯域制限フィルタリングを実行する。本発明は、図２Ｆとともに下記でさらに説明するように、電子雑音の別の帯域制限フィルタリング、ならびにＩＳＩを削減する信号整形フィルタリングをデジタル領域の中でより適切に実行できることを認める。ＣＴＦ２２５用の適切な伝達関数Ｈ（ｓ）は、下記「デジタルＬＰＦ用の係数決定」と題するセクションで提供され、そこでは分子段が零点を示し、分母が極を示す。
【００２６】
ＣＴＦ２２５は、アナログ入力信号２１０を代表するデータ入力２０５を供給する。ＣＴＦ２２５は、受信したアナログ信号から雑音を削減または削除する能力がある、当技術分野で知られている任意のフィルタであり得る。当業者には明白であるように、さまざまなフィルタおよびフィルタ・アーキテクチャを、本発明のさまざまな実施形態に従って使用することができる。
【００２７】
データ入力２０５はオーバサンプリングされたＡＤＣ２５０に供給され、ＡＤＣ２５０は連続アナログ信号２０５をビット間隔毎に複数（Ｎ）の対応するデジタル・サンプル２５２に変換する。例えば、オーバサンプリングは、ビット間隔毎にＮ＝２またはＮ＝４のデジタル・サンプル２５２を生成することができる。本発明は、本明細書においてＮ＝４の例示的なオーバサンプリング・レートを使用して説明したが、当業者には明白であるように、任意のオーバサンプリング・レートを使用することができる。一般に、オーバサンプリング・レートは、１より大きい任意の整数または分数の倍数であり得る。
【００２８】
デジタル・サンプル２５２は、図１とともに上記で説明したように、例えばループ２６０内のデジタル位相ロック・ループ回路により受信したデータに基づいて生成されたクロック信号２５４に従って取得される。
【００２９】
次いで、オーバサンプリングされたデジタル・サンプル２５２は、図３Ａから３Ｃとともに下記でさらに説明する、デジタル・ローパス・フィルタ（ＤＬＰＦ）２７５によってフィルタリングされる。一般に、ＤＬＰＦ２７５は、本発明に従って、電子雑音の別の帯域制限フィルタリング、ならびにＩＳＩを削減する信号整形フィルタリングを実行する。
【００３０】
図２Ａの例示的な実施形態では、ＤＬＰＦ２７５によって生成された、フィルタリングされた出力２７６は、次いでダウンサンプリング回路２７８によってボーレートまでダウンサンプリングされる。図３Ｃとともに下記でさらに説明するように、ＤＬＰＦ２７５およびダウンサンプリング回路２７８は、単一の回路として適宜実装することができる。ダウンサンプリング回路２７８によって生成された、ダウンサンプリングされた出力２７９は、ビット間隔毎に単一のデジタル・サンプルを含む。図１と同様の方式で、ダウンサンプリングされた出力２７９はデジタルＦＩＲフィルタ２７０（ＤＦＩＲ）に供給され、フィルタリングされた出力はデータ検出器２８０に供給される。ビタビ・アルゴリズム・データ検出器のようなデータ検出器２８０は理想出力２８２を供給し、理想出力２８２はフィードバック・ループ２６０によって処理される。データ検出器２８０は任意の既知のデータ検出回路であり得る。例示的なデータ検出器６８０は図８とともに下記でさらに説明する。
【００３１】
フィードバック・ループ２６０は、例えば、図１と同様の方式で、それぞれ利得フィードバック値２２２、オフセット値２４２およびクロック信号２５４を生成する、図１の利得計算回路１３０、オフセット回路１９５およびデジタル位相ロック・ループ回路１６０を含むことができる。
【００３２】
加えて、フィードバック・ループ２６０は、図５Ａとともに下記でさらに説明するように、既知の方式でＭＲＡ補正フィルタ２６５用のフィードバック値２６７を生成し、図９Ａおよび図９Ｂとともに下記でさらに説明するように、ＤＦＩＲフィルタ２７０用の一組の等化器係数２６８を生成する。
【００３３】
以下で説明するように、図２Ｂから２Ｆは、例示的なデータ検出システム２００の中のさまざまなポイントでのさまざまなパワー・スペクトル密度を示す。電子装置およびＡＤＣの量子化雑音が例として示されるが、当業者には明白であるように、この説明は、ＶＧＡ２１８の入力に存在するその他の雑音要素についてのパワー・スペクトル密度にも当てはまるはずである。
【００３４】
図２Ｂは、可変利得増幅器２２０の入力での信号２１８および雑音２８７のパワー・スペクトル密度を示す。ここで、ｆｂａｕｄはボーレート周波数であり、ｆｎｙｑは（ボーレート周波数の半分に等しい）ナイキスト周波数である。一般性をなくさずに、パワー・スペクトル密度は図２Ｂで理想化されている。通常、雑音２８７は任意の周波数で存在することができるが、データ伝送信号２１８は０からナイキスト周波数ｆｎｙｑまでのナイキスト帯域内にかなりのパワー密度要素を有する。例示目的で、電子雑音２８７が図２Ｂに示され、それは通常全周波数にわたり白色で一定である。また、実際の信号２１８は他の周波数特性を有する雑音源を含む可能性がある。
【００３５】
可変利得増幅器が信号整形または帯域制限のフィルタリングを実行しない場合（すなわち、可変利得増幅器２２０が高帯域幅を有する場合）、可変利得増幅器２２０の出力での信号２２４および雑音２８７のパワー・スペクトル密度は図２Ｂと同様に見えるはずである。
【００３６】
図２Ｃは、図２Ａの可変利得増幅器２２０の出力での信号２２４および雑音２８７のパワー・スペクトル密度を、周波数の関数として示す。ここで、可変利得増幅器２２０は制限された帯域幅を有する。例示的な実施形態では、可変利得増幅器２２０は、およそボーレート周波数ｆｂａｕｄ、およびおよそボーレート周波数でのローパス・コーナ周波数までの周波数をカバーする通過帯域をもつローパス・フィルタ伝達機能を有する。この場合、例示的な可変利得増幅器２２０は、アナログ信号２２４をひずみなしでボーレート周波数ｆｂａｕｄまで維持し、ボーレート周波数を超える雑音２８７を排除するはずである。代替の実施形態では、ＣＴＦ２２５が可変利得増幅器２２０の代わりにローパス・フィルタリング機能を実行するか、またはローパス・フィルタリング機能が可変利得増幅器２２０とＣＴＦ２２５の間に配置される。
【００３７】
一般に、このローパス・フィルタリングのローパス・コーナ周波数は、ナイキスト周波数と、例示的な実施形態ではボーレート周波数の４倍であるオーバサンプリング周波数の半分との間のどこかに位置するはずである。ローパス・フィルタ・コーナ周波数は、オーバサンプリングＡＤＣ２５０の出力での信号のエイリアシングおよび雑音要素を回避するために、オーバサンプリング周波数の半分を超えないはずである。アナログ可変利得増幅器２２０またはＣＴＦ２２５の実装の複雑さを軽減するために、ボーレート周波数などでのナイキスト周波数を超えるローパス・コーナ周波数を選択することが有利である。この場合、ローパス・コーナ周波数での伝達関数のロールオフは、従来のボーレート・システムにおけるのと同じほど急勾配に設計する必要はない。
【００３８】
図２Ｄは、量子化雑音のないＡＤＣ（すなわち、無限精度をもつ理想的なＡＤＣ）について、図２ＡのオーバサンプリングされたＡＤＣ２５０の出力での信号２５２および雑音２８７のパワー・スペクトル密度を、周波数の関数として示す。オーバサンプリングに起因して、信号２５２の疑似コピー２５２ａ、２５２ｂ、および雑音２８７の雑音密度２８７ａ、２８７ｂが、４倍（４ｘ）のボーレート周波数に存在する。例示的な実施形態ではオーバサンプリング比が４であるため、図２Ｄに示したように、疑似コピー２５２ａ、２５２ｂ、２８７ａ、２８７ｂは、４ｆｂａｕｄのまわりの両側および中心にある。信号２５２および雑音２８７の別の両側疑似コピーは、８ｘおよび１６ｘなどの４ｘとは異なる倍数に存在し、説明を容易にするためこれらの疑似コピーは図２Ｄには示していない。一般に、オーバサンプリング比Ｎに対して、両側疑似コピーは、Ｎｆｂａｕｄ、２Ｎｆｂａｕｄ、および３ＮｆｂａｕｄなどのＮ倍のボーレート周波数の倍数で発生する。有限精度ＡＤＣに対して、ＡＤＣ量子化雑音も存在することに留意されたい。
【００３９】
図２Ｅは、図２ＡのＤＬＰＦ２７５の出力での信号２７６、雑音２８７およびＡＤＣ量子化雑音２８９のパワー・スペクトル密度を、周波数の関数として示す。説明を容易にするため図２Ｅには示していないが、当業者には明白であるように、オーバサンプリングに起因して、信号２７６の疑似コピー２７６ａ、２７６ｂ、雑音密度２８７の疑似コピー２８７ａ、２８７ｂ、およびＡＤＣ量子化雑音２８９の疑似コピー２８９ａ、２８９ｂが、４倍（４ｘ）のボーレート周波数に存在する。例示的な実施形態ではオーバサンプリング比が４であるため、図２Ｅに示したように、疑似コピー２７６ａ、２７６ｂ、２８７ａ、２８７ｂ、２８９ａ、２８９ｂは、４ｆｂａｕｄのまわりの両側および中心にある。ＤＬＰＦはおよそナイキスト周波数でローパス・コーナ周波数を実装するので、信号２７６、雑音２８７およびＡＤＣ量子化雑音２８９のパワー・スペクトル密度は帯域制限されて、ゼロとおよそｆｎｙｑの間のゼロでない値になる。また、疑似コピー２７６ａ、２７６ｂ、２８７ａ、２８７ｂはこの帯域制限を反映する。信号２７６、雑音２８７およびＡＤＣ量子化雑音２８９の別の両側疑似コピーは、８ｘおよび１６ｘなどの４ｘとは異なる倍数のボーレート周波数に存在し、これらの疑似コピーは図２Ｅには示していない。
【００４０】
図２Ｆは、図２Ａのダウンサンプラ２７８の出力での信号２７９、雑音２８７およびＡＤＣ量子化雑音２８９のパワー・スペクトル密度を、周波数の関数として示す。そこでは、ダウンサンプラ２７８は（雑音要素を含む）信号をボーレートまでダウンサンプリングする。説明を容易にするため図２Ｆには示していないが、当業者には明白であるように、ボーレートへのダウンサンプリングに起因して、信号２７９の疑似コピー２７９ａ、２７９ｂ、雑音密度２８７の疑似コピー２８８ａ、２８８ｂ、およびＡＤＣ量子化雑音２８９の疑似コピー２９０ａ、２９０ｂが、さまざまな倍数のボーレート周波数で存在する。図２Ｆに示したように、疑似コピー２７９ａ、２７９ｂ、２８８ａ、２８８ｂ、２９０ａ、２９０ｂは、ボーレート周波数ｆｂａｕｄのまわりの両側および中心にある。図２Ｄとともに上述したように、ダウンサンプリングより前のＤＬＰＦによるローパス・フィルタリングに起因して、信号２７９、雑音２８７およびＡＤＣ量子化雑音２８９のパワー・スペクトル密度は帯域制限されて、ゼロとおよそｆｎｙｑの間のゼロでない値になる。また、疑似コピー２７９ａ、２７９ｂ、２８８ａ、２８８ｂ（および全ての他の疑似コピー）はこの帯域制限を反映し、結果としてダウンサンプリングの後にエイリアシングは発生しない。
【００４１】
上述したように、本発明に従って、例示的なＤＬＰＦ２７５は、フィルタリング、電子雑音（および他の雑音要素）の帯域制限フィルタリング、ならびに、ＩＳＩを削減する信号整形フィルタリングを実行することができる。
【００４２】
一般に、アンチ・エイリアス・フィルタリングは、ダウンサンプラ２７８の出力でのエイリアシングを回避するために、雑音およびナイキスト周波数を超える任意の残りの信号要素を削除する。したがって、ＤＬＰＦ２７５は、およそナイキスト周波数ｆｎｙｑでローパス・コーナ周波数を有するはずである。
【００４３】
ＶＧＡ２２０および／またはＣＴＦ２２５は、アンチ・エイリアス・フィルタリングおよび帯域制限フィルタリングを実行して、オーバサンプリングされたＡＤＣ２５０の出力でのエイリアシングを回避し、ＤＬＰＦ２７５は、アンチ・エイリアス・フィルタリングおよび帯域制限フィルタリングを実行して、ダウンサンプラ２７８の出力でのアンチ・エイリアシングを回避する。ＶＧＡ２２０および／またはＣＴＦ２２５のローパス・コーナ周波数は、ナイキスト周波数とオーバサンプリング周波数の半分との間のどこかであるはずであり、一方ＤＬＰＦ２７５のローパス・コーナ周波数は、ナイキスト周波数のまわりであるはずである。オーバサンプリングされたシステムにとって、ローパス・コーナ周波数でのＶＧＡ２２０またはＣＴＦ２２５の伝達関数の勾配は、オーバサンプリングなしの従来技術のボーレート・システムに比べて緩くなることができるので、ＶＧＡ２２０またはＣＴＦ２２５の設計は困難ではないことを、本発明は認める。一般に、オーバサンプリング比が高いほど、勾配は急である必要がない。
【００４４】
図２Ａ〜２Ｆに示した例示的な実施形態では、ＶＧＡ２２０は雑音およびボーレート周波数を超える望ましくない信号要素を制限し、ＤＬＰＦ２７５は雑音およびナイキスト周波数を超える望ましくない信号要素を制限する。
【００４５】
任意で、ＶＧＡ２２０、ＣＴＦ２２５またはＤＬＰＦ２７５は別の信号整形フィルタリングを実行して、例えば、一部または全部の符号間干渉を削除するために信号を等化することができる。
【００４６】
ＶＧＡ２２０が、ナイキスト周波数とオーバサンプリング周波数の半分との間のどこかであるローパス・コーナ周波数をもつローパス・フィルタ機能を実装する場合、ＣＴＦ２２５は省略することができることに留意されたい。
【００４７】
さらなる変形形態では、ＣＴＦ２２５はローパス・フィルタリングを実行して、オーバサンプリングＡＤＣ２５０のサンプリング周波数の半分を超える雑音を削減することができる。例示的な実装形態では、ＣＴＦ２２５は、ローパス・フィルタリングを実装するために伝達関数の中に極だけを実装する。別の変形形態では、ＣＴＦ２２５は、例えば一部の高周波ブーストを供給することにより、一部のパルス整形または等化を適宜実行することができる。例示的な実装形態では、ＣＴＦ２２５は、また、伝達関数の中に零点を実装して高周波ブーストを供給する。
【００４８】
前述したように、ＣＴＦ２２５用の適切な伝達関数Ｈ（ｓ）は、「デジタルＬＰＦ用の係数決定」と題する以下のセクションの中で下記に提供される。そこでは、分子段が零点を示し、分母が極を示す。
【００４９】
デジタルＬＰＦ用の係数決定
上述したように、例示的なデータ検出システム２００はＤＬＰＦ２７５を含む。例示的な実施形態では、ＤＬＰＦ２７５は有限インパルス応答（ＦＩＲ）フィルタとして実装される。また、無限インパルス応答（ＩＩＲ）フィルタなどの他のよく知られているデジタル・フィルタ構造を使用することができる。図３Ａおよび図３Ｂは、ＤＬＰＦ２７５のＦＩＲ実装のフィルタ係数を決定するための例示的な技法を示す。ＦＩＲフィルタの設計および実装形態は、例えば、Ｋｅｓｈａｂ  Ｋ．  Ｐａｒｈｉ、「ＶＬＳＩ  Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｓｙｓｔｅｍｓ：Ｄｅｓｉｇｎ  ａｎｄ  Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ」（１９９９年１月４日）、またはＪｏｈｎ  Ｇ．  Ｐｒｏａｋｉｓ  ａｎｄ  Ｄｉｍｉｔｒｉｓ  Ｋ．  Ｍａｎｏｌａｋｉｓ、「Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｉｎｇ」（第４版、２００６年４月７日）の中で見つけることができる。
【００５０】
本発明の態様によれば、例示的なＤＬＰＦ２７５は、従来のリード・チャネルではかつてアナログ領域の中でＣＴＦによって実行された１つまたは複数のフィルタ機能を、デジタル領域の中で実行することに再び留意されたい。本発明の別の態様によれば、ＤＬＰＦ２７５は、より少ない自由度を使用してプログラミングされる。十分なフィルタリング能力を提供するために、リード・チャネルの中で従来のＣＴＦ２２５の少なくとも一部を置き換えるデジタル・フィルタは、いくつかのタップをもつ必要があり、また、各タップ係数用に広い範囲の値をサポートする必要がある。したがって、アナログＣＴＦを最適化することに比べて、デジタル・フィルタを徹底的に最適化することはより困難である。これに役立つために、本発明はＤＬＰＦ２７５の係数空間をアナログＣＴＦ２２５のデジタル等価物に写像し、所望のフィルタ係数を生成する方法を提供する。
【００５１】
以下で説明するように、デジタルＤＬＰＦ２７５は、従来のアナログＣＴＦ２２５と同様の方式で、カットオフおよびブーストの２つだけの自由度を使用して最適化することができる。一般に、カットオフ周波数は、伝達関数の分母セクションの振幅特性が直流での伝達関数の分母セクションの振幅特性より３ｄＢ低い周波数である。同様に、ブーストは、カットオフ周波数で測定された分子セクションの振幅特性寄与度である。通常、ブーストは、ナイキスト周波数に近い高周波で入力電力を増幅させる。これによって、入力信号の一部が等化される。
【００５２】
詳細に述べると、ＤＬＰＦ２７５は、従来のボーレート・システムにおけるＣＴＦの双一次変換されたバージョンになるようにプログラミングされる。このデジタル・フィルタは、一般にＩＩＲ（無限インパルス応答）である。有限精度の詳細を説明すると、ＤＬＰＦ２７５は、それをＩＩＲフィルタの切頭インパルス応答に写像することにより、ＦＩＲ（有限インパルス応答）形態の中にあるように、さらに修正される。
【００５３】
１つの例示的な実装形態では、ＤＬＰＦ２７５はユーザ指定のカットオフ値およびブースト値を使用して生成される。ユーザ指定のカットオフ値およびブースト値が与えられると、伝達関数Ｈ（ｓ）は、フィルタのアナログ・バージョン用に、以下のように構築される。
【００５４】
【数１】
2013045497.tif 000003
ここで、ω０はフィルタ・カットオフ周波数であり、ａは零点位置であり、ｓはアナログ周波数である。
【００５５】
その後、伝達関数Ｈ（ｓ）は、例示的な双一次変換３００を使用して周波数領域特性Ｈ（ｚ）に変換される。図３Ａに示したように、連続時間領域からオーバサンプリングされたデジタル領域への例示的な双一次変換３００は、以下のように表現することができる。
【００５６】
【数２】
2013045497.tif 000004
【００５７】
１つの例示的な実施形態では、例示的な伝達関数Ｈ（ｓ）からの５つの項（２つの一次分子項および３つの二次分母項）は、それぞれ別々に双一次変換３００に適用されて、図３Ｂとともに下記でさらに説明するように、多段式ＩＩＲフィルタの所与の段ｉ用の対応する係数の組を生成する。
（α０、α１、β０、β１）
【００５８】
したがって、例示的な変換出力は２０個のＩＩＲ係数（例示的な５段のＩＩＲフィルタについて段毎に４つの係数）を含む。
【００５９】
さらなる変形形態では、ＤＬＰＦ係数はいくつかのカットオフ／ブーストの組合せについてあらかじめ計算し、参照テーブルに格納することができる。したがって、ユーザ指定のカットオフ値およびブースト値が与えられると、ＤＬＰＦ係数は参照テーブルから取得することができる。この方式では、（テーブルの参照が回路の計算より速いので）係数をより速く取得することができる。
【００６０】
したがって、ＤＬＰＦ２７５はカットオフ／ブーストの組合せを使用してプログラミングされる。ここで、ＤＬＰＦ係数は、係数計算フィルタまたは参照テーブルを使用して、カットオフおよびブーストのどちらかに基づいて決定される。係数計算フィルタは、例えば図３Ａおよび図３Ｂとともに上述したように、カットオフおよびブーストに基づいてＤＬＰＦ係数を計算する。あるいは、ＤＬＰＦ係数は、（例えば、前述の係数計算フィルタまたは他の解析手段を使用して）あらかじめ計算し、さまざまなカットオフ／ブーストの組合せ用の参照テーブルに格納することができる。正常動作中、ＤＬＰＦ係数は、次いで、特定のカットオフ／ブーストのペアについて参照テーブルから取り出される。一般に、参照テーブルは、カットオフおよびブーストのペアの値を入力として使用し、ＤＬＰＦ係数を出力として提供する。カットオフ／ブーストの計算フィルタまたは参照テーブルは、ハードウェア、例えばリード・チャネル、またはファームウェアに実装することができる。ハードウェアの実装形態には、より簡単に使用できるという別の利点があり、ＤＬＰＦ係数の計算がより速くできる。一方、ファームウェアの実装形態には柔軟性がある（ファームウェアを再プログラミングすることにより、参照テーブルまたは計算フィルタを容易に変更することができる）。
【００６１】
加えて、双一次変換３００または参照テーブルは、ハードウェア、例えばデータ検出システム２００、またはファームウェアに実装することができる。ハードウェアの実装形態には、より簡単に使用できるという別の利点があり、ＤＬＰＦ係数の計算がより速くできる。一方、ファームウェアの実装形態には柔軟性がある（例えば、ファームウェアを再プログラミングすることにより、参照テーブルまたは計算フィルタを容易に変更することができる）。
【００６２】
図３Ｂは、ＤＬＰＦ２７５用の係数を決定するために使用される、例示的な多段式ＩＩＲフィルタ３５０を示す。図３Ｂに示したように、例示的な多段式ＩＩＲフィルタ３５０は、３６０−１から３６０−５の５段を含む。図３Ｂに示したように、所与の段３６０−ｉはいくつかの加算器（＋）、乗算器（×）および遅延要素（Ｄ）から構成される。図３Ｂに示したように、双一次変換３００により各段用に生成された係数は、対応する乗算器（×）に適用される。インパルスが５段式ＩＩＲフィルタ３５０の入力に適用され、ＤＬＰＦ２７５用の係数が５段式ＩＩＲフィルタ３５０の出力で生成される。上述したように、１つの例示的な実装形態では、５段式ＩＩＲフィルタ３５０の出力で生成された係数は、最大２４個で切り捨てられる。
【００６３】
したがって、例示的なＤＬＰＦ２７５は２４個のフィルタ・タップ係数を有する。この方式では、本発明の態様によって、ＬＰＦのアナログ実装形態と同様の方式で、２４個の係数を２つだけの独立した変数（カットオフおよびブースト（すなわち、零点））から取得することが可能になる。したがって、ユーザは、ＤＬＰＦ２７５用の所望のカットオフ値およびブースト値を適宜指定することができる。その後、指定されたカットオフ値およびブースト値は、固定点ＤＬＰＦ２７５を表す２４個の係数を計算するために使用される。
【００６４】
図３Ｃは、図２ＡのＤＬＰＦ２７５およびダウンサンプラ２７８に対応する、統合型ＤＬＰＦ兼ダウンサンプラ３８０の例示的な代替の実装形態を示す。一般に、統合型ＤＬＰＦ兼ダウンサンプラ３８０は、本発明に従って、電子雑音の別の帯域制限フィルタリング、ならびにＩＳＩを削減する信号整形フィルタリングも実行しながら、ダウンサンプリングを実行する。
【００６５】
例示的な統合型ＤＬＰＦ兼ダウンサンプラ３８０は、Ｎ＝４のオーバサンプリング・レートについて示される。例示的なＡＤＣ２５０はビット間隔毎に４個のサンプルを生成することに留意されたい。オーバサンプリングなしのボーレート実装用の各期間１サンプルとは対照的に、オーバサンプリングなしの４分の１レートの実装用には、４個のボーレート・サンプルが各４Ｔ期間で処理される（ここでＴは１ビットの期間に対応する）。処理速度（スループット）はビット間隔毎に１サンプルのままであるが、ここでサンプルは並行して処理される。Ｎ＝４のオーバサンプリング・レートをもつ４分の１レートの実装用には、（４分の１レートでの）例示的な統合型ＤＬＰＦ兼ダウンサンプラ３８０は、４Ｔ毎に１６個のサンプルを処理し、ダウンサンプリング動作に続くように保持される４個のサンプルを４Ｔ毎に生成する。言い換えれば、統合型ＤＬＰＦ兼ダウンサンプラ３８０は、ダウンサンプラ２７８によって落とされる別の１２個のサンプルは４Ｔ毎に生成しない。
【００６６】
図３Ｃに示したように、例示的な統合型ＤＬＰＦ兼ダウンサンプラ３８０は、３つの遅延要素３９０−１から３９０−３を含み、それぞれが４つのサンプルによりＡＤＣ２５０の出力２５２を遅延させる。加えて、例示的な統合型ＤＬＰＦ兼ダウンサンプラ３８０は、４個の並行ＤＬＰＦ３９５−１から３９５−４を含み、それぞれがＡＤＣ２５０の出力２５２の４個の時間遅延バージョンを処理する。各並行ＤＬＰＦ３９５は、図３ＢのＩＩＲフィルタ３５０によって生成された係数を有するＤＬＰＦとして実装することができる。
【００６７】
図４は、デジタルＭＲＡ補正フィルタを含む本発明のさまざまな態様を組み入れた、代替の例示的なデータ検出システム４００を示す。一般に、図４の実施形態は、オーバサンプリングされたＡＤＣ出力によって、ＭＲＡ補正ノードがデジタル領域のＤＬＰＦ入力まで移動することが可能になることを認める。
【００６８】
データ検出システム４００は、図１のデータ検出システム１００および図２Ａのデータ検出システム２００と同様の方式で、ＡＣカップリング４１５経由でアナログ入力信号４１０を受信するアナログ・フロントエンドを含む。加えて、ＡＣカップリング４１５の出力は、図１と同様の方式で、フィードバック・ループ４６０によって供給された利得フィードバック値４２２によって調節された、可変利得増幅器４２０を使用して増幅される。増幅された入力４２４は、加算要素４４０を使用してオフセット値４４２と加算される。オフセット値４４２は、図１と同様の方式で、フィードバック・ループ４６０によって供給される。
【００６９】
図４に示したように、アナログ入力信号４１０を代表する合計４４４は、オーバサンプリングされたＡＤＣ４５０に供給され、ＡＤＣ４５０は連続アナログ信号４４４をビット間隔毎に複数（Ｎ）の対応するデジタル・サンプル４５２に変換する。ここで、Ｎは１より大きい整数または非整数の値であり得る。例えば、オーバサンプリングは、ビット間隔毎にＮ＝２またはＮ＝４のデジタル・サンプル４５２を生成することができる。
【００７０】
次いで、オーバサンプリングされたデジタル・サンプル４５２は、図５Ｂとともに下記でさらに説明する、デジタルＭＲＡ補正フィルタ４５５によって処理される。一般に、ＤＭＲＡ補正フィルタ４５５は、オーバサンプリングされたデジタル領域に実装され、読取ヘッドの出力を線形化するのに必要な逆伝達関数を近似する。例示的なＤＭＲＡ補正フィルタ４５５は、オーバサンプリングされた信号を処理する。加えて、フィードバック・ループ４６０は、図５Ｂとともに下記でさらに説明するように、ＤＭＲＡ補正フィルタ４５５用のフィードバック値４５６（β）を生成する。
【００７１】
ＤＭＲＡ補正フィルタ４５５の出力はＤＬＰＦ４７５に適用され、ＤＬＰＦ４７５は図２Ａおよび図３Ａから３ＣのＤＬＰＦ２７５と同様の方式で実装することができる。しかしながら、アナログＣＴＦを含まない図４の実施形態では、図２Ｂから２Ｆとともに上記で説明したように、ＤＬＰＦ４７５は、アンチ・エイリアシング・フィルタリング、電子雑音の全帯域制限フィルタリング、ならびにデジタル領域の中のＩＳＩを削減する信号整形フィルタリングを実行する。ＤＬＰＦ４７５は、図３Ａおよび図３Ｂとともに上記で説明した技法を使用して実装することができる。
【００７２】
図４の例示的な実施形態では、ＤＬＰＦ４７５によって生成された、フィルタリングされた出力４７６は、次いでダウンサンプリング回路４７８によりボーレートまでダウンサンプリングされる。図３Ｃとともに上記で説明したように、ＤＬＰＦ４７５およびダウンサンプリング回路４７８は、単一の集積回路として適宜実装することができる。ダウンサンプリング回路４７８によって生成された、ダウンサンプリングされた出力４７９は、ビット間隔毎に単一のデジタル・サンプルを含む。図１および図２Ａと同様の方式で、ダウンサンプリングされた出力４７９はデジタルＦＩＲフィルタ４７０に供給され、デジタルＦＩＲフィルタ４７０はフィルタリングされた出力をデータ検出器４８０に供給する。ビタビ・アルゴリズム・データ検出器などのデータ検出器４８０は理想出力４８２を供給し、理想出力４８２はフィードバック・ループ４６０によって処理される。データ検出器４８０は任意の既知のデータ検出回路であり得る。例示的なデータ検出器６８０は、図８とともに下記でさらに説明する。
【００７３】
フィードバック・ループ４６０は、例えば、図１と同様の方式で、それぞれ利得フィードバック値４２２、オフセット値４４２およびクロック信号４５４を生成する、図１の利得計算回路１３０、オフセット回路１９５およびデジタル位相ロック・ループ回路１６０を含むことができる。加えて、フィードバック・ループ４６０は、図９Ａおよび図９Ｂとともに下記でさらに説明するように、ＤＦＩＲ４７０用の一組の等化器係数４６８を生成する。
【００７４】
図５Ａは、例示的なアナログＭＲＡ補正ブロック２６５（図２Ａ）のブロック図である。前述したように、磁気記録システムで使用される磁気抵抗（ＭＲ）ヘッドは、通常、非線形伝達関数を表す。理想的には、ヘッドからの出力電流（ｓ）は、読み込まれた磁束（ｘ）に対して線形性を有する。しかしながら、ほとんどのヘッドは二次非線形性を表し、結果として出力電流は以下のように表される。
ｓ＝ｋｘ＋αｘ２
ここで、ｋは倍率であり、αはヘッドにおける非線形性のレベルを制御する。この現象はヘッドにおけるＭＲ非対称（ＭＲＡ）と呼ばれる。従来のリード・チャネルでは、アナログ部分はＭＲＡ補正（ＭＲＡＣ）ブロック２６５（図２Ａ）をもつことができ、これは読取ヘッドの出力を線形化するのに必要な逆伝達関数を近似する。具体的には、以下の方程式が、二次伝達関数を使用して線形化伝達関数を近似するＭＲＡＣブロックの伝達関数である。
ｙ＝ｋ２ｓ−βｓ２
ここで、ｋ２は倍率であり、係数βは、理想的な線形伝達関数に比べてＭＲＡＣブロック出力の中の残余誤差を最小化するように選択される。図５Ａに示したように、図２ＡのＶＧＡ２２０の出力は、段５２０でＭＲＡＣ２６５によって二乗され、乗算器５３０で補正因子を使用して倍率変更された後、加算器５４０によってＶＧＡ２２０の出力から減算される。これによって、連続時間フィルタ（ＣＴＦ）２２５への入力が線形化されることが保証される。説明を容易にするために、図２Ａの加算器２４０によって実行されるＤＣ補正が図５Ａから省略されていることに留意されたい。
【００７５】
上述したように、本発明は、ＭＲＡＣブロック２６５（図２Ａ）が、アナログ・デジタル変換器（ＡＤＣ）２５０によって生成されたサンプルを使用して、代わりにデジタル領域に実装できることを認める。これによって、デジタルＭＲＡＣ（ＤＭＲＡＣ）ブロック２５５がもたらされる。
【００７６】
図５Ｂは、例示的なデジタルＭＲＡ補正ブロック４５５（図４）のブロック図である。これは、図２Ａおよび図５ＡのアナログＭＲＡＣブロック２６５によって使用される二次方程式を使用しても実装することができるが、ＡＤＣ４５０によるデジタル化より前のアナログ領域におけるフィルタリングのため、線形出力に比べて、他の（線形または非線形）伝達関数を選択して残余誤差を最小化することが有益である。
【００７７】
図５Ｂに示したように、ＡＤＣ４５０からの出力サンプルは、段５６０でＤＭＲＡＣ４５５によって二乗され、乗算器５７０で補正因子βを使用して倍率変更された後、加算器５８０によってＡＤＣ４５０の出力から減算される。これによって、ＤＬＰＦ４７５への入力が線形化されることが保証される。
【００７８】
図６は、部分的に間隔を空けたＤＦＩＲフィルタ６７０を含む本発明のさまざまな態様を組み入れた、代替の例示的なデータ検出システム６００を示す。一般に、図６の部分的に間隔を空けた等化実施形態によって、図９Ａおよび図９Ｂとともに下記でさらに説明するように、フィルタ係数の適応により性能が改善される。加えて、以下で説明するように、図６の部分的に間隔を空けた等化実施形態は、アナログＣＴＦ６２５を適宜使用して、全フィルタリング要件の一部を実行する。例示的な実施形態では、オーバサンプリング・レートはＮ＝２であるが、Ｎが１より大きい整数（例えば４）または非整数（例えば１．５）である他のオーバサンプリング比を選択することができる。データ検出システム６００は、図１のデータ検出システム１００、図２Ａのデータ検出システム２００、および図４のデータ検出システム４００と同様の方式で、ＡＣカップリング６１５経由でアナログ入力信号６１０を受信するアナログ・フロントエンドを含む。加えて、ＡＣカップリング６１５の出力は、図１と同様の方式で、フィードバック・ループ６６０によって供給された利得フィードバック値６２２によって調節された、可変利得増幅器６２０を使用して増幅される。増幅された入力６２４は、加算要素６４０を使用してオフセット値６４２と加算される。オフセット値６４２は、図１と同様の方式で、フィードバック・ループ６６０によって供給される。
【００７９】
図６に示したように、合計６４４は、上述したように受信したアナログ信号から望ましくない雑音をフィルタリングするように働く、オプションのＣＴＦ６２５に適用される。ＣＴＦ６２５は、アナログ入力信号６１０を代表するデータ入力６０５を供給する。ＣＴＦ６２５は、受信したアナログ信号から雑音を削減または削除する能力がある、当技術分野で知られている任意のフィルタであり得る。当業者には明白であるように、本発明のさまざまな実施形態に従って、さまざまなフィルタおよびフィルタ・アーキテクチャを使用することができる。
【００８０】
データ入力６０５はオーバサンプリングされたＡＤＣ６５０に供給される。例示的なオーバサンプリングされたＡＤＣ６５０は、連続アナログ信号６０５をビット間隔毎に複数（Ｎ）の対応するデジタル・サンプル６５２に変換する。例示的なオーバサンプリングＡＤＣ６５０は、ビット間隔毎にＮ＝２のデジタル・サンプル６５２を生成する。デジタル・サンプル６５２は、例えばループ６６０内のデジタル位相ロック・ループ回路により、受信データに基づいて生成されたクロック信号６５４に従って取得される。
【００８１】
次いで、オーバサンプリングされたデジタル・サンプル６５２は、図および５Ｂとともに上記で説明した、デジタルＭＲＡ補正フィルタ６５５によって処理される。一般に、ＤＭＲＡ補正フィルタ６５５は、読取ヘッドの出力を線形化するのに必要な逆伝達関数を近似する。加えて、フィードバック・ループ６６０は、図５Ｂとともに上記で説明したように、ＤＭＲＡ補正フィルタ６５５用のフィードバック値６５６（β）を生成する。
【００８２】
ＤＭＲＡ補正フィルタ６５５の出力は、部分的に間隔を空けたＤＦＩＲ６７０に適用され、ＤＦＩＲ６７０は、図７とともに下記で説明するように、または図３Ｃの統合型ＤＬＰＦ兼ダウンサンプラ３８０と同様の方式で、実装することができる。一般に、統合型ＤＬＰＦ兼ダウンサンプラ３８０は、本発明に従って、電子雑音および他の雑音要素の別の帯域制限フィルタリング、ならびにＩＳＩを削減する信号整形フィルタリングも実行しながら、ダウンサンプリングを実行する。
【００８３】
したがって、図６の例示的な実施形態では、部分的に間隔を空けたＤＦＩＲ６７０によって生成された、フィルタリングされた出力６７６は、すでにボーレートまでダウンサンプリングされている。部分的に間隔を空けたＤＦＩＲ６７０によって生成された、フィルタリングされた出力６７６は、ビット間隔毎に単一のデジタル・サンプルを含む。フィルタリングされた出力６７６は、図８とともに下記でさらに説明する、データ検出器６８０に供給される。ビタビ・アルゴリズム・データ検出器などのデータ検出器６８０は理想出力６８２を供給し、理想出力６８２はフィードバック・ループ６６０および６７５によって処理される。データ検出器６８０は、任意の既知のデータ検出回路であり得る。
【００８４】
フィードバック・ループ６６０は、図１と同様の方式で、例えば、それぞれ利得フィードバック値６２２、オフセット値６４２およびクロック信号６５４を生成する、図１の利得計算回路１３０、オフセット回路１９５およびデジタル位相ロック・ループ回路１６０を含むことができる。フィードバック・ループ６７５は、図９Ａおよび図９Ｂとともに下記でさらに説明するように、部分的に間隔を空けたＤＦＩＲ６７０用の一組の等化器係数６７８を生成する。
【００８５】
部分的に間隔を空けたＤＦＩＲ６７０がまたオーバサンプリングされ、それによって、（係数が適用されたからだけでなく、誤り率性能をより強固にする助けをすることができ、オーバサンプリングＡＤＣのサンプリング・エラーから独立した、オーバサンプリングにも起因して、）潜在的に誤り率性能を改善することに留意されたい。
【００８６】
図７は、本発明の特徴を組み入れた、例示的な部分的に間隔を空けたＦＩＲ等化器６７０のブロック図である。図７に示したように、例示的な部分的に間隔を空けたＦＩＲ等化器６７０は、ＡＤＣ６５０、またはオーバサンプリングされた領域の中の図６のオプションのＤＭＲＡ補正フィルタ６５５からの入力７１０を処理する。例示的な部分的に間隔を空けたＦＩＲ等化器７２０は、等化器係数７３０（固定または可変）に基づいて、オーバサンプリングされた領域の中のＦＩＲ出力７４０を中間出力として生成し、最後に、ダウンサンプラ７５０を使用して、ボーレート領域の中のＦＩＲ出力サンプル７６０を生成する。上述したように、例示的な部分的に間隔を空けたＦＩＲ等化器６７０は、一方、図３Ｃの統合型ＤＬＰＦ兼ダウンサンプラ３８０と同様の方式で、部分的に間隔を空けたＦＩＲフィルタ６７０からのサンプルをボーレート時点で出力する単一ブロックとして、実装することができる。
【００８７】
部分的に間隔を空けたＦＩＲフィルタ６７０の目的は、（ｉ）信号を等化するか、（ｉｉ）信号をパーシャル・レスポンス目標信号に整形するか、または（ｉｉｉ）（前兆符号間干渉などの）符号間干渉の一部もしくは全部を削除することである。部分的に間隔を空けたＦＩＲフィルタ６７０は、入力サンプル間の間隔がオーバサンプリングに起因して部分的である（例えば、２のオーバサンプリング比について間隔は０．５Ｔである）ので、部分的と呼ばれる。
【００８８】
図８は、図６の例示的なデータ検出システム６００の中の、図７の例示的な部分的に間隔を空けたＦＩＲ等化器６７０とともに使用することができる、例示的な検出器６８０のブロック図である。例示的な検出器６８０は、それぞれ図２のデータ検出器２８０、図４のデータ検出器４８０、および図１０のデータ検出器１０８０を実装するためにも使用できることに留意されたい。図８に示したように、例示的な検出器６８０は、部分的に間隔を空けたＦＩＲ等化器６７０からの、ダウンサンプリングされた、フィルタリングされた出力６７６から構成される入力８１０を処理する。例示的な検出器６８０は、ひとそろいの雑音予測ＦＩＲフィルタ８２０を使用して、ボーレート領域の中のＦＩＲ出力サンプルのデータ依存等化を提供する。このひとそろいのフィルタ８２０からの出力８３０は、ブランチ・メトリック計算装置８４０によって処理されて、ブランチ・メトリック８５０を生成する。ブランチ・メトリック８５０は、既知の方式で、段８７０でのさらなる処理のために使用されて、出力８８０として決定および／またはソフト情報を生成する。適切な雑音予測ＦＩＲフィルタ８２０およびブランチ・メトリック計算装置８４０の説明用には、例えば、「Ｍｅｔｈｏｄ  ａｎｄ  Ａｐｐａｒａｔｕｓ  ｆｏｒ  Ｇｅｎｅｒａｔｉｎｇ  Ｆｉｌｔｅｒ  Ｔａｐ  Ｗｅｉｇｈｔｓ  ａｎｄ  Ｂｉａｓｅｓ  ｆｏｒ  Ｓｉｇｎａｌ  Ｄｅｐｅｎｄｅｎｔ  Ｂｒａｎｃｈ  Ｍｅｔｒｉｃ  Ｃｏｍｐｕｔａｔｉｏｎ」と題する２００４年５月５日出願の米国特許出願公開第２００５／０２４９２７３号を参照されたい。この特許は参照されることにより本明細書に組み込まれる。
【００８９】
前述したように、図６のフィードバック・ループ６７５は、部分的に間隔を空けたＤＦＩＲ６７０用の一組の等化器係数６７８を生成する。図９Ａおよび図９Ｂは、一組の等化器係数６７８を適応する例示的な技法を示す。図９Ａおよび図９Ｂとともに下記でさらに説明するように、一般に、オーバサンプリングされた等化用の適応アルゴリズムは、ボーレート等化用に使用された技法と同様である。ボーレート・システムについて、｛ｘｋ｝を係数
【００９０】
【数３】
2013045497.tif 000005
をもつ長さＭの有限インパルス応答（ＦＩＲ）フィルタへの入力列とし、｛ｙｋ｝を出力列とする。｛ｄｋ｝を等化目標および決定列に基づいた（検出器から、または事前情報に基づいた）ＦＩＲフィルタ出力での所望の列とする。時刻ｋＴでの等化誤差は、ｅｋ＝ｙｋ−ｄｋである。
【００９１】
図９Ａは、例示的な最小二乗平均（ＬＭＳ）適応アルゴリズム９００を示す。一般に、例示的なＬＭＳ適応アルゴリズム９００は、以下のように等化係数を適応させる：ｆｋ＋１＝ｆｋ−μｅｋｘｋ、ここでμは適応速度を制御し、ｆｋは時刻ｋでの等化器係数のベクタであり、ｘｋは最近Ｎ回のＦＩＲ入力のベクタである。
【００９２】
従来のボーレート・システムのようにＴ毎に１つのサンプルを収集する代わりに、例示的なオーバサンプリングされた最小二乗平均（ＬＭＳ）適応アルゴリズム９００は、Ｎのオーバサンプリング・レートに対応するボーレート間隔毎にＮ個のサンプルを収集する。オーバサンプリングされたシステムについて、ＡＤＣ６５０からの出力｛ｘｋ｝を、係数
【００９３】
【数４】
2013045497.tif 000006
をもつ長さＭの有限インパルス応答（ＦＩＲ）フィルタ６７０への入力列とし、｛ｙｋ｝をフィルタ６７０からの出力列とする。Ｍ個の係数をもつＦＩＲフィルタ６７０は、ボーレート・システムのようにＭＴに及ぶ代わりにＭＴ／Ｎに及ぶ。検出器６８０の出力｛ｄｋ｝を前のようにＦＩＲフィルタ出力での所望のボーレート列とする。オーバサンプリングされたデジタル・サンプルは、フィードバック・ループの中で利用可能であり得ることに留意されたい。したがって、ＬＭＳ適応アルゴリズム９００は、オーバサンプリングされたレートまたはボーレートで係数を計算することができる。ＬＭＳ適応アルゴリズム９００がボーレートで係数を計算する場合、ビット間隔毎に生成された係数はＮ回繰り返されて、オーバサンプリングされたレートでの等化係数を供給する。
【００９４】
図９Ｂは、例示的なゼロフォーシング（ＺＦ）アルゴリズム９５０を示す。一般に、例示的なＺＦアルゴリズム９５０は、以下のように等化係数をさまざまに適応させる：ｆｋ＋１＝ｆｋ−μｅｋｄｋ。オーバサンプリングされたシステムについて、ＡＤＣ６５０からの出力｛ｘｋ｝を、係数
【００９５】
【数５】
2013045497.tif 000007
をもつ長さＭの有限インパルス応答（ＦＩＲ）フィルタ６７０への入力列とし、｛ｙｋ｝をフィルタ６７０からの出力列とする。Ｍ個の係数をもつＦＩＲフィルタ６７０は、ボーレート・システムのようにＭＴに及ぶ代わりにＭＴ／Ｎに及ぶ。検出器６８０の出力｛ｄｋ｝を前のようにＦＩＲフィルタ出力での所望のボーレート列とする。図９Ｂの実施形態では、ＤＦＩＲ適応ループはボーレートで働くことに留意されたい。したがって、例示的なＺＦアルゴリズム９５０はビット間隔毎に単一の等化係数を生成し、生成された係数はＮ回繰り返されて、オーバサンプリングされたレートでの等化係数を供給する。
【００９６】
一実装形態では、誤差項ｅｋは、ボーレート間隔でオーバサンプリングされたフィルタの出力に基づいて計算され、結果として、オーバサンプリングされたシステムであっても更新方程式がＴ毎に適用される。これは、オーバサンプリングされたシステムの出力が、検出器および復号器の中でさらに処理される前にボーレートまでダウンサンプリングされるときに有用である。
【００９７】
別の実装形態では、誤差項ｅｋはＴ／Ｎ毎に計算される。これを行うために、ボーレートの所望の列｛ｄｋ｝は、サブボーレート・サンプリング時点に対応する所望の値を生成するように組み入れなければならない。次いで、誤差項ｅｋは補間された所望の値を使用して生成され、Ｔ／Ｎ毎にＬＭＳ方程式の中で使用される。ＺＦの場合について、補間された所望の値はｄｋの代わりに更新方程式の中でも使用される。第２の例示的な実装形態は、オーバサンプリングされた領域の中のＦＩＲフィルタ６７０の出力がダウンサンプリングなしに検出器６８０の中で処理されるときに望ましい。ボーレート時点でのサンプルのみに等化制約を強化する第１の実装形態とは対照的に、サブボーレート時点に対応する誤差項を更新方程式の中に含むことによって、オーバサンプリングされた領域列全てが所望の等化特性を示すことが保証される。
【００９８】
図１０は、データ検出システム１０００の全構成要素用の完全オーバサンプリング、および部分的等化を含む本発明のさまざまな態様を組み入れた、代替の例示的なデータ検出システム１０００を示す。
【００９９】
データ検出システム１０００は、図１のデータ検出システム１００および図２Ａのデータ検出システム２００と同様の方式で、ＡＣカップリング１０１５経由でアナログ入力信号１０１０を受信するアナログ・フロントエンドを含む。加えて、ＡＣカップリング１０１５の出力は、図４と同様の方式で、フィードバック・ループ１０７５によって供給された利得フィードバック値１０２２によって調節された、可変利得増幅器１０２０を使用して増幅される。増幅された入力１０２４は、加算要素１０４０を使用してオフセット値１０４２と加算される。オフセット値１０４２は、図４と同様の方式で、フィードバック・ループ１０７５によって供給される。
【０１００】
図１０に示したように、アナログ入力信号１０１０を代表する合計１０４４は、オーバサンプリングされたＡＤＣ１０５０に供給され、ＡＤＣ１０５０は連続アナログ信号１０４４をビット間隔毎に複数（Ｎ）の対応するデジタル・サンプル１０５２に変換する。例示的なオーバサンプリングは、ビット間隔毎にＮ＝４のデジタル・サンプル１０５２を生成する。デジタル・サンプル１０５２は、例えばループ１０７５内のデジタル位相ロック・ループ回路により、受信されたデータに基づいて生成されたクロック信号１０５４に従って取得される。
【０１０１】
次いで、オーバサンプリングされたデジタル・サンプル１０５２は、図５Ａおよび図５Ｂとともに上記で説明した、デジタルＭＲＡ補正フィルタ１０５５によって処理される。一般に、ＤＭＲＡ補正フィルタ１０５５は、読取ヘッドの出力を線形化するのに必要な逆伝達関数を近似する。加えて、フィードバック・ループ１０７５は、図５Ｂとともに上記で説明したのと同様の方式で、ＤＭＲＡ補正フィルタ１０５５用のフィードバック値１０５６（β）を生成する。
【０１０２】
ＤＭＲＡ補正フィルタ１０５５の出力は、オーバサンプリングされたデジタル回路１０７０に適用される。一般に、例示的なオーバサンプリングされたデジタル回路１０７０は、タイミング調整、利得補正、ベースライン補正（ＢＬＣ）、ＤＣオフセット補正および等化を実行する。タイミング調整、利得補正、ならびに、ベースライン補正（ＢＬＣ）およびＤＣオフセット補正は、オーバサンプリングされたレートＮで、オーバサンプリングされたデジタル回路１０７０により、例えばＮ個の並列分岐を使用して、図２Ａとともに上記で説明したような各機能を実行することによって、実行することができる。アナログＣＴＦを含まない図１０の実施形態では、オーバサンプリングされたデジタル回路１０７０は、デジタル領域の中でオーバサンプリングされたレートで、例えば図４とともに上記で説明したように、アンチ・エイリアシング・フィルタリング、全帯域制限フィルタリング、および信号整形フィルタリングなどの等化を実行する。
【０１０３】
ビタビ・アルゴリズム・データ検出器などのデータ検出器１０８０は、オーバサンプリングされたレートで働いて理想出力１０８２を供給し、理想出力１０８２はフィードバック・ループ１０７５によって処理される。例示的なデータ検出器６８０は図８とともに上記で説明した。フィードバック・ループ１０７５は、オーバサンプリングされたレートで働いて、利得フィードバック値１０２２、オフセット値１０４２およびクロック信号１０５４を生成する。加えて、フィードバック・ループ１０７５は、オーバサンプリングされたデジタル回路１０７０用の一組の等化器係数１０７８を生成する。
【０１０４】
さらなる変形形態では、オーバサンプリングされたデジタル回路１０７０は、その出力で信号をボーレートまでダウンサンプリングすることができ、検出器１０８０は信号をボーレートで処理することができる。
【０１０５】
図１１は、本発明のさまざまな実施形態によるストレージ・システム１１００を示す。ストレージ・システム１１００は、例えばハードディスク・ドライブであり得る。ストレージ・システム１１００はリード・チャネル１１１０を含む。加えて、ストレージ・システム１１００は、インタフェース・コントローラ１１２０、プリアンプ１１７０、ハードディスク・コントローラ１１６６、モータ・コントローラ１１６８、スピンドル・モータ１１７２、ディスク・プラッタ１１７８、および読み書きヘッド１１７６を含む。インタフェース・コントローラ１１２０は、ディスク・プラッタ１１７８へ／からのデータのアドレッシングおよびタイミングを制御する。ディスク・プラッタ１１７８上のデータは磁気信号のグループから構成され、読み書きヘッド・アセンブリ１１７６がディスク・プラッタ１１７８の上に正しく位置付けされると、磁気信号のグループは読み書きヘッド・アセンブリ１１７６によって検出することができる。通常の読み出し動作では、読み書きヘッド・アセンブリ１１７６は、モータ・コントローラ１１６８により、ディスク・プラッタ１１７８上の所望のデータ・トラックの上に正確に位置付けされる。モータ・コントローラ１１６８は、ハードディスク・コントローラ１１６６の指示のもとで、ディスク・プラッタ１１７８と関係して読み書きヘッド・アセンブリ１１７６を位置付けることと、読み書きヘッド・アセンブリをディスク・プラッタ１１７８上の適正なデータ・トラックに移動させることによりスピンドル・モータ１１７２を駆動させることのどちらも行う。スピンドル・モータ１１７２は、決められた回転速度（ＲＰＭ）でディスク・プラッタ１１７８を回転させる。
【０１０６】
読み書きヘッド・アセンブリ１１７８が適正なデータ・トラックの近傍に位置付けされると、ディスク・プラッタ１１７８上でデータを表す磁気信号は、ディスク・プラッタ１１７８がスピンドル・モータ１１７２によって回転すると、読み書きヘッド・アセンブリ１１７６によって検出される。検出された磁気信号は、ディスク・プラッタ１１７８上で磁気データを表す連続するわずかなアナログ信号として供給される。このわずかなアナログ信号は、読み書きヘッド・アセンブリ１１７６からプリアンプ１１７０を経由してリード・チャネル・モジュール１１１０に転送される。プリアンプ１１７０は、ディスク・プラッタ１１７８からアクセスされたわずかなアナログ信号を増幅するように働く。加えて、プリアンプ１１７０は、ディスク・プラッタ１１７８に書き込まれる予定の、リード・チャネル・モジュール１１１０からのデータを増幅するように働く。そして、リード・チャネル・モジュール１１１０は、受信したアナログ信号を復号しデジタル化して、もともとはディスク・プラッタ１１７８に書き込まれた情報を再現する。このデータは、読み取りデータ１１０３としてリード・チャネル・モジュール１１１０からハードディスク・コントローラ１１６６に供給され、引き続き受信回路に供給される。書き込み動作は、実質的に先の読み取り動作とは逆で、書き込みデータ１１０１がハードディスク・コントローラ１１６６からリード・チャネル・モジュール１１１０に供給される。次いで、このデータは符号化され、ディスク・プラッタ１１７８に書き込まれる。
【０１０７】
図１２は、本発明の１つまたは複数の実施形態による受信器１２２０を含む通信システム１２００を示す。通信システム１２００は、当技術分野で知られているように、転送媒体１２３０経由で符号化された情報を送信する働きをする送信器を含む。符号化されたデータは、受信器１２２０により転送媒体１２３０から受信される。
【０１０８】
前述したように、本発明のオーバサンプリングされたＡＤＣによって、フィルタリング処理および／または等化処理の少なくとも一部をデジタル領域に移すことにより、ＣＴＦ回路を簡略化または除去することが可能になる。例えば、（ｉ）アンチ・エイリアス・フィルタリングおよび／または帯域外雑音を削減する帯域制限フィルタリング、ならびに（ｉｉ）符号間干渉を補償するパルス整形フィルタリングは、今やデジタル領域の中で実行することができる。
【０１０９】
加えて、本発明のオーバサンプリングされたＡＤＣによって、オプションの磁気抵抗非対称（ＭＲＡ）補正フィルタを、アナログ領域の中に、例えば図２Ａおよび図５Ａに示したようにオプションのＣＴＦ２２５より前に、または、デジタル領域の中に、例えば図４および図５Ｂに示したようにＡＤＣの後に、実装することが可能になる。
【０１１０】
他の例示的な変形形態では、本明細書に記載したＤＬＰＦおよびダウンサンプリング・デバイスは、図２Ａに示したような分かれた別個の回路として、または図３Ｃに示したような統合型デバイスとして、実装することができる。
【０１１１】
１つの例では、開示した方法および装置は、図１１のストレージ・システムまたは図１２の通信システムの中で使用することができる。
【０１１２】
前述したように、本明細書に記載したようなデータ検出システムおよびリード・チャネルの構成には、従来の構成に比べていくつかの利点がある。上述したように、オーバサンプリングされたＡＤＣを有するリード・チャネルを実装するための開示した技法によって、等化処理、アンチ・エイリアス・フィルタリング処理および／または雑音帯域制限フィルタリング処理の少なくとも一部をデジタル領域の中で実行することが可能になり、アナログＣＴＦ回路の設計の困難さが緩和される。また、処理形態を縮小するのに比例してデジタル回路の領域が減少するが、アナログ回路の領域はそれほど減少しないので、アナログ信号処理機能の一部をデジタル領域に移すための開示した技法は、特に将来の処理形態で従来の技法に比べて少ない領域をもつ、集積回路およびチップを設計する助けになる。
【０１１３】
再度、本発明の上記実施形態は例示にすぎないものであることを強調すべきである。一般に、例示的なデータ検出システムは、当業者には明白であるように、オーバサンプリングされたＡＤＣを組み入れるように修正することができ、等化処理または他のフィルタリングの少なくとも一部をデジタル領域の中で実行することが可能になる。加えて、ビット間隔毎に複数のデジタル・サンプルを生成するための開示した技法は、任意のデータ検出システムまたはリード・チャネルにおいて使用することができる。
【０１１４】
本発明の例示的な実施形態をデジタル論理ブロックに関して記載したが、当業者には明白であるように、さまざまな機能は、ソフトウェア・プログラムの中の処理ステップとしてデジタル領域の中に、回路要素もしくは状態機械によりハードウェアの中に、またはソフトウェアとハードウェア両方の組合せの中に、実装することができる。そのようなソフトウェアは、例えば、デジタル信号プロセッサ、特定用途向け集積回路、マイクロコントローラ、または汎用コンピュータの中で使用することができる。そのようなハードウェアおよびソフトウェアは、集積回路内に実装された回路の中で実施することができる。
【０１１５】
本発明の集積回路の実装形態では、複数の集積回路のダイスは、通常、ウェハの表面上に繰り返されたパターンで形成される。そのようなダイスのそれぞれは、本明細書に記載したデバイスを含むことができ、他の構造物または回路を含むことができる。ダイスはウェハからカットまたはさいの目に切られ、次いで集積回路としてパッケージ化される。当業者は、どのようにウェハをさいの目に切り、ダイスをパッケージ化して、パッケージ化された集積回路を製作するかを知っているはずである。そのように製造された集積回路は本発明の一部であると考えられる。
【０１１６】
したがって、本発明の機能は、それらの方法を実践するための方法および装置の形態で実装することができる。本発明の１つまたは複数の態様は、例えば、記憶媒体の中に格納され、マシンの中にロードされ、および／もしくはマシンによって実行され、または一部の転送媒体を介して転送されるプログラム・コードの形態で実装することができる。プログラム・コードがコンピュータなどのマシンの中にロードされ、マシンによって実行されると、マシンは本発明を実践するための装置になる。汎用プロセッサに実装されると、プログラム・コード・セグメントはプロセッサと結合して、特定の論理回路に類似した働きをするデバイスを提供する。また、本発明は、集積回路、デジタル信号プロセッサ、マイクロプロセッサ、およびマイクロコントローラのうちの１つまたは複数に実装することができる。
【０１１７】
本明細書において示し記載した実施形態および変形形態は、本発明の原理の例示にすぎず、さまざまな修正形態が、本発明の範囲および精神から逸脱することなく当業者によって実装できることを理解されたい。
【図１】
2013045497.tif 000008
【図２Ａ】
2013045497.tif 000009
【図２Ｂ】
2013045497.tif 000010
【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図３Ａ】
2013045497.tif 000015
【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２】
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【外国語明細書】
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