(57)【要約】【課題】実施形態は、チップ面から深さ方向に延在するＭＯＳチャネルを均一に形成できる半導体装置の製造方法を提供する。【解決手段】実施形態に係る半導体装置の製造方法は、第１半導体層に第１トレンチを形成する工程と、前記第１トレンチの内部を埋め込んだ第２半導体層を形成する工程と、を備える。さらに、前記第２半導体層の上面から第２トレンチを形成する工程と、前記第２トレンチの内部を埋め込んだ第３半導体層を形成する工程と、を備える。また、前記第３半導体層の上面から第３トレンチを形成する工程と、前記第３トレンチの内部を埋め込んだ導電層を形成する工程を備える。そして、前記第２半導体層および前記第３半導体層のうちの前記第１半導体層と異なる導電形を有する層と、その層に隣接する層と、を内面に露出させた第４トレンチを形成し、前記第４トレンチの内部に絶縁膜を介して制御電極を形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１半導体層の第１主面から、その裏面の第２主面の方向に第１トレンチを形成する工程と、
前記第１トレンチの内部を埋め込んだ第２半導体層を形成する工程と、
前記第１トレンチの内部において、前記第２半導体層の上面から前記第２主面の方向に第２トレンチを形成する工程と、
前記第２トレンチの内部を埋め込んだ第３半導体層を形成する工程と、
前記第２トレンチの内部において、前記第３半導体層の上面から前記第２主面の方向に第３トレンチを形成する工程と、
前記第３トレンチの内部を埋め込んだ導電層を形成する工程と、
前記第２半導体層および前記第３半導体層のうちの前記第１半導体層と異なる導電形を有する層と、その層に隣接する層と、を内面に露出させた第４トレンチを形成する工程と、
前記第４トレンチの内部に絶縁膜を介して制御電極を形成する工程と、
を備えた半導体装置の製造方法。
【請求項２】
第１導電形の第１半導体層の第１主面から、その裏面の第２主面の方向に第１トレンチを形成する工程と、
前記第１トレンチの内面に第２導電形の不純物をイオン注入し第２導電形の第２半導体層を形成する工程と、
前記第１トレンチの内部を埋め込んだ第１導電形の第３半導体層を形成する工程と、
前記第１トレンチの内部において、前記第３半導体層の上面から前記第２主面の方向に第２トレンチを形成する工程と、
前記第２トレンチの内部を埋め込んだ導電層を形成する工程と、
前記第１半導体層と、前記第２半導体層と、前記第３半導体層と、を内面に露出させた第３トレンチを形成する工程と、
前記第３トレンチの内部に絶縁膜を介して制御電極を形成する工程と、
を備えた半導体装置の製造方法。
【請求項３】
第１導電形の第１半導体層の第１主面から、その裏面の第２主面の方向に第１トレンチを形成する工程と、
前記第１トレンチの内部を埋め込んだ第２導電形の第２半導体層を形成する工程と、
前記第１トレンチの内部において、前記第２半導体層の上面から前記第２主面の方向に第２トレンチを形成する工程と、
前記第２トレンチの内面に第１導電形の不純物をイオン注入し第１導電形の第３半導体層を形成する工程と、
前記第２トレンチの内部を埋め込んだ導電層を形成する工程と、
前記第１半導体層と、前記第２半導体層と、前記第３半導体層と、を内面に露出させた第３トレンチを形成する工程と、
前記第３トレンチの内部に絶縁膜を介して制御電極を形成する工程と、
を備えた半導体装置の製造方法。
【請求項４】
前記導電層は、単結晶シリコン層である請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
前記導電層は、多結晶シリコン層である請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項６】
前記導電層は、前記第１半導体層と同じ導電形を有する請求項１〜５のいずれか１つに記載の半導体装置の製造方法。
【請求項７】
前記導電層は、前記第１半導体層とは異なる導電形を有する請求項１〜５のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
電力制御に用いられる半導体装置には、電力損失を低減するために低いオン抵抗が求められる。例えば、ＭＯＳ（Metal Oxide Semiconductor）チャネルを有する電界効果トランジスタ（field effect transistor：ＦＥＴ）では、チップ表面のチャネル密度を高くすることによりチャネル幅を広げ、オン抵抗を下げる方法が採られてきた。そして、微細加工技術の進展に伴い、ＭＯＳＦＥＴのオン抵抗は低減されている。
【０００３】
しかしながら、チップ表面に２次元的に設けられるＭＯＳ型チャネルの高密度化は、限界に近づいている。そこで、チャネルをチップ表面から深さ方向に拡張する３次元（３Ｄ）構造のＭＯＳＦＥＴが注目されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−２７４３９８号公報
【特許文献２】特開２００２−３１４０８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態は、チップ面から深さ方向に延在するＭＯＳチャネルを均一に形成できる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体装置の製造方法は、第１半導体層の第１主面から、その裏面の第２主面の方向に第１トレンチを形成する工程と、前記第１トレンチの内部を埋め込んだ第２半導体層を形成する工程と、を備える。さらに、前記第１トレンチの内部において、前記第２半導体層の上面から前記第２主面の方向に第２トレンチを形成する工程と、前記第２トレンチの内部を埋め込んだ第３半導体層を形成する工程と、を備える。また、前記第２トレンチの内部において、前記第３半導体層の上面から前記第２主面の方向に第３トレンチを形成する工程と、前記第３トレンチの内部を埋め込んだ導電層を形成する工程を備える。そして、前記第２半導体層および前記第３半導体層のうちの前記第１半導体層と異なる導電形を有する層と、その層に隣接する層と、を内面に露出させた第４トレンチを形成し、前記第４トレンチの内部に絶縁膜を介して制御電極を形成する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体装置を模式的に表した斜視図である。
【図２】第１の実施形態に係る半導体装置の製造過程を模式的に表した斜視図である。
【図３】図２に続く製造過程を表した模式断面図である。
【図４】図３に続く製造過程を表した模式断面図である。
【図５】図４に続く製造過程を表した模式断面図である。
【図６】図５に続く製造過程を模式的に表した斜視図である。
【図７】第１の実施形態に係る半導体装置を模式的に表した平面図である。
【図８】第２の実施形態に係る半導体装置の製造過程を模式的に表した斜視図である。
【図９】図８に続く製造過程を表した模式断面図である。
【図１０】図９に続く製造過程を表した模式断面図である。
【図１１】第２の実施形態の変形例に係る半導体装置の製造過程を表した模式断面図である。
【図１２】図１１に続く製造過程を表した模式断面図である。
【図１３】図１２に続く製造過程を表した模式断面図である。
【図１４】第３の実施形態に係る半導体装置を模式的に表した斜視図である。
【図１５】第４の実施形態に係る半導体装置を模式的に表した斜視図である。
【図１６】第５の実施形態に係る半導体装置を模式的に表した斜視図である。
【発明を実施するための形態】
【０００８】
以下、本発明の実施の形態について図面を参照しながら説明する。図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。また、図中に示したＸＹＺ直交座標を用いて適宜説明する。なお、以下の実施形態において、第１導電形をｎ形、第２導電形をｐ形として説明するが、実施形態は、これに限られる訳ではなく、第１導電形をｐ形、第２導電形をｎ形としても良い。
【０００９】
（第１実施形態）  
図１は、第１の実施形態に係る半導体装置１００を模式的に表した斜視図である。半導体装置１００は、３次元（３Ｄ）構造を有するＭＯＳＦＥＴである。図１に示す斜視図の正面は、ユニットセルの断面を示している。
【００１０】
半導体装置１００は、第１半導体層であるｎ形ソース層１０と、第２半導体層であるｐ形ベース層２０と、第３半導体層であるｎ形ドリフト層３０と、導電層であるｎ形ドレイン層４０と、を備える。
【００１１】
ｎ形ソース層１０は、例えば、ｎ形シリコン基板である。また、シリコン基板上に設けられたｎ形エピタキシャル層であっても良い。
【００１２】
ｐ形ベース層２０は、例えば、ｎ形ソース層１０に形成されたトレンチ３（第１トレンチ）の内面に沿って設けられる。トレンチ３は、ｎ形ソース層１０の第１主面１０ａから第２主面１０ｂの方向（Ｚ方向）に形成される。また、トレンチ３は、第１主面１０ａに平行な方向（Ｙ方向）に延在するストライプ状に設けられる。
【００１３】
ｎ形ドリフト層３０は、ｐ形ベース層２０に形成されたトレンチ４（第２トレンチ）の内面に沿って設けられる。ｎ形ドリフト層３０にドープされるｎ形不純物は、ｎ形ソース層１０よりも低濃度である。  
ｎ形ドレイン層４０は、ｎ形ドリフト層３０の表面からＺ方向に形成されたトレンチ５（第３トレンチ）の内部に設けられる。
【００１４】
さらに、ｎ形ソース層１０、ｐ形ベース層２０、ｎ形ドリフト層３０およびｎ形ドレイン層４０の各上面からＺ方向にトレンチ４２（第４トレンチ）が形成され、その内部にゲート電極５０（制御電極）が設けられる。トレンチ４２は、各層の上面からトレンチ３の底面より深い位置に延設される。ゲート電極５０は、トレンチ４２の内面に設けられたゲート絶縁膜５１を介して、ｎ形ソース層１０、ｐ形ベース層２０、ｎ形ドリフト層３０およびｎ形ドレイン層４０に対向する。
【００１５】
ｎ形ソース層１０、ｐ形ベース層２０、ｎ形ドリフト層３０およびｎ形ドレイン層４０の上には、図示しない層間絶縁膜を介して、ドレイン配線７０およびゲート配線５５が設けられる。ドレイン配線７０およびゲート配線５５は、層間絶縁膜にもうけられたコンタクトホールを介して、それぞれｎ形ドレイン層４０およびゲート電極５０に電気的に接続される。  
一方、第２主面１０ｂの側では、ソース電極６０がｎ形ソース層１０に接して設けられる。
【００１６】
次に、図２〜図６を参照して、半導体装置１００の製造方法の一例を説明する。図２（ａ）〜図６（ｃ）は、半導体装置１００の製造過程を表した模式図であり、それぞれｎ形ソース層１０（例えば、ｎ形シリコンウェーハ）の一部を示している。ｎ形ソース層１０のキャリア濃度は、例えば、３×１０１７ｃｍ−３〜５×１０１８ｃｍ−３である。
【００１７】
まず、図２（ａ）に示すように、ｎ形ソース層１０の第１主面１０ａの上に、Ｙ方向に延在するストライプ状のマスク１２を形成する。マスク１２は、例えば、シリコン酸化膜である。
【００１８】
次に、図２（ｂ）に示すように、第１主面１０ａから、その裏面の第２主面１０ｂの方向（Ｚ方向）にトレンチ３（第１トレンチ）を形成する。例えば、ＲＩＥ（Reactive Ion Etching）法を用いて、ｎ形ソース層１０を選択的にエッチングする。Ｚ方向におけるトレンチ３の深さは、例えば、０．３〜４．０μｍであり、マスク１２のＸ方向の間隔であるトレンチ３の幅は、０．１５〜３．０μｍとする。
【００１９】
次に、図２（ｃ）に示すように、トレンチ３の内部を埋め込んだｐ形ベース層２０を形成する。ｐ形ベース層２０は、例えば、ｐ形不純物（硼素（Ｂ））がドープされたシリコン層である。ｐ形ベース層２０のキャリア濃度は、例えば、１×１０１６ｃｍ−３〜５×１０１７ｃｍ−３である。
【００２０】
次に、図３（ａ）に示すように、ｐ形ベース層２０のマスク１２の上に形成された部分を除去し、トレンチ３を埋め込んだ部分の表面を平坦化する。以下、図３（ａ）〜図５（ｃ）は、トレンチ３の断面（ＸＺ面）を表した模式図である。
【００２１】
ｐ形ベース層２０の平坦化には、例えば、ＣＭＰ（Chemical Mechanical Polish）法を用いる。マスク１２は、ＣＭＰ工程においてストッパとして機能し、トレンチ３に埋め込まれたｐ形ベース層２０のＺ方向の深さを均一にする。
【００２２】
続いて、図３（ｂ）に示すように、ｐ形ベース層２０の表面にマスク１３を形成する。マスク１３は、例えば、シリコン酸化膜であり、Ｙ方向に延在する開口１３ａを有する。
【００２３】
次に、図４（ａ）に示すように、トレンチ３の内部において、ｐ形ベース層２０の表面からＺ方向にトレンチ４（第２トレンチ）を形成する。トレンチ４は、ｐ形ベース層２０を、例えば、ＲＩＥ法を用いて選択的にエッチングすることにより形成する。マスク１３の開口１３ａは、トレンチ３の開口の中央に形成する。これにより、トレンチ３の両側の側壁に残るｐ形ベース層２０のＸ方向の厚さを等しくする。
【００２４】
また、ＲＩＥ法によるエッチングでは、異方性を持った条件を用いる。すなわち、Ｚ方向のエッチング速度がＸ方向のエッチング速度よりも速い条件を用いる。これにより、トレンチ３の側壁に沿ったｐ形ベース層２０のＸ方向の厚さを均一にすることができる。
【００２５】
ｐ形ベース層２０のＸ方向の厚さは、例えば、０．１〜４．０μｍである。
【００２６】
一方、トレンチ３の底部に残るｐ形ベース層２０のＺ方向の厚さは、トレンチ４の深さにより所望の値に制御することができる。トレンチ３の底面に沿って残るｐ形ベース層２０のＺ方向の厚さは、トレンチ３の側壁に残る部分のＸ方向の厚さと等しいか、それ以上に形成することが好ましい。
【００２７】
例えば、トレンチ３の底部に残るｐ形ベース層２０のＺ方向の厚さを、側壁に残る部分のＸ方向に厚さよりも厚くすれば、トレンチ３の底部におけるチャネル長は、側壁に沿った部分のチャネル長よりも長くなる。したがって、トレンチ３の底部に沿った部分のチャネル抵抗を、側壁に沿った部分のチャネル抵抗よりも高くすることができる。このため、トレンチ３の底部を介して流れる電流が抑制され、Ｘ方向の厚さが均一な側壁部を介して流れる電流が支配的となる。これによりオン抵抗を低減することができる。
【００２８】
次に、図４（ｂ）に示すように、トレンチ４の内部を埋め込んだｎ形ドリフト層３０を形成する。ｎ形ドリフト層３０は、例えば、ｎ形不純物（砒素（Ａｓ））がドープされたシリコン層である。ｎ形ドリフト層３０のキャリア濃度は、例えば、１×１０１６ｃｍ−３〜４×１０１６ｃｍ−３である。
【００２９】
次に、図４（ｃ）に示すように、マスク１３の上に形成されたｎ形ドリフト層３０を除去し、トレンチ４を埋め込んだ部分の表面を平坦化する。これには、例えば、ＣＭＰ法を用いる。マスク１３は、ＣＭＰ工程においてストッパとして機能し、トレンチ４に埋め込まれたｎ形ドリフト層３０のＺ方向の深さを均一にする。
【００３０】
次に、図５（ａ）に示すように、トレンチ４の内部において、ｎ形ドリフト層３０の表面からＺ方向にトレンチ５（第３トレンチ）を形成する。トレンチ５は、ｎ形ドリフト層３０を選択的にエッチングすることにより形成する。
【００３１】
ｎ形ドリフト層３０の表面に設けられるマスク１４には、例えば、シリコン酸化膜を用いる。マスク１４に設けられる開口１４ａは、トレンチ４の開口の中央に位置し、トレンチ４の両側の側壁に沿って形成されるｎ形ドリフト層３０のＸ方向の厚さを等しくする。そして、トレンチ５を形成する際に、異方性エッチングの条件を用いることにより、ｎ形ドリフト層３０の側壁に沿った部分を均一に形成することができる。ｎ形ドリフト層３０のＸ方向の厚さは、例えば、０．５〜１５μｍである。
【００３２】
一方、トレンチ４の底部に残るｎ形ドリフト層３０のＺ方向の厚さは、トレンチ４の深さにより制御することができる。そして、トレンチ４の底部におけるｎ形ドリフト層３０のＺ方向の厚さは、トレンチ４の側壁に残る部分のＸ方向の厚さと等しいか、それ以上に形成する。
【００３３】
例えば、トレンチ４の底部に残るｎ形ドリフト層３０のＺ方向の厚さを、側壁に残る部分のＸ方向に厚さよりも厚くすれば、トレンチ４の底部におけるドリフト抵抗を、側壁に沿った部分よりも高くすることができる。これにより、トレンチ４の底部を介して流れる電流が抑制され、側壁部を介して流れる電流が支配的となる。そして、ｎ形ドリフト層３０のＸ方向の厚さが均一な側壁部に電流を流すことにより、オン抵抗を低減することができる。同時に、トレンチ４の底部におけるソースドレイン間耐圧を高くすることもできる。
【００３４】
次に、図５（ｂ）に示すように、トレンチ５の内部を埋め込んだｎ形ドレイン層４０を形成する。ｎ形ドレイン層４０は、例えば、ｎ形不純物（砒素（Ａｓ））がドープされたシリコン層である。ｎ形ドレイン層４０のキャリア濃度は、例えば、３×１０１７ｃｍ−３〜５×１０１８ｃｍ−３である。
【００３５】
次に、図５（ｃ）に示すように、マスク１４の上に形成されたｎ形ドレイン層４０を除去し、トレンチ５を埋め込んだ部分の表面を平坦化する。これには、例えば、ＣＭＰ法を用いる。マスク１４は、ＣＭＰ工程においてストッパとして機能し、トレンチ５に埋め込まれたｎ形ドレイン層４０のＺ方向の深さを均一にする。
【００３６】
ｎ形ドレイン層４０には、半導体層である単結晶シリコン層、または、導電性の多結晶シリコン層、アモルファスシリコン層を用いることができる。例えば、多結晶シリコンを用いてトレンチ５の内部を埋め込むことにより、ボイド等、欠陥の発生を抑制することができる。
【００３７】
次に、図６（ａ）に示すように、ｎ形ソース層１０、ｐ形ベース層２０およびｎ形ドリフト層３０の上に形成されたマスク１２、１３および１４を除去し、新たにエッチングマスク２１を形成する。以下、図６（ａ）〜図６（ｃ）は、ｎ形ソース層１０の一部を表した斜視図である。
【００３８】
図６（ｂ）に示すように、エッチングマスク２１には、トレンチ３の延在方向に交差する開口２１ａが設けられる。そして、エッチングマスク２１を用いてｎ形ソース層１０、ｐ形ベース層２０、ｎ形ドリフト層３０およびｎ形ドレイン層４０を選択的にエッチングし、トレンチ５３（第４トレンチ）を形成する。このエッチングには、例えば、ＲＩＥ法を用いる。トレンチ５３の内面には、ｎ形ソース層１０、ｐ形ベース層２０、ｎ形ドリフト層３０およびｎ形ドレイン層４０が露出する。
【００３９】
次に、ゲート絶縁膜５１を介してトレンチ５３の内部にゲート電極５０を形成する。ゲート絶縁膜５１には、例えば、トレンチ５３の内面を熱酸化したシリコン酸化膜を用いることができる。
【００４０】
ゲート電極５０には、導電性の多結晶シリコン膜を用いる。例えば、ゲート絶縁膜５１が形成されたトレンチ５３の内部を、ｎ形不純物をドープした多結晶シリコン層で埋め込む。そして、エッチングマスク２１の上に形成された多結晶シリコン層をエッチバックすることにより、トレンチ５３の内部にゲート電極５０を形成する。
【００４１】
次に、エッチングマスク２１を除去し、ｎ形ソース層１０、ｐ形ベース層２０、ｎ形ドリフト層３０およびｎ形ドレイン層４０の表面に層間絶縁膜を形成する。さらに、層間絶縁膜の上にドレイン配線７０およびゲート配線５５を形成する。ドレイン配線７０およびゲート配線５５は、層間絶縁膜に形成されたコンタクトホールを介して、それぞれｎ形ドレイン層４０およびゲート電極５０に電気的に接続する。
【００４２】
図７は、半導体装置１００を模式的に示す平面図である。ドレイン配線７０、ゲート配線５５および層間絶縁膜を除いたｎ形ソース層１０の第１主面１０ａを示している。
【００４３】
第１主面１０ａにおいて、トレンチ３の開口３ａは、Ｙ方向に延在する島状の領域を画する。前述したように、トレンチ３の内面に沿ってｐ形ベース層２０が設けられ、その内側にｎ形ドリフト層３０が設けられる。島状領域の中央には、ｎ形ドレイン層がＹ方向に延設されている。そして、複数のゲート電極５０が、Ｙ方向に一定の間隔で設けられる。個々のゲート電極５０はＸ方向に延在し、Ｙ方向に延在するｐ形ベース層２０、ｎ形ドリフト層３０およびｎ形ドレイン層４０に交差する。
【００４４】
半導体装置１００では、ゲート絶縁膜５１とｐ形ベース層２０との界面に形成されるＭＯＳチャネルを、ゲート電極５０に印加されるゲートバイアスにより制御する。ＭＯＳチャネルを介して流れるドレイン電流は、図７中の矢印で示すように、ｎ形ドレイン層４０からｎ形ソース層１０へチップ面（第１主面１０ａ）に略平行に流れる。また、ＭＯＳチャネルは、チップ面からゲート電極５０に沿って、深さ方向（Ｚ方向）に拡がる。
【００４５】
このように、３ＤＭＯＳ構造では、ＭＯＳチャネルは深さ方向に延在し、ドレイン電流はチップ表面に略平行に流れる。これにより、チップサイズを拡張することなくチャネル幅を広げ、オン抵抗を低減することができる。
【００４６】
例えば、特許文献１には、半導体基板に形成されたトレンチの内部に、ドリフト領域と、ベース領域と、ソース領域と、を連続して成膜し３ＤＭＯＳ構造を形成する製造方法が記載されている。しかしながら、この方法では、各半導体領域の膜厚分布がドリフト領域およびベース領域の厚さに反映される。このため、トレンチの側壁に形成されるドリフト領域およびベース領域の厚さを均一に形成することが難しい。したがって、ドレイン電流に不均一が生じ易く、オン抵抗の低減が不十分となる場合がある。また、素子の特性（耐圧や閾値電圧など）の制御が不安定となる場合もある。
【００４７】
これに対し、本実施形態に係る製造方法では、トレンチ３の側壁におけるｐ形ベース層２０のＸ方向の厚さは、トレンチ４を形成するマスク１３の開口１３ａのサイズで制御することができる。また、トレンチ４の側壁におけるｎ形ドリフト層３０のＸ方向厚さは、トレンチ５を形成するマスク１４の開口１４ａのサイズで制御できる。すなわち、ｐ形ベース層２０およびｎ形ドリフト層３０のＸ方向の厚さを、フォトリソグラフィにより精密に制御することが可能である。そして、トレンチ３〜５を形成する際に、例えば、深さ方向（Ｚ方向）のエッチング速度が横方向（Ｘ方向）のエッチング速度よりも速いエッチング条件を用いることにより、ｐ形ベース層２０およびｎ形ドリフト層３０を均一な厚さに形成することができる。これにより、ＭＯＳチャネルに流れる電流が均一になり、オン抵抗が低減され、素子特性も安定して得ることが可能である。
【００４８】
さらに、半導体装置１００では、ゲートソース間容量およびソースインピーダンスを低減することが可能であり、高速動作を実現できる。また、ゲート電極５０がｎ形ドリフト層３０を挟んで設けられるため、ｎ形ドリフト層３０に空乏層が拡がり易い。このため、ｐ形ベース層２０とｎ形ドリフト層３０との間のｐｎ接合の電界が緩和され、ソースドレイン間耐圧が高くなる。これにより、ｎ形ドリフト層３０のキャリア濃度を高く設定することが可能となり、オン抵抗を低減できる。
【００４９】
一方、本実施形態におけるゲート電極の構成は、上記の半導体装置１００の例に限定される訳ではなく、例えば、後述する実施形態に示す構成であっても良い。すなわち、ゲート電極５０が形成されるトレンチ５３の内部には、少なくともｐ形ベース層２０と、それに隣接するｎ形ソース層１０およびｎ形ドレイン層が露出していれば良い。これにより、ゲート電極５０によりＭＯＳチャネルを制御することができる。
【００５０】
さらに、半導体装置１００では、チップの裏面側にゲート電極等、他の電極が存在せず、ソース電極６０のみが設けられる。このため、例えば、チップの裏面側にドレイン電極のみを有する半導体装置と、半導体装置１００と、を同一の金属プレート上に配置することにより、２つの半導体装置を直列接続した回路を容易に実現できる。また、必要に応じて、金属プレート等を介さずに、これら２つの半導体装置の裏面を相互に接触させ、ソース電極と、ドレイン電極と、を直接接続して一体化することも可能である。さらに、別の態様として、ソース電極６０は、層間絶縁膜を介して第１主面１０ａの側に設けることもできる。これにより、例えば、複数の半導体装置を実装するＭＣＭ（Multi Chip Module）における構成の自由度を向上させ、製造コストの低減や品質の向上を実現することができる。
【００５１】
（第２実施形態）  
次に、図８〜図１０を参照して、第２実施形態に係る半導体装置１００の製造方法を説明する。図８（ａ）および図８（ｂ）は、半導体装置１００の製造過程を模式的に示した斜視図である。図９（ａ）〜図１０（ｃ）は、図８に続く製造過程を表した模式断面図である。
【００５２】
まず、図８（ａ）に示すように、ｎ形ソース層１０の第１主面１０ａの上に、Ｙ方向に延在するストライプ状のマスク１７を形成する。マスク１７には、例えば、シリコン酸化膜を用いる。
【００５３】
次に、図８（ｂ）に示すように、第１主面１０ａから、その裏面の第２主面１０ｂの方向（Ｚ方向）にトレンチ７（第１トレンチ）を形成する。トレンチ７のＺ方向の深さおよびＸ方向の幅は、例えば、トレンチ４（図４（ａ）参照）と同じサイズに形成する。
【００５４】
次に、図９（ａ）に示すように、トレンチ７の内面にｐ形不純物（Ｂ）をイオン注入する。マスク１７の上には、例えば、レジスト膜からなる注入マスク１８ａを形成する。そして、ｎ形ソース層１０の第１主面１０ａに対しイオンビームを斜めに照射することにより、トレンチ７の側壁および底面にｐ形不純物を注入する。
【００５５】
次に、ｎ形ソース層１０に熱処理を施すことにより、トレンチ７の内面に注入されたｐ形不純物を活性化させる。これにより、図９（ｂ）に示すように、トレンチ７の内面に沿ってｐ形ベース層２５を形成することができる。
【００５６】
次に、図１０（ａ）に示すように、トレンチ７の内部を埋め込んだｎ形ドリフト層３０を形成する。ｎ形ドリフト層３０は、例えば、ｎ形不純物（Ａｓ）がドープされたシリコン層である。ｎ形ドリフト層３０のキャリア濃度は、例えば、第１実施形態のｎ形ドリフト層３０と同じである。
【００５７】
次に、図１０（ｂ）に示すように、マスク１７の上に形成されたｎ形ドリフト層３０を除去し、トレンチ７を埋め込んだ部分の表面を平坦化する。
【００５８】
続いて、図１０（ｃ）に示すように、トレンチ７の内部において、ｎ形ドリフト層３０の表面からＺ方向にトレンチ９（第２トレンチ）を形成し、その内部にｎ形ドレイン層４０を埋め込む。
【００５９】
トレンチ９のＺ方向の深さおよびＸ方向の幅は、例えば、トレンチ５（図５（ａ）参照）と同じである。また、ｎ形ドレイン層４０は、例えば、単結晶シリコン層または多結晶シリコンである。ｎ形ドレイン層４０のキャリア濃度は、例えば、第１実施形態のｎ形ドレイン層４０のキャリア濃度と同じである。
【００６０】
次に、ｎ形ソース層１０、ｐ形ベース層２５、ｎ形ドリフト層３０およびｎ形ドレイン層４０を選択的にエッチングし、トレンチ５３（第３トレンチ）を形成する。続いて、トレンチ５３の内面を熱酸化し、ゲート絶縁膜５１を形成する。そして、ゲート絶縁膜５１を介してトレンチ５３の内部にゲート電極５０を形成する。これらの工程は、図６（ａ）〜図６（ｃ）に示す製造過程と同じである。
【００６１】
さらに、ｎ形ソース層１０、ｐ形ベース層２０、ｎ形ドリフト層３０およびｎ形ドレイン層４０の各表面を覆う層間絶縁膜を形成し、層間絶縁膜の上にドレイン配線７０およびゲート配線５５を形成する。そして、ｎ形ソース層１０の第２主面にソース電極６０を形成し、半導体装置１００を完成させる。
【００６２】
本実施形態に係る製造方法によれば、ｐ形ベース層２５およびｎ形ドリフト層３０の厚さを均一に形成することができる。すなわち、トレンチ７の側壁に注入されるｐ形不純物の濃度は均一であり、トレンチ７の側壁に形成されるｐ形ベース層２５のX方向の厚さは均一になる。また、ｎ形ドリフト層３０の厚さは、トレンチ９のサイズにより制御され、トレンチ７の側壁に沿って形成される部分のX方向の幅を均一に形成することができる。
【００６３】
さらに、トレンチ７の底部に注入されるｐ形不純物のドーズ量は、側壁に注入されるｐ形不純物のドーズ量よりも多い。このため、トレンチ７の底部におけるＭＯＳチャネルの閾値電圧は、側壁に沿ったＭＯＳチャネルの閾値電圧よりも高くなる。そして、トレンチ７の底部に形成されるｎ形ドリフト層３０のZ方向の厚さは、側壁に沿って形成されるｎ形ドリフト層３０のX方向に厚さよりも厚くすることができる。これにより、トレンチ７の底部を介して流れるドレイン電流を抑制し、トレンチ７の側壁を介して流れるドリフト電流の寄与を大きくしてオン抵抗を下げることができる。
【００６４】
次に、図１１〜図１３を参照して、第２実施形態の変形例に係る半導体装置１００の製造方法を説明する。図１１〜図１３は、半導体装置１００の製造過程を示した模式断面図である。
【００６５】
まず、図１１（ａ）に示すように、ｎ形ソース層１０の第１主面１０ａからＺ方向に形成されたトレンチ３（第１トレンチ）の内部を埋め込んだｐ形ベース層２０を形成する。ここまでの工程は、図２（ａ）〜図３（ａ）に示す製造過程と同じである。
【００６６】
次に、平坦化されたｐ形ベース層２０の表面にマスク１４を形成する。  
続いて、図１１（ｂ）に示すように、トレンチ３の内部において、ｐ形ベース層２０を選択的にエッチングし、ｐ形ベース層２０の表面からＺ方向にトレンチ５（第２トレンチ）を形成する。
【００６７】
次に、図１２（ａ）に示すように、トレンチ５の内面にｎ形不純物（例えば、リン（Ｐ））をイオン注入する。マスク１４の上には、例えば、レジスト膜からなる注入マスク１８ｂを形成する。ｎ形ソース層１０の第１主面１０ａに対しイオンビームを斜めに照射することにより、トレンチ５の側壁および底面にｐ形不純物を注入する。  
トレンチ５のＸ方向の開口幅が狭い時は、注入されたイオンはトレンチ５の内部で反射を繰り返し底部に到達する。これにより、トレンチ５の内面全体にｎ形不純物を注入することができる。
【００６８】
次に、ｎ形ソース層１０およびｐ形ベース層２０に熱処理を施すことにより、トレンチ５の内面に注入されたｎ形不純物を活性化させ、さらに拡散させる。これにより、図１２（ｂ）に示すように、トレンチ５の内面に沿ってｎ形ドリフト層３５を形成することができる。ｎ形ドリフト層３５を厚く形成する場合には、例えば、シリコン中の拡散係数が大きいｎ形不純物を用いる。
【００６９】
次に、図１３（ａ）に示すように、トレンチ５の内部を埋め込んだｎ形ドレイン層４０を形成する。ｎ形ドレイン層４０は、例えば、ｎ形不純物（砒素（Ａｓ））がドープされた単結晶シリコン層または多結晶シリコン層である。
【００７０】
次に、図１３（ｃ）に示すように、マスク１４の上に形成されたｎ形ドレイン層４０を除去し、トレンチ５を埋め込んだ部分の表面を平坦化する。
【００７１】
続いて、図６（ａ）〜図６（ｃ）に示す製造過程と同じ工程にて、ゲート電極５０を形成する。すなわち、ｎ形ソース層１０、ｐ形ベース層２０、ｎ形ドリフト層３５およびｎ形ドレイン層４０を選択的にエッチングし、トレンチ５３（第３トレンチ）を形成する。続いて、トレンチ５３の内部に、ゲート絶縁膜５１を介してゲート電極５０を形成する。
【００７２】
さらに、ｎ形ソース層１０、ｐ形ベース層２０、ｎ形ドリフト層３５およびｎ形ドレイン層４０の表面に層間絶縁膜を形成し、層間絶縁膜の上にドレイン配線７０およびゲート配線５５を形成する。そして、ｎ形ソース層１０の第２主面にソース電極６０を形成し、半導体装置１００を完成させる。
【００７３】
本実施形態に係る製造方法によれば、ｐ形ベース層２０およびｎ形ドリフト層３５の厚さを均一に形成することができる。ｐ形ベース層２０の厚さは、トレンチ５のサイズと、ｎ形ドリフト層３５の幅により制御される。トレンチ５の側壁に注入されるｎ形不純物の濃度は均一であり、トレンチ５の側壁に形成されるｎ形ドリフト層３５のX方向の厚さは均一になる。したがって、トレンチ３の側壁に沿って形成されるｐ形ベース層２０のX方向の幅は均一になる。
【００７４】
さらに、トレンチ５の底部に注入されるｎ形不純物のドーズ量は、側壁に注入されるｎ形不純物のドーズ量よりも多くなる。このため、トレンチ５の底部に沿って形成されるｎ形ドリフト層３５のＺ方向の厚さは、側壁に沿って形成される部分のＸ方向の厚さよりも厚くなる。この点を勘案して、トレンチ３の底部に形成されるｐ形ベース層２０のZ方向の厚さを、側壁に沿って形成されるｐ形ベース層２０のX方向に厚さよりも厚くする。これにより、トレンチ３の底部におけるチャネル抵抗とドリフト抵抗とを高くすることができる。そして、トレンチ３の底部を介して流れるドレイン電流を抑制し、トレンチ３の側壁を介して流れるドリフト電流の寄与を大きくする。これにより、オン抵抗を下げることができる。
【００７５】
（第３実施形態）  
図１４は、第３の実施形態に係る半導体装置２００を模式的に表した斜視図である。半導体装置２００は、所謂ＩＧＢＴ（Insulated Gate Bipolar Transistor）である。
【００７６】
図１４に示すように、半導体装置１００は、第１半導体層であるｎ形エミッタ層１５と、第２半導体層であるｐ形ベース層３１と、第３半導体層であるｎ形ベース層３３と、導電層であるｐ形コレクタ層４５と、を備える。
【００７７】
ｐ形ベース層３１、ｎ形ベース層３３およびｐ形コレクタ層４５は、ｎ形エミッタ層１５に設けられたトレンチ３（第１トレンチ）の内部に設けられる。これらの層は、例えば、第１実施形態に係る製造過程を介して形成することができる。
【００７８】
ｐ形コレクタ層４５には、例えば、ｐ形不純物（Ｂ）がドープされた単結晶シリコン、または、多結晶シリコンを用いることができる。
【００７９】
本実施形態におけるゲート電極５６は、トレンチ２７（第４トレンチ）の内部に、ゲート絶縁膜５１を介して設けられる。トレンチ２７は、ｎ形エミッタ層１５の第１主面１５ａから第２主面１５ｂの方向（Ｚ方向）に設けられ、その内面に、ｎ形エミッタ層１５と、ｐ形ベース層３１と、ｎ形ベース層３３と、が露出する。したがって、ゲート電極５６は、ゲート絶縁膜５１を介してｎ形エミッタ層１５、ｐ形ベース層３１およびｎ形ベース層３３に対向する。
【００８０】
さらに、ｎ形エミッタ層１５の第１主面１５ａ、ｐ形ベース層３１の表面、ｎ形ベース層３３の表面、および、ｐ形コレクタ層４５の表面には、図示しない層間絶縁膜が設けられる。そして、層間絶縁膜に形成されたコンタクトホールを介して、ｐ形コレクタ層４５およびゲート電極５６に電気的に接続したコレクタ配線７５およびゲート配線５５が設けられる。一方、ｎ形エミッタ層１５の第２主面には、エミッタ電極６３が設けられる。
【００８１】
本実施形態におけるトレンチ２７は、ｎ形エミッタ層１５の第１主面から、トレンチ４の底面と、トレンチ５の底面と、の間の位置に至る深さに設けられている。これにより、ゲート電極５６により制御される電流は、トレンチ３およびトレンチ４の側壁を介してＸ方向に流れる。例えば、トレンチ３の側壁に沿って設けられたｐ形ベース層３１のＸ方向の幅は均一であり、トレンチ４の側壁に沿って設けられたｎ形ベース層３３のＸ方向の幅は均一である。したがって、ｐ形コレクタ層４５からｎ形エミッタ層１５に流れる電流は均一となり、オン抵抗を低減することができる。
【００８２】
また、半導体装置２００を用いることにより複数の半導体装置を実装するＭＣＭ（Multi Chip Module）の構成の自由度を向上させ、製造コストの低減や品質の向上を実現することができる。
【００８３】
なお、上記の第２および第３実施形態の製造過程の説明において、第１実施形態と同じ番号を付した部分は、第１実施形態の例と同じサイズまたは同じキャリア濃度に形成される。
【００８４】
（第４実施形態）  
図１５は、第４の実施形態に係る半導体装置３００を模式的に表した斜視図である。半導体装置３００の製造方法は、例えば、図２（ａ）〜図５（ｃ）に示す過程において第１実施形態と共通する。
【００８５】
本実施形態では、ｎ形ソース層１０の第２主面１０ｂから第１主面１０ａの方向（−Ｚ方向）にトレンチ２８が設けられる。トレンチ２８の内部には、ゲート絶縁膜５１を介してゲート電極５７が設けられる。さらに、第２主面１０ｂの上には、図示しない層間絶縁膜を介してソース電極６５とゲート配線５５が設けられる。
【００８６】
一方、第１主面１０ａには、層間絶縁膜７３を介してドレイン電極７７が設けられる。ドレイン電極７７は、層間絶縁膜７３に形成されたコンタクトホールを介してｎ形ドレイン層４０に電気的に接続される。
【００８７】
例えば、半導体装置３００と、半導体装置１００と、を同じ金属プレート上に配置することにより、ドレイン電極７７と、半導体装置１００のソース電極６０と、を電気的に接続することができる。これにより、半導体装置１００と、半導体装置３００と、を直列に接続する回路を容易に構成することができる。
【００８８】
（第５実施形態）  
図１６は、第５の実施形態に係る半導体装置４００を模式的に表した斜視図である。半導体装置４００は、第１半導体層であるｎ形ドレイン層８１と、第２半導体層であるｎ形ドリフト層８３と、第３半導体層であるｐ形ベース層８５と、導電層であるｎ形ソース層８７と、を備える。
【００８９】
ｎ形ドリフト層８３、ｐ形ベース層８５およびｎ形ソース層８７は、ｎ形ドレイン層８１に設けられたトレンチ３（第１トレンチ）の内部に、例えば、第１実施形態に例示した製造方法により形成される。
【００９０】
ゲート電極５９は、ゲート絶縁膜５１を介してトレンチ２９の内部に形成される。トレンチ２９は、ｎ形ドレイン層８１の第１主面８１ａから第２主面８１ｂの方向に形成され、その内部にｎ形ドリフト層８３、ｐ形ベース層８５およびｎ形ソース層８７が露出する。ゲート電極５９は、ゲート絶縁膜５１を介してｎ形ドリフト層８３、ｐ形ベース層８５およびｎ形ソース層８７に対向する。
【００９１】
さらに、ｎ形ドレイン層８１の第１主面８１ａ、ｎ形ドリフト層８３の表面、ｐ形ベース層８５の表面およびｎ形ソース層８７の表面を覆う層間絶縁膜（図示しない）が設けられ、その層間絶縁膜の上にソース配線６７およびゲート配線５５が設けられる。一方、ｎ形ドレイン層８１の第２主面８１ｂには、ドレイン電極７９が設けられる。
【００９２】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９３】
３、４、５、７、９、２７、２８、２９、４２、５３・・・トレンチ、  ３ａ、１３ａ、１４ａ、２１ａ・・・開口、  １０、８７・・・ｎ形ソース層、  １０ａ、１５ａ、８１ａ・・・第１主面、  １０ｂ、１５ｂ、８１ｂ・・・第２主面、  １２、１３、１４、１７・・・マスク、  １５・・・ｎ形エミッタ層、  １８ａ、１８ｂ・・・注入マスク、  ２０、２５、３１、８５・・・ｐ形ベース層、  ２１・・・エッチングマスク、  ３０、３５、８３・・・ｎ形ドリフト層、  ３３・・・ｎ形ベース層、  ４０、８１・・・ｎ形ドレイン層、  ４５・・・ｐ形コレクタ層、  ５０、５６、５７、５９・・・ゲート電極、  ５１・・・ゲート絶縁膜、  ５５・・・ゲート配線、  ６０、６５、６７・・・ソース電極、  ６３・・・エミッタ電極、  ７０・・・ドレイン配線、  ７３・・・層間絶縁膜、  ７５・・・コレクタ配線、  ７７、７９・・・ドレイン電極、  １００、２００、３００、４００・・・半導体装置
【図１】
2013135184.tif 000003
【図２】
2013135184.tif 000004
【図３】
2013135184.tif 000005
【図４】
2013135184.tif 000006
【図５】
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【図６】
2013135184.tif 000008
【図７】
2013135184.tif 000009
【図８】
2013135184.tif 000010
【図９】
2013135184.tif 000011
【図１０】
2013135184.tif 000012
【図１１】
2013135184.tif 000013
【図１２】
2013135184.tif 000014
【図１３】
2013135184.tif 000015
【図１４】
2013135184.tif 000016
【図１５】
2013135184.tif 000017
【図１６】
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