(57)【要約】【課題】電源電圧比例型電流源回路において、ＭＯＳトランジスタの個数をできるだけ減少して、回路全体の面積を削減する。【解決手段】ＰＭＯＳトランジスタ２，３により構成されるカレントミラー回路１に、ＮＭＯＳトランジスタ５，８をカスコード接続し、ＮＭＯＳトランジスタ５のゲートにはＢＧＲ回路を分圧した電圧を入力する。また、ＮＭＯＳトランジスタ５のソース電圧により、ＮＭＯＳトランジスタ８を線形領域で動作させる。さらに、電源電圧ＶＤＤを分圧した電圧をＰＭＯＳトランジスタ１０のゲートに入力し、ＰＭＯＳトランジスタ１０のソースとＮＭＯＳトランジスタ８のゲートとを接続する。ＰＭＯＳトランジスタ１０のしきい値電圧と、ＮＭＯＳトランジスタ５のしきい値電圧が略等しくなるように設定する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１のトランジスタと第２のトランジスタのゲート同士を接続したカレントミラー回路と、
前記カレントミラー回路にカスコード接続され、ゲートに固定電圧が入力される第３のトランジスタと、
前記第３のトランジスタにカスコード接続され、前記カレントミラー回路の出力電流を規定する第４のトランジスタと、
前記第４のトランジスタのゲートに接続される第５のトランジスタであって、第５のトランジスタのゲートには電源電圧に比例した電圧が入力される第５のトランジスタと、を備え、
前記第３のトランジスタは、前記第４のトランジスタを線形領域で動作させるように出力電圧が設定されており、
ことを特徴とする電源電圧比例型電流源回路。
【請求項２】
前記第３のトランジスタと前記第５のトランジスタのしきい値電圧が略等しくなるように設定されていることを特徴とする請求項１に記載の電源電圧比例型電流源回路。
【請求項３】
前記第５のトランジスタのゲートには、電源電圧を分圧した電圧が入力されることを特徴とする請求項１または請求項２に記載の電源電圧比例型電流源回路。
【請求項４】
前記第１のトランジスタおよび第２のトランジスタならびに第５のトランジスタはＰＭＯＳトランジスタであり、前記第３のトランジスタおよび第４のトランジスタはＮＭＯＳトランジスタであることを特徴とする請求項１ないし請求項３のいずれか一に記載の電源電圧比例型電流源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電圧に比例して電流が変動する電流源回路に関する。
【背景技術】
【０００２】
従来の電流源回路においては、図４に示すように、電源電圧ＶＤＤを抵抗５０および抵抗５１により分圧してアンプ５２のプラス入力端子に入力する。そして、アンプ５２の出力をＰＭＯＳトランジスタ５３および５４のゲートに接続し、ＰＭＯＳトランジスタ５３および５４を駆動する。さらに、ＰＭＯＳトランジスタ５３のドレインと、アンプ５２のマイナス入力端子とを接続し、電源電圧の変動をアンプ５２にフィードバックしている（例えば、特許文献１）。
【０００３】
このような電流源回路では、アンプ５２は点Ａの電位と点Ｂの電位が等しくなるように動作する。したがって、アンプ５２のプラス入力端子に電源電圧ＶＤＤに比例した電圧が入力され、この電圧が変動すると、アンプ５２は点Ｂの電位が点Ａの電位と等しくなるようにＰＭＯＳトランジスタ５３を駆動する。その結果、抵抗５５を流れる電流は、電源電圧ＶＤＤの変動に比例して変化することになり、ＰＭＯＳトランジスタ５４から取り出される出力電流ＩＯＵＴも、電源電圧ＶＤＤの変動に比例して変化する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−９７９４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、前記従来の方法では、アンプ５２を用いているため、多くのトランジスタが必要となる。つまり、アンプ５２は、簡素化しても図５に示すように少なくとも６個のＭＯＳトランジスタ５６〜６１によって構成される。このため、電流源回路全体では、最低でも８個のＭＯＳトランジスタが必要になる。さらに、１個の容量６２と、３個の抵抗５０、５１、５５とが必要になる。その結果、回路全体の面積を削減することができなかった。
本発明は、以上の事情に鑑みてなされたものであり、電源電圧比例型の電流源回路において、ＭＯＳトランジスタの個数をできるだけ減少して、回路全体の面積を削減するという課題の解決を目的としている。
【課題を解決するための手段】
【０００６】
以上の課題を解決するために、本発明に係る電源電圧比例型電流源回路は、第１のトランジスタと第２のトランジスタのゲート同士を接続したカレントミラー回路と、前記カレントミラー回路にカスコード接続され、ゲートに固定電圧が入力される第３のトランジスタと、前記第３のトランジスタにカスコード接続され、前記カレントミラー回路の出力電流を規定する第４のトランジスタと、前記第４のトランジスタのゲートに接続される第５のトランジスタであって、第５のトランジスタのゲートには電源電圧に比例した電圧が入力される第５のトランジスタを備え、前記第３のトランジスタは、前記第４のトランジスタを線形領域で動作させるように出力電圧が設定されていることを特徴とする。
本発明に係る電源電圧比例型電流源回路は、第５のトランジスタに電源電圧に比例した電圧が入力されると、第４のトランジスタのゲートには、電源電圧に比例した電圧と、第５のトランジスタのしきい値電圧とを加えた電圧が入力される。この時、第４のトランジスタは、第３のトランジスタの出力電圧によって、線形領域で動作するように設定されている。その結果、第４のトランジスタに流れる電流は、電源電圧に比例した電圧と、第５のトランジスタのしきい値電圧とを加えた電圧から、第４のトランジスタのしきい値電圧を差し引いた電圧に、第４のトランジスタの出力電圧を掛けた電圧に比例した電圧となる。ここで、第４のトランジスタの出力電圧は、固定電圧から第３のトランジスタのしきい値電圧を差し引いた電圧である。結果として、第４のトランジスタに流れる電流は、電源電圧に比例した電圧に、固定電圧から第３のトランジスタのしきい値電圧を差し引いた電圧を掛けた値に比例した値となる。つまり、第４のトランジスタに流れる電流は、電源電圧に比例した電圧に比例した値となり、カレントミラー回路の出力電流も、電源電圧にほぼ比例した電流が得られることになる。
この場合、  前記第３のトランジスタと前記第５のトランジスタのしきい値電圧が略等しくなるように設定されていることが好ましい。この場合には、カレントミラー回路の出力電流が電源電圧に比例する程度を高くすることができる。
【０００７】
また、他の態様としては、前記第５のトランジスタのゲートには、電源電圧を分圧した電圧を入力するようにしてもよい。これにより、前記第５のトランジスタのゲートは、電源電圧に比例した電圧が入力されることになり、結果として、前記第４のトランジスタに流れる電流を、電源電圧に比例した電圧に比例する値にすることができる。
なお、前記第３のトランジスタのゲートに供給される固定電圧は、参照基準電圧を分圧した電圧が入力されるようにしてもよい。これにより、前記第４のトランジスタに印加する電圧を、電源電圧の変動に左右されない電圧にすることができ、前記第４のトランジスタに流れる電流を、電源電圧に比例した電圧に比例する値にすることができる。
【０００８】
さらに、他の態様としては、前記第１のトランジスタおよび第２のトランジスタならびに第５のトランジスタをＰＭＯＳトランジスタとし、前記第３のトランジスタおよび第４のトランジスタをＮＭＯＳトランジスタとしてもよい。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照し、この発明の実施の形態を説明する。図１は、この発明の一実施形態である電源電圧比例型電流源回路１００の構成を示す回路図である。この電源電圧比例型電流源回路１００は、カレントミラー回路１を備えており、電源電圧ＶＤＤが変動した場合でも、電源電圧ＶＤＤに比例した電流をカレントミラー回路１から出力する回路である。
カレントミラー回路１は、ＰＭＯＳトランジスタ２と、同じくＰＭＯＳトランジスタ３のゲート同士を接続して構成される。また、ＰＭＯＳトランジスタ２のゲートとドレイン間も接続される。ＰＭＯＳトランジスタ３のドレインには、カレントミラー回路１の出力電流を取り出す抵抗４が接続されている。
【００１０】
ＰＭＯＳトランジスタ２のドレインには、ＮＭＯＳトランジスタ５がカスコード接続されている。ＮＭＯＳトランジスタ５のゲートには、ＢＧＲ（Band Gap Reference）回路から供給される参照基準電圧Ｖrefを抵抗６および抵抗７により分圧した固定電圧βＶrefが入力される。したがって、ＮＭＯＳトランジスタ５のソース電圧も一定の電圧となり、ＮＭＯＳトランジスタ８のドレイン電圧が所定値以下となり、ＮＭＯＳトランジスタ８が線形領域で動作するように設定されている。
【００１１】
ＮＭＯＳトランジスタ８のゲートは、抵抗９に接続されたＰＭＯＳトランジスタ１０のソースが接続されている。ＰＭＯＳトランジスタ１０のゲートには、電源電圧ＶＤＤを抵抗１１および抵抗１２により分圧した電圧が入力される。
【００１２】
以上のような構成の電源電圧比例型電流源回路１００において、ＰＭＯＳトランジスタ１０のゲートには、電源電圧ＶＤＤに比例した電圧αＶＤＤが入力される。このＰＭＯＳトランジスタ１０のソースには、ＮＭＯＳトランジスタ８のゲートが接続されているので、ＮＭＯＳトランジスタ８のゲート−ソース間の電圧Ｖｇｓは、ＰＭＯＳトランジスタ１０に入力される電圧αＶＤＤと、ＰＭＯＳトランジスタ１０のしきい値電圧Ｖｔｐとを加えた電圧に等しくなる。つまり、以下の式が成立する。
Ｖｇｓ＝αＶＤＤ＋Ｖｔｐ ---（１）
【００１３】
ＮＭＯＳトランジスタ８のドレイン電圧は、ＮＭＯＳトランジスタ５のソース電圧によって低く抑えられており、ＮＭＯＳトランジスタ８は線形領域で動作するように設定されている。したがって、ＮＭＯＳトランジスタ８を流れる電流Ｉは、以下の式で表すことができる。
Ｉ＝μ０ＣＯＸ・（Ｗ／Ｌ）・（Ｖｇｓ−Ｖｔｎ）・Ｖｄｓ ---（２）
【００１４】
ＮＭＯＳトランジスタ８のドレイン−ソース間電圧Ｖｄｓは、ＢＧＲ回路の電圧Ｖｒｅｆに比例した電圧βＶｒｅｆから、ＮＭＯＳトランジスタ５のしきい値電圧Ｖｔｎを引いた電圧であるから、次の式が成立する。
Ｖｄｓ＝βＶｒｅｆ−Ｖｔｎ ---（３）
【００１５】
従って、上記（２）式は、（１）式および（３）式により、次のように表すことができる。
Ｉ＝μ０ＣＯＸ・（Ｗ／Ｌ）・（（αＶＤＤ＋Ｖｔｐ）−Ｖｔｎ）・（βＶｒｅｆ−Ｖｔｎ） ---（４）
【００１６】
上記（４）において、μ０は移動度、ＣＯＸはゲート酸化膜の単位面積のキャパシタンス、Ｗはチャネル幅、Ｌはチャネル長を表している。
ここで、本実施形態では、ＰＭＯＳトランジスタのしきい値電圧Ｖｔｐと、ＮＭＯＳトランジスタのしきい値電圧Ｖｔｎが、ほぼ等しい値になるように設定されているので、上記（４）式は以下のように表すことができる。
Ｉ＝μ０ＣＯＸ・（Ｗ／Ｌ）・αＶＤＤ・（βＶｒｅｆ−Ｖｔｎ） ---（５）
【００１７】
このように、ＮＭＯＳトランジスタ８を流れる電流Ｉは、電源電圧ＶＤＤに比例した電圧αＶＤＤに比例した値となる。従って、電源電圧ＶＤＤが変動した場合でも、電源電圧ＶＤＤに比例した電流ＩがＮＭＯＳトランジスタ８を流れ、カレントミラー回路１の出力電流として、抵抗４を流れる電流として取り出すことができる。
【００１８】
図２に電源電圧比例型電流源回路１００の動作例を示す。この電源電圧比例型電流源回路１００は、電源電圧が０．６Ｖ以上になった時に動作を開始し、トランジスタ８のＶｄｓは略一定値に抑えられる。そして、電源電圧に比例した出力電流が得られる。
また、従来のように、アンプを使用しないので、ＭＯＳトランジスタの個数を減少させることができ、回路全体の面積を削減することができる。
【００１９】
以上のような電源電圧比例型電流源回路１００は、例えば、図３に示すような電源電圧補償型積分遅延回路２００に用いられる。電源電圧補償型積分遅延回路２００は、上述した電源電圧比例型電流源回路１００と、ＰＭＯＳトランジスタ２０１と、ＮＭＯＳトランジスタ２０２と、コンデンサ２０３と、インバータ２０４とから構成される。
電源電圧比例型電流源回路１００の出力電流が、ＰＭＯＳトランジスタ２０１およびＮＭＯＳトランジスタ２０２に与えられ、ＰＭＯＳトランジスタ２０１およびＮＭＯＳトランジスタ２０２には、図示しないクロック発生回路にて発生されたクロック信号が入力される。そして、そのクロックパルスの期間だけＰＭＯＳトランジスタ２０１またはＮＭＯＳトランジスタ２０２がオン状態となる。
【００２０】
クロック信号の供給によりＰＭＯＳトランジスタ２０１またはＮＭＯＳトランジスタ２０２がオン状態になると、電源電圧比例型電流源回路１００の出力電流が、積分動作によってコンデンサ２０３に蓄積されていき、インバータ２０４への入力が徐々に高まっていく。その後、積分電圧がインバータ２０４の論理しきい値を上回った時点でクロックを出力することにより、積分開始からしきい値に達するまでの時間だけクロックを遅延させることができる。
【００２１】
このとき、インバータ２０４の論理しきい値は、電源電圧ＶＤＤに比例して変わってしまうが、電源電圧比例型電流源回路１００によって供給電流を電源電圧ＶＤＤに比例して変化させることにより、電源電圧ＶＤＤの変動によりインバータ２０４の論理しきい値が変わっても、それに対応して積分の速度を変えることができ、一定の遅延量を保つことができる。
【００２２】
なお、以上の実施形態では、電源電圧比例型電流源回路１００においてＰＭＯＳトランジスタの替わりにＮＭＯＳトランジスタを用い、ＮＭＯＳトランジスタの替わりにＰＭＯＳトランジスタを用い、グランドＧＮＤと電源電圧ＶＤＤを入れ替えて供給してもよい。また、本発明の電源電圧比例型電流源回路の用途として、電源電圧補償型積分遅延回路を挙げたが、これは一例であり、電源電圧の変動に比例して入力電流が変化することを要求される回路に対して、いずれも適用することが可能である。
【００２３】
また、上述した実施形態においては、（４）式において、ＰＭＯＳトランジスタのしきい値電圧Ｖｔｐと、ＮＭＯＳトランジスタのしきい値電圧Ｖｔｎが、ほぼ等しいことを前提に（５）式を導出した。しかしながら、本発明はこれに限定されるものではなく、ＶｔｐとＶｔｎとが完全に等しくなくてもよい。
この場合、（４）式は以下に示す（６）式に変形される。
Ｉ＝｛μ０ＣＯＸ・（Ｗ／Ｌ）・（βＶｒｅｆ−Ｖｔｎ）｝・αＶＤＤ
＋｛μ０ＣＯＸ・（Ｗ／Ｌ）・（βＶｒｅｆ−Ｖｔｎ）｝・（Ｖｔｐ−Ｖｔｎ） ---（６）
（６）式は電流Ｉが電源電圧ＶＤＤに比例する成分と、比例しない成分で与えられることが分かる。しかしながら、「Ｖｔｐ−Ｖｔｎ」は、完全にゼロでなくても、ＣＭＯＳ構造などで回路を構成する場合には、ゼロに近づくことから、比例しない成分があっても、実用上問題となることは少ない。よって、しきい値電圧Ｖｔｐと、ＮＭＯＳトランジスタのしきい値電圧Ｖｔｎとは完全に一致しなくてともよい。
【図面の簡単な説明】
【００２４】
【図１】一実施形態に係る電源電圧比例型電流源回路の構成を示す回路図である。
【図２】一実施形態に係る電源電圧比例型電流源回路の動作を示すグラフである。
【図３】一実施形態に係る電源電圧比例型電流源回路の用途の一例である電源電圧補償型積分遅延回路の構成を示す回路図である。
【図４】従来の電源電圧比例型電流源回路の構成を示す回路図である。
【図５】従来の電源電圧比例型電流源回路におけるアンプの構成を示す回路図である。
【符号の説明】
【００２５】
１……カレントミラー回路、２……ＰＭＯＳトランジスタ（第１のトランジスタ）、３……ＰＭＯＳトランジスタ（第２のトランジスタ）、４……抵抗、５……ＮＭＯＳトランジスタ（第３のトランジスタ）、６，７……抵抗、８……ＮＭＯＳトランジスタ（第４のトランジスタ）、９……抵抗、１０……ＰＭＯＳトランジスタ（第５のトランジスタ）、１１，１２……抵抗、１００……電源電圧比例型電流源回路、２００……電源電圧補償型積分遅延回路、２０１……ＰＭＯＳトランジスタ、２０２……ＮＭＯＳトランジスタ、２０３……コンデンサ、２０４……インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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