(57)【要約】【課題】パッケージング後に生じる特性欠陥を救済するメモリ装置を提供する。【解決手段】複数のメモリセルを含むメモリセルアレイと、少なくとも一つ以上のアンチヒューズを備え、メモリセルアレイ内の欠陥セルアドレスをアンチヒューズに保存し、欠陥セルアドレスを外部に読み出すアンチヒューズ回路部と、を備えるメモリ装置。アンチヒューズ回路部は、メモリ装置のタイミングパラメータ規定、リフレッシュ規定、入出力トリガー電圧規定またはデータトレーニング規定についての特性欠陥コードをアンチヒューズに保存し、特性欠陥コードを外部に読み出す。【選択図】図１
2013175264.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを含むメモリセルアレイと、
少なくとも一つ以上のアンチヒューズを備え、前記メモリセルアレイ内の欠陥セルアドレスを前記アンチヒューズに保存し、前記欠陥セルアドレスを外部に読み出すアンチヒューズ回路部と、を備えることを特徴とするメモリ装置。
【請求項２】
前記アンチヒューズ回路部は、
前記メモリ装置のテスト時に生じる前記欠陥セルアドレスを保存することを特徴とする請求項１に記載のメモリ装置。
【請求項３】
前記アンチヒューズ回路部は、
前記メモリ装置がパッケージングされた後に生じる前記欠陥セルアドレスを保存することを特徴とする請求項１に記載のメモリ装置。
【請求項４】
前記アンチヒューズ回路部は、
前記欠陥セルアドレスをアップデートさせつつ保存することを特徴とする請求項１に記載のメモリ装置。
【請求項５】
前記アンチヒューズ回路部は、
前記メモリ装置の電源電圧の安定化を示すパワーアップ信号に応答して、前記欠陥セルアドレスを読み出すことを特徴とする請求項１に記載のメモリ装置。
【請求項６】
前記メモリ装置は、
前記メモリセルアレイ内の前記メモリセルのデータをリフレッシュさせるリフレッシュコマンドを用いて、前記アンチヒューズ回路部の読み出しモードまたはプログラムモードの開始を指示することを特徴とする請求項１に記載のメモリ装置。
【請求項７】
前記メモリ装置は、
前記メモリセルアレイ内の前記メモリセルのリフレッシュ動作を終了させるリフレッシュコマンドを用いて、前記アンチヒューズ回路部の読み出しモードまたはプログラムモードの終了を指示することを特徴とする請求項１に記載のメモリ装置。
【請求項８】
前記メモリ装置は、
前記メモリセルアレイから読み出される前記メモリセルのデータと、前記アンチヒューズ回路部から読み出される前記欠陥セルアドレスとを受信し、前記メモリセルのデータまたは前記欠陥セルアドレスを選択して、少なくとも一つ以上のデータ入出力信号を通じて出力する選択部をさらに備えることを特徴とする請求項１に記載のメモリ装置。
【請求項９】
前記メモリ装置は、
スルーホール及び前記スルーホールに連結されるマイクロバンプを備えることを特徴とする請求項１に記載のメモリ装置。
【請求項１０】
アドレス信号を受信し、メモリ装置の動作モードをプログラミングするモードレジスタデコーダと、
少なくとも一つ以上のアンチヒューズを備え、前記メモリ装置の動作モードによる特性欠陥コードを前記アンチヒューズにプログラミングし、前記特性欠陥コードを外部に読み出すアンチヒューズ回路部と、を備えることを特徴とするメモリ装置。
【請求項１１】
前記アンチヒューズ回路部は、
前記メモリ装置のタイミングパラメータ規定、リフレッシュ規定、入出力トリガー電圧規定及びデータトレーニング規定のうち少なくとも一つについての前記特性欠陥コードを保存することを特徴とする請求項１０に記載のメモリ装置。
【請求項１２】
前記メモリ装置は、
受信される前記アドレス信号をデコーディングし、デコーディングされた前記アドレス信号に対応する前記アンチヒューズに前記特性欠陥コードをプログラミングするアドレスデコーダをさらに備えることを特徴とする請求項１０に記載のメモリ装置。
【請求項１３】
少なくとも一つ以上のメモリ装置と、
前記メモリ装置内の欠陥セルのアクセスが要請される場合、前記欠陥セルの代りにアクセスされる保存部を備えるメモリバッファと、を備え、
前記メモリ装置は、
少なくとも一つ以上のアンチヒューズを備え、メモリセルアレイ内の前記欠陥セルのアドレスを前記アンチヒューズに保存し、前記欠陥セルのアドレスを前記メモリバッファに読み出すアンチヒューズ回路部を備えることを特徴とするメモリモジュール。
【請求項１４】
前記メモリバッファは、
前記欠陥セルのアドレスを保存し、外部から入力されるアドレスと前記欠陥セルのアドレスとを比較してヒット信号を発生させるロジック回路部と、
前記欠陥セルのアドレスに保存されるデータを保存する前記保存部と、
前記ヒット信号に応答して、前記欠陥セルに保存されるデータを前記保存部に書き込むか、または前記保存部でデータを読み出す選択部と、を備えることを特徴とする請求項１３に記載のメモリモジュール。
【請求項１５】
前記保存部は、
前記メモリモジュール内のただ一つの前記欠陥セルのみを救済するために、一つのレジスタのみを備えることを特徴とする請求項１３に記載のメモリモジュール。
【請求項１６】
前記保存部は、
前記メモリモジュール内の複数の前記欠陥セルを救済するために、複数のレジスタを備えることを特徴とする請求項１３に記載のメモリモジュール。
【請求項１７】
少なくとも一つ以上のメモリ装置と、
前記メモリ装置内の欠陥セルのアクセスが要請される場合、前記欠陥セルの代りにアクセスされる保存部を備えるメモリコントローラと、を備え、
前記メモリ装置は、
少なくとも一つ以上のアンチヒューズを備え、メモリセルアレイ内の前記欠陥セルのアドレスを前記アンチヒューズに保存し、前記欠陥セルのアドレスを前記メモリコントローラに読み出すアンチヒューズ回路部を備えることを特徴とするメモリシステム。
【請求項１８】
メモリコントローラは、
前記欠陥セルのアドレスを保存し、外部から入力されるアドレスと前記欠陥セルのアドレスとを比較してヒット信号を発生させるロジック回路部と、
前記欠陥セルのアドレスに保存されるデータを保存する前記保存部と、
前記ヒット信号に応答して、前記欠陥セルに保存されるデータを前記保存部に／から書き込む／読み出す選択部と、を備えることを特徴とする請求項１７に記載のメモリシステム。
【請求項１９】
前記ロジック回路部は、
前記メモリ装置の前記アンチヒューズ回路部から読み出される前記欠陥セルのアドレスを受信して保存する不良アドレステーブルと、
ホストから伝送されたアドレスと、前記不良アドレステーブルに保存された前記欠陥セルアドレスとを比較して前記ヒット信号を発生させるアドレス比較部と、を備えることを特徴とする請求項１８に記載のメモリシステム。
【請求項２０】
前記保存部は、
前記メモリモジュール内のただ一つの前記欠陥セルのみを救済するために、一つのレジスタのみを備えることを特徴とする請求項１７に記載のメモリシステム。
【請求項２１】
前記保存部は、
前記メモリモジュール内の複数の前記欠陥セルを救済するために、複数のレジスタを備えることを特徴とする請求項１７に記載のメモリシステム。
【請求項２２】
少なくとも一つ以上のメモリ装置と、
ホストから前記メモリ装置のアクセスが要請される場合、前記メモリ装置の特性欠陥を補正するメモリコントローラと、を備え、
前記メモリ装置は、
少なくとも一つ以上のアンチヒューズを備え、前記メモリ装置の特性欠陥コードを前記アンチヒューズに保存し、前記特性欠陥コードを前記メモリコントローラに読み出すアンチヒューズ回路部を備えることを特徴とするメモリシステム。
【請求項２３】
メモリ装置内の欠陥セルのアドレスを保存し、外部から入力されるアドレスと前記欠陥セルのアドレスとを比較してヒット信号を発生させるロジック回路部と、
前記欠陥セルのアドレスに保存されるデータを保存する保存部と、
前記ヒット信号に応答して、前記欠陥セルに保存されるデータを前記保存部に／から書き込む／読み出す選択部と、を備えることを特徴とするメモリコントローラ。
【請求項２４】
メモリ装置のタイミングパラメータ規定、リフレッシュ規定、入出力トリガー電圧規定及びデータトレーニング規定のうち少なくとも一つについての特性欠陥コードを保存するアンチヒューズマッピングレジスタ部と、
ホストから要請されるコマンドを受信し、前記アンチヒューズマッピングレジスタ部に保存された前記特性欠陥コードに応答して、前記コマンドの出力時間を制御して前記メモリ装置に伝送する第１遅延制御部と、
前記ホストから要請されるアドレスを受信し、前記アンチヒューズマッピングレジスタ部に保存された前記特性欠陥コードに応答して、前記アドレスの出力時間を制御して前記メモリ装置に伝送する第２遅延制御部と、
前記ホストに／からデータを送信／受信し、前記アンチヒューズマッピングレジスタ部に保存された前記特性欠陥コードに応答して、前記メモリ装置に／から送受信されるデータの伝送時間を制御する第３遅延制御部と、を備えることを特徴とするメモリコントローラ。
【請求項２５】
前記メモリコントローラは、
前記アンチヒューズマッピングレジスタ部に保存された前記特性欠陥コードに応答して、前記メモリ装置に／から送受信されるデータの読み出しレイテンシー、書き込みレイテンシーまたはＣＡＳレイテンシーを制御するレイテンシー制御部を備えることを特徴とする請求項２４に記載のメモリコントローラ。
【請求項２６】
前記メモリコントローラは、
前記アンチヒューズマッピングレジスタ部に保存された前記特性欠陥コードに応答して、前記メモリ装置で入出力されるデータのトリガーレベルである基準電圧を発生させる基準電圧発生回路を制御することを特徴とする請求項２４に記載のメモリコントローラ。
【請求項２７】
少なくとも一つ以上のメモリ装置と、
ホストから前記メモリ装置のアクセスが要請される場合、前記メモリ装置の特性欠陥を補正するメモリバッファと、を備え、
前記メモリ装置は、
少なくとも一つ以上のアンチヒューズを備え、前記メモリ装置の特性欠陥コードを前記アンチヒューズに保存し、前記特性欠陥コードを前記メモリコントローラに読み出すアンチヒューズ回路部を備えることを特徴とするメモリモジュール。
【請求項２８】
前記アンチヒューズ回路部は、
前記メモリ装置のタイミングパラメータ規定、リフレッシュ規定、入出力トリガー電圧規定及びデータトレーニング規定のうち少なくとも一つについての前記特性欠陥コードを保存することを特徴とする請求項２７に記載のメモリモジュール。
【請求項２９】
前記メモリバッファは、
前記メモリ装置から読み出された前記特性欠陥コードを保存するアンチヒューズマッピングレジスタ部と、
前記ホストから要請されるコマンドを受信し、前記アンチヒューズマッピングレジスタ部に保存された前記特性欠陥コードに応答して、前記コマンドの出力時間を制御して前記メモリ装置に伝送する第１遅延制御部と、
前記ホストから要請されるアドレスを受信し、前記アンチヒューズマッピングレジスタ部に保存された前記特性欠陥コードに応答して、前記アドレスの出力時間を制御して前記メモリ装置に伝送する第２遅延制御部と、
前記ホストに／からデータを送信／受信し、前記アンチヒューズマッピングレジスタ部に保存された前記特性欠陥コードに応答して、前記メモリ装置に／から送受信されるデータの伝送時間を制御する第３遅延制御部と、
前記アンチヒューズマッピングレジスタ部に保存された前記特性欠陥コードに応答して、前記メモリ装置に／から送受信されるデータの読み出しレイテンシー、書き込みレイテンシーまたはＣＡＳレイテンシーを制御するレイテンシー制御部と、をさらに備えることを特徴とする請求項２７に記載のメモリモジュール。
【請求項３０】
前記メモリバッファは、
前記アンチヒューズマッピングレジスタ部に保存された前記特性欠陥コードに応答して、前記メモリ装置で入出力されるデータのトリガーレベルである基準電圧を発生させる基準電圧発生回路を制御することを特徴とする請求項２７に記載のメモリモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、パッケージング後に生じる特性欠陥を救済するメモリ装置、これを装着したメモリモジュール及びメモリシステムに関する。
【背景技術】
【０００２】
多くの製造会社がメモリモジュールを作っている。メモリモジュール製造会社はメモリモジュールのコストを下げることで競争力を確保するが、利益マージンが低い問題がある。歩留まりが比較的高いとしても、メモリモジュールに取り付けられたメモリチップに欠陥が生ずる恐れがある。メモリチップは、テストを通じて良品のみ選別されたものである。欠陥メモリチップをメモリモジュールから除去して他のメモリチップをメモリモジュールに取り付ける再作業は、高コストで手間が多くかかって製造コストを高める。メモリモジュールの再作業なしにメモリチップの欠陥を救済できる方法が要求される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】韓国公開特許第２００１−００５６７８６号公報
【特許文献２】米国特許出願公開第１０／９３５４７４号明細書
【特許文献３】米国特許出願公開第０９／７２６４７３号明細書
【特許文献４】米国特許出願公開第１２／７０５５９５号明細書
【特許文献５】米国特許第７８３５２０６号明細書
【特許文献６】米国特許第７３７９３６１号明細書
【特許文献７】米国特許第７３６６９４６号明細書
【特許文献８】米国特許第７８１３１９４号明細書
【特許文献９】米国特許第７６５０５２８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする技術的課題は、パッケージング後に生じる特性欠陥を救済するメモリ装置とこれを取り付けたメモリモジュール及びメモリシステムを提供するところにある。
【課題を解決するための手段】
【０００５】
本発明の一態様によるメモリ装置は、複数のメモリセルを含むメモリセルアレイと、
少なくとも一つ以上のアンチヒューズを備え、前記メモリセルアレイ内の欠陥セルアドレスを前記アンチヒューズに保存し、前記欠陥セルアドレスを外部に読み出すアンチヒューズ回路部と、を備える。
【０００６】
本発明の実施形態により、前記アンチヒューズ回路部は、前記メモリ装置のテスト時に生じる前記欠陥セルアドレスを保存する。
【０００７】
本発明の実施形態により、前記アンチヒューズ回路部は、前記メモリ装置がパッケージングされた後に生じる前記欠陥セルアドレスを保存する。
【０００８】
本発明の実施形態により、前記アンチヒューズ回路部は、前記欠陥セルアドレスをアップデートさせつつ保存する。
【０００９】
本発明の実施形態により、前記アンチヒューズ回路部は、前記メモリ装置の電源電圧の安定化を示すパワーアップ信号に応答して、前記欠陥セルアドレスを読み出す。
【００１０】
本発明の実施形態により、前記メモリ装置は、前記メモリセルアレイ内の前記メモリセルのデータをリフレッシュさせるリフレッシュコマンドを用いて、前記アンチヒューズ回路部の読み出しモードまたはプログラムモードの開始を指示する。
【００１１】
本発明の実施形態により、前記メモリ装置は、前記メモリセルアレイ内の前記メモリセルのリフレッシュ動作を終了させるリフレッシュコマンドを用いて、前記アンチヒューズ回路部の読み出しモードまたはプログラムモードの終了を指示する。
【００１２】
本発明の実施形態により、前記メモリ装置は、前記メモリセルアレイから読み出される前記メモリセルのデータと、前記アンチヒューズ回路部から読み出される前記欠陥セルアドレスとを受信し、前記メモリセルのデータまたは前記欠陥セルアドレスを選択して、少なくとも一つ以上のデータ入出力信号を通じて出力する選択部をさらに備える。
【００１３】
本発明の実施形態により、前記メモリ装置は、スルーホール及び前記スルーホールに連結されるマイクロバンプを備える。
【００１４】
本発明の実施形態により、アドレス信号を受信し、メモリ装置の動作モードをプログラミングするモードレジスタデコーダと、少なくとも一つ以上のアンチヒューズを備え、前記メモリ装置の動作モードによる特性欠陥コードを前記アンチヒューズにプログラミングし、前記特性欠陥コードを外部に読み出すアンチヒューズ回路部と、を備える。
【００１５】
本発明の実施形態により、前記アンチヒューズ回路部は、前記メモリ装置のタイミングパラメータ規定、リフレッシュ規定、入出力トリガー電圧規定及びデータトレーニング規定のうち少なくとも一つについての前記特性欠陥コードを保存する。
【００１６】
本発明の実施形態により、前記メモリ装置は、前記受信されるアドレス信号をデコーディングし、デコーディングされた前記アドレス信号に対応する前記アンチヒューズに前記特性欠陥コードをプログラミングするアドレスデコーダをさらに備える。
【００１７】
本発明の他の態様によるメモリモジュールは、少なくとも一つ以上のメモリ装置と、前記メモリ装置内の欠陥セルのアクセスが要請される場合、前記欠陥セルの代りにアクセスされる保存部を備えるメモリバッファと、を備え、前記メモリ装置は、少なくとも一つ以上のアンチヒューズを備え、メモリセルアレイ内の前記欠陥セルのアドレスを前記アンチヒューズに保存し、前記欠陥セルのアドレスを前記メモリバッファに読み出すアンチヒューズ回路部を備える。
【００１８】
本発明の実施形態により、メモリバッファは、前記欠陥セルのアドレスを保存し、外部から入力されるアドレスと前記欠陥セルのアドレスとを比較してヒット信号を発生させるロジック回路部と、前記欠陥セルのアドレスに保存されるデータを保存する前記保存部と、前記ヒット信号に応答して、前記欠陥セルに保存されるデータを前記保存部に書き込むか、または前記保存部でデータを読み出す選択部と、を備える。
【００１９】
本発明の実施形態により、前記保存部は、前記メモリモジュール内のただ一つの前記欠陥セルのみを救済するために、一つのレジスタのみを備える。
【００２０】
本発明の実施形態により、前記保存部は、前記メモリモジュール内の複数の前記欠陥セルを救済するために、複数のレジスタを備える。
【００２１】
本発明の他の態様によるメモリシステムは、少なくとも一つ以上のメモリ装置と、前記メモリ装置内の欠陥セルのアクセスが要請される場合、前記欠陥セルの代りにアクセスされる保存部を備えるメモリコントローラと、を備え、前記メモリ装置は、少なくとも一つ以上のアンチヒューズを備え、メモリセルアレイ内の前記欠陥セルのアドレスを前記アンチヒューズに保存し、前記欠陥セルのアドレスを前記メモリコントローラに読み出すアンチヒューズ回路部を備える。
【００２２】
本発明の実施形態により、メモリコントローラは、前記欠陥セルのアドレスを保存し、外部から入力されるアドレスと前記欠陥セルのアドレスとを比較してヒット信号を発生させるロジック回路部と、前記欠陥セルのアドレスに保存されるデータを保存する前記保存部と、前記ヒット信号に応答して、前記欠陥セルに保存されるデータを前記保存部に／から書き込む／読み出す選択部と、を備える。
【００２３】
本発明の実施形態により、前記ロジック回路部は、前記メモリ装置の前記アンチヒューズ回路部から読み出される前記欠陥セルのアドレスを受信して保存する不良アドレステーブルと、ホストから伝送されたアドレスと、前記不良アドレステーブルに保存された前記欠陥セルアドレスとを比較して前記ヒット信号を発生させるアドレス比較部と、を備える。
【００２４】
本発明の実施形態により、前記保存部は、前記メモリモジュール内のただ一つの前記欠陥セルのみを救済するために、一つのレジスタのみを備える。
【００２５】
本発明の実施形態により、前記保存部は、前記メモリモジュール内の複数の前記欠陥セルを救済するために、複数のレジスタを備える。
【００２６】
本発明の実施形態により、少なくとも一つ以上のメモリ装置と、ホストから前記メモリ装置のアクセスが要請される場合、前記メモリ装置の特性欠陥を補正するメモリコントローラと、を備え、前記メモリ装置は、少なくとも一つ以上のアンチヒューズを備え、前記メモリ装置の特性欠陥コードを前記アンチヒューズに保存し、前記特性欠陥コードを前記メモリコントローラに読み出すアンチヒューズ回路部を備える。
【００２７】
本発明の他の態様によるメモリコントローラは、メモリ装置内の欠陥セルのアドレスを保存し、外部から入力されるアドレスと前記欠陥セルのアドレスとを比較してヒット信号を発生させるロジック回路部と、前記欠陥セルのアドレスに保存されるデータを保存する保存部と、前記ヒット信号に応答して、前記欠陥セルに保存されるデータを前記保存部に／から書き込む／読み出す選択部と、を備える。
【００２８】
本発明の実施形態により、メモリ装置のタイミングパラメータ規定、リフレッシュ規定、入出力トリガー電圧規定及びデータトレーニング規定のうち少なくとも一つについての特性欠陥コードを保存するアンチヒューズマッピングレジスタ部と、ホストから要請されるコマンドを受信し、前記アンチヒューズマッピングレジスタ部に保存された前記特性欠陥コードに応答して、前記コマンドの出力時間を制御して前記メモリ装置に伝送する第１遅延制御部と、前記ホストから要請されるアドレスを受信し、前記アンチヒューズマッピングレジスタ部に保存された前記特性欠陥コードに応答して、前記アドレスの出力時間を制御して前記メモリ装置に伝送する第２遅延制御部と、前記ホストに／からデータを送信／受信し、前記アンチヒューズマッピングレジスタ部に保存された前記特性欠陥コードに応答して、前記メモリ装置に／から送受信されるデータの伝送時間を制御する第３遅延制御部と、を備える。
【００２９】
本発明の実施形態により、前記メモリコントローラは、前記アンチヒューズマッピングレジスタ部に保存された前記特性欠陥コードに応答して、前記メモリ装置に／から送受信されるデータの読み出しレイテンシー、書き込みレイテンシーまたはＣＡＳレイテンシーを制御するレイテンシー制御部を備える。
【００３０】
本発明の実施形態により、前記メモリコントローラは、前記アンチヒューズマッピングレジスタ部に保存された前記特性欠陥コードに応答して、前記メモリ装置で入出力されるデータのトリガーレベルである基準電圧を発生させる基準電圧発生回路を制御する。
【００３１】
本発明の他の態様によるメモリモジュールはまた、少なくとも一つ以上のメモリ装置と、ホストから前記メモリ装置のアクセスが要請される場合、前記メモリ装置の特性欠陥を補正するメモリバッファと、を備え、前記メモリ装置は、少なくとも一つ以上のアンチヒューズを備え、前記メモリ装置の特性欠陥コードを前記アンチヒューズに保存し、前記特性欠陥コードを前記メモリコントローラに読み出すアンチヒューズ回路部を備える。
【００３２】
本発明の実施形態により、前記アンチヒューズ回路部は、前記メモリ装置のタイミングパラメータ規定、リフレッシュ規定、入出力トリガー電圧規定及びデータトレーニング規定のうち少なくとも一つについての前記特性欠陥コードを保存する。
【００３３】
本発明の実施形態により、前記メモリバッファは、前記メモリ装置から読み出された前記特性欠陥コードを保存するアンチヒューズマッピングレジスタ部と、前記ホストから要請されるコマンドを受信し、前記アンチヒューズマッピングレジスタ部に保存された前記特性欠陥コードに応答して、前記コマンドの出力時間を制御して前記メモリ装置に伝送する第１遅延制御部と、前記ホストから要請されるアドレスを受信し、前記アンチヒューズマッピングレジスタ部に保存された前記特性欠陥コードに応答して、前記アドレスの出力時間を制御して前記メモリ装置に伝送する第２遅延制御部と、前記ホストに／からデータを送信／受信し、前記アンチヒューズマッピングレジスタ部に保存された前記特性欠陥コードに応答して、前記メモリ装置に／から送受信されるデータの伝送時間を制御する第３遅延制御部と、前記アンチヒューズマッピングレジスタ部に保存された前記特性欠陥コードに応答して、前記メモリ装置に／から送受信されるデータの読み出しレイテンシー、書き込みレイテンシーまたはＣＡＳレイテンシーを制御するレイテンシー制御部と、をさらに備える。
【００３４】
本発明の実施形態により、前記メモリバッファは、前記アンチヒューズマッピングレジスタ部に保存された前記特性欠陥コードに応答して、前記メモリ装置で入出力されるデータのトリガーレベルである基準電圧を発生させる基準電圧発生回路を制御する。
【図面の簡単な説明】
【００３５】
【図１】本発明の多様な実施形態によるメモリ装置を備えるメモリモジュールを説明する図面である。
【図２】図１のアンチヒューズ回路部に備えられるアンチヒューズを説明する図面である。
【図３】図１のメモリ装置を具体的に説明するブロック図である。
【図４】図３のメモリ装置の動作モードを説明するタイミング図である。
【図５】図３のメモリ装置の動作モードを説明するタイミング図である。
【図６】図１のメモリモジュールの動作方法を説明する図面である。
【図７】本発明の多様な実施形態によるメモリ装置を備えるメモリシステムの第１例を説明する図面である。
【図８】図７のメモリシステムを具体的に説明するブロック図である。
【図９】本発明の多様な実施形態によるメモリ装置を備えるメモリシステムの第２例を説明する図面である。
【図１０Ａ】図９の遅延制御部を説明する図面である。
【図１０Ｂ】図９の遅延制御部を説明する図面である。
【図１１】本発明の多様な実施形態によるメモリ装置を備えるメモリシステムの第３例を説明する図面である。
【図１２】本発明の多様な実施形態によるメモリ装置を備えるメモリシステムの第４例を説明する図面である。
【図１３】本発明の多様な実施形態によるメモリ装置を備えるメモリシステムの第５例を説明する図面である。
【図１４】本発明の多様な実施形態によるメモリ装置を備えるメモリモジュールの第２例を説明する図面である。
【図１５】本発明の多様な実施形態によるメモリ装置を備えるメモリモジュールの第３例を説明する図面である。
【図１６】本発明の多様な実施形態によるメモリ装置を備えるメモリモジュールの第４例を説明する図面である。
【図１７】本発明の多様な実施形態によるメモリ装置を備えるメモリモジュールの第５例を説明する図面である。
【図１８】本発明の多様な実施形態によるメモリ装置を積層したメモリパッケージを説明する断面図である。
【図１９】図１８のボトムチップを説明する図面である。
【発明を実施するための形態】
【００３６】
以下、添付した図面を参照して本発明の実施形態について詳細に説明する。本発明の実施形態は、当業者に本発明をさらに完全に説明するために提供されるものである。本発明は多様な変更を加えられ、かついろいろな形態を持つことができるが、特定実施形態を図面に例示して詳細に説明する。しかし、これらは本発明を特定の開示形態に限定しようとするものではなく、本発明の思想及び技術範囲に含まれるあらゆる変更、均等物ないし代替物を含むと理解されなければならない。各図面を説明するときに類似した参照符号を類似した構成要素に付ける。添付した図面において、構造物の寸法は、本発明を明らかにするために実際より拡大または縮小して示すものである。
【００３７】
本出願で使った用語は、単に特定の実施形態を説明するために使われたものであり、本発明を限定しようとする意図ではない。単数の表現は、文脈上明らかに異なって意味しない限り、複数の表現を含む。本出願で、“含む”または“持つ”などの用語は、明細書上に記載の特徴、数字、段階、動作、構成要素、部分品またはこれらの組み合わせがあるということを指定しようとするものであり、一つまたはそれ以上の他の特徴や数字、段階、動作、構成要素、部分品またはこれらの組み合わせの存在または付加可能性を予め排除しないと理解されなければならない。
【００３８】
特に定義されていない限り、技術的や科学的な用語をはじめとしてここで使われるすべての用語は、当業者によって一般的に理解されるものと同じ意味を持つ。一般的に使われる辞書に定義されている用語は、関連技術の文脈上持つ意味と一致する意味を持つと解釈されねばならず、本出願で明らかに定義しない限り、理想的または過度に形式的な意味に解釈されない。
【００３９】
半導体メモリ装置の保存容量は、製造工程技術の発達で増大しつつある。微細化工程技術が進むにつれて欠陥のあるメモリセルの数も増加しつつある。これら欠陥メモリセルは、冗長メモリセルに入れ替わる。
【００４０】
欠陥メモリセルをアドレッシングする欠陥アドレスが、複数のプログラムヒューズを備えるヒューズ回路に保存される。欠陥アドレスに対するアクセスが要請されれば、ヒューズ回路は、欠陥メモリセルではない冗長メモリセルへの入れ替えアクセスを行うように制御する。これら欠陥アドレスは、メモリ装置のテスト過程で検出される。欠陥アドレスは、レーザービームを照射する方法を用いてプログラムヒューズをプログラミングして保存される。
【００４１】
ところが、欠陥アドレスが入れ替わった後にも、パッケージング時の熱ストレスによって欠陥ビットが時々生じる。パッケージング後に欠陥ビットが生じれば、欠陥アドレスは、レーザービームを照射する方法ではこれ以上入れ替わらないという問題点が生じる。
【００４２】
パッケージング後に生じる欠陥ビットの数は、メモリ装置のテスト過程で生じる欠陥ビットの数より非常に少ない。すなわち、パッケージング後に生じるメモリ装置の欠陥は、マルチビットエラーというよりはシングルビットエラーである可能性が高い。したがって、欠陥ビットをワードライン単位やビットライン単位ではないビット単位に入れ替えることが望ましい。
【００４３】
図１は、本発明の多様な実施形態によるメモリ装置を備えるメモリモジュールの第１例を説明する図面である。
【００４４】
図１を参照すれば、メモリモジュール１００は、複数のメモリ装置１１０及びメモリバッファ１２０を備える。メモリモジュール１１０は、例えば、８個のメモリ装置１１０を備え、メモリ装置１１０は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）で構成される。メモリ装置１１０は、欠陥セルアドレスを保存するアンチヒューズ回路部１１２を備える。アンチヒューズ回路部１１２は、複数のアンチヒューズを備えるアンチヒューズアレイで構成される。メモリ装置１１０は、第１データ入出力バス１１４を介して読み出し／書き込みデータを送受信する。第１データ入出力バス１１４は、例えば、８個のデータ入出力信号ＤＱラインで構成される。また、第１データ入出力バス１１４は、１６個または３２個などの多様な数のデータ入出力信号ＤＱラインで構成される。
【００４５】
メモリバッファ１２０は、メモリ装置１１０内の欠陥セルのアクセスが要請された場合、欠陥セルの代りにアクセスされる所定の保存部１２２を備える。メモリ装置１１０の欠陥セルに書き込まれるデータは、その代りにメモリバッファ１２０内の保存部１２２に書き込まれる。メモリ装置１１０の欠陥セルが読み出される時、読み出しデータは、欠陥セルから読み出される代りに、メモリバッファ１２０内の保存部１２２から読み出される。
【００４６】
メモリバッファ１２０は、保存部１２２、ロジック回路部１２４、そして選択部１２６を備える。保存部１２２は、メモリ装置１１０のテスト時に発生した欠陥セルアドレスに書き込まれるデータを保存する。また、保存部１２２は、メモリモジュール１００がシステムに取り付けられて動作中に新たに生じる欠陥セルのアドレスに書き込まれるデータを保存する。これによって、保存部１２２はさらに生じる欠陥セルアドレスに書き込まれるデータをアップデートさせつつ保存する。保存部１２２は、レジスタまたはＳＲＡＭなどのメモリ素子で具現される。
【００４７】
ロジック回路部１２４は、メモリ装置１１０の欠陥セルアドレスを保存する。欠陥セルアドレスは、メモリ装置１１０のアンチヒューズ回路部１１２から読み出された欠陥セルアドレスである。また、ロジック回路部１２４は、外部から入力されるアドレスと欠陥セルアドレスとを比較するアドレス比較部を備える。ロジック回路部１２４は、入力アドレスと欠陥セルアドレスとを比較する排他的論理和（Ｅｘｃｌｕｓｉｖｅ ＯＲ）回路で構成され、入力アドレスと欠陥セルアドレスとが一致する場合にヒット信号ＨＩＴを発生させる。
【００４８】
選択部１２６は、ヒット信号ＨＩＴが活性化すれば、メモリ装置１１０内の欠陥メモリセルに書き込まれるデータを保存部１２２に書き込む。また、選択部１２６は、ヒット信号ＨＩＴが活性化すれば、欠陥メモリセルでデータを読み出す代りに、保存部１２２からデータを読み出す。
【００４９】
選択部１２６は、ヒット信号ＨＩＴが非活性化すれば、第２データ入出力バス１２１を介して受信されるメモリ装置１１０の読み出しデータを、第３データ入出力バス１２７を介してメモリモジュール１００外部に出力する。
【００５０】
第２データ入出力バス１２１は、メモリ装置１１０それぞれの第１データ入出力バス１１４と連結される。例えば、第１データ入出力バス１１４が８個のデータ入出力信号ＤＱラインで構成され、メモリ装置１１０が８個取り付けられる場合、第２データ入出力バス１２１は、６４個のデータ入出力信号ＤＱラインで構成される。この場合、第３データ入出力バス１２７も、６４個のデータ入出力信号ＤＱラインで構成される。
【００５１】
また、選択部１２６は、ヒット信号ＨＩＴが非活性化すれば、第３データ入出力バス１１４を介して受信データを第２データ入出力バス１２１に伝達する。第２データ入出力バス１２１に伝達されたデータは、第１データ入出力バス１１４を介してメモリ装置１１０に書き込まれる。
【００５２】
保存部１２２は、メモリモジュール１００内のただ一つの欠陥セルのみを救済するつもりでただ一つのレジスタのみを備える。他の方案として、保存部１２２は、複数の欠陥セルを救済するつもりで複数のレジスタを備える。２個以上のメモリ装置１１０が欠陥であり、一つのメモリ装置１１０内に２個の欠陥があり得るからである。
【００５３】
図２は、図１のアンチヒューズ回路部１１２に備えられるアンチヒューズを説明する図面である。アンチヒューズ回路部１１２は、アンチヒューズ２が行及び列に配列されるアンチヒューズアレイで構成される。
【００５４】
図２を参照すれば、アンチヒューズ２は、ソース４とドレイン５とが連結されたデプレッション型のＭＯＳトランジスタで構成される。初期状態で、ゲート電極３に連結された第１ノード６と、ソース４及びドレイン５に共通で連結された第２ノード７との間の抵抗は、これら間がゲート酸化膜によって分離されているため、非常に大きい。これにより、第１ノード６と第２ノード７との間は非導通状態である。アンチヒューズ回路２は、第１ノード６と第２ノード７との間にブレークダウン電圧を印加することでゲート酸化膜を破壊させて、非導通状態から導通状態に不可逆的に（ｉｒｒｅｖｅｒｓｉｂｌｙ）変わりうる。ゲート酸化膜が破壊されれば、第１ノード６と第２ノード７との間の抵抗は低くなる。
【００５５】
図３は、図１のメモリ装置１１０を具体的に説明するブロック図である。
【００５６】
図３を参照すれば、メモリ装置１１０は、欠陥セルアドレスを保存するアンチヒューズアレイで構成されるアンチヒューズ回路部１１２を備える。メモリ装置１１０は、ＤＲＡＭセルを含むメモリセルアレイ１１１と、ＤＲＡＭセルを駆動するための各種回路ブロックとを備える。メモリ装置１１０は、外部からコマンドＣＭＤを受信するコマンド入力バッファ１１３ａと、外部からアドレスＡＤＤＲを受信するアドレス入力バッファ１１３ｂとを備える。コマンドＣＭＤは、クロック信号ＣＫ、クロックイネーブル信号ＣＫＥ、チップ選択信号ＣＳＢ、ロウアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ、書き込みイネーブル信号ＷＥＢ及びデータ入力／出力マスク信号ＤＱＭなどのコマンド信号の組み合わせを意味する。
【００５７】
受信されたコマンドＣＭＤはコマンドデコーダ１１４に提供され、コマンドデコーダ１１４は、回路ブロックを制御するための各種内部コマンド信号を生成する。
【００５８】
受信されたアドレスＡＤＤＲは、ＭＲＳデコーダ１１５、第１アドレスデコーダ１１６、そして第２アドレスデコーダ１１７に提供される。ＭＲＳデコーダ１１５は、受信されるアドレス信号ＡＤＤＲを保存してメモリ装置１１０の多様な動作モードをプログラミングする。例えば、ＣＡＳレイテンシー、アドレッシングモード、バースト長、テストモード、ＤＬＬリセット、そして多様なユーザ特定オプションをプログラミングする。ＭＲＳデコーダ１１５は、アドレッシングモードを制御する第１アドレッシングイネーブル信号ＥＮ１、第２アドレッシングイネーブル信号ＥＮ２、そして選択信号ＳＥＬを発生させる。第１アドレッシングイネーブル信号ＥＮ１は、ノーマルアドレッシングモードを制御する信号であり、第２イネーブル信号ＥＮ２は、リペアアドレッシングモードを制御する信号である。
【００５９】
第１アドレスデコーダ１１６は、第１アドレッシングイネーブル信号ＥＮ１に応答してアドレス信号ＡＤＤＲをデコーディングし、メモリセルアレイ１１１のワードラインを活性化させてビットラインに対する選択動作を行う。第２アドレスデコーダ１１７は、第２アドレッシングイネーブル信号ＥＮ２に応答してアドレス信号をデコーディングし、アンチヒューズ回路部１１２内のアンチヒューズをプログラミングする。プログラミングされたアンチヒューズは、メモリセルアレイ１１１内の欠陥セルアドレスを保存する。
【００６０】
アンチヒューズ回路部１１２は、メモリ装置１１０のテスト時に生じる欠陥セルのアドレスを保存する。また、アンチヒューズ回路部１１２は、図１のメモリモジュール１００がシステムに取り付けられて動作中に生じる欠陥セルのアドレスを保存する。アンチヒューズ回路部１１２は、欠陥セルアドレスをアップデートさせつつ保存する。アンチヒューズ回路部１１２は、パワーアップ検出信号ＰＶＣＣＨＢに応答して、アンチヒューズアレイに保存された欠陥セルアドレスを出力する。パワーアップ信号ＰＶＣＣＨＢは、メモリ装置１１０がパワーアップされた時に電源ＶＤＤが安定化したことを示す信号である。
【００６１】
アドレッシング選択部１１８は、選択信号ＳＥＬに応答して、メモリセルアレイ１１１から出力される読み出しデータ、またはアンチヒューズ回路部１１２から出力される欠陥セルアドレスを選択してデータ出力バッファ１１３ｃに出力する。例えば、アドレッシング選択部１１８は、選択信号ＳＥＬの活性化に応答して、アンチヒューズ回路部１１２から出力される欠陥セルアドレスをデータ出力バッファ１１３ｃに出力する。アドレッシング選択部１１８は、選択信号ＳＥＬの非活性化に応答して、メモリセルアレイ１１１から出力される読み出しデータをデータ出力バッファ１１３ｃに出力する。
【００６２】
データ出力バッファ１１３ｃに伝達された読み出しデータまたは欠陥セルアドレスは、データ入出力信号ＤＱを通じて外部に送り出される。メモリセルに記録されるデータは、データ入出力信号ＤＱを通じてデータ入力バッファ１１３ｄに受信される。データ入力バッファ１１３ｄは、基準電圧Ｖｒｅｆと記録データとを比較して入力するバッファで構成される。基準電圧Ｖｒｅｆは、記録データの入力トリガー電圧になる。記録データは、データ経路部１１９を介してメモリセルアレイ１１１内のメモリセルに記録される。
【００６３】
データ出力バッファ１１３ｃに伝達されたアンチヒューズ回路部１１２の欠陥セルアドレスは、データ入出力信号ＤＱを通じて第１データ入出力バス１１４（図１）に伝達される。第１データ入出力バス１１４（図１）は、第２データ入出力バス１２１（図１）と連結され、第２データ入出力バス１２１（図１）は、メモリバッファ１２０（図１）のロジック回路部１２４（図１）と連結される。ロジック回路部１２４（図１）は、第２データ入出力バス１２１（図１）で少なくとも一つのデータ入出力信号ＤＱと連結される。ロジック回路部１２４（図１）は、メモリ装置１１０のアンチヒューズ回路部１１２から読み出された欠陥セルアドレスを保存する。
【００６４】
図４及び図５は、図３のメモリ装置１１０の動作モードを説明するタイミング図である。図４は、メモリ装置１１０内のアンチヒューズ回路部１１２の読み出しモードを説明する図面であり、図５は、アンチヒューズ回路部１１２のプログラムモードを説明する図面である。
【００６５】
図３と連係して図４を参照すれば、メモリ装置１１０に電源ＶＤＤが供給され、クロックイネーブル信号ＣＫＥが活性化し、クロック信号ＣＫが順次に入力される。メモリ装置１１０の電源ＶＤＤが安定化すれば、メモリ装置１１０内部のパワーアップ検出信号ＰＶＣＣＨＢ（図示せず）が活性化する。
【００６６】
ＴＡ０タイミングで、クロック信号ＣＫの立上りエッジに同期するＭＲＳコマンドが受信される。ＭＲＳコマンドは、メモリ装置１１０の多様な動作モード、例えば、ＣＡＳレイテンシー、アドレッシングモード、バースト長、テストモード、ＤＬＬリセット、そして多様なユーザ特定オプションをプログラミングするコマンドである。ＭＲＳコマンドはアンチヒューズ回路部１１２をアクセスするリペアアドレッシングモードを示すアドレス信号ＡＤＤＲと共に受信される。
【００６７】
ＴＡ１タイミングで、クロック信号ＣＫの立上りエッジに同期するＳＲＥコマンドが受信される。ＳＲＥコマンドはメモリセルアレイ１１１内のメモリセルのデータをリフレッシュさせるリフレッシュコマンドである。また、ＳＲＥコマンドは、アンチヒューズ回路部１１２の読み出しモード開始を指示するコマンドとして使われる。
【００６８】
ＴＡ２タイミングで、クロック信号ＣＫの立上りエッジに同期するアクティブコマンドＡＣＴが受信される。アクティブコマンドＡＣＴと共にアンチヒューズ回路部１１２内のアンチヒューズアレイのロウアドレスをアドレッシングするアドレス信号ＡＤＤＲが受信される。
【００６９】
ＴＡ３タイミングで、クロック信号ＣＫの立上りエッジに同期する読み出しコマンドＲＤが受信される。読み出しコマンドＲＤと共に、アンチヒューズ回路部１１２内のアンチヒューズアレイのカラムアドレスをアドレッシングするアドレス信号ＡＤＤＲが受信される。
【００７０】
ＴＡ４タイミングで、受信されたロウアドレス及びカラムアドレスに該当するアンチヒューズアレイ内のアンチヒューズに保存されたデータが、クロック信号ＣＫの立上りエッジに同期して読み出される。アンチヒューズデータは、メモリ装置１１０の欠陥セルアドレスである。アンチヒューズデータは、複数のデータ入出力信号ＤＱ０〜ＤＱ７のうち少なくとも一つ以上のＤＱ信号に出力される。また、アンチヒューズデータは、メモリ装置１１０のバースト長ＢＬに該当するＤＱ信号を用いて出力される。
【００７１】
ＴＡ５タイミングで、クロック信号ＣＫの立上りエッジに同期するＳＲＸコマンドが受信される。ＳＲＸコマンドは、メモリセルアレイ１１１内のメモリセルのリフレッシュ動作を終了（ｅｘｉｔ）させるリフレッシュコマンドである。また、ＳＲＸコマンドは、アンチヒューズ回路部１１２の読み出しモード終了を指示するコマンドとして使われる。
【００７２】
メモリ装置１１０で、アンチヒューズ回路部１１２の読み出しモードは、ＳＲＥコマンドによって開始し、ＳＲＸコマンドによって終了する。アンチヒューズ回路部１１２内のアンチヒューズアレイは、アクティブ命令ＡＣＴと共に受信されるアドレス信号ＡＤＤＲによってロウアドレスがアドレッシングされ、読み出し命令ＲＤと共に受信されるアドレス信号ＡＤＤＲによってカラムアドレスがアドレッシングされる。アンチヒューズアレイは、ロウアドレス及びカラムアドレスに該当するアンチヒューズに保存された欠陥セルアドレスを、クロック信号ＣＫの立上りエッジに同期させてデータ入出力信号ＤＱに読み出す。
【００７３】
図３と連係して図５のアンチヒューズ回路部１１２のプログラムモードを説明すれば、メモリ装置１１０に電源ＶＤＤが供給され、クロックイネーブル信号ＣＫＥが活性化し、クロック信号ＣＫが順次に入力される。メモリ装置１１０の電源ＶＤＤが安定化すれば、メモリ装置１１０内部のパワーアップ検出信号ＰＶＣＣＨＢ（図示せず）が活性化する。
【００７４】
ＴＢ０タイミングで、クロック信号ＣＫの立上りエッジに同期するＭＲＳコマンドが受信される。ＭＲＳコマンドは、メモリ装置１１０の多様な動作モード、例えば、ＣＡＳレイテンシー、アドレッシングモード、バースト長、テストモード、ＤＬＬリセット、そして多様なユーザ特定オプションをプログラミングするコマンドである。ＭＲＳコマンドはアンチヒューズ回路部１１２をアクセスするリペアアドレッシングモードを示すアドレス信号ＡＤＤＲと共に受信される。
【００７５】
ＴＢ１タイミングで、クロック信号ＣＫの立上りエッジに同期するＳＲＥコマンドが受信される。ＳＲＥコマンドは、メモリセルアレイ１１１内のメモリセルのデータをリフレッシュさせるリフレッシュコマンドである。また、ＳＲＥコマンドは、アンチヒューズ回路部１１２のプログラムモード開始を指示するコマンドとして使われる。
【００７６】
ＴＢ２タイミングで、クロック信号ＣＫの立上りエッジに同期するアクティブコマンドＡＣＴが受信される。アクティブコマンドＡＣＴと共に、アンチヒューズ回路部１１２内のアンチヒューズアレイのロウアドレスをアドレッシングするアドレス信号ＡＤＤＲが受信される。
【００７７】
ＴＢ３タイミングで、クロック信号ＣＫの立上りエッジに同期する書き込みコマンドＷＲが受信される。書き込みコマンドＷＲと共に、アンチヒューズ回路部１１２内のアンチヒューズアレイのカラムアドレスをアドレッシングするアドレス信号ＡＤＤＲが受信される。
【００７８】
ＴＢ４タイミングで、クロック信号ＣＫの立上りエッジに同期してデータ入出力信号ＤＱに受信されるデータは、ロウアドレス及びカラムアドレスに該当するアンチヒューズアレイ内のアンチヒューズにプログラミングされる。データ入出力信号ＤＱに受信されるデータはメモリ装置１１０のテスト時に生じる欠陥セルのアドレスまたはメモリ装置１１０が、メモリモジュール１００に取り付けられて動作中に生じる欠陥セルのアドレスでありうる。欠陥セルアドレスは、複数のデータ入出力信号ＤＱ０〜ＤＱ７のうち少なくとも一つ以上のＤＱ信号を用いて受信される。
【００７９】
ＴＢ５タイミングで、クロック信号ＣＫの立上りエッジに同期するＳＲＸコマンドが受信される。ＳＲＸコマンドは、メモリセルアレイ１１１内のメモリセルのリフレッシュ動作を終了させるリフレッシュコマンドである。また、ＳＲＸコマンドは、アンチヒューズ回路部１１２のプログラムモード終了を指示するコマンドとして使われる。
【００８０】
図６は、図１のメモリモジュール１００の動作方法を説明する図面である。
【００８１】
図６を参照すれば、メモリモジュール１００のパワーアップまたは初期化動作（ステップ６１０）中、メモリ装置１１０は、電源ＶＤＤが安定化してパワーアップ検出信号ＰＶＣＣＨＢ（図示せず）が活性化するにつれて、ＭＲＳデコーダ１１５で提供される選択信号ＳＥＬに応答するアドレッシング選択部１１８を介して、アンチヒューズ回路部１１２に保存された欠陥セルアドレスを読み出す（ステップ６２０）。読み出された欠陥セルアドレスは、データ出力バッファ１１３ｃを介してデータ入出力信号ＤＱに出力され、データ入出力バス１１４を介してメモリバッファ１２０に伝達されて通報される（ステップ６３０）。
【００８２】
メモリバッファ１２０は、欠陥セルアドレスに該当するデータをロジック回路部１２４に保存する（ステップ６４０）。次いで、メモリモジュール１００の動作中にメモリ装置１１０内の新たな欠陥セルによるエラーが発生すれば（ステップ６５０）、メモリ装置１１０は、新たな欠陥セルに対するアドレス信号ＡＤＤＲをアドレスバッファ１１３ｂを介して受信し、ＭＲＳデコーダ１１５で提供される第２アドレッシングイネーブル信号ＥＮ２に応答して、新たな欠陥セルアドレスによってアンチヒューズ回路部１１２内のアンチヒューズをプログラミングする（ステップ６６０）。これによって、新たな欠陥セルアドレスはアンチヒューズ回路部（ステップ６７０）にアップデートされる。
【００８３】
図７は、本発明の多様な実施形態によるメモリ装置を備えるメモリシステムの第１例を説明する図面である。
【００８４】
図７を参照すれば、メモリシステム７００は、メモリモジュール７１０、メモリコントローラ７２０、そしてホストＣＰＵ７３０を備える。メモリモジュール７１０は、複数のメモリ装置１１０を備える。メモリ装置１１０は、図１及び図３に示したメモリ装置１１０と同じく、メモリ装置１１０は、欠陥セルアドレスをアップデートさせつつ保存するアンチヒューズ回路部１１２を備える。
【００８５】
メモリ装置１１０は、パワーアップシまたは初期化時にアンチヒューズ回路部１１２に保存された欠陥セルアドレスを読み出して、第１データ入出力バス１１４を介して出力する。第２データ入出力バス７２１は、メモリ装置１１０それぞれの第１データ入出力バス１１４と連結される。例えば、第１データ入出力バス１１４が８個のデータ入出力信号ＤＱラインで構成され、メモリ装置１１０が８個取り付けられる場合、第２データ入出力バス７２１は、６４個のデータ入出力信号ＤＱラインで構成される。
【００８６】
ホストＣＰＵ７３０は、メモリコントローラ７２０を介してメモリモジュール７１０上のメモリ装置１１０内のメモリを読み出しまたは書き込みする。ホストＣＰＵ７３０は、直接メモリ装置１１０を読み出しまたは書き込みせず、読み出しまたは書き込み命令、そしてアドレス信号を含むコマンド／アドレス信号及びデータＨＤＡＴＡをメモリコントローラ７２０に伝送する。また、ホストＣＰＵ７３０は、メモリコントローラ７２０から伝送されるデータＨＤＡＴＡを受信する。
【００８７】
メモリコントローラ７２０は、保存部７２２、ロジック回路部７２４、そして選択部７２６を備える。保存部７２２は、メモリ装置１１０のテスト時に発生した欠陥セルアドレスに書き込まれるデータを保存する。また、保存部７２２は、メモリシステム７００が動作中に新たに生じる欠陥セルのアドレスに書き込まれるデータを保存する。これによって、保存部７２２は、さらに生じる欠陥セルアドレスに書き込まれるデータをアップデートさせつつ保存する。
【００８８】
ロジック回路部７２４は、ホストＣＰＵ７３０から伝送されたアドレスが、メモリ装置１１０内の欠陥セルアドレスであるかどうかを判断する。ロジック回路部７２４は、欠陥セルアドレスを保存する不良アドレステーブル８２６（図８）と、ホストＣＰＵ ７３０から伝送されたアドレスと、不良アドレステーブル８２６（図８）に保存された欠陥セルアドレスとを比較するアドレス比較部８２７（図８）と、を備える。ロジック回路部７２４は、伝送されたアドレスと欠陥セルアドレスとが一致することを示すヒット信号ＨＩＴを発生させる。ロジック回路部７２４は、第２データ入出力バス１２１（図１）で少なくとも一つのデータ入出力信号ＤＱと連結される。
【００８９】
選択部７２６は、ヒット信号ＨＩＴが活性化すれば、メモリ装置１１０内の欠陥メモリセルに書き込まれるデータを保存部７２２に書き込む。また、選択部７２６は、ヒット信号ＨＩＴが活性化すれば、欠陥メモリセルからデータを読み出すよりは、保存部７２２からデータを読み出す。
【００９０】
保存部７２２は、メモリモジュール１００内のただ一つの欠陥セルのみを救済するつもりでただ一つのレジスタのみを備える。他の方案として、保存部７２２は、複数の欠陥セルを救済するつもりで複数のレジスタを備える。２個以上のメモリ装置１１０が欠陥であり、一つのメモリ装置１１０内に２個つの欠陥があり得るからである。
【００９１】
メモリコントローラ７２０は、メモリ装置１１０内の欠陥セルのアクセスが要請された場合、欠陥セルの代りに保存部７２２をアクセスする。欠陥セルに書き込まれるデータは、その代りに保存部７２２に書き込まれる。欠陥セルが読み出される時、読み出しデータは、欠陥セルからではなく、保存部７２２から読み出される。
【００９２】
図８は、図７のメモリシステム７００を説明するブロック図である。
【００９３】
図８を参照すれば、メモリシステム７００は、図７のメモリモジュール７１０に取り付けられた複数のメモリ装置１１０のうち一つのメモリ装置１１０と連結されるメモリコントローラ７２０について具体的に説明される。メモリ装置１１０は、図３で説明されたメモリ装置１１０と同一である。説明の重複を回避するために、メモリ装置１１０についての具体的な説明は省略する。
【００９４】
メモリコントローラ７２０は、ホストＣＰＵ７３０から受信されるコマンドＨＣＭＤを保存する第１フリップフロップ部８２１を備える。第１フリップフロップ部８２１に保存されたコマンドＨＣＭＤは、コマンド出力バッファ８２３ａを介してコマンド伝送ライン８０１に伝送される。メモリ装置１１０は、コマンド伝送ライン８０１に伝送されたコマンドＣＭＤを、コマンド入力バッファ１１３ａを介して受信する。
【００９５】
メモリコントローラ７２０は、ホストＣＰＵ７３０から受信されるアドレスＨＡＤＤＲを保存する第２フリップフロップ部８２２を備える。第２フリップフロップ部８２２に保存されたアドレスＨＡＤＤＲは、アドレス出力バッファ８２３ｂを介してアドレス伝送ライン８０２に伝送される。メモリ装置１１０は、アドレス伝送ライン８０２に伝送されたアドレスＡＤＤＲを、アドレス入力バッファ１１３ｂを介して受信する。
【００９６】
メモリコントローラ７２０は、ホストＣＰＵ７３０から伝送されたアドレスＨＡＤＤが、メモリ装置１１０内の欠陥セルアドレスであるかどうかを判断するロジック回路部７２４を備える。ロジック回路部７２４は、不良アドレステーブル８２６及びアドレス比較部８２７を備える。欠陥セルアドレスは、不良アドレステーブル８２６に保存される。アドレス比較部８２７は、ホストＣＰＵ７３０から伝送されたアドレスＨＡＤＤと、不良アドレステーブル８２６に保存された欠陥セルアドレスとを比較する排他的論理和（Ｅｘｃｌｕｓｉｖｅ ＯＲ）回路で構成される。アドレス比較部８２７は、ホストＣＰＵ７３０から伝送されたアドレスＨＡＤＤと、不良アドレステーブル８２６に保存された欠陥セルアドレスとが一致する場合、ヒット信号ＨＩＴを発生させる。
【００９７】
不良アドレステーブル８２６は、メモリ装置１１０内のアンチヒューズ回路部１１２から読み出される欠陥セルアドレスを受信して保存する。メモリ装置１１０は、パワーアップ検出信号ＰＶＣＣＨＢに応答して、アンチヒューズ回路部１１２のアンチヒューズアレイに保存された欠陥セルアドレスを出力し、データ入出力信号ＤＱを通じて第１データ入出力バス１１４に伝送する。メモリコントローラ７２０は、データ入力バッファ８２３ｃを介して第１データ入出力バス１１４に受信された欠陥セルアドレスをデータ経路部８２４に伝達し、選択信号ＳＥＬに応答する第１選択部８２５を介して不良アドレステーブル８２６に保存する。
【００９８】
メモリコントローラ７２０の選択信号ＳＥＬは、メモリ装置１１０の選択信号ＳＥＬと同様に活性化するように設定されることが望ましい。メモリ装置１１０は、選択信号ＳＥＬの活性化に応答して、アンチヒューズ回路部１１２から出力される欠陥セルアドレスを第１データ入出力バス１１４に出力する。これと同様に、メモリコントローラ７２０の選択信号ＳＥＬも活性化して、第１データ入出力バス１１４上のアンチヒューズ回路部１１２から出力された欠陥セルアドレスを不良アドレステーブル８２６に保存するように設定される。
【００９９】
メモリ装置１１０は、メモリセルアレイ１１１から出力された読み出しデータを、データ入出力信号ＤＱを通じて第１データ入出力バス１１４に伝達する。メモリコントローラ７２０は、第１データ入出力バス１１４に伝達されたメモリセルアレイ１１１から出力された読み出しデータを、データ入力バッファ８２３ｃを介して受信する。データ経路部８２４は、メモリセルアレイ１１１から出力された読み出しデータを第１選択部８２５に伝達し、第１選択部８２５は、選択信号ＳＥＬの非活性化に応答して、メモリセルアレイ１１１から出力された読み出しデータをＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）部８２８に伝達する。ＦＩＦＯ部８２８は、メモリセルアレイ１１１から出力された読み出しデータを保存する。
【０１００】
保存部７２２は、不良アドレステーブル８２６に保存された欠陥セルアドレスに書き込まれるデータを保存する。第２選択部７２６は、ロジック回路部７２４で発生されたヒット信号ＨＩＴに応答して、ＦＩＦＯ部８２８に保存された読み出しデータ、または保存部７２２に保存された欠陥セルアドレスに書き込まれるデータを選択してホストＣＰＵ７３０に伝達する。例えば、第２選択部７２６は、ヒット信号ＨＩＴの活性化に応答して、保存部７２２に保存された欠陥セルアドレスに書き込まれるデータをホストＣＰＵ７３０に伝達し、ヒット信号ＨＩＴの非活性化に応答して、ＦＩＦＯ部８２８に保存された読み出しデータをホストＣＰＵ７３０に伝達する。第２選択部７２６で選択されるＦＩＦＯ部８２７に保存された読み出しデータまたは保存部７２２に保存されたデータは、ホストＣＰＵ７３０のデータＨＤＡＴＡに伝送される。
【０１０１】
メモリコントローラ７２０は、ホストＣＰＵ７３０から受信されるデータＨＤＡＴＡを第２選択部７２６を介して受信し、ＦＩＦＯ部８２８、第１選択部８２５、データ経路部８２４、データ出力バッファ８２３ｄ、そしてデータ入出力信号ＤＱを通じて第１データ入出力バス１１４に伝送する。第１データ入出力バス１１４に伝送されたデータは、メモリ装置１１０のデータ入力バッファ１１３ｄに入力される。
【０１０２】
本実施形態で、メモリコントローラ７２０は、メモリ装置１１０で生じる欠陥セルを救済する方法について説明している。メモリ装置１１０は、欠陥セルアドレスをアンチヒューズ回路部１１２に保存し、欠陥セルアドレスをメモリコントローラ７２０に読み出す。メモリコントローラ７２０は、読み出された欠陥セルアドレスを不良アドレステーブル８２６に保存し、ホストＣＰＵ ７３０から受信されるアドレスＨＡＤＤＲと欠陥セルアドレスとを比較する。比較結果、一致する場合、メモリコントローラ７２０は、保存部７２２に欠陥セルアドレスに保存されるデータを保存して読み出す。
【０１０３】
一方、メモリ装置１１０は、電源電圧ＶＤＤ変動や温度変化などによって、メモリ装置１１０のタイミングパラメータ規定、リフレッシュ規定、入出力トリガー電圧規定、そしてデータトレーニング規定などが変わる恐れがある。
【０１０４】
タイミングパラメータ規定には、ｔＲＣＤ、ｔＲＰ、ｔＲＡＳ、ｔＡＡパラメータがある。ｔＲＣＤパラメータは、／ＲＡＳ信号の印加後から／ＣＡＳ信号の印加までの時間を示し、ロウアクティブコマンドとカラムアクティブコマンドとの間の時間を意味する。ｔＲＰパラメータは、ｔＷＲ時間後に次のアクティブ命令を用意するためにビットラインをプリチャージさせる時間を示す。ｔＷＲパラメータは、ワードラインイネーブル後にデータをメモリセルに書き込む時間を示す。ｔＲＡＳパラメータは、ロウアクティブ時間を示す。ｔＡＡパラメータは、アドレス入力後から出力データアクセスまでの時間を示す。
【０１０５】
以下、本明細書中では、
【数１】
2013175264.tif 000003
を「ＣＫ／＊ＣＫ」と記載する。
【０１０６】
リフレッシュ規定には、ｔＲＦＣ、ｔＲＥＦＩパラメータがある。ｔＲＦＣパラメータは、リフレッシュロウサイクル時間を示す。ｔＲＥＦＩパラメータは、リフレッシュインターバル時間を示す。入出力トリガー電圧規定は、シングルエンドシグナリング方式でトリガーポイント電圧、すなわち、基準電圧Ｖｒｅｆレベルを示す。トリガーポイント電圧レベルによってｔＤＱＳＱ、ｔＤＱＳＣＫ、ｔＤＳ、ｔＤＨパラメータが影響される。ｔＤＱＳＱパラメータは、データストローブエッジと出力データエッジとの間の時間を示す。ｔＤＱＳＣＫパラメータは、クロック信号ＣＫ／＊ＣＫからＤＱＳ出力アクセス時間を示す。ｔＤＳパラメータは、ＤＱＳに対するＤＱ及びＤＭセットアップ時間を示す。ｔＤＨパラメータは、ＤＱＳに対するＤＱ及びＤＭホールド時間を示す。
【０１０７】
データトレーニング規定は、クロック信号ＣＫ／＊ＣＫの立上りエッジと立下りエッジとの交点にデータウィンドウの中間が位置するように行われるキャリブレーション動作を制御する。配線のレイアウト、信号駆動能力などの差によって、クロック信号ＣＫ／＊ＣＫとデータとの間に信号伝播時間差が生じる。これにより、データウィンドウの中間がクロック信号ＣＫ／＊ＣＫの立上りエッジ及び立下りエッジより先行または後行する現象が生じ、データのタイミングマージンが低減する問題が起きる。
【０１０８】
メモリ装置１１０は、内蔵されたアンチヒューズ回路部１１２に該メモリ装置１１０のタイミングパラメータ規定、リフレッシュ規定、入出力トリガー電圧規定、そしてデータトレーニング規定に関する情報をコード化して保存する。例えば、メモリ装置１１０のアンチヒューズアレイ１１２は、タイミングパラメータ規定に関するｔＲＣＤ、ｔＲＰ、ｔＲＡＳ、ｔＡＡパラメータを保存する。メモリ装置１１０のアンチヒューズアレイ１１２は、リフレッシュ規定に関するｔＲＦＣ、ｔＲＥＦＩパラメータを保存する。また、メモリ装置１１０のアンチヒューズアレイ１１２は、データトレーニング規定に関するキャリブレーション情報を保存する。
【０１０９】
メモリ装置１１０は、タイミングパラメータ規定、リフレッシュ規定、入出力トリガー電圧規定またはデータトレーニング規定に関する情報をアンチヒューズ回路部１１２に保存し、これらの情報をメモリコントローラ７２０に読み出す。メモリコントローラ７２０は、読み出されたタイミングパラメータ規定、リフレッシュ規定、入出力トリガー電圧規定またはデータトレーニング規定を満たすための補正動作を行って、メモリ装置１１０の特性欠陥を補正する。
【０１１０】
図９は、本発明の多様な実施形態によるメモリ装置を備えるメモリシステムの第２例を説明する図面である。
【０１１１】
図９を参照すれば、メモリシステム９００は、図７のメモリモジュール７１０に取り付けられた複数のメモリ装置１１０のうち一つのメモリ装置１１０と連結されるメモリコントローラ９２０について具体的に説明される。メモリ装置１１０は、図３で説明されたメモリ装置１１０と同一である。説明の重複を回避するために、メモリ装置１１０についての具体的な説明は省略される。
【０１１２】
メモリコントローラ９２０は、ホストＣＰＵ ７３０から要請されるコマンドＨＣＭＤを受信する制御ロジック部１００２、制御ロジック部１００２に受信されたコマンドを保存する第１フリップフロップ部１００４、第１フリップフロップ部１００４に保存されたコマンドの出力時間を制御する第１遅延制御部１００６、そして第１遅延制御部１００６の出力をコマンド伝送ライン１００１に送り出すコマンド出力バッファ１００８を備える。
【０１１３】
制御ロジック部１００２は、アンチヒューズマッピングレジスタ部１０２２に保存されたタイミング関連コードに応答して、ホストＣＰＵ７３０のコマンドＨＣＭＤを受信するタイミングを制御する。第１遅延制御部１００６は、アンチヒューズマッピングレジスタ部１０２２に保存されたタイミング関連コードに応答して、第１フリップフロップ部１００４に保存されたコマンドの出力時間を制御する。第１遅延制御部１００６は、コマンド出力時間を制御してメモリ装置１１０のタイミングパラメータ規定またはリフレッシュ規定などを満たす。
【０１１４】
メモリコントローラ９２０は、ホストＣＰＵ７３０から要請されるアドレスＨＡＤＤＲを受信して保存する第２フリップフロップ部１０１４と、第２フリップフロップ部１０１４に保存されたアドレスの出力時間を制御する第２遅延制御部１０１６、そして第２遅延制御部１０１６の出力をアドレス伝送ライン１０１１に送り出すアドレス出力バッファ１０１８を備える。
【０１１５】
第２遅延制御部１０１６は、アンチヒューズマッピングレジスタ部１０２２に保存されたタイミング関連コードに応答して、第２フリップフロップ部１０１４に保存されたアドレスの出力時間を制御する。第２遅延制御部１０１６は、アドレス出力時間を制御してメモリ装置１１０のタイミングパラメータ規定またはリフレッシュ規定などを満たす。
【０１１６】
メモリコントローラ１０２０は、アンチヒューズマッピングレジスタ部１０２２、ＦＩＦＯ部１０２３、選択部１０２４、データ入力バッファ１０３０、そしてデータ出力バッファ１０３２を備える。データ入力バッファ１０３０は、データ入出力バス１０２１を介して受信されるデータを受信して選択部１０２６に伝達する。
【０１１７】
データ入出力バス１０２１を介して受信されるデータは、メモリ装置１１０のアンチヒューズ回路部１１２から出力されるタイミングパラメータ規定またはリフレッシュ規定に関するアンチヒューズコードである。また、データ入出力バス１０２１を介して受信されるデータは、メモリ装置１１０のメモリセルアレイ１１１から出力される読み出しデータである。
【０１１８】
一方、メモリ装置１１０のアンチヒューズ回路部１１２は、アンチヒューズ２（図２）が行及び列に配列されるアンチヒューズアレイで構成される。アンチヒューズアレイ１１２には、表１に示したように、所定のアドレス領域別にタイミングパラメータであるｔＲＣＤ、ｔＲＰ、ｔＲＡＳ、ｔＡＡパラメータを保存する。
【０１１９】
【表１】
2013175264.tif 000004
【０１２０】
例えば、アンチヒューズアドレス００００００ないし０００１１１領域にはｔＲＣＤパラメータが保存され、アンチヒューズアドレス００１０００ないし００１１１１領域にはｔＲＰパラメータが保存され、アンチヒューズアドレス０１００００ないし０１１１１１領域にはｔＲＡＳパラメータが保存され、アンチヒューズアドレス１０００００ないし１１１１１１領域にはｔＡＡパラメータが保存されるように設定される。
【０１２１】
また、アンチヒューズアレイ１１２には、表２に示したように、所定のアドレス領域別にリフレッシュパラメータであるｔＲＦＣ、ｔＲＥＦＩパラメータが保存されるように設定されてもよい。アンチヒューズアレイ１１２には、欠陥セルアドレスを保存するアドレス領域及び入出力トリガー電圧規定を保存するアドレス領域などを含むように設定される。
【０１２２】
【表２】
2013175264.tif 000005
【０１２３】
例えば、アンチヒューズアドレス１０００００ないし１００１１１領域にはｔＲＦＣパラメータが保存され、アンチヒューズアドレス１０１０００ないし１０１１１１領域にはｔＲＥＦＩパラメータが保存されるように設定される。アンチヒューズアドレス１１００００ないし１１０１１１領域には欠陥セルアドレスが保存されるように設定される。アンチヒューズアドレス１１１０００ないし１１１１１１領域には、入出力トリガー電圧規定のうち基準電圧レベルが保存されるように設定される。これとは異なり、アンチヒューズアドレス領域には、データトレーニング規定に関するパラメータが保存されてもよい。
【０１２４】
タイミングパラメータのうちｔＲＣＤパラメータは、表３に示したように、該タイミングに対応するアンチヒューズコードで、アンチヒューズアレイ１１２のアンチヒューズアドレス００００００ないし０００１１１領域に保存される。
【０１２５】
【表３】
2013175264.tif 000006
【０１２６】
例えば、アンチヒューズアレイ１１２に保存されたアンチヒューズコード０００００００は、ｔＲＣＤパラメータが１２．５ｎｓであることを示し、アンチヒューズコード００００００１は、ｔＲＣＤパラメータが１２．５２ｎｓであることを示し、アンチヒューズコード０００００１０は、ｔＲＣＤパラメータが１２．５４ｎｓであることを示し、アンチヒューズコード０００００１１は、ｔＲＣＤパラメータが１２．５６ｎｓであることを示す。そして、アンチヒューズコード１１１１１０１は、ｔＲＣＤパラメータが１３．４８ｎｓであることを示し、アンチヒューズコード１１１１１１０は、ｔＲＣＤパラメータが１３．５ｎｓであることを示し、アンチヒューズコード１１１１１１１は、ｔＲＣＤパラメータが１３．５２ｎｓであることを示す。
【０１２７】
アンチヒューズコードＣＯＤＥは、アンチヒューズアレイ１１２から読み出されてアンチヒューズマッピングレジスタ１０２２に保存された後、第１及び第２遅延制御部１００６、１０１６に提供される。第１遅延制御部１００６は、アンチヒューズコードＣＯＤＥに応答してコマンド出力時間を制御し、第２遅延制御部１０１６は、アンチヒューズコードＣＯＤＥに応答してアドレス出力時間を制御する。これによって、第１及び第２遅延制御部１００６、１０１６は、メモリ装置１１０のタイミングパラメータ規定またはリフレッシュ規定などを満たす。第１及び第２遅延制御部１００６、１０１６は、図１０Ａ及び図１０Ｂのように構成される。
【０１２８】
図１０Ａを参照すれば、第１遅延制御部１００６は、デジタル−アナログ変換部１００５及び位相補間部１００７を備える。デジタル−アナログ変換部１００５は、アンチヒューズマッピングレジスタ１０２２に保存されたアンチヒューズコードＣＯＤＥを受信して所定の電圧レベルに変換する。位相補間部１００７は、デジタル−アナログ変換部１００５から出力される電圧レベルに制御される複数の遅延セルを含む。遅延セルは、第１フリップフロップ部１００４の出力を遅延させてコマンド出力バッファ１００８に提供する。
【０１２９】
図１０Ｂを参照すれば、第１遅延制御部１００６は、アンチヒューズマッピングレジスタ１０２２に保存されたアンチヒューズコードＣＯＤＥに応答する位相補間部１００７を備える。位相補間部１００７は、アンチヒューズコードＣＯＤＥに応答する複数の遅延セルを含む。遅延セルは、第１フリップフロップ部１００４に保存されたコマンドの出力を遅延させてコマンド出力バッファ１００８に提供する。
【０１３０】
第２遅延制御部１０１６は、第１遅延制御部１００６のように、アンチヒューズコードＣＯＤＥによって制御されるデジタル−アナログ変換部１００５及び位相補間部１００７を備えるか、またはアンチヒューズコードＣＯＤＥに応答する位相補間部１００７を備える。第２遅延制御部１０１６は、第２フリップフロップ部１０１４に保存されたアドレス信号ＨＡＤＤＲを遅延させてアドレス出力バッファ１０１８に提供する。
【０１３１】
図１１は、本発明の多様な実施形態によるメモリ装置を備えるメモリシステムの第３例を説明する図面である。
【０１３２】
図１１を参照すれば、メモリシステム１１００は、図７のメモリモジュール７１０に取り付けられた複数のメモリ装置１１０のうち一つのメモリ装置１１０と連結されるメモリコントローラ１１２０について具体的に説明される。メモリコントローラ１１２０は、アンチヒューズマッピングレジスタ部１０２２、ＦＩＦＯ部１０２３、選択部１０２４、レイテンシー制御部１０２６、第３遅延制御部１０２８、データ入力バッファ１０３０、そしてデータ出力バッファ１０３２を備える。データ入力バッファ１０３０は、データ入出力バス１０２１を介して受信されるデータを受信して、第３遅延制御部１０２８及びレイテンシー制御部１０２６を介して選択部１０２６に伝達する。
【０１３３】
データ入出力バス１０２１を介して受信されるデータは、メモリ装置１１０のアンチヒューズ回路部１１２から出力される入出力トリガー電圧規定に関するコードである。また、データ入出力バス１０２１を介して受信されるデータは、メモリ装置１１０のメモリセルアレイ１１１から出力される読み出しデータでありうる。
【０１３４】
入出力トリガー電圧規定のうちｔＤＱＳＱパラメータに係るコードは、表４に示したように、該タイミングに対応するアンチヒューズコードとして保存される。ｔＤＱＳＱパラメータのアンチヒューズコードは、アンチヒューズアレイ１１２のｔＤＱＳＱパラメータを保存するアンチヒューズアドレス領域に保存される。
【０１３５】
【表４】
2013175264.tif 000007
【０１３６】
例えば、アンチヒューズアレイ１１２に保存されたｔＤＱＳＱのアンチヒューズコード０００００００は、出力データエッジがデータストローブエッジより２５ｐｓ先行するということを示し、アンチヒューズコード００００００１は、出力データエッジがデータストローブエッジより２４．５ｐｓ先行するということを示し、アンチヒューズコード０００００１０は、出力データエッジがデータストローブエッジより２４ｐｓ先行するということを示し、アンチヒューズコード０００００１１は、出力データエッジがデータストローブエッジより２３．５ｐｓ先行するということを示す。そして、アンチヒューズコード１１１１１０１は、出力データエッジがデータストローブエッジより２４ｐｓ後行するということを示し、アンチヒューズコード１１１１１１０は、出力データエッジがデータストローブエッジより２４．５ｐｓ後行するということを示し、アンチヒューズコード１１１１１１１は、出力データエッジがデータストローブエッジより２５ｐｓ後行するということを示す。
【０１３７】
第３遅延制御部１０２８は、アンチヒューズマッピングレジスタ部１０２２に保存された入出力トリガー電圧規定に関するアンチヒューズコードに応答して、データ入出力バス１０２１を介して送受信されるデータの伝送時間を制御する。第３遅延制御部１０２８は、データ伝送時間を制御してメモリ装置１１０の入出力トリガー電圧規定を満たす。
【０１３８】
第３遅延制御部１０２８は、図１０Ａ及び図１０Ｂに示した第１及び第２遅延制御部１００６、１０１６と同じく構成される。第３遅延制御部１０２８は、アンチヒューズコードＣＯＤＥによって制御されるデジタル−アナログ変換部１００５及び位相補間部１００７を備えるか、またはアンチヒューズコードＣＯＤＥに応答する位相補間部１００７を備える。
【０１３９】
レイテンシー制御部１０２６は、アンチヒューズマッピングレジスタ部１０２２に保存された入出力トリガー電圧規定に関するコードに応答して、データ入出力バス１０２１を介して送受信されるデータの読み出しレイテンシー、書き込みレイテンシーまたはＣＡＳレイテンシーを制御する。レイテンシー制御部１０２６は、読み出しレイテンシー、書き込みレイテンシーまたはＣＡＳレイテンシーなどを制御してメモリ装置１１０のタイミングパラメータ規定を満たす。
【０１４０】
選択部１０２４は、選択信号ＳＥＬに応答して、データ入出力バス１０２１を介して受信されたデータをアンチヒューズマッピングレジスタ部１０２２またはＦＩＦＯ部１０２３に伝達する。選択部１０２４は、例えば、選択信号ＳＥＬの活性化に応答して、データ入出力バス１０２１上の入出力トリガー電圧規定に関するコードをアンチヒューズマッピングレジスタ部１０２２に伝達する。選択部１０２４は、例えば、選択信号ＳＥＬの非活性化に応答して、データ入出力バス１０２１上の読み出しデータをＦＩＦＯ部１０２３に伝達する。ＦＩＦＯ部１０２３は、読み出しデータを保存してホストＣＰＵ１０３０のデータＨＤＡＴＡに伝送する。
【０１４１】
メモリコントローラ１１２０は、ホストＣＰＵ７３０から受信されるデータＨＤＡＴＡを、ＦＩＦＯ部１０２３、選択部１０２４、レイテンシー制御部１０２６、第３遅延制御部１０２８、そしてデータ出力バッファ１０３２を介してデータ入出力バス１０２１に伝送する。データ入出力バス１０２１に伝送されたデータは、メモリ装置１１０のメモリセルアレイ１１１に保存される。
【０１４２】
図１２は、本発明の多様な実施形態によるメモリ装置を備えるメモリシステムの第４例を説明する図面である。
【０１４３】
図１２を参照すれば、メモリシステム１２００は、図７のメモリモジュール７１０に取り付けられた複数のメモリ装置１１０のうち一つのメモリ装置１１０と連結されるメモリコントローラ１２２０について具体的に説明される。メモリコントローラ１２２０は、アンチヒューズマッピングレジスタ部１０２２、ＦＩＦＯ部１０２３、選択部１０２４、データ入力バッファ１０３０、そしてデータ出力バッファ１０３２を備える。データ入力バッファ１０３０は、データ入出力バス１０２１を介して受信されるデータを受信して選択部１０２６に伝達する。データ入出力バス１０２１を介して受信されるデータは、メモリ装置１１０のアンチヒューズ回路部１１２から出力されるメモリ装置１１０の入出力トリガー電圧規定に関する基準電圧Ｖｒｅｆレベルについてのコードでありうる。また、データ入出力バス１０２１を介して受信されるデータは、メモリ装置１１０のメモリセルアレイ１１１から出力される読み出しデータでありうる。
【０１４４】
入出力トリガー電圧規定のうち基準電圧Ｖｒｅｆレベルに係るコードは、表５に示したように、該当の基準電圧Ｖｒｅｆレベルに対応するアンチヒューズコードとして保存される。基準電圧Ｖｒｅｆレベルのアンチヒューズコードは、アンチヒューズアレイ１１２の基準電圧Ｖｒｅｆを保存するアンチヒューズアドレス領域に保存される。
【０１４５】
【表５】
2013175264.tif 000008
【０１４６】
例えば、アンチヒューズアレイ１１２に保存された基準電圧Ｖｒｅｆのアンチヒューズコード０００００００は、基準電圧Ｖｒｅｆが７２０ｍＶであることを示し、アンチヒューズコード００００００１は、基準電圧Ｖｒｅｆが７２１ｍＶであることを示し、アンチヒューズコード０００００１０は、基準電圧Ｖｒｅｆが７２２ｍＶであることを示し、アンチヒューズコード０００００１１は、基準電圧Ｖｒｅｆが７２３ｍＶであることを示す。そして、アンチヒューズコード１１１１１０１は、基準電圧Ｖｒｅｆが７７８ｍＶであることを示し、アンチヒューズコード１１１１１１０は、基準電圧Ｖｒｅｆが７７９ｍＶであることを示し、アンチヒューズコード１１１１１１１は、基準電圧Ｖｒｅｆが７８０ｍＶであることを示す。
【０１４７】
選択部１０２４は、選択信号ＳＥＬに応答して、データ入出力バス１０２１を介して受信されたデータを、アンチヒューズマッピングレジスタ部１０２２またはＦＩＦＯ部１０２３に伝達する。選択部１０２４は、例えば、選択信号ＳＥＬの活性化に応答して、データ入出力バス１０２１上の基準電圧Ｖｒｅｆレベルのアンチヒューズコードをアンチヒューズマッピングレジスタ部１０２２に伝達する。選択部１０２４は、例えば、選択信号ＳＥＬの非活性化に応答して、データ入出力バス１０２１上の読み出しデータをＦＩＦＯ部１０２３に伝達する。ＦＩＦＯ部８２７は読み出しデータを保存し、ホストＣＰＵ７３０のデータＨＤＡＴＡに伝送する。
【０１４８】
メモリコントローラ１２２０は、ホストＣＰＵ７３０から受信されるデータＨＤＡＴＡを、ＦＩＦＯ部１０２３、選択部１０２４、そしてデータ出力バッファ１０３２を介してデータ入出力バス１０２１に伝送する。データ入出力バス１０２１に伝送されたデータは、メモリ装置１１０のメモリセルアレイ１１１に保存される。
【０１４９】
アンチヒューズマッピングレジスタ部１０２２に保存された基準電圧Ｖｒｅｆのアンチヒューズコードは、基準電圧発生回路１０４０に提供される。基準電圧発生回路１０４０は、メモリコントローラ１２２０外部に存在する。これとは異なって、基準電圧発生回路１０４０は、メモリコントローラ１２２０内部に存在してもよい。基準電圧発生回路１０４０は、基準電圧Ｖｒｅｆのアンチヒューズコードに応答して、基準電圧Ｖｒｅｆレベルを調整する。基準電圧発生回路１０４０で生じる基準電圧Ｖｒｅｆは、メモリ装置１１０の入出力トリガー電圧規定を満たす。
【０１５０】
図１３は、本発明の多様な実施形態によるメモリ装置を備えるメモリシステムの第５例を説明する図面である。
【０１５１】
図１３を参照すれば、メモリシステム１３００は、図７のメモリモジュール７１０に取り付けられた複数のメモリ装置１１０のうち一つのメモリ装置１１０と連結されるメモリコントローラ１３２０について具体的に説明する。メモリコントローラ１３２０は、ホストＣＰＵ １０３０から要請されるコマンドＨＣＭＤを受信する制御ロジック部１００２、制御ロジック部１００２に受信されたコマンドを保存する第１フリップフロップ部１００４、第１フリップフロップ部１００４に保存されたコマンドの出力時間を制御する第１遅延制御部１００６、そして第１遅延制御部１００６の出力をコマンド伝送ライン１００１に送り出すコマンド出力バッファ１００８を備える。
【０１５２】
制御ロジック部１００２は、アンチヒューズマッピングレジスタ部１０２２に保存されたタイミング関連コードに応答して、ホストＣＰＵ７３０のコマンドＨＣＭＤを受信するタイミングを制御する。第１遅延制御部１００６は、アンチヒューズマッピングレジスタ部１０２２に保存されたタイミング関連コードに応答して、第１フリップフロップ部１００４に保存されたコマンドの出力時間を制御する。第１遅延制御部１００６は、コマンド出力時間を制御してメモリ装置１１０のタイミングパラメータ規定またはリフレッシュ規定などを満たす。
【０１５３】
メモリコントローラ１３２０は、ホストＣＰＵ７３０から要請されるアドレスＨＡＤＤＲを受信して保存する第２フリップフロップ部１０１４と、第２フリップフロップ部１０１４に保存されたアドレスの出力時間を制御する第２遅延制御部１０１６、そして第２遅延制御部１０１６の出力をアドレス伝送ライン１０１１に送り出すアドレス出力バッファ１０１８を備える。
【０１５４】
第２遅延制御部１０１６は、アンチヒューズマッピングレジスタ部１０２２に保存されたタイミング関連コードに応答して、第２フリップフロップ部１０１４に保存されたアドレスの出力時間を制御する。第２遅延制御部１０１６は、アドレス出力時間を制御してメモリ装置１１０のタイミングパラメータ規定またはリフレッシュ規定などを満たす。
【０１５５】
メモリコントローラ１３２０は、アンチヒューズマッピングレジスタ部１０２２、ＦＩＦＯ部１０２３、選択部１０２４、レイテンシー制御部１０２６、第３遅延制御部１０２８、データ入力バッファ１０３０、そしてデータ出力バッファ１０３２を備える。データ入力バッファ１０３０は、データ入出力バス１０２１を介して受信されるデータを受信して、第３遅延制御部１０２８及びレイテンシー制御部１０２６を介して選択部１０２６に伝達する。
【０１５６】
データ入出力バス１０２１を介して受信されるデータは、メモリ装置１１０のアンチヒューズ回路部１１２から出力されるタイミングパラメータ規定、リフレッシュ規定、入出力トリガー電圧規定またはデータトレーニング規定に関するコードでありうる。また、データ入出力バス１０２１を介して受信されるデータは、メモリ装置１１０のメモリセルアレイ１１１から出力される読み出しデータでありうる。
【０１５７】
第３遅延制御部１０２８は、アンチヒューズマッピングレジスタ部１０２２に保存されたタイミング関連コードに応答して、データ入出力バス１０２１を介して送受信されるデータの伝送時間を制御する。第３遅延制御部１０２８は、データ伝送時間を制御してメモリ装置１１０のデータトレーニング規定を満たす。
【０１５８】
レイテンシー制御部１０２６は、アンチヒューズマッピングレジスタ部１０２２に保存されたタイミング関連コードに応答して、データ入出力バス１０２１を介して送受信されるデータの読み出しレイテンシー、書き込みレイテンシーまたはＣＡＳレイテンシーを制御する。レイテンシー制御部１０２６は、読み出しレイテンシー、書き込みレイテンシーまたはＣＡＳレイテンシーなどを制御してメモリ装置１１０のタイミングパラメータ規定を満たす。
【０１５９】
選択部１０２４は、選択信号ＳＥＬに応答して、データ入出力バス１０２１を介して受信されたデータをアンチヒューズマッピングレジスタ部１０２２またはＦＩＦＯ部１０２３に伝達する。選択部１０２４は、例えば、選択信号ＳＥＬの活性化に応答して、データ入出力バス１０２１上のタイミングパラメータ規定、リフレッシュ規定、入出力トリガー電圧規定またはデータトレーニング規定に関するコードを、アンチヒューズマッピングレジスタ部１０２２に伝達する。選択部１０２４は、例えば、選択信号ＳＥＬの非活性化に応答して、データ入出力バス１０２１上の読み出しデータをＦＩＦＯ部１０２３に伝達する。ＦＩＦＯ部８２７は、読み出しデータを保存してホストＣＰＵ７３０のデータＨＤＡＴＡに伝送する。
【０１６０】
アンチヒューズマッピングレジスタ部１０２２は、メモリ装置１１０のタイミングパラメータ規定、リフレッシュ規定、入出力トリガー電圧規定またはデータトレーニング規定に関するコードを保存する。アンチヒューズマッピングレジスタ部１０２２に保存された入出力トリガー電圧規定は、基準電圧発生回路１０４０に提供される。基準電圧発生回路１０４０は、メモリコントローラ１０２０の外部に存在する。これとは異なって、メモリコントローラ１０２０の内部に存在してもよい。基準電圧発生回路１０４０は、入出力トリガー電圧規定に関するアンチヒューズコードに応答して、基準電圧Ｖｒｅｆレベルを調整する。基準電圧発生回路１０４０は、メモリ装置１１０の入出力トリガー電圧規定を満たす。
【０１６１】
メモリコントローラ１３２０は、ホストＣＰＵ７３０から受信されるデータＨＤＡＴＡを、ＦＩＦＯ部１０２３、選択部１０２４、レイテンシー制御部１０２６、第３遅延制御部１０２８、そしてデータ出力バッファ１０３２を介してデータ入出力バス１０２１に伝送する。データ入出力バス１０２１に伝送されたデータは、メモリ装置１１０に入力される。
【０１６２】
図９ないし図１３は、メモリ装置１１０内のアンチヒューズ回路部１１２に保存されたアンチヒューズコードに応答して、メモリ装置１１０のタイミングパラメータ規定、リフレッシュ規定、入出力トリガー電圧規定、そしてデータトレーニング規定を満たすために補正動作するメモリコントローラ９２０、１１２０、１２２０、１３２０について記述している。メモリコントローラ９２０、１０２０、１１２０、１２２０の補正動作は、メモリモジュールに取り付けられるメモリバッファでも同様に行われる。
【０１６３】
図１４は、本発明の多様な実施形態によるメモリ装置を備えるメモリモジュールの第２例を説明する図面である。
【０１６４】
図１４を参照すれば、メモリモジュール１４００は、複数のメモリ装置１１０及びメモリバッファ１４２０を備える。メモリ装置１１０及びメモリバッファ１４２０は、バス１４２１を介して互いに連結される。バス１４２１は、コマンドライン、アドレスライン、データ入出力ラインなどを含む。メモリ装置１１０は、図３で説明されたメモリ装置１１０と同一である。メモリバッファ１４２０は、図９で説明されたメモリコントローラ９２０とほぼ同じく構成される。説明の重複を回避するために、メモリバッファ１４２０内の構成要素についての具体的な説明は省略される。
【０１６５】
メモリバッファ１４２０は、メモリ装置１１０内のアンチヒューズアレイ１１２から読み出されるアンチヒューズコードをアンチヒューズマッピングレジスタ１０２２に保存する。第１遅延制御部１００６は、アンチヒューズマッピングレジスタ１０２２に保存されたアンチヒューズコードに応答して、コマンド出力時間を制御する。第２遅延制御部１０１６は、アンチヒューズマッピングレジスタ部１０２２に保存されたアンチヒューズコードに応答して、アドレス出力時間を制御する。これによって、第１及び第２遅延制御部１００６、１０１６は、メモリ装置１１０のタイミングパラメータ規定またはリフレッシュ規定などを満たす。
【０１６６】
図１５は、本発明の多様な実施形態によるメモリ装置を備えるメモリモジュールの第３例を説明する図面である。
【０１６７】
図１５を参照すれば、メモリモジュール１５００は、複数のメモリ装置１１０及びメモリバッファ１５２０を備える。メモリ装置１１０とメモリバッファ１５２０とは、バス１５２１を介して互いに連結される。バス１５２１は、コマンドライン、アドレスライン、データ入出力ラインなどを含む。メモリ装置１１０は、図３で説明されたメモリ装置１１０と同一である。メモリバッファ１５２０は、図１１で説明されたメモリコントローラ１１２０とほぼ同じく構成される。説明の重複を回避するために、メモリバッファ１５２０内の構成要素についての具体的な説明は省略される。
【０１６８】
メモリバッファ１５２０は、メモリ装置１１０内のアンチヒューズアレイ１１２から読み出されるアンチヒューズコードをアンチヒューズマッピングレジスタ１０２２に保存する。第３遅延制御部１０２８は、アンチヒューズマッピングレジスタ部１０２２に保存されたアンチヒューズコードに応答して、データ入出力バス１２１を介して送受信されるデータの伝送時間を制御する。レイテンシー制御部１０２６は、アンチヒューズマッピングレジスタ部１０２２に保存されたアンチヒューズコードに応答して、データ入出力バス１２１を介して送受信されるデータの読み出しレイテンシー、書き込みレイテンシーまたはＣＡＳレイテンシーを制御する。これによって、第３遅延制御部１０２８及びレイテンシー制御部１０２６は、メモリ装置１１０のタイミングパラメータ規定及び入出力トリガー電圧規定を満たす。
【０１６９】
図１６は、本発明の多様な実施形態によるメモリ装置を備えるメモリモジュールの第４例を説明する図面である。
【０１７０】
図１６を参照すれば、メモリモジュール１６００は、複数のメモリ装置１１０及びメモリバッファ１６２０を備える。メモリ装置１１０とメモリバッファ１６２０とは、バス１６２１を介して互いに連結される。バス１６２１は、コマンドライン、アドレスライン、データ入出力ラインなどを含む。メモリ装置１１０は、図３で説明されたメモリ装置１１０と同一である。メモリバッファ１６２０は、図１２で説明されたメモリコントローラ１２２０とほぼ同じく構成される。説明の重複を回避するために、メモリバッファ１６２０内の構成要素についての具体的な説明は省略される。
【０１７１】
メモリバッファ１５２０は、メモリ装置１１０内のアンチヒューズアレイ１１２から読み出されるアンチヒューズコードをアンチヒューズマッピングレジスタ１０２２に保存する。基準電圧発生回路１０４０は、アンチヒューズマッピングレジスタ１０２２に保存された基準電圧Ｖｒｅｆのアンチヒューズコードに応答して、基準電圧Ｖｒｅｆレベルを調整する。これによって、基準電圧発生回路１０４０は、メモリ装置１１０の入出力トリガー電圧規定を満たす。
【０１７２】
図１７は、本発明の多様な実施形態によるメモリ装置を備えるメモリモジュールの第５例を説明する図面である。
【０１７３】
図１７を参照すれば、メモリモジュール１７００は、複数のメモリ装置１１０及びメモリバッファ１７２０を備える。メモリ装置１１０とメモリバッファ１７２０とは、バス１７２１を介して互いに連結される。バス１７２１は、コマンドライン、アドレスライン、データ入出力ラインなどを含む。メモリ装置１１０は、図３で説明されたメモリ装置１１０と同一である。メモリバッファ１７２０は、図１３で説明されたメモリコントローラ１３２０とほぼ同じく構成される。説明の重複を回避するために、メモリバッファ１７２０内の構成要素についての具体的な説明は省略される。
【０１７４】
メモリバッファ１７２０は、メモリ装置１１０内のアンチヒューズアレイ１１２から読み出されるアンチヒューズコードをアンチヒューズマッピングレジスタ１０２２に保存する。第１遅延制御部１００６は、アンチヒューズマッピングレジスタ１０２２に保存されたアンチヒューズコードに応答して、コマンド出力時間を制御する。第２遅延制御部１０１６は、アンチヒューズマッピングレジスタ部１０２２に保存されたアンチヒューズコードに応答して、アドレス出力時間を制御する。第３遅延制御部１０２８は、アンチヒューズマッピングレジスタ部１０２２に保存されたアンチヒューズコードに応答して、データ入出力バス１２１を介して送受信されるデータの伝送時間を制御する。レイテンシー制御部１０２６は、アンチヒューズマッピングレジスタ部１０２２に保存されたアンチヒューズコードに応答して、データ入出力バス１２１を介して送受信されるデータの読み出しレイテンシー、書き込みレイテンシーまたはＣＡＳレイテンシーを制御する。基準電圧発生回路１０４０は、アンチヒューズマッピングレジスタ１０２２に保存された基準電圧Ｖｒｅｆのアンチヒューズコードに応答して、基準電圧Ｖｒｅｆレベルを調整する。これによって、第１ないし第３遅延制御部１００６、１０１６、１０２８、レイテンシー制御部１０２６、そして基準電圧発生回路１０４０は、メモリ装置１１０のタイミングパラメータ規定、リフレッシュ規定及び入出力トリガー電圧規定などを満たす。
【０１７５】
一方、ユーザの軽量化、小型化、高速化、多機能化及び高性能化のニーズに応じて、電子製品組立て技術の一つであるチップスケールパッケージ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）またはチップサイズパッケージ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）が開発されている。チップスケールパッケージは、メモリパッケージの厚さやサイズを画期的に低減させる。チップスケールパッケージのメモリ装置がスタックされる場合、メモリ装置間の物理的接触を容易にするためにスルーホール及びマイクロバンプを配置させる。
【０１７６】
ウェハーレベルのチップスケールパッケージが開発されている。通常、ウェハー製造工程により半導体ウェハーが製造されれば、ウェハーから個別チップを分離してパッケージ組立過程を経る。パッケージ組立工程は、ウェハー製造工程とは異なる設備及び原副資材を必要とする全く別個の工程である。しかし、ウェハーレベルチップスケールパッケージは、ウェハーから個別チップを分離していない状態で完全な製品としてのパッケージを製造できる。すなわち、ウェハーレベルチップスケールパッケージの製造に使われる製造設備や製造工程に、既存のウェハー製造設備や工程をそのまま用いる。これは、ウェハーレベルチップスケールパッケージの製造のためにさらにかかるコストを最小化できることを意味する。
【０１７７】
ウェハーレベルチップスケールパッケージを３次元に積層する積層パッケージも挙げられている。ウェハーレベルチップスケールパッケージを３次元に積層するためには、上下に配置されるチップスケールパッケージ同士で電気的な接触が必要である。そのために、メモリチップを貫通する孔（ｈｏｌｅ）を形成し、その孔にスルーホールを形成する技術が開発されている。
【０１７８】
スルーホールを形成する方法では、半導体チップのチップパッドを貫通する所定の深さで孔を形成する。そして、チップパッドを備える孔の内側に金属基底層（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ：ＵＢＭ）を形成した後、孔の内部を金属で充填させる。最後に、ウェハーの背面を研磨して孔内に充填された金属層の先端部を露出させる。すなわち、背面研磨されたウェハーの背面に露出されたスルーホールの先端部を、パッケージ積層時に外部接続端子として使える。
【０１７９】
そして、積層されるチップスケールパッケージを互いに電気的に接触させるために、孔の一側面に金属バンプを形成する。金属バンプ形成方法では、金属バンプを形成する面に金属基底層を形成した後、感光膜を使った写真工程を進めるメッキ法が使われる。
【０１８０】
そして、積層されるチップスケールパッケージを互いに電気的に連結させるために、孔に形成された金属層の一部が外部に露出された突起部にマイクロバンプを形成する。
【０１８１】
図１８は、本発明の多様な実施形態によるメモリ装置を積層したメモリパッケージを説明する断面図である。
【０１８２】
図１８を参照すれば、メモリパッケージ９１０は、ボトムチップ９１２上に第１ないし第４メモリレイヤー１１０ａないし１１０ｄがスタックされた構造を持つ。第１ないし第４メモリレイヤー１１０ａないし１１０ｄそれぞれは、前述した図３のメモリ装置１１０と同じ構成要素を持つことができ、メモリチップまたはメモリダイ（ｄｉｅ）である。メモリパッケージ９１０には、４個のメモリレイヤー１１０ａないし１１０ｄ以外に多様な数のメモリレイヤーが積層される。
【０１８３】
ボトムチップ９１２と第１メモリレイヤー１１０ａは、マイクロバンプ９２１によって互いに電気的に連結される。第１メモリレイヤー１１０ａと第２メモリレイヤー１１０ｂとは、マイクロバンプ９２２によって互いに電気的に連結される。第２メモリレイヤー１１０ｂと第３メモリレイヤー１１０ｃとは、マイクロバンプ９２３によって互いに電気的に連結される。第３メモリレイヤー１１０ｃと第４メモリレイヤー１１０ｄとは、マイクロバンプ９２４によって互いに電気的に連結される。スタックされたボトムチップ９１２と第１ないし第４メモリレイヤー１１０ａないし１１０ｄとは、接着剤（ａｄｈｅｓｉｖｅ）９４１によって印刷回路基板９１４に積層される。
【０１８４】
第１メモリレイヤー１１０ａにおいて、基板９５１は、内部入出力を担当するスルーホール９３１を少なくとも一つ以上備える。本明細書で内部入出力とは、スタックされたチップ同士のデータ入出力を意味する。少なくとも一つ以上のスルーホール９３１は、基板９５１に少なくとも一つ以上のビア９６１を形成し、少なくとも一つ以上のビア９６１を導電性物質で埋め込んで形成する。少なくとも一つ以上のビア９６１は、レーザーまたは乾式エッチングを用いて形成する。
【０１８５】
スルーホール９３１は、第１メモリレイヤー１１０ａとボトムチップ９１２とを電気的に連結するものであり、広域入出力（ｗｉｄｅ Ｉ／Ｏ）バスを具現するために、例えば、１００ｕｍ以下の微細ピッチを持つように形成することが望ましい。これによって、スルーホール９３１は、回路密度の高い領域に使われるように形成することが望ましい。
【０１８６】
スルーホール９３１を具現するためには、直径の最小化したビア９６１を形成せねばならないので、ビア９６１は、フロントエント工程で初期に形成する、いわゆるビアファースト（Ｖｉａ Ｆｉｒｓｔ）工法を採択して形成する。微細ピッチを持つスルーホール９３１によってデータ伝送速度が向上する。
【０１８７】
第２ないし第３メモリレイヤー１１０ｂ、１１０ｃそれぞれも、基板９５２、９５３に形成されたスルーホール９３２、９３３を介して内部入出力を担当する。メモリパッケージ９１０で、ボトムチップ９１２と、第１ないし第４メモリレイヤー１１０ａないし１１０ｄのマイクロバンプ９２１ないし９２４とは、スルーホール９３１ないし９３３を介して互いに電気的に連結される。プラスチックモールディングコンパウンド９７１は、スタックされたボトムチップ９１２と第１ないし第４メモリレイヤー１１０ａないし１１０ｄとを固定させ、外部環境からスタックされたボトムチップ９１２及び第１ないし第４メモリレイヤー１１０ａないし１１０ｄを保護する。スタックされたボトムチップ９１２及び第１ないし第４メモリレイヤー１１０ａないし１１０ｄは、印刷回路基板９１４のソルダボール９８１を介して外部システムと電気的に連結される。
【０１８８】
本実施形態のメモリパッケージ９１０にスタックされたメモリレイヤー１１０ａないし１１０ｄは、図１及び図７のメモリモジュール１００、７１０に取り付けられたメモリ装置１１０と同様に、電源電圧ＶＤＤの変動や温度変化などによって、タイミングパラメータ、リフレッシュ規定、入出力トリガー電圧規定、そしてデータトレーニング規定などが変わる可能性がある。
【０１８９】
各メモリレイヤー１１０ａないし１１０ｄは、内蔵されたアンチヒューズ回路部１１２に該メモリレイヤー１１０ａないし１１０ｄのタイミングパラメータ規定、リフレッシュ規定、入出力トリガー電圧規定、そしてデータトレーニング規定に関する情報を保存する。例えば、第１メモリレイヤー１１０ａのアンチヒューズアレイ１１２は、タイミングパラメータ規定に関するｔＲＣＤ、ｔＲＰ、ｔＲＡＳ、ｔＡＡパラメータを保存する。第１メモリレイヤー１１０ａのアンチヒューズアレイ１１２は、リフレッシュ規定に関するｔＲＦＣ、ｔＲＥＦＩパラメータを保存する。また、第１メモリレイヤー１１０ａのアンチヒューズアレイ１１２は、データトレーニング規定に関するキャリブレーション情報を保存する。
【０１９０】
ボトムチップ９１２は、各メモリレイヤー１１０ａないし１１０ｄのアンチヒューズアレイ１１２に保存された情報に応答して、各メモリレイヤー１１０ａないし１１０ｄのタイミングパラメータ規定、リフレッシュ規定、入出力トリガー電圧規定、そしてデータトレーニング規定を満たす補正動作を行う。ボトムチップ９１２は、図１３で説明されたメモリコントローラ１３２０と同じく構成されてもよい。
【０１９１】
図１９は、図１８のボトムチップを説明する図面である。
【０１９２】
図１９を参照すれば、ボトムチップ９１２は、各メモリレイヤー１１０ａないし１１０ｄのアンチヒューズアレイ１１２から読み出されるアンチヒューズコードをアンチヒューズマッピングレジスタ１０２２に保存する。第１遅延制御部１００６は、アンチヒューズマッピングレジスタ１０２２に保存されたアンチヒューズコードに応答して、コマンドの出力時間を制御する。第２遅延制御部１０１６は、アンチヒューズマッピングレジスタ部１０２２に保存されたアンチヒューズコードに応答して、アドレスの出力時間を制御する。第３遅延制御部１０２８は、アンチヒューズマッピングレジスタ部１０２２に保存されたアンチヒューズコードに応答して、データの伝送時間を制御する。レイテンシー制御部１０２６は、アンチヒューズマッピングレジスタ部１０２２に保存されたアンチヒューズコードに応答して、データの読み出しレイテンシー、書き込みレイテンシーまたはＣＡＳレイテンシーを制御する。基準電圧発生回路１０４０は、アンチヒューズマッピングレジスタ１０２２に保存された基準電圧Ｖｒｅｆのアンチヒューズコードに応答して、基準電圧Ｖｒｅｆレベルを調整する。これによって、第１ないし第３遅延制御部１００６、１０１６、１０２８、レイテンシー制御部１０２６、そして基準電圧発生回路１０４０は、各メモリレイヤー１１０ａないし１１０ｄのタイミングパラメータ規定、リフレッシュ規定及び入出力トリガー電圧規定などを満たす。
【０１９３】
本発明は、図面に図示された実施形態を参照して説明されたが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真正な技術的保護範囲は特許請求の範囲の技術的思想によって定められねばならない。
【産業上の利用可能性】
【０１９４】
本発明は、半導体装置関連の技術分野に好適に用いられる。
【符号の説明】
【０１９５】
１００  メモリモジュール
１１０  メモリ装置
１１２  アンチヒューズ回路部
１１４  第１データ入出力バス
１２０  メモリバッファ
１２１  第２データ入出力バス
１２２  保存部
１２４  ロジック回路部
１２６  選択部
１２７  第３データ入出力バス
【図１】
2013175264.tif 000009
【図２】
2013175264.tif 000010
【図３】
2013175264.tif 000011
【図４】
2013175264.tif 000012
【図５】
2013175264.tif 000013
【図６】
2013175264.tif 000014
【図７】
2013175264.tif 000015
【図８】
2013175264.tif 000016
【図９】
2013175264.tif 000017
【図１０Ａ】
2013175264.tif 000018
【図１０Ｂ】
2013175264.tif 000019
【図１１】
2013175264.tif 000020
【図１２】
2013175264.tif 000021
【図１３】
2013175264.tif 000022
【図１４】
2013175264.tif 000023
【図１５】
2013175264.tif 000024
【図１６】
2013175264.tif 000025
【図１７】
2013175264.tif 000026
【図１８】
2013175264.tif 000027
【図１９】
2013175264.tif 000028