(57)【要約】【課題】ＳＯＩ基板上にＳＯＩデバイス領域およびバルクデバイス領域を有するハイブリッド型ＳＯＩ半導体集積回路装置においては、一般に、ＳＴＩ絶縁膜を形成した後に、バルクデバイス領域となるべき領域に於いて、ＳＯＩ層およびＢＯＸ層を除去している。しかし、このようなプロセスに於いては、バルクデバイス領域において、ＳＴＩ絶縁膜の上面と半導体基板上面との間の段差が顕著になるという問題がある。【解決手段】本願発明は、ＳＯＩ型半導体ウエハ上にＳＯＩデバイス領域とバルクデバイス領域を形成する半導体集積回路装置の製造方法において、バルクデバイス領域におけるＢＯＸ層およびＳＯＩ層の除去を先行し、その後、両領域に於いて、ＳＴＩ領域を形成するものである。ここで、ＳＯＩデバイス領域において、ＳＴＩ領域は、ＢＯＸ層を貫通するように形成される。【選択図】図８
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【特許請求の範囲】
【請求項１】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）ＳＯＩ型半導体ウエハの第１の主面側の各チップ領域内のバルクデバイス領域となるべき部分に於いて、ＳＯＩ層およびＢＯＸ層を除去する工程；
（ｂ）前記工程（ａ）の後、前記ＳＯＩ型半導体ウエハの前記第１の主面側の各チップ領域内のＳＯＩデバイス領域となるべき部分に於いて、前記ＢＯＸ層を貫通するように第１のＳＴＩ領域を形成するとともに、前記ＳＯＩ型半導体ウエハの前記第１の主面側の各チップ領域内の前記バルクデバイス領域に於いて、第２のＳＴＩ領域を形成する工程；
（ｃ）前記工程（ｂ）の後、前記ＳＯＩデバイス領域および前記バルクデバイス領域のそれぞれに、ＭＩＳＦＥＴを形成する工程。
【請求項２】
請求項１の半導体集積回路装置の製造方法において、前記第２のＳＴＩ領域の下端部は、前記第１のＳＴＩ領域の下端部よりも低い。
【請求項３】
請求項２の半導体集積回路装置の製造方法において、前記工程（ｃ）は、以下の下位工程を含む：
（ｃ１）前記ＭＩＳＦＥＴのゲート電極をパターニングする工程。
【請求項４】
請求項３の半導体集積回路装置の製造方法において、前記工程（ａ）の後であって、前記工程（ｂ）の前に、少なくとも前記バルクデバイス領域上に、エピタキシャル半導体層を形成する工程を有さない。
【請求項５】
請求項４の半導体集積回路装置の製造方法において、前記工程（ｂ）において、更に、前記ＳＯＩ型半導体ウエハの前記第１の主面側のダイシング領域であって前記ＳＯＩ層および前記ＢＯＸ層が除去された領域に、前記工程（ｃ）で使用するアライメントマークを形成する。
【請求項６】
請求項５の半導体集積回路装置の製造方法において、前記アライメントマークは、前記第１のＳＴＩ領域および前記第２のＳＴＩ領域と同時に形成されたＳＴＩ絶縁膜で主に構成されている。
【請求項７】
請求項４の半導体集積回路装置の製造方法において、前記工程（ａ）において、更に、前記ＳＯＩ型半導体ウエハの前記第１の主面側のウエハ周辺領域において、前記ＳＯＩ層および前記ＢＯＸ層を除去する。
【請求項８】
請求項７の半導体集積回路装置の製造方法において、前記ウエハ周辺領域において、前記ＳＯＩ層および前記ＢＯＸ層を除去する部分の画定は、周辺露光によって行われる。
【請求項９】
請求項７の半導体集積回路装置の製造方法において、前記ウエハ周辺領域において、前記ＳＯＩ層および前記ＢＯＸ層を除去する部分の画定は、マスクパターンを用いた露光によって行われる。
【請求項１０】
請求項８の半導体集積回路装置の製造方法において、前記周辺露光は、各チップ領域内の前記バルクデバイス領域を画定するための主露光よりも前に実行される。
【請求項１１】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）ＳＯＩ型半導体ウエハの第１の主面側の各チップ領域内のバルクデバイス領域となるべき部分に於いて、ＳＯＩ層およびＢＯＸ層を除去する工程；
（ｂ）前記工程（ａ）の後、前記ＳＯＩ型半導体ウエハの前記第１の主面側の各チップ領域内のＳＯＩデバイス領域となるべき部分に於いて、第１のＳＴＩ領域を形成するとともに、前記ＳＯＩ型半導体ウエハの前記第１の主面側の各チップ領域内の前記バルクデバイス領域に於いて、第２のＳＴＩ領域を形成する工程；
（ｃ）前記工程（ｂ）の後、前記ＳＯＩデバイス領域および前記バルクデバイス領域のそれぞれに、ＭＩＳＦＥＴを形成する工程、
ここで、前記工程（ａ）の後であって、前記工程（ｂ）の前に、少なくとも前記バルクデバイス領域上に、エピタキシャル半導体層を形成する工程を有さない。
【請求項１２】
請求項１１の半導体集積回路装置の製造方法において、前記第２のＳＴＩ領域の下端部は、前記第１のＳＴＩ領域の下端部よりも低い。
【請求項１３】
請求項１２の半導体集積回路装置の製造方法において、前記工程（ｃ）は、以下の下位工程を含む：
（ｃ１）前記ＭＩＳＦＥＴのゲート電極をパターニングする工程。
【請求項１４】
請求項１３の半導体集積回路装置の製造方法において、前記工程（ｂ）において、更に、前記ＳＯＩ型半導体ウエハの前記第１の主面側のダイシング領域であって前記ＳＯＩ層および前記ＢＯＸ層が除去された領域に、前記工程（ｃ）で使用するアライメントマークを形成する。
【請求項１５】
請求項１４の半導体集積回路装置の製造方法において、前記アライメントマークは、前記第１のＳＴＩ領域および前記第２のＳＴＩ領域と同時に形成されたＳＴＩ絶縁膜で主に構成されている。
【請求項１６】
請求項１３の半導体集積回路装置の製造方法において、前記工程（ａ）において、更に、前記ＳＯＩ型半導体ウエハの前記第１の主面側のウエハ周辺領域において、前記ＳＯＩ層および前記ＢＯＸ層を除去する。
【請求項１７】
請求項１６の半導体集積回路装置の製造方法において、前記ウエハ周辺領域において、前記ＳＯＩ層および前記ＢＯＸ層を除去する部分の画定は、周辺露光によって行われる。
【請求項１８】
請求項１６の半導体集積回路装置の製造方法において、前記ウエハ周辺領域において、前記ＳＯＩ層および前記ＢＯＸ層を除去する部分の画定は、マスクパターンを用いた露光によって行われる。
【請求項１９】
請求項１７の半導体集積回路装置の製造方法において、前記周辺露光は、各チップ領域内の前記バルクデバイス領域を画定するための主露光よりも前に実行される。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、半導体集積回路装置（または半導体装置）の製造方法に関し、特にＳＯＩ構造を有するものに適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開平１０−３０３３８５号公報（特許文献１）には、ＳＯＩ基板の一部の領域すなわちバルクデバイス領域においてシリコン基板を露出させ、このバルクデバイス領域にＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のメモリセル領域を形成し、シリコン基板を露出させなかった領域すなわちＳＯＩデバイス領域においてロジック領域を形成する技術が開示されている。
【０００３】
日本特開２００７−１８４５４９号公報（特許文献２）には、単結晶シリコン基板等からバルクデバイス領域とデバイス領域を有するデバイスを形成する場合に於いて、下地酸化膜となるべき空洞部分に絶縁膜を埋め込む際に、同時に、素子分離絶縁膜を埋め込む技術が開示されている。
【０００４】
日本特開２００４−４７８４４号公報（特許文献３）には、ＳＯＩ基板のバルクデバイス領域においてシリコン基板を露出させ、当該領域にエピタキシャルシリコン層を成長させた後、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）領域を形成する技術が開示されている。
【０００５】
国際公開第２００１／６７５０９号パンフレット（特許文献４）または、これに対応する米国特許第７００５７５５号公報（特許文献５）には、ＳＯＩ基板のＳＯＩ層およびＢＯＸ層を除去した部分に、パターン重ね用の合わせマークを形成する技術が開示されている。
【０００６】
日本特開平７−２１１６１０号公報（特許文献６）には、ＳＯＩ基板にパターン重ね用の合わせマークを形成するに当たって、ＳＯＩ層およびＢＯＸ層を除去し、下地の基板をエッチングすることによってマークを形成する技術が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１０−３０３３８５号公報
【特許文献２】特開２００７−１８４５４９号公報
【特許文献３】特開２００４−４７８４４号公報
【特許文献４】国際公開第２００１／６７５０９号パンフレット
【特許文献５】米国特許第７００５７５５号号公報
【特許文献６】特開平７−２１１６１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ＳＯＩ基板上にＳＯＩデバイス領域およびバルクデバイス領域を有するハイブリッド型ＳＯＩ半導体集積回路装置においては、一般に、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）絶縁膜を形成した後に、バルクデバイス領域となるべき領域に於いて、ＳＯＩ層およびＢＯＸ層を除去している。しかし、このようなプロセスに於いては、バルクデバイス領域において、ＳＴＩ絶縁膜の上面と半導体基板上面との間の段差が顕著になるという問題がある。
【０００９】
このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
すなわち、本願の一実施の形態の概要は、ＳＯＩ型半導体ウエハ上にＳＯＩデバイス領域とバルクデバイス領域を形成する半導体集積回路装置の製造方法において、バルクデバイス領域におけるＢＯＸ層およびＳＯＩ層の除去を先行し、その後、両領域に於いて、ＳＴＩ領域を形成するものである。ここで、ＳＯＩデバイス領域において、ＳＴＩ領域は、ＢＯＸ層を貫通するように形成される。
【発明の効果】
【００１２】
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１３】
すなわち、ＳＯＩ型半導体ウエハ上にＳＯＩデバイス領域とバルクデバイス領域を形成する半導体集積回路装置の製造方法において、バルクデバイス領域におけるＢＯＸ層およびＳＯＩ層の除去を先行し、その後、両領域に於いて、ＳＴＩ領域を形成するものであり、ＳＯＩデバイス領域において、ＳＴＩ領域は、ＢＯＸ層を貫通するように形成される。従って、段差が少なく、微細デバイスに適合した素子分離構造を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本願の一実施の形態の半導体集積回路装置の製造方法（ＢＯＸ層＆ＳＯＩ層除去先行プロセス）におけるウエハプロセスの要部を説明するためのウエハ内部領域およびウエハ周辺領域の断面図（ＳＯＩウエハ導入工程）である。
【図２】本願の一実施の形態の半導体集積回路装置の製造方法（ＢＯＸ層＆ＳＯＩ層除去先行プロセス）におけるウエハプロセスの要部を説明するためのウエハ内部領域およびウエハ周辺領域の断面図（バルクデバイス領域等ＢＯＸ層＆ＳＯＩ層除去工程）である。
【図３】本願の一実施の形態の半導体集積回路装置の製造方法（ＢＯＸ層＆ＳＯＩ層除去先行プロセス）におけるウエハプロセスの要部を説明するためのウエハ内部領域およびウエハ周辺領域の断面図（トレンチ形成用レジストパタン形成工程）である。
【図４】本願の一実施の形態の半導体集積回路装置の製造方法（ＢＯＸ層＆ＳＯＩ層除去先行プロセス）におけるウエハプロセスの要部を説明するためのウエハ内部領域およびウエハ周辺領域の断面図（ＳＴＩ絶縁膜埋め込み工程）である。
【図５】本願の一実施の形態の半導体集積回路装置の製造方法（ＢＯＸ層＆ＳＯＩ層除去先行プロセス）におけるウエハプロセスの要部を説明するためのウエハ内部領域およびウエハ周辺領域の断面図（ＳＴＩ−ＣＭＰおよび窒化シリコン膜等除去工程）である。
【図６】本願の一実施の形態の半導体集積回路装置の製造方法（ＢＯＸ層＆ＳＯＩ層除去先行プロセス）におけるウエハプロセスの要部を説明するためのウエハ内部領域およびウエハ周辺領域の断面図（ゲート電極加工工程）である。
【図７】本願の一実施の形態の半導体集積回路装置の製造方法（ＢＯＸ層＆ＳＯＩ層除去先行プロセス）におけるウエハプロセスの要部を説明するためのウエハ内部領域の図６（チャネル幅方向）等とは異なる方向（チャネル長方向）の断面図（ゲート電極完成時点）である。
【図８】第１図から第７図等における半導体ウエハの表面の各領域のレイアウト図である。
【図９】図８のチップ領域およびその周辺の各領域のレイアウト図である。
【図１０】図９のアライメントパターン周辺切り出し領域Ｒ１の拡大上面図である。
【図１１】図１０のＡ−Ａ’断面に対応するウエハ断面図である。
【図１２】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるウエハ周辺処理の詳細説明（主露光装置外周辺露光方式）を説明するためのウエハ全体上面図である。
【図１３】本願の前記一実施の形態の半導体集積回路装置の製造方法における前記周辺処理に関する変形例（マスクを使用した主露光装置内露光方式）を説明するためのウエハおよびその周辺の上面図である。
【図１４】本願の他の実施の形態の半導体集積回路装置の製造方法（ＳＴＩ先行プロセス）におけるウエハプロセスの要部を説明するためのウエハ内部領域の断面図（ＳＯＩウエハ導入工程）である。
【図１５】本願の他の実施の形態の半導体集積回路装置の製造方法（ＳＴＩ先行プロセス）におけるウエハプロセスの要部を説明するためのウエハ内部領域の断面図（トレンチ形成用レジストパタン形成工程）である。
【図１６】本願の他の実施の形態の半導体集積回路装置の製造方法（ＳＴＩ先行プロセス）におけるウエハプロセスの要部を説明するためのウエハ内部領域の断面図（トレンチ形成工程）である。
【図１７】本願の他の実施の形態の半導体集積回路装置の製造方法（ＳＴＩ先行プロセス）におけるウエハプロセスの要部を説明するためのウエハ内部領域の断面図（ＳＴＩ絶縁膜埋め込み工程）である。
【図１８】本願の他の実施の形態の半導体集積回路装置の製造方法（ＳＴＩ先行プロセス）におけるウエハプロセスの要部を説明するためのウエハ内部領域の断面図（リバース酸化膜エッチ用レジストパタン形成工程）である。
【図１９】本願の他の実施の形態の半導体集積回路装置の製造方法（ＳＴＩ先行プロセス）におけるウエハプロセスの要部を説明するためのウエハ内部領域の断面図（リバース酸化膜エッチ工程）である。
【図２０】本願の他の実施の形態の半導体集積回路装置の製造方法（ＳＴＩ先行プロセス）におけるウエハプロセスの要部を説明するためのウエハ内部領域の断面図（ＣＭＰおよび窒化シリコン膜等除去工程）である。
【図２１】本願の他の実施の形態の半導体集積回路装置の製造方法（ＳＴＩ先行プロセス）におけるウエハプロセスの要部を説明するためのウエハ内部領域の断面図（ＢＯＸ層＆ＳＯＩ層除去用レジスト膜加工工程）である。
【図２２】本願の他の実施の形態の半導体集積回路装置の製造方法（ＳＴＩ先行プロセス）におけるウエハプロセスの要部を説明するためのウエハ内部領域の断面図（ＢＯＸ層＆ＳＯＩ層除去工程）である。
【図２３】バルクデバイス領域ＳＴＩ高さＤｔｂが高い場合の弊害の例を示すバルクデバイス領域とＳＴＩ領域の境界部等のウエハ上面図（ゲート電極加工工程完了時点）である。
【図２４】比較例である単純ＳＴＩ先行プロセスにおけるＳＴＩ形成プロセスのウエハ内部領域の断面図（トレンチ埋め込み工程）である。
【図２５】比較例である単純ＳＴＩ先行プロセスにおけるＳＴＩ形成プロセスのウエハ内部領域の断面図（ＢＯＸ層＆ＳＯＩ層除去工程）である。
【図２６】本願の一実施の形態の半導体集積回路装置の製造方法（ＢＯＸ層＆ＳＯＩ層除去先行プロセス）のアウトラインを説明するためのウエハ断面図である。
【図２７】図１２の露光方法の変形例を示すウエハ周辺処理の詳細説明を説明するためのウエハ全体上面図である。
【発明を実施するための形態】
【００１５】
〔実施の形態の概要〕
先ず、本願において開示される代表的な実施の形態について概要を説明する。
【００１６】
１．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）ＳＯＩ型半導体ウエハの第１の主面側の各チップ領域内のバルクデバイス領域となるべき部分に於いて、ＳＯＩ層およびＢＯＸ層を除去する工程；
（ｂ）前記工程（ａ）の後、前記ＳＯＩ型半導体ウエハの前記第１の主面側の各チップ領域内のＳＯＩデバイス領域となるべき部分に於いて、前記ＢＯＸ層を貫通するように第１のＳＴＩ領域を形成するとともに、前記ＳＯＩ型半導体ウエハの前記第１の主面側の各チップ領域内の前記バルクデバイス領域に於いて、第２のＳＴＩ領域を形成する工程；
（ｃ）前記工程（ｂ）の後、前記ＳＯＩデバイス領域および前記バルクデバイス領域のそれぞれに、ＭＩＳＦＥＴを形成する工程。
【００１７】
２．前記項１の半導体集積回路装置の製造方法において、前記第２のＳＴＩ領域の下端部は、前記第１のＳＴＩ領域の下端部よりも低い。
【００１８】
３．前記項１または２の半導体集積回路装置の製造方法において、前記工程（ｃ）は、以下の下位工程を含む：
（ｃ１）前記ＭＩＳＦＥＴのゲート電極をパターニングする工程。
【００１９】
４．前記項１から３のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ａ）の後であって、前記工程（ｂ）の前に、少なくとも前記バルクデバイス領域上に、エピタキシャル半導体層を形成する工程を有さない。
【００２０】
５．前記項１から４のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｂ）において、更に、前記ＳＯＩ型半導体ウエハの前記第１の主面側のダイシング領域であって前記ＳＯＩ層および前記ＢＯＸ層が除去された領域に、前記工程（ｃ）で使用するアライメントマークを形成する。
【００２１】
６．前記項５の半導体集積回路装置の製造方法において、前記アライメントマークは、前記第１のＳＴＩ領域および前記第２のＳＴＩ領域と同時に形成されたＳＴＩ絶縁膜で主に構成されている。
【００２２】
７．前記項１から６のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ａ）において、更に、前記ＳＯＩ型半導体ウエハの前記第１の主面側のウエハ周辺領域において、前記ＳＯＩ層および前記ＢＯＸ層を除去する。
【００２３】
８．前記項７の半導体集積回路装置の製造方法において、前記ウエハ周辺領域において、前記ＳＯＩ層および前記ＢＯＸ層を除去する部分の画定は、周辺露光によって行われる。
【００２４】
９．前記項７の半導体集積回路装置の製造方法において、前記ウエハ周辺領域において、前記ＳＯＩ層および前記ＢＯＸ層を除去する部分の画定は、マスクパターンを用いた露光によって行われる。
【００２５】
１０．前記項８の半導体集積回路装置の製造方法において、前記周辺露光は、各チップ領域内の前記バルクデバイス領域を画定するための主露光よりも前に実行される。
【００２６】
１１．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）ＳＯＩ型半導体ウエハの第１の主面側の各チップ領域内のバルクデバイス領域となるべき部分に於いて、ＳＯＩ層およびＢＯＸ層を除去する工程；
（ｂ）前記工程（ａ）の後、前記ＳＯＩ型半導体ウエハの前記第１の主面側の各チップ領域内のＳＯＩデバイス領域となるべき部分に於いて、第１のＳＴＩ領域を形成するとともに、前記ＳＯＩ型半導体ウエハの前記第１の主面側の各チップ領域内の前記バルクデバイス領域に於いて、第２のＳＴＩ領域を形成する工程；
（ｃ）前記工程（ｂ）の後、前記ＳＯＩデバイス領域および前記バルクデバイス領域のそれぞれに、ＭＩＳＦＥＴを形成する工程、
ここで、前記工程（ａ）の後であって、前記工程（ｂ）の前に、少なくとも前記バルクデバイス領域上に、エピタキシャル半導体層を形成する工程を有さない。
【００２７】
１２．前記項１１の半導体集積回路装置の製造方法において、前記第２のＳＴＩ領域の下端部は、前記第１のＳＴＩ領域の下端部よりも低い。
【００２８】
１３．前記項１１または１２の半導体集積回路装置の製造方法において、前記工程（ｃ）は、以下の下位工程を含む：
（ｃ１）前記ＭＩＳＦＥＴのゲート電極をパターニングする工程。
【００２９】
１４．前記項１１から１３のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｂ）において、更に、前記ＳＯＩ型半導体ウエハの前記第１の主面側のダイシング領域であって前記ＳＯＩ層および前記ＢＯＸ層が除去された領域に、前記工程（ｃ）で使用するアライメントマークを形成する。
【００３０】
１５．前記項１４の半導体集積回路装置の製造方法において、前記アライメントマークは、前記第１のＳＴＩ領域および前記第２のＳＴＩ領域と同時に形成されたＳＴＩ絶縁膜で主に構成されている。
【００３１】
１６．前記項１１から１５のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ａ）において、更に、前記ＳＯＩ型半導体ウエハの前記第１の主面側のウエハ周辺領域において、前記ＳＯＩ層および前記ＢＯＸ層を除去する。
【００３２】
１７．前記項１６の半導体集積回路装置の製造方法において、前記ウエハ周辺領域において、前記ＳＯＩ層および前記ＢＯＸ層を除去する部分の画定は、周辺露光によって行われる。
【００３３】
１８．前記項１６の半導体集積回路装置の製造方法において、前記ウエハ周辺領域において、前記ＳＯＩ層および前記ＢＯＸ層を除去する部分の画定は、マスクパターンを用いた露光によって行われる。
【００３４】
１９．前記項１７の半導体集積回路装置の製造方法において、前記周辺露光は、各チップ領域内の前記バルクデバイス領域を画定するための主露光よりも前に実行される。
【００３５】
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００３６】
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したもの、および、半導体チップ等をパッケージングしたものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。
【００３７】
今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、二つの部分に分けて考えられている。すなわち、一つ目は、原材料としてのシリコンウエハの搬入からプリメタル（Ｐｒｅｍｅｔａｌ）工程（Ｍ１配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、タングステンプラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）工程である。二つ目は、Ｍ１配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまで（ウエハレベルパッケージプロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）工程である。
【００３８】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。
【００３９】
同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃｏｎ  Ｄｉｏｘｉｄｅ）だけでなく、その他の酸化シリコンを主要な成分とする絶縁膜を含む。たとえば、ＴＥＯＳベース酸化シリコン（ＴＥＯＳ−ｂａｓｅｄ  ｓｉｌｉｃｏｎ  ｏｘｉｄｅ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等の不純物をドープした酸化シリコン系絶縁膜も酸化シリコン膜である。また、熱酸化膜、ＣＶＤ酸化膜のほか、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）、ナノクラスタリングシリカ（ＮＳＣ：Ｎａｎｏ−Ｃｌｕｓｔｅｒｉｎｇ  Ｓｉｌｉｃａ）等の塗布系膜も酸化シリコン膜または酸化シリコン系絶縁膜である。そのほか、ＦＳＧ（Ｆｌｕｏｒｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＳｉＯＣ（Ｓｉｌｉｃｏｎ  Ｏｘｉｃａｒｂｉｄｅ）またはカーボンドープ酸化シリコン（Ｃａｒｂｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃｏｎ  ｏｘｉｄｅ）またはＯＳＧ（Ｏｒｇａｎｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等のＬｏｗ−ｋ絶縁膜も同様に、酸化シリコン膜または酸化シリコン系絶縁膜である。更に、これらと同様な部材に空孔を導入したシリカ系Ｌｏｗ−ｋ絶縁膜（ポーラス系絶縁膜）も酸化シリコン膜または酸化シリコン系絶縁膜である。
【００４０】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
【００４１】
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
【００４２】
窒化シリコン膜は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｃｏｎｔａｃｔ）技術におけるエッチストップ膜、すなわち、ＣＥＳＬ（Ｃｏｎｔａｃｔ  Ｅｔｃｈ−Ｓｔｏｐ  Ｌａｙｅｒ）として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ  Ｍｅｍｏｒｉｚａｔｉｏｎ  Ｔｅｃｈｎｉｑｕｅ）における応力付与膜としても使用される。
【００４３】
同様に、「ニッケルシリサイド」というときは、通常、ニッケルモノシリサイドを指すが、比較的純粋なものばかりではなく、ニッケルモノシリサイドを主要な構成要素とする合金、混晶等を含む。また、シリサイドは、ニッケルシリサイドに限らず、従来から実績のあるコバルトシリサイド、チタンシリサイド、タングステンシリサイド等でもよい。また、シリサイド化のための金属膜としては、Ｎｉ（ニッケル）膜以外にも、例えばＮｉ−Ｐｔ合金膜（ＮｉとＰｔの合金膜）、Ｎｉ−Ｖ合金膜（ＮｉとＶの合金膜）、Ｎｉ−Ｐｄ合金膜（ＮｉとＰｄの合金膜）、Ｎｉ−Ｙｂ合金膜（ＮｉとＹｂの合金膜）またはＮｉ−Ｅｒ合金膜（ＮｉとＥｒの合金膜）のようなニッケル合金膜などを用いることができる。なお、これらのニッケルを主要な金属元素とするシリサイドを「ニッケル系のシリサイド」と総称する。
【００４４】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００４５】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００４６】
５．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００４７】
６．本願に於いては、ウエハ上又はその周辺の各種の領域（たとえば、チップ領域）を扱うが、これらの領域は、工程によっては、外的形状としては、直接、認識できないものもある。しかし、これらの領域も、所定の基準点から計測された具体的なウエハ上の領域を指すものであり、実体的である。
【００４８】
その他、本願に於いて、多用する各種の領域について簡単に説明する。すなわち、「ＳＯＩデバイス領域」とは、ＳＯＩ型のトランジスタ（ＳＯＩ構造上に形成されたトランジスタ）が形成される領域であり、「バルクデバイス領域」とは、バルク型のトランジスタ（基板上のバルク領域上に形成されたトランジスタ）が形成される領域である。
【００４９】
また、「ＳＴＩ領域」とは、ＳＴＩ型の素子分離絶縁膜、すなわち、ＳＴＩ絶縁膜が形成される領域である。なお、ＳＴＩプロセスに関して、「リバース酸化膜エッチ」とは、比較的広いアクティブ領域に対応部分の埋め込み酸化膜が過剰に残存しないように、当該部分の幅よりも少し小さめの開口を有するリバースエッチマスク（トレンチ形成用レジストパターンのリバースパターンに対応する）を用いて、実施するＣＭＰ前エッチング処理を指す。ここで、実際の対象アクティブ領域の寸法を基準とするリバースエッチマスク（レジスト膜）の開口寸法の比を本願では、「リバース開口寸法縮小率」ということがある。「縮小率」といっても、通常、一定の割合で縮小するわけではなく、元のアクティブ領域の寸法から合わせ余裕等の一定の長さを差し引いて開口の寸法とする（たとえば、以下の均一縮小方式の場合）。従って、合わせ余裕の２倍から３倍以下のアクティブ領域に対応する部分では、開口寸法はゼロとなる。また、本願の以下の実施の形態に於いては、ＳＯＩデバイス領域とバルクデバイス領域において、ほぼ同一のリバース開口寸法縮小率を用いる例と、バルクデバイス領域において、より小さなリバース開口寸法縮小率（すなわち、開口寸法は大きくなる。負の縮小率を用いる場合も有る。）を用いる例を説明する。この場合、前者を「均一縮小方式」と呼び、後者を「バルクデバイス側エッチ量拡大方式」と呼ぶ。
【００５０】
なお、言うまでもないことであるが、リバース酸化膜エッチは、特に必須である旨、明示しない限り、必須ではない。
【００５１】
更に、「ウエハ周辺領域」とは、ウエハの周辺の数ミリ程度の円環状の領域であり、「ウエハ内部領域」と相補的な概念である。また、一般的に言って、「周辺露光領域」あるいはレジスト処理プロセスにおける「エッジリンス領域」とほぼ一致する。
【００５２】
同様に、「チップ領域」と「ダイシング領域（スクライブ領域）」も相補的な概念であり、「アライメントマーク形成領域」は、通常、ダイシング領域にある。なお、言うまでもないことであるが「ダイシング領域」といっても、ダイシングによりチップに分割されるものに限定されるわけではない。
【００５３】
以下に説明する例では、主に「単位ショット領域」に一つのチップ領域を含むが、複数のチップ領域を含む場合もある。「実単位ショット領域」とは、主に製品となるチップ領域に対応する単位ショット領域であり、「ダミー単位ショット領域」とは、主にウエハ周辺領域付近で「単位ショット領域」が「ウエハ内部領域」からはみ出ておりウエハ周辺露光処理の対象となる単位ショット領域である。
【００５４】
７．本願に於いて、「ＳＯＩ型半導体ウエハ」とは、ウエハの表面側のほぼ全面又は一部にＳＯＩ構造を有するウエハを指す。ここで、ＳＯＩ構造は、一般に、シリコン基板等の半導体基板の表面側にＢＯＸ層等の薄膜絶縁膜を介して、ＳＯＩ層等の半導体薄膜が形成された構造を言う。本願に於いては、「ＢＯＸ層」といっても、特定の製造方法に限定されず、広く、ＳＯＩ層の下地絶縁膜を指す。また「ＳＯＩ層」といっても、シリコン又はシリコン系部材に限定されるわけではない。シリコン、ＳｉＧｅ以外に、たとえば、ゲルマニウム系半導体部材、ＩＩＩ−Ｖ族系半導体部材等がある。
【００５５】
８．本願に於いて、「周辺露光」とは、ウエハ周辺露光処理のうち、主露光すなわち、ウエハ内部領域の露光を行う露光装置の外部で行われるウエハ周辺領域への露光を言う。フォトリソグラフィ工程装置は、通常、スキャナ等の露光装置部と塗布機等を含むリソグラフィックプロセシングトラック（Ｌｉｔｈｏｇｒａｐｈｉｃ  Ｐｒｏｃｅｓｓｉｎｇ  Ｔｒａｃｋ）を有するリソクラスタ（Ｌｉｔｈ−Ｃｌｕｓｔｅｒ）を構成しているが、一般的に、周辺露光を行う周辺露光ユニットは、リソグラフィックプロセシングトラックに設けられている。
【００５６】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００５７】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００５８】
なお、二者択一の場合の呼称に関して、一方を「第１」等として、他方を「第２」等と呼ぶ場合に於いて、代表的な実施の形態に沿って、対応付けして例示する場合があるが、たとえば「第１」といっても、例示した当該選択肢に限定されるものではないことは言うまでもない。
【００５９】
なお、ＳＯＩプロセスについて開示した先行特許出願としては、たとえば日本特願第２０１１−２２３６６６号（日本出願日２０１１年１０月１１日）がある。
【００６０】
１．本願の一実施の形態の半導体集積回路装置の製造方法（ＢＯＸ層＆ＳＯＩ層除去先行プロセス）におけるウエハプロセスの要部等の説明（主に図１から図７）
このセクションでは、ウエハプロセスの一例として、ウエハの導入からゲート構造の一応の完成までを説明する。以下では本願の対象デバイスの一例として、ＳＯＣチップを例に取り具体的に説明するが、メモリ専用チップであっても良いことはいうまでもない。なお、以下の例では、主に、２８ｎｍテクノロジノードの世代の製品を例にとり、具体的に説明するが、その他の世代にも適用できることは言うまでもない。
【００６１】
なお、ＳＴＩプロセスにおけるリバース酸化膜エッチ等に関しては、セクション５（図１８および図１９）に於いて、詳しく説明されるので、このセクションではそれらに関する説明は、原則として省略する。
【００６２】
このセクションで説明する剥がれ対策等としてのウエハ周辺処理（ウエハ周辺でのＢＯＸ層、ＳＯＩ層等の除去）は、言うまでもないことであるが、必須のものではない。しかし、これを実施することによって、周辺でのはがれ等の問題を低減することができる。
【００６３】
また、以下の例では、通常のＦＤ−ＳＯＩ（Ｆｕｌｌｙ  Ｄｅｐｌｅｔｅｄ  Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）デバイスを例に取り具体的に説明するが、いわゆるドーパントレスチャネル（Ｄｐｏａｎｔｌｅｓｓ  Ｃｈａｎｎｅｌ）型のＦＤ−ＳＯＩデバイスでも良いことは言うまでもない。
【００６４】
なお、ここで説明する集積回路は、主にＳＯＩデバイス領域３およびバルクデバイス領域４において、ＣＭＯＳ回路構成をとっているが、図面上は、複雑さを避けるために、原則として、Ｎチャネル型デバイス部分のみを示す。
【００６５】
図１は本願の一実施の形態の半導体集積回路装置の製造方法（ＢＯＸ層＆ＳＯＩ層除去先行プロセス）におけるウエハプロセスの要部を説明するためのウエハ内部領域およびウエハ周辺領域の断面図（ＳＯＩウエハ導入工程）である。図２は本願の一実施の形態の半導体集積回路装置の製造方法（ＢＯＸ層＆ＳＯＩ層除去先行プロセス）におけるウエハプロセスの要部を説明するためのウエハ内部領域およびウエハ周辺領域の断面図（バルクデバイス領域等ＢＯＸ層＆ＳＯＩ層除去工程）である。図３は本願の一実施の形態の半導体集積回路装置の製造方法（ＢＯＸ層＆ＳＯＩ層除去先行プロセス）におけるウエハプロセスの要部を説明するためのウエハ内部領域およびウエハ周辺領域の断面図（トレンチ形成用レジスト膜加工工程）である。図４は本願の一実施の形態の半導体集積回路装置の製造方法（ＢＯＸ層＆ＳＯＩ層除去先行プロセス）におけるウエハプロセスの要部を説明するためのウエハ内部領域およびウエハ周辺領域の断面図（ＳＴＩ絶縁膜埋め込み工程）である。図５は本願の一実施の形態の半導体集積回路装置の製造方法（ＢＯＸ層＆ＳＯＩ層除去先行プロセス）におけるウエハプロセスの要部を説明するためのウエハ内部領域およびウエハ周辺領域の断面図（ＳＴＩ−ＣＭＰおよび窒化シリコン膜等除去工程）である。図６は本願の一実施の形態の半導体集積回路装置の製造方法（ＢＯＸ層＆ＳＯＩ層除去先行プロセス）におけるウエハプロセスの要部を説明するためのウエハ内部領域およびウエハ周辺領域の断面図（ゲート電極加工工程）である。図７は本願の一実施の形態の半導体集積回路装置の製造方法（ＢＯＸ層＆ＳＯＩ層除去先行プロセス）におけるウエハプロセスの要部を説明するためのウエハ内部領域の図６（チャネル幅方向）等とは異なる方向（チャネル長方向）の断面図（ゲート電極完成時点）である。これらに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法（ＢＯＸ層＆ＳＯＩ層除去先行プロセス）におけるウエハプロセスの要部等を説明する。
【００６６】
先ず、図１に示すように、ＢＯＸ酸化膜１４（ＢＯＸ層）の厚さが１０ｎｍ程度（好適な範囲としては、数ｎｍ程度から２０ｎｍ程度）で、ＳＯＩ層１５の厚さが２６ｎｍ程度（好適な範囲としては、数ｎｍ程度から３０ｎｍ程度）のＰ型ＳＯＩ型半導体ウエハ１を準備する。すなわち、Ｐ型単結晶シリコンウエハ（Ｐ型基板部１ｓ）のデバイス面１ａ側（裏面１ｂの反対側の主面）のほぼ全面にＳＯＩ層１５およびＢＯＸ酸化膜１４を形成したものを準備する。ウエハ１の直径は、ここでは、たとえば３００φを想定するが、必要に応じて、４５０φでも２００φ、あるいは、それ以外でも良い。Ｐ型基板部１ｓおよびＳＯＩ層１５の抵抗率は、たとえば、１から１０Ωｃｍ程度を好適なものとして例示することができる。また、ウエハ１の面方位は、たとえば、（１００）とすることができるが、それ以外の方位でも良い。なお、図１に於いて、破線で区分けされた右側の領域は、ウエハ周辺領域６であり、左側の領域は、ウエハ内部領域７である。
【００６７】
次に、図２に示すように、ウエハ１の表面１ａ側のほぼ全面に、バルクデバイス領域画定用レジスト膜１６を形成し、このバルクデバイス領域画定用レジスト膜１６を、たとえば通常のフォトリソグラフィにより、パターニングする。次に、パターニングされたバルクデバイス領域画定用レジスト膜１６をマスクとして、例えば、ドライエッチング（例えば、ハロゲン系エッチングガスを使用）により、バルクデバイス領域４のＳＯＩ層１５およびウエハ周辺領域６のＳＯＩ層１５を除去する。次に、たとえば、ウエットエッチング（例えば、弗酸系エッチング液）により、バルクデバイス領域４のＢＯＸ層１４およびウエハ周辺領域６のＢＯＸ層１４を除去する。その後、不要になったバルクデバイス領域画定用レジスト膜１６をたとえば、アッシング等により除去する。なお、ウエハ周辺領域６におけるバルクデバイス領域画定用レジスト膜１６の露光は、セクション３および４に於いて詳述するので、ここでは説明を省略する。また、このように、ウエハの周辺で、ＢＯＸ層１４およびＳＯＩ層１５を除去しておくと、後の工程等での塵埃の発生を低減させることができる。
【００６８】
次に、図３に示すように、ウエハ１の表面１ａ側のほぼ全面に、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により、パッド（Ｐａｄ）酸化シリコン膜２１（厚さは、例えば１０ｎｍ程度）を成膜する。次に、ウエハ１の表面１ａ側のほぼ全面に、例えば、ＣＶＤにより、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）のストッパ用の窒化シリコン膜２２を（厚さは、例えば６０ｎｍ程度）を成膜する。次に、ウエハ１の表面１ａ側のほぼ全面に、トレンチ形成用レジスト膜１８を形成し、このトレンチ形成用レジスト膜１８を、たとえば通常のフォトリソグラフィにより、パターニングする。
【００６９】
次に、図４に示すように、パターニングされたトレンチ形成用レジスト膜１８をマスクとして、例えば、異方性ドライエッチングにより、ＳＴＩ領域となるトレンチを形成する。この例では、ＳＯＩデバイス領域３においては、トレンチは、ＢＯＸ層１４を貫通して、基板１ｓの内部にまで達している。このようにすることにより、バルクデバイス領域４におけるトレンチ深さとの整合性を確保することができる。また、ＳＯＩデバイス領域３においては、バックゲート領域間における相互の分離特性を向上させることができる。
【００７０】
次に、ウエハ１の表面１ａ側の露出している半導体表面に、例えば、熱酸化により、ライナ（Ｌｉｎｅｒ）酸化シリコン膜を成膜する（図が煩雑になるので図示せず）。
【００７１】
次に、ウエハ１の表面１ａ側のほぼ全面に、たとえば、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）−ＣＶＤ等（他の形式による酸化シリコン膜でもよい）により、ＳＴＩ絶縁膜１７として酸化シリコン膜を成膜する。
【００７２】
次に、セクション４で説明するように、ＣＭＰ処理の前処理として、リバース酸化膜エッチ用レジスト膜により、リバース酸化膜エッチを実行する。ただし、この例では、セクション４の場合と異なり、均一縮小方式による。なお、セクション４の場合と同様に、バルクデバイス側エッチ量拡大方式でもよいが、均一縮小方式の方が、プロセスが単純になるメリットがある。バルクデバイス側エッチ量拡大方式を適用した場合は、セクション４の場合と同様なメリットが得られる。
【００７３】
次に、ウエハ１の表面１ａ側に対して、ＣＭＰ処理を実行することにより、表面の平坦化を実行する。次に、窒化シリコン膜２２を、たとえばウエットエッチング（たとえば、エッチング液は、熱燐酸）により除去する。次に、パッド酸化シリコン膜２１を、たとえばウエットエッチング（たとえば、エッチング液は、弗酸系エッチング液）により除去すると、図５に示すようになる。図５に示すように、トレンチ内にＳＴＩ絶縁膜１７が埋め込まれ、ＳＴＩ領域１７、１７ｓ、１７ｂ、すなわち、第１のＳＴＩ領域１７ｓおよび第２のＳＴＩ領域１７ｂが形成されている。この場合、図５からわかるように、バルクデバイス領域４における半導体基板１ｓの表面を基準とするＳＴＩ高さＨｔｂ（バルクデバイス領域ＳＴＩ高さ）は、比較的低くなっている。このことは、段差によるフォトリソグラフィ特性の劣化を回避する上で有効である。また、バルクデバイス領域のＳＴＩ領域１７ｂ（第２のＳＴＩ領域）とＳＯＩデバイス領域のＳＴＩ領域１７ｓ（第１のＳＴＩ領域）の間に、ＳＯＩ−バルク間ＳＯＩ底面段差Ｄｓｂがあり、半導体基板１ｓの表面を基準とするＳＴＩ領域の深さ（ＳＴＩ領域の下面の高さ）に関して、バルクデバイス領域のＳＴＩ領域１７ｂ（第２のＳＴＩ領域）の方が深くなっている。このことは、一般に動作電圧が高いバルクデバイスにとって有利である。
【００７４】
また、このことは任意であるが、この例のように、ＢＯＸ層１４およびＳＯＩ層１５の除去の後であって、ＳＴＩ領域１７の形成前に、少なくともバルクデバイス領域４上に、エピタキシャル半導体層を形成する工程を有さないプロセスにすることによって、工程の簡素化が可能となる。
【００７５】
次に、図６に示すように、ウエハ１の表面１ａ側のほぼ全面に、たとえば、ゲート絶縁膜２４としてＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ）が１．９ｎｍ程度の厚さのＳｉＯＮ膜を成膜する。次に、ウエハ１の表面１ａ側のほぼ全面に、たとえば、スパッタリング成膜により、ゲート電極２５の一部としてＴｉＮ膜（厚さは、たとえば２０ｎｍ程度）を成膜する。次に、ウエハ１の表面１ａ側のほぼ全面に、たとえば、ＣＶＤにより、ゲート電極２５の一部としてポリシリコン膜（厚さは、たとえば８０ｎｍ程度）を成膜する。このポリシリコン膜は、アモルファスシリコン膜でもよい。次に、ウエハ１の表面１ａ側のほぼ全面に、たとえば、ＣＶＤにより、キャップ絶縁膜３０として、窒化シリコン膜（厚さは、たとえば５０ｎｍ程度）を成膜する。
【００７６】
次に、キャップ絶縁膜３０、ゲート電極２５およびゲート絶縁膜２４（ゲートスタック構造）を通常のフォトリソグラフィにより、パターニングする。
【００７７】
次に、図７に示すように（ソースドレイン等が見えるように図６の紙面に垂直な断面を示す）、ゲートスタック構造やサイドウォール２７を利用して、たとえばイオン注入等により、必要なＳＯＩデバイス領域のＭＩＳＦＥＴのＮ型ソースドレイン領域２８ｓおよびバルクデバイス領域のＭＩＳＦＥＴのＮ型ソースドレイン領域２８ｂを導入する。ここまでで、基本的に、ＳＯＩデバイス領域のＭＩＳＦＥＴのＮ型ＭＩＳＦＥＴ（Ｑｓ）およびバルクデバイス領域のＭＩＳＦＥＴのＮ型ＭＩＳＦＥＴ（Ｑｂ）が構成されたことになる。なお、ＳＯＩデバイス領域（たとえばチャネル部分）は、この例では、Ｐ型ドープ構造であるが、ノンドープであってもよい。
【００７８】
この後、たとえばプリメタル絶縁膜、コンタクトホール形成、タングステンプラグ埋め込み、および、配線工程等のＢＥＯＬ工程（例えば、多層の銅系埋め込み配線、アルミニウム系配線または両方式を併用した配線系でもよい）を経て、ウエハがダイシング等により、チップに分割され、必要に応じてパッケージされることにより、完成デバイスとなる。
【００７９】
このＢＯＸ層＆ＳＯＩ層除去先行プロセスは、均一縮小方式（縮小率は正値）のリバース酸化膜エッチを用いた場合は、リバース酸化膜エッチにおいて、アクティブの端部に於いて、十分な合わせ余裕を取ることができるというメリットを有する。
【００８０】
２．本願の前記一実施の形態の半導体集積回路装置の製造方法におけるウエハおよびチップ領域等の各部のレイアウト並びにＳＴＩ工程において形成されるアライメントマーク等の説明（主に図８から図１１）
このセクションでは、セクション１で説明したウエハプロセスに関連して、ウエハ上の各種の部分のレイアウトの一例およびアライメントマーク等について説明する。言うまでもないことであるが、ここで説明する各種の構造（ノッチ、アライメントマーク）等は、必須のものではなく、先のプロセスと同様に種々変形可能である。
【００８１】
図８は図１から図７等における半導体ウエハの表面の各領域のレイアウト図である。図９は図８のチップ領域およびその周辺の各領域のレイアウト図である。図１０は図９のアライメントパターン周辺切り出し領域Ｒ１の拡大上面図である。図１１は図１０のＡ−Ａ’断面に対応するウエハ断面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法におけるウエハおよびチップ領域等の各部のレイアウト並びにＳＴＩ工程において形成されるアライメントマーク等を説明する。
【００８２】
図８に、半導体集積回路装置のウエハプロセス途中（図５と同じ時点）におけるウエハ１の表面１ａ（第１の主面）の各種の領域のレイアウトの一例を示す。図８に示すように、ウエハ１は、一般にノッチ５（結晶方位指標部）等を有し、その表面１ａは、たとえば、ウエハ周辺領域６とウエハ内部領域７に分けられ、ウエハ内部領域７に、チップ領域２，２ａが、ほぼマトリクス状に多数、レイアウトされている。なお、図１から図６は、図８のＸ−Ｘ’断面（実線部分）にほぼ対応している。
【００８３】
次に、図８のチップ領域２ａおよびその周辺を拡大して図９に示す。図９に示すように、たとえば、ここには、スクライブ領域８（ダイシング領域）を挟んで、チップ領域２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ，２ｇ，２ｈ，２ｉは、格子状に配置されており、各チップ領域２ａ（，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ，２ｇ，２ｈ，２ｉ）内には、ＳＯＩデバイス領域３とバルクデバイス領域４が設けられている。ＳＯＩデバイス領域３は、回路的には、たとえば、コアロジック回路部やメモリマット部が対応しており、バルクデバイス領域４は、コアロジック周辺回路部、Ｉ／Ｏ回路部、メモリ周辺回路部等が対応している。
【００８４】
たとえば、チップ領域２ａとチップ領域２ｅの間のダイシング領域８には、アライメントマーク形成領域１１や、ＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ）等を配置するＢＯＸ層およびＳＯＩ層を有するテストパターン領域１２等が設けられている。露光の単位ショット領域９は、この例では、単一のチップ領域２ａを含有するので、チップ領域２ａおよびその周辺のダイシング領域８のほぼ全域を含むものとなっている。
【００８５】
次に、図９のアライメントパターン周辺切り出し領域Ｒ１の拡大図を図１０に示す。図１０に示すように、アライメントマーク形成領域１１には、たとえば、多数の矩形から構成されたアライメントマーク１０が、設けられている。このアライメントマーク１０は、一例として、ＳＴＩ領域形成プロセスに於いて形成されるマークであり、主に、ＳＴＩ絶縁膜１７で構成されている。すなわち、ＳＴＩ工程に含まれるトレンチ形成工程で作られたトレンチ内に埋め込まれたＳＴＩ絶縁膜と同時に作られた絶縁膜で構成されている。そして、アライメントマーク形成領域１１内に於いては、図２の工程と同時にＢＯＸ層１４およびＳＯＩ層１５が除去されている。これは、ＢＯＸ層１４およびＳＯＩ層１５があると、モアレ縞等の干渉縞が発生して位置検出の障害となる恐れがあるからである。すなわち、アライメントマーク形成領域１１はバルクデバイス領域類似の領域となっている。従って、アライメントマーク１０はもとより、アライメントマーク形成領域１１内その他の領域は、アクティブ領域または半導体基板露出領域２９となっている。このように、アライメントマーク１０の近傍に、ＳＯＩデバイス領域類似の領域がないと、位置合わせの精度が向上するメリットがある。
【００８６】
一方、ＴＥＧ等を収容するテストパターン領域１２には、通常、その一部には、ＢＯＸ層１４およびＳＯＩ層１５を有する領域、すなわち、ＳＯＩデバイス領域類似の領域がある。また、テストパターン領域１２やアライメントマーク形成領域１１外のダイシング領域８は、塵埃等の低減の観点から、ＳＯＩデバイス領域類似の領域とバルクデバイス領域類似の領域が細かく分割されて配置されない方が望ましいが、これは必須ではない。
【００８７】
図１０のＡ−Ａ’断面を図１１に示す。図１１に示すように、アライメントマーク形成領域１１は、図５の時点に於いて、同図のバルクデバイス領域４と同様の断面構造を有している。
【００８８】
次に、これらの各領域等と、セクション１で説明したウエハプロセス（特に、露光プロセス）との関係を説明する。すなわち、図３から図５に於いて、同時に図１０のアライメントマーク１０が形成され、このアライメントマーク１０は、たとえば、図６のゲート電極加工の位置合わせに使用される。
【００８９】
３．本願の前記一実施の形態の半導体集積回路装置の製造方法における周辺処理（すなわちウエハ周辺露光処理）の詳細説明（主露光装置外周辺露光方式）の説明（主に図１２および図２７）
このセクションでは、セクション１（図２）で説明したウエハ周辺領域６におけるＢＯＸ層１４およびＳＯＩ層１５の除去について具体的な方法（特に図２に関するフォトリソグラフィ手法）の一例を説明する。言うまでもないことであるが、ここで説明する方法は、必須のものではなく、先のプロセスと同様に種々変形可能である。
【００９０】
図１２は本願の前記一実施の形態の半導体集積回路装置の製造方法における周辺処理の詳細説明（主露光装置外周辺露光方式）を説明するためのウエハ全体上面図である。図２７は図１２の露光方法の変形例を示すウエハ周辺処理の詳細説明を説明するためのウエハ全体上面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法における周辺処理の詳細説明（主露光装置外周辺露光方式）を説明する。
【００９１】
図８のウエハ１上の各領域を露光の観点から分類したものが、図１２に示すものである。ただし、プロセスの時点は、図２と同じである。図１２に示すように、ウエハ１の表面１ａのウエハ内部領域７には、ほぼマトリクス状に、単位ショット領域９が設定されており、ウエハ周辺領域６は、この例では、周辺露光領域２０、すなわち、周辺露光される領域に対応している。
【００９２】
図２のフォトリソグラフィ工程は、たとえば、以下のように実施される。すなわち、順に、
（１）レジスト膜成膜工程（たとえばポジ型レジスト膜の塗布）、
（２）周辺露光工程（本露光と同様な波長の紫外光スポットビームで周辺露光領域２０を露光する）、
（３）本露光工程（たとえば、i線（波長３６５ｎｍ）紫外光を用いて、スキャナまたはステッパ等を用いて、図２のバルクデバイス領域４等を画定する露光を行う）、
（４）ＰＥＢ（Ｐｏｓｔ  Ｅｘｐｏｓｕｒｅ  Ｂａｋｅ）を実行、
（５）現像およびポストベーク等を実行する。
【００９３】
この方法は、露光機を使用しないので、露光機のスループットを下げないメリットがある。なお、本露光工程の波長は、前記以外でも良い。また、レジスト膜が感光する限り、周辺露光工程の波長と本露光の波長が、同様の物である必要はない。更に、レジスト膜は、化学増幅型レジストを用いてもよい。なお、一般的に、化学増幅型は現在の微細加工に好適とされている。また、レジスト膜は、必ずしも、ポジ型である必要はなく、ネガ型の場合は周辺露光を実施しなくてもウエハ周辺部のレジスト膜は形成されないことになる。なお、図２７に示すように、ウエハ周辺部でも露光機を用いて単位ショットを露光した場合（たとえば、ＣＭＰのためのパターン均一性確保等のため）は、レジストプロセスでエッジリンスを実施することで現像後にウエハ周辺部にレジスト膜が形成されないようにできる。また、ポジ型レジストである場合は上記で説明した周辺露光が適用できる。
【００９４】
また、この例では、周辺露光工程を本露光工程よりも前に実行しているが、これは、本露光からＰＥＢまでの処理時間をできるだけ短くするためである。しかし、このことは必須ではないので、順序は入れ替え可能であることは言うまでもない。
【００９５】
この主露光装置外周辺露光方式は、本露光装置（主露光装置）のスループットを下げないメリットがある。
【００９６】
４．本願の前記一実施の形態の半導体集積回路装置の製造方法における前記周辺処理に関する変形例（マスクを使用した主露光装置内露光方式）の説明（主に図１３）
このセクションでは、セクション３で説明したウエハ周辺露光処理の変形例を説明する。
【００９７】
図１３は本願の前記一実施の形態の半導体集積回路装置の製造方法における前記周辺処理に関する変形例（マスクを使用した主露光装置内露光方式）を説明するためのウエハおよびその周辺の上面図である。これに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法における前記周辺処理に関する変形例（マスクを使用した主露光装置内露光方式）を説明する。
【００９８】
この例における図１２に対応する図が図１３である。図１３に示すように、この例では、本露光工程内（本露光装置内）に於いて、ウエハ周辺露光処理を実行する。従って、プロセスの流れは、以下のようになる。すなわち、順に、
（１）レジスト膜成膜工程（たとえばポジ型レジスト膜の塗布）、
（２）ウエハ周辺露光処理＆本露光工程（たとえば、i線（波長３６５ｎｍ）の紫外光を用いて、スキャナまたはステッパ等を用いて、図２のバルクデバイス領域４等を画定する露光とウエハ周辺露光処理を行う）
（３）ＰＥＢ（Ｐｏｓｔ  Ｅｘｐｏｓｕｒｅ  Ｂａｋｅ）を実行、
（４）現像およびポストベーク等を実行する。
【００９９】
具体的には、たとえば、マスク（レチクル）とは別に、単位ショット領域９が全面白抜きになった周辺露光用マスクを用意しておき、本露光中にマスクを交換して一連のプロセス（ウエハ周辺露光処理＆本露光工程）として露光する。ここで、図１３に示すように、本露光の対象は、実単位ショット領域９ｒであり、ウエハ周辺露光処理の対象は、ダミー単位ショット領域９ｄである。図１２のウエハ周辺領域６は、通常、全ダミー単位ショット領域９ｄの集合内に包含される。
【０１００】
このマスクを使用した主露光装置内露光方式は、本露光のスループットは若干下がるが、ウエハ１の周辺のほとんどの部分が、バルクデバイス領域類似の領域となるメリット（例えば、塵埃の低減）がある。
【０１０１】
なお、ここでは、周辺露光用マスクを本露光用マスクとは別のマスク基板上に形成する例を説明したが、同一の基板の別の部分に形成してもよい。同一の基板に形成した場合は、マスク交換の時間が短縮され、別の基板上に形成した場合は、本露光のショット面積を十分に大きくすることができる。
【０１０２】
５．本願の他の実施の形態の半導体集積回路装置の製造方法（ＳＴＩ先行プロセス）におけるウエハプロセスの要部の説明（主に図１４から図２２）
このセクションでは、セクション１で説明したウエハプロセスの変形例を説明する。なお、以下の説明は、変形例であるとともに、その一部は、セクション１で説明したウエハプロセスの詳細説明およびリバース酸化膜エッチに関する変形例の説明でもある。
【０１０３】
図１４は本願の他の実施の形態の半導体集積回路装置の製造方法（ＳＴＩ先行プロセス）におけるウエハプロセスの要部を説明するためのウエハ内部領域の断面図（ＳＯＩウエハ導入工程）である。図１５は本願の他の実施の形態の半導体集積回路装置の製造方法（ＳＴＩ先行プロセス）におけるウエハプロセスの要部を説明するためのウエハ内部領域の断面図（トレンチ形成用レジストパタン形成工程）である。図１６は本願の他の実施の形態の半導体集積回路装置の製造方法（ＳＴＩ先行プロセス）におけるウエハプロセスの要部を説明するためのウエハ内部領域の断面図（トレンチ形成工程）である。図１７は本願の他の実施の形態の半導体集積回路装置の製造方法（ＳＴＩ先行プロセス）におけるウエハプロセスの要部を説明するためのウエハ内部領域の断面図（ＳＴＩ絶縁膜埋め込み工程）である。図１８は本願の他の実施の形態の半導体集積回路装置の製造方法（ＳＴＩ先行プロセス）におけるウエハプロセスの要部を説明するためのウエハ内部領域の断面図（リバース酸化膜エッチ用レジストパタン形成工程）である。図１９は本願の他の実施の形態の半導体集積回路装置の製造方法（ＳＴＩ先行プロセス）におけるウエハプロセスの要部を説明するためのウエハ内部領域の断面図（リバース酸化膜エッチ工程）である。図２０は本願の他の実施の形態の半導体集積回路装置の製造方法（ＳＴＩ先行プロセス）におけるウエハプロセスの要部を説明するためのウエハ内部領域の断面図（ＣＭＰおよび窒化シリコン膜等除去工程）である。図２１は本願の他の実施の形態の半導体集積回路装置の製造方法（ＳＴＩ先行プロセス）におけるウエハプロセスの要部を説明するためのウエハ内部領域の断面図（ＢＯＸ層＆ＳＯＩ層除去用レジスト膜加工工程）である。図２２は本願の他の実施の形態の半導体集積回路装置の製造方法（ＳＴＩ先行プロセス）におけるウエハプロセスの要部を説明するためのウエハ内部領域の断面図（ＢＯＸ層＆ＳＯＩ層除去工程）である。これらに基づいて、本願の他の実施の形態の半導体集積回路装置の製造方法（ＳＴＩ先行プロセス）におけるウエハプロセスの要部を説明する。
【０１０４】
先ず、図１４に示すように、図１と同様なＰ型ＳＯＩ型半導体ウエハ１を準備する。
【０１０５】
次に、図１５に示すように、ウエハ１の表面１ａ側のほぼ全面に、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により、パッド（Ｐａｄ）酸化シリコン膜２１（厚さは、例えば１０ｎｍ程度）を成膜する。次に、ウエハ１の表面１ａ側のほぼ全面に、例えば、ＣＶＤにより、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）のストッパ用の窒化シリコン膜２２を（厚さは、例えば６０ｎｍ程度）を成膜する。次に、ウエハ１の表面１ａ側のほぼ全面に、トレンチ形成用レジスト膜１８を形成し、このトレンチ形成用レジスト膜１８を、たとえば通常のフォトリソグラフィにより、パターニングする。
【０１０６】
次に、図１６に示すように、パターニングされたトレンチ形成用レジスト膜１８をマスクとして、例えば、異方性ドライエッチングにより、ＳＴＩ領域となるトレンチを形成する。この例ではトレンチは、ＢＯＸ層１４を貫通して、基板１ｓの内部にまで達している。このようにすることにより、バルクデバイス領域４におけるトレンチ深さとの整合性を確保することができる。また、ＳＯＩデバイス領域３においては、バックゲート領域間における相互の分離特性を向上させることができる。
【０１０７】
次に、ウエハ１の表面１ａ側の露出している半導体表面に、例えば、熱酸化により、ライナ（Ｌｉｎｅｒ）酸化シリコン膜を成膜する（図が煩雑になるので図示せず）。
【０１０８】
次に、図１７に示すように、ウエハ１の表面１ａ側のほぼ全面に、たとえば、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）−ＣＶＤ等（他の形式による酸化シリコン膜でもよい）により、ＳＴＩ絶縁膜１７として酸化シリコン膜を成膜する。
【０１０９】
次に、図１８に示すように、ウエハ１の表面１ａ側のほぼ全面に、リバース酸化膜エッチ用レジスト膜１９を形成し、たとえば、通常のフォトリソグラフィによりパターニングしてリバース酸化膜エッチ用レジスト膜１９を形成する。この場合は、バルクデバイス領域４のＳＴＩ絶縁膜１７の研摩量を相対的に増加させるため、バルクデバイス側エッチ量拡大方式に従って、バルクデバイス領域４におけるリバース開口寸法縮小率を相対的に小さな値（負値すなわち、対応するアクティブ領域より広くすることを含む）にする。次に、パターニングされたリバース酸化膜エッチ用レジスト膜１９をマスクとして、例えば、異方性ドライエッチングにより、ＳＴＩ絶縁膜１７をエッチバックする。その後、不要になったリバース酸化膜エッチ用レジスト膜１９を、たとえばアッシング等により除去する。
【０１１０】
次に、ウエハ１の表面１ａ側に対して、ＣＭＰ処理を実行することにより、表面の平坦化を実行する。次に、窒化シリコン膜２２を、たとえばウエットエッチング（たとえば、エッチング液は、熱燐酸）により除去する。次に、パッド酸化シリコン膜２１を、たとえばウエットエッチング（たとえば、エッチング液は、弗酸系エッチング液）により除去すると、図２０に示すようになる。図２０に示すように、バルクデバイス領域のＳＴＩ領域１７ｂ（第２のＳＴＩ領域）のトップの高さが、ＳＯＩデバイス領域のＳＴＩ領域１７ｓ（第１のＳＴＩ領域）と比較して低くなっているのがわかる。これと同時に、バルクデバイス領域のＳＯＩ層１５ｂの方が、ＳＯＩデバイス領域のＳＯＩ層１５ｓと比較して、厚さが薄くなっている。これは、リバース酸化膜エッチで、バルクデバイス領域４におけるＳＴＩ絶縁膜１７のエッチバック量が多かったことに起因している。
【０１１１】
次に、図２１に示すように、ウエハ１の表面１ａ側のほぼ全面に、バルクデバイス領域画定用レジスト膜１６を形成し、このバルクデバイス領域画定用レジスト膜１６を、たとえば通常のフォトリソグラフィにより、パターニングする。次に、パターニングされたバルクデバイス領域画定用レジスト膜１６をマスクとして、例えば、ドライエッチング（例えば、ハロゲン系エッチングガスを使用）により、バルクデバイス領域４のＳＯＩ層１５およびウエハ周辺領域６のＳＯＩ層１５を除去する。次に、たとえば、ウエットエッチング（例えば、弗酸系エッチング液）により、バルクデバイス領域４のＢＯＸ層１４およびウエハ周辺領域６のＢＯＸ層１４を除去する。その後、不要になったバルクデバイス領域画定用レジスト膜１６をたとえば、アッシング等により除去すると図２２に示すようになる。
【０１１２】
図２２に示すように、トレンチ内にＳＴＩ絶縁膜１７が埋め込まれ、ＳＴＩ領域１７、１７ｓ、１７ｂ、すなわち、第１のＳＴＩ領域１７ｓおよび第２のＳＴＩ領域１７ｂが形成されている。この場合、図２２からわかるように、バルクデバイス領域４における半導体基板１ｓの表面を基準とするＳＴＩ高さＨｔｂ（バルクデバイス領域ＳＴＩ高さ）は、比較的低くなっている。このことは、段差によるフォトリソグラフィ特性の劣化を回避する上で有効である。
【０１１３】
なお、ウエハ周辺領域６におけるバルクデバイス領域画定用レジスト膜１６の露光は、セクション３および４に於いて詳述したので、ここでは説明を省略する。
【０１１４】
また、これ以降のプロセスは、セクション１に説明したとことと異なるところがないので、説明は繰り返さない。
【０１１５】
このＳＴＩ先行プロセスは、従来から実績のあるＳＴＩ領域の形成を先行する方式をベースとしているため、プロセスの信頼性が高いというメリットがある。
【０１１６】
６．前記各実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察（主に図２３から図２６）
図２３はバルクデバイス領域ＳＴＩ高さＤｔｂが高い場合の弊害の例を示すバルクデバイス領域とＳＴＩ領域の境界部等のウエハ上面図（ゲート電極加工工程完了時点）である。図２４は比較例である単純ＳＴＩ先行プロセスにおけるＳＴＩ形成プロセスのウエハ内部領域の断面図（トレンチ埋め込み工程）である。図２５は比較例である単純ＳＴＩ先行プロセスにおけるＳＴＩ形成プロセスのウエハ内部領域の断面図（ＢＯＸ層＆ＳＯＩ層除去工程）である。図２６は本願の前記一実施の形態の半導体集積回路装置の製造方法（ＢＯＸ層＆ＳＯＩ層除去先行プロセス）のアウトラインを説明するためのウエハ断面図である。これらに基づいて、前記各実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察を行う。
【０１１７】
（１）ＣＭＯＳ集積回路の微細化に関する一般的考察：
ＣＭＯＳ集積回路の微細化によって、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）の高速化、高集積化が進められている。これに伴いチップの消費電力が冷却能力を超えないようにするため、低消費電力化が必須となっている。このためには、電源電圧の低電圧化が必要であり、従来のバルク構造トランジスタから、低電圧動作に有利な完全空乏型ＳＯＩ構造やマルチゲート構造（いわゆるＦＩＮ構造）トランジスタへの以降が検討されている。
【０１１８】
具体的なデバイス構造としては、ＢＯＸ型ＳＯＩ基板が一つの候補であり、この線に沿って超低電圧動作（動作電圧、たとえば、０．４ボルト以下程度）のロジック回路の開発が進められている。
【０１１９】
ここで、実際の集積回路素子で、ロジック回路部のＳＯＩ型トランジスタと周辺回路部のバルク型トランジスタを併用する場合、製造プロセスに於いて、ＳＯＩデバイス領域とバルクデバイス領域を作り分ける必要がある。すなわち、ＳＯＩ型半導体ウエハを用いて、ＳＴＩ型素子分離構造をＳＯＩデバイス領域とバルクデバイス領域の両方に形成するプロセスが必要となる。前記各実施の形態（変形例を含む）は、ＳＴＩ型素子分離構造を形成する上での各種の問題点を解決するためになされたものである。
【０１２０】
（２）比較例および、その問題点の具体的説明（主に図２３から図２５）：
比較例は、従来から多用されている「ＳＴＩ先行＋均一縮小リバース酸化膜エッチ方式」である。この方式は、リバース酸化膜エッチにおいて、均一縮小方式を使用する点、以外、セクション５のプロセスと同一であり、リバース酸化膜エッチの部分は、セクション１のプロセスと同じである。従って、以下では、セクション５のプロセスの図２１および図２２に対応する部分のみを説明する。
【０１２１】
図１８および図１９で均一縮小方式を使用した場合の図２０は、図２４のようになる。すなわち、図２４に示すように、バルクデバイス領域のＳＴＩ領域１７ｂ（第２のＳＴＩ領域）とＳＯＩデバイス領域のＳＴＩ領域１７ｓ（第１のＳＴＩ領域）の各トップ（上面）は相互に同じ高さである。また、同下面も同じ高さである。
【０１２２】
次に、図２５に示すように、図２１と同様に、ウエハ１の表面１ａ側のほぼ全面に、バルクデバイス領域画定用レジスト膜１６を形成し、このバルクデバイス領域画定用レジスト膜１６を、たとえば通常のフォトリソグラフィにより、パターニングする。次に、パターニングされたバルクデバイス領域画定用レジスト膜１６をマスクとして、例えば、ドライエッチング（例えば、ハロゲン系エッチングガスを使用）により、バルクデバイス領域４のＳＯＩ層１５およびウエハ周辺領域６のＳＯＩ層１５を除去する。次に、たとえば、ウエットエッチング（例えば、弗酸系エッチング液）により、バルクデバイス領域４のＢＯＸ層１４およびウエハ周辺領域６のＢＯＸ層１４を除去する。この図２５からわかるように、比較例では、バルクデバイス領域ＳＴＩ高さＨｔｂが、セクション１やセクション５の場合と比較して、相対的に高くなっているのがわかる。このような状態で、たとえば、図６のようなゲート電極のパターニングを実行すると、図２３に示すように、段差の激しいバルクデバイス領域４のアクティブ領域ＢＡとその周辺のＳＴＩ領域１７の境界部（すなわちＳＴＩ段差部２６）に於いて、ゲート電極２５の幅に異常が発生する。
【０１２３】
（３）本願の前記一実施の形態の半導体集積回路装置の製造方法（ＢＯＸ層＆ＳＯＩ層除去先行プロセス）のアウトラインの説明（主に図２６）
これに対して、前記一実施の形態の半導体集積回路装置の製造方法（ＢＯＸ層＆ＳＯＩ層除去先行プロセス）では、図２６に示すように、ＳＯＩデバイス領域３において、ＢＯＸ層１４を貫通するＳＴＩ領域１７ｓを形成するに当たり、ＢＯＸ層１４およびＳＯＩ層１５の除去を先行させている。このことにより、図５頭に示すように、たとえば、バルクデバイス領域４において、ＳＴＩ領域１７ｂ周辺の表面段差を低減することができる。
【０１２４】
また、前記一実施の形態の半導体集積回路装置の製造方法（ＢＯＸ層＆ＳＯＩ層除去先行プロセス）は、ＢＯＸ層１４を貫通するＳＴＩ領域１７ｓを形成する場合に限定されるものではなく、ＢＯＸ層１４を貫通しないＳＴＩ領域１７ｓを形成する場合にも、同様に有効である。この場合、前記条件に加えて、ＢＯＸ層＆ＳＯＩ層除去工程の後であって、ＳＴＩ領域形成工程の前に、少なくともバルクデバイス領域上に、エピタキシャル半導体層を形成する工程を有さないものとすると、プロセスを単純にできるメリットがある。すなわち、複雑なエピタキシャルプロセス等により、バルク側に於いて、基板上面高さを上昇させる必要がないというメリットを有する。
【０１２５】
７．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１２６】
例えば、前記実施の形態では、主にゲートファースト方式を例にとり具体的に説明したが、本願発明はそれに限定されるものではなく、ＦＵＳＩプロセス、Ｈｉｇｈ−ｋファースト＆ゲートラスト方式、Ｈｉｇｈ−ｋ＆ゲートラスト方式、Ｐ側ゲートラストハイブリッド方式等にも適用できることは言うまでもない。
【符号の説明】
【０１２７】
１  半導体ウエハ
１ａ  ウエハ又はチップの表面（第１の主面）
１ｂ  ウエハ又はチップの裏面（第２の主面）
１ｓ  シリコン基板（Ｐ型単結晶シリコン基板部）
２，２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ，２ｇ，２ｈ，２ｉ  半導体チップ又はチップ領域
３  ＳＯＩデバイス領域
４  バルクデバイス領域
５  ノッチ（結晶方位指標部）
６  ウエハ周辺領域
７  ウエハ内部領域
８  スクライブ領域（ダイシング領域）
９  単位ショット領域
９ｄ  ダミー単位ショット領域
９ｒ  実単位ショット領域
１０  アライメントマーク
１１  アライメントマーク形成領域
１２  ＢＯＸ層およびＳＯＩ層を有するテストパターン領域
１４  ＢＯＸ層
１５  ＳＯＩ層
１５ｂ  バルクデバイス領域のＳＯＩ層
１５ｓ  ＳＯＩデバイス領域のＳＯＩ層
１６  バルクデバイス領域画定用レジスト膜
１７  ＳＴＩ領域（ＳＴＩ絶縁膜）
１７ｂ  バルクデバイス領域のＳＴＩ領域（第２のＳＴＩ領域）
１７ｓ  ＳＯＩデバイス領域のＳＴＩ領域（第１のＳＴＩ領域）
１８  トレンチ形成用レジスト膜
１９  リバース酸化膜エッチ用レジスト膜
２０  周辺露光領域
２１  パッド酸化シリコン膜
２２  窒化シリコン膜
２４  ゲート絶縁膜
２４ｂ  バルクデバイス領域のＭＩＳＦＥＴのゲート絶縁膜
２４ｓ  ＳＯＩデバイス領域のＭＩＳＦＥＴのゲート絶縁膜
２５  ゲート電極
２５ｂ  バルクデバイス領域のＭＩＳＦＥＴのゲート電極
２５ｓ  ＳＯＩデバイス領域のＭＩＳＦＥＴのゲート電極
２６  ＳＴＩ段差部
２７  サイドウォールスペーサ
２８ｂ  バルクデバイス領域のＭＩＳＦＥＴのＮ型ソースドレイン領域
２８ｓ  ＳＯＩデバイス領域のＭＩＳＦＥＴのＮ型ソースドレイン領域
２９  アクティブ領域または半導体基板露出領域
３０  キャップ絶縁膜（窒化シリコン膜）
ＢＡ  バルクデバイス領域のアクティブ領域
Ｄｓｂ  ＳＯＩ−バルク間ＳＯＩ底面段差
Ｈｔｂ  バルクデバイス領域ＳＴＩ高さ
Ｑｂ  バルクデバイス領域のＭＩＳＦＥＴのＮ型ＭＩＳＦＥＴ
Ｑｓ  ＳＯＩデバイス領域のＭＩＳＦＥＴのＮ型ＭＩＳＦＥＴ
Ｒ１  アライメントパターン周辺切り出し領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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