(57)【要約】【課題】高集積化を図ることができる不揮発性半導体記憶装置を提供する。【解決手段】実施形態に係る不揮発性半導体記憶装置は、セルの書き込みにおいて、制御装置は複数の第２の選択ゲートトランジスタに第１電位を与えた後、第１電位よりも低い第２電位を与える。複数のビット線のうち、書き込み不十分のセルに第３電位を与え、書き込み終了に間近のセルに第３電位より高い第４電位を与え、書き込みが終わったセルに第４電位より高い第５電位を与える。制御装置は、第２電位を与えた後、複数のワード線のうち選択されたワード線に書き込み電位を与え、第１電位は、第２の選択ゲートトランジスタをオンすることにより第３電位をＮＡＮＤストリングに転送する電位であり、第２電位は、第３電位をＮＡＮＤストリングに転送した後、前記第２の選択ゲートトランジスタをオフする電位である。【選択図】図４
2013045478.tif 000002
【特許請求の範囲】
【請求項１】
複数本のビット線と、
複数本のワード線と、
セルを有し前記複数本のワード線に接続されたメモリセルトランジスタがそのソース・ドレインを共有することによって直列に接続されたＮＡＮＤストリングと、
複数本のソース線と、
前記複数本のソース線にそれぞれドレイン及びソースのいずれか一方が接続された複数の第１の選択ゲートトランジスタと、
前記複数本のビット線にそれぞれドレイン及びソースのいずれか一方が接続された複数の第２の選択ゲートトランジスタと、
一端は、前記第１の選択ゲートトランジスタにおける前記ドレイン及び前記ソースのいずれか他方と接続され、他端は、前記第２の選択ゲートトランジスタにおける前記ドレイン及び前記ソースのいずれか他方と接続された複数本のＮＡＮＤストリングと、
制御装置と、
を備え、
前記複数本のＮＡＮＤストリングの前記メモリセルトランジスタは、前記複数本のワード線をゲートとして共有することによりページを構成し、
前記セルの書き込みにおいて、前記制御装置は前記複数の第２の選択ゲートトランジスタに第１電位を与えた後、前記第１電位よりも低い第２電位を与え、前記複数のビット線のうち、書き込み不十分の前記セルに第３電位を与え、書き込み終了に間近の前記セルに前記第３電位より高い第４電位を与え、書き込みが終わったセルに前記第４電位より高い第５電位を与え、
前記制御装置は、前記第２電位を与えた後、前記複数のワード線のうち選択されたワード線に書き込み電位を与え、
前記第１電位は、前記第２の選択ゲートトランジスタをオンすることにより前記第３電位をＮＡＮＤストリングに転送する電位であり、前記第２電位は、前記第３電位をＮＡＮＤストリングに転送した後、前記第２の選択ゲートトランジスタをオフする電位であることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第２電位は、前記第２の選択ゲートトランジスタをオンすることにより、前記第４電位をＮＡＮＤストリングに転送する電位であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記セルに最も高い閾値分布に割り当てられたデータを書き込む場合、
前記制御回路は、前記複数の第２の選択ゲートトランジスタに第１電位を与えた後、前記第２電位よりも低い第６電位を与えることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記セルに最も高い閾値分布に割り当てられたデータを書き込む場合、
前記制御回路は、前記書き込み不十分の前記セルと前記書き込みが終わった前記セルのみを判別することを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記制御回路は、前記第２電位を与えた後、前記第４電位を与えることを特徴とする請求項１〜４のいずれかに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
書き込み及び消去が可能な不揮発性半導体記憶装置の一種として、フラッシュメモリがある。フラッシュメモリにおいて、情報の書き込みは、量子トンネル効果により電子を浮遊ゲート内に注入することで行われる。電子の注入は、メモリセルを構成するトランジスタの制御ゲートとチャネルとの間に電位差を生じさせることによって行う。
【０００３】
情報を記録する方法としては、１つのメモリセルの浮遊ゲートにある電子の蓄積量、つまり電荷の量による閾値の分布により「Ｈｉ」または「Ｌｏｗ」の２値によって１ビットの情報を記録する方法がある。その他、浮遊ゲートの電荷の量により生じる閾値の分布を細かく区切って、例えば４値によって２ビットの情報を記録する方法もある。
【０００４】
４値の閾値を精度良くメモリセルトランジスタに与える方法として、ステップアップ書き込み方法がある。この方法は、書き込み電位を一定の割合で高めながらデータを書き込んでいく方法である。閾値電位が上がり過ぎないように、書き込み毎に追加書き込みが必要か、または書き込みが終了したか判定する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−１９６９８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の実施形態は、高集積化を図ることができる不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
実施形態に係る不揮発性半導体記憶装置は、複数本のビット線と、複数本のワード線と、セルを有し前記複数本のワード線に接続されたメモリセルトランジスタがそのソース・ドレインを共有することによって直列に接続されたＮＡＮＤストリングと、複数本のソース線と、前記複数本のソース線にそれぞれドレイン及びソースのいずれか一方が接続された複数の第１の選択ゲートトランジスタと、前記複数本のビット線にそれぞれドレイン及びソースのいずれか一方が接続された複数の第２の選択ゲートトランジスタと、一端は、前記第１の選択ゲートトランジスタにおける前記ドレイン及び前記ソースのいずれか他方と接続され、他端は、前記第２の選択ゲートトランジスタにおける前記ドレイン及び前記ソースのいずれか他方と接続された複数本のＮＡＮＤストリングと、制御装置と、を備える。前記複数本のＮＡＮＤストリングの前記メモリセルトランジスタは、前記複数本のワード線をゲートとして共有することによりページを構成し、前記セルの書き込みにおいて、前記制御装置は前記複数の第２の選択ゲートトランジスタに第１電位を与えた後、前記第１電位よりも低い第２電位を与え、前記複数のビット線のうち、書き込み不十分の前記セルに第３電位を与え、書き込み終了に間近の前記セルに前記第３電位より高い第４電位を与え、書き込みが終わったセルに前記第４電位より高い第５電位を与え、前記制御装置は、前記第２電位を与えた後、前記複数のワード線のうち選択されたワード線に書き込み電位を与え、前記第１電位は、前記第２の選択ゲートトランジスタをオンすることにより前記第３電位をＮＡＮＤストリングに転送する電位であり、前記第２電位は、前記第３電位をＮＡＮＤストリングに転送した後、前記第２の選択ゲートトランジスタをオフする電位である。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る不揮発性半導体記憶装置を例示するブロック図である。
【図２】第１の実施形態に係るメモリセルトランジスタアレイを例示する図である。
【図３】第１の実施形態に係るＮＡＮＤストリングを例示する断面図である。
【図４】第１の実施形態に係るドライバ回路を例示するブロック図である。
【図５】第１の実施形態に係るメモリセルトランジスタの閾値の分布を例示するグラフ図であり、横軸は電位を示し、縦軸は分布数を示す。
【図６】第１の実施形態に係るステップアップ書き込みを例示するタイミング図であり、横軸は書込時間を示し、縦軸はワード線の電位を示す。
【図７】第１の実施形態に係るクイックパスライト方式におけるメモリセルトランジスタの閾値の分布を例示するグラフ図であり、横軸は電位を示し、縦軸は分布数を示す。
【図８】第１の実施形態に係る書き込み動作を例示するフローチャート図である。
【図９】第１の実施形態に係るワード線、ビット線及び選択ゲートトランジスタの電位を例示するタイミング図であり、横軸は時間を示し、縦軸は電位を示す。
【図１０】第１の実施形態に係るＮＡＮＤストリングを例示する断面図である。
【図１１】第１の実施形態に係るメモリセルトランジスタを例示する断面図である。
【図１２】第１の実施形態に係るワード線、ビット線及び選択ゲートトランジスタの電位を例示するタイミング図であり、横軸は時間を示し、縦軸は電位を示す。
【図１３】第１の実施形態に係るＮＡＮＤストリングを例示する断面図である。
【図１４】第１の実施形態に係るメモリセルトランジスタを例示する断面図である。
【図１５】第１の実施形態に係るＮＡＮＤストリングを例示する断面図である。
【図１６】第１の実施形態に係るメモリセルトランジスタを例示する断面図である。
【図１７】第１の実施形態に係るワード線、ビット線及び選択ゲートトランジスタの電位を例示するタイミング図であり、横軸は時間を示し、縦軸は電位を示す。
【図１８】第１の実施形態の変形例に係るワード線、ビット線及び選択ゲートトランジスタの電位を例示するタイミング図であり、横軸は時間を示し、縦軸は電位を示す。
【図１９】第２の実施形態に係る書き込み動作を例示するフローチャート図である。
【図２０】第３の実施形態に係る書き込み動作を例示するフローチャート図である。
【発明を実施するための形態】
【０００９】
（第１の実施形態）
以下、図面を参照しつつ、実施形態について説明する。
先ず、第１の実施形態に係る不揮発性半導体記憶装置２１の構成について説明する。
図１は、第１の実施形態に係る不揮発性半導体記憶装置を例示するブロック図である。
図２は、第１の実施形態に係るメモリセルトランジスタアレイを例示する図である。
図３は、第１の実施形態に係るＮＡＮＤストリングを例示する断面図である。
図４は、第１の実施形態に係るＳＧＤドライバ回路を例示するブロック図である。
【００１０】
図１〜図３に示すように、本実施形態に係る不揮発性半導体記憶装置２１には、メモリセルトランジスタアレイ１と、センスアップ回路２と、ロウデコーダ３と、コントローラ４と、入出力バッファ５と、ＲＯＭフューズ６と、電圧発生回路７とが設けられている。
【００１１】
先ず、メモリセルトランジスタアレイ１について説明する。
メモリセルトランジスタアレイ１には、マトリックス配列されたＮＡＮＤセルユニット１０が設けられている。
一つのＮＡＮＤセルユニット１０には、複数個直列に接続されたメモリセルトランジスタＭＣ（ＭＣ０、ＭＣ１、・・・、ＭＣ３１、以下「セルＭＣ」という）と、その両端に接続される選択ゲートトランジスタＳ１及びＳ２とが設けられている。
【００１２】
選択ゲートトランジスタＳ１は、例えば、ｎチャネル形のトランジスタである。選択ゲートトランジスタＳ１のソース２２ａは共通ソース線ＣＥＬＳＲＣに接続され、選択ゲートトランジスタＳ２のドレイン２２ｂはビット線ＢＬ（ＢＬ０、ＢＬ１、・・・、ＢＬｊ）に接続されている。ビット線ＢＬは、複数本設けられ、共通ソース線ＣＥＬＳＲＣに直交する方向に延びている。
【００１３】
セルＭＣは、例えば、ｎチャネル形のトランジスタである。セルＭＣは、例えば、シリコン基板１３に設けられている。シリコン基板１３の上層部分には、セルウェル(ＣＰＷＥＬＬ)が形成されており、このセルウェルにメモリトランジスタアレイ１が形成されている。セルウェルの上層部分には、ＳＴＩ（shallow trench isolation）によって分断された複数本のアクティブエリアが形成されている。アクティブエリアの導電形はｐ形である。そして、アクティブエリアに複数のｎ形の不純物領域であるソース・ドレイン２２が相互に離隔して形成されている。アクティブエリアにおけるソース・ドレイン２２の間の部分は、チャネル２４となっている。チャネル２４上には、ゲート絶縁膜１４（トンネル絶縁膜）が形成されている。ゲート絶縁膜１４上には、電荷蓄積層として、電荷蓄積層ＦＧが形成されている。本実施形態においては、電荷蓄積層がフローティングゲートである場合を例に挙げて説明する。ただし、電荷蓄積層は電荷トラップ膜であっても良い。電荷蓄積層ＦＧ上に、ゲート間絶縁膜を介してコントロールゲート電極が形成されている。
【００１４】
各ＮＡＮＤセルユニット１０においては、このような複数個のセルＭＣが、ソース・ドレイン２２を共有することによって直列に接続されて、ＮＡＮＤストリングを構成している。ＮＡＮＤストリングは、ビット線ＢＬが延びる方向に延びている。ＮＡＮＤストリングの一端は、選択ゲートトランジスタＳ１におけるドレイン２２ｂと接続され、他端は、選択ゲートトランジスタＳ２におけるソース２２ａと接続されている。したがって、ＮＡＮＤセルユニット１０は、ＮＡＮＤストリングの両端に選択ゲートトランジスタＳ１及びＳ２が接続されたものである。
【００１５】
ＮＡＮＤセルユニット１０内のセルＭＣのコントロールゲートはそれぞれ異なる複数本のワード線ＷＬ（ＷＬ０、ＷＬ１、…、ＷＬ３１）により構成されている。ワード線ＷＬは、共通ソース線ＣＥＬＳＲＣが延びる方向に延びている。選択ゲートトランジスタＳ１及びＳ２のゲートはワード線ＷＬと並行する選択ゲート線ＳＧＳ及びＳＧＤにそれぞれ接続されている。１本のワード線ＷＬを共有する複数のセルＭＣの集合は、１ページを構成する。なお、１つのセルＭＣに２つのデータを書き込む場合は２ページとなり、１つのセルＭＣに３つのデータを書き込む場合は３ページとなる。このような１本のワード線がゲートを構成する複数個のセルＭＣの集合を「ページを構成するセルＭＣ」という。ワード線ＷＬと選択ゲート線ＳＧＳ、ＳＧＤを共有する複数のＮＡＮＤセルユニット１０の集合は、データ消去の単位となるブロックＢＬＫを構成する。なお、ワード線ＷＬの本数は３２本に限られず、１６本、６４本などでも良いし、ダミーワード線を含んでいても良い。
メモリセルトランジスタアレイ１には、ビット線ＢＬ方向に複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…、ＢＬＫｎ）が配置されている。
【００１６】
次に、メモリセルトランジスタアレイ１以外の構成について説明する。
メモリセルトランジスタアレイ１のビット線ＢＬには、読み出しデータをセンスし書き込みデータを保持するためのページバッファを構成し、複数のセンスアンプＳＡを含むセンスアンプ回路２が接続されている。センスアンプ回路２はカラム選択ゲートを含む。
ロウデコーダ３は、ワード線ドライバ及びＳＧＤドライバ回路３１を含み、ワード線ＷＬ及び選択ゲート線ＳＧＤ、ＳＧＳを選択して駆動させる。
【００１７】
コントローラ４は、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号を受けて、メモリ動作の全般の制御を行う。
また、コントローラ４は、コマンドインタフェースやアドレス保持、転送回路を含み、供給されたデータが書き込みデータであるかアドレスデータであるかを判定する。この判定結果に応じて、書き込みデータはセンスアンプ回路２に転送され、アドレスデータはロウデコーダ３やセンスアンプ回路２に転送される。
さらに、コントローラ４は、外部制御信号に基づいて、読み出し、書き込み・消去のシーケンス制御、印加電圧の制御等を行う。また、ＳＧＤドライバ回路３１に制御信号を送ることによってＳＧＤドライバ回路３１を制御し、選択ゲートトランジスタＳ２のゲートにゲート電位を印加させる。
【００１８】
データ入出力バッファ５は、センスアンプ回路２と外部入出力端子との間でデータ授受を行う他、コマンドデータやアドレスデータを受け取る。
ＲＯＭフェーズ６は、書き込み動作及び消去動作のパルス電圧のパルス幅やパルス高さを、電圧設定データとして格納しておくことができる。同様に、書き込み回数、及び、消去回数も、電圧設定データとして格納しておくことができる。
電圧発生回路７は、複数個（例えば８個）の昇圧回路１１と、パルス発生回路１２とを備えている。昇圧回路１１は、それぞれ周知のチャージポンプ回路から構成され得る。電圧発生回路７は、コントローラ４からの制御信号に基づいて、駆動される昇圧回路１１の数を切替え、さらにパルス発生回路１２を制御して、例えば、パルス電圧のパルス幅やパルス高さを調整する。
【００１９】
次に、ＳＧＤドライバ回路３１について説明する。
図４に示すように、ＳＧＤドライバ回路３１は、ロウデコーダ３に設けられている。
ＳＧＤドライバ回路３１には、ＶＳＧＤ発生回路３２と、Ｖｄｄ発生回路３３と、トランジスタＡと、トランジスタＢと、トランジスタＣとが設けられている。
トランジスタＡのソース及びドレインのいずれか一方は、ＶＳＧＤ発生回路３２に接続され、他方は選択ゲート線ＳＧＤに接続されている。
トランジスタＢのソース及びドレインのいずれか一方は、Ｖｄｄ発生回路３３に接続され、他方は選択ゲート線ＳＧＤに接続されている。
トランジスタＣのソース及びドレインのいずれか一方は、電源Ｖｓｓに接続され、他方は、選択ゲート線ＳＧＤに接続されている。
ＶＳＧＤ発生回路３２は、選択ゲートトランジスタＳ２のゲート電位として、ゲート電位Ｖｓｇｄを生成することができる。
Ｖｄｄ発生回路３３は、選択ゲートトランジスタＳ２のゲート電位としてゲート電位ＶｓｇｄＬを生成することができる。
【００２０】
次に、本実施形態に係る不揮発性記憶装置２１の動作について説明する。
図５は、第１の実施形態に係るメモリセルトランジスタの閾値の分布を例示するグラフ図であり、横軸は電位を示し、縦軸は分布数を示す。
図６は、第１の実施形態に係るステップアップ書き込みを例示するタイミング図であり、横軸は書込時間を示し、縦軸はワード線の電位を示す。
図７は、第１の実施形態に係るいわゆるクイックパスライト方式におけるメモリセルトランジスタの閾値の分布を例示するグラフ図であり、横軸は電位を示し、縦軸は分布数を示す。
図８は、第１の実施形態に係る書き込み動作を例示するフローチャート図である。
図９、図１２及び図１７は、第１の実施形態に係るワード線、ビット線及び選択ゲート線の電位を例示するタイミング図であり、横軸は時間を示し、縦軸は電位を示す。
図１０、図１３及び図１５は、第１の実施形態に係るＮＡＮＤストリングを例示する断面図である。
図１１、図１４及び図１６は、第１の実施形態に係るメモリセルトランジスタを例示する断面図である。
【００２１】
図５に示すように、本実施形態に係るセルＭＣには、互いに異なる３つ以上の設定閾値、例えば、閾値分布Ｅ、Ａ、Ｂ、Ｃが設定される（以下、単に「分布Ｅ、Ａ、Ｂ、Ｃ」と称する場合がある）。
分布Ｅを除くそれぞれの分布の下限は設定閾値ＸＶ２〜ＸＶ４によって決められている。また、分布Ｅの上限は消去閾値ＸＶ１で決められている。ここで、それぞれの設定閾値ＸＶ２〜ＸＶ４以上の閾値を示すセルＭＣの分布を、それぞれ分布Ａ、分布Ｂ及び分布Ｃとする。また、消去閾値ＸＶ１以下の閾値を示すセルＭＣの分布を分布Ｅとする。分布Ｅ、分布Ａ、分布Ｂ及び分布Ｃに属するセルＭＣには、それぞれ２ビットのデータ’１１’、’１０’、’０１’及び’００’が割り付けられている。書き込み動作では、例えば、’１１’から’１０’の状態、’１０’から’０１’の状態及び’０１’から’００’の状態に移動するように、セルＭＣの閾値を変化させる。
例えば、設定閾値をＸＶ２とした場合に、閾値が設定閾値ＸＶ２を超えたセルＭＣは、書き込み終了と判断され、次の書き込み時に書き込みされないように制御される。
【００２２】
次に、ステップアップ書き込みについて説明する。
図６に示すように、書き込みの１回目には、セルＭＣのゲートを構成するワード線ＷＬに、書込電位として初期書込電位（Ｉｎｉｔｉａｌ  Ｖｐｇｍ）を印加する。そして、ワード線ＷＬにはセルＭＣの閾値が設定閾値に達するまで書込電位を複数回印加する。書込電位を印加する毎に、セルＭＣの閾値が設定閾値に達したかどうかが検証される。ここで、書込電位Ｖｐｇｍを段階的に増加させる（以降、「ステップアップ書き込み」と称する場合がある）。
【００２３】
例えば、先ず、ワード線ＷＬの電位を立ち上げ、１回目の初期書込電位（Ｉｉｎｉｔｉａｌ  Ｖｐｇｍ）として、例えば１５Ｖを印加する。そして、１５Ｖに保ち、その後０Ｖまで減少させる。ここで、電位の波形はパルス状になる。次に、セルＭＣの閾値の読み出しを行い、追加書き込みが必要か書き込み終了かを検証する（以降「ベリファイ」と称する場合がある）。さらに、ワード線ＷＬの電位を立ち上げ、Ｉｉｎｉｔｉａｌ  Ｖｐｇｍより高い電位、例えば０．５Ｖ増加させた１５．５Ｖを印加する。これが２回目の書き込みである。その後、ベリファイを行い、追加書き込みが必要か書き込み終了かを検証する。このようなパルス状の電位の書き込みと読み出しを繰り返す。繰り返される書き込みと読み出しを「ループ」という。書込電位Ｖｐｇｍと書き込みパルスの回数ｎとの関係は、以下の（１）式で表すことができる。
Ｖｐｇｍ＝（Ｉｎｉｔｉａｌ  Ｖｐｇｍ）＋（ｎ−１）×ΔＶｐｇｍ      （１）
ΔＶｐｇｍは、１回毎に増加させる電位で、例えば０．５Ｖである。
【００２４】
次に、クイックパスライト方式（Quick Pass Write方式：以下「ＱＰＷ方式」という。）の書き込みについて説明する。
図７に示すように、ＱＰＷ方式とは、セルＭＣの状態を判別するための基準となる閾値の数を増やして、セルＭＣの分布を制御する方式である。
図７においては、図５に示すセルＭＣの閾値の２つの分布、例えば分布Ｅと分布Ａのみ示している。
ＱＰＷ方式を行う場合、セルＭＣの閾値電位の３つの状態を判別する。そのために、設定閾値ＸＶ２の他に、設定閾値ＸＶ２より低い低閾値ＸＶＬ２が設定される。
そして、設定閾値ＸＶ２と、低閾値ＸＶＬ２の２つの閾値を基準にして、セルＭＣの閾値分布を制御する。
【００２５】
領域１の状態にあるセルＭＣ、すなわち、低閾値ＸＶＬ２未満の閾値をもつセルＭＣは、書き込み不十分の状態のセルＭＣである。したがって、領域１の状態にあるセルＭＣの閾値と設定閾値ＸＶ２との間の電位差は大きいので、次の書き込みでは、領域１の状態にあるセルＭＣの閾値の移動量を相対的に大きく増加させる。
領域２の状態にあるセルＭＣ、すなわち、低閾値ＸＶＬ２以上かつ設定閾値ＸＶ２未満の閾値をもつセルＭＣは、書き込み終了に間近の状態のセルＭＣである。したがって、領域２の状態にあるセルＭＣの閾値と設定閾値ＸＶ２との間の電位差は小さいので、次の書き込みでは、領域２の状態にあるセルＭＣの閾値の移動量を相対的に小さく増加させる。なぜなら、領域２の状態にあるセルＭＣの閾値を相対的に大きく増加させると、設定閾値ＸＶ２をはるかに超えて、分布Ａの横軸の範囲が拡がり、分布Ｂと重なってしまうからである。
領域３の状態にあるセルＭＣ、すなわち、設定閾値ＸＶ２以上の閾値をもつセルＭＣは、書き込み終了の状態である。したがって、領域３の状態にあるセルＭＣの閾値は設定閾値ＸＶ２を超えているので、次の書き込みでは、領域３の状態にあるセルＭＣの閾値を増加させないようにする。
【００２６】
次に、前述したステップアップ書き込みとＱＰＷ方式の書き込みを利用した本実施形態に係る書き込み動作について説明する。
（１．分布Ｅから書き込まない場合）
図８のステップＳ１００に示すように、複数個のセルＭＣが１本のワード線ＷＬをゲートとして共有する、すなわち、ページを構成するセルＭＣの少なくとも一部について、その閾値を、分布Ｅから書き込まない場合は、書き込みは行わない。すなわち、全ての書き込みデータが分布Ｅに割り当てられたデータである場合である。初期の書き込み前においては、ページを構成するセルＭＣの閾値は消去状態（分布Ｅ）に属しているからである。
そして、ステップＳ１０１に示すように、設定閾値のうち、それぞれの設定閾値ＸＶ２〜ＸＶ４には、それぞれの設定閾値ＸＶ２〜ＸＶ４に付随して新たにそれぞれの設定閾値ＸＶ２〜ＸＶ４より低い低閾値ＸＶＬ２〜ＸＶＬ４が設定されている。この低閾値ＸＶＬ２〜ＸＶＬ４は、例えば、センスアップＳＡのラッチ回路に読み込まれ、一時保存される。
【００２７】
（２．最も高い設定閾値ＸＶ４以外のいずれかの設定閾値まで変化させる場合）
（２−１．１回目の書き込み）
先ず、ステップＳ１０２に示すように、ページを構成するセルＭＣの少なくとも一部について、その閾値を、分布Ｅから最も高い設定閾値ＸＶ４以外のいずれかの設定閾値、例えば、設定閾値ＸＶ２まで変化させる場合について説明する。
【００２８】
始めに、１回目の書き込みについて説明する。ステップＳ１０３に示すように、ページを構成するセルＭＣの閾値が、低閾値ＸＶＬ２未満となっている場合は、ステップＳ１１２に進む。
図８のステップＳ１１２及び図９に示すように、時刻ｔ１から時刻ｔ２の間に、選択ゲートトランジスタＳ２のゲートに接続された選択ゲート線ＳＧＤに、ゲート電位ＶｓｇｄＬより高い電位Ｖｓｇｄｈを印加して、時刻ｔ２後にゲート電位ＶｓｇｄＬを印加する。ゲート電位ＶｓｇｄＬは、選択ゲートトランジスタＳ２の閾値に転送マージンを加えた電位である。
選択ゲートトランジスタＳ１のゲートにはゲート電位Ｖｓｇｓを印加する。ゲート電位Ｖｓｇｓは、例えば０〜０．６Ｖで選択ゲートトランジスタＳ１の閾値より低い電位である。
ステップＳ１１３に示すように、データを書き込むセルＭＣ、すなわち、閾値を設定閾値ＸＶ２まで変化させるセルＭＣに接続されたビット線ＢＬには、書込ビット線電位Ｖｓｓを印加する。書込ビット線電位Ｖｓｓは、例えば０Ｖである。
次に、ステップＳ１１４に示すように、選択されたワード線ＷＬには、時刻ｔ３から時刻ｔ４の間に書込電位Ｖｐｇｍをパルス状に印加する。なお、非選択のワード線ＷＬには、時刻ｔ３より先、または、時刻ｔ３とほぼ同時に、書き込みパス電位Ｖｐａｓｓが印加される。なお、書き込みパス電位Ｖｐａｓｓは分布Ｃの閾値分布の上限より大きい電位である。書き込み電位Ｖｐｇｍは、時刻ｔ５に０Ｖになる。
ソース線ＣＥＳＲＣには、ソース電位Ｖｓｒｃ、例えば１〜２．５Ｖを印加する。
【００２９】
これにより、図１０及び図１１に示すように、選択ゲートトランジスタＳ１はオフ状態となるが、選択ゲートトランジスタＳ２はオン状態となる。
そして、セルＭＣのチャネル２４には、ビット線ＢＬを介して、書込ビット線電位Ｖｓｓが印加される。
ワード線ＷＬに印加された書込電位Ｖｐｇｍとチャネルとの間の電位差より、トンネル絶縁膜中に電界が発生し、ＦＮトンネリングにより電子が電荷蓄積層ＦＧに注入される。これにより、セルＭＣの閾値が変化する。
その後、ステップＳ１１５に示すように、セルＭＣの閾値が検証される。すべての閾値が設定閾値になるまで、ステップＳ１０３の動作に戻される。
【００３０】
（２−２．複数回目の書き込み）
次に、図８のステップＳ１０３に示すように、書き込みループが１回以上実行され、ページを構成するセルＭＣの少なくとも１つの閾値が低閾値ＸＶＬ２以上かつ設定閾値ＸＶ２未満となった場合について説明する。１ページ単位で書き込むため、この状態では、書き込み不十分の状態のセルＭＣ、書き込み終了に間近の状態のセルＭＣ、書き込みが終わったセルＭＣが混在していると言える。
図８のステップＳ１０８及び図１２に示すように、時刻ｔ１から時刻ｔ２の間に、選択ゲートトランジスタＳ２のゲートにゲート電位Ｖｓｇｄより高い電位Ｖｓｇｄｈを印加して、読み出し動作をした後、時刻ｔ２以降はゲート電位Ｖｓｇｄを印加する。ゲート電位Ｖｓｇｄは、前述のゲート電位ＶｓｇｄＬより高い電位とする。
選択ゲートトランジスタＳ１のゲートにはゲート電位Ｖｓｇｓを印加する。ゲート電位Ｖｓｇｓは、例えば０〜０．６Ｖで選択ゲートトランジスタＳ１の閾値より低い電位である。
【００３１】
次に、ステップＳ１０９に示すように、閾値が設定閾値ＸＶ２以上であるセルＭＣが接続されたビット線ＢＬには、非書込ビット線電位Ｖｉｎｈｉｂｉｔが印加される。
また、閾値が低閾値ＸＶＬ２未満であるセルＭＣが接続されたビット線ＢＬには、書込ビット線電位Ｖｓｓが印加される。
さらに、閾値が低閾値ＸＶＬ２以上かつ設定閾値ＸＶ２未満であるセルＭＣが接続されたビット線ＢＬには、選択ゲートトランジスタＳ２がオン状態となる電位であって、書込ビット線電位Ｖｓｓより高く、非書込ビット線電位Ｖｉｎｈｉｂｉｔより低いＱＰＷ電位Ｖｑｐｗが印加される。
また、ステップＳ１１０に示すように、ワード線ＷＬには、時刻ｔ３から時刻ｔ４の間に書込電位Ｖｐｇｍが印加される。この時の書込電位Ｖｐｇｍは、１回目の書込電位Ｖｐｇｍより、（１）式で求められる値まで昇圧されている。
【００３２】
図１３及び図１４に示すように、非書込ビット線電位Ｖｉｎｈｉｂｉｔが印加されたビット線ＢＬに接続された選択ゲートトランジスタＳ２はオフ状態となる。また、時刻ｔ３の時点においても選択ゲートトランジスタＳ１もオフ状態である。すなわち、ゲート電位Ｖｓｇｄｈは、非書込ビット線電位Ｖｉｎｈｉｂｉｔが印加された場合において、チャネルに電位Ｖｉｎｈｉｂｉｔを転送できる値に設定する。ゲート電位Ｖｓｇｄは、非書込ビット線電位Ｖｉｎｈｉｂｉｔがチャネル２４に転送された後に、チャネル２４に高い電位を維持したまま選択ゲートトランジスタＳ２をオフするように設定する。一方、すなわち、選択ゲートトランジスタＳ２のオフリークなどのリークを除いた理想的な場合において、チャネル２４に非書込ビット線電位Ｖｉｎｈｉｂｉｔを維持したまま、ワード線ＷＬとの容量結合により、チャネル２４の電位を上昇させる。これにより、時刻ｔ３の時点において、セルＭＣのチャネル２４も含めたアクティブエリアは、ビット線ＢＬ及びソース線ＣＥＬＳＲＣと電気的に分離してフローティング状態になる。そして、ワード線ＷＬとの容量結合により、チャネル２４の電位が上昇する。この結果、ワード線ＷＬとチャネルとの電位差が減少する。これにより、フローティングゲートＦＧへの電子の注入が起きない。よって、セルＭＣの閾値は変化しない。
【００３３】
書込電位Ｖｓｓが印加されたビット線ＢＬに接続された選択ゲートトランジスタＳ２は、時刻ｔ１の選択ゲートトランジスタＳ１に電位Ｖｓｇｄが印加されてからはオン状態である。
そして、セルＭＣのチャネル２４には、ビット線を介して書込ビット線電位Ｖｓｓが印加される。時刻ｔ３において、ワード線ＷＬに印加された書込電位Ｖｐｇｍとチャネル２４との電位差より、トンネル絶縁膜中に電界が発生し、電荷蓄積層ＦＧに電子が注入される。よって、セルＭＣの閾値が変化する。
図１５及び図１６に示すように、ＱＰＷ電位Ｖｑｐｗが印加されたビット線ＢＬに接続された選択ゲートトランジスタＳ２はオン状態である。すなわち、ゲート電位Ｖｓｇｄは、ビット線にＱＰＷ電位Ｖｑｐｗが印加された場合において、選択ゲートトランジスタＳ２をオンするように設定する。したがって、セルＭＣのチャネル２４は、Ｖｑｐｗと同程度となる。これにより、時刻ｔ３において、ワード線ＷＬに印加された書込電位Ｖｐｇｍとチャネル２４との電位差により、トンネル絶縁膜中に電界が発生して、電荷蓄積層ＦＧへの電子の注入が起きる。しかし、その注入量は前述の書込ビット線電位Ｖｓｓが印加された場合より少ない。
このように、領域２の状態にあるセルＭＣの閾値の増加量を相対的に小さくすることで、領域３を大きく超えない分布Ａに制御することが可能となる。
【００３４】
その後、ステップＳ１１１に示すように、値を書き込もうとする全てのセルＭＣの閾値が設定閾値に達したか否かを検証する。全てのセルＭＣの閾値が設定閾値に達していたら、書込動作を終了する。閾値が設定閾値に達していない場合は、ステップＳ１０３に戻る。このようにして、すべてのセルＭＣの閾値が設定閾値になるまで、上述の動作を繰り返す。
【００３５】
（３．最も高い設定閾値ＸＶ４まで変化させる場合）
次に、ステップＳ１０２に示すように、ページを構成するセルＭＣの少なくとも一部について、その閾値を、設定閾値のうち、最も高い設定閾値ＸＶ４まで変化させる場合について説明する。
この場合には、図８のステップＳ１０４及び図１７に示すように、選択ゲートトランジスタＳ２のゲートには、時刻ｔ１から時刻ｔ２の間に、ゲート電位ＶｓｇｄＬより高い電位を印加して、読み出し動作をした後、時刻ｔ２からゲート電位ＶｓｇｄＬを印加する。
【００３６】
次に、ステップＳ１０５に示すように、閾値が設定閾値ＸＶ４以上であるセルＭＣが接続されたビット線ＢＬには、非書込ビット線電位Ｖｉｎｈｉｂｉｔを印加する。
閾値が設定閾値ＸＶ４未満であるセルＭＣが接続されたビット線ＢＬには、書込ビット線電位Ｖｓｓを印加する。
ステップＳ１０６に示すように、選択されたワード線ＷＬに書込電位Ｖｐｇｍを印加する。
【００３７】
これにより、時刻ｔ３において、非書込ビット線電位Ｖｉｎｈｉｂｉｔが印加されたビット線ＢＬに接続されている選択ゲートトランジスタＳ２はオフ状態となる。したがって、セルＭＣの電荷蓄積層ＦＧに電子は注入されない。よって、セルＭＣのチャネル２４の閾値は変化しない。
一方、時刻ｔ３において、書込電位Ｖｐｇｍが印加されたビット線ＢＬに接続されている選択ゲートトランジスタＳ２はオン状態となる。したがって、セルＭＣの電荷蓄積層ＦＧに電子は注入されて、セルＭＣのチャネル２４の閾値は変化する。
その後、ステップＳ１０７に示すように、セルＭＣの閾値が検証される。すべてのセルＭＣの閾値が設定閾値にまるまで、ステップＳ１０４の動作に戻される。
ループの１回目から最終ループまでの間に、ワード線ＷＬに対する書込電位Ｖｐｇｍの印加、及び、セルＭＣの閾値が目的とする設定閾値以上であるか否かの検証を、全てのセルＭＣの閾値が目的とする設定閾値に達するまで繰り返す。繰り返す度に、書込電位Ｖｐｇｍを昇圧させる。
【００３８】
次に、選択ゲートトランジスタＳ２のゲート電位の制御動作について説明する。
コントローラ４は、選択ゲートトランジスタＳ２のゲートに印加するゲート電位として、ゲート電位Ｖｓｇｄまたはゲート電位ＶｓｇｄＬのどちらの電位が必要かを判断し、制御信号をＳＧＤドライバ回路３１に転送する。
ＳＧＤドライバ回路３１に設けられたＶＳＧＤ発生回路３２はゲート電位Ｖｓｇｄを生成する。また、ＳＧＤドライバ回路３１に設けられたＶｄｄ発生回路３３はゲート電位ＶｓｇｄＬを生成する。
ＳＧＤドライバ回路３１は、ゲート電位Ｖｓｇｄを必要とするコントローラ４の制御信号に基づいて、トランジスタＡをオン状態とし、トランジスタＢ及びＣをオフ状態とする。これにより、ＳＧＤドライバ回路３１からゲート電位Ｖｓｇｄが出力される。
【００３９】
一方、ＳＧＤドライバ回路３１は、ゲート電位ＶｓｇｄＬを必要とするコントローラ４の制御信号に基づいて、トランジスタＢをオン状態とし、トランジスタＡ及びＣをオフ状態とする。これにより、ＳＧＤドライバ回路３１からゲート電位ＶｓｇｄＬが出力される。
ＳＧＤドライバ回路３１は、ゲート電位Ｖｓｇｄ及びゲート電位ＶｓｇｄＬを印加しない場合は、トランジスタＣをオン状態にし、トランジスタＡ及びＢをオフ状態にして、ＳＧＤドライバ回路３１からゲート電位Ｖｓｓを出力する。
【００４０】
本実施形態においては、最も低い設定閾値以外の設定閾値であって最も高い設定閾値以外のいずれかの設定閾値まで変化させる場合に、閾値が低閾値以上かつ設定閾値以下の場合には、ビット線ＢＬにＱＰＷ電位を印加する。そして、選択ゲートトランジスタＳ２をオン状態にする。そのために、選択ゲートトランジスタＳ２のゲートに印加する電位をゲート電位Ｖｓｇｄとする。
【００４１】
ビット線ＢＬに非書込ビット線電位Ｖｉｎｈｉｂｉｔを印加して、セルＭＣをフローティングにした場合には、ゲート容量を介したカップリングにより、セルＭＣのチャネルの電位が上昇する。ここで、一旦、選択ゲートトランジスタＳ２のゲート電位Ｖｓｇｄとして、ゲート電位Ｖｓｇｄ１とすることにより、書き込みが終わったセルＭＣに対しては、セルＭＣのチャネルにＶｉｎｈｉｂｉｔを転送した後、選択ゲートトランジスタＳ２のゲート電位Ｖｓｇｄ１として、チャネル２４の電位を上昇させると共に、書き込み終了に間近の状態のセルＭＣには、セルＭＣのチャネル２４にＱＰＷ電位Ｖｑｐｗを転送する。したがって、誤書き込みを防止するとともに、ＱＰＷ方式によりセルＭＣに正確に書き込むことができる。
【００４２】
一方、最も低い設定閾値以外の設定閾値であって最も高い設定閾値以外のいずれかの設定閾値まで変化させる場合に、閾値が低閾値未満又は設定閾値以上の場合、及び、最も高い設定閾値まで変化させる場合は、ビット線ＢＬにＱＰＷ電位を印加しない。最も高い設定閾値なので、閾値分布の幅を狭くする要請が小さいからである。そのため、選択ゲートトランジスタＳ２のゲート電位を、ゲート電位Ｖｓｇｄより低いゲート電位ＶｓｇｄＬとすることができる。その結果、選択ゲートトランジスタＳ２のカットオフ特性を向上させることができ、セルＭＣのチャネルからのリークを低減することができる。その結果、誤書き込みを防止することができる。
また、リーク低減のためにゲート長を長くする必要がないので高集積化することができる。
【００４３】
また、選択ゲートトランジスタＳ２のゲート電位ＶｓｇｄＬを、不揮発性半導体記憶装置２１の電源電位と共有することができる。よって、新たな電源発生回路が不要となり、不揮発性半導体記憶装置２１を高集積化することができる。
なお、本実施形態において、ＳＧＤドライバ回路３１に設けられたＶＳＧＤ発生回路３２は、ゲート電位Ｖｓｇｄを生成するものとした。しかし、ＶＳＧＤ発生回路３２は、ゲート電位Ｖｓｇｄ及びゲート電位ＶｓｇｄＬの両方を生成してもよい。この場合、ＳＧＤドライバ回路３２は、コントローラ４の制御信号に基づいて必要とするゲート電位をＶＳＧＤ発生回路３２に生成させる。
【００４４】
（第１の実施形態の変形例）
次に、本実施形態の変形例について説明する。
図１８は、本変形例に係るワード線、ビット線及び選択ゲートトランジスタの電位を例示するタイミング図であり、横軸は時間を示し、縦軸は電位を示す。
本変形例においては、選択ワード線ＷＬに印加する電位を２段階昇圧とする。すなわち、時刻ｔ３から時刻ｔ４の間における前半に、書込電位Ｖｐｇｍより低い書き込みパス電位Ｖｐａｓｓを印加し、時刻ｔ３から時刻ｔ４の後半に書込電位Ｖｐｇｍを印加する。ワード線に書込電位Ｖｐｇｍを印加する前に、ワード線に書込電位よりも低い書き込みパス電位Ｖｐａｓｓを印加することによって、隣接ワード線との電位差による電位の損失を低減することができる。
【００４５】
（第２の実施形態）
次に、第２の実施形態について説明する。
図１９は、第２の実施形態に係る書き込み動作を例示するフローチャート図である。
本実施形態における不揮発性半導体記憶装置２１の構成は、前述の第１の実施形態と同様である。
【００４６】
次に、本実施形態における不揮発性半導体記憶装置２１の動作について説明する。
（１．分布Ｅから書き込まない場合）
図１９のステップＳ１００に示すように、最も低い設定閾値とする場合には、前述の第１の実施形態と同様に、書き込み動作は行わない。
【００４７】
（２．最も高い設定閾値以外のいずれかの設定閾値まで変化させる場合）
図１９のステップＳ１０１に示すように、最も低い設定閾値以外の設定閾値まで変化させる場合には、それぞれの設定閾値に設定された低閾値を読み込む。
ステップＳ１０２に示すように、ページを構成するセルＭＣの少なくとも一部について、その閾値を、設定閾値のうち、最も低い設定閾値以外の設定閾値であって最も高い設定閾値以外のいずれかの設定閾値まで変化させる場合には、ステップＳ１０８に進む。そして、書込動作時に、選択ゲートトランジスタＳ２のゲートにゲート電位Ｖｓｇｄを印加する。
次ぎに、ステップＳ１０９に示すように、閾値が設定閾値以上となっているセルＭＣが接続されたビット線ＢＬには、非書込ビット線電位Ｖｉｎｈｉｂｉｔを印加する。
【００４８】
また、閾値が低閾値ＸＶＬ未満であるセルＭＣが接続されたビット線ＢＬには、書込ビット線電位Ｖｓｓを印加する。
さらに、閾値が低閾値ＸＶ以上かつ設定閾値ＸＶ未満であるセルＭＣが接続されたビット線には、ＱＰＷ電位Ｖｑｐｗを印加する。
ステップＳ１１０に示すように、ワード線ＷＬには、書込電位Ｖｐｇｍを印加する。これは、ステップＳ１１０に該当する。
これにより、非書込ビット線電位Ｖｉｎｈｉｂｉｔが印加されたビット線ＢＬに接続しているセルＭＣの閾値は変化しない。ＱＰＷ電位Ｖｑｐｗが印加されたビット線ＢＬに接続しているセルＭＣの閾値は相対的に小さく変化する。書込ビット線電位が印加されたビット線ＢＬに接続しているセルＭＣの閾値は相対的に大きく変化する。
そして、ステップＳ１１１に示すように、セルＭＣの閾値が検証される。全てのセルＭＣの閾値が設定閾値に達していたら、書込動作を終了する。閾値が設定閾値に達していない場合は、ステップＳ１０８に戻る。このようにして、全てのセルＭＣの閾値が設定閾値になるまで、上述の動作を繰り返す。
【００４９】
（３．最も高い設定閾値まで変化させる場合）
次に、ステップＳ１０２に示すように、ページを構成するセルＭＣの少なくとも一部について、その閾値を、設定閾値のうち、最も高い設定閾値ＸＶまで変化させる場合について説明する。
この場合には、ステップＳ１０４に示すように、書込動作時に、選択ゲートトランジスタＳ２のゲートにゲート電位Ｖｓｇｄより低いゲート電位ＶｓｇｄＬを印加する。
次に、ステップＳ１０５に示すように、閾値が設定閾値ＸＶ以上であるセルＭＣが接続されたビット線ＢＬには、非書込ビット線電位Ｖｉｎｈｉｂｉｔを印加する。
【００５０】
閾値が設定閾値ＸＶ未満であるセルＭＣが接続されたビット線ＢＬには、書込ビット線電位Ｖｓｓを印加する。
その後、ステップＳ１０６に示すように、ワード線ＷＬに書込電位Ｖｐｇｍを印加する。
これにより、非書込ビット線電位Ｖｉｎｈｉｂｉｔが印加されたビット線ＢＬに接続しているセルＭＣの閾値は変化しない。書込ビット線電位が印加されたビット線ＢＬに接続しているセルＭＣの閾値は変化する。
そして、ステップＳ１０７に示すように、セルＭＣの閾値が検証される。全てのセルＭＣの閾値が設定閾値に達していたら、書込動作を終了する。閾値が設定閾値に達していない場合は、ステップＳ１０４に戻る。このようにして、全てのセルＭＣの閾値が設定閾値になるまで、上述の動作を繰り返す。繰り返す度に、書込電位Ｖｐｇｍを上昇させる。
【００５１】
本実施形態によれば、最も高い設定閾値まで変化させる場合においては、ＱＰＷ方式を取りやめて、選択ゲートトランジスタＳ２のゲートに印加するゲート電位をゲート電位Ｖｓｇｄより低いゲート電位ＶｓｇｄＬとする。これにより、前述の第１の実施形態における図８のステップＳ１０３に示すように、セルＭＣの閾値が低閾値以上設定閾値未満か検証する動作を省くことができるので、処理時間を短縮することができる。
【００５２】
（第３の実施形態）
次に、第３の実施形態について説明する。
図２０は、第３の実施形態に係る書き込み動作を例示するフローチャート図である。
本実施形態における不揮発性半導体記憶装置２１の構成は、前述の第１の実施形態と同様である。
【００５３】
次に、本実施形態における不揮発性半導体記憶装置２１の動作について説明する。
（１．分布Ｅから書き込まない場合）
図２０のステップＳ１００に示すように、最も低い設定閾値とする場合には、前述の第１の実施形態と同様に、書き込み動作は行わない。
【００５４】
（２．いずれかの設定閾値まで変化させる場合）
ステップＳ１０１に示すように、それぞれの設定閾値に設定された低閾値を読み込む。
次に、ページを構成するセルＭＣの少なくとも一部について、その閾値を、設定閾値のうち、最も低い設定閾値以外のいずれかの設定閾値まで変化させる場合について説明する。
ステップＳ１０３に示すように、ページを構成するセルＭＣの閾値が低閾値ＶＸＬ未満又は設定閾値ＸＶ以上の場合には、ステップＳ１１２に進む。そして、選択ゲートトランジスタＳ２のゲートにゲート電位ＶｓｇｄＬを印加する。
【００５５】
次に、ステップＳ１１３に示すように、閾値が設定閾値ＸＶ以上であるセルＭＣが接続されたビット線ＢＬには、非書込ビット線電位Ｖｉｎｈｉｂｉｔを印加し、閾値が低閾値ＸＶＬ未満であるセルＭＣが接続されたビット線ＢＬには、書込ビット線電位Ｖｓｓを印加する。その後、ステップＳ１１４に示すように、ワード線ＷＬに書込電位Ｖｐｇｍを印加する。
そして、ステップＳ１１５に示すように、セルＭＣの閾値が検証される。全てのセルＭＣの閾値が設定閾値に達していたら、書込動作を終了する。閾値が設定閾値に達していない場合は、ステップＳ１０３に戻る。このようにして、全てのセルＭＣの閾値が設定閾値になるまで、上述の動作を繰り返す。
また、ページを構成する少なくとも１つのセルＭＣの閾値が低閾値ＸＶＬ以上かつ設定閾値ＸＶ未満の場合には、ステップＳ１０８に示すように、選択ゲートトランジスタＳ２のゲートにゲート電位Ｖｓｇｄを印加する。
【００５６】
そして、ステップＳ１０９に示すように、閾値が設定閾値ＸＶ以上であるセルＭＣが接続されたビット線ＢＬには、非書込ビット線電位Ｖｉｎｈｉｂｉｔを印加し、閾値が低閾値ＸＶＬ未満であるセルＭＣが接続されたビット線ＢＬには、書込ビット線電位Ｖｓｓを印加する。閾値が低閾値ＸＶＬ以上かつ設定閾値ＸＶ未満であるセルＭＣが接続されたビット線ＢＬには、ＱＰＷ電位Ｖｑｐｗを印加する。
また、ステップＳ１１０に示すように、ワード線ＷＬに書込電位Ｖｐｇｍを印加する。そして、ステップＳ１１１に示すように、セルＭＣの閾値が検証される。全てのセルＭＣの閾値が設定閾値に達していたら、書込動作を終了する。閾値が設定閾値に達していない場合は、ステップＳ１０３に戻る。このようにして、全てのセルＭＣの閾値が設定閾値になるまで、上述の動作を繰り返す。
【００５７】
本実施形態によれば、最も高い設定閾値までセルＭＣの閾値を変化させる場合にも、ＱＰＷ方式を採用したまま、ページを構成するセルＭＣの閾値が低閾値ＶＸＬ未満又は設定閾値ＸＶ以上の場合に、選択ゲートトランジスタＳ２のゲートにゲート電位Ｖｓｇｄより低い電位のゲート電位ＶｓｇｄＬを印加することができる。これにより、最も高い設定閾値に設定されたセルＭＣの分布の幅を狭くしつつ、セルＭＣのチャネルからのリークを低減することができる。その結果、書き込みパス電位Ｖｐａｓｓを低くすることができ、誤書き込みを防止することが出来る。
また、前述の第１の実施形態における図８のステップＳ１０３に示すように、設定閾値が最も高い設定閾値かどうか検証する動作を省くことができるので、処理時間を短縮することができる。
【００５８】
以上説明した実施形態によれば、高集積化を図ることができる不揮発性半導体記憶装置を提供することができる。
【００５９】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００６０】
１：メモリセルトランジスタアレイ、２：センスアップ回路、３：ロウデコーダ、４：コントローラ、５：入出力バッファ、６：ＲＯＭフューズ、７：電圧発生回路、１０：ＮＡＮＤセルユニット、１１：昇圧回路、１２：パルス発生回路、１３：シリコン基板、１４：ゲート絶縁膜、２１：不揮発性半導体記憶装置、３１：ＳＧＤドライバ回路、３２：ＶＳＧＤ発生回路、３３：Ｖｄｄ発生回路、Ａ：トランジスタ、ＡＬＥ：アドレスラッチイネーブル信号、Ｂ：トランジスタ、ＢＬ：ビット線、ＢＬＫ：ブロック、Ｃ：トランジスタ、ＣＥＬＳＲＣ：ソース線、ＣＬＥ：コマンドラッチイネーブル信号、ＣＰＷＥＬＬ：セルウェル、ＦＧ：電荷蓄積層、ＭＣ：メモリセルトランジスタ、ＭＣ：セル、ＲＥｎ：読み出しイネーブル信号、Ｓ１：選択ゲートトランジスタ、Ｓ２：選択ゲートトランジスタ、ＳＧＤ：選択ゲート線、ＳＧＳ：選択ゲート線、Ｖｓｓ：電源、ＷＥｎ：書き込みイネーブル信号、ＷＬ：ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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