(57)【要約】【課題】ＴｉＮより仕事関数が高く、かつＴｉＮより耐熱性・耐酸化性がある電極材料から成るキャパシタ素子を提供する。【解決手段】下部電極１１７と、下部電極１１７上に設けられた容量絶縁膜１１９と、容量絶縁膜１１９上に設けられた上部電極１１８を有するキャパシタ素子Ｃａｐであって、下部電極１１７がＴｉ（１−ｘ）ＷｘＮ膜で構成されている。Ｘは９〜４０％の範囲にあることが望ましい。【選択図】図１
2013161819.tif 000002
【特許請求の範囲】
【請求項１】
下部電極と、
前記下部電極上に設けられた容量絶縁膜と、
前記容量絶縁膜上に設けられた上部電極を有し、
前記下部電極がＴｉ（１−ｘ）ＷｘＮ膜で構成されていることを特徴とする半導体装置におけるキャパシタ素子。
【請求項２】
前記下部電極を構成するＴｉ（１−ｘ）ＷｘＮ膜において、Ｘが９〜４０％の範囲にあることを特徴とする請求項１に記載の半導体装置におけるキャパシタ素子。
【請求項３】
前記上部電極がＴｉ（１−ｘ）ＷｘＮ膜で構成されていることを特徴とする請求項１又は２に記載の半導体装置におけるキャパシタ素子。
【請求項４】
前記上部電極を構成するＴｉ（１−ｘ）ＷｘＮ膜において、Ｘが９−４０％の範囲にあることを特徴とする請求項３に記載の半導体装置におけるキャパシタ素子。
【請求項５】
前記半導体装置に対するアニール温度は、３００℃から４５０℃の範囲にあることを特徴とする請求項１から４のいずれか１項に記載の半導体装置におけるキャパシタ素子。
【請求項６】
半導体基板上に形成されたトランジスタと、
前記トランジスタに電気的に接続されたキャパシタ素子を有し、
前記キャパシタ素子は、
下部電極と、
前記下部電極上に設けられた容量絶縁膜と、
前記容量絶縁膜上に設けられた上部電極を有し、
前記下部電極がＴｉ（１−ｘ）ＷｘＮ膜で構成されていることを特徴とする半導体装置。
【請求項７】
前記下部電極を構成するＴｉ（１−ｘ）ＷｘＮ膜において、Ｘが９〜４０％の範囲にあることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記上部電極がＴｉ（１−ｘ）ＷｘＮ膜で構成されていることを特徴とする請求項６又は７に記載の半導体装置。
【請求項９】
前記上部電極を構成するＴｉ（１−ｘ）ＷｘＮ膜において、Ｘが９−４０％の範囲にあることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記半導体基板に対するアニール温度は、３００℃から４５０℃の範囲にあることを特徴とする請求項６から９のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置におけるキャパシタ素子に関する。
【背景技術】
【０００２】
ＤＲＡＭ等の半導体装置におけるキャパシタ素子を構成する電極・絶縁体・電極という一連の構造において、電極、特に下部電極としての材料は、特別な課題が存在する。
【０００３】
１点目は、高い仕事関数を有することである。年々微細化するキャパシタ素子における絶縁膜は高い誘電率を有する材料の適用が望まれているが、ほぼすべてにおいて誘電率が高いほどバンドギャップが狭くなる傾向がある。このため、誘電率を上げてキャパシタンスを稼ぐことは出来てもキャパシタリーク電流が増大するという問題が生じてしまう。しかし、バンドギャップは絶縁体物質固有の特性であるため、この問題を回避することは極めて難しい。
【０００４】
この問題を解決するための一つの手段は電極側が高い仕事関数を有することで、相対的にバンドオフセットを稼いでリーク電流を抑えるというものである。より高い仕事関数を有する電極材料を適用することでリーク低減を実現するのである。
【０００５】
２点目は、キャパシタ絶縁膜の形成は比較的高い温度での酸化雰囲気にて行われるということである。このため、特に、下地となる電極は高い耐熱性と耐酸化性を有する必要がある。
【０００６】
従来、この電極としてＴｉＮが用いられてきた。ＴｉＮは仕事関数４．８ｅＶ、耐酸化性は４００℃〜４５０℃までである。このような状況下、ＴｉＮの数値を上回る電極材料を見出すことが課題であった。
【０００７】
これに関連する技術として、例えば、特開２０１１−２２２６９９号公報（特許文献１）がある。特許文献１では、仕事関数がＴｉＮ以上の電極材料として、ＮｉＴｉ混合膜（ＮｉとＴｉＯ２  とを含む混合膜）を選択・採用している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１１−２２２６９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、上記従来技術の問題点を、特許文献１で採用されているＮｉＴｉ混合膜以外の混合膜を採用することにより解決するものであり、その目的は、ＴｉＮより仕事関数が高く、かつＴｉＮより耐熱性・耐酸化性がある電極材料から成るキャパシタ素子を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の一態様に係る半導体装置におけるキャパシタ素子は、
下部電極と、
前記下部電極上に設けられた容量絶縁膜と、
前記容量絶縁膜上に設けられた上部電極を有し、
前記下部電極がＴｉ（１−ｘ）ＷｘＮ膜で構成されていることを特徴とする。
【００１１】
また、本発明の一態様に係る半導体装置は、
半導体基板上に形成されたトランジスタと、
前記トランジスタに電気的に接続されたキャパシタ素子を有し、
前記キャパシタ素子は、
下部電極と、
前記下部電極上に設けられた容量絶縁膜と、
前記容量絶縁膜上に設けられた上部電極を有し、
前記下部電極がＴｉ（１−ｘ）ＷｘＮ膜で構成されていることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、ＴｉＮより仕事関数が高く、かつＴｉＮより耐熱性・耐酸化性がある電極材料から成るキャパシタ素子を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態に係る半導体装置の構成を示す断面図である。
【図２】縦軸仕事関数に対して、横軸にＷ組成比の相関を調べた結果を示す図である。
【図３】各Ｗ組成比における、成膜地点での抵抗率を示す図である。
【図４】アニール後の抵抗率を示した図である。
【図５】図４の各ポイントの数値を成膜時の値で規格化した図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
【００１５】
図１は、半導体装置（ＤＲＡＭ）の構成を示す断面図である。具体的には、ＤＲＡＭのメモリセル部分の断面構造を示す図である。
【００１６】
図１に示すように、半導体装置１００（メモリセル部）は、メモリセル用のＭＯＳトランジスタＴｒと、ＭＯＳトランジスタＴｒに複数のコンタクトプラグを介して接続されたキャパシタＣａｐとから概略構成されている。
【００１７】
図１において、半導体基板１０１は、例えば、所定濃度のＰ型不純物を含有するシリコン（Ｓｉ）によって形成されている。この半導体基板１０１には、素子分離領域１０２が形成されている。素子分離領域１０２は、半導体基板１０１の表面にＳＴＩ（Shallow Trench Isolation）法によりシリコン酸化膜（ＳｉＯ２）等の絶縁膜を埋設することで、活性領域以外の部分に形成され、隣接する活性領域との間を絶縁分離している。
【００１８】
半導体基板１０１において、素子分離領域１０２に区画された活性領域にソース・ドレイン領域として機能する不純物拡散層１０３が離間して形成され、個々の不純物拡散層１０３の間に、ゲート電極１０４が形成されている。
【００１９】
ゲート電極１０４は、多結晶シリコン膜１０５と金属膜１０６との多層膜により形成されており、多結晶シリコン膜はＣＶＤ法での成膜時にリン等の不純物を含有させて形成することができる。ゲート電極用の金属膜１０６には、タングステン（Ｗ）や窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ）等の高融点金属を用いることができる。
【００２０】
また、ゲート電極１０４と半導体基板１０１との間にはゲート絶縁膜１０７が形成されている。また、ゲート電極１０４の側壁には窒化シリコン（Ｓｉ３Ｎ４）などの絶縁膜により形成されたサイドウォール１０８が形成されている。ゲート電極１０４上にも窒化シリコンなどの絶縁膜１０９が形成されており、ゲート電極１０４の上面を保護している。
【００２１】
不純物拡散層１０３は、半導体基板１０１にＮ型不純物として、例えばリンを導入することで形成されている。不純物拡散層１０３と接触するように基板コンタクトプラグ１１０が形成されている。この基板コンタクトプラグ１１０は、例えば、リンを含有した多結晶シリコンから形成される。
【００２２】
ゲート電極１０４上の絶縁膜１０９及び基板コンタクトプラグ１１０を覆うように第１の層間絶縁膜１１１が形成されている。基板コンタクトプラグ１１０と導通するようにビット線コンタクトプラグ１１２が形成されている。
【００２３】
また、ビット線コンタクトプラグ１１２に接続するようにビット配線１１３が形成されている。
【００２４】
ビット配線１１３を覆うように、第２の層間絶縁膜１１４が形成されている。第１の層間絶縁膜１１１及び第２の層間絶縁膜１１４を貫通して、基板コンタクトプラグ１１０に接続するように容量コンタクトプラグ１１５が形成されている。
【００２５】
第２の層間絶縁膜１１４上には、窒化シリコンを用いた第３の層間絶縁膜１１６が形成されている。そして、容量コンタクトプラグ１１５と接続するようにキャパシタＣａｐが形成されている。
【００２６】
キャパシタＣａｐは、本発明の配線材料を適用した下部電極１１７と上部電極１１８の間に容量絶縁膜１１９を挟んだ構造となっており、下部電極１１７が容量コンタクトプラグ１１５と導通している。
【００２７】
キャパシタＣａｐの上部電極１１８には、所定の電位が与えられており、キャパシタＣａｐに保持された電荷の有無を判定することによって、情報の記憶動作を行うＤＲＡＭとして機能する。
【００２８】
本発明の実施の形態は、キャパシタＣａｐを構成する下部電極１１７及び上部電極１１８、特に、下部電極１１７をＴｉ（１−ｘ）ＷｘＮ膜で構成したものである。ここで、Ｘ＝９−４０％の範囲が望ましい。
【００２９】
以下、下部電極１１７をＴｉ（１−ｘ）ＷｘＮ膜で構成した理由について詳細に説明する。
【００３０】
本発明者は、ＴｉＮより仕事関数が高く、かつＴｉＮより耐熱性・耐酸化性がある電極材料を探索した。
【００３１】
Ｐｔ等の貴金属はこれら２点を満たしたが、極めて高価なため実用的ではない。また、酸化物導電体材料も多数存在し、それらの中に仕事関数がＴｉＮを上回る材料をいくつか見出した。しかし、酸化物でありながら、高温酸化処理すると抵抗値が何桁も跳ね上がってしまう場合が多く見られ、かろうじて導電性を維持してもあまりに高い抵抗値を示すため耐熱性の点で弱いのであった。
【００３２】
また、窒化物導電体材料も調査した。窒化物も比較的耐酸化性を有する。それらの中で、上記２点の課題を満たす特性を示したのがＴｉ（１−ｘ）ＷｘＮ膜である。
【００３３】
本発明者は、ＴｉＮとＷＮの混合物質をＴｉとＷの組成比に注目しで仕事関数及び耐酸化性を調べた。その結果、仕事関数はＷが多いほど高くなることがわかった。一方、耐酸化性もＴｉＮよりＷＮのほうが若干良く、こちらもＷをドープした場合において改善することが分かった。特に、Ｗが９％から４０％の組成比範囲において耐酸化性と高い仕事関数を両立する解を見出した。
【００３４】
最初に、Ｔｉ（ｌ−ｘ）ＷｘＮ電極の特性を得るための試験的な実験を行った。Ｓｉ基板上にＳｉＯ２熱酸化膜で絶縁し、その上にＴｉ（１−ｘ）ＷｘＮ単体膜を形成して、その物理・電気特性を評価した。
【００３５】
成膜は多元同時スパッタ装置にて作製した。ターゲットはＴｉとＷを用意し、各ターゲットに加えるＲＦパワーに比例してＴｉ、Ｗの配給量が変化することを利用してＴｉＮ（Ｗ＝０％）からＷＮ（Ｗ＝１００％）までＴｉ：Ｗ組成比を振った。基板温度は３００℃、スパッタガスは窒素１００％、トータル圧力１Ｐａに設定し、膜厚約２０から３０ｎｍ堆積させた。
【００３６】
これらＴｉ（１−ｘ）ＷｘＮ膜（ｘ＝−０−１）の仕事関数と抵抗率を調べた。仕事関数はＸＰＳ装置によって測定した。その結果が図２である。
【００３７】
図２に示すように、縦軸仕事関数に対して、横軸にＷ組成比の相関を調べると、Ｗが多いほど仕事関数が上がる傾向が見られた。
【００３８】
次に、耐酸化性を評価した。酸素雰囲気で１０分間、３００℃から５００℃まで５０℃ステップで行い、その後、４端子抵抗測定による各抵抗率を調べた。
【００３９】
図３は各Ｗ組成比における、成膜地点での抵抗率である。
【００４０】
横軸Ｗ組成比に対して、Ｗが増大すると３０％から４０％あたりまではＴｉＮと同程度かそれ以下である。それ以上にＷ比が増大すると抵抗率は上がってくる。
【００４１】
次に、アニール後の抵抗率を示したのが図４である。また、図４の各ポイントの数値を成膜時の値で規格化したのが図５である。
【００４２】
図４及び図５に示すように、４００℃アニールまではどの組成比でも抵抗率に変化はほとんどない。しかし、ＤＲＡＭプロセスで必要な４５０℃になると急激に抵抗率が上がり出す。このときの変化率（抵抗率の上昇）は図５から、ＴｉＮが最も大きく、Ｗを含む場合はいずれもそれ以下であることがわかる。つまり、Ｗを含むことでＴｉＮより耐酸化性が向上している。
【００４３】
さらに、５００℃アニールすると一部組成比を除いて、４端子抵抗測定器の上限値（５０ｋΩ）を越えてしまった。図５のＮＧと記載した場合がそれである。つまり、特にＷ＝９％〜４０％の範囲では耐熱性が特段に優れていることがわかった。
【００４４】
以上のように、４５０℃までの使用であれば、Ｔｉ（１−ｘ）ＷｘＮ膜は、仕事関数がＴｉＮを上回り、かつ耐酸化性・耐熱性も向上する。また、特にＸ＝９％から４０％においては、抵抗率がＴｉＮと同等かそれ以下である上、耐酸化性が大幅に強化される。
【００４５】
次に、本発明の他の実施の形態について詳細する。
【００４６】
半導体装置としてのＤＲＡＭのキャパシタ素子は、電極ＴｉＮ、絶縁膜はＺｒ０２が現在主流である。Ｚｒ０２は基板温度２１０から２３０℃で形成されるが、成膜温度を高くするほど高い誘電率が得られることがわかっている。
【００４７】
この場合、通常オゾンなどの酸化剤でＡＬＤ成膜されるが、オゾンの酸化力は酸素よりも強く、より低い温度でＴｉＮを酸化させてしまう。特に、枚葉式に比べて量産性の高いバッチ式のＡＬＤ装置はオゾン酸化時間が長いので基板温度３００℃前後からＴｉＮ表面の酸化が始まってしまう。
【００４８】
このような場合に、本発明の電極材料（Ｔｉ（１−ｘ）ＷｘＮ膜）を下部電極に適用することで、少なくともＴｉＮ電極を用いるよりも高い成膜温度で形成可能になり、より高性能なキャパシタ素子を得ることができる。
【００４９】
以上、本発明者によってなされた発明を実施の形態に基づき説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【００５０】
１００  半導体装置
１０１  半導体基板
１０２  素子分離領域
１０３  不純物拡散層
１０４  ゲート電極
１０５  多結晶シリコン膜
１０６  金属膜
１０７  ゲート絶縁膜
１０８  サイドウォール
１０９  絶縁膜
１１０  基板コンタクトプラグ
１１１  第１の層間絶縁膜
１１２  ビット線コンタクトプラグ
１１３  ビット配線
１１４  第２の層間絶縁膜
１１５  容量コンタクトプラグ
１１６  第３の層間絶縁膜
１１７  下部電極
１１８  上部電極
１１９  容量絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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