(57)【要約】【課題】基板の損傷を抑制して歩留まりを向上させることが可能な半導体基板とその製造方法を提供する。【解決手段】半導体基板の製造方法は、基板上に第１層間絶縁膜を形成する工程と、第１層間絶縁膜上の周縁部に第１保護膜を形成する工程と、第１保護膜を形成後、第１層間絶縁膜に複数の第１溝を形成する工程と、複数の第１溝を埋め込むと共に第１層間絶縁膜上を覆って導電層を形成する工程と、導電層のうち、少なくとも第１層間絶縁膜上に露出した部分を研磨することにより、第１配線層を形成する工程とを含む。第１溝形成前に、第１層間絶縁膜上の周縁部に第１保護膜を形成することにより、第１層間絶縁膜の周縁部において平坦性を保持し易い。研磨工程における基板周縁部の過研磨が抑制される。【選択図】図１
2013135121.tif 000002
【特許請求の範囲】
【請求項１】
基板上に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜上の周縁部に第１保護膜を形成する工程と、
前記第１保護膜を形成後、前記第１層間絶縁膜に複数の第１溝を形成する工程と、
前記複数の第１溝を埋め込むと共に前記第１層間絶縁膜上を覆って導電層を形成する工程と、
前記導電層のうち、少なくとも前記第１層間絶縁膜上に露出した部分を研磨することにより、第１配線層を形成する工程と
を含む半導体基板の製造方法。
【請求項２】
前記第１配線層の形成工程の後、
前記第１配線層上に、第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜上の周縁部に第２保護膜を形成する工程と、
前記第２保護膜を形成後、前記第２層間絶縁膜に複数の第２溝を形成する工程と、
前記複数の第２溝を埋め込むと共に前記第２層間絶縁膜上を覆って導電層を形成する工程と、
前記導電層のうち、少なくとも前記第２層間絶縁膜上に露出した部分を研磨することにより、第２配線層を形成する工程と
を更に含む
請求項１に記載の半導体基板の製造方法。
【請求項３】
前記第１配線層の形成工程の後、前記第２層間絶縁膜を形成する前に、
前記第１配線層上および前記第１層間絶縁膜上に、前記第１配線層を保護する拡散防止膜を形成する
請求項２に記載の半導体基板の製造方法。
【請求項４】
前記第２溝の形成工程では、前記第２溝と連通し、かつ前記第２溝と共に前記第２層間絶縁膜を貫通する接続孔を形成し、
前記第２溝の形成工程の後、前記拡散防止膜のうちの前記接続孔によって露出した部分と、前記第２保護膜とを一括除去する
請求項３に記載の半導体基板の製造方法。
【請求項５】
前記第１保護膜を、局所ＣＶＤ法を用いて形成する
請求項１に記載の半導体基板の製造方法。
【請求項６】
前記導電層として銅（Ｃｕ）を用いる
請求項１に記載の半導体基板の製造方法。
【請求項７】
前記第１保護膜として、炭化シリコン（ＳｉＣ）または窒化シリコン（ＳｉＮ）を用いる
請求項１に記載の半導体基板の製造方法。
【請求項８】
前記第１保護膜として、チタン（Ｔｉ）、タンタル（Ｔａ）およびルテニウム（Ｒｕ）の単体、合金あるいは化合物を用いる
請求項１に記載の半導体基板の製造方法。
【請求項９】
基板上に設けられた第１層間絶縁膜と、
前記第１層間絶縁膜の周縁部を除く領域に設けられた複数の第１溝と、
前記複数の第１溝に埋め込まれた第１配線層とを備え、
前記第１層間絶縁膜は、前記周縁部に平坦化領域を有する
半導体基板。
【請求項１０】
前記第１配線層上に設けられた第２層間絶縁膜と、
前記第２層間絶縁膜上の周縁部を除く領域に設けられた複数の第２溝と、
前記複数の第２溝に埋め込まれた第２配線層とを更に備えた
請求項９に記載の半導体基板。
【請求項１１】
前記第１配線層と前記第２層間絶縁膜との間に、前記第１配線層の拡散を防止する拡散防止膜を有する
請求項１０に記載の半導体基板。
【請求項１２】
前記第２溝と連通し、かつ前記第２溝と共に前記第２層間絶縁膜を貫通する接続孔を有し、
前記接続孔に対向する領域では、前記拡散防止膜が部分的に除去されており、
前記接続孔を通じて前記第１配線層と前記第２配線層とが電気的に接続されている
請求項１１に記載の半導体基板。
【請求項１３】
前記第１配線層は銅（Ｃｕ）から構成されている
請求項９に記載の半導体基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、埋め込み配線法（ダマシン法）を用いた半導体基板の製造方法およびこれを用いて製造された半導体基板に関するものである。
【背景技術】
【０００２】
近年、半導体デバイスの高集積化に伴い、トランジスタ等の半導体素子を縮小化して実装密度を高める傾向がある。このため、種々の微細加工技術が研究、開発されており、既に微細加工のデザインルールはサブミクロンオーダーになっている。加えて、ＬＳＩ（Large Scale Integration：大規模集積回路）の高集積化により、内部配線の微細化、多層化が進んでいる。これらのことは、配線ＲＣ信号の遅延を生じさせるため、ＬＳＩの動作速度の向上を妨げる要因となっている。
【０００３】
そこで、銅（Ｃｕ）を配線として使用する技術が提案されている（例えば、特許文献１）。銅はドライエッチングによる加工を行うことが難しいため、ダマシン法と呼ばれる埋め込み配線を用いた手法が用いられる。ダマシン法では、層間絶縁膜に配線埋め込み用の溝を形成した後、この溝を埋め込むように層間絶縁膜上に銅を堆積させる。この後、銅層を研磨することにより、溝内にのみ銅を残存させ、埋め込み配線を形成する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−１９７６２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、半導体ウエハなどの半導体基板の周縁部では、その中央領域と層構造が異なることから、上記のようなダマシン法の研磨工程においてダメージを受け易い。基板周縁部にダメージが生じると、例えば半導体ウエハ同士の貼り合わせの際などに、未接合領域が生じ、歩留まりが低下してしまう。従って、半導体基板の損傷を抑制して歩留まりを向上させることが可能な半導体基板の実現が望まれている。
【０００６】
本開示はかかる問題点に鑑みてなされたもので、その目的は、基板の損傷を抑制して歩留まりを向上させることが可能な半導体基板とその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本開示の半導体基板の製造方法は、基板上に第１層間絶縁膜を形成する工程と、第１層間絶縁膜上の周縁部に第１保護膜を形成する工程と、第１保護膜を形成後、第１層間絶縁膜に複数の第１溝を形成する工程と、複数の第１溝を埋め込むと共に第１層間絶縁膜上を覆って導電層を形成する工程と、導電層のうち、少なくとも第１層間絶縁膜上に露出した部分を研磨することにより、第１配線層を形成する工程とを含むものである。
【０００８】
本開示の半導体基板の製造方法では、第１層間絶縁膜に設けられた複数の第１溝を埋め込むように第１層間絶縁膜上に導電層を形成した後、この導電層の一部を研磨することにより、第１溝に埋め込まれた第１配線層を形成する。第１溝形成前に、第１層間絶縁膜上の周縁部に第１保護膜を形成することにより、第１層間絶縁膜の周縁部において平坦性を保持し易い。これにより、研磨工程において、基板周縁部が過度に研磨されることが抑制される。
【０００９】
本開示の半導体基板は、基板上に設けられた第１層間絶縁膜と、第１層間絶縁膜の周縁部を除く領域に設けられた複数の第１溝と、複数の第１溝に埋め込まれた第１配線層とを備え、第１層間絶縁膜は、周縁部に平坦化領域を有するものである。
【発明の効果】
【００１０】
本開示の半導体基板の製造方法によれば、第１層間絶縁膜に設けられた複数の第１溝を埋め込むように第１層間絶縁膜上に導電層を形成した後、この導電層の一部を研磨することにより、第１溝に埋め込まれた第１配線層を形成する。第１溝形成前に、第１層間絶縁膜上の周縁部に第１保護膜を形成するようにしたので、基板周縁部が過度に研磨されることを抑制することができる。よって、基板の損傷を抑制して歩留まりを向上させることが可能となる。
【００１１】
本開示の半導体基板によれば、第１層間絶縁膜には、複数の第１溝に埋め込まれた第１配線層が設けられ、その周縁部に平坦化領域を有するので、製造プロセスにおいて基板の損傷を抑制して、歩留まりを向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】本開示の一実施の形態に係る半導体基板の概略構成を表す断面図である。
【図２】図１に示した半導体基板の平面模式図である。
【図３】図１に示した半導体基板の製造方法を説明するための断面図である。
【図４】図３に続く工程を表す断面図である。
【図５】図４に続く工程を表す断面図である。
【図６】図５に続く工程を表す断面図である。
【図７】図６（Ｃ）に示した工程のメリットを説明するための模式図である。
【図８】図６に続く工程を表す断面図である。
【図９】図８に続く工程を表す断面図である。
【図１０】図９に続く工程を表す断面図である。
【図１１】図１０に続く工程を表す断面図である。
【図１２】図１１に続く工程を表す断面図である。
【図１３】図１２に続く工程を表す断面図である。
【図１４】図１３に続く工程を表す断面図である。
【図１５】図１４に続く工程を表す断面図である。
【図１６】図１５に続く工程を表す断面図である。
【図１７】比較例に係る半導体基板の製造方法を説明するための断面図である。
【図１８】図１７に続く工程を表す断面図である。
【図１９】変形例１に係る半導体基板の製造方法を説明するための断面図である。
【図２０】図１９に続く工程を表す断面図である。
【発明を実施するための形態】
【００１３】
以下、本開示における実施形態について、図面を参照して詳細に説明する。なお、説明する順序は、下記の通りである。
１．実施の形態（保護膜を用いて形成された多層Ｃｕ配線層を有する半導体基板の例）
２．変形例１（保護膜としてバリアメタル材料を用いた場合の例）
【００１４】
＜実施の形態＞
［構成］
図１は、本開示の一実施の形態の半導体基板（半導体基板１）の断面構成を表すものである。半導体基板１は、例えばトランジスタおよびダイオードなどの各種半導体素子を製造するための半導体ウエハであり、シリコンなどよりなる円盤状の基材１０上に多層配線層１１が積層されたものである。
【００１５】
多層配線層１１は、埋め込み型の配線が、複数（ここでは３つ）の層にわたって積層されたものである。具体的には、基材１０上に設けられた第１層間絶縁膜１２Ａに、複数の第１配線層１１ａ１が埋め込み形成されている。この第１層間絶縁膜１２Ａ上には、拡散防止膜１３Ａを介して第２層間絶縁膜１２Ｂが設けられ、この第２層間絶縁膜１２Ｂに、複数の第２配線層１１ａ２が埋め込み形成されている。第１配線層１１ａ１と第２配線層１１ａ２とは、コンタクト層１１ｃを通じて電気的に接続されている。第３配線層１１ａ３についても同様で、第２層間絶縁膜１２Ｂ上に拡散防止膜１３Ｂを介して第３層間絶縁膜１２Ｃが設けられ、この第３層間絶縁膜１２Ｃに複数の第３配線層１１ａ３が埋め込み形成されている。第２配線層１１ａ２と第３配線層１１ａ３とは、コンタクト層１１ｃを通じて、電気的に接続されている。
【００１６】
第１層間絶縁膜１２Ａは、基材１０の全面にわたって形成されており、例えば酸化シリコン（ＳｉＯ2）、窒化シリコン（ＳｉＮ）、酸化窒化シリコン（ＳｉＯＮ）および炭化シリコン（ＳｉＣ）等のうちのいずれかよりなる単層膜、またはそれらのうちの２種以上よりなる積層膜である。あるいは、第１層間絶縁膜１２Ａとしては、例えば有機ポリマー、フッ素樹脂、炭化酸化シリコン（ＳｉＯＣ）またはフッ素添加シリコン酸化膜（ＳｉＯＦ）などの低誘電率絶縁膜（Low-K）が用いられていてもよい。尚、第２層間絶縁膜１２Ｂ，第３層間絶縁膜１２Ｃについても同様である。
【００１７】
第１層間絶縁膜１２Ａには、配線埋め込み用の複数の溝Ｈ１（第１溝）がパターン形成されている。第２層間絶縁膜１２Ｂ，第３層間絶縁膜１２Ｃについても同様、配線埋め込み用の溝Ｈ２（第２溝），Ｈ３がパターン形成されている。
【００１８】
第１配線層１１ａ１は、例えば銅（Ｃｕ）などの低抵抗率材料からなる。この第１配線層１１ａ１と溝Ｈ１との間には、バリアメタル１１ｂ１が形成されている。バリアメタル１１ｂ１は、例えば、チタン（Ｔｉ），タンタル（Ｔａ）およびルテニウム（Ｒｕ）の単体、合金あるいは化合物などから構成されている。
【００１９】
第２配線層１１ａ２および第３配線層１１ａ３についても、上記第１配線層１１ａ１と同様、例えば銅から構成され、第２配線層１１ａ２と溝Ｈ２との間には、バリアメタル１１ｂ２が、第３配線層１１ａ３と溝Ｈ３との間には、バリアメタル１１ｂ３がそれぞれ形成されている。第２配線層１１ａ２には、上述のように、下層の配線層（第１配線層１１ａ１）との導通のためのコンタクト層１１ｃが接続されるが、ここでは、第２配線層１１ａ２とコンタクト層１１ｃとが一体的に形成されている。換言すると、溝Ｈ２に連通して接続孔Ｈ２ａが設けられ、これらの溝Ｈ２および接続孔Ｈ２ａが第２層間絶縁膜１２Ｂを貫通している。バリアメタル１１ｂ２は、溝Ｈ２および接続孔Ｈ２ａの内壁を覆って形成されている。このような構成において、溝Ｈ２および接続孔ｈ２ａ内に、例えば銅などの低抵抗率材料が充填されており、そのうち溝Ｈ２に対応する部分が第２配線層１１ａ２、接続孔Ｈ２ａに対応する部分がコンタクト層１１ｃとなっている。尚、第３配線層１１ａ３についても、第２配線層１１ａ２と同様、コンタクト層１１ｃと一体的に形成されている。
【００２０】
拡散防止膜１３Ａ，１３Ｂは、第１配線層１１ａ１，第２配線層１１ａ２を保護するためのものであり、例えば炭化シリコンよりなる。拡散防止膜１３Ａのうちの第１配線層１１ａ１上の一部、拡散防止膜１３Ｂのうちの第２配線層１１ａ２上の一部は、それぞれ選択的に除去されており、当該部分に上記コンタクト層１１ｃが設けられている。
【００２１】
尚、ここでは、多層配線層１１として計３層にわたって配線が積層された構成を例示したが、配線の積層数は、これに限定されず、２層であってもよいし、４層以上であってもよい。また、多層配線が不要な場合には、単層構造であってもよい。
【００２２】
この半導体基板１では、第１層間絶縁膜１２Ａの周縁部Ｄ２に平坦化領域Ｄ２ａを有している。図２に、半導体基板１の平面模式図を示す。周縁部Ｄ２は、上記第１配線層１１ａ１，第２配線層１１ａ２および第３配線層１１ａ３が形成される領域（配線形成部Ｄ１）の周辺領域であって、半導体基板１の周縁部に相当する領域である。半導体基板１０の直径は、例えば３００ｍｍ〜４５０ｍｍ程度であり、周縁部Ｄ２の幅ｄは、後述のエッチング防止膜１４の幅に相当し、例えば２．８ｍｍ程度以下である。平坦化領域Ｄ２ａは、この周縁部Ｄ２において、基材１０の端面付近のエッジ部（端部）ｅ１を除く領域であり、凹凸やテーパのない無パターン領域となっている。
【００２３】
［製造方法］
上記のような半導体基板１は、例えば次のようにして製造することができる。
【００２４】
即ち、まず図３（Ａ）に示したように、基材１０上の全面にわたって、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法、熱ＣＶＤ法などを用いて、上述した材料よりなる第１層間絶縁膜１２Ａを成膜する。
【００２５】
（１．第１配線層の形成）
（保護膜形成工程）
続いて、図３（Ｂ）に示したように、第１層間絶縁膜１２Ａ上の周縁部Ｄ２にのみ、選択的にエッチング防止膜１４（第１保護膜）を形成する。エッチング防止膜１４は、後工程（溝Ｈ１の形成工程）において使用するエッチング液から第１層間絶縁膜１２Ａを保護する機能を有しており、例えば炭化シリコン（ＳｉＣ）が好適に用いられるが、他にも例えば窒化シリコン（ＳｉＮ）を用いることもできる。このエッチング防止膜１４の厚みは、例えば２０ｎｍ〜７０ｎｍであり、例えば３０ｎｍである。
【００２６】
エッチング防止膜１４を周縁部Ｄ２にのみパターン形成する手法としては、いわゆる局所ＣＶＤ法が挙げられる。例えば、エッチング防止膜１４として、局所ＣＶＤ法によりＳｉＣをパターン形成する場合には、トリメチルシラン１０sccm（常温、常圧下における１分あたりの流量（cc））と、アンモニア２０sccmとを、リモートプラズマにより分解することによりラジカルを生成する。生成したラジカルを、５ミリトール（mTorr）の圧力下で、ノズルから噴出させて、第１層間絶縁膜１２Ａ上の周縁部Ｄ２にのみ供給する。尚、このような局所ＣＶＤ法以外の手法により、エッチング防止膜１４をパターン形成してもよい。例えば、上述した材料を基板全面に成膜した後、ガードリングマスク等を用いて配線形成部Ｄ１のみを選択的に除去するようにしてもよい。
【００２７】
（溝形成工程）
次いで、第１層間絶縁膜１２Ａに溝Ｈ１を形成する。具体的には、まず、図４（Ａ）に示したように、例えばポジ型の感光性樹脂よりなるフォトレジスト膜１１０を第１層間絶縁膜１２Ａおよびエッチング防止膜１４上の全面にわたって塗布する。この後、図４（Ｂ）に示したように、フォトレジスト膜１１０の選択的な領域を露光することにより、フォトレジスト膜１１０をパターニングする。この際、エッジ部ｅ１を含む領域（リソエッジカット領域ｅ１ａ）についても露光して、この部分のフォトレジストを除去しておくことが望ましい。これにより、特に搬送時などのフォトレジスト膜１１０の剥がれを抑制して、パターン不良を生じにくくすることができる。リソエッジカット領域ｅ１ａの幅は、例えば周縁部Ｄ２の幅よりも小さく、例えば１．７ｍｍ程度以下である。
【００２８】
続いて、図５（Ａ）に示したように、フォトレジスト膜１１０をマスクとして、例えばドライエッチングを行う。これにより、配線形成部Ｄ１では、フォトレジスト膜１１０のパターンに応じて溝Ｈ１が形成される一方、周縁部Ｄ２では、エッチング防止膜１４が設けられているので、エッチングされることはない。
【００２９】
この後、図５（Ｂ）に示したように、例えばアッシングによりフォトレジスト膜１１０を剥離する。続いて、図５（Ｃ）に示したように、例えば第１層間絶縁膜１２Ａの全面にわたってドライエッチングを施すことにより、第１層間絶縁膜１２Ａ上からエッチング防止膜１４を除去する。これにより、配線形成部Ｄ１には、複数の溝Ｈ１が形成される一方、周縁部Ｄ２には、平坦化領域Ｄ２ａが形成される。
【００３０】
（配線埋め込み工程）
次いで、溝Ｈ１に例えば銅を埋め込み、第１配線層１１ａ１を形成する。具体的には、まず、図６（Ａ）に示したように、第１層間絶縁膜１２Ａ上の全面にわたって、溝Ｈ１の内壁をも覆うように、バリアメタル１１ｂ１を、例えばスパッタ法を用いて成膜する。この際、バリアメタル１１ｂ１を成膜後、次工程（めっき工程）におけるめっき層のシード層として、例えば銅薄膜（図示せず）を、例えばスパッタ法を用いて成膜する。
【００３１】
続いて、図６（Ｂ）に示したように、例えばめっき法により例えば銅よりなる厚膜の導電層１１０ａを成膜する。導電層１１０ａは、溝Ｈ１内を埋め込むと共に、第１層間絶縁膜１２Ａ上の全面にわたって形成する。
【００３２】
この後、図６（Ｃ）に示したように、導電層１１０ａの周縁部Ｄ２の一部の領域ｅ２を、例えば薬液を用いて選択的に除去する。これは、次のような理由による。即ち、この導電層形成後には、後述のように研磨によって余分な銅を除去（リフトオフ）するが、この際、仮に基板全面を覆って銅が形成された状態で研磨を行うと、基板周縁部に、銅が堆積して残ってしまう。その一例を図７（Ａ），（Ｂ）に示す。このように、基材１０１上の配線形成部Ｄ１００では、埋め込み配線層１０３ａが形成されるものの、周縁部Ｄ１０１に、銅の堆積層１０３ａ１が生じてしまう。この堆積層１０３ａ１は、平面でみるとリング状に形成される。このような堆積層１０３ａ１が生じると、その後の工程に弊害が生じると共に、他の配線層とのクロスコンタミの要因となる。そこで、本実施の形態のように、予め導電層１１０ａの周縁部Ｄ２の一部を除去しておくことにより、次の研磨工程で上記のような堆積層１０３ａ１を生じることなく、余分な銅を除去することができる。
【００３３】
次いで、図８に示したように、例えばＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）法により、導電層１１０ａおよびバリアメタル１１ｂ１のうちの少なくとも第１層間絶縁膜１２Ａ上に露出した部分を除去する。これにより、溝Ｈ１毎に電気的に分離された第１配線層１１ａ１が形成される。一方、周縁部Ｄ２では、平坦化領域ｄ２ａが保持され、また上述のような銅の堆積層が生じることもない。尚、オーバー研磨により第１層間絶縁膜１２Ａの表面側の一部をも除去するようにしてもよい。
【００３４】
（２．第２配線層の形成）
続いて、形成した第１配線層１１ａ１上に、第２配線層１１ａ２を形成する。具体的には、まず、図９に示したように、第１配線層１１ａ１および第１層間絶縁膜１２Ａの全面を覆って、例えばＣＶＤ法等により、上述した材料よりなる拡散防止膜１３Ａを成膜する。
【００３５】
続いて、図１０に示したように、拡散防止膜１３Ａ上に、上記第１層間絶縁膜１２Ａと同様にして、第２層間絶縁膜１２Ｂを成膜する。
【００３６】
次いで、図１１に示したように、第２層間絶縁膜１２Ｂ上の周縁部Ｄ２に、上記第１配線層１１ａ１の場合と同様にして、例えば局所ＣＶＤ法により、エッチング防止膜１４（第２保護膜）を形成する。
【００３７】
この後、図１２に示したように、上記第１配線層１１ａ１の場合と同様にして、フォトレジスト膜１１０の塗布、露光によりパターニングを行う。
【００３８】
続いて、図１３に示したように、フォトレジスト膜１１０をマスクとして、例えばドライエッチングを行う。この際、詳細には、まず溝Ｈ２をフォトリソグラフィ法を用いたドライエッチングにより形成した後、接続孔Ｈ２ａを、フォトリソグラフィ法を用いたドライエッチングにより、それぞれ段階的に形成する（デュアルダマシン）。これにより、配線形成部Ｄ１では、フォトレジスト膜１１０のパターンに応じて溝Ｈ２および接続孔Ｈ２ａが形成される一方、周縁部Ｄ２では、エッチング防止膜１４が設けられているので、エッチングされることはない。この後、フォトレジスト膜１１０を剥離する。
【００３９】
次いで、図１４に示したように、拡散防止膜１３Ａの一部（接続孔Ｈ２ａ底面に露出した部分）を、例えばドライエッチングにより除去する。この際、第２層間絶縁膜１２Ｂ上のエッチング防止膜１４も同時に除去される。このように、コンタクト層１１ｃの形成領域を確保するための拡散防止膜１３Ａと、エッチング防止膜１４とを一括して除去することが可能である。つまり、下層配線層とのコンタクト層１１ｃを有する２層目以上の配線形成工程では、エッチング防止膜１４の除去工程を別途設ける必要はない。
【００４０】
このようにして、第２層間絶縁膜１２Ｂにおいても、配線形成部Ｄ１には、複数の溝Ｈ２が形成される一方、周縁部Ｄ２には、平坦化領域Ｄ２ａが形成される。
【００４１】
次いで、図１５に示したように、上記第１配線層１１ａ１の場合と同様にして、第２層間絶縁膜１２Ｂ上の全面にわたって、溝Ｈ２の内壁をも覆うように、バリアメタル１１ｂ２と、シード層としての銅薄膜（図示せず）とを、例えばスパッタ法を用いて成膜する。この後、例えばめっき法により銅厚膜の導電層１１０ａを成膜し、この導電層１１０ａの周縁部Ｄ２の一部の領域ｅ２を選択的に除去する。
【００４２】
次いで、図１６に示したように、例えばＣＭＰ法により、導電層１１０ａおよびバリアメタル１１ｂ２のうちの少なくとも第２層間絶縁膜１２Ｂ上に露出した部分を除去する。これにより、溝Ｈ２毎に電気的に分離された第２配線層１１ａ２が形成される一方、周縁部Ｄ２では、平坦化領域Ｄ２ａが保持される。
【００４３】
尚、第３配線層１１ａ３については、上記第２配線層１１ａ２の形成工程と同様の手順を繰り返すことにより、形成することができる。このようにして、基材１０上に多層配線層１１を形成し、図１に示した半導体基板１を完成する。
【００４４】
［効果］
本実施の形態の半導体基板１では、上述のように、第１層間絶縁膜１２Ａに配線埋め込み用の溝Ｈ１を形成する前に、第１層間絶縁膜１２Ａ上の周縁部Ｄ２にエッチング防止膜１４を形成する。これにより、第１層間絶縁膜１２Ａの周縁部Ｄ２において平坦性を保持し易い（平坦化領域Ｄ２ａが形成される）。これにより、研磨工程において、基板周縁部が過度に研磨されることが抑制される。
【００４５】
ここで、図１７（Ａ）〜（Ｃ）および図１８に、比較例に係る半導体基板の製造方法を説明するための断面構成を示す。比較例では、次のようにして、層間絶縁膜１０２に溝Ｈ１００を形成する。即ち、まず、図１７（Ａ）に示したように、基材１０１上に形成した層間絶縁膜１０２上に、フォトレジスト膜１１０を塗布し、これを露光することによりパターニングする。この際、フォトレジスト膜１１０の剥がれを防止するために、リソエッジカット領域ｅ１ａに対応する部分についても露光して、当該部分を選択的に除去する。
【００４６】
続いて、図１７（Ｂ）に示したように、フォトレジスト膜１１０をマスクとしたエッチングを行うと、層間絶縁膜１０２の配線形成部Ｄ１００に溝Ｈ１００が形成されると共に、リソエッジカット領域ｅ１ａもエッチングされて膜べりし、配線形成部Ｄ１００の周縁部に段差（凹凸）が生じる。
【００４７】
次いで、図１７（Ｃ）に示したように、バリアメタル１０３ｂおよびシード層を形成した後、導電層１１０ａを成膜し、この導電層１１０ａの周縁側の一部の領域ｅ２を選択的に除去する。これは、上述したように、研磨工程において、周縁部に銅の堆積層を生じさせないようにするためである。但し、領域ｅ２は、加工マージンを考慮して、リソエッジカット領域ｅ１ａよりも広い幅に確保される。このため、導電層１１０ａから露出した（導電層１１０ａに覆われていない）空溝Ｈ１００ａが生じる。
【００４８】
この後、ＣＭＰ法により、層間絶縁膜１０２上の導電層１１０ａおよびバリアメタル１０３ｂを除去すると、図１８に示したように、導電層１１０ａが形成されていた領域Ｄ１０２では、溝部Ｈ１００に銅が埋め込まれ、配線層１０３ａが形成される。一方、空溝Ｈ１００が生じていた領域Ｄ１０３は低密度であり、リソエッジカット領域ｅ１ａでは段差によって応力が集中し易いことから、これらの領域Ｄ１０３およびリソエッジカット領域ｅ１ａでは、過度に研磨が進む。これにより、基板周縁部において、凹凸やスクラッチ（傷）等が生じ、これによりダスト等の異物が付着し易くなる。また、例えばウエハ同士を貼り合わせる際に未接合領域が生じる。このような理由から、歩留まりが低下してしまう。
【００４９】
これに対し、本実施の形態では、上述のように、溝Ｈ１の形成前に、第１層間絶縁膜１２Ａの周縁部Ｄ２にエッチング防止膜１４を形成することにより、周縁部Ｄ２の平坦性を保持することができるので、研磨工程における基板周縁部の過度な研磨を抑制できる。よって、スクラッチ等の基板損傷を抑制して、異物の付着を防ぎ、またウエハ同士の貼り合わせの際にも、位置合わせマージンを大きく確保することができ、未接合領域を削減できる。よって、基板の損傷を抑制して歩留まりを向上させることが可能となる。
【００５０】
＜変形例１＞
図１９および図２０は、変形例１に係る半導体基板の製造方法を説明するための断面図である。上記実施の形態では、エッチング防止膜として、炭化シリコンあるいは窒化シリコン等の絶縁膜を用いたが、本変形例のエッチング防止膜（エッチング防止膜１４Ａ）ように、例えば、チタン，タンタルおよびルテニウムの単体、合金あるいは化合物などのバリアメタル材料を用いることもできる。この場合、例えば次のようにして半導体基板１を製造することができる。尚、上記実施の形態と同様の構成要素については同一の符号を付している。また、第１配線層１１ａ１の形成工程を例に挙げて説明するが、本変形例は、第２配線層１１ａ２以降の配線形成工程にも適用可能である。
【００５１】
まず、上記実施の形態と同様にして、基材１０上に第１層間絶縁膜１２Ａを形成する。この後、図１９（Ａ）に示したように、第１層間絶縁膜１２Ａ上の周縁部Ｄ２に、上記バリアメタル材料よりなるエッチング防止膜１４Ａを形成する。具体的には、例えばスパッタ法等により、上記バリアメタル材料を基板全面に成膜した後、例えばフォトリソグラフィ法を用いたエッチングによりパターニングする。
【００５２】
続いて、図１９（Ｂ）に示したように、上記実施の形態と同様にして、フォトレジスト膜１１０の塗布、露光により、そのパターニングを行った後、ドライエッチングにより溝Ｈ１を形成する。この後、図１９（Ｃ）に示したように、フォトレジスト膜１１０を剥離する。本変形例においても、配線形成部Ｄ１では溝Ｈ１が形成される一方、エッチング防止膜１４Ａが形成されている周縁部Ｄ２はエッチングされず溝は形成されない。
【００５３】
次いで、図２０（Ａ）に示したように、エッチング防止膜１４Ａを除去することなく、バリアメタル１１ｂ１と、シード層としての銅薄膜（図示せず）とを、基板全面にわたって成膜する。これにより、周縁部Ｄ２では、エッチング防止膜１４Ａとバリアメタル１１ｂ１が積層された状態となる。
【００５４】
続いて、図２０（Ｂ）に示したように、上記実施の形態と同様にして、銅厚膜の導電層１１０ａを成膜し、この導電層１１０ａの周縁部Ｄ２の一部の領域ｅ２を選択的に除去する。
【００５５】
この後、図２０（Ｃ）に示したように、例えばＣＭＰ法により、第１層間絶縁膜１２Ａ上に露出した部分を除去する。これにより、溝Ｈ２毎に電気的に分離された第２配線層１１ａ２が形成される一方、周縁部Ｄ２では、平坦化領域Ｄ２ａが保持される。また、この研磨工程において、エッチング防止膜１４Ａも除去される。このように、エッチング防止膜１４Ａとして、バリアメタル材料を用いるようにしてもよい。この場合には、エッチング防止膜１４Ａを、ＣＭＰ工程において、導電層１１０ａやバリアメタル１１ｂ１と共に除去可能であるため、エッチング防止膜１４Ａを事前に除去しておく必要がなくなる。
【００５６】
以上、実施の形態および変形例を挙げて説明したが、本開示内容は上記実施の形態等に限定されるものではなく、種々変形が可能である。例えば、上記実施の形態等では、第１配線層として、銅配線を用いる場合を例示したが、本開示において用いられる配線材料は、銅に限らず、他の導電膜材料であってもよい。但し、銅のように、低抵抗率でありながら、エッチング加工が困難である材料を用いる場合に、ダマシン法を利用した本開示内容は有効である。
【００５７】
尚、本開示は、以下のような構成であってもよい。
（１）
基板上に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜上の周縁部に第１保護膜を形成する工程と、
前記第１保護膜を形成後、前記第１層間絶縁膜に複数の第１溝を形成する工程と、
前記複数の第１溝を埋め込むと共に前記第１層間絶縁膜上を覆って導電層を形成する工程と、
前記導電層のうち、少なくとも前記第１層間絶縁膜上に露出した部分を研磨することにより、第１配線層を形成する工程と
を含む半導体基板の製造方法。
（２）
前記第１配線層の形成工程の後、
前記第１配線層上に、第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜上の周縁部に第２保護膜を形成する工程と、
前記第２保護膜を形成後、前記第２層間絶縁膜に複数の第２溝を形成する工程と、
前記複数の第２溝を埋め込むと共に前記第２層間絶縁膜上を覆って導電層を形成する工程と、
前記導電層のうち、少なくとも前記第２層間絶縁膜上に露出した部分を研磨することにより、第２配線層を形成する工程と
を更に含む
上記（１）に記載の半導体基板の製造方法。
（３）
前記第１配線層の形成工程の後、前記第２層間絶縁膜を形成する前に、
前記第１配線層上および前記第１層間絶縁膜上に、前記第１配線層を保護する拡散防止膜を形成する
上記（２）に記載の半導体基板の製造方法。
（４）
前記第２溝の形成工程では、前記第２溝と連通し、かつ前記第２溝と共に前記第２層間絶縁膜を貫通する接続孔を形成し、
前記第２溝の形成工程の後、前記拡散防止膜のうちの前記接続孔によって露出した部分と、前記第２保護膜とを一括除去する
上記（３）に記載の半導体基板の製造方法。
（５）
前記第１保護膜を、局所ＣＶＤ法を用いて形成する
上記（１）〜（４）のいずれかに記載の半導体基板の製造方法。
（６）
前記導電層として銅（Ｃｕ）を用いる
上記（１）〜（５）のいずれかに記載の半導体基板の製造方法。
（７）
前記第１保護膜として、炭化シリコン（ＳｉＣ）または窒化シリコン（ＳｉＮ）を用いる
上記（１）〜（６）のいずれかに記載の半導体基板の製造方法。
（８）
前記第１保護膜として、チタン（Ｔｉ）、タンタル（Ｔａ）およびルテニウム（Ｒｕ）の単体、合金あるいは化合物を用いる
上記（１）〜（７）のいずれかに記載の半導体基板の製造方法。
（９）
基板上に設けられた第１層間絶縁膜と、
前記第１層間絶縁膜の周縁部を除く領域に設けられた複数の第１溝と、
前記複数の第１溝に埋め込まれた第１配線層とを備え、
前記第１層間絶縁膜は、前記周縁部に平坦化領域を有する
半導体基板。
（１０）
前記第１配線層上に設けられた第２層間絶縁膜と、
前記第２層間絶縁膜上の周縁部を除く領域に設けられた複数の第２溝と、
前記複数の第２溝に埋め込まれた第２配線層とを更に備えた
上記（９）に記載の半導体基板。
（１１）
前記第１配線層と前記第２層間絶縁膜との間に、前記第１配線層の拡散を防止する拡散防止膜を有する
上記（１０）に記載の半導体基板。
（１２）
前記第２溝と連通し、かつ前記第２溝と共に前記第２層間絶縁膜を貫通する接続孔を有し、
前記接続孔に対向する領域では、前記拡散防止膜が部分的に除去されており、
前記接続孔を通じて前記第１配線層と前記第２配線層とが電気的に接続されている
上記（１１）に記載の半導体基板。
（１３）
前記第１配線層は銅（Ｃｕ）から構成されている
上記（９）〜（１２）のいずれかに記載の半導体基板。
【符号の説明】
【００５８】
１…半導体基板、１０…基材、１１…多層配線層、１１ａ１…第１配線層、１１ａ２…第２配線層、１１ａ３…第３配線層、１１ｂ１，１１ｂ２，１１ｂ３…バリアメタル、１１ｃ…コンタクト層、１２Ａ…第１層間絶縁膜、１２Ｂ…第２層間絶縁膜、１２Ｃ…第３層間絶縁膜、１３Ａ，１３Ｂ…拡散防止膜、１４…エッチング防止膜、１１０ａ…導電層、Ｄ１…配線形成部、Ｄ２…周縁部、Ｄ２ａ…平坦化領域、ｅ１…エッジ部、ｅ１ａ…リソエッジカット領域、ｅ２…領域、
【図１】
2013135121.tif 000003
【図２】
2013135121.tif 000004
【図３】
2013135121.tif 000005
【図４】
2013135121.tif 000006
【図５】
2013135121.tif 000007
【図６】
2013135121.tif 000008
【図７】
2013135121.tif 000009
【図８】
2013135121.tif 000010
【図９】
2013135121.tif 000011
【図１０】
2013135121.tif 000012
【図１１】
2013135121.tif 000013
【図１２】
2013135121.tif 000014
【図１３】
2013135121.tif 000015
【図１４】
2013135121.tif 000016
【図１５】
2013135121.tif 000017
【図１６】
2013135121.tif 000018
【図１７】
2013135121.tif 000019
【図１８】
2013135121.tif 000020
【図１９】
2013135121.tif 000021
【図２０】
2013135121.tif 000022