(57)【要約】【課題】出力信号に発生する位相雑音を最適化することができる出力バッファ回路の設計方法を提供する。【解決手段】出力バッファ回路の設計を行い、位相雑音が最小値となる負荷容量の容量値よりも負荷容量の容量値を大きくするに従って出力信号のスルーレートが低下して位相雑音が増加し、逆に負荷容量の容量値を小さくするに従って出力バッファ回路から発せられる電圧雑音が増加して位相雑音が増加することを考慮して、位相雑音と負荷容量の容量値との関係を求め、求めた位相雑音と負荷容量の容量値との関係から、位相雑音が所定値以下の範囲内となる負荷容量の容量値があるかないかを確認し、位相雑音が所定値以下の範囲内となる負荷容量の容量値がない場合には出力バッファ回路の設計をやり直し、位相雑音が所定値以下の範囲内となる負荷容量の容量値がある場合には、位相雑音と負荷容量の容量値との関係から、所定値以下の範囲内に含まれる位相雑音に対応する負荷容量の容量値の範囲内で負荷容量の容量値を決定する。【選択図】図１０
2013168842.tif 000002
【特許請求の範囲】
【請求項１】
低スルーレートの入力信号を高スルーレートの出力信号に整形し、該出力信号に発生する位相雑音を低減する負荷容量を該出力信号に備える出力バッファ回路の設計方法であって、
前記出力バッファ回路の設計を行い、
前記位相雑音が最小値となる負荷容量の容量値よりも該負荷容量の容量値を大きくするに従って前記出力信号のスルーレートが低下して前記位相雑音が増加すること、および、前記位相雑音が最小値となる負荷容量の容量値よりも該負荷容量の容量値を小さくするに従って前記出力バッファ回路から発せられる電圧雑音が増加して前記位相雑音が増加することの両方を考慮して、前記位相雑音と前記負荷容量の容量値との関係を求め、
前記求めた位相雑音と負荷容量の容量値との関係から、該負荷容量について、前記位相雑音が所定値以下となる容量値があるかないかを確認し、
該所定値以下となる容量値がない場合には前記出力バッファ回路の設計をやり直し、該所定値以下となる容量値がある場合には、前記位相雑音と負荷容量の容量値との関係から、該所定値以下の範囲内に含まれる位相雑音に対応する負荷容量の容量値の範囲内で該負荷容量の容量値を決定することを特徴とする出力バッファ回路の設計方法。
【請求項２】
前記所定値以下となる容量値がある場合には、最小値の位相雑音に対応する負荷容量の容量値±３０％の範囲内で、かつ、該所定値以下の範囲内に含まれる位相雑音に対応する負荷容量の容量値の範囲内で該負荷容量の容量値を決定することを特徴とする請求項１に記載の出力バッファ回路の設計方法。
【請求項３】
前記所定値以下となる容量値がある場合には、該所定値以下の範囲内に含まれる最小値の位相雑音に対応する負荷容量の容量値未満に該負荷容量の容量値を決定することを特徴とする請求項１に記載の出力バッファ回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低スルーレートの信号を高スルーレートの信号に整形して出力する出力バッファ回路の設計方法に関するものである。
【背景技術】
【０００２】
例えば、高速アナログ通信向けＩＣにおいて、発振回路により生成されるクロックの位相雑音（ジッタ）を低減することが強く求められている。また、発振回路では、正弦波のような低スルーレートの信号が生成されるため、これをＰＬＬ回路の参照信号として利用するためには、この低スルーレートの信号を、矩形波のような高スルーレートのレール・ツー・レール出力の信号に変換する必要がある。
【０００３】
図１３は、上記の信号変換を行う矩形波生成回路の概念図である。同図に示す矩形波生成回路は、所定のしきい値電圧で反転動作する出力バッファ回路２０であり、正弦波のような低スルーレートの入力信号Ｖｉｎを、矩形波のような高スルーレートの出力信号Ｖｏｕｔに整形して出力する。出力バッファ回路２０では、出力バッファ回路２０から発せられる雑音が出力信号Ｖｏｕｔの位相に変動を与え、位相雑音を発生させる原因となる。
【０００４】
続いて、図１４は、図１３に示す矩形波生成回路が適用される回路の一例の回路図である。同図に示す回路は、水晶発振回路２２であり、水晶発振子Ｘ１を発振させるための負性抵抗回路２４と、この負性抵抗回路２４により生成される正弦波のような低スルーレートの信号を、矩形波のような高スルーレートの信号に整形して出力する前述の出力バッファ回路２０から構成されている。
【０００５】
負性抵抗回路２４は、水晶発振子Ｘ１と、インバータ２６と、抵抗素子ＲＦと、２つの容量素子ＣＬとによって構成されている。水晶発振子Ｘ１とインバータ２６と抵抗素子ＲＦは並列に接続され、水晶発振子Ｘ１の両端とグランドとの間にそれぞれ容量素子ＣＬが接続されている。そして、インバータ２６の出力端子に出力バッファ回路２０が接続されている。
【０００６】
図示例において、インバータ２６と出力バッファ回路２０は半導体集積回路のチップ内に実装され、水晶発振子Ｘ１と抵抗素子ＲＦと２つの容量素子ＣＬは、チップが実装されるプリント基板上に実装されている。この水晶発振回路２２において、出力バッファ回路２０は、負性抵抗回路２４により生成される低スルーレートの信号を、高スルーレートの信号に整形して出力する。
【０００７】
一般的に、出力バッファ回路として、利得が高いインバータやバッファが用いられる。従来の出力バッファ回路は、次段の回路の入力容量や寄生容量を十分駆動できるだけの駆動力を確保するという思想のもとに設計されてきた。しかし、例えば、その出力信号を数ｐｓ以下の低ジッタのクロックとして用いるためには、出力バッファ回路自身から発せられる雑音の影響のため、これまでの設計手法では不十分となってきた。
【０００８】
ここで、本発明に関連性のある先行技術文献として特許文献１がある。同文献には、Ｃ−ＭＯＳインバータを増幅器とするコルピッツ形水晶発振回路において、Ｃ−ＭＯＳインバータのドレインと基準電位間に高周波バイパス用コンデンサ回路を備えることにより、発振出力パルスの高周波成分を抑制し、水晶発振回路から他の回路部品に高周波誘導ノイズが発生するのを抑制することが記載されている。
【０００９】
しかし、特許文献１に記載のものは、前述のように、水晶発振回路の発振出力パルスの高周波成分を抑制するものであって、その次段のバッファ用インバータ自身から発せられる雑音により、その出力信号に位相雑音が発生することを防止するものではない。そのため、特許文献１は、水晶発振回路の出力に高周波バイパス用コンデンサ回路を備えるものであり、バッファ用インバータの出力に負荷容量を備えていない。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平７−１３１２４９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、出力信号に発生する位相雑音を最適化することができる出力バッファ回路の設計方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明は、低スルーレートの入力信号を高スルーレートの出力信号に整形し、該出力信号に発生する位相雑音を低減する負荷容量を該出力信号に備える出力バッファ回路の設計方法であって、
前記出力バッファ回路の設計を行い、
前記位相雑音が最小値となる負荷容量の容量値よりも該負荷容量の容量値を大きくするに従って前記出力信号のスルーレートが低下して前記位相雑音が増加すること、および、前記位相雑音が最小値となる負荷容量の容量値よりも該負荷容量の容量値を小さくするに従って前記出力バッファ回路から発せられる電圧雑音が増加して前記位相雑音が増加することの両方を考慮して、前記位相雑音と前記負荷容量の容量値との関係を求め、
前記求めた位相雑音と負荷容量の容量値との関係から、該負荷容量について、前記位相雑音が所定値以下となる容量値があるかないかを確認し、
該所定値以下となる容量値がない場合には前記出力バッファ回路の設計をやり直し、該所定値以下となる容量値がある場合には、前記位相雑音と負荷容量の容量値との関係から、該所定値以下の範囲内に含まれる位相雑音に対応する負荷容量の容量値の範囲内で該負荷容量の容量値を決定することを特徴とする出力バッファ回路の設計方法を提供するものである。
【００１３】
ここで、前記所定値以下となる容量値がある場合には、最小値の位相雑音に対応する負荷容量の容量値±３０％の範囲内で、かつ、該所定値以下の範囲内に含まれる位相雑音に対応する負荷容量の容量値の範囲内で該負荷容量の容量値を決定することが望ましい。
【００１４】
また、前記所定値以下となる容量値がある場合には、該所定値以下の範囲内に含まれる最小値の位相雑音に対応する負荷容量の容量値未満に該負荷容量の容量値を決定することが望ましい。
【発明の効果】
【００１５】
本発明によれば、負荷容量の容量値を大きくした場合と小さくした場合の両方を考慮して負荷容量の容量値を決定することにより、出力バッファ回路の出力信号に発生する位相雑音を、確実に所定値以下の範囲内に収めることができる。
【図面の簡単な説明】
【００１６】
【図１】位相雑音と負荷容量の容量値との関係を表す一例のグラフである。
【図２】位相雑音と負荷容量の容量値との関係を表す別の例のグラフである。
【図３】（Ａ）は、本発明に係る出力バッファ回路の構成を表す一実施形態の回路図、（Ｂ）は、その入力信号Ｖｉｎおよび出力信号Ｖｏｕｔの波形を表す概念図である。
【図４】（Ａ）は、図３に示す出力バッファ回路から発せられる雑音に係る部分を抜き出して表したものであり、（Ｂ）は、出力バッファ回路から発せられる雑音の負荷容量依存性を表すグラフである。
【図５】位相雑音に寄与する電圧雑音の範囲を表す概念図である。
【図６】出力信号Ｖｏｕｔが立ち下がって次段回路のしきい値電圧近傍となる部分を拡大して表す概念図である。
【図７】位相雑音に寄与する雑音のＲＭＳ値（二乗平均平方根）の負荷容量依存性を表すグラフである。
【図８】出力信号ＶｏｕｔのスルーレートSlewRateoutの逆数と負荷容量の容量値との関係を表すグラフである。
【図９】ジッタの負荷容量依存性を表す一例のグラフである。
【図１０】本発明の出力バッファの設計方法の各工程を表す一実施形態のフローチャートである。
【図１１】ジッタの負荷容量依存性を表す別の例のグラフである。
【図１２】（Ａ）〜（Ｃ）は、負荷容量の実現例を表す回路図である。
【図１３】矩形波生成回路の概念図である。
【図１４】図１３に示す矩形波生成回路が適用される回路の一例の回路図である。
【発明を実施するための形態】
【００１７】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の出力バッファ回路の設計方法を詳細に説明する。
【００１８】
本発明は、例えば、インバータやバッファ等のように、正弦波のような低スルーレートの信号を、矩形波のような高スルーレートの信号に整形して出力する出力バッファ回路に適用可能なものであって、詳細は後述するが、出力信号に発生する位相雑音を最適化するために、出力信号に接続される負荷容量の容量値を大きくした場合とその逆に小さくした場合の両方を考慮して、負荷容量の容量値を最適化するものである。
【００１９】
従来は、図１のグラフに示すように、負荷容量の容量値を大きくするに従って出力信号のスルーレートが低下して位相雑音が増加することを考慮し、かつ、クロック信号、すなわち矩形波を出力するためには負荷容量の容量値が小さい方が望ましいことや、レイアウト面積を小さくするためにも負荷容量の容量値が小さい方が望ましいことなどから、一般的には位相雑音の対策として負荷容量を追加することは行われていなかった。
【００２０】
ところが、半導体集積回路の微細化、高速化に伴って、位相雑音の許容値（上限値）が次第に下がってくると、負荷容量の容量値を小さくするか、もしくは、負荷容量を設けていない場合、図２のグラフに示すように、出力バッファ回路自体から発せられる雑音が増加して、この雑音の影響により出力信号に発生する位相雑音が逆に増加することが、本発明者の鋭意研究により明らかとなった。
【００２１】
そのため、位相雑音を所定値以下の範囲内に収めるためには、前述のように、負荷容量の容量値を大きくした場合と、従来は全く考慮されていなかった負荷容量の容量値を小さくした場合の両方について考慮する必要が出てきた。
【００２２】
まず、本発明が適用される出力バッファ回路について説明する。
【００２３】
図３（Ａ）は、本発明に係る出力バッファ回路の構成を表す一実施形態の回路図、同図（Ｂ）は、その入力信号Ｖｉｎおよび出力信号Ｖｏｕｔの波形を表す概念図である。同図（Ａ）に示す出力バッファ回路１０は、入力信号Ｖｉｎを反転して出力信号Ｖｏｕｔを出力するソース接地増幅段であり、ＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）１２と、ＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）１４と、バイアス回路１６とによって構成されている。
【００２４】
ＰＭＯＳ１２とＮＭＯＳ１４は電源とグランドとの間に直列に接続されている。バイアス回路１６は、所定電圧のバイアス信号を発生するものであり、ＰＭＯＳ１２のゲートにはバイアス回路１６により発生されるバイアス信号が入力されている。一方、ＮＭＯＳ１４のゲートには入力信号Ｖｉｎが入力され、ＰＭＯＳ１２とＮＭＯＳ１４とを接続するノードから出力信号Ｖｏｕｔが出力されている。
【００２５】
また、同図には、電流源１８と、出力抵抗Ｒと、負荷容量Ｃが示されている。電流源１８は、出力バッファ回路１０を構成するＰＭＯＳ１２、ＮＭＯＳ１４、バイアス回路１６から発せられる雑音により流れる雑音電流（二乗平均）Ｉｎ，ＡＭＰ２￣を等価的に表したものであり、電源と出力信号Ｖｏｕｔとの間に接続されている。出力抵抗Ｒと負荷容量Ｃは、出力信号Ｖｏｕｔとグランドとの間に接続されている。
【００２６】
この出力バッファ回路１０では、雑音による影響を考慮しなければ、同図（Ｂ）の上側の２つに示すように、正弦波のような低スルーレートの入力信号Ｖｉｎがソース接地増幅段により反転され、矩形波のような高スルーレートの出力信号Ｖｏｕｔに整形されて出力される。一方、雑音による影響を考慮すると、同図（Ｂ）の一番下に示すように、出力信号Ｖｏｕｔには、雑音の影響による電圧変動が発生する。
【００２７】
続いて、図４（Ａ）は、図３に示す出力バッファ回路１０から発せられる雑音に係る部分を抜き出して表したものであり、同図（Ｂ）は、出力バッファ回路１０から発せられる雑音の負荷容量依存性を表すグラフである。このグラフの縦軸は、出力バッファ回路１０から発せられる雑音により出力信号Ｖｏｕｔに発生する電圧雑音Ｖｎ，ＡＭＰ２￣［Ｖ２］、横軸は負荷容量Ｃの容量値［Ｆ］である。
【００２８】
雑音電流Ｉｎ，ＡＭＰ２￣にとって、出力抵抗Ｒと負荷容量Ｃは低域通過フィルタのように振る舞うため、同図（Ｂ）のグラフに示すように、電圧雑音（二乗平均）Ｖｎ，ＡＭＰ２￣は、負荷容量Ｃの容量値と反比例の関係（Ｖｎ，ＡＭＰ２￣∝１／Ｃ）にある。そのため、負荷容量Ｃの容量値を増加させると電圧雑音Ｖｎ，ＡＭＰ２￣は減少し、負荷容量Ｃの容量値を減少させると電圧雑音Ｖｎ，ＡＭＰ２￣は増加する。
【００２９】
ここで、電圧雑音Ｖｎ，ＡＭＰ２￣の全てが出力信号Ｖｏｕｔに発生する位相雑音に寄与するのではなく、図５に示すように、出力信号Ｖｏｕｔの電圧が出力バッファ回路の次段の回路のしきい値電圧近傍となったときのみ位相雑音に寄与する。例えば、出力バッファ回路１０から発せられる雑音が位相雑音に変換され始める時刻をｔ１、出力信号Ｖｏｕｔが次段回路のしきい値電圧となる時刻をｔ２とすると、位相雑音に寄与する電圧雑音Ｖｎ，ｏｕｔは電圧雑音Ｖｎ，ＡＭＰと時間ｔ２−ｔ１の関数ｆ、Ｖｎ，ｏｕｔ＝ｆ（Ｖｎ，ＡＭＰ、ｔ２−ｔ１）で表される。
【００３０】
電圧雑音Ｖｎ，ＡＭＰ２￣のうち、位相雑音に寄与する成分を電圧雑音（二乗平均）Ｖｎ，ｏｕｔ２￣とすると、電圧雑音Ｖｎ，ｏｕｔ２￣の負荷容量依存性は図７のように表せる。図７は、位相雑音に寄与する雑音のＲＭＳ値（二乗平均平方根）の負荷容量依存性を表すグラフであり、その縦軸は雑音のＲＭＳ値［Ｖ］、横軸は負荷容量Ｃの容量値［ｐＦ］である。このグラフに示すように、位相雑音に寄与する雑音のＲＭＳ値は、負荷容量Ｃの容量値と反比例の関係にあり、負荷容量Ｃの容量値を増加させると減少し、負荷容量Ｃの容量値を減少させると増加する。
【００３１】
また、電圧雑音Ｖｎ，ｏｕｔ２￣は、図６および式（１）に示すように、出力信号ＶｏｕｔのスルーレートSlewRateout［Ｖ／ｓ］を用いて、位相雑音（ジッタ）ΔＴｎ，ＲＭＳ［ｓ］へと変換できる。図６のグラフは、出力信号Ｖｏｕｔが立ち下がって次段回路のしきい値電圧近傍となる部分を拡大表示したものであり、グラフの縦軸は出力信号Ｖｏｕｔの電圧［Ｖ］、横軸は時間［ｓ］である。
【００３２】
2013168842.tif 000003
【００３３】
図６は理想的な出力と雑音を含む場合の出力波形の違いを示したものである。図６において、雑音を考慮しない場合の理想的な出力信号をＶｏｕｔ，ｉｄｅｅｌ、雑音を考慮した場合の実際の出力信号をＶｏｕｔ，ａｃｔｕａｌとする。図中の矢印は理想的な出力と比較して、雑音を含む出力では、次段回路のしきい値電圧において出力電圧がしきい値に達しておらず、到達するまでにさらに時間を要することを示している。実際の出力信号Ｖｏｕｔ，ａｃｔｕａｌに発生する位相雑音（二乗平均平方根）ΔＴｎ，ＲＭＳは、位相雑音に寄与する電圧雑音Ｖｎ，ｏｕｔの二乗平均平方根√（Ｖｎ，ｏｕｔ２￣）を、理想的な出力信号Ｖｏｕｔ，ｉｄｅｅｌのスルーレートSlewRateoutで除算することにより求めることができる。
【００３４】
一方、出力信号ＶｏｕｔのスルーレートSlewRateoutは、図８に示すように、負荷容量Ｃの容量値と反比例の関係（SlewRateout∝１／Ｃ）がある。図８は、出力信号ＶｏｕｔのスルーレートSlewRateoutの逆数と負荷容量Ｃの容量値との関係を表すグラフであり、その縦軸はスルーレートSlewRateoutの逆数［ｓ／Ｖ］、横軸は負荷容量Ｃの容量値［ｐＦ］である。このグラフから分かるように、スルーレートSlewRateoutは、負荷容量Ｃの容量値を増加させると低くなり、負荷容量Ｃの容量値を減少させると高くなる。
【００３５】
このため、位相雑音は、図７に示すグラフと図８に示すグラフとを掛け合わせたものとなり、図９のグラフに示すような負荷容量依存性を示す。図９は、ジッタの負荷容量依存性を表すグラフであり、その縦軸はジッタのＲＭＳ値［ｓｅｃ］、横軸は負荷容量Ｃの容量値［ｐＦ］である。このグラフには、ジッタのＲＭＳ値の理論値とシミュレーション値が示されている。理論値は下記に示す算出方法の計算式に従ってもとめた値であり、シミュレーション値は、回路シミュレーションによって得られた値を示す。
【００３６】
理論値とシミュレーション値のどちらの場合も、ジッタが最小値となる負荷容量の容量値よりも負荷容量Ｃの容量値が大きくなるに従って出力信号Ｖｏｕｔのスルーレートが低下して雑音が位相雑音に変換されやすくなるためジッタが増大し、その逆に負荷容量Ｃの容量値が小さくなるに従ってフィルタ効果が弱まって電圧雑音が増加するためジッタが増大する。つまり、ジッタは、負荷容量Ｃの容量値が小さすぎても大きすぎても増大することから、負荷容量Ｃの容量値を調整することにより、位相雑音を最適化できることが分かる。
【００３７】
次に、位相雑音および負荷容量Ｃの容量値の算出方法について説明する。
【００３８】
時間変化する雑音電流Ｉｎ，ＡＭＰ（ｔ）を、連続的なインパルス電流と考え、時刻ｔ＝τでのインパルス電流Ｉｎｏｉｓｅ＝Ｑｎｏｉｓｅδ（ｔ−τ）（δはデルタ関数）に着目すると、出力信号Ｖｏｕｔに発生する電圧雑音Ｖｎ，ｏｕｔは次式（２）で表すことができる。
【００３９】
2013168842.tif 000004
ここで、ｓ：ｓ＝ｊωの関係が成り立つラプラス演算子（ラプラス変数）、Ｒ：出力抵抗、Ｃ：負荷容量である。
【００４０】
よって、インパルス電流導入時の出力電圧応答は逆ラプラス変換にて求めることができ、以下の式（３）で表される。
【００４１】
2013168842.tif 000005
【００４２】
ここで、前述のように、出力バッファ回路１０から発せられる雑音が位相雑音に変換され始める時刻をｔ１とし、出力バッファ回路１０の出力信号Ｖｏｕｔが次段回路のしきい値電圧となる時刻をｔ２とすると、時間変化する雑音電流ｉｎ，ＡＭＰ（ｔ）が、時刻ｔ２における電圧変動ｖｎ，ｏｕｔ（ｔ２）に与える影響は、式（３）の畳み込み積分で表すことができ、以下の式（４）で与えられる。
【００４３】
2013168842.tif 000006
【００４４】
式（４）で与えられた雑音成分の電力平均値は、次の式（５）で表すことができる。
【００４５】
2013168842.tif 000007
つまり、
2013168842.tif 000008
【００４６】
ここで、式（６）のｉｎ，ＡＭＰ（τ）ｉｎ，ＡＭＰ（τ’）￣は、ソース接地増幅段である出力バッファ回路１０の雑音電流の自己相関関数である。雑音電流成分ｉｎ，ＡＭＰ（τ）が白色雑音と仮定すると、自己相関関数はτ＝τ’となるときに限り値を持ち、式（７）で表される。
【００４７】
2013168842.tif 000009
ここで、ｋ：ボルツマン定数、Ｔ：絶対温度, ｇｍ：ＰＭＯＳ１２およびＮＭＯＳ１４の相互コンダクタンスの和、γ：プロセスに依存するパラメータである。なお、バイアス回路１６から発せられる雑音は考慮していない。
【００４８】
よって、式（６）は以下の式（８）のように変形できる。
【００４９】
2013168842.tif 000010
…  （８）
【００５０】
式（８）は、出力バッファ回路１０から発せられる雑音のうち、位相雑音に影響を与える雑音の電力の合計である。その平方根を図６に示すように出力のスルーレートSlewRateoutで割ることにより、式（９）（式（１）と同じ）に示すように、位相雑音の総和と等価であるジッタΔＴｎ，ＲＭＳに変換することができる。
【００５１】
2013168842.tif 000011
【００５２】
次段回路のしきい値電圧が、電源とグランドとの間の電圧の半分程度の電圧であるとすると、出力信号ＶｏｕｔのスルーレートSlewRateoutは、式（１０）で表される入力信号Ｖｉｎのソース接地増幅段のしきい値電圧近傍のスルーレートSlewRatein、および、式（１１）で表されるソース接地増幅段の小信号利得Ａｖを用いて以下の式（１２）のように表すことができる。
【００５３】
2013168842.tif 000012
ここで、Ａ０：入力信号Ｖｉｎの振幅、ω：入力信号Ｖｉｎの角速度である。
2013168842.tif 000013
2013168842.tif 000014
【００５４】
式（８）、（９）、（１２）を整理すると、以下の式（１３）のようにまとめることができる。
【００５５】
2013168842.tif 000015
【００５６】
式（１３）とシミュレーションにより得られた結果が図９に示したグラフである。
図９の負荷容量Ｃの容量値が小さい領域において、式（１３）は以下の式（１４）のように近似することができる。
【００５７】
2013168842.tif 000016
【００５８】
つまり、負荷容量Ｃの容量値が小さくなるほど、ジッタすなわち位相雑音が増加する。
一方、負荷容量Ｃの容量値が大きいとき、式（１３）は以下の式（１５）のように近似することができる。
【００５９】
2013168842.tif 000017
2013168842.tif 000018
【００６０】
同様に、負荷容量Ｃの容量値が大きくなるほど、位相雑音が増加する。
以上より、矩形波を生成する出力バッファ回路１０において、その負荷容量Ｃの容量値が小さすぎても大きすぎても位相雑音が増加することが分かる。そこで負荷容量Ｃの容量値の最適値は、式（１４）および（１５）から式（１６）により求めることができる。この適切な負荷容量Ｃの容量値に設定することで、出力バッファ回路１０の出力信号Ｖｏｕｔに発生する位相雑音を最適化することが可能となる。
【００６１】
2013168842.tif 000019
【００６２】
次に、本発明の出力バッファ回路の設計方法について説明する。
【００６３】
図１０は、本発明の出力バッファの設計方法の各工程を表す一実施形態のフローチャートである。このフローチャートに示すように、本実施形態の出力バッファの設計方法では、まず、出力バッファ回路１０の設計を行う（ステップＳ１）。
【００６４】
続いて、設計した出力バッファ回路１０の出力信号Ｖｏｕｔに発生する位相雑音の評価を行う（ステップＳ２）。ステップＳ２では、位相雑音が最小値となる負荷容量Ｃの容量値よりも負荷容量Ｃの容量値を大きくするに従って出力信号Ｖｏｕｔのスルーレートが低下して出力信号Ｖｏｕｔに発生する位相雑音が増加すること、および、その逆に負荷容量Ｃの容量値を小さくするに従って出力バッファ回路１０から発せられる雑音が増加して位相雑音が増加することの両方を考慮して、図９のグラフに示すような位相雑音と負荷容量Ｃの容量値との関係を求める。
【００６５】
続いて、ステップＳ２で求めた位相雑音と負荷容量Ｃの容量値との関係から、負荷容量Ｃの容量値に応じて、例えば、仕様書により規定された位相雑音の所定値（上限値）以下の範囲内に含まれる位相雑音に対応する負荷容量Ｃの容量値があるかないかを確認する（ステップＳ３）。
【００６６】
そして、位相雑音が所定値以下となる負荷容量Ｃの容量値がない場合（ステップＳ３でＮＯ）にはステップＳ１へ戻って出力バッファ回路１０の設計をやり直し、前述のステップＳ１〜Ｓ３を繰り返し行う。一方、位相雑音が前記所定値以下の範囲内となる負荷容量Ｃの容量値がある場合（ステップＳ３でＹＥＳ）には、ステップＳ２で求めた位相雑音と負荷容量Ｃの容量値との関係から、その所定値以下の範囲内に含まれる位相雑音に対応する負荷容量Ｃの容量値の範囲内で負荷容量Ｃの容量値を決定する（ステップＳ４）。
【００６７】
ここで、図１１は、ジッタの負荷容量依存性を表すグラフである。このグラフには、図９のグラフと同様に、ジッタのＲＭＳ値の理論値とシミュレーション値が示されている。また、このグラフには、ジッタのＲＭＳ値が最小値となる負荷容量Ｃの容量値である３４ｐＦ付近を中心として、そこから±１０％、±３０％、±５０％、±８０％の範囲内に含まれるジッタに対応する負荷容量Ｃの容量値に対応するジッタのＲＭＳ値が表されている。
【００６８】
このグラフに示すように、ジッタの最小値から±３０％の範囲内であれば、ジッタのＲＭＳ値の理論値とシミュレーション値のどちらも、ジッタの大きさはほとんど変化しない。従って、位相雑音が所定値以下の範囲内となる負荷容量Ｃの容量値がある場合、最小値の位相雑音に対応する負荷容量Ｃの容量値±３０％の範囲内で、かつ、範囲内に含まれる位相雑音に対応する負荷容量Ｃの容量値の範囲内で負荷容量Ｃの容量値を決定することが望ましいと考えられる。
【００６９】
また、所定値以下の範囲内に含まれる位相雑音が所定値以下の範囲内となる負荷容量Ｃの容量値がある場合、矩形波を出力するためには最小値の位相雑音に対応する負荷容量Ｃの容量値よりも小さい範囲で、負荷容量Ｃの容量値を決定することが好ましい。さらに、位相雑音が所定値以下となる負荷容量Ｃの容量値の範囲内で最小の容量値に決定することも可能である。
【００７０】
このように、負荷容量Ｃの容量値を大きくした場合と小さくした場合の両方を考慮して負荷容量Ｃの容量値を決定することにより、出力バッファ回路１０の出力信号Ｖｏｕｔに発生する位相雑音を、確実に所定値以下の範囲内に収めることができる。
【００７１】
なお、負荷容量Ｃは、図１２（Ａ）に示すように、出力バッファ回路の出力信号とグランドとの間に接続してもよいし、あるいは出力バッファ回路の出力信号と電源との間に接続してもよいし、同図（Ｂ）に示すように、次段回路の入力容量を調整してもよい。また、同図（Ｃ）に示すように、出力バッファ回路の出力信号とグランドとの間に、負荷容量Ｃとスイッチとを直列に接続したものを複数接続し、スイッチを切り替えて負荷容量Ｃの容量値を制御する構成としてもよい。
【００７２】
本発明の出力バッファ回路は、例えば、高速動作するＩＣ内に集積されてＩＣ内の回路に低ジッタのクロック信号を供給する、クロック生成回路内で利用される。ＩＣ内で使用されるクロック信号のスルーレートを低下させる設計は一般的には行われない。スルーレートが低くなれば、クロック信号にとって重要なジッタの品質などが損なわれる可能性が高いためである。つまり、クロック信号は低ジッタが要求され、さらにチップ外に出力される信号ではないため、本来、出力に接続される寄生容量が小さく、寄生容量だけでは、背景技術で説明したように、出力バッファ自身から発せられる雑音の影響でジッタが大きくなる。そこで本発明では敢えて負荷容量Ｃを出力バッファ回路の出力信号に追加している。
【００７３】
また、本発明の出力バッファ回路には、クロック信号として、典型的には図１４に示す水晶発振回路２２の出力が入力される。
【００７４】
本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【符号の説明】
【００７５】
１０、２０  出力バッファ回路
１２  ＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）
１４  ＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）
１６  バイアス回路
１８  電流源
２２  水晶発振回路
２４  負性抵抗回路
２６  インバータ
Ｒ  出力抵抗
Ｃ  負荷容量
Ｖｉｎ  入力信号
Ｖｏｕｔ  出力信号
Ｘ１  水晶発振子
ＲＦ  抵抗素子
ＣＬ  容量素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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