(57)【要約】【課題】半導体素子のスケーリング則によるさらなる微細化の実現には半導体素子の電気特性の向上に必要な高温熱処理プロセスの実施が可能な低ＥＯＴが得られる高誘電率絶縁膜とシリコンと直接接合構造のゲートスタックの実現が必要である。【解決手段】本発明の半導体素子１は、Ｓｉ基板２と、Ｓｉ基板２上に、希土類酸化物によって形成されたゲート絶縁膜３と、ゲート絶縁膜３上に、タングステン（Ｗ）、タンタル（Ｔａ）又はモリブデン（Ｍｏ）のうちのいずれか１つによって形成された第１のゲート電極４と、第１のゲート電極４上に、窒化タンタル（ＴａＮ）によって形成された第２のゲート電極５とを備える。好ましくは、ゲート絶縁膜３と、第１のゲート電極４と、第２のゲート電極５とは、無酸素状態で形成され、これらの形成後に無酸素状態で熱処理される。【選択図】図１
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【特許請求の範囲】
【請求項１】
シリコン基板と、
上記シリコン基板上に、希土類酸化物によって形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に、タングステン、タンタル又はモリブデンのうちのいずれか１つによって形成された第１のゲート電極と、
上記第１のゲート電極上に、窒化タンタルによって形成された第２のゲート電極を備える半導体素子。
【請求項２】
上記ゲート絶縁膜と、上記第１のゲート電極と、上記第２のゲート電極とは、無酸素状態で形成され、
上記形成後に無酸素状態で熱処理されることを特徴とする請求項１記載の半導体素子。
【請求項３】
上記希土類酸化物は、酸化ランタン、酸化セリウム、酸化プラセオジム、酸化ネオジム、酸化ガドリニウム、酸化ツリウム、酸化イッテルビウム、酸化ルテチウム、酸化スカンジウム、酸化イットリウムのうちのいずれか１つである請求項１又は２記載の半導体素子。
【請求項４】
上記第１のゲート電極は、タングステンによって形成され、該第１のゲート電極の厚さが１ｎｍ〜２０ｎｍであることを特徴とする請求項１〜３いずれか１項記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に関し、特に高誘電率絶縁膜を有する半導体素子に関する。
【背景技術】
【０００２】
集積回路に用いられる半導体素子は、ムーアの法則によるスケーリングが行われ、微細化されてきた。さらなる高機能化、高性能化の実現のためには、さらなる微細化を実現していく必要がある。しかしながら、半導体素子を構成するトランジスタ等のゲート絶縁膜について、従来用いられてきたシリコン酸化膜、シリコン窒化膜等の絶縁膜は、すでにその絶縁膜としての性能を維持するために必要な薄膜化の限界膜厚に達している。したがって、これ以上の薄膜化は困難となっている。また、すでに製品化が行われている酸化ハフニウムＨｆＯ２等の高誘電率絶縁膜の場合、素子の電気特性の劣化を防ぐために、高誘電率絶縁膜とシリコン基板間に形成される誘電率の低いシリコン酸化物系絶縁膜を介在させる必要がある。このため、絶縁膜の等価膜厚（Equivalent Oxide Thickness、以下、「ＥＯＴ」ともいう。）の０．５ｎｍに向けてのさらなる低減は難しい。今までのシリコンと高誘電率絶縁膜を直接接合させたゲートスタックの場合には、素子の電気特性の向上に必要な熱処理プロセスを行うと、界面に誘電率の低い界面層が形成されてしまうため、低いＥＯＴの実現は難しい。そこで、素子の電気特性の向上に必要な高温熱処理プロセスの実施が可能なシリコンと直接接合が実現できる高誘電率の絶縁膜材料とその形成プロセスの探求がなされている。
【０００３】
一方、ゲート電極としては、従来から多結晶シリコンが用いられてきたが、多結晶シリコンはバイアス印加時に空乏化するため、その影響により０．５ｎｍ領域のＥＯＴの実現が難しい。
【０００４】
そこで、高誘電率絶縁膜と金属材料（メタル）を組み合わせることによってゲートスタック構造を形成することが検討されている。今後の２０ｎｍノード以降をターゲットとした絶縁膜の場合には、必要なＥＯＴを０．５ｎｍ程度とする技術開発が必要とされている。
【０００５】
シリコンＳｉとの界面に酸化層を形成しにくい材料としてランタン酸化物が注目されている。非特許文献１には、ゲート絶縁膜として、酸化ランタン（Ｌａ２Ｏ３）を、ゲート電極としてタングステン（Ｗ）を用いて、ＥＯＴ＝０．４８ｎｍを実現する技術について記載されている。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】K.Kakushima, K.Tachi, M.Adachi, K.Okamoto, S.Sato, J.Song, T.Kawanago, P.Ahmet, K.Tsutsui, N.Sugii, T.Hattori, H.Iwai, 「Interface and electrical properties of La-silicate for direct contact of high-K with silicon」, Solid-State Electronics 54 (2010) 715-719
【発明の概要】
【発明が解決しようとする課題】
【０００７】
非特許文献１に記載されているように、酸化ランタン（Ｌａ２Ｏ３）によるゲート絶縁膜とタングステン（Ｗ）によるゲート電極とを用いると、ＥＯＴ＝０．４８ｎｍが実現できるが、キャリア移動度が小さく、トランジスタとしての性能が低い。一方、ゲートスタック構造の形成後に５００℃で高温熱処理を行うことによって、キャリア移動度が向上することが非特許文献１に記載されている。しかしながら、この場合には、シリコン（Ｓｉ）と酸化ランタン（Ｌａ２Ｏ３）の界面に誘電率の低い界面層が形成されてしまうことによって、ＥＯＴが１ｎｍ以上に増加してしまうという問題がある。
【０００８】
そこで、本発明では、素子の電気特性の向上に必要な高温熱処理プロセスを行っても高誘電率絶縁膜とシリコン基板との直接接合が実現でき、また低ＥＯＴ化も可能なゲートスタック構造の半導体素子を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明の半導体素子は、シリコン基板と、シリコン基板上に、希土類酸化物によって形成されたゲート絶縁膜と、ゲート絶縁膜上に、タングステン、タンタル又はモリブデンのうちのいずれか１つによって形成された第１のゲート電極と、第１のゲート電極上に、窒化タンタルによって形成された第２のゲート電極とを備える。
【００１０】
好ましくは、ゲート絶縁膜と、第１のゲート電極と、第２のゲート電極とは、無酸素状態で形成され、これらの形成後に無酸素状態で熱処理される。
【発明の効果】
【００１１】
本発明の半導体素子は、希土類酸化物によって形成されたゲート絶縁膜を備えているので、シリコン基板と直接接合することができ、低ＥＯＴ化を達成することができる。
【００１２】
また、ゲート絶縁膜、第１のゲート電極、第２のゲート電極の形成を無酸素状態で行い、これらの形成後に無酸素状態で熱処理を行うため、ＥＯＴを増加させることなく、半導体素子の電気特性の向上を実現することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の半導体素子の構造を模式的に示す断面図である。
【図２】本発明の半導体素子を製造するために用いる薄膜堆積・熱処理プロセス装置の構成を模式的に示す図である。
【図３】本発明の半導体素子を製造する工程をフローチャートによって示す図である。
【図４】９００℃のフォーミングガス雰囲気中で３０分間の熱処理をして試作した半導体素子の絶縁膜の物理的厚さに対するＥＯＴをプロットした図である。
【図５】（Ａ）は、９００℃のフォーミングガス雰囲気中で３０分間の高温熱処理をして試作した半導体素子のＩ−Ｖ特性を測定した結果をプロットした図である。（Ｂ）は、９００℃又は８００℃のフォーミングガス雰囲気中で３０分間の高温熱処理をして試作した半導体素子のキャリア移動度を測定した結果をプロットした図である。
【図６】本発明の半導体素子の断面構造を示す透過型電子顕微鏡写真である。（Ａ）は、８００℃のフォーミングガス雰囲気中で３０分間の熱処理をして試作した半導体素子の断面を示す図である。（Ｂ）は、９００℃のフォーミングガス雰囲気中で３０分間の熱処理をして試作した半導体素子の断面を示す図である。
【図７】製造条件を変えて試作した本発明の半導体素子のＥＯＴに関するデータをプロットした図である。（Ａ）は、ゲートスタック構造を形成後に熱処理時間を変えた場合を示し、（Ｂ）は、タングステン（Ｗ）の膜厚を変更した場合を示す。
【発明を実施するための形態】
【００１４】
以下、本発明の半導体素子について、図面を参照して詳細に説明する。
【００１５】
［半導体素子の構成］
図１に示すように、本発明の半導体素子１は、Ｓｉ基板２と、Ｓｉ基板２上に形成された希土類酸化物によるゲート絶縁膜３と、ゲート絶縁膜３上に形成された第１のゲート電極４と、第１のゲート電極４上に形成された第２のゲート電極５とを備える。第１のゲート電極４は、タングステン（Ｗ）、タンタル（Ｔａ）又はモリブデン（Ｍｏ）のうちのいずれか１つによって形成される。第２のゲート電極５は、窒化タンタル（ＴａＮ）によって形成される。
【００１６】
これらを備えるゲートスタック構造を形成後、熱処理工程が実行される。
【００１７】
熱処理工程を含むこれらの製造工程のすべては、後述する設備を用いることによって、真空中又は無酸素雰囲気中で行われる。
【００１８】
好ましくは、希土類酸化物によるゲート絶縁膜３は、酸化ランタン（Ｌａ２Ｏ３）、酸化セリウム（ＣｅＯ２）、酸化プラセオジム（Ｐｒ２Ｏ３）、酸化ネオジム（Ｎｄ２Ｏ３）、酸化ガドリニウム（Ｇｄ２Ｏ３）、酸化ツリウム（Ｔｍ２Ｏ３）、酸化イッテルビウム（Ｙｂ２Ｏ３）、酸化ルテチウム（Ｌｕ２Ｏ３）、酸化スカンジウム（Ｓｃ２Ｏ３）、酸化イットリウム（Ｙ２Ｏ３）のうちのいずれか１つによって形成される。
【００１９】
さらに好ましくは、第１のゲート電極４の厚さの範囲は、１ｎｍ〜２０ｎｍである。
【００２０】
なお、Ｓｉ基板２は、ｎ型であってもよく、ｐ型であってもよい。
【００２１】
［半導体素子の製造方法］
本発明の半導体素子１は、ゲート絶縁膜３の形成から熱処理工程までを真空中又は無酸素雰囲気中で製造される。
【００２２】
半導体素子１の製造を真空中又は無酸素雰囲気中で行うために、図２に示すような薄膜堆積・熱処理プロセス装置（以下、「All in‐situ装置」ともいう。）を用いる。All in‐situ装置は、複数の独立したチャンバとチャンバ内及びチャンバ間のウェハの移動、搬送を行うための搬送装置から構成される。すべてのチャンバ及び搬送装置の内部は、真空に引くことによって外気から遮断され、無酸素状態を実現する。複数のチャンバは、たとえば図２に示すように、ロードロックチャンバ１２と、電子ビーム蒸着用チャンバ１３と、スパッタ用チャンバ１４と、熱処理用チャンバ１５とを有する。ロードロックチャンバ１２は、他のチャンバ内を真空に保持して大気に開放しないことを目的に、他のチャンバへの処理前、処理後の試料の出し入れを行うために設置される予備的なチャンバである。電子ビーム蒸着用チャンバ１３では、ゲート絶縁膜３を形成する工程を行う。ゲート絶縁膜３を形成する場合には、たとえば移動可能マスク１１を用いることによって、１回の酸化ランタンＬａ２Ｏ３の堆積工程によって、膜厚の異なる試料を作成することが可能である。移動可能マスク１１は、Ｓｉ基板２と蒸着源との間に配置し、一定の時間でＳｉ基板２と蒸着源との間をさえぎるように移動させることによって、Ｓｉ基板２に堆積される酸化ランタン（Ｌａ２Ｏ３）の膜厚を線形的に変化させることができる。スパッタ用チャンバ１４では、Ｓｉ基板２上に堆積された酸化ランタン（Ｌａ２Ｏ３）上にタングステン（Ｗ）がアルゴン（Ａｒ）ガスを用いたＲＦスパッタによって堆積される。その後、スパッタターゲットをタンタル（Ｔａ）に変更し、スパッタ用チャンバ１４内に窒素（Ｎ２）ガスとアルゴン（Ａｒ）ガスを導入し、窒素（Ｎ２）ガスとアルゴン（Ａｒ）ガスの混合雰囲気中で反応性スパッタを実行する。これによって窒化タンタル（ＴａＮ）をタングステン（Ｗ）上に堆積させる。窒化タンタル（ＴａＮ）が堆積された試料は、熱処理用チャンバ１５に移動されて、所定の温度で所定の時間だけ熱処理される。各チャンバ間の移動には搬送装置１６が用いられる。
【００２３】
図３に示すように、本発明の半導体素子１は、図２に示すようなAll in−situ装置を用いて、以下に説明するプロセスフローによって製造される。
【００２４】
ステップＳ１において、所定の洗浄工程等を通過したＳｉ基板２が電子ビーム蒸着用チャンバ１３内に装着される。Ｓｉ基板は、ｎ型であってもよく、ｐ型であってもよい。
【００２５】
ステップＳ２において、真空中で電子ビーム蒸着法を用いて、Ｓｉ基板２上に希土類酸化物、たとえば酸化ランタン（Ｌａ２Ｏ３）の薄膜を蒸着により形成する。上述のように移動可能マスク１１を用いてもよく、成膜速度に応じて所望の膜厚としてもよい。
【００２６】
電子ビーム蒸着用チャンバ１２からスパッタ用チャンバ１３に移動し、ステップＳ３において、酸化ランタン（Ｌａ２Ｏ３）の薄膜上に、たとえばタングステン（Ｗ）をＲＦスパッタにより堆積する。成膜速度に応じて所望の膜厚を得ることができる。ここで、タングステン（Ｗ）の膜厚として、１ｎｍ〜２０ｎｍとすることが好ましい。
【００２７】
ステップ４において、窒素（Ｎ２）ガス雰囲気で反応性スパッタによって、ステップ３において堆積したタングステン（Ｗ）薄膜上に窒化タンタル（ＴａＮ）を堆積する。
【００２８】
熱処理用チャンバ１５に移動して、ステップ５において、たとえば窒素（Ｎ２）ガスとフォーミングガス（３％Ｈ２＋９７％Ｎ２）との混合ガス雰囲気中でたとえば９００℃、３０分の熱処理を行う。
【００２９】
上述したステップＳ１〜ステップＳ５のすべての工程において、真空中又は無酸素雰囲気中において成膜等が行われる。
【００３０】
上述の工程によって形成されたゲートスタック構造からＭＯＳキャパシタ又はＭＯＳＦＥＴに対するパターニング及び外部回路と接続するための配線工程等を別途実施する。
【００３１】
上述においては、ゲート絶縁膜３として酸化ランタン（Ｌａ２Ｏ３）を、第１のゲート電極４としてタングステン（Ｗ）を、第２のゲート電極５として窒化タンタル（ＴａＮ）を用いる場合を説明したが、他の材料の組合せの場合も同様にして製造することができる。他の材料の組合せとは、ゲート絶縁膜３として、酸化セリウム（ＣｅＯ２）、酸化プラセオジム（Ｐｒ２Ｏ３）、酸化ネオジム（Ｎｄ２Ｏ３）、酸化ガドリニウム（Ｇｄ２Ｏ３）、酸化ツリウム（Ｔｍ２Ｏ３）、酸化イッテルビウム（Ｙｂ２Ｏ３）、酸化ルテチウム（Ｌｕ２Ｏ３）、酸化スカンジウム（Ｓｃ２Ｏ３）、酸化イットリウム（Ｙ２Ｏ３）を用いることができる。第１のゲート電極４として、タンタル（Ｔａ）又はモリブデン（Ｍｏ）を用いることができる。これらの材料のすべての組合せについて、上述と同様に製造することができる。
【００３２】
なお、ステップＳ１〜Ｓ４において、成膜、堆積技術について上述の電子ビーム蒸着やＲＦスパッタ等は一例であって、これらに限定するものではなく、他の周知の成膜技術を用いることができるのは言うまでもない。
【００３３】
［半導体素子の特性］
ゲート絶縁膜３として酸化ランタン（Ｌａ２Ｏ３）を、第１のゲート電極４としてタングステン（Ｗ）を、第２のゲート電極５として窒化タンタル（ＴａＮ）を用いたゲートスタック構造を有する本発明の半導体素子１の特性の測定結果について説明する。
【００３４】
［ＥＯＴの制御性］
ＥＯＴの制御性を評価するために、上述した移動可能マスク１１を用いて、ｎ型のＳｉ基板２上に蒸着によって形成した酸化ランタン（Ｌａ２Ｏ３）の膜厚を連続的に変化させたＭＯＳキャパシタを試作して、それぞれの膜厚に対するＥＯＴを測定した。
【００３５】
ＥＯＴを評価するＭＯＳキャパシタの試料では、Ｓｉ基板２上に、膜厚を変化させた酸化ランタン（Ｌａ２Ｏ３）のゲート絶縁膜３を形成する。ゲート絶縁膜３上に、３ｎｍの厚さにタングステン（Ｗ）の第１ゲート電極４を堆積し、第１ゲート電極４上に４５ｎｍの厚さに窒化タンタル（ＴａＮ）の第２ゲート電極５をスパッタによって堆積した試料を半導体素子１の評価用に製作した。熱処理工程では、９００℃のフォーミングガス雰囲気中で３０分間行った。
【００３６】
図４に示すように、酸化ランタン（Ｌａ２Ｏ３）の膜厚が１．３ｎｍ程度から３．２ｎｍ程度まで変化させた場合に、ほぼリニアリティをもって所望のＥＯＴを得ることができた。酸化ランタン（Ｌａ２Ｏ３）の膜厚を２．２ｎｍ程度以下に制御すれば、ＥＯＴとして０．７ｎｍ以下を実現することができる。試作したＭＯＳキャパシタ試料の最小のＥＯＴは、０．５１ｎｍであった。
【００３７】
［ＭＯＳＦＥＴの性能］
図５に示すように、試作したゲートスタック構造を有するＭＯＳＦＥＴは、トランジスタ動作することを確認した。
【００３８】
評価に供するｎチャネルＭＯＳＦＥＴの試料には、あらかじめソース−ドレイン領域が形成されたｐ型のＳｉ基板２上に、上述した製造方法によって、酸化ランタン（Ｌａ２Ｏ３）、タングステン（Ｗ）、窒化タンタル（ＴａＮ）を備えるゲートスタック構造を形成したものを用いた。
【００３９】
図５（Ａ）は、９００℃のフォーミングガス（３％Ｈ２＋９７％Ｎ２）雰囲気中で、３０分間の熱処理を行ったＥＯＴが０．５１ｎｍのＭＯＳＦＥＴのＩ−Ｖ特性である。なお、測定したｎチャネルＭＯＳＦＥＴのディメンジョンは、Ｌ／Ｗ＝１０μｍ／１０μｍであり、測定は室温（３００Ｋ）で行った。図５（Ｂ）は、熱処理の温度を変えて、移動度を測定した結果をプロットした図である。ｎチャネルＭＯＳＦＥＴのディメンジョンは、図５（Ａ）と同じＬ／Ｗ＝１０μｍ／１０μｍであり、室温（３００Ｋ）での測定である。黒丸のプロットが熱処理温度９００℃であり、白丸のプロットが熱処理温度８００℃である。９００℃で熱処理した方が、８００℃で熱処理した場合よりも、移動度が大きくなることがわかる。移動度の最高値は、１３４ｃｍ２／Ｖｓであった。
【００４０】
図６に示すように、８００℃で熱処理したＭＯＳＦＥＴ（図６（Ａ））でも、９００℃で熱処理したＭＯＳＦＥＴ（図６（Ｂ））でも断面の状態は変わらず、Ｓｉ基板２とゲート絶縁膜３である酸化ランタン（Ｌａ２Ｏ３）との界面にＳｉＯｘの生成も認められていない。
【００４１】
［プロセスパラメータによるＥＯＴの評価］
プロセスパラメータとして、熱処理時間を変化させた場合とタングステン（Ｗ）の膜厚を変化させた場合についてＥＯＴの評価を行った。具体的には、ｎ型のＳｉ基板２上に、ゲート絶縁膜３として酸化ランタン（Ｌａ２Ｏ３）、第１のゲート電極４としてタングステン（Ｗ）、第２のゲート電極５として窒化タンタル（ＴａＮ）によるＭＯＳキャパシタの試料を製作して容量―電圧特性（Ｃ−Ｖ特性）の評価を行った。
【００４２】
図７（Ａ）には、９００℃で熱処理する時間を３分（〇印）、１０分（△印）、３０分（□印）と変えた場合のＭＯＳキャパシタのＣ−Ｖ特性の測定値をプロットした。第１のゲート電極４としてタングステン（Ｗ）の厚さを３ｎｍ、第２のゲート電極４として窒化タンタル（ＴａＮ）の厚さを４５ｎｍとし、熱処理温度を９００℃とした。熱処理の時間が長くなってもＭＯＳキャパシタの容量の変化は小さいとの結果が得られた。
【００４３】
図７（Ｂ）には、第１のゲート電極４としてタングステン（Ｗ）の厚さを２ｎｍ（〇印）とした場合、３ｎｍ（△印）とした場合、５ｎｍ（□印）とした場合のＭＯＳキャパシタのＣ−Ｖ特性をプロットした。タングステン（Ｗ）の厚さを３ｎｍとした場合に、容量Ｃｇがもっとも大きく、したがってＥＯＴが小さい。このときのＥＯＴは０．５２ｎｍであった。タングステン（Ｗ）が２ｎｍの場合には、ＥＯＴは０．６５ｎｍであり、タングステン（Ｗ）が５ｎｍの場合は、ＥＯＴは０．５７ｎｍであった。なお、図示していないが、タングステン（Ｗ）の厚さを、１ｎｍ、２０ｎｍとした場合でも、０．７ｎｍ程度のＥＯＴが得られ、タングステン（Ｗ）の厚さを制御することで、ＥＯＴを低く制御できるとの結果が得られた。
【００４４】
上述より、第１のゲート電極４であるタングステン（Ｗ）の厚さを１ｎｍ〜２０ｎｍとすることによって、素子の電気特性の改善に必要な熱処理を高温、長時間行っても、適切なＥＯＴが得られることがわかる。
【００４５】
［まとめ］
以上説明したように、希土類酸化物をゲート絶縁膜に用い、ゲート電極として、第１のゲート電極のタングステン（Ｗ）及び第２のゲート電極の窒化タンタル（ＴａＮ）の積層構造を用いることによって、ゲート絶縁膜とシリコン基板との直接接合が可能になる。そして、ゲートスタック構造の形成工程及び熱処理工程を真空中又は無酸素雰囲気中で行うことによって、移動度の向上などの素子の電気特性の改善のために必要な熱処理を高温・長時間行うことができ、低ＥＯＴの維持が可能である。
【００４６】
以上の半導体素子は、具体例を説明するためのものであって、上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。
【符号の説明】
【００４７】
１  半導体素子、２  Ｓｉ基板、３  ゲート絶縁膜、４  第１のゲート電極、５  第２のゲート電極、１１  移動可能マスク、１２  ロードロックチャンバ、１３  電子ビーム蒸着用チャンバ、１４  スパッタ用チャンバ、１５  熱処理用チャンバ、１６  搬送装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図７】
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【図６】
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