(57)【要約】【課題】配線基板上に半田ボールを介して半導体チップを実装する半導体装置において、配線基板の電極パッドと半田ボールとの導通を確保する。【解決手段】半導体チップ２０の主面に形成された複数の半田ボール２２のそれぞれは、先端部（下端部）のやや上方の部分の径が通常の半田ボールに比べて小さくなった、先細りの断面形状を有している。そのため、半田ボール２２をインタポーザ基板１１のバンプランド１３に接触させる際に、バンプランド１３の周縁部を覆うソルダレジスト膜１７とバンプランド１３との間に十分な隙間が生じるので、半田ボール２２の先端部がバンプランド１３の上面に確実に接触する。【選択図】図２２
2013175664.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）上面、前記上面に形成された複数の電極パッド、および前記複数の電極パッドのそれぞれを露出するように前記上面上に形成された絶縁膜を有する配線基板を準備する工程；
（ｂ）前記（ａ）工程の後、主面、前記主面に形成された複数の電極パッド、および前記複数の電極パッドに形成された複数の半田バンプを有する半導体チップを、前記半導体チップの前記主面が前記配線基板の前記上面と対向するように、前記複数の半田バンプを介して前記配線基板の前記上面上に配置し、前記複数の半田バンプを前記配線基板の前記複数の電極パッドにそれぞれ接触させる工程；
（ｃ）前記（ｂ）工程の後、前記複数の半田バンプのそれぞれに熱を加えることで、前記複数の半田バンプのそれぞれを溶融させる工程；
ここで、
前記配線基板の前記複数の電極パッドのそれぞれの上面における周縁部は、前記絶縁膜で覆われており、
前記複数の半田バンプのそれぞれは、断面形状において、前記複数の半田バンプのそれぞれの中心を通過し、かつ、前記半導体チップの前記主面と並ぶ中心仮想線と、前記中心仮想線よりも前記半導体チップの前記主面から最も遠い先端部との間に位置する第１部分と、前記中心仮想線よりも前記半導体チップの前記主面側に位置する第２部分とを有し、
前記（ｂ）工程では、前記複数の半田バンプのそれぞれの前記第１部分における断面形状は、前記半田バンプの外側に向かって湾曲する第１湾曲面と、前記半田バンプの内側に向かって湾曲する第２湾曲面とを有しており、
前記（ｂ）工程の前において、前記半導体チップには以下の（ｂ１）工程が施されている、
（ｂ１）熱、超音波、あるいは熱および超音波が印加され、かつ、円筒状の平面形状からなる先端部をそれぞれ有する複数のプローブ針を、前記半導体チップの前記複数の半田バンプに、それぞれ接触させる工程。
【請求項２】
（ｄ）前記（ｃ）工程の後、前記配線基板を洗浄液中に浸漬することによって、前記配線基板の前記上面を洗浄する工程；
をさらに含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
（ｅ）前記（ｄ）工程の後、前記配線基板の前記上面と前記半導体チップの前記主面との隙間に樹脂を充填する工程；
をさらに含むことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記（ｅ）工程で前記隙間に前記樹脂を充填する際、前記隙間を４０μｍ以上にすることを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記配線基板は、前記上面と反対側の下面に複数の第２電極パッドを備えており、
前記（ｃ）工程の後、
（ｆ）前記複数の第２電極パッドのそれぞれに、第２半田バンプを接続する工程；
（ｇ）前記（ｆ）工程の後、前記第２半田バンプを介して前記半導体装置を実装基板に実装する工程；
をさらに含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記半導体チップの前記主面上には、前記主面に形成された前記複数の電極パッドのそれぞれを露出する第２絶縁膜が形成され、
前記半導体チップの前記複数の電極パッドのそれぞれの上面における周縁部は、前記第２絶縁膜で覆われていることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
前記（ｂ１）工程は、半導体集積回路が形成された半導体ウエハを個片化して前記半導体チップを取得する工程に先立って行われる電気特性検査工程であることを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、配線基板上に半田ボールを介して半導体チップを実装する半導体装置の製造に適用して有効な技術に関する。
【背景技術】
【０００２】
特許文献１（ＷＯ２００２／１０３７９３）は、配線基板の上面に３個の半導体チップを実装したマルチチップモジュール構造の半導体装置を開示している。配線基板の上面に実装された３個の半導体チップのうち、ＤＲＡＭが形成された第１の半導体チップとフラッシュメモリが形成された第２の半導体チップは、バンプ電極を介して配線基板上にフリップチップ実装されており、これらの半導体チップの主面と配線基板の上面との隙間にはアンダーフィル樹脂が充填されている。アンダーフィル樹脂は、配線基板の上面に樹脂テープを貼り付け、次に、この樹脂テープ上に第１および第２の半導体チップをフェイスダウン方式で搭載した後、これらの半導体チップ上にヒートツールを押し当てて樹脂テープを溶融させることによって形成される。
【０００３】
特許文献２（特開２０１０−１２３６７６号公報）は、配線基板上に半田ボールを介して半導体チップを実装する半導体装置において、配線基板の電極パッド上にも半田材（所謂、迎え半田）を配置しておき、半導体チップ側の半田バンプと配線基板側の半田材を同時に加熱融解させて半導体チップと配線基板と接続する技術を開示している。
【０００４】
特許文献３（特開２００８−１０５６３号公報）は、配線基板上に半田ボールを介して半導体チップを実装する半導体装置のバーンイン工程後に、半田ボールの表面にピンを押し当てることにより、バーンイン工程時に半田ボールの表面に形成された半田酸化膜を除去する技術を開示している。
【０００５】
特許文献４（特開平８−１８６１１７号公報）は、半導体チップのバンプ電極と配線基板の電極パッドとの接続信頼性を向上させるために、バンプ電極の先端部に凹型状に湾曲した面を設ける技術を開示している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】国際特許公開ＷＯ２００２／１０３７９３号パンフレット
【特許文献２】特開２０１０−１２３６７６号公報
【特許文献３】特開２００８−１０５６３号公報
【特許文献４】特開平８−１８６１１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
近年では、各種電子装置が小型化し、これに伴って電子装置に搭載される半導体装置（半導体パッケージ）の外形サイズも小さくなる傾向にある。
【０００８】
半導体装置の外形サイズを小さくするには、半導体装置を構成する各種部材（半導体チップ、配線基板、配線、電極パッドなど）の寸法を小さくする必要があるが、これにより、各部材の加工精度に僅かなばらつき（誤差）が生じただけでも、これまではあまり気にならなかった、あるいは気にしなくてもよかった課題（後述する本願発明者が見出した課題）に対する対策が必要となってくる。
【０００９】
詳細に説明すると、本願発明者は、半田ボール（半田バンプ、半田材）を介して半導体チップを配線基板（インターポーザ基板）上に搭載するＢＧＡ(Ball Grid Array)型の半導体装置（例えば前記特許文献１の図３４を参照）の製造工程について検討した結果、以下のような課題を発見した。
【００１０】
まず、半田ボールを用いた半導体チップの実装工程では、半導体チップに形成された半田ボールが配線基板の電極パッド（バンプランド）と接触するように、半導体チップを配線基板上に配置する。そして、半導体チップが配置された配線基板を高温雰囲気中に配置して半田ボールを溶融させる（リフロー工程）。その後、配線基板を室温雰囲気中に戻すことにより、溶融した半田ボールが再び固化し、電極パッドに密着する。
【００１１】
ここで、配線基板の上面（チップ搭載面）に形成された電極パッド（バンプランド）の形状は、例えば前記特許文献１の図３４に示すように、電極パッドの上面（半田ボールが主に接触する面）における周縁部がソルダレジスト膜（保護膜、絶縁膜）で覆われた、所謂、ＳＭＤ(Solder Mask Defined pad)構造と、電極パッドの上面における周縁部と側面とがソルダレジスト膜から露出した、所謂、ＮＳＭＤ(Non-Solder Mask Defined pad)構造とに大別される。そして、配線基板の小型化を実現するためには、ＮＳＭＤ構造に比べて、互いに隣り合う電極パッドの間隔を小さくできるＳＭＤ構造を採用することが好ましい。
【００１２】
しかし、図２８に示すように、配線基板７０の電極パッド７３に上記のＳＭＤ構造を採用すると、配線基板７０上に半導体チップ７１を配置した際、半導体チップ７１に形成された半田ボール７２の先端部（下端部）が配線基板７０の電極パッド７３に接触しない場合がある。この原因の一つは、配線基板７０の上面を覆うソルダレジスト膜（保護膜、絶縁膜）７４に形成された開口部（電極パッド７３の上面を露出する部分）の径が所望の大きさよりも小さい、あるいは、この開口部の段差量（電極パッド７３の上面からソルダレジスト膜７４の上面までの高さ）が所望の高さよりも大きいといった配線基板７０の加工ばらつきである。また、他の原因は、半導体チップ７１に形成された半田ボール７２（配線基板７０の電極パッド７３に接合される以前の状態の半田ボール７２）が、表面張力の影響で略球体状に形成されているためである。
【００１３】
そして、半田ボール７２が配線基板７０の電極パッド７３に接触していない状態で前述のリフロー工程を行うと、半田ボール７２には半導体チップ７１と配線基板７０との隙間に侵入した空気（加熱された空気）だけが接触することになる。言い換えると、この半田ボール７２には配線基板７０の電極パッド７３からは熱が伝わらないので、その温度が十分に上がらない。この結果、半田ボール７２は溶融されないので、リフロー工程を行っても配線基板７０の電極パッド７３と接合されない、所謂、非導通状態となる。
【００１４】
なお、このような問題の対応策として、例えば前記特許文献２のように、配線基板の電極パッド上にも半田材（所謂、迎え半田）を配置しておくことが考えられる。しかしながら、この対応策を採用する場合は、配線基板の電極パッド上に半田材を配置するための付加的な工程が必要となり、かつ部材コストも増加してしまう。さらには、電極パッド上に配置された半田材の高さばらつきにより、配線基板の上面に対する半導体チップの平坦度が低下する恐れもある。
【００１５】
そこで、本願発明者は、使用する半田ボールの種類を変更することを検討した。すなわち、半導体チップの電極パッドに接続する半田ボールの外形サイズ（径）を従来よりも小さくし、前述のＳＭＤ構造を採用した場合においても、配線基板の電極パッドに半田ボールを確実に接触させる対応策を検討した。
【００１６】
しかしながら、通常、半導体装置の製造ラインでは、複数品種の半導体装置を並行して組み立てるため、特定の品種の半導体装置の製造ラインに本来とは異なる外形サイズの半田ボールが混入しないよう、使用する半田ボールの種類を極力少なくしている。
【００１７】
従って、半導体装置の一部の品種において、使用する半田ボールの種類を変更した場合には、製造ライン全体で使用する半田ボールの種類が増加し、異なる外形サイズの半田ボールが混入する不良が増加したり、それを防ぐための管理が煩雑になったりする。
【００１８】
本願発明の目的は、配線基板上に半田ボールを介して半導体チップを実装する半導体装置において、配線基板の電極パッドと半田ボールとの導通を確保できる技術を提供することにある。
【００１９】
本願発明の他の目的は、配線基板上に半田ボールを介して半導体チップを実装する半導体装置の小型化を実現できる技術を提供することにある。
【００２０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２２】
本願発明の一態様である半導体装置の製造方法は、
（ａ）複数の電極パッド、および前記複数の電極パッドのそれぞれを露出する絶縁膜が上面に形成された配線基板を準備する工程と、
（ｂ）前記（ａ）工程の後、主面に複数の半田バンプが形成された半導体チップを前記配線基板の前記上面上に配置し、前記複数の半田バンプを前記配線基板の前記複数の電極パッドにそれぞれ接触させる工程と、
（ｃ）前記（ｂ）工程の後、前記複数の半田バンプのそれぞれに熱を加えることで、前記複数の半田バンプのそれぞれを溶融させる工程と、を有し、
前記配線基板の前記複数の電極パッドのそれぞれの上面における周縁部は、前記絶縁膜で覆われており、
前記複数の半田バンプのそれぞれは、断面形状において、前記複数の半田バンプのそれぞれの中心を通過し、かつ、前記半導体チップの前記主面と並ぶ中心仮想線と、前記中心仮想線よりも前記半導体チップの前記主面から最も遠い先端部との間に位置する第１部分と、前記中心仮想線よりも前記半導体チップの前記主面側に位置する第２部分とを有し、
前記（ｂ）工程では、前記複数の半田バンプのそれぞれの前記第１部分における断面形状は、前記半田バンプの外側に向かって湾曲する第１湾曲面と、前記半田バンプの内側に向かって湾曲する第２湾曲面とを有しており、
前記（ｂ）工程の前において、前記半導体チップには、
（ｂ１）熱、超音波、あるいは熱および超音波が印加され、かつ、円筒状の平面形状からなる先端部をそれぞれ有する複数のプローブ針を、前記半導体チップの前記複数の半田バンプに、それぞれ接触させる工程、が施される。
【発明の効果】
【００２３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００２４】
上記した本願発明の一態様によれば、配線基板上に半田ボールを介して半導体チップを実装する際、配線基板の電極パッドに半田ボールを確実に接触させることが可能となる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施の形態である半導体装置の概略断面図である。
【図２】図１の一部を示す拡大断面図である。
【図３】本発明の実施の形態である半導体装置の下面を示す平面図である。
【図４】ボンディングパッド形成工程が完了した半導体ウエハの平面図である。
【図５】図４に示した半導体ウエハの一部を拡大して示す断面図である。
【図６】図５に続く半導体チップの製造方法を示す断面図である。
【図７】図６に続く半導体チップの製造方法を示す断面図である。
【図８】図７に続く半導体チップの製造方法を示す断面図である。
【図９】図８に続く半導体チップの製造方法を示す断面図である。
【図１０】図９に示す半田ボール接続工程が完了した半導体ウエハの主面の一部を拡大して示す平面図である。
【図１１】半導体ウエハの電気特性検査に用いるプローブソケットの主要部を示す概略断面図である。
【図１２】図１１の一部を拡大して示す破断断面図である。
【図１３】半導体ウエハの電気特性検査方法を説明する図である。
【図１４】半導体ウエハの主面に形成された半田ボールの変形方法を説明する図である。
【図１５】（ａ）は、電気特性検査時の半田ボールの断面形状を示す図、（ｂ）は、電気特性検査完了後の半田ボールの断面形状を示す図である。
【図１６】電気特性検査完了後の半田ボールの断面形状を示す拡大図である。
【図１７】コンタクトプローブの先端部の形状の別例を示す図である。
【図１８】本発明の実施の形態である半導体チップの製造方法によって取得された半導体チップの断面図である。
【図１９】本発明の実施の形態である半導体装置の製造方法で用いるインタポーザ基板の断面図である。
【図２０】図１９の一部を拡大して示す断面図である。
【図２１】本発明の実施の形態である半導体装置の製造方法を示す断面図である。
【図２２】図２１の一部を拡大して示す断面図である。
【図２３】図２１に続く半導装置の製造方法を示す拡大断面図である。
【図２４】図２３に続く半導装置の製造方法を示す拡大断面図である。
【図２５】図２４に続く半導装置の製造方法を示す断面図である。
【図２６】本発明の実施の形態である半導体装置の実装方法で用いるマザーボードの要部断面図である。
【図２７】本発明の実施の形態である半導体装置の実装方法を示す断面図である。
【図２８】本願発明者が見出した半導装置の製造方法の課題を説明する図である。
【発明を実施するための形態】
【００２６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。さらに、実施の形態を説明する図面においては、構成を分かり易くするために、断面図であってもハッチングの一部を省略する場合がある。
【００２７】
＜半導体装置＞
図１は、本実施の形態の半導体装置を示す概略断面図、図２は、図１の一部（二点鎖線で囲んだ領域）を示す拡大断面図、図３は、本実施の形態の半導体装置の下面を示す平面図である。
【００２８】
本実施の形態の半導体装置であるＢＧＡ(Ball Grid Array)型の半導体装置（以下、単にＢＧＡという）１０は、平面形状が四角形（正方形）のインタポーザ基板（配線基板）１１と、インタポーザ基板１１の上面（チップ搭載面）の中央部に搭載された半導体チップ２０とを備えている。インタポーザ基板１１は、例えば銅（Ｃｕ）からなる複数（例えば４層）の配線層と配線層同士を電気的に分離する絶縁層とを備えた多層配線基板である。
【００２９】
インタポーザ基板１１の上面に形成された配線層（表面配線）は、複数のバンプランド（電極パッド）１３、およびそれらと一体に形成された複数の配線１３Ｌによって構成されている。また、インタポーザ基板１１の下面に形成された配線層（裏面配線）は、複数のバンプランド（電極パッド）１４、およびそれらと一体に形成された、図示しない複数の配線によって構成されている。そして、表面配線（バンプランド１３、配線１３Ｌ）と裏面配線（バンプランド１４）とは、インタポーザ基板１１の内部に形成された内層配線１５およびビア配線１６を介して電気的に接続されている。
【００３０】
インタポーザ基板１１の上面は、複数のバンプランド１３の上面を除き、ソルダレジスト膜（絶縁膜、保護膜）１７で覆われている。ソルダレジスト膜１７は、例えば熱硬化性ポリイミド樹脂や熱硬化性エポキシ樹脂などを主体とする絶縁材料によって構成されている。
【００３１】
インタポーザ基板１１の上面に形成された複数のバンプランド１３は、それらの上面における周縁部がソルダレジスト膜１７で覆われた、ＳＭＤ(Solder Mask Defined pad)構造で構成されている。そして、バンプランド１３の上面のうち、周縁部を除いた領域（ソルダレジスト膜１７で覆われていない領域）には、例えば無電解メッキ法によってメッキ層１８が形成されている。メッキ層１８は、例えば下層から順にニッケル（Ｎｉ）膜、パラジウム（Ｐｄ）膜、金（Ａｕ）膜を積層した３層膜で構成されている。
【００３２】
インタポーザ基板１１の下面は、複数のバンプランド１４の上面を除き、ソルダレジスト膜１７で覆われている。インタポーザ基板１１の下面に形成された複数のバンプランド１４は、インタポーザ基板１１の上面に形成された複数のバンプランド１３と同様、バンプランド１４の上面における周縁部がソルダレジスト膜１７で覆われた、ＳＭＤ構造で構成されている。そして、バンプランド１４の上面のうち、周縁部を除いた領域（ソルダレジスト膜１７で覆われていない領域）には、前述した構成を有するメッキ層１８が形成されている。
【００３３】
インタポーザ基板１１の下面に形成された複数のバンプランド１４のそれぞれには、ＢＧＡ１０の外部接続端子を構成する半田ボール（半田バンプ）１９が接続されている。図３に示すように、半田ボール１９は、インタポーザ基板１１の４辺と平行な方向に沿って行列状に配置されている。
【００３４】
ＢＧＡ１０は、これらの半田ボール１９を介して後述するマザーボード（実装基板）に搭載される。すなわち、半田ボール１９は、ＢＧＡ１０の外部接続端子を構成している。半田ボール１９は、好ましくは錫（Ｓｎ）−銀（Ａｇ）−銅（Ｃｕ）合金のような鉛（Ｐｂ）フリー半田材（ＲｏＨＳ指令では、鉛含有率１０００ｐｐｍ（０．１ｗｔ％）以下に規制されている）で構成されるが、鉛（Ｐｂ）−錫（Ｓｎ）合金のような鉛（Ｐｂ）を含有する半田材で構成することもできる。
【００３５】
インタポーザ基板１１の上面に搭載された半導体チップ２０は、平面形状が四角形（正方形）の単結晶シリコン基板からなる。特に限定はされないが、この半導体チップ２０は、銅（Ｃｕ）を主体とする金属膜からなる再配線４１を備えたＷＰＰ(Wafer Process Package)構造を有しており、再配線４１に接続された半田ボール（半田バンプ、半田材）２２を介してインタポーザ基板１１の上面にフリップチップ実装されている。再配線４１に接続された半田ボール２２は、インタポーザ基板１１の下面のバンプランド１４に接続された半田ボール１９よりも融点（溶融温度）が高い鉛（Ｐｂ）フリー半田材で構成されており、その径は半田ボール１９の径よりも小さい。
【００３６】
インタポーザ基板１１の上面を覆うソルダレジスト膜１７と半導体チップ２０の主面との間には、半田ボール２２とバンプランド１３との接合信頼性を確保するために、アンダーフィル樹脂２３が充填されている。アンダーフィル樹脂２３は、例えばエポキシ樹脂系の熱硬化性樹脂で構成されている。アンダーフィル樹脂２３は、半導体チップ２０とインタポーザ基板１１との熱膨張係数差に起因して両者の界面に加わる熱応力を緩和する機能や、半導体チップ２０とインタポーザ基板１１との接着力を強化する機能も備えている。
【００３７】
＜半導体チップの製造方法＞
次に、図４〜図１８を用いて上記ＷＰＰ構造を有する半導体チップ２０の製造方法の一例を説明する。
【００３８】
図４は、前工程（ウエハプロセス）の一工程であるボンディングパッド形成工程が完了した半導体ウエハ３０の平面図である。図示のように、半導体ウエハ３０の主面（素子形成面）は、行列状に配置された複数のチップ形成領域（デバイス領域）２０Ａに区画されており、各チップ形成領域２０Ａの周辺部には複数のボンディングパッド４０が形成されている。ボンディングパッド４０は、チップ形成領域２０Ａの各辺に沿って１列に配置されるが、その数が多い場合には、チップ形成領域２０Ａの各辺に沿って２列に配置され、かつ、内側の列のボンディングパッド４０と外側の列のボンディングパッド４０とは、千鳥状に配置される。
【００３９】
図５は、図４に示した半導体ウエハ３０の一部（一つのチップ形成領域２０Ａの周辺部）を拡大して示す断面図である。
【００４０】
例えばｐ型の単結晶シリコンからなる半導体基板３０Ｓにはｐ型ウエル３１と、酸化シリコン膜などからなる素子分離絶縁膜が埋め込まれた素子分離溝３２とが形成されており、ｐ型ウエル３１にはｎチャネル型ＭＩＳトランジスタＱｎが形成されている。
【００４１】
ｎチャネル型ＭＩＳトランジスタＱｎは、素子分離溝３２で規定された活性領域のｐ型ウエル３１に形成されたソース領域ｎｓおよびドレイン領域ｎｄと、ｐ型ウエル３１上にゲート絶縁膜ｎｉを介して形成されたゲート電極ｎｇとを有している。ｎチャネル型ＭＩＳトランジスタＱｎのソース領域ｎｓ、ドレイン領域ｎｄおよびゲート電極ｎｇは、後述する多層配線を介して他の半導体素子あるいは配線と電気的に接続されている。なお、実際の半導体基板３０Ｓには、さらにｎ型ウエル、ｐチャネル型ＭＩＳトランジスタ、抵抗素子、容量素子などの半導体素子が形成されているが、図５には、半導体集積回路を構成する半導体素子の一例として、ｎチャネル型ＭＩＳトランジスタＱｎが示されている。
【００４２】
ｎチャネル型ＭＩＳトランジスタＱｎの上部には、半導体素子間を接続する金属膜からなる配線が形成されている。半導体素子間を接続する配線は、一般に３層〜１０層程度の多層配線構造を有しているが、図５には、多層配線の一例として、アルミニウム（Ａｌ）を主体とする金属膜で構成された３層の配線（第１層配線３３ａ、第２層配線３３ｂ、第３層配線３３ｃ）が示されている。
【００４３】
また、ｎチャネル型ＭＩＳトランジスタＱｎと第１層配線３３ａとの間、第１層配線３３ａと第２層配線３３ｂとの間、および第２層配線３３ｂと第３層配線３３ｃとの間には、それぞれ酸化シリコン膜などからなる層間絶縁膜３４、３５、３６と、３層の配線（３３ａ、３３ｂ、３３ｃ）間を電気的に接続する金属プラグｐ１、ｐ２、ｐ３が形成されている。金属プラグｐ１、ｐ２、ｐ３は、例えばＷ（タングステン）膜で構成されている。
【００４４】
第３層配線３３ｃの上部には、ファイナルパッシベーション膜として、例えば酸化シリコン膜、窒化シリコン膜などの単層膜、あるいはこれらの２層膜からなる表面保護膜３７が形成されている。そして、この表面保護膜３７に形成されたパッド開口３８の底部に露出した第３層Ａｌ配線３３ｃは、ボンディングパッド４０を構成している。
【００４５】
上記した半導体集積回路を構成する半導体素子（ｎチャネル型ＭＩＳトランジスタＱｎ）、配線（第１層配線３３ａ、第２層配線３３ｂ、第３層配線３３ｃ）、金属プラグｐ１、ｐ２、ｐ３、層間絶縁膜３４、３５、３６、表面保護膜３７、パッド開口３８およびボンディングパッド４０は、周知のフォトリソグラフィー技術、ＣＶＤ技術、スパッタリング技術およびエッチング技術などを組み合わせた複数の工程によって形成される。
【００４６】
上記ボンディングパッド形成工程に続く工程（再配線形成工程）では、図６に示すように、表面保護膜３７の上部に再配線４１が形成され、表面保護膜３７のパッド開口３８を通じて再配線４１とボンディングパッド４０とが電気的に接続される。
【００４７】
再配線４１は、例えばスパッタリング法あるいは電解メッキ法を用いて表面保護膜３７上に形成した銅（Ｃｕ）膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜からなる積層膜をパターニングすることによって形成される。再配線４１の膜厚は、下層の配線（第１層配線３３ａ、第２層配線３３ｂ、第３層配線３３ｃ）の膜厚よりも大きくなるように構成される。すなわち、再配線４１は、下層のアルミニウム（Ａｌ）系配線（第１層配線３３ａ、第２層配線３３ｂ、第３層配線３３ｃ）に比べて電気抵抗が小さくなるように構成される。
【００４８】
次に、図７に示すように、再配線４１の上部にポリイミド樹脂膜４２が形成された後、ポリイミド樹脂膜４２の一部がエッチングで除去され、再配線４１の一端の上部にパッド開口４３が形成される。このとき、パッド開口４３の底面に露出した再配線４１によって、バンプランド（電極パッド）４４が形成される。バンプランド４４は、互いに隣り合うバンプランド４４の間隔を小さくするため、図示のように、バンプランド４４における周縁部がポリイミド樹脂膜４２で覆われる、ＳＭＤ構造とすることが好ましい。
【００４９】
次に、図８に示すように、半導体基板３０Ｓの裏面が研削され、半導体ウエハ３０の厚さが数十μｍ程度まで薄くされる。
【００５０】
次に、図９に示すように、再配線４１の一端に形成されたバンプランド４４に半田ボール２２が接続される。バンプランド４４に半田ボール２２を接続するには、バンプランド４４の表面にフラックス（図示せず）を供給し、続いて、ボール状に成形した半田材をバンプランド４４の表面に供給した後、半導体ウエハ３０を高温雰囲気中に配置して半田材をリフローさせる。その後、半導体ウエハ３０を室温雰囲気中に戻すことにより、溶融した半田材が再び固化し、半田ボール２２となる。また、半田ボール２２は、フラックスを含んだペースト状半田材を印刷法でバンプランド４４の表面に供給した後、このペースト状半田材をリフローさせることによって形成することもできる。
【００５１】
図１０は、上記半田ボール接続工程が完了した半導体ウエハ３０の主面の一部（一つのチップ形成領域２０Ａ）を拡大して示す平面図である。図示のように、半田ボール２２は、チップ形成領域２０Ａの４辺と平行な方向に沿って行列状に配置される。
【００５２】
次に、半田ボール接続工程が完了した半導体ウエハ３０の電気特性検査について説明する。電気特性検査工程は、前工程の最終工程であり、半導体ウエハ３０の各チップ形成領域２０Ａに形成された半導体集積回路を構成する素子の良否や素子間を接続する配線の導通・非導通などを判別するために行われる。
【００５３】
図１１は、半導体ウエハ３０の電気特性検査に用いるプローブソケットの主要部（ソケット本体）を示す概略断面図、図１２は、ソケット本体の一部を拡大して示す破断断面図である。
【００５４】
プローブソケット５０のソケット本体５１は、複数のコンタクトプローブ５２を備えている。コンタクトプローブ５２のそれぞれは、スプリングの弾性力によって上下方向に伸縮するポゴピン(POGO pin)構造を有している。コンタクトプローブ５２は、半導体ウエハ３０の主面に形成された半田ボール２２と接触するプローブ針であり、その数は一つのチップ形成領域２０Ａに形成された半田ボール２２の数に等しい。すなわち、プローブソケット５０は、チップ形成領域２０Ａ単位で半導体ウエハ３０の電気特性検査を行う。
【００５５】
図示は省略するが、ソケット本体５１の上部には、半導体ウエハ３０をソケット本体５１の上面に固定するための蓋部が設けられている。また、ソケット本体５１の下部には、コンタクトプローブ５２に電気的に接続されたテストボードが配置されている。さらに、ソケット本体５１には、コンタクトプローブ５２を加熱するためのヒータ、およびコンタクトプローブ５２に超音波振動を印加するための超音波振動子が内蔵されている。
【００５６】
図１２に示すように、コンタクトプローブ５２の先端部（上端部）は、円筒形の平面形状を有しており、その内径は、コンタクトプローブ５２の先端部に接触する半田ボール２２の直径よりも小さい。
【００５７】
上記のように構成されたプローブソケット５０を使用して半導体ウエハ３０の電気特性検査を行う際は、まず、図１３に示すように、半導体ウエハ３０の主面（半田ボール２２が形成された面）をソケット本体５１の上面と対向させ、半導体ウエハ３０の裏面を上方から蓋部（図示せず）で押さえ付けることによって、半田ボール２２のそれぞれを対応するコンタクトプローブ５２の先端部に押し付ける。
【００５８】
次に、この状態でコンタクトプローブ５２および半田ボール２２を通じて半導体ウエハ３０の半導体集積回路に電気信号を入力し、半導体集積回路を構成する素子の良否や素子間を接続する配線の導通・非導通などを判別する。
【００５９】
このとき、本実施の形態では、コンタクトプローブ５２を加熱することによって、コンタクトプローブ５２に接触している半田ボール２２を加熱する。半田ボール２２（コンタクトプローブ５２）の加熱温度は、半田ボール２２の融点よりも数℃〜十数℃程度低い温度とする。これにより、半田ボール２２は軟化して半溶融状態となり、図１４に示すように、コンタクトプローブ５２と接触している部分がコンタクトプローブ５２の先端部の形状に倣って変形する。
【００６０】
なお、ここでは、コンタクトプローブ５２を加熱することによって半田ボール２２を加熱・変形させるが、コンタクトプローブ５２に熱を加えながら超音波振動を印加してもよい。このようにすると、コンタクトプローブ５２を通じて半田ボール２２に熱と超音波振動とが同時に加わるため、半田ボール２２に熱だけを加える場合に比べて、より低温、かつ、短時間で半田ボール２２を変形させることができる。また、コンタクトプローブ５２を加熱する手段に代えて、コンタクトプローブ５２に超音波振動だけを印加してもよいが、加熱せずに超音波振動だけを用いる手段よりは、コンタクトプローブ５２を加熱する方が半田ボール２２を変形させ易い。
【００６１】
次に、半導体ウエハ３０を移動させ、電気特性検査が完了したチップ形成領域２０Ａに隣接する他のチップ形成領域２０をコンタクトプローブ５２に対してアライメントさせた後、このチップ形成領域２０Ａに形成された半導体集積回路に対して上記した電気特性検査を行う。このときも上記した加熱および／または超音波振動の印加によって、コンタクトプローブ５２に接触する半田ボール２２の形状を変形させる。このようにして、半導体ウエハ３０の全てのチップ形成領域２０Ａの電気特性検査を行うことにより、各チップ形成領域２０Ａの良・不良を判定すると共に、半田ボール２２の形状を変形させる。
【００６２】
図１５（ａ）は、電気特性検査時（コンタクトプローブ５２の先端部に接触しているとき）の半田ボール２２の断面形状を示し、図１５（ｂ）は、電気特性検査完了後（コンタクトプローブ５２の先端部から離れたとき）の半田ボール２２の断面形状を示している。
【００６３】
図示のように、電気特性検査が完了した後、半田ボール２２をコンタクトプローブ５２から離すと、軟化して半溶融状態となっている半田ボール２２のうち、コンタクトプローブ５２と接触していた部分（コンタクトプローブ５２との接触によって変形した部分）には、表面張力によって湾曲面が形成される。
【００６４】
図１６を用いてより詳細に説明すると、半田ボール２２は、断面形状において、その中心を通過し、かつ、半導体ウエハ３０の主面と並ぶ中心仮想線と、この中心仮想線よりも半導体ウエハ３０の主面から最も遠い先端部との間に位置する第１部分と、中心仮想線よりも半導体ウエハ３０の主面側に位置する第２部分とを有している。
【００６５】
そして、電気特性検査完了後の半田ボール２２の第１部分における断面形状は、半田ボール２２の外側に向かって湾曲する第１湾曲面と、半田ボール２２の内側に向かって湾曲する第２湾曲面とを有している。また、第１湾曲面と第２湾曲面とは連続している。すなわち、半田ボール２２の第２部分は、電気特性検査の前後で断面形状がほとんど変わらないのに対し、第２部分よりも先端部側の第１部分は、コンタクトプローブ５２との接触によって断面形状が変化し、二点鎖線で示す電気特性検査前の断面形状に比べると、先端部のやや上方に位置する部分（中心に近い部分）の径が小さくなった、先細りの断面形状になっている。
【００６６】
なお、図１６に示した半田ボール２２の第１部分の断面形状は、最も好ましい断面形状の一例であって、湾曲面の曲率や断面形状は、図１６に示した例と多少異なっていてもよい。例えば第１湾曲面に微小な凹面が形成されている場合や、第２湾曲面に微小な凸面が形成されている場合も、ここで定義した湾曲面の形状に含まれる。
【００６７】
また、ソケット本体５１に設けらえたコンタクトプローブ５２の先端部の断面形状も、図１４に示した例に限定されない。すなわち、半田ボール２２の第１部分に上で定義したような第１湾曲面と第２湾曲面とを形成できるものであれば、例えば図１７に示すように、コンタクトプローブ５２の先端部の面（先端面）５２ａと内壁面５２ｂとが交わる角部（エッジ部）が面取りされ、テーパ面（傾斜面）５２ｃを有する断面形状であってもよい。
【００６８】
その後、上記半導体ウエハ３０を隣り合うチップ形成領域２０Ａの境界部（スクライブライン）に沿ってダイシングする。これにより、半導体ウエハ３０がチップ形成領域２０Ａ単位で個片化され、図１８に示すような半導体チップ２０が取得される。
【００６９】
＜半導体装置の製造方法＞
次に、図１９〜図２５を用いて図１〜図３に示した半導体装置（ＢＧＡ１０）の製造方法の一例を説明する。
【００７０】
まず、図１９および図２０（図１９の一部拡大図）に示すインタポーザ基板１１を用意する。前述したように、インタポーザ基板１１の上面には複数のバンプランド１３、およびそれらと一体に形成された複数の配線１３Ｌが形成されている。また、インタポーザ基板１１の下面には、複数のバンプランド１４が形成されている。さらに、インタポーザ基板１１の上面および下面は、バンプランド１３、１４の上面を除き、ソルダレジスト膜１７で覆われている。そして、バンプランド１３、１４は、それらの上面における周縁部がソルダレジスト膜１７で覆われた、ＳＭＤ構造で構成されている。
【００７１】
なお、ＢＧＡの製造工程では、上記のようなインタポーザ基板１１の複数個を一体化した大型配線基板（マトリクス基板）を使用することもあるが、ここでは説明を簡単にするために、１枚のインタポーザ基板１１を用いた製造方法について説明する。
【００７２】
上記インタポーザ基板１１を使用してＢＧＡ１０を組み立てるには、まず、図２１に示すように、半導体チップ２０を、その主面がインタポーザ基板１１の上面と対向するように配置し、複数の半田ボール２２のそれぞれをインタポーザ基板１１の対応するバンプランド１３に接触させる。バンプランド１３の表面には、あらかじめフラックス材（図示せず）を供給しておくが、フラックス材が含有された半田材を用いて半田ボール２２を形成することにより、この工程を省略することができる。
【００７３】
ここで使用する半導体チップ２０は、前述した半導体ウエハ３０の電気特性検査工程で正常に動作すると判定されたチップ形成領域２０Ａから取得されたものである。図１５（ｂ）および図１６に示したように、この半導体チップ２０の主面に形成された複数の半田ボール２２のそれぞれは、先端部（下端部）のやや上方に位置する部分（第１部分）の径が通常の半田ボールに比べて小さくなった、先細りの断面形状を有している。
【００７４】
そのため、図２２に示すように、半田ボール２２をインタポーザ基板１１のバンプランド１３に接触させたとき、バンプランド１３の周縁部を覆うソルダレジスト膜１７の上面と半田ボール２２との間に十分な隙間が生じる。従って、インタポーザ基板１１の加工ばらつきによって、バンプランド１３の径が設計値より小さくなっている場合や、バンプランド１３の上面からソルダレジスト膜１７の上面までの高さが設計値より大きくなっている場合でも、半田ボール２２の先端部は、バンプランド１３の上面に確実に接触する。
【００７５】
次に、上面に半導体チップ２０が配置されたインタポーザ基板１１をリフロー炉内の高温雰囲気中に配置して半田ボール２２を溶融させる（リフロー工程）。このとき、溶融した半田ボール２２は、図２３に示すように、表面張力によって略球体状になると共にバンプランド１３の上面全体に濡れ広がる。その後、インタポーザ基板１１を室温雰囲気中に戻すことにより、略球体状になった半田ボール２２はその形状を維持したまま固化し、バンプランド１３に密着（接合）する。
【００７６】
次に、図２４に示すように、インタポーザ基板１１の下面に形成された複数のバンプランド１４のそれぞれに半田ボール１９を接続する。バンプランド１４に半田ボール１９を接続するには、例えばバンプランド１４の表面にフラックス材を供給した後、あらかじめボール状に成形した半田材をバンプランド１４の表面に配置し、続いて、インタポーザ基板１１をリフロー炉内の高温雰囲気中に配置してこの半田材を溶融させる（リフロー工程）。
【００７７】
次に、上記インタポーザ基板１１をフラックス洗浄液（図示せず）中に浸漬することにより、半田ボール２２の接続工程でインタポーザ基板１１の上面に付着したフラックス残渣や、半田ボール１９の接続工程でインタポーザ基板１１の下面に付着したフラックス残渣などの異物を除去する（洗浄工程）。
【００７８】
なお、前述したように、半導体チップ２０の半田ボール２２とインタポーザ基板１１のバンプランド１３との非導通を解決する一つの方法として、半田ボール２２の径を小さくすることが考えられる。しかし、半導体チップ２０に接続する半田ボール２２の径を小さくすると、インタポーザ基板１１上に半導体チップ２０を実装したときに、インタポーザ基板１１の上面（ソルダレジスト膜１７）と半導体チップ２０の主面との隙間が狭くなるので、この隙間にフラックス洗浄液が十分に入り込み難くなる。その結果、この隙間にフラックス残渣などの異物が残留し、半田ボール２２やバンプランド１４の腐食を引き起こす。従って、半田ボール２２の径を小さくする対策は、前述した製造ライン管理の観点からだけでなく、異物除去の観点からも好ましくない。
【００７９】
次に、図２５に示すように、半導体チップ２０の半田ボール２２とインタポーザ基板１１のバンプランド１３との接合信頼性を確保するために、インタポーザ基板１１の上面（ソルダレジスト膜１７）と半導体チップ２０の主面との隙間にアンダーフィル樹脂２３を充填する。アンダーフィル樹脂２３を充填するには、ディスペンサ５３を使ってこの隙間に液状のアンダーフィル樹脂２３を注入した後、インタポーザ基板１１を高温雰囲気中に配置してアンダーフィル樹脂２３を熱硬化させる。
【００８０】
ここで、インタポーザ基板１１の上面（ソルダレジスト膜１７）と半導体チップ２０の主面との隙間が狭い（例えば４０μｍ未満）場合は、液状のアンダーフィル樹脂２３が隙間に入り込み難くなるので、隙間の一部に空隙が生じてしまう。従って、前述した半田ボール２２の径を小さくする対策は、この観点からも好ましくない。
【００８１】
その後、インタポーザ基板１１上に実装された半導体チップ２０が正常に動作するか否かを確認するための最終テスト工程を経ることにより、図１〜図３に示したＢＧＡ１０が完成する。この最終テスト工程では、半導体チップ２０が実装されたインタポーザ基板１１をテストソケットに収納し、インタポーザ基板１１の下面に接続された半田ボール１９にコンタクトプローブを接触させた状態で測定を行うが、前述した半導体ウエハ３０の電気特性検査法に準じて行えばよいので、その詳細な説明は省略する。
【００８２】
＜半導体装置の実装方法＞
図２６は、上記ＢＧＡ１０が実装されるマザーボードの一部（ＢＧＡ搭載領域）を示す概略断面図である。
【００８３】
マザーボード６０は、前述したインタポーザ基板１１よりも大きい外形寸法を有する多層配線基板であり、その上面のＢＧＡ搭載領域には、銅（Ｃｕ）配線によって構成された複数のバンプランド（電極パッド）６１が形成されている。バンプランド６１の数およびピッチは、インタポーザ基板１１の下面に形成された半田ボール１９の数およびピッチと同じである。また、マザーボード６０の上面の図示しない領域には、他の電子部品を実装するための電極パッドも形成されている。
【００８４】
マザーボード６０の上面は、複数のバンプランド６１の上面、および他の電子部品を実装するための電極パッドの上面を除き、ソルダレジスト膜（絶縁膜、保護膜）６２で覆われている。なお、インタポーザ基板１１の下面に形成された半田ボール１９の数が多い場合や半田ボール１９のピッチが狭い場合は、マザーボード６０のバンプランド６１を前述したＳＭＤ構造で構成することが望ましい。
【００８５】
なお、マザーボード６０のバンプランド６１をＳＭＤ構造で構成した場合は、マザーボード６０の加工ばらつきなどにより、インタポーザ基板１１の下面に形成された半田ボール１９の先端部（下端部）がマザーボード６０のバンプランド６１と非接触になる恐れがある。従って、この場合は、前述したインタポーザ基板１１上に実装された半導体チップ２０が正常に動作するか否かを確認するための最終工程において、前述した半導体チップ２０の半田ボール２２と同様、インタポーザ基板１１の下面の半田ボール１９を、図１５（ｂ）および図１６に示したような断面形状とすることが有効な対策となる。
【００８６】
インタポーザ基板１１の下面の半田ボール１９を半導体チップ２０の半田ボール２２と同様の断面形状とするには、前述したＢＧＡ１０の最終テスト工程で使用するテストソケットのコンタクトプローブの先端部（上端部）を円筒形の平面形状（図１２参照）とし、このコンタクトプローブに半田ボール１９を接触させて最終テストを行う。また、その際、コンタクトプローブを通じて半田ボール１９に熱および／または超音波振動を印加する。
【００８７】
なお、初期不良を事前に低減させるためのバーンインテスト（加熱・加速試験）工程を有するＢＧＡの場合は、バーンインテストを行う際、インタポーザ基板１１の下面の半田ボール１９を半導体チップ２０の半田ボール２２と同様の断面形状とすることもできる。
【００８８】
上記マザーボード６０にＢＧＡ１０を実装するには、まず、バンプランド６１の表面にフラックス（図示せず）を供給した後、図２７に示すように、インタポーザ基板１１を、その下面がマザーボード６０の上面と対向するように配置し、インタポーザ基板１１の下面に形成された複数の半田ボール１９のそれぞれをマザーボード６０の対応するバンプランド６１に接触させる。その後、マザーボード６０をリフロー炉内の高温雰囲気中に配置して半田ボール１９をリフローさせることにより、ＢＧＡ１０の実装工程が完了する。
【００８９】
このように、本実施の形態によれば、インタポーザ基板１１の上面（チップ搭載面）に形成されたバンプランド１３と半導体チップ２０の主面に形成された半田ボール２２とを確実に導通させることができるので、ＢＧＡ１０の信頼性、および製造歩留りを向上させることができる。また、これにより、ＢＧＡ１０の小型化を推進することができる。
【００９０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００９１】
例えば前記実施の形態では、再配線に半田ボールが接続されたＷＰＰ構造の半導体チップを使用したが、これに限定されるものではなく、再配線を有しない半導体チップ、すなわちアルミニウム（Ａｌ）系の金属膜からなるボンディングパッド上に直接半田ボールを接続した半導体チップを使用することもできる。
【００９２】
また、再配線に半田ボールが接続されたＷＰＰ構造の半導体チップを使用する場合は、この半導体チップがＣＳＰ(Chip Size Package)となるので、インタポーザ基板を介することなく、この半導体チップをマザーボードに直接実装してもよい。この場合も、半導体チップの再配線に接続された半田ボールの断面形状を図１６で定義した形状とすることにより、マザーボードのチップ搭載面に形成されたバンプランドと半導体チップの主面に形成された半田ボールとを確実に導通させることができる。
【００９３】
また、ＢＧＡのインタポーザ基板上に実装する半導体チップは、ベアチップ状態の半導体チップに限定されない。すなわち、インタポーザ基板上に半田ボールを介して半導体チップを実装した後、半導体チップを樹脂封止するＢＧＡに適用することもできる。
【００９４】
また、ＢＧＡのインタポーザ基板は、前記実施の形態で例示した４層配線構造を有するものに限定されず、２層配線構造や６層以上の多層配線構造を有するものであってもよい。
【００９５】
さらに、前記実施の形態（特に、半導体装置の製造方法）では、インタポーザ基板１１の下面に形成された複数のバンプランド１４のそれぞれに半田ボール１９を接続してから、インタポーザ基板１１をフラックス洗浄液中に浸漬することについて説明したが、半田ボール２２とバンプランド１３との接合強度が不十分な場合には、半田ボール１９をインタポーザ基板１１の下面に接続する前に、インタポーザ基板１１を洗浄したり、さらには、半田ボール２２とバンプランド１３との接合部をアンダーフィル樹脂２３で封止してから、半田ボール１９をインタポーザ基板１１の下面に接続したりすることが好ましい。
【産業上の利用可能性】
【００９６】
本発明は、配線基板上に半田ボールを介して半導体チップを実装する半導体装置の製造に適用することができる。
【符号の説明】
【００９７】
１０  ＢＧＡ（半導体装置）
１０Ａ  ＢＧＡ組み立て体
１１  インタポーザ基板（配線基板）
１３  バンプランド（電極パッド）
１３Ｌ  配線
１４  バンプランド（電極パッド）
１５  内層配線
１６  ビア配線
１７  ソルダレジスト膜（絶縁膜、保護膜）
１８  メッキ層
１９  半田ボール（半田バンプ、半田材）
２０  半導体チップ
２０Ａ  チップ形成領域（デバイス領域）
２２  半田ボール（半田バンプ、半田材）
３０  半導体ウエハ
３０Ｓ  半導体基板
３１  ｐ型ウエル
３２  素子分離溝
３３ａ  第１層配線
３３ｂ  第２層配線
３３ｃ  第３層配線
３４、３５、３６  層間絶縁膜
３７  表面保護膜
３８  パッド開口
４０  ボンディングパッド
４１  再配線
４２  ポリイミド樹脂膜
４３  パッド開口
４４  バンプランド（電極パッド）
５０  プローブソケット
５１  ソケット本体
５２  コンタクトプローブ（プローブ針）
５２ａ  面（先端面）
５２ｂ  内壁面
５２ｃ  テーパ面（傾斜面）
５３  ディスペンサ
６０  マザーボード（実装基板）
６１  バンプランド（電極パッド）
６２  ソルダレジスト膜（絶縁膜、保護膜）
７０  配線基板
７１  半導体チップ
７２  半田ボール
７３  電極パッド
７４  ソルダレジスト膜（保護膜、絶縁膜）
ｐ１、ｐ２、ｐ３  金属プラグ
【図１】
2013175664.tif 000003
【図２】
2013175664.tif 000004
【図３】
2013175664.tif 000005
【図４】
2013175664.tif 000006
【図５】
2013175664.tif 000007
【図６】
2013175664.tif 000008
【図７】
2013175664.tif 000009
【図８】
2013175664.tif 000010
【図９】
2013175664.tif 000011
【図１０】
2013175664.tif 000012
【図１１】
2013175664.tif 000013
【図１２】
2013175664.tif 000014
【図１３】
2013175664.tif 000015
【図１４】
2013175664.tif 000016
【図１５】
2013175664.tif 000017
【図１６】
2013175664.tif 000018
【図１７】
2013175664.tif 000019
【図１８】
2013175664.tif 000020
【図１９】
2013175664.tif 000021
【図２０】
2013175664.tif 000022
【図２１】
2013175664.tif 000023
【図２２】
2013175664.tif 000024
【図２３】
2013175664.tif 000025
【図２４】
2013175664.tif 000026
【図２５】
2013175664.tif 000027
【図２６】
2013175664.tif 000028
【図２７】
2013175664.tif 000029
【図２８】
2013175664.tif 000030