(57)【要約】【課題】製造工程を単純化し、信頼性を向上させた半導体素子及びその形成方法を提供する。【解決手段】本発明による半導体素子の形成方法は、トランジスター領域及びアライメント領域を含む基板を準備する段階と、トランジスター領域内に第１トレンチ及びアライメント領域内に第２トレンチを形成する段階と、トランジスター領域内にドリフト領域を形成する段階と、ドリフト領域の両側に各々隣接する一対の第３トレンチを形成する段階と、第１トレンチ内に素子分離パターン、第２トレンチ内に埋め込み誘電パターン、及び一対の第３トレンチ内に誘電パターンを形成する段階と、を有し、第１トレンチの深さは、各第３トレンチの深さより浅く第２トレンチの深さと同一である。【選択図】図１
2013135233.tif 000002
【特許請求の範囲】
【請求項１】
トランジスター領域及びアライメント領域を含む基板を準備する段階と、
前記トランジスター領域内に第１トレンチ及び前記アライメント領域内に第２トレンチを形成する段階と、
前記トランジスター領域内にドリフト領域を形成する段階と、
前記ドリフト領域の両側に各々隣接する一対の第３トレンチを形成する段階と、
前記第１トレンチ内に素子分離パターン、第２トレンチ内に埋め込み誘電パターン、及び一対の第３トレンチ内に誘電パターンを形成する段階と、を有し、
前記第１トレンチの深さは、前記各第３トレンチの深さより浅く前記第２トレンチの深さと同一であることを特徴とする半導体素子の形成方法。
【請求項２】
前記第１トレンチ及び前記第２トレンチは、１つのパターニング工程によって同時に形成されることを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項３】
前記ドリフト領域を形成する段階は、前記第１トレンチが形成された前記トランジスター領域内に第１導電型のドーパントを注入することを含むことを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項４】
前記ドリフト領域内に第１ウェル領域及び第２ウェル領域を形成する段階を更に含み、
前記第１ウェル領域は、前記誘電パターンの中の１つと前記素子分離パターンとの間に前記素子分離パターンと離隔されるように形成され、
前記第２ウェル領域は、前記誘電パターンの中の他の１つと前記素子分離パターンとの間に形成されることを特徴とする請求項３に記載の半導体素子の形成方法。
【請求項５】
前記第１ウェル領域は、前記第１導電型のドーパントと異なる導電型である第２導電型のドーパントを注入することによって形成され、
前記第２ウェル領域は、前記第１導電型ドーパントを注入することによって形成されることを特徴とする請求項４に記載の半導体素子の形成方法。
【請求項６】
前記第１トレンチの下部面全体は、均一な深さを有することを特徴とする請求項１に記載の半導体素子の形成方法。
【請求項７】
基板内に配置される一対の誘電パターンと、
前記一対の誘電パターンの間の基板内に配置され、前記基板の下部面に向かって突出する部分を有するドリフト領域と、
前記一対の誘電パターンの間のドリフト領域内に配置される素子分離パターンと、
前記基板上に配置されるゲートパターンと、を有し、
前記各誘電パターンの下部面の深さは、前記素子分離パターンの下部面の深さより大きいことを特徴とする半導体素子。
【請求項８】
前記素子分離パターンの下部面全体は、均一な深さを有することを特徴とする請求項７に記載の半導体素子。
【請求項９】
前記ドリフト領域の前記突出する部分は、平面視点で前記素子分離パターンと重畳することを特徴とする請求項７に記載の半導体素子。
【請求項１０】
前記基板はトランジスター領域及びアライメント領域を有し、
前記アライメント領域の基板内に埋め込み誘電パターンが配置され、
前記埋め込み誘電パターンの下部面の深さは、前記素子分離パターンの下部面の深さと同一であることを特徴とする請求項７に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及び半導体素子の形成方法に関する。
【背景技術】
【０００２】
多様な電子機器には勿論、自動車、船舶を含む概ね全産業分野で半導体素子を利用することに伴って、現代産業構造で半導体産業が有する位置は日々に高くなっている。半導体素子がこのように多様な産業分野で活用され、電子機器、自動車、及び船舶等の品質を決定する重要な要素になることに伴って、高信頼性を有する半導体素子に対する需要が増加するようになった。このような要求に応じて半導体素子の信頼性を向上するための技術が開発されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】韓国特許公開第１０−２０１０−００８１６２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、信頼性を改善させた半導体素子及び半導体素子の形成方法を提供することにある。
また、製造工程を単純化させた半導体素子の形成方法を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するためになされた本発明の一態様による半導体素子の形成方法は、トランジスター領域及びアライメント領域を含む基板を準備する段階と、前記トランジスター領域内に第１トレンチ及び前記アライメント領域内に第２トレンチを形成する段階と、前記トランジスター領域内にドリフト領域を形成する段階と、前記ドリフト領域の両側に各々隣接する一対の第３トレンチを形成する段階と、前記第１トレンチ内に素子分離パターン、第２トレンチ内に埋め込み誘電パターン、及び一対の第３トレンチ内に誘電パターンを形成する段階と、を有し、前記第１トレンチの深さは、前記各第３トレンチの深さより浅く前記第２トレンチの深さと同一である。
【０００６】
前記第１トレンチ及び前記第２トレンチは、１つのパターニング工程によって同時に形成され得る。
前記第２トレンチは、露光工程のためのアライメントキーとして使用され得る。
前記ドリフト領域を形成する段階は、前記第１トレンチが形成された前記トランジスター領域内に第１導電型のドーパントを注入することを含み得る。
前記半導体素子の形成方法は、前記ドリフト領域内に第１ウェル領域及び第２ウェル領域を形成する段階を更に含むことができ、前記第１ウェル領域は、前記誘電パターンの中の１つと前記素子分離パターンとの間に前記素子分離パターンと離隔されるように形成され、前記第２ウェル領域は、前記誘電パターンの中の他の１つと前記素子分離パターンとの間に形成され得る。
前記第１ウェル領域は、前記第１導電型のドーパントと異なる導電型である第２導電型のドーパントを注入することによって形成され、前記第２ウェル領域は、前記第１導電型ドーパントを注入することによって形成され得る。
前記素子分離パターン、前記埋め込み誘電パターン、及び前記誘電パターンを形成する段階は、前記基板の上に前記第１トレンチ、前記第２トレンチ、及び前記第３トレンチを満たす誘電膜を形成する段階と、前記基板の上部面が露出する時まで前記誘電膜をエッチングする段階を含み得る。
前記第１トレンチの下部面全体は、均一な深さを有し得る。
【０００７】
上記目的を解決するためになされた本発明の一態様による半導体素子は、基板内に配置される一対の誘電パターンと、前記一対の誘電パターンの間の基板内に配置され、前記基板の下部面に向かって突出する部分を有するドリフト領域と、前記一対の誘電パターンの間のドリフト領域内に配置される素子分離パターンと、前記基板上に配置されるゲートパターンと、有し、前記各誘電パターンの下部面の深さは、前記素子分離パターンの下部面の深さより大きい。
【０００８】
前記素子分離パターンの下部面全体は、均一な深さを有し得る。
前記ドリフト領域の前記突出する部分は、平面視点で前記素子分離パターンと重畳し得る。
前記基板はトランジスター領域及びアライメント領域を有し、前記アライメント領域の基板内に埋め込み誘電パターンが配置され、前記埋め込み誘電パターンの下部面の深さは、前記素子分離パターンの下部面の深さと同一であり得る。
前記半導体素子は、前記ドリフト領域内に互に離隔されて配置される第１ウェル領域及び第２ウェル領域を更に含むことができ、前記第１ウェル領域は前記一対の誘電パターンの中の１つと前記素子分離パターンとの間に配置され、前記第２ウェル領域は前記一対の誘電パターンの中の他の１つと前記素子分離パターンとの間に配置され、前記素子分離パターンと前記第１ウェル領域とは互に離隔され得る。
前記半導体素子は、前記第１ウェル領域内に配置される第１ドーピング領域及び第２ドーピング領域と、前記第２ウェル領域内に配置される第３ドーピング領域を更に含むことができ、前記ゲートパターンは、前記第２ドーピング領域と前記素子分離パターンとの間の前記第１ウェル領域の一部分及び前記ドリフト領域の一部分を覆い得る。
前記半導体素子は、前記ゲートパターン及び前記第１ドーピング領域、前記第２ドーピング領域、及び前記第３ドーピング領域に電圧が印加されると、キャリヤーが前記素子分離パターンと前記第１ウェル領域との間のドリフト領域に沿って前記第２ドーピング領域と前記第３ドーピング領域との間を移動し得る。
【発明の効果】
【０００９】
本発明によれば、露光工程でアライメントキーとして使用される第２トレンチを形成する時に第１トレンチを形成することができる。即ち、第１トレンチと第２トレンチとは１つのパターニング工程によって形成される。従って、半導体素子の製造工程を単純化することができ、製造費用を減らすことができる。
また、素子分離パターンが形成される第１トレンチの深さは誘電パターンが形成される第３トレンチの深さより浅いため、チャンネルが形成されてキャリヤー（例えば、電子又はホール）がドリフト領域を経て移動する距離を最小化することができ、これによって半導体素子のオン抵抗を減少させることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態による半導体素子を示す断面図である。
【図２】本発明の他の実施形態による半導体素子を示す断面図である。
【図３】本発明の一実施形態による半導体素子を説明する断面図である。
【図４】本発明の一実施形態による半導体素子を説明する断面図である。
【図５】本発明の一実施形態による半導体素子を説明する断面図である。
【図６】本発明の一実施形態による半導体素子を説明する断面図である。
【図７】本発明の一実施形態による半導体素子を説明する断面図である。
【図８】本発明の一実施形態による半導体素子を説明する断面図である。
【発明を実施するための形態】
【００１１】
本発明の目的、特徴及び長所は図面を参照しながら説明する以下の実施形態を通じて容易に理解される。しかし、本発明はここで説明する実施形態に限定されるものではなく、他の形態に具現化することもあり得る。むしろ、ここで紹介する実施形態は、開示する内容が徹底して完全になり得るように、そして当業者に本発明の思想が十分に伝達されるようにするために提供する。
【００１２】
本明細書で使用する用語は、実施形態を説明するためであり、本発明を制限しようとするものではない。本明細書で、単数形は文言で特別に言及しない限り複数形も含む。明細書で使用する‘含む（ｃｏｍｐｒｉｓｅｓ）’及び／又は‘包含する（ｃｏｍｐｒｉｓｉｎｇ）’で言及する構成要素、段階、動作及び／又は素子は、１つ以上の他の構成要素、段階、動作及び／又は素子の存在又は追加を排除しない。本明細書で、ある膜（又は層）が他の膜（又は層）又は基板１００の上にあると言及する場合に、それは他の膜（又は層）又は基板１００の上に直接形成し得るか、又はこれらの間に第３の膜（又は層）が介在することもあり得る。
【００１３】
本明細書で記述する実施形態は、本発明の理想的な例示図である断面図及び／又は平面図を参照して説明する。図面において、構成の大きさ及び厚さ等は明確性のために誇張することもあり得る。従って、製造技術及び／又は許容誤差等によって例示図の形態が変形され得る。本発明の実施形態は、図示した特定形態に制限されるものではなく、製造工程によって生成される形態の変化も含む。例えば、直角に図示したエッチング領域はラウンドされるか、或いは所定曲率を有する形態であり得る。従って、図面で例示した領域は概略的な属性を有し、図面で例示した領域の模様は素子の領域の特定形態を例示するためであり発明の範疇を制限するものではない。
【００１４】
本明細書の多様な実施形態で、第１、第２、第３等の用語を多様な領域、膜（又は層）等を記述するために使用するが、これらの領域を記述するために限定されるものではない。これらの用語は単なるいずれかの所定領域又は膜（又は層）を他の領域又は膜（又は層）と区別するために使用するだけである。従って、いずれかの実施形態において第１膜質として言及した膜質が他の実施形態では第２膜質として言及することもあり得る。ここに説明し例示する各実施形態はその相補的な実施形態も含む。明細書全体に亘り同一の参照符号で表示した部分は同一の構成要素を示す。
【００１５】
以下、本発明の半導体素子及びその形成方法を実施するための形態の具体例を、図面を参照しながら詳細に説明する。
【００１６】
図１は、本発明の一実施形態による半導体素子を示す断面図である。
【００１７】
図１を参照すると、基板１００内に一対の誘電パターン１４０ｃが配置される。一対の誘電パターン１４０ｃは互に離隔される。一対の誘電パターン１４０ｃは、窒化膜、酸化膜、又は酸窒化物を含む。基板１００は、シリコン基板、ゲルマニウム基板、又は半導体化合物基板である。これと異なり、基板１００は、エピタキシァル成長された半導体物質で形成されることもある。
【００１８】
基板１００内にドリフト領域１０７が配置される。ドリフト領域１０７は一対の誘電パターン１４０ｃの間の基板１００内に配置される。ドリフト領域１０７は第１導電型のドーパントでドーピングされた基板１００の一部分である。ドリフト領域１０７は基板１００の下部面に向かって突出する部分１０７ｐを含む。ドリフト領域１０７の突出する部分１０７ｐはドリフト領域１０７の下端の一部分から基板１００の下部面に向かって突出する形態である。
【００１９】
ドリフト領域１０７内に素子分離パターン１４０ａが配置される。素子分離パターン１４０ａは、一対の誘電パターン１４０ｃの間に配置され、一対の誘電パターン１４０ｃと離隔されるように配置される。素子分離パターン１４０ａは、窒化膜、酸化膜、又は酸窒化物を含む。一実施形態によると、素子分離パターン１４０ａは誘電パターン１４０ｃと同一の物質を含む。例えば、素子分離パターン１４０ａ及び誘電パターン１４０ｃはシリコン酸化物を含む。
【００２０】
素子分離パターン１４０ａの下部面は、第１深さＤ１を有し、誘電パターン１４０ｃの下部面の各々は第２深さＤ２を有する。一実施形態によると、第１深さＤ１は第２深さＤ２より小さい。例えば、第２深さＤ２は第１深さＤ１の２倍より大きい。
【００２１】
素子分離パターン１４０ａの下部面の全体は平面視点で１つの平面を構成する。素子分離パターン１４０ａの上部面から素子分離パターン１４０ａの下部面までの距離は均一である。例えば、素子分離パターン１４０ａの上部面から素子分離パターン１４０ａの下部面までの距離は第１深さＤ１で均一である。即ち、素子分離パターン１４０ａの下部面は段差を有しない。
【００２２】
素子分離パターン１４０ａの少なくとも一部分はドリフト領域１０７の突出する部分１０７ｐと平面視点で重畳する。例えば、素子分離パターン１４０ａはドリフト領域１０７の突出する部分１０７ｐと平面視点で完全に重畳することもある。
【００２３】
素子分離パターン１４０ａは第１方向に第１幅を有し、ドリフト領域１０７の突出する部分１０７ｐは第１方向に第２幅を有する。一実施形態によると、第２幅は第１幅と実質的に同一であるか或いは第１幅より大きい。しかし、本発明はこれに限定されない。これと異なり、ドリフト領域１０７の突出する部分１０７ｐの第２幅は素子分離パターン１４０ａの第１幅より小さいこともある。
【００２４】
誘電パターン１４０ｃ及び素子分離パターン１４０ａによって、基板１００内に活性領域が定義される。
【００２５】
ドリフト領域１０７内に第１ウェル領域１０９ａ及び第２ウェル領域１０９ｂが配置される。一実施形態によると、第２ウェル領域１０９ｂはドリフト領域１０７と同一な導電型のドーパントを含み、第１ウェル領域１０９ａは第２ウェル領域１０９ｂと異なる導電型のドーパントを含む。例えば、第２ウェル領域１０９ｂは第１導電型ドーパントを含み、第１ウェル領域１０９ａは第１導電型ドーパントと異なる導電型である第２導電型ドーパントを含む。
【００２６】
第１ウェル領域１０９ａ及び第２ウェル領域１０９ｂは互に離隔されて配置される。第１ウェル領域１０９ａは一対の誘電パターン１４０ｃの中の１つと素子分離パターン１４０ａとの間のドリフト領域１０７内に配置される。一実施形態によると、第１ウェル領域１０９ａは素子分離パターン１４０ａと互に離隔される。即ち、第１ウェル領域１０９ａと素子分離パターン１４０ａとの間にドリフト領域１０７の一部分が存在する。
【００２７】
ドリフト領域１０７のドーパント濃度は第１ウェル領域１０９ａのドーパント濃度及び第２ウェル領域１０９ｂのドーパント濃度より低い。
【００２８】
第２ウェル領域１０９ｂは一対の誘電パターン１４０ｃの中の他の１つと素子分離パターン１４０ａとの間のドリフト領域１０７内に配置される。一実施形態によると、素子分離パターン１４０ａの少なくとも一部分と第２ウェル領域１０９ｂとは平面視点で重畳する。例えば、素子分離パターン１４０ａの一側壁は第２ウェル領域１０９ｂの両側壁の間に位置する。しかし、本発明はこれに限定されない。図示したものと異なり、素子分離パターン１４０ａは第２ウェル領域１０９ｂと完全に重畳することもある。例えば、素子分離パターン１４０ａの両側壁が第２ウェル領域１０９ｂの両側壁の間に位置する。
【００２９】
第１ウェル領域１０９ａ内に第１ドーピング領域１５０ａ及び第２ドーピング領域１５０ｂが配置される。第１ドーピング領域１５０ａと第２ドーピング領域１５０ｂとは第１ウェル領域１０９ａの上端に一方向に並んで配置される。一方向はｘ軸に平行な方向である。一実施形態によると、第１ドーピング領域１５０ａ及び第２ドーピング領域１５０ｂは互に接触する。
【００３０】
第１ドーピング領域１５０ａ及び第２ドーピング領域１５０ｂは各々互に異なる導電型のドーパントでドーピングされる。一実施形態によると、第１ドーピング領域１５０ａは第１ウェル領域１０９ａに含まれるドーパントと同一な導電型のドーパントでドーピングされ、第２ドーピング領域１５０ｂはドリフト領域１０７に含まれるドーパントと同一な導電型のドーパントでドーピングされる。例えば、第１ドーピング領域１５０ａは第２導電型のドーパントでドーピングされ、第２ドーピング領域１５０ｂは第１導電型のドーパントでドーピングされる。
【００３１】
第２ウェル領域１０９ｂ内に第３ドーピング領域１５０ｃが配置される。第３ドーピング領域１５０ｃは第２ウェル領域１０９ｂの上端に配置され、第３ドーピング領域１５０ｃは平面視点で第２ウェル領域１０９ｂの少なくとも一部分と重畳する。第３ドーピング領域１５０ｃは第２ウェル領域１０９ｂ及びドリフト領域１０７に含まれるものと同一な導電型のドーパントを含む。例えば、第３ドーピング領域１５０ｃは第１導電型のドーパントでドーピングされる。
【００３２】
第１ドーピング領域１５０ａのドーピング濃度は第１ウェル領域１０９ａのドーピング濃度より高く、第２ドーピング領域１５０ｂ及び第３ドーピング領域１５０ｃのドーピング濃度は第２ウェル領域１０９ｂのドーピング濃度より高い。
【００３３】
基板１００上にゲートパターン１７０が配置される。ゲートパターン１７０は、平面視点で素子分離パターン１４０ａの少なくとも一部分、ドリフト領域１０７の一部分、及び第１ウェル領域１０９ａの少なくとも一部分と重畳する。ゲートパターン１７０は素子分離パターン１４０ａ及び第１ウェル領域１０９ａの間に介在するドリフト領域１０７の一部分及び第２ドーピング領域１５０ｂに隣接する第１ウェル領域１０９ａの上端の一部分を覆う。
【００３４】
ゲートパターン１７０と重畳する第１ウェル領域１０９ａの一部分内にチャンネル領域が定義され、本発明による半導体素子の動作時にチャンネル領域内にチャンネルが形成される。チャンネルが形成された場合、チャンネルを通じてキャリヤー（例えば、電子又はホール）がドリフト領域１０７を経て第２ドーピング領域１５０ｂと第３ドーピング領域１５０ｃとの間を移動する。
【００３５】
ゲートパターン１７０は、ドーピングされた半導体（例えば、ドーピングされたシリコン、ドーピングされたゲルマニウム等）、金属（例えば、タングステン、チタニウム、タンタル等）、導電性金属窒化物（例えば、窒化チタニウム、窒化タンタル等）、金属−半導体化合物（例えば、タングステンシリサイド、コバルトシリサイド等）等から選択される少なくとも１つを含む。
【００３６】
基板１００とゲートパターン１７０との間にゲート誘電パターン１６０が配置される。ゲート誘電パターン１６０は、酸化物（例えば、熱酸化物等）、窒化物、酸化窒化物、及び／又は高誘電物（例えば、酸化アルミニウム、酸化ハフニウム等のような金属酸化物等）等から選択される少なくとも１つを含む。
【００３７】
基板１００上に層間誘電膜１８０が配置される。層間誘電膜１８０はゲートパターン１７０を覆う。層間誘電膜１８０は、酸化膜、窒化膜、又は酸窒化物を含む。層間誘電膜１８０は単一層（ｓｉｎｇｌｅ−ｌａｙｅｒｅｄ）又は多層（ｍｕｌｔｉ−ｌａｙｅｒｅｄ）である。
【００３８】
層間誘電膜１８０内にそれぞれ離隔された第１コンタクトプラグ１８５ａ、第２コンタクトプラグ１８５ｂ、第３コンタクトプラグ１８５ｃ、及び第４コンタクトプラグ１８５ｄが配置される。第１コンタクトプラグ１８５ａは第１ドーピング領域１５０ａに電気的に連結される。第２コンタクトプラグ１８５ｂは第２ドーピング領域１５０ｂに電気的に連結される。第３コンタクトプラグ１８５ｃは第３ドーピング領域１５０ｃに電気的に連結される。第４コンタクトプラグ１８５ｄはゲートパターン１７０に電気的に連結される。
【００３９】
第１コンタクトプラグ１８５ａ、第２コンタクトプラグ１８５ｂ、第３コンタクトプラグ１８５ｃ、及び第４コンタクトプラグ１８５ｄは導電物質を含む。例えば、第１コンタクトプラグ１８５ａ、第２コンタクトプラグ１８５ｂ、第３コンタクトプラグ１８５ｃ、及び第４コンタクトプラグ１８５ｄは、ドーピングされた半導体（例えば、ドーピングされたシリコン、ドーピングされたゲルマニウム等）、金属（例えば、タングステン、チタニウム、タンタル等）、導電性金属窒化物（例えば、窒化チタニウム、窒化タンタル等）、金属−半導体化合物（例えば、タングステンシリサイド、コバルトシリサイド等）等から選択される少なくとも１つを含む。一実施形態によると、第１コンタクトプラグ１８５ａ、第２コンタクトプラグ１８５ｂ、第３コンタクトプラグ１８５ｃ、及び第４コンタクトプラグ１８５ｄは全て同一な導電物質を含む。
【００４０】
層間誘電膜１８０上に第１配線１９３、第２配線１９５、及び第３配線１９７を含む。第１配線１９３は第１コンタクトプラグ１８５ａ及び第２コンタクトプラグ１８５ｂに電気的に連結される。第２配線１９５は第４コンタクトプラグ１８５ｄに電気的に連結される。第３配線１９７は第３コンタクトプラグ１８５ｃに電気的に連結される。
【００４１】
第１配線１９３、第２配線１９５、及び第３配線１９７は導電物質を含む。例えば、第１配線１９３、第２配線１９５、及び第３配線１９７は、ドーピングされた半導体（例えば、ドーピングされたシリコン、ドーピングされたゲルマニウム等）、金属（例えば、タングステン、チタニウム、タンタル等）、導電性金属窒化物（例えば、窒化チタニウム、窒化タンタル等）、金属−半導体化合物（例えば、タングステンシリサイド、コバルトシリサイド等）等から選択される少なくとも１つを含む。
【００４２】
本実施形態によると、素子分離パターン１４０ａの第１深さＤ１は各誘電パターンの第２深さＤ２より小さい。本発明による半導体素子が動作すると、ゲートパターン１７０と重畳する第１ウェル領域１０９ａの一部分内にチャンネルが形成される。チャンネルが形成されると、チャンネルを通じてキャリヤー（例えば、電子又はホール）がドリフト領域１０７を経て第２ドーピング領域１５０ｂと第３ドーピング領域１５０ｃとの間を移動する。この場合、キャリヤーは第１ウェル領域１０９ａと素子分離パターン１４０ａとの間に位置するドリフト領域１０７の一部分を通じて移動する。仮に、素子分離パターン１４０ａの第１深さＤ１が各誘電パターンの第２深さＤ２と同一であるか或いはより大きい場合、キャリヤーは第１ウェル領域１０９ａと素子分離パターン１４０ａとの間のドリフト領域１０７の一部分に沿って移動する距離が増加する。即ち、キャリヤーが素子分離パターン１４０ａの下部面の下に位置するドリフト領域１０７の他の部分まで到達するためにより長い距離を移動しなければならない。キャリヤーの移動距離の増加によって半導体素子のオン抵抗が増加する。しかし、本実施形態によると、素子分離パターン１４０ａの第１深さＤ１は各誘電パターン１４０ｃの第２深さＤ２より小さいので、キャリヤーが第１ウェル領域１０９ａと素子分離パターン１４０ａとの間に位置するドリフト領域１０７の一部分に沿って移動する距離を最少化でき、これによって、半導体素子のオン抵抗を減少させることができる。
【００４３】
ドリフト領域１０７は基板１００の下部面に向かって突出する部分１０７ｐを有する。突出する部分１０７ｐによって、素子分離パターン１４０ａの下のドリフト領域１０７の深さが更に深くなる。従って、第２ドーピング領域１５０ｂ及び第３ドーピング領域１５０ｃの間を移動するキャリヤーが移動する空間が更に広くなる。従って、半導体素子のオン抵抗を減少できる。
【００４４】
次に、図面を参照して本発明の他の実施形態による半導体素子について詳細に説明する。図２は、本発明の他の実施形態による半導体素子を示す断面図である。
【００４５】
図２を参照すると、基板１００はトランジスター領域Ａ及びアライメント領域Ｂを含む。本実施形態で、トランジスター領域Ａは図１の実施形態で上述した構成要素を全て含む。
【００４６】
アライメント領域Ｂ内に埋め込み誘電パターン１４０ｂが配置される。埋め込み誘電パターン１４０ｂは、窒化物、酸化物、又は酸窒化物を含む。一実施形態によると、埋め込み誘電パターン１４０ｂは素子分離パターン１４０ａ及び誘電パターン１４０ｃと同一の誘電物質を含む。例えば、埋め込み誘電パターン１４０ｂ、素子分離パターン１４０ａ、及び誘電パターン１４０ｃは全てシリコン酸化物を含む。
【００４７】
埋め込み誘電パターン１４０ｂの下部面は第３深さＤ３を有する。一実施形態によると、埋め込み誘電パターン１４０ｂの第３深さＤ３は素子分離パターン１４０ａの下部面の第１深さＤ１と実質的に同一である。即ち、埋め込み誘電パターン１４０ｂの下部面の第３深さＤ３は誘電パターン１４０ｃの下部面の第２深さＤ２より小さい。
【００４８】
本実施形態による半導体素子は、図１を参照して説明した実施形態で説明したものと同一の効果を有する。
【００４９】
以下、図面を参照して本発明の一実施形態による半導体素子の形成方法について詳細に説明する。図３〜図８は、本発明の一実施形態による半導体素子の形成方法を説明する断面図である。
【００５０】
図３を参照すると、トランジスター領域Ａ及びアライメント領域Ｂを含む基板１００が提供される。アライメント領域Ｂは露光工程で使用されるアライメントキー（ａｌｉｇｎｍｅｎｔ  ｋｅｙ）を形成するための領域であり、トランジスター領域Ａは半導体素子を作動させるためのトランジスターが形成される領域である。基板１００は、シリコン基板、ゲルマニウム基板、又は半導体化合物基板である。これと異なり、基板１００はエピタキシァル成長された半導体物質で形成されることもある。
【００５１】
基板１００上に反射防止膜１１０を形成する。一実施形態によると、反射防止膜１１０は基板１００に対してエッチング選択比を有する物質で形成される。例えば、基板１００がシリコン基板で形成される場合、反射防止膜１１０はシリコン窒化物で形成される。
【００５２】
反射防止膜１１０上に第１開口部１１５ａ及び第２開口部１１５ｂを含む第１マスクパターン１２０が形成される。第１開口部１１５ａはトランジスター領域Ａ内に形成され、第２開口部１１５ｂはアライメント領域Ｂ内に形成される。第１開口部１１５ａ及び第２開口部１１５ｂは各々反射防止膜１１０の一部分を露出させる。
【００５３】
図４を参照すると、基板１００内に第１トレンチ１０５ａ及び第２トレンチ１０５ｂを形成する。第１トレンチ１０５ａはトランジスター領域Ａ内の基板１００内に形成され、第２トレンチ１０５ｂはアライメント領域Ｂ内の基板１００内に形成される。即ち、第２トレンチ１０５ｂは後続する露光工程でアライメントキーとして使用される。
【００５４】
第１トレンチ１０５ａ及び第２トレンチ１０５ｂは、第１マスクパターン１２０をエッチングマスクとして利用して第１開口部１１５ａ及び第２開口部１１５ｂによって露出した反射防止膜１１０をエッチングし、エッチングされた反射防止膜１１０から露出した基板１００をエッチングすることによって形成される。反射防止膜１１０のエッチング及び基板１００のエッチングは乾式エッチング工程によって遂行される。一実施形態によると、反射防止膜１１０のエッチング及び基板１００のエッチングは１つの工程チャンバー内で遂行される。これと異なり、反射防止膜１１０のエッチング及び基板１００のエッチングは異なるエッチング工程によって遂行することができる。この場合、反射防止膜１１０のエッチング及び基板１００のエッチングはそれぞれ異なる工程チャンバー内で遂行される。
【００５５】
第１トレンチ１０５ａは第１深さＤ１を有し、第２トレンチ１０５ｂは第３深さＤ３を有する。一実施形態によると、第１深さＤ１は第３深さＤ３と実質的に同一である。
【００５６】
第１トレンチ１０５ａは均一な深さに形成される。即ち、第１トレンチ１０５ａの下部面全体は基板１００の上部面に対して均一な距離を有する。第１トレンチ１０５ａの下部面は段差を有しない。
【００５７】
図５を参照すると、第１マスクパターン１２０を除去する。第１マスクパターン１２０の除去は、基板１００及び反射防止膜１１０に対してエッチング選択比を有する選択比を利用するエッチング工程によって遂行される。一実施形態によると、第１マスクパターン１２０の除去は湿式エッチング工程によって遂行される。
【００５８】
エッチングされた反射防止膜１１０上に第２マスクパターン１３３を形成する。第２マスクパターン１３３は第２トレンチ１０５ｂを満たすように形成される。第２マスクパターン１３３は、アライメント領域Ｂを完全に覆い、トランジスター領域Ａの一部分を露出させる。一実施形態によると、第２マスクパターン１３３はフォトレジストを含む。
【００５９】
第２マスクパターン１３３から露出した基板１００内にドリフト領域１０７を形成する。ドリフト領域１０７は第２マスクパターン１３３から露出した基板１００に第１導電型のドーパントを注入することによって形成される。
【００６０】
ドリフト領域１０７は基板１００の下部面に向かって突出する部分１０７ｐを含む。ドリフト領域１０７の突出する部分１０７ｐはドリフト領域１０７の下端の一部分から基板１００の下部面に向かって突出する形態である。ドリフト領域１０７の突出する部分１０７ｐは第１トレンチ１０５ａのプロフィールに沿って形成される。本実施形態によると、ドリフト領域１０７を形成する前に第１トレンチ１０５ａが先に形成されるため、ドリフト領域１０７が突出する部分１０７ｐを有するように形成される。
【００６１】
図６を参照すると、第２マスクパターン１３３を除去する。第２マスクパターン１３３の除去は、基板１００及び反射防止膜１１０に対してエッチング選択比を有するエッチャントを利用するエッチング工程によって遂行される。一実施形態によると、第２マスクパターン１３３の除去は湿式エッチング工程によって遂行される。
【００６２】
第２マスクパターン１３３を除去した反射防止膜１１０上及び基板１００上に第３マスクパターン１３５を形成する。第３マスクパターン１３５は第２トレンチ１０５ｂを満たすように形成される。第３マスクパターン１３５は、アライメント領域Ｂを完全に覆い、トランジスター領域Ａの一部分を露出させる。一実施形態によると、第３マスクパターン１３５はフォトレジストを含む。
【００６３】
基板１００内に一対の第３トレンチ１０５ｃを形成する。一対の第３トレンチ１０５ｃは互に離隔されるように形成される。一対の第３トレンチ１０５ｃの中の１つはドリフト領域１０７の一側に隣接するように形成され、一対の第３トレンチ１０５ｃの中の他の１つはドリフト領域１０７の他側に隣接するように形成される。従って、ドリフト領域１０７は一対の第３トレンチ１０５ｃの間の基板１００内に配置された形態である。
【００６４】
各第３トレンチは第２深さＤ２を有する。一実施形態によると、第２深さＤ２は第１深さＤ１より大きい。例えば、第２深さＤ２は第１深さＤ１の２倍より大きい。
【００６５】
図７を参照すると、基板１００内に、素子分離パターン１４０ａ、一対の誘電パターン１４０ｃ、及び埋め込み誘電パターン１４０ｂを形成する。素子分離パターン１４０ａは第１トレンチ１０５ａ内に形成され、一対の誘電パターン１４０ｃは第３トレンチ１０５ｃ内に形成され、埋め込み誘電パターン１４０ｂは第２トレンチ１０５ｂ内に形成される。
【００６６】
素子分離パターン１４０ａ、一対の誘電パターン１４０ｃ、及び埋め込み誘電パターン１４０ｂは、基板１００上に第１トレンチ１０５ａ、第２トレンチ１０５ｂ、及び第３トレンチ１０５ｃを満たす誘電膜を形成し、基板１００の上部面が露出する時まで誘電膜をエッチングすることによって形成される。
【００６７】
一実施形態によると、誘電パターン１４０ｃ及び素子分離パターン１４０ａによって基板１００内に活性領域が定義される。
【００６８】
基板１００内に第１ウェル領域１０９ａ及び第２ウェル領域１０９ｂを形成する。第１ウェル領域１０９ａは一対の誘電パターン１４０ｃの中の１つと素子分離パターン１４０ａとの間のドリフト領域１０７内に形成される。第１ウェル領域１０９ａは１つの誘電パターンと素子分離パターン１４０ａとの間のドリフト領域１０７内に第２導電型のドーパントを注入することによって形成される。第２導電型のドーパントは第１導電型のドーパントと異なる導電型である。例えば、第１導電型のドーパントはＮ型ドーパントである場合、第２導電型のドーパントはＰ型ドーパントである。
【００６９】
第１ウェル領域１０９ａの一側は１つの誘電パターンと接触する。第１ウェル領域１０９ａの他側は素子分離パターン１４０ａと離隔される。即ち、第１ウェル領域１０９ａと素子分離パターン１４０ａとの間にドリフト領域１０７の一部分が存在する。
【００７０】
第２ウェル領域１０９ｂは一対の誘電パターン１４０ｃの中の他の１つと素子分離パターン１４０ａとの間のドリフト領域１０７内に形成される。第２ウェル領域１０９ｂは他の１つの誘電パターン１４０ｃと素子分離パターン１４０ａとの間のドリフト領域１０７内に第１導電型のドーパントを注入することによって形成される。一実施形態によると、第２ウェル領域１０９ｂの一側は素子分離パターン１４０ａと互に接触する。また、第２ウェル領域１０９ｂの他側は他の１つの誘電パターン１４０ｃと接触する。
【００７１】
図８を参照すると、第１ウェル領域１０９ａ内に第１ドーピング領域１５０ａ及び第２ドーピング領域１５０ｂを形成する。第１ドーピング領域１５０ａは第１ウェル領域１０９ａの上端の一部分に第２導電型のドーパントを注入することによって形成され、第２ドーピング領域１５０ｂは第１ドーピング領域１５０ａに隣接する第１ウェル領域１０９ａの上端に第１導電型のドーパントを注入することによって形成される。
【００７２】
第１ドーピング領域１５０ａと第２ドーピング領域１５０ｂとは第１ウェル領域１０９ａの上端に一方向に互に隣接するように形成される。一方向はｘ軸に平行な方向である。一実施形態によると、第１ドーピング領域１５０ａ及び第２ドーピング領域１５０ｂは接触する。
【００７３】
第２ウェル領域１０９ｂ内に第３ドーピング領域１５０ｃを形成する。第３ドーピング領域１５０ｃの形成は、第２ウェル領域１０９ｂの上端に第１導電型のドーパントを注入することによって形成される。
【００７４】
基板１００上にゲートパターン１７０及びゲート誘電パターン１６０を形成する。一実施形態によると、ゲートパターン１７０及びゲート誘電パターン１６０は、基板１００上にゲート誘電膜及びゲート導電膜を形成し、ゲート誘電膜及びゲート導電膜をパターニングすることによって形成される。
【００７５】
図２を再び参照すると、基板１００上に層間誘電膜１８０を形成する。層間誘電膜１８０は化学気相蒸着工程又は物理気相蒸着工程によって形成される。
【００７６】
層間誘電膜１８０内に、層間誘電膜１８０を貫通して互に離隔された第１ホール、第２ホール、第３ホール、及び第４ホールを形成する。第１ホールは第１ドーピング領域１５０ａの一部分を露出させ、第２ホールは第２ドーピング領域１５０ｂの一部分を露出させ、第３ホールは第３ドーピング領域１５０ｃの一部分を露出させ、第４ホールはゲートパターン１７０の一部分を露出させる。
【００７７】
第１ホール、第２ホール、第３ホール、及び第４ホール内に各々第１コンタクトプラグ１８５ａ、第２コンタクトプラグ１８５ｂ、第３コンタクトプラグ１８５ｃ、及び第４コンタクトプラグ１８５ｄを形成する。第１コンタクトプラグ１８５ａ、第２コンタクトプラグ１８５ｂ、第３コンタクトプラグ１８５ｃ、及び第４コンタクトプラグ１８５ｄは層間誘電膜１８０上に第１ホール、第２ホール、第３ホール、及び第４ホールを満たす導電膜を形成し、層間誘電膜１８０の上部面が露出する時まで導電膜をエッチングすることによって形成され。
【００７８】
層間誘電膜１８０の上に第１配線１９３、第２配線１９５、及び第３配線１９７を形成する。第１配線１９３は第１コンタクトプラグ１８５ａ及び第２コンタクトプラグ１８５ｂと電気的に連結される。第２配線１９５は第４コンタクトプラグ１８５ｄと電気的に連結される。第３配線１９７は第３コンタクトプラグ１８５ｃと電気的に連結される。第１配線１９３、第２配線１９５、及び第３配線１９７は、層間誘電膜１８０上に配線導電膜を形成し、配線導電膜をパターニングすることによって形成される。
【００７９】
本実施形態によると、露光工程で使用されるアライメントキーとして使用される第２トレンチ１０５ｂを形成する時に第１トレンチ１０５ａを形成する。即ち、第３トレンチ１０５ｃより深さが浅い第１トレンチ１０５ａを形成するために別のパターニング工程が遂行されずに、第１トレンチ１０５ａと第２トレンチ１０５ｂとは１つのパターニング工程によって形成される。従って、半導体素子の製造工程を単純化することができ、製造費用を減らすことができる。
【００８０】
以上、図面を参照しながら本発明の実施形態を説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【００８１】
１００    基板
１０５ａ    第１トレンチ
１０５ｂ    第２トレンチ
１０５ｃ    第３トレンチ
１０７    ドリフト領域
１０７ｐ    ドリフト領域の突出する部分
１０９ａ    第１ウェル領域
１０９ｂ    第２ウェル領域
１１０    反射防止膜
１１５ａ    第１開口部
１１５ｂ    第２開口部
１２０    第１マスクパターン
１３３    第２マスクパターン
１３５    第３マスクパターン
１４０ａ    素子分離パターン
１４０ｂ    埋め込み誘電パターン
１４０ｃ    誘電パターン
１５０ａ    第１ドーピング領域
１５０ｂ    第２ドーピング領域
１５０ｃ    第３ドーピング領域
１６０    ゲート誘電パターン
１７０    ゲートパターン
１８０    層間誘電膜
１８５ａ    第１コンタクトプラグ
１８５ｂ    第２コンタクトプラグ
１８５ｃ    第３コンタクトプラグ
１８５ｄ    第４コンタクトプラグ
１９３    第１配線
１９５    第２配線
１９７    第３配線
Ａ    トランジスター領域
Ｂ    アライメント領域
【図１】
2013135233.tif 000003
【図２】
2013135233.tif 000004
【図３】
2013135233.tif 000005
【図４】
2013135233.tif 000006
【図５】
2013135233.tif 000007
【図６】
2013135233.tif 000008
【図７】
2013135233.tif 000009
【図８】
2013135233.tif 000010