(57)【要約】【課題】アンダーフィル樹脂の這い上がりを抑制しつつ、チップ積層体の隙間へのアンダーフィル樹脂の充填性を高めることによって、信頼性や電気的な接続性を向上させた積層型半導体装置を提供する。【解決手段】実施形態の積層型半導体装置１は、配線基板２上に配置されたチップ積層体７を具備する。複数の半導体チップ６は貫通電極１０とバンプ電極１１とを介して電気に接続されている。チップ積層体７の最上段に位置する半導体チップ６Ｄは、その直下の半導体チップ６Ｃに対して外形をずらして配置されている。複数の半導体チップ６間の隙間には、アンダーフィル樹脂１２が一括して充填されている。【選択図】図１
2013175585.tif 000002
【特許請求の範囲】
【請求項１】
外部端子を備える第１の面と、内部端子とチップ搭載領域とを備える第２の面とを有する配線基板と、
第１の電極を有する第１の半導体チップと、第２の電極と、前記第２の電極と電気的に接続された貫通電極とを有し、前記貫通電極を前記第１の電極と第１のバンプ電極を介して電気的に接続しつつ、前記第１の半導体チップ上に積層された第２の半導体チップと、第３の電極と、前記第３の電極と電気的に接続された貫通電極とを有し、前記貫通電極を前記第２の電極と第２のバンプ電極を介して電気的に接続しつつ、前記第２の半導体チップ上に積層された第３の半導体チップと、前記第１の半導体チップと前記第２の半導体チップとの隙間、および前記第２の半導体チップと前記第３の半導体チップとの隙間に充填されたアンダーフィル樹脂と、前記第１、第２および第３の半導体チップを封止するように、前記配線基板の前記第２の面上に設けられた封止樹脂層とを備え、前記配線基板の前記チップ搭載領域に配置されたチップ積層体とを具備し、
前記第１、第２および第３の半導体チップは同一の外形形状を有し、前記第１および第２の半導体チップは外形を揃えて配置されていると共に、前記第３の半導体チップは前記第２の半導体チップに対して外形をずらして配置されており、
前記第２の電極は、前記第２の半導体チップの前記第２の電極の形成面に設けられた再配線層、または前記第３の半導体チップの前記第３の電極の形成面とは反対側の面に設けられた再配線層と、前記第２のバンプ電極とを介して、前記第３の半導体チップ内に設けられた前記貫通電極と電気的に接続されており、
前記第３の半導体チップは、前記配線基板の前記内部端子と金属ワイヤまたはバンプ電極を介して電気的に接続されていることを特徴とする積層型半導体装置。
【請求項２】
第１の電極を有する第１の半導体チップと、
第２の電極と、前記第２の電極と電気的に接続された貫通電極とを有し、前記貫通電極を前記第１の電極と第１のバンプ電極を介して電気的に接続しつつ、前記第１の半導体チップ上に積層された第２の半導体チップと、
第３の電極と、前記第３の電極と電気的に接続された貫通電極とを有し、前記貫通電極を前記第２の電極と第２のバンプ電極を介して電気的に接続しつつ、前記第２の半導体チップ上に積層された第３の半導体チップと、
前記第１の半導体チップと前記第２の半導体チップとの隙間、および前記第２の半導体チップと前記第３の半導体チップとの隙間に充填されたアンダーフィル樹脂とを備えるチップ積層体を具備し、
前記第１、第２および第３の半導体チップは同一の外形形状を有し、かつ前記第３の半導体チップは前記第２の半導体チップに対して外形をずらして配置されていることを特徴とする積層型半導体装置。
【請求項３】
請求項２記載の積層型半導体装置において、
前記第２の電極は、前記第２の半導体チップの前記第２の電極の形成面に設けられた再配線層、または前記第３の半導体チップの前記第３の電極の形成面とは反対側の面に設けられた再配線層と、前記第２のバンプ電極とを介して、前記第３の半導体チップ内に設けられた前記貫通電極と電気的に接続されていることを特徴とする積層型半導体装置。
【請求項４】
請求項２または請求項３記載の積層型半導体装置において、
さらに、外部端子を備える第１の面と、内部端子とチップ搭載領域とを備える第２の面とを有する配線基板を具備し、
前記チップ積層体は、前記第１の半導体チップが前記配線基板側に位置するように、前記配線基板の前記チップ搭載領域上に配置されており、
前記第３の半導体チップは、前記配線基板の前記内部端子と金属ワイヤを介して電気的に接続されていることを特徴とする積層型半導体装置。
【請求項５】
請求項２または請求項３記載の積層型半導体装置において、
さらに、外部端子を備える第１の面と、内部端子とチップ搭載領域とを備える第２の面とを有する配線基板を具備し、
前記チップ積層体は、前記第３の半導体チップが前記配線基板側に位置するように、前記配線基板の前記チップ搭載領域上に配置されており、
前記第３の半導体チップは、前記配線基板の前記内部端子とバンプ電極を介して電気的に接続されていることを特徴とする積層型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、積層型半導体装置に関する。
【背景技術】
【０００２】
半導体装置の小型化や高機能化等を実現するために、１つのパッケージ内に複数の半導体チップを積層して封止したＳｉＰ（Ｓｙｓｔｅｍ  ｉｎ  Ｐａｃｋａｇｅ）構造の半導体装置が実用化されている。ＳｉＰ構造の半導体装置では、半導体チップ間の電気信号を高速に送受信することが求められている。このため、積層された半導体チップ間の電気的な接続には、半導体チップ内に設けられた貫通電極とバンプ電極とが用いられるようになってきている。このような半導体装置は、例えば配線基板上に複数の半導体チップを積層しつつ、複数の半導体チップ間をバンプ電極で電気的に接続することにより作製される。複数の半導体チップ間の隙間には、アンダーフィル樹脂が充填される。
【０００３】
複数の半導体チップを積層したチップ積層体の隙間にアンダーフィル樹脂を充填するにあたって、半導体チップの積層数が増加するにつれてアンダーフィル樹脂の充填性が低下することが懸念されている。特に、チップ積層体の上段部側にアンダーフィル樹脂の未充填が発生しやすい。また、アンダーフィル樹脂の未充填を抑制するために、樹脂供給量を増やすと最上段の半導体チップ上にアンダーフィル樹脂が這い上がり、半導体チップと配線基板との電気的な接続等が損なわれるおそれがある。このようなことから、アンダーフィル樹脂の這い上がりを抑制しつつ、チップ積層体の隙間へのアンダーフィル樹脂の充填性を高めることによって、チップ積層体の信頼性を向上させることが求められている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−３０１８６３号公報
【特許文献２】特開２００７−２０７８０５号公報
【特許文献３】特開２０１０−０５６１３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、アンダーフィル樹脂の這い上がりを抑制しつつ、チップ積層体の隙間へのアンダーフィル樹脂の充填性を高めることによって、信頼性や電気的な接続性を向上させた積層型半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の積層型半導体装置は、第１の電極を有する第１の半導体チップと、第２の電極とそれと電気的に接続された貫通電極とを有し、貫通電極を第１の電極と第１のバンプ電極を介して電気的に接続しつつ、第１の半導体チップ上に積層された第２の半導体チップと、第３の電極とそれと電気的に接続された貫通電極とを有し、貫通電極を第２の電極と第２のバンプ電極を介して電気的に接続しつつ、第２の半導体チップ上に積層された第３の半導体チップと、第１の半導体チップと第２の半導体チップとの隙間、および第２の半導体チップと第３の半導体チップとの隙間に充填されたアンダーフィル樹脂とを備えるチップ積層体を具備する。第１、第２および第３の半導体チップは同一の外形形状を有し、第３の半導体チップは第２の半導体チップに対して外形をずらして配置されている。
【図面の簡単な説明】
【０００７】
【図１】実施形態による積層型半導体装置を示す断面図である。
【図２】図１に示す積層型半導体装置における半導体チップ間の接続構造の一例を拡大して示す断面図である。
【図３】図１に示す積層型半導体装置における半導体チップ間の接続構造の他の例を拡大して示す断面図である。
【図４】図１に示す積層型半導体装置の第１の変形例を示す断面図である。
【図５】図１に示す積層型半導体装置の第２の変形例を示す断面図である。
【図６】図１に示す積層型半導体装置の第３の変形例を示す断面図である。
【図７】第１の実施形態による積層型半導体装置の製造方法を示す断面図である。
【図８】第２の実施形態による積層型半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【０００８】
以下、実施形態の積層型半導体装置について、図面を参照して説明する。図１は実施形態による積層型半導体装置の構成を示す断面図である。図２および図３は図１に示す積層型半導体装置の貫通電極およびバンプ電極による半導体チップ間の接続構造の例を拡大して示す断面図である。
【０００９】
図１に示す積層型半導体装置１は、インターポーザ基板として配線基板２を具備している。配線基板２は、例えば絶縁樹脂基板の表面や内部に配線網（図示せず）を設けたものであり、具体的にはガラス−エポキシ樹脂やＢＴ樹脂（ビスマレイミド・トリアジン樹脂）等の絶縁樹脂を使用したプリント配線板（多層プリント基板等）が適用される。配線基板２は、外部端子の形成面となる第１の面２ａと、内部端子の形成面およびチップ積層体の搭載面となる第２の面２ｂとを有している。
【００１０】
配線基板２の第１の面２ａには、外部端子３が形成されている。積層型半導体装置１をＢＧＡパッケージとして使用する場合、外部端子３は半田ボールや半田メッキ等からなる突起端子で構成される。積層型半導体装置１をＬＧＡパッケージとして使用する場合、外部端子３としてＡｕメッキ等からなる金属ランドが設けられる。配線基板２の第２の面２ｂには、内部端子４が設けられている。内部端子４は、チップ積層体との接続時に接続部として機能するものであり、配線基板２の配線網を介して外部端子３と電気的に接続されている。さらに、配線基板２の第２の面２ｂには、チップ搭載領域５が設けられている。
【００１１】
配線基板２の第２の面２ｂのチップ搭載領域５上には、複数の半導体チップ６（６Ａ〜６Ｄ）を有するチップ積層体７が配置されている。チップ積層体７は、最下段に位置する半導体チップ６Ａ上に複数の半導体チップ６Ｂ〜６Ｄを順に積層することにより構成さている。複数の半導体チップ６Ａ〜６Ｄは、同一の外形形状を有している。半導体チップ６の具体例としては、ＮＡＮＤ型フラッシュメモリのようなメモリチップが挙げられるが、これに限られるものではない。図１は４個の半導体チップ６Ａ〜６Ｄでチップ積層体７を構成しているが、半導体チップ６の積層数はこれに限定されるものではない。チップ積層体７は３個以上の半導体チップ６を積層したものであればよく、具体的な半導体チップ６の積層数は積層型半導体装置１の用途や性能等に応じて適宜に設定されるものである。
【００１２】
チップ積層体７は、最下段に位置する半導体チップ６Ａの下面（非回路面）を接着剤層８で配線基板２の第２の面２ｂ（チップ搭載領域５）に接着することによって、配線基板２の第２の面２ｂ上に搭載されている。チップ積層体７の最下段に位置する半導体チップ６Ａは、配線基板２の第２の面２ｂと絶縁性樹脂等からなる接着剤層８で接着されているだけであって、配線基板２の第２の面２ｂに設けられた配線（内部端子４等）と直接的には電気的に接続されていない。最下段の半導体チップ６Ａと配線基板２とを接着する接着剤層８には、熱硬化性樹脂や感光性樹脂等が用いられる。
【００１３】
チップ積層体７を構成する半導体チップ６Ａ〜６Ｄの上面（回路面）には、それぞれ電極９が設けられている。半導体チップ６Ａ〜６Ｄの電極９は、二段目から最上段までの半導体チップ６Ｂ〜６Ｄの内部にそれぞれ設けられた貫通電極（スルーシリコンビア（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ：ＴＳＶ））１０と、これら貫通電極１０間を接続するバンプ電極１１とを介して、順に電気的に接続されている。最下段に位置する半導体チップ６Ａは、配線基板２の第２の面２ｂとは接着剤層８で接着されているだけであって、二段目の半導体チップ６Ｂのみと電気的に接続される。このため、半導体チップ６Ａ内の貫通電極は必ずしも必要ではない。
【００１４】
上述したバンプ電極１１を介して接続された半導体チップ６間の隙間、すなわち隣接する半導体チップ６間の隙間には、アンダーフィル樹脂１２が充填されている。アンダーフィル樹脂１２は、チップ積層体７の側面に供給され、毛細管現象等を利用して半導体チップ６間の隙間に充填される。アンダーフィル樹脂１２としては、例えば熱硬化性樹脂が用いられる。アンダーフィル樹脂１２は、複数の半導体チップ６間の隙間に一括して充填された後、熱硬化処理（キュア処理）等が施されて硬化物となる。
【００１５】
ところで、チップ積層体７を構成する半導体チップ６Ａ〜６Ｄの外形は、上述したように同一の矩形状とされている。同一の外形形状を有する複数の半導体チップ６Ａ〜６Ｄ、具体的には３個以上の半導体チップ６Ａ〜６Ｄを、貫通電極１０とバンプ電極１１とで電気的に接続しつつ積層する場合、積層型半導体装置（半導体パッケージ）の小型化を図るためには、全ての半導体チップ６Ａ〜６Ｄの外形を揃えて積層することが考えられる。半導体チップ６は、例えば７０μｍ以下程度の厚さを有している。このような半導体チップ６の積層数が増大するにつれて、最上段に位置する半導体チップ６Ｄとその直下に位置する半導体チップ６Ｃとの隙間に対するアンダーフィル樹脂１２の充填性が低下しやすい。
【００１６】
すなわち、複数の半導体チップ６Ａ〜６Ｄの外形を揃えて積層した場合、半導体チップ６Ｃと半導体チップ６Ｄとの隙間にアンダーフィル樹脂１２の未充填不良が生じやすい。一方、アンダーフィル樹脂１２の未充填不良の発生を抑制するために、アンダーフィル樹脂１２の供給量を増やすと、最上段の半導体チップ６Ｄの上面（回路面）にアンダーフィル樹脂１２が這い上がる不良が生じやすくなる。最上段の半導体チップ６Ｄの上面には、後述するように再配線層や金属ワイヤとの接続部等が形成されている。このため、アンダーフィル樹脂１２が最上段の半導体チップ６Ｄの上面に這い上がると、チップ積層体７と配線基板２とを金属ワイヤ等で電気的に接続できなくなるおそれがある。
【００１７】
このような点に対して、実施形態の積層型半導体装置１においては、最上段の半導体チップ６Ｄをその直下の半導体チップ６Ｃに対して外形をチップ表面と平行な方向にずらして配置している。アンダーフィル樹脂１２の未充填不良は、上記したように最上段の半導体チップ６Ｄとその直下の半導体チップ６Ｃとの隙間に生じやすいため、最上段の半導体チップ６Ｄのみを他の半導体チップ６Ａ〜６Ｃに対してずらして配置している。最上段の半導体チップ６Ｄを除く他の半導体チップ６Ａ〜６Ｃは、積層型半導体装置（半導体パッケージ）１の小型化を損なわないように外形を揃えて積層されている。
【００１８】
最上段の半導体チップ６Ｄは、その直下の半導体チップ６Ｃに対して距離Ｌだけずらして配置されているため、半導体チップ６Ｃの上面は距離Ｌの分だけ露出している。この半導体チップ６Ｃの露出部分を目標にして、例えばディスペンサでアンダーフィル樹脂（液状樹脂）１２を供給する。供給されたアンダーフィル樹脂１２は、半導体チップ６Ｃの露出部分から最上段の半導体チップ６Ｄとその直下の半導体チップ６Ｃとの隙間に流入すると共に、外形を揃えて積層された下段側の半導体チップ６Ａ〜６Ｃの側面を伝わりつつ、半導体チップ６Ａ〜６Ｃ間の各隙間に流入する。半導体チップ６Ｃの露出部分を利用することによって、最上段の半導体チップ６Ｄとその直下の半導体チップ６Ｃとの隙間にアンダーフィル樹脂１２を十分に供給することが可能となる。
【００１９】
このように、最上段の半導体チップ６をずらして配置することによって、最上段の半導体チップ６Ｄとその直下の半導体チップ６Ｃとの隙間におけるアンダーフィル樹脂１２の未充填不良の発生を抑制することができる。さらに、半導体チップ６Ｃの露出部分がアンダーフィル樹脂１２の受け部として機能するため、最上段の半導体チップ６Ｄの上面へのアンダーフィル樹脂１２の這い上がりを抑制することができる。すなわち、アンダーフィル樹脂１２の未充填不良の発生を抑制しつつ、最上段の半導体チップ６Ｄの上面にアンダーフィル樹脂１２が這い上がることによるチップ積層体７と配線基板２との電気的な接続不良の発生等を抑制することができる。従って、信頼性や電気的な接続性を向上させた積層型半導体装置１を提供することが可能となる。
【００２０】
最上段の半導体チップ６Ｄの半導体チップ６Ｃに対するずらし量（Ｌ）は０．１〜１ｍｍの範囲とすることが好ましい。ずらし量（Ｌ）が０．１ｍｍ未満であると、アンダーフィル樹脂１２の受け部としての機能が不足し、アンダーフィル樹脂１２の這い上がりを抑制できないおそれがある。一方、半導体チップ６Ｄのずらし量（Ｌ）を１ｍｍを超えて設定しても、それ以上に効果を高めることができないだけでなく、積層型半導体装置（半導体パッケージ）１がその分だけ大型化してしまう。最上段の半導体チップ６Ｄのずらし量（Ｌ）は０．３〜０．５ｍｍの範囲とすることがより好ましい。なお、複数の半導体チップ６を積層する際のダイシング精度やバンプ電極の形成精度等によるずれ量は２０〜３０μｍ程度であり、最大でも５０μｍ（０．０５ｍｍ）を超えることはない。
【００２１】
図１は最上段の半導体チップ６Ｄを一方向（半導体チップ６Ｃの１つの外形辺に対して平行な方向）にずらした状態を示している。最上段の半導体チップ６Ｄは二方向（半導体チップ６Ｃの２つの外形辺に対してそれぞれ平行な方向）にずらして配置してもよい。また場合によって、半導体チップ６Ｃの外形辺とは平行ではない方向に最上段の半導体チップ６Ｄをずらしてもよい。ただし、積層型半導体装置（半導体パッケージ）１の小型化を図りつつ、アンダーフィル樹脂１２の未充填や這い上がりを効果的に抑制する上で、最上段の半導体チップ６Ｄは一方向に平行にずらすことが好ましい。
【００２２】
上述したように、最上段の半導体チップ６Ｄをその直下の半導体チップ６Ｃに対してずらして配置した場合、最上段の半導体チップ６Ｄに設けられた貫通電極１０とその直下の半導体チップ６Ｃに設けられた貫通電極１０との位置は、半導体チップ６Ｄのずらし量（Ｌ）に対応してずれることになる。従って、貫通電極１０間を接続するバンプ電極１１を再配置する必要がある。最上段の半導体チップ６Ｄをずらして配置した場合の半導体チップ６間の接続構造について、図２および図３を参照して説明する。
【００２３】
最下段の半導体チップ６Ａから三段目の半導体チップ６Ｃまでは、貫通電極１０とバンプ電極１１とを介して順に接続される。すなわち、最下段の半導体チップ６Ａの電極９Ａは、二段目の半導体チップ６Ｂ内に設けられた貫通電極１０Ａと第１のバンプ電極１１Ａを介して電気的に接続される。具体的には、最下段の半導体チップ６Ａの回路面（上面）には、電極９Ａと電気的に接続された下部バンプ１３が形成されている。二段目の半導体チップ６Ｂの非回路面（下面）には、貫通電極１０Ａと電気的に接続された上部バンプ１４が形成されている。二段目の半導体チップ６Ｂは、上部バンプ１４を下部バンプ１３に接続しつつ、最下段の半導体チップ６Ａ上に積層されている。
【００２４】
最下段の半導体チップ６Ａと二段目の半導体チップ６Ｂとは、下部バンプ１３と上部バンプ１４との接続体（第１のバンプ電極１１Ａ）を介して、電気的および機械的に接続されている。三段目の半導体チップ６Ｃについても同様である。すなわち、二段目の半導体チップ６Ｂの回路面（上面）には、電極９Ｂと電気的に接続された下部バンプ１３が形成されている。三段目の半導体チップ６Ｃの非回路面（下面）には、貫通電極１０Ｂと電気的に接続された上部バンプ１４が形成されている。二段目の半導体チップ６Ｂと三段目の半導体チップ６Ｃとは、下部バンプ１３と上部バンプ１４との接続体（第２のバンプ電極１１Ｂ）を介して、電気的および機械的に接続されている。なお、半導体チップ６を５個以上積層する場合、基本的には最上段の半導体チップ６を除いて同様に接続される。
【００２５】
最上段の半導体チップ６Ｄについては、上述したように貫通電極１０Ｃの位置が三段目の半導体チップ６Ｃの貫通電極１０Ｂの位置からずれている。そこで、図２に示すように、三段目の半導体チップ６Ｃの回路面（上面）に、予め電極９Ｃに電気的に接続された再配線層１５を設けておき、この再配線層１５により第３のバンプ電極１１Ｃを再配置する。すなわち、三段目の半導体チップ６Ｃの回路面（上面）には、一方の端部が電極９Ｃと電気的に接続された再配線層１５が設けられており、さらに再配線層１５の他方の端部に下部バンプ１３が形成されている。最上段の半導体チップ６Ｄの非回路面（下面）には、貫通電極１０Ｃと電気的に接続された上部バンプ１４が形成されている。
【００２６】
最上段の半導体チップ６Ｄは、上部バンプ１４を下部バンプ１３に接続しつつ、三段目の半導体チップ６Ｃ上に積層されている。三段目の半導体チップ６Ｃの電極９Ｃと最上段の半導体チップ６Ｄの電極９Ｄとは、再配線層１５と下部バンプ１３と上部バンプ１４との接続体（第３のバンプ電極１１Ｃ）と貫通電極１０Ｃとを介して電気的に接続されている。三段目の半導体チップ６Ｃに設けられた下部バンプ１３は、最上段の半導体チップ６Ｄに設けられた上部バンプ１４と位置が整合するように、再配線層１５により再配置されている。従って、三段目の半導体チップ６Ｃと位置をずらした最上段の半導体チップ６Ｄとを、第３のバンプ電極１１Ｃで電気的に接続することが可能とされている。
【００２７】
図２は再配線層１５を三段目の半導体チップ６Ｃの回路面（上面）に設けた接続構造を示している。再配線層１５は、図３に示すように、最上段の半導体チップ６Ｄの非回路面（下面）に設けてもよい。図３に示す最上段の半導体チップ６Ｄの非回路面には、一方の端部が貫通電極１０Ｃと電気的に接続された再配線層１５が設けられている。最上段の半導体チップ６Ｄの非回路面に設けられる上部バンプ１４は、三段目の半導体チップ６Ｃの電極９Ｃ上に設けられた下部バンプ１３と位置が整合するように、再配線層１５により再配置されている。従って、三段目の半導体チップ６Ｃと位置をずらした最上段の半導体チップ６Ｄとを、第３のバンプ電極１１Ｃで電気的に接続することが可能とされている。
【００２８】
このように、三段目の半導体チップ６Ｃと最上段の半導体チップ６Ｄとの電気的な接続には、三段目の半導体チップ６Ｃの上面に設けた再配線層１５、または最上段の半導体チップ６Ｄの下面に設けた再配線層１５のいずれを用いてもよい。再配線層１５は、例えばウエハ工程で予め形成される。再配線層１５の形成材料としては、Ｃｕ、Ｃｕ合金、Ａｌ、Ａｌ合金等が挙げられる。後述するように、最上段の半導体チップ６Ｄの表面に再配線層を形成する場合も同様であり、再配線層はＣｕ、Ｃｕ合金、Ａｌ、Ａｌ合金等で形成される場合が多い。そのような場合において、接続性等を考慮して最表面層をＡｕやＡｕ合金等で形成してもよい。
【００２９】
上述したように、隣接する半導体チップ６の両方にバンプ１３、１４を形成する場合、半田／半田、Ａｕ／半田、半田／Ａｕ、Ａｕ／Ａｕ等の組合せを適用することができる。バンプ１３、１４を構成する半田としては、Ｓｎ−Ｃｕ合金、Ｓｎ−Ａｇ合金、Ｓｎ−Ａｇ−Ｃｕ合金等のＳｎ合金からなるＰｂフリー半田を用いることが多い。また、バンプ１３、１４を構成する金属はＡｕに代えて、Ｃｕ、Ｎｉ、Ｓｎ、Ｐｄ、Ａｇ等であってもよい。これら金属は単層膜に限らず、複数の金属の積層膜であってもよい。バンプ１３、１４の形状としては、半球状や柱状等の突起形状が挙げられるが、パッドのような平坦形状を適用することも可能である。バンプ１３、１４の組合せとしては、突起形状体同士の組合せ、突起形状体と平坦形状体との組合せ等が挙げられる。バンプ電極１１は、例えば５〜５０μｍ程度の直径を有し、１０〜１００μｍ程度のピッチで形成される。
【００３０】
図１に示す積層型半導体装置１においては、一段目の半導体チップ６Ａから三段目の半導体チップＣまでを外形を揃えて積層し、最上段の半導体チップ６Ｄのみを他の半導体チップ６Ａ〜６Ｃとはずらして配置している。積層型半導体装置１の小型化とアンダーフィル樹脂１２の充填性の向上とを両立させる上では、図１に示す積層構造を適用することが好ましい。ただし、位置をずらす半導体チップ６は最上段の半導体チップ６Ｄのみに限定されるものではない。半導体チップ６の積層数がさらに増加した場合、最上段の半導体チップ６に加えて、途中の半導体チップ６の位置をずらしてもよい。
【００３１】
図４に示す積層型半導体装置１は、８個の半導体チップ６Ａ〜６Ｈを積層したチップ積層体７を備えている。半導体チップ６の積層数が多いチップ積層体７を適用する場合には、最上段の半導体チップ６Ｈに加えて、途中の半導体チップ６（図４では四段目の半導体チップ６Ｄ）の位置をずらしてもよい。半導体チップ６Ｄの位置をずらして半導体チップ６Ｃの上面の一部を露出させることによって、半導体チップ６Ｃの露出部分がアンダーフィル樹脂１２の受け部として機能するため、アンダーフィル樹脂１２が下方に向けて徐々に流れるようになる。従って、半導体チップ６Ｄより上方に位置する半導体チップ６Ｅ〜６Ｇ間の隙間へのアンダーフィル樹脂１２の充填性を高めることが可能となる。
【００３２】
最上段の半導体チップ６Ｈとその直下の半導体チップ６Ｇとの隙間については、図１に示した積層型半導体装置１と同様に、最上段の半導体チップ６Ｈをずらすことでアンダーフィル樹脂１２を良好に充填することができる。図４に示す積層型半導体装置１において、一段目の半導体チップ６Ａから三段目の半導体チップ６Ｃまでは、外形を揃えて積層されており、四段目の半導体チップ６Ｄは三段目の半導体チップ６Ｃに対して外形をずらして配置されている。さらに、五段目の半導体チップ６Ｅから七段目の半導体チップ６Ｇまでは、四段目の半導体チップ６Ｄと外形を揃えて積層されており、最上段の半導体チップ６Ｈは七段目の半導体チップ６Ｇに対して外形をずらして配置されている。
【００３３】
図４では四段目の半導体チップ６Ｄの位置をずらしているが、位置をずらす半導体チップ６はチップ積層数やアンダーフィル樹脂１２の流動性等に応じて適宜に設定することができる。例えば、最上段の半導体チップ６Ｈに加えて、途中の２個以上の半導体チップ６の位置をずらしてもよい。最上段の半導体チップ６Ｈの位置をずらすことはアンダーフィル樹脂１２の這い上がりを抑制する上で必須であるが、それ以外の半導体チップ６については適宜に位置をずらすことができる。ただし、位置をずらす半導体チップ６の数を増やしすぎると、積層型半導体装置１が大型化するため、積層型半導体装置１の最終的な大きさを考慮して半導体チップ６の位置をずらすことが好ましい。
【００３４】
半導体チップ６としてメモリチップを用いる場合、チップ積層体７の最上段に位置する半導体チップ６（図１では半導体チップ６Ｄ、図４では半導体チップ６Ｈ）上には、チップ積層体７（図１では半導体チップ６Ａ〜６Ｄ、図４では半導体チップ６Ａ〜６Ｈ）と外部デバイスとの間でデータ通信を行う半導体チップ１６、例えばコントローラチップ、インタフェースチップ、コントローラ回路とインタフェース回路との混載チップ等が搭載される。半導体チップ１６とチップ積層体７との間には、アンダーフィル樹脂１７が充填されている。なお、外部デバイスとの間でデータ通信を行うコントローラチップ等の半導体チップ１６は、外部に設置される場合もある。
【００３５】
半導体チップ１６は、チップ積層体７と電気的に接続され、複数の半導体チップ６とデータ通信を行う内部接続用電極１８を有している。半導体チップ１６の内部接続用電極１８は、最上段の半導体チップ６の電極９とバンプ電極１９を介して電気的に接続されている。半導体チップ１６は、最上段に位置する半導体チップ６に対してフリップチップ接続（ＦＣ接続）されている。さらに、半導体チップ１６は、配線基板２を介して外部デバイスとデータ通信を行う外部接続用電極２０を有している。
【００３６】
半導体チップ１６の外部接続用電極２０と配線基板２の内部端子４とを電気的に接続するため、最上段の半導体チップ６の上面には再配線層２１が形成されている。再配線層２１の一方の端部は、半導体チップ１６の外部接続用電極２０とバンプ電極１９を介して電気的に接続されている。再配線層２１の他方の端部と配線基板２の内部端子４とは、ボンディングワイヤ（Ａｕワイヤ等の金属ワイヤ）２２を介して電気的に接続されている。すなわち、半導体チップ１６の外部接続用電極２０は、バンプ電極１９、再配線層２１およびボンディングワイヤ２２を介して配線基板２の内部端子４と電気的に接続されている。
【００３７】
配線基板２の第２の面２ｂ上には、チップ積層体７や半導体チップ１６をボンディングワイヤ２２等と共に封止するように、エポキシ樹脂等の絶縁樹脂からなる封止樹脂層２３が例えばモールド成形されている。このようにして、実施形態の積層型半導体装置（半導体パッケージ）１が構成されている。半導体チップ６としてＮＡＮＤ型フラッシュメモリのようなメモリチップを使用した場合には、メモリチップ（６）の積層数に応じて高容量の半導体記憶装置を提供することができる。なお、データ通信用の半導体チップ１６を搭載しない場合には、最上段の半導体チップ６の上面に一方の端部が電極９と電気的に接続された再配線層２１を形成し、再配線層２１の他方の端部と配線基板２の内部端子４との間をボンディングワイヤ２２で電気的に接続すればよい。
【００３８】
チップ積層体７は、複数の半導体チップ６を配線基板２上で順に積層して形成してもよいし、複数の半導体チップ６を予め積層した後に配線基板２上に配置してもよい。予め複数の半導体チップ６を積層して形成したチップ積層体７は、図１や図４に示した構造を有する積層型半導体装置１以外にも使用することができる。例えば、チップ積層体７を配線基板２に対してＦＣ接続したり、データ通信用の半導体チップ１６を配線基板２に対してＦＣ接続する等、各種の装置構造に適用することができる。そのような場合においても、チップ積層体７を作製する際に最上段に位置する半導体チップ６をずらすことで、アンダーフィル樹脂１２の充填性を向上させることができる。
【００３９】
図５はチップ積層体７を反転させて配線基板２上に配置すると共に、チップ積層体７を配線基板２に対してＦＣ接続した積層型半導体装置３１を示している。積層型半導体装置３１は、図１に示した積層型半導体装置１と同様に、半導体チップ６Ａ〜６Ｄを有するチップ積層体７と、チップ積層体７にＦＣ接続された半導体チップ１６とを備えている。チップ積層体７は、アンダーフィル樹脂１２を充填する際に最上段に位置する半導体チップ６Ｄが配線基板２側に位置するように、アンダーフィル樹脂１２の充填時の積層順に対して反転させた状態で配線基板２上に配置されている。従って、チップ積層体７上に搭載された半導体チップ１６も配線基板２に近い側に位置している。
【００４０】
半導体チップ１６の外部接続用電極２０は、最上段の半導体チップ６Ｄの上面に設けられた再配線層２１の一方の端部とバンプ電極１９を介して電気的に接続されている。再配線層２１の他方の端部は、配線基板２の内部端子４とバンプ電極３２を介して電気的に接続されている。半導体チップ１６が搭載されたチップ積層体７と配線基板２との間には、アンダーフィル樹脂３３が充填されている。チップ積層体７上に半導体チップ１６を搭載しない場合、最上段の半導体チップ６Ｄの電極９Ｄ、または電極９Ｄに接続された再配線層２１と、配線基板２の内部端子４とが、バンプ電極３２を介して電気的に接続される。
【００４１】
チップ積層体７上に半導体チップ１６を搭載した場合、図６に示すように、半導体チップ１６の電極１８と配線基板２の内部端子４とを、バンプ電極３２を介して電気的および機械的に接続してもよい。図６に示す配線基板２との接続構造を適用する場合において、半導体チップ１６は半導体チップ６Ｂ〜６Ｄと同様に貫通電極３４を有している。半導体チップ１６の電極１８は、貫通電極３４とバンプ電極１９とを介して、最上段に位置する半導体チップ６Ｄの電極９Ｄと電気的に接続されている。
【００４２】
上述した積層型半導体装置１は、例えば以下のようにして作製される。第１の実施形態による積層型半導体装置１の製造工程について、図７を参照して説明する。まず、図７（ａ）に示すように、下部バンプ１３を有する一段目の半導体チップ６Ａと上部バンプ１４を有する二段目の半導体チップ６Ｂとを用意する。ステージ３１上に載置された半導体チップ６Ａ上に半導体チップ６Ｂを配置する。次いで、熱や超音波等を加えながら加圧することによって、下部バンプ１３と上部バンプ１４とを接続してバンプ電極１１を形成しつつ、一段目の半導体チップ６Ａ上に二段目の半導体チップ６Ｂを積層する。同様にして、二段目の半導体チップ６Ｂ上に三段目の半導体チップ６Ｃを積層する。
【００４３】
この場合、ステージ３１にはアンダーフィル樹脂に対する接着強度が低いフッ素系樹脂等による表面処理を施した、窒化アルミニウムや炭化ケイ素等のセラミックス製のものを用いることが好ましい。ステージ３１には、ことも有効である。また、ステージ３１に代えて接着層を有するポリイミド樹脂フィルム等の樹脂フィルムや金属フレームを用いてもよい。樹脂フィルムや金属フレームを使用する場合には、半導体チップ６Ａ〜６Ｄの積層とアンダーフィル樹脂１２の充填が終了した後に樹脂フィルムや金属フレームを切断し、積層体形状に応じた樹脂フィルムや金属フレームを有するチップ積層体７としてもよい。
【００４４】
次に、図７（ｂ）に示すように、三段目の半導体チップ６Ｃ上に四段目の半導体チップ６Ｄを積層する。三段目の半導体チップ６Ｃの上面には再配線層１５が形成されており、再配線層１５上には下部バンプ１３が形成されている。四段目の半導体チップ６Ｄの下面には上部バンプ１４が形成されている。三段目の半導体チップ６Ｃの下部バンプ１３と四段目の半導体チップ６Ｄの上部バンプ１４とを位置合せしつつ、四段目の半導体チップ６Ｄをずらして配置する。次いで、熱や超音波等を加えながら加圧することによって、下部バンプ１３と上部バンプ１４とを接続してバンプ電極１１を形成しつつ、三段目の半導体チップ６Ｃ上に四段目の半導体チップ６Ｄを積層する。再配線層１５は図３に示したように、四段目の半導体チップ６Ｄの下面に形成されていてもよい。
【００４５】
このようにして、一段目の半導体チップ６Ａから三段目の半導体チップ６Ｃまで外形を揃えて積層しつつ、最上段に位置する四段目の半導体チップ６Ｄのみを外形をずらして積層したチップ積層体７を作製する。ここでは４個の半導体チップ６Ａ〜６Ｄを積層する場合について説明したが、半導体チップ６の積層数は３個以上であれば特に限定されるものではない。５個もしくはそれ以上の半導体チップ６を積層してチップ積層体７を作製する場合には、半導体チップ６の積層数に応じて図７（ａ）に示す積層工程を繰り返し実施すればよい。図４に示したように、最上段に位置する半導体チップ６に加えて、途中の半導体チップ６の位置もずらす場合には、図７（ａ）に示す積層工程と図７（ｂ）に示す積層工程とを繰り返して実施すればよい。
【００４６】
次に、図７（ｃ）に示すように、チップ積層体７の隙間（隣接する半導体チップ６間の隙間）に、アンダーフィル樹脂１２を一括して充填する。前述したように、最上段の半導体チップ６Ｄを半導体チップ６Ｃに対してずらして配置したことで、半導体チップ６Ｃの上面はずれ量に応じて露出している。この半導体チップ６Ｃの露出部分を目標にして、例えばディスペンサでアンダーフィル樹脂（液状樹脂）１２を供給する。アンダーフィル樹脂１２は、半導体チップ６Ｃの露出部分から最上段の半導体チップ６Ｄとその直下の半導体チップ６Ｃとの隙間に流入すると共に、外形を揃えて積層された下段側の半導体チップ６Ａ〜６Ｃの側面を伝わりつつ、半導体チップ６Ａ〜６Ｃ間の各隙間に流入する。
【００４７】
また、最上段の半導体チップ６Ｄを半導体チップ６Ｃに対してずらして配置したことで、半導体チップ６Ｄの一部は半導体チップ６Ｃからひさし状に突出している。この半導体チップ６Ｄのひさし部分の下部を目標にして、例えばディスペンサでアンダーフィル樹脂（液状樹脂）１２を供給してもよい。この場合、アンダーフィル樹脂１２は半導体チップ６Ｄのひさし部分の下部の液溜りから半導体チップ６Ａ〜６Ｄ間の各隙間に流入する。
【００４８】
アンダーフィル樹脂１２を硬化させた後、チップ積層体７をステージ３１から取り外す。ステージ３１から取り外したチップ積層体７、すなわち半導体チップ６Ａ〜６Ｄ間をアンダーフィル樹脂１２で固定したチップ積層体７を、図７（ｄ）に示すように配線基板２の第２の面２ｂ上に接着剤層８を介して実装する。この後、ワイヤボンディング工程、半導体チップ１６の搭載工程、半導体チップ１６とチップ積層体７間へのアンダーフィル樹脂の封止工程、モールド樹脂２３による封止工程等を実施することによって、図１に示した積層型半導体装置１が得られる。
【００４９】
半導体チップ１６の搭載工程は、半導体チップ６Ａ〜６Ｄの積層工程と同時に実施してもよい。また、半導体チップ１６とチップ積層体７間へのアンダーフィル樹脂の封止工程は、半導体チップ６Ａ〜６Ｄ間へのアンダーフィル樹脂の封止工程と同時に実施してもよい。なお、ステージ３１から取り外したチップ積層体７は、図１とは異なる構造を有する積層型半導体装置に適用することも可能であり、この場合もアンダーフィル樹脂１２の充填性の向上効果に基づいて信頼性等を高めることができる。
【００５０】
次に、第２の実施形態による積層型半導体装置１の製造工程について、図８を参照して説明する。まず、図８（ａ）に示すように、配線基板２の第２の面２ｂ上に接着剤層８を介して一段目の半導体チップ６Ａを配置する。次いで、図８（ｂ）に示すように、一段目の半導体チップ６Ａ上に二段目の半導体チップ６Ｂを積層および接続する工程、さらに二段目の半導体チップ６Ｂ上に三段目の半導体チップ６Ｃを積層および接続する工程を実施する。具体的な接続工程は、第１の実施形態による接続工程と同様である。
【００５１】
次いで、図８（ｃ）に示すように、三段目の半導体チップ６Ｃ上に位置をずらして四段目の半導体チップ６Ｄを積層する。具体的な積層および接続工程は、第１の実施形態による積層および接続工程と同様である。配線基板２の第２の面２ｂ上において、一段目の半導体チップ６Ａから三段目の半導体チップ６Ｃまで外形を揃えて積層しつつ、最上段に位置する四段目の半導体チップ６Ｄのみを外形をずらして積層したチップ積層体７を作製する。この後、図８（ｄ）に示すように、チップ積層体７の隙間（隣接する半導体チップ６間の隙間）に、アンダーフィル樹脂１２を一括して充填する。アンダーフィル樹脂１２の充填工程も第１の実施形態と同様である。
【００５２】
第１の実施形態と同様に、半導体チップ６Ｃの露出部分にアンダーフィル樹脂（液状樹脂）１２を供給することによって、アンダーフィル樹脂１２の未充填不良の発生を抑制しつつ、最上段の半導体チップ６Ｄの上面にアンダーフィル樹脂１２が這い上がることによる電気的な接続不良の発生等を抑制することが可能となる。アンダーフィル樹脂１２を硬化させた後、ワイヤボンディング工程、半導体チップ１６の搭載工程、半導体チップ１６とチップ積層体７間へのアンダーフィル樹脂の封止工程、モールド樹脂２３による封止工程等を実施することによって、図１に示した積層型半導体装置１が得られる。この製造例においても、半導体チップ１６の搭載工程は半導体チップ６Ａ〜６Ｄの積層工程と、また半導体チップ１６とチップ積層体７間へのアンダーフィル樹脂の封止工程は半導体チップ６Ａ〜６Ｄ間へのアンダーフィル樹脂の封止工程と、同時に実施してもよい。
【００５３】
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施し得るものであり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同時に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５４】
１…積層型半導体装置、２…配線基板、２ａ…第１の面、２ｂ…第２の面、３…外部端子、４…内部端子、５…チップ搭載領域、６，６Ａ〜６Ｈ…半導体チップ、７…チップ積層体、８…接着剤層、９…電極、１０…貫通電極、１１…バンプ電極、１２…アンダーフィル樹脂、１５…再配線層、２３…封止樹脂層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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