(57)【要約】【課題】効果的な電源配線強化が容易な電源配線設計支援方法を提供する。【解決手段】実施形態の電源配線設計支援方法は、素子情報と回路情報とが入力されるステップと、複数の領域に仮想的に分割される前記半導体チップの、それぞれの前記領域における電源電圧の電圧降下を算出するステップと、前記領域の電圧降下と隣り合う領域の電圧降下から電圧降下勾配を算出するステップと、を有する。【選択図】図２
2013161439.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップに形成される複数の素子の情報と、前記半導体チップの回路情報と、が入力されるステップと、
ＸＹ座標で示される格子をもとに複数の領域に仮想的に分割される前記半導体チップの、それぞれの前記領域における、電源電圧の電圧降下を算出するステップと、
前記領域の電圧降下と隣り合う領域の電圧降下から電圧降下勾配を算出するステップと、
前記複数の領域を、前記電圧降下勾配をもとに、グループ分けするステップと、
前記複数の領域が表示された半導体チップレイアウトを、グループ毎に異なる色または模様でマップ表示するステップと、を有することを特徴とする電源配線設計支援方法。
【請求項２】
半導体チップに形成される複数の素子の情報と、前記半導体チップの回路情報と、が入力されるステップと、
ＸＹ座標で示される格子をもとに複数の領域に仮想的に分割される前記半導体チップの、それぞれの前記領域における、電源電圧の電圧降下を算出するステップと、
前記領域の電圧降下と隣り合う領域の電圧降下から電圧降下勾配を算出するステップと、を有することを特徴とする電源配線設計支援方法。
【請求項３】
半導体チップに形成される複数の素子の情報と、前記半導体チップの回路情報と、が入力される入力部と、
ＸＹ座標で示される格子をもとに複数の領域に仮想的に分割される前記半導体チップの、それぞれの前記領域における、電源電圧の電圧降下を算出する電圧降下算出部と、
前記領域の電圧降下と隣り合う領域の電圧降下から電圧降下勾配を算出する電圧降下勾配算出部と、を有することを特徴とする電源配線設計支援装置。
【請求項４】
半導体チップに形成される複数の素子の情報と、前記半導体チップの回路情報と、が入力されるステップと、
ＸＹ座標で示される格子をもとに複数の領域に仮想的に分割される前記半導体チップの、それぞれの前記領域における、電源電圧の電圧降下を算出するステップと、
前記領域の電圧降下と隣り合う領域の電圧降下から電圧降下勾配を算出するステップと、
前記複数の領域を、前記電圧降下勾配をもとに、グループ分けするステップと、をコンピュータの制御部に実行させることを特徴とする電源配線設計支援プログラム。
【請求項５】
半導体チップに形成される複数の素子の情報と、前記半導体チップの回路情報と、が入力されるステップと、
ＸＹ座標で示される格子をもとに複数の領域に仮想的に分割される前記半導体チップの、それぞれの前記領域における、電源電圧の電圧降下を算出するステップと、
前記領域の電圧降下と隣り合う領域の電圧降下から電圧降下勾配を算出するステップと、
前記複数の領域を、前記電圧降下勾配をもとに、グループ分けするステップと、
前記複数の領域が表示された半導体チップレイアウトを、グループ毎に異なる色または模様で表示するステップと、をコンピュータの制御部に実行させる電源配線設計支援プログラムを非一時的に記憶するコンピュータ読取可能であることを特徴とする記録媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップの電源配線設計支援方法、電源配線設計支援装置、電源配線設計支援プログラム、および電源配線設計支援プログラムを記録する記録媒体に関する。
【背景技術】
【０００２】
半導体集積回路の微細化および高速化に伴い、半導体チップ内部における局所的な電圧降下による誤動作が問題となっている。電圧降下防止のためには電源配線の太幅化または電源配線本数の増加等の電源配線の強化が有効である。しかし、電源配線の強化は、一般信号配線のレイアウト設計を困難にするため、効果的に強化することが必要である。
【０００３】
半導体チップの電源配線設計には、コンピュータを用いた設計支援システムが利用されている。前記システムは、例えば、半導体チップに仮想的な格子を設定して複数の領域に分割し、領域毎の電気的特性を抽出し、得られた電気的特性をもとに領域毎に、領域内の電位が一定であると仮定して各領域における電位および各領域を流れる電流を求めてこれらを表示する。さらに、前記システムは各領域の電圧降下を算出し、電圧降下を半導体チップのレイアウトにマップ表示する。
【０００４】
また、ノードによって接続されている半導体チップの回路において、電圧降下が最大となるノードに流れ込む電流経路を探索し、その電流経路上でボトルネックとなる配線を自動的に強化するシステムも提案されている。
【０００５】
しかし、電圧降下の大きい領域が識別できただけでは、最適な電源配線強化が行えないおそれがある。また、後者のシステムでは、強化する電源配線を電圧降下が最大となるノードに流れ込む電流経路に限定しているため、最適な電源配線強化が行えないおそれがある。さらに、電源配線強化は半導体設計者が信号配線の配線性等の電圧降下以外のさまざまな要素を加味して判断する必要がある。
【０００６】
このため、従来の電源配線設計支援方法等は、効果的な電源配線強化が容易ではないことがあった。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平３−２０４９５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の実施形態が解決しようとする課題は、効果的な電源配線強化が容易な電源配線設計支援方法、効果的な電源配線強化が容易な電源配線設計支援装置、効果的な電源配線強化が容易な電源配線設計支援プログラム、および前記プログラムが記録された記録媒体を提供することである。
【課題を解決するための手段】
【０００９】
本発明の実施形態の電源配線設計支援方法は、半導体チップに形成される複数の素子の情報と前記半導体チップの回路情報とが入力されるステップと、ＸＹ座標で示される格子をもとに複数の領域に仮想的に分割される前記半導体チップの、それぞれの前記領域における、電源電圧の電圧降下を算出するステップと、前記領域の電圧降下と隣り合う領域の電圧降下から電圧降下勾配を算出するステップと、を有する。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態の電源配線設計支援装置の構成図である。
【図２】第１実施形態の電源配線設計支援方法における半導体チップの仮想的分割を説明するための図である。
【図３】第１実施形態の電源配線設計支援方法における半導体チップの仮想的分割を説明するための図である。
【図４】第１実施形態の電源配線設計支援方法における電圧降下の一例を示す図である。
【図５】第１実施形態の電源配線設計支援方法における電圧降下勾配の一例を示す図である。
【図６】第１実施形態の電源配線設計支援方法における電圧降下勾配マップの一例を示す図である。
【図７】第１実施形態の電源配線設計支援方法の処理の流れを説明するためのフローチャートである。
【図８】第１実施形態の電源配線設計支援方法における電圧降下勾配マップの一例を示す図である。
【図９】第２実施形態の電源配線設計支援装置の構成図である。
【図１０】第２実施形態の電源配線設計支援方法の処理の流れを説明するためのフローチャートである。
【図１１】第２実施形態の電源配線設計支援方法におけるＸ方向電圧降下勾配の一例を示す図である。
【図１２】第２実施形態の電源配線設計支援方法におけるＹ方向電圧降下勾配の一例を示す図である。
【図１３】第２実施形態の電源配線設計支援方法におけるＸ方向電圧降下勾配マップの一例を示す図である。
【図１４】第２実施形態の電源配線設計支援方法におけるＹ方向電圧降下勾配マップの一例を示す図である。
【発明を実施するための形態】
【００１１】
＜第１実施形態＞
最初に、第１実施形態の、電源配線設計支援方法、電源配線設計支援装置、電源配線設計支援プログラム、および記録媒体（以下「電源配線設計支援方法等」という）について説明する。
図１に示すように、本実施形態の電源配線設計支援装置（以下、「支援装置」という。）１０は、入力部１１と、制御部１８と、表示部１９と、を具備する。制御部１８は、格子設定部１２と、回路解析部１３と、電圧降下算出部１４と、電圧降下勾配算出部（以下、「勾配算出部」という。）１５と、グループ分け部１６と、マップ作成部１７と、を具備する。
【００１２】
なお、格子設定部１２と、回路解析部１３と、電圧降下算出部１４と、勾配算出部１５と、グループ分け部１６と、マップ作成部１７と、は物理的に独立した構成要素である必要はない。例えば、制御部１８はプログラムにより実行されるコンピュータの機能であってもよい。また、例えば、同時に動作しないグループ分け部１６とマップ作成部１７とは同時に存在している必要はなく、制御部１８のグループ分け部１６が動作していた領域が、マップ作成部１７として使用されてもよい。
【００１３】
入力部１１からは、半導体チップに形成される複数の素子の情報と、前記半導体チップの回路情報等と、が入力される。
【００１４】
図２に示すように、格子設定部１２は、入力部１１からの情報をもとに、半導体チップを、ＸＹ座標で示される格子をもとに複数の領域２に仮想的に分割する。半導体チップレイアウト１の各領域２は、通常、複数の素子を含んでいる。
【００１５】
図３に示すように、各領域２は内部の電圧が一定で、抵抗がゼロの仮想配線を介して、周囲の４個の領域２と電気的に接続されていると仮定される。すなわち、多くの半導体チップでは、電源線およびグランド線がチップに垂直、水平に格子状に配線されている。このため、チップに対してＸ方向の水平軸、Ｙ方向の垂直軸の部分区間を辺として対向するチップ辺までのスリット状の領域の消費電力、電源電流を知ることができた方が、その領域に電力を供給する電源線との関連が明らかになり、便利であり、チップ内の物理的位置との対応をとっての処理も容易である。領域２の形状は正方形に限られるものではなく、長方形であってもよい。さらに、チップ上の各領域に供給される電力、電流を特定の形状の電源・グランド配線から供給する場合を考えると、各領域の電圧−電流特性を表現する素子と配線の抵抗を考えれば回路方程式を容易に記述できる。
【００１６】
なお、以下に示す、領域に分割されたチップのレイアウト１においては、仮想配線は図示しない場合がある。
【００１７】
なお、格子設定部１２等が、プログラムにより実行される機能部の場合には、入力部１１は、プログラムを非一時的に記憶するコンピュータ読取可能な記録媒体２０のインターフェイス機能も有している。
【００１８】
回路解析部１３は、入力部１１から入力される回路接続情報、回路負荷情報、回路動作情報、素子消費電力情報をもとに、消費電力情報を出力する。この処理は既存の消費電力解析ツールで実施可能である。
【００１９】
電圧降下算出部１４は、入力部１１から入力される回路配置情報および素子物理情報と、回路解析部１３から入力される回路消費電力情報と、をもとに、図４に示すように、各領域２の電圧降下（ＶＤ：Ｖｏｌｔａｇｅ  Ｄｒｏｐ）を出力する。この処理は既存の電圧降下解析ツールで実施可能である。従来の電源配線設計支援では、例えば、電圧降下を半導体チップのレイアウトにマップ表示（グラフィック表示）していた。
【００２０】
これに対して実施形態の支援装置１０は、さらに勾配算出部１５を具備する。勾配算出部１５の処理については後に詳述するが、例えば、図５に示すように、一の領域のＤＶと隣り合う４個の領域のＶＤとの差の最大値を、電圧降下勾配（ＶＤＧ：Ｖｏｌｔａｇｅ Ｄｒｏｐ Ｇｒａｄｉｅｎｔ）として算出する。
【００２１】
すなわち、発明者は鋭意検討の結果、電圧降下勾配が大きな領域の電源配線を強化すると、チップの電圧降下を効果的に改善させることができることを見出した。逆に、電圧降下勾配が小さな領域の電源配線は省いても電圧降下をあまり悪化させることはなかった。
【００２２】
グループ分け部１６は、複数の領域２を、ＶＤＧをもとに、グループ分けする。マップ作成部１７は、グループ分け部１６のグループ分けに従って、半導体チップのレイアウトにＶＤＧをマッピングしたマップを作成する。表示部１９は、図６に示すように、マップ作成部１７が作成したＶＤＧマップを表示する。
【００２３】
次に、図７のフローチャートに沿って、支援装置１０の電源配線設計支援方法について説明する。
【００２４】
＜ステップＳ１０＞
半導体チップに形成される複数の素子の情報と、前記半導体チップの回路情報と、が入力部１１から制御部１８に入力される。
【００２５】
素子情報は、素子消費電力情報および素子物理情報等を含む。回路情報は、回路接続情報、回路負荷情報、回路動作情報および回路配置情報を含む。
【００２６】
素子消費電力情報は素子の消費電力を計算するための情報を記したライブラリで、例えばＬｉｂｅｒｔｙやＳＰＩＣＥネット等の書式で記述される。素子物理情報は素子の大きさやピン位置等の物理情報を記したライブラリで、例えばＬＥＦ (Ｌｉｂｒａｒｙ Ｅｘｃｈａｎｇｅ Ｆｏｒｍａｔ)等の書式で記述される。
【００２７】
回路接続情報は回路中の素子の接続関係を記した情報で、例えばＶｉｒｏｌｏｇｙ-ＨＤＬ (Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ)等の書式で記述される。回路負荷情報は回路中の素子を接続する信号配線の寄生容量、寄生抵抗を記した情報で、例えばＳＰＥＦ (Ｓｔａｎｄａｒｄ Ｐａｒａｓｉｔｉｃ Ｅｘｃｈａｎｇｅ Ｆｏｒｍａｔ)やＤＳＰＦ (Ｄｅｔａｉｌｅｄ Ｓｔａｎｄａｒｄ Ｐａｒａｓｉｔｉｃ Ｆｏｒｍａｔ)等の書式で記述される。回路動作情報は回路中の素子がどのように動作するかを記した情報で、例えばＳＤＣ (Ｓｙｎｏｐｓｙｓ Ｄｅｓｉｇｎ Ｃｏｎｓｔｒａｉｎｔｓ)等の書式で記述される。回路配置情報は回路中の素子の配置位置、および素子に電力を供給する電源配線の位置を記した情報で、例えばＤＥＦ (Ｄｅｓｉｇｎ Ｅｘｃｈａｎｇｅ Ｆｏｒｍａｔ)等の書式で記述される。
【００２８】
なお、図７に示すように、回路配置情報および素子物理情報等は、後段の処理の前に入力されていればよい。
【００２９】
また、格子設定部１２等が、プログラムにより実行される機能部の場合には、素子情報および回路情報の入力の前に、記録媒体２０に記憶されたプログラムが入力部１１を介して、制御部１８に入力される。記録媒体としては、プログラムを記憶でき、かつコンピュータが読み取り可能な記録媒体であれば、その形態はいずれの形態であってもよい。具体的に、記録媒体としては、例えば、ＲＯＭもしくはＲＡＭ等のコンピュータに内部実装される内部記憶装置、ＣＤ−ＲＯＭもしくはフレキシブルディスク、ＤＶＤディスク、光磁気ディスク、ＩＣカード等の可搬型記憶媒体、プログラムを保持するデータベース、または、他のコンピュータ、もしくは、そのデータベースなどが挙げられる。インストールまたはダウンロードにより得る機能は、装置内部のＯＳ等と共働してその機能を実現させるものであってもよい。プログラムは、その一部または全部が、動的に生成される実行モジュールであってもよい。
【００３０】
＜ステップＳ１１＞
格子設定部１２により、半導体チップが、ＸＹ座標で示される格子をもとに複数の領域２に仮想的に分割される。なお、複数の領域２に分割される位置にある素子は、いずれか一の領域にのみ含まれるものと見なされて処理される。
【００３１】
＜ステップＳ１２＞
回路解析部１３により、各領域２の消費電力情報が算出される。
【００３２】
例えば、分割する前の回路情報をもとに、各領域内にある各素子の消費電力が算出された後、その合計値である領域の消費電力情報が算出される。または、分割後の領域を、１つの素子と見なして領域の消費電力情報を算出してもよい。前者の場合には、より正確な情報が取得でき、後者の場合には、より高速に情報が取得できる。
【００３３】
＜ステップＳ１３＞
【００３４】
電圧降下算出部１４により、消費電力情報をもとに、各領域の電源電圧の電圧降下（ＶＤ）が算出される。
図４に示した例では、座標（Ｘ＝ｎ、Ｙ＝ｋ）のＶＤ、すなわち、ＶＤ（ｎ、ｋ）は１８ｍＶである。
【００３５】
＜ステップＳ１４＞
勾配算出部１５により、電圧降下勾配（ＶＤＧ）が算出される。支援装置１０では、勾配算出部１５は、一の領域のＤＶと隣り合う４個の領域のＶＤとの差の最大値を、ＶＤＧとして算出する。
【００３６】
すなわち、座標（ｘ、ｙ）のＶＤＧであるＶＤＧ（ｘ、ｙ）は（式１）により算出される。
【００３７】
（式１）
【数１】
2013161439.tif 000003
【００３８】
ＶＤＧ（ｘ、ｙ）は座標（ｘ、ｙ）の領域の電圧降下勾配を、ＶＤ（ｘ、ｙ）は座標（ｘ、ｙ）の領域の電圧降下を、ａｂｓ（）は絶対値を求める関数を、ｍａｘ（）は最大値を求める関数を、それぞれ示している。
【００３９】
図４では、ＶＤ（ｎ、ｋ）＝１８、ＶＤ（ｎ−１、ｋ）＝１３、ＶＤ（ｎ＋１、ｋ）＝２０、ＶＤ（ｎ、ｋ−１）＝１４、ＶＤ（ｎ、ｋ＋１）＝２２、である。従って、例えば、ａｂｓ（ＶＤ（ｎ、ｋ）−ＶＤ（ｎ−１、ｋ）＝ａｂｓ（１８−１３）＝５、である。そして、図５に示すように、ＶＤＧ（ｎ、ｋ）＝ｍａｘ（５、２、４、４）＝５（ｍＶ）となる。
【００４０】
＜ステップＳ１５＞
グループ分け部１６が、ＶＤＧをもとに、領域をグループ分けする。例えば、ＶＤＧ＝〜３ｍＶの領域はＡグループに、ＶＤＧ＝３〜６ｍＶの領域はＢグループに、ＶＤＧ＝６〜９ｍＶの領域はＣグループに、ＶＤＧ＝９〜１２ｍＶの領域はＤグループに、なる。グループ分けの基準等はＶＤＧの最大値等に応じて適宜、決定される。
【００４１】
＜ステップＳ１６＞
複数の領域が表示された半導体チップのレイアウトが、グループ毎に異なる色または模様で表示されたＶＤＧマップが、マップ作成部１７により作成される。
【００４２】
＜ステップＳ１７＞
マップ作成部１７により作成されたＶＤＧマップが表示部１９に表示される。図６に示す例では、領域はグループ毎に異なる模様で表示されている。
【００４３】
以上の説明のように、実施形態の電源配線設計支援方法は、半導体チップに形成される複数の素子の情報と、前記半導体チップの回路情報と、が入力されるステップと、ＸＹ座標で示される格子をもとに複数の領域に仮想的に分割される前記半導体チップの、それぞれの前記領域における、電源電圧の電圧降下を算出するステップと、前記領域の電圧降下と隣り合う領域の電圧降下から電圧降下勾配を算出するステップと、を有する。
【００４４】
また、別の実施形態の電源配線設計支援装置は、半導体チップに形成される複数の素子の情報と、前記半導体チップの回路情報と、が入力される入力部と、ＸＹ座標で示される格子をもとに複数の領域に仮想的に分割される前記半導体チップの、それぞれの前記領域における、電源電圧の電圧降下を算出する電圧降下算出部と、前記領域の電圧降下と隣り合う領域の電圧降下から電圧降下勾配を算出する電圧降下勾配算出部と、を有する。
【００４５】
また、別の実施形態の電源配線設計支援プログラムは、上記記載の電源配線設計支援方法をコンピュータの制御部に実行させる。
【００４６】
さらに、別の実施形態の記録媒体２０は、上記記載の電源配線設計支援プログラムを非一時的に記憶するコンピュータ読取可能媒体である。
【００４７】
実施形態の電源配線設計支援方法等によれば、効果的な電源配線強化を行う指標を回路設計者に提示することができる。さらに、物理座標に対応した領域における電圧降下勾配を回路設計者に分かりやすく表示することができる。すなわち、回路設計者は電圧降下勾配が大きい座標（領域）および電圧降下勾配が小さい座標（領域）を容易に特定することができるため、容易に、効果的な電源配線強化が行える。
【００４８】
なお、電圧降下勾配（ＶＤＧ）は、隣り合う４個の領域のＶＤとの差（変化量）の最大値に限られるものではない。例えば、隣り合う４個の領域のＶＤとの差の平均値をＶＤＧとして算出してもよい。また、ＶＤの変化を近似する近似式、例えば補完多項式を算出し、近似式（補完多項式）の微分値を、ＶＤＧとしても良い。
【００４９】
さらに、半導体チップのレイアウトによるＶＤＧマップ表示において、グループの境界線を算出し、図８に示すように境界を滑らかに補間して等高線状表示してもよい。
【００５０】
＜第２実施形態＞
次に、第２実施形態の電源配線設計支援装置１０Ａ等について説明する。電源配線設計支援装置１０Ａ等は第１実施形態の電源配線設計支援装置１０等と類似しているため、異なる点についてのみ説明する。
【００５１】
図９に示すように、支援装置１０Ａの電圧降下勾配算出部１５Ａは、Ｘ方向勾配算出部１５Ａ１と、Ｙ方向勾配算出部１５Ａ２と、を有する。そして、グループ分け部１６Ａは、Ｘ方向グループ分け部１６Ａ１と、Ｙ方向グループ分け部１６Ａ２と、を有する。また、マップ作成部１７Ａは、Ｘ方向マップ作成部１７Ａ１と、Ｙ方向マップ作成部１７Ａ２と、を有する。
【００５２】
電圧降下算出部１４が算出した電圧降下（ＶＤ）をもとに、Ｘ方向勾配算出部１５Ａ１はＸ方向の電圧降下勾配（ＶＤＧ＿Ｘ）を算出し、Ｙ方向勾配算出部１５Ａ２はＹ方向の電圧降下勾配（ＶＤＧ＿Ｙ）を算出する。Ｘ方向グループ分け部１６Ａ１はＸ方向の電圧降下勾配（ＶＤＧ＿Ｘ）をもとに、Ｙ方向グループ分け部１６Ａ２はＹ方向の電圧降下勾配（ＶＤＧ＿Ｙ）をもとに、複数の領域２をグループ分けする。Ｘ方向マップ作成部１７Ａ１は、Ｘ方向グループ分け部１６Ａ１のグループ分けに従って、Ｙ方向マップ作成部１７Ａ２は、Ｙ方向グループ分け部１６Ａ２のグループ分けに従って、半導体チップのレイアウトにＶＤＧをマッピングしたＶＤＧマップを作成する。
【００５３】
次に、図１０のフローチャートに沿って、支援装置１０Ａの電源配線設計支援方法について説明する。図１０のフローチャートは、図７のフローチャートと類似しているので、異なる点についてのみ説明する。
【００５４】
＜ステップＳ２０〜Ｓ２３＞
図７のステップＳ１０〜Ｓ１３と同じである。
【００５５】
＜ステップＳ２４Ｘ＞
Ｘ方向勾配算出部１５Ａ１は、Ｘ方向の電圧降下勾配（ＶＤＧ＿Ｘ）を算出する。Ｘ方向勾配算出部１５Ａ１は、一の領域のＤＶとＸ方向が隣り合う２個の領域のＶＤとの差の最大値を、ＶＤＧ＿Ｘとして算出する。
すなわち、ＶＤＧ＿Ｘ（ｘ、ｙ）は（式２）により算出される。
【００５６】
（式２）
【数２】
2013161439.tif 000004
【００５７】
図４では、ＶＤ（ｎ、ｋ）＝１８、ＶＤ（ｎ−１、ｋ）＝１３、ＶＤ（ｎ＋１、ｋ）＝２０である。従って、図１１に示すように、ＶＤＧ＿Ｘ（ｎ、ｋ）＝ｍａｘ（５、２）＝５（ｍＶ）となる。
【００５８】
＜ステップＳ２５Ｘ＞
Ｘ方向グループ分け部１６Ａ１はＶＤＧ＿Ｘをもとに、複数の領域２をグループ分けする。例えば、ＶＤＧ＝〜３ｍＶの領域はＡグループに、ＶＤＧ＝３〜６ｍＶの領域はＢグループに、ＶＤＧ＝６〜９ｍＶの領域はＣグループに、ＶＤＧ＝９〜１２ｍＶの領域はＤグループに、なる。グループ分けの基準等はＶＤＧの最大値等に応じて適宜、決定される。
【００５９】
＜ステップＳ２６Ｘ＞
Ｘ方向マップ作成部１７Ｘ１が、Ｘ方向グループ分け部１６Ａ１がグループ分けしたグループ毎に各領域が異なる色または模様で表示されたマップを作成する。
【００６０】
＜ステップＳ２４Ｙ＞
Ｙ方向勾配算出部１５Ａ２は、Ｙ方向の電圧降下勾配（ＶＤＧ＿Ｙ）を算出する。Ｙ方向勾配算出部１５Ａ２は、一の領域のＤＶとＹ方向が隣り合う２個の領域のＶＤとの差の最大値を、ＶＤＧ＿Ｙとして算出する。
すなわち、ＶＤＧ＿Ｙ（ｘ、ｙ）は（式３）により算出される。
【００６１】
（式３）
【数３】
2013161439.tif 000005
【００６２】
図４では、ＶＤ（ｎ、ｋ）＝１８、ＶＤ（ｎ、ｋ−１）＝１４、ＶＤ（ｎ、ｋ＋１）＝２２、である。従って、図１２に示すように、ＶＤＧ＿Ｙ（ｎ、ｋ）＝４（ｍＶ）となる。
【００６３】
＜ステップＳ２５Ｙ＞
Ｙ方向グループ分け部１６Ａ２は、ＶＤＧ＿Ｙをもとに、Ｘ方向グループ分け部１６Ａ１と同様の方法で、複数の領域２をグループ分けする。
【００６４】
＜ステップＳ２６Ｙ＞
Ｙ方向マップ作成部１７Ｘ２が、Ｙ方向グループ分け部１６Ａ２がグループ分けしたグループ毎に領域が異なる色または模様で表示されたマップを作成する。
【００６５】
なお、図１０に示した支援装置１０Ａの電源配線設計支援方法では、Ｘ方向処理（Ｓ１４Ｘ〜Ｘ１６Ｘ）とＹ方向処理（Ｓ１４Ｙ〜Ｘ１６Ｙ）とは並列処理されているが、Ｘ方向処理が終わってからＹ方向処理を行ってもよい。
【００６６】
＜ステップＳ２７＞
Ｘ方向マップ作成部１７Ｘ１およびＹ方向マップ作成部１７Ｘ２により作成された２つのマップが表示部１９に表示される。２つのマップは同一の画面に同時に表示されてもよいし、使用者の指示に応じて一方のマップだけを表示してもよい。
【００６７】
なお、支援装置１０と同様に、支援装置１０Ａでも、電圧降下勾配（ＶＤＧ＿Ｘ、ＶＤＧ＿Ｙ）は、隣り合う２個の領域のＶＤとの差（変化量）の最大値に限られるものではない。例えば、隣り合う２個の領域のＶＤとの差の平均値をＶＤＧとして算出してもよい。また、ＶＤの変化を近似する近似式（補完多項式）を算出し、近似式（補完多項式）の微分値を、ＶＤＧ＿Ｘ、ＶＤＧ＿Ｙとしても良い。
【００６８】
さらに、半導体チップのレイアウトによるＶＤＧ＿Ｘ、ＶＤＧ＿Ｙのマップ表示において、グループの境界線を算出し、図８に示すように境界を滑らかに等高線で表示してもよい。
【００６９】
支援装置１０Ａによれば、Ｘ方向の電圧降下勾配ＶＤＧ＿ＸとＹ方向の電圧降下勾配ＶＤＧ＿Ｙとを個別に回路設計者に分かりやすく表示することができる。このため、回路設計者は電圧降下勾配が大きい領域、および電圧降下勾配が小さい領域をＸ方向とＹ方向、個別に容易に特定することができる。
【００７０】
通常、半導体集積回路の電源配線はＸ方向配線とＹ方向配線で構成されている。このため、支援装置１０Ａによれば、電源配線を強化すべき候補箇所または電源配線を省略できる候補箇所を、Ｘ方向配線、Ｙ方向配線、個別に回路設計者に分かりやすく表示することができる。
【００７１】
支援装置１０Ａ等は支援装置１０等の効果を有し、さらに効率的に電源配線設計を行うことができる。
【００７２】
なお、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。実施形態は、その他のさまざまな形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施形態は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７３】
１０、１０Ａ…電源配線設計支援装置、１１…入力部、１２…格子設定部、１３…回路解析部、１４…電圧降下算出部、１５…電圧降下勾配算出部、１６…グループ分け部、１７…マップ作成部、１８…制御部、１９…表示部、２０…記録媒体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図７】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図６】
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【図８】
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【図１３】
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【図１４】
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