(57)【要約】【課題】ボンディングパッドＰｂの位置がＬＳＩ内部回路１０ａに近い内側Ｉ／ＯバッファセルＣｅｂと、ボンディングパッドＰａの位置がＬＳＩ内部回路１０ａから遠い外側Ｉ／ＯバッファセルＣｅａとを、これらのＩ／Ｏバッファセルのボンディングパッドの配列が千鳥状配列となるよう配置したＬＳＩチップ１０において、内側Ｉ／Ｏバッファセルと外側Ｉ／Ｏバッファセルとでボンディングパッドの位置が異なることによる信号遅延量や電圧降下量の差を無くす。【解決手段】内側Ｉ／ＯバッファセルＣｅｃのボンディングパッドＰｃが配置される内周側領域Ｒｃと、外側Ｉ／ＯバッファセルＣｅａのボンディングパッドＰａが配置される外周側領域Ｒａとの間に確保した中間領域Ｒｂに、信号用Ｉ／Ｏバッファセルを構成するインターフェイス回路を配置するとともに、電源用配線Ｖｗ及び接地用配線Ｇｗを配置した。【選択図】図１
2013161959.tif 000002
【特許請求の範囲】
【請求項１】
論理回路を構成する内部回路部と、該内部回路部と外部の回路との間で信号の受け渡しを行うバッファ部とを有する半導体集積回路であって、
該バッファ部は、電極パッドを有する設計の単位回路として、該電極パッドが該内部回路部に近い内側領域に配置されている内側バッファセルと、該電極パッドが該内部回路部から遠い外側領域に配置されている外側バッファセルとを含み、
該内側バッファセル及び該外側バッファセルは、信号の入力あるいは信号の出力を行う入出力回路が、該内側領域と該外側領域との間の中間領域に形成されるよう構成されている、半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
前記内部回路部の周囲に沿って配置された電源用配線及び接地用配線を備え、
該電源用配線及び該接地用配線は、
前記内側バッファセルの電極パッドの配置領域である内側領域と、前記外側バッファセルの電極パッドの配置領域である外側領域との間に位置するよう、前記中間領域内に配置されている、半導体集積回路。
【請求項３】
請求項１に記載の半導体集積回路において、
前記内部回路部の周囲に沿って配置された電源用配線及び接地用配線を備え、
該電源用配線及び該接地用配線は、
前記内部回路部の配置領域と、前記内側バッファセルの電極パッドの配置領域である内側領域との間に位置するよう、該内側領域より該内部回路部に近い領域に配置されている、半導体集積回路。
【請求項４】
請求項２または請求項３に記載の半導体集積回路において、
前記電源用配線及び前記接地用配線は、単層の導電性層をパターニングして形成してなり、隣接するよう配置されている、半導体集積回路。
【請求項５】
請求項２または請求項３に記載の半導体集積回路において、
前記電源用配線と前記接地用配線とは、２層の導電性層をそれぞれパターニングしてなり、上下に重なるよう立体的に配置されている、半導体集積回路。
【請求項６】
請求項１から請求項５のいずれか１項に記載の半導体集積回路において、
前記内側バッファセル及び前記外側バッファセルはそれぞれ、対応する電極パッドの下側の領域に形成され、該電極パッドに印加された静電ノイズから前記内部回路部を保護する保護回路を有する、半導体集積回路。
【請求項７】
請求項２から請求項６のいずれか１項に記載の半導体集積回路において、
前記入出力回路は、前記電源用配線及び前記接地用配線により駆動電源が供給されるようこれらの配線に接続されている、半導体集積回路。
【請求項８】
請求項１から請求項７のいずれか１項に記載の半導体集積回路において、
前記内側領域に配置された複数の内側バッファセルの電極パッドと、前記外側領域に配置された複数の外側バッファセルの電極パッドとの配列パターンは、千鳥状配列パターンとなっている、半導体集積回路。
【請求項９】
請求項１から請求項８のいずれか１項に記載の半導体集積回路において、
前記内部回路部は、前記論理回路を構成する単位回路である基本セルを配列してなるものである、半導体集積回路。
【請求項１０】
請求項１から請求項８のいずれか１項に記載の半導体集積回路において、
前記内側バッファセルの入出力回路から前記内部回路部への信号配線は、該内側バッファセルに隣接する外側バッファセルを経由するよう形成されている、半導体集積回路。
【請求項１１】
請求項３に記載の半導体集積回路において、
前記複数の内側バッファセルのうちの、前記電源用配線に電源を供給する電源用バッファセルから該電源用配線への配線は、該電源用バッファセルに隣接する外側バッファセルを経由するよう形成されている、半導体集積回路。
【請求項１２】
請求項１から請求項９、及び請求項１１のいずれか１項に記載の半導体集積回路において、
前記内部回路部への信号の入出力は、全て前記外側バッファセルにより行われ、
前記電源用配線への電源の供給及び前記接地用配線の接地電位の設定は、全て前記外側バッファセルにより行われるよう構成した、半導体集積回路。
【請求項１３】
請求項１から請求項１２のいずれか１項に記載の半導体集積回路を備えた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路および電子機器に関し、特に、ＬＳＩ内部回路に対するボンディングパッドの位置が異なる複数種類のＩ／Ｏバッファセルを有する半導体集積回路（ＬＳＩチップ）において、種類の異なるＩ／Ｏバッファセルのうちのいずれを用いるかによって生ずる信号遅延量や電圧降下量の差を無くすことができる構成に関するものである。
【背景技術】
【０００２】
従来から、半導体集積回路（ＬＳＩチップ）には、配線の微細化及び多層化により、演算処理を行うＬＳＩ内部回路の配置領域を小さくし、しかも、ＬＳＩ内部回路の規模に適した電極数を確保するため、ＬＳＩ内部回路の周囲に配置される電極の配列を千鳥状配列としたものがある。
【０００３】
図８は、このような半導体チップの一例として特許文献１に開示の半導体チップを説明する図であり、図８（ａ）は、この半導体チップの概略構成を示す平面図であり、図８（ｂ）は、この半導体チップを半導体パッケージの本体（以下、パッケージ本体という。）に収容した状態を示す断面図である。
【０００４】
この半導体チップ１００は、演算処理を行う内部回路１０２と、この内部回路の周囲に沿って２列に配置された複数の電極１０３とを有している。ここで、内部回路１０２は、複数の個別回路（ユニットセル）１０１から構成されており、個別回路１０１は、トランジスタなどの基本的な回路素子を含む設計単位としての回路である。
【０００５】
また、内部回部１０２の周囲に２列で配置された複数の電極１０３の配列パターンは、千鳥状パターンとなっており、これらの複数の電極１０３は、具体的には、チップ内側の列に配置されている信号入出力用電極１０３ａと、チップ外側の列に交互に配置されている電源用電極１０３ｂ及びグランド用電極１０３ｃである。
【０００６】
このような半導体チップ１００をパッケージ本体１１０に収容し、この半導体チップ１００の電極をパッケージ本体１１０の端子と接続し、このパッケージ本体をパッケージ蓋部材や封止樹脂などにより密封することで、半導体チップを搭載した半導体パッケージが得られる。
【０００７】
ここでは、パッケージ本体１１０の中央部に半導体チップ１００が配置され、半導体チップが配置される領域の周囲の第１の配線領域には、共通電源用リング配線１１１と共通グランド用リング配線１１２とが、共通グランド用リング配線１１２が共通電源用リング配線１１１の外側に位置するよう形成されている。また、半導体チップが配置される領域の周囲の第１の配線領域の外周側には、この第１の配線領域より高さの高い第２の配線領域が形成されており、この第２の配線領域には、入出力用のインナーリード端子１１３が配置されている。
【０００８】
半導体チップ１００の内側に配置されている信号入出力用電極１０３ａは、配線用ワイヤ１２１でインナーリード１１３に接続され、半導体チップ１００の外側に配置されている電源用電極１０３ｂは、配線用ワイヤ１２２でパッケージ本体１１０の最内側に配置されている共通電源用リング配線１１１に接続され，半導体チップ１００の外側に配置されているグランド用電極１０３ｃは、配線用ワイヤ１２３で共通電源用リング配線１１１の外側に配置されている共通グランド用リング配線１１２に接続されている。
【０００９】
また、ＬＳＩチップなどの半導体チップとしては、特許文献１に開示のものの他に、ＬＳＩ内部回路の周囲に、該ＬＳＩ内部回路を構成するユニットセルとは、別に、電極パッドを含む入出力バッファセル（Ｉ／Ｏバッファセル）を配置したものもある。
【００１０】
以下、図９〜図１２を用いて、Ｉ／Ｏバッファセルを有する半導体チップ（ＬＳＩチップ）について説明する。なお、これらの図では、Ｃｅａ１、Ｃｅｂ２、Ｃｅａ３、Ｃｅｂ４、Ｃｅａ５、Ｃｅｂ６、Ｃｅａ７、Ｃｅｂ８はＩ／Ｏバッファセルであり、また、Ｐａ１、Ｐｂ２、Ｐａ３、Ｐｂ４、Ｐａ５、Ｐｂ６、Ｐａ７、Ｐｂ８は、ボンディングパッドであるが、説明の都合上、Ｉ／Ｏバッファセルをまとめて説明するときは、Ｉ／ＯバッファセルＣｅとし、外側Ｉ／Ｏバッファセルをまとめて説明するときは、外側Ｉ／ＯバッファセルＣｅａとし、内側Ｉ／Ｏバッファセルをまとめて説明するときは、内側Ｉ／ＯバッファセルＣｅｂとし、外側Ｉ／Ｏバッファセルのボンディングパッドをまとめて説明するときは、ボンディングパッドＰａとし、内側Ｉ／Ｏバッファセルのボンディングパッドをまとめて説明するときは、ボンディングパッドＰｂとする。
【００１１】
図９は、このようなＩ／Ｏバッファセルを有する半導体チップを説明する平面図であり、この半導体チップの概略構成を示している。
【００１２】
図９に示す半導体チップ２００は、論理回路を構成する単位となるユニットセルＵｃを配列してなる内部回路部（ＬＳＩ内部回路）２００ａと、この内部回路部２００ａの周囲に配列され、外部の回路との間で信号の受け渡しを行うバッファ部２００ｂとを有している。このバッファ部２００ｂは、内部回路部２００ａに対する位置が異なるボンディングパッドＰａ及びＰｂを有する、設計の単位回路としての２種類のＩ／ＯバッファセルＣｅａ及びＣｅｂを含んでいる。ここで、ボンディングパッドＰａ及びＰｂはボンディングワイヤ（配線用ワイヤ）が固着される電極パッドである。
【００１３】
また、Ｉ／ＯバッファセルＣｅが配置されているバッファ配置領域ＢＲには、Ｉ／ＯバッファセルＣｅ毎にボンディングパッドＰａ及びＰｂが２列に配列されており、外側Ｉ／ＯバッファセルＣｅａのボンディングパッドＰａは、バッファ配置領域ＢＲの外周側部分Ｒａに位置し、内側Ｉ／ＯバッファセルＣｅｂのボンディングパッドＰｂは、バッファ配置領域ＢＲの外周側部分Ｒａと内周側部分Ｒｃとの間の中間部分Ｒｂに位置しており、これらのボンディングパッドＰａ及びＰｂの配列は千鳥状の配列になっている。
【００１４】
また、ＬＳＩ内部回路２００ａの配置領域ＣＲとバッファ配置領域ＢＲとの間には、電源用配線Ｖｗと接地用配線ＧｗとがＬＳＩ内部回路２００ａを囲むように配置されている。
【００１５】
図１０は、図９に示す半導体チップ２００の一部（Ｂ部）の詳細な構成を説明する図であり、Ｉ／Ｏバッファセルとボンディングパッドとの位置関係を示している。
【００１６】
この半導体チップ２００では、バッファ配置領域ＢＲに配置されている外側Ｉ／ＯバッファセルＣｅａ及び内側Ｉ／ＯバッファセルＣｅｂには、それぞれボンディングパッドＰａ及びＰｂが設けられており、外側Ｉ／ＯバッファセルＣｅａ１、Ｃｅａ３、Ｃｅａ５、Ｃｅａ７に対応するボンディングパッドＰａ１、Ｐａ３、Ｐａ５、Ｐａ７は、バッファ配置領域ＢＲの外周側部分Ｒａに配置され、内側Ｉ／ＯバッファセルＣｅｂ２、Ｃｅｂ４、Ｃｅｂ６、Ｃｅｂ８に対応するボンディングパッドＰｂ２、Ｐｂ４、Ｐｂ６、Ｐｂ８は、バッファ配置領域ＢＲの中間部分Ｒｂに配置されている。
【００１７】
図１１は、図９に示す半導体チップ２００の一部（Ｂ部）の詳細な構成を説明する図であり、電源用配線及び接地用配線とボンディングパッドとの位置関係を示している。
【００１８】
この半導体チップ２００では、Ｉ／ＯバッファセルＣｅａ１、Ｃｅｂ６は電源用Ｉ／Ｏバッファセルであり、Ｉ／ＯバッファセルＣｅａ３、Ｃｅｂ８は接地用Ｉ／Ｏバッファセルであり、Ｉ／ＯバッファセルＣｅａ１、Ｃｅｂ６に対応するボンディングパッドＰａ１、Ｐｂ６は電源用配線Ｖｗに接続され、Ｉ／ＯバッファセルＣｅａ３、Ｃｅｂ８に対応するボンディングパッドＰａ３、Ｐｂ８は接地用配線Ｇｗに接続されている。
【００１９】
また、その他のＩ／ＯバッファセルＣｅｂ２、Ｃｅｂ４、Ｃｅａ５、Ｃｅａ７は信号用Ｉ／Ｏバッファセルであり、これらの信号用Ｉ／Ｏバッファセルに対応するボンディングパッドＰｂ２、Ｐｂ４、Ｐａ５、Ｐａ７はＬＳＩ内部回路２００ａと外部の回路との間で信号の受け渡しを行うためのボンディングパッドである。
【００２０】
図１２は、図９に示す半導体チップ２００の一部（Ｂ部）の詳細な構成を示す図であり、信号用Ｉ／Ｏバッファセルにおけるボンディングパッドとインターフェイス用回路（入出力回路）との位置関係を示している。従って、図１２では、電源用配線及び接地用配線は、回路の接続関係を説明するために便宜的に示したものであり、実際の位置を示すものではなく、その実際の位置は、図１１に示すとおりである。
【００２１】
この半導体チップ２００では、信号用Ｉ／ＯバッファセルＣｅｂ２、Ｃｅａ５は、半導体チップ２００のＬＳＩ内部回路２００ａで得られた信号を外部の回路に出力するための出力用Ｉ／Ｏバッファセルであり、これらの出力用Ｉ／ＯバッファセルＣｅｂ２、Ｃｅａ５はそれぞれ、ＬＳＩ内部回路２００ａからの信号を増幅したり変換したりインターフェイス回路Ｆｂ２、Ｆａ５を有している。また、信号用Ｉ／ＯバッファセルＣｅｂ４、Ｃｅａ７は、外部の回路からの信号をチップ２００のＬＳＩ内部回路２００ａに入力する入力用Ｉ／Ｏバッファセルであり、これらの入力用Ｉ／ＯバッファセルＣｅｂ４、Ｃｅａ７はそれぞれ、ＬＳＩチップ２００の外部に出力する信号を増幅したり変換したりインターフェイス回路Ｆｂ４、Ｆａ７を有している。
【００２２】
また、各Ｉ／ＯバッファセルＣｅａ１、Ｃｅｂ２、Ｃｅａ３、Ｃｅｂ４、Ｃｅａ５、Ｃｅｂ６、Ｃｅａ７、Ｃｅｂ８は、対応するボンディングパッドＰａ１、Ｐｂ２、Ｐａ３、Ｐｂ４、Ｐａ５、Ｐｂ６、Ｐａ７、Ｐｂ８に印加された静電ノイズがＬＳＩ内部回路２００ａを破壊しないように半導体チップ２００外部に逃がす保護回路Ｄａ１、Ｄｂ２、Ｄａ３、Ｄｂ４、Ｄａ５、Ｄｂ６、Ｄａ７、Ｄｂ８を有しており、これらの保護回路は、各Ｉ／Ｏバッファセル毎にバッファ配置領域ＢＲの外周側部分Ｒａに配置されており、対応するＩ／Ｏバッファセルのボンディングパッドに接続されている。なお、これらの保護回路は電源用配線Ｖｗ及び接地用配線Ｇｗに接続されている。
【００２３】
このような構成の半導体チップ２００についても、図８に示す半導体チップ１００と同様、この半導体チップ２００を、例えば図８（ｂ）に示すようなパッケージ本体に収容し、各ボンディングパッドをパッケージ本体の配線や端子に接続し、パッケージ本体を密封することにより、半導体チップを搭載した半導体パッケージが得られる。
【００２４】
この際、半導体チップのボンディングパッドとパッケージ本体の端子との接続は以下のように行われる。例えば、信号用Ｉ／ＯバッファセルＣｅｂ２、Ｃｅｂ４、Ｃｅａ５、Ｃｅａ７のボンディングパッドＰｂ２、Ｐｂ４、Ｐａ５、Ｐａ７は、ボンディングワイヤによりパッケージ本体の入出力用のインナーリード端子１１３に接続される。また、電源用バッファセルＣｅａ１、Ｃｅｂ６のボンディングパッドＰａ１、Ｐｂ６が、ボンディングワイヤにより共通電源用リング配線１１１に接続され、接地用バッファセルＣｅａ３、Ｃｅｂ８のボンディングパッドＰａ３、Ｐｂ８が、ボンディングワイヤにより共通接地用リング配線１１２に接続される。
【先行技術文献】
【特許文献】
【００２５】
【特許文献１】特開平１１−８７３９９号公報
【発明の概要】
【発明が解決しようとする課題】
【００２６】
しかしながら、近年、ＬＳＩの微細化、低消費電力化と、ＬＳＩの大規模化、高速化などに伴って、ＬＳＩ内部での配線抵抗に起因する電圧降下（ＩＲドロップ）による回路の誤動作を防止するための設計が非常に難しくなってきている状況にある。
【００２７】
例えば、図９〜１２に示す半導体集積回路（ＬＳＩチップ）２００では、Ｉ／Ｏバッファセルのボンディングパッドを、半導体チップ２００のバッファ配置領域ＢＲの外周側部分Ｒａと中間部分Ｒｂとに分けて千鳥状に配置しており、このため、バッファ配置領域ＢＲの外周側部分ＲａにボンディングパッドＰａ１、Ｐａ３、Ｐａ５、Ｐａ７が配置されている外側Ｉ／ＯバッファセルＣｅａ１、Ｃｅａ３、Ｃｅａ５、Ｃｅａ７と、ボンディングパッドＰｂ２、Ｐｂ４、Ｐｂ６、Ｐｂ８がバッファ配置領域ＢＲの中間部分Ｒｂに配置されている内側Ｉ／ＯバッファセルＣｅｂ２、Ｃｅｂ４、Ｃｅｂ６、Ｃｅｂ８とでは、対応するそれぞれのボンディングパッドからＬＳＩ内部回路までの距離が異なる。
【００２８】
このため、上記Ｉ／Ｏバッファセルを信号用Ｉ／Ｏバッファセルとして用いたとき、ボンディングパッドＰａがバッファ配置領域ＢＲの外周側部分Ｒａに配置されている外側Ｉ／ＯバッファセルＣｅａの場合と、ボンディングパッドＰｂがバッファ配置領域ＢＲの中間部分Ｒｂに配置されている内側Ｉ／ＯバッファセルＣｅｂの場合とで、信号の伝達時間や立ち上がり時間などに差が生じる可能性がある。
【００２９】
また、電源用Ｉ／Ｏバッファセルとして、対応するボンディングパッドから、ＬＳＩ内部回路２００ａの周囲に設けられている電源用配線Ｖｗ及び接地用配線Ｇｗまでの距離（配線抵抗）が大きい外側Ｉ／Ｏバッファセルを使用した場合、ＩＲドロップ値が大きくなり、設計制約を満足した回路設計をすることができない可能性がある。
【００３０】
本発明は、このような問題点を解決するためになされたものであり、使用するＩ／Ｏバッファセルにおけるボンディングパッドの位置に拘わらず、つまり、ボンディングパッドの位置がＬＳＩ内部回路に近いＩ／Ｏバッファセルを用いても、あるいはボンディングパッドの位置がＬＳＩ内部回路から遠いＩ／Ｏバッファセルを用いても、安定した電源電圧の供給と信号の入出力を行うことができる、高速または大電流での動作が可能な半導体集積回路及びこのような半導体集積回路を搭載した電子機器を得ることを目的とする。
【課題を解決するための手段】
【００３１】
本発明に係る半導体集積回路は、論理回路を構成する内部回路部と、該内部回路部と外部の回路との間で信号の受け渡しを行うバッファ部とを有する半導体集積回路であって、該バッファ部は、電極パッドを有する設計の単位回路として、該電極パッドが該内部回路部に近い内側領域に配置されている内側バッファセルと、該電極パッドが該内部回路部から遠い外側領域に配置されている外側バッファセルとを含み、該内側バッファセル及び該外側バッファセルは、信号の入力あるいは信号の出力を行う入出力回路が、該内側領域と該外側領域との間の中間領域に形成されるよう構成されており、そのことにより上記目的が達成される。
【００３２】
本発明は、上記半導体集積回路において、前記内部回路部の周囲に沿って配置された電源用配線及び接地用配線を備え、該電源用配線及び該接地用配線は、前記内側バッファセルの電極パッドの配置領域である内側領域と、前記外側バッファセルの電極パッドの配置領域である外側領域との間に位置するよう、前記中間領域内に配置されていることが好ましい。
【００３３】
本発明は、上記半導体集積回路において、前記内部回路部の周囲に沿って配置された電源用配線及び接地用配線を備え、該電源用配線及び該接地用配線は、前記内部回路部の配置領域と、前記内側バッファセルの電極パッドの配置領域である内側領域との間に位置するよう、該内側領域より該内部回路部に近い領域に配置されていることが好ましい。
【００３４】
本発明は、上記半導体集積回路において、前記電源用配線及び前記接地用配線は、単層の導電性層をパターニングして形成してなり、隣接するよう配置されていることが好ましい。
【００３５】
本発明は、上記半導体集積回路において、前記電源用配線と前記接地用配線とは、２層の導電性層をそれぞれパターニングしてなり、上下に重なるよう立体的に配置されていることが好ましい。
【００３６】
本発明は、上記半導体集積回路において、前記内側バッファセル及び前記外側バッファセルはそれぞれ、対応する電極パッドの下側の領域に形成され、該電極パッドに印加された静電ノイズから前記内部回路部を保護する保護回路を有することが好ましい。
【００３７】
本発明は、上記半導体集積回路において、前記入出力回路は、前記電源用配線及び前記接地用配線により駆動電源が供給されるようこれらの配線に接続されていることが好ましい。
【００３８】
本発明は、上記半導体集積回路において、前記内側領域に配置された複数の内側バッファセルの電極パッドと、前記外側領域に配置された複数の外側バッファセルの電極パッドとの配列パターンは、千鳥状配列パターンとなっていることが好ましい。
【００３９】
本発明は、上記半導体集積回路において、前記内部回路部は、前記論理回路を構成する単位回路である基本セルを配列してなるものであることが好ましい。
【００４０】
本発明は、上記半導体集積回路において、前記内側バッファセルの入出力回路から前記内部回路部への信号配線は、該内側バッファセルに隣接する外側バッファセルを経由するよう形成されていることが好ましい。
【００４１】
本発明は、上記半導体集積回路において、前記複数の内側バッファセルのうちの、前記電源用配線に電源を供給する電源用バッファセルから該電源用配線への配線は、該電源用バッファセルに隣接する外側バッファセルを経由するよう形成されていることが好ましい。
【００４２】
本発明は、上記半導体集積回路において、前記内部回路部への信号の入出力は、全て前記外側バッファセルにより行われ、前記電源用配線への電源の供給及び前記接地用配線の接地電位の設定は、全て前記外側バッファセルにより行われるよう構成したものであることが好ましい。
【００４３】
本発明に係る電子機器は、上述した本発明に係る半導体集積回路を備えたものであり、そのことにより上記目的が達成される。
【００４４】
次に作用について説明する。
【００４５】
本発明においては、半導体集積回路において、内部回路部と外部の回路との間のバッファ部を構成する、電極パッドを有する設計の単位回路として、電極パッドが該内部回路部に近い内側領域に配置されている内側バッファセルと、電極パッドが該内部回路部から遠い外側領域に配置されている外側バッファセルとを備え、内側バッファセル及び外側バッファセルを、信号の入力あるいは信号の出力を行う入出力回路が、上記内側領域と上記外側領域との間の中間領域に形成されるよう構成したので、内側バッファセル及び外側バッファセルにおける入出力回路から内部回路部までの距離が実質的に等しくなり、内側バッファセルと外側バッファセルとでボンディングパッドの位置が異なることによる信号遅延量の差を無くすことができる。
【００４６】
これにより、使用するバッファセルのボンディングパッドの位置に拘わらず、安定した信号の入出力を行うことが可能となり、バッファセルを用いたバッファ部の設計の自由度が高くなる。
【００４７】
また、本発明においては、信号の入力あるいは信号の出力を行う入出力回路を、内側バッファセルの電極パッドが配置される内側領域と、外側バッファセルの電極パッドが配置される外側領域との間に配置しているので、ウエハテストのプロービングや半導体チップをパッケージへ組み込む際のワイヤボンディングにより、電極パッド下へのダメージをあまり考慮する必要がなくなる。
【００４８】
また、本発明においては、上記半導体集積回路において、電源用配線及び接地用配線を、内側バッファセルの電極パッドの配置領域である内側領域と、外側バッファセルの電極パッドの配置領域である外側領域との間に位置するよう配置しているので、内側バッファセル及び外側バッファセルにおける電極パッドから電源用配線及び接地用配線までの距離が実質的に等しくなり、内側バッファセルと外側バッファセルとでボンディングパッドの位置が異なることによる電圧降下量の差を無くすことができる。
【００４９】
特に、内側バッファセルを用いた場合の配線抵抗と、外側バッファセルを用いた場合の配線抵抗とが実質的に同一になっていることから、外側バッファセルを多く使用した場合のバッファ部での配線抵抗の増大を回避でき、また、外側バッファセルを多く使用した場合と内側バッファセルを多く使用した場合とで、配線経路の違いによる信号の伝達時間や立ち上がり時間の大きな差が生ずるのを回避できる。
【００５０】
これにより、使用するバッファセルのボンディングパッドの位置に拘わらず、安定した電源電圧の供給を行うことが可能となり、バッファセルを用いたバッファ部の設計の自由度が高くなる。
【００５１】
また、本発明においては、内側バッファセル及び外側バッファセルでは、対応する電極パッドの下側の領域に、該電極パッドに印加された静電ノイズから内部回路部を保護する保護回路を配置しているので、外部から静電ノイズなどが加わった際には電極パッド直下の保護回路が直ぐに動作し、内部回路部への悪影響、つまり内部回路部を構成する半導体素子の破壊などを素早く防ぐことができる。
【００５２】
また、ウエハテスト時のプロービングやワイヤボンディングの際に電極パッド下へのダメージが多少あった場合でも、この保護回路は内部回路部の動作には関係ないものであるので、内部回路部での信号処理に影響しない。
【００５３】
また、本発明においては、内側領域に配置された複数の内側バッファセルの電極パッドと、外側領域に配置された複数の外側バッファセルの電極パッドとがなす配列パターンを千鳥状配列パターンとしているので、内側バッファセルの電極パッドと外側バッファセルの電極パッドとの干渉を回避して、これらの電極パッドの配列ピッチを狭めることができ、これにより、内部回路部の周りに配置される電極数を増大させることができる。
【発明の効果】
【００５４】
以上のように、本発明によれば、半導体集積回路において、内部回路部と外部の回路との間のバッファ部を構成する、電極パッドを有する設計の単位回路として、電極パッドが内部回路部に近い内側領域に配置されている内側バッファセルと、電極パッドが内部回路部から遠い外側領域に配置されている外側バッファセルとを備え、内側バッファセル及び該外側バッファセルを、その信号の入力あるいは信号の出力を行う入出力回路が、該内側領域と該外側領域との間の中間領域に形成されるよう構成したので、使用するバッファセルにおける電極パッドの位置に拘わらず、つまり、ボンディングパッドの位置が内部回路部に近い内側バッファセルを用いても、あるいはボンディングパッドの位置が内部回路部から遠い外側バッファセルを用いても、安定した電源電圧の供給と信号の入出力を行うことができる、高速または大電流での動作が可能な半導体集積回路及びこのような半導体集積回路を搭載した電子機器を実現することができる。
【図面の簡単な説明】
【００５５】
【図１】図１は、本発明の実施形態１による半導体集積回路（半導体チップ）を説明する平面図であり、該半導体チップとしてのＬＳＩチップの概略構成を示している。
【図２】図２は、本発明の実施形態１による半導体集積回路（半導体チップ）の一部（図１のＡ部）を示す図であり、半導体チップのＩ／ＯバッファセルとこのＩ／Ｏバッファセルにおけるボンディングパッドとの位置関係を示している。
【図３】図３は、本発明の実施形態１による半導体集積回路（半導体チップ）の一部（図１のＡ部）を示す図であり、電源用配線及び接地用配線とＩ／Ｏバッファセルにおけるボンディングパッドとの位置関係を示している。
【図４】図４は、本発明の実施形態１による半導体集積回路（半導体チップ）の一部（図１のＡ部）を示す図であり、信号用Ｉ／Ｏバッファセルにおけるボンディングパッドとインターフェイス用回路との位置関係を示している。
【図５】図５は、本発明の実施形態２による半導体集積回路（半導体チップ）を説明する平面図であり、該半導体チップとしてのＬＳＩチップの概略構成を示している。
【図６】図６は、本発明の実施形態２による半導体集積回路（半導体チップ）の一部（図５のＡ１部）を示す図であり、電源用配線及び接地用配線とＩ／Ｏバッファセルにおけるボンディングパッドとの位置関係を示している。
【図７】図７は、本発明の実施形態３による電子機器を説明する図である。
【図８】図８は、特許文献１に開示の半導体チップを説明する図であり、図８（ａ）は、この半導体チップの概略構成を示す平面図であり、図８（ｂ）は、この半導体チップをパッケージ本体に収容した状態を示す断面図である。
【図９】図９は、従来のＩ／Ｏバッファセルを有する半導体チップを説明する図であり、この半導体チップの概略構成を示す平面図である。
【図１０】図１０は、図９に示す半導体チップ２００の一部（Ｂ部）の詳細な構成を示す図であり、Ｉ／Ｏバッファセルとボンディングパッドとの位置関係を示している。
【図１１】図１１は、図９に示す半導体チップ２００の一部（Ｂ部）の詳細な構成を示す図であり、電源用配線及び接地用配線とボンディングパッドとの位置関係を示している。
【図１２】図１２は、図９に示す半導体チップ２００の一部（Ｂ部）の詳細な構成を示す図であり、信号用Ｉ／Ｏバッファセルにおけるボンディングパッドとインターフェイス用回路との位置関係を示している。
【発明を実施するための形態】
【００５６】
以下、本発明の実施形態について図面を参照しながら説明する。
【００５７】
（実施形態１）
図１〜図４は、本発明の実施形態１による半導体集積回路を説明する図である。
【００５８】
なお、これらの図では、Ｃｅａ１、Ｃｅｃ２、Ｃｅａ３、Ｃｅｃ４、Ｃｅａ５、Ｃｅｃ６、Ｃｅａ７、Ｃｅｃ８はＩ／Ｏバッファセルであり、また、Ｐａ１、Ｐｃ２、Ｐａ３、Ｐｃ４、Ｐａ５、Ｐｃ６、Ｐａ７、Ｐｃ８は、ボンディングパッドであるが、説明の都合上、Ｉ／Ｏバッファセルをまとめて説明するときは、Ｉ／ＯバッファセルＣｅとし、外側Ｉ／Ｏバッファセルをまとめて説明するときは、外側Ｉ／ＯバッファセルＣｅａとし、内側Ｉ／Ｏバッファセルをまとめて説明するときは、内側Ｉ／ＯバッファセルＣｅｃとし、外側Ｉ／Ｏバッファセルのボンディングパッドをまとめて説明するときは、ボンディングパッドＰａとし、内側Ｉ／Ｏバッファセルのボンディングパッドをまとめて説明するときは、ボンディングパッドＰｃとする。
【００５９】
以下、本実施形態１について詳しく説明する。
【００６０】
図１は本発明の実施形態１による半導体集積回路を説明する平面図であり、この半導体集積回路である半導体チップ（ＬＳＩチップ）の概略構造を示している。図２は、図１に示す半導体チップ１０の一部（Ａ部）の詳細な構成を示す図であり、Ｉ／Ｏバッファセルとボンディングパッドとの位置関係を示している。
【００６１】
この実施形態１による半導体チップ（ＬＳＩチップ）１０は、論理回路を構成する単位となる基本セルＵｃを配列してなる内部回路部（ＬＳＩ内部回路）１０ａと、該ＬＳＩ内部回路１０ａと外部の回路（図示せず）との間で信号の受け渡しを行うバッファ部１０ｂとを有している。
【００６２】
このバッファ部１０ｂは、ボンディングワイヤが接続される電極パッド（ボンディングパッド）を有する設計の単位回路、つまりＩ／ＯバッファセルＣｅとして、ボンディングパッドＰｃがＬＳＩ内部回路１０ａに近い近傍位置に配置されている複数の内側Ｉ／ＯバッファセルＣｅｃと、ボンディングパッドＰａがＬＳＩ内部回路１０ａから遠い遠方位置に配置されている複数の外側Ｉ／ＯバッファセルＣｅａとを含んでいる。
【００６３】
図１のＡ部分（図２参照）について説明すると、これらのＩ／Ｏバッファセルが配置されているバッファ配置領域ＢＲには、例えば、Ｉ／ＯバッファセルＣｅａ１、Ｃｅｃ２、Ｃｅａ３、Ｃｅｃ４、Ｃｅａ５、Ｃｅｃ６、Ｃｅａ７、Ｃｅｃ８毎にボンディングパッドＰａ１、Ｐｃ２、Ｐａ３、Ｐｃ４、Ｐａ５、Ｐｃ６、Ｐａ７、Ｐｃ８が千鳥状に配列されている。
【００６４】
つまり、この半導体チップ１０のバッファ配置領域ＢＲに配置されているＩ／ＯバッファセルＣｅａ１、Ｃｅｂ２、Ｃｅａ３、Ｃｅｂ４、Ｃｅａ５、Ｃｅｂ６、Ｃｅａ７、Ｃｅｂ８には、それぞれボンディングパッドＰａ１、Ｐｃ２、Ｐａ３、Ｐｃ４、Ｐａ５、Ｐｃ６、Ｐａ７、Ｐｃ８が設けられており、外側Ｉ／ＯバッファセルＣｅａ１、Ｃｅａ３、Ｃｅａ５、Ｃｅａ７に対応するボンディングパッドＰａ１、Ｐａ３、Ｐａ５、Ｐａ７は、バッファ配置領域ＢＲの外周側部分（外側領域）Ｒａに配置され、内側Ｉ／ＯバッファセルＣｅｃ２、Ｃｅｃ４、Ｃｅｃ６、Ｃｅｃ８に対応するボンディングパッドＰｃ２、Ｐｃ４、Ｐｃ６、Ｐｃ８は、バッファ配置領域ＢＲの内周側部分（内側領域）Ｒｃに配置されている。
【００６５】
また、図１に示すように、バッファ配置領域ＢＲの外周側部分Ｒａと内周側部分Ｒｃとの間に確保したスペースである中間部分（中間領域）ＲＢ上には、電源用配線Ｖｗと接地用配線ＧｗとがＬＳＩ内部回路１０ａを囲むように環状に配置されている。なお、図２では、これらの電源用配線Ｖｗ及び接地用配線Ｇｗは示していない。
【００６６】
ここで、電源用配線Ｖｗ及び接地用配線Ｇｗは、単層の導電性層をパターニングして形成してなり、互いに隣接するよう配置されている。ただし、電源用配線Ｖｗ及び接地用配線Ｇｗは、２層の導電性層をそれぞれパターニングしてなり、上下に重なるよう立体的に配置したものでもよい。
【００６７】
図３は、図１に示す半導体チップ１０の一部（Ａ部）の詳細な構成を示す図であり、電源用配線及び接地用配線とボンディングパッドとの位置関係を示している。
【００６８】
この半導体チップ１０では、例えば、外側Ｉ／ＯバッファセルＣｅａ１及び内側Ｉ／ＯバッファセルＣｅｃ６は電源用バッファセルであり、外側Ｉ／ＯバッファセルＣｅａ３及び内側Ｉ／ＯバッファセルＣｅｃ８は接地用バッファセルであり、Ｉ／ＯバッファセルＣｅａ１、Ｃｅｃ６に対応するボンディングパッドＰａ１、Ｐｃ６は電源用配線Ｖｗに接続され、Ｉ／ＯバッファセルＣｅａ３、Ｃｅｃ８に対応するボンディングパッドＰａ３、Ｐｃ８は接地用配線Ｇｗに接続されている。
【００６９】
また、内側Ｉ／ＯバッファセルＣｅｃ２、Ｃｅｃ４及び外側Ｉ／ＯバッファセルＣｅａ５、Ｃｅａ７は信号用Ｉ／Ｏバッファセルであり、これらの信号用Ｉ／Ｏバッファセルに対応するボンディングパッドＰｃ２、Ｐｃ４、Ｐａ５、Ｐａ７はＬＳＩ内部回路１０ａと外部の回路（図示せず）との間で信号の受け渡しを行うためのボンディングパッドである。
【００７０】
図４は、図１に示す半導体チップ１０の一部（Ａ部）の詳細な構成を示す図であり、信号用Ｉ／Ｏバッファセルにおけるボンディングパッドとインターフェイス用回路との位置関係を示している。従って、図４では、電源用配線及び接地用配線は、回路の接続関係を説明するために便宜的に示したものであり、実際の位置を示すものではなく、その実際の位置は、図３に示すとおりである。
【００７１】
この半導体チップ１０では、例えば、信号用Ｉ／ＯバッファセルＣｅｃ４、Ｃｅａ７は、半導体チップ１０のＬＳＩ内部回路１０ａで得られた信号を外部の回路に出力するための出力用Ｉ／Ｏバッファセルであり、これらの出力用Ｉ／ＯバッファセルＣｅｂ４、Ｃｅａ７はそれぞれ、ＬＳＩ内部回路１０ａからの信号を増幅したり変換したりするインターフェイス回路Ｆｃ４、Ｆａ７を有している。また、信号用Ｉ／ＯバッファセルＣｅｃ２、Ｃｅａ５は、外部の回路からの信号をチップ１０のＬＳＩ内部回路１０ａに入力する入力用Ｉ／Ｏバッファセルであり、これらの入力用Ｉ／ＯバッファセルＣｅｃ２、Ｃｅａ５はそれぞれ、ＬＳＩ内部回路１０ａに入力する信号を増幅したり変換したりするインターフェイス回路Ｆｃ２、Ｆａ５を有している。これらのインターフェイス回路Ｆｃ２、Ｆｃ４、Ｆａ５、Ｆａ７は、電源用配線Ｖｗ及び接地用配線Ｇｗにより駆動電源が供給されるようこれらの配線に接続されている。
【００７２】
ここでは、内側Ｉ／ＯバッファセルＣｅｃ２、Ｃｅｃ４のインターフェイス回路Ｆｃ２、Ｆｃ４からＬＳＩ内部回路１０ａへの信号配線は、内側Ｉ／Ｏバッファセルに隣接する外側Ｉ／ＯバッファセルＣｅａ１、Ｃｅａ３を経由したものとしている。また、外側Ｉ／ＯバッファセルＣｅａ５、Ｃｅａ７のボンディングパッドＰａ５、Ｐａ７とＬＳＩ内部回路１０ａとの間の信号配線は、これらの外側Ｉ／Ｏバッファセル内に配置される。従って、各信号用Ｉ／ＯバッファセルとＬＳＩ内部回路との間の配線が全て外側Ｉ／Ｏバッファセルを経由したものとなる。
【００７３】
また、各Ｉ／ＯバッファセルＣｅａ１、Ｃｅｃ２、Ｃｅａ３、Ｃｅｃ４、Ｃｅａ５、Ｃｅｃ６、Ｃｅａ７、Ｃｅｃ８は、対応するボンディングパッドＰａ１、Ｐｃ２、Ｐａ３、Ｐｃ４、Ｐａ５、Ｐｃ６、Ｐａ７、Ｐｃ８に印加された静電ノイズがＬＳＩ内部回路１０ａを破壊しないように半導体チップ１０の外部に逃がす保護回路Ｄａ１、Ｄｃ２、Ｄａ３、Ｄｃ４、Ｄａ５、Ｄｃ６、Ｄａ７、Ｄｃ８を有しており、これらの保護回路は、各Ｉ／ＯバッファセルＣｅａ１、Ｃｅｃ２、Ｃｅａ３、Ｃｅｃ４、Ｃｅａ５、Ｃｅｃ６、Ｃｅａ７、Ｃｅｃ８のボンディングパッドの直下の領域に配置されており、対応するＩ／Ｏバッファセルのボンディングパッドに接続されている。なお、これらの保護回路は電源用配線Ｖｗ及び接地用配線Ｇｗに接続されている。
【００７４】
このような構成の半導体チップ１０についても、図８に示す半導体チップ１００と同様、この半導体チップ１０を、例えば図８（ｂ）に示すようなパッケージ本体に収容し、各ボンディングパッドをパッケージ本体の配線や端子に接続し、パッケージ蓋部材や封止樹脂により密封することにより、半導体チップを搭載した半導体パッケージを得ることができる。
【００７５】
この際、半導体チップのボンディングパッドとパッケージ本体の端子との接続は以下のように行われる。例えば、信号用Ｉ／ＯバッファセルＣｅｃ２、Ｃｅｃ４、Ｃｅａ５、Ｃｅａ７のボンディングパッドＰｃ２、Ｐｃ４、Ｐａ５、Ｐａ７は、配線用ワイヤによりパッケージ本体の入出力用のインナーリード端子１１３に接続される。また、電源用バッファセルＣｅａ１、Ｃｅｂ６のボンディングパッドＰａ１、Ｐｃ６のいずれかあるいはその両方が、配線用ワイヤにより共通電源用リング配線１１１に接続され、接地用バッファセルＣｅａ３、Ｃｅｃ８のボンディングパッドＰａ３、Ｐｃ８のいずれかあるいはその両方が、配線用ワイヤにより共通接地用リング配線１１２に接続される。
【００７６】
次に作用効果について説明する。
【００７７】
本実施形態１では、半導体集積回路１０において、内部回路ＬＳＩ（内部回路部）１０ａと外部の回路との間のバッファ部１０ｂを構成する、ボンディングパッドを有する設計の単位回路として、ボンディングパッドＰｃがＬＳＩ内部回路１０ａに近い内周側部分Ｒｃに配置されている内側Ｉ／ＯバッファセルＣｅｃと、ボンディングパッドＰａがＬＳＩ内部回路１０ａから遠い外周側部分Ｒａに配置されている外側Ｉ／ＯバッファセルＣｅａとを備え、内側Ｉ／ＯバッファセルＣｅｃ及び外側Ｉ／ＯバッファセルＣｅａを、信号の入力あるいは信号の出力を行うインターフェイス回路が、内周側部分Ｒｃと外周側部分Ｒａとの間に確保したスペースである中間部分Ｒｂに形成されるよう構成しているので、内側Ｉ／ＯバッファセルＣｅｃ及び外側Ｉ／ＯバッファセルＣｅａのそれぞれにおけるインターフェイス回路からＬＳＩ内部回路までの距離が実質的に同一となり、内側Ｉ／Ｏバッファセルと外側Ｉ／Ｏバッファセルとでボンディングパッドの位置が異なることによる信号遅延量の差を無くすことができる。
【００７８】
また、電源用配線Ｖｗ及び接地用配線Ｇｗを、内側Ｉ／ＯバッファセルＣｅｃのボンディングパッドＰｃの配置領域である内周側部分Ｒｃと、外側Ｉ／ＯバッファセルＣｅａのボンディングパッドＰａの配置領域である外周側部分Ｒａとの間に位置するよう配置しているので、内側Ｉ／ＯバッファセルＣｅｃ及び外側Ｉ／ＯバッファセルＣｅａにおけるそれぞれのボンディングパッドＰｃ、Ｐａから電源用配線Ｖｗ及び接地用配線Ｇｗまでの距離が実質的に等しくなり、内側Ｉ／ＯバッファセルＣｅｃと外側Ｉ／ＯバッファセルＣｅａとでボンディングパッドの位置が異なることによる電圧降下量の差を無くすことができる。
【００７９】
これにより、使用するバッファセルのボンディングパッドの位置に拘わらず、安定した信号の入出力、及び安定した電源電圧の供給を行うことが可能となり、Ｉ／ＯバッファセルＣｅを用いたバッファ部１０ｂの設計の自由度が高くなる。
【００８０】
また、本実施形態では、信号の入力あるいは信号の出力を行うインターフェイス回路Ｆｃ２、Ｆｃ４、Ｆａ５、Ｆａ７を、内側Ｉ／ＯバッファセルＣｅｃのボンディングパッドＰｃが配置される内周側部分Ｒｃと、外側Ｉ／ＯバッファセルＣｅａのボンディングパッドＰａが配置される外周側部分Ｒａとの間に配置しているので、ウエハテストのプロービングやパッケージへ組み込む際のワイヤボンディングにより、ボンディングパッド下へのダメージをあまり考慮する必要がなくなる。
【００８１】
また、本実施形態では、内側Ｉ／ＯバッファセルＣｅｃ及び外側Ｉ／ＯバッファセルＣｅａでは、対応するボンディングパッドの下側の領域に、該ボンディングパッドに印加された静電ノイズからＬＳＩ内部回路１０ａを保護する保護回路を配置しているので、外部から静電ノイズなどが加わった際にはボンディングパッド直下の保護回路が直ぐに動作し、ＬＳＩ内部回路１０ａへの悪影響、つまりＬＳＩ内部回路１０ａを構成する半導体素子の破壊などを素早く防ぐことができる。
【００８２】
また、ウエハテスト時のプロービングやワイヤボンディングの際に電極パッド下へのダメージが多少あった場合でも、この保護回路はＬＳＩ内部回路１０ａの動作には関係ないものであるので、ＬＳＩ内部回路での信号処理に影響しない。
【００８３】
また、本実施形態では、内周側部分Ｒｃに配置された複数の内側Ｉ／ＯバッファセルＣｅｃのボンディングパッドＰｃと、外周側部分Ｒａに配置された複数の外側Ｉ／ＯバッファセルＣｅａのボンディングパッドＰａとがなす配列パターンを千鳥状配列パターンとしているので、内側Ｉ／ＯバッファセルＣｅｃのボンディングパッドＰｃと外側Ｉ／ＯバッファセルＣｅａのボンディングパッドＰａとの干渉を回避して、これらのボンディングパッドの配列ピッチを狭めることができ、これにより、ＬＳＩ内部回路１０ａの周りに配置される電極数（ボンディングパッドの数）を増大させることができる。
【００８４】
さらには、この実施形態１のＬＳＩチップ１０では、内側Ｉ／ＯバッファセルＣｅｃを用いた場合の配線抵抗と、外側Ｉ／ＯバッファセルＣｅａを用いた場合の配線抵抗とが実質的に同一になっているので、外側Ｉ／ＯバッファセルＣｅａを多く使用した場合のバッファ部１０ｂでの配線抵抗の増大を回避でき、また、外側Ｉ／ＯバッファセルＣｅａを使用した場合と内側Ｉ／ＯバッファセルＣｅｃを使用した場合とで、配線経路の違いによる信号の伝達時間や立ち上がり時間の差が生ずるのを回避できる。
【００８５】
つまり、従来、電源用Ｉ／Ｏバッファセルについては、内側Ｉ／Ｏバッファセルに比べて外側Ｉ／Ｏバッファセルを用いた方が配線抵抗がより大きくなっていた。そのため、外側Ｉ／Ｏバッファセルを多く使用した場合、バッファ部での抵抗値が大きくなってしまい、ＬＳＩチップ全体のＩＲドロップに大きな影響を与え、設計制約を満足した回路設計ができない場合があった。また、信号用Ｉ／Ｏバッファセルについては、外側Ｉ／Ｏバッファセルを用いた場合と内側Ｉ／Ｏバッファセルを用いた場合とでは配線経路に違いがあるため、信号の伝達時間や立ち上がり時間などに差が生じていたが、この実施形態１のＬＳＩチップでは、上記のような配線経路に違いが生じても、配線抵抗の差は生じないので、このような問題は解決されている。
【００８６】
このように本実施形態１による半導体集積回路（半導体チップ）１０では、論理回路を構成するＬＳＩ内部回路１０ａと、該ＬＳＩ内部回路１０ａと外部の回路との間で信号の受け渡しを行うバッファ部１０ｂとを備え、該バッファ部１０ｂを構成するＩ／ＯバッファセルＣｅとして、ボンディングパッドＰｃの位置がＬＳＩ内部回路１０ａに近い内側Ｉ／ＯバッファセルＣｅｃと、ボンディングパッドＰａの位置がＬＳＩ内部回路１０ａから遠い外側Ｉ／ＯバッファセルＣｅａとを、これらのＩ／ＯバッファセルＣｅｃ、ＣｅａのボンディングパッドＰｃ、Ｐａの配列が千鳥状配列となり、かつ内側Ｉ／ＯバッファセルＣｅｃのボンディングパッドの配置領域と外側Ｉ／ＯバッファセルＣｅａのボンディングパッドの配置領域の間にスペース（中間領域）Ｒｂが確保されるよう交互に配列し、信号用Ｉ／Ｏバッファセルでは、確保したスペースに内部とのインターフェイス回路を配置したので、内側Ｉ／ＯバッファセルＣｅｃ及び外側Ｉ／ＯバッファセルＣｅａのボンディングパッドＰｃ及びＰａの配列を千鳥状配列とした場合でも、ボンディングパッドからＬＳＩ内部回路１０ａまでの配線経路における配線抵抗の違いを気にすることなく、ＬＳＩチップにおける端子（パッケージ本体の電極やリード）の配置を決めることが可能となる。
【００８７】
従って、ＬＳＩチップにおける端子配置を変更した場合でも、バッファ部での電圧降下量の変化を再検討する必要がなく、不要に開発期間が延びることを防止する効果がある。
【００８８】
なお、上記実施形態１では、半導体集積回路として、電源用配線Ｖｗ及び接地用配線Ｇｗをバッファ配置領域ＢＧ内の中間部分Ｒｂに配置したものを示したが、電源用配線Ｖｗ及び接地用配線Ｇｗはバッファ配置領域ＢＧとＬＳＩ内部回路１０ａとの間に配置してよく、このような構成の半導体集積回路（ＬＳＩチップ）を、以下、実施形態２として説明する。
（実施形態２）
図５は、本発明の実施形態２による半導体集積回路（半導体チップ）を説明する平面図であり、該半導体チップとしてのＬＳＩチップの概略構成を示している。
【００８９】
図６は、本発明の実施形態２による半導体集積回路（半導体チップ）の一部（図５のＡ１部）を示す図であり、電源用配線及び接地用配線とＩ／Ｏバッファセルにおけるボンディングパッドとの位置関係を示している。
【００９０】
この実施形態２の半導体集積回路（ＬＳＩチップ）２０は、実施形態１の半導体集積回路（ＬＳＩチップ）１０における、電源用配線Ｖｗ及び接地用配線Ｇｗをバッファ配置領域ＢＲ内の中間部分Ｒｂに配置した構成に代えて、電源用配線Ｖｗ及び接地用配線Ｇｗをバッファ配置領域ＢＲとＬＳＩ内部回路１０ａの配置領域ＣＲとの間に配置した構成を備えたものであり、また、この実施形態２では、外側Ｉ／ＯバッファセルＣｅａ１及び内側Ｉ／ＯバッファセルＣｅｃ２を電源用Ｉ／Ｏバッファセルとし、外側Ｉ／ＯバッファセルＣｅａ７及び内側Ｉ／ＯバッファセルＣｅｃ８を接地用Ｉ／Ｏバッファセルとしている。
【００９１】
従って、外側Ｉ／ＯバッファセルＣｅａ１のボンディングパッドＰａ１はこのＩ／ＯバッファセルＣｅａ１により電源用配線Ｖｗに接続され、内側Ｉ／ＯバッファセルＣｅｃ２のボンディングパッドＰｃ２は、これに隣接する外側Ｉ／ＯバッファセルＣｅａ１を経由して電源用配線Ｖｗに接続されている。
【００９２】
また、外側Ｉ／ＯバッファセルＣｅａ７のボンディングパッドＰａ７はこのＩ／ＯバッファセルＣｅａ７により接地用配線Ｇｗに接続され、内側Ｉ／ＯバッファセルＣｅｃ８のボンディングパッドＰｃ８は、これに隣接する外側Ｉ／ＯバッファセルＣｅａ７を経由して接地用配線Ｇｗに接続されている。
【００９３】
また、この実施形態２の半導体集積回路（ＬＳＩチップ）２０では、外側Ｉ／ＯバッファセルＣｅａ３，Ｃｅａ５及び内側Ｉ／ＯバッファセルＣｅｃ４、Ｃｅｃ６は、信号用Ｉ／Ｏバッファセルとしている。但し、図６では、インターフェイス回路は示していない。
【００９４】
このように本実施形態２では、電源用Ｉ／Ｏバッファセルから電源用配線Ｖｗへの電源の供給は、図６に示すように、内側Ｉ／ＯバッファセルＣｅｃ２からの電源供給も外側Ｉ／ＯバッファセルＣｅａ１からの電源供給についても、外側Ｉ／Ｏバッファセルを経由して行われることとなる。
【００９５】
本実施形態２による半導体集積回路（ＬＳＩチップ）２０におけるその他の構成は、実施形態１における半導体集積回路（ＬＳＩチップ）１０と同一である。
【００９６】
このような構成の実施形態２においても、内側Ｉ／ＯバッファセルＣｅｃ及び外側Ｉ／ＯバッファセルＣｅａにおけるボンディングパッドから電源用配線Ｖｗ及び接地用配線Ｇｗまでの距離が実質的に等しくなり、内側Ｉ／ＯバッファセルＣｅｃと外側Ｉ／ＯバッファセルＣｅａとでボンディングパッドの位置が異なることによる電圧降下量の差を無くすことができる。
【００９７】
さらに、上記実施形態１及び２では、特に説明しなかったが、上記実施形態１及び２の半導体集積回路（ＬＳＩチップ）は、携帯電話やコンピュータなどの電子情報機器、さらに、マイクロコンピュータなどを搭載した家電機器などの電子機器に用いられている半導体集積回路として用いることができ、実施形態３として、実施形態１あるいは実施形態２の半導体集積回路を搭載した電子機器について説明する。
（実施形態３）
図７は、本発明の実施形態３による電子機器を説明する図である。
【００９８】
図７に示す本実施形態３による電子機器９０は、本発明の実施形態１及び２のＬＳＩチップ１０及び２０の少なくとも１つを、この電子機器９０を構成する以下の各部の少なくとも１つに搭載したものである。
【００９９】
ここで、電子機器９０は、操作者による情報入力を行うための入力操作部９０ａと、入力操作部９０ａから入力された入力情報を記録する記録メディアなどのメモリ部９２と、この入力情報を液晶表示画面などの表示画面上に表示する液晶表示装置などの表示部９３と、この入力情報を用いた通信処理を行う送受信装置などの通信部９４と、この入力情報を印刷（印字）して出力（プリントアウト）する画像出力部９５とのうちの少なくともいずれかを有している。
【０１００】
また、この電子情報機器９０は、被写体の撮影を行う撮像部９１を有していてもよく、この場合は、記録メディアなどのメモリ部９２が、撮像部９１により得られた画像データを記録用に所定の信号処理した後にデータ記録し、上記表示部９３が、この画像データに対して表示用に所定の信号処理を施した後に液晶表示画面などの表示画面上に表示し、通信部９４が、この画像データに対して通信用に所定の信号処理を施した後にこの画像データに対する通信処理を行い、画像出力部９５がこの画像データを印刷（印字）して出力（プリントアウト）するようにしてもよい。
【０１０１】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【０１０２】
本発明は、ＬＳＩ内部回路のバッファ部を構成する単位設計回路として、能動回路及びボンディングパッドを含むＩ／Ｏバッファセルを備え、Ｉ／Ｏバッファセルのボンディングパッドの配列を千鳥状配列とした半導体集積回路、およびこのような半導体集積回路を搭載した電子機器の分野において、使用するボンディングパッドの位置、つまり使用するＩ／Ｏバッファセルに拘わらず、安定した電源電圧の供給と信号の入出力を行うことができるものであり、高速または大電流での動作が要求される半導体集積回路及びこのような半導体集積回路を搭載した電子機器として極めて有用なものを実現できるものである。
【符号の説明】
【０１０３】
１０、２０  半導体集積回路（ＬＳＩチップ）
１０ａ  ＬＳＩ内部回路
１０ｂ  バッファ部
９０  電子情報機器
９１  撮像部
９２  メモリ部
９３  表示部
９４  通信部
９５  画像出力部
ＢＲ  バッファ配置領域
Ｃｅ  Ｉ／Ｏバッファセル
Ｃｅａ、Ｃｅａ１、Ｃｅａ３、Ｃｅａ５、Ｃｅａ７  外側Ｉ／Ｏバッファセル
Ｃｅｃ、Ｃｅｃ２、Ｃｅｃ４、Ｃｅｃ６、Ｃｅｃ８  内側Ｉ／Ｏバッファセル
ＣＲ  内部回路配置領域
Ｄａ１、Ｄｂ２、Ｄａ３、Ｄｂ４、Ｄａ５、Ｄｂ６、Ｄａ７、Ｄｂ８  保護回路
Ｆａ５、Ｆａ７、Ｆｂ２、Ｆｂ４  インターフェイス回路（入出力回路）
Ｇｗ  接地用配線
Ｐａ、Ｐｂ、Ｐａ１、Ｐｂ２、Ｐａ３、Ｐｂ４、Ｐａ５、Ｐｂ６、Ｐａ７、Ｐｂ８  ボンディングパッド（電極パッド）
Ｒａ  外周側部分（外側領域）
Ｒｂ  中間部分（中間領域）
Ｒｃ  内周側部分（内側領域）
Ｕｃ  基本セル
Ｖｗ  電源用配線
【図１】
2013161959.tif 000003
【図２】
2013161959.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2013161959.tif 000009
【図８】
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【図９】
2013161959.tif 000011
【図１０】
2013161959.tif 000012
【図１１】
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【図１２】
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