(57)【要約】【課題】微細な構造であっても良好な電気特性を有し、かつ容量素子が効率良く形成された半導体装置を提供する。【解決手段】酸化物半導体膜を活性層として用いたトップゲート型トランジスタ（スタガ型とも言われる。）において、トランジスタのソース電極およびドレイン電極を２層構造（第１の電極膜および第２の電極膜）とする。そして、第１の電極膜、ゲート絶縁膜およびゲート電極と同一材料および同一工程により形成された膜を用いて容量素子を形成する。これにより、トランジスタと容量素子を同一工程にて形成できるため容量素子を効率よく形成できる。また、トランジスタの第１の電極とチャネル形成領域の間の酸化物半導体膜上に第２の電極が接続された構造とする。これにより、ソース電極とドレイン電極間の抵抗を低減できるため、半導体装置の電気特性を良好なものとできる。【選択図】図１
2013175714.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタと容量素子を備える第１の素子形成層を有する半導体装置であり、
前記トランジスタは、
絶縁表面上に設けられ、チャネル形成領域として機能する第１の領域およびチャネル長方向に前記第１の領域を挟む第２の領域を有する酸化物半導体膜と、
前記酸化物半導体膜上のゲート絶縁膜と、
前記ゲート絶縁膜を挟んで前記第１の領域と重なる、ゲート電極と、
前記ゲート電極の側面を少なくとも覆う第２の絶縁膜と、
前記酸化物半導体膜の端部を覆い、前記第２の領域と電気的に接続された第１の電極膜と、
前記第１の電極膜及び前記第２の領域と電気的に接続された第２の電極膜を有する構造であり
前記容量素子は、
下部電極膜と、
前記下部電極膜上の電極間絶縁膜と、
前記電極間絶縁膜上の上部電極膜を有する構造であり、
前記第１の電極膜と前記下部電極膜は同一の組成を有し、
前記ゲート絶縁膜と前記電極間絶縁膜は同一の組成を有し、
前記ゲート電極と前記上部電極膜は同一の組成を有することを特徴とする半導体装置。
【請求項２】
前記第１の素子形成層の下層に、
活性層としてシリコン、ゲルマニウムまたは化合物半導体材料を用いて構成されたトランジスタを備える第２の素子形成層を有し、
前記第２の素子形成層に備えられたトランジスタが、少なくとも前記第１の素子形成層に備えられた前記トランジスタまたは前記容量素子と電気的に接続されている、請求項１に記載の半導体装置。
【請求項３】
前記第２の素子形成層に備えられたトランジスタの活性層が、単結晶半導体基板または化合物半導体基板の一部を分離することにより得られた膜を用いて構成された、請求項２に記載の半導体装置。
【請求項４】
可撓性を有する基板上に前記第２の素子形成層が位置し、前記第２の素子形成層上に前記第１の素子形成層が位置する構造を有する、請求項１乃至請求項３のいずれか一項に記載の半導体装置。
【請求項５】
トランジスタと容量素子を備える第１の素子形成層を有する半導体装置の作製方法であり、
絶縁表面上に酸化物半導体膜を形成し、
前記酸化物半導体膜中にチャネル形成領域として機能する第１の領域およびチャネル長方向に前記第１の領域を挟む第２の領域を形成し、
前記酸化物半導体膜の端部を覆い前記第２の領域と電気的に接続された第１の電極膜および、前記容量素子の下部電極膜を同一工程にて形成し、
前記酸化物半導体膜上のゲート絶縁膜および、前記容量素子の電極間絶縁膜を同一工程にて形成し、
前記ゲート絶縁膜を挟み前記第１の酸化物半導体膜上に設けられたゲート電極、および前記容量素子の上部電極膜を同一工程にて形成し、
前記ゲート電極の側面を少なくとも覆う第２の絶縁膜を形成し、
前記第１の電極膜及び前記第２の領域と電気的に接続された第２の電極膜を形成することにより、前記トランジスタと前記容量素子を備える前記第１の素子形成層を形成することを特徴とする半導体装置の作製方法。
【請求項６】
活性層としてシリコン、ゲルマニウムまたは化合物半導体材料を含んで構成されたトランジスタを備える第２の素子形成層を形成し、
前記第２の素子形成層上に、前記第１の素子形成層を形成し、
前記第２の素子形成層に備えられたトランジスタを、少なくとも前記第１の素子形成層に備えられた前記トランジスタまたは前記容量素子と電気的に接続する、請求項５に記載の半導体装置の作製方法。
【請求項７】
前記第２の素子形成層に備えられた前記トランジスタの活性層を、単結晶半導体基板または化合物半導体基板の一部を分離することにより得られた膜を用いて形成する、請求項６に記載の半導体装置の作製方法。
【請求項８】
前記第１の素子形成層および前記第１の素子形成層上の前記第２の素子形成層を、可撓性を有する基板上に形成する、請求項５乃至請求項７のいずれか一項に記載の半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の作製方法に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
絶縁表面を有する基板上に形成された半導体薄膜を活性層として用いたトランジスタは、集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く用いられている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
【０００４】
例えば、トランジスタの活性層として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む非晶質酸化物を用いたトランジスタが開示されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１６５５２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
集積回路（ＩＣ）や画像表示装置（表示装置）などの半導体装置には、今後更なる高性能化（例えば、動作速度高速化や低消費電力化など。）が求められることは明らかである。加えて、半導体装置の製造に要する時間やコストを低減するために、いかに簡便な製造工程を用いて半導体装置を作製できるかが重要となる。
【０００７】
半導体装置の高性能化のためには、半導体装置に用いられるトランジスタの高速動作化、低消費電力化、高集積化等を行う必要があり、これを達成するためにはトランジスタの微細化が必須となる。また、半導体装置の動作速度高速化には、ソース電極とドレイン電極間の抵抗を低減する必要がある。加えて、半導体装置の低消費電力化には、半導体装置内において生じるリーク電流を低減する必要がある。
【０００８】
また、半導体装置の様々な箇所に設けられている容量素子を如何に効率良く形成するかが、半導体装置の製造に要する時間やコストに影響を与える。そして、半導体装置の集積度等にも影響を及ぼし得る。
【０００９】
上述の課題を鑑み、微細な構造であっても良好な電気特性を有し、かつ容量素子が効率良く形成された半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
トップゲート型トランジスタ（スタガ型とも言われる。）において、トランジスタのソース電極およびドレイン電極を２層構造（本明細書では、下層の電極膜を第１の電極膜、上層の電極膜を第２の電極膜と記載する。）とする。そして、トランジスタの第１の電極膜、ゲート絶縁膜およびゲート電極を用いて容量素子を形成する。これにより、トランジスタと容量素子を同一工程にて形成できるため容量素子を効率よく形成できる。
【００１１】
また、トランジスタの第１の電極膜とチャネル形成領域間の酸化物半導体膜上（つまり、第１の電極膜とゲート電極の両方と重ならない酸化物半導体膜の上）に第２の電極膜が接続された構造とする。これにより、ソース電極とドレイン電極間の抵抗を低減できるため、半導体装置の電気特性を良好なものとできる。
【００１２】
なお、半導体装置を、シリコン系半導体材料を用いたトランジスタを含む素子形成層と、酸化物半導体材料を用いたトランジスタを含む素子形成層の積層構造（スタック構造とも表現できる。）とし、酸化物半導体材料を用いたトランジスタとして上記構造を用いることにより、酸化物半導体材料を用いたトランジスタはオフ電流（本明細書中では、トランジスタが非導通状態のときに、ソースとドレインの間に流れる電流をオフ電流と記載する。）が極めて小さいため、上述の特徴以外に半導体装置の消費電力を低減できるといった効果もある。
【００１３】
すなわち、本発明の一態様は、トランジスタと容量素子を備える第１の素子形成層を有する半導体装置であり、トランジスタは、絶縁表面上に設けられ、チャネル形成領域として機能する第１の領域およびチャネル長方向に前記第１の領域を挟む第２の領域を有する酸化物半導体膜と、酸化物半導体膜上のゲート絶縁膜と、ゲート絶縁膜を挟んで第１の領域と重なるゲート電極と、ゲート電極の側面を少なくとも覆う第２の絶縁膜と、酸化物半導体膜の端部を覆い第２の領域と電気的に接続された第１の電極膜と、第１の電極膜及び第２の領域と電気的に接続された第２の電極膜を有する構造であり、容量素子は、下部電極膜と、下部電極膜上の電極間絶縁膜と、電極間絶縁膜上の上部電極膜を有する構造であり、第１の電極膜と下部電極膜は同一の組成を有し、ゲート絶縁膜と電極間絶縁膜は同一の組成を有し、ゲート電極と上部電極膜は同一の組成を有することを特徴とする半導体装置である。
【００１４】
半導体装置を上記構造とすることにより、トランジスタと容量素子を同一工程にて形成できるため容量素子を効率よく形成できる。また、トランジスタの第１の電極膜とチャネル形成領域間の酸化物半導体膜上に第２の電極膜が接続された構造であるため、ソース電極とドレイン電極間の抵抗を低減できるため、半導体装置の電気特性を良好なものとできる。
【００１５】
なお、上述の半導体装置の構造において、第１の素子形成層の下層に、活性層としてシリコン、ゲルマニウムまたは化合物半導体材料を含んで構成されたトランジスタを備える第２の素子形成層を有し、第２の素子形成層に備えられたトランジスタが、少なくとも第１の素子形成層に備えられたトランジスタまたは容量素子と電気的に接続された構造とすることが好ましい。活性層（チャネル形成領域を含む。）として酸化物半導体材料を用いた第１の素子形成層のトランジスタは、長時間の電荷保持を可能となり、また、活性層として、シリコン、ゲルマニウムまたは化合物半導体材料を用いた第２の素子形成層のトランジスタは、高速動作が容易であるため、消費電力が低くかつ高い性能を有する半導体装置となる。
【００１６】
また、上述の半導体装置の構造において、第２の素子形成層に備えられたトランジスタの活性層を、単結晶半導体基板または化合物半導体基板の一部を分離することにより得られた膜を用いて構成された構造とすることにより、当該トランジスタの膜厚を薄くすることができる。これにより、当該トランジスタを部分空乏型または完全空乏型のトランジスタとすることができるため、半導体装置は高速動作、低消費電力化が可能となる。
【００１７】
また、上述の半導体装置の構造において、可撓性を有する基板上に前記第２の素子形成層が位置し、前記第２の素子形成層上に前記第１の素子形成層が位置する構造とすることにより、湾曲面や凹凸面に対しても追従して設置が可能、落下させても壊れにくい、軽量などといった付加価値を有する半導体装置とすることができる。
【００１８】
また、本発明の一態様は、トランジスタと容量素子を備える第１の素子形成層を有する半導体装置の作製方法であり、絶縁表面上にチャネル形成領域として機能する第１の領域およびチャネル長方向に前記第１の領域を挟む第２の領域を有する酸化物半導体膜を形成し、酸化物半導体膜の端部を覆い第２の領域と電気的に接続された第１の電極膜および容量素子の下部電極膜を同一工程にて形成し、酸化物半導体膜上のゲート絶縁膜および容量素子の電極間絶縁膜を同一工程にて形成し、ゲート絶縁膜を挟み第１の酸化物半導体膜上に設けられたゲート電極および容量素子の上部電極膜を同一工程にて形成し、ゲート電極の側面を少なくとも覆う第２の絶縁膜を形成し、第１の電極膜及び第２の領域と電気的に接続された第２の電極膜を形成することにより、トランジスタと容量素子を備える前記第１の素子形成層を形成することを特徴とする半導体装置の作製方法である。
【００１９】
上述の方法により半導体装置を作製することにより、トランジスタと容量素子を同一工程にて形成できるため容量素子を効率よく形成できる。また、トランジスタの第１の電極膜とチャネル形成領域間の酸化物半導体膜上に第２の電極膜が接続された構造であるため、ソース電極とドレイン電極間の抵抗を低減できるため、電気特性の良好な半導体装置を作製できる。
【００２０】
なお、上述の半導体装置の作製方法において、活性層としてシリコン、ゲルマニウムまたは化合物半導体材料を含んで構成されたトランジスタを備える第２の素子形成層を形成し、第２の素子形成層上に第１の素子形成層を形成し、第２の素子形成層に備えられたトランジスタを、少なくとも第１の素子形成層に備えられたトランジスタまたは容量素子と電気的に接続することにより、高速動作と低消費電力の両立した半導体装置を作製できる。
【００２１】
また、上述の半導体装置の作製方法において、第２の素子形成層に備えられたトランジスタの活性層を、単結晶半導体基板または化合物半導体基板の一部を分離することにより得られた膜を用いて形成することにより、当該トランジスタの膜厚を薄くすることができる。これにより、当該トランジスタを部分空乏型または完全空乏型のトランジスタとすることができるため、高速動作、低消費電力化が可能な半導体装置を作製できる。
【００２２】
なお、第１の素子形成層および第１の素子形成層上の第２の素子形成層を、可撓性を有する基板上に形成することにより、湾曲面や凹凸面に対しても追従して設置が可能、落下させても壊れにくい、軽量などといった付加価値を有する半導体装置を作製できる。
【発明の効果】
【００２３】
トランジスタのソース電極およびドレイン電極を２層構造として、トランジスタの第１の電極膜、ゲート絶縁膜およびゲート電極を用いて容量素子を形成する。これにより、トランジスタと容量素子を同一工程にて形成できるため容量素子を効率よく形成できる。
【００２４】
また、トランジスタの第１の電極膜とチャネル形成領域間の酸化物半導体膜上に第２の電極膜が接続された構造とする。これにより、ソース電極とドレイン電極間の抵抗を低減できるため半導体装置の電気特性を良好なものとできる。
【図面の簡単な説明】
【００２５】
【図１】実施の形態１に記載された半導体装置の構成を示す図。
【図２】実施の形態１に記載された半導体装置の作製方法を示す図。
【図３】実施の形態１に記載された半導体装置の作製方法を示す図。
【図４】実施の形態１に記載された半導体装置の作製方法を示す図。
【図５】実施の形態１に記載された半導体装置の作製方法を示す図。
【図６】実施の形態１に記載された半導体装置の作製方法を示す図。
【図７】実施の形態１に記載された半導体装置の他の構成を示す図。
【図８】実施の形態２に記載された半導体装置の構成を示す図。
【図９】実施の形態２に記載された半導体装置の作製方法を示す図。
【図１０】実施の形態３に記載された半導体装置の構成を示す図。
【図１１】実施の形態３に記載された半導体装置の作製方法を示す図。
【図１２】実施の形態４に記載された半導体装置の構成を示す図。
【図１３】実施の形態４に記載された半導体装置の作製方法を示す図。
【図１４】実施の形態４に記載された半導体装置の作製方法を示す図。
【図１５】半導体装置の構成の一例を示す図。
【図１６】半導体装置の構成の一例を示す図。
【図１７】半導体装置の構成の一例を示す図。
【図１８】半導体装置の構成の一例を示す図。
【図１９】半導体装置の構成の一例を示す図。
【図２０】半導体装置の構成の一例を示す図。
【図２１】半導体装置の構成の一例を示す図。
【図２２】半導体装置の構成の一例を示す図。
【図２３】電子機器を示す図。
【発明を実施するための形態】
【００２６】
以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２７】
なお、以下に説明する実施の形態において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。
【００２８】
また、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００２９】
また、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００３０】
また、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「Ａ上のＢ」の表現であれば、ＡとＢとの間に他の構成要素を含むものを除外しない。
【００３１】
また、本明細書等において「Ａを挟む一対のＢ」という表現は、Ｂが直接Ａに接していると限定するものではない。例えば、「一対のＢがＣを介在してＡを挟む（例えば、「Ｂ＼Ｃ＼Ａ＼Ｃ＼Ｂ」といった構造）」を含むものとする。
【００３２】
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線などが含まれる。
【００３３】
（実施の形態１）
本実施の形態では、半導体装置の構成および作製方法の一態様を、図１乃至図７を用いて説明する。
【００３４】
＜半導体装置の構成例＞
図１（Ａ）乃至図１（Ｄ）に、半導体装置の例として、トップゲート型のトランジスタ１５０および容量素子１６０を備える素子形成層１７０を有する半導体装置の平面図および断面図の一例を示す。図１（Ａ）は平面図であり、図１（Ｂ）は図１（Ａ）における一点鎖線Ａ１−Ａ２の断面図であり、図１（Ｃ）は図１（Ａ）における一点鎖線Ｂ１−Ｂ２の断面図であり、図１（Ｄ）は図１（Ａ）における一点鎖線Ｃ１−Ｃ２の断面図である。
【００３５】
図１（Ａ）乃至図１（Ｄ）に示す素子形成層１７０は、トランジスタ１５０および容量素子１６０を備えている。トランジスタ１５０は、絶縁表面を有する基板１００上に設けられた、チャネル形成領域として機能する第１の領域１０２ａおよびチャネル長方向に前記第１の領域１０２ａを挟む第２の領域１０２ｂを有する酸化物半導体膜１０２と、酸化物半導体膜１０２の端部を覆い第２の領域１０２ｂに電気的に接続された一対の第１の電極膜１０４と、少なくとも第１の領域１０２ａ上に設けられた、ゲート絶縁膜１０６と、ゲート絶縁膜１０６を挟んで第１の領域１０２ａ上に設けられた、ゲート電極１０８と、少なくともゲート電極１０８の側面に設けられた第２の絶縁膜１１０と、第１の電極膜１０４と第２の領域１０２ｂに電気的に接続された、ゲート電極１０８を挟む一対の第２の電極膜１１２を有する構造となっている。なお、酸化物半導体膜を活性層として用いたトランジスタを含む素子形成層を、本明細書中において第１の素子形成層と記載する場合もある。また、容量素子１６０は、下部電極膜１３０、上部電極膜１３４および、下部電極膜１３０と上部電極膜１３４の間に挟まれる電極間絶縁膜１３２を備える構造となっている。
【００３６】
そして、第１の電極膜１０４と下部電極膜１３０は同一の組成を有し、ゲート絶縁膜１０６と電極間絶縁膜１３２は同一の組成を有し、ゲート電極１０８と上部電極膜１３４は同一の組成を有している。つまり、第１の電極膜１０４と下部電極膜１３０は同一の工程により形成され、ゲート絶縁膜１０６と電極間絶縁膜１３２は同一工程により形成され、ゲート電極１０８と上部電極膜１３４は同一の工程により形成されている。これにより、トランジスタ１５０を形成すると容量素子１６０を同時に形成することができるため、容量素子を効率よく形成できる。
【００３７】
また、トランジスタ１５０および容量素子１６０上には、第３の絶縁膜１１４が設けられ、素子形成層１７０が形成されている。図１（Ｂ）のように、素子形成層１７０上に表面平坦性の高い第４の絶縁膜１１６を設けることにより、素子形成層１７０上に配線形成（例えば、トランジスタ１５０や容量素子１６０と電気的に接続された取り出し配線などの形成。）を行いやすくなる。なお、図１（Ａ）で示す平面図においては、図が煩雑になることを避けるため、第３の絶縁膜１１４および第４の絶縁膜１１６等を省略して記載している。
【００３８】
なお、本実施の形態では、トランジスタ１５０および容量素子１６０と同じ高さ（同じ層）に第３の絶縁膜１１４が形成されているため、トランジスタ１５０および容量素子１６０の各構成要素、並びに第３の絶縁膜１１４を合わせて素子形成層１７０と記載しているが、素子形成層１７０には必ずしも第３の絶縁膜１１４を含む必要はなく、トランジスタ１５０および容量素子１６０の各構成要素のみの構造であっても素子形成層１７０と表現することができる。
【００３９】
半導体薄膜を活性層として用いたトランジスタでは、トランジスタを微細化するために、ゲート電極をマスクとして用い、チャネル形成領域を自己整合的に形成できる、トップゲート構造（スタガ構造、順スタガ構造などとも言われる。）が用いられる。
【００４０】
トップゲート構造のトランジスタにおいて、トランジスタの形成工程により同時に容量素子を形成するためには、活性層として機能する半導体膜に接続された電極（本実施の形態では、第１の電極膜１０４に相当する。ソース電極やドレイン電極とも表現できる。）を容量素子の下部電極膜に、ゲート電極（本実施の形態では、ゲート電極１０８に相当する。）を容量素子の上部電極膜に用いる場合がある。しかし、上述の構造では、活性層として機能する半導体膜に接続された電極とゲート電極が電気的に接続されないように、両者の間に間隙部を形成する必要がある。例えば、図１（Ｂ）では、第１の電極膜１０４と第１の領域１０２ａの間が、上述の間隙部に相当する。
【００４１】
しかし、上記間隙部が形成されると、当該部分はトランジスタ１５０のソース電極−ドレイン電極間の抵抗成分となり、トランジスタ１５０のオン電流（トランジスタがオン状態の時に、ソース−ドレイン間に流れる電流）の低下や電気特性バラツキ（例えば、しきい値電圧バラツキなど。）が増加するなどの現象が生じるため、半導体装置の電気特性に悪影響を及ぼす原因となる。
【００４２】
そこで、図１のように、ソース電極またはドレイン電極として機能する電極を少なくとも２層構造（第１の電極膜１０４および第２の電極膜１１２。）とし、第１の電極膜１０４と第１の領域１０２ａの間（つまり、矢印Ｌの範囲の第２の領域１０２ｂ上。）の少なくとも一部および第１の電極膜１０４上に第２の電極膜１１２を電気的に接続した構造とすることにより、トランジスタ１５０のソース電極−ドレイン電極間の抵抗成分を低減できるため、半導体装置の具備する各種半導体素子（具体的にはトランジスタ。）が微細な構造であっても、良好な電気特性とすることができる。
【００４３】
また、トランジスタ１５０の構成要素である、第１の電極膜１０４、ゲート絶縁膜１０６およびゲート電極１０８は、それぞれ容量素子１６０の下部電極膜１３０、電極間絶縁膜１３２および上部電極膜１３４と同一膜であるため、トランジスタ１５０と容量素子１６０を同一工程にて効率よく形成できる。
【００４４】
なお、本実施の形態での半導体装置は、素子形成層１７０が絶縁表面を有する基板１００上に設けられた構造となっている。絶縁表面を有する基板１００は、例えば、表面に絶縁膜が形成された基板を用いてもよいし、基板上に素子形成層１７０とは異なる構成（例えば、活性層が、素子形成層１７０のトランジスタの活性層と異なる（つまり、酸化物半導体以外の半導体を活性層として用いたトランジスタ）、など。）のトランジスタを有する素子形成層を単層または複数層備え、これらの素子形成層の最上層に絶縁膜を有する基板を、絶縁表面を有する基板１００として用いてもよい。素子形成層１７０の下に、素子形成層１７０と異なる構成の素子形成層を具備する半導体装置については、実施の形態５および実施の形態６にて詳細を説明する。
【００４５】
＜半導体装置の作製方法＞
図２乃至図７を用いて、図１に示す半導体装置の作製工程の一例について説明する。
【００４６】
まず、絶縁表面を有する基板１００上に、酸化物半導体膜を形成し、フォトリソグラフィ法、印刷法、インクジェット法などを用いて酸化物半導体膜上にマスクを形成し、当該マスクを用いて酸化物半導体膜の一部を選択的に除去して酸化物半導体膜１０２を形成する（図２（Ａ）参照。）。なお、酸化物半導体膜１０２を成膜する前に、アルゴンガスを導入してプラズマを発生させ、絶縁表面を有する基板１００の表面に付着している粉状物質（パーティクル、ごみともいう）や有機物を除去する処理（逆スパッタ処理とも言われる。）を行うことが好ましい。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。
【００４７】
絶縁表面を有する基板１００は前述したように、例えば、表面に絶縁膜を有する基板を用いてもよいし、基板上に素子形成層１７０とは異なる構成の素子形成層を単層または複数層備え、これらの素子形成層の最上層に絶縁膜を有する基板を用いてればよい。
【００４８】
なお、上述の基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などの基板を用いることができる。また、絶縁表面を有していれば、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することも可能である。
【００４９】
ここで、上述の「ＳＯＩ基板」という単語は、絶縁膜の表面にシリコン薄膜が設けられた構造（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）を表す単語として用いられるが、ここでの「ＳＯＩ基板」は上述の意味に限定されず、絶縁膜（または絶縁基板）上に半導体膜が設けられた構造（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）を表す単語として用いており、石英基板上にシリコン薄膜が設けられた構造（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｑｕａｒｔｚ。「ＳＯＱ」と略記されることもある。）や、シリコン薄膜の代わりに窒化ガリウム（ＧａＮ）薄膜や炭化シリコン（ＳｉＣ）薄膜が設けられた構造なども、本明細書中の「ＳＯＩ基板」に含まれるものである。
【００５０】
なお、絶縁表面を有する基板１００の最上層（つまり、酸化物半導体膜１０２に接する層）には、加熱処理により酸素を放出する膜（以下、酸素供給膜と記載する。なお、後述にて記載されている酸素供給膜１０５ａは、以下の酸素供給膜についての説明を当てはめることができる。）が形成されていることが好ましい。以下に理由を記載する。
【００５１】
トランジスタ１５０において、チャネル形成領域として機能する第１の領域１０２ａに酸素欠損が存在すると、酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体膜の酸素欠損は一部がドナーとなりキャリアである電子を放出する。この結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そこで、絶縁表面を有する基板１００の最上層には酸素供給膜が形成されていることが好ましい。
【００５２】
絶縁表面を有する基板１００の最上層に酸素供給膜が存在する場合、後述する酸化物半導体膜を成膜後、加熱処理によって酸素供給膜中の酸素の一部を放出するので、酸化物半導体膜に酸素を供給し、酸化物半導体膜中の酸素欠損を補填することができるため、トランジスタのしきい値電圧のマイナス方向へのシフトを抑制できる。特に、酸素供給膜中に少なくとも化学量論的組成を超える量の酸素が存在することが好ましい。例えば、酸素供給膜として酸化シリコンを用いる場合、ＳｉＯ２＋α（ただし、α＞０）で表される酸化シリコン膜を用いることが好ましい。なお、このような化学量論的組成よりも酸素を過剰に含む領域（以下、酸素過剰領域と記載する場合もある。）は、酸素供給膜の少なくとも一部に存在していればよい。
【００５３】
なお、上述の「加熱処理により酸素を放出する膜」とは、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは１．０×１０２０ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
【００５４】
ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下に説明する。
【００５５】
ＴＤＳ分析による気体の放出量は、スペクトルの積分値に比例する。このため、測定したスペクトルの積分値と標準試料の基準値との比により、気体の放出量を計算することができる。標準試料の基準値は、所定の原子密度を有する試料において、スペクトルの積分値に対する原子密度の割合である。
【００５６】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、式（１）で求めることができる。ここで、ＴＤＳ分析で得られる質量電荷比（Ｍ／ｚ）が３２で検出されるスペクトルの全てが酸素分子由来と仮定する。Ｍ／ｚが３２のものとしてほかにＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体であるＭ／ｚが１７の酸素原子およびＭ／ｚが１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
【００５７】
【数１】
2013175714.tif 000003
【００５８】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳによるスペクトルの積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析によるスペクトルの積分値である。αは、ＴＤＳにおけるスペクトル強度に影響する係数である。式（１）の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ２の水素原子を含むシリコンウェハを用いて測定する。
【００５９】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
【００６０】
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
【００６１】
膜中への酸素の導入は、酸素雰囲気下による熱処理や、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、酸素を含む雰囲気下で行うプラズマ処理などを用いることができる。
【００６２】
また、過剰酸素を含む絶縁膜の水素濃度が、７．２×１０２０ａｔｏｍｓ／ｃｍ３以上である場合には、トランジスタの初期特性のバラツキの増大、トランジスタの電気特性に関するＬ長依存性の増大、さらにＢＴストレス試験において、大きく劣化するため、過剰酸素を含む絶縁膜の水素濃度は、７．２×１０２０ａｔｏｍｓ／ｃｍ３未満とすることが好ましい。即ち、酸化物半導体膜の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、かつ、過剰酸素を含む絶縁膜の水素濃度は、７．２×１０２０ａｔｏｍｓ／ｃｍ３未満とすることが好ましい。水素濃度の低い膜を形成する方法については、後述にて詳細を記載する。
【００６３】
なお、加熱処理により酸素供給膜から酸化物半導体膜に酸素を供給する場合、酸素供給膜から放出される酸素が酸化物半導体膜に効率的に供給されるように、酸素供給膜の下層（つまり、酸素供給膜の酸化物半導体膜と接する面とは逆の面。）に酸素透過性や水蒸気透過性（水分透過性とも表現できる。）の低い膜（以下、バリア膜と記載する場合もある。）を形成することが好ましい。例えば、酸素供給膜の下層にバリア膜として、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜などを形成すればよい。なお、酸化アルミニウム膜を用いる場合、膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすることが好ましい。
【００６４】
酸化物半導体膜は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて成膜すればよい。また、酸化物半導体膜１０２は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタリング装置、所謂ＣＰスパッタリング装置（Ｃｏｌｕｍｎｅｒ  Ｐｌａｓｍａ  Ｓｐｕｔｔｅｒｉｎｇ  ｓｙｓｔｅｍ）を用いて成膜してもよい。なお、酸化物半導体膜の膜厚は５ｎｍより大きく２００ｎｍ以下とし、１０ｎｍ以上３０ｎｍ以下とすることが好ましい。
【００６５】
酸化物半導体膜１０２中の酸素欠損をできるだけ少なくするためには、酸化物半導体膜１０２は、成膜雰囲気中のガス種に占める酸素ガスの割合が高い状態で成膜することが好ましいため、装置内に酸素を導入することが可能で、かつ、ガス流量の調整ができるスパッタリング装置を用いることが好ましいといえる。そして、スパッタリング装置の成膜チャンバー内への導入ガスは、全体の９０％以上を酸素ガスとして、酸素ガスに加えて他のガスを用いる場合は、当該ガスは希ガスを用いることが望ましい。また、より好ましくは成膜チャンバー内への導入ガスを酸素ガスのみとし、成膜雰囲気中のガス種に占める酸素ガスの割合を極力１００％に近づけることが望ましい。
【００６６】
また、酸化物半導体膜１０２に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜１０２において、水素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、更に好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることが望ましい。なお、上述の酸化物半導体膜中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。
【００６７】
上述の理由により、酸化物半導体膜１０２を成膜する際に用いるガスとしては、水、水素、水酸基又は水素化物などの不純物が含まれないことが好ましい。または、純度が６Ｎ以上好ましくは７Ｎ以上（即ち、ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）のガスを用いることが好ましい。
【００６８】
また、酸化物半導体膜１０２を成膜するにあたり、成膜室内の水分（水、水蒸気、水素、水酸基または水酸化物を含む）を除去するために、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段は、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体膜１０２に含まれる水素、水分などの不純物の濃度を低減できる。
【００６９】
一方、酸化物半導体膜１０２に、アルカリ金属またはアルカリ土類金属が含まれると、酸化物半導体と結合することによって、キャリアが生成されることがあり、トランジスタのオフ電流が上昇する原因となる。そのため、酸化物半導体膜１０２において、アルカリ金属またはアルカリ土類金属の濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下とすることが望ましい。
【００７０】
なお、スパッタリング装置にて用いるターゲットは、相対密度が９０％以上１００％以下、好ましくは９５％以上９９．９％以下であることが望ましい。相対密度の高いターゲットを用いることにより、成膜した酸化物半導体膜１０２は緻密な膜となる。
【００７１】
酸化物半導体膜１０２に用いる酸化物半導体材料としては、少なくともインジウム（Ｉｎ）を含む。特にＩｎと亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を有することが好ましい。
【００７２】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００７３】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二種類の金属を含む酸化物であるＩｎ−Ｚｎ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三種類の金属を含む酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四種類の金属を含む酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【００７４】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【００７５】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素又は複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０）で表記される材料を用いてもよい。
【００７６】
成膜された酸化物半導体膜１０２は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
【００７７】
酸化物半導体膜１０２は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。非晶質部は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、ＣＡＡＣよりも欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
【００７８】
酸化物半導体膜１０２は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない。
【００７９】
酸化物半導体膜１０２は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満のサイズの微結晶（ナノ結晶ともいう。）を膜中に含む。または、微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の結晶部を有する結晶−非晶質混相構造の酸化物半導体を有している。
【００８０】
酸化物半導体膜１０２は、例えば非晶質部を有してもよい。なお、非晶質部を有する酸化物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質酸化物半導体膜は、例えば、完全な非晶質であり、結晶部を有さない。
【００８１】
なお、酸化物半導体膜１０２が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積層構造を有してもよい。
【００８２】
なお、酸化物半導体膜１０２は、例えば、単結晶を有してもよい。
【００８３】
酸化物半導体膜１０２は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。そのような酸化物半導体膜の一例としては、ＣＡＡＣ−ＯＳ膜がある。
【００８４】
酸化物半導体膜１０２は、好ましくは、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
【００８５】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではない。ＣＡＡＣ−ＯＳ膜は、例えば、結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜を有している。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界、結晶部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【００８６】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。
【００８７】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【００８８】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。また、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行ったときに形成される。従って、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行になるように揃う。
【００８９】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
【００９０】
酸化物半導体層１０２をＣＡＡＣ−ＯＳとするためには、酸化物半導体層１０２が形成される表面が非晶質であると好ましい。酸化物半導体層１０２が形成される表面が結晶質であると、酸化物半導体層１０２の結晶性が乱れやすく、ＣＡＡＣ−ＯＳが形成されにくい。
【００９１】
ただし、酸化物半導体層１０２が形成される表面はＣＡＡＣ構造を有していてもよい。酸化物半導体層１０２が形成される表面がＣＡＡＣ構造を有している場合は、酸化物半導体層１０２もＣＡＡＣ−ＯＳになりやすい。
【００９２】
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
【００９３】
また、ＣＡＡＣ−ＯＳのように結晶部を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。そのため、酸化物半導体を形成する面に対して平坦化処理を行うことが好ましい。平坦化処理としては、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理、またはドライエッチング法などを用いればよい。なお、ＣＭＰ処理を行う場合は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うことが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、酸化物半導体を形成する面の平坦性をより向上させることができる。
【００９４】
なお、Ｒａは、算術平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
【００９５】
【数２】
2013175714.tif 000004
【００９６】
上記において、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，ｙ１）），（ｘ１，ｙ２，ｆ（ｘ１，ｙ２）），（ｘ２，ｙ１，ｆ（ｘ２，ｙ１）），（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
【００９７】
なお、酸化物半導体膜１０２としてＣＡＡＣ−ＯＳ膜を成膜する場合、以下の三つの方法で成膜すればよい。第１の方法は、２００℃以上４５０℃以下の成膜温度で酸化物半導体膜を成膜し、酸化物半導体膜１０２をＣＡＡＣ−ＯＳ膜とする方法である。第２の方法は、酸化物半導体膜１０２を成膜した後、当該膜に対して２００℃以上７００℃以下の熱処理を行うことで、酸化物半導体膜１０２をＣＡＡＣ−ＯＳ膜とする方法である。第３の方法は、酸化物半導体膜を２層に分けて成膜し、１層目の酸化物半導体膜を薄く成膜した後、２００℃以上７００℃以下の熱処理を行い１層目の膜をＣＡＡＣ−ＯＳ膜とし、当該膜上に２層目の成膜を行うことで、１層目の結晶を種結晶として２層目の酸化物半導体膜をＣＡＡＣ−ＯＳ膜とする方法である。
【００９８】
なお、酸化物半導体膜１０２は、複数の酸化物半導体膜が積層された構造でもよい。例えば、酸化物半導体膜１０２を、第１の酸化物半導体膜と第２の酸化物半導体膜の積層として、第１の酸化物半導体膜と第２の酸化物半導体膜に、異なる組成の金属酸化物を用いてもよい。例えば、第１の酸化物半導体膜に三種類の金属を含む酸化物を用い、第２の酸化物半導体膜に二種類の金属を含む酸化物を用いてもよい。また、例えば、第１の酸化物半導体膜と第２の酸化物半導体膜を、どちらも三種類の金属を含む酸化物としてもよい。
【００９９】
また、第１の酸化物半導体膜と第２の酸化物半導体膜の構成元素を同一とし、両者の組成を異ならせてもよい。例えば、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２としてもよい。また、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝２：１：３としてもよい。
【０１００】
この時、第１の酸化物半導体膜と第２の酸化物半導体膜のうち、ゲート電極として機能するゲート電極１０８に近い側（チャネル側とも表現できる。）の酸化物半導体膜のＩｎとＧａの含有率をＩｎ＞Ｇａとするとよい。またゲート電極から遠い側（バックチャネル側とも表現できる。）の酸化物半導体膜のＩｎとＧａの含有率をＩｎ≦Ｇａとするとよい。
【０１０１】
酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることによりｓ軌道のオーバーラップが多くなる傾向があるため、Ｉｎ＞Ｇａの組成となる酸化物はＩｎ≦Ｇａの組成となる酸化物と比較して高い移動度を備える。また、ＧａはＩｎと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、Ｉｎ≦Ｇａの組成となる酸化物はＩｎ＞Ｇａの組成となる酸化物と比較して安定した特性を備える。
【０１０２】
チャネル側にＩｎ＞Ｇａの組成となる酸化物半導体を適用し、バックチャネル側にＩｎ≦Ｇａの組成となる酸化物半導体を適用することで、トランジスタの移動度および信頼性をさらに高めることが可能となる。
【０１０３】
また、第１の酸化物半導体膜と第２の酸化物半導体膜に、結晶性の異なる酸化物半導体を適用してもよい。すなわち、単結晶酸化物半導体、多結晶酸化物半導体、非晶質酸化物半導体、またはＣＡＡＣ−ＯＳを適宜組み合わせた構成としてもよい。なお、第１の酸化物半導体膜と第２の酸化物半導体膜の少なくともどちらか一方に非晶質酸化物半導体を適用すると、酸化物半導体膜１０２の内部応力や外部からの応力を緩和し、トランジスタの特性ばらつきが低減され、また、トランジスタの信頼性をさらに高めることが可能となる。
【０１０４】
一方で、非晶質酸化物半導体は水素などのドナーとなる不純物を吸収しやすく、また、酸素欠損が生じやすいためｎ型化されやすい。このため、チャネル側の酸化物半導体膜は、ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物半導体を適用することが好ましい。
【０１０５】
また、酸化物半導体膜１０２を３層以上の積層構造とし、複数層の結晶性を有する酸化物半導体膜で非晶質酸化物半導体膜を挟む構造としてもよい。また、結晶性を有する酸化物半導体膜と非晶質酸化物半導体膜を交互に積層する構造としてもよい。酸化物半導体膜１０２を複数層の積層構造とする場合の上記構成は、それぞれを適宜組み合わせて用いることができる。
【０１０６】
なお、酸化物半導体膜１０２を複数層の積層構造とし、各酸化物半導体膜の形成後に酸素を導入してもよい。酸素の導入は、絶縁表面を有する基板１００にて記載した方法を用いることができる。なお、酸素を含む雰囲気下でのプラズマ処理では、基板側（基板側に設置されたバイアス印加装置や基板自体。）に直流バイアスを印加した状態でプラズマ処理を行うことにより、酸素プラズマが酸化物半導体膜１０２中に侵入しやすくなるため好ましいといえる。どの程度のバイアスを印加するかについては、酸化物半導体膜１０２の膜厚や膜へのダメージなどを考慮して、実施者が適宜調整すればよい。
【０１０７】
各酸化物半導体膜の形成毎に酸素を導入することで、酸化物半導体内の酸素欠損を低減する効果を高めることができる。
【０１０８】
次に、絶縁表面を有する基板１００および酸化物半導体膜１０２上に導電膜を成膜し、フォトリソグラフィ法、印刷法、インクジェット法などを用いて導電膜上にマスクを形成し、当該マスクを用いて導電膜の一部を選択的に除去して導電膜をパターン形成する（図２（Ｂ）参照。）。
【０１０９】
パターン形成した導電膜は、トランジスタ１５０においては、酸化物半導体膜１０２の端部を覆い、後の工程にて酸化物半導体膜１０２中に形成される第２の領域１０２ｂと電気的に接続された第１の電極膜１０４として機能する。また、容量素子１６０においては、下部電極膜１３０として機能する。
【０１１０】
第１の電極膜１０４および下部電極膜１３０を形成するための導電膜としては、真空蒸着法やスパッタリング法などの物理気相成長法（ＰＶＤ：Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）やプラズマＣＶＤ法などの化学気相成長法（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）を用いて成膜すればよい。なお、導電膜の膜厚は、５０ｎｍ以上１０００ｎｍ以下とし、１００ｎｍ以上７００ｎｍ以下とすることが好ましい。
【０１１１】
導電膜の材料としては、トランジスタ１５０および容量素子１６０の作製工程にて行われる加熱処理に耐えられる材料を用いる。例えば、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、アルミニウム、銅などの金属膜の下側又は上側の一方又は双方にチタン、モリブデン、タングステンなどの高融点金属膜又はそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。又は、導電性の金属酸化物を用いて導電膜を成膜してもよい。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）又はこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
【０１１２】
なお、第１の電極膜１０４および下部電極膜１３０を形成するに際し、酸化物半導体膜１０２は様々なダメージ（例えば、スパッタリング法を用いて導電膜を成膜する場合、導電膜を形成する元素が酸化物半導体膜１０２に対して衝突する。また、ドライエッチング法により導電膜の一部を除去する場合、エッチングガスが酸化物半導体膜１０２に対して衝突する。）に曝される。このため、酸化物半導体膜１０２としてＣＡＡＣ−ＯＳ膜などの結晶性を有する膜を形成した場合、一部が非晶質化する場合がある。この場合、第１の電極膜１０４および下部電極膜１３０の形成後に加熱処理を行うことによって、酸化物半導体膜１０２の結晶性を回復することができる。当該加熱処理の加熱条件としては、３００℃以上７００℃以下、好ましくは３００℃以上４５０℃以下の温度範囲で、酸素雰囲気下で行うことが好ましい。また、窒素雰囲気下、減圧下、大気（超乾燥エア）下で加熱処理を行ってもよい。
【０１１３】
また、ドライエッチングやウェットエッチングなど、ガスや溶液などを用いて第１の電極膜１０４および下部電極膜１３０を形成する場合、酸化物半導体膜１０２の表面には、トランジスタ１５０の電気特性に悪影響を及ぼす不純物元素（例えば、銅、アルミニウム、塩素など。）が付着する場合がある。このため、第１の電極膜１０４および下部電極膜１３０形成後に、酸化物半導体膜１０２の表面をシュウ酸や希フッ酸などに曝す、またはプラズマ処理（例えば、Ｎ２Ｏプラズマ処理など。）を行うことにより、酸化物半導体膜１０２表面の不純物を除去することが好ましい。具体的には、酸化物半導体膜１０２の表面における銅濃度は１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１７ａｔｏｍｓ／ｃｍ３以下とすることが望ましい。また、酸化物半導体膜の表面におけるアルミニウム濃度は１×１０１８ａｔｏｍｓ／ｃｍ３以下とすることが望ましい。また、酸化物半導体膜の表面における塩素濃度は２×１０１８ａｔｏｍｓ／ｃｍ３以下とすることが望ましい。
【０１１４】
次に、絶縁表面を有する基板１００、酸化物半導体膜１０２、第１の電極膜１０４および下部電極膜１３０上に絶縁膜１０５を形成する（図２（Ｃ−１）参照。）。なお、当該絶縁膜は、後の工程にて加工を行うことにより、トランジスタ１５０においてはゲート絶縁膜１０６として機能し、容量素子１６０においては電極間絶縁膜１３２として機能する。
【０１１５】
絶縁膜１０５は、十分な耐圧および絶縁性を有する酸化物絶縁膜を用いることが好ましい。絶縁膜１０５としては、例えば、真空蒸着法やスパッタリング法などの物理気相成長法（ＰＶＤ：Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）やプラズマＣＶＤ法などの化学気相成長法（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）を用いて、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜、酸化ガリウム膜、酸化イットリウム膜、酸化ランタン膜などを、単層でまたは積層して形成することができる。また、酸化ハフニウム膜、ハフニウムシリケート膜（ＨｆＳｉｘＯｙｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート膜（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート膜（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））などのｈｉｇｈ−ｋ材料を絶縁膜１０５の少なくとも一部として用いてもよい。これによりゲートリーク電流を低減することができる。
【０１１６】
なお、絶縁膜１０５として酸化物絶縁膜を用いることにより、上述の絶縁表面を有する基板１００にて記載した内容と同様に、加熱処理によって当該酸化物絶縁膜の酸素の一部を放出させて酸化物半導体膜１０２に酸素を供給し、酸化物半導体膜１０２中の酸素欠損を補填することができる。なお、絶縁膜１０５に対して加熱処理を行うタイミングについては、絶縁膜１０５の成膜後であれば特段の限定はない。
【０１１７】
特に、絶縁膜１０５中（バルク中）に少なくとも化学量論比を超える量の酸素が存在することが好ましく、例えば、絶縁膜１０５として、ＳｉＯ２＋α（ただし、α＞０）で表される酸化シリコン膜を用いることが好ましい。このような酸化シリコン膜を絶縁膜１０５として用いることで、酸化物半導体膜１０２に酸素を供給することができ、当該酸化物半導体膜１０２を用いたトランジスタ１５０のトランジスタ特性を良好にすることができる。
【０１１８】
なお、図２（Ｃ−２）に示すように、絶縁膜１０５を積層構造とする場合、酸素供給膜１０５ａ上（つまり、絶縁膜１０５である酸化シリコン膜の、酸化物半導体膜１０２と接する面とは逆の面）に、酸素透過性や水蒸気透過性（水分透過性とも表現できる。）の低いバリア膜１０５ｂが積層された構造が好ましい。これにより、酸化物半導体膜１０２から酸素が抜けてしまうことを抑制することができるため、酸素供給膜中の酸素を、酸化物半導体膜１０２に効率的に供給することができる。また、水素や水分が酸化物半導体膜１０２に侵入して拡散することを抑制することができる。酸素透過性や水蒸気透過性の低い膜としては、例えば、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜などを用いることができる。酸化アルミニウム膜を用いる場合、膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすることによって、トランジスタ１５０に安定な電気特性を付与することができる。なお、図２（Ｃ−２）では絶縁膜１０５は２層構造であるが、上述の酸素供給膜１０５ａおよびバリア膜１０５ｂを用いて３層以上の積層構造としてもよい。なお、ここでの酸素供給膜１０５ａは、絶縁表面を有する基板１００の説明の際に記載した酸素供給膜の説明を当てはめることができる。
【０１１９】
酸素供給膜１０５ａを、加熱処理により一部の酸素を放出させることのできる膜とするには、例えば、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用い、膜中に酸素を添加すればよい。好ましくは、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）方式を用いて、マイクロ波（例えば、周波数２．４５ＧＨｚ）により励起された酸素プラズマにより、膜中に酸素を添加すればよい。当該酸素プラズマ処理においても、絶縁表面を有する基板１００の説明の際に記載したとおり、基板側（基板側に設置されたバイアス印加装置や基板自体。）に直流バイアスを印加した状態でプラズマ処理を行うことが好ましいといえる。
【０１２０】
なお、絶縁表面を有する基板１００の説明にて記載した酸素供給膜についても、上述の酸素添加処理を行い形成することができる。
【０１２１】
また、バリア膜１０５ｂは、上述のように酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜を直接形成する以外に、例えば、金属膜（酸化添加処理を行うことで、低い酸素透過性および低い水蒸気透過性を発現できる金属膜。例えば、アルミニウム膜などがある。）を形成し、当該金属膜に対して酸素添加処理を行うことで、低い酸素透過性および低い水蒸気透過性を備えたバリア膜１０５ｂとすることもできる。このような方法により形成された膜は、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜を直接形成する場合と比較してパーティクルの発生が少ないため、半導体装置の歩留まりの低減を抑制できる。
【０１２２】
なお、絶縁表面を有する基板１００の説明にて記載したバリア膜についても、上述の方法を用いて形成することができる。
【０１２３】
次に、絶縁膜１０５上に導電膜を形成した後、フォトリソグラフィ工程により導電膜上にレジストマスクを形成して当該レジストマスクを用いて導電膜を選択的にエッチングし、トランジスタ１５０のゲート電極１０８および容量素子１６０の上部電極膜１３４（および、これと同じ層で形成される配線を含む。）を形成した後、レジストマスクを除去する（図３（Ａ）参照。）。
【０１２４】
ゲート電極１０８および上部電極膜１３４を形成する導電膜としては、例えば、真空蒸着法やスパッタリング法などの物理気相成長法（ＰＶＤ：Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）やプラズマＣＶＤ法などの化学気相成長法（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）を用いて、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いることができる。ゲート電極に用いる導電膜としては、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、インジウムスズ酸化物（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する場合がある）、インジウム亜鉛酸化物（Ｉｎ２Ｏ３−ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。ゲート電極１０８は、上記の材料を用いて単層で又は積層して形成することができる。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。
【０１２５】
また、絶縁膜１０５と接する側の導電膜の一層として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの膜は５ｅＶ（電子ボルト）、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有し、当該膜をゲート電極として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
【０１２６】
なお、ゲート電極１０８および上部電極膜１３４を形成するためのレジストマスクは、インクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。また、導電膜のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。
【０１２７】
次に、イオンドーピング法やイオン注入法により、酸化物半導体膜１０２の導電率を変化させる不純物イオン１８０を酸化物半導体膜１０２に添加し、酸化物半導体膜１０２中に第２の領域１０２ｂを形成する。この際、ゲート電極１０８がマスクとして機能するため、ゲート電極１０８と重なる酸化物半導体膜１０２中には、不純物イオン１８０が添加されず、チャネル形成領域として機能する第１の領域１０２ａが自己整合的に形成される。なお、第１の電極膜１０４と重なる酸化物半導体膜１０２にも不純物イオン１８０が添加されないため、当該領域も第１の領域と同一膜質を有する領域であると言えるが、本明細書では酸化物半導体膜を、「ゲート電極１０８に電圧を印加することによりチャネルが形成される領域」と「ゲート電極１０８に電圧を印加してもチャネルが形成されない領域」の２つに分けて説明を行うため、第１の電極膜１０４と重なる酸化物半導体膜１０２も広義の範囲では後者が当てはまるため、本明細書では第２の領域１０２ｂとして扱う。言い換えると、第２の領域１０２ｂは、酸化物半導体膜１０２中の第１の領域１０２ａ以外の領域とも言える。
【０１２８】
なお、酸化物半導体膜１０２のうち、不純物イオン１８０が添加された領域は結晶構造が乱れ、非晶質状態になりやすい。このため、酸化物半導体膜１０２としてＣＡＡＣ−ＯＳ膜などの結晶性を有する膜を用い、当該膜に対して不純物イオン１８０を添加した場合、チャネル形成領域として機能する第１の領域１０２ａは不純物が添加されず結晶性を有する酸化物半導体膜の状態を保ち、第１の電極膜１０４と重ならない第２の領域１０２ｂは不純物が添加されて非晶質状態の酸化物半導体膜（または、非晶質状態を多く含む酸化物半導体膜。）になりやすい。
【０１２９】
非晶質状態の酸化物半導体膜（または、非晶質状態を多く含む酸化物半導体膜。）は、ＣＡＡＣ−ＯＳ膜などの結晶性を有する酸化物半導体膜から水素などのドナーとなる不純物を吸収しやすいため、第１の領域１０２ａから第２の領域１０２ｂに当該不純物が吸収（ゲッタリングとも表現できる。）されトランジスタ１５０の電気特性を良好なものとすることができる。
【０１３０】
なお、不純物イオン１８０としては、１５族元素（代表的には窒素（Ｎ）、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ））、ホウ素（Ｂ）、アルミニウム（Ａｌ）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、インジウム（Ｉｎ）、フッ素（Ｆ）、塩素（Ｃｌ）、チタン（Ｔｉ）、及び亜鉛（Ｚｎ）のいずれかから選択される一以上を用いることができる。イオン注入法は、必要なイオンのみを取り出す質量分離器を用いているため、対象物に対して不純物イオン１８０のみを選択的に添加できる。このため、イオンドーピング法を用いて添加した場合と比べて酸化物半導体膜１０２中への不純物（例えば水素など）の混入が少なくなるため好ましい。ただし、イオンドーピング法を除外するものではない。
【０１３１】
なお、不純物イオン１８０を添加する際に、図３（Ｂ）に示すように不純物イオン１８０を注入する必要の無い部分をレジストマスク１９０などで覆った状態で不純物イオン１８０を添加してもよい。これにより、不純物イオン１８０の注入による膜へのダメージを低減することができる。
【０１３２】
次に、絶縁膜１０５、ゲート電極１０８および上部電極膜１３４上に絶縁膜１０９を形成する（図３（Ｃ）参照。）。
【０１３３】
絶縁膜１０９（絶縁膜１０９に含まれる、領域１０９ａおよび領域１０９ｂも含む。）は絶縁膜１０５と同様の方法および材料を用いて形成すればよいが、好ましくは、酸素供給膜１０５ａと同様の方法および材料を用いて形成することが好ましい。これにより、加熱処理により絶縁膜１０９中の酸素を、チャネル形成領域である第１の領域１０２ａに供給することができる。
【０１３４】
なお、絶縁膜１０９は単層構造としてもよいが、本実施の形態のように酸素供給膜として機能する領域１０９ａと領域１０９ａ上の領域１０９ｂのように複数の領域を有する構造とすることが好ましい。以下に理由を記載する。
【０１３５】
絶縁膜１０９は、後の工程にて除去処理（平坦化処理とも表現できる。）が行われ、平坦化膜としての機能を担う場合がある。このため、絶縁膜１０９はゲート絶縁膜１０６などと比較して、ある程度厚い膜厚が必要とされるため、絶縁膜１０９形成後に膜中の深い部分（つまり、酸化物半導体膜１０２に近い部分。）にまで酸素を添加するためには、イオン注入法やイオンドーピング法などを用い、強いエネルギーで酸素イオンを膜中に添加する処理が必要となる。このため、酸化物半導体膜中に酸素イオンが強いエネルギーで添加され、酸化物半導体膜１０２の構造に悪影響を与える（例えば、酸化物半導体膜１０２の結晶性が悪くなるなど。）場合がある。
【０１３６】
上述の問題を解消するために、まずは領域１０９ａを薄く（具体的には、絶縁膜１０９全体の膜厚の１／５以下、好ましくは１／１０以下）形成し、酸化物半導体膜１０２へのダメージが無い、または少ない酸素添加処理（例えば、ＩＣＰ方式を用いて、マイクロ波（例えば、周波数２．４５ＧＨｚ）により励起された酸素プラズマを用いたプラズマ処理など。）を用いて、領域１０９ａを、加熱処理により酸素供給が可能な膜とする。その後、領域１０９ｂを形成することで、絶縁膜１０９を平坦化処理に対応できる膜厚とすればよい。なお、絶縁膜１０９に対して加熱処理を行うタイミングについては、絶縁膜１０９の成膜後であれば特段の限定はない。
【０１３７】
なお、本実施の形態では、領域１０９ａと領域１０９ｂを同一の材料により形成しており、両者の界面を正確に確認することは難しいため、点線にて領域１０９ａと領域１０９ｂを区別している。しかし、異なる材料を用いて領域１０９ａおよび領域１０９ｂを形成した場合は、この限りではない。
【０１３８】
次に、絶縁膜１０９に対して除去処理（平坦化処理とも表現できる。）を行う（図３（Ｄ）参照）。除去処理としては、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理、またはドライエッチング法などを用いればよい。なお、ＣＭＰ処理を行う場合は、１回のみ行ってもよいし、複数回行ってもよい。
【０１３９】
次に、フォトリソグラフィ工程により絶縁膜１０９上の少なくともゲート電極１０８と重なる部分にレジストマスクを形成し、当該レジストマスクを用いて絶縁膜１０９を選択的にエッチングすることで、少なくともゲート電極１０８の側面に設けられた第２の絶縁膜１１０を形成する。そして、第２の絶縁膜１１０をマスクとし、ドライエッチング法またはウェットエッチング法を用いて絶縁膜１０５に対して除去処理を行い、ゲート絶縁膜１０６および電極間絶縁膜１３２を形成する（図４（Ａ）参照。）。なお、本実施の形態では、容量素子１６０の上部電極膜１３４の側面にも第２の絶縁膜１１０が形成されているが、必ずしも形成する必要はない。
【０１４０】
次に、絶縁表面を有する基板１００、酸化物半導体膜１０２、第１の電極膜１０４および第２の絶縁膜１１０上に導電膜を形成し、フォトリソグラフィ法、印刷法、インクジェット法などを用いて導電膜上にマスクを形成し、当該マスクを用いて導電膜の一部を選択的に除去して、導電膜１１１を形成する。（図４（Ｂ）参照。）。なお、導電膜１１１は、第１の電極膜１０４と同様の方法および材料を用いて形成することができる。
【０１４１】
次に、絶縁表面を有する基板１００、第２の絶縁膜１１０および導電膜１１１上に、第３の絶縁膜１１４を形成する（図４（Ｃ）参照。）。
【０１４２】
第３の絶縁膜１１４（第３の絶縁膜１１４に含まれる、絶縁膜１１４ａおよび絶縁膜１１４ｂも含む。）はゲート絶縁膜１０６と同様の方法および材料を用いて形成すればよい。なお、第３の絶縁膜１１４は、単層構造としてもよいが、本実施の形態のように絶縁膜１１４ａと絶縁膜１１４ｂの積層構造とすることが好ましい。以下に理由を記載する。
【０１４３】
図６は、導電膜１１１を形成した後の、酸化物半導体装置の平面図および断面図の一例である。図６（Ａ）は平面図であり、図６（Ｂ）は図６（Ａ）における一点鎖線Ｄ１−Ｄ２の断面図であり、図６（Ｃ）は、図６（Ａ）における一点鎖線Ｅ１−Ｅ２の断面図である。図６（Ｄ）は、図６（Ｃ）の構造上に絶縁膜１１４ａを成膜した場合の断面図である。
【０１４４】
導電膜１１１を形成した後、図６（Ｃ）に示すようにゲート電極１０８や導電膜１１１が形成されていない箇所は、絶縁膜１１０が剥き出し状態となっている。このため、当該状態で加熱処理を行った場合、絶縁膜１１０中の酸素が酸化物半導体膜１０２に供給されずに外部に放出されてしまう恐れがある。また、水素や水分が外部から酸化物半導体膜１０２に侵入し、電気特性に悪影響を与える可能性がある。
【０１４５】
そこで、まず、酸素透過性及び水蒸気透過性の低い膜で絶縁膜１１４ａを形成する（図６（Ｄ）参照。）。これにより、上述のような問題の発生を抑制することができる。なお、当該膜は、バリア膜１０５ｂと同様の方法および材料を用いて形成すればよい。
【０１４６】
また、第３の絶縁膜１１４は上部に素子形成層を形成し易くするための平坦化膜としての機能を有することが好ましいため、平坦化処理に用いる絶縁膜１１４ｂを、絶縁膜１１４ａの上に形成する。したがって、第３の絶縁膜１１４は積層構造が好ましい。
【０１４７】
次に、第２の絶縁膜１１０が露出するように絶縁膜１１４ｂおよび導電膜１１１の一部に対して除去処理（平坦化処理とも言える。）を行うことで、トランジスタ１５０のゲート電極１０８と重なる導電膜１１１を除去する。これにより、導電膜１１１はゲート電極１０８を挟んで分断され、分断された各々が、第１の電極膜１０４と第１の領域１０２ａ間の第２の領域１０２ｂ上および第１の電極膜１０４に電気的に接続された、ゲート電極１０８を挟む一対の第２の電極膜１１２となる（図４（Ｄ）参照。）。
【０１４８】
なお、本実施の形態では、一対の第２の電極膜１１２の上面の高さと第２の絶縁膜１１０の上面の高さおよび第３の絶縁膜１１４の上面の高さが揃っている。このような構成にすることで、後の工程（トランジスタを有する半導体装置や電子機器の作製工程等）で形成される薄膜の被覆性を向上させることができ、薄い膜や配線の段切れを抑制することができる。例えば、一対の第２の電極膜１１２と第２の絶縁膜１１０および第３の絶縁膜１１４の間に段差があると、段差部にかかる膜や配線が切れてしまい、不良となってしまうが、一対の第２の電極膜１１２と第２の絶縁膜１１０および第３の絶縁膜１１４の上面の高さが揃っているとそのような不良を抑制できるため、信頼性を向上させることができる。しかしながら、上述のような不良が発生しない範囲において、一対の第２の電極膜１１２と第２の絶縁膜１１０および第３の絶縁膜１１４の上面に段差が生じていても、勿論問題はない。
【０１４９】
第２の電極膜１１２を、第１の電極膜１０４と第１の領域１０２ａの間の、第２の領域１０２ｂの少なくとも一部（図４（Ｄ）の矢印Ｒの範囲）に接して設けることで、第１の電極膜１０４と第１の領域１０２ａの間の電気抵抗を小さくすることができる。したがって、トランジスタ１５０の特性を良好なものとできる（例えば、オン電流の増加やしきい値電圧バラツキの低減など）。なお、除去処理としては、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理、またはドライエッチング法などを用いればよい。なお、ＣＭＰ処理を行う場合は、１回のみ行ってもよいし、複数回行ってもよい。
【０１５０】
なお、化学機械研磨を用いて上述の除去処理を行った場合、基板面内にて除去量にバラツキが生じることがある。このため、除去処理後に更にエッチング処理（ドライエッチングまたは＼およびウェットエッチング処理）を行い、ゲート電極１０８と重なる導電膜１１１を確実に除去する工程を行うとよい。
【０１５１】
以上の工程により、トランジスタ１５０および容量素子１６０を具備する素子形成層１７０を形成することができる（図４（Ｄ）参照。）。また、図５に示すように、表面平坦性の高い第４の絶縁膜１１６を素子形成層１７０上に形成した後、一部に開口部を設け、素子形成層１７０中の半導体素子と電気的に接続された配線１１８を、開口部に形成することで、素子形成層１７０上に更に異なる素子形成層を形成することができる。
【０１５２】
第４の絶縁膜１１６はゲート絶縁膜１０６と同一の方法および材料を用いて形成することができる。また、第４の絶縁膜１１６として、絶縁性を有する有機材料を、スピンコート法、印刷法、ディスペンス法またはインクジェット法などを用いて塗布し、塗布した材料に応じた硬化処理（例えば、加熱処理や光照射処理など。）を行い形成してもよい。絶縁性を有する有機材料としては、例えば、アクリル樹脂、ポリイミド樹脂、ポリアミド樹脂、ポリアミドイミド樹脂、エポキシ樹脂等の有機樹脂を用いて形成することができる。また、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させてもよい。なお、上述の有機材料は水分などの不純物を比較的多く含んでいる場合が多いため、有機材料を用いて形成する膜の下に、バリア膜１０５ｂのような水蒸気透過性の低い膜（例えば、酸化アルミニウムや酸化アルミニウムを含む膜）などを形成することが好ましい。そして、第４の絶縁膜１１６を形成した後に加熱処理を行い、酸化物半導体膜１０２のチャネル形成領域である第１の領域１０２ａに酸素を供給し（例えば、本実施の形態では、ゲート絶縁膜として機能するゲート絶縁膜１０６や、第２の絶縁膜１１０などから酸素が供給される）、第１の領域１０２ａの酸素欠損を補填することが好ましい。これにより、トランジスタ１５０の電気特性を良好なものとできる。
【０１５３】
配線１１８は、第１の電極膜１０４や下部電極膜１３０と同一の方法および材料を用いて形成することができる。
【０１５４】
なお、本実施の形態では、第１の電極膜１０４が酸化物半導体膜１０２の上面に接して形成された構造であるが、第１の電極膜１０４が酸化物半導体膜１０２の下面に接して形成された構造としてもよい。当該構造の上面図は図１（Ａ）と同じになるため、図面は省略する。また、図１（Ａ）のＢ１−Ｂ２における断面図およびＣ１−Ｃ２における断面図も図１（Ｃ）および図１（Ｄ）と同じになるため、図１（Ａ）のＡ１−Ａ２における断面図を図７に記載する。
【０１５５】
上述構造は、本実施の形態にて記載した酸化物半導体膜１０２と第１の電極膜１０４の形成順序を逆にすることで形成することができ、その他の工程については本実施の形態に記載の作製方法を参照して形成することができる。
【０１５６】
上述の構造は、導電膜を加工して第１の電極膜１０４を形成した後に酸化物半導体膜１０２を形成するため、第１の電極膜１０４形成時に酸化物半導体膜１０２にダメージを与えることが無いため、トランジスタ１５０の電気特性を良好なものとできる。
【０１５７】
なお、本実施の形態では、絶縁表面を有する基板１００として、可撓性を有する基板を用いてもよい。可撓性を有する基板上に素子形成層１７０を作製するには、可撓性を有する基板上に素子形成層１７０を直接形成してもよいし、他の作製基板に素子形成層１７０を作製し、その後、他の作製基板から素子形成層１７０を剥離して、可撓性を有する基板に転載してもよい。なお、作製基板から可撓性を有する基板に剥離、転置するために、作製基板と素子形成層１７０との間に剥離層を設けるとよい。剥離層を用いた剥離、転載の方法については公知の文献を参考とすればよい（例えば、特開２０１１−２１１２０８など。）。可撓性を有する基板としては、ポリイミド又はポリエステルなどの有機樹脂で形成された基板がある。
【０１５８】
（実施の形態２）
本実施の形態では、実施の形態１にて記載した構造とは異なる構造の半導体装置について、その構造および作製方法の一態様を図８および図９を用いて説明する。
【０１５９】
＜半導体装置の構成例＞
図８（Ａ）乃至図８（Ｄ）に、半導体装置の例として、トップゲート型のトランジスタ８５０および容量素子８６０を備える素子形成層８７０を有する半導体装置の平面図および断面図の一例を示す。図８（Ａ）は平面図であり、図８（Ｂ）は図８（Ａ）における一点鎖線Ｆ１−Ｆ２の断面図であり、図８（Ｃ）は図８（Ａ）における一点鎖線Ｇ１−Ｇ２の断面図であり、図８（Ｄ）は図８（Ａ）における一点鎖線Ｈ１−Ｈ２の断面図である。なお、図８（Ａ）では図面が煩雑になることを避けるため、構成要素の一部を省略して記載している。
【０１６０】
図８（Ａ）乃至図８（Ｄ）に示す素子形成層８７０は、トランジスタ８５０および容量素子８６０を備えている。トランジスタ８５０は、絶縁表面を有する基板１００上に設けられた、チャネル形成領域として機能する第１の領域１０２ａおよびチャネル長方向に第１の領域１０２ａを挟む第２の領域１０２ｂを有する酸化物半導体膜１０２と、酸化物半導体膜１０２の端部を覆い第２の領域１０２ｂに電気的に接続された一対の第１の電極膜１０４と、少なくとも第１の領域１０２ａ上に設けられた、ゲート絶縁膜１０６と、ゲート絶縁膜１０６を挟んで第１の領域１０２ａ上に設けられた、ゲート電極１０８と、少なくともゲート電極１０８の側面に設けられた第２の絶縁膜１１０と、第１の電極膜１０４と第２の領域１０２ｂに電気的に接続された、ゲート電極１０８を挟む一対の第２の電極膜１１２を有する構造となっている。また、容量素子１６０は、下部電極膜１３０、上部電極膜１３４および、下部電極膜１３０と上部電極膜１３４の間に挟まれる電極間絶縁膜１３２を備える構造となっている。
【０１６１】
なお、本実施の形態では、トランジスタ８５０および容量素子８６０と同じ高さ（同じ層）に第３の絶縁膜１１４が形成されているため、トランジスタ８５０および容量素子８６０の各構成要素、並びに第３の絶縁膜１１４を合わせて素子形成層８７０と記載しているが、素子形成層８７０には必ずしも第３の絶縁膜１１４を含む必要はなく、トランジスタ８５０および容量素子８６０の各構成要素のみの構造であっても素子形成層８７０と表現することができる。
【０１６２】
そして、第１の電極膜１０４と下部電極膜１３０は同一の組成を有し、ゲート絶縁膜１０６と電極間絶縁膜１３２は同一の組成を有し、ゲート電極１０８と上部電極膜１３４は同一の組成を有している。つまり、第１の電極膜１０４と下部電極膜１３０は同一の工程により形成され、ゲート絶縁膜１０６と電極間絶縁膜１３２は同一工程により形成され、ゲート電極１０８と上部電極膜１３４は同一の工程により形成されている。これにより、トランジスタ１５０を形成すると容量素子１６０を同時に形成することができるため、容量素子を効率よく形成できる。
【０１６３】
また、トランジスタ８５０および容量素子８６０に隣接して、第３の絶縁膜１１４が設けられ、素子形成層８７０が形成されている。なお、図８（Ｂ）のように、素子形成層８７０上に表面平坦性の高い第４の絶縁膜１１６を設けることにより、素子形成層８７０上に配線形成（例えば、トランジスタ８５０や容量素子８６０と電気的に接続された取り出し配線などの形成。）が行いやすくなる。
【０１６４】
本実施の形態に記載の半導体装置は、構成要素については実施の形態１と同じであるが、第２の電極膜１１２の形成方法が実施の形態１と異なっている。実施の形態１に記載の作製方法では、第２の絶縁膜１１０は、フォトリソグラフィ工程により形成したマスクを用いて絶縁膜１０９をエッチングすることで形成される（図４（Ａ）および当該図面を説明する記載を参照。）。このため、第２の絶縁膜１１０のチャネル長方向の幅を調整し易いという長所がある。しかしながら、ゲート電極１０８の形成後から第２の電極膜１１２の形成までの間に、２回の除去処理を行うため、半導体装置の製造に時間を要するという短所を併せ持つ。
【０１６５】
これに対し、本実施の形態に記載する半導体装置の構造では、ゲート電極１０８の形成後から第２の電極膜１１２の形成までの間に行う除去処理の回数を少なくすることができる。したがって、半導体装置の製造時間を短縮することができる。
【０１６６】
＜半導体装置の作製方法＞
図９を用いて、図８に示す半導体装置の作製工程の一例について説明する。
【０１６７】
まず、図２（Ａ）乃至図２（Ｃ−１）（図２（Ｃ−２）でもよい。）および当該図面に対応する説明内容、並びに、図３（Ａ）乃至図３（Ｃ）および当該図面に対応する説明内容を参酌にして、絶縁表面を有する基板１００上に、チャネル形成領域として機能する第１の領域１０２ａおよびチャネル長方向に第１の領域１０２ａを挟む第２の領域１０２ｂを有する酸化物半導体膜１０２と、同一工程により形成された、酸化物半導体膜１０２の端部を覆い第２の領域１０２ｂに電気的に接続された第１の電極膜１０４および下部電極膜１３０と、同一工程により形成された、少なくとも第１の領域１０２ａ上に設けられたゲート絶縁膜１０６および電極間絶縁膜１３２と、同一工程により形成された、ゲート絶縁膜１０６を挟んで第１の領域１０２ａ上に設けられたゲート電極１０８および上部電極膜１３４と、ゲート絶縁膜１０６およびゲート電極１０８を覆う絶縁膜１０９（本実施の形態では、領域１０９ａおよび領域１０９ｂの積層構造を有する絶縁膜１０９を用いた場合について記載しているが、単層構造でもよいし、３層以上の積層構造でもよい）を形成する。
【０１６８】
次に、絶縁膜１０９に対してエッチング処理を行い、ゲート電極１０８および上部電極膜１３４の側面に設けられた第２の絶縁膜１１０を形成する（図９（Ａ）参照。）。第２の絶縁膜１１０は、絶縁膜１０９に対して異方性の高いエッチング工程を行うことで自己整合的に形成することができる。例えば、ドライエッチング法を用いると好ましい。ドライエッチング法に用いるエッチングガスとしては、例えば、トリフルオロメタン、オクタフルオロシクロブタン、テトラフルオロメタンなどのフッ素を含むガスが挙げられる。エッチングガスには、希ガスまたは水素を添加してもよい。ドライエッチング法は、基板に高周波電圧を印加する、反応性イオンエッチング法（ＲＩＥ法）を用いると好ましい。
【０１６９】
次に、絶縁表面を有する基板１００、酸化物半導体膜１０２、第１の電極膜１０４、ゲート電極１０８、第２の絶縁膜１１０および下部電極膜１３０を覆う導電膜１１１を形成して実施の形態１と同様に加工処理を行った後、導電膜１１１を覆う第３の絶縁膜１１４を形成する（図９（Ｂ）参照。）。
【０１７０】
次に、少なくともトランジスタ８５０のゲート電極１０８が露出する状態となるまで、第３の絶縁膜１１４、および導電膜１１１に対して除去処理（平坦化処理とも表現できる。）を行う。これにより、導電膜１１１はゲート電極１０８を挟んで分断され、分断された各々が、第１の電極膜１０４と第１の領域１０２ａ間の第２の領域１０２ｂおよび第１の電極膜１０４に電気的に接続された第２の電極膜１１２となる（図９（Ｃ）参照。）。第２の電極膜１１２を、第１の電極膜１０４と第１の領域１０２ａの間の第２の領域１０２ｂの少なくとも一部（図４（Ｄ）の矢印Ｒの範囲）に接して設けることで、第１の電極膜１０４と第１の領域１０２ａの間の電気抵抗を小さくすることができる。したがって、トランジスタ８５０の特性を良好なものとできる（例えば、オン電流の増加やしきい値電圧バラツキの低減など）。なお、除去処理としては、実施の形態１に記載した除去処理と同様の処理を行えばよい。
【０１７１】
なお、化学機械研磨を用いて上述除去処理を行った場合、基板面内にて除去量にバラツキが生じることがある。このため、除去処理後に更にエッチング処理（ドライエッチングまたは＼およびウェットエッチング処理）行い、ゲート電極１０８と重なる導電膜１１１を確実に除去する工程を行うとよい。
【０１７２】
このように、本実施の形態に記載の方法を用いた場合、実施の形態１と比較して、ゲート電極１０８の形成後から第２の電極膜１１２の形成までの間に行う除去処理の回数を少なくすることができる（除去処理を１回とすることができる）。したがって、半導体装置の製造時間を短縮することができる。
【０１７３】
以上の工程により、トランジスタ８５０および容量素子８６０を具備する素子形成層８７０を形成することができる（図９（Ｃ）参照。）。また、実施の形態１と同様に、素子形成層８７０上に、表面平坦性の高い第４の絶縁膜１１６を形成し、第４の絶縁膜１１６上に、素子形成層８７０中の半導体素子と電気的に接続された配線１１８を形成してもよい（図９（Ｄ）参照。）。
【０１７４】
（実施の形態３）
本実施の形態では、上述の実施の形態にて記載した構造とは異なる構造の半導体装置について、その構造および作製方法の一態様を図１０および図１１を用いて説明する。
【０１７５】
＜半導体装置の構成例＞
図１０（Ａ）乃至図１０（Ｄ）に、半導体装置の例として、トップゲート型のトランジスタ１０５０および容量素子１０６０を備える素子形成層１０７０を有する半導体装置の平面図および断面図の一例を示す。図１０（Ａ）は平面図であり、図１０（Ｂ）は図１０（Ａ）における一点鎖線Ｉ１−Ｉ２の断面図であり、図１０（Ｃ）は図１０（Ａ）における一点鎖線Ｊ１−Ｊ２の断面図であり、図１０（Ｄ）は図１０（Ａ）における一点鎖線Ｋ１−Ｋ２の断面図である。なお、図１０（Ａ）では、図面が煩雑になることを避けるため、構成要素の一部を省略して記載している。
【０１７６】
図１０（Ａ）乃至図１０（Ｄ）に示す素子形成層１０７０は、トランジスタ１０５０および容量素子１０６０を備えている。トランジスタ１０５０は、絶縁表面を有する基板１００上に設けられた、チャネル形成領域として機能する第１の領域１０２ａおよびチャネル長方向に第１の領域１０２ａを挟む第２の領域１０２ｂを有する酸化物半導体膜１０２と、酸化物半導体膜１０２の端部を覆い第２の領域１０２ｂに電気的に接続された一対の第１の電極膜１０４と、少なくとも第１の領域１０２ａ上に設けられた、ゲート絶縁膜１０６と、ゲート絶縁膜１０６を挟んで第１の領域１０２ａ上に設けられた、ゲート電極１０８と、少なくともゲート電極１０８の側面に設けられた第２の絶縁膜１１０と、第１の電極膜１０４と第２の領域１０２ｂに電気的に接続された、ゲート電極１０８を挟む一対の第２の電極膜１１２を有する構造となっている。また、容量素子１６０は、下部電極膜１３０、上部電極膜１３４および、下部電極膜１３０と上部電極膜１３４の間に挟まれる電極間絶縁膜１３２を備える構造となっている。そして、トランジスタ１０５０および容量素子１０６０上には、第３の絶縁膜１１４が設けられ、素子形成層１０７０が形成されている。なお、図１０（Ｂ）のように、素子形成層１０７０上に表面平坦性の高い第４の絶縁膜１１６を設けることにより、素子形成層１０７０上に配線形成（例えば、トランジスタ１０５０や容量素子１０６０と電気的に接続された取り出し配線などの形成。）が行いやすくなる。
【０１７７】
なお、本実施の形態では、トランジスタ１０５０および容量素子１０６０と同じ高さ（同じ層）に第３の絶縁膜１１４が形成されているため、トランジスタ１０５０および容量素子１０６０の各構成要素、並びに第３の絶縁膜１１４を合わせて素子形成層１０７０と記載しているが、素子形成層１０７０には必ずしも第３の絶縁膜１１４を含む必要はなく、トランジスタ１０５０および容量素子１０６０の各構成要素のみの構造であっても素子形成層１０７０と表現することができる。
【０１７８】
本実施の形態に記載の半導体装置は、構成要素については上述の実施の形態と同じであるが、第２の電極膜１１２の形成方法が上述の実施の形態と異なっている。
【０１７９】
＜半導体装置の作製方法＞
図１１を用いて、図１０に示す半導体装置の作製工程の一例について説明する。
【０１８０】
まず、実施の形態２と同様に、図２（Ａ）乃至図２（Ｃ−１）（図２（Ｃ−２）でもよい。）および当該図面に対応する説明内容、図３（Ａ）乃至図３（Ｃ）および当該図面に対応する説明内容、並びに図９および当該図面に対応する説明内容を参酌にして、絶縁表面を有する基板１００上に、チャネル形成領域として機能する第１の領域１０２ａおよびチャネル長方向に第１の領域１０２ａを挟む第２の領域１０２ｂを有する酸化物半導体膜１０２と、同一工程により形成された、酸化物半導体膜１０２の端部を覆い第２の領域１０２ｂに電気的に接続された第１の電極膜１０４および下部電極膜１３０と、同一工程により形成された、少なくとも第１の領域１０２ａ上に設けられたゲート絶縁膜１０６および電極間絶縁膜１３２と、同一工程により形成された、ゲート絶縁膜１０６を挟んで第１の領域１０２ａ上に設けられたゲート電極１０８および上部電極膜１３４と、ゲート電極１０８および上部電極膜１３４の側面に設けられた第２の絶縁膜１１０を形成する（図１１（Ａ）参照。）。
【０１８１】
次に、絶縁表面を有する基板１００、酸化物半導体膜１０２、第１の電極膜１０４、下部電極膜１３０、ゲート電極１０８、上部電極膜１３４および第２の絶縁膜１１０を覆う導電膜１１１を形成する（図１１（Ｂ）参照。）。
【０１８２】
次に、導電膜上にレジストマスクを形成した後、電子線描画装置を用いてレジストマスクの一部に開口部を形成して導電膜１１１の一部に対して選択的にエッチングを行って、少なくともゲート電極１０８と重なる導電膜１１１を除去する。これにより、導電膜１１１はゲート電極１０８を挟んで分断され、分断された各々が、第１の電極膜１０４と第１の領域１０２ａ間の第２の領域１０２ｂおよび第１の電極膜１０４に電気的に接続された第２の電極膜１１２となる。（図１１（Ｃ）参照。）。なお、本実施の形態では、第２の電極膜１１２は容量素子１０６０の下部電極膜１３０と繋がっていないが、トランジスタ１０５０と容量素子１０６０を電気的に接続する必要がある場合は、第２の電極膜１１２と下部電極膜１３０が繋がっている構造としてもよい。この際、下部電極膜１３０と上部電極膜１３４が第２の電極膜１１２で繋がらないようにする必要がある。
【０１８３】
当該電子線描画装置の光源として、紫外線やＫｒＦレーザ光やＡｒＦレーザ光を用いることが好ましい。これにより、トランジスタ１０５０のチャネル長を微細化（具体的には１００ｎｍ以下、好ましくは６０ｎｍ以下、更に好ましくは３０ｎｍ以下）することが可能であるため、トランジスタ１０５０の動作速度を高速化できる。チャネル長が２５ｎｍ未満の露光を行う場合には、例えば、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ  Ｕｌｔｒａｖｉｏｌｅｔ）を用いてフォトリソグラフィ工程でのレジストマスク形成時の露光を行うとよい。超紫外線による露光は、解像度が高く焦点深度も大きい。
【０１８４】
次に、絶縁表面を有する基板１００、第１の電極膜１０４、下部電極膜１３０、ゲート電極１０８、上部電極膜１３４、第２の絶縁膜１１０および第２の電極膜１１２上に、第３の絶縁膜１１４を形成する。第３の絶縁膜１１４の形成方法および材料については、上述実施の形態を参酌することができる。なお、第３の絶縁膜１１４を形成した後に、第３の絶縁膜１１４に対して除去処理を行ってもよい。
【０１８５】
以上の工程により、トランジスタ１０５０および容量素子１０６０を具備する素子形成層１０７０を形成することができる（図１１（Ｄ）参照。）。また、実施の形態１と同様に、素子形成層１０７０上に、表面平坦性の高い第４の絶縁膜１１６および、素子形成層１０７０中の半導体素子（本実施の形態では、トランジスタ１０５０および容量素子１０６０）と電気的に接続された配線１１８を形成してもよい。
【０１８６】
（実施の形態４）
本実施の形態では、上述の実施の形態にて記載した構造とは異なる構造の半導体装置について、その構造および作製方法の一態様を図１２および図１３を用いて説明する。
【０１８７】
＜半導体装置の構成例＞
図１２（Ａ）乃至図１２（Ｄ）に、半導体装置の例として、トップゲート型のトランジスタ１２５０および容量素子１２６０を備える素子形成層１２７０を有する半導体装置の平面図および断面図の一例を示す。図１２（Ａ）は平面図であり、図１２（Ｂ）は図１２（Ａ）における一点鎖線Ｌ１−Ｌ２の断面図であり、図１２（Ｃ）は図１２（Ａ）における一点鎖線Ｍ１−Ｍ２の断面図であり、図１２（Ｄ）は図１２（Ａ）における一点鎖線Ｎ１−Ｎ２の断面図である。なお、図１２（Ａ）では、図面が煩雑になることを避けるため、構成要素の一部を省略して記載している。
【０１８８】
図１２（Ａ）乃至図１２（Ｄ）に示す素子形成層１２７０は、トランジスタ１２５０および容量素子１２６０を備えている。トランジスタ１２５０は、絶縁表面を有する基板１００上に設けられた、チャネル形成領域として機能する第１の領域１０２ａおよびチャネル長方向に第１の領域１０２ａを挟む第２の領域１０２ｂを有する酸化物半導体膜１０２と、酸化物半導体膜１０２の端部を覆い第２の領域１０２ｂに電気的に接続された一対の第１の電極膜１０４と、少なくとも第１の領域１０２ａ上に設けられた、ゲート絶縁膜１０６と、ゲート絶縁膜１０６を挟んで第１の領域１０２ａ上に設けられたゲート電極１０８と、少なくともゲート電極１０８の側面に設けられた第２の絶縁膜１１０と、第１の電極膜１０４と第２の領域１０２ｂに電気的に接続された、ゲート電極１０８を挟む一対の第２の電極膜１１２を有する構造となっている。また、容量素子１２６０は、下部電極膜１３０、上部電極膜１３４および、下部電極膜１３０と上部電極膜１３４の間に挟まれる電極間絶縁膜１３２を備える構造となっている。そして、トランジスタ１２５０および容量素子１２６０上には、第３の絶縁膜１１４が設けられ、素子形成層１２７０が形成されている。なお、図１２（Ｂ）のように、素子形成層１２７０上に表面平坦性の高い第４の絶縁膜１１６を設けることにより、素子形成層１２７０上に配線形成（例えば、トランジスタ１２５０や容量素子１２６０と電気的に接続された取り出し配線などの形成。）が行いやすくなる。
【０１８９】
なお、本実施の形態では、トランジスタ１２５０および容量素子１２６０と同じ高さ（同じ層）に第３の絶縁膜１１４が形成されているため、トランジスタ１２５０および容量素子１２６０の各構成要素、並びに第３の絶縁膜１１４を合わせて素子形成層１２７０と記載しているが、素子形成層１２７０には必ずしも第３の絶縁膜１１４を含む必要はなく、トランジスタ１２５０および容量素子１２６０の各構成要素のみの構造であっても素子形成層１２７０と表現することができる。
【０１９０】
本実施の形態に記載の半導体装置は、構成要素については上述の実施の形態と同じであるが、第２の電極膜１１２の形成方法が上述の実施の形態と異なっている。実施の形態１および実施の形態２に記載の作製方法では、ゲート電極１０８の形成後から第２の電極膜１１２の形成までの間に、少なくとも１回の除去処理を行うため、除去処理に費やすコストおよび時間が、半導体装置の製造コストに反映される。また、実施の形態３の作製方法では、電子線描画装置を用いてレジストマスクの開口部を形成し、当該マスクを用いて導電膜１１１の一部を除去することで第２の電極膜１１２を形成するため、露光機の精度やフォトマスクのアライメントずれによりマスク形成位置にずれが生じた場合、一部のトランジスタにおいて導電膜１１１が分離されずソース電極−ドレイン電極間が導通してしまい、一部のトランジスタが動作しなくなるといった問題が生じる可能性がある。
【０１９１】
これに対し、本実施の形態に記載する半導体装置の構造では、導電膜１１１を形成した後に導電膜１１１上全体にレジストマスクを形成し、トランジスタ１２５０のゲート電極１０８と重なる導電膜１１１が露出する状態に、当該レジストマスク全面を薄く加工（除去）する。そして、導電膜１１１に対して除去処理を行ったのち、残りのレジストマスクを除去する。
【０１９２】
当該方法を用いることにより、ある所定の部分のみに露光機の光を照射する必要がないため、露光機に高い精度が必要とされない。また、フォトマスクが不要であるため、原理的にアライメントずれが生じない。したがって、半導体装置のコストや製造時間を低減でき、また、半導体装置の作製歩留まりの低下を抑制することができる。
【０１９３】
＜半導体装置の作製方法＞
図１３を用いて、図１２に示す半導体装置の作製工程の一例について説明する。
【０１９４】
まず、図２（Ａ）乃至図２（Ｃ−１）（図２（Ｃ−２）でもよい。）および当該図面に対応する説明内容、図３（Ａ）乃至図３（Ｃ）および当該図面に対応する説明内容、並びに図１１（Ａ）乃至図１１（Ｂ）および当該図面に対応する説明内容を参酌にして、絶縁表面を有する基板１００上に、チャネル形成領域として機能する第１の領域１０２ａおよびチャネル長方向に第１の領域１０２ａを挟む第２の領域１０２ｂを有する酸化物半導体膜１０２と、同一工程により形成された、酸化物半導体膜１０２の端部を覆い第２の領域１０２ｂに電気的に接続された第１の電極膜１０４および下部電極膜１３０と、同一工程により形成された、少なくとも第１の領域１０２ａ上に設けられたゲート絶縁膜１０６および電極間絶縁膜１３２と、同一工程により形成された、ゲート絶縁膜１０６を挟んで第１の領域１０２ａ上に設けられたゲート電極１０８および上部電極膜１３４と、ゲート電極１０８および上部電極膜１３４の側面に設けられた第２の絶縁膜１１０を形成し、絶縁表面を有する基板１００、酸化物半導体膜１０２、第１の電極膜１０４、下部電極膜１３０、ゲート電極１０８、上部電極膜１３４および第２の絶縁膜１１０を覆う導電膜１１１を形成する（図１３（Ａ）参照。）。
【０１９５】
次に、導電膜１１１上にフォトレジスト１３００を形成した後、トランジスタ１２５０のゲート電極１０８と重なる導電膜１１１が、少なくとも露出するように、フォトレジスト１３００を除去する（図１３（Ｂ）参照。）。
【０１９６】
なお、フォトレジストの除去方法としては、例えば、ドライエッチング法を用いることができる。また、フォトレジストが、表面から所定の深さ（具体的には、酸化物半導体膜１０２、第１の電極膜１０４および導電膜１１１が重なる領域における、導電膜１１１表面よりも浅い（レジスト表面に近い）領域が好ましい。図１４のＹ部分が当該領域に相当する。）だけが変質するようにフォトレジストに対して光を照射し、その後ドライエッチング法やウェットエッチング法を用いて、変質したフォトレジストを選択的に除去すればよい。
【０１９７】
次に、ドライエッチング法またはウェットエッチング法を用いて、フォトレジスト１３００から露出した導電膜１１１を除去し、第１の電極膜１０４と第１の領域１０２ａ間の第２の領域１０２ｂおよび第１の電極膜１０４に電気的に接続された、ゲート電極１０８を挟む一対の第２の電極膜１１２を形成する（図１３（Ｃ）参照。）。なお、本実施の形態では、第２の電極膜１１２と、容量素子１２６０の下部電極膜１３０が電気的に接続された構造であるが、両者を接続する必要がない場合は、第２の電極膜１１２と、容量素子１２６０の下部電極膜１３０を上述の導電膜１１１の除去の際に分離すればよい。
【０１９８】
次に、ゲート電極１０８、上部電極膜１３４、第２の絶縁膜１１０および第２の電極膜１１２上に、第３の絶縁膜１１４を形成する。第３の絶縁膜１１４の形成方法および材料については、上述実施の形態を参酌することができる。なお、第３の絶縁膜１１４を形成した後に、第３の絶縁膜１１４に対して除去処理を行ってもよい。
【０１９９】
以上の工程により、トランジスタ１２５０および容量素子１２６０を具備する素子形成層１２７０を形成することができる。また、実施の形態１と同様に、素子形成層１２７０上に、表面平坦性の高い第４の絶縁膜１１６を形成してもよい（図１３（Ｄ）参照。）。また、素子形成層１２７０中の半導体素子（本実施の形態では、トランジスタ１２５０および容量素子１２６０）と電気的に接続された配線１１８を形成してもよい。
【０２００】
（実施の形態５）
本実施の形態では、実施の形態１乃至実施の形態４に示す半導体装置を使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を、図面を用いて説明する。
【０２０１】
図１５は、半導体装置の構成の一例である。図１５（Ａ）に、半導体装置の断面図を、図１５（Ｂ）に半導体装置の平面図を、図１５（Ｃ）に半導体装置の回路図をそれぞれ示す。ここで、図１５（Ａ）は、図１５（Ｂ）のＯ１−Ｏ２における断面に相当する。
【０２０２】
図１５（Ａ）及び図１５（Ｂ）に示す半導体装置は、下層に第２の半導体材料を含んで構成されるトランジスタ１４６０を備える第２の素子形成層１４７０を有し、上層に第１の半導体材料を含んで構成されるトランジスタ１４６２およびトランジスタ１４６２と同一工程により作製された容量素子１４６４を備える第１の素子形成層１４８０を有するものである。本実施の形態では、第１の素子形成層１４８０に備えられたトランジスタ１４６２および容量素子１４６４として、実施の形態１のトランジスタ１５０および容量素子１６０を用いた場合の例を記載するが、上述の他の実施の形態で示すトランジスタおよび容量素子の構造を適用してもよい。
【０２０３】
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第２の半導体材料を酸化物半導体以外の半導体材料（例えば、シリコン系半導体材料または化合物系半導体材料を）とし、第１の半導体材料を酸化物半導体とすればよい。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【０２０４】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのは言うまでもない。また、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０２０５】
第２の素子形成層１４７０に具備されたトランジスタ１４６０は、図１５（Ａ）に示すように酸化物半導体以外の半導体材料（例えば、シリコン、ゲルマニウム、または化合物半導体材料など。化合物半導体材料としては、例えば、ＧａＡｓ、ＩｎＰ、ＳｉＣ、ＺｎＳｅ、ＧａＮ、ＳｉＧｅなどを用いることができる。）を含む基板１４００に設けられたチャネル形成領域１４１６と、チャネル形成領域１４１６を挟むように設けられた不純物領域１４２０と、不純物領域１４２０に接する金属間化合物領域１４２４と、チャネル形成領域１４１６上に設けられたゲート絶縁膜１４０８と、ゲート絶縁膜１４０８上に設けられたゲート電極１４１０と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
【０２０６】
基板１４００上のトランジスタ１４６０を覆うように絶縁層１４２８、及び絶縁層１４３０が設けられている。なお、トランジスタ１４６０において、ゲート電極１４１０の側面に側壁絶縁層（サイドウォール絶縁層）を設け、不純物濃度が異なる領域を含む不純物領域１４２０としてもよい。
【０２０７】
単結晶半導体基板を用いたトランジスタ１４６０は、高速動作が可能である。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。トランジスタ１４６０を覆うように絶縁膜を２層形成する。そして、絶縁層１４２８および絶縁層１４３０上にトランジスタ１４６２および容量素子１４６４を形成する前処理として、絶縁層１４２８および絶縁層１４３０に除去処理を施して、絶縁層１４２８、絶縁層１４３０を平坦化し、同時にゲート電極１４１０の上面を露出させる。なお、ここでの除去処理は、上述実施の形態に記載した除去処理と同様である。
【０２０８】
絶縁層１４２８、絶縁層１４３０は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。絶縁層１４２８、絶縁層１４３０は、プラズマＣＶＤ法又はスパッタリング法等を用いて形成することができる。
【０２０９】
また、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。有機材料を用いる場合、スピンコート法、印刷法などの湿式法によって絶縁層１４２８、絶縁層１４３０を形成してもよい。
【０２１０】
なお、本実施の形態において、絶縁層１４２８として窒化シリコン膜、絶縁層１４３０として酸化シリコン膜を用いる。
【０２１１】
本実施の形態では、研磨処理（例えばＣＭＰ処理）により十分に平坦化した絶縁層１４２８、絶縁層１４３０（好ましくは絶縁層１４２８および絶縁層１４３０表面の平均面粗さは０．１５ｎｍ以下）の上（第２の素子形成層１４７０の上、とも表現できる。）に、第１の層間膜１４４２および第２の層間膜１４４４が設けられている。第１の層間膜１４４２および第２の層間膜１４４４は、絶縁膜１０５と同様の方法および材料を用いて形成することができる。
【０２１２】
また、第１の層間膜１４４２および第２の層間膜１４４４に形成した開口部を介してゲート電極１４１０と電気的に接続された配線１４４６が第２の層間膜１４４４上に設けられ、配線１４４６を形成することにより生じた段差を平坦にする平坦化膜として機能する第３の層間膜１４４８が設けられている。配線１４４６は、第１の電極膜１０４と同様の方法および材料を用いて形成することができる。また、第３の層間膜１４４８は、第４の絶縁膜１１６と同様の方法および材料を用いて形成することができる。
【０２１３】
また、第３の層間膜１４４８上には、下層の第２の素子形成層１４７０と上層の第１の素子形成層１４８０の間でトランジスタの特性に影響を及ぼし得る不純物の移動を抑制する機能を有する第４の層間膜１４５０が設けられ、第４の層間膜１４５０上には、第２の素子形成層１４７０の具備するトランジスタ１４６２の半導体膜（特に、チャネル形成領域として機能する第１の領域１０２ａ。）に酸素を供給する機能を有する下地膜１４５２が設けられている。第４の層間膜１４５０としては、バリア膜１０５ｂと同様の方法および材料を用いて形成することができる。また、下地膜１４５２としては、酸素供給膜１０５ａと同様の方法および材料を用いて形成することができる。
【０２１４】
そして、下地膜１４５２上には第１の素子形成層１４８０が設けられており、トランジスタ１４６２のソース電極（またはドレイン電極。）として機能し、かつ容量素子１４６４の絶縁膜を挟む下部電極として機能する第１の電極膜１０４が、第４の層間膜１４５０および下地膜１４５２に設けられた開口部を通して配線１４４６と電気的に接続されている。また、素子形成層１４８０中のトランジスタ１４６２は、第５の層間膜１４５４上に設けられた配線１１８と、第４の絶縁膜１１６および第５の層間膜１４５４に設けられた開口を通して電気的に接続され、配線１１８上には保護膜１４５６が設けられている。第５の層間膜１４５４および保護膜１４５６は、第４の絶縁膜１１６と同様の方法および材料を用いて形成すればよい。なお、第１の素子形成層１４８０の構造は実施の形態１にて記載した素子形成層１７０の第１の電極膜１０４と下部電極膜１３０が繋がった構成である以外は、構造や各構成要素は素子形成層１７０と同様であるため、詳細な説明は省略する。
【０２１５】
図１５（Ａ）に示すトランジスタ１４６２は、チャネル形成領域に酸化物半導体材料を用いたトランジスタである。ここで、トランジスタ１４６２に含まれる酸化物半導体膜１０２は、上述の実施の形態にて記載したように、水分や水素などの不純物が極力除去されて高純度化されたものであることが望ましい。また、酸素欠損が十分に補填されたものであることが好ましい。このような酸化物半導体膜を用いることで、オフ電流の極めて小さいトランジスタ１４６２を得ることができる。
【０２１６】
トランジスタ１４６２は、オフ電流が極めて小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
【０２１７】
また、第１の素子形成層１４８０上には、第４の絶縁膜１１６および第５の層間膜１４５４単層または積層で設けられている。第５の層間膜１４５４は、バリア膜１０５ｂと同様の方法および材料を用いて形成することが好ましい。これにより、第５の層間膜１４５４より上層から第１の素子形成層１４８０への不純物拡散を抑制することができる。
【０２１８】
図１５（Ａ）及び図１５（Ｂ）において、トランジスタ１４６０と、トランジスタ１４６２とは、少なくとも一部が重畳するように設けられており、トランジスタ１４６０のソース領域またはドレイン領域と酸化物半導体膜１０２の一部が重畳するように設けられていることが好ましい。また、トランジスタ１４６２及び容量素子１４６４が、トランジスタ１４６０と重畳するように設けられていることが好ましい。例えば、容量素子１４６４の下部電極膜として機能する第１の電極膜１０４および上部電極膜１３４は、トランジスタ１４６０と少なくとも一部が重畳して設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【０２１９】
なお、本実施の形態では、トランジスタ１４６０のゲート電極１４１０と、トランジスタ１４６２のソース電極（またはドレイン電極）および容量素子１４６４の下部電極膜として機能する第１の電極膜１０４は、配線１４４６を介して電気的に接続されているが、直接接続していてもよい。また、本実施の形態では、第２の素子形成層１４７０と第１の素子形成層１４８０の間に、第１の層間膜１４４２乃至第４の層間膜１４５０および下地膜１４５２が存在しているが、必ずしも全ての膜が必要ではなく、どの膜を形成するかについては、半導体装置に必要とされる特性、信頼性およびコストなどを鑑み、実施者が適宜選択すればよい。
【０２２０】
次に、図１５（Ａ）及び図１５（Ｂ）に対応する回路構成の一例を図１５（Ｃ）に示す。
【０２２１】
図１５（Ｃ）において、第１の配線（１ｓｔ  Ｌｉｎｅ）とトランジスタ１４６０のソース電極が電気的に接続され、第２の配線（２ｎｄ  Ｌｉｎｅ）とトランジスタ１４６０のドレイン電極が電気的に接続されている。また、第３の配線（３ｒｄ  Ｌｉｎｅ）とトランジスタ１４６２のソース電極（またはドレイン電極）が電気的に接続され、第４の配線（４ｔｈ  Ｌｉｎｅ）と、トランジスタ１４６２のゲート電極が電気的に接続されている。そして、トランジスタ１４６０のゲート電極と、トランジスタ１４６２のドレイン電極（またはソース電極）は、容量素子１４６４の電極の他方と電気的に接続され、第５の配線（５ｔｈ  Ｌｉｎｅ）と、容量素子１４６４の電極の一方が電気的に接続されている。
【０２２２】
図１５（Ｃ）に示す半導体装置では、トランジスタ１４６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。なお、トランジスタ１４６０は活性層（チャネル形成領域とも言える。）に酸化物半導体（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（ＯＳ））を用いているため、トランジスタの回路記号の横にＯＳという符号を付している。本明細書の他の図面についてもＯＳという符号を付しているトランジスタは上述と同様の意味を持つ。
【０２２３】
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１４６２がオン状態となる電位にして、トランジスタ１４６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１４６０のゲート電極、および容量素子１４６４に与えられる。すなわち、トランジスタ１４６０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１４６２がオフ状態となる電位にして、トランジスタ１４６２をオフ状態とすることにより、トランジスタ１４６０のゲート電極に与えられた電荷が保持される（保持）。
【０２２４】
トランジスタ１４６２のオフ電流は極めて小さいため、トランジスタ１４６０のゲート電極の電荷は長時間にわたって保持される。
【０２２５】
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１４６０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１４６０をｎチャネル型とすると、トランジスタ１４６０のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ１４６０のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１４６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ１４６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１４６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１４６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
【０２２６】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ１４６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ１４６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
【０２２７】
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【０２２８】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
【０２２９】
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
【０２３０】
なお、本実施の形態では、第２の素子形成層１４７０中のトランジスタ１４６０は、半導体材料を含む基板（例えばシリコン基板、ゲルマニウム基板や、化合物半導体材料を含む基板など）を用いて形成されているが、単結晶半導体基板や化合物半導体基板の一部を分離することにより得られた薄膜を用いてトランジスタ１４６０を形成してもよい。単結晶半導体基板や化合物半導体基板の一部を分離して単結晶半導体薄膜や化合物半導体薄膜を形成する方法については、公知のＳＯＩ基板の作製方法を参照することができる（例えば、特開２０１０−１０９３４５など。）。
【０２３１】
単結晶半導体基板の一部を分離することにより得られた薄膜の膜厚は、好ましくは１００ｎｍ以下、より好ましくは５０ｎｍ以下であることが望ましい。当該薄膜を活性層として用いてトランジスタ１４６０を形成することにより、トランジスタ１４６０を部分空乏型または完全空乏型のトランジスタとすることができるため、トランジスタ１４６０の高速動作、低消費電力化が可能となる。
【０２３２】
単結晶半導体薄膜を用いて作製したトランジスタ１６２０を第２の素子形成層１４７０中に有する半導体装置の一例を、図１６に記載する。当該半導体装置は、上面図および回路構成については図１５と同様であるため、半導体装置の断面図のみを記載する。
【０２３３】
下地膜１６０２を挟んで基板１６００上に形成されたトランジスタ１６２０は、チャネル形成領域１６０４ａおよびチャネル形成領域１６０４ａをチャネル長方向に挟み、ソース領域およびドレイン領域として機能する低抵抗領域１６０４ｂを有する単結晶半導体膜１６０４と、少なくともチャネル形成領域１６０４ａ上に設けられたゲート絶縁膜１６０６と、チャネル形成領域１６０４ａと重なりゲート絶縁膜１６０６上に設けられたゲート電極１６０８と、低抵抗領域１６０４ｂに電気的に接続された、ソース電極およびドレイン電極として機能する導電膜１６１０を有する構造である。そして、トランジスタ１６２０上に第１の層間膜１４４２および第２の層間膜１４４４が設けられている。また、トランジスタ１６２０は、配線１４４６を介して第１の素子形成層１４８０のトランジスタ１４６２および容量素子１４６４と電気的に接続されている。
【０２３４】
基板１６００は、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、天然石英基板、合成石英基板などを用いて形成することができる。また、単結晶シリコン基板、単結晶ゲルマニウム基板または単結晶シリコンゲルマニウム基板などの第１４族元素でなる基板を用いて形成することができる。また、窒化ガリウム、ガリウムヒ素またはインジウムリンなどの化合物半導体基板を用いることもできる。なお、第２の素子形成層１４７０や第１の素子形成層１４８０中に、微細化した半導体素子（例えば、トランジスタなど。）を用いる場合、表面平坦性が高く外部からのストレス（例えば、熱処理や物理的な力の付加。）による変形量の少ない単結晶半導体基板を用いることが好ましい。具体的には、トランジスタのチャネル長またはチャネル幅のいずれかが１００ｎｍ以下のサイズになる場合は、当該基板を用いることが好ましい。また、１枚の基板から作製できる半導体装置の個数（取り数とも表現できる。）を増やしたい場合は、各種ガラス基板を用いることが好ましい。
【０２３５】
下地膜１６０２は、下地膜１４５２と同様の方法および材料を用いて形成することができる。
【０２３６】
単結晶半導体膜１６０４は、ＳＯＩ基板の表面に形成された単結晶半導体薄膜を島状に加工することで形成できる。また、ゲート絶縁膜１６０６およびゲート電極１６０８をマスクとして単結晶半導体膜１６０４中に、当該膜の抵抗を低減できる不純物（例えば、ｎ型トランジスタを形成するためには、リン（Ｐ）やヒ素（Ａｓ）などの不純物元素を添加すればよく、ｐ型トランジスタを形成するためには、硼素（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）などの不純物元素を添加すればよい。）を注入することにより、単結晶半導体膜１６０４中に、チャネル形成領域１６０４ａおよび低抵抗領域１６０４ｂが自己整合的に形成される。なお、ゲート絶縁膜１６０６は絶縁膜１０５と同様の方法および材料を用いて形成することができ、ゲート電極１６０８はゲート電極１０８と同様の方法および材料を用いて形成することができ、導電膜１６１０は導電膜１１１と同様の方法および材料を用いて形成することができる。
【０２３７】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２３８】
（実施の形態６）
本実施の形態においては、実施の形態１乃至実施の形態４に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態５に示した構成と異なる構成について、図１７及び図１８を用いて説明を行う。
【０２３９】
図１７（Ａ）は、半導体装置の回路構成の一例を示し、図１７（Ｂ）は半導体装置の一例を示す概念図である。まず、図１７（Ａ）に示す半導体装置について説明を行い、続けて図１７（Ｂ）に示す半導体装置について、以下説明を行う。
【０２４０】
図１７（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ１４６２のソース電極又はドレイン電極とは電気的に接続され、ワード線ＷＬとトランジスタ１４６２のゲート電極とは電気的に接続され、トランジスタ１４６２のソース電極又はドレイン電極と容量素子１４６４の第１の端子とは電気的に接続されている。
【０２４１】
次に、図１７（Ａ）に示す半導体装置（メモリセル１６５０）に、情報の書き込みおよび保持を行う場合について説明する。
【０２４２】
まず、ワード線ＷＬの電位を、トランジスタ１４６２がオン状態となる電位として、トランジスタ１４６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子１４６４の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ１４６２がオフ状態となる電位として、トランジスタ１４６２をオフ状態とすることにより、容量素子１４６４の第１の端子の電位が保持される（保持）。
【０２４３】
酸化物半導体を用いたトランジスタ１４６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１４６２をオフ状態とすることで、容量素子１４６４の第１の端子の電位（あるいは、容量素子１４６４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。
【０２４４】
次に、情報の読み出しについて説明する。トランジスタ１４６２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子１４６４とが導通し、ビット線ＢＬと容量素子１４６４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子１４６４の第１の端子の電位（あるいは容量素子１４６４に蓄積された電荷）によって、異なる値をとる。
【０２４５】
例えば、容量素子１４６４の第１の端子の電位をＶ、容量素子１４６４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル１６５０の状態として、容量素子１４６４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０２４６】
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
【０２４７】
このように、図１７（Ａ）に示す半導体装置は、トランジスタ１４６２のオフ電流が極めて小さいという特徴から、容量素子１４６４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【０２４８】
次に、図１７（Ｂ）に示す半導体装置について、説明を行う。
【０２４９】
図１７（Ｂ）に示す半導体装置は、上部に記憶回路として図１７（Ａ）に示したメモリセル１６５０を複数有するメモリセルアレイ１６５１ａ及びメモリセルアレイ１６５１ｂを有し、下部に、メモリセルアレイ１６５１（メモリセルアレイ１６５１ａ及びメモリセルアレイ１６５１ｂ）を動作させるために必要な周辺回路１６５３を有する。なお、周辺回路１６５３は、メモリセルアレイ１６５１と電気的に接続されている。このような構成とすることにより、半導体装置の小型化を図ることができる。
【０２５０】
周辺回路１６５３に設けられるトランジスタは、実施の形態４のトランジスタ１４６２とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【０２５１】
なお、図１７（Ｂ）に示した半導体装置では、２つのメモリセルアレイ１６５１（メモリセルアレイ１６５１ａと、メモリセルアレイ１６５１ｂ）が積層された構成を例示したが、積層するメモリセルアレイの数はこれに限定されない。３つ以上のメモリセルアレイを積層する構成としても良い。
【０２５２】
次に、図１７（Ａ）に示したメモリセル１６５０の具体的な構成について図１８を用いて説明を行う。
【０２５３】
図１８は、メモリセル１６５０の構成の一例である。図１８（Ａ）に、メモリセル１６５０の断面図を、図１８（Ｂ）にメモリセル１６５０の平面図をそれぞれ示す。ここで、図１８（Ａ）は、図１８（Ｂ）のＰ１−Ｐ２における断面に相当する。
【０２５４】
下地膜１４５２上に設けられたトランジスタ１４６２は、実施の形態１乃至実施の形態４で示した構成と同一の構成とすることができる。
【０２５５】
図１８（Ａ）及び図１８（Ｂ）に示す半導体装置は、上層に第２の半導体材料を含んで構成されるトランジスタ１４６２およびトランジスタ１４６２と同一工程により作製された容量素子１４６４を備える第１の素子形成層１４８０を備えている。また、下層に第１の半導体材料を含んで構成されるトランジスタ１４６０を備える第２の素子形成層１４７０を備えている。本実施の形態では、第１の素子形成層１４８０に備えられたトランジスタ１４６２および容量素子１４６４として、実施の形態１のトランジスタ１５０および容量素子１６０を用いた場合の例を記載するが、上述の他の実施の形態で示すトランジスタおよび容量素子の構造を適用してもよい。
【０２５６】
トランジスタ１４６２のソース電極（またはドレイン電極。）として機能する第１の電極膜１０４が容量素子１４６４の下部電極膜として機能し、トランジスタ１４６２のゲート電極１０８と容量素子１４６４の上部電極が、同一材料および同一工程により形成されている。また、トランジスタ１４６２のゲート絶縁膜１０６と容量素子１４６４の電極間絶縁膜１３２が、同一材料および同一工程により形成されている。そして、トランジスタ１４６２と容量素子１４６４は、第１の電極膜１０４により電気的に接続されている。
【０２５７】
トランジスタ１４６２および容量素子１４６４の上には第３の絶縁膜１１４、第４の絶縁膜１１６および第５の層間膜１４５４が設けられ、第５の層間膜１４５４上に、メモリセル１６５０と隣接するメモリセル１６５０を接続するための配線１４５５ａが、トランジスタ１４６２のソース電極（またはドレイン電極。）として機能する第２の電極膜１１２に接して設けられている。なお、配線１４５５ａは、図１７（Ａ）の回路図におけるビット線ＢＬに相当する。また、トランジスタ１４６２のゲート電極として機能するゲート電極１０８が、第５の層間膜１４５４上に設けられた配線１４５５ｂと、第４の絶縁膜１１６および第５の層間膜１４５４に設けられた開口を通して電気的に接続されている。なお、配線１４５５ｂは、図１７（Ｂ）の回路図におけるワード線ＷＬに相当する。
【０２５８】
図１８（Ａ）及び図１８（Ｂ）において、トランジスタ１４６２の第１の電極膜１０４および第２の電極膜１１２は、隣接するメモリセルに含まれるトランジスタのソース電極（またはドレイン電極）としても機能することができる。
【０２５９】
図１８（Ａ）に示す平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【０２６０】
以上のように、第１の素子形成層１４８０に形成された複数のメモリセルは、酸化物半導体を用いたトランジスタにより形成されている。酸化物半導体を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
【０２６１】
なお、図１８（Ａ）のように、実施の形態５と同様に第１の素子形成層１４８０の下に第２の素子形成層１４７０など複数の層を積層してもよい。例えば図１８（Ａ）では、単結晶半導体基板を活性層として用いたトランジスタ１４９２および、ＭＯＳ構造の容量素子１４９４を備える第２の素子形成層１４７０が、第１の素子形成層１４８０の下に設けられている。なお、第１の素子形成層に設けられた各半導体素子は、隔壁１４９０により各々が分離されている。
【０２６２】
また、実施の形態５と同様に、第２の素子形成層１４７０中のトランジスタ１４９２や容量素子１４９４などが、単結晶半導体基板の一部を分離することにより得られた薄膜を用いて形成してもよい。
【０２６３】
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
【０２６４】
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
【０２６５】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０２６６】
（実施の形態７）
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図１９乃至図２２を用いて説明する。
【０２６７】
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭが使用される理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合、以下の特徴がある。
【０２６８】
通常のＳＲＡＭは、図１９（Ａ）に示すように１つのメモリセルがトランジスタ１７０１、トランジスタ１７０２、トランジスタ１７０３、トランジスタ１７０４、トランジスタ１７０５、トランジスタ１７０６の６個のトランジスタで構成されており、それをＸデコーダー１７０７、Ｙデコーダー１７０８にて駆動している。トランジスタ１７０３とトランジスタ１７０５、トランジスタ１７０４とトランジスタ１７０６はインバータを構成し、高速駆動を可能としている。しかし１つのメモリセルが６トランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常、１００〜１５０Ｆ２である。このためＳＲＡＭはビットあたりの単価が各種メモリの中で最も高い。
【０２６９】
それに対して、ＤＲＡＭはメモリセルが図１９（Ｂ）に示すようにトランジスタ１７１１、保持容量１７１２によって構成され、それをＸデコーダー１７１３、Ｙデコーダー１７１４にて駆動している。１つのセルが１つのトランジスタと１つの容量の構成になっており、面積が小さい。ＤＲＡＭのメモリセル面積は通常、１０Ｆ２以下である。ただし、ＤＲＡＭは常にリフレッシュが必要であり、書き換えをおこなわない場合でも電力を消費する。
【０２７０】
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、１０Ｆ２前後であり、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ消費電力が低減することができる。
【０２７１】
図２０に携帯機器のブロック図を示す。図２０に示す携帯機器はＲＦ回路１８０１、アナログベースバンド回路１８０２、デジタルベースバンド回路１８０３、バッテリー１８０４、電源回路１８０５、アプリケーションプロセッサ１８０６、フラッシュメモリ１８１０、ディスプレイコントローラ１８１１、メモリ回路１８１２、ディスプレイ１８１３、タッチセンサ１８１９、音声回路１８１７、キーボード１８１８などより構成されている。ディスプレイ１８１３は表示部１８１４、ソースドライバ１８１５、ゲートドライバ１８１６によって構成されている。アプリケーションプロセッサ１８０６はＣＰＵ１８０７、ＤＳＰ１８０８、インターフェイス１８０９（ＩＦとも記載する。）を有している。一般にメモリ回路１８１２はＳＲＡＭまたはＤＲＡＭで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０２７２】
図２１に、ディスプレイのメモリ回路１９５０に先の実施の形態で説明した半導体装置を使用した例を示す。図２１に示すメモリ回路１９５０は、メモリ１９５２、メモリ１９５３、スイッチ１９５４、スイッチ１９５５およびメモリコントローラ１９５１により構成されている。また、メモリ回路は、信号線から入力された画像データ（入力画像データ）、メモリ１９５２、及びメモリ１９５３に記憶されたデータ（記憶画像データ）を読み出し、及び制御を行うディスプレイコントローラ１９５６と、ディスプレイコントローラ１９５６からの信号により表示するディスプレイ１９５７が接続されている。
【０２７３】
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成される（入力画像データＡ）。入力画像データＡは、スイッチ１９５４を介してメモリ１９５２に記憶される。そしてメモリ１９５２に記憶された画像データ（記憶画像データＡ）は、スイッチ１９５５、及びディスプレイコントローラ１９５６を介してディスプレイ１９５７に送られ、表示される。
【０２７４】
入力画像データＡに変更が無い場合、記憶画像データＡは通常、３０〜６０Ｈｚ程度の周期でメモリ１９５２からスイッチ１９５５を介して、ディスプレイコントローラ１９５６から読み出される。
【０２７５】
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡに変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データＢ）を形成する。入力画像データＢはスイッチ１９５４を介してメモリ１９５３に記憶される。この間も定期的にメモリ１９５２からスイッチ１９５５を介して記憶画像データＡは読み出されている。メモリ１９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、ディスプレイ１９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ１９５５、及びディスプレイコントローラ１９５６を介して、ディスプレイ１９５７に記憶画像データＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ１９５２に記憶されるまで継続される。
【０２７６】
このようにメモリ１９５２及びメモリ１９５３は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ１９５７の表示をおこなう。なお、メモリ１９５２及びメモリ１９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ１９５２及びメモリ１９５３に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０２７７】
図２２に電子書籍のブロック図を示す。図２２はバッテリー２００１、電源回路２００２、マイクロプロセッサ２００３、フラッシュメモリ２００４、音声回路２００５、キーボード２００６、メモリ回路２００７、タッチパネル２００８、ディスプレイ２００９、ディスプレイコントローラ２０１０によって構成される。
【０２７８】
ここでは、図２２のメモリ回路２００７に先の実施の形態で説明した半導体装置を使用することができる。メモリ回路２００７の役割は書籍の内容を一時的に保持する機能を持つ。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合にはフラッシュメモリ２００４にコピーしても良い。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０２７９】
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯機器が実現される。
【０２８０】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２８１】
（実施の形態８）
本明細書等に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ等のカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。上記実施の形態で説明した半導体装置を具備する電子機器の例について説明する。
【０２８２】
図２３（Ａ）は、携帯型のパーソナルコンピュータであり、筐体２１０１、筐体２１０２、第１の表示部２１０３ａ、第２の表示部２１０３ｂなどによって構成されている。筐体２１０１と筐体２１０２の内部には、様々な電子部品（例えば、ＣＰＵ、ＭＰＵ、記憶素子など。）が組み込まれている。また、第１の表示部２１０３ａと第２の表示部２１０３ｂには、画像を表示するために必要な電子回路（例えば、駆動回路や選択回路など。）が搭載されている。これら電子部品や電子回路の中に、上述の実施の形態で示した半導体装置を適用することにより、信頼性の高い携帯型の情報端末とすることができる。なお、先の実施の形態に示す半導体装置は、筐体２１０１、筐体２１０２の少なくとも一に設けられていればよい。
【０２８３】
なお、第１の表示部２１０３ａおよび第２の表示部２１０３ｂの少なくとも一方は、タッチ入力機能を有するパネルとなっており、例えば図２３（Ａ）の左図のように、第１の表示部２１０３ａに表示される選択ボタン２１０４ａおよび選択ボタン２１０４ｂにより「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「タッチ入力」を選択した場合、図２３（Ａ）の右図のように第１の表示部２１０３ａにはキーボード２１０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。
【０２８４】
また、図２３（Ａ）に示す携帯型のパーソナルコンピュータは、図２３（Ａ）の右図のように、筐体２１０１と筐体２１０２を分離することができる。これにより、筐体２１０１を壁に掛けて大人数で画面情報を共有しながら、筐体２１０２で画面情報をコントロールするといった操作が可能となり、非常に便利である。なお、当該装置を使用しない場合は、第１の表示部２１０３ａ及び第２の表示部２１０３ｂが向かい合うように、筐体２１０１および筐体２１０２を重ねた状態とすることが好ましい。これにより、外部より加わる衝撃などから第１の表示部２１０３ａ及び第２の表示部２１０３ｂを保護することができる。また、第２の表示部２１０３ｂもタッチ入力機能を有するパネルとし、必要に応じて一方のみを持ち運ぶ事で、持ち運びの際、さらなる軽量化を図ることができる。
【０２８５】
図２３（Ａ）に示す携帯型のパーソナルコンピュータは、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
【０２８６】
また、図２３（Ａ）に示す携帯型のパーソナルコンピュータは、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０２８７】
さらに、図２３（Ａ）に示す筐体２１０１や筐体２１０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。
【０２８８】
図２３（Ｂ）は、電子書籍の一例を示している。例えば、電子書籍２１２０は、筐体２１２１および筐体２１２３の２つの筐体で構成されている。筐体２１２１および筐体２１２３は、軸部２１２２により一体とされており、該軸部２１２２を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
【０２８９】
筐体２１２１には表示部２１２５が組み込まれ、筐体２１２３には表示部２１２７が組み込まれている。表示部２１２５および表示部２１２７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図２３（Ｂ）では表示部２１２５）に文章を表示し、左側の表示部（図２３（Ｂ）では表示部２１２７）に画像を表示することができる。上述の実施の形態で示した半導体装置を適用することにより、信頼性の高い電子書籍２１２０とすることができる。
【０２９０】
また、図２３（Ｂ）では、筐体２１２１に操作部などを備えた例を示している。例えば、筐体２１２１において、電源２１２６、操作キー２１２８、スピーカー２１２９などを備えている。操作キー２１２８により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍２１２０は、電子辞書としての機能を持たせた構成としてもよい。
【０２９１】
また、電子書籍２１２０は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０２９２】
図２３（Ｃ）は、スマートフォンであり、筐体２１３０と、ボタン２１３１と、マイクロフォン２１３２と、タッチパネルを備えた表示部２１３３と、スピーカー２１３４と、カメラ用レンズ２１３５と、を具備し、携帯型電話機としての機能を有する。上述実施の形態で示した半導体装置を適用することにより、信頼性の高いスマートフォンとすることができる。
【０２９３】
表示部２１３３は、使用形態に応じて表示の方向が適宜変化する。また、表示部２１３３と同一面上にカメラ用レンズ２１３５を備えているため、テレビ電話が可能である。スピーカー２１３４及びマイクロフォン２１３２は音声通話に限らず、テレビ電話、録音、再生などが可能である。
【０２９４】
また、外部接続端子２１３６はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部メモリスロット（図示せず）に記録媒体を挿入し、より大量のデータ保存及び移動に対応できる。
【０２９５】
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。
【０２９６】
図２３（Ｄ）は、デジタルビデオカメラであり、本体２１４１、表示部２１４２、操作スイッチ２１４３、バッテリー２１４４などによって構成されている。上述の実施の形態で示した半導体装置を適用することにより、信頼性の高いデジタルビデオカメラとすることができる。
【０２９７】
図２３（Ｅ）は、テレビジョン装置の一例を示している。テレビジョン装置２１５０は、筐体２１５１に表示部２１５３が組み込まれている。表示部２１５３により、映像を表示することが可能である。また、ここでは、スタンド２１５５により筐体２１５１を支持した構成を示している。上述の実施の形態で示した半導体装置を適用することにより、信頼性の高いテレビジョン装置２１５０とすることができる。
【０２９８】
テレビジョン装置２１５０の操作は、筐体２１５１が備える操作スイッチや、別体のリモコン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。
【０２９９】
なお、テレビジョン装置２１５０は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
【０３００】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【符号の説明】
【０３０１】
１００        絶縁表面を有する基板
１０２        酸化物半導体膜
１０２ａ      第１の領域
１０２ｂ      第２の領域
１０４        第１の電極膜
１０５        絶縁膜
１０５ａ      酸素供給膜
１０５ｂ      バリア膜
１０６        ゲート絶縁膜
１０８        ゲート電極
１０９        絶縁膜
１０９ａ      領域
１０９ｂ      領域
１１０        第２の絶縁膜
１１１        導電膜
１１２        第２の電極膜
１１４        第３の絶縁膜
１１４ａ      絶縁膜
１１４ｂ      絶縁膜
１１６        第４の絶縁膜
１１８        配線
１３０        下部電極膜
１３２        電極間絶縁膜
１３４        上部電極膜
１５０        トランジスタ
１６０        容量素子
１７０        素子形成層
１８０        不純物イオン
１９０        レジストマスク
８５０        トランジスタ
８６０        容量素子
８７０        素子形成層
１０５０      トランジスタ
１０６０      容量素子
１０７０      素子形成層
１２５０      トランジスタ
１２６０      容量素子
１２７０      素子形成層
１３００      フォトレジスト
１４００      基板
１４０８      ゲート絶縁膜
１４１０      ゲート電極
１４１６      チャネル形成領域
１４２０      不純物領域
１４２４      金属間化合物領域
１４２８      絶縁層
１４３０      絶縁層
１４４２      第１の層間膜
１４４４      第２の層間膜
１４４６      配線
１４４８      第３の層間膜
１４５０      第４の層間膜
１４５２      下地膜
１４５４      第５の層間膜
１４５５ａ    配線
１４５５ｂ    配線
１４５６      保護膜
１４６０      トランジスタ
１４６２      トランジスタ
１４６４      容量素子
１４７０      第２の素子形成層
１４８０      第１の素子形成層
１４９０      隔壁
１４９２      トランジスタ
１４９４      容量素子
１６００      基板
１６０２      下地膜
１６０４      単結晶半導体膜
１６０４ａ    チャネル形成領域
１６０４ｂ    低抵抗領域
１６０６      ゲート絶縁膜
１６０８      ゲート電極
１６１０      導電膜
１６２０      トランジスタ
１６５０      メモリセル
１６５１      メモリセルアレイ
１６５１ａ    メモリセルアレイ
１６５１ｂ    メモリセルアレイ
１６５３      周辺回路
１７０１      トランジスタ
１７０２      トランジスタ
１７０３      トランジスタ
１７０４      トランジスタ
１７０５      トランジスタ
１７０６      トランジスタ
１７０７      Ｘデコーダー
１７０８      Ｙデコーダー
１７１１      トランジスタ
１７１２      保持容量
１７１３      Ｘデコーダー
１７１４      Ｙデコーダー
１８０１      ＲＦ回路
１８０２      アナログベースバンド回路
１８０３      デジタルベースバンド回路
１８０４      バッテリー
１８０５      電源回路
１８０６      アプリケーションプロセッサ
１８０７      ＣＰＵ
１８０８      ＤＳＰ
１８０９      インターフェイス
１８１０      フラッシュメモリ
１８１１      ディスプレイコントローラ
１８１２      メモリ回路
１８１３      ディスプレイ
１８１４      表示部
１８１５      ソースドライバ
１８１６      ゲートドライバ
１８１７      音声回路
１８１８      キーボード
１８１９      タッチセンサ
１９５０      メモリ回路
１９５１      メモリコントローラ
１９５２      メモリ
１９５３      メモリ
１９５４      スイッチ
１９５５      スイッチ
１９５６      ディスプレイコントローラ
１９５７      ディスプレイ
２００１      バッテリー
２００２      電源回路
２００３      マイクロプロセッサ
２００４      フラッシュメモリ
２００５      音声回路
２００６      キーボード
２００７      メモリ回路
２００８      タッチパネル
２００９      ディスプレイ
２０１０      ディスプレイコントローラ
２１０１      筐体
２１０２      筐体
２１０３ａ    第１の表示部
２１０３ｂ    第２の表示部
２１０４ａ      選択ボタン
２１０４ｂ      選択ボタン
２１０５      キーボード
２１２０      電子書籍
２１２１      筐体
２１２２      軸部
２１２３      筐体
２１２５      表示部
２１２６      電源
２１２７      表示部
２１２８      操作キー
２１２９      スピーカー
２１３０      筐体
２１３１      ボタン
２１３２      マイクロフォン
２１３３      表示部
２１３４      スピーカー
２１３５      カメラ用レンズ
２１３６      外部接続端子
２１４１      本体
２１４２      表示部
２１４３      操作スイッチ
２１４４      バッテリー
２１５０      テレビジョン装置
２１５１      筐体
２１５３      表示部
２１５５      スタンド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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