(57)【要約】【課題】  既に定められた配線基板のレイアウトを変更することなく、共振周波数での電源インピーダンスを低く保ったまま反共振周波数での電源インピーダンスを下げることが可能なバイパスコンデンサ定数設定方法を提供する。【解決手段】  ステップＳ１０２では、バイパスコンデンサ１６０，１７０の配置が定められた多層配線基板１００の基板モデルが生成される。また、該基板モデルに、ＥＳＲを未知数としたバイパスコンデンサ１６０，１７０のコンデンサモデルを結合した結合モデルが取得される。ステップＳ１０４では、結合モデルについて、電源インピーダンスの極小値及び極大値を最適化するバイパスコンデンサ１６０，１７０のＥＳＲが探索される。【選択図】  図２
2013161458.tif 000002
【特許請求の範囲】
【請求項１】
複数のバイパスコンデンサの配置が定められた配線基板のモデルを生成する生成ステップと、
前記生成ステップで生成された前記配線基板のモデルに、等価直列抵抗を未知数とした前記複数のバイパスコンデンサのモデルを結合したモデルを取得する取得ステップと、
前記取得ステップで取得された前記モデルについて、電源インピーダンスの極小値及び極大値を最適化する前記複数のバイパスコンデンサの等価直列抵抗を探索する探索ステップと、を備えることを特徴とするバイパスコンデンサ定数設定方法。
【請求項２】
前記配線基板のモデルと前記複数のバイパスコンデンサのモデルとが結合されたモデルは、電源インピーダンスと、前記複数のバイパスコンデンサの等価直列抵抗との関係を表す関数として表されることを特徴とする請求項１に記載のバイパスコンデンサ定数設定方法。
【請求項３】
前記配線基板の集積回路の電源端子との接続点から見た、電源インピーダンスの目標極小値、目標極大値、及び、前記バイパスコンデンサの等価直列抵抗を探索する周波数範囲を受付ける受付ステップを備え、
前記探索ステップでは、前記受付ステップにおいて受付けられた前記周波数範囲内において、電源インピーダンスの極小値が前記目標極小値以下となり、かつ、電源インピーダンスの極大値が前記目標極大値以下となるように、前記複数のバイパスコンデンサそれぞれの等価直列抵抗を探索することを特徴とする請求項１又は２に記載のバイパスコンデンサ定数設定方法。
【請求項４】
前記生成ステップでは、集積回路及びｎ個のバイパスコンデンサの配置が定められた前記配線基板について、前記集積回路の電源端子及び前記ｎ個のバイパスコンデンサの外部端子それぞれをポートとした（ｎ＋１）ポートの回路行列を生成することを特徴とする請求項１〜３のいずれか１項に記載のバイパスコンデンサ定数設定方法。
【請求項５】
前記生成ステップでは、前記配線基板のモデルとして、前記配線基板の等価回路を生成することを特徴とする請求項１〜３のいずれか１項に記載のバイパスコンデンサ定数設定方法。
【請求項６】
複数のバイパスコンデンサの配置が定められた配線基板のモデルを生成する生成手段と、
前記生成手段により生成された前記配線基板のモデルに、等価直列抵抗を未知数とした前記複数のバイパスコンデンサのモデルを結合したモデルを取得する取得手段と、
前記取得手段により取得された前記モデルについて、電源インピーダンスの極小値及び極大値を最適化する前記複数のバイパスコンデンサの等価直列抵抗を探索する探索手段と、を備えることを特徴とするバイパスコンデンサ定数設定装置。
【請求項７】
前記配線基板のモデルと前記複数のバイパスコンデンサのモデルとが結合されたモデルは、電源インピーダンスと、前記複数のバイパスコンデンサの等価直列抵抗との関係を表す関数として表されることを特徴とする請求項６に記載のバイパスコンデンサ定数設定装置。
【請求項８】
前記配線基板の集積回路の電源端子との接続点から見た、電源インピーダンスの目標極小値、目標極大値、及び、前記バイパスコンデンサの等価直列抵抗を探索する周波数範囲を受付ける受付手段を備え、
前記探索手段は、前記受付手段により受付けられた前記周波数範囲内において、電源インピーダンスの極小値が前記目標極小値以下となり、かつ、電源インピーダンスの極大値が前記目標極大値以下となるように、前記複数のバイパスコンデンサそれぞれの等価直列抵抗を探索することを特徴とする請求項６又は７に記載のバイパスコンデンサ定数設定装置。
【請求項９】
前記生成手段は、集積回路及びｎ個のバイパスコンデンサの配置が定められた前記配線基板について、前記集積回路の電源端子及び前記ｎ個のバイパスコンデンサの外部端子それぞれをポートとした（ｎ＋１）ポートの回路行列を生成することを特徴とする請求項６〜８のいずれか１項に記載のバイパスコンデンサ定数設定装置。
【請求項１０】
前記生成手段は、前記配線基板のモデルとして、前記配線基板の等価回路を生成することを特徴とする請求項６〜８のいずれか１項に記載のバイパスコンデンサ定数設定装置。
【請求項１１】
コンピュータを、請求項６〜１０のいずれか１項に記載のバイパスコンデンサ定数設定装置として機能させることを特徴とするバイパスコンデンサ定数設定プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源インピーダンスを最適化するバイパスコンデンサの定数を設定するバイパスコンデンサ定数設定方法、バイパスコンデンサ定数設定装置、及び、バイパスコンデンサ定数設定プログラムに関する。
【背景技術】
【０００２】
ＩＣやＬＳＩ（集積回路）が実装されるプリント基板では、ＩＣ等の動作中の負荷変動を吸収したり、ノイズを除去するため、ＩＣ等の電源−グランド間にバイパスコンデンサが配設される。
【０００３】
ここで、特許文献１には、プリント基板の電源回路に介在されるバイパスコンデンサの配置状態を評価する機能を持つバイパスコンデンサ配置配線設計支援システムが開示されている。このバイパスコンデンサ配置配線設計支援システムは、プリント基板のレイアウト情報、構造情報及び材質情報を含む各種情報に基づいて、バイパスコンデンサの周波数特性を算出する算出手段と、算出されたバイパスコンデンサの周波数特性に応じて、プリント基板にバイパスコンデンサを配置配線する配置配線手段とを有する。このバイパスコンデンサ配置配線設計支援システムによれば、プリント基板上にバイパスコンデンサを自動的に配置配線することができるので、プリント基板のレイアウト設計に要する時間を短縮することができる。
【０００４】
また、特許文献２には、回路基板レイアウト設計時にバイパスコンデンサの配置場所に関する性能評価を視覚的に把握できるようにして、バイパスコンデンサの配置場所の決定を効率的に行うことを可能とする技術が開示されている。この技術では、ＣＡＤシステムに設けられたバイパスコンデンサの配置評価ツールにより、回路基板のレイアウト設計上必要な基板レイアウト情報を利用して、バイパスコンデンサの配線路に関するパラメータを決定し、このパラメータに基づいて算出したインピーダンス特性からバイパスコンデンサの有効範囲を決定する。ここで、バイパスコンデンサの配線路に関するパラメータとは、配線路の配線長、抵抗率、配線幅、配線厚などである。さらに、本ツールは、決定したバイパスコンデンサの有効範囲を近似的楕円として、ディスプレイの画面上に表示する。従って、オペレータは配置したバイパスコンデンサの性能評価を視覚的に把握できるため、バイパスコンデンサの最適な配置場所の決定を効率的に行うことができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−２１５７０８号公報
【特許文献２】特開平１０−９７５６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述した特許文献１，２記載の技術を用いると、例えば、プリント基板のレイアウト情報などを入力することにより、バイパスコンデンサを自動的に配置配線したり、バイパスコンデンサの有効範囲を表示することができる。
【０００７】
ところで、バイパスコンデンサとして一般的な低ＥＳＲ（Ｅｑｕｉｖａｌｅｎｔ  Ｓｅｒｉｅｓ  Ｒｅｓｉｓｔａｎｃｅ：等価直列抵抗）コンデンサを用いた場合に、バイパスコンデンサの個数を増やすことによってループインダクタンスを低減したとすると、プリント基板が持つ浮遊容量との並列共振（反共振）により電源インピーダンスの高いピークが発生する。実設計上はこの並列共振における電源インピーダンスのピークが問題になりやすい。しかしながら、このような問題点は、上記特許文献１，２記載の技術では考慮されていなかった。そのため、既に決定されたプリント基板（配線基板）のレイアウトを変えることなく、直列共振を抑えつつ、並列共振のピークを可能な限り低減することのできる技術が望まれていた。
【０００８】
本発明は、上記問題点を解消する為になされたものであり、既に定められた配線基板のレイアウトを変更することなく、共振周波数での電源インピーダンスを低く保ったまま反共振周波数での電源インピーダンスを下げることが可能なバイパスコンデンサ定数設定方法、バイパスコンデンサ定数設定装置、及び、バイパスコンデンサ定数設定プログラムを提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明者達は、上記の問題点につき鋭意研究を重ねた結果、図９に示されるように、ＩＣやＬＳＩ等の集積回路の電源−グランド間にＥＳＲの値が低い低ＥＳＲコンデンサとＥＳＲの値が高い高ＥＳＲコンデンサとを適切に組み合わせて用いることにより、共振周波数での電源インピーダンスを低く保ちつつ、反共振周波数での電源インピーダンスを下げることができるとの知見を得た。ここで、低ＥＳＲコンデンサとは通常のコンデンサのことを指し、高ＥＳＲコンデンサはあえて高い抵抗を付与したコンデンサを意味する。
【００１０】
ここで、図９に、低ＥＳＲコンデンサと高ＥＳＲコンデンサが組み合わされて実装された多層配線基板、低ＥＳＲコンデンサのみが実装された多層配線基板、及び、高ＥＳＲコンデンサのみが実装された多層配線基板それぞれの電源インピーダンスの周波数特性を示す。図９に示されたグラフの横軸は周波数（Ｈｚ）であり、縦軸は電源インピーダンス（Ω）である。また、図９のグラフでは、低ＥＳＲコンデンサと高ＥＳＲコンデンサとが組み合わされて実装された多層配線基板の測定結果を実線で、低ＥＳＲコンデンサのみが実装された多層配線基板の測定結果を破線で、高ＥＳＲコンデンサのみが実装された多層配線基板の測定結果を一点鎖線でそれぞれ示した。
【００１１】
図９に破線で示されるように、低ＥＳＲコンデンサのみが実装された多層配線基板の場合、共振周波数（約１２ＭＨｚ）での電源インピーダンスは低く（約１３ｍΩ）抑えられているが、反共振周波数（約５００ＭＨｚ）ではピークが生じ、電源インピーダンスが急激に増大（約１００Ω）する。一方、図９に一点鎖線で示されるように、高ＥＳＲコンデンサのみが実装された多層配線基板では、反共振周波数（約５００ＭＨｚ）での電源インピーダンスは比較的低く（約３Ω）抑えられている。しかしながら、反共振周波数よりも低周波数側、特に６０ＭＨｚよりも低い周波数領域で、電源インピーダンスが増大（約２５０〜４００ｍΩ）する。
【００１２】
図９に実線で示されるように、低ＥＳＲコンデンサと高ＥＳＲコンデンサとが組み合わされて実装された多層配線基板の場合、共振周波数（約１６ＭＨｚ）での電源インピーダンスは比較的低く（約２２ｍΩ）抑えられている。また、反共振周波数（約５００ＭＨｚ）での電源インピーダンスも比較的低く（約５．５Ω）抑えられている。このように、低ＥＳＲコンデンサと高ＥＳＲコンデンサとが組み合わされて実装された多層配線基板によれば、共振周波数での電源インピーダンスが低く保たれたまま、反共振周波数での電源インピーダンスが、低ＥＳＲコンデンサのみが実装された多層配線基板と比較して低減される。これは、電源からグランドに流れる電流が、反共振周波数の付近以外の周波数（共振周波数を含む）では低ＥＳＲコンデンサを通り、反共振周波数の付近の周波数では高ＥＳＲコンデンサを通るためである。
【００１３】
そこで、本発明に係るバイパスコンデンサ定数設定方法は、複数のバイパスコンデンサの配置が定められた配線基板のモデルを生成する生成ステップと、生成ステップで生成された配線基板のモデルに、等価直列抵抗を未知数とした複数のバイパスコンデンサのモデルを結合したモデルを取得する取得ステップと、取得ステップで取得されたモデルについて、電源インピーダンスの極小値及び極大値を最適化する複数のバイパスコンデンサの等価直列抵抗を探索する探索ステップとを備えることを特徴とする。
【００１４】
また、本発明に係るバイパスコンデンサ定数設定装置は、複数のバイパスコンデンサの配置が定められた配線基板のモデルを生成する生成手段と、生成手段により生成された配線基板のモデルに、等価直列抵抗を未知数とした複数のバイパスコンデンサのモデルを結合したモデルを取得する取得手段と、取得手段により取得されたモデルについて、電源インピーダンスの極小値及び極大値を最適化する複数のバイパスコンデンサの等価直列抵抗を探索する探索手段とを備えることを特徴とする。
【００１５】
本発明に係るバイパスコンデンサ定数設定方法又はバイパスコンデンサ定数設定装置によれば、配線基板のモデル（以下「基板モデル」ともいう）と複数のバイパスコンデンサのモデル（以下「コンデンサモデル」ともいう）とを結合したモデル（以下「結合モデル」ともいう）が生成され、該結合モデルについて、電源インピーダンスの極小値と極大値とを最適化するバイパスコンデンサの等価直列抵抗（ＥＳＲ：定数）が探索される。よって、電源インピーダンスを最適化するような低ＥＳＲコンデンサと高ＥＳＲコンデンサとの適切な組み合わせを探索することができる。その結果、上述したように、共振周波数での電源インピーダンスを低く保ったまま反共振周波数での電源インピーダンスを下げることが可能となる。
【００１６】
本発明に係るバイパスコンデンサ定数設定方法では、配線基板のモデルと複数のバイパスコンデンサのモデルとが結合されたモデルが、電源インピーダンスと、複数のバイパスコンデンサの等価直列抵抗との関係を表す関数として表されることが好ましい。
【００１７】
また、本発明に係るバイパスコンデンサ定数設定装置では、配線基板のモデルと複数のバイパスコンデンサのモデルとが結合されたモデルが、電源インピーダンスと、複数のバイパスコンデンサの等価直列抵抗との関係を表す関数として表されることが好ましい。
【００１８】
この場合、結合モデルが関数で表現されるため、当該関数について、電源インピーダンスの極小値と極大値を最適化する複数のバイパスコンデンサの等価直列抵抗を探索することができる。すなわち、電源インピーダンスを最適化するような低ＥＳＲコンデンサと高ＥＳＲコンデンサとの適切な組み合わせを探索することが可能となる。
【００１９】
本発明に係るバイパスコンデンサ定数設定方法は、配線基板の集積回路の電源端子との接続点から見た、電源インピーダンスの目標極小値、目標極大値、及び、バイパスコンデンサの等価直列抵抗を探索する周波数範囲を受付ける受付ステップを備え、探索ステップにおいて、受付ステップで受付けられた周波数範囲内において、電源インピーダンスの極小値が目標極小値以下となり、かつ、電源インピーダンスの極大値が目標極大値以下となるように、複数のバイパスコンデンサの等価直列抵抗を探索することが好ましい。
【００２０】
また、本発明に係るバイパスコンデンサ定数設定装置は、配線基板の集積回路の電源端子との接続点から見た、電源インピーダンスの目標極小値、目標極大値、及び、バイパスコンデンサの等価直列抵抗を探索する周波数範囲を受付ける受付手段を備え、探索手段が、受付手段により受付けられた周波数範囲内において、電源インピーダンスの極小値が目標極小値以下となり、かつ、電源インピーダンスの極大値が目標極大値以下となるように、複数のバイパスコンデンサの等価直列抵抗を探索することが好ましい。
【００２１】
この場合、受付けられた周波数範囲内において、電源インピーダンスの極小値が目標極小値以下となり、かつ、電源インピーダンスの極大値が目標極大値以下になるような（すなわち所望の範囲内に収まるような）低ＥＳＲコンデンサと高ＥＳＲコンデンサの組合せを求めることが可能となる。
【００２２】
また、本発明に係るバイパスコンデンサ定数設定方法では、生成ステップにおいて、集積回路及びｎ個のバイパスコンデンサの配置が定められた配線基板について、集積回路の電源端子及びｎ個のバイパスコンデンサの外部端子それぞれをポートとした（ｎ＋１）ポートの回路行列を生成することが好ましい。
【００２３】
また、本発明に係るバイパスコンデンサ定数設定装置では、生成手段が、集積回路及びｎ個のバイパスコンデンサの配置が定められた配線基板について、集積回路の電源端子及びｎ個のバイパスコンデンサの外部端子それぞれをポートとした（ｎ＋１）ポートの回路行列を生成することが好ましい。
【００２４】
この場合、配線基板の集積回路の電源端子との接続点、及びｎ個（ｎは２以上の整数）のバイパスコンデンサの外部端子との接続点をポートとして（ｎ＋１）ポートの回路行列が生成されるため、ポートにＥＳＲを未知数としたバイパスコンデンサのモデルを結合し、集積回路の電源端子から見た電源インピーダンスの極小値及び極大値を最適化する低ＥＳＲコンデンサと高ＥＳＲコンデンサとの組合せを探索することができる。
【００２５】
本発明に係るバイパスコンデンサ定数設定方法では、生成ステップにおいて、配線基板のモデルとして、配線基板の等価回路を生成することが好ましい。
【００２６】
また、本発明に係るバイパスコンデンサ定数設定装置では、生成手段が、配線基板のモデルとして、配線基板の等価回路を生成することが好ましい。
【００２７】
このようにすれば、等価回路を用いて配線基板をモデル化することができる。そのため、より簡易に配線基板のモデルを生成することが可能となる。
【００２８】
本発明に係るバイパスコンデンサ定数設定プログラムは、コンピュータを、上記いずれかのバイパスコンデンサ定数設定装置として機能させることを特徴とする。
【００２９】
本発明に係るバイパスコンデンサ定数設定プログラムが実行されることにより、コンピュータが、バイパスコンデンサ定数設定装置（すなわち、上記生成手段、取得手段、探索手段、及び受付手段）として機能する。その結果、上述したように、既に定められた配線基板のレイアウトを変更することなく、共振周波数での電源インピーダンスを低く保ったまま反共振周波数での電源インピーダンスを下げることが可能となる。
【発明の効果】
【００３０】
本発明によれば、既に定められた配線基板のレイアウトを変更することなく、共振周波数での電源インピーダンスを低く保ったまま反共振周波数での電源インピーダンスを下げることが可能となる。
【図面の簡単な説明】
【００３１】
【図１】実施形態に係るバイパスコンデンサ定数設定装置の構成を示すブロック図である。
【図２】実施形態に係るバイパスコンデンサ定数設定装置によるバイパスコンデンサ定数設定処理の処理手順を示すフローチャートである。
【図３】バイパスコンデンサのレイアウトが決定された多層配線基板の構成を示す縦断面図である。
【図４】図３に示される多層配線基板の等価回路を示す図である。
【図５】バイパスコンデンサを未知とした多層配線基板の等価回路を示す図である。
【図６】バイパスコンデンサのＥＳＲを未知数とした結合モデルを示す図である。
【図７】最適化後の電源インピーダンス特性を示すグラフである。
【図８】バイパスコンデンサの定数設定プログラムを実行するコンピュータの構成を示すブロック図である。
【図９】多層配線基板の電源インピーダンスを示すグラフである。
【発明を実施するための形態】
【００３２】
以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、各図において、同一要素には同一符号を付して重複する説明を省略する。
【００３３】
まず、図１を用いて、実施形態に係るバイパスコンデンサ定数設定装置１の構成について説明する。図１は、バイパスコンデンサ定数設定装置１の構成を示すブロック図である。
【００３４】
バイパスコンデンサ定数設定装置１は、直列共振、並列共振（反共振）により発生する電源インピーダンスの極小値、極大値を最適化するバイパスコンデンサのＥＳＲを自動的に設定する装置である。バイパスコンデンサ定数設定装置１は、電源インピーダンスの極小値、極大値を最適化するバイパスコンデンサのＥＳＲを探索して、低ＥＳＲコンデンサと高ＥＳＲコンデンサの適切な組合せを求めることにより、既に決められた配線基板（プリント基板）の電源レイアウトを変更することなく、共振周波数での電源インピーダンスを低く保ったまま反共振周波数での電源インピーダンスのピークを下げる。そのために、バイパスコンデンサ定数設定装置１は、入力部１０、情報処理ユニット２０、及び、表示部３０を備えている。また、情報処理ユニット２０は、基板モデル生成部２１、結合モデル取得部２２、及び探索部２３を有している。
【００３５】
なお、ここでは、図３に示される、既にレイアウトが決められた多層配線基板（特許請求の範囲に記載の配線基板に相当）１００に実装される２つのバイパスコンデンサ１６０，１７０のＥＳＲを探索して設定する場合を例にして説明する。そこで、まず始めに、図３を参照しつつ、多層配線基板１００の構成について説明する。図３は、多層配線基板１００の構成を示す縦断面図である。また、図４は、図３に示された多層配線基板１００の等価回路を示す図である。
【００３６】
多層配線基板１００は、多層構造を持ち、図３において上側から、絶縁層１３０、電源プレーン（電源層）１１０、絶縁層１３１、グランドプレーン（グランド層）１２０、及び、絶縁層１３２が順番に積層されて構成されている。絶縁層１３０，１３１，１３２それぞれは、例えば、絶縁性の樹脂やセラミックスなどから形成された矩形の薄板である。電源プレーン１１０は、銅箔などからなる電源パターンが略一面に形成された所謂ベタ電源層である。また、グランドプレーン１２０は、銅箔などからなるグランドパターンが略一面に形成された所謂ベタグランド層である。
【００３７】
多層配線基板１００の上面１００ａには、例えば銅箔などからなるプリント配線が形成されており、ＩＣ（特許請求の範囲に記載の集積回路に相当）１５０等の電子部品が実装される。なお、ＩＣ１５０は、例えば、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）パッケージのＩＣであり、ボール状電極（バンプ）を用いたフェースダウン実装によって、多層配線基板１００の上面１００ａに実装される。
【００３８】
ＩＣ１５０の電源端子１５１は、絶縁層１３０を厚み方向に貫通するように形成されたビア１１１を介して電源プレーン１１０と接続されている。また、ＩＣ１５０のグランド端子１５２は、絶縁層１３０及び絶縁層１３１を厚み方向に貫通するように形成されたビア１２１を介してグランドプレーン１２０と接続されている。
【００３９】
一方、多層配線基板１００の裏面１００ｂには、例えば銅箔などからなるプリント配線が形成されており、複数（図３の例では２個）のバイパスコンデンサ１６０，１７０がはんだ付けなどによって実装される。これにより、ＩＣ１５０の電源−グランド間にバイパスコンデンサ１６０，１７０が挿入される。
【００４０】
なお、このような多層配線基板１００の構造及びバイパスコンデンサ１６０，１７０の個数、容量、配置等は、一般的な回路設計用ＣＡＤ（例えば、ＣＲ−５０００（株式会社図研）やＡｌｌｅｇｒｏ（Ｃａｄｅｎｃｅ  Ｄｅｓｉｇｎ  Ｓｙｓｔｅｍｓ，Ｉｎｃ．）等）を用いて設計することができる。また、このように設計された、すなわち既にレイアウトが決められた多層配線基板１００のレイアウトデータ（幾何学構造データ）は、予め取得してメモリ等に記憶してもよいし、後述する入力部から入力してもよい。
【００４１】
続いて、図１に戻り、バイパスコンデンサ定数設定装置１を構成する各構成要素について詳細に説明する。入力部１０は、例えば、キーボードやタッチパネルなどから構成され、ユーザから入力される、例えば、ＩＣ１５０の電源端子１５１，１５２との接続点から見た、電源インピーダンスの目標極小値、目標極大値（所望する電源インピーダンスの極小値並びに極大値）、及び、バイパスコンデンサ１６０，１７０のＥＳＲを探索する周波数範囲（電源インピーダンスを最適化する周波数範囲）を受付ける。すなわち、入力部１０は、特許請求の範囲に記載の受付手段に相当する。ここで、ＩＣ１５０から見た電源インピーダンスとは、ＩＣ１５０の電源端子１５１，１５２でのインピーダンス、すなわち、電源端子１５１が接続される電源パッドから出て、グランド端子１５２が接続されるグランドパッドに帰ってくるまでの経路が持つインピーダンスのことである。
【００４２】
情報処理ユニット２０は、多層配線基板１００のレイアウトデータ、及び入力部１０により受け付けられた上記各データに基づいて、ＩＣ１５０の電源端子１５１，１５２から見た電源インピーダンスの極小値・極大値を最適化するバイパスコンデンサ１６０，１７０のＥＳＲを探索して、低ＥＳＲコンデンサと高ＥＳＲコンデンサの適切な組合せを求めるものである。
【００４３】
情報処理ユニット２０は、多層配線基板１００のレイアウトデータ、及び受け付けられた入力データに対して演算処理を行うマイクロプロセッサ、該マイクロプロセッサに各処理を実行させるためのプログラムやデータを記憶するＲＯＭ、演算結果などの各種データを一時的に記憶するＲＡＭ等により構成されている。情報処理ユニット２０では、ＲＯＭに記憶されているプログラムが、マイクロプロセッサによって実行されることにより、基板モデル生成部２１、結合モデル取得部２２、及び探索部２３の機能が実現される。
【００４４】
基板モデル生成部２１は、複数（図３の例では２個）のバイパスコンデンサ１６０，１７０の配置が定められた多層配線基板１００のレイアウト（幾何学構造）に基づいて、該多層配線基板１００の基板モデルを生成する。すなわち、基板モデル生成部２１は、特許請求の範囲に記載のモデル生成手段として機能する。
【００４５】
より詳細には、基板モデル生成部２１は、ＩＣ１５０及びｎ個（本実施形態の例では２個）のバイパスコンデンサ１６０，１７０の配置が定められた多層配線基板１００について、バイパスコンデンサ１６０，１７０に未知数を入れられるように、ＩＣ１５０の電源端子１５１，１５２及びｎ個のバイパスコンデンサ１６０，１７０の外部端子それぞれをポートとした（ｎ＋１）ポート（本実施形態の例では３ポート）の回路行列を生成する。なお、回路行列は、例えば、フル・ウェーブの電磁界シミュレーションによって生成することができる。基板モデル生成部２１で生成された多層配線基板１００のモデルは結合モデル取得部２２に出力される。
【００４６】
なお、基板モデルの回路行列としては、Ｓ行列の他、例えば、Ｚ行列、Ｙ行列、Ｆ行列、Ｔ行列を用いることができる。Ｚ，Ｙ，Ｆ，Ｔパラメータ（すなわち、Ｚ行列、Ｙ行列、Ｆ行列、Ｔ行列を構成するパラメータ）とＳパラメータ（すなわち、Ｓ行列を構成するパラメータ）とは相互に変換可能である。
【００４７】
また、基板モデル生成部２１では、多層配線基板１００のモデルとして、ビア１１１，１２１，１１２，１２２の長さ、及びパターン配線の幅や長さからインダクタンスを求めるとともに、絶縁層１３１の厚みや誘電率、及び電源プレーン１１０とグランドプレーン１２０の面積からキャパシタンスを求め、図５に示されるような多層配線基板１００の等価回路を生成するようにしてもよい。さらに、生成された多層配線基板１００の等価回路から３ポートの回路行列を生成する構成としてもよい。
【００４８】
結合モデル取得部２２は、基板モデル生成部２１で生成された多層配線基板１００の基板モデルに、ＥＳＲを未知数とした２個のバイパスコンデンサ１６０，１７０のコンデンサモデルを結合した結合モデル（図６参照）を取得する。すなわち、結合モデル取得部２２は、特許請求の範囲に記載の取得手段として機能する。
【００４９】
ここで、多層配線基板１００の基板モデルと２個のバイパスコンデンサ１６０，１７０のコンデンサモデルとが結合された結合モデルは、電源インピーダンスと、２個のバイパスコンデンサ１６０，１７０のＥＳＲとの関係を規定する関数として表現される。この関数の詳細については後述する。結合モデル取得部２２で取得された結合モデル（関数）は、探索部２３に出力される。
【００５０】
探索部２３は、結合モデル取得部２２により取得された結合モデル（関数）について、ＩＣ１５０の電源端子１５１，１５２から見た電源インピーダンスの極小値及び極大値を最適化するバイパスコンデンサ１６０，１７０のＥＳＲを探索する。すなわち、探索部２３は、特許請求の範囲に記載の探索手段として機能する。
【００５１】
より詳細には、探索部２３は、入力部１０により受付けられた周波数範囲内において、電源インピーダンスの極小値が目標極小値以下となり、かつ、電源インピーダンスの極大値が目標極大値以下となるように（すなわち所望の範囲内に収まるように）、２個のバイパスコンデンサそれぞれのＥＳＲを探索する。なお、探索部２３で求められた、２個のバイパスコンデンサ１６０，１７０それぞれのＥＳＲは、表示部３０に出力される。
【００５２】
表示部３０は、例えば、ＬＣＤディスプレイなどから構成され、探索部２３で求められた２個のバイパスコンデンサ１６０，１７０それぞれのＥＳＲなどを表示する。また、表示部３０は、入力部１０によって受け付けられた入力データや、生成された基板モデル、結合モデル（関数）なども表示する。
【００５３】
次に、図２を参照しつつ、バイパスコンデンサ定数設定装置１の動作、及びバイパスコンデンサ定数設定方法について説明する。図２は、バイパスコンデンサ定数設定装置１によるバイパスコンデンサ定数設定処理の処理手順を示すフローチャートである。ここでは、上述した図３に示される、２つのバイパスコンデンサ１６０，１７０のＥＳＲを探索して電源インピーダンスを最適化する場合を例にして説明する。また、ここでは、最適化の条件として、「１ＭＨｚ〜１ＧＨｚの周波数範囲において、電源インピーダンスの目標極小値Ｚｍｉｎは１００ｍΩ以下、目標極大値Ｚｍａｘは可能な限り小さくする」という条件を設定した。
【００５４】
ステップＳ１００では、例えばＣＲ−５０００やＡｌｌｅｇｒｏ等のＣＡＤソフトにより設計された、多層配線基板１００（又はパッケージ）の層構造（図３参照）、及びバイパスコンデンサの個数（この場合は２個）、容量（この場合は０．１μＦ）、部品配置等のレイアウト情報が読み込まれる。
【００５５】
次に、ステップＳ１０２（特許請求の範囲に記載の生成ステップ及び取得ステップに相当）では、まず、ステップＳ１００において読み込まれたレイアウトから、例えば電磁界解析や回路シミュレーション、又は、レイアウトからの定数抽出により、ＩＣ１５０の電源端子１５１，１５２との接続点をポート、バイパスコンデンサ１６０，１７０のＥＳＲを未知数とした回路行列又は等価回路（基板モデル）が取得される。
【００５６】
なお、本実施形態では、基板レイアウト、すなわち、ビア１１１，１２１，１１２，１２２の長さ、及びパターン配線の幅や長さからインダクタンスを求めるとともに、絶縁層１３１の厚みや誘電率、及び電源プレーン１１０とグランドプレーン１２０の面積からキャパシタンスＣｐを抽出して、図５に示される等価回路を生成した。
【００５７】
ここで、図５に示された等価回路は、３ポートの回路行列とみなせる。そのため、次に、図６に示されるように、該回路行列に、容量が０．１μＦでＥＳＲを未知数としたバイパスコンデンサの回路モデルが接続されて、結合モデルが取得される。このように、多層配線基板１００をモデル化した回路行列に終端条件としてバイパスコンデンサ１６０，１７０の特性（モデル）を入れることにより、ＩＣ１５０から見た電源インピーダンスの計算が可能となる。
【００５８】
そこで、続くステップＳ１０４（特許請求の範囲に記載の探索ステップに相当）では、結合モデルに抵抗Ｒｃａｐ１、Ｒｃａｐ２（ただし、Ｒｃａｐｎはｎ番目のバイパスコンデンサのＥＳＲである）、及び周波数ｆｒｅｑが指定されることで、ＩＣ１５０から見た電源インピーダンスＺが演算される。すなわち、電源インピーダンスＺは、次式（１）で表される。
Ｚ＝ｆ（ｆｒｅｑ，Ｒｃａｐ１，Ｒｃａｐ２）  ・・・（１）
【００５９】
ここで、ｄＺ／ｄｆｒｅｑ＝０となる周波数で、大きい方の極値が並列共振（反共振）の電源インピーダンスＺｍａｘ、小さい方の極値が直列共振の電源インピーダンスＺｍｉｎとなる。そのため、並列共振の電源インピーダンスＺｍａｘ及び直列共振の電源インピーダンスＺｍｉｎは、次式（２）（３）で表される。
Ｚｍａｘ＝ｆ（Ｒｃａｐ１，Ｒｃａｐ２），ｄＺ／ｄｆｒｅｑ＝０，Ｚｍａｘ＞Ｚｍｉｎ（並列共振）  ・・・（２）
Ｚｍｉｎ＝ｆ（Ｒｃａｐ１，Ｒｃａｐ２），ｄＺ／ｄｆｒｅｑ＝０，Ｚｍｉｎ＜Ｚｍａｘ（直列共振）  ・・・（３）
【００６０】
そこで、上記式（２）（３）を用いて、最適化の条件、すなわち、直列共振Ｚｍｉｎが１００ｍΩ以下、並列共振Ｚｍａｘが可能な限り小さいことという条件を満足するようなＲｃａｐ１及びＲｃａｐ２が探索される。なお、Ｒｃａｐ１及びＲｃａｐ２の探索には、例えば、ランダム法、最急降下法、又はニュートンラプソン法などを用いることができる。
【００６１】
そして、ステップＳ１０６において、バイパスコンデンサ１６０，１７０の最適な抵抗値群（Ｒｃａｐ１、Ｒｃａｐ２）が取得される。上述した例では、バイパスコンデンサ１６０，１７０の最適なＥＳＲとしてＲｃａｐ１＝１００（ｍΩ）、Ｒｃａｐ２＝１．７８（Ω）が得られた。また、ステップＳ１０６では、得られたバイパスコンデンサ１６０，１７０の最適なＥＳＲ（Ｒｃａｐ１及びＲｃａｐ２）が表示部３０に表示される。
【００６２】
ここで、本実施形態に係るバイパスコンデンサ定数設定装置１（又はバイパスコンデンサ定数設定方法）を適用した電源インピーダンスの最適化による効果を確認するために、最適化された多層配線基板１００の電源インピーダンスを測定した。また、比較例として、低ＥＳＲコンデンサのみが２個実装された最適化されていない多層配線基板の電源インピーダンスを併せて測定した。なお、最適化された多層配線基板１００には、ＥＳＲが１００ｍΩの低ＥＳＲコンデンサ１６０と、ＥＳＲが１．７８Ωの高ＥＳＲコンデンサ１７０とが組み合わされて実装されているものを用いた。
【００６３】
低ＥＳＲコンデンサ１６０と高ＥＳＲコンデンサ１７０が組み合わされて実装された最適化後の多層配線基板１００、低ＥＳＲコンデンサ１６０のみが２個実装された多層配線基板それぞれの電源インピーダンスの周波数特性を図７に示す。図７に示されたグラフの横軸は周波数（Ｈｚ）であり、縦軸は電源インピーダンス（Ω）である。また、図７のグラフでは、最適化後の多層配線基板１００の測定結果を実線で、低ＥＳＲコンデンサ１６０のみが実装された多層配線基板の測定結果を破線でそれぞれ示した。
【００６４】
図７に破線で示されるように、低ＥＳＲコンデンサ１６０のみが実装された多層配線基板の場合、共振周波数（約１１ＭＨｚ）での電源インピーダンスは低く（約１３ｍΩ）抑えられているが、反共振周波数（約４００ＭＨｚ）ではピークが生じ、電源インピーダンスが急激に増大（約４６Ω）した。
【００６５】
一方、図７に実線で示されるように、最適化後の多層配線基板１００の場合、共振周波数（約１３ＭＨｚ）での電源インピーダンスは目標極小値以下（約９５ｍΩ）に抑えられている。また、反共振周波数（約３２０ＭＨｚ）での電源インピーダンスも比較的低く（約２．３Ω）抑えられている。このように、最適化後の多層配線基板１００によれば、共振周波数での電源インピーダンスが低く保たれたまま、反共振周波数での電源インピーダンスが、低ＥＳＲコンデンサ１６０のみが実装された多層配線基板と比較して、１／２０以下に低減される。よって、多層配線基板１００のレイアウトを変えることなく、電源インピーダンスの目標極小値が１００ｍΩ以下という条件を満たしつつ、反共振による電源インピーダンスのピークを可能な限り低く（約１／２０）できることが確認された。
【００６６】
以上、詳細に説明したように、本実施形態によれば、多層配線基板１００のモデル（基板モデル）と２個のバイパスコンデンサ１６０，１７０のモデル（コンデンサモデル）とを結合したモデル（結合モデル）が生成され、該結合モデルについて、電源インピーダンスの極小値と極大値とが計算されることにより、極小値と極大値とを最適化するバイパスコンデンサ１６０，１７０のＥＳＲが探索される。よって、電源インピーダンスを最適化するような低ＥＳＲコンデンサと高ＥＳＲコンデンサとの適切な組み合わせを探索することができる。その結果、上述したように、共振周波数での電源インピーダンスを低く保ったまま反共振周波数での電源インピーダンスを下げることが可能となる。すなわち、多層配線基板１００の電源レイアウトを変更することなく、バイパスコンデンサ１６０，１７０の定数（ＥＳＲ）を変えるだけで、ＩＣ１５０から見た電源インピーダンスの極小値、極大値を最適化することができる。
【００６７】
本実施形態によれば、結合モデルが関数で表現されるため、当該関数について、電源インピーダンスの極小値と極大値を最適化するバイパスコンデンサ１６０，１７０のＥＳＲを探索することができる。すなわち、電源インピーダンスを最適化するような低ＥＳＲコンデンサと高ＥＳＲコンデンサとの適切な組み合わせを探索することが可能となる。
【００６８】
特に、本実施形態によれば、ユーザから受付けられた周波数範囲内において、電源インピーダンスの極小値が目標極小値以下となり、かつ、電源インピーダンスの極大値が目標極大値以下になるような（すなわち所望の範囲内に収まるような）低ＥＳＲコンデンサと高ＥＳＲコンデンサの組合せを求めることが可能となる。
【００６９】
本実施形態によれば、等価回路を用いて多層配線基板１００をモデル化することができるため、より簡易に多層配線基板１００のモデルを生成することができる。
【００７０】
また、本実施形態によれば、多層配線基板１００のＩＣ１５０の電源端子１５１，１５２との接続点、及び２個のバイパスコンデンサ１６０，１７０の外部端子との接続点をポートとして３ポートの回路行列が生成されるため、ＥＳＲを未知数としたバイパスコンデンサ１６０，１７０のモデルを結合して、ＩＣ１５０の電源端子１５１，１５２から見た電源インピーダンスの極小値及び極大値を最適化する低ＥＳＲコンデンサと高ＥＳＲコンデンサとの組合せを探索することができる。
【００７１】
次に、図８を参照しつつ、コンピュータを、上述したバイパスコンデンサ定数設定装置１として機能させるバイパスコンデンサ定数設定プログラムについて説明する。図８は、バイパスコンデンサ定数設定プログラムを実行するためのコンピュータ５の構成を示すブロック図である。
【００７２】
コンピュータ５は、バイパスコンデンサ定数設定プログラム５２の実行等を制御する制御部（ＣＰＵ）５０と、バイパスコンデンサ定数設定プログラム５２等が記憶されたハードディスク５１と、メモリ（ＲＡＭ）５３と、ディスプレイ等から成る表示部５４と、キーボード等から成る入力部５５と、ＣＤ−ＲＯＭ等の記録媒体に記録されたプログラム等を読み取り可能な読取装置５６と、ＬＡＮボードから成るＬＡＮインターフェース５７とを備えている。ここで、例えば、読取装置５６により読み取られハードディスク５１に記憶（インストール）されたバイパスコンデンサ定数設定プログラム５２が実行されることにより、コンピュータ５が、上述したバイパスコンデンサ定数設定装置１を構成する入力部１０、基板モデル生成部２１、結合モデル取得部２２、探索部２３、及び表示部３０として機能する。
【００７３】
本実施形態によれば、バイパスコンデンサ定数設定プログラム５２が実行されることにより、コンピュータ５が、バイパスコンデンサ定数設定装置１として機能する。その結果、上述したように、既に定められた配線基板１００のレイアウトを変更することなく、共振周波数での電源インピーダンスを低く保ったまま反共振周波数での電源インピーダンスを下げることが可能となる。
【００７４】
以上、本発明の実施の形態について説明したが、本発明は、上記実施形態に限定されるものではなく種々の変形が可能である。例えば、上述した多層配線基板１００の構造は例示であり、上記実施形態には限られない。
【００７５】
また、上記実施形態では、電源インピーダンスを最適化するために２つのバイパスコンデンサ１６０，１７０のＥＳＲを探索する場合を例にして説明したが、バイパスコンデンサの数は３個以上であってもよい。
【符号の説明】
【００７６】
１  バイパスコンデンサ定数設定装置
５  コンピュータ
１０  入力部
２０  情報処理ユニット
２１  基板モデル生成部
２２  結合モデル取得部
２３  探索部
３０  表示部
５０  制御部
５１  ハードディスク
５２  バイパスコンデンサ定数設定プログラム
５３  メモリ
５４  表示部
５５  入力部
５６  読取装置
１００  多層配線基板
１１０  電源プレーン
１２０  グランドプレーン
１１１，１１２，１２１，１２２  ビア
１３０，１３１，１３２  絶縁層
１５０  ＩＣ
１６０  バイパスコンデンサ（低ＥＳＲコンデンサ）
１７０  バイパスコンデンサ（高ＥＳＲコンデンサ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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