(57)【要約】【課題】アドレス比較回路に入力される判定信号の期間であって、アドレス比較回路が誤判定を起さない期間、を評価工程において求めることができる半導体装置を提供する。【解決手段】供給されるヒューズ判定信号（ヒューズ判定信号ＲＲＦＤＥＴＡ）が活性レベルの場合に、入力されるアドレスがヒューズに記憶したアドレスと一致するか否かを判定するアドレス比較回路（ＦＵＳＥ判定回路２０）と、外部から半導体装置に供給される外部クロックのレベルの遷移に応じて、前記ヒューズ判定信号の活性レベル及び非活性レベルを制御するヒューズ制御回路（ＦＵＳＥ制御回路１８ａ）と、を備えることを特徴とする。【選択図】図１
2013020675.tif 000002
【特許請求の範囲】
【請求項１】
供給されるヒューズ判定信号が活性レベルの場合に、入力されるアドレスがヒューズに記憶したアドレスと一致するか否かを判定するアドレス比較回路と、
外部から半導体装置に供給される外部クロックのレベルの遷移に応じて、前記ヒューズ判定信号の活性レベル及び非活性レベルを制御するヒューズ制御回路と、
を備えることを特徴とする半導体装置。
【請求項２】
前記ヒューズ制御回路は、
前記外部クロックの第１のレベルから前記第１のレベルとは異なる第２のレベルへの遷移に応じて、前記ヒューズ判定信号を非活性レベルから活性レベルへ遷移させ、前記外部クロックの前記第２のレベルから前記第１のレベルへの遷移に応じて、前記ヒューズ判定信号を活性レベルから非活性レベルへ遷移させることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体装置の動作モードが設定されるモードレジスタと、
前記モードレジスタに第１の動作モードが設定されると、前記外部クロックの立ち上がりに応じて、一定のパルス幅を有するヒューズイネーブル信号を発生するコマンドデコーダと、
前記ヒューズイネーブル信号を遅延させて出力する遅延回路を含み、
前記ヒューズイネーブル信号と、前記遅延回路により遅延させた前記ヒューズイネーブル信号との論理積を演算して、演算結果に応じて前記ヒューズ判定信号を非活性レベルから活性レベルへ、また、活性レベルから非活性レベルへ遷移させるヒューズ制御回路と、
前記モードレジスタに第２の動作モードが設定されると、前記外部クロックの立下りに応じて前記ヒューズ制御回路の論理積演算を禁止して、前記ヒューズ制御回路を前記ヒューズイネーブル信号の論理反転動作へ移行させる外部クロック立下りエッジ検出回路と、
を備え、
前記モードレジスタに前記第２の動作モードが設定されると、
前記コマンドデコーダは、前記外部クロックの立ち上がりに応じて、前記外部クロックと同じパルス幅の前記ヒューズイネーブル信号を発生し、
前記ヒューズ制御回路は、前記ヒューズイネーブル信号の論理の変化に基づいて前記外部クロックと同じパルス幅の前記ヒューズ判定信号を発生する、
ことを特徴とする請求項１または請求項２いずれか一項に記載の半導体装置。
【請求項４】
前記遅延回路は、前記モードレジスタに前記第１の動作モード及び前記第２の動作モードとは異なる動作モードが設定されると、前記ヒューズイネーブル信号を遅延させる遅延時間が設定される遅延回路であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
複数のメモリセルを有する第１のメモリセル領域と、
前記第１のメモリセル領域における不良メモリセルが置換されるメモリセルを有する第２のメモリセル領域と、を備え、
前記アドレス比較回路は、
前記入力されるアドレスと、前記不良メモリセルの前記第１の領域における位置を示す、前記ヒューズに記憶したアドレスとが一致する場合、前記第１のメモリセル領域の選択を禁止するとともに前記第２のメモリセル領域を選択し、前記入力されるアドレスと、前記ヒューズに記憶したアドレスとが一致しない場合、前記第１のメモリセル領域を選択するとともに前記第２のメモリセル領域の選択を禁止する、
ことを特徴とする請求項１から請求項４いずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、冗長メモリセルにより不良メモリセルを置換する半導体装置に関する。
【背景技術】
【０００２】
半導体装置においては、装置に搭載される記憶素子（メモリセル）が増加するに従い、製造工程において欠陥を有する記憶素子がチップ内に発生する可能性が高くなり、半導体装置の歩留まりが下がる。このため、欠陥のあるメモリセル（不良メモリセル）が検出された場合、不良メモリセルを冗長メモリセルと置き換え、半導体装置の歩留まりを上げている。一般的に用いられている置き換え方式は、メモリセルの行（メモリ行）またはメモリセルの列（メモリ列）を置き換え単位として、不良メモリセルを含むメモリ行またはメモリ列を、冗長メモリ行または冗長メモリ列へと置き換える方式である。
【０００３】
また、不良メモリセルでなく冗長メモリセルを選択するためには、外部から供給されるメモリ行またはメモリ列の位置を示すアドレスと、不良メモリセルを含むメモリ行またはメモリ列の位置を示すアドレス（冗長アドレス）とが一致するか否かを判定するアドレス比較回路が必要である。
例えば、特許文献１において、外部から供給されるメモリ行またはメモリ列の位置を示すアドレスと冗長アドレスとを比較判定するアドレス比較回路を備えた半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−３３４６８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
アドレス比較回路において、入力される判定信号が活性レベルの場合に、外部から供給されるアドレスと冗長アドレスとの比較が実行される。例えば、アドレス比較回路は、電源に接続される接続点（電源ノード）と第１の接続点（判定ノード）との間に設けられるチャージ用トランジスタと、判定ノードと第２の接続点との間に設けられるアドレス比較部と、第２の接続点と接地に接続される接続点（接地ノード）との間に設けられるディスチャージ用トランジスタとを備える。チャージ用トランジスタは、判定信号が非活性レベルの場合にオン（導通）し、判定ノードをＨレベルにプリチャージするトランジスタである。また、アドレス比較部は、冗長アドレスをプログラムする際にレーザー等で切断されるポリシリコン等で形成されたヒューズ素子と、外部から供給されるアドレスに応じて導通するトランジスタとから構成される直列回路を複数有し、複数の直列回路が判定ノードと第２の接続点との間に設けられる。また、ディスチャージ用トランジスタは、判定信号が活性レベルの場合にオン（導通）し、第２の接続点をＬレベルにディスチャージするトランジスタである。
【０００６】
アドレス比較回路は、外部から供給されるアドレスとプログラムされた冗長アドレスとが一致しない場合、ディスチャージ用トランジスタがオンすることで、判定ノードから接地への電流パスが形成されて、判定ノードをＬレベルとする。一方、外部から供給されるアドレスとプログラムされた冗長アドレスとが一致する場合、ディスチャージ用トランジスタがオンしても、判定ノードから接地への電流パスは形成されず、判定ノードをＨレベルに維持する。このように、アドレス比較回路においては、入力される判定信号が活性レベルの場合に、外部から供給されるアドレスと冗長アドレスとの比較が実行され、両アドレスが一致するか否かによって判定ノードのレベルは異なるレベルとなる。つまり、アドレス比較回路は、判定ノードに現れる電圧レベルによって、不良メモリセルではなく、冗長メモリセルを選択することができる。
【０００７】
半導体装置内部の制御回路は、この判定信号を、半導体装置の外部から供給される外部クロックの立ち上がりに応じて、非活性レベルから活性レベルに遷移させ、一定期間経過後に活性レベルから非活性レベルに遷移させる。つまり、制御回路は、外部クロックのパルス幅とは無関係に、アドレス比較回路に入力される判定信号が活性レベルとなる期間を設定する。
そのため、例えば制御回路が設定する判定信号のパルス幅が短い場合など、判定ノードの電圧レベルがＬレベルとならないので、アドレス比較回路が外部から供給されるアドレスとプログラムされた冗長アドレスとの比較動作において誤判定する場合があった。しかしながら、従来において、半導体装置の評価工程では、アドレス比較回路が誤判定しないヒューズ判定信号の活性レベルの期間を定量的に求めることができなかった。
【課題を解決するための手段】
【０００８】
本発明は、供給されるヒューズ判定信号が活性レベルの場合に、入力されるアドレスがヒューズに記憶したアドレスと一致するか否かを判定するアドレス比較回路と、外部から半導体装置に供給される外部クロックのレベルの遷移に応じて、前記ヒューズ判定信号の活性レベル及び非活性レベルを制御するヒューズ制御回路と、を備えることを特徴とする半導体装置である。
【発明の効果】
【０００９】
本発明の半導体装置によれば、半導体装置の評価工程において、外部クロックの遷移に応じてヒューズ判定信号のパルス幅を調整できる。これにより、評価工程において、アドレス比較回路が誤判定しないヒューズ判定信号の活性レベルの期間を定量的に求めることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の技術思想を説明するための図である。
【図２】半導体装置１０のブロック図である。
【図３】図２に示すコマンド制御回路２３を詳細に説明するためのブロック図である。
【図４】図３のＦＵＳＥ判定回路２０の一構成例を示す回路図である。
【図５】図３のＦＵＳＥ制御回路１８ａのブロック図である。
【図６】半導体装置１０の第１の動作モードにおける動作タイミングチャートである。
【図７】半導体装置１０の第２の動作モードにおける動作タイミングチャートである。
【図８】本発明に関連する半導体装置における図３に対応するブロック図である。
【図９】本発明に関連する半導体装置における図５に対応するブロック図である。
【発明を実施するための形態】
【００１１】
本発明の課題を解決する技術思想の代表的な一例は、以下に示される。但し、本発明の請求内容は、この技術思想に限られず、本発明の請求項に記載の内容であることは言うまでもない。
図１は、本発明の技術思想を説明するための図である。
半導体装置１０は、複数のメモリセルが行及び列のマトリックス状に配置される通常メモリセル領域１１１（通常領域）と冗長メモリセル領域１１２（冗長領域）とを備える。冗長メモリセル領域１１２は、通常メモリセル領域１１１の一部に不良メモリセルがあるとき、不良メモリセルを含む列メモリと置き換えられる冗長列メモリを有している。
カラムデコーダ１４は、通常メモリセル領域１１１におけるメモリ列を選択する回路であり、リダンダンシＹドライバ１４２は、冗長メモリセル領域１１２における冗長列メモリを選択する回路である。
通常メモリセル領域１１１と冗長メモリセル領域１１２におけるメモリセルは、不図示の行デコーダにより行単位で選択され、続いて列選択されることで、行及び列の交点にあるメモリセルがアクセスされる。
【００１２】
コマンド制御回路２３（制御回路）におけるコマンドデコーダ１６は、内部で生成する活性非活性制御信号（例えば、Ｈレベルで活性化を示し、Ｌレベルで非活性化を示す制御信号）により、カラムデコーダ１４及びリダンダンシＹドライバ１４２を活性化、或いは非活性化する。コマンドデコーダ１６は、活性非活性制御信号を生成するため、外部から供給されるチップセレクト信号／ＣＳ、行アドレスストローブ信号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳ、及びデータの書込み動作を指示するライトイネーブル信号／ＷＥの各々の信号レベル（ＬレベルまたはＨレベル）の組み合わせが示すコマンドを解釈（デコード）する。
コマンド制御回路２３は、コマンドデコーダ１６が外部から供給されるコマンドが半導体装置１０を活性化するＡＣＴコマンド（アクティブコマンド）であると解釈し、更に外部から供給されるコマンドが通常メモリセル領域１１１と冗長メモリセル領域１１２にデータアクセスするＲＥＡＤコマンド（リードコマンド）またはＷＲＴコマンド（ライトコマンド）であると解釈した場合、活性化を示す活性非活性制御信号を生成し、カラムデコーダ１４及びリダンダンシＹドライバ１４２を活性化する。また、コマンド制御回路２３は、供給されるコマンドが半導体装置１０を非活性化するＰＲＥコマンド（プリチャージコマンド）であると解釈した場合、非活性化を示す活性非活性制御信号を生成し、カラムデコーダ１４及びリダンダンシＹドライバ１４２を非活性化する。
【００１３】
ＦＵＳＥ判定回路２０（アドレス比較回路）は、アドレス端子に供給されるアドレス信号Ａ０−Ａ１３と、冗長アドレス（冗長ＲＯＭアドレス）との比較を行い、一致すれば冗長Ｈｉｔ信号を出力する。カラムデコーダ１４は、冗長Ｈｉｔ信号が入力されると、列選択が禁止される。一方、リダンダンシＹドライバ１４２は、冗長Ｈｉｔ信号が入力されると、冗長列の選択を行う。
また、冗長Ｈｉｔ信号が入力されない場合、カラムデコーダ１４は列選択を行い、リダンダンシＹドライバ１４２は、冗長列の選択が禁止される。
つまり、ＦＵＳＥ判定回路は、冗長Ｈｉｔ信号を出力することにより、カラムデコーダ１４及びリダンダンシＹドライバ１４２のいずれかを選択する。選択されたカラムデコーダ１４及びリダンダンシＹドライバ１４２のいずれかは、コマンド制御回路２３により活性化され、列選択または冗長列選択を実行する。
【００１４】
また、モードレジスタ１７（テスト回路）は、ＰＣＬＫ生成回路２１ａ及びＦＵＳＥ制御回路１８ａ（ヒューズ制御回路）の有効化制御（有効にするか無効にするかの制御）を、コマンドデコーダ１６に外部から供給されるコマンドが半導体装置１０の動作モードを指示するＭＲＳコマンド（モードレジスタコマンド）である場合に、このＭＲＳコマンドとともにアドレス端子に供給されるアドレス信号のＬまたはＨレベルの組み合わせ（ＭＲＳコード）によって行う。
本発明において、モードレジスタ１７に設定される動作モードとしては、第１の動作モードと第２の動作モードがあり、以下、これらの動作モードについて説明する。
【００１５】
モードレジスタ１７は、ＭＲＳコマンド及びＭＲＳコードが第１の動作モードを示す場合、活性レベルの内部クロック同期制御信号ＴＣＫＳＹＮＣをＰＣＬＫ生成回路２１ａに出力する。ＰＣＬＫ生成回路２１ａは、モードレジスタ１７から活性レベルの内部クロック同期制御信号ＴＣＫＳＹＮＣが入力される期間（モードレジスタ１７により有効にされている期間）、外部クロック信号ＣＬＫの立ち上がりに応じて、活性レベル（Ｈレベル）となる内部クロック信号ＰＣＬＫを、コマンドデコーダ１６及びＦＵＳＥ制御回路１８ａに出力する。
コマンドデコーダ１６は、この内部クロック信号ＰＣＬＫが入力されている期間において、ＲＥＡＤまたはＷＲＴコマンドが供給されると、内部クロック信号ＰＣＬＫの立ち上がりに応じて活性レベルとなり、予め設定された期間経過後に非活性レベルとなるワンショット信号であるヒューズイネーブル信号ＦＵＳＥＴ（ヒューズイネーブル信号）を、ＦＵＳＥ制御回路１８ａに出力する。
【００１６】
ＦＵＳＥ制御回路１８ａは、予め内部に遅延回路を有し、ヒューズイネーブル信号ＦＵＳＥＴが入力されると、ヒューズ判定信号ＲＲＦＤＥＴＡ（ヒューズ判定信号）を非活性レベルから活性レベルに遷移させ、ＦＵＳＥ判定回路２０に出力する。また、ＦＵＳＥ制御回路１８ａは、内部の遅延回路に設定された遅延時間経過後に、ヒューズ判定信号ＲＲＦＤＥＴＡを活性レベルから非活性レベルに遷移させる。具体的には、ＦＵＳＥ制御回路１８ａは、ヒューズイネーブル信号ＦＵＳＥＴと、遅延回路により遅延させたヒューズイネーブル信号ＦＵＳＥＴとの論理積を演算して、ヒューズ判定信号ＲＲＦＤＥＴＡを生成する（図１の破線内に示すタイミングチャートにおいて実線矢印、及び実線波形を参照）。
ＦＵＳＥ判定回路２０は、ヒューズ判定信号ＲＲＦＤＥＴＡが活性レベルの場合に、外部から供給されるアドレスと冗長ＲＯＭアドレスとのアドレス比較を実行し、比較結果に基づいてカラムデコーダ１４及びリダンダンシＹドライバ１４２のいずれか一方を選択する。
【００１７】
一方、モードレジスタ１７は、ＭＲＳコマンド及びＭＲＳコードが第２の動作モードを示す場合、活性レベルの内部クロック同期制御信号ＴＣＫＳＹＮＣをＰＣＬＫ生成回路２１ａに対して出力するとともに、活性レベルの内部クロック同期制御信号ＴＲＲＦＤＥＴＡＢをＦＵＳＥ制御回路１８ａに対して出力する。ＰＣＬＫ生成回路２１ａは、モードレジスタ１７から活性レベルの内部クロック同期制御信号ＴＲＲＦＤＥＴＡＢが入力される期間（モードレジスタ１７により有効にされている期間）、第１の動作モードとは異なり、外部クロック信号ＣＬＫの立ち上がりに応じて活性レベル（Ｈレベル）となり、かつ、活性レベルの期間が外部クロック信号ＣＬＫの期間と等しい内部クロック信号ＰＣＬＫを、コマンドデコーダ１６及びＦＵＳＥ制御回路１８ａに出力する。
コマンドデコーダ１６は、この内部クロック信号ＰＣＬＫが入力されている期間において、ＲＥＡＤまたはＷＲＴコマンドが供給されると、第１の動作モードとは異なり、内部クロック信号ＰＣＬＫの立ち上がりに応じて活性レベルとなり、かつ、活性レベルの期間が外部クロック信号ＣＬＫの期間と等しいワンショット信号であるヒューズイネーブル信号ＦＵＳＥＴを、ＦＵＳＥ制御回路１８ａに出力する。
【００１８】
ＦＵＳＥ制御回路１８ａは、外部クロックの立下りに応じてＦＵＳＥ制御回路１８ａの論理積演算を禁止する外部クロック立下りエッジ検出回路（不図示）を有し、入力されるヒューズイネーブル信号ＦＵＳＥＴが活性レベルになると、第１の動作モードと同様に、ヒューズ判定信号ＲＲＦＤＥＴＡを活性レベルに遷移させ、ＦＵＳＥ判定回路２０に出力する。しかし、ＦＵＳＥ制御回路１８ａにおける外部クロック立下りエッジ検出回路は、モードレジスタ１７から活性レベルの内部クロック同期制御信号ＴＲＲＦＤＥＴＡＢが入力される期間（モードレジスタ１７により有効にされている期間）、第１の動作モードにおける論理積演算を禁止する。
これにより、ＦＵＳＥ制御回路１８ａは、内部の遅延回路に設定された遅延時間とは無関係に、入力されるヒューズイネーブル信号ＦＵＳＥＴが非活性レベルになると、ヒューズ判定信号ＲＲＦＤＥＴＡを非活性レベルに遷移させる。つまり、ＦＵＳＥ制御回路１８ａは、モードレジスタ１７に第２の動作モードが設定されている場合、外部クロック信号ＣＬＫと同じパルス幅のヒューズ判定信号ＲＲＦＤＥＴＡを、ＦＵＳＥ判定回路２０に対して出力する（図１の破線内に示すタイミングチャートにおいて点線矢印、及び点線波形を参照）。
ＦＵＳＥ判定回路２０は、ヒューズ判定信号ＲＲＦＤＥＴＡが活性レベルの場合に、外部から供給されるアドレスと冗長ＲＯＭアドレスとのアドレス比較を実行し、比較結果に基づいてカラムデコーダ１４及びリダンダンシＹドライバ１４２のいずれか一方を選択する。
【００１９】
以上の構成により、半導体装置１０を活性に動作させ、データアクセスする際、例えば半導体試験装置（テスタ）は、ＡＣＴコマンド、及びＲＥＡＤまたはＷＲＴコマンドを供給してカラムデコーダ１４及びリダンダンシＹドライバ１４２を活性化する前に、まず、コマンドデコーダ１６及びモードレジスタ１７に第２の動作へ移行することを指示するＭＲＳコマンド及びＭＲＳコードを供給し、モードレジスタ１７を有効にする。
続いて、テスタからＡＣＴコマンドを供給することにより、通常メモリセル領域１１１及び冗長メモリセル領域１１２において、ワード線が選択される。また、テスタは、ＡＣＴコマンドに続いてＲＥＡＤコマンドまたはＷＲＴコマンドを、アドレス端子へのアドレス信号（カラムアドレス）とともに供給する。これによって、ＦＵＳＥ判定回路２０は、通常メモリセル領域１１１と冗長メモリセル領域１１２の選択動作を、カラムアドレスと冗長ＲＯＭアドレスとの比較結果に基づいて実行する。ＦＵＳＥ判定回路２０は、外部クロック信号ＣＬＫと同じパルス幅を示すヒューズ判定信号ＲＲＦＤＥＴＡが活性レベルの場合に、比較動作を実行するので、この外部クロック信号ＣＬＫのパルス幅を変えて供給することで、ＦＵＳＥ判定回路２０が判定動作を誤判定なく実行するか否かを定量的に評価し、誤判定のないヒューズ判定信号ＲＲＦＤＥＴＡのパルス幅（活性レベルの幅）を求めることができる。
【００２０】
そして、評価において求めた誤判定のないヒューズ判定信号ＲＲＦＤＥＴＡのパルス幅を基に、ＦＵＳＥ制御回路１８ａにおける遅延回路（不図示）に遅延時間を設定する。このようにすれば、半導体装置１０を活性に動作させ、データアクセスする際、テスタは、ＡＣＴコマンド、及びＲＥＡＤまたはＷＲＴコマンドを供給してカラムデコーダ１４及びリダンダンシＹドライバ１４２を活性化する前に、まず、コマンドデコーダ１６及びモードレジスタ１７に第１の動作へ移行することを指示するＭＲＳコマンド及びＭＲＳコードを供給し、モードレジスタ１７を有効にする。
続いて、テスタからＡＣＴコマンドを供給することにより、通常メモリセル領域１１１及び冗長メモリセル領域１１２において、ワード線が選択される。また、テスタは、ＡＣＴコマンドに続いてＲＥＡＤコマンドまたはＷＲＴコマンドを、アドレス端子へのアドレス信号（カラムアドレス）とともに供給する。これによって、ＦＵＳＥ判定回路２０は、通常メモリセル領域１１１と冗長メモリセル領域１１２の選択動作を、カラムアドレスと冗長ＲＯＭアドレスとの比較結果に基づいて実行する。ＦＵＳＥ判定回路２０は、誤判定をしない程度に十分なパルス幅のヒューズ判定信号ＲＲＦＤＥＴＡが活性レベルの場合に、比較動作を実行するので、ＦＵＳＥ判定回路２０は判定動作を誤判定なく実行する。これによって、通常メモリセル領域１１１と冗長メモリセル領域１１２のいずれか一方の領域においては、外部から供給されるカラムアドレスに基づいて、列選択を行い、両領域内のメモリセルにアクセスすることができる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００２１】
図２は、本発明を半導体装置１０、例えばクロックに同期して動作するＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）に適用した場合の半導体装置１０の概略構成を示す。なお、図２に示されている各回路ブロックは、全て単結晶シリコンのような１個の半導体チップ上に形成される。各回路ブロックは、例えば、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）及びＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）等の複数のトランジスタで構成される。また、○印で示されているのは、当該半導体チップに設けられる外部端子としてのパッドであり、図示されている外部端子の他に外部から供給される電源電圧が印加される電源電圧端子が設けられる。
半導体装置１０は、メモリセルアレイ１１、アドレスバッファ１２、ロウデコーダ１３、カラムデコーダ１４、センスアンプ１５、コマンドデコーダ１６、モードレジスタ１７、制御回路１８、データ入出力回路１９、ＦＵＳＥ判定回路２０、及びクロック生成回路２１を含んで構成される。
メモリセルアレイ１１は、複数のメモリセルが行及び列のマトリックス状に配置された例えば４つのバンク（ＢＡＮＫ０〜４）から構成される。また、各バンクは、記憶領域である通常メモリセル領域１１１と冗長メモリセル領域１１２とを有している。
例えば、通常メモリセル領域１１１におけるメモリセル１１１ｍは、ワード線１１ａとビット線１１ｂの交点に配置され、冗長メモリセル領域１１２におけるメモリセル１１２ｍは、ワード線１１ａとビット線１１ｃの交点に配置される。
【００２２】
クロック生成回路２１は、外部から供給される一定周波数の外部クロック信号ＣＬＫおよびクロックが有効であることを示すクロックイネーブル信号ＣＫＥに基づいて内部回路（コマンドデコーダ１６、制御回路１８、データ入出力回路１９）を動作させる内部クロック信号を生成する。
半導体装置１０に外部から供給される制御信号としては、外部クロック信号ＣＬＫ及びクロックイネーブル信号ＣＫＥの他に次の制御信号がある。チップを選択状態にするチップセレクト信号／ＣＳ（以下、外部メモリ制御信号ＣＳとする）、行アドレスストローブ信号／ＲＡＳ（以下、外部メモリ制御信号ＲＡＳとする）、列アドレスストローブ信号／ＣＡＳ（以下、外部メモリ制御信号ＣＡＳとする）、データの書込み動作を指示するライトイネーブル信号／ＷＥ（以下、外部メモリ制御信号ＷＥとする）などである。これらの信号のうち符号の前に“／”が付されているものは、ロウレベル（Ｌレベル）が有効レベルであることを意味している。
【００２３】
コマンドデコーダ１６は、これらの外部メモリ制御信号であるＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、及びＷＥ信号とアドレス信号の一部をデコードして、外部から供給されるコマンドを解釈する。本実施例の半導体装置１０に供給されるコマンドとしては、半導体装置の内部回路の活性化を指示するＡＣＴコマンド、読出しを指示するＲＥＡＤコマンド、書込みを指示するＷＲＴコマンド、モードレジスタ１７への動作モードの設定を指示するＭＲＳコマンド、ＡＣＴコマンドにより活性化された内部回路の非活性化を指示するＰＲＥコマンドなどがある。
コマンドデコーダ１６は、外部メモリ制御信号であるＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、及びＷＥ信号をコマンド信号として、内部クロック信号に同期して取り込み、解釈する。また、コマンドデコーダ１６は、解釈したコマンドに対応して内部コマンド信号、例えば、ＡＣＴコマンド、ＷＲＴコマンド、ＲＥＡＤコマンド、ＰＲＥコマンドそれぞれに対応して内部アクティブ信号、内部ライト信号、内部リード信号、内部プリチャージ信号などを制御回路１８へ出力する。
モードレジスタ１７は、外部メモリ制御信号であるＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、及びＷＥ信号の活性レベルの組み合わせ入力によりアドレス信号を保持し、テスト動作モードへのエントリなど各動作モードの初期設定を行う。
【００２４】
制御回路１８は、モードレジスタに設定された各動作モード、コマンドデコーダ１６からの内部コマンド信号に対応して、半導体装置１０内の各回路（アドレスバッファ１２、ロウデコーダ１３、カラムデコーダ１４、センスアンプ１５、ＦＵＳＥ判定回路２０、データ入出力回路１９）を制御する制御信号を発生する。例えば、制御回路１８は、ロウデコーダ１３、カラムデコーダ１４、センスアンプ１５、ＦＵＳＥ判定回路２０、データ入出力回路１９を活性制御する活性化を示す活性非活性制御信号を、内部アクティブ信号、内部プリチャージ信号の論理レベルの変化に対応してタイミング制御し、出力する。また、制御回路１８は、データ入出力回路１９を活性制御するライト制御信号を、内部ライト信号の論理レベルの変化に対応してタイミング制御して出力する。
【００２５】
アドレスバッファ１２は、ＡＣＴコマンドにより活性化された状態で、外部から供給されるメモリセルの位置を示すアドレスを、マルチプレックス方式で内部に取り込む。マルチプレックス方式とは、ＡＣＴコマンドによりメモリセルの位置を示す行アドレス（ロウアドレス）を、ＲＥＡＤコマンドまたはＷＲＴコマンドによりメモリセルの位置を示す列アドレス（カラムアドレス）を、時系列に取り込む方式である。
ロウデコーダ１３は、ＡＣＴコマンドにより活性化された状態で、アドレスバッファ１２により取り込まれたロウアドレスをデコードし、メモリセルアレイ１１内の対応するワード線（例えば上記ワード線１１ａ）を選択する。選択されたワード線に接続される複数のメモリセルは、それぞれのビット線（メモリセル１１１ｍであればビット線１１ｂ、メモリセル１１２ｍであればビット線１１ｃ）と接続され、各メモリセルのデータはビット線に読み出される。
センスアンプ１５は、ＡＣＴコマンドにより活性化され、内部リード信号または内部ライト信号によりビット線に読み出された電圧を増幅し、半導体装置が読み出し動作にあるとき、増幅したデータを選択されるカラムスイッチ及びＩ／Ｏ線を介して、データ入出力回路１９へ出力する。また、センスアンプ１５は、半導体装置が書き込み動作にあるとき、データ入出力回路１９からカラムスイッチ及びＩ／Ｏ線を介して入力されるデータをメモリセルへ書き込む。
【００２６】
カラムデコーダ１４は、ＡＣＴコマンドに続くＷＲＴコマンド（またはＲＥＡＤコマンド）により活性化された状態で、アドレスバッファ１２により取り込まれたカラムアドレスをデコードして通常メモリセル領域１１１内の対応するカラム（ビット線）を選択する。
リダンダンシＹドライバ１４２は、アドレスバッファ１２により取り込まれたカラムアドレスが、不良メモリセルの位置を示すアドレスである場合、通常メモリセル領域１１１のビット線に換えて、冗長メモリセル領域１１２内の対応するビット線を選択する。これにより、通常メモリセル領域１１１または冗長メモリセル領域１１２において選択されたビット線は、上記Ｉ／Ｏ線に接続される。
ＦＵＳＥ判定回路２０は、アドレスバッファ１２により取り込まれたカラムアドレスが、不良メモリセルの位置を示すアドレスであるか否かを判定する。ＦＵＳＥ判定回路２０は、レーザーヒューズ素子または電気ヒューズを含んで構成され、通常メモリセル領域１１１における不良メモリセルの位置を示す冗長ＲＯＭアドレスを記憶する。また、ＦＵＳＥ判定回路２０は、半導体装置に、外部から供給されるアドレス信号と冗長ＲＯＭアドレスとを比較し、一致すれば冗長Ｈｉｔ信号を出力する。冗長Ｈｉｔ信号が入力されるとカラムデコーダ１４は列選択が禁止され、一方、リダンダンシＹドライバ１４２が冗長列の選択を行う。
【００２７】
データ入出力回路１９は、半導体装置の読み出し動作において、メモリセルアレイ１１からＩ／Ｏ線を介して読み出されたデータを、データ入出力端子ＤＱ０〜ＤＱ１５を介して外部に出力する。また、データ入出力回路１９は、書き込み動作において外部からデータ入出力端子ＤＱ０〜ＤＱ１５を介して入力されるデータをラッチして、Ｉ／Ｏ線を介してセンスアンプ１５へ供給する。なお、データ入出力回路１９は、外部から供給される制御信号ＤＱＭに基づいて例えば１６ビットのデータＤＱ０〜ＤＱ１５をマスク（有効）するかしないかを決定するように構成されている。
【００２８】
コマンドデコーダ１６、モードレジスタ１７、及び制御回路１８を含んで構成されるコマンド制御回路２３は、本発明の特徴的部分である回路である。これについては後述し、ここでは、本発明に関係するコマンドが、外部から供給される場合、半導体装置１０が行う動作について簡単に述べる。
まず、外部から供給される外部クロック信号ＣＬＫの立ち上り時に、外部メモリ制御信号ＣＳ、ＲＡＳがＬレベルであり外部メモリ制御信号ＣＡＳ、ＷＥがＨレベルであるときに、コマンドデコーダ１６にＡＣＴコマンドが入力される。このとき、コマンドデコーダ１６の内部コマンド信号のうち、内部アクティブ信号がＬレベルからＨレベルへ変化する。この内部アクティブ信号のＨレベルへの変化に対応して、半導体装置１０の内部でアクティブ動作が行われる。すなわち、ロウデコーダ１３及びアドレスバッファ１２は、活性化を示す活性非活性制御信号が入力され、活性化される。また、ＡＣＴコマンド入力と同時に、外部入力のアドレス信号がアドレスバッファ１２にラッチされる。そして、活性化されたロウデコーダ１３は、ラッチされたアドレス信号をデコードし、メモリセルアレイ１１のワード線を選択および駆動する。また、ＡＣＴコマンド入力により、センスアンプ１５、データ入出力回路１９も、活性化を示す活性非活性制御信号が入力され、活性化される。制御回路１８は、内部で活性化を示す活性非活性制御信号をタイミング調整し、センスアンプ１５へ出力する。タイミング調整した信号が入力されるセンスアンプ１５は、ビット線の電圧を増幅する。
【００２９】
次に、書き込み動作においては、外部クロック信号ＣＬＫの立ち上り時に、外部メモリ制御信号ＣＳ、ＣＡＳ、ＷＥがＬレベルであり、外部メモリ制御信号ＲＡＳがＨレベルであるときに、コマンドデコーダ１６にＷＲＴコマンドが入力される。このとき、コマンドデコーダ１６の内部コマンド信号の中で、内部ライト信号がＬレベルからＨレベルへ変化する。この内部ライト信号のＨレベルへの変化に対応して、半導体装置１０の内部でライト動作が行われる。すなわち、既にＡＣＴコマンドにより活性化されているアドレスバッファ１２は、今度はＷＲＴコマンドとともに入力される外部入力のアドレス信号をラッチし、ＷＲＴコマンドにより活性化されるカラムデコーダ１４及びリダンダンシＹドライバ１４２のうちＦＵＳＥ判定回路２０により選択されている方の回路は、ラッチされたアドレス信号に基づいて、メモリセルアレイ１１のビット線を選択する。制御回路１８は、ライト制御信号をタイミング制御し、データ入出力回路１９へ出力する。ライト制御信号が入力されるデータ入出力回路１９は、選択されたメモリセルアレイ１１のビット線をＩ／Ｏ線及びカラムスイッチを介して、センスアンプ１５とともに駆動し、外部から供給されるデータを、メモリセルに書き込む。
【００３０】
また、読み出し動作においては、外部クロック信号ＣＬＫの立ち上り時に、外部メモリ制御信号ＣＳ、ＣＡＳがＬレベルであり、外部メモリ制御信号ＲＡＳ、ＷＥがＨレベルであるときに、コマンドデコーダ１６にＲＥＡＤコマンドが入力される。このとき、コマンドデコーダ１６の内部コマンド信号の中で、内部リード信号がＬレベルからＨレベルへ変化する。この内部リード信号のＨレベルへの変化に対応して、半導体装置１０の内部でリード動作が行われる。すなわち、既にＡＣＴコマンドにより活性化されているアドレスバッファ１２は、今度はＲＥＡＤコマンドとともに入力される外部入力のアドレス信号をラッチし、ＲＥＡＤコマンドにより活性化されるカラムデコーダ１４またはリダンダンシＹドライバ１４２のうちＦＵＳＥ判定回路２０により選択されている方の回路は、ラッチされたアドレス信号に基づいて、メモリセルアレイ１１のビット線を選択する。制御回路１８は、リード制御信号をタイミング制御し出力する。リード制御信号が入力されるデータ入出力回路１９は、センスアンプ１５により増幅されたメモリセルアレイ１１のビット線の電圧が、カラムスイッチ及びＩ／Ｏ線を介して入力され、メモリセルのデータを外部へ読み出す。
【００３１】
読み出し動作または書き込み動作に続いてスタンバイ状態に移行する際、外部クロック信号ＣＬＫの立ち上り時に、外部メモリ制御信号ＣＳ、ＲＡＳ、ＷＥがＬレベルであり、外部メモリ制御信号ＣＡＳがＨレベルであるときに、コマンドデコーダ１６にＰＲＥコマンドが入力される。このとき、コマンドデコーダ１６の内部コマンド信号の中で、内部プリチャージ信号がＬレベルからＨレベルへ変化する。この内部プリチャージ信号のＨレベルへの変化に対応して、半導体装置１０の内部でプリチャージ動作が行われる。すなわち、ロウデコーダ１３は、非活性化を示す活性非活性制御信号が入力されて非活性化され、メモリセルアレイ１１のワード線が非選択状態となり、メモリセルアレイ１１のビット線が所定の電圧へプリチャージされ、半導体装置１０はスタンバイ状態（ＩＤＬＥ）となる。また、ＰＲＥコマンド入力により、カラムデコーダ１４、センスアンプ１５、ＦＵＳＥ判定回路２０、データ入出力回路１９にも、非活性化を示す活性非活性制御信号が入力され、非活性化される。
【００３２】
またテスト動作モードへ移行するには、外部クロック信号ＣＬＫの立ち上り時に、外部メモリ制御信号ＣＳ、ＲＡＳ、ＷＥ、ＣＡＳが全てＬレベルであるときに、コマンドデコーダ１６にＭＲＳコマンドが入力される。モードレジスタ１７は、ＭＲＳコマンドが入力され、入力されるアドレスの論理が所定の論理である場合、半導体装置１０が第１の動作モードまたは第２の動作モードへ移行することを示すコード（ＭＲＳコード）を生成する。このＭＲＳコードは、モードレジスタ１７にラッチされ、制御回路１８におけるＦＵＳＥ制御回路１８ａ、及びクロック生成回路２１におけるＰＣＬＫ生成回路２１ａの有効制御を行うために用いられる。
なお、ＭＲＳコマンドが供給され、上記テスト動作モードへ移行した半導体装置１０に、ＡＣＴコマンド、ＲＥＡＤコマンド等を供給する場合、半導体装置１０は供給されるコマンドが指示する上述した動作を行う。
また、このＭＲＳコードは、再びＭＲＳコマンドが供給されるまではモードレジスタ１７に保持される。半導体装置は、テスト動作モードから通常動作モードへ移行する場合、再び供給されるＭＲＳコマンド及び入力されるアドレスの論理により、モードレジスタ１７に保持されたＭＲＳコードを解除し、通常動作モードを設定する。本実施形態においては、第１の動作モードが設定される。
【００３３】
続いて、ＦＵＳＥ制御回路１８ａ（ヒューズ制御回路）について図面を用いて詳細に説明する。
図３は、図２に示すコマンド制御回路２３を詳細に説明するためのブロック図である。
図３において、ＰＣＬＫ外部ＣＬＫ同期テスト回路１７ａ及びＴＲＲＦＤＥＴＡＢテスト回路１７ｂは、それぞれ図２に示すモードレジスタ１７に含まれる回路である。
ＰＣＬＫ外部ＣＬＫ同期テスト回路１７ａは、半導体装置１０にＭＲＳコマンドが供給される際にモードレジスタ１７に取り込んだアドレス信号（ＭＲＳコード）が入力され、ＭＲＳコードの論理が予め設定されたコードの論理と一致する場合、第１の動作モードへの移行を示す活性レベル（Ｈレベル）の内部クロック同期制御信号ＴＣＫＳＹＮＣを発生する。また、ＰＣＬＫ外部ＣＬＫ同期テスト回路１７ａは、電源を投入している期間、再度ＭＲＳコマンドが供給されるまで、Ｈレベルの内部クロック同期制御信号ＴＣＫＳＹＮＣをＰＣＬＫ生成回路２１ａに対して出力する。
ＴＲＲＦＤＥＴＡＢテスト回路１７ｂは、同じくＭＲＳコマンドとともにモードレジスタ１７に取り込んだアドレス信号（ＭＲＳコード）が入力され、ＭＲＳコードの論理が予め設定されたコード（ＰＣＬＫ外部ＣＬＫ同期テスト回路１７ａのコードとは異なるコード）の論理と一致する場合、第２の動作モードへの移行を示す活性レベル（Ｌレベル）の内部クロック同期制御信号ＴＲＲＦＤＥＴＡＢを発生する。また、ＴＲＲＦＤＥＴＡＢテスト回路１７ｂは、ＰＣＬＫ外部ＣＬＫ同期テスト回路１７ａと同様に、電源を投入している期間、再度ＭＲＳコマンドが供給されるまで、Ｌレベルの内部クロック同期制御信号ＴＲＲＦＤＥＴＡＢをＰＣＬＫ生成回路２１ａに対して出力する。
【００３４】
ＰＣＬＫ生成回路２１ａは、外部から供給される外部クロック信号ＣＬＫに基づいて内部クロック信号ＰＣＬＫを生成し、内部クロック信号ＰＣＬＫをコマンドデコーダ１６に出力する。
ＰＣＬＫ生成回路２１ａは、Ｈレベルの内部クロック同期制御信号ＴＣＫＳＹＮＣが入力されると、外部クロック信号ＣＬＫの立ち上がりに同期し、かつ、パルス幅（活性レベルの期間Ｔ２）が外部クロック信号ＣＬＫのパルス幅に依存しない一定幅の内部クロック信号ＰＣＬＫをコマンドデコーダ１６に対して出力する。また、ＰＣＬＫ生成回路２１ａは、Ｌレベルの内部クロック同期制御信号ＴＲＲＦＤＥＴＡＢが入力されると、外部クロック信号ＣＬＫの立ち上がり及び立下りに同期し、かつ、外部クロック信号ＣＬＫと同じ周期の内部クロック信号ＰＣＬＫをコマンドデコーダ１６に対して出力する。
コマンドデコーダ１６は、ＲＥＡＤコマンドまたはＷＲＴコマンドが入力されたとき、内部クロック信号ＰＣＬＫに基づいて、ワンショット信号であるヒューズイネーブル信号ＦＵＳＥＴをＦＵＳＥ制御回路１８ａに対して出力する。ワンショット信号とは、非活性レベル（Ｌレベル）から活性レベル（Ｈレベル）へ遷移し、再びＬレベルへ遷移する信号である。コマンドデコーダ１６は、半導体装置１０が第１の動作モードへ移行している場合、内部クロック信号ＰＣＬＫの立ち上がりに同期し、かつ、パルス幅（活性レベルの期間Ｔ３）が内部クロック信号ＰＣＬＫ（及び外部クロック信号ＣＬＫ）のパルス幅に依存しない一定幅のヒューズイネーブル信号ＦＵＳＥＴをＦＵＳＥ制御回路１８ａに対して出力する。
また、コマンドデコーダ１６は、半導体装置１０が第２の動作モードへ移行している場合、内部クロック信号ＰＣＬＫの立ち上がり及び立下りに同期し、かつ、パルス幅が内部クロック信号ＰＣＬＫ（及び外部クロック信号ＣＬＫ）のパルス幅と同一幅のヒューズイネーブル信号ＦＵＳＥＴをＦＵＳＥ制御回路１８ａに対して出力する。
ＦＵＳＥ制御回路１８ａは、ヒューズイネーブル信号ＦＵＳＥＴ、及び内部クロック同期制御信号ＴＲＲＦＤＥＴＡＢに基づいて、ＦＵＳＥ判定回路２０が、カラムアドレスと冗長ＲＯＭアドレスとが一致するか否かを判定する際の判定時間を規定するヒューズ判定信号ＲＲＦＤＥＴＡを生成する（詳細後述）。
【００３５】
ここで、ＦＵＳＥ判定回路２０（アドレス比較回路）の回路構成について説明する。
図４は、図３のＦＵＳＥ判定回路２０の一構成例を示す回路図である。もちろん、ＦＵＳＥ判定回路２０の回路構成は、カラムアドレスと冗長ＲＯＭアドレスとをヒューズイネーブル信号ＦＵＳＥＴが活性レベルの場合に比較し、一致する場合、リダンダンシＹドライバ１４２を選択し、一致しない場合、カラムデコーダ１４を選択する冗長Ｈｉｔ信号を生成できる回路であれば、図４に示す回路構成に限るものではない。
また、本実施形態において、アドレスバッファ１２により取り込まれたカラムアドレスは、４ビットのアドレスであるものとして説明する。もちろん、カラムアドレスのビット数は、この数に限定されるものではない。
ＦＵＳＥ判定回路２０は、図４に示すように、ＰＭＯＳトランジスタ５０、アドレス比較部４０、ＮＭＯＳトランジスタ５１、ラッチ部６０、インバータ回路６３を含んで構成される。
【００３６】
ＰＭＯＳトランジスタ５０において、ソースは電源配線に接続されて電源電圧Ｖｃｃが供給され、ゲートはＦＵＳＥ制御回路１８ａに接続されてヒューズ判定信号ＲＲＦＤＥＴＡが入力され、ドレインは接続点Ｎｄ１（判定ノード）に接続される。
ＰＭＯＳトランジスタ５０は、ヒューズ判定信号ＲＲＦＤＥＴＡが非活性レベル（Ｌレベル）のとき、導通（オン）し、接続点Ｎｄ１を電源電圧Ｖｃｃまで充電している。また、ＰＭＯＳトランジスタ５０は、ヒューズ判定信号ＲＲＦＤＥＴＡが活性レベル（Ｈレベル）になると、非導通（オフ）し、接続点Ｎｄ１をＨレベルのフローティング状態とする。
【００３７】
アドレス比較部４０は、ヒューズ列４１、及びＮＭＯＳトランジスタ列４２より構成される。
ヒューズ列４１は、本実施形態では、例えばゲート電極と同じくポリシリコン等で形成された、レーザー等で物理的に溶断される８個のヒューズ素子Ｆ１〜Ｆ８で構成される。もちろん、ヒューズ素子はレーザーでなく、電気的に溶断されるヒューズであってもよいし、或いはアンチヒューズであってもよい。ヒューズ素子Ｆ１〜Ｆ８各々の一端は、接続点Ｎｄ１に接続され、各々の他端はＮＭＯＳトランジスタＮ１〜Ｎ８各々のドレインに接続される。
また、ＮＭＯＳトランジスタ列４２は、８個のＮＭＯＳトランジスタＮ１〜Ｎ８で構成される。ＮＭＯＳトランジスタ列４２において、ＮＭＯＳトランジスタＮ１〜Ｎ８各々のドレインは、ヒューズ素子Ｆ１〜Ｆ８の他端に接続され、各々のソースは、接続点Ｎｄ２に接続される。また、ＮＭＯＳトランジスタ列４２において、ＮＭＯＳトランジスタＮ１〜Ｎ８各々のゲートは、アドレスバッファ１２に接続され、アドレスバッファ１２が取り込んだカラムアドレス（ＡＹ０〜ＡＹ３）とその反転信号（／ＡＹ０〜／ＡＹ３）が入力される。
このようにして、８個のヒューズ素子Ｆ１〜Ｆ８各々は、８個のＮＭＯＳトランジスタＮ１〜Ｎ８の一つ（ヒューズ素子ＦｉはＮＭＯＳトランジスタＮｉ）と直列回路を構成する。８個の直列回路各々は、接続点Ｎｄ１と接続点Ｎｄ２との間に並列に接続される。
この８個の直列回路のうち、ヒューズ素子が溶断されておらず、かつ、そのヒューズ素子に接続されたＮＭＯＳトランジスタのゲートにＨレベルのカラムアドレスが入力される直列回路は、接続点Ｎｄ１と接続点Ｎｄ２とを電気的に接続する電流パスを形成する。
ＮＭＯＳトランジスタ５１においては、ドレインは接続点Ｎｄ２に接続され、ゲートはＦＵＳＥ制御回路１８ａに接続されてヒューズ判定信号ＲＲＦＤＥＴＡが入力され、ソースは接地される。ＮＭＯＳトランジスタ５１は、ヒューズ判定信号ＲＲＦＤＥＴＡが活性レベル（Ｈレベル）のとき、導通（オン）し、上記直列回路のいずれかが電流パスを形成する場合、その直列回路とともに接続点Ｎｄ１を接地電圧Ｖｓｓまで放電する。また、ＮＭＯＳトランジスタ５１は、ヒューズ判定信号ＲＲＦＤＥＴＡが非活性レベル（Ｌレベル）になると、非導通（オフ）する。
【００３８】
ラッチ部６０は、ナンド回路６１及びナンド回路６２より構成される。ナンド回路６１において、２入力のうち一方の入力は接続点Ｎｄ１に接続され、他方の入力はナンド回路６２の出力に接続される。また、ナンド回路６１の出力は、カラムデコーダ１４、インバータ回路６３、及びナンド回路６２の２入力のうち一方の入力に接続される。ナンド回路６２において、一方の入力はナンド回路６１の出力に接続され、他方の入力はＦＵＳＥ制御回路１８ａに接続されてリセット信号ＲＲＦＰＲＥＢが入力される。また、ナンド回路６２の出力は、ナンド回路６１の他方の入力に接続される。
ここで、ＦＵＳＥ制御回路１８ａは、ヒューズ判定信号ＲＲＦＤＥＴＡを活性レベル（Ｈレベル）に遷移させる前に、リセット信号ＲＲＦＰＲＥＢを非活性レベル（Ｈレベル）に遷移させる。また、ＦＵＳＥ制御回路１８ａは、メモリセルからのデータ読み出し動作またはメモリセルへのデータ書込み動作終了後に、リセット信号ＲＲＦＰＲＥＢを活性レベル（Ｌレベル）に遷移させる。リセット信号ＲＲＦＰＲＥＢがＨレベルの間、冗長ＨＩＴ信号のレベルを保持（ラッチ）しておくためである。
インバータ回路６３は、ナンド回路６１の出力に接続され、出力はリダンダンシＹドライバ１４２に接続される。
なお、本実施形態において、冗長ＨＩＴ信号は、ナンド回路６１の出力信号とインバータ回路６３の出力信号との互いにレベルが相補的な信号から構成される。カラムデコーダ１４は、ナンド回路６１の出力信号がＨレベルのとき選択され、一方、リダンダンシＹドライバ１４２は、インバータ回路６３の出力信号がＬレベルであり、非選択状態となる。また、リダンダンシＹドライバ１４２は、インバータ回路６３の出力信号がＨレベルのとき、選択され、一方、カラムデコーダ１４は、ナンド回路６１の出力信号がＬレベルであり、非選択状態となる。
【００３９】
上記構成のＦＵＳＥ判定回路２０に、カラムアドレスＡＹ０〜ＡＹ３のうちのＡＹ３をＭＳＢ（最上位ビット）、ＡＹ０をＬＳＢ（最下位ビット）として、例えば「１０００（２進数）」を、冗長ＲＯＭアドレスとしてアドレス比較部４０にプログラムする場合について説明する。この場合、ヒューズ列４１を構成するヒューズ素子のうち、ヒューズ素子Ｆ２、Ｆ４、Ｆ６、Ｆ７がレーザーによって溶断される。これにより、アドレス比較部４０のヒューズ列４１に冗長ＲＯＭアドレス（ヒューズに記憶したアドレス）が記憶される。アドレスバッファ１２が、ヒューズ判定信号ＲＲＦＤＥＴＡが活性レベル（Ｈレベル）の期間（判定期間）において、ヒューズ素子にプログラムされた（ヒューズ列４１に記憶された）冗長ＲＯＭアドレスと一致する内部カラムアドレス（「ＡＹ３，ＡＹ２，ＡＹ１，ＡＹ０」＝「１０００」、かつ「／ＡＹ３，／ＡＹ２，／ＡＹ１，／ＡＹ０」＝「０１１１」）を、ＮＭＯＳトランジスタ列４２を構成する各トランジスタのゲートに供給する。このとき、接続点Ｎｄ１（判定ノード）から接地への電流パスが存在しないので、判定ノードはＨレベルに維持される。ナンド回路６１は、出力信号をＬレベルに維持し、インバータ回路６３は出力信号をＨレベルに維持する。これにより、ＦＵＳＥ判定回路２０は、リダンダンシＹドライバ１４２を選択し、カラムデコーダ１４を非選択状態とする。
一方、アドレスバッファ１２が、ヒューズ判定信号ＲＲＦＤＥＴＡがＨレベルの期間において、ヒューズ列４１に記憶された冗長ＲＯＭアドレスと一致しない内部カラムアドレスを、ＮＭＯＳトランジスタ列４２を構成する各トランジスタのゲートに供給する。このとき、接続点Ｎｄ１（判定ノード）から接地への電流パスが存在し、判定ノードはＬレベルへディスチャージされる。ナンド回路６１は、出力信号をＬレベルからＨレベルへ遷移させ、インバータ回路６３は出力信号をＨレベルからＬレベルへ遷移させる。これにより、ＦＵＳＥ判定回路２０は、カラムデコーダ１４を選択し、リダンダンシＹドライバ１４２を非選択状態とする。
【００４０】
ここで、アドレスバッファ１２が、冗長ＲＯＭアドレスと一致しない内部カラムアドレスとして、例えば内部カラムアドレス（「ＡＹ３，ＡＹ２，ＡＹ１，ＡＹ０」＝「１００１」、かつ「／ＡＹ３，／ＡＹ２，／ＡＹ１，／ＡＹ０」＝「０１１０」）を、ＮＭＯＳトランジスタ列４２を構成する各トランジスタのゲートに供給する場合を考える。この場合、接続点Ｎｄ１（判定ノード）から接地への電流パスは、ヒューズ素子Ｆ１及びＮＭＯＳトランジスタＮ１から構成される直列回路だけになるので、判定ノードをＬレベルへディスチャージする時間が、２以上の直列回路でディスチャージする場合に比べてディスチャージ時間が長くなる。このような状態で、ヒューズ判定信号ＲＲＦＤＥＴＡのパルス幅が短い場合、判定ノードがＬレベルへディスチャージされない状態で、判定が終了し、カラムデコーダ１４を選択するにも関らず、リダンダンシＹドライバ１４２を選択する誤判定が発生してしまう。また、ヒューズ素子やトランジスタの製造上のばらつきによって、ディスチャージ時間やヒューズ判定信号ＲＲＦＤＥＴＡのパルス幅が変化し、誤判定しやすくなる場合も生じ得る。このパルス幅の適正な時間（誤判定を起さない時間）を評価し、パルス幅の最適化を可能とするため、本発明においては、ＦＵＳＥ制御回路１８ａが、外部クロックのパルス幅に依存させたパルス幅のヒューズ判定信号ＲＲＦＤＥＴＡをＦＵＳＥ判定回路２０に出力できる構成としている。この構成について引き続き説明する。
【００４１】
図５は、ＦＵＳＥ制御回路１８ａのブロック構成を示す図である。
ＦＵＳＥ制御回路１８ａは、外部クロック立下りエッジ検出回路３０ａ、遅延回路ＤＬＹ、ナンド回路３１、ナンド回路３２、及びインバータ回路３３を含んで構成される。
外部クロック立下りエッジ検出回路３０ａは、内部クロック同期制御信号ＴＲＲＦＤＥＴＡＢが活性レベル（Ｌレベル）のとき、内部クロック信号ＰＣＬＫの立下りを検出して、テスト信号ＴＲＥＤＳＥＴＢを活性レベル（Ｌレベル）に遷移させる回路である。具体的には、半導体装置１０が第２の動作モードへ移行し、かつ、内部クロック信号ＰＣＬＫがＬレベルに遷移している期間、テスト信号ＴＲＥＤＳＥＴＢをＬレベルに維持する。
遅延回路ＤＬＹにおいて、入力はコマンドデコーダ１６に接続されてヒューズイネーブル信号ＦＵＳＥＴが入力され、出力はナンド回路３１の２入力のうち一方の入力に接続される。遅延回路ＤＬＹは、ヒューズイネーブル信号ＦＵＳＥＴを所定期間遅延させて、遅延させたヒューズイネーブル信号ＦＵＳＥＴをナンド回路３１に対して出力する。
なお、この所定期間を、外部から遅延回路ＤＬＹの遅延時間を調整することが可能な、つまり、可変とする構成としてもよい。例えば、第１及び第２の動作モードが設定されるモードレジスタ１７に、ＭＲＳコマンドと、アドレス端子にＭＲＳコードを供給し、ＭＲＳコードが第１及び第２の動作モードを設定するときとは異なる複数の論理に一致した場合、それぞれの論理に応じて、遅延回路ＤＬＹにコードに応じた遅延時間が設定される構成としてもよい。
【００４２】
ナンド回路３１において、一方の入力は遅延回路ＤＬＹに接続されて、遅延されたヒューズイネーブル信号ＦＵＳＥＴが入力され、他方の入力は外部クロック立下りエッジ検出回路３０ａに接続されて、テスト信号ＴＲＥＤＳＥＴＢが入力される。ナンド回路３１の出力は、ナンド回路３２の２入力のうち他方の入力に接続される。
ナンド回路３１は、遅延されたヒューズイネーブル信号ＦＵＳＥＴとテスト信号ＴＲＥＤＳＥＴＢとの両方がＨレベルのとき、出力信号をＨレベルからＬレベルに遷移させる。また、ナンド回路３１は、遅延されたヒューズイネーブル信号ＦＵＳＥＴとテスト信号ＴＲＥＤＳＥＴＢとの少なくとも一方がＬレベルのとき、出力信号をＨレベルに維持する。
ここで、遅延回路ＤＬＹとナンド回路３１から構成される回路の遅延時間（テスト信号ＴＲＥＤＳＥＴＢがＨレベルのとき、ヒューズイネーブル信号ＦＵＳＥＴがＨレベルになってからナンド回路３１の出力がＬレベルになるまでの時間）は、図５に示すように時間Ｔ４であるものとする。
【００４３】
ナンド回路３２において、一方の入力はコマンドデコーダ１６に接続されてヒューズイネーブル信号ＦＵＳＥＴが入力され、他方の入力はナンド回路３１に接続されて、ナンド回路３１の出力信号が入力される。ナンド回路３２の出力は、インバータ回路３３の入力に接続される。
ナンド回路３２は、ヒューズイネーブル信号ＦＵＳＥＴとナンド回路３１の出力信号との両方がＨレベルのとき、出力信号をＨレベルからＬレベルに遷移させる。また、ナンド回路３２は、ヒューズイネーブル信号ＦＵＳＥＴとナンド回路３１の出力信号との少なくとも一方がＬレベルのとき、出力信号をＨレベルに維持する。
インバータ回路３３は、入力がナンド回路３２の出力に接続されて、ナンド回路３２の出力信号を論理反転し、ヒューズ判定信号ＲＲＦＤＥＴＡをＦＵＳＥ判定回路２０に対して出力する。
【００４４】
図３に戻って、コマンド制御回路２３の第１の動作モード、第２の動作モードにおける動作について、それぞれ図６、図７に示すタイミングチャートを用いて説明する。
図６及び図７は、それぞれ各動作モードにおいて外部クロック信号ＣＬＫのパルス幅が変化したときの内部クロック信号ＰＣＬＫ、ヒューズイネーブル信号ＦＵＳＥＴ、及びヒューズ判定信号ＲＲＦＤＥＴＡの論理変化及びパルス幅を示したタイミングチャートである。
【００４５】
時刻ｔ１において、外部クロック信号ＣＬＫの立ち上がりに応じて、ＭＲＳコマンド及びＭＲＳコードが半導体装置１０に供給される。モードレジスタ１７は、コマンドデコーダ１６に外部から供給されるコマンドがＭＲＳコマンド及びアドレス端子に供給されるＭＲＳコードが第１の動作モードを示す場合、活性レベル（Ｈレベル）の内部クロック同期制御信号ＴＣＫＳＹＮＣをＰＣＬＫ生成回路２１ａに出力する。ＰＣＬＫ生成回路２１ａは、活性レベルの内部クロック同期制御信号ＴＣＫＳＹＮＣが入力される期間において、外部クロック信号ＣＬＫの立ち上がりに応じて、活性レベル（Ｈレベル）となる内部クロック信号ＰＣＬＫ（パルス幅が時間Ｔ２であり、外部クロック信号ＣＬＫのパルス幅である時間Ｔ１とは異なるパルス幅である）を、コマンドデコーダ１６及びＦＵＳＥ制御回路１８ａに出力し続ける。
【００４６】
コマンドデコーダ１６は、この内部クロック信号ＰＣＬＫが入力されている期間において、ＲＥＡＤまたはＷＲＴコマンドが供給されると、内部クロック信号ＰＣＬＫの立ち上がりに応じて活性レベルとなり、予め設定された期間経過後に非活性レベルとなるワンショット信号であるヒューズイネーブル信号ＦＵＳＥＴを、ＦＵＳＥ制御回路１８ａに出力する。図６に示す場合、コマンドデコーダ１６は、時刻ｔ２において、活性レベルのパルス幅が時間Ｔ３であるヒューズイネーブル信号ＦＵＳＥＴを出力する。
【００４７】
ＦＵＳＥ制御回路１８ａにヒューズイネーブル信号ＦＵＳＥＴが入力されると、内部のナンド回路３１は、入力されるテスト信号ＴＲＥＤＳＥＴＢが非活性レベル（Ｈレベル）であるが、まだ遅延回路ＤＬＹの出力はＬレベルであるので、Ｈレベルの出力信号を出力している。ナンド回路３２は出力信号をＬレベルへ遷移させ、インバータ回路３３は遅延回路ヒューズ判定信号ＲＲＦＤＥＴＡを活性レベル（Ｈレベル）に遷移させ、ＦＵＳＥ判定回路２０に出力する（時刻ｔ３）。ＦＵＳＥ判定回路２０は、カラムアドレスと冗長ＲＯＭアドレスとが一致するか否かの判定を開始する。
続いて、ＦＵＳＥ制御回路１８ａにおいて、遅延回路ＤＬＹは、内部の遅延回路に設定された遅延時間経過後に、Ｈレベルの出力信号を出力し、ナンド回路３１は出力信号をＬレベルに遷移させる。これにより、ナンド回路３２は出力信号をＨレベルに遷移させ、インバータ回路３３はヒューズ判定信号ＲＲＦＤＥＴＡを非活性レベル（Ｌレベル）に遷移させる。ＦＵＳＥ判定回路２０は、カラムアドレスと冗長ＲＯＭアドレスとが一致するか否かの判定を終了する。
このように、ＦＵＳＥ判定回路２０におけるカラムアドレスと冗長ＲＯＭアドレスが一致するか否かの判定は、ヒューズ判定信号ＲＲＦＤＥＴＡが活性レベル（Ｈレベル）の期間（図６に示す時間Ｔ４）に行われる。つまり、カラムアドレスと冗長ＲＯＭアドレスが一致するか否かの判定期間は、遅延回路ＤＬＹとナンド回路３１から構成される回路の遅延時間（時間Ｔ４）である。なお、図６に示す時間Ｔ３は、遅延回路ＤＬＹとナンド回路３１から構成される回路によるヒューズ判定信号ＲＲＦＤＥＴＡのリセット（非活性レベルにする）を有効にするため、時間Ｔ４より長く設定される。
ＦＵＳＥ判定回路２０は、このヒューズ判定信号ＲＲＦＤＥＴＡが活性レベルの場合に、カラムアドレスと冗長ＲＯＭアドレスとのアドレス比較を実行し、比較結果に基づいてカラムデコーダ１４及びリダンダンシＹドライバ１４２のいずれか一方を選択する。
【００４８】
図６において、時刻ｔ４以降は、外部クロック信号ＣＬＫのパルス幅が時刻ｔ１における場合よりも長くなった場合を示している。この場合であっても、ＰＣＬＫ生成回路２１ａは、外部クロック信号ＣＬＫの立ち上がり（時刻ｔ４）に応じて、活性レベル（Ｈレベル）となる内部クロック信号ＰＣＬＫ（パルス幅が時間Ｔ２）を、コマンドデコーダ１６及びＦＵＳＥ制御回路１８ａに出力し続ける。また、コマンドデコーダ１６は、この内部クロック信号ＰＣＬＫが入力されている期間において、ＲＥＡＤまたはＷＲＴコマンドが供給されると、内部クロック信号ＰＣＬＫの立ち上がりに応じて活性レベルとなり、予め設定された期間経過後に非活性レベルとなるワンショット信号である、活性レベルのパルス幅が時間Ｔ３であるヒューズイネーブル信号ＦＵＳＥＴを、ＦＵＳＥ制御回路１８ａに出力する（時刻ｔ５）。時刻ｔ６において、ＦＵＳＥ制御回路１８ａは、ヒューズ判定信号ＲＲＦＤＥＴＡを活性レベル（Ｈレベル）に遷移させ、時間Ｔ４経過後に、ヒューズ判定信号ＲＲＦＤＥＴＡを非活性レベル（Ｌレベル）に遷移させる。ＦＵＳＥ判定回路２０は、カラムアドレスと冗長ＲＯＭアドレスが一致するか否かの判定を、このヒューズ判定信号ＲＲＦＤＥＴＡが活性レベル（Ｈレベル）の期間（図６に示す時間Ｔ４）に実行する。
【００４９】
このように、第１の動作モードが設定された半導体装置１０は、外部クロック信号ＣＬＫのパルス幅に依存しないで、カラムアドレスと冗長ＲＯＭアドレスが一致するか否かの判定を、ＦＵＳＥ判定回路２０において行う。しかし、ＦＵＳＥ判定回路２０が、上述したように誤判定する場合を考慮して、最適なヒューズ判定期間（遅延時間Ｔ４）を求める評価を行うため、半導体装置１０は第２の動作モードを有している。続いて、図７を用いて第２の動作モードについて説明する。
【００５０】
時刻ｔ１において、外部クロック信号ＣＬＫの立ち上がりに応じて、ＭＲＳコマンド及びＭＲＳコードが半導体装置１０に供給される。モードレジスタ１７は、コマンドデコーダ１６に外部から供給されるコマンドがＭＲＳコマンド及びアドレス端子に供給されるＭＲＳコードが第２の動作モードを示す場合、活性レベル（Ｌレベル）の内部クロック同期制御信号ＴＲＲＦＤＥＴＡＢをＰＣＬＫ生成回路２１ａに出力する。ＰＣＬＫ生成回路２１ａは、活性レベルの内部クロック同期制御信号ＴＲＲＦＤＥＴＡＢが入力される期間において、外部クロック信号ＣＬＫの立ち上がりに応じて、活性レベル（Ｈレベル）となり、かつ、活性レベルの期間が外部クロック信号ＣＬＫのパルス幅（時間Ｔ１０）と等しいパルス幅である内部クロック信号ＰＣＬＫ（パルス幅が時間Ｔ２０）を、コマンドデコーダ１６及びＦＵＳＥ制御回路１８ａに出力し続ける。
【００５１】
コマンドデコーダ１６は、この内部クロック信号ＰＣＬＫが入力されている期間において、ＲＥＡＤまたはＷＲＴコマンドが供給されると、内部クロック信号ＰＣＬＫの立ち上がりに応じて活性レベル（Ｈレベル）となり、かつ、活性レベルの期間が内部クロック信号ＰＣＬＫと等しいワンショット信号であるヒューズイネーブル信号ＦＵＳＥＴを、ＦＵＳＥ制御回路１８ａに出力する。図７に示す場合、コマンドデコーダ１６は、時刻ｔ２において、活性レベルのパルス幅が時間Ｔ１２である（つまり、外部クロック信号ＣＬＫのパルス幅とも等しい）ヒューズイネーブル信号ＦＵＳＥＴを出力する。
【００５２】
ＦＵＳＥ制御回路１８ａにヒューズイネーブル信号ＦＵＳＥＴが入力されると、内部のナンド回路３１は、入力されるテスト信号ＴＲＥＤＳＥＴＢが非活性レベル（Ｈレベル）であるが、まだ遅延回路ＤＬＹの出力はＬレベルであるので、Ｈレベルの出力信号を出力している。このため、ナンド回路３２は、出力信号をＬレベルへ遷移させ、インバータ回路３３はヒューズ判定信号ＲＲＦＤＥＴＡを活性レベル（Ｈレベル）に遷移させ、ＦＵＳＥ判定回路２０に出力する（時刻ｔ３）。ＦＵＳＥ判定回路２０は、カラムアドレスと冗長ＲＯＭアドレスとが一致するか否かの判定を開始する。
続いて、ＦＵＳＥ制御回路１８ａにおいて、外部クロック立下りエッジ検出回路３０ａは、内部クロック同期制御信号ＴＲＲＦＤＥＴＡＢが活性レベル（Ｌレベル）であるので、内部クロック信号ＰＣＬＫがＬレベルに遷移したことを検出して、テスト信号ＴＲＥＤＳＥＴＢを活性レベル（Ｌレベル）に遷移させる。これにより、ナンド回路３１は、遅延回路ＤＬＹにより遅延されたヒューズイネーブル信号ＦＵＳＥＴがＨレベルになる前に、出力信号をＨレベルに維持する。つまり、ナンド回路３２において、他方の入力へ入力されるナンド回路３１の出力信号はＨレベルであるので、第１の動作モードで行われるヒューズイネーブル信号ＦＵＳＥＴと、遅延回路ＤＬＹにより遅延させたヒューズイネーブル信号（ナンド回路３１の出力信号）との論理積演算は禁止される。このように、ナンド回路３２は、外部クロック立下りエッジ検出回路３０ａがテスト信号ＴＲＥＤＳＥＴＢを活性レベル（Ｌレベル）に遷移させたことにより、ヒューズイネーブル信号ＦＵＳＥＴを論理反転するインバータ回路となる。これにより、ナンド回路３２は、遅延回路ＤＬＹに設定された遅延時間とは無関係に、入力されるヒューズイネーブル信号ＦＵＳＥＴが非活性レベル（Ｌレベル）となると、出力信号をＨレベルにする。また、インバータ回路３３はヒューズ判定信号ＲＲＦＤＥＴＡを非活性レベル（Ｌレベル）に遷移させ、ＦＵＳＥ判定回路２０に出力する。ＦＵＳＥ判定回路２０は、カラムアドレスと冗長ＲＯＭアドレスが一致するか否かの判定を終了する。
このように、ＦＵＳＥ判定回路２０におけるカラムアドレスと冗長ＲＯＭアドレスが一致するか否かの判定は、ヒューズ判定信号ＲＲＦＤＥＴＡが活性レベル（Ｈレベル）の期間（図６に示す時間Ｔ１３）に行われる。つまり、カラムアドレスと冗長ＲＯＭアドレスが一致するか否かの判定期間は、第１の動作モードにおける時間Ｔ４ではなく、外部クロック信号のパルス幅と等しい時間Ｔ１０である。
ＦＵＳＥ判定回路２０は、このヒューズ判定信号ＲＲＦＤＥＴＡが活性レベルの場合に、カラムアドレスと冗長ＲＯＭアドレスとのアドレス比較を実行し、比較結果に基づいてカラムデコーダ１４及びリダンダンシＹドライバ１４２のいずれか一方を選択する。
【００５３】
時刻ｔ４以降は、外部クロック信号ＣＬＫのパルス幅が長くなった場合を示している。この場合であっても、ＰＣＬＫ生成回路２１ａは、外部クロック信号ＣＬＫの立ち上がり（時刻ｔ４）に応じて、活性レベル（Ｈレベル）となる内部クロック信号ＰＣＬＫ（パルス幅が時間Ｔ２１であって外部クロック信号ＣＬＫのパルス幅Ｔ２０と等しい）を、コマンドデコーダ１６及びＦＵＳＥ制御回路１８ａに出力し続ける。また、コマンドデコーダ１６は、この内部クロック信号ＰＣＬＫが入力されている期間において、ＲＥＡＤまたはＷＲＴコマンドが供給されると、内部クロック信号ＰＣＬＫの立ち上がりに応じて活性レベルとなり、活性レベルのパルス幅が時間Ｔ２２と等しい（時間Ｔ２０、Ｔ２１とも等しい）ヒューズイネーブル信号ＦＵＳＥＴを、ＦＵＳＥ制御回路１８ａに出力する（時刻ｔ５）。時刻ｔ６において、ＦＵＳＥ制御回路１８ａは、ヒューズ判定信号ＲＲＦＤＥＴＡを非活性レベル（Ｌレベル）から活性レベル（Ｈレベル）に遷移させ、時間Ｔ２３（時間Ｔ２０、Ｔ２１、Ｔ２２と等しい時間）経過後に、ヒューズ判定信号ＲＲＦＤＥＴＡをＨレベルからＬレベルに遷移させる。ＦＵＳＥ判定回路２０は、カラムアドレスと冗長ＲＯＭアドレスが一致するか否かの判定を、このヒューズ判定信号ＲＲＦＤＥＴＡが活性レベル（Ｈレベル）の期間（図６に示す時間Ｔ２３）に実行する。
【００５４】
図８は、本願発明の半導体装置１０に関連する半導体装置におけるコマンド制御回路２３のブロック図である。また、図９は、図８に示すＦＵＳＥ制御回路１８ｂの回路図である。図８は図３に、図９は図５にそれぞれ対応する。
半導体装置１０に関連する半導体装置は、図８に示すように、半導体装置１０と同様、第１の動作モードに対応するコードが設定され、内部クロック同期制御信号ＴＣＫＳＹＮＣを発生するテスト回路（ＰＣＬＫ外部ＣＬＫ同期テスト回路１７ａ）を備えている。また、半導体装置１０に関連する半導体装置は、図９に示すように、ヒューズイネーブル信号ＦＵＳＥＴと、遅延されたヒューズイネーブル信号との論理積をとる構成を有するＦＵＳＥ制御回路１８ｂを備えている。
このため、半導体装置１０に関連する半導体装置には、半導体装置１０と同様、第１の動作モードを設定することができる。
一方、半導体装置１０に関連する半導体装置は、図８に示すように、半導体装置１０と相違して、第２の動作モードに対応するコードが設定され、内部クロック同期制御信号ＴＲＲＦＤＥＴＡＢを発生するテスト回路（ＴＲＲＦＤＥＴＡＢテスト回路１７ｂ）を備えていない。そのため、半導体装置１０に関連する半導体装置は、図９に示すように、半導体装置１０と相違して、外部クロック立下りエッジ検出回路３０ａを備えていない。遅延回路ＤＬＹの出力は、インバータ回路３４の入力に接続され、インバータ回路３４の出力がナンド回路３２の他方の入力に接続される。
このため、半導体装置１０に関連する半導体装置には、半導体装置１０と相違し、第２の動作モードを設定することができない。
【００５５】
つまり、第２の動作モードを設定可能な半導体装置１０は、関連する半導体装置と異なり、外部クロック信号ＣＬＫのパルス幅と同じ期間に、カラムアドレスと冗長ＲＯＭアドレスが一致するか否かの判定を、ＦＵＳＥ判定回路２０において行うことができる。そのため、ＦＵＳＥ判定回路２０が、誤判定するか否かの評価を、外部クロック信号ＣＬＫのパルス幅を変化させて行うことができる。そして、この評価により、最適なヒューズ判定期間（遅延時間Ｔ４）を求めることができる。
例えば、十分判定時間の長いパルス幅でＦＵＳＥ判定回路２０を動作させて、通常メモリセル領域１１１及び冗長メモリセル領域１１２各々におけるメモリセルへデータを書きこむ。続いて、判定時間の短いパルス幅でＦＵＳＥ判定回路２０を動作させて、書き込んだメモリセルからデータを読み出し、書き込んだデータと読み出したデータが一致するか否かを評価する。このような評価を外部クロック信号ＣＬＫのパルス幅を変化させて実行することで、ＦＵＳＥ判定回路２０がカラムデコーダ１４とリダンダンシＹドライバ１４２とを正常に選択した場合の外部クロック信号ＣＬＫのパルス幅を求めることができる。言い換えれば、ＦＵＳＥ判定回路２０における判定期間を規定するヒューズ判定信号ＲＲＦＤＥＴＡの最適なパルス幅を求めることができる。
また、このように判定時間の最適なパルス幅を求めることができるので、図５に示す遅延回路ＤＬＹに、この最適なパルス幅に基づいて遅延時間を設定すれば、第１の動作モードにおいても（パルス幅を固定した状態でも）、ＦＵＳＥ判定回路２０は最適なパルス幅で判定できるので、ＦＵＳＥ判定回路２０の誤判定を抑制することができる。
【００５６】
このように、半導体装置１０は、供給されるヒューズ判定信号（ヒューズ判定信号ＲＲＦＤＥＴＡ）が活性レベルの場合に、入力されるアドレスがヒューズに記憶したアドレスと一致するか否かを判定するアドレス比較回路（ＦＵＳＥ判定回路２０）と、外部から半導体装置に供給される外部クロックのレベルの遷移に応じて、前記ヒューズ判定信号の活性レベル及び非活性レベルを制御するヒューズ制御回路（ＦＵＳＥ制御回路１８ａ）と、を備えることを特徴とする。
【００５７】
本発明の半導体装置１０によれば、外部クロックの遷移に応じてヒューズ判定信号ＲＲＦＤＥＴＡのパルス幅を調整できるので、半導体装置の評価工程において、アドレス比較回路（ＦＵＳＥ判定回路２０）が誤判定しないヒューズ判定信号ＲＲＦＤＥＴＡの活性レベルの期間を定量的に求めることができる。また、このようにして求められた活性レベルの期間に応じた遅延時間を、制御回路（ＦＵＳＥ制御回路１８ａ）を構成する遅延回路（遅延回路ＤＬＹ）に設定することで、ヒューズ判定信号ＲＲＦＤＥＴＡの活性レベルの期間をアドレス比較回路が誤判定しない期間にし、アドレス比較回路の信頼性を向上することができる。
【００５８】
本願の技術思想は、ヒューズを有する半導体装置に適用できる。更に、図面で開示した各ブロックの接続方法や回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限られない。
例えば、上記実施形態の説明においては、ＦＵＳＥ制御回路１８ａに外部クロック立下りエッジ検出回路３０ａを設ける構成としたが、内部クロック同期制御信号ＴＲＲＦＤＥＴＡＢをナンド回路３１の他方の入力に直接接続する構成としてもよい。内部クロック同期制御信号ＴＲＲＦＤＥＴＡＢが活性レベル（Ｌレベル）の場合に、すなわち、モードレジスタ１７に第２の動作モードが設定されている期間、ナンド回路３２の論理積演算は、他方の入力がＨレベルに固定されることから禁止される。そのため、ヒューズイネーブル信号ＦＵＳＥＴが非活性レベル（Ｌレベル）から活性レベル（Ｈレベル）になると、ＦＵＳＥ制御回路１８ａは、ヒューズ判定信号ＲＲＦＤＥＴＡを非活性レベルから活性レベルへ遷移させる。また、ヒューズイネーブル信号ＦＵＳＥＴがＨレベルからＬレベルになると、ＦＵＳＥ制御回路１８ａは、ヒューズ判定信号ＲＲＦＤＥＴＡを活性レベルから非活性レベルへ遷移させる。いずれにしろ、ＦＵＳＥ制御回路１８ａは、半導体装置１０に第２の動作モードが設定されている期間、外部クロック信号ＣＬＫに完全に同期した（立ち上がり及び立ち下がりが外部クロック信号ＣＬＫの遷移に応じ、かつ、パルス幅も外部クロック信号ＣＬＫと同一幅である）ヒューズ判定信号ＲＲＦＤＥＴＡを発生する。ＦＵＳＥ判定回路２０は、ヒューズ判定信号ＲＲＦＤＥＴＡが活性レベルの場合に、すなわち、外部クロックと同じパルス幅の期間、外部アドレスと冗長ＲＯＭアドレスとの比較判定動作を実行し、カラムデコーダ１４とリダンダンシＹドライバ１４２との選択動作を制御する。
【００５９】
また、実施形態の説明においては、冗長カラム列へ置換する場合のリダンダンシ方式について説明したが、カラムリダンダンシーに限るものではなく、ワード線を置換するロウリダンダンシー方式に適用してもよい。
【００６０】
また、本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。本発明の実施形態においては、主にメモリ（Memory）での実施例を開示したが、これに限られず、メモリ以外の半導体装置、例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）等の半導体装置全般に、本発明を適用することができる。更にこれらの半導体装置は、冗長メモリセルとレギュラーメモリセル(通常メモリセル)を含んでいても良い。
また、このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
また、トランジスタは、電界効果トランジスタ（Field Eeffect Transistor;FET）であれば良く、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、TFT(Thin Film Transistor)等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
更に、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタ、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタの代表例である。
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００６１】
１０…半導体装置、１１…メモリセルアレイ、１１１…通常メモリセル領域、１１２…冗長メモリセル領域、１１１ｍ，１１２ｍ…メモリセル、１１ａ…ワード線、１１ｂ，１１ｃ…ビット線、１２…アドレスバッファ、１３…ロウデコーダ、１４…カラムデコーダ、１５…センスアンプ、１６…コマンドデコーダ、１７…モードレジスタ、１７ａ…ＰＣＬＫ外部ＣＬＫ同期テスト回路、１７ｂ…ＴＲＲＦＤＥＴＡＢテスト回路、１８…制御回路、１８ａ，１８ｂ…ＦＵＳＥ制御回路、１９…データ入出力回路、２０…ＦＵＳＥ判定回路、２１…クロック生成回路、２１ａ…ＰＣＬＫ生成回路、２３…コマンド制御回路、１４２…リダンダンシＹドライバ、ＴＣＫＳＹＮＣ，ＴＲＲＦＤＥＴＡＢ…内部クロック同期制御信号、ＴＲＥＤＳＥＴＢ…テスト信号、ＦＵＳＥＴ…ヒューズイネーブル信号、ＲＲＦＤＥＴＡ…ヒューズ判定信号、ＲＲＦＰＲＥＢ…リセット信号、ＰＣＬＫ…内部クロック信号、ＣＬＫ…外部クロック信号、６０…ラッチ部、６１，６２，３１，３２…ナンド回路、６３，３３，３４…インバータ回路、５１，Ｎ１，Ｎｉ…ＮＭＯＳトランジスタ、５０…ＰＭＯＳトランジスタ、Ｆ１，Ｆ２，Ｆｉ…ヒューズ素子、ＤＬＹ…遅延回路、４０…アドレス比較部、４１…ヒューズ列、４２…ＮＭＯＳトランジスタ列、３０ａ…外部クロック立下りエッジ検出回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2013020675.tif 000008
【図７】
2013020675.tif 000009
【図８】
2013020675.tif 000010
【図９】
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