(57)【要約】【課題】超格子構造を有する記録膜を備えた半導体記憶装置の性能を向上させることができる技術を提供する。【解決手段】半導体記憶装置は、記録膜３の原子配列の変化により記録膜３の電気抵抗を変化させて情報を記録するものである。そして、記録膜３は、それぞれ組成の異なるカルコゲン化合物からなる第１結晶層１３と第２結晶層１４とが積層された積層部１０と、積層部１０の配向性を高める配向層１２とを備え、さらに、配向層１２の平坦性を向上させるための固着層１１を備える。【選択図】図１
2013175570.tif 000002
【特許請求の範囲】
【請求項１】
記録膜の原子配列の変化により前記記録膜の電気抵抗を変化させて情報を記録する半導体記憶装置であって、
前記記録膜は、
基板上に形成された第１下地層と、
前記第１下地層上に形成された第２下地層と、
前記第２下地層上に、第１カルコゲン化合物からなる第１結晶層と、前記第１カルコゲン化合物とは異なる組成を有する第２カルコゲン化合物からなる第２結晶層とが順次積層された積層部と、
を有し、
前記第２下地層は、前記積層部の配向性を高め、
前記第１下地層は、前記第２下地層の凝集を防止することを特徴とする半導体記憶装置。
【請求項２】
前記第１下地層は、遷移金属の窒化物または酸化物からなることを特徴とする、請求項１に記載の半導体記憶装置。
【請求項３】
前記第１下地層は、Ｔｉ、Ｍｎ、Ｚｒ、Ｃｒ、Ｎｉ、ＣｏまたはＦｅの窒化物または酸化物からなることを特徴とする、請求項１に記載の半導体記憶装置。
【請求項４】
記録膜の原子配列の変化により前記記録膜の電気抵抗を変化させて情報を記録する半導体記憶装置であって、
前記記録膜は、
基板上に形成された第１下地層と、
前記第１下地層上に形成された第２下地層と、
前記第２下地層上に、第１カルコゲン化合物からなる第１結晶層と、前記第１カルコゲン化合物とは異なる組成を有する第２カルコゲン化合物からなる第２結晶層とが順次積層された積層部と、
を有し、
前記第２下地層は、前記積層部の配向性を高めるものであり、
前記第１下地層は、遷移金属の窒化物または酸化物からなることを特徴とする半導体記憶装置。
【請求項５】
前記第１下地層の厚さは、０．５ｎｍ以上２ｎｍ以下であることを特徴とする、請求項１から請求項４のいずれかに記載の半導体記憶装置。
【請求項６】
前記半導体記憶装置は、前記記録膜の原子配列の変化により前記記録膜の電気抵抗を高抵抗状態と低抵抗状態との間で変化させて情報を記録するものであり、
前記第１カルコゲン化合物は、Ｇｅ、ＳｎまたはＭｎを含み、前記低抵抗状態においてＮａＣｌ型結晶構造を有することを特徴とする、請求項１から請求項５のいずれかに記載の半導体記憶装置。
【請求項７】
前記第２カルコゲン化合物は、Ｓｂ２Ｔｅ３、Ｃｕ２ＴｅまたはＨｆＴｅ２であることを特徴とする、請求項１から請求項５のいずれかに記載の半導体記憶装置。
【請求項８】
前記第２下地層は、前記第２下地層の厚さが１ｎｍ以上１０ｎｍ以下であり、前記第１下地層の全体を覆うように形成されていることを特徴とする、請求項１から請求項５のいずれかに記載の半導体記憶装置。
【請求項９】
前記第２下地層は、Ｓｂ、Ｓｂ２Ｔｅ３またはＢｉ２Ｔｅ３からなることを特徴とする、請求項１から請求項５のいずれかに記載の半導体記憶装置。
【請求項１０】
前記第２下地層は、六方晶の結晶構造を有し、前記六方晶のｃ軸が前記第１下地層の表面に対して垂直に配向していることを特徴とする、請求項１から請求項５のいずれかに記載の半導体記憶装置。
【請求項１１】
基板上に遷移金属の窒化物または酸化物からなる第１下地層を形成する第１工程と、
前記第１下地層上に、六方晶の結晶構造を有し、前記六方晶のｃ軸が前記第１下地層の表面に対して垂直に配向した第２下地層を形成する第２工程と、
前記第２工程の後、前記基板上に、第１カルコゲン化合物からなる第１結晶層を形成する第３工程と、
前記第２工程の後、前記基板上に、前記第１カルコゲン化合物とは異なる組成を有する第２カルコゲン化合物からなる第２結晶層を形成する第４工程と、
を備えることを特徴とする半導体記憶装置の製造方法。
【請求項１２】
前記第３工程と前記第４工程とを交互に繰り返し行うことを特徴とする、請求項１１に記載の半導体記憶装置の製造方法。
【請求項１３】
前記第２工程において、前記基板を１００℃以上に加熱しながら前記第２下地層を形成することを特徴とする、請求項１１または請求項１２に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特に、記録膜の電気抵抗を変化させて情報を記録する半導体記憶装置に関する。
【背景技術】
【０００２】
近年、メモリセルの微細化が限界に近づいているフラッシュメモリに代わるメモリ（半導体記憶装置）として、記録膜の電気抵抗（以下、単に「抵抗」ともいう。）を変化させて情報を記録する抵抗変化型メモリが研究されている。このような抵抗変化型メモリの一例として、例えばＧｅ２Ｓｂ２Ｔｅ５などのカルコゲン化合物からなる記録膜が２つの電極により挟まれた構造を有するメモリセルを備えた相変化メモリが盛んに研究されている。
【０００３】
上記したカルコゲン化合物からなる記録膜を有する相変化メモリは、カルコゲン化合物がアモルファス状態であるときと結晶状態であるときとで、記録膜の抵抗が異なることを利用して情報を記録する。具体的には、上記したカルコゲン化合物は、アモルファス状態であるときは抵抗が高く（高抵抗状態）、結晶状態であるときは抵抗が低い（低抵抗状態）。したがって、記録膜に記録された情報の読み出しは、記録膜を挟んでいる２つの電極間に電圧を印加したときに記録膜に流れる電流を測定し、記録膜が高抵抗状態であるか低抵抗状態であるかを判別することで行う。
【０００４】
また、記録膜への情報の記録すなわち書き込みは、記録膜を挟んでいる２つの電極間に電圧を印加し、記録膜に電流を流してジュール熱を発生させ、記録膜を構成するカルコゲン化合物をアモルファス状態（高抵抗状態）と結晶状態（低抵抗状態）との間で変化させることによって行う。上記した書き込みを行う動作として、リセット動作およびセット動作がある。リセット動作は、記録膜を低抵抗状態（結晶状態）から高抵抗状態（アモルファス状態）へ変化させる動作であり、例えば、記録膜に大きな電流を短時間流し、記録膜を構成するカルコゲン化合物をいったん溶解させた後、電流を急減させ急冷することにより行う。一方、セット動作は、記録膜を高抵抗状態（アモルファス状態）から低抵抗状態（結晶状態）へ変化させる動作であり、例えば、記録膜に電流を長時間流し、記録膜を構成するカルコゲン化合物を、そのカルコゲン化合物が結晶化する結晶化温度に保持することにより行う。
【０００５】
上記した書き込みの原理によれば、メモリセルの微細化に伴って、カルコゲン化合物を高抵抗状態と低抵抗状態との間で変化させるのに必要な電流が小さくなるため、相変化メモリはメモリセルの微細化に適しており、研究が盛んに行われている。
【０００６】
このような相変化メモリからなる半導体記憶装置の性能をさらに向上させるため、記録膜として、超格子構造を有する記録膜を備えたものが提案されている（特許文献１および非特許文献１参照）。この相変化メモリでは、記録膜は、一般的に用いられているＧｅ２Ｓｂ２Ｔｅ５からなるものではなく、極めて薄いＧｅＴｅからなる結晶層とＳｂ２Ｔｅ３からなる結晶層とが交互に繰り返し積層された超格子構造を有し、ＧｅＴｅからなる結晶層の構成原子の位置を可逆的に移動させることで、記録膜の電気抵抗を変化させる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−２６３１３１号公報
【非特許文献】
【０００８】
【非特許文献１】R.E. Simpson et al, "Interfacial phase-change memory", Nature Nanotechnology, Vol.6, pp.501-505, 2011.
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記した超格子構造を有する記録膜を備えた相変化メモリ（半導体記憶装置）について、本発明者が検討したところ、以下のような課題が存在することが明らかになった。
【００１０】
記録膜が、ＧｅＴｅからなる結晶層（第１結晶層）とＳｂ２Ｔｅ３からなる結晶層（第２結晶層）とが交互に繰り返し積層された超格子構造を有するときは、第１結晶層の積層面が（１１１）配向しているときに、記録膜の構成原子の位置を移動させる方向を揃えることができ、記録膜への情報の書き込み動作（プログラミング動作）に必要な電流が小さくなる。したがって、第１結晶層の積層面を配向させるために、その超格子構造の下地層として、カルコゲン化合物からなる配向層が形成されている。そして、この配向層自体も配向していることが有効であり、そのために、配向層を成膜する際の基板の温度が例えば１００℃以上の高い温度であることが有効である。
【００１１】
ところが、このようなカルコゲン化合物からなる配向層を成膜する際の基板の温度が高いと、配向層が凝集しやすい。そのため、配向層の膜厚が薄い場合には、配向層がアイランド状（島状）に成長し、配向層の表面の平坦性が低下する。一方、配向層の膜厚が厚い場合には、配向層は、アイランド状（島状）ではなく、基板の全体を覆うように、連続膜として成膜される。しかし、配向層の表面には、その成長の初期にアイランド状（島状）に成長したことに起因する凹凸形状が残っており、配向層の表面の平坦性が低下する。
【００１２】
その結果、第１結晶層の積層面の平坦性が低下し、構成原子の位置を移動させる方向を揃えることができず、書き込み動作（プログラミング動作）に必要な電流が増大し、半導体記憶装置の性能が低下する。また、その後の製造工程において、記録膜がメモリセルごとに分離されるようにドライエッチングする際に、例えば記録膜の一部がエッチングされずに残ることにより加工精度が低下し、メモリセルごとに記録膜の抵抗値がばらつき、半導体記憶装置の性能が低下する。
【００１３】
本発明の目的は、超格子構造を有する記録膜を備えた半導体記憶装置の性能を向上させることができる技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
代表的な実施の形態による半導体記憶装置は、それぞれ組成の異なるカルコゲン化合物からなる第１結晶層と第２結晶層とが積層された積層部と、前記積層部の配向性を高める配向層とを備え、さらに、前記配向層の平坦性を向上させるための固着層を備えることを特徴とする。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
代表的な実施の形態によれば、半導体記憶装置の性能を向上させることができる。
【図面の簡単な説明】
【００１９】
【図１】実施の形態１の半導体記憶装置のメモリセルを示す要部断面図である。
【図２】実施の形態１の半導体記憶装置のメモリセルアレイの構成の一例を示す等価回路図である。
【図３】実施の形態１の半導体記憶装置の記録膜の断面図である。
【図４】低抵抗状態における記録膜の結晶構造を模式的に示す図である。
【図５】高抵抗状態における記録膜の結晶構造を模式的に示す図である。
【図６】実施の形態１の半導体記憶装置の製造工程中の断面図である。
【図７】実施の形態１の半導体記憶装置の製造工程中の断面図である。
【図８】実施の形態１の半導体記憶装置の製造工程中の断面図である。
【図９】実施の形態１の半導体記憶装置の製造工程中の断面図である。
【図１０】実施の形態１の半導体記憶装置の製造工程中の断面図である。
【図１１】実施の形態１の半導体記憶装置の製造工程中の断面図である。
【図１２】実施の形態１の半導体記憶装置の製造工程中の断面図である。
【図１３】実施の形態１の半導体記憶装置の製造工程中の断面図である。
【図１４】実施の形態１の半導体記憶装置の製造工程中の断面図である。
【図１５】第１下地層を成膜しなかった場合の記録膜の表面を走査型電子顕微鏡により撮影した写真である。
【図１６】第１下地層を成膜した場合の記録膜の表面を走査型電子顕微鏡により撮影した写真である。
【図１７】実施の形態２の半導体記憶装置のメモリセルを示す要部断面図である。
【図１８】実施の形態２の半導体記憶装置の製造工程中の断面図である。
【図１９】実施の形態２の半導体記憶装置の製造工程中の断面図である。
【図２０】実施の形態３の半導体記憶装置の斜視図である。
【図２１】実施の形態３の半導体記憶装置のメモリセルを示す要部断面図である。
【図２２】実施の形態３の半導体記憶装置のメモリセルアレイの構成の一例を示す等価回路図である。
【図２３】実施の形態３の半導体記憶装置の製造工程中の斜視図である。
【図２４】実施の形態３の半導体記憶装置の製造工程中の斜視図である。
【図２５】実施の形態３の半導体記憶装置の製造工程中の斜視図である。
【図２６】実施の形態３の半導体記憶装置の製造工程中の斜視図である。
【図２７】実施の形態３の半導体記憶装置の製造工程中の斜視図である。
【図２８】実施の形態３の半導体記憶装置の製造工程中の斜視図である。
【図２９】実施の形態３の半導体記憶装置の製造工程中の斜視図である。
【図３０】実施の形態３の半導体記憶装置の製造工程中の斜視図である。
【図３１】実施の形態３の半導体記憶装置の製造工程中の断面図である。
【図３２】実施の形態３の半導体記憶装置の製造工程中の断面図である。
【図３３】実施の形態３の半導体記憶装置の製造工程中の断面図である。
【図３４】実施の形態３の半導体記憶装置の製造工程中の断面図である。
【図３５】実施の形態３の半導体記憶装置の製造工程中の断面図である。
【図３６】実施の形態３の半導体記憶装置の製造工程中の断面図である。
【図３７】実施の形態３の半導体記憶装置の製造工程中の断面図である。
【図３８】実施の形態３の半導体記憶装置の製造工程中の斜視図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。さらに、実施の形態を説明する図面においては、構成を分かり易くするために、平面図であってもハッチングを付す場合がある。
【００２１】
（実施の形態１）
本発明の実施の形態１による半導体記憶装置を、図面を参照して説明する。本実施の形態による半導体記憶装置は、超格子構造を有する記録膜を備えた相変化メモリである。
【００２２】
最初に、本実施の形態の半導体記憶装置のメモリセルＭＣ１の構造について述べる。図１は、実施の形態１の半導体記憶装置のメモリセルＭＣ１を示す要部断面図である。
【００２３】
図１に示されるように、メモリセルＭＣ１は、例えば単結晶シリコンからなる半導体基板１の主面に形成され、メモリセルＭＣ１を選択する選択トランジスタであるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）２と、ＭＩＳＦＥＴ２の上方に形成され、超格子構造を有する記録膜３とを備えている。後述するように、メモリセルＭＣ１では、記録膜３の原子配列または原子位置の変化により記録膜３の抵抗（電気抵抗）を低抵抗状態と高抵抗状態との間で変化させて情報を記録する。
【００２４】
なお、本明細書では、記録膜３の抵抗（電気抵抗）が相対的に低い状態（低抵抗状態）を「セット状態」と呼び、記録膜３の抵抗（電気抵抗）が相対的に高い状態（高抵抗状態）を「リセット状態」と呼ぶ。また、記録膜３を高抵抗状態から低抵抗状態へ変化させる動作を「セット動作」と呼び、記録膜３を低抵抗状態から高抵抗状態へ変化させる動作を「リセット動作」と呼ぶ。
【００２５】
また、本実施の形態では、半導体基板１を用いる例について説明するが、半導体基板１に代え、ガラス基板その他の各種の基板上に半導体層が形成された基板を用いることもできる。
【００２６】
図１に示されるように、半導体基板１の主面上には、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成され、半導体基板１の主面には、ゲート電極ＧＥを挟むようにドレインＳＤ１、ソースＳＤ２が形成されている。ドレインＳＤ１、ソースＳＤ２およびゲート電極ＧＥは、ＭＩＳＦＥＴ２を構成している。ゲート電極ＧＥの側壁は、サイドウォールスペーサＳＷにより覆われており、サイドウォールスペーサＳＷもＭＩＳＦＥＴ２を構成している。ゲート電極ＧＥは、図１では図示を省略するものの、例えばタングステン（Ｗ）等からなるワード線ＷＬ（後述する図２参照）と電気的に接続されており、ドレインＳＤ１は、後述するように、配線Ｍ１および記録膜３などを介してビット線ＢＬと電気的に接続されている。
【００２７】
半導体基板１の主面には、ドレインＳＤ１またはソースＳＤ２に接して素子分離層ＳＴＩが形成されており、半導体基板１上には、ゲート電極ＧＥおよび素子分離層ＳＴＩを覆うように、例えば酸化シリコンからなる層間絶縁膜ＩＬＤ１が形成されている。
【００２８】
層間絶縁膜ＩＬＤ１上には、例えば金属からなる配線Ｍ１が形成されており、配線Ｍ１の下部は、層間絶縁膜ＩＬＤ１を貫通するように形成された、例えばＷ等からなるコンタクトプラグＣＰ１を介してドレインＳＤ１およびソースＳＤ２と電気的に接続されている。
【００２９】
層間絶縁膜ＩＬＤ１上には、配線Ｍ１を覆うように、例えば酸化シリコンからなる層間絶縁膜ＩＬＤ２が形成されている。層間絶縁膜ＩＬＤ２のうち、ドレインＳＤ１と電気的に接続された配線Ｍ１ａの上側の部分には、層間絶縁膜ＩＬＤ２を貫通するように、下部電極４が形成されている。下部電極４の下部は、配線Ｍ１ａの上部と電気的に接続されている。
【００３０】
層間絶縁膜ＩＬＤ２上には、記録膜３が形成されている。記録膜３の詳細な構造および材料については、後述する。記録膜３の下部は、下部電極４の上部と電気的に接続されている。すなわち、記録膜３の下部は、下部電極４、配線Ｍ１ａおよびコンタクトプラグＣＰ１を介してドレインＳＤ１と電気的に接続されている。また、記録膜３上には、上部電極５が形成されており、上部電極５の下部は、記録膜３の上部と電気的に接続されている。
【００３１】
層間絶縁膜ＩＬＤ２上には、記録膜３および上部電極５を覆うように、例えば酸化シリコンからなる層間絶縁膜ＩＬＤ３が形成されている。層間絶縁膜ＩＬＤ３のうち、上部電極５の上側の部分には、層間絶縁膜ＩＬＤ３を貫通するように、例えばＷ等からなるコンタクトプラグＣＰ２が形成されている。コンタクトプラグＣＰ２の下部は、上部電極５の上部と電気的に接続されている。
【００３２】
層間絶縁膜ＩＬＤ３上には、例えばＷ等からなるビット線ＢＬが形成されている。ビット線ＢＬの下部は、コンタクトプラグＣＰ２の上部と電気的に接続されている。すなわち、記録膜３の上部は、上部電極５およびコンタクトプラグＣＰ２を介してビット線ＢＬと電気的に接続されている。したがって、前述したように、ドレインＳＤ１は、コンタクトプラグＣＰ１、配線Ｍ１ａ、下部電極４、記録膜３、上部電極５およびコンタクトプラグＣＰ２を介してビット線ＢＬと電気的に接続されている。なお、ビット線ＢＬは、さらに他の回路と接続されている。
【００３３】
下部電極４および上部電極５は、金属などの導電膜からなる。下部電極４および上部電極５を構成する導電膜の具体的な材料としては、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）などの金属材料、窒化チタン（ＴｉＮ）または窒化タングステン（ＷＮ）などの金属窒化物、チタンシリサイド（ＴｉＳｉ）またはコバルトシリサイド（ＣｏＳｉ）などの金属シリサイド、ｎ型又はｐ型の不純物がドープされた多結晶シリコン（ポリシリコン）などを用いることができる。
【００３４】
なお、図１は、１つのメモリセルＭＣ１について、ビット線ＢＬが延在する方向（後述する第２方向）に沿った断面図の一例を示しているが、実際には、後述する図２を用いて説明する等価回路図に対応するように、半導体基板１上には、複数のメモリセルＭＣ１が、平面視においてマトリクス状に密に配置されている。
【００３５】
次に、半導体記憶装置のメモリセルアレイＭＡ１の構成の一例について説明する。図２は、実施の形態１の半導体記憶装置のメモリセルアレイＭＡ１の構成の一例を示す等価回路図である。
【００３６】
図２に示されるように、本実施の形態の半導体記憶装置は、第１方向に延在する複数のワード線ＷＬ（ＷＬ１〜ＷＬ５）、第１方向と交差する第２方向に延在する複数のビット線ＢＬ（ＢＬ１〜ＢＬ４）、および各ワード線ＷＬと各ビット線ＢＬが交差する領域に配置された複数のメモリセルＭＣ１を含んだメモリセルアレイＭＡ１を備えている。メモリセルＭＣ１は、ＭＩＳＦＥＴ２と記録膜３を備えている。ＭＩＳＦＥＴ２のゲート電極ＧＥは、ワード線ＷＬに接続されており、ＭＩＳＦＥＴ２のドレインＳＤ１は、記録膜３を介してビット線ＢＬに接続されている。また、ＭＩＳＦＥＴ２のソースＳＤ２は、接地されている。
【００３７】
なお、図２では、記録膜３を、電気抵抗成分として表示している。また、図２では、図示を簡単にするために、各ワード線ＷＬと各ビット線ＢＬが交差する領域に配置された複数のメモリセルＭＣ１のうち１つのみに符号を付している。
【００３８】
このように構成されたメモリセルＭＣ１の動作は以下のように行う。まず、選択セルＳＭＣであるメモリセルＭＣ１のゲート電極ＧＥに接続されたワード線ＷＬ１に、例えば５Ｖを印加し、選択セルＳＭＣのＭＩＳＦＥＴ２をＯＮ状態にする。また、選択セルＳＭＣのドレインＳＤ１に記録膜３を介して接続されたビット線ＢＬ１には、リセット動作時に例えば５Ｖ、セット動作時に例えば４Ｖ、読み出し動作時に例えば２Ｖを、それぞれ印加する。また、ワード線ＷＬ１以外のワード線ＷＬ２、ＷＬ３、ＷＬ４およびＷＬ５の電位を例えば０Ｖとし、ビット線ＢＬ１以外のビット線ＢＬ２、ＢＬ３およびＢＬ４の電位を例えば０Ｖとする。
【００３９】
このとき、選択セルＳＭＣでは、ＭＩＳＦＥＴ２がＯＮ状態であるため、記録膜３に電流が流れる。リセット動作の際には、選択セルＳＭＣの記録膜３に流れる電流（リセット動作用のプログラミング電流）によって熱エネルギーを与えることで、記録膜３の原子配列または原子位置を変化させ、記録膜３の抵抗値を高抵抗状態に変化させることで、動作を行う。セット動作の際には、選択セルＳＭＣの記録膜３に流れる電流（セット動作用のプログラミング電流）によって熱エネルギーを与えることで、記録膜３の原子配列または原子位置を変化させ、記録膜３の抵抗値を低抵抗状態に変化させることで、動作を行う。読み出し動作の際には、選択セルＳＭＣの記録膜３に流れる電流値を判定することで、動作を行う。
【００４０】
一方、ビット線ＢＬ２、ＢＬ３およびＢＬ４のいずれかに接続され、かつワード線ＷＬ１に接続されたメモリセルでは、ビット線ＢＬ２、ＢＬ３およびＢＬ４の電位が０Ｖであり、記録膜の両端に電位差がないので電流が流れない。また、ビット線ＢＬ１、ＢＬ２、ＢＬ３およびＢＬ４のいずれかに接続され、かつワード線ＷＬ２、ＷＬ３、ＷＬ４およびＷＬ５のいずれかに接続されたメモリセルでは、ＭＩＳＦＥＴがＯＦＦ状態であるので電流が流れない。
【００４１】
次に、本実施の形態による半導体記憶装置のメモリセルＭＣ１における記録膜３の詳細な構造および材料について説明する。図３は、実施の形態１の半導体記憶装置の記録膜３の断面図である。
【００４２】
図１および図３に示されるように、記録膜３は、下部電極４上に形成された下地部９と、下地部９上に形成された積層部１０とを有する。下地部９は、下部電極４上に、第１下地層（固着層）１１、第２下地層（配向層）１２が順次積層されたものである。積層部１０は、第１カルコゲン化合物からなる第１結晶層１３と、第１カルコゲン化合物とは異なる組成を有する第２カルコゲン化合物からなる第２結晶層１４とが交互に繰り返し積層されたものである。すなわち、記録膜３は、下部電極４側から順に、第１下地層（固着層）１１、第２下地層（配向層）１２、および、第１結晶層１３と第２結晶層１４とが交互に繰り返し積層された積層部１０からなる。積層部１０においては、第１結晶層１３と第２結晶層１４とは、半導体基板１の主面に垂直な方向に積層されている。また、前述したように、記録膜３上には、上部電極５が形成されており、記録膜３は、下部電極４と上部電極５とに挟まれた構造を有する。
【００４３】
後述するように、第２下地層（配向層）１２は、積層部１０の配向性を高めるものであり、第１下地層（固着層）１１は、第２下地層（配向層）１２の凝集を防止し、第２下地層（配向層）１２の表面の平坦性を向上させるものである。
【００４４】
積層部１０は、第１結晶層１３と第２結晶層１４とが交互に繰り返し成膜されることで積層されたものであり、超格子構造を有する。ここで、「超格子」とは、複数の種類の結晶格子が交互に繰り返し積層されたことにより、基本単位格子より長い周期構造を有する結晶格子を意味し、「超格子構造」とは、このような「超格子」の結晶格子からなる結晶構造を意味する（以下の実施の形態でも同様）。なお、積層部１０として、第１結晶層１３と第２結晶層１４とが交互に繰り返し積層されたものに代え、第１結晶層１３と第２結晶層１４とが１層ずつ積層されたものを用いてもよい。
【００４５】
前述したように、メモリセルＭＣ１では、記録膜３の原子配列または原子位置の変化により記録膜３の抵抗（電気抵抗）を変化させて情報を記録する。したがって、第１結晶層１３のカルコゲン化合物（第１カルコゲン化合物）は、好適には、原子配列または原子位置の変化により抵抗が大きく変化し、その原子配列または原子位置の変化に要するエネルギーが小さい材料である。すなわち、第１結晶層１３のカルコゲン化合物（第１カルコゲン化合物）は、好適には、構成原子の結合状態のわずかな変化により抵抗が大きく変化し、その結合状態の変化に要するエネルギーが小さい材料である。このような材料として、好適には、ゲルマニウム（Ｇｅ）、錫（Ｓｎ）、またはマンガン（Ｍｎ）を含み、低抵抗状態においてＮａＣｌ型結晶構造（立方晶）を有するカルコゲン化合物、例えばゲルマニウム（Ｇｅ）とテルル（Ｔｅ）とを含むＧｅＴｅ等を用いることができる。Ｇｅ、ＳｎまたはＭｎを含み、低抵抗状態においてＮａＣｌ型結晶構造（立方晶）を有するカルコゲン化合物は、小さい電流を流すだけで、原子配列または原子位置、すなわち、構成原子の結合状態を変化させることができるからである。
【００４６】
また、第１カルコゲン化合物としてＧｅ、ＳｎまたはＭｎを含み、低抵抗状態においてＮａＣｌ型結晶構造（立方晶）を有するカルコゲン化合物を用いる場合、好適には、第１結晶層１３の積層面が（１１１）配向している。ここで、「積層面が（１１１）配向している」とは、積層面が立方晶の（１１１）面に平行になっていることを意味する。後述するように、第１結晶層１３の積層面が（１１１）配向しているときは、小さい電流を流すだけで、原子配列または原子位置、すなわち、構成原子の結合状態を容易に変化させることができるからである。
【００４７】
各第１結晶層１３の厚さは、好適には、０．３３ｎｍ以上２．０ｎｍ以下である。第１結晶層１３の厚さが０．３３ｎｍ未満の場合、第１結晶層１３の厚さが第１カルコゲン化合物の１格子分に対応した厚さよりも薄くなり、第１結晶層１３全体に亘り同一の方向に原子を移動させることが困難になるからである。また、第１結晶層１３の厚さが２．０ｎｍを超える場合、第１結晶層１３において、薄膜としての性質よりもバルク材料としての性質が強くなり、第１結晶層１３中の原子が、同一の方向に移動するのではなくランダムな方向に移動しやすくなるため、結合状態を変化させるために流す電流が大きくなってしまうからである。
【００４８】
一方、第２結晶層１４のカルコゲン化合物（第２カルコゲン化合物）は、好適には、第１結晶層１３と積層されることで、第１結晶層１３のカルコゲン化合物（第１カルコゲン化合物）の原子配列または原子位置、すなわち、構成原子の結合状態の変化を容易にし、繰り返し変化に伴う寿命を向上させる材料である。第２カルコゲン化合物は、第１カルコゲン化合物の原子配列または原子位置、すなわち構成原子の結合状態の変化に伴って、第２カルコゲン化合物の原子配列または原子位置、すなわち構成原子の結合状態または構造が、変化してもよく、あるいは変化しなくてもよい。このような材料として、六方晶の結晶構造を有するカルコゲン化合物、例えばアンチモン（Ｓｂ）とテルル（Ｔｅ）とを含むＳｂ２Ｔｅ３、ビスマス（Ｂｉ）とテルル（Ｔｅ）とを含むＢｉ２Ｔｅ３、ハフニウム（Ｈｆ）とテルル（Ｔｅ）とを含むＨｆＴｅ２、銅（Ｃｕ）とテルル（Ｔｅ）とを含むＣｕ２Ｔｅ、または錫（Ｓｎ）とテルル（Ｔｅ）とを含むＳｎＴｅ等を用いることができる。あるいは、第２結晶層１４の材料として、六方晶の結晶構造を有するアンチモン（Ｓｂ）を用いることもできる。
【００４９】
また、第１結晶層１３の積層面が（１１１）配向している場合、好適には、第２結晶層１４の積層面が（００１）配向、すなわちｃ軸配向している。ここで、「積層面が（００１）配向している」とは、積層面が六方晶の（００１）面に平行になっていることを意味し、「積層面がｃ軸配向している」とは、積層面が六方晶のｃ軸に垂直になっていることを意味する。第２結晶層１４の積層面が（００１）配向しているときは、第１結晶層１３の（１１１）面と第２結晶層１４の（００１）面とが格子整合するため、第２結晶層１４と積層される第１結晶層１３の積層面を容易に（１１１）配向させることができ、小さい電流を流すだけで、原子配列または原子位置、すなわち、構成原子の結合状態を容易に変化させることができるからである。
【００５０】
各第２結晶層１４の厚さは、好適には、１．０ｎｍ以上１０ｎｍ以下である。第２結晶層１４の厚さが１．０ｎｍ未満の場合、第２結晶層１４の厚さが第２カルコゲン化合物の１格子分に対応した厚さよりも薄くなり、第１結晶層１３と格子整合した状態で第２結晶層１４を積層することが困難になるからである。また、第２結晶層１４の厚さが１０ｎｍを超える場合、積層部１０の合計の厚さを一定にした場合には、第１結晶層１３と第２結晶層１４とを繰り返し積層する回数が少なくなり、低抵抗状態と高抵抗状態との間での抵抗の変化量が小さくなるからである。
【００５１】
第２下地層（配向層）１２は、第１結晶層１３と第２結晶層１４とが交互に繰り返し積層された積層部１０の配向性を高める（向上させる）。第２下地層（配向層）１２の材料は、積層部１０の配向性を高める機能を有していれば特に限定されないが、好適には、第２下地層（配向層）１２自体が（００１）配向またはｃ軸配向しやすい点で、六方晶の結晶構造を有する材料である。第２下地層（配向層）１２が（００１）配向またはｃ軸配向しているときは、第２下地層（配向層）１２上に形成される第１結晶層１３の（１１１）面を第２下地層（配向層）１２の（００１）面と格子整合させることで、積層部１０の配向性を高めることができるからである。このような第２下地層（配向層）１２の材料として、例えばＳｂ、Ｓｂ２Ｔｅ３またはＢｉ２Ｔｅ３等を用いることができる。
【００５２】
なお、第２下地層（配向層）１２が（００１）配向またはｃ軸配向しているとは、第２下地層（配向層）１２が六方晶の結晶構造を有し、その六方晶のｃ軸が第１下地層（固着層）１１の表面に対して垂直に配向していることを意味する。
【００５３】
あるいは、第２下地層（配向層）１２の材料として、第２結晶層１４のカルコゲン化合物（第２カルコゲン化合物）と同一の材料を用いることができる。第２下地層（配向層）１２の材料として、第２カルコゲン化合物と同一の材料を用いる場合には、第２下地層（配向層）１２と第２結晶層１４とを同一の成膜方法により成膜することができるので、製造プロセスを簡略化することができる。
【００５４】
第２下地層（配向層）１２の厚さは、好適には、１．０ｎｍ以上１０ｎｍ以下である。第２下地層（配向層）１２の厚さが１．０ｎｍ未満の場合、第２下地層（配向層）１２の厚さが材料の１格子分に対応した厚さよりも薄くなり、第２下地層（配向層）１２がｃ軸配向せず、積層部１０の配向性を高めることが困難になるからである。また、第２下地層（配向層）１２の厚さが１０ｎｍを超える場合、記録膜３の合計の厚さを一定にした場合には、第１結晶層１３と第２結晶層１４とを繰り返し積層する回数が少なくなり、低抵抗状態と高抵抗状態との間での抵抗の変化量が小さくなるからである。
【００５５】
また、第２下地層（配向層）１２が連続膜、すなわち第２下地層（配向層）１２の形成が予定されている領域において、第１下地層（固着層）１１の全体を覆うように形成された膜であることが好適であり、そのためにも、第２下地層（配向層）１２の厚さは、前述したように、１．０ｎｍ以上であるのが好適である。
【００５６】
第１下地層（固着層）１１は、第２下地層（配向層）１２の成膜工程の初期における第２下地層（配向層）１２の凝集を防止し、第２下地層（配向層）１２の表面の平坦性を向上させる。第１下地層（固着層）１１の材料は、第２下地層（配向層）１２の表面の平坦性を高める機能を有していれば特に限定されないが、好適には、遷移金属の窒化物または酸化物を用いることができる。
【００５７】
例えば第２下地層（配向層）１２の材料としてＴｅを含むカルコゲン化合物を用い、第１下地層（固着層）１１の材料として遷移金属の酸化物を用いる場合、Ｔｅと酸素とが周期表において同族に位置するため、第２下地層（配向層）１２の成膜工程の初期において、第２下地層（配向層）１２のＴｅ原子と第１下地層（固着層）１１の酸素原子とが容易に交換（置換）される。そして、第２下地層（配向層）１２のＴｅ原子と第１下地層（固着層）１１の酸素原子とが交換（置換）されることで、成膜される第２下地層（配向層）１２の材料が第１下地層（固着層）１１の表面に付着しやすくなるため、第１下地層（固着層）１１上への第２下地層（配向層）１２の高い固着性が得られる。また、第１下地層（固着層）１１の表面の一部にのみ第２下地層（配向層）１２の材料が付着するのではなく、第１下地層（固着層）１１の表面全面に第２下地層（配向層）１２の材料が付着するため、第１下地層（固着層）１１上における第２下地層（配向層）１２の凝集を防止し、第２下地層（配向層）１２の表面の平坦性を向上させることができる。
【００５８】
また、例えば第２下地層（配向層）１２の材料としてＳｂまたはＢｉを含む化合物を用い、第１下地層（固着層）１１の材料として遷移金属の窒化物を用いる場合、ＳｂまたはＢｉと窒素とが周期表において同族に位置するため、第２下地層（配向層）１２の成膜工程の初期において、第２下地層（配向層）１２のＳｂまたはＢｉ原子と第１下地層（固着層）１１の窒素原子とが容易に交換（置換）される。この場合も、上記した場合と同様に、第１下地層（固着層）１１上における第２下地層（配向層）１２の凝集を防止し、第２下地層（配向層）１２の表面の平坦性を向上させることができる。
【００５９】
さらに好適には、第１下地層（固着層）１１の材料として、例えばＴｅ、ＳｂまたはＢｉ等の第２下地層（配向層）１２を構成する元素と化合物を容易に形成する遷移金属の窒化物または酸化物を用いる。このような材料として、チタン（Ｔｉ）、マンガン（Ｍｎ）、ジルコニウム（Ｚｒ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）または鉄（Ｆｅ）の窒化物または酸化物を用いることができる。これにより、第１下地層（固着層）１１上における第２下地層（配向層）１２の凝集をさらに防止し、第２下地層（配向層）１２の表面の平坦性をさらに向上させることができる。
【００６０】
第１下地層（固着層）１１の厚さは、好適には、０．５ｎｍ以上２ｎｍ以下である。第２下地層（配向層）１２の凝集を防止するためには、第１下地層（固着層）１１が連続膜、すなわち第１下地層（固着層）１１の形成が予定されている領域において下地の全体を覆うように形成された膜であることが好適であり、そのためには、第１下地層（固着層）１１の厚さは０．５ｎｍ以上であるのが好適である。また、記録膜３全体の厚さやメモリセルＭＣ１全体の構造にもよるが、記録膜３を上下に貫くように電流が流れる際の妨げにならないように、第１下地層（固着層）１１の厚さは２ｎｍ以下とするのが好適である。
【００６１】
次に、超格子構造を有する記録膜３の電気抵抗を低抵抗状態と高抵抗状態との間で変化させる際の、記録膜３の結晶構造の変化について説明する。図４は、低抵抗状態における記録膜３の結晶構造を模式的に示す図であり、図５は、高抵抗状態における記録膜３の結晶構造を模式的に示す図である。なお、図４および図５は、積層部１０の断面構造のうち、上下に隣接する１つの第１結晶層１３と１つの第２結晶層１４のみを示している。また、以下では、第１結晶層１３がＧｅＴｅ層であり、第２結晶層１４がＳｂ２Ｔｅ３層である例について、説明する。
【００６２】
記録膜３の電気抵抗が低抵抗状態（図４に示される状態）であるときは、第１結晶層（ＧｅＴｅ層）１３は、積層面が立方晶（１１１）配向しており、第２結晶層（Ｓｂ２Ｔｅ３層）１４は、積層面が六方晶（００１）すなわちｃ軸配向している。第１結晶層（ＧｅＴｅ層）１３は、ＮａＣｌ型結晶構造を有し、ＮａＣｌ型結晶構造は、面心立方格子を有するため、第１結晶層１３の立方晶（１１１）面は稠密面である。また、第２結晶層（Ｓｂ２Ｔｅ３層）１４は、六方晶の結晶構造を有し、六方晶の（００１）面すなわちｃ面は稠密面である。したがって、第１結晶層１３および第２結晶層１４のいずれの層も、稠密面が積層された構造を有している。そして、第１結晶層１３および第２結晶層１４における各原子層の配列すなわち原子配列は、図４に示されるように、上方から下方に向かってＴｅ−Ｓｂ−Ｔｅ−Ｓｂ−Ｔｅ−Ｇｅ−Ｔｅ−Ｔｅ−Ｇｅである。また、図４では、理解を簡単にするために、結晶構造の図示を簡略化して２次元的に描いているが、第１結晶層（ＧｅＴｅ層）１３のＧｅ原子は、上下に位置するＴｅ原子と６配位の結合を形成している。
【００６３】
一方、記録膜３の電気抵抗が高抵抗状態（図５に示される状態）であるときも、第２結晶層（Ｓｂ２Ｔｅ３層）１４は、積層面が六方晶（００１）すなわちｃ軸配向しており、第１結晶層１３および第２結晶層１４のいずれの層も、稠密面が積層された構造を有している。しかし、第１結晶層１３および第２結晶層１４における各原子層の配列すなわち原子配列は、図５に示されるように、上方から下方に向かってＴｅ−Ｓｂ−Ｔｅ−Ｓｂ−Ｔｅ−Ｔｅ−Ｇｅ−Ｇｅ−Ｔｅである。また、図５では、理解を簡単にするために、結晶構造の図示を簡略化して２次元的に描いているが、第１結晶層（ＧｅＴｅ層）１３のＧｅ原子は、上下に位置するＴｅ原子と４配位の結合を形成している。
【００６４】
上記した低抵抗状態の記録膜３を高抵抗状態の記録膜３へ変化させる（リセット動作）際は、記録膜３に電流（リセット動作用のプログラミング電流）を流し、記録膜３に熱エネルギーを与え、積層面に対して垂直な方向にＧｅ原子を移動させることで、記録膜３の原子配列または原子位置を、図４に示される状態から図５に示される状態へと変化させる。図５に示される高抵抗状態の構造は、いわゆるアモルファス、すなわち、原子配列がランダムで長距離秩序を有しない構造ではなく、結晶ともいえる秩序を備えた規則的配列を有する構造である。
【００６５】
一般的な相変化メモリでは、結晶状態の記録膜に電流を流してエネルギーを与えることで溶融し、ランダムな原子配列にした後に急冷してアモルファス状態（非晶質状態）を得ることで、記録膜の抵抗状態を低抵抗状態から高抵抗状態へ変化させる。この場合、「相変化」とは、結晶状態とアモルファス状態（非晶質状態）との間で記録膜の構造を変化させることを意味する。
【００６６】
一方、本実施の形態の半導体記憶装置による相変化メモリでは、記録膜３が、例えばＧｅＴｅからなる第１結晶層１３と、例えばＳｂ２Ｔｅ３からなる第２結晶層１４とが交互に繰り返し積層された超格子構造を有する。そして、第１結晶層１３に含まれるＧｅ原子のうち、第２結晶層１４との界面に存在するＧｅ原子を積層面に垂直な方向に移動させ、そのＧｅ原子の周りの原子との結合状態を変化させることで、記録膜３を低抵抗状態から高抵抗状態へ変化させる。このような半導体記憶装置によれば、記録膜３に与えるエネルギーが比較的小さくても、記録膜３を低抵抗状態と高抵抗状態との間で容易に変化させることができるため、低電力で書き込み動作（プログラミング動作）を行うことができる。
【００６７】
なお、本明細書では、結晶状態と、ある種の秩序を備えた規則的配列を有する構造への変化であっても、低抵抗状態と高抵抗状態との間の原子配列または原子位置の変化を、広義に「相変化」と呼ぶ。
【００６８】
次に、本実施の形態の半導体記憶装置の製造工程の一例について説明する。図６〜図１４は、実施の形態１の半導体記憶装置の製造工程中の断面図である。なお、図６〜図１４では、半導体基板１のうち、図１を用いて説明した一つのメモリセルＭＣ１に対応する部分のみを示す。
【００６９】
まず、図６に示されるように、主面にＭＩＳＦＥＴ２が形成された半導体基板１を準備する。例えば単結晶シリコンからなる半導体基板１を用意し、半導体基板１の主面に、例えばＳＴＩ（Shallow Trench Isolation）法等により素子分離層ＳＴＩを形成する。次に、半導体基板１の主面上に、例えば酸化シリコン膜、多結晶シリコン（ポリシリコン）膜を堆積し、フォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることで、ゲート絶縁膜ＧＩおよびゲート電極ＧＥを形成する。次に、半導体基板１の主面上に例えば酸化シリコン膜を堆積し、異方性エッチングすることで、ゲート電極ＧＥの側壁にサイドウォールスペーサＳＷを形成する。次に、イオン注入および熱処理を行うことで、半導体基板１の主面であってゲート電極ＧＥの両側の部分に拡散層を形成し、ドレインＳＤ１およびソースＳＤ２とする。これにより、半導体基板１の主面にＭＩＳＦＥＴ２を形成することができる。
【００７０】
次に、半導体基板１上に、例えば酸化シリコンからなる層間絶縁膜ＩＬＤ１をＣＶＤ（Chemical Vapor Deposition）法等により堆積する。そして、堆積された層間絶縁膜ＩＬＤ１の表面をＣＭＰ（Chemical Mechanical Polishing）法等により平坦化した後、その層間絶縁膜ＩＬＤ１に、半導体基板１の一部（ＭＩＳＦＥＴ２のドレインＳＤ１およびソースＳＤ２）およびＭＩＳＦＥＴ２のゲート電極ＧＥの一部（図示は省略）が露出するようなコンタクトホールを、フォトリソグラフィ技術およびドライエッチング技術により形成する。続いて、形成されたコンタクトホールを埋め込むように、半導体基板１上に、例えばＷ等からなる金属膜をスパッタリング法またはＣＶＤ法等により堆積した後、堆積された金属膜がコンタクトホール内のみに残るようにＣＭＰ法等により研磨することで、層間絶縁膜ＩＬＤ１を貫通するように、コンタクトプラグＣＰ１を形成する。その後、半導体基板１上に、例えばＷ等からなる金属膜をスパッタリング法またはＣＶＤ法等により堆積した後、フォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることで、図７に示されるように、配線Ｍ１を形成する。配線Ｍ１は、コンタクトプラグＣＰ１を介してＭＩＳＦＥＴ２のドレインＳＤ１またはソースＳＤ２と電気的に接続されており、配線Ｍ１のうち、配線Ｍ１ａは、コンタクトプラグＣＰ１を介してドレインＳＤ１と電気的に接続されている。また、図示を省略するが、配線Ｍ１の一部は、図示しないコンタクトプラグを介してＭＩＳＦＥＴ２のゲート電極ＧＥと電気的に接続されており、また、図示しないワード線ＷＬと電気的に接続されている。
【００７１】
次に、半導体基板１上に、例えば酸化シリコンからなる層間絶縁膜ＩＬＤ２をＣＶＤ法等により堆積し、堆積された層間絶縁膜ＩＬＤ２の表面をＣＭＰ法等により平坦化した後、その層間絶縁膜ＩＬＤ２に、配線Ｍ１の一部が露出するようなコンタクトホールを、フォトリソグラフィ技術およびドライエッチング技術により形成する。続いて、形成されたコンタクトホールを埋め込むように、半導体基板１上に、例えばＷ等からなる導電膜をスパッタリング法またはＣＶＤ法等により堆積した後、堆積された導電膜がコンタクトホール内のみに残るようにＣＭＰ法等により研磨することで、図８に示されるように、下部電極４を形成する。下部電極４の下部は、配線Ｍ１と電気的に接続されており、下部電極４の上部は、層間絶縁膜ＩＬＤ２の表面に露出している。
【００７２】
次に、図９に示されるように、層間絶縁膜ＩＬＤ２および下部電極４が形成された半導体基板１上に、第１下地層（固着層）１１を形成する。この第１下地層１１を形成する工程では、例えばＴｉＮ等の遷移金属の窒化物または酸化物からなる第１下地層１１を、その厚さが例えば０．５ｎｍ以上２ｎｍ以下になるように、スパッタリング法またはＣＶＤ法等により形成する。
【００７３】
次に、図１０に示されるように、第１下地層１１が形成された半導体基板１上に、第２下地層（配向層）１２を形成する。この第２下地層１２を形成する工程では、例えばＳｂ、Ｓｂ２Ｔｅ３またはＢｉ２Ｔｅ３等の六方晶の結晶構造を有する材料からなる第２下地層１２を、その厚さが例えば１．０ｎｍ以上１０ｎｍ以下になるように、スパッタリング法またはＣＶＤ法等により形成する。その結果、半導体基板１上に、第１下地層１１と第２下地層１２とからなる下地部９が形成される。また、第２下地層１２が六方晶の結晶構造を有する材料からなるとき、前述したように、第２下地層１２は、好適には、（００１）配向（ｃ軸配向）する。
【００７４】
また、好適には、半導体基板１を１００℃以上４００℃以下に加熱しながら第２下地層１２を形成する。半導体基板１の温度が１００℃未満の場合、第２下地層１２が結晶化しないか、または、第２下地層１２自体が（００１）配向（ｃ軸配向）しにくくなるからである。また、半導体基板１の温度が４００℃を超える場合、第２下地層１２が昇華するおそれがあるからである。
【００７５】
次に、図１１に示されるように、第２下地層１２が形成された半導体基板１上に、第１結晶層１３を形成する。この第１結晶層１３を形成する工程では、例えばＧｅＴｅ等のカルコゲン化合物（第１カルコゲン化合物）からなる第１結晶層１３を、その厚さが例えば０．３３ｎｍ以上２．０ｎｍ以下になるように、スパッタリング法またはＣＶＤ法等により形成する。前述したように、第１カルコゲン化合物は、好適には、Ｇｅ、ＳｎまたはＭｎを含み、低抵抗状態においてＮａＣｌ型結晶構造（立方晶）を有するカルコゲン化合物であり、第１結晶層１３は、（１１１）配向する。
【００７６】
次に、図１２に示されるように、第１結晶層１３が形成された半導体基板１上に、第２結晶層１４を形成する。この第２結晶層１４を形成する工程では、例えばＳｂ２Ｔｅ３、Ｂｉ２Ｔｅ３、ＨｆＴｅ２、Ｃｕ２ＴｅまたはＳｎＴｅ等のカルコゲン化合物（第２カルコゲン化合物）またはＳｂからなる第２結晶層１４を、その厚さが例えば１．０ｎｍ以上１０ｎｍ以下になるように、スパッタリング法またはＣＶＤ法等により形成する。前述したように、第２カルコゲン化合物は、好適には、六方晶の結晶構造を有するカルコゲン化合物であり、第２結晶層１４は、（００１）配向（ｃ軸配向）する。また、Ｓｂも、六方晶の結晶構造を有し、（００１）配向（ｃ軸配向）する。
【００７７】
その後、さらに、第１結晶層１３を形成する工程と、第２結晶層１４を形成する工程とを交互に繰り返して行うことで、図１３に示されるように、第１結晶層１３と第２結晶層１４とが交互に繰り返し積層された積層部１０を形成する。前述したように、第１結晶層１３の積層面は（１１１）配向し、第２結晶層１４の積層面は（００１）配向（ｃ軸配向）する。
【００７８】
本実施の形態では、第１下地層１１を形成する工程、第２下地層１２を形成する工程、第１結晶層１３を形成する工程、および第２結晶層１４を形成する工程は、好適には、例えば同一の成膜装置のチャンバー内で連続して行われる。これにより、第１下地層１１、第２下地層１２、第１結晶層１３および第２結晶層１４を同一の成膜方法により成膜することができるので、製造プロセスを簡略化することができる。
【００７９】
次に、積層部１０が形成された半導体基板１上に、例えばＷ等からなる導電膜をスパッタリング法またはＣＶＤ法等により堆積した後、フォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることで、図１４に示されるように、記録膜３および上部電極５を形成する。このとき、記録膜３および上部電極５が、メモリセルＭＣ１ごとに分離されることになる。
【００８０】
その後、記録膜３および上部電極５が形成された半導体基板１上に、例えば酸化シリコンからなる層間絶縁膜ＩＬＤ３をＣＶＤ法等により堆積し、堆積された層間絶縁膜ＩＬＤ３の表面をＣＭＰ法等により平坦化した後、その層間絶縁膜ＩＬＤ３に、上部電極５が露出するようなコンタクトホールをフォトリソグラフィ技術およびドライエッチング技術により形成する。続いて、形成されたコンタクトホールを埋め込むように、半導体基板１上に、例えばＷ等からなる金属膜をスパッタリング法またはＣＶＤ法等により堆積した後、堆積された金属膜がコンタクトホール内のみに残るようにＣＭＰ法等によって研磨することで、コンタクトプラグＣＰ２を形成する。コンタクトプラグＣＰ２の下部は、上部電極５と電気的に接続されており、コンタクトプラグＣＰ２の上部は、層間絶縁膜ＩＬＤ３の表面に露出している。その後、層間絶縁膜ＩＬＤ３およびコンタクトプラグＣＰ２が形成された半導体基板１上に、例えばＷ等からなる金属膜をスパッタリング法またはＣＶＤ法等により堆積した後、フォトリソグラフィ技術およびドライエッチング技術を用いてパターニングしてビット線ＢＬを形成することで、図１に示したようなメモリセルＭＣ１が形成される。
【００８１】
次に、第１下地層（固着層）１１が、第２下地層（配向層）１２の凝集を防止し、第２下地層（配向層）１２の表面の平坦性を向上させる作用について説明する。
【００８２】
図１および図３を用いて前述したように、第２下地層（配向層）１２は、積層部１０の配向性を高める。すなわち、第２下地層（配向層）１２は、第１結晶層１３の積層面を（１１１）配向させ、第２結晶層１４の積層面を（００１）配向（ｃ軸配向）させる。そのため、第２下地層（配向層）１２は、例えば六方晶の結晶構造を有し、（００１）配向（ｃ軸配向）しているが、第２下地層（配向層）１２をこのように配向させるためには、第２下地層（配向層）１２を成膜する際の基板の温度が、例えば１００℃以上の高い温度であることが有効である。
【００８３】
例えば表面が酸化シリコンで覆われた基板など第１下地層（固着層）を形成していない基板上に、第２下地層（配向層）を成膜する場合、第２下地層（配向層）を成膜する際の基板の温度が高いと、カルコゲン化合物が凝集しやすい。そのため、第２下地層（配向層）の膜厚が薄い場合には、第２下地層（配向層）がアイランド状（島状）に成長し、第２下地層（配向層）の表面の平坦性が低下する。また、第２下地層（配向層）の膜厚が厚い場合には、第２下地層（配向層）は、アイランド状（島状）ではなく、基板の全体を覆うように、連続膜として成膜される。しかし、第２下地層（配向層）の表面には、その成長の初期にアイランド状（島状）に成長したことに起因する凹凸形状が残っており、第２下地層（配向層）の表面の平坦性が低下する。
【００８４】
このように、第２下地層（配向層）の表面の平坦性が低下すると、第１結晶層の積層面の平坦性および配向性が低下するため、構成原子の位置を移動させる方向を揃えることができず、書き込み動作（プログラミング動作）に必要な電流が増大し、半導体記憶装置の性能が低下する。また、第２下地層（配向層）の表面の平坦性が低下すると、記録膜全体の表面の平坦性が低下するため、その後の製造工程において、記録膜がメモリセルごとに分離されるようにドライエッチングする際に、例えば記録膜の一部がエッチングされずに残ることにより加工精度が低下し、メモリセルごとに記録膜の抵抗値がばらつき、半導体記憶装置の性能が低下するおそれがある。
【００８５】
上記した第２下地層（配向層）の凝集を防止し、表面の平坦性を向上させるためには、第２下地層（配向層）を成膜する際の基板の温度を低くすることも考えられる。しかし、第２下地層（配向層）を成膜する際の基板の温度を低くすると、第２下地層（配向層）の表面の平坦性は向上するものの、第２下地層（配向層）の配向性が低下する。第２下地層（配向層）の配向性が低下すると、第２下地層（配向層）上に形成される積層部の配向性が低下する。
【００８６】
このように、第１下地層（固着層）を形成していない基板上に、第２下地層（配向層）および積層部を形成する場合、記録膜の配向性と表面の平坦性とを両立することは困難である。
【００８７】
本実施の形態では、図１および図３を用いて前述したように、第２下地層（配向層）１２の下地として、第１下地層（固着層）１１が形成されている。前述したように、第１下地層（固着層）１１上への第２下地層（配向層）１２の高い固着性が得られるため、第１下地層（固着層）１１は、第２下地層（配向層）１２の凝集を防止し、第２下地層（配向層）１２の表面の平坦性を向上させる。これにより、第２下地層（配向層）１２を成膜する際の基板の温度を高くしても、第２下地層（配向層）１２の凝集を防止し、第２下地層（配向層）１２の表面の平坦性を向上させることができる。
【００８８】
そして、第２下地層（配向層）１２の表面の平坦性が向上することで、第１結晶層１３の積層面の平坦性および配向性が向上するため、構成原子の位置を移動させる方向を容易に揃えることができ、書き込み動作（プログラミング動作）に必要な電流を低減でき、半導体記憶装置の性能を向上させることができる。また、第２下地層（配向層）１２の表面の平坦性が向上することで、記録膜３全体の表面の平坦性が向上するため、その後の製造工程において、記録膜３がメモリセルごとに分離されるようにドライエッチングする際に、加工精度が低下してメモリセルごとに記録膜３の抵抗値がばらつくことを抑制し、半導体記憶装置の性能を向上させることができる。
【００８９】
以下では、第１下地層による効果を評価するために、基板上に、第１下地層、第２下地層、第１結晶層および第２結晶層からなる記録膜を形成した。第１下地層の材料としてＴｉＮを用い、第２下地層の材料としてＳｂ２Ｔｅ３を用い、第１結晶層の材料であるカルコゲン化合物（第１カルコゲン化合物）としてＧｅＴｅを用い、第２結晶層の材料であるカルコゲン化合物（第２カルコゲン化合物）としてＳｂ２Ｔｅ３を用いた。各層の成膜にはヘリコンスパッタリング装置を使用し、各層に対応した組成を有するターゲット、すなわちＴｉＮ、ＧｅＴｅ、Ｓｂ２Ｔｅ３の各ターゲットを用いたスパッタリング法により各層を成膜することで、記録膜を形成した。
【００９０】
具体的には、表面が酸化シリコンで覆われた基板を準備し、準備した基板をヘリコンスパッタリング装置の成膜チャンバー内に設置し、成膜チャンバー内を真空排気した。そして、アルゴンガスを導入して成膜チャンバー内の圧力が０．４Ｐａになるように調整し、基板の温度が２５０℃になるように加熱した。そして、上記の圧力を保ち、基板を加熱した状態で、ＴｉＮターゲットに１００Ｗの高周波電力を供給し、基板上に、ＴｉＮからなる第１下地層を１ｎｍ成膜した。次に、Ｓｂ２Ｔｅ３ターゲットに３０Ｗの高周波電力を供給し、基板上に、Ｓｂ２Ｔｅ３からなる第２下地層を１０ｎｍ成膜した。次に、ＧｅＴｅターゲットに２０Ｗの高周波電力を供給し、基板上に、ＧｅＴｅからなる第１結晶層を１ｎｍ成膜した。次に、Ｓｂ２Ｔｅ３ターゲットに３０Ｗの高周波電力を供給し、基板上に、Ｓｂ２Ｔｅ３からなる第２結晶層を１ｎｍ成膜した。このような工程を行うことにより、記録膜を形成した。
【００９１】
また、比較のために、第１下地層を成膜する工程のみを削除し、基板上に、第２下地層、第１結晶層および第２結晶層の各層を成膜することで、記録膜を形成したものを、別途準備した。
【００９２】
このようにして形成された記録膜の表面の平坦性を、走査型電子顕微鏡（Scanning Electron Microscope：ＳＥＭ）および原子間力顕微鏡（Atomic Force Microscope：ＡＦＭ）により評価した。図１５に、第１下地層を成膜しなかった場合の記録膜の表面を走査型電子顕微鏡により撮影した写真を示す。また、図１６に、第１下地層を成膜した場合の記録膜の表面を走査型電子顕微鏡により撮影した写真を示す。
【００９３】
図１５に示されるように、第１下地層を成膜しなかった場合には、形成された記録膜の表面は、凹凸が粗く、平坦性が低下したものになっており、原子間力顕微鏡を用いて測定された表面粗さＲａは、５．４６ｎｍであり、相対的に大きい値であった。
【００９４】
一方、図１６に示されるように、厚さ１ｎｍの第１下地層を成膜した場合には、形成された記録膜の表面は、平坦性が向上したものになっており、原子間力顕微鏡を用いて測定された表面粗さＲａも、０．５７ｎｍであり、相対的に小さい値であった。したがって、第１下地層を成膜することにより、第２下地層を成膜する際の基板の温度が第２下地層の配向性を高めるために有効な高温である場合でも、第２下地層の凝集を防止し、第２下地層および記録膜の表面の平坦性を向上できることが示された。
【００９５】
また、上記の評価結果は、スパッタリング法により各層を成膜することで記録膜を形成した場合について示したが、ＣＶＤ法またはＡＬＤ（Atomic Layer Deposition）法等各種の成膜方法により各層を成膜した場合でも、同様の効果が得られる。
【００９６】
（実施の形態２）
次に、本発明の実施の形態２の半導体記憶装置について説明する。前述した実施の形態１では、記録膜の上下両側に下部電極と上部電極との２つの電極が形成されている。それに対して、実施の形態２では、記録膜の下側に２つの電極が形成されている。
【００９７】
図１７は、実施の形態２の半導体記憶装置のメモリセルＭＣ２を示す要部断面図である。
【００９８】
図１７に示されるように、本実施の形態のメモリセルＭＣ２も、図１を用いて説明した実施の形態１のメモリセルＭＣ１と同様に、半導体基板１上に形成され、選択トランジスタであるＭＩＳＦＥＴ２と、ＭＩＳＦＥＴ２の上方に形成され、超格子構造を有する記録膜３とを備えている。また、本実施の形態の半導体記憶装置も、図示を省略するが、図２を用いて説明した実施の形態１のメモリセルアレイＭＡ１の構成と同様に、各ワード線ＷＬと各ビット線ＢＬが交差する領域に配置された複数のメモリセルＭＣ２を含んだメモリセルアレイを備えている。
【００９９】
また、本実施の形態の半導体記憶装置の記録膜３も、図３を用いて説明した実施の形態１の記録膜３と同様に、下地部９と、下地部９上に形成された積層部１０とを有する。下地部９は、第１下地層（固着層）１１、第２下地層（配向層）１２が順次積層されたものであり、積層部１０は、第１カルコゲン化合物からなる第１結晶層１３と、第１カルコゲン化合物とは異なる組成を有する第２カルコゲン化合物からなる第２結晶層１４とが交互に繰り返し積層されたものである。本実施の形態でも、実施の形態１と同様に、第１下地層（固着層）１１は、第２下地層（配向層）１２の凝集を防止し、第２下地層（配向層）１２の表面の平坦性を向上させる。
【０１００】
一方、本実施の形態の半導体記憶装置は、記録膜３の下部に接するように、互いに離れて形成された電極６、７を具備しており、記録膜３は、電極６、７を架橋するような構造を有しており、電極６、７のいずれとも電気的に接続されている。
【０１０１】
層間絶縁膜ＩＬＤ１上には、配線Ｍ１を覆うように、層間絶縁膜ＩＬＤ２が形成されている。層間絶縁膜ＩＬＤ２のうち、ドレインＳＤ１と電気的に接続された配線Ｍ１ａの上側の部分には、層間絶縁膜ＩＬＤ２を貫通するように、例えばＷ等からなるコンタクトプラグＣＰ３が形成されている。コンタクトプラグＣＰ３の下部は、配線Ｍ１ａの上部と電気的に接続されている。
【０１０２】
層間絶縁膜ＩＬＤ２上には、層間絶縁膜ＩＬＤ４が形成されており、層間絶縁膜ＩＬＤ４には、層間絶縁膜ＩＬＤ４を貫通するように、電極６、７が形成されている。電極６の下部は、コンタクトプラグＣＰ３の上部と電気的に接続されている。前述したように、電極６の上部は、記録膜３の下部に接するように形成されている。したがって、記録膜３の一方の部分は、電極６、コンタクトプラグＣＰ３、配線Ｍ１ａおよびコンタクトプラグＣＰ１を介してドレインＳＤ１と電気的に接続されている。
【０１０３】
層間絶縁膜ＩＬＤ４および電極６、７上には、記録膜３を覆うように、層間絶縁膜ＩＬＤ５が形成されている。層間絶縁膜ＩＬＤ５のうち、電極７の上側の部分には、層間絶縁膜ＩＬＤ５を貫通するようにコンタクトプラグＣＰ４が形成されており、コンタクトプラグＣＰ４の下部は、電極７の上部と電気的に接続されている。
【０１０４】
層間絶縁膜ＩＬＤ５上には、例えばＷ等からなるビット線ＢＬが形成されている。ビット線ＢＬの下部は、コンタクトプラグＣＰ４の上部と電気的に接続されている。したがって、記録膜３の他方の部分は、電極７およびコンタクトプラグＣＰ４を介してビット線ＢＬと電気的に接続されている。
【０１０５】
電極６、７は、実施の形態１の下部電極４および上部電極５と同様に、金属などの導電膜からなる。電極６、７を構成する導電膜の具体的な材料としては、実施の形態１で説明した、下部電極４および上部電極５を構成する導電膜の具体的な材料を用いることができる。
【０１０６】
本実施の形態の半導体記憶装置のメモリセルＭＣ２では、実施の形態１の半導体記憶装置と異なり、リセット動作用またはセット動作用のプログラミング電流は、第１結晶層１３と第２結晶層１４との積層面に沿った方向に流れる。しかし、第１結晶層１３と第２結晶層１４との積層面に沿った方向に電流が流れる場合でも、電流が流れてジュール熱が発生し、第１結晶層１３の原子配列または原子位置が変化することにより、記録膜３の電気抵抗を低抵抗状態と高抵抗状態との間で変化させることができる。
【０１０７】
本実施の形態の半導体記憶装置のメモリセルＭＣ２でも、実施の形態１の半導体記憶装置と同様に、第２下地層（配向層）１２の下地として、第１下地層（固着層）１１が形成されている。これにより、第２下地層（配向層）１２を成膜する際の基板の温度が第２下地層（配向層）１２の配向性を高めるために有効な高温である場合でも、第２下地層（配向層）１２の凝集を防止し、第２下地層（配向層）１２の表面の平坦性を向上させることができる。そして、書き込み動作（プログラミング動作）に必要な電流を低減でき、メモリセルごとに記録膜の抵抗値がばらつくことを抑制し、半導体記憶装置の性能を向上させることができる。
【０１０８】
次に、本実施の形態の半導体記憶装置の製造工程の一例について説明する。図１８および図１９は、実施の形態２の半導体記憶装置の製造工程中の断面図である。
【０１０９】
実施の形態２の半導体記憶装置の製造工程は、図６〜図８を用いて説明したように、配線Ｍ１を形成した後、層間絶縁膜ＩＬＤ２を形成するまでは、実施の形態１の半導体記憶装置の製造工程と同様である。ただし、実施の形態２では、実施の形態１の下部電極４（図８参照）に代え、コンタクトプラグＣＰ３（図１７参照）を、層間絶縁膜ＩＬＤ２を貫通するように、形成する。
【０１１０】
次に、層間絶縁膜ＩＬＤ２およびコンタクトプラグＣＰ３が形成された半導体基板１上に、例えば酸化シリコンからなる層間絶縁膜ＩＬＤ４をＣＶＤ法等により堆積した後、その層間絶縁膜ＩＬＤ４のうち、電極６、７が形成される部分に、層間絶縁膜ＩＬＤ２およびコンタクトプラグＣＰ３が露出するような開口をフォトリソグラフィ技術およびドライエッチング技術により形成する。続いて、形成された開口を埋め込むように、半導体基板１上に、例えばＷ等からなる導電膜をスパッタリング法またはＣＶＤ法等により堆積した後、堆積された導電膜がコンタクトホール内のみに残るようにＣＭＰ法等によって研磨することで、図１８に示されるように、電極６、７を形成する。
【０１１１】
次に、実施の形態１において図９〜図１３を用いて説明した工程と同様の工程により、第１下地層１１、第２下地層１２を順次形成し、さらに第１結晶層１３と第２結晶層１４とを交互に繰り返し積層した後、フォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることで、図１９に示されるように、記録膜３を形成する。
【０１１２】
その後、記録膜３が形成された半導体基板１上に、例えば酸化シリコンからなる層間絶縁膜ＩＬＤ５をＣＶＤ法等により堆積し、堆積された層間絶縁膜ＩＬＤ５の表面をＣＭＰ法等により平坦化した後、その層間絶縁膜ＩＬＤ５に、電極７が露出するようなコンタクトホールをフォトリソグラフィ技術およびドライエッチング技術により形成する。続いて、形成されたコンタクトホールを埋め込むように、半導体基板１上に、例えばＷ等からなる金属膜をスパッタリング法またはＣＶＤ法等により堆積した後、堆積された金属膜がコンタクトホール内のみに残るようにＣＭＰ法等により研磨することで、コンタクトプラグＣＰ４を形成する。その後、半導体基板１上に、例えばＷ等からなる金属膜をスパッタリング法またはＣＶＤ法等により堆積した後、フォトリソグラフィ技術およびドライエッチング技術を用いてパターニングしてビット線ＢＬを形成することで、図１７に示したようなメモリセルＭＣ２が形成される。
【０１１３】
（実施の形態３）
次に、本発明の実施の形態３の半導体記憶装置について説明する。前述した実施の形態１、２では、記録膜は、第１結晶層と第２結晶層とが基板の主面に垂直な方向に積層された積層部を備えている。それに対して、実施の形態３では、記録膜は、第１結晶層と第２結晶層とが基板に形成されたホール（孔部）の内壁面に垂直な方向に積層された積層部を備えている。
【０１１４】
図２０は、実施の形態３の半導体記憶装置の斜視図であり、図２１は、実施の形態３の半導体記憶装置のメモリセルＭＣ３を示す要部断面図である。見やすくするために、図２１における層間絶縁膜ＩＬＤ６と絶縁層２１１は、図２０では図示が省略されている。
【０１１５】
図２１に示されるように、半導体基板１上に形成された、例えば酸化シリコンからなる層間絶縁膜ＩＬＤ６上には、例えば酸化シリコンからなる絶縁層２１１が形成されている。絶縁層２１１には、絶縁層２１１を貫通するように、ワード線ＷＬと柱状のポリシリコンダイオードＰＤとが形成されている。ワード線ＷＬは、層間絶縁膜ＩＬＤ６上に形成されており、例えばＷ等からなる。また、ポリシリコンダイオードＰＤは、ワード線ＷＬ上に順次形成された、ｐ型不純物がドープされたポリシリコン層２２、低濃度の不純物がドープされたポリシリコン層２３およびｎ型不純物がドープされたポリシリコン層２４により構成されている。したがって、ポリシリコンダイオードＰＤの下部は、ワード線ＷＬの上部と電気的に接続されている。
【０１１６】
なお、図２１では、半導体基板１のうち層間絶縁膜ＩＬＤ６の下側の部分の図示を省略するが、半導体基板１の層間絶縁膜ＩＬＤ６の下側には、さらに他の層間絶縁膜を介して、ビット線ＢＬを選択するためのＭＩＳＦＥＴなどが形成されていてもよい。
【０１１７】
絶縁層２１１およびポリシリコンダイオードＰＤ上には、絶縁層２５とポリシリコン層２６とが交互に積層された積層体２７が形成されている。絶縁層２５とポリシリコン層２６とは、最下部（絶縁層２１１と接する部分）および最上部が絶縁層２５になるように、交互に積層されている。各ポリシリコン層２６は、それぞれ相変化メモリ（後述するメモリセルＭＣ４）を選択する選択トランジスタ（後述する縦型ＭＩＳＦＥＴ３１）のゲート電極として機能するものである。
【０１１８】
積層体２７には、積層体２７の上面からポリシリコンダイオードＰＤの上面に達するように、すなわち積層体２７を貫通するように、ホール（孔部）Ｈ１が形成されており、ホールＨ１内には、ホールＨ１の内壁を覆うように、ゲート絶縁膜２８が形成されている。ゲート絶縁膜２８が形成されたホールＨ１内には、ホールＨ１の内壁および底部を覆うように、ポリシリコン層２９が形成されている。したがって、ポリシリコンダイオードＰＤの上部は、ポリシリコン層２９と電気的に接続されている。ポリシリコン層２９は、各ポリシリコン層２６をゲート電極とし、それぞれ相変化メモリ（後述するメモリセルＭＣ４）を選択する選択トランジスタ（後述する縦型ＭＩＳＦＥＴ３１）のソースおよびドレインとして機能するものである。
【０１１９】
ポリシリコン層２９が形成されたホールＨ１内には、ホールＨ１の内壁および底部を覆うとともに、ホールＨ１を底部から上端まで埋め込むように、記録膜３０が形成されている。
【０１２０】
内壁がゲート絶縁膜２８およびポリシリコン層２９により覆われ、さらに内部が記録膜３０により埋め込まれたホールＨ１上、および、積層体２７上には、例えばＷ等からなるビット線ＢＬが形成されている。ポリシリコン層２９は、ビット線ＢＬと電気的に接続されており、ビット線ＢＬは、さらに他の回路と接続されている。
【０１２１】
ポリシリコン層２２は、ｐ型不純物がドープされた多結晶シリコン膜であり、ＰＩＮダイオードであるポリシリコンダイオードＰＤのｐ型層として機能する。また、ポリシリコン層２４は、ｎ型不純物がドープされた多結晶シリコン膜であり、ＰＩＮダイオードであるポリシリコンダイオードＰＤのｎ型層として機能する。
【０１２２】
ポリシリコン層２３は、ポリシリコン層２２、２４よりも低濃度の不純物が導入された、ポリシリコン層２２、２４よりも高抵抗な多結晶シリコン膜であり、ＰＩＮダイオードであるポリシリコンダイオードＰＤのＩ層（Ｉｎｔｒｉｎｓｉｃ層、電界緩和層）として機能する。ポリシリコン層２３に導入された不純物は、ｐ型の不純物（例えばホウ素（Ｂ））またはｎ型の不純物（例えばリン（Ｐ））のいずれでもよい。また、ポリシリコン層２３は、不純物が導入されていないノンドープシリコン層のような真性半導体層であってもよい。また、ポリシリコン層２３を、２層の積層構造を有するものとし、一方を不純物が含まれる層とし、もう一方を不純物が含まれない層としてもよい。
【０１２３】
また、ポリシリコン層２３の材料として、好適には、ポリシリコン層２２および２４と容易に接合可能な材料を用いることができる。具体的には、ポリシリコン層２３の材料として、好適には、シリコン（Ｓｉ）を含む化合物またはシリコン（Ｓｉ）と同じ１４族の半導体元素を含む材料、例えば（シリコン）（Ｓｉ）、ゲルマニウム（Ｇｅ）、炭化ケイ素（ＳｉＣ）、シリコンゲルマニウム（ＳｉＧｅ）などを用いることができる。
【０１２４】
記録膜３０は、ポリシリコン層２９とともに、ポリシリコンダイオードＰＤとビット線ＢＬとの間を流れる電流の経路（電流経路）となる部分である。記録膜３０の詳細な構造および材料については、後述する。
【０１２５】
次に、半導体記憶装置のメモリセルアレイＭＡ３の構成の一例について説明する。図２２は、実施の形態３の半導体記憶装置のメモリセルアレイＭＡ３の構成の一例を示す等価回路図である。
【０１２６】
図２２に示されるように、本実施の形態の半導体記憶装置は、第１方向に延在する複数のワード線ＷＬ（ＷＬ１〜ＷＬ３）、第１方向と交差する第２方向に延在する複数のビット線ＢＬ（ＢＬ１〜ＢＬ４）、第１方向に延在する複数のゲート線ＧＬ（ＧＬ１〜ＧＬ４）および各ワード線ＷＬと各ビット線ＢＬが交差する領域に配置された一組のメモリセルＭＣ３を複数含んだメモリセルアレイＭＡ３を備えている。各メモリセルＭＣ３は、図２１に示されるように、ポリシリコンダイオードＰＤ、複数のポリシリコン層２６、ゲート絶縁膜２８、ポリシリコン層２９および記録膜３０を備えている。ポリシリコンダイオードＰＤは、ワード線ＷＬと電気的に接続されており、ポリシリコン層２９および記録膜３０は、ビット線ＢＬと電気的に接続されており、複数のポリシリコン層２６は、それぞれゲート線ＧＬと電気的に接続されている。
【０１２７】
一つのポリシリコン層２６と、ゲート絶縁膜２８およびポリシリコン層２９のうちそのポリシリコン層２６に対応した部分とは、縦型ＭＩＳＦＥＴ３１（図２１および図２２参照）を構成している。また、一つの縦型ＭＩＳＦＥＴ３１と、記録膜３０のうちその縦型ＭＩＳＦＥＴ３１に対応した部分とは、メモリセルＭＣ４（図２１および図２２参照）を構成している。各縦型ＭＩＳＦＥＴ３１は、それぞれのメモリセルＭＣ４を選択する選択トランジスタとして機能する。したがって、メモリセルＭＣ３は、メモリセルＭＣ４が縦方向（半導体基板１の主面に対して垂直な方向）に４つ接続された形のメモリセルチェーンの構造を有している。
【０１２８】
このように構成されたメモリセルＭＣ３の動作は以下のように行う。まず、図２２に示される選択セルＳＭＣすなわち選択されたメモリセルＭＣ４が接続されているゲート線ＧＬ１には０Ｖを印加し、選択セルＳＭＣの縦型ＭＩＳＦＥＴ３１をＯＦＦ状態にする。選択セルＳＭＣが接続されていないゲート線ＧＬ２、ＧＬ３およびＧＬ４には５Ｖを印加し、ゲート線ＧＬ２、ＧＬ３およびＧＬ４に接続されているメモリセルＭＣ４の選択トランジスタをＯＮ状態にする。ビット線ＢＬ１には０Ｖを印加し、ワード線ＷＬ１にはリセット動作時、セット動作時、読み出し動作時にそれぞれ５Ｖ、４Ｖ、２Ｖを印加する。その結果、図２２に電流経路をＰＳとして示すように、メモリセルＭＣ３を構成する複数のメモリセルＭＣ４のうち選択セルＳＭＣでは、選択トランジスタがＯＦＦ状態であるため電流は記録膜３０を流れ、メモリセルＭＣ３を構成する複数のメモリセルＭＣ４のうち選択セルＳＭＣ以外のメモリセルでは、選択トランジスタがＯＮ状態であるため電流はポリシリコン層２９を流れる。
【０１２９】
リセット動作およびセット動作の際には、選択セルＳＭＣの記録膜３０に流れる電流によって熱エネルギーを与えることで、選択セルＳＭＣの記録膜３０の原子配列または原子位置を変化させ、選択セルＳＭＣの記録膜３０の抵抗値を変化させて動作を行う。一方、読み出し動作の際には、選択セルＳＭＣの記録膜３０に流れる電流値を判定して動作を行う。
【０１３０】
次に、図２１を参照し、本実施の形態による半導体記憶装置のメモリセルＭＣ３における記録膜３０の詳細な構造について説明する。
【０１３１】
図２１に示されるように、記録膜３０は、下地部３９と積層部４０とを有する。下地部３９は、ポリシリコン層２９が形成されたホールＨ１内に、ホールＨ１の内壁を覆うように、第１下地層（固着層）４１、第２下地層（配向層）４２が順次積層されたものである。ただし、第１下地層（固着層）４１および第２下地層（配向層）４２は、ホールＨ１の底部も覆うように形成されている。積層部４０は、下地部３９が形成されたホールＨ１内に、ホールＨ１の内壁および底部を覆うように、第１カルコゲン化合物からなる第１結晶層４３と、第１カルコゲン化合物とは異なる組成を有する第２カルコゲン化合物からなる第２結晶層４４とが交互に繰り返し積層されたものである。すなわち、記録膜３０は、ホールＨ１の内壁側からホールＨ１の中心側に向かって順に、第１下地層（固着層）４１、第２下地層（配向層）４２、および、第１結晶層４３と第２結晶層４４とが繰り返し積層された積層部４０からなる。したがって、第１結晶層４３と第２結晶層４４とは、ホールＨ１の内壁面に垂直な方向に積層されている。また、記録膜３０は、図２１に示す断面構造では、ホールＨ１の中心を対称中心として左右対称に形成されている。本実施の形態でも、実施の形態１と同様に、第２下地層（配向層）４２は、積層部４０の配向性を高めるものであり、第１下地層（固着層）４１は、第２下地層（配向層）４２の凝集を防止し、第２下地層（配向層）４２の表面の平坦性を向上させるものである。
【０１３２】
積層部４０は、第１結晶層４３と第２結晶層４４とが交互に繰り返し成膜されることで積層されたものであり、超格子構造を有する。なお、積層部４０として、第１結晶層４３と第２結晶層４４とが交互に繰り返し積層されたものに代え、第１結晶層４３と第２結晶層４４とが１層ずつ積層されたものを用いてもよい。
【０１３３】
本実施の形態における第１下地層４１、第２下地層４２、第１結晶層４３および第２結晶層４４の各層の材料として、それぞれ実施の形態１における第１下地層１１、第２下地層１２、第１結晶層１３および第２結晶層１４の各層の材料と同様の材料を用いることができる。また、本実施の形態における第１下地層４１、第２下地層４２、第１結晶層４３および第２結晶層４４の各層の好適な厚さ、および、積層部４０の積層面に対する各層の好適な配向方向は、それぞれ、実施の形態１における第１下地層１１、第２下地層１２、第１結晶層１３および第２結晶層１４の各層の好適な厚さ、および、積層部１０の積層面に対する各層の好適な配向方向と同様である。ただし、本実施の形態における積層部４０の積層面は、半導体基板１の主面に平行ではなく、ホールＨ１の内壁面に平行である点で、実施の形態１と相違する。
【０１３４】
次に、本実施の形態の半導体記憶装置の製造工程の一例について説明する。図２３〜図３０および図３８は、実施の形態３の半導体記憶装置の製造工程中の斜視図である。また、図３１〜図３７は、実施の形態３の半導体記憶装置の製造工程中の断面図である。なお、図３１〜図３７では、半導体基板１のうち、図２１を用いて説明した一つのメモリセルＭＣ３に対応する部分のみを示す。
【０１３５】
まず、主面ＳＵＢ上に、例えば酸化シリコンからなる層間絶縁膜ＩＬＤ６をＣＶＤ法等により形成した半導体基板１を準備する。次いで、図２３に示されるように、その半導体基板１上に、ワード線ＷＬとなるタングステン（Ｗ）膜、ｐ型不純物が高濃度でドープされたアモルファスシリコン層２２ａ、不純物がドープされていないアモルファスシリコン層２３ａおよびｎ型不純物がドープされたアモルファスシリコン層２４ａを例えばＣＶＤ法等により順次形成する。そして、フォトリソグラフィ技術およびドライエッチング技術を用いてストライプ状に加工すると、図２４に示される構造が得られる。このとき、ストライプ状に加工されたタングステン（Ｗ）膜により、ワード線ＷＬが形成される。そして、ストライプ状に加工されたアモルファスシリコン層２２ａ、２３ａおよび２４ａ同士並びにワード線ＷＬ同士の間を、例えば酸化シリコンからなる絶縁層２１１で埋め込んだ後、ＣＭＰ法等により平坦化することで、図２５に示される構造が得られる。
【０１３６】
続いて、フォトリソグラフィ技術およびドライエッチング技術を用いて、ワード線ＷＬと交差する方向にストライプ状に加工する。この際、ストライプ状に形成されたＷＬが残るように加工すると、図２６に示されるようになり、アモルファスシリコン層２２ａ、２３ａおよび２４ａからなる積層構造（ダイオード積層構造）は四角柱状に分断される。次に、図２７に示されるように、分断された積層構造（ダイオード積層構造）と絶縁層２１１を覆うように、例えば酸化シリコンからなる絶縁層２１２を堆積し、さらに、図２８に示されるように、ＣＭＰ法等により絶縁層２１１、２１２を研磨することで、アモルファスシリコン層２４ａの上面を露出させる。
【０１３７】
次に、絶縁層２１１、２１２上およびアモルファスシリコン層２４ａ上に、絶縁層２５とアモルファスシリコン層２６ａとを交互に繰り返して堆積し、絶縁層２５とアモルファスシリコン層２６ａとが交互に繰り返して積層された積層体２７ａを形成すると、図２９に示される構造が得られる。
【０１３８】
次に、形成された積層体２７ａを貫通する接続孔（孔部）を形成する。積層体２７ａを、フォトリソグラフィ技術およびドライエッチング技術により、加工することで、図３０に示されるように、積層体２７ａに、アモルファスシリコン層２４ａに達するホール（孔部）Ｈ１が、形成される。その際、アモルファスシリコン層２２ａ、２３ａおよび２４ａからなる積層構造（ダイオード積層構造）の直上にホールＨ１が形成されるように、加工する。図３１は１つのホールＨ１を含む断面の構造を示す図であり、以降の工程の説明では、ホールＨ１の内部の構造を分かりやすく示すために、斜視図ではなく断面の構造のみを図示する。
【０１３９】
次に、積層体２７ａの上面およびホールＨ１の内壁および底部を覆うように、例えば酸化シリコン膜をＣＶＤ法等により堆積した後、積層体２７ａ上およびホールＨ１の底部上に堆積された部分を異方性エッチングすることで、ホールＨ１の内壁を覆うように、ゲート絶縁膜２８を形成する。続いて、積層体２７ａの上面およびホールＨ１の内壁および底部を覆うように、アモルファスシリコン層を形成し、例えばｎ型不純物をイオン注入し、熱処理を行った後、積層体２７ａ上に堆積された部分をドライエッチング技術等により除去することで、ポリシリコン層２９を形成する。また、上記の熱処理を行うことで、アモルファスシリコン層２２ａ、２３ａ、２４ａおよび２６ａは、それぞれ、ポリシリコン層２２、２３、２４および２６となり、図３２に示される構造が得られる。このとき、ワード線ＷＬ上には、ｐ型不純物が高濃度でドープされたポリシリコン層２２、不純物がドープされていないポリシリコン層２３およびｎ型不純物がドープされたポリシリコン層２４が積層されたポリシリコンダイオードＰＤが形成される。また、絶縁層２５とアモルファスシリコン層２６ａとが交互に積層された積層体２７ａは、絶縁層２５とポリシリコン層２６とが交互に積層された積層体２７となる。また、一つのポリシリコン層２６と、ゲート絶縁膜２８およびポリシリコン層２９のうちそのポリシリコン層２６に対応した部分とにより、縦型ＭＩＳＦＥＴ３１が形成される。なお、ポリシリコン層２９のうち積層体２７上に堆積された部分を除去する工程は、積層部４０を形成した後、記録膜３０のうちホールＨ１上および積層体２７上の部分をＣＭＰ法等により研磨する工程により行ってもよい。
【０１４０】
次に、図３３に示されるように、ポリシリコン層２９が形成されたホールＨ１内に、ホールＨ１の内壁および底部を覆うように、第１下地層４１を形成する。この第１下地層４１を形成する工程では、例えばＴｉＮ等の遷移金属の窒化物または酸化物からなる第１下地層４１を、その厚さが例えば０．５ｎｍ以上２ｎｍ以下になるように、スパッタリング法またはＣＶＤ法等により形成する。このとき、第１下地層４１の表面は、ホールＨ１の内壁面に平行になる。
【０１４１】
次に、図３４に示されるように、第１下地層４１が形成されたホールＨ１内に、ホールＨ１の内壁および底部を覆うように、第２下地層４２を形成する。この第２下地層４２を形成する工程では、例えばＳｂ、Ｓｂ２Ｔｅ３またはＢｉ２Ｔｅ３等の六方晶の結晶構造を有する材料からなる第２下地層４２を、その厚さが例えば１．０ｎｍ以上１０ｎｍ以下になるように、スパッタリング法またはＣＶＤ法等により形成する。その結果、ホールＨ１の内壁および底部を覆うように、第１下地層４１と第２下地層４２とからなる下地部３９が形成される。また、第２下地層４２が六方晶の結晶構造を有する材料からなるとき、第２下地層４２は、第１下地層４１の表面に対して（００１）配向（ｃ軸配向）する。すなわち、第２下地層４２は、ホールＨ１の内壁面に対して（００１）配向（ｃ軸配向）する。なお、第２下地層４２を形成する際の半導体基板１の温度条件は、実施の形態１において第２下地層１２を形成する際の半導体基板１の温度条件と同様である。
【０１４２】
次に、図３５に示されるように、第２下地層４２が形成されたホールＨ１内に、ホールＨ１の内壁および底部を覆うように、第１結晶層４３を形成する。この第１結晶層４３を形成する工程では、例えばＧｅＴｅ等のカルコゲン化合物（第１カルコゲン化合物）からなる第１結晶層４３を、その厚さが例えば０．３３ｎｍ以上２．０ｎｍ以下になるように、スパッタリング法またはＣＶＤ法等により形成する。第１カルコゲン化合物は、好適には、Ｇｅ、ＳｎまたはＭｎを含み、低抵抗状態においてＮａＣｌ型結晶構造（立方晶）を有するカルコゲン化合物であり、このとき第１カルコゲン化合物からなる第１結晶層４３は、第２下地層４２の表面に対して（１１１）配向する。
【０１４３】
次に、図３６に示されるように、第１結晶層４３が形成されたホールＨ１内に、ホールＨ１の内壁および底部を覆うように、第２結晶層４４を形成する。この第２結晶層４４を形成する工程では、例えばＳｂ２Ｔｅ３、Ｂｉ２Ｔｅ３、ＨｆＴｅ２、Ｃｕ２ＴｅまたはＳｎＴｅ等のカルコゲン化合物（第２カルコゲン化合物）またはＳｂからなる第２結晶層４４を、その厚さが例えば１．０ｎｍ以上１０ｎｍ以下になるように、スパッタリング法またはＣＶＤ法等により形成する。第２カルコゲン化合物は、好適には、六方晶の結晶構造を有するカルコゲン化合物であり、このとき第２カルコゲン化合物からなる第２結晶層４４は、第１結晶層４３の表面に対して（００１）配向（ｃ軸配向）する。また、第２結晶層４４がＳｂからなるときも、第１結晶層４３の表面に対して（００１）配向（ｃ軸配向）する。
【０１４４】
その後、さらに、第１結晶層４３を形成する工程と、第２結晶層４４を形成する工程とを交互に繰り返して行うことで、図３７に示されるように、第１結晶層４３と第２結晶層４４とが交互に繰り返し積層された積層部４０を形成する。このとき、第１結晶層４３と第２結晶層４４とは、ホールＨ１の内壁面に垂直な方向に積層されている。また、第１結晶層４３の積層面は（１１１）配向し、第２結晶層４４の積層面は（００１）配向（ｃ軸配向）する。
【０１４５】
本実施の形態では、第１下地層４１を形成する工程、第２下地層４２を形成する工程、第１結晶層４３を形成する工程、および第２結晶層４４を形成する工程は、好適には、例えば同一の成膜装置のチャンバー内で連続して行う。これにより、第１下地層４１、第２下地層４２、第１結晶層４３および第２結晶層４４を同一の成膜方法により成膜することができるので、製造プロセスを簡略化することができる。
【０１４６】
その後、記録膜３０のうちホールＨ１上および積層体２７上の部分をＣＭＰ法等により研磨し、ゲート絶縁膜２８、ポリシリコン層２９、第１下地層４１、第２下地層４２、第１結晶層４３および第２結晶層４４が埋め込まれたホールＨ１と、積層体２７を構成する最上部の絶縁層２５を露出させると、図３８に示される構造が得られる。そして、ホールＨ１上および積層体２７上に、例えばＷ等からなる金属膜をスパッタリング法またはＣＶＤ法等により堆積し、フォトリソグラフィ技術およびドライエッチング技術を用いて金属膜をストライプ状に加工することで、ワード線ＷＬと交差し、半導体基板１の主面に沿う方向にストライプ状に延在するビット線ＢＬを形成すると、図２０に示した構造が得られる。これにより、図２１に示したようなメモリセルＭＣ３が形成される。
【０１４７】
本実施の形態では、第１結晶層４３と第２結晶層４４とがホールＨ１の内壁面に垂直な方向に積層されている点で、実施の形態１と異なる。しかし、第１結晶層４３の積層面が（１１１）配向しており、第１結晶層４３に含まれるＧｅ原子のうち、第２結晶層４４との界面に存在するＧｅ原子を積層面に垂直な方向に移動させ、そのＧｅ原子の周りの原子との結合状態を変化させることで、記録膜３０の抵抗状態を低抵抗状態から高抵抗状態へ変化させる点で、実施の形態１と同様である。このような半導体記憶装置によれば、記録膜３０に与えるエネルギーが比較的小さくても、記録膜３０を低抵抗状態と高抵抗状態との間で容易に変化させることができるため、低電力で書き込み動作（プログラミング動作）を行うことができる。
【０１４８】
また、本実施の形態においても、図２１に示されるように、下地部３９が、第１下地層（固着層）４１を有するため、実施の形態１と同様に、第１下地層（固着層）４１上における第２下地層（配向層）４２の凝集を防止し、第２下地層（配向層）４２の表面の平坦性を向上させることができる。
【０１４９】
さらに、本実施の形態では、図２１および図２２を用いて説明したように、メモリセルＭＣ３が複数のメモリセルＭＣ４を含み、その複数のメモリセルＭＣ４が、半導体基板１の主面に対して垂直な方向に沿って形成されている。そのため、実施の形態１の半導体記憶装置および実施の形態２の半導体記憶装置のいずれに比べても、大容量のメモリを容易に形成することができる。
【０１５０】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１５１】
本発明は、半導体記憶装置およびその製造方法に適用して有効である。
【符号の説明】
【０１５２】
１  半導体基板
２  ＭＩＳＦＥＴ
３、３０  記録膜
４  下部電極
５  上部電極
６、７  電極
９、３９  下地部
１０、４０  積層部
１１、４１  第１下地層（固着層）
１２、４２  第２下地層（配向層）
１３、４３  第１結晶層
１４、４４  第２結晶層
２２〜２４、２６、２９  ポリシリコン層
２２ａ〜２４ａ、２６ａ  アモルファスシリコン層
２５、２１１、２１２  絶縁層
２７、２７ａ  積層体
２８  ゲート絶縁膜
３１  縦型ＭＩＳＦＥＴ
ＢＬ、ＢＬ１〜ＢＬ４  ビット線
ＣＰ１〜ＣＰ４  コンタクトプラグ
ＧＥ  ゲート電極
ＧＩ  ゲート絶縁膜
ＧＬ、ＧＬ１〜ＧＬ４  ゲート線
Ｈ１  ホール
ＩＬＤ１〜ＩＬＤ６  層間絶縁膜
Ｍ１、Ｍ１ａ  配線
ＭＡ１、ＭＡ３  メモリセルアレイ
ＭＣ１〜ＭＣ４  メモリセル
ＰＤ  ポリシリコンダイオード
ＳＤ１  ドレイン
ＳＤ２  ソース
ＳＭＣ  選択セル
ＳＴＩ  素子分離層
ＳＵＢ  主面
ＳＷ  サイドウォールスペーサ
ＷＬ、ＷＬ１〜ＷＬ５  ワード線
【図１】
2013175570.tif 000003
【図２】
2013175570.tif 000004
【図３】
2013175570.tif 000005
【図４】
2013175570.tif 000006
【図５】
2013175570.tif 000007
【図６】
2013175570.tif 000008
【図７】
2013175570.tif 000009
【図８】
2013175570.tif 000010
【図９】
2013175570.tif 000011
【図１０】
2013175570.tif 000012
【図１１】
2013175570.tif 000013
【図１２】
2013175570.tif 000014
【図１３】
2013175570.tif 000015
【図１４】
2013175570.tif 000016
【図１７】
2013175570.tif 000017
【図１８】
2013175570.tif 000018
【図１９】
2013175570.tif 000019
【図２０】
2013175570.tif 000020
【図２１】
2013175570.tif 000021
【図２２】
2013175570.tif 000022
【図２３】
2013175570.tif 000023
【図２４】
2013175570.tif 000024
【図２５】
2013175570.tif 000025
【図２６】
2013175570.tif 000026
【図２７】
2013175570.tif 000027
【図２８】
2013175570.tif 000028
【図２９】
2013175570.tif 000029
【図３１】
2013175570.tif 000030
【図３２】
2013175570.tif 000031
【図３３】
2013175570.tif 000032
【図３４】
2013175570.tif 000033
【図３５】
2013175570.tif 000034
【図３６】
2013175570.tif 000035
【図３７】
2013175570.tif 000036
【図１５】
2013175570.tif 000037
【図１６】
2013175570.tif 000038
【図３０】
2013175570.tif 000039
【図３８】
2013175570.tif 000040