(57)【要約】【課題】過電圧がＬＳＩの電源端子に印加されたことを確認できるようにする。【解決手段】半導体集積回路装置（１０）は、内部回路（１１）と、上記内部回路に電源電圧を供給するための電源端子（１５，１６）とを含む。このとき、上記内部回路の電源電圧として想定されるレベルを越える電圧（過電圧）が上記電源端子に印加された事実を記録するための過電圧印加情報記録回路（１２）を設ける。過電圧印加情報記録回路には、過電圧が上記電源端子に印加された事実が記録されているため、それに基づいて、過電圧がＬＳＩの電源端子に印加されたことを確認することができる。【選択図】図１
2013045993.tif 000002
【特許請求の範囲】
【請求項１】
内部回路と、上記内部回路に電源電圧を供給するための電源端子と、を含む半導体集積回路装置であって、
上記内部回路の電源電圧として想定されるレベルを越える電圧が上記電源端子に印加された事実を記録するための過電圧印加情報記録回路を含むことを特徴とする半導体集積回路装置。
【請求項２】
上記過電圧印加情報記録回路に記録された情報を外部出力可能な出力端子を含む請求項１記載の半導体集積回路装置。
【請求項３】
上記過電圧印加情報記録回路は、上記内部回路の電源電圧として想定されるレベルを越える電圧が上記電源端子に印加された場合に導通可能な半導体素子と、
上記半導体素子が導通された場合に流れる電流によって溶断可能なヒューズと、が互いに直列接続されて成る請求項２記載の半導体集積回路装置。
【請求項４】
上記過電圧印加情報記録回路は、上記内部回路の電源電圧として想定されるレベルを越える電圧が上記電源端子に印加された場合に、その事実を保持可能な不揮発性メモリを含む請求項２記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置、さらにはそれにおける電源端子に過電圧が印加された場合に、その事実を記録するための技術に関する。
【背景技術】
【０００２】
特許文献１には、半導体集積回路をサージ電圧などから保護する保護回路が記載されている。
【０００３】
特許文献２には、過電圧が外部端子に印加された場合に、その外部端子に接続された回路の他に、他の外部端子に接続された回路をも保護することのできる過電圧保護回路が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１５３４４４号公報
【特許文献２】特開２００９−２５４０６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体プロセスの微細化、省電力化に伴いＬＳＩ（半導体集積回路）の使用する電力は減少している。これにより、ＬＳＩで使用する電圧値も小さくなっている。使用する電圧値が小さくなると、ＬＳＩに入力される電圧値のマージンも少なくなり、ＬＳＩが正常に動作しない場合が発生し易くなる。
【０００６】
ＬＳＩが正常に動作しない場合の原因について本願発明者が検討したところ、内部回路の論理的な不具合の他に、上記内部回路の電源電圧として想定されるレベルを越える電圧（「過電圧」という）が、人為的なミス等によりＬＳＩの電源端子に印加された場合にも生じていることが明らかにされた。つまり、ＬＳＩの電源端子に過電圧が印加されたことに起因して内部回路（内部論理）が破壊された場合には、ＬＳＩは正常に動作しない。
【０００７】
しかしながら、従来技術によれば、半導体集積回路をサージ電圧などから保護することはできても、過電圧がＬＳＩの電源端子に印加された事実を記録することができないため、過電圧がＬＳＩの電源端子に印加されたことを確認することが困難とされている。
【０００８】
本発明の目的は、過電圧がＬＳＩの電源端子に印加されたことを確認するための技術を提供することにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
すなわち、半導体集積回路装置は、内部回路と、上記内部回路に電源電圧を供給するための電源端子とを含む。このとき、上記内部回路の電源電圧として想定されるレベルを越える電圧が上記電源端子に印加された事実を記録するための過電圧印加情報記録回路が設けられる。
【発明の効果】
【００１２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１３】
すなわち、過電圧がＬＳＩの電源端子に印加されたことを確認することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明にかかる半導体集積回路装置の構成例ブロック図である。
【図２】本発明にかかる半導体集積回路装置の別の構成例ブロック図である。
【図３】本発明にかかる半導体集積回路装置の別の構成例ブロック図である。
【図４】本発明にかかる半導体集積回路装置の別の構成例ブロック図である。
【図５】本発明にかかる半導体集積回路装置の別の構成例ブロック図である。
【図６】本発明にかかる半導体集積回路装置の別の構成例ブロック図である。
【図７】本発明にかかる半導体集積回路装置の別の構成例ブロック図である。
【図８】図７における保護回路の構成例ブロック図である。
【図９】図７における保護回路の別の構成例ブロック図である。
【発明を実施するための形態】
【００１５】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１６】
〔１〕本発明の代表的な実施の形態に係る半導体集積回路装置（１０）は、内部回路（１１）と、上記内部回路に電源電圧を供給するための電源端子（１５，１６）とを含む。このとき、上記内部回路の電源電圧として想定されるレベルを越える電圧が上記電源端子に印加された事実を記録するための過電圧印加情報記録回路（１２）が設けられる。
【００１７】
上記の構成によれば、過電圧印加情報記録回路は、上記内部回路の電源電圧として想定されるレベルを越える電圧が上記電源端子に印加された事実を記録する。このため、過電圧印加情報記録回路の記録内容に基づいて、過電圧がＬＳＩの電源端子に印加されたことを確認することができる。
【００１８】
〔２〕上記〔１〕において、上記過電圧印加情報記録回路に記録された情報を外部出力可能な出力端子（１７）を設けることができる。
【００１９】
〔３〕上記〔２〕において、上記過電圧印加情報記録回路は、上記内部回路の電源電圧として想定されるレベルを越える電圧が上記電源端子に印加された場合に導通可能な半導体素子（１４）と、上記半導体素子が導通された場合に流れる電流によって溶断可能なヒューズ（１３）とを互いに直列接続して構成することができる。
【００２０】
〔４〕上記〔２〕において、上記過電圧印加情報記録回路は、上記内部回路の電源電圧として想定されるレベルを越える電圧が上記電源端子に印加された場合に、その事実を保持可能な不揮発性メモリ（１８）を含んで構成することができる。
【００２１】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００２２】
《実施の形態１》
図１には、本発明にかかる半導体集積回路装置の構成例が示される。
【００２３】
図１に示される半導体集積回路装置１０は、ＬＳＩ内部回路１１、及び過電圧印加情報記録回路１２を含む。ＬＳＩ内部回路１１は、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。ＬＳＩ内部回路１１の動作用電源電圧は、グランドＧＮＤを基準とする所定レベルの電圧であり、この電圧は、半導体集積回路装置１０の外部から正極側の電源端子１５，１６を介して印加される。尚、図１においては、グランドＧＮＤの電位を供給するための負極側の電源端子（グランド端子）は、省略されている。
【００２４】
過電圧印加情報記録回路１２は、ＬＳＩ内部回路１１の電源電圧として想定されるレベルを越える電圧（過電圧）が上記電源端子１５，１６に印加された事実を記録するために設けられている。この過電圧印加情報記録回路１２は、上記ＬＳＩ内部回路１１の電源電圧として想定されるレベルを越える電圧が上記電源端子１５，１６に印加された場合に導通可能な半導体素子１４と、この半導体素子１４が導通された場合に流れる電流によって溶断可能なヒューズ１３と、が互いに直列接続されて成る。上記半導体素子１４として、逆向きのダイオードを適用することができる。ダイオードは、基本的に逆方向には電流が流れないが、逆方向電圧が降伏電圧を上回ると、急激に電流が流れるようになる。本例において、ＬＳＩ内部回路１１の電源電圧として想定されるレベルを越える電圧が電源端子１５，１６に印加された場合に、ダイオードが導通状態になるようになっている。
【００２５】
上記の構成において、上記電源端子１５，１６とグランドＧＮＤとの間に、ＬＳＩ内部回路１１の電源電圧として想定されるレベルの電圧が印加されている場合には、半導体素子（ダイオード）１４の逆方向電流は流れない。しかし、上記電源端子１５，１６とグランドＧＮＤとの間に、ＬＳＩ内部回路１１の電源電圧として想定されるレベル（ダイオードの降伏電圧）を越える電圧が印加された場合には、ダイオードが導通状態となり逆方向電流が流れることで、ヒューズ１３が溶断される。ヒューズ１３が溶断されているか否かは、回収された半導体集積回路装置１０のパッケージを開封した後のプロービングによって判別することができる。もし、ヒューズ１３が溶断されている場合には、それは、上記電源端子１５，１６とグランドＧＮＤとの間に、ＬＳＩ内部回路１１の電源電圧として想定されるレベルを越える電圧が印加されたことを意味する。例えば半導体集積回路装置１０が出荷後に、動作不良となって回収された場合には、客先において過電圧印加が行われたという事実が過電圧印加情報記録回路１２に記録されているため、客先において過電圧印加が行われたことを確認できる。
【００２６】
図２には、本発明にかかる半導体集積回路装置の別の構成例が示される。
【００２７】
図２に示される半導体集積回路装置１０が、図１に示されるのと大きく相違するのは、ヒューズ１３と、半導体素子（ダイオード）１４との直列接続ノードから出力端子１７が引き出されている点である。出力端子１７は、半導体集積回路装置１０の外部端子のひとつとされる。ヒューズ１３が溶断されていない状態では、電源端子１５，１６に印加された電圧が、そのまま出力端子１７に伝達されるので、それを観測することによって、ヒューズ１３が溶断されていないことを確認できる。また、ヒューズ１３が溶断されている状態では、電源端子１５，１６に印加された電圧が、出力端子１７に伝達されないことから、それによって、ヒューズ１３が溶断されていることを確認できる。
【００２８】
このように図２に示される構成では、半導体集積回路装置１０のパッケージを開封することなく、ヒューズ１３が溶断されているか否かを確認することができる。
【００２９】
《実施の形態２》
図３には、本発明にかかる半導体集積回路装置の別の構成例が示される。
【００３０】
図３に示される半導体集積回路装置１０は、過電圧印加情報記録回路１２として、不揮発性メモリの一例とされるフラッシュＲＯＭ（リードオンリーメモリ）１８が適用されている。
【００３１】
フラッシュＲＯＭ１８のメモリ素子は、ＭＯＳトランジスタの一種で、フローティングゲートを有する。フラッシュＲＯＭ１８のコントロール・ゲートに閾値Vth以上の高電圧がかかると、ソースからドレインに電流が流れるが、ドレイン近傍で高いエネルギーを得た電子はホットエレクトロンとなって、その一部が酸化膜を通してフローティング・ゲートへ伝達される。このようにしてフローティング・ゲートが帯電している場合は、コントロール・ゲートがゼロバイアスでは電流が流れないエンハンスメント型となり、帯電していない場合は、ゼロバイアスでも電流が流れるデプレッション型になる。このような性質を利用することで、フラッシュＲＯＭ１８を過電圧印加情報記録回路１２として機能させることができる。すなわち、電源端子１５，１６に過電圧が印加された場合にフラッシュＲＯＭ１８のコントロール・ゲートに閾値Vth以上の高電圧がかかったことになり、ドレイン近傍で高いエネルギーを得た電子がホットエレクトロンとなって、その一部が酸化膜を通してフローティング・ゲートへ伝達される。これにより、過電圧印加情報の記録が行われる。フローティング・ゲートが帯電している場合は、コントロール・ゲートがゼロバイアスでは電流が流れないエンハンスメント型となるため、読出しのために所定電圧を印加する必要がある。この所定電圧の値は、電源端子１５，１６に印加された過電圧と等しくなる。このため、フラッシュＲＯＭ１８からの情報読出しのために印加される電圧の値によって、電源端子１５，１６に印加された過電圧のレベルを把握することができる。
【００３２】
尚、フラッシュＲＯＭ１８が持つ耐圧以上の電圧が入力されて、フラッシュＲＯＭ１８自身が壊れてしまったとしても、半導体集積回路装置１０のパッケージを開封して、フラッシュＲＯＭ１８に過電圧が印加されたことを確認できる。
【００３３】
図４には、本発明にかかる半導体集積回路装置の別の構成例が示される。
【００３４】
図４に示される半導体集積回路装置１０が、図３に示されるのと大きく相違するのは、過電圧印加情報記録回路１２において、フラッシュＲＯＭ１８の前段に、抵抗Ｒ１，Ｒ２の分圧回路、電圧値測定部１９、電圧値閾値判定部２０が配置されている点である。電源端子１５，１６に印加された電圧は、抵抗Ｒ１，Ｒ２の分圧回路によって分圧されてから電圧値測定部１９に伝達される。電圧値測定部１９は、抵抗Ｒ１，Ｒ２の直列接続ノードの電圧に基づいて、電源端子１５，１６に印加された電圧を測定する。電圧値閾値判定部２０は、電圧値測定部１９の出力電圧と所定の閾値とを比較することによって電圧判定を行う。電圧値測定部１９の出力電圧が所定の閾値を越えた場合には、電圧オーバーフラグ（例えば論理値‘１’）やその時の電圧値、またはその両方がフラッシュＲＯＭ１８に書き込まれる。フラッシュＲＯＭ１８内のオーバーフラグや電圧値は、出力端子１７を介して読み出すことができる。このように構成しても、過電圧印加情報の記録が可能になる。また、電源端子１５，１６に印加された電圧は、抵抗Ｒ１，Ｒ２の分圧回路によって分圧されてから電圧値測定部１９に伝達されるようになっているため、電源端子１５，１６に印加された過電圧によって、電圧値測定部１９が破壊されるのが防止される。
【００３５】
尚、過電圧印加情報記録回路１２は、ＬＳＩ内部回路１１とは別の電源電圧で動作させることができる。
【００３６】
図５には、本発明にかかる半導体集積回路装置の別の構成例が示される。
【００３７】
図５に示される半導体集積回路装置１０が、図４に示されるのと大きく相違するのは、過電圧印加情報記録回路１２において、抵抗Ｒ１，Ｒ２の分圧回路に代えて、演算増幅器１２による非反転増幅回路が設けられ、この非反転増幅回路によって過電圧のレベルが降下されてから電圧値測定部１９に伝達されるようになっている点である。演算増幅器１２の反転入力端子とグランドＧＮＤとの間には抵抗Ｒ３が設けられ、演算増幅器１２の反転入力端子と出力端子との間には抵抗Ｒ４が設けられる。そして演算増幅器１２の非反転入力端子に、電源端子１５，１６に印加された電圧が伝達されるようになっている。演算増幅器１２による非反転増幅回路が設けられているため、電源端子１５，１６に印加された過電圧によって、電圧値測定部１９が破壊されるのが防止される。
【００３８】
尚、図４に示される場合と同様に、過電圧印加情報記録回路１２は、ＬＳＩ内部回路１１とは別の電源電圧で動作させることができる。
【００３９】
図６には、本発明にかかる半導体集積回路装置の別の構成例が示される。
【００４０】
図６に示される半導体集積回路装置１０は、図２に示される構成と、図４に示される構成とを組み合わせたものである。すなわち、ヒューズ１３と半導体素子１４との直列接続ノードに、抵抗Ｒ５，Ｒ６の分圧回路を設け、この分圧回路の出力が、電圧値閾値判定部２０に入力されるようになっている。電圧値閾値判定部２０では、抵抗Ｒ５，Ｒ６の分圧回路の出力電圧を判定することにより、ヒューズが溶断されたことを認知する。抵抗Ｒ５，Ｒ６によって分圧した電圧を入力することにより、電圧値閾値判定部２０が過電圧によって破壊されるのが防止される。このヒューズが溶断した時の電圧値を測定部１９の出力値より判定し、ヒューズ溶断時の電圧や電圧オーバーフラグ、またはその両方をフラッシュＲＯＭに書き込む。フラッシュＲＯＭ１８から出力端子１７Ａが引き出され、電圧オーバーフラグやヒューズ溶断時の電圧を確認することができる。また、ヒューズ１３と半導体素子１４との直列接続ノードから出力端子１７Ｂが引き出され、電源端子１５，１６に印加された電圧が、出力端子１７に伝達されないことから、それによって、ヒューズ１３が溶断されていることを確認できる。
【００４１】
尚、図４や図５に示される場合と同様に、過電圧印加情報記録回路１２は、ＬＳＩ内部回路１１とは別の電源電圧で動作させることができる。
【００４２】
《実施の形態３》
図７に示されるように、電源端子１５，１６を介して入力されたサージ電圧などからＬＳＩ内部回路１１を保護するための保護回路２５を半導体集積回路装置１０内に設ける場合には、図８や図９に示されるように、上記保護回路２５内に過電圧印加情報記録回路１２を内蔵することができる。
【００４３】
例えば図８に示される保護回路２５には、保護回路本体２２の他に過電圧印加情報記録回路１２が設けられる。保護回路本体２２には、ツェナーダイオードや、バリスタが適用される。過電圧印加情報記録回路１２は、図３に示される場合と同様にフラッシュＲＯＭ１８によって形成される。図８の２７は、フラッシュＲＯＭ１８の出力端子である。また、図９に示される保護回路２５には、保護回路本体２２の他に過電圧印加情報記録回路１２が設けられ、この過電圧印加情報記録回路１２は、図２に示される場合と同様に、ヒューズ１３と、半導体素子（ダイオード）１４との直列接続ノードから出力端子２７が引き出されて成る。
【００４４】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００４５】
例えば正極側の電源端子は、１個の場合や、３個以上の場合もあり得る。
【符号の説明】
【００４６】
１０  半導体集積回路装置
１１  ＬＳＩ内部回路
１２  過電圧印加情報記録回路
１３  ヒューズ
１４  半導体素子
１５，１６  電源端子
１７  出力端子
１８  フラッシュＲＯＭ
１９  電圧値測定部
２０  電圧値閾値判定部
【図１】
2013045993.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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