(57)【要約】【課題】電力効率が高められた電源回路を提供する。または、電力効率が高められ、発光装置の駆動に適した電源回路を提供する。【解決手段】負荷に流れる電流の情報に基づいて駆動を制御する電流制御と、負荷にかかる電圧の情報に基づいて駆動を制御する電圧制御とを、切り替えて動作可能な電源回路の構成とする。さらに、電圧制御を行う期間では、負荷に流れる電流を検知する電流検知部に電流が流れないよう、電流検知部を不活性化させればよい。【選択図】図１
2013178495.tif 000002
【特許請求の範囲】
【請求項１】
電源からの入力電力を出力電力に変換し、負荷に前記出力電力を供給する電力変換部と、
前記電力変換部の動作を制御する制御部と、
前記負荷に流れる電流を検知し、電流データを前記制御部に出力する電流検知部と、
前記負荷にかかる電圧を検知し、電圧データを前記制御部に出力する電圧検知部と、を備え、
電流制御期間と、電圧制御期間とを切り替える制御信号が入力され、
前記電流制御期間において、
前記制御部は前記電流データを元に前記電力変換部の動作を制御し、
前記電圧制御期間において、
前記制御部は前記電圧データを元に前記電力変換部の動作を制御し、且つ、前記制御信号により前記電流検知部が不活性化される、
電源回路。
【請求項２】
電源からの入力電力を出力電力に変換し、負荷に前記出力電力を供給する電力変換部と、
前記電力変換部の動作を制御する制御部と、
前記負荷に流れる電流を検知し、電流データを前記制御部に出力する電流検知部と、
前記負荷にかかる電圧を検知し、電圧データを前記制御部に出力する電圧検知部と、を備え、
電流制御期間と、電圧制御期間とを切り替える制御信号が入力され、
前記電流制御期間において、
前記制御部は、前記電流データを元に前記電力変換部の動作を制御し、且つ、前記電圧データを第１のデータとして取得し、
前記電圧制御期間において、
前記制御部は、前記電流制御期間で取得した前記第１のデータと、前記電圧検知部から出力される前記電圧データと、を比較した結果を元に、前記電力変換部の動作を制御し、且つ、前記制御信号により前記電流検知部が不活性化される、
電源回路。
【請求項３】
前記制御部は、
前記電圧データをデジタル信号に変換する変換部と、
前記デジタル信号が入力される記憶装置と、を備え、
前記電流制御期間において、前記電圧検知部から出力される電圧データを、第１のデータとして取得し、前記記憶装置に保持して、前記電圧制御期間において、前記電圧データと前記第１のデータを比較する、
請求項２に記載の、電源回路。
【請求項４】
前記制御部は、
前記電圧データの電位を保持する保持容量と、
前記電圧検知部と前記保持容量との間に第１のスイッチと、を備え、
前記電流制御期間において、前記第１のスイッチがオン状態となることにより、前記電圧データの電位を取得し、
前記電圧制御期間において、前記第１のスイッチがオフ状態となることにより、前記電圧データの電位を前記保持容量に保持して、前記電圧データと前記第１のデータを比較する、
請求項２に記載の、電源回路。
【請求項５】
前記第１のスイッチは、チャネルが形成される半導体層に酸化物半導体が適用されたトランジスタで構成される、
請求項４に記載の、電源回路。
【請求項６】
前記電流検知部は、前記負荷と直列に接続される電流検知抵抗と、当該電流検知抵抗に並列に接続する第２のスイッチと、を備え、
前記電流制御期間において、前記第２のスイッチがオフ状態であり、
前記電圧制御期間において、前記第２のスイッチがオン状態となることにより、前記電流検知部が不活性化する、
請求項１乃至請求項５のいずれか一に記載の、電源回路。
【請求項７】
前記電流検知抵抗は、一方が前記負荷に接続され、他方が接地されている、
請求項６に記載の、電源回路。
【請求項８】
制御部によって制御される電力変換部が、当該電力変換部に入力される電力を出力電力に変換し、負荷に前記出力電力を供給する、電源回路の駆動方法であって、
電流制御期間と、電圧制御期間と、を有し、
前記電流制御期間において、
電流検知部は、前記負荷に流れる電流を検知し、且つ、電流データを前記制御部に出力し、
且つ、前記制御部は、前記電流データを元に前記電力変換部の動作を制御し、
前記電圧制御期間において、
前記電流検知部を不活性化し、
且つ、電圧検知部は、前記負荷にかかる電圧を検知し、且つ、電圧データを前記制御部に出力し、
且つ、前記制御部は、前記電圧データを元に前記電力変換部の動作を制御し、
前記電流制御期間と、前記電圧制御期間と、を交互に切り替える、
電源回路の駆動方法。
【請求項９】
制御部によって制御される電力変換部が、当該電力変換部に入力される電力を出力電力に変換し、負荷に前記出力電力を供給する、電源回路の駆動方法であって、
電流制御期間と、電圧制御期間と、を有し、
前記電流制御期間において、
電流検知部は、前記負荷に流れる電流を検知し、且つ、電流データを前記制御部に出力し、
且つ、電圧検知部は、前記負荷にかかる電圧を検知し、且つ、電圧データを前記制御部に出力し、
且つ、前記制御部は、前記電流データを元に前記電力変換部の動作を制御し、且つ、前記電圧データを第１のデータとして取得し、
前記電圧制御期間において、
前記電流検知部を不活性化し、
且つ、前記電圧検知部は、前記負荷にかかる電圧を検知し、且つ、前記電圧データを前記制御部に出力し、
且つ、前記制御部は、前記電流制御期間に取得した前記第１のデータと、前記電圧検知部から出力される前記電圧データと、を比較した結果を元に、前記電力変換部の動作を制御し、
前記電流制御期間と、前記電圧制御期間と、を交互に切り替える、
電源回路の駆動方法。
【請求項１０】
前記電圧制御期間が、前記電流制御期間よりも、相対的に長くなるように設定される、
請求項８又は請求項９に記載の、電源回路の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、電源回路とその駆動方法に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、表示装置（発光表示装置を含む）、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
回路の負荷の変動に応じて、出力電力を変化させ、安定した電力を出力する電源回路の一つとして、ＤＣＤＣコンバータが知られている。
【０００４】
ＤＣＤＣコンバータは、ＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）素子や有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子等が適用された発光装置へ、安定した電力を供給する電源回路に多く用いられる。また、その他の用途としては、蓄電装置の充放電を制御する制御回路や、駆動用モータへ電力を供給する電源回路など、様々な用途に応用されている。
【０００５】
特許文献１には、ＤＣＤＣコンバータが適用された、ＬＥＤ素子を有する照明器具が開示されている。
【０００６】
例えば、ＬＥＤ素子や有機ＥＬ素子などの電流駆動の発光素子は、素子に流れる電流に応じてその発光輝度が変化する。したがって、このような発光素子を有する発光装置にＤＣＤＣコンバータを適用する場合、発光輝度を安定化させるため、素子に流れる電流が常に一定になるように制御する。
【０００７】
ここで、図１０に、従来のＤＣＤＣコンバータの構成例を示す。
【０００８】
図１０に示すＤＣＤＣコンバータは、入力電圧よりも低い電圧を出力する降圧型のＤＣＤＣコンバータである。図１０には、直列接続された２つのスイッチ（スイッチ１２、スイッチ１３）と、各スイッチの動作を制御する制御部１１と、コイル１４と、電流検知抵抗１５と、容量１６と、負荷１７を備える構成を示している。
【０００９】
ここで、電流検知抵抗１５は、負荷１７に流れる電流値を検知するために設けられている。図１０に示すように、電流検知抵抗１５を負荷１７に直列に接続することにより、当該電流検知抵抗１５の両端の電位差（電圧）から負荷１７に流れる電流を測定できる。
【００１０】
制御部１１には電流検知抵抗１５にかかる電圧が入力され、この電圧が所望の値になるように、すなわち負荷１７に流れる電流が一定になるように、２つのスイッチの動作を制御することにより、安定した電力を出力することができる。
【００１１】
このように、従来のＤＣＤＣコンバータでは、負荷に流れる電流を検知して制御する方式（以下、電流制御方式とも呼ぶ。）を多く採用している。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００８−１３０９８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
従来の電流制御方式の駆動方法では、負荷に直列に接続された電流検知用抵抗に定常的に電流が流れるため、当該電流検知用抵抗により電力損失が生じてしまう問題があった。
【００１４】
この電力損失を低減するための方法として、負荷に直列に接続される電流検知用抵抗の抵抗値を小さいものとすることが挙げられる。しかしながら、当該抵抗値が小さいと、検知される信号が微弱なものとなるため、高い精度が要求される。
【００１５】
例えば一般的なＣＭＯＳプロセスで作製された検知回路では、微弱な信号を検知することは困難である。また、精度の高い検知回路として、バイポーラプロセスで作製された検知回路があるが、バイポーラプロセスはＣＭＯＳプロセスよりも製造コストが高く現実的ではないといった問題がある。
【００１６】
本発明は、このような技術的背景のもとでなされたものである。したがって本発明の一態様は、電力効率が高められた電源回路を提供することを課題の一とする。また、電力効率が高められ、発光素子が適用された発光装置の駆動に適した電源回路を提供することを課題の一とする。
【００１７】
本発明は、上記課題の少なくとも一を解決するものである。
【課題を解決するための手段】
【００１８】
上記課題を解決するため、本発明はＤＣＤＣコンバータの制御を時分割で切り替えることに想到した。負荷に流れる電流の情報（電流データともいう）に基づいて駆動を制御する電流制御と、負荷にかかる電圧の情報（電圧データともいう）に基づいて駆動を制御する電圧制御とを、切り替えて動作可能な電源回路の構成とする。さらに、電圧制御を行う期間では、負荷に流れる電流を検知する電流検知部に電流が流れないよう、電流検知部を不活性化させればよい。ここで本明細書等において、回路の一部を不活性化することには、当該回路の一部を駆動させないこと、若しくは当該回路の一部を電気的に切断すること、若しくは当該回路の一部への電力、電圧または電流の供給を停止することを含む。
【００１９】
すなわち、本発明の一態様の電源回路は、電源からの入力電力を出力電力に変換し、負荷に当該出力電力を供給する電力変換部と、電力変換部の動作を制御する制御部と、負荷に流れる電流を検知し、電流データを制御部に出力する電流検知部と、負荷にかかる電圧を検知し、電圧データを制御部に出力する電圧検知部と、を備え、電流制御期間と、電圧制御期間とを切り替える制御信号が入力される。また、電流制御期間において、制御部は電流データを元に電力変換部の動作を制御し、電圧制御期間において、制御部は電圧データを元に電力変換部の動作を制御し、且つ、制御信号により電流検知部が不活性化されることを特徴とする。
【００２０】
このような構成とすることにより、電圧制御期間では負荷に流れる電流を検知する電流検知部を不活性化させるため、この期間における当該電流検知部における電力損失をなくすことができる。このように、電圧制御と電流制御の両方の制御が可能な構成とし、電圧制御期間と電流制御期間を切り替えて動作可能な構成とすることにより、全体として変換効率を高めることができる。
【００２１】
また、本発明の他の一態様の電源回路は、電源からの入力電力を出力電力に変換し、負荷に当該出力電力を供給する電力変換部と、電力変換部の動作を制御する制御部と、負荷に流れる電流を検知し、電流データを制御部に出力する電流検知部と、負荷にかかる電圧を検知し、電圧データを制御部に出力する電圧検知部と、を備え、電流制御期間と、電圧制御期間とを切り替える制御信号が入力される。また、電流制御期間において、制御部は、電流データを元に電力変換部の動作を制御し、且つ、電圧データを第１のデータとして取得し、電圧制御期間において、制御部は、電流制御期間で取得した第１のデータと、電圧検知部から出力される電圧データと、を比較した結果を元に、電力変換部の動作を制御し、且つ、制御信号により電流検知部が不活性化されることを特徴とする。
【００２２】
このような構成の電源回路は、電流や電圧の変動に対して敏感な素子や、素子の抵抗値が変動するような素子を負荷に用いた場合に、特に有効である。
【００２３】
例えば、ＬＥＤ素子や有機ＥＬ素子といった発光素子が適用された発光装置においては、電圧や電流の僅かな変動が素子の発光輝度に影響する。また、このような発光素子には、温度等の外的要因に対して抵抗値が変動してしまう場合があり、抵抗値の変動に応じて、一定の電流を流すために必要な電圧が変動する。
【００２４】
上述した構成とすることにより、電流制御期間において取得した電圧データに基づいて、電圧制御期間での制御を行うことができる。さらに、電流制御期間と電圧制御期間とを交互に繰り返して動作させることにより、電圧データを常に更新でき、負荷の大きさが変動したとしても電流値が常に一定になるように制御できるため、高い変換効率で且つ安定して駆動させることができる。
【００２５】
また上記電源回路において、制御部は、電圧データをデジタル信号に変換する変換部と、デジタル信号が入力される記憶装置と、を備え、電流制御期間において、電圧検知部から出力される電圧データを、第１のデータとして取得し、記憶装置に保持して、電圧制御期間において、電圧データと第１のデータを比較することが好ましい。
【００２６】
このような構成とすることにより、電流制御期間に取得した電圧データを、記憶装置に保持しておくことができるため、電圧制御期間では、当該記憶装置に保持されたデータに基づいて、駆動の制御を行うことができる。このとき電流制御期間は、電圧データを取得するのに要する極めて短い期間とすればよく、当該電流制御期間に対して、電圧制御期間の長さを極めて長くとることができる。したがって、電源回路のより高い変換効率を実現できる。
【００２７】
用いる記憶装置としては、データの書き換え動作が可能な記憶装置を用いることができる。例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）やＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などの揮発性記憶装置、またはＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、フラッシュメモリなどの不揮発性記憶装置を用いることができる。ここで、記憶装置としてＣＭＯＳプロセスで形成可能なＳＲＡＭを用いると、制御部を構成する他の素子と同一の工程で作製できるため好ましい。
【００２８】
また上記電源回路において、制御部は、電圧データの電位を保持する保持容量と、電圧検知部と、保持容量との間に第１のスイッチと、を備え、電流制御期間において、第１のスイッチがオン状態となることにより、電圧データの電位を取得し、電圧制御期間において、第１のスイッチがオフ状態となることにより、電圧データの電位を保持容量に保持して、電圧データと第１のデータを比較することが好ましい。
【００２９】
このような構成とすることにより、電圧データを取得するために保持容量とスイッチを付加するのみでよいため、回路構成を簡略化できる。
【００３０】
また上記第１のスイッチは、チャネルが形成される半導体層に酸化物半導体が適用されたトランジスタで構成されることが好ましい。
【００３１】
酸化物半導体は、エネルギーギャップが３．０ｅＶ以上と大きく、酸化物半導体を適切な条件で加工し、そのキャリア密度を十分に低減して得られた酸化物半導体層が適用されたトランジスタにおいては、オフ状態でのソースとドレイン間のリーク電流（オフ電流）を、従来のシリコンを用いたトランジスタと比較して極めて低いものとすることができる。
【００３２】
保持容量に接続されるスイッチに、オフ電流が低減されたトランジスタを用いることにより、保持容量に保持される電位の低下を極めて抑制することができる。
【００３３】
そのため、保持容量の容量値を増大させることなく、保持期間を極めて長いものとすることができ、電圧制御期間を長くとることができる。または、保持容量の容量値を小さくすることができるため、保持容量への充電時間を短縮でき、電流制御期間の長さを短くできる。いずれにしても、相対的に電圧制御期間の長さを長くできるため、電力効率をさらに高めることができる。
【００３４】
また上記いずれかの電源回路において、電流検知部は、負荷と直列に接続される電流検知抵抗と、当該電流検知抵抗に並列に接続する第２のスイッチと、を備え、電流制御期間において、第２のスイッチがオフ状態であり、電圧制御期間において、第２のスイッチがオン状態となることにより、電流検知部が不活性化することが好ましい。
【００３５】
このような構成とすることにより、電圧制御期間において第２のスイッチをオン状態とすることにより、電流検知抵抗をショートさせ、確実に電流検知部を不活性化させることができる。またこのような機能を実現するためにスイッチを一つ付加するのみでよいため、回路構成を簡略化できる。
【００３６】
また、上記電流検知抵抗は、一方が上記負荷に接続され、他方が接地されていることが好ましい。
【００３７】
このように電流検知部の電流検知抵抗を、負荷よりも基準電位側（ローサイド、または低電位側ともいう）に配置することにより、電流検知部からの出力電位として、低い電位を用いることができる。したがって、当該出力電位が入力される制御部の入力側の素子に、耐圧が高められた素子を別途用いる必要がなく、従来のＣＭＯＳプロセスで作製した素子で制御部を構成することができるため、製造コストを抑えることができる。
【００３８】
また、本発明の一態様の電源回路の駆動方法は、制御部によって制御される電力変換部が、当該電力変換部に入力される電力を出力電力に変換し、負荷に当該出力電力を供給する、電源回路の駆動方法であって、電流制御期間と、電圧制御期間と、を有し、電流制御期間において、電流検知部は、負荷に流れる電流を検知し、且つ、電流データを制御部に出力し、且つ、制御部は、電流データを元に電力変換部の動作を制御し、電圧制御期間において、電流検知部を不活性化し、且つ、電圧検知部は、負荷にかかる電圧を検知し、且つ、電圧データを制御部に出力し、且つ、制御部は、電圧データを元に電力変換部の動作を制御し、電流制御期間と、電圧制御期間と、を交互に切り替えることを特徴とする。
【００３９】
このような方法を用いることにより、電流検知部による電力損失を低減でき、電力効率が高められた電源回路を実現できる。
【００４０】
また、本発明の他の一態様の電源回路の駆動方法は、制御部によって制御される電力変換部が、当該電力変換部に入力される電力を出力電力に変換し、負荷に当該出力電力を供給する、電源回路の駆動方法であって、電流制御期間と、電圧制御期間と、を有し、電流制御期間において、電流検知部は、負荷に流れる電流を検知し、且つ、電流データを制御部に出力し、且つ、電圧検知部は、負荷にかかる電圧を検知し、且つ、電圧データを制御部に出力し、且つ、制御部は、電流データを元に電力変換部の動作を制御し、且つ、電圧データを第１のデータとして取得し、電圧制御期間において、電流検知部を不活性化し、且つ、電圧検知部は、負荷にかかる電圧を検知し、且つ、電圧データを制御部に出力し、且つ、制御部は、電流制御期間に取得した第１のデータと、電圧検知部から出力される電圧データと、を比較した結果を元に、電力変換部の動作を制御し、電流制御期間と、電圧制御期間と、を交互に切り替えることを特徴とする。
【００４１】
またこのような方法を用いることにより、電力効率を高めつつ、電流値に対して敏感な発光素子が適用された発光装置に適した電源回路を実現できる。
【００４２】
また、上記電源回路の駆動方法において、電圧制御期間が、電流制御期間よりも、相対的に長くなるように設定されることが好ましい。電圧制御期間が相対的に長いほど、電流検知部における電力損失を抑制し、電力効率を高めることができる。
【００４３】
例えば、電流制御期間に対して電圧制御期間の長さを１０２倍以上、好ましくは１０３倍以上とすることができる。また、上述した酸化物半導体が適用されたオフ電流の極めて低いトランジスタを用いた構成ではこの長さを１０５倍以上、好ましくは１０６倍以上とすることができる。
【発明の効果】
【００４４】
本発明によれば、電力効率が高められた電源回路を提供できる。また、電力効率が高められ、発光素子が適用された発光装置の駆動に適した電源回路を提供できる。
【図面の簡単な説明】
【００４５】
【図１】本発明の一態様の電源回路の構成例を説明する図。
【図２】本発明の一態様の電源回路の構成例を説明する図。
【図３】本発明の一態様の電源回路の構成例を説明する図。
【図４】本発明の一態様の電源回路の動作を説明する図。
【図５】本発明の一態様の電源回路の構成例を説明する図。
【図６】本発明の一態様の電源回路の構成例を説明する図。
【図７】本発明の一態様の電源回路の構成例を説明する図。
【図８】本発明の一態様の電源回路の構成例を説明する図。
【図９】本発明の一態様の電源回路の構成例を説明する図。
【図１０】従来例の電源回路を説明する図。
【発明を実施するための形態】
【００４６】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００４７】
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【００４８】
トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を含む。
【００４９】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００５０】
また、本明細書等において、トランジスタのソース、又はドレインのどちらか一方のことを「第１電極」と呼び、ソース、又はドレインの他方を「第２電極」とも呼ぶことがある。
【００５１】
また、本明細書等において、コイルや抵抗、容量などの２端子素子の２つの端子をそれぞれ「第１端子」、「第２端子」と呼ぶことがある。また、これらの端子の一つを単純に「一方」と呼ぶこともある。
【００５２】
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、コイル、容量素子、その他の各種機能を有する素子などが含まれる。
【００５３】
なお、本明細書等においてノードとは、回路を構成する素子の電気的な接続を可能とする素子（例えば、配線など）のことをいう。したがって、”Ａが接続されたノード”とは、Ａと電気的に接続され、且つＡと同電位と見なせる配線のことをいう。なお、配線の途中に電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオードなど）が１個以上配置されていても、Ａと同電位であれば、その配線はＡが接続されたノードと見なせる。
【００５４】
また、本明細書等において接地されているとは、接地電位が与えられていることをいう。また本明細書等に記載する接地電位には、基準電位、または共通電位を含む。
【００５５】
（実施の形態１）
本実施の形態では、本発明の一態様の電源回路と、その駆動方法について、図面を参照して説明する。
【００５６】
［構成例］
図１に、負荷１０５が接続された電源回路の構成例を示す。
【００５７】
図１に示す電源回路は、電力変換部１１０、制御部１２０、電流検知部１３０、及び電圧検知部１４０を備える。
【００５８】
電力変換部１１０には、直流電源１０１が電気的に接続され、当該直流電源１０１から直流電力が入力される。電力変換部１１０は、直流電源１０１から入力される直流電力を、負荷１０５に出力する直流電力に変換する。
【００５９】
電力変換部１１０としては、スイッチング素子を備えた公知のスイッチングコンバータを用いることができる。例えば降圧型コンバータ、昇圧型コンバータ、昇降圧型コンバータなど、様々なスイッチングコンバータを用いることができる。
【００６０】
電流検知部１３０は、負荷１０５に流れる電流値を検知し、当該電流値に応じた電流データを制御部１２０に出力する。具体的には、電流検知部１３０は、負荷１０５に流れる電流値に応じた電位を、制御部１２０に出力する。なお、本明細書等において、負荷１０５に流れる電流値に応じて電流検知部１３０から出力される電位を電流データということがある。
【００６１】
電流検知部１３０は、少なくとも電流検知抵抗１３１と、スイッチ１３２を有する。電流検知抵抗１３１は、第１端子が負荷１０５と電気的に接続し、第２端子が接地されている。スイッチ１３２は、電流検知抵抗１３１に並列に接続され、制御信号φ１によってそのオン、オフが制御される。
【００６２】
電流検知抵抗１３１と、負荷１０５の間のノードの電位が、電流データとして制御部１２０に出力される。
【００６３】
ここで、電流検知抵抗１３１の抵抗値は、当該電流検知抵抗１３１にかかる電圧値が制御部１２０によって検知可能な電圧値である範囲で、できるだけ小さいことが好ましい。最適な電流検知抵抗１３１の抵抗値は、電源回路に接続される負荷１０５の抵抗値や、制御部１２０で検知可能な電圧値によって異なるが、例えば電流検知抵抗１３１にかかる電圧が０．５Ｖ以上２．０Ｖ以下、好ましくは０．６Ｖ以上１．２Ｖ以下になるように、電流検知抵抗１３１の抵抗値を設定すればよい。電流検知抵抗１３１の抵抗値が小さいほど、後に説明する電流制御期間における電力損失を低減することができる。
【００６４】
また、スイッチ１３２は、そのオン状態における抵抗値が、電流検知抵抗１３１よりも十分小さなスイッチング素子を用いる。例えば、スイッチ１３２のオン状態の抵抗値が、電流検知抵抗１３１の１０２分の１以下、好ましくは１０３分の１以下である、スイッチング素子を用いればよい。
【００６５】
電流検知部１３０は、後に説明する電圧制御期間においてスイッチ１３２をオン状態とすることにより、電流検知抵抗１３１をショートさせ、確実に電流検知部１３０を不活性化させることができる。またこのような機能を実現するためにスイッチを一つ付加するのみでよいため、回路構成を簡略化できる。
【００６６】
また、このように電流検知部１３０の電流検知抵抗１３１を、負荷１０５よりも基準電位側（低電位側、又はローサイドともいう）に配置することにより、電流検知部１３０からの出力電位として、低い電位を用いることができる。したがって、当該出力電位が入力される制御部１２０の入力側の素子に、耐圧が高められた素子を別途用いる必要がなく、従来のＣＭＯＳプロセスで作製した素子で制御部１２０を構成することができるため、製造コストを抑えることができる。
【００６７】
電圧検知部１４０は、負荷１０５にかかる電圧値を検知し、当該電圧値に応じた電圧データを制御部１２０に出力する。具体的には、電圧検知部１４０は、負荷１０５にかかる電圧値に応じた電位を、制御部１２０に出力する。なお、本明細書等において、負荷１０５にかかる電圧に応じて電圧検知部１４０から出力される電位を電圧データということがある。
【００６８】
電圧検知部１４０は、直列に接続された少なくとも２つの抵抗（抵抗１４１、抵抗１４２）を有する。また抵抗１４１及び抵抗１４２は、負荷１０５に並列に接続されている。抵抗１４１の第１端子は、電力変換部１１０の出力部に電気的に接続する。また抵抗１４１の第２端子は、電流検知部１３０の電流検知抵抗１３１の第１端子に電気的に接続する。
【００６９】
ここで、抵抗１４１と抵抗１４２の間の電位が電圧データとして制御部１２０に出力される。
【００７０】
なお、電圧検知部１４０を構成する抵抗は、負荷１０５の抵抗値に対して十分大きな抵抗値を有する抵抗を用いる。例えば、負荷１０５の最大抵抗値に対して、１０３倍以上、好ましくは１０４倍以上の抵抗値の抵抗を用いる。
【００７１】
制御部１２０は、電流検知部１３０から入力される電流データ、または電圧検知部１４０から入力される電圧データに基づいて、電力変換部１１０の駆動の制御を行う。
【００７２】
制御部１２０が電力変換部１１０を制御する制御方式としては、パルス幅変調（ＰＷＭ：Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）方式や、パルス周波数変調（ＰＦＭ：Ｐｕｌｓｅ  Ｆｒｅｑｕｅｎｃｙ  Ｍｏｄｕｌａｔｉｏｎ）方式などの、公知の制御方式を用いることができる。
【００７３】
続いて、電源回路の動作について説明する。
【００７４】
電源回路は、電流制御期間と、電圧制御期間とが交互に切り替わることにより動作する。
【００７５】
電流制御期間は、負荷１０５に流れる電流の電流値に基づいて、制御部１２０が電力変換部１１０の動作を制御する期間である。一方、電圧制御期間は、負荷１０５にかかる電圧の電圧値に基づいて、制御部１２０が電力変換部１１０の動作を制御する期間である。
【００７６】
電流制御期間において、制御信号φ１として、スイッチ１３２をオフ状態とする信号が入力される。したがって、負荷１０５を流れる電流のほとんどが電流検知抵抗１３１に流れる。さらに、電流検知抵抗１３１と負荷１０５の間の電位が、電流データとして制御部１２０に入力される。
【００７７】
またこのとき、電圧検知部１４０から、抵抗１４１と抵抗１４２の間の電位が、電圧データとして制御部１２０に入力されていてもよい。
【００７８】
制御部１２０は、入力された電流データに基づいて電力変換部１１０の動作を制御する。具体的には、入力された電流データの値が、所定の電位に収束するように、電力変換部１１０の動作を制御する。
【００７９】
なお、制御部１２０は電流制御期間において、入力される電流データ及び電圧データの２つのデータに基づいて、電力変換部１１０の動作を制御する構成としてもよい。
【００８０】
一方、電圧制御期間では、制御信号φ１として、スイッチ１３２をオン状態とする信号が入力される。したがって、電流検知抵抗１３１の両端がショート状態となり、当該電流検知抵抗１３１にはほとんど電流が流れない。またこのとき、制御部１２０に入力される電流データとしては、接地電位が入力される。
【００８１】
また、電圧検知部１４０から、抵抗１４１と抵抗１４２の間の電位が電圧データとして制御部１２０に入力される。
【００８２】
制御部１２０は、入力された電圧データに基づいて電力変換部１１０の動作を制御する。具体的には、入力された電圧データの電位が、所定の電位に収束するように、電力変換部１１０の動作を制御する。
【００８３】
ここで、電圧制御期間では、電流検知抵抗１３１の両端がショート状態となるため、当該電流検知抵抗１３１に流れる電流による電力損失を無視することができる。また、電圧検知部１４０を構成する抵抗１４１及び抵抗１４２の抵抗値は、負荷１０５の抵抗値に対して十分大きいため、当該電圧検知部１４０における電力損失はほとんど無視することができる。したがって、電圧制御期間では、極めて電力効率の高い駆動がなされる。
【００８４】
電源回路は、電流制御期間と電圧制御期間とが交互に切り替わることにより動作する。したがって、動作全体として高い電力効率を実現することができる。
【００８５】
また、電源回路の動作として、電圧制御期間を、電流制御期間よりも長く設定することが好ましい。電圧制御期間の長さを相対的に長く設定することにより、電源回路の動作における電力効率をより高めることができる。
【００８６】
［具体例］
以下では、図１で説明した電源回路について、より具体的な構成例について、図面を参照して説明する。なお以下では、上記と重複する内容については説明を省略する場合がある。
【００８７】
図２に示す電源回路は、電力変換部１１０、制御部１２０、及び電流検知部１３０の構成において、図１に示した電源回路と相違している。ここでは、電力変換部１１０として降圧型のスイッチングコンバータを適用した例について説明する。
【００８８】
電力変換部１１０は、ドライバ１１１、トランジスタ１１２ａ、トランジスタ１１２ｂ、コイル１１３、及び容量１１４を備える。
【００８９】
トランジスタ１１２ａは、第１電極が直流電源１０１の出力部に電気的に接続し、第２電極がトランジスタ１１２ｂの第１電極、及びコイル１１３の第１端子に接続する。トランジスタ１１２ｂは、第２電極が接地されている。コイル１１３は、第２端子が負荷１０５、及び容量１１４の第１端子に接続する。容量１１４は、第２端子が接地されている。
【００９０】
ドライバ１１１は、制御部１２０からの出力信号が入力され、当該信号に応じてトランジスタ１１２ａ及びトランジスタ１１２ｂを交互にオン、オフさせる回路である。
【００９１】
ドライバ１１１は、制御部１２０から入力される信号の電位が低い場合には、当該信号をトランジスタ１１２ａ及びトランジスタ１１２ｂをスイッチングするのに必要な電力に増幅して出力する機能を有していてもよい。
【００９２】
容量１１４は、出力電位を平滑化するために設けられる。なお、容量１１４が不要な場合は設けなくてもよい。
【００９３】
ここでは、電力変換部１１０は直流電源１０１から入力される直流電圧よりも低く、且つ安定した直流電圧を負荷１０５に出力する。トランジスタ１１２ａをオン状態にする期間が長いほど（デューティ比が大きいほど）出力電位は高くなり、この期間が短いほど（デューティ比が小さいほど）出力電位が低くなる。
【００９４】
電流検知部１３０は、図１で示した電源回路におけるスイッチ１３２として、トランジスタ１３３を適用した構成を示す。トランジスタ１３３のゲートに制御信号φ１Ａが入力され、当該制御信号φ１Ａにより、そのオン、オフが制御される。
【００９５】
制御部１２０は、２つのエラーアンプ（エラーアンプ１２１ａ、エラーアンプ１２１ｂ）、三角波発生回路１２２、２つのコンパレータ（コンパレータ１２３ａ、コンパレータ１２３ｂ）、及び２つのスイッチ（スイッチ１２４ａ、スイッチ１２４ｂ）を備える。
【００９６】
エラーアンプ１２１ａは、非反転入力端子に電流検知部１３０から出力される電流データが入力され、反転入力端子に基準電位Ｖｒｅｆ１が入力され、出力端子がコンパレータ１２３ａの非反転入力端子に電気的に接続される。コンパレータ１２３ａは、反転入力端子に三角波発生回路１２２から出力される三角波が入力され、出力端子がスイッチ１２４ａの一方の端子と電気的に接続される。
【００９７】
エラーアンプ１２１ｂは、非反転入力端子に電圧検知部１４０から出力される電圧データが入力され、反転入力端子に基準電位Ｖｒｅｆ２が入力され、出力端子がコンパレータ１２３ｂの非反転入力端子に電気的に接続される。コンパレータ１２３ｂは、反転入力端子に三角波発生回路１２２から出力される三角波が入力され、出力端子がスイッチ１２４ｂの一方の端子と電気的に接続される。
【００９８】
エラーアンプ１２１ａは、反転入力端子に入力された基準電位Ｖｒｅｆ１と、非反転入力端子に入力される電流データの値とを比較し、その誤差を増幅して出力する。エラーアンプ１２１ｂも同様に、基準電位Ｖｒｅｆ２と電圧データの電位との誤差を増幅して出力する。
【００９９】
三角波発生回路１２２は、三角波を出力する回路である。ここで、出力する三角波の形状、周波数、振幅等は、制御部１２０の他の構成や電力変換部１１０の構成等に応じて適宜選択する。また、三角波発生回路１２２として、負荷の大きさに応じて三角波の周波数を変化可能な構成とすることが好ましい。例えば、電力変換部１１０の出力電流が大きい場合には周波数を高く設定し、出力電流が小さい場合には周波数を低く設定することにより、電力変換部１１０内のトランジスタをスイッチングする際のゲート容量への充放電に起因する電力損失を低減することができる。
【０１００】
コンパレータ１２３ａは、エラーアンプ１２１ａからの出力電位と、三角波の電位との大小を比較し、その大小に応じた大きさのデューティ比を持つパルス電位を出力する。またコンパレータ１２３ｂも同様に、エラーアンプ１２１ｂからの出力電位と、三角波の電位とを比較し、この大小に応じたデューティ比を持つパルス電位を出力する。
【０１０１】
スイッチ１２４ｂには、制御信号φ１Ａが入力される。一方、スイッチ１２４ａには、制御信号φ１Ａとは位相の反転した反転制御信号φ１Ｂが入力される。したがって、スイッチ１２４ａとスイッチ１２４ｂとは交互にオン、オフする。
【０１０２】
ここで、スイッチ１２４ａの他方の端子、およびスイッチ１２４ｂの他方の端子に接続するノードが、制御部１２０の出力部に相当し、当該ノードの電位が電力変換部１１０内のドライバ１１１に入力される。
【０１０３】
続いて、電源回路の動作について説明する。
【０１０４】
電流制御期間において、制御信号φ１Ａとして、トランジスタ１３３、及びスイッチ１２４ｂをオフ状態とする信号が入力される。また、反転制御信号φ１Ｂとして、スイッチ１２４ａをオン状態とする信号が入力される。
【０１０５】
ここで、スイッチ１２４ａがオン状態、スイッチ１２４ｂがオフ状態となるため、制御部１２０から電力変換部１１０へ出力される信号は、電流検知部１３０から、エラーアンプ１２１ａ、コンパレータ１２３ａ、及びスイッチ１２４ａを経由した信号となる。すなわち、制御部１２０からは、電流データに基づいて生成される信号が、電力変換部１１０に出力される。
【０１０６】
一方、電圧制御期間において、制御信号φ１Ａとして、トランジスタ１３３、及びスイッチ１２４ｂをオン状態とする信号が入力される。また、反転制御信号φ１Ｂとして、スイッチ１２４ａをオフ状態とする信号が入力される。
【０１０７】
ここで、スイッチ１２４ａがオフ状態、スイッチ１２４ｂがオン状態となるため、制御部１２０から電力変換部１１０へ出力される信号は、電圧検知部１４０から、エラーアンプ１２１ｂ、コンパレータ１２３ｂ、及びスイッチ１２４ｂを経由した信号となる。すなわち、制御部１２０からは、電圧データに基づいて生成される信号が、電力変換部１１０に出力される。
【０１０８】
ここで、電圧制御期間では、電流検知抵抗１３１の両端がショート状態となるため、当該電流検知抵抗１３１に流れる電流による電力損失を無視することができる。また、電圧検知部１４０を構成する抵抗１４１及び抵抗１４２の抵抗値は、負荷１０５の抵抗値に対して十分大きいため、当該電圧検知部１４０における電力損失はほとんど無視することができる。したがって、電圧制御期間では、極めて電力効率の高い駆動がなされる。
【０１０９】
電源回路は、電流制御期間と電圧制御期間とを切り替えて動作する。したがって、動作全体として高い電力効率を実現することができる。
【０１１０】
また、電源回路の動作として、電圧制御期間を、電流制御期間よりも長く設定することが好ましい。電圧制御期間の長さを相対的に長く設定することにより、電源回路の動作における電力効率をより高めることができる。
【０１１１】
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０１１２】
（実施の形態２）
本実施の形態では、上記実施の形態で例示した電源回路とは異なる構成例について、図面を参照して説明する。なお以下では、上記実施の形態で説明した内容と重複する部分については説明を省略する場合がある。
【０１１３】
電源回路に接続される負荷の抵抗値は、様々な理由から変動する場合がある。例えばＬＥＤや有機ＥＬ素子のような発光素子の場合、素子の発光に伴う熱によって素子の抵抗値が変動する。発光素子の発光輝度を一定に保つためには、その電流を一定に保つ必要がある。したがって、このような発光素子が適用された発光装置に電力を供給する電源回路は、電源回路の負荷となる発光装置内の発光素子に流れる電流が、常に一定になるように動作する必要がある。
【０１１４】
本実施の形態で例示する電源回路は、電流制御期間において素子にかかる電圧情報を取得し、電圧制御期間において当該電流制御期間に取得した電圧情報を元に、電力変換部の動作を制御する機能を有する。したがって、電源回路に接続される負荷として、その抵抗値が変動するような素子が適用されたとしても、常に電圧情報を更新できるため、負荷に安定した電力を供給することができる。
【０１１５】
［構成例］
図３に、本構成例で例示する電源回路を示す。図３に示す電源回路は、異なる構成の制御部２２０を備える点、及び負荷１０５として発光素子を接続した点で、図２で例示した電源回路と相違している。
【０１１６】
本実施の形態では、負荷１０５の一具体例として発光素子を適用した例を示している。本構成例で示す電源回路に適用可能な負荷の構成はこれに限られず、様々な負荷を適用可能である。特に本実施の形態で例示する電源回路は、素子の抵抗値が外的要因により変動するような素子に適している。
【０１１７】
制御部２２０は、２つのエラーアンプ（エラーアンプ１２１ａ、エラーアンプ１２１ｂ）、三角波発生回路１２２、２つのコンパレータ（コンパレータ１２３ａ、コンパレータ１２３ｂ）、及び２つのスイッチ（スイッチ１２４ａ、スイッチ１２４ｂ）、並びに、スイッチ２２１、保持容量２２２を有する。
【０１１８】
エラーアンプ１２１ａは、非反転入力端子に電流検知部１３０から出力される電流データが入力され、且つ、非反転入力端子が保持容量２２２の一方の端子に電気的に接続され、反転入力端子に基準電位Ｖｒｅｆが入力される。エラーアンプ１２１ｂは、非反転入力端子に電圧検知部１４０から出力される電圧データが入力され、且つ、非反転入力端子がスイッチ２２１の一方の端子と電気的に接続され、反転入力端子がスイッチ２２１の他方の端子、及び保持容量２２２の他方の端子に電気的に接続される。
【０１１９】
なお、制御部２２０のエラーアンプ１２１ａ、エラーアンプ１２１ｂ、スイッチ２２１、及び保持容量２２２以外の構成は、図２で例示した制御部１２０と同様である。
【０１２０】
スイッチ２２１は、制御信号φ２によってそのオン、オフが制御される。また保持容量２２２は、電圧検知部１４０から出力される電圧データの電位を、電圧制御期間の間保持しておくための容量である。スイッチ２２１と保持容量２２２を含む構成が保持部に相当する。
【０１２１】
以下、図３に示す電源回路の動作について、図３及び図４を参照して説明する。
【０１２２】
ここで、保持容量２２２の両端にかかる電圧をＶｃａｐａ、負荷１０５にかかる電圧をＶｌｏａｄ、電力変換部１１０からの出力電圧（容量１１４の両端にかかる電圧）をＶｏｕｔとする。
【０１２３】
また、トランジスタ１３３、スイッチ１２４ａ、スイッチ１２４ｂ及びスイッチ２２１は、入力される制御信号（φ１Ａ、φ１Ｂ、又はφ２）の電位がハイレベル電位のときオン状態となり、ローレベル電位のときにオフ状態となるとする。
【０１２４】
図４は、電源回路の動作例を説明するためのタイミングチャートである。
【０１２５】
電源回路は、電流制御期間と、電圧制御期間とが交互に切り替わることにより動作する。
【０１２６】
まず、電流制御期間の動作について説明する。
【０１２７】
電流制御期間において、制御信号φ１Ａとしてローレベル電位、反転制御信号φ１Ｂとしてハイレベル電位、制御信号φ２としてハイレベル電位が入力される。したがって、トランジスタ１３３及びスイッチ１２４ｂはオフ状態、スイッチ１２４ａ及びスイッチ２２１はオン状態となる。
【０１２８】
したがって制御部２２０は、エラーアンプ１２１ａに入力される電流データの値が基準電位Ｖｒｅｆに近づくように、電力変換部１１０の動作を制御する。
【０１２９】
ここで、スイッチ２２１がオン状態であるため、電圧検知部１４０から出力される電圧データの電位が、保持容量２２２に保持される。より具体的には、保持容量２２２の両端にかかるＶｃａｐａとして、抵抗１４２の両端にかかる電圧と等しい電圧が、保持容量２２２に保持される。
【０１３０】
続いて、電流制御期間から電圧制御期間に移行する直前に、まず制御信号φ２がハイレベル電位からローレベル電位に推移する。したがって、スイッチ２２１がオフ状態となる。
【０１３１】
電圧制御期間に移行するより前にスイッチ２２１をオフ状態とすることにより、電流制御期間に取得した電圧データの電位を、保持容量２２２に保持することができる。
【０１３２】
その後、制御信号φ１Ａがローレベル電位からハイレベル電位に、また反転制御信号φ１Ｂがハイレベル電位からローレベル電位に、それぞれ推移する。したがって、トランジスタ１３３及びスイッチ１２４ｂはオン状態となり、スイッチ１２４ａはオフ状態となる。
【０１３３】
このとき、エラーアンプ１２１ｂの非反転入力端子には、電圧検知部１４０からの出力電位、具体的には抵抗１４２にかかる高電位側の電位が入力される。また反転入力端子には、保持容量２２２の高電位側の電位（Ｖｃａｐａ）が入力される。したがって、制御部２２０は、電圧データの電位が保持容量２２２に保持された電位に近づくように、電力変換部１１０の動作を制御する。
【０１３４】
ここで、保持容量２２２の両端にかかっている電圧は、電流制御期間における抵抗１４２の両端にかかっていた電圧と等しい。そのため、電圧制御期間において保持容量２２２の低電位側の電位と抵抗１４２の低電位側の電位が、いずれも接地電位に低下することに伴い、保持容量２２２の高電位側の電位と抵抗１４２の高電位側の電位は、いずれも同じ分だけ低下することになる。したがって電圧制御期間において、抵抗１４２の高電位側の電位が保持容量２２２の高電位側の電位と等しい値に収束するように、制御部２２０が制御することにより、負荷１０５にかかる電圧が電流制御期間における負荷１０５にかかる電圧と等しい電圧になるように制御することができる。
【０１３５】
なお、電流制御期間における出力電圧Ｖｏｕｔは、負荷１０５と電流検知抵抗１３１にかかる電圧に相当する。一方、電圧制御期間では、電流検知抵抗１３１の両端がショート状態となるため、出力電圧Ｖｏｕｔは負荷１０５にかかる電圧、すなわちＶｌｏａｄと等しい電圧となる。
【０１３６】
このように、電圧制御期間では、電流制御期間で取得した電圧検知部１４０から出力される電圧データに基づいて、電力変換部１１０の制御が行われる。またこのとき、電流検知部１３０が不活性化されているため、当該電流検知部１３０での電力損失は無視できるほど極めて小さい。
【０１３７】
なお、図４のＶｌｏａｄに示すように、電流制御期間から電圧制御期間に移行する際、電流検知部１３０内の電流検知抵抗１３１の両端がショート状態となることに伴い、電力変換部１１０からの出力電位や負荷１０５にかかる電圧が瞬間的に降下する。同様に、電圧制御期間から電流制御期間に移行する際、電力変換部１１０からの出力電位や負荷１０５にかかる電圧は瞬間的に上昇する。しかしこの電圧は極めて短い時間で、元の電圧に復帰することができる。例えば負荷１０５に発光素子を適用した場合には、電圧の変化は発光輝度の変化に現れるが、この復帰時間は長くても数ミリ秒以下と極めて短い時間であるため視認される恐れはない。
【０１３８】
このようにして、電源回路は電圧制御期間と電流制御期間とを交互に切り替えることにより駆動する。
【０１３９】
ここで、電圧制御期間の長さが、電流制御期間の長さに比べて相対的に長いほど、電源回路の電力効率を高めることができる。
【０１４０】
電圧制御期間の許容される長さは、以下の式で概算することができる。
【０１４１】
【数１】
2013178495.tif 000003
【０１４２】
ここで、ＴＨｏｌｄは電圧制御期間の許容時間、Ｃｓは保持容量２２２の容量値、Ｉｌｅａｋはスイッチ２２１のオフ状態におけるリーク電流であり、ΔＶは保持容量２２２にかかる電圧における許容される変動値である。
【０１４３】
例えば、保持容量２２２として積層セラミックコンデンサを想定して容量値１μＦの容量を用い、スイッチ２２１としてシリコントランジスタを想定してオフ状態におけるリーク電流値が６０ｐＡのスイッチを用いた場合、保持容量２２２にかかる初期の電圧値が１．２５Ｖ、許容される変動値が初期の電圧値に対して０．１％（ΔＶ＝０．００１２５Ｖ）としたとき、ＴＨｏｌｄの値は約２０．８３秒となる。
【０１４４】
一方、電流制御期間の長さは、少なくとも保持容量２２２を充電する期間以上であればよく、例えば１０μ秒から１ｍ秒程度とすることができる。したがって、電流制御期間に対して電圧制御期間の長さを１０２倍以上、好ましくは１０３倍以上とすることができる。
【０１４５】
ここで、数式１から、さらに電圧制御期間を長くするための主な対策として、保持容量２２２の容量値を大きくすること、若しくは、スイッチ２２１のオフ状態におけるリーク電流を低減すること、の２点が挙げられる。
【０１４６】
ここで、スイッチ２２１に、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタを適用することが好ましい。
【０１４７】
酸化物半導体は、エネルギーギャップが３．０ｅＶ以上と大きく、酸化物半導体を適切な条件で加工し、そのキャリア密度を十分に低減して得られた酸化物半導体層が適用されたトランジスタにおいては、オフ状態でのソースとドレイン間のリーク電流（オフ電流）を、従来のシリコンを用いたトランジスタと比較して極めて低いものとすることができる。
【０１４８】
また、スイッチ２２１に上述した酸化物半導体が適用されたトランジスタを用いる場合、制御部を構成する他の素子をＣＭＯＳプロセスによって作製し、その上層に当該トランジスタを積層して形成し、コンタクトプラグを介してこれらを電気的に接続する構成とすることが好ましい。このような構成とすることにより、制御部の占有面積を縮小することができる。
【０１４９】
また、用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタノイド（例えば、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ガドリニウム（Ｇｄ））から選ばれた一種、または複数種が含まれていることが好ましい。
【０１５０】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【０１５１】
ここで、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【０１５２】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素、若しくは上記のスタビライザーとしての元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【０１５３】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０１５４】
酸化物半導体層は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【０１５５】
好ましくは、酸化物半導体膜は、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
【０１５６】
以下、ＣＡＡＣ−ＯＳ膜について説明する。
【０１５７】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【０１５８】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【０１５９】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【０１６０】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【０１６１】
酸化物半導体膜として、ＣＡＡＣ−ＯＳ膜を適用する場合、該ＣＡＡＣ−ＯＳ膜を形成する方法としては、三つ挙げられる。
【０１６２】
一つめは、成膜温度を２００℃以上４５０℃以下として酸化物半導体膜の成膜を行うことで、酸化物半導体膜に含まれる結晶部のｃ軸が、被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃った結晶部を形成する方法である。
【０１６３】
二つめは、酸化物半導体膜を薄い膜厚で成膜した後、２００℃以上７００℃以下の熱処理を行うことで、酸化物半導体膜に含まれる結晶部のｃ軸が、被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃った結晶部を形成する方法である。
【０１６４】
三つめは、一層目の酸化物半導体膜を薄く成膜した後、２００℃以上７００℃以下の熱処理を行い、さらに二層目の酸化物半導体膜の成膜を行うことで、酸化物半導体膜に含まれる結晶部のｃ軸が、被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃った結晶部を形成する方法である。
【０１６５】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
【０１６６】
以上がＣＡＡＣ−ＯＳ膜の説明である。
【０１６７】
酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、または水分を除去して不純物が極力含まれないように高純度化し、脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。また、本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理と記す場合がある。
【０１６８】
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素または水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化またはｉ型に限りなく近い酸化物半導体膜とすることができる。このような酸化物半導体膜中には、ドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア濃度は１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満、より好ましくは１．４５×１０１０／ｃｍ３未満となる。
【０１６９】
またこのように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠損に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は、１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは、１０ｚＡ以下となる。また、８５℃では、１００ｚＡ（１×１０−１９Ａ）以下、望ましくは１０ｚＡ（１×１０−２０Ａ）以下となる。このように、ｉ型（真性）化または実質的にｉ型化された酸化物半導体層を用いることで、極めて優れたオフ電流特性のトランジスタを得ることができる。
【０１７０】
このような酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴から、このようなトランジスタをスイッチ２２１に適用することにより、電圧制御期間の長さを極めて長いものとすることができる。したがって例えば、電流制御期間に対して電圧制御期間の長さを１０５倍以上、好ましくは１０６倍以上とすることができる。
【０１７１】
このようなトランジスタを適用することにより、電源回路の電力効率をさらに高めることができる。
【０１７２】
以上が本構成例についての説明である。
【０１７３】
このような構成とすることにより、電圧制御期間では負荷に流れる電流を検知する電流検知部を不活性化させるため、この期間における当該電流検知部における電力損失をなくすことができる。このように、電圧制御と電流制御の両方の制御が可能な構成とし、電圧制御期間と電流制御期間を切り替えて動作可能な構成とすることにより、全体として変換効率を高めることができる。
【０１７４】
また、電流制御期間において取得した電圧データに基づいて、電圧制御期間での制御を行うことができる。さらに、電流制御期間と電圧制御期間とを交互に繰り返して動作させることにより、電圧データを常に更新でき、負荷の大きさが変動したとしても電流値が常に一定になるように制御できるため、高い変換効率で且つ安定して駆動させることができる。したがって、このような構成とすることにより、例えば有機ＥＬ素子やＬＥＤ素子などの発光素子が適用された発光装置に電力を供給するのに適した電源回路を実現できる。
【０１７５】
続いて、上記とは異なる構成の制御部を備える電源回路の例について説明する。
【０１７６】
［変形例１］
図５に、本変形例で示す電源回路の構成を示す。図５に示す電源回路は、制御部の構成以外は図３に示す電源回路と同じである。
【０１７７】
制御部２３０は、図３で例示した制御部２２０における２つのコンパレータ（コンパレータ１２３ａ及びコンパレータ１２３ｂ）を、１つのコンパレータ１２３に置き換えた構成である。また、制御部２３０は、制御部２２０における２つのスイッチ（スイッチ１２４ａ及びスイッチ１２４ｂ）に換えて、スイッチ１２５ａ及びスイッチ１２５ｂを備える。
【０１７８】
エラーアンプ１２１ａの出力端子は、スイッチ１２５ａを介してコンパレータ１２３の非反転入力端子に電気的に接続される。また、エラーアンプ１２１ｂの出力端子は、スイッチ１２５ｂを介してコンパレータ１２３の非反転入力端子に電気的に接続される。コンパレータ１２３の反転入力端子には、三角波発生回路１２２から出力される三角波が入力される。
【０１７９】
スイッチ１２５ｂは、制御信号φ１Ａによってそのオン、オフが制御される。一方、スイッチ１２５ａは、反転制御信号φ１Ｂによってそのオン、オフが制御される。
【０１８０】
電流制御期間において、スイッチ１２５ａがオン状態となり、スイッチ１２５ｂがオフ状態となる。したがって、エラーアンプ１２１ａからの出力が、スイッチ１２５ａを介してコンパレータ１２３の非反転入力端子に入力される。
【０１８１】
一方、電圧制御期間では、スイッチ１２５ａがオフ状態となり、スイッチ１２５ｂがオン状態となる。したがって、エラーアンプ１２１ｂからの出力が、スイッチ１２５ｂを介してコンパレータ１２３の非反転入力端子に入力される。
【０１８２】
このような構成とすることにより、コンパレータを共通化することができるため、回路構成を簡略化できる。
【０１８３】
［変形例２］
図６に、本変形例で示す電源回路の構成を示す。図６に示す電源回路は、制御部の構成以外は図３に示す電源回路と同じである。
【０１８４】
制御部２４０は、図３で例示した制御部２２０における２つのコンパレータ（コンパレータ１２３ａ及びコンパレータ１２３ｂ）を、１つのコンパレータ１２３に置き換え、且つ、２つのエラーアンプ（エラーアンプ１２１ａ及びエラーアンプ１２１ｂ）を１つのエラーアンプ１２１に置き換えた構成である。また、制御部２４０は、制御部２２０における２つのスイッチ（スイッチ１２４ａ及びスイッチ１２４ｂ）に換えて、４つのスイッチ（スイッチ１２６ａ、スイッチ１２６ｂ、スイッチ１２７ａ、スイッチ１２７ｂ）を備える。
【０１８５】
電流検知部１３０から出力される電流データは、スイッチ１２６ａを介してエラーアンプ１２１の非反転入力端子に入力される。また、電圧検知部１４０から出力される電圧データは、スイッチ１２６ｂを介してエラーアンプ１２１の非反転入力端子に入力される。
【０１８６】
また、電圧検知部１４０から出力される電圧データは、スイッチ２２１及びスイッチ１２７ａを介してエラーアンプ１２１の反転入力端子にも入力される。また、基準電位Ｖｒｅｆがスイッチ１２７ｂを介してエラーアンプ１２１の反転入力端子に入力される。
【０１８７】
スイッチ１２６ｂ及びスイッチ１２７ａは、制御信号φ１Ａによってそのオン、オフが制御される。一方、スイッチ１２６ａ及びスイッチ１２７ｂは、反転制御信号φ１Ｂによってそのオン、オフが制御される。
【０１８８】
電流制御期間において、スイッチ１２６ｂ及びスイッチ１２７ａがオフ状態となり、スイッチ１２６ａ及びスイッチ１２７ｂがオン状態となる。
【０１８９】
したがって、エラーアンプ１２１の非反転入力端子には、スイッチ１２６ａを介して電流データが入力される。また、エラーアンプ１２１の反転入力端子には、スイッチ１２７ｂを介して基準電位Ｖｒｅｆが入力される。制御部２４０は入力される電流データの値が基準電位Ｖｒｅｆと等しい電位に収束するように、電力変換部１１０の駆動を制御する。
【０１９０】
一方、電圧制御期間において、スイッチ１２６ｂ及びスイッチ１２７ａがオン状態となり、スイッチ１２６ａ及びスイッチ１２７ｂがオフ状態となる。
【０１９１】
したがって、エラーアンプ１２１の非反転入力端子には、スイッチ１２６ｂを介して電圧データが入力される。また、エラーアンプ１２１の反転入力端子には、スイッチ１２７ａを介して、保持容量２２２の高電位側の電位が入力される。制御部２４０は入力される電圧データの電位が、保持容量２２２の高電位側の電位と等しい電位に収束するように、電力変換部１１０の駆動を制御する。
【０１９２】
このような構成とすることにより、コンパレータ１２３及びエラーアンプ１２１を共通化することができるため、さらに回路構成を簡略化できる。
【０１９３】
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０１９４】
（実施の形態３）
本実施の形態では、上記実施の形態で例示した電源回路とは異なる構成例について、図面を参照して説明する。なお以下では、上記実施の形態で説明した内容と重複する部分については説明を省略する場合がある。
【０１９５】
実施の形態２では、電圧制御期間に基準電位として用いる電位（電圧データの電位）を電流制御期間に取得し、保持容量とスイッチを用いて保持する構成を説明した。これに対し本実施の形態では、当該電位をデジタルデータに変換し、記憶部に保持する構成について説明する。
【０１９６】
［構成例１］
図７に、本構成例で例示する電源回路の構成を示す。図７に示す電源回路は、制御部の構成が異なる点以外は、図３で例示した構成と同じである。
【０１９７】
制御部２５０は、実施の形態２で例示した制御部２３０において、保持部を構成するスイッチ２２１と保持容量２２２に換えて、２つのＡＤコンバータ（ＡＤコンバータ２５１ａ、ＡＤコンバータ２５１ｂ）、デジタル演算器２５２、制御回路２５３、記憶装置２５４、及びＤＡコンバータ２５５により、保持部を構成したものである。
【０１９８】
なお、本構成例では、制御部内のコンパレータ及びエラーアンプを共通化した構成としたが、実施の形態２で例示したように１つのコンパレータとエラーアンプを２つ設ける構成、またはエラーアンプとコンパレータを２つずつ設ける構成としてもよい。
【０１９９】
電圧検知部１４０内の抵抗１４２の低電位側に接続し、且つ電流検知部１３０から電流データが出力されるノードは２つに分岐され、一方がスイッチ１２６ａを介してエラーアンプ１２１の非反転入力端子に電気的に接続され、他方がＡＤコンバータ２５１ｂに電気的に接続される。
【０２００】
電圧検知部１４０から電圧データが出力されるノードは２つに分岐され、一方がスイッチ１２６ｂを介してエラーアンプ１２１の非反転入力端子に電気的に接続され、他方がＡＤコンバータ２５１ａに電気的に接続される。
【０２０１】
ＡＤコンバータ２５１ａ及びＡＤコンバータ２５１ｂは、入力されるアナログ値である電位をデジタル値に変換して出力する回路である。
【０２０２】
ここでは、ＡＤコンバータ２５１ａは電圧検知部１４０内の抵抗１４２にかかる高電位側の電位をデジタル値に変換し、デジタル演算器２５２に出力する。またＡＤコンバータ２５１ｂは電圧検知部１４０内の抵抗１４２にかかる低電位側の電位をデジタル値に変換し、デジタル演算器２５２に出力する。
【０２０３】
デジタル演算器２５２は、入力されたデジタル値を演算し、その結果をデジタル値として出力する回路である。
【０２０４】
ここでは、デジタル演算器２５２はＡＤコンバータ２５１ａから入力されるデジタル値と、ＡＤコンバータ２５１ｂから入力されるデジタル値の差分を、制御回路２５３に出力する。すなわち、デジタル演算器２５２の出力値は、電圧検知部１４０内の抵抗１４２の両端にかかる電圧値に相当する。
【０２０５】
制御回路２５３には制御信号φ２が入力され、当該制御信号φ２によってその動作が制御される。制御信号φ２に応じて、デジタル演算器２５２から入力されたデータを記憶装置２５４に保存する、または、記憶装置２５４に保存されたデータを読み出し、当該データをＤＡコンバータ２５５に出力する。
【０２０６】
記憶装置２５４としては、データの書き換えが可能な記憶装置を用いることができる。例えばＤＲＡＭやＳＲＡＭなどの揮発性記憶装置、またはＭＲＡＭ、ＲｅＲＡＭ、ＰＲＡＭ、フラッシュメモリなどの不揮発性記憶装置を用いることができる。ここで、記憶装置２５４としてＣＭＯＳプロセスで形成可能なＳＲＡＭや、レジスタ回路等を用いると、制御部を構成する他の素子と同一の工程で作製できるため好ましい。
【０２０７】
ＤＡコンバータ２５５は、入力されるデジタル値をアナログ値に変換し、電位として出力する回路である。
【０２０８】
ここでは、ＤＡコンバータ２５５は、制御回路２５３から出力されるデジタル値をアナログ値に変換し、電位としてスイッチ１２７ａを介してエラーアンプ１２１の反転入力端子に出力する。ここで出力される電位は、抵抗１４２の両端にかかる電圧に等しい電位となる。
【０２０９】
電流制御期間において、トランジスタ１３３、スイッチ１２６ｂ、スイッチ１２７ａはオフ状態となり、スイッチ１２６ａ、スイッチ１２７ｂはオン状態となる。したがって、エラーアンプ１２１の非反転入力端子には、スイッチ１２６ａを介して電流検知部１３０から出力される電流データが入力される。またエラーアンプ１２１の反転入力端子には、スイッチ１２７ｂを介して基準電位Ｖｒｅｆが入力される。
【０２１０】
したがって電流制御期間では、制御部２５０は、電流検知部１３０で検知される電流データが、基準電位Ｖｒｅｆと等しい電位に収束するように、電力変換部１１０の駆動を制御する。
【０２１１】
また電流制御期間から電圧制御期間に移行する直前において、制御信号φ２により、制御回路２５３はデジタル演算器２５２から出力されるデータを記憶装置２５４に保存する。また制御回路２５３は少なくとも電圧制御期間において、当該データを記憶装置２５４から読み出し、ＤＡコンバータ２５５に出力する。
【０２１２】
電圧制御期間において、トランジスタ１３３、スイッチ１２６ｂ、スイッチ１２７ａはオン状態となり、スイッチ１２６ａ、スイッチ１２７ｂはオフ状態となる。したがって、エラーアンプ１２１の非反転入力端子には、スイッチ１２６ｂを介して電圧検知部１４０から出力される電圧データの電位が入力される。またエラーアンプ１２１の反転入力端子には、スイッチ１２７ａを介してＤＡコンバータ２５５から出力される電位が入力される。
【０２１３】
したがって電圧制御期間では、制御部２５０は、電圧検知部１４０内の抵抗１４２の高電位側の電位が、ＤＡコンバータ２５５からの出力電位と等しい電位に収束するように、電力変換部１１０の駆動を制御する。
【０２１４】
このように、電圧制御期間では、電流制御期間で取得した電圧検知部１４０から出力される電圧データに基づいて、電力変換部１１０の制御が行われる。またこのとき、電流検知部１３０が不活性化されているため、当該電流検知部１３０での電力損失は無視できるほど極めて小さい。
【０２１５】
このようにして、電源回路は電圧制御期間と電流制御期間とを交互に切り替えることにより駆動する。
【０２１６】
このように電源回路に、電流制御期間で取得した電圧データを保持可能な記憶装置を設ける構成とすることにより、電圧制御期間の長さを極めて長く設定することができる。したがって、極めて電力効率の高い電源回路を実現できる。
【０２１７】
［構成例２］
図８に、本構成例で例示する電源回路の構成を示す。図８に示す電源回路は、制御部の構成が異なる点以外は、図３で例示した構成と同じである。
【０２１８】
制御部２６０は、本実施の形態の構成例１で例示した制御部２５０において、スイッチ１２６ａ、スイッチ１２６ｂ、スイッチ１２７ａ、スイッチ１２７ｂ、エラーアンプ１２１、コンパレータ１２３、三角波発生回路１２２の機能を、ＤＳＰ２６１（ＤＳＰ：Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）を用いることによって実現させた構成である。またこれに伴い、制御部２５０で必要であったＤＡコンバータ２５５を削減している。
【０２１９】
電圧検知部１４０から電圧データが出力されるノードは、ＡＤコンバータ２５１ａに電気的に接続される。またＡＤコンバータ２５１ａから出力されるデジタル値は、デジタル演算器２５２、及びＤＳＰ２６１に入力される。
【０２２０】
電圧検知部１４０内の抵抗１４２の低電位側に接続し、且つ電流検知部１３０から電流データが出力されるノードは、ＡＤコンバータ２５１ｂに電気的に接続される。またＡＤコンバータ２５１ｂから出力されるデジタル値は、デジタル演算器２５２、及びＤＳＰ２６１に入力される。
【０２２１】
また、制御回路２５３から出力されるデータは、デジタル値の状態のままＤＳＰ２６１に入力される。
【０２２２】
ＤＳＰ２６１はデジタル信号処理をリアルタイムで行うことができるマイクロプロセッサである。ここでは、ＤＳＰ２６１は、入力される３つのデジタル値と、制御信号φ１に基づいて、電力変換部１１０内のドライバ１１１を駆動させる信号を出力する。
【０２２３】
ここで、電力変換部１１０内のドライバ１１１内に、ＤＳＰ２６１から出力される信号を増幅する機能を備えてもよいし、ドライバ１１１とＤＳＰ２６１との間に別途ＤＡコンバータを設ける構成としてもよい。
【０２２４】
電流制御期間において、ＤＳＰ２６１はＡＤコンバータ２５１ｂによってデジタル値に変換された電流データに基づいて、当該電流データと所定の基準データとが同じ値に収束するように、すなわちＡＤコンバータ２５１ｂによってデジタル値に変換された電流データが所定の基準データに収束するように電力変換部１１０の駆動を制御する。
【０２２５】
また、電流制御期間から電圧制御期間に移行する直前において、上述の構成例１と同様に、制御回路２５３はデータを記憶装置２５４に保存する。さらに、制御回路２５３は少なくとも電圧制御期間において、記憶装置２５４に保存された当該データをＤＳＰ２６１に出力する。
【０２２６】
電圧制御期間において、ＤＳＰ２６１は制御回路２５３から入力されるデータと、ＡＤコンバータ２５１ａによってデジタル値に変換された電圧データに基づいて、２つのデータが同じ値に収束するように、すなわちＡＤコンバータ２５１ａによってデジタル値に変換された電圧データが制御回路２５３から入力されるデータに収束するように電力変換部１１０の駆動を制御する。
【０２２７】
このように、電圧制御期間では、電流制御期間で取得した電圧検知部１４０から出力される電圧データに基づいて、電力変換部１１０の制御が行われる。またこのとき、電流検知部１３０が不活性化されているため、当該電流検知部１３０での電力損失は無視できるほど極めて小さい。
【０２２８】
このようにして、電源回路は電圧制御期間と電流制御期間とを交互に切り替えることにより駆動する。
【０２２９】
なお、図８では説明を容易にするため、デジタル演算器２５２、制御回路２５３、及び記憶装置２５４をＤＳＰ２６１とは分けて記載しているが、これらデジタル信号処理を行う回路の機能や、データを保持する機能を、ＤＳＰ２６１に持たせる構成としてもよい。その場合は、ＤＳＰ２６１に入力されるデータまたは信号は、ＡＤコンバータ２５１ａ及びＡＤコンバータ２５１ｂから入力されるデータと、制御信号φ１及び制御信号φ２のみとなる。
【０２３０】
このように、制御部２６０の信号処理を全てデジタル信号で行える構成とすることにより、低電力で駆動することができるため、より高効率な電源回路を実現できる。さらに、アナログ回路を用いた場合に比べて経年劣化に強く、信頼性の高い電源回路を実現できる。
【０２３１】
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０２３２】
（実施の形態４）
本実施の形態では、実施の形態２で例示した電源回路の制御部において、スイッチ２２１としてチャネルが形成される半導体層に酸化物半導体を用いたトランジスタが適用された制御部の構成の一例について説明する。ここでは、スイッチ２２１及び保持容量２２２が、ＣＭＯＳプロセスで形成された制御部を構成する他の素子の上層に、積層して形成した例について説明する。
【０２３３】
図９に示す断面概略図では、チャネルが形成され、元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層を含むトランジスタと、チャネルが形成される酸化物半導体層を含むトランジスタを用いて構成される。このとき、チャネルが形成される酸化物半導体層を含むトランジスタは、元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層を含むトランジスタの上に積層させることができる。元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層を含むトランジスタは、例えば図３におけるエラーアンプ１２１ａ、エラーアンプ１２１ｂ、コンパレータ１２３ａ、コンパレータ１２３ｂ、スイッチ１２４ａ、スイッチ１２４ｂ、三角波発生回路１２２等を構成するトランジスタに適用される。
【０２３４】
図９には、エラーアンプ１２１ｂの入力部を構成するトランジスタ３０１と、トランジスタ３０１と電気的に接続され、当該トランジスタ３０１の上層に形成された保持容量２２２及びトランジスタ３０３を示す。ここでトランジスタ３０３は、図３及び図４におけるスイッチ２２１に相当する。
【０２３５】
図９では、半導体層３１１と、絶縁層３１４と、導電層３１５と、絶縁層３１６と、絶縁層３１７と、接続層３１８と、導電層３１９ａ、導電層３１９ｂ、及び導電層３１９ｃと、絶縁層３２０と、接続層３２１と、半導体層３３１と、絶縁層３３３と、導電層３３４と、絶縁層３３５と、導電層３３６ａ及び導電層３３６ｂと、絶縁層３３７と、導電層３３８と、絶縁層３３９と、接続層３４１ａ及び接続層３４１ｂと、導電層３４２ａ及び導電層３４２ｂと、により、元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層を含むトランジスタ３０１と、チャネルが形成される酸化物半導体層を含むトランジスタ３０３と、保持容量２２２が構成される。
【０２３６】
さらに、半導体層３１１は、領域３１３ａ及び領域３１３ｂを有する。また、半導体層３１１の一部の領域に設けられた絶縁層３１２により、隣接するトランジスタが電気的に分離されている。
【０２３７】
半導体層３１１としては、例えば半導体基板を用いることができる。また、別の基板の上に設けられた半導体層を半導体層３１１として用いることもできる。
【０２３８】
領域３１３ａ及び領域３１３ｂは、互いに離間して設けられ、ｎ型またはｐ型の導電性を付与するドーパントが添加された領域である。領域３１３ａ及び領域３１３ｂは、ｎチャネル型又はｐチャネル型トランジスタのソース領域又はドレイン領域としての機能を有する。また、領域３１３ａ及び領域３１３ｂは、それぞれ接続層３１８を介して導電層３１９ａまたは導電層３１９ｂに電気的に接続されている。
【０２３９】
トランジスタ３０１がｎチャネル型のトランジスタの場合は、上記ドーパントとして、ｎ型の導電性を付与する元素を用いる。一方、ｐチャネル型のトランジスタの場合には、ｐ型の導電性を付与する元素を用いる。
【０２４０】
なお、領域３１３ａ及び３１３ｂの一部に低濃度領域を設けてもよい。このとき低濃度領域の深さは、それ以外の領域の深さより小さくてもよいが、これに限定されない。
【０２４１】
絶縁層３１４は、絶縁層３１２に挟まれた半導体層３１１の領域の上に設けられる。絶縁層３１４は、トランジスタ３０１のゲート絶縁層としての機能を有する。
【０２４２】
絶縁層３１４としては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、有機絶縁材料（例えばポリイミド又はアクリルなど）などの材料の層を用いることができる。また、絶縁層３１４に適用可能な材料を積層して絶縁層３１４を構成してもよい。
【０２４３】
導電層３１５は、絶縁層３１４を介して半導体層３１１に重畳する。導電層３１５に重畳する半導体層３１１の領域がトランジスタ３０１のチャネル形成領域になる。導電層３１５は、トランジスタ３０１のゲートとしての機能を有する。
【０２４４】
導電層３１５としては、例えばモリブデン、マグネシウム、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、若しくはスカンジウムなどの金属材料、又はこれらを主成分とする合金材料の層を用いることができる。また、導電層３１５に適用可能な材料を積層して導電層３１５を構成することもできる。
【０２４５】
絶縁層３１６は、絶縁層３１４の上に設けられ、導電層３１５における、互いに対向する一対の側面に接して設けられる。
【０２４６】
絶縁層３１７は、導電層３１５、絶縁層３１６の上に設けられる。
【０２４７】
絶縁層３１６、絶縁層３１７としては、上述した絶縁層３１４に適用可能な材料のうち、絶縁層３１４に適用した材料と同じ材料の層又は異なる材料の層を用いることができる。また、絶縁層３１６及び絶縁層３１７に適用可能な材料を積層して、絶縁層３１６又は絶縁層３１７を構成することもできる。
【０２４８】
接続層３１８は、絶縁層３１７に設けられた開口部を埋めるようにして設けられ、領域３１３ａ又は領域３１３ｂと電気的に接続される。
【０２４９】
導電層３１９ａ、導電層３１９ｂ、及び導電層３１９ｃは、絶縁層３１７上に設けられる。導電層３１９ａは接続層３１８を介して領域３１３ａと電気的に接続する。導電層３１９ｂは接続層３１８を介して領域３１３ｂと電気的に接続する。また導電層３１９ｃは図示しない接続層３１８を介して導電層３１５と電気的に接続する。
【０２５０】
接続層３１８、並びに導電層３１９ａ、導電層３１９ｂ、及び導電層３１９ｃとしては、上述した導電層３１５に適用可能な材料のうち、導電層３１５に適用した材料と同じ材料の層又は異なる材料の層を用いることができる。また、接続層３１８、並びに導電層３１９ａ、導電層３１９ｂ、及び導電層３１９ｃに適用可能な材料を積層して、接続層３１８、並びに導電層３１９ａ、導電層３１９ｂ、及び導電層３１９ｃを構成することもできる。
【０２５１】
絶縁層３２０は、絶縁層３１７、並びに導電層３１９ａ、導電層３１９ｂ、及び導電層３１９ｃ上に設けられる。絶縁層３２０の構成としては、絶縁層３１７と同様の構成を用いることができる。
【０２５２】
接続層３２１は、絶縁層３２０に設けられた開口部を埋めるようにして設けられ、導電層３１９ｃと電気的に接続される。接続層３２１の構成としては、接続層３１８と同様の構成を用いることができる。
【０２５３】
半導体層３３１は、絶縁層３２０の上に設けられる。半導体層３３１は、領域３３２ａ及び領域３３２ｂを含む。領域３３２ａ及び領域３３２ｂはドーパントが添加された領域であり、ソース領域又はドレイン領域としての機能を有する。ドーパントとしては、１５族元素（代表的には窒素（Ｎ）、リン（Ｐ）、砒素（Ａｓ）、およびアンチモン（Ｓｂ））、ホウ素（Ｂ）、アルミニウム（Ａｌ）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、インジウム（Ｉｎ）、フッ素（Ｆ）、塩素（Ｃｌ）、チタン（Ｔｉ）、及び亜鉛（Ｚｎ）のいずれかから選択される一以上を用いることができる。なお、領域３３２ａ及び領域３３２ｂは必ずしも設けなくともよい。
【０２５４】
半導体層３３１としては、実施の形態２で例示した材料の層を用いることができる。
【０２５５】
絶縁層３３３は、半導体層３３１の上に設けられる。また絶縁層３３３は、トランジスタ３０３のゲート絶縁層としての機能を有する。
【０２５６】
絶縁層３３３としては、例えば窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化タンタル、または酸化ランタンから選ばれた材料を、単層でまたは積層して形成することができる。
【０２５７】
また、絶縁層３３３として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることで、実質的な（例えば、酸化シリコン換算の）ゲート絶縁膜の厚さを変えないまま、物理的なゲート絶縁膜を厚くすることにより、ゲートリークを低減できる。さらには、ｈｉｇｈ−ｋ材料と、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、及び酸化ガリウムのいずれか一以上との積層構造とすることができる。
【０２５８】
導電層３３４は、絶縁層３３３を介して半導体層３３１に重畳する。導電層３３４は、トランジスタ３０３のゲートとしての機能を有する。
【０２５９】
導電層３３４としては、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）から選ばれた金属元素、上述した金属元素を成分とする合金、上述した金属元素を組み合わせた合金、上述した金属元素の窒化物などを用いて形成することができる。また、マンガン（Ｍｎ）、マグネシウム（Ｍｇ）、ジルコニウム（Ｚｒ）、ベリリウム（Ｂｅ）のいずれか一または複数から選択された金属元素を用いてもよい。
【０２６０】
また、導電層３３４は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウムを用いた単層構造、アルミニウム上にチタンを積層する二層構造、窒化チタン上にチタンを積層する二層構造、窒化チタン上にタングステンを積層する二層構造、窒化タンタル上にタングステンを積層する二層構造、Ｃｕ−Ｍｇ−Ａｌ合金上にＣｕを積層する二層構造、チタンと、そのチタン上にアルミニウムを積層し、さらにその上にチタンを形成する三層構造などがある。
【０２６１】
また、導電層３３４は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
【０２６２】
また、導電層３３４と半導体層３３１に重畳し、かつ、導電層３３４と絶縁層３３３に接して、窒素を含むインジウムガリウム亜鉛酸化物や、窒素を含むインジウム錫酸化物や、窒素を含むインジウムガリウム酸化物や、窒素を含むインジウム亜鉛酸化物や、窒素を含む酸化錫や、窒素を含むインジウム酸化物や、金属窒化物（ＩｎＮ、ＺｎＮなど）を形成してもよい。
【０２６３】
これらの材料は５ｅＶ以上、好ましくは５．５ｅＶ以上の仕事関数を有し、絶縁層３３３を介して半導体層３３１と重畳させることで、トランジスタのしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。例えば、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏを用いる場合、少なくとも半導体層３３１より高い窒素濃度、具体的には窒素濃度が７原子％以上のＩｎ−Ｇａ−Ｚｎ−Ｏを用いる。
【０２６４】
絶縁層３３５は、導電層３３４の側面に接して絶縁層３３３の上に設けられる。なお、絶縁層３３５は必ずしも設けなくてもよい。
【０２６５】
導電層３３６ａ及び導電層３３６ｂはそれぞれ互いに離間して設けられ、半導体層３３１に接して電気的に接続される。また、導電層３３６ａは接続層３２１及び領域３３２ａと電気的に接続される。また、導電層３３６ｂは領域３３２ｂと電気的に接続される。
【０２６６】
導電層３３６ａ及び導電層３３６ｂには、導電層３３４と同様の材料を用いることができる。
【０２６７】
絶縁層３３７は、導電層３３６ａ、導電層３３６ｂ、絶縁層３３５、導電層３３４の上に設けられる。
【０２６８】
絶縁層３３７には、絶縁層３３３と同様の材料を用いることができる。絶縁層３３７は、不純物の侵入を抑制する保護層としての機能を有する。
【０２６９】
導電層３３８は、絶縁層３３７を介して導電層３３６ａ上に設けられる。
【０２７０】
ここで、導電層３３６ａ、絶縁層３３７、及び導電層３３８により保持容量２２２が形成される。
【０２７１】
絶縁層３３９は、絶縁層３３７及び導電層３３８の上に設けられる。
【０２７２】
絶縁層３３９には、絶縁層３１７と同様の材料を用いることができる。
【０２７３】
接続層３４１ａは、絶縁層３３９に設けられた開口部を埋めるように設けられ、導電層３３８と電気的に接続する。また接続層３４１ｂは、絶縁層３３９及び絶縁層３３７に設けられた開口部を埋めるように設けられ、導電層３３６ｂと電気的に接続する。
【０２７４】
接続層３４１ａ及び接続層３４１ｂは、接続層３１８と同様の構成とすることができる。
【０２７５】
導電層３４２ａ及び導電層３４２ｂは、絶縁層３３９上に設けられる。導電層３４２ａは接続層３４１ａを介して導電層３３８と電気的に接続する。また導電層３４２ｂは接続層３４１ｂを介して導電層３３６ｂと電気的に接続する。
【０２７６】
導電層３４２ａ及び導電層３４２ｂは、導電層３１９ａ、導電層３１９ｂ、及び導電層３１９ｃと同様の構成とすることができる。
【０２７７】
このようにして、ＣＭＯＳプロセスで形成された制御部を構成する他の素子（例えばトランジスタ３０１）の上層に、スイッチ２２１及び保持容量２２２が積層された制御部を構成することができる。
【０２７８】
このような構成とすることにより、スイッチ２２１及び保持容量２２２を、他の素子の直上に形成することができるため、制御部の占有面積が増大することなく、入力される電圧データの電位を保持する機能を追加することができる。さらに、スイッチ２２１としてオフ状態におけるリーク電流が極めて低い、酸化物半導体を用いたトランジスタを適用することにより、電圧制御期間の長さを極めて長いものとすることができ、電力効率が高められた電源回路を構成することができる。
【０２７９】
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【符号の説明】
【０２８０】
１１  制御部
１２  スイッチ
１３  スイッチ
１４  コイル
１５  電流検知抵抗
１６  容量
１７  負荷
１０１      直流電源
１０５      負荷
１１０      電力変換部
１１１      ドライバ
１１２ａ    トランジスタ
１１２ｂ  トランジスタ
１１３      コイル
１１４      容量
１２０      制御部
１２１      エラーアンプ
１２１ａ    エラーアンプ
１２１ｂ    エラーアンプ
１２２      三角波発生回路
１２３      コンパレータ
１２３ａ    コンパレータ
１２３ｂ    コンパレータ
１２４ａ    スイッチ
１２４ｂ    スイッチ
１２５ａ    スイッチ
１２５ｂ    スイッチ
１２６ａ    スイッチ
１２６ｂ    スイッチ
１２７ａ    スイッチ
１２７ｂ    スイッチ
１３０      電流検知部
１３１      電流検知抵抗
１３２      スイッチ
１３３      トランジスタ
１４０      電圧検知部
１４１      抵抗
１４２      抵抗
２２０      制御部
２２１      スイッチ
２２２      保持容量
２３０      制御部
２４０      制御部
２５０      制御部
２５１ａ    ＡＤコンバータ
２５１ｂ    ＡＤコンバータ
２５２      デジタル演算器
２５３      制御回路
２５４      記憶装置
２５５      ＤＡコンバータ
２６０      制御部
２６１      ＤＳＰ
３０１      トランジスタ
３０３      トランジスタ
３１１      半導体層
３１２      絶縁層
３１３ａ    領域
３１３ｂ    領域
３１４      絶縁層
３１５      導電層
３１６      絶縁層
３１７      絶縁層
３１８      接続層
３１９ａ    導電層
３１９ｂ    導電層
３１９ｃ    導電層
３２０      絶縁層
３２１      接続層
３３１      半導体層
３３２ａ    領域
３３２ｂ    領域
３３３      絶縁層
３３４      導電層
３３５      絶縁層
３３６ａ    導電層
３３６ｂ    導電層
３３７      絶縁層
３３８      導電層
３３９      絶縁層
３４１ａ    接続層
３４１ｂ    接続層
３４２ａ    導電層
３４２ｂ    導電層
【図１】
2013178495.tif 000004
【図２】
2013178495.tif 000005
【図３】
2013178495.tif 000006
【図４】
2013178495.tif 000007
【図５】
2013178495.tif 000008
【図６】
2013178495.tif 000009
【図７】
2013178495.tif 000010
【図８】
2013178495.tif 000011
【図９】
2013178495.tif 000012
【図１０】
2013178495.tif 000013