(57)【要約】【課題】浮遊ゲートの膜厚のばらつきを抑制する。【解決手段】実施形態の不揮発性半導体記憶装置は、下地層と、前記下地層の上に設けられ、交互に積層された複数の制御ゲート層と複数の絶縁層と、を有する積層体と、前記積層体を前記積層体の積層方向において貫通するホール内に設けられたチャネルボディ層と、前記複数の制御ゲート層のそれぞれと前記チャネルボディ層との間に設けられた浮遊ゲート層と、前記複数の制御ゲート層のそれぞれと前記浮遊ゲート層との間に設けられたブロック絶縁層と、前記チャネルボディ層と前記浮遊ゲート層との間に設けられたトンネル絶縁層と、を備える。前記ホールの中心軸にそって前記積層方向に前記ホールを切断した切断面における前記浮遊ゲート層と前記ブロック絶縁層との境界の長さは、前記浮遊ゲート層と前記トンネル絶縁層との境界の長さよりも短い。【選択図】図２
2013182949.tif 000002
【特許請求の範囲】
【請求項１】
下地層と、
前記下地層の上に設けられ、交互に積層された複数の制御ゲート層と複数の絶縁層とを有する積層体と、
前記積層体を積層方向に貫通するホール内に設けられたチャネルボディ層と、
前記複数の制御ゲート層のそれぞれと前記チャネルボディ層との間に設けられた浮遊ゲート層と、
前記複数の制御ゲート層のそれぞれと前記浮遊ゲート層との間に設けられたブロック絶縁層と、
前記チャネルボディ層と前記浮遊ゲート層との間に設けられたトンネル絶縁層と、
を備え、
前記ホールの中心軸にそって前記積層方向に前記ホールを切断した切断面における前記浮遊ゲート層と前記ブロック絶縁層との境界の長さは、前記浮遊ゲート層と前記トンネル絶縁層との境界の長さよりも短く、
前記浮遊ゲート層は、ポリシリコン層である不揮発性半導体記憶装置。
【請求項２】
下地層と、
前記下地層の上に設けられ、交互に積層された複数の制御ゲート層と複数の絶縁層と、を有する積層体と、
前記積層体を積層方向に貫通するホール内に設けられたチャネルボディ層と、
前記複数の制御ゲート層のそれぞれと前記チャネルボディ層との間に設けられた浮遊ゲート層と、
前記複数の制御ゲート層のそれぞれと前記浮遊ゲート層との間に設けられたブロック絶縁層と、
前記チャネルボディ層と前記浮遊ゲート層との間に設けられたトンネル絶縁層と、
を備え、
前記ホールの中心軸にそって前記積層方向に前記ホールを切断した切断面における前記浮遊ゲート層と前記ブロック絶縁層との境界の長さは、前記浮遊ゲート層と前記トンネル絶縁層との境界の長さよりも短い不揮発性半導体記憶装置。
【請求項３】
前記複数の制御ゲート層のそれぞれと前記浮遊ゲート層とは、金属およびシリコンを含む合金である請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記複数の絶縁層のそれぞれは、酸化ハフニウムを含む請求項２または３に記載の不揮発性半導体記憶装置。
【請求項５】
下地層の上に、第１半導体層を形成する工程と、
前記第１半導体層の上に絶縁層を形成する工程と、
前記絶縁層の上に、複数の制御ゲート層と前記複数の制御ゲート層のそれぞれの間に設けられた犠牲層とを含む積層体を形成する工程と、
前記積層体の表面から前記第１半導体層に達する複数のホールを形成する工程と、
前記複数のホールのそれぞれの側壁に、ブロック絶縁層、第２半導体層、トンネル絶縁層、およびチャネルボディ層を順に形成する工程と、
前記複数のホールのそれぞれを所定の領域毎に分断するように、前記下地層の表面に平行な一方向に延在し前記積層体の表面から前記第１半導体層に達するスリットを形成する工程と、
前記犠牲層を前記スリットを通じて除去し、前記複数の制御ゲート層のそれぞれの間に空間部を形成する工程と、
前記空間部に露出した前記ブロック絶縁層を部分的に除去し、前記第２半導体層を前記空間部に露出させる工程と、
前記空間部に露出させた前記第２半導体層を部分的に除去し、前記複数の制御ゲート層のそれぞれと前記チャネルボディ層との間に浮遊ゲート層を形成する工程と、
を備えた不揮発性半導体記憶装置の製造方法。
【請求項６】
等方性エッチングによって、前記ブロック絶縁層の除去および前記第２半導体層の除去をする請求項５記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、不揮発性半導体記憶装置の集積度を高めるために、不揮発性半導体記憶装置中のメモリセルを３次元的に配置した構造が提案されている。メモリセルを３次元的に配置した構造の一つに、円柱型構造のトランジスタを用いたものがある。円柱型構造のトランジスタを用いた半導体記憶装置においては、ゲート電極となる多層に積層された積層導電層、およびピラー状の柱状半導体層が設けられる。柱状半導体層は、トランジスタのチャネルボディ層として機能する。柱状半導体層の周りには、ＯＮＯ（Oxide-Nitride-Oxide）層が設けられる。これら積層導電層、柱状半導体層、ＯＮＯ層を含む構成は、メモリストリングと呼ばれる。
【０００３】
また、最近では、ＯＮＯ構造に取って代わり、データリテンションが良好で、書き込み後の閾値変動が起き難く、動作速度が比較的速い浮遊ゲート（フローティングゲート）構造のメモリセルが注目されている。浮遊ゲートについてはメモリセルの微細化が進むにつれ、その膜厚のばらつきをより抑制することが望ましい。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１４７１２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、膜厚のばらつきがより抑制された浮遊ゲートを備えた不揮発性半導体記憶装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の不揮発性半導体記憶装置は、下地層と、前記下地層の上に設けられ、交互に積層された複数の制御ゲート層と複数の絶縁層と、を有する積層体と、前記積層体を積層方向に貫通するホール内に設けられたチャネルボディ層と、前記複数の制御ゲート層のそれぞれと前記チャネルボディ層との間に設けられた浮遊ゲート層と、前記複数の制御ゲート層のそれぞれと前記浮遊ゲート層との間に設けられたブロック絶縁層と、前記チャネルボディ層と前記浮遊ゲート層との間に設けられたトンネル絶縁層と、を備える。前記ホールの中心軸にそって前記積層方向に前記ホールを切断した切断面における前記浮遊ゲート層と前記ブロック絶縁層との境界の長さは、前記浮遊ゲート層と前記トンネル絶縁層との境界の長さよりも短い。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの斜視模式図である。
【図２】第１実施形態に係るメモリセルが設けられた部分の拡大断面図である。
【図３】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図４】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図５】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図６】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図７】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図８】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図９】比較例に係るメモリセルの製造過程を説明するための断面模式図である。
【図１０】比較例に係るメモリセルの製造過程を説明するための断面模式図である。
【図１１】第２実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図１２】第３実施形態に係るメモリセルが設けられた部分の拡大断面図である。
【図１３】第３実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図１４】第３実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図１５】第３実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図１６】第３実施形態の変形例に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図１７】第３実施形態の変形例に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【図１８】第４実施形態に係る不揮発性半導体記憶装置を説明するための斜視模式図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
【０００９】
（第１実施形態）  
第１実施形態に係る不揮発性半導体記憶装置の概要について説明する。  
図１は、第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの斜視模式図である。  
図１においては、図を見易くするために、メモリホールＭＨの内壁に形成された絶縁膜以外の絶縁部分については図示を省略している。この絶縁部分については、同メモリセルアレイの断面模式図である図８を用いて説明する。  
図１において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向とする。
【００１０】
第１実施形態の不揮発性半導体記憶装置１は、データの消去・書き込みを電気的に自由に行うことができる。不揮発性半導体記憶装置１は、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００１１】
不揮発性半導体記憶装置１においては、基板１０上には図示しない絶縁層を介してバックゲートＢＧが設けられている。基板１０と、この絶縁層を含めて下地層と称する。基板１０内には、トランジスタ等の能動素子、抵抗、容量などの受動素子が設けられている。バックゲートＢＧは、例えば、不純物元素が添加され導電性を有するシリコン（Ｓｉ）層である。なお、図８に示す半導体層（ホウ素添加シリコン層）１１が、バックゲートＢＧに対応する。このバックゲートＢＧ付近の構造については、別の図面を用いて詳細に説明する。
【００１２】
バックゲートＢＧ上には、複数の絶縁層３０Ｂ（図２参照）と、複数の制御ゲート層（または、電極層）ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓが、それぞれ交互に積層されている。
【００１３】
制御ゲート層ＷＬ１Ｄと制御ゲート層ＷＬ１Ｓは、同じ階層に設けられ、下から１層目の制御ゲート層を表す。制御ゲート層ＷＬ２Ｄと制御ゲート層ＷＬ２Ｓは、同じ階層に設けられ、下から２層目の制御ゲート層を表す。制御ゲート層ＷＬ３Ｄと制御ゲート層ＷＬ３Ｓは、同じ階層に設けられ、下から３層目の制御ゲート層を表す。制御ゲート層ＷＬ４Ｄと制御ゲート層ＷＬ４Ｓは、同じ階層に設けられ、下から４層目の制御ゲート層を表す。
【００１４】
制御ゲート層ＷＬ１Ｄと制御ゲート層ＷＬ１Ｓとは、Ｙ方向に分断されている。制御ゲート層ＷＬ２Ｄと制御ゲート層ＷＬ２Ｓとは、Ｙ方向に分断されている。制御ゲート層ＷＬ３Ｄと制御ゲート層ＷＬ３Ｓとは、Ｙ方向に分断されている。制御ゲート層ＷＬ４Ｄと制御ゲート層ＷＬ４Ｓとは、Ｙ方向に分断されている。
【００１５】
制御ゲート層ＷＬ１Ｄと制御ゲート層ＷＬ１Ｓとの間、制御ゲート層ＷＬ２Ｄと制御ゲート層ＷＬ２Ｓとの間、制御ゲート層ＷＬ３Ｄと制御ゲート層ＷＬ３Ｓとの間、および制御ゲート層ＷＬ４Ｄと制御ゲート層ＷＬ４Ｓとの間には、図８に示す絶縁層３０Ｂが設けられている。
【００１６】
制御ゲート層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄは、バックゲートＢＧとドレイン側選択ゲートＳＧＤとの間に設けられている。制御ゲート層ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓは、バックゲートＢＧとソース側選択ゲートＳＧＳとの間に設けられている。
【００１７】
制御ゲート層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓの層数は任意である。その層数は、図１に例示する４層に限らない。また、以下の説明において、各制御ゲート層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓを、単に制御ゲート層ＷＬと表すこともある。制御ゲート層ＷＬは、例えば、ｐ形不純物が添加され導電性を有するｐ形ポリシリコン層である。
【００１８】
制御ゲート層ＷＬ４Ｄ上には、図示しない絶縁層を介して、ドレイン側選択ゲートＳＧＤが設けられている。ドレイン側選択ゲートＳＧＤは、例えば、不純物が添加され導電性を有するシリコン層である。
【００１９】
制御ゲート層ＷＬ４Ｓ上には、図示しない絶縁層を介して、ソース側選択ゲートＳＧＳが設けられている。ソース側選択ゲートＳＧＳは、例えば、不純物が添加され導電性を有するシリコン層である。
【００２０】
ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとは、Ｙ方向に分断されている。なお、以下の説明において、ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとを区別することなく単に選択ゲートＳＧと表すこともある。
【００２１】
ソース側選択ゲートＳＧＳ上には、図示しない絶縁層を介して、ソース線ＳＬが設けられている。ソース線ＳＬは、金属層、または不純物が添加され導電性を有するシリコン層である。
【００２２】
ドレイン側選択ゲートＳＧＤおよびソース線ＳＬ上には、図示しない絶縁層を介して、複数本のビット線ＢＬが設けられている。各ビット線ＢＬはＹ方向に延在している。
【００２３】
バックゲートＢＧおよびこのバックゲートＢＧ上の積層体には、Ｕ字状のメモリホールＭＨが複数形成されている。メモリホールＭＨは、円筒状である。例えば、制御ゲート層ＷＬ１Ｄ〜ＷＬ４Ｄおよびドレイン側選択ゲートＳＧＤには、それらを貫通しＺ方向に延びるホールが形成されている。制御ゲート層ＷＬ１Ｓ〜ＷＬ４Ｓおよびソース側選択ゲートＳＧＳには、それらを貫通しＺ方向に延びるホールが形成されている。それらＺ方向に延びる一対のホールは、バックゲートＢＧ内に形成された凹部（空間部）を介して繋がり、Ｕ字状のメモリホールＭＨを構成する。
【００２４】
メモリホールＭＨの内部には、Ｕ字状にチャネルボディ層２０が設けられている。チャネルボディ層２０は、例えば、シリコン層である。チャネルボディ層２０と、メモリホールＭＨの内壁との間には、ブロック絶縁層／浮遊ゲート層／トンネル絶縁層の積層構造を有する積層膜３０Ａが設けられている。
【００２５】
チャネルボディ層２０に接続されたチャネルボディ層５１とドレイン側選択ゲートＳＧＤとの間には、ゲート絶縁膜３５が設けられている。チャネルボディ層５１は、例えば、シリコン層である。チャネルボディ層５１とソース側選択ゲートＳＧＳとの間には、ゲート絶縁膜３６が設けられている。
【００２６】
なお、メモリホールＭＨ内のすべてをチャネルボディ層２０で埋める構造に限らず、メモリホールＭＨの中心軸側に空洞部が残るようにチャネルボディ層２０を形成し、その内側の空洞部に絶縁物を埋め込んだ構造であってもよい。
【００２７】
ドレイン側選択ゲートＳＧＤ、チャネルボディ層２０およびそれらの間のゲート絶縁膜３５は、ドレイン側選択トランジスタＳＴＤを構成する。ドレイン側選択トランジスタＳＴＤの上方のチャネルボディ層２０は、ビット線ＢＬと接続されている。
【００２８】
ソース側選択ゲートＳＧＳ、チャネルボディ層５１およびそれらの間のゲート絶縁膜３６は、ソース側選択トランジスタＳＴＳを構成する。ソース側選択トランジスタＳＴＳの上方のチャネルボディ層５１は、ソース線ＳＬと接続されている。
【００２９】
バックゲートＢＧ、このバックゲートＢＧ内に設けられたチャネルボディ層２０および積層膜３０Ａは、バックゲートトランジスタＢＧＴを構成する。
【００３０】
ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、各制御ゲート層ＷＬ４Ｄ〜ＷＬ１ＤをコントロールゲートとするメモリセルＭＣが複数設けられている。同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、各制御ゲート層ＷＬ１Ｓ〜ＷＬ４ＳをコントロールゲートとするメモリセルＭＣが複数設けられている。
【００３１】
それら複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、チャネルボディ層を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。
【００３２】
１つのメモリストリングＭＳは、複数の制御ゲート層ＷＬを含む積層体の積層方向に延びる一対の柱状部ＣＬと、バックゲートＢＧに埋め込まれ、一対の柱状部ＣＬをつなぐ連結部２１とを有する。このメモリストリングＭＳがＸ方向およびＹ方向に複数配列されていることにより、複数のメモリセルがＸ方向、Ｙ方向およびＺ方向に３次元的に設けられている。
【００３３】
複数のメモリストリングＭＳは、基板１０におけるメモリセルアレイ領域に設けられている。基板１０におけるメモリセルアレイ領域の例えば、周辺には、メモリセルアレイを制御する周辺回路が設けられている。
【００３４】
図２は、第１実施形態に係るメモリセルが設けられた部分の拡大断面図である。  
積層体５３は、上述した下地層の上に設けられている。積層体５３は、それぞれ交互に積層された複数の制御ゲート層ＷＬと、複数の絶縁層３０Ｂと、を有する。チャネルボディ層２０は、積層体５３を積層体５３の積層方向において貫通するメモリホールＭＨ内に設けられている。各制御ゲート層ＷＬとチャネルボディ層２０との間には、積層膜３０Ａが設けられている。
【００３５】
積層膜３０Ａは、例えば、制御ゲート層ＷＬ側からチャネルボディ層２０側へ順にブロック絶縁層３１／浮遊ゲート層３２／トンネル絶縁層３３が積層された構造を有する。浮遊ゲート層３２は、複数の制御ゲート層ＷＬのそれぞれとチャネルボディ層２０との間に設けられている。ブロック絶縁層３１は、複数の制御ゲート層ＷＬのそれぞれと浮遊ゲート層３２との間に設けられている。トンネル絶縁層３３は、チャネルボディ層２０と浮遊ゲート層３２との間に設けられている。
【００３６】
制御ゲート層ＷＬのＺ方向の厚さは、浮遊ゲート層３２のＹ方向の厚さの２倍以上の厚さである。ホール７０の中心軸にそって積層体５３の積層方向にホール７０を切断した切断面における浮遊ゲート層３２とブロック絶縁層３１との境界の長さは、浮遊ゲート層３２とトンネル絶縁層３３との境界の長さよりも短い。浮遊ゲート層３２がブロック絶縁層３１に接する接触面積は、浮遊ゲート層３２がトンネル絶縁層３３に接する接触面積よりも小さい。浮遊ゲート層３２の側面３２ｗは、曲面である。浮遊ゲート層３２は、例えば、無添加ポリシリコン層である。ブロック絶縁層３１の材質は、例えば、酸化シリコン（ＳｉＯ２）である。
【００３７】
チャネルボディ層２０は、メモリセルを構成するトランジスタにおけるチャネルとして機能する。制御ゲート層ＷＬはコントロールゲートとして機能する。浮遊ゲート層３２はチャネルボディ層２０から注入される電荷を蓄積するデータ記憶層として機能する。トンネル絶縁層３３は、浮遊ゲート層３２にチャネルボディ層２０から電荷が注入される際、または浮遊ゲート層３２に蓄積された電荷がチャネルボディ層２０へ拡散する際に電位障壁となる。ブロック絶縁層３１は、浮遊ゲート層３２に蓄積された電荷が制御ゲート層ＷＬへ拡散するのを防止する。チャネルボディ層２０と各制御ゲート層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルＭＣが形成されている。
【００３８】
図３〜図８は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。図３（ｂ）には、断面模式図のほか、上面模式図が表示されている。
【００３９】
まず、図３（ａ）に示すように、下地層１２の上に、不純物元素を含む第１半導体層１１を形成する。下地層１２は、例えば、メモリセルを制御する周辺回路部のトランジスタや配線、層間絶縁膜等を有する。第１半導体層１１は、例えば、ホウ素添加シリコン層である。このホウ素添加シリコン層は、バックゲートＢＧになる。
【００４０】
次に、図３（ｂ）に示すように、第１半導体層１１の表面を選択的にエッチングして凹部５０ｃを形成する。ここで、図３（ｂ）の左側は、断面模式図であり、図３（ｂ）の右側は、上面模式図である。図３（ｂ）の断面模式図は、上面模式図のＡ−Ｂ線に沿った位置での断面図である。
【００４１】
例えば、フォトリソグラフィおよびＲＩＥ（Reactive Ion Etching）によって、複数の凹部５０ｃを第１半導体層１１の表面から内部にかけて形成する。複数の凹部５０ｃのそれぞれは、第１半導体層１１の主面（例えば、上面もしくは下面）に対して略平行なＸ方向と、第１半導体層１１の主面に対して略平行でありＸ方向に略垂直なＹ方向と、に並ぶように形成される。凹部５０ｃが形成される位置は、第１半導体層１１にメモリホールＭＨの下端を連結する連結部２１の位置に対応する。凹部５０ｃをＺ方向からみた場合、その外形は、例えば、楕円状である。
【００４２】
次に、図３（ｃ）に示すように、複数の凹部５０ｃのそれぞれのなかに、第１犠牲層１５を形成する。第１犠牲層１５の材質は、例えば、窒化シリコンである。第１犠牲層１５の余剰部分については、必要に応じてエッチバックにより取り除き、第１犠牲層１５の上面と第１半導体層１１の上面との面を合わせる。
【００４３】
続いて、第１半導体層１１の上および第１犠牲層１５の上に、絶縁層５０を形成する。絶縁層５０は、例えば、ＴＥＯＳ（テトラエトキシシラン）を原材料とするＣＶＤ（Chemical Vapor Deposition）によって形成される。
【００４４】
次に、図４（ａ）に示すように、絶縁層５０の上に、複数の制御ゲート層ＷＬを含む積層体５３Ａを形成する。積層体５３Ａは、複数の制御ゲート層ＷＬと複数の制御ゲート層ＷＬのそれぞれの間に設けられた第２犠牲層５２とを含む。
【００４５】
積層体５３Ａは、制御ゲート層ＷＬと第２犠牲層５２とが多段積層された積層体である。制御ゲート層ＷＬは、例えば、ホウ素添加シリコン層である。制御ゲート層ＷＬは、ゲート電極として充分な導電性を有する。第２犠牲層５２は、例えば、無添加シリコン層である。
【００４６】
さらに、積層体５３Ａの上に、層間絶縁膜６５を形成し、層間絶縁膜６５の上に、選択ゲートＳＧを形成する。続いて、選択ゲートＳＧの上に、シリコン酸化膜からなるマスクパターン８１を形成する。
【００４７】
次に、図４（ｂ）に示すように、積層体５３Ａの表面から第１犠牲層１５に達する一対のホール７０と、積層体５３Ａの上方において一対のホール７０のそれぞれに繋がったホール７５と、を形成する。例えば、ＲＩＥ等のドライエッチングによって、マスクパターン８１から表出された選択ゲートＳＧ、層間絶縁膜６５、および積層体５３Ａを除去して、一対のホール７０と、一対のホール７０のそれぞれに繋がったホール７５と、を形成する。
【００４８】
次に、図５（ａ）に示すように、第１犠牲層１５を一対のホール７０と、ホール７５と、を通じて除去し、第１半導体層１１に、一対のホール７０のそれぞれの下端と繋がった第１空間部７１を形成する。第１空間部７１は、第１半導体層１１の表面から内部にかけて形成される。第１犠牲層１５の除去は、例えば、第１犠牲層１５を熱リン酸溶液によって溶解することにより行う。この段階において、一対のホール７０のそれぞれの下端と第１空間部７１とが繋がったＵ字状のメモリホールＭＨが形成される。
【００４９】
次に、図５（ｂ）に示すように、一対のホール７０のそれぞれの側壁と、第１空間部７１の内壁に、積層膜３０Ａを形成する。さらに、積層膜３０Ａの内側に、チャネルボディ層２０を形成する。すなわち、一対のホール７０のそれぞれの側壁側および第１空間部７１の内壁側から、ブロック絶縁層３１、浮遊ゲート層３２、トンネル絶縁層３３、およびチャネルボディ層２０をこの順に形成する。また、ホール７５の内側には、ゲート絶縁膜３５、３６が形成される。さらに、チャネルボディ層２０を形成するのと同時に、ホール７５のそれぞれの側壁に形成されたゲート絶縁膜３５、３６の内側にチャネルボディ層５１を形成する。チャネルボディ層２０とチャネルボディ層５１とは繋がって形成される。
【００５０】
次に、図６（ａ）に示すように、一対のホール７０のそれぞれが並ぶ方向（Ｙ方向）に対して略垂直な方向（Ｘ方向）に延在する第１スリット６０と、同じくＸ方向に延在する第２スリット６１と、を形成する。
【００５１】
例えば、ＲＩＥ等のドライエッチングによって、積層体５３Ａの表面から絶縁層５０に達する第１スリット６０を一対のホール７０のそれぞれの間に形成するとともに、Ｙ方向に隣り合う一対のホール７０の間に積層体５３Ａの表面から絶縁層５０に達する第２スリット６１を形成する。第１スリット６０および第２スリット６１を形成する際、絶縁層５０は、エッチング停止層として機能する。
【００５２】
次に、図６（ｂ）に示すように、第２犠牲層５２を第１スリット６０および第２スリット６１を通じて除去する。第２犠牲層５２の除去は、例えば、アルカリ系溶液によって第２犠牲層５２を溶解することにより行う。これにより、複数の制御ゲート層ＷＬのそれぞれの間に、第２空間部７２が形成される。
【００５３】
この後、ウェットエッチング等の等方性エッチングによって、第２空間部７２に表出されたブロック絶縁層３１の除去および浮遊ゲート層３２の除去をする。この過程を図６（ｂ）に示す矩形領域Ａの部分を拡大させた図を用いて説明する。
【００５４】
図７（ａ）には、図６（ｂ）に示した状態が示されている。図７（ａ）に示すように、複数の制御ゲート層ＷＬのそれぞれの間には、第２空間部７２が形成されている。複数の制御ゲート層ＷＬのそれぞれの間の部分のブロック絶縁層３１は、第２空間部７２に表出している。この段階では、浮遊ゲート層３２は、加工前の状態にある。加工前の連続的な浮遊ゲート層３２を第２半導体層３２と称してもよい。
【００５５】
次に、図７（ｂ）に示すように、第２空間部７２に表出する部分のブロック絶縁層３１を除去する。例えば、希フッ酸溶液を第２空間部７２に表出する部分のブロック絶縁層３１に晒して、この部分のブロック絶縁層３１を除去する。複数の制御ゲート層ＷＬのそれぞれの間に位置する浮遊ゲート層３２の部分を第２空間部７２に表出させる。
【００５６】
次に、第２空間部７２に表出させた部分の浮遊ゲート層３２に、例えば、アルカリ系水溶液を晒して、図７（ｃ）に示すように、第２空間部７２に表出させた部分の浮遊ゲート層３２を除去する。複数の制御ゲート層ＷＬのそれぞれとチャネルボディ層２０との間に浮遊ゲート層３２を形成する。
【００５７】
第１実施形態では、等方性エッチングによって、第２空間部７２に表出させた部分の浮遊ゲート層３２を除去するので、加工後の浮遊ゲート層３２の側面３２ｗは曲面になる。また、制御ゲート層ＷＬの厚さは、浮遊ゲート層３２の厚さの２倍以上の厚さであるので、加工後の浮遊ゲート層３２がブロック絶縁層３１に接触する構造が得られる。
次に、図８に示すように、スリット６０、６１内と、第２空間部７２内と、に絶縁層３０Ｂを形成する。メモリセルＭＣの上部においては、ドレイン側選択ゲートＳＧＤと、ソース側選択ゲートＳＧＳと、が形成されている。この後、その他の部材（コンタクト電極、配線等）を形成して、不揮発性半導体記憶装置１が形成される。
【００５８】
このように、不揮発半導体記憶装置１の製造過程では、まず、下地層１２の上に、第１半導体層１１を形成する。次に、第１半導体層１１の上に絶縁層５０を形成する。次に、絶縁層５０の上に、複数の制御ゲート層ＷＬと複数の制御ゲート層ＷＬのそれぞれの間に設けられた犠牲層５２とを含む積層体を形成する。次に、積層体の表面から第１半導体層１１に達する複数のホール７０を形成する。次に、複数のホール７０のそれぞれの側壁に、ブロック絶縁層３１、第２半導体層（浮遊ゲート層３２）、トンネル絶縁層３３、およびチャネルボディ層２０を順に形成する。複数のホール７０のそれぞれを所定の領域毎に分断するように、下地層１２の表面に平行な一方向に延在し積層体の表面から第１半導体層１１に達するスリット６０、６１を形成する。次に、犠牲層５２をスリット６０、６１を通じて除去し、複数の制御ゲート層ＷＬのそれぞれの間に空間部７２を形成する。次に、空間部７２に露出した前記ブロック絶縁層３１を部分的に除去し、第２半導体層（浮遊ゲート層３２）を空間部７２に露出させる。次に、空間部７２に露出させた第２半導体層（浮遊ゲート層３２）を部分的に除去し、複数の制御ゲート層ＷＬのそれぞれとチャネルボディ層２０との間に浮遊ゲート層を形成する。
【００５９】
（比較例）  
図９および図１０は、比較例に係るメモリセルの製造過程を説明するための断面模式図である。
【００６０】
まず、図９（ａ）に示すように、下地層（図示しない）の上に、制御ゲート層ＷＬと絶縁層３０Ｂとを交互に積層させた積層体を形成する。続いて、この積層体にホール７０を形成する。これにより、制御ゲート層ＷＬの側面と絶縁層３０Ｂの側面とがホール７０に表出する。
【００６１】
次に、図９（ｂ）に示すように、ホール７０に制御ゲート層用のエッチング溶液を導入し、ウェットエッチングによって、制御ゲート層ＷＬの側面を後退させる。
【００６２】
次に、図９（ｃ）に示すように、ホール７０に成膜用ガスを導入し、制御ゲート層ＷＬの側面と絶縁層３０Ｂの側面とに、ブロック絶縁層３１０を形成する。続いて、ブロック絶縁層３１０の上に、浮遊ゲート層３２０を形成する。
【００６３】
次に、図１０（ａ）に示すように、浮遊ゲート層３２０をエッチバックし、制御ゲート層ＷＬの側面のみにブロック絶縁層３１０を介して浮遊ゲート層３２０を対向させる。
【００６４】
この後、図１０（ｂ）に示すように、ブロック絶縁層３１０の上および浮遊ゲート層３２０の上に、トンネル絶縁層３３０、チャネルボディ層２００を形成してメモリセルを形成する。
【００６５】
比較例では、制御ゲート層ＷＬの側面のみに、浮遊ゲート層３２０を対向させるために、連続的な浮遊ゲート層３２０をエッチバックして、連続的な浮遊ゲート層３２０を分割する過程を経ている。このため、制御ゲート層ＷＬの側面に対向させる浮遊ゲート層３２０の膜厚制御が難しくなる。従って、メモリセルを形成した後においては、複数の浮遊ゲート層３２０のそれぞれの膜厚がばらつく場合がある。複数の浮遊ゲート層３２０のそれぞれの膜厚がばらつくと、プロセス条件、メモリセルの設計等に悪影響を与える。例えば、膜厚のばらつきの程度に合わせて、浮遊ゲート層３２０を予め厚めに成膜する必要がある。また、これに応じて、メモリホール径を大きく設計する必要がある。このため、メモリセルの縮小化が困難になる。
【００６６】
これに対し、第１実施形態では、浮遊ゲート層３２をエッチバックする過程を経ない。第１実施形態では、複数の浮遊ゲート層３２のそれぞれの膜厚は、浮遊ゲート層３２を成膜したときの膜厚そのもので決定される。従って、第１実施形態のメモリセルでは、複数の浮遊ゲート層３２のそれぞれの膜厚は比較例に比べてばらつき難い。また、第１実施形態では、浮遊ゲート層３２のエッチバック過程がない。この分、メモリホール径を比較例よりも小さくすることができる。これにより、メモリセルの縮小化が可能になる。
【００６７】
また、不揮発性半導体記憶装置１においては、浮遊ゲート層３２がブロック絶縁層３１に接する接触面積が浮遊ゲート層３２がトンネル絶縁層３３に接する接触面積よりも小さい。しかし、ブロック絶縁層３１の周囲長は、トンネル絶縁層３３の周囲長よりも長い。従って、チャネルボディ層２０と浮遊ゲート層３２との間の静電容量をＣ１、浮遊ゲート層３２と制御ゲート層ＷＬの間の静電容量をＣ２とした場合のカップリング比（Ｃ２／（Ｃ１＋Ｃ２））は、所望の範囲内に収まる。その結果、浮遊ゲート層３２に効率よく電子が蓄積される。
【００６８】
（第２実施形態）  
図１１は、第２実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。
【００６９】
図１１（ａ）には、図７（ｃ）に示した状態が示されている。この状態では、第２空間部７２に制御ゲート層ＷＬのそれぞれと、浮遊ゲート層３２とが表出しているので、複数の制御ゲート層ＷＬのそれぞれと、浮遊ゲート層３２を同時にシリサイド化できる。
【００７０】
例えば、スリット６０、６１と通じて第２空間部７２に、ニッケル（Ｎｉ）等の金属が含有する金属含有ガスを導入して、制御ゲート層ＷＬの表面と、浮遊ゲート層３２の側面に、金属を形成する。この後、制御ゲート層ＷＬと、浮遊ゲート層３２と、にＲＴＡ（rapid thermal anneal）を施して、複数の制御ゲート層ＷＬのそれぞれと、浮遊ゲート層３２と、に金属を拡散させる。
【００７１】
これにより、シリサイド化された制御ゲート層ＷＬｓと、シリサイド化された浮遊ゲート層３２ｓと、が形成される。複数の制御ゲート層ＷＬｓのそれぞれと、浮遊ゲート層３２ｓとは、金属およびシリコンを含む合金層である。
【００７２】
第２実施形態においては、浮遊ゲート層の材質を金属にした分、第１実施形態に比べて浮遊ゲート層の厚さを薄くすることができる。これにより、メモリセルＭＣがより小型になる。また、閾値のばらつきがより小さくなる。また、浮遊ゲート層の膜厚が薄くなる分、そのエッチング加工が容易になる。また、浮遊ゲート層が薄くなるほど、上下に隣り合う浮遊ゲート層間の電気的な干渉が抑制される。
【００７３】
また、第２実施形態の浮遊ゲート層３２ｓの仕事関数は、第１実施形態の浮遊ゲート層３２の仕事関数に比べて大きくなる。その結果、浮遊ゲート層３２ｓにおいては、チャネルボディ層２０から導入される電子の捕獲能力が増す。これにより、第２実施形態の不揮発性半導体記憶装置においては、データ書き込み効率がより増加する。また、浮遊ゲート３２ｓに蓄積された電子はトンネル絶縁層３３を介してチャネルボディ層２０側に逃げ難くなる。その結果、第２実施形態では、第１実施形態に比べデータリテンションが向上する。
【００７４】
（第３実施形態）  
図１２は、第３実施形態に係るメモリセルが設けられた部分の拡大断面図である。
【００７５】
第３実施形態のメモリセルの構造は、図２に示すメモリセルの構造と略同じである。但し、第３実施形態のメモリセルにおいては、複数の絶縁層３０Ｂのそれぞれは、酸化ハフニウム（ＨｆＯ２）を含む。酸化ハフニウムに代えて、酸化ジルコニウム（ＺｒＯ２）を用いてもよい。また、ブロック絶縁層３１は、積層体５３の積層方向において連続になっている。また、隣り合う浮遊ゲート層３２の間には、酸化層３４が設けられている。
【００７６】
図１３〜図１５は、第３実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。以下の説明では、第１実施形態の製造過程と同様な製造過程については必要に応じて省略する。
【００７７】
図１３（ａ）に示すように、下地層１２の上に、第１半導体層１１を形成し、第１半導体層１１の表面から内部にかけて第１犠牲層１５を選択的に形成し、第１半導体層１１の上および第１犠牲層１５の上に、絶縁層５０を形成する。
【００７８】
続いて、絶縁層５０の上に、複数の制御ゲート層ＷＬと複数の制御ゲート層のそれぞれの間に設けられた絶縁層３０Ｂとを含む積層体５３Ｂを形成する。絶縁層３０Ｂは、例えば、酸化ハフニウム含有層もしくは酸化ジルコニウム含有層である。
【００７９】
さらに、積層体５３Ｂの上に、層間絶縁膜６５を形成し、層間絶縁膜６５の上に、選択ゲートＳＧを形成する。続いて、選択ゲートＳＧの上に、シリコン酸化膜からなるマスクパターン８１を形成する。
【００８０】
次に、図１３（ｂ）に示すように、積層体５３Ｂの表面から第１犠牲層１５に達する一対のホール７０を形成する。
【００８１】
次に、図１４（ａ）に示すように、第１犠牲層１５を一対のホール７０を通じて除去し、第１半導体層１１の表面から内部にかけて一対のホール７０のそれぞれの下端と繋がる第１空間部７１を形成する。
【００８２】
次に、図１４（ｂ）に示すように、一対のホール７０のそれぞれの側壁と、第１空間部７１の内壁に、積層膜３０Ａを形成する。さらに、積層膜３０Ａの内側に、チャネルボディ層２０を形成する。すなわち、一対のホール７０のそれぞれの側壁側および第１空間部７１の内壁側から、ブロック絶縁層３１、浮遊ゲート層３２、トンネル絶縁層３３、およびチャネルボディ層２０をこの順に形成する。
【００８３】
次に、図１５（ａ）に示すように、一対のホール７０のそれぞれが並ぶ方向（Ｙ方向）に対して略垂直な方向（Ｘ方向）に延在する第１スリット６０と、同じくＸ方向に延在する第２スリット６１と、を形成する。
【００８４】
例えば、積層体５３Ａの表面から絶縁層５０に達する第１スリット６０を一対のホール７０のそれぞれの間に形成するとともに、Ｙ方向に隣り合う一対のホール７０の間に積層体５３Ａの表面から絶縁層５０に達する第２スリット６１を形成する。
【００８５】
次に、図１５（ｂ）に示すように、第１スリット６０内および第２スリット６１内に酸化ガス（例えば、酸素、オゾン、これらのイオン、ラジカル等の活性酸素）を導入する。酸化ガスが導入されると、ＨｆＯ２等の触媒作用によって、ブロック絶縁層３１を介して絶縁層３０Ｂに対し対向する浮遊ゲート層３２の部分が酸化される。また、必要に応じて加熱処理を施してもよい。
この場合、ホール７０側から浮遊ゲート層３２側に、絶縁層３０Ｂ内に酸素が拡散して浮遊ゲート層３２が酸化される。例えば、ブロック絶縁層３１の厚みが数ｎｍ（ナノメートル）であれば、ブロック絶縁層３１を介して絶縁層３０Ｂに対し対向する浮遊ゲート層３２の部分が酸化される。浮遊ゲート層３２の断面形状は、第１実施形態で説明したウェットエッチングの場合と略同様の形状になる。
【００８６】
これにより、図１５（ｃ）に示すように、複数の制御ゲート層ＷＬのそれぞれとチャネルボディ層２０との間に浮遊ゲート層３２が形成される。隣り合う浮遊ゲート層３２の間には、酸化層３４が形成される。この後は、図８に示すように、スリット６０、６１内に絶縁層３０Ｂを形成する。
【００８７】
第３実施形態では、第１実施形態と同様の効果を示す。第３実施形態では、第２犠牲層５２を除去する工程がなくなり、製造プロセスが簡略になる。
【００８８】
（第３実施形態の変形例）  
上述した第３実施形態の例では、ゲート電極層ＷＬが絶縁層３０Ｂの触媒作用によってその表面が酸化膜によって侵食される可能性がある。第３実施形態の変形例では、この侵食を確実に抑制している。
【００８９】
図１６および図１７は、第３実施形態の変形例に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。  
この変形例では、図５（ａ）に示す状態において、ホール７０から第２犠牲層５２の除去を行う。第２犠牲層５２の除去は、例えば、アルカリ系溶液をホール７０内に導入することによって第２犠牲層５２を溶解することにより行う。  
この後、ホール７０内に、シリコン窒化膜を含むバリア層３７、絶縁層３０Ｂ、浮遊ゲート層３２、トンネル絶縁層３３、およびチャネルボディ層２０をこの順に形成する。この状態を、図１６（ａ）に示す。
【００９０】
ブロック絶縁層３１は、絶縁層３０Ｂと同成分である。すなわち、絶縁層３０Ｂの形成によって、同時にブロック絶縁層３１が形成される。また、この変形例では、ホール７０を形成する前に、予め第１スリット６０を形成しておき、この第１スリット６０内に、ノンドープのアモルファスシリコン層５５をバリア層３８を介して形成しておく。バリア層３８の成分は、バリア層３７と同じである。
【００９１】
次に、図１６（ｂ）に示すように、アモルファスシリコン層５５をウェットエッチングによって除去する。これにより、第１スリット６０が形成されて、第１スリット６０に、バリア層３８が表出する。
【００９２】
次に、図１７（ａ）に示すように、ウェットエッチングによって、バリア層３８を除去する。続いて、ウェットエッチングによって、絶縁層３０Ｂの側面に接触するバリア層３７を除去する。これにより、スリット６０に、絶縁層３０Ｂが表出する。
【００９３】
この後、図１７（ｂ）に示すように、第１スリット６０内に酸化ガス（例えば、酸素、オゾン、これらのイオン、ラジカル等の活性酸素）を導入する。あるいは、必要に応じて加熱処理を施す。これにより、ブロック絶縁層３１を介して絶縁層３０Ｂに対し対向する浮遊ゲート層３２の部分が酸化されて、酸化層３４が形成される。  
このような製造過程によれば、ゲート電極層ＷＬの表面が酸化膜によって侵食されることはない。
【００９４】
（第４実施形態）  
図１８は、第４実施形態に係る不揮発性半導体記憶装置を説明するための斜視模式図である。
【００９５】
メモリストリングはＵ字状に限らず、図１８に示すようにＩ字状であってもよい。図１８には導電部分のみを示し、絶縁部分の図示は省略している。
【００９６】
この構造では、基板１０上にソース線ＳＬが設けられ、その上にソース側選択ゲート（または下部選択ゲート）ＳＧＳが設けられ、その上に複数（例えば４層）の制御ゲート層ＷＬが設けられ、最上層の制御ゲート層ＷＬとビット線ＢＬとの間にドレイン側選択ゲート（または上部選択ゲート）ＳＧＤが設けられている。
【００９７】
この構造においては、メモリストリングの上端部に設けられたドレイン側選択トランジスタＳＴＤに対して、前述したプロセス及び構造が適用される。
【００９８】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【００９９】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
【０１００】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０１】
１：不揮発性半導体記憶装置、１０：基板、１１：第１半導体層、１２：下地層、１５：第１犠牲層、２０、５１、２００：チャネルボディ層、２１：連結部、３０Ａ：積層膜、３０Ｂ、５０：絶縁層、３１、３１０：ブロック絶縁層、３２、３２ｓ、３２０：浮遊ゲート層（第２半導体層）、３２ｗ：側面、３３、３３０：トンネル絶縁層、３４：酸化層、３５、３６：ゲート絶縁膜、５０ｃ：凹部、５２：第２犠牲層、５３、５３Ａ：積層体、６０：第１スリット、６１：第２スリット、６５：層間絶縁膜、７０、７５：ホール、７１：第１空間部、７２：第２空間部、８１：マスクパターン、ＢＧ：バックゲート、ＢＧＴ：バックゲートトランジスタ、ＢＬ：ビット線、ＣＬ：柱状部、ＭＣ：メモリセル、ＭＨ：メモリホール、ＭＳ：メモリストリング、ＳＧ：選択ゲート、ＳＧＤ：ドレイン側選択ゲート、ＳＧＳ：ソース側選択ゲート、ＳＬ：ソース線、ＳＴＤ：ドレイン側選択トランジスタ、ＳＴＳ：ソース側選択トランジスタ、ＷＬ、ＷＬ１Ｄ〜ＷＬ４Ｄ、ＷＬ１Ｓ〜ＷＬ４Ｓ、ＷＬｓ：制御ゲート層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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