(57)【要約】【課題】光電変換層の形成処理を短期間で行う。【解決手段】ｐｉｎ接合を有する光電変換層を製造する製造方法であって、ｐ層を形成する際に、ｉ層のプロセス温度を目標値として温度制御を実行し、当該温度制御の実行開始時点を基準とするオーバーシュート期間中に、ｐ層の成膜処理を実行する。【選択図】図４
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【特許請求の範囲】
【請求項１】
ｐ層を形成するｐ層形成ステップ、ｉ層を形成するｉ層形成ステップおよびｎ層を形成するｎ層形成ステップを含み、ｐｉｎ接合を有する光電変換層を製造する製造方法であって、
上記ｐ層形成ステップは、ｉ層のプロセス温度を目標値として温度制御を実行する温度制御ステップと、
上記温度制御ステップにおける温度制御の実行開始時点を基準とする所定期間であって、温度が上記目標値を超えると予測されるオーバーシュート期間中に、ｐ層の成膜処理を実行するｐ層成膜ステップとを含むことを特徴とする製造方法。
【請求項２】
ｐ層を形成するｐ層形成ステップ、ｉ層を形成するｉ層形成ステップおよびｎ層を形成するｎ層形成ステップを含み、ｐｉｎ接合を有する光電変換層を製造する製造方法であって、
上記ｉ層のプロセス温度を超えるように、温度をオーバーシュートさせ、オーバーシュート期間中に、上記ｐ層形成ステップを実行することを特徴とする製造方法。
【請求項３】
バッファ層を形成するバッファ層形成ステップをさらに含み、
上記バッファ層形成ステップは、上記ｐ層形成ステップ終了後であって、上記オーバーシュート期間中に完了することを特徴とする請求項１または２に記載の製造方法。
【請求項４】
上記温度制御ステップにおいて、ＰＩＤパラメータに基づいて上記温度制御を実行することを特徴とする請求項１に記載の製造方法。
【請求項５】
上記目標値は１９０℃であることを特徴とする請求項１または４に記載の製造方法。
【請求項６】
ｐｉｎ接合を有する光電変換層を製造するプラズマＣＶＤ装置を制御する制御装置であって、
各層の成膜時におけるプロセス温度を制御する温度制御部と、
各層を成膜する成膜処理を制御する成膜制御部とを備え、
上記温度制御部は、ｐ層の成膜時に、ｉ層のプロセス温度を目標値として温度制御を実行し、
上記成膜制御部は、上記温度制御部の上記温度制御の実行開始時点を基準とする所定期間であって、温度が上記目標値を超えると予測されるオーバーシュート期間中に、ｐ層の成膜処理を実行する制御を実行することを特徴とする制御装置。
【請求項７】
ｐｉｎ接合を有する光電変換層を製造するプラズマＣＶＤ装置を制御する制御装置において、各層の成膜時におけるプロセス温度を制御する温度制御手段と、各層を成膜する成膜処理を制御する成膜制御手段とを備え、上記温度制御手段は、ｐ層の成膜時に、ｉ層のプロセス温度を目標値として温度制御を実行し、上記成膜制御手段は、上記温度制御手段の上記温度制御の実行開始時点を基準とする所定期間であって、温度が上記目標値を超えると予測されるオーバーシュート期間中に、ｐ層の成膜処理を実行する制御を実行する制御装置を動作させるための制御プログラムであって、
コンピュータを上記各手段として機能させるための制御プログラム。
【請求項８】
請求項７に記載の制御プログラムを記録したコンピュータ読み取り可能な記録媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜太陽電池に用いられる光電変換層をプラズマＣＶＤ法により製造する製造方法、制御装置、制御プログラムおよび記録媒体に関するものである。
【背景技術】
【０００２】
従来、プラズマＣＶＤ（plasma-enhanced chemical vapor deposition）法によって、太陽電池に用いられる光電変換層を形成することが行われている。例えば、特許文献１には、プラズマＣＶＤ法によって形成された光電変換層を含む積層型光電変換装置（薄膜太陽電池）が開示されている。
【０００３】
プラズマＣＶＤ法において、成膜室の温度条件が重要であり、この温度制御の精度が製品の品質に大きく影響する。そのため、例えば、特許文献２に記載されているようなＰＩＤ制御によって、温度制御が行われている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１９５８０９号公報（２０００年７月１４日公開）
【特許文献２】特開２００９−３０２５８３号公報（２００９年１２月２４日公開）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＰＩＤパラメータによる温度制御ではオーバーシュートをできる限り抑えた上で所定のプロセス温度に調整することが一般的である。しかしながら、オーバーシュートを抑えて昇温させると温度が安定するまでの時間が長くなり、プロセスを開始するまでの待機時間が長くなる。それによってプラズマＣＶＤ装置の能力が悪化するという問題がある。
【０００６】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、光電変換層の形成処理を短期間で行う製造方法、制御装置、制御プログラムおよび記録媒体を実現することにある。
【課題を解決するための手段】
【０００７】
本発明に係る製造方法は、上記課題を解決するために、ｐ層を形成するｐ層形成ステップ、ｉ層を形成するｉ層形成ステップおよびｎ層を形成するｎ層形成ステップを含み、ｐｉｎ接合を有する光電変換層を製造する製造方法であって、上記ｐ層形成ステップは、ｉ層のプロセス温度を目標値として温度制御を実行する温度制御ステップと、上記温度制御ステップにおける温度制御の実行開始時点を基準とする所定期間であって、温度が上記目標値を超えると予測されるオーバーシュート期間中に、ｐ層の成膜処理を実行するｐ層成膜ステップとを含むことを特徴としている。
【０００８】
また、本発明に係る製造方法は、上記課題を解決するために、ｐ層を形成するｐ層形成ステップ、ｉ層を形成するｉ層形成ステップおよびｎ層を形成するｎ層形成ステップを含み、ｐｉｎ接合を有する光電変換層を製造する製造方法であって、上記ｉ層のプロセス温度を超えるように、温度をオーバーシュートさせ、オーバーシュート期間中に、上記ｐ層形成ステップを実行することを特徴としている。
【０００９】
また、本発明に係る制御装置は、上記課題を解決するために、ｐｉｎ接合を有する光電変換層を製造するプラズマＣＶＤ装置を制御する制御装置であって、各層の成膜時におけるプロセス温度を制御する温度制御部と、各層を成膜する成膜処理を制御する成膜制御部とを備え、上記温度制御部は、ｐ層の成膜時に、ｉ層のプロセス温度を目標値として温度制御を実行し、上記成膜制御部は、上記温度制御手段の上記温度制御の実行開始時点を基準とする温度超過期間中に、ｐ層の成膜処理を実行する制御を実行することを特徴としている。
【００１０】
ここで、本発明者は、プラズマＣＶＤ法において、ＰＩＤパラメータに基づく温度制御によるプロセス温度の温度変化は、プラズマＣＶＤ装置特有のものであることを経験的に見出した。つまり、温度制御の実行開始時点を基準として任意の時点におけるプロセス温度を予測することが可能となった。
【００１１】
また、ｐｉｎ接合を有する光電変換層において、ｐ層のプロセス温度がｉ層のプロセス温度より高いことが分かっている。また、ｐ層の膜厚が薄いため、短時間でｐ層を成膜することができる。つまり、ｐ層のプロセス時間が短い。
【００１２】
そのため、ｉ層のプロセス温度を目標値とする温度制御において、あえてオーバーシュートさせ、目標値より温度を超過させることにより、オーバーシュート期間中にｐ層の成膜処理を実行することができる。それゆえ、ｐ層のプロセス温度を目標値とする温度制御を行う必要がなく、かつ、オーバーシュートを抑制する必要がないため、従来と比較して、昇温待ち時間を短縮することができるという効果を奏する。よって、プラズマＣＶＤ装置の処理能力を向上させることができる。
【００１３】
また、本発明に係る製造方法は、バッファ層を形成するバッファ層形成ステップをさらに含み、上記バッファ層形成ステップは、上記ｐ層形成ステップ終了後であって、上記オーバーシュート期間中に完了することが好ましい。
【００１４】
ここで、バッファ層のプロセス温度がｉ層のプロセス温度より高いことが分かっている。また、バッファ層の膜厚が薄いため、短時間でバッファ層を成膜することができる。つまり、バッファ層のプロセス時間が短い。
【００１５】
そのため、ｐ層形成終了後のオーバーシュート期間中にバッファ層を形成することにより、パッファ層を含む光電変換層であっても、昇温待ち時間を短縮することができる。
【００１６】
また、本発明に係る製造方法は、上記温度制御ステップにおいて、ＰＩＤパラメータに基づいて上記温度制御を実行することが好ましい。
【００１７】
また、本発明に係る製造方法は、上記目標値は１９０℃であることが好ましい。
【００１８】
なお、上記制御装置は、コンピュータによって実現してもよく、この場合には、コンピュータを上記制御装置の各手段として動作させることにより、上記制御装置をコンピュータにて実現させる制御プログラム、及びそれを記録したコンピュータ読み取り可能な記録媒体も本発明の範疇に入る。
【発明の効果】
【００１９】
以上のように、本発明に係る製造方法は、上記ｐ層形成ステップは、ｉ層のプロセス温度を目標値として温度制御を実行する温度制御ステップと、上記温度制御ステップにおける温度制御の実行開始時点を基準とする所定期間であって、温度が上記目標値を超えると予測されるオーバーシュート期間中に、ｐ層の成膜処理を実行するｐ層成膜ステップとを含む。
【００２０】
また、本発明に係る製造方法は、上記ｉ層のプロセス温度を超えるように、温度をオーバーシュートさせ、オーバーシュート期間中に、上記ｐ層形成ステップを実行するものである。
【００２１】
また、本発明に係る制御装置は、各層の成膜時におけるプロセス温度を制御する温度制御手段と、各層を成膜する成膜処理を制御する成膜制御手段とを備え、上記温度制御手段は、ｐ層の成膜時に、ｉ層のプロセス温度を目標値として温度制御を実行し、上記成膜制御手段は、上記温度制御手段の上記温度制御の実行開始時点を基準とする温度超過期間中に、ｐ層の成膜処理を実行するように制御するものである。
【００２２】
よって、ｐ層のプロセス温度を目標値とする温度制御を行う必要がなく、かつ、オーバーシュートを抑制する必要がないため、従来と比較して、昇温待ち時間を短縮することができるという効果を奏する。従って、プラズマＣＶＤ装置の処理能力を向上させることができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施形態を示すものであり、プラズマＣＶＤシステムの概要、並びに、当該プラズマＣＶＤシステムを構成するプラズマＣＶＤ装置および制御装置の要部構成を示すブロック図である。
【図２】上記プラズマＣＶＤシステムが実行する光電変換層の形成処理の一例を示すフローチャートである。
【図３】上記プラズマＣＶＤシステムが実行する上記光電変換層に含まれる半導体層の成膜処理の一例を示すフローチャートである。
【図４】上記形成処理におけるプロセス温度の温度変化の一例を示すグラフである。
【発明を実施するための形態】
【００２４】
〔本発明の概要〕
本発明は、プラズマＣＶＤ法による薄膜太陽電池の光電変換層（ｐｉｎ層）を形成する方法であって、ｐ型半導体層（ｐ層）の形成時に、ｉ型半導体層（ｉ層）のプロセス温度を目標値として温度制御を実行し、当該温度制御によるオーバーシュート期間（温度超過期間）中に、ｐ層の成膜プロセスを実行することを特徴とするものである。
【００２５】
ｐｉｎ接合を有する光電変換層において、ｐ層のプロセス温度がｉ層のプロセス温度より高いことが分かっている。また、ｐ層の膜厚が薄いため、短時間でｐ層を成膜することができる。つまり、ｐ層のプロセス時間が短い。
【００２６】
また、本発明者は、プラズマＣＶＤ法において、ＰＩＤパラメータに基づく温度制御によるプロセス温度の温度変化は、プラズマＣＶＤ装置特有のものであることを経験的に見出した。つまり、同じ構成のＣＶＤ装置を用いて、同じＰＩＤパラメータで温度制御を行った場合、ほぼ一定の温度変化を示すことがわかった。さらに、オーバーシュートを抑制せずに温度制御を行った場合でも、目標値より温度が超過する期間であるオーバーシュート期間、および、その超過温度であるオーバーシュート温度（１〜２℃程度の変動範囲内）も、ほぼ一定であることがわかった。なお、
そのため、ＰＩＤパラメータを適宜設定することにより、ｉ層のプロセス温度を目標値とする温度制御において、ｐ層の形成に適合するオーバーシュートを発生させることが可能となった。
【００２７】
これらの知見に基づき、本発明は、ＰＩＤパラメータによる温度制御において、オーバーシュートを抑制するのではなく、あえてオーバーシュートさせ、そのオーバーシュート期間にｐ層を形成することによって、昇温待ち時間を短縮することができる。よって、プラズマＣＶＤ装置の処理能力を向上させることができる。また、本発明を利用して形成した光電変換層のセル特性は、従来に比べて劣化するどころか、同じかそれ以上の良好なものとなった。
【００２８】
また、光電変換層のエネルギー変換効率を向上させるため、ｐ層とｉ層との間にバッファ層（ｐ／ｉ層）を形成することが知られている。ここで、バッファ層のプロセス温度がｉ層のプロセス温度より高いことが分かっている。また、バッファ層の膜厚が薄いため、短時間でバッファ層を成膜することができる。つまり、バッファ層のプロセス時間が短い。
【００２９】
そのため、ｐ層形成終了後のオーバーシュート期間中にバッファ層を形成することにより、パッファ層を含む光電変換層であっても、昇温待ち時間を短縮することができる。
【００３０】
なお、上記ｐｉｎ接合を有する光電変換層は、ｐ型半導体層（ｐ層）、ｉ型半導体層（ｉ層）およびｎ型半導体層（ｎ層）を含んでおり、各半導体層はシリコン系半導体からなるものであればよい。
【００３１】
光電変換層に含まれる各半導体層は、全て同種のシリコン系半導体からなるものであってもよいし、互いに異なる種類のシリコン系半導体からなるものであってもよい。例えば、ｐ層およびｉ層を非晶質シリコンで形成し、ｎ層を微結晶シリコンで形成してもよい。また、例えば、ｐ層およびｎ層をシリコンカーバイドまたはシリコンゲルマニウムで形成し、ｉ層をシリコンで形成してもよい。
【００３２】
また、ｐ層、ｉ層およびｎ層の各半導体層は、１層構造であってもよいし、複数層構造であってもよい。複数層構造の場合、各層は、互いに異なる種類のシリコン系半導体からなるものであってもよい。
【００３３】
以下では、本発明に係る光電変換層の製造方法およびその製造方法を実行するプラズマＣＶＤシステムについて、例示する実施形態に基づいて詳細に説明する。
【００３４】
〔プラズマＣＶＤシステムの構成〕
まず、プラズマＣＶＤシステムの概要について図１に基づいて説明する。図１は、本発明の一実施形態に係るプラズマＣＶＤシステムの概要を示す図である。
【００３５】
図１に示すように、プラズマＣＶＤシステム１は、成膜室２、電源３、ガス注入排出装置４、温度制御装置５、注入排出制御装置６および電源制御装置７を含む。
【００３６】
成膜室２は、密閉可能な空間であり、その内部で光電変換層が形成される。成膜室２は、その内部に、互いに平行に配置されたカソード電極１１およびアノード電極１２を有する。カソード電極１１は、電源３と接続されており、アノード電極１２は、電気的に接地されている。
【００３７】
アノード電極１２は、基板１５が載置される載置ステージでもある。なお、基板１５は、カソード電極１１上に載置されてもよいが、一般的には、プラズマ中のイオンダメージによる膜質低下を低減するために、アノード電極１２上に載置される。
【００３８】
また、アノード電極１２は、熱源１３を有し、基板１５を加熱するヒーターとしても機能する。なお、熱源１３をアノード電極１２とは独立して設け、アノード電極１２とヒーターとが別体であってもよい。この場合、ヒーターは、例えば、輻射熱を利用して基板１５を加熱するもの等であってもよい。ヒーターは、熱源１３を有し、基板１５を加熱するものであればよく、その構成および配置場所は任意でよい。
【００３９】
さらに、アノード電極１２は、ヒーターであるアノード電極１２の温度を検出する温度センサ１４を有する。なお、温度センサ１４は、ヒーター（または基板１５）の温度を検出するものであればよく、ヒーターに搭載されていなくてもよい。例えば、温度センサ１４がヒーター上に設置されていてもよい。また、温度センサとして、非接触型のパイロメーター等を利用してもよい。
【００４０】
電源３は、カソード電極１１に電力を供給するものである。カソード電極１１に電力を供給することにより、カソード電極１１とアノード電極１２との間にプラズマを発生させることができる。
【００４１】
ガス注入排出装置４は、成膜室２内に所定のガスを注入したり、成膜室２内の気体を外部に排出したりするものである。ガス注入排出装置４は、所定のガスを注入したり、気体を排出したりすることにより、成膜室２内の圧力を所定の値にすることができる。なお、本実施形態では、ガス注入排出装置４がガス注入および排気の２つの機能を有しているが、ガスを注入する装置と気体を排出する装置とが別体であってもよい。
【００４２】
温度制御装置５は、熱源１３の動作を制御して、基板１５の温度、つまり、プロセス温度を制御するものである。また、注入排出制御装置６は、ガス注入排出装置４の動作を制御するものである。また、電源制御装置７は、電源３の動作を制御するものである。温度制御装置５、注入排出制御装置６および電源制御装置７の詳細な構成および機能については後述する。
【００４３】
なお、注入排出制御装置６は、ガス注入排出装置４と一体であってもよく、電源制御装置７は、電源３と一体であってもよい。また、温度制御装置５、注入排出制御装置６および電源制御装置７が一体であってもよい。
【００４４】
ここで、成膜室２、電源３およびガス注入排出装置４を含むものをプラズマＣＶＤ装置と称する。また、温度制御装置５、注入排出制御装置６および電源制御装置７を総称して制御装置と称する。すなわち、プラズマＣＶＤシステム１は、換言すると、プラズマＣＶＤ装置および制御装置を含むものである。
【００４５】
本実施形態は、成膜室２の数が１つであるシングルチャンバのプラズマＣＶＤ装置であるが、これに限るものではない。例えば、成膜室２の数が複数であるマルチチャンバのプラズマＣＶＤ装置であってもよい。図１に示すプラズマＣＶＤ装置、プラズマＣＶＤシステムの構成は例示であって、これに限定されるものではない。本発明では、公知のプラズマＣＶＤ装置を利用することができる。
【００４６】
〔温度制御装置の構成〕
図１に示すように、温度制御装置５は、温度制御装置制御部２１、温度制御装置記憶部２２、温度制御装置入力部２３、温度制御装置出力部２４および温度制御装置タイマ２５を備えている。なお、温度制御装置５は、ユーザが操作するための操作部、画像等を表示する表示部、音声出力部等の部材を備えていてもよいが、発明の特徴点とは関係がないため当該部材を図示していない。
【００４７】
温度制御装置入力部２３は、温度センサ１４から温度情報を取得するための入力インターフェースである。温度制御装置入力部２３は、温度センサ１４と無線通信手段または有線通信手段によって接続している。
【００４８】
温度制御装置出力部２４は、熱源１３に対して熱源出力制御信号を出力するための出力インターフェースである。温度制御装置出力部２４は、熱源１３と無線通信手段または有線通信手段によって接続している。
【００４９】
温度制御装置タイマ２５は、時間を計るものである。温度制御装置タイマ２５は、後述する注入排出制御装置タイマ４４および電源制御装置タイマ６４と同期しているものとする。
【００５０】
温度制御装置記憶部２２は、温度制御装置制御部２１が参照するプログラムやデータ等を格納するものであり、例えば、ＰＩＤ制御スケジュール情報３４等を格納している。
【００５１】
温度制御装置記憶部２２に格納されているＰＩＤ制御スケジュール情報３４は、ＰＩＤ温度制御部３３が温度制御を開始する時刻であるＰＩＤ温度制御実行開始時刻と、ＰＩＤパラメータとが対応付けられたものである。ＰＩＤ制御スケジュール情報３４は、例えば、ユーザによって、予め設定されるものである。
【００５２】
温度制御装置制御部２１は、温度制御装置記憶部２２から一時記憶部（不図示）に読み出されたプログラムを実行することにより、各種の演算を行うと共に、温度制御装置５が備える各部を統括的に制御するものである。
【００５３】
本実施形態では、温度制御装置制御部２１は、機能ブロックとして、計測温度取得部３１、温度制御時期判定部３２およびＰＩＤ温度制御部（温度制御部、温度制御手段）３３を備える構成である。これらの温度制御装置制御部２１の各機能ブロック（３１〜３３）は、ＣＰＵ（central processing unit）が、ＲＯＭ（read only memory）等で実現された記憶装置に記憶されているプログラムをＲＡＭ（random access memory）等で実現された一時記憶部に読み出して実行することで実現できる。
【００５４】
計測温度取得部３１は、温度センサ１４が計測したアノード電極１２の温度を示す温度情報を、温度センサ１４から取得するものである。計測温度取得部３１は、取得した温度情報をＰＩＤ温度制御部３３に出力する。
【００５５】
温度制御時期判定部３２は、温度制御装置記憶部２２からＰＩＤ制御スケジュール情報３４を読み出して、温度制御装置タイマ２５が計時する時間が、ＰＩＤ制御スケジュール情報３４の示すＰＩＤ温度制御の実行開始時刻であるか否かを判定するものである。温度制御時期判定部３２は、温度制御装置タイマ２５が計時する時間がＰＩＤ温度制御の実行開始時刻であると判定した場合、ＰＩＤ制御スケジュール情報３４において、当該実行開始時刻に対応付けられているＰＩＤパラメータをＰＩＤ温度制御部３３に出力して、当該ＰＩＤパラメータに基づいて温度制御を実行するようにＰＩＤ温度制御部３３に指示する。
【００５６】
ＰＩＤ温度制御部３３は、計測温度取得部３１から取得した温度情報を参照し、温度制御時期判定部３２から取得したＰＩＤパラメータに基づいて、所定の目標値の温度になるように熱源１３が放出する熱量を制御するものである。具体的には、ＰＩＤ温度制御部３３は、温度制御装置出力部２４を介して、熱源１３の出力を制御する熱源出力制御信号を送信する。また、ＰＩＤ温度制御部３３は、上述のように、温度制御時期判定部３２の指示を受信すると、当該指示と共に受信したＰＩＤパラメータに基づく温度制御の実行を開始する。
【００５７】
ＰＩＤ温度制御部３３は、ｉ層のプロセス温度を目標値として温度制御を実行する場合、オーバーシュートを抑制せずに実行し、あえてオーバーシュートが発生するように温度制御を実行する。
【００５８】
〔注入排出制御装置の構成〕
図１に示すように、注入排出制御装置６は、注入排出制御装置制御部４１、注入排出制御装置記憶部４２、注入排出制御装置出力部４３および注入排出制御装置タイマ４４を備えている。なお、注入排出制御装置６は、ユーザが操作するための操作部、画像等を表示する表示部、音声出力部等の部材を備えていてもよいが、発明の特徴点とは関係がないため当該部材を図示していない。
【００５９】
注入排出制御装置出力部４３は、ガス注入排出装置４に対して注入排出制御信号を出力するための出力インターフェースである。注入排出制御装置出力部４３は、ガス注入排出装置４と無線通信手段または有線通信手段によって接続している。
【００６０】
注入排出制御装置タイマ４４は、時間を計るものである。上述のように、注入排出制御装置タイマ４４は、温度制御装置タイマ２５および電源制御装置タイマ６４と同期している。
【００６１】
注入排出制御装置記憶部４２は、注入排出制御装置制御部４１が参照するプログラムやデータ等を格納するものであり、例えば、注入排出スケジュール情報５３等を格納している。
【００６２】
注入排出制御装置記憶部４２に格納されている注入排出スケジュール情報５３は、注入排出制御部５２がガス注入排出装置４に注入排出処理の実行を開始させる時刻である注入排出実行開始時刻と、注入するガスおよび注入時間または排気完了時の圧力を示す注入排出データとが対応付けられたものである。注入排出スケジュール情報５３は、例えば、ユーザによって、予め設定されるものである。
【００６３】
上述のように、ＰＩＤパラメータによる温度制御による温度変化は、同じプラズマＣＶＤ装置であれば経験的に略一定であるため、温度制御開始からの目標値の温度に到達する時間、温度制御開始時点を基準とするオーバーシュート期間およびオーバーシュート期間における超過温度を予測することができる。
【００６４】
そのため、注入排出実行開始時刻は、ＰＩＤ温度制御実行開始時刻を基準とする時刻として設定される。特に、ｐ層を成膜するためのガス注入実行開始時刻は、オーバーシュート期間内にｐ層の成膜処理が完了するように設定される。また、バッファ層も形成する場合、オーバーシュート期間内にｐ層およびバッファ層の成膜処理が完了するように、バッファ層を成膜するためのガス注入実行開始時刻が設定される。
【００６５】
また、各半導体層の成膜処理は、後述のように、ガス注入処理、電力供給処理および排気処理からなる一連の処理であるため、気体排出実行開始時刻は、ガス注入実行開始時刻、ガス注入時間、電力供給実行開始時刻および電力供給時間に基づいて適宜設定される。
【００６６】
注入排出制御装置制御部４１は、注入排出制御装置記憶部４２から一時記憶部（不図示）に読み出されたプログラムを実行することにより、各種の演算を行うと共に、注入排出制御装置６が備える各部を統括的に制御するものである。
【００６７】
本実施形態では、注入排出制御装置制御部４１は、機能ブロックとして、注入排出時期判定部５１および注入排出制御部（成膜制御部、成膜制御手段）５２を備える構成である。これらの注入排出制御装置制御部４１の各機能ブロック（５１および５２）は、ＣＰＵが、ＲＯＭ等で実現された記憶装置に記憶されているプログラムをＲＡＭ等で実現された一時記憶部に読み出して実行することで実現できる。
【００６８】
注入排出時期判定部５１は、注入排出制御装置記憶部４２から注入排出スケジュール情報５３を読み出して、注入排出制御装置タイマ４４が計時する時間が、注入排出スケジュール情報５３の示す注入排出の実行開始時刻であるか否かを判定するものである。注入排出時期判定部５１は、注入排出制御装置タイマ４４が計時する時間が注入排出の実行開始時刻であると判定した場合、注入排出スケジュール情報５３において、当該実行開始時刻に対応付けられている注入排出データを注入排出制御部５２に出力して、当該注入排出データに基づいて注入排出制御を実行するように注入排出制御部５２に指示する。
【００６９】
注入排出制御部５２は、注入排出時期判定部５１から取得した注入排出データに基づいて、所定のガスを所定期間注入するようにガス注入排出装置４の動作を制御したり、成膜室２内の圧力が所定値以下になるまで排気するようにガス注入排出装置４の動作を制御したりするものである。具体的には、注入排出制御部５２は、注入排出制御装置出力部４３を介して、ガス注入排出装置４の動作を制御する注入排出制御信号を送信して、ガス注入排出装置４の動作を制御する。また、注入排出制御部５２は、上述のように、注入排出時期判定部５１の指示を受信すると、当該指示と共に受信した注入排出データに基づく注入排出制御の実行を開始する。
【００７０】
〔電源制御装置の構成〕
図１に示すように、電源制御装置７は、電源制御装置制御部６１、電源制御装置記憶部６２、電源制御装置出力部６３および電源制御装置タイマ６４を備えている。なお、電源制御装置７は、ユーザが操作するための操作部、画像等を表示する表示部、音声出力部等の部材を備えていてもよいが、発明の特徴点とは関係がないため当該部材を図示していない。
【００７１】
電源制御装置出力部６３は、電源３に対して電源制御信号を出力するための出力インターフェースである。電源制御装置出力部６３は、電源３と無線通信手段または有線通信手段によって接続している。
【００７２】
電源制御装置タイマ６４は、時間を計るものである。上述のように、電源制御装置タイマ６４は、温度制御装置タイマ２５および注入排出制御装置タイマ４４と同期している。
【００７３】
電源制御装置記憶部６２は、電源制御装置制御部６１が参照するプログラムやデータ等を格納するものであり、例えば、電源制御スケジュール情報７３等を格納している。
【００７４】
電源制御装置記憶部６２に格納されている電源制御スケジュール情報７３は、電源制御部７２が電源３に電力供給を開始させる時刻である電力供給実行開始時刻と、電源３が供給する電力量および供給時間を示す電力供給データとが対応付けられたものである。電源制御スケジュール情報７３は、例えば、ユーザによって、予め設定されるものである。
【００７５】
電力供給実行開始時刻は、注入排出実行開始時刻と同様に、ＰＩＤ温度制御実行開始時刻を基準とする時刻として設定される。また、電力供給実行開始時刻は、ガス注入実行開始時刻およびガス注入時間に基づいて適宜設定される。
【００７６】
電源制御装置制御部６１は、電源制御装置記憶部６２から一時記憶部（不図示）に読み出されたプログラムを実行することにより、各種の演算を行うと共に、電源制御装置７が備える各部を統括的に制御するものである。
【００７７】
本実施形態では、電源制御装置制御部６１は、機能ブロックとして、電源制御時期判定部７１および電源制御部（成膜制御部、成膜制御手段）７２を備える構成である。これらの電源制御装置制御部６１の各機能ブロック（７１および７２）は、ＣＰＵが、ＲＯＭ等で実現された記憶装置に記憶されているプログラムをＲＡＭ等で実現された一時記憶部に読み出して実行することで実現できる。
【００７８】
電源制御時期判定部７１は、電源制御装置記憶部６２から電源制御スケジュール情報７３を読み出して、電源制御装置タイマ６４が計時する時間が、電源制御スケジュール情報７３の示す電力供給の実行開始時刻であるか否かを判定するものである。電源制御時期判定部７１は、電源制御装置タイマ６４が計時する時間が電力供給の実行開始時刻であると判定した場合、電源制御スケジュール情報７３において、当該実行開始時刻に対応付けられている電力供給データを電源制御部７２に出力して、当該電力供給データに基づいて電源制御を実行するように電源制御部７２に指示する。
【００７９】
電源制御部７２は、電源制御時期判定部７１から取得した電力供給データに基づいて、所定の電力量を所定期間供給するように電源３の動作を制御するものである。具体的には、電源制御部７２は、電源制御装置出力部６３を介して、電源３の動作を制御する電源制御信号を送信して、電源３の動作を制御する。また、電源制御部７２は、上述のように、電源制御時期判定部７１の指示を受信すると、当該指示と共に受信した電源供給データに基づく電源制御の実行を開始する。
【００８０】
〔光電変換層の形成処理〕
次に、本実施形態に係るプラズマＣＶＤシステム１が実行する光電変換層の形成処理について図２に基づいて説明する。図２は、本実施形態に係るプラズマＣＶＤシステム１が実行する光電変換層の形成処理の一例を示すフローチャートである。
【００８１】
ここでは、ｐ層、バッファ層（ｐ／ｉ層）、ｉ層、ｎ１層およびｎ２層からなるアモルファス光電変換層を含むシングル型の光電変換装置をプラズマＣＶＤシステム１が形成するものとする。また、ｉ層のプロセス温度とｎ１層のプロセス温度が同じであり、ｎ２層のプロセス温度は、ｉ層のプロセス温度およびｎ１層のプロセス温度とは異なるものとする。
【００８２】
また、ｐ層およびバッファ層の成膜処理の実行期間は、ｉ層のプロセス温度を目標値とするＰＩＤ温度制御によって発生するオーバーシュート期間内に設定されているものとする。
【００８３】
また、詳細は後述するが、ガス注入排出装置４によるガス注入処理、電源３による電力供給処理、および、ガス注入排出装置４による排気処理の一連の処理を成膜処理と称する。成膜処理はガス注入処理から始まるものであるため、成膜処理の実行開始時刻とガス注入処理の実行開始時刻とは同じであるとする。
【００８４】
図２に示すように、まず、成膜室２に透明電極層が形成された基板１５を搬入し、アノード電極１２上に載置する（Ｓ１）。
【００８５】
基板１５上に透明電極層を形成した後、温度制御時期判定部３２は、温度制御装置タイマ２５が計時する時間が、ｉ層のプロセス温度を目標値とするＰＩＤ温度制御の実行開始時刻であるか否かを判定する（Ｓ２）。ｉ層のプロセス温度を目標値とするＰＩＤ温度制御の実行開始時刻になると（Ｓ２でＹＥＳ）、温度制御時期判定部３２はＰＩＤ温度制御部３３に指示して、ＰＩＤ温度制御部３３は、温度制御時期判定部３２から取得したＰＩＤパラメータに基づいて、ｉ層のプロセス温度になるように熱源１３が放出する熱量を制御する（Ｓ３）。Ｓ３では、ＰＩＤ温度制御部３３は、オーバーシュートを抑制せず、オーバーシュートが発生するようにＰＩＤパラメータに基づく温度制御を実行する。
【００８６】
次に、注入排出時期判定部５１は、注入排出制御装置タイマ４４が計時する時間が、ｐ層を成膜するためのガス注入処理の実行開始時刻、つまり、ｐ層の成膜処理の実行開始時刻であるか否かを判定する（Ｓ４）。ｐ層の成膜処理の実行開始時刻になると（Ｓ４でＹＥＳ）、ｐ層の成膜処理を実行する（Ｓ５）。上述のように、ｐ層の成膜処理は、ｉ層のプロセス温度を目標値とするＰＩＤ温度制御によって発生するオーバーシュート期間内に行われる。なお、成膜処理の詳細については後述する。
【００８７】
透明電極層が形成された基板１５上にｐ層が形成されると、続いて、バッファ層の成膜処理を実行する（Ｓ６）。上述のように、バッファ層の成膜処理も、オーバーシュート期間内に行われる。
【００８８】
バッファ層の形成後、注入排出時期判定部５１は、注入排出制御装置タイマ４４が計時する時間が、ｉ層を成膜するためのガス注入処理の実行開始時刻、つまり、ｉ層の成膜処理の実行開始時刻であるか否かを判定する（Ｓ７）。ｉ層の成膜処理の実行開始時刻になると（Ｓ７でＹＥＳ）、ｉ層の成膜処理を実行する（Ｓ８）。ｉ層の成膜処理の実行開始時刻の時点では、ＰＩＤ温度制御部３３によって基板１５上の温度がｉ層のプロセス温度に到達している。
【００８９】
ｉ層の形成後、ｎ１層のプロセス温度がｉ層のプロセス温度と同じため、続いて、ｎ１層の成膜処理を実行する（Ｓ９）。
【００９０】
ｎ１層の形成後、温度制御時期判定部３２は、温度制御装置タイマ２５が計時する時間が、ｎ２層のプロセス温度を目標値とするＰＩＤ温度制御の実行開始時刻であるか否かを判定する（Ｓ１０）。ｎ２層のプロセス温度を目標値とするＰＩＤ温度制御の実行開始時刻になると（Ｓ１０でＹＥＳ）、温度制御時期判定部３２はＰＩＤ温度制御部３３に指示して、ＰＩＤ温度制御部３３は、温度制御時期判定部３２から取得したＰＩＤパラメータに基づいて、ｎ２層のプロセス温度になるように熱源１３が放出する熱量を制御する（Ｓ１１）。
【００９１】
次に、注入排出時期判定部５１は、注入排出制御装置タイマ４４が計時する時間が、ｎ２層を成膜するためのガス注入処理の実行開始時刻、つまり、ｎ２層の成膜処理の実行開始時刻であるか否かを判定する（Ｓ１２）。ｎ２層の成膜処理の実行開始時刻になると（Ｓ１２でＹＥＳ）、ｎ２層の成膜処理を実行する（Ｓ１３）。ｎ２層の形成後、各半導体層（光電変換層）が形成された基板１５を成膜室２から搬出する（Ｓ１４）。
【００９２】
光電変換層が形成された基板１５を搬出した後、光電変換層上にスパッタリング装置などを用いて透明導電層（酸化亜鉛など）および金属層（銀など）からなる裏面電極層を形成し、薄膜太陽電池が完成する。
【００９３】
なお、タンデム型の場合、Ｓ１３の後に、さらに、Ｓ２〜Ｓ１３を行って微結晶光電変換層を更に形成する。このように、タンデム型では、アモルファス光電変換層（ｐｉｎ層）および微結晶光電変換層（ｐｉｎ層）の両方に対して、本発明の製造方法を使用することができる。
【００９４】
また、図２に示す処理例では、基板１５上に形成される透明電極層および光電変換層上に形成される裏面電極層は、プラズマＣＶＤ装置外で形成されているが、これに限るものではなく、本発明のプラズマＣＶＤ装置を用いて形成しても良い。すなわち、基板１５搬入後、Ｓ２の処理の前に、基板１５上に透明電極層を形成しても良いし、基板１５を搬出する前に、Ｓ１３の処理の後に、透明電極層および金属層からなる裏面電極層を形成しても良い。
【００９５】
〔各層の成膜処理〕
次に、各半導体層（ｐ層、バッファ層、ｉ層、ｎ１層およびｎ２層）の成膜処理について図３に基づいて説明する。図３は、ｐ層、バッファ層、ｉ層、ｎ１層およびｎ２層の各半導体層の成膜処理の一例を示す図である。
【００９６】
図３に示すように、まず、注入排出制御部５２は、注入排出時期判定部５１からガス注入指示を受信すると、成膜室２内の圧力が所定値以下であるか否かを判定する（Ｓ２１）。成膜室２内の圧力が所定値以下でなければ（Ｓ２１でＮＯ）、注入排出制御部５２はガス注入排出装置４に排気処理を実行させ、成膜室２内の圧力が所定値以下になるようにする（Ｓ２２）。
【００９７】
一方、成膜室２内の圧力が所定値以下であれば（Ｓ２１でＹＥＳ）、注入排出制御部５２は、注入排出時期判定部５１から取得した注入排出データに基づいて、所定のガスを所定期間注入するようにガス注入排出装置４の動作を制御する（Ｓ２３）。注入時間が経過すると（Ｓ２４でＹＥＳ）、注入排出制御部５２はガス注入排出装置４のガス注入処理を停止させる。
【００９８】
次に、電源制御時期判定部７１は、電源制御装置タイマ６４が計時する時間が、半導体層を成膜するための電力供給の実行開始時刻であるか否かを判定する（Ｓ２５）。電力供給の実行開始時刻になると（Ｓ２５でＹＥＳ）、電源制御時期判定部７１は、電源制御部７２に指示して、電源制御部７２は、電源制御時期判定部７１から取得した電力供給データに基づいて、所定の電力量を所定期間供給するように電源３の動作を制御する（Ｓ２６）。供給時間が経過すると（Ｓ２７でＹＥＳ）、電源制御部７２は、電源３からの電力供給を停止させる。
【００９９】
そして、注入排出時期判定部５１は、注入排出制御装置タイマ４４が計時する時間が、気体排出処理の実行開始時刻であるか否かを判定する（Ｓ２８）。気体排出処理の実行開始時刻になると（Ｓ２８でＹＥＳ）、注入排出制御部５２は、注入排出時期判定部５１から取得した注入排出データに基づいて、成膜室２内の圧力が所定値以下になるまで排気するようにガス注入排出装置４の動作を制御する（Ｓ２９）。
【０１００】
上述のように、ＰＩＤパラメータによる温度制御による温度変化は、同じプラズマＣＶＤ装置であれば経験的に略一定であるため、温度制御開始からの目標値の温度に到達する時間、温度制御開始時点を基準とするオーバーシュート期間およびオーバーシュート期間における超過温度を予測することができる。
【０１０１】
そのため、温度制御実行開始時点を基準として、各半導体層（特に、ｐ層およびバッファ層）の成膜処理（ガス注入処理、電力供給処理および排気処理）の実行時期を予め定めておくことにより、昇温待ち時間を短縮すると共に、適切なプロセス温度で各半導体層を成膜することができる。
【０１０２】
〔実施例〕
次に、本発明の具体的な実施例について図４に基づいて説明する。図４は、本発明におけるプロセス温度の温度変化の一例を示すグラフである。
【０１０３】
本実施例では、ｐ層、バッファ層（ｐ／ｉ層）、ｉ層、ｎ１層およびｎ２層からなるアモルファス光電変換層を形成する例を示す。より具体的には、透明導電膜が成膜された透光性基板（ガラス基板）上に、ｐ層であるｐ型アモルファスシリコンカーバイド層（ドーパントはボロン）、バッファ層であるｉ型アモルファスシリコンカーバイド層、ｉ層であるｉ型アモルファスシリコン層、ｎ１層である結晶率高めのｎ型アモルファスシリコン層（ドーパントはリン）、ｎ２層であるｎ型アモルファスシリコン層（ドーパントはリン）を順に成膜した。
【０１０４】
また、この光電変換層において、ｐ層およびバッファ層のプロセス温度は１９２〜３℃であり、ｉ層のプロセス温度は１９０℃（目標値）であり、ｎ１層のプロセス温度は１９０℃であり、ｎ２層のプロセス温度は１９０．５℃である。
【０１０５】
また、ＰＩＤ制御におけるＰＩＤパラメータは、比例帯(Ｐ)＝０．３％（目標値１９０℃）、積分時間（Ｉ）＝２４０秒、微分時間（Ｄ）＝６０秒である。
【０１０６】
このＰＩＤパラメータに基づいて温度制御装置５がＰＩＤ温度制御を行ったときのプロセス温度の温度変化を図４に示す。図４では、オーバーシュート期間の開始時点を原点として、ｐ層、バッファ層（ｐ／ｉ層）、ｉ層、ｎ１層およびｎ２層の形成期間の温度変化を示す。なお、図４において、横軸は時間（秒）であり、縦軸は温度（×１０−１℃）である。
【０１０７】
図４に示すように、ｐ層およびバッファ層のプロセス温度にまで上昇しているオーバーシュート期間に、ｐ層およびバッファ層が形成され、その後の目標値（１９０℃）になっている期間に、ｉ層が形成される。また、続いて、同じプロセス温度のｎ１層が形成され、別のＰＩＤパラメータを用いて目標値を１９０．５℃として、ｎ２層が形成される。また、図４に示すように、ｐ層、バッファ層およびｎ層の形成時間は１〜２分程度であり、ｉ層の形成時間は３０分程度である。
【０１０８】
このように、ｐ層、ｐ／ｉ層およびｉ層成膜初期のプロセス温度を、図４に示す温度範囲（１９０〜１９５℃）で成膜すると、オーバーシュートさせないで温度制御を行う従来の製造方法に比べて、セル特性が同じかそれ以上の光電変換層を得ることができた。
【０１０９】
〔変形例〕
本実施形態では、注入排出制御装置６および電源制御装置７がそれぞれ注入排出スケジュール情報５３および電源制御スケジュール情報７３に基づいて、互いに独立して成膜処理を制御しているが、これに限るものではない。例えば、注入排出制御装置６がガス注入処理を完了したことを電源制御装置７に通知し、電源制御装置７は、その通知に基づいて、電力供給処理を開始してもよい。また、電源制御装置７が電力供給処理を完了したことを注入排出制御装置６に通知し、注入排出制御装置６は、その通知に基づいて、排気処理を開始してもよい。
【０１１０】
また、本実施形態では、温度制御装置５、注入排出制御装置６および電源制御装置７がそれぞれ温度制御装置タイマ２５、注入排出制御装置タイマ４４および電源制御装置タイマ６４を有しているが、これに限るものではない。例えば、プラズマＣＶＤシステム１がタイマを１つ有し、温度制御装置５、注入排出制御装置６および電源制御装置７は、当該タイマが計時する時間に基づいて各制御を行ってもよい。
【０１１１】
〔補足〕
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【０１１２】
最後に、温度制御装置５、注入排出制御装置６および電源制御装置７の各ブロック、特に温度制御装置制御部２１、注入排出制御装置制御部４１および電源制御装置制御部６１は、ハードウェアロジックによって構成してもよいし、次のようにＣＰＵを用いてソフトウェアによって実現してもよい。
【０１１３】
すなわち、温度制御装置５、注入排出制御装置６および電源制御装置７は、各機能を実現する制御プログラムの命令を実行するＣＰＵ（central processing unit）、上記プログラムを格納したＲＯＭ（read only memory）、上記プログラムを展開するＲＡＭ（random access memory）、上記プログラムおよび各種データを格納するメモリ等の記憶装置（記録媒体）などを備えている。そして、本発明の目的は、上述した機能を実現するソフトウェアである温度制御装置５、注入排出制御装置６および電源制御装置７の制御プログラムのプログラムコード（実行形式プログラム、中間コードプログラム、ソースプログラム）をコンピュータで読み取り可能に記録した記録媒体を、上記温度制御装置５、注入排出制御装置６および電源制御装置７に供給し、そのコンピュータ（またはＣＰＵやＭＰＵ）が記録媒体に記録されているプログラムコードを読み出し実行することによっても、達成可能である。
【０１１４】
上記記録媒体としては、例えば、磁気テープやカセットテープ等のテープ系、フロッピー（登録商標）ディスク／ハードディスク等の磁気ディスクやＣＤ−ＲＯＭ／ＭＯ／ＭＤ／ＤＶＤ／ＣＤ−Ｒ等の光ディスクを含むディスク系、ＩＣカード（メモリカードを含む）／光カード等のカード系、あるいはマスクＲＯＭ／ＥＰＲＯＭ／ＥＥＰＲＯＭ／フラッシュＲＯＭ等の半導体メモリ系などを用いることができる。
【０１１５】
また、温度制御装置５、注入排出制御装置６および電源制御装置７を通信ネットワークと接続可能に構成し、上記プログラムコードを通信ネットワークを介して供給してもよい。この通信ネットワークとしては、特に限定されず、例えば、インターネット、イントラネット、エキストラネット、ＬＡＮ、ＩＳＤＮ、ＶＡＮ、ＣＡＴＶ通信網、仮想専用網（virtual private network）、電話回線網、移動体通信網、衛星通信網等が利用可能である。また、通信ネットワークを構成する伝送媒体としては、特に限定されず、例えば、ＩＥＥＥ１３９４、ＵＳＢ、電力線搬送、ケーブルＴＶ回線、電話線、ＡＤＳＬ回線等の有線でも、ＩｒＤＡやリモコンのような赤外線、Ｂｌｕｅｔｏｏｔｈ（登録商標）、８０２．１１無線、ＨＤＲ、携帯電話網、衛星回線、地上波デジタル網等の無線でも利用可能である。なお、本発明は、上記プログラムコードが電子的な伝送で具現化された、搬送波に埋め込まれたコンピュータデータ信号の形態でも実現され得る。
【産業上の利用可能性】
【０１１６】
本発明は、薄膜太陽電池に用いられる光電変換層を製造するプラズマＣＶＤ装置に利用することができる。
【符号の説明】
【０１１７】
１    プラズマＣＶＤシステム
２    成膜室
３    電源
４    ガス注入排出装置
５    温度制御装置
６    注入排出制御装置
７    電源制御装置
１１    カソード電極
１２    アノード電極
１３    熱源
１４    温度センサ
１５    基板
３３    ＰＩＤ温度制御部（温度制御部、温度制御手段）
５２    注入排出制御部（成膜制御部、成膜制御手段）
７２    電源制御部（成膜制御部、成膜制御手段）
【図１】
2013135086.tif 000003
【図２】
2013135086.tif 000004
【図３】
2013135086.tif 000005
【図４】
2013135086.tif 000006