(57)【要約】【課題】実施形態は、セルフアライメントにより形成されるトレンチゲート構造を備えた半導体装置およびその製造方法を提供する。【解決手段】実施形態に係る半導体装置の製造方法は、トレンチの内部に制御電極を形成する工程と、隣り合う前記トレンチの間の半導体層を、第１絶縁膜を介して前記制御電極に向き合う部分を残し、前記制御電極の前記上端を越える深さまでエッチングする工程と、前記半導体層の表面から前記制御電極の下端を越えない深さに至る第２導電形の第１半導体領域を形成する工程と、前記第１半導体領域、および、前記半導体層の前記部分に接する部分が単結晶化した導電層を形成する工程と、前記導電層に含まれた第１導電形の不純物が拡散した前記半導体層の前記部分と、前記導電層の単結晶化した部分と、を含む第２半導体領域を形成する工程と、を備える。【選択図】図１
2013182934.tif 000002
【特許請求の範囲】
【請求項１】
第１導電形の半導体層に並設された複数のトレンチの内部に第１絶縁膜を介して前記半導体層に対向する制御電極を形成する工程と、
前記トレンチのそれぞれの内部において、前記制御電極の上に第２絶縁膜を形成する工程と、
隣り合う前記トレンチの間の前記半導体層を、前記第１絶縁膜を介して前記制御電極に向き合う部分を残し、前記制御電極の上端を越える深さまでエッチングする工程と、
前記半導体層の表面から前記制御電極の下端を越えない深さに至る第２導電形の第１半導体領域を形成する工程と、
前記第１絶縁膜、前記第２絶縁膜および前記第１半導体領域の表面を覆う第１導電形の導電層であって、前記第１半導体領域、および、前記半導体層の前記部分に接する部分が単結晶化した導電層を形成する工程と、
前記第１絶縁膜を介して前記制御電極に対向する第１導電形の第２半導体領域であって、前記導電層に含まれた第１導電形の不純物が拡散した前記半導体層の前記部分と、前記導電層の単結晶化した部分と、を含む第２半導体領域を形成する工程と、
前記単結晶化した導電層の表面から前記第１半導体領域に至る第２導電形の第３半導体領域を選択的に形成する工程と、
前記第２半導体領域および前記第３半導体領域に接し、前記第１絶縁膜および前記第２絶縁膜を覆う主電極を形成する工程と、
を備えた半導体装置の製造方法。
【請求項２】
前記第１半導体領域の表面に、前記第１半導体領域よりも第２導電形の不純物の濃度が高い第４半導体領域を形成する工程をさらに備えた請求項１記載の半導体装置の製造方法。
【請求項３】
前記導電層の表面に第２導電形の不純物をイオン注入し、熱処理を施すことにより、前記第２半導体領域と、前記第３半導体領域と、を同時に形成する請求項１または２に記載の半導体装置の製造方法。
【請求項４】
第１導電形の半導体層と、
前記半導体層の上に設けられた第２導電形の第１半導体領域と、
前記第１半導体領域の上に設けられた第１導電形の第２半導体領域と、
前記第２半導体領域および前記第１半導体領域を貫通し前記半導体層に至る深さのトレンチの内部に設けられた第１制御電極であって、前記トレンチの内面に設けられた第１絶縁膜を介して前記第１半導体領域および前記第２半導体領域に対向する第１制御電極と、
前記第２半導体領域に設けられたコンタクトホールの底面から前記第１半導体領域に連通する第３半導体領域と、
前記第１制御電極の上に設けられた第２絶縁膜を覆い、前記第２半導体領域につながった第１導電形の導電層と、
前記コンタクトホールの内部に延在し前記第２半導体領域および前記第３半導体領域に接した主電極であって、前記導電層を介して前記第２絶縁膜を覆う主電極と、
を備えた半導体装置。
【請求項５】
前記トレンチの底部と、前記第１制御電極と、の間に設けられた第２制御電極をさらに備えた請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
パワー半導体装置のオン抵抗を低減するためにチップ構造の微細化が進められている。例えば、トレンチゲート構造を有するＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）では、ゲート間隔を狭めて高密度化することにより、チャネル幅を広げ、オン抵抗を小さくすることができる。
【０００３】
しかしながら、チップ構造の微細化には、フォトリソグラフィの高度化が不可欠であり、製造コストの上昇を招く。そこで、フォトリソグラフィに依存しないセルフアライメント技術を用いた製造方法が必要とされている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１５７０１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態は、セルフアライメントにより形成されるトレンチゲート構造を備えた半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体装置の製造方法は、第１導電形の半導体層に並設された複数のトレンチの内部に第１絶縁膜を介して前記半導体層に対向する制御電極を形成する工程と、前記トレンチのそれぞれの内部において、前記制御電極の上に第２絶縁膜を形成する工程と、隣り合う前記トレンチの間の前記半導体層を、前記第１絶縁膜を介して前記制御電極に向き合う部分を残し、前記制御電極の上端を越える深さまでエッチングする工程と、前記半導体層の表面から前記制御電極の下端を越えない深さに至る第２導電形の第１半導体領域を形成する工程と、を備える。そして、前記第１絶縁膜、前記第２絶縁膜および前記第１半導体領域の表面を覆う第１導電形の導電層であって、前記第１半導体領域、および、前記半導体層の前記部分に接する部分が単結晶化した導電層を形成する工程と、前記第１絶縁膜を介して前記制御電極に対向する第１導電形の第２半導体領域であって、前記導電層に含まれた第１導電形の不純物が拡散した前記半導体層の前記部分と、前記導電層の単結晶化した部分と、を含む第２半導体領域を形成する工程と、を備える。さらに、前記単結晶化した導電層の表面から前記第１半導体領域に至る第２導電形の第３半導体領域を選択的に形成する工程と、前記第２半導体領域および前記第３半導体領域に接し、前記第１絶縁膜および前記第２絶縁膜を覆う主電極を形成する工程と、を備える。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態の係る半導体装置を表す模式断面図である。
【図２】第１実施形態に係る半導体装置の製造過程を表す模式断面図である。
【図３】図２に続く製造過程を表す模式断面図である。
【図４】図３に続く製造過程を表す模式断面図である。
【図５】図４に続く製造過程を表す模式断面図である。
【図６】図５に続く製造過程を表す模式断面図である。
【図７】図６に続く製造過程を表す模式断面図である。
【図８】図７に続く製造過程を表す模式断面図である。
【図９】図８に続く製造過程を表す模式断面図である。
【図１０】第１実施形態の変形例に係る半導体装置の製造過程を表す模式断面図である。
【図１１】第２実施形態の係る半導体装置を表す模式断面図である。
【図１２】第２実施形態に係る半導体装置の製造過程を表す模式断面図である。
【図１３】図１３に続く製造過程を表す模式断面図である。
【発明を実施するための形態】
【０００８】
以下、実施の形態について図面を参照しながら説明する。なお、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。下記の実施形態では、第１導電形をｎ形、第２導電形をｐ形として説明するが、第１導電形をｐ形、第２導電形をｎ形としても良い。また、図中に記載したＸ−Ｙ直交座標を適宜参照して説明する。
【０００９】
（第１実施形態）  
図１は、実施形態に係る半導体装置１００を表す模式断面図である。半導体装置１００は、例えば、トレンチゲート構造を有するパワーＭＯＳＦＥＴであり、シリコンウェーハを用いて形成することができる。例えば、ｎ形シリコンウェーハの上に、低濃度のｎ形シリコン層をエピタキシャル成長したウェーハを用いる。
【００１０】
以下の説明では、シリコンウェーハを用いて製造する例を示すが、これに限定される訳ではない。例えば、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）などの化合物半導体を用いても良い。
【００１１】
半導体装置１００は、例えば、ｎ形シリコン層であるｎ形ドリフト層１０（ｎ形半導体層）と、ｐ形ベース領域２０（第１半導体領域）と、ｎ形ソース領域２７（第２半導体領域）と、を備える。ｐ形ベース領域２０は、ｎ形ドリフト層１０の上に設けられ、ｎ形ソース領域２７は、ｐ形ベース領域２０の上に設けられる。そして、ｎ形ソース領域２７およびｐ形ベース領域２０を貫通してｎ形ドリフト層１０に至る深さに設けられたトレンチ３の内部に、ゲート電極３０（第１制御電極）を備える。ゲート電極３０は、トレンチ３の内面に設けられたゲート絶縁膜５（第１絶縁膜）を介してｐ形ベース領域２０およびｎ形ソース領域２７に対向する。トレンチ３は、例えば、図１の奥行き方向に延在するストライプ状に設けられる。
【００１２】
半導体装置１００は、ｎ形ソース領域２７の中央に設けられたコンタクトホール３３を有し、その底面に設けられたｐ形コンタクト領域３５（第３半導体領域）をさらに備える。そして、トレンチ３およびｎ形ソース領域２７の上方を覆い、コンタクトホール３３の内部に延在するソース電極４０を備える。ソース電極４０は、コンタクトホール３３の内部において、ｎ形ソース領域２７およびｐ形コンタクト領域３５に接する。ｐ形コンタクト領域３５は、コンタクトホール３３の底面からｐ形ベース領域２０に連通し、ｐ形ベース領域２０と、ソース電極４０と、の間をつなぐｐ形領域を構成する。
【００１３】
ゲート電極３０の上には、絶縁膜１５（第２絶縁膜）が設けられ、ソース電極４０と、ゲート電極３０と、の間を絶縁する。
【００１４】
さらに、本実施形態では、絶縁膜１５を覆うｎ形ポリシリコン層２５ｂが設けられる。ｎ形ポリシリコン層２５ｂは、絶縁膜１５の表面全体を覆い、ｎ形ソース領域２７につながる。そして、ソース電極４０は、ｎ形ポリシリコン層２５ｂを介してゲート絶縁膜５および絶縁膜１５を覆う。
【００１５】
一方、ｎ形ドリフト層１０の下面側にはドレイン電極５０が設けられる。ドレイン電極５０は、ｎ形ドリフト層１０の下面１０ｂに接したｎ形ドレイン層４３を介してｎ形ドリフト層１０に電気的に接続する。
【００１６】
また、トレンチ３の底部と、ゲート電極３０と、の間には、フィールドプレート電極７（第２制御電極）が設けられる。フィールドプレート電極７は、フィールドプレート絶縁膜９を介してｎ形ドリフト層１０に対向する。
【００１７】
フィールドプレート電極７は、例えば、図示しない部分でソース電極４０に電気的に接続され、ｎ形ドリフト層１０の電界分布を制御する。そして、ドレイン・ソース間耐圧を向上させる。
【００１８】
次に、以下、図２〜図９を参照して、半導体装置１００の製造方法を説明する。図２（ａ）〜図９（ｂ）は、半導体装置１００の製造過程を表す模式断面図である。
【００１９】
図２（ａ）に示すように、ｎ形半導体層１０にトレンチ３を形成する。ｎ形半導体層１０は、例えば、厚さ５〜１０μｍ、１×１０１６〜３×１０１６ｃｍ−３の不純物濃度を有するｎ形シリコン層である。
【００２０】
ｎ形半導体層１０の上面１０ａに、例えば、シリコン酸化膜からなるエッチングマスク５３を形成し、ＲＩＥ（Reactive Ion Etching）法を用いて複数のトレンチ３を形成する。トレンチ３は、ｎ形半導体層１０の上面１０ａに沿って並設され、例えば、図２（ａ）の奥行き方向に延在するストライプ状に形成される。並設されたトレンチ３のピッチは、例えば、１μｍ以下である。
【００２１】
続いて、図２（ｂ）に示すように、トレンチ３の内面を、例えば、ＣＤＥ（Chemical Dry Etching）法を用いてエッチングし、その幅を広げる。これにより、ＲＩＥの過程において、トレンチ３の内面に形成されたダメージ層を除去する。この結果、トレンチ３の幅は、例えば、０．３〜０．５μｍとなり、その深さＤＴは、１〜１０μｍである。
【００２２】
次に、エッチングマスク５３を除去し、図２（ｃ）に示すように、トレンチ３の内面を覆うフィールドプレート絶縁膜９を形成する。フィールドプレート絶縁膜９は、例えば、ｎ形半導体層１０（ｎ形シリコン層）を熱酸化したシリコン酸化膜（ＳｉＯ２膜）であり、５０〜２００ｎｍの厚さに形成する。
【００２３】
次に、図３（ａ）に示すように、トレンチ３の内部を埋め込むポリシリコン層（多結晶シリコン層）７ａを形成する。ポリシリコン層７ａは、例えば、ＣＶＤ（Chemical Vapor Ceposition）法を用いて形成される。さらに、ポリシリコン層７ａにｎ形不純物を拡散し、導電性を持たせる。
【００２４】
続いて、図３（ｂ）に示すように、ポリシリコン層７ａをエッチバックし、トレンチ３の下部にフィールドプレート電極７を形成する。ポリシリコン層７ａのエッチングには、例えば、ＣＤＥ法を用いる。
【００２５】
次に、図４（ａ）に示すように、トレンチ３の開口３ａと、フィールドプレート電極７と、の間のフィールドプレート絶縁膜９を、例えば、ウエットエッチングにより除去し、フィールドプレート電極７の上端７ｂを露出させる。
【００２６】
続いて、図４（ｂ）に示すように、トレンチ３の上部の壁面３ｂにゲート絶縁膜５（第１絶縁膜）を形成する。ゲート絶縁膜５は、例えば、シリコン酸化膜であり、壁面３ｂに露出したｎ形半導体層１０を熱酸化することにより形成する。そして、ゲート絶縁膜５の厚さは、フィールドプレート絶縁膜９よりも薄くする。同時に、フィールドプレート電極７の上端７ｂも熱酸化され、絶縁層５７が形成される。
【００２７】
次に、図５（ａ）に示すように、トレンチ３の上部を埋め込むポリシリコン層（多結晶シリコン層）３０ａを形成する。ポリシリコン層３０ａは、例えば、ＣＶＤ法を用いて形成される。さらに、ポリシリコン層３０ａにｎ形不純物を拡散し、導電性を持たせる。
【００２８】
続いて、図５（ｂ）に示すように、ポリシリコン層３０ａをエッチバックし、フィールドプレート電極７の上にゲート電極３０を形成する。ポリシリコン層３０ａは、トレンチ３の内部の所定の深さまでエッチバックする。これにより、ゲート電極３０の上に空間３ｃが形成される。また、ゲート電極３０は、ゲート絶縁膜５を介して、ｎ形半導体層１０対向する。フィールドプレート電極７と、ゲート電極３０と、の間は、絶縁層５７により絶縁される。
【００２９】
次に、図６（ａ）に示すように、ゲート電極３０の上の空間３ｃを埋め込む絶縁膜１５ｂ（第２絶縁膜）を形成する。絶縁膜１５ｂは、例えば、シリコン酸化膜であり、ＴＥＯＳ（TetraEthOxySilane）を用いたＣＶＤ法により形成できる。
【００３０】
続いて、図６（ｂ）に示すように、例えば、ＲＩＥ法を用いて絶縁膜１５ｂをエッチバックし、ゲート電極３０の上に空間３ｃを埋め込んだ絶縁膜１５を形成する。すなわち、絶縁膜１５の上面１５ａがｎ形半導体層１０の上面１０ａとほぼ同じ位置となるように、エッチング量を制御する。
【００３１】
さらに、絶縁膜１５の上面１５ａをウェットエッチングすることにより、ｎ形半導体層１０の上面１０ａよりも内側に窪ませる。例えば、希釈したフッ酸を含むエッチング液によりエッチングする。絶縁膜１５と、ｎ形半導体層１０と、の間には、トレンチ３の壁面３ｂに形成されたゲート絶縁膜５が延在する。
【００３２】
次に、図７（ａ）に示すように、隣り合うトレンチ３の間のｎ形半導体層１０を、ゲート電極３０の上端３０ａを越える深さまでエッチングする。例えば、ＲＩＥ法を用いて、シリコン酸化膜と、シリコンと、の選択比が１：７となる条件でエッチングを行う。
【００３３】
図７（ｂ）は、隣り合うトレンチ３の間におけるｎ形半導体層１０のエッチング後の形状を模式的に表す部分断面図である。ｎ形半導体層１０の上面１０ａは、ゲート電極３０の上端３０ａよりも下側に位置する。そして、ｎ形半導体層１０の両端に残された部分が、ゲート絶縁膜５に沿って上方に延在する。
【００３４】
本実施形態では、ゲート絶縁膜５を介してゲート電極３０に対向する部分を残してｎ形半導体層１０をエッチングする。例えば、トレンチ３がテーパ形状であり、横方向（Ｘ方向）の幅が深さ方向（Ｙ方向）に狭くなるように設けられていれば、異方性を有するＲＩＥ条件により、ゲート絶縁膜５に沿って延在する部分（以下、残し部１０ｃ）を残してｎ形半導体層１０をエッチングすることができる。
【００３５】
次に、図８（ａ）に示すように、ｎ形半導体層１０の上面１０ａから深さ方向（Ｙ方向）にｐ形ベース領域２０を形成する。例えば、ｐ形不純物であるボロン（Ｂ）をｎ形半導体層１０の上面１０ａにイオン注入し、熱処理を加えてボロンを活性化させるとともに、Ｙ方向に拡散させる。ｐ形ベース領域２０のｐ形不純物の濃度は、例えば、５×１０１６〜５×１０１７ｃｍ−３である。
【００３６】
ｐ形ベース領域２０は、ｎ形半導体層１０の上面１０ａからゲート電極３０の上端３０ａと下端３０ｂとの間の深さに設けられる。すなわち、その下端がゲート電極３０の下端３０ｂを越えない深さとなるように形成する。
【００３７】
次に、図８（ｂ）に示すように、ゲート絶縁膜５、絶縁膜１５、ｎ形半導体層１０の残し部１０ｃおよびｐ形ベース領域２０の表面に、ｎ形導電層２５を形成する。ｎ形導電層２５は、残し部１０ｃおよびｐ形ベース領域２０の表面に形成されたｎ形シリコン領域２５ａと、ゲート絶縁膜５および絶縁膜１５の表面に形成されたｎ形ポリシリコン層２５ｂと、を含む。例えば、ＣＶＤ法を用いて、ｐ形ベース領域２０の表面、および、残し部分１０ｃの表面接し、単結晶化したｎ形シリコン領域２５ａをエピタキシャル成長させる。この時、ゲート絶縁膜５および絶縁膜１５の表面には、ｎ形ポリシリコン層２５ｂが形成される。ｎ形シリコン領域２５ａおよびｎ形ポリシリコン層２５ｂには、例えば、ｎ形不純物としてリン（Ｐ）がドープされ、その濃度は、５×１０１８〜２×１０１９ｃｍ−３である。
【００３８】
また、両側の残し部分１０ｃでは、ｎ形シリコン領域２５ａは、横方向（Ｘ方向）に成長する。このため、ｎ形シリコン領域２５ａの中央にコンタクトホール３３が形成される。そして、コンタクトホール３３の幅は、Ｘ方向におけるトレンチ３の間隔と、ｎ形シリコン領域２５ａの厚さと、により制御することができる。
【００３９】
次に、図９（ａ）に示すように、コンタクトホール３３の底面にｐ形不純物、例えば、ボロン（Ｂ）をイオン注入し、ｐ形コンタクト領域３５を形成する。ｐ形コンタクト領域３５のｐ形不純物濃度は、例えば、１×１０１８〜５×１０１８ｃｍ−３であり、ｐ形ベース領域２０のｐ形不純物濃度よりも高い。また、ｐ形コンタクト領域３５は、ｐ形ベース領域２０に連通したｐ形領域として形成される。
【００４０】
また、コンタクトホール３３の底面にイオン注入されたｐ形不純物を活性化するための熱処理において、ｎ形シリコン領域２５ａに含まれるｎ形不純物が残し部分１０ｃに拡散し、その導電形をｎ形に反転させる。
【００４１】
上記の工程では、例えば、注入マスクを形成せずにウェーハの全面にｐ形不純物をイオン注入することができる。すなわち、ウェーハ面に対して垂直にｐ形不純部を注入することにより、コンタクトホール３３の壁面に注入されるｐ形不純物の量を、その底面に注入されるｐ形不純物の量よりも少なくすることができる。このため、コンタクトホールの底面において、ｎ形シリコン領域２５ａをｐ形に反転させてｐ形コンタクト領域３５を形成し、コンタクトホール３３の壁面に露出するｎ形シリコン領域２５ａをｎ形のまま維持することができる。これにより、ｐ形コンタクト領域３５を選択的に形成し、残し部分１０ｃおよびｎ形シリコン領域２５ａを含むｎ形ソース領域２７を形成することができる。
【００４２】
図９（ａ）に示すように、ｎ形ソース領域２７は、ｐ形ベース領域２０の上に形成され、ゲート絶縁膜５を介してゲート電極３０に対向する。さらに、ｎ形ソース領域２７は、ｎ形ポリシリコン層２５ｂにつながって形成される。
【００４３】
続いて、図９（ｂ）に示すように、ｎ形ポリシリコン層２５ｂを介してゲート絶縁膜５および絶縁膜１５を覆い、且つ、コンタクトホール３３の内部に延在するソース電極４０を形成する。ソース電極４０は、コンタクトホール３３の内部でｐ形コンタクト領域３５と、ｎ形ソース領域２７に接する。
【００４４】
ソース電極４０は、例えば、アルミニウムを含む。さらに、ソース電極４０と、ｎ形ソース領域２７およびｐ形コンタクト領域３５と、の間に、例えば、チタン・タングステン（ＴｉＷ）を含むバリアメタル層を形成しても良い。
【００４５】
上記のように、本実施形態に係る製造方法では、フォトリソグラフィを用いることなく、セルフアライメントにより、隣り合うトレンチ３の間にコンタクトホール３３を形成する。そして、ソース電極４０が、ｎ形ソース領域２７およびｐ形コンタクト領域３５に接するトレンチコンタクト構造を形成することができる。さらに、コンタクトホール３３の幅は、例えば、０．１μｍ、もしくは、それよりも狭くすることが可能であり、低コストの微細加工を実現することができる。
【００４６】
さらに、ゲート絶縁膜５および絶縁膜１５と、ソース電極４０と、の間にｎ形ポリシリコン層２５ｂが設けられる。これにより、ゲート絶縁膜５および絶縁膜１５と、ソース電極４０と、の間に生じる応力を緩和し、さらに、ソース電極４０と、ゲート絶縁膜５および絶縁膜１５と、の間の密着性を向上させることができる。その結果、半導体装置１００の信頼性を向上させることが可能となる。
【００４７】
図１０は、第１実施形態の変形例に係る半導体装置の製造過程を表す模式断面図である。本変形例では、図１０（ａ）に示すように、ｐ形ベース領域２０の表面、および、ｎ形半導体層１０の残し部１０ｃの表面、さらに、ゲート絶縁膜５および絶縁膜１５の表面を覆うｐ形導電層３７を形成する。ｐ形導電層３７は、ｐ形ベース領域２０の表面、および、ｎ形半導体層１０の残し部１０ｃの表面に形成されたｐ形シリコン領域３７ａ（第４半導体領域）と、ゲート絶縁膜５および絶縁膜１５の表面に形成されたｐ形ポリシリコン層３７ｂと、を含む。ｐ形シリコン領域３７ａは、例えば、ＣＶＤ法により、ｐ形ベース領域２０の表面、および、残し部１０ｃの表面にエピタキシャル成長された単結晶シリコンである。そして、ｐ形シリコン領域３７ａのｐ形不純物の濃度は、ｐ形ベース領域２０のｐ形不純物の濃度よりも高い。
【００４８】
ｐ形ベース領域２０の表面、および、残し部１０ｃの表面に、ｐ形シリコン領域３７ａを選択的にエピタキシャル成長させても良い。
【００４９】
続いて、図１０（ｂ）に示すように、ｐ形導電層３７の上にｎ形導電層２５を形成する。ｎ形導電層２５は、ｐ形シリコン領域３７ａの上に形成されたｎ形シリコン領域２５ａと、ｐ形ポリシリコン層３７ｂの上に形成されたｎ形ポリシリコン層２５ｂと、を含む。
【００５０】
次に、図１０（ｃ）に示すように、コンタクトホール３３の底面にｐ形不純物、例えば、ボロン（Ｂ）をイオン注入し、ｐ形コンタクト領域３５を選択的に形成する。
【００５１】
本変形例では、ｐ形導電層３７にドープされるｐ形不純物の量は、ｎ形導電層２５にドープされるｎ形不純物の量よりも少なくする。このため、ｐ形シリコン領域３７ａのｐ形不純物の濃度は、ｎ形シリコン領域２５ａのｎ形不純物濃度よりも低い。そして、ｐ形不純物を活性化させるための熱処理により、ｎ形導電層２５にドープされたｎ形不純物がｐ形導電層３７および残し部１０ｃに拡散しｎ形に反転させる。これにより、ｎ形シリコン領域２５ａ、ｐ形シリコン領域３７ａおよび残し部１０ｃを含むｎ形ソース領域２７を形成することができる。
【００５２】
一方、ｐ形シリコン領域３７ａにドープされたｐ形不純物は、ｎ形シリコン領域２５ａに拡散し、そのｎ形不純物を補償し、実効的なｎ形不純物の濃度を低減する。これにより、ｐ形コンタクト領域３５の形成を容易にすることができる。
【００５３】
すなわち、ｐ形ベース領域２０の上に形成されるｎ形シリコン領域２５ａにｎ形不純物を高濃度にドープした場合、それを反転させｐ形領域を形成するためには、ｐ形不純物のドーズ量を増やす必要がある。例えば、イオン注入されるｐ形不純物のドーズ量を増やすには、注入時間を長くするか、イオンビームの強度を上げる。しかしながら、これは、製造効率の低下、または、装置の大型化を招き製造コストを上昇させる。また、高ドーズに注入された不純物を活性化させることが困難となる場合もある。本変形例では、ｐ形シリコン領域３７ａを形成することにより、コンタクトホール３３の底面にイオン注入するｐ形不純物のドーズ量を低く抑えることができる。これにより、製造コストを低減することができる。
【００５４】
（第２実施形態）  
図１１は、第２実施形態の係る半導体装置２００を表す模式断面図である。半導体装置１００は、ｎ形ドリフト層１０と、ｐ形ベース領域２０と、ｎ形ソース領域２７と、を備える。ｐ形ベース領域２０は、ｎ形ドリフト層１０の上に設けられ、ｎ形ソース領域２７は、ｐ形ベース領域２０の上に設けられる。そして、トレンチ３の内部に、ゲート電極３０を備える。
【００５５】
本実施形態では、ｎ形ソース領域２７の中央に設けられたコンタクトホール３３は、ｐ形ベース領域２０に連通する。そして、その底面にｐ形コンタクト領域３５が設けられる。これにより、ｐ形コンタクト領域３５をｐ形ベース領域２０の中に形成することが可能となり、ｐ形ベース領域２０からソース電極４０へのホールの排出抵抗を低減することができる。
【００５６】
次に、図１２および図１３を参照して、半導体装置２００の製造方法を説明する。図１２および図１３は、半導体装置２００の製造過程を表す模式断面図である。
【００５７】
図１２（ａ）に示すように、隣り合うトレンチ３の間のｎ形半導体層１０を、ゲート電極３０の上端３０ａを越える深さまでエッチングし、ｐ形ベース領域２０を形成する。ｐ形ベース領域２０の両端では、ｎ形半導体層１０の残し部分１０ｃが、ゲート絶縁膜５に沿って上方に延在する。
【００５８】
次に、図１２（ｂ）に示すように、ゲート絶縁膜５、絶縁膜１５、残し部１０ｃおよびｐ形ベース領域２０の表面に、ｎ形導電層２５を形成する。ｎ形導電層２５は、残し部１０ｃおよびｐ形ベース領域２０の上に形成されたｎ形シリコン領域２５ａと、ゲート絶縁膜５および絶縁膜１５の表面に形成されたｎ形ポリシリコン層２５ｂと、を含む。また、ｎ形シリコン領域２５ａの中央には、コンタクトホール３３が形成される。
【００５９】
次に、図１３（ａ）に示すように、絶縁膜１５の上に形成されたｎ形ポリシリコン層２５ｂと、コンタクトホール３３の底面のｎ形シリコン領域２５ａと、をエッチングする。例えば、同図中のＹ方向のエッチング速度がＸ方向のエッチング速度よりも速いＲＩＥの異方性エッチング条件を用いてエッチングを行う。これにより、例えば、ｐ形ベース領域２０に連通するコンタクトホール３３ａを形成する。また、コンタクトホール３３ａは、ｐ形ベース領域２０に連通しなくても、ｎ形シリコン領域２５ａをエッチングして深く形成されていれば良い。
【００６０】
一方、ゲート絶縁膜５に接したｎ形ポリシリコン層２５ｂは、Ｙ方向に厚いため、全てがエッチングされず、ｎ形シリコン領域２５ａの上に残る。すなわち、残し部１０ｃの表面に形成されたｎ形シリコン領域２５ａはエッチングされず、そのまま保持される。
【００６１】
続いて、図１３（ｂ）に示すように、コンタクトホール３３ａの底面に、例えば、イオン注入法を用いてｐ形コンタクト領域３５を選択的に形成する。コンタクトホール３３ａの底面にイオン注入されたｐ形不純物を活性化させるための熱処理において、ｎ形シリコン領域２５ａから残し部１０ｃにｎ形不純物が拡散しｎ形領域に反転させる。これにより、ｎ形シリコン領域２５ａと、残し部１０ｃと、を含むｎ形ソース領域２７が形成される。
【００６２】
続いて、絶縁膜１５およびｎ形ポリシリコン層２５ｂを覆い、コンタクトホール３３ａの内部に延在するソース電極４０を形成する。ソース電極４０は、コンタクトホール３３ａの内部において、ｎ形ソース領域２７およびｐ形コンタクト領域３５のそれぞれの表面に接触し電気的に接続される。
【００６３】
本実施形態に係る半導体装置２００では、半導体装置１００よりもｐ形ベース領域２０の深い位置にｐ形コンタクト領域３５を形成することができる。このため、ｐ形ベース領域２０からのホールの排出抵抗を低減でき、スイッチング特性を向上させることができる。また、ｎ形ドリフト層１０におけるアバランシェ耐圧を向上させることができる。
【００６４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６５】
３・・・トレンチ、  ３ａ・・・開口、  ３ｂ・・・壁面、  ３ｃ・・・空間、  ５・・・ゲート絶縁膜、  ７・・・フィールドプレート電極、  ７ａ、３０ａ・・・ポリシリコン層、  ７ｂ・・・上端、  ９・・・フィールドプレート絶縁膜、  １０・・・ｎ形半導体層（ｎ形ドリフト層）、  １０ａ・・・上面、  １０ｂ・・・下面、  １０ｃ・・・残し部、  １５、１５ｂ・・・絶縁膜、  １５ａ・・・上面、  ２０・・・ｐ形ベース領域、  ２５・・・ｎ形導電層、  ２５ａ・・・ｎ形シリコン領域、  ２５ｂ・・・ｎ形ポリシリコン層、  ２７・・・ｎ形ソース領域、  ３０・・・ゲート電極、  ３０ａ・・・上端、  ３０ｂ・・・下端、  ３３、３３ａ・・・コンタクトホール、  ３５・・・ｐ形コンタクト領域、  ３７・・・ｐ形導電層、  ３７ａ・・・ｐ形シリコン領域、  ３７ｂ・・・ｎ形ポリシリコン層、  ４０・・・ソース電極、  ４３・・・ｎ形ドレイン層、  ５０・・・ドレイン電極、  ５３・・・エッチングマスク、  ５７・・・絶縁層、  １００、２００・・・半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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