(57)【要約】【課題】ディレイ回路を用いることなく、貫通電流の発生と、両方のＭＯＳトランジスタがオフ状態になることを防止する。【解決手段】ＰＭＯＳトランジスタＭ１とカレントミラー回路を構成するＰＭＯＳトランジスタＭ３を設けサイズ比をｎ：１とする。ＰＭＯＳトランジスタＭ３とＰＭＯＳトランジスタＭ４を電流源Ｃｓ１に接続する。ＰＭＯＳトランジスタＭ４とカレントミラー回路を構成するＰＭＯＳトランジスタＭ５を設け、ＮＭＯＳトランジスタＭ２のゲート端子に接続する。ＮＭＯＳトランジスタＭ２とカレントミラー回路を構成するＮＭＯＳトランジスタＭ３’を設けサイズ比をｎ：１とする。ＮＭＯＳトランジスタＭ３’とＮＭＯＳトランジスタＭ４’を電流源Ｃｓ２に接続する。ＮＭＯＳトランジスタＭ４’とカレントミラー回路を構成するＮＭＯＳトランジスタＭ５’を設け、ＰＭＯＳトランジスタＭ１のゲート端子に接続する。【選択図】  図１
2013175908.tif 000002
【特許請求の範囲】
【請求項１】
出力端子から電流を吐き出す第１トランジスタと、
出力端子から電流を吸い込む第２トランジスタと、
前記第１トランジスタのレプリカ回路として設けられた第３トランジスタと、
前記第２トランジスタのレプリカ回路として設けられた第４トランジスタと、
第３トランジスタに流れる電流に基づいて、前記第１トランジスタに流れる電流を検出する第１電流検出手段と、
第４トランジスタに流れる電流に基づいて、前記第２トランジスタに流れる電流を検出する第２電流検出手段と、
前記第１電流検出手段により検出した前記第１トランジスタの電流が一定値以下になった場合に、前記第２トランジスタのゲート端子を充電する第１ゲート充電手段と、
前記第２電流検出手段により検出した前記第２トランジスタの電流が一定値以下になった場合に、前記第１トランジスタのゲート端子を充電する第２ゲート充電手段と、
を備えることを特徴とするゲートモニタ回路。
【請求項２】
前記レプリカ回路はカレントミラー回路であり、第１トランジスタと第３トランジスタのサイズ比、および、第２トランジスタと第４トランジスタのサイズ比は、ともにｎ：１に設定されている、
ことを特徴とする請求項１に記載のゲートモニタ回路。
【請求項３】
前記第３トランジスタと前記第１電流検出手段、および、前記第４トランジスタと前記第２電流検出手段は、それぞれ電流源に接続されている、
ことを特徴とする請求項１または２に記載のゲートモニタ回路。
【請求項４】
前記第１ゲート充電手段および前記第１電流検出手段は、カレントミラー回路からなり、
前記第２ゲート充電手段および前記第２電流検出手段は、カレントミラー回路からなる、
ことを特徴とする請求項１乃至３のうちいずれか１項に記載のゲートモニタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｄ級増幅回路などにおけるゲートモニタ回路の技術に関する。
【背景技術】
【０００２】
Ｄ級増幅回路は、入力信号を振幅が一定なパルス幅変調信号に変換して、電力増幅するものであり、例えばオーディオ信号の電力増幅に用いられる。Ｄ級増幅回路は、２値で動作するため、トランジスタの損失を大幅に下げることができる。さらに、入力信号の振幅の大小に係わらずリニア増幅器より効率が高いといった利点がある。
この種のＤ級増幅回路は、入力信号を積分する積分回路と、積分回路の出力信号と所定の三角波信号とを比較する比較回路と、比較回路に基づいてパルス幅変調したパルス幅変調信号を出力するパルス幅増幅器とを備え、パルス幅増幅器の出力信号が、積分回路の入力側にフィードバックされる。そして、パルス幅増幅器の出力信号は、出力バッファ回路を介してスピーカなどの負荷を駆動するアナログ信号となる。
【０００３】
出力バッファ回路には、ＰＭＯＳトランジスタとＮＭＯＳトランジスタが備えられており、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの両方がオン状態となって貫通電流が流れてしまうことを防ぐ必要がある。
そこで、従来は、遅延回路を用いて、ＰＭＯＳトランジスタに対する入力信号とＮＭＯＳトランジスタに対する入力信号との間にズレを生じさせている（例えば、特許文献１参照）。
【０００４】
図２は、このような従来のゲートモニタ回路の一例を示す図である。図２において、ＰＭＯＳトランジスタ５０のゲート端子ＰＧには、ＮＡＮＤ回路５２の出力端子が接続されている。ＮＡＮＤ回路５２の入力端子には、入力端子ＩＮと、ディレイ回路５６の出力端子が接続されている。ディレイ回路５６の入力端子には、ＮＯＴ回路５７を介してＮＭＯＳトランジスタ５１のゲート端子ＮＧが接続されている。
一方、ＮＭＯＳトランジスタ５１のゲート端子ＮＧには、ＮＯＲ回路５３の出力端子が接続されている。ＮＯＲ回路５３の入力端子には、入力端子ＩＮと、ディレイ回路５４の出力端子が接続されている。ディレイ回路５４の入力端子には、ＮＯＴ回路５５を介してＰＭＯＳトランジスタ５０のゲート端子ＰＧが接続されている。
【０００５】
図３は、図２の従来のゲートモニタ回路の動作を示すタイミングチャートである。図３に示すように、入力端子ＩＮに、ＬからＨに立上る信号Ｖｉｎが入力されると、ＮＡＮＤ回路５２の入力端子にもＬからＨに立上る信号Ｖｉｎが入力されるが、ＮＡＮＤ回路５２のもう一方の入力端子には、ディレイ回路５６によって期間Ｔｄだけ遅延された信号５６ａが入力される。
従って、入力端子ＩＮにＬからＨに立上る信号Ｖｉｎが入力されてから、期間Ｔｄ後に、ＮＡＮＤ回路５２の両方の入力端子にＨレベルの信号が入力されることになる。その結果、ＮＡＮＤ回路５２の出力は、ＨからＬに立下る信号となり、ＰＭＯＳトランジスタ５０がオン状態になる。なお、この時、入力端子ＩＮと接続されたＮＯＲ回路５３の入力端子には、Ｈレベルの信号が入力されているため、ＮＯＲ回路５３の出力はＬレベルとなり、ＮＭＯＳトランジスタ５１はオフ状態になっている。
【０００６】
次に、入力端子ＩＮにＨからＬに立下る信号Ｖｉｎが入力されると、ＮＡＮＤ回路５２の出力がＨレベルになり、ＰＭＯＳトランジスタ５０のゲート端子ＰＧがＨレベルになるので、ＰＭＯＳトランジスタ５０はオフ状態になる。そして、ゲート端子ＰＧのＨレベルの信号は、ＮＯＴ回路５５を介して、ディレイ回路５４によって期間Ｔｄだけ遅延された信号５４ａとしてＮＯＲ回路５３に入力される。
その結果、ＮＯＲ回路５３には、入力端子ＩＮに接続された入力端子と、ディレイ回路５４に接続された入力端子の両方にＬレベルの信号が入力されることになる。従って、ＮＯＲ回路５３の出力は、入力端子ＩＮにＨからＬに立下る信号Ｖｉｎが入力されてから期間Ｔｄ後に、Ｈレベルの信号となり、ＮＭＯＳトランジスタ５１がオン状態になる。なお、この時、ＮＡＮＤ回路５２の入力端子ＩＮと接続された端子には、Ｌレベルの信号が入力されているので、ＮＡＮＤ回路５２の出力はＨレベルの信号となり、ＰＭＯＳトランジスタ５０はオフ状態になっている。
【０００７】
このように、従来は、それぞれのトランジスタのゲート端子にディレイ回路を接続することにより、両方のトランジスタが同時にオン状態になることを防止し、貫通電流が流れることが無いように工夫されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−２１９０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来のゲートモニタ回路では、ディレイ回路５４,５６の遅延時間Ｔｄが、電源電圧や、ＭＯＳトランジスタの特性等によりばらついてしまう。その結果、遅延時間Ｔｄが小さくなってしまう場合には、両方のＭＯＳトランジスタがオン状態になり、貫通電流が流れるという問題がある。また、遅延時間Ｔｄがばらついた場合でも、貫通電流が流れないように、遅延時間Ｔｄを大きく設定してしまうと、両方のＭＯＳトランジスタがオフ状態になっている時間が増えるという問題がある。
本発明は、以上の事情に鑑みてなされたものであり、ディレイ回路を用いることなく、貫通電流の発生と、両方のＭＯＳトランジスタがオフ状態になることを防止する課題の解決を目的としている。
【課題を解決するための手段】
【００１０】
以上の課題を解決するために、本発明に係るゲートモニタ回路は、出力端子から電流を吐き出す第１トランジスタと、出力端子から電流を吸い込む第２トランジスタと、前記第１トランジスタのレプリカ回路として設けられた第３トランジスタと、前記第２トランジスタのレプリカ回路として設けられた第４トランジスタと、第３トランジスタに流れる電流に基づいて、前記第１トランジスタに流れる電流を検出する第１電流検出手段と、第４トランジスタに流れる電流に基づいて、前記第２トランジスタに流れる電流を検出する第２電流検出手段と、前記第１電流検出手段により検出した前記第１トランジスタの電流が一定値以下になった場合に、前記第２トランジスタのゲート端子を充電する第１ゲート充電手段と、前記第２電流検出手段により検出した前記第２トランジスタの電流が一定値以下になった場合に、前記第１トランジスタのゲート端子を充電する第２ゲート充電手段と、を備える。
【００１１】
この発明によれば、第１トランジスタがオン状態からオフ状態に移行し、第１トランジスタのゲート電圧がしきい値以下になると、第１トランジスタのソース−ドレイン間にながれる電流が減少する。従って、レプリカ回路として設けられた第３トランジスタのソース−ドレイン間にも、この電流に基づく電流が流れる。第１電流検出手段は、この第３トランジスタのソース−ドレイン間に流れる電流に基づいて第１トランジスタに流れる電流を検出し、第１電流検出手段と共通化された第１ゲート充電手段は、検出した電流が一定値以下になった場合に、第２トランジスタのゲート端子を充電する。従って、一定値を調節することにより、許容する貫通電流を設定することができる。また、第１トランジスタが完全にオフ状態になる前に第２トランジスタをオン状態にするので、第１トランジスタと第２トランジスタの両方が同時にオフ状態になることがない。
【００１２】
また、第２トランジスタがオン状態からオフ状態に移行し、第２トランジスタのゲート電圧がしきい値以下になると、第２トランジスタのドレイン−ソース間に流れる電流が減少する。レプリカ回路として設けられた第４トランジスタのドレイン−ソース間にも、この電流に基づく電流が流れる。第２電流検出手段は、この第４トランジスタのドレイン−ソース間に流れる電流に基づいて第２トランジスタに流れる電流を検出し、第２電流検出手段と共通化された第２ゲート充電手段は、検出した電流が一定値以下になった場合に、第１トランジスタのゲート端子を充電する。従って、前記一定値を調節することにより、許容する貫通電流を設定することができる。また、第２トランジスタが完全にオフ状態になる前に第１トランジスタをオン状態にするので、第１トランジスタと第２トランジスタの両方が同時にオフ状態になることがない。
【００１３】
この発明の好適な態様において、前記レプリカ回路はカレントミラー回路であり、第１トランジスタと第３トランジスタのサイズ比、および、第２トランジスタと第４トランジスタのサイズ比は、ともにｎ：１に設定されている。この場合は、第３トランジスタおよび第４トランジスタのドレイン−ソース間には、飽和電流の１／ｎの電流が流れることになる。従って、ｎの値を適宜設定することにより、第１トランジスタと第２トランジスタのうち一方のトランジスタが完全にオフ状態になるタイミングと、他方のトランジスタがオン状態になるタイミングを調節できるので、許容する貫通電流を設定することができる。
【００１４】
また、他の態様としては、前記第３トランジスタと前記第１電流検出手段、および、前記第４トランジスタと前記第２電流検出手段は、それぞれ電流源に接続されている。この場合には、第１電流検出手段または第２電流検出手段により検出される電流は、電流源の電流値から、第３トランジスタまたは第４トランジスタのドレイン-ソース間に流れる電流を差し引いた値となる。従って、電流源の電流値を適宜設定することにより、第１トランジスタと第２トランジスタのうち一方のトランジスタが完全にオフ状態になるタイミングと、他方のトランジスタがオン状態になるタイミングを調節できるので、許容する貫通電流を設定することができる。
【００１５】
また、前記第１ゲート充電手段および前記第１電流検出手段は、カレントミラー回路からなり、  前記第２ゲート充電手段および前記第２電流検出手段は、カレントミラー回路からなるように構成してもよい。この発明によれば、第１電流検出手段または第２電流検出手段により検出される電流が、第１ゲート充電手段または第２ゲート充電手段に流れる電流となり、簡易な構成で、第１トランジスタと第２トランジスタのうち一方のトランジスタに流れる飽和電流により、他方のトランジスタがオン状態になるタイミングを調整することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態に係るゲートモニタ回路の構成を示す回路図である。
【図２】従来のゲートモニタ回路の構成を示す回路図である。
【図３】従来のゲートモニタ回路の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１７】
図１を参照して、本発明の一実施形態に係るゲートモニタ回路の構成を説明する。ゲートモニタ回路１００は、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２のそれぞれのゲートに流れる飽和電流をモニターしてＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２のオン状態およびオフ状態を制御する回路である。ＰＭＯＳトランジスタＭ１は出力端子ＯＵＴへ電流を吐き出し、ＮＭＯＳトランジスタＭ２は出力端子ＯＵＴから電流を吸い込むトランジスタである。
【００１８】
ゲートモニタ回路１００は、ＰＭＯＳトランジスタＭ１に対するレプリカ回路として、ＰＭＯＳトランジスタＭ３を備えている。レプリカ回路とは、対象とするトランジスタ（この例では、Ｍ１）の動作と同じように動作するトラジスタである。ＰＭＯＳトランジスタＭ１とＰＭＯＳトランジスタＭ３とは同一の製造プロセスで形成され、電気的特性が等しい。但し、消費電流を削減する観点からトランジスタサイズを異ならせてある。ＰＭＯＳトランジスタＭ３とＰＭＯＳトランジスタＭ１は、カレントミラー回路を構成している。本実施形態では、ＰＭＯＳトランジスタＭ１とＰＭＯＳトランジスタＭ３のサイズ比は、ｎ：１に設定されている。
【００１９】
ＰＭＯＳトランジスタＭ３のドレイン端子は、ＰＭＯＳトランジスタＭ４のドレイン端子と電流源Ｃｓ１とに接続されている。電流源Ｃｓ１には電流Ｉｂｐが流れるようになっているので、ＰＭＯＳトランジスタＭ３のソース−ドレイン間に流れる電流をＩｄｓとすると、ＰＭＯＳトランジスタＭ４のソース−ドレイン間に流れる電流は、Ｉｂｐ−Ｉｄｓとなる。
【００２０】
ＰＭＯＳトランジスタＭ４のゲート端子は、ＰＭＯＳトランジスタＭ４のドレイン端子およびＰＭＯＳトランジスタＭ５のゲート端子と接続されており、ＰＭＯＳトランジスタＭ４およびＭ５はカレントミラー回路を構成する。また、ＰＭＯＳトランジスタＭ５のドレイン端子は、ＮＭＯＳトランジスタＭ２のゲート端子ＮＧと接続されている。従って、ＰＭＯＳトランジスタＭ４のソース−ドレイン間に電流が流れると、ＰＭＯＳトランジスタＭ５のソース−ドレイン間にも電流が流れ、ＮＭＯＳトランジスタＭ２のゲート端子ＮＧを充電するようになっている。すなわち、ＰＭＯＳトランジスタＭ４は、ＰＭＯＳトランジスタＭ３のソース−ドレイン間に流れる電流に基づいて、ＰＭＯＳトランジスタＭ１の飽和電流を検出する第１電流検出手段として機能し、ＰＭＯＳトランジスタＭ５は、検出したＰＭＯＳトランジスタＭ１の飽和電流が一定値以下になった場合に、ＮＭＯＳトランジスタＭ２のゲート端子を充電する第１ゲート充電手段として機能する。
【００２１】
また、ＰＭＯＳトランジスタＭ５のドレイン端子は、ＮＭＯＳトランジスタＭ７のドレイン端子とＮＭＯＳトランジスタＭ２のゲート端子ＮＧとに接続されている。ＮＭＯＳトランジスタＭ７のゲート端子には、ＰＷＭ入力端子ＩＮが接続されているので、ＰＷＭ入力端子ＩＮにＬからＨに立上るＰＷＭ入力が入力されると、ＮＭＯＳトランジスタＭ７がオン状態となり、ＮＭＯＳトランジスタＭ２をオフ状態にする。
【００２２】
また、ＰＭＯＳトランジスタＭ４とＰＭＯＳトランジスタＭ５のゲート端子には、ＰＭＯＳトランジスタＭ６のドレイン端子が接続されている。ＰＭＯＳトランジスタＭ６のゲート端子は、ＮＯＴ回路１０を介してＰＷＭ入力端子ＩＮと接続されている。
従って、ＰＷＭ入力端子ＩＮにＬからＨに立上るＰＷＭ入力が入力されると、ＰＭＯＳトランジスタＭ６はオン状態となり、ＰＭＯＳトランジスタＭ６のドレイン端子に接続されたＰＭＯＳトランジスタＭ４とＰＭＯＳトランジスタＭ５のゲート端子の端子Ａの電位は、Ｖｄｄに等しくなる。
なお、ＰＭＯＳトランジスタＭ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７のサイズは適宜設定することができるが、すべて等しくてもよい。
【００２３】
一方、ゲートモニタ回路１００は、ＮＭＯＳトランジスタＭ２に対するレプリカ回路として、ＮＭＯＳトランジスタＭ３’を備える。ＮＭＯＳトランジスタＭ３’とＮＭＯＳトランジスタＭ２は、カレントミラー回路を構成している。本実施形態では、ＮＭＯＳトランジスタＭ２とＮＭＯＳトランジスタＭ３’のサイズ比は、ｎ：１に設定されている。
【００２４】
ＮＭＯＳトランジスタＭ３’のドレイン端子は、ＮＭＯＳトランジスタＭ４’のドレイン端子と電流源Ｃｓ２とに接続されている。電流源Ｃｓ２には電流Ｉｂｎが流れるようになっているので、ＮＭＯＳトランジスタＭ３’のドレイン−ソース間に流れる電流をＩｄｓとすると、ＮＭＯＳトランジスタＭ４’のドレイン−ソース間に流れる電流は、Ｉｂｎ−Ｉｄｓとなる。
【００２５】
ＮＭＯＳトランジスタＭ４’のゲート端子は、ＮＭＯＳトランジスタＭ４’のドレイン端子およびＮＭＯＳトランジスタＭ５’のゲート端子と接続されており、ＮＭＯＳトランジスタＭ４’およびＭ５’はカレントミラー回路を構成する。また、ＮＭＯＳトランジスタＭ５’のドレイン端子は、ＰＭＯＳトランジスタＭ１のゲート端子ＰＧと接続されている。従って、ＮＭＯＳトランジスタＭ４’のドレイン−ソース間に電流が流れると、ＮＭＯＳトランジスタＭ５’のドレイン−ソース間にも電流が流れ、ＰＭＯＳトランジスタＭ１のゲート端子を充電するようになっている。すなわち、ＮＭＯＳトランジスタＭ４’は、ＮＭＯＳトランジスタＭ４’のドレイン−ソース間に流れる電流に基づいて、ＮＭＯＳトランジスタＭ２の飽和電流を検出する第２電流検出手段として機能し、ＮＭＯＳトランジスタＭ５’は、検出したＮＭＯＳトランジスタＭ２の飽和電流が一定値以下になった場合に、ＰＭＯＳトランジスタＭ１のゲート端子を充電する第２ゲート充電手段として機能する。
【００２６】
また、ＮＭＯＳトランジスタＭ５’のドレイン端子には、ＰＭＯＳトランジスタＭ７’のドレイン端子とＰＭＯＳトランジスタＭ１のゲート端子ＰＧとが接続されている。ＰＭＯＳトランジスタＭ７’のゲート端子には、ＰＷＭ入力端子ＩＮが接続されているので、ＰＷＭ入力端子ＩＮにＨからＬに立下るＰＷＭ入力が入力されると、ＰＭＯＳトランジスタＭ７’がオン状態となり、ＰＭＯＳトランジスタＭ１をオフ状態にする。
【００２７】
また、ＮＭＯＳトランジスタＭ４’とＮＭＯＳトランジスタＭ５’とのゲート端子には、ＮＭＯＳトランジスタＭ６’のドレイン端子が接続されている。ＮＭＯＳトランジスタＭ６’のゲート端子は、ＮＯＴ回路２０を介してＰＷＭ入力端子ＩＮと接続されている。
従って、ＰＷＭ入力端子ＩＮにＨからＬに立下るＰＷＭ入力が入力されると、ＮＭＯＳトランジスタＭ６’はオン状態となり、ＮＭＯＳトランジスタＭ６’のドレイン端子に接続されたＮＭＯＳトランジスタＭ４’とＰＭＯＳトランジスタＭ５’のゲート端子との接続点Ｂの電位は、ＧＮＤに等しくなる。なお、ＮＭＯＳトランジスタＭ３’、Ｍ４’、Ｍ５’、Ｍ６’、Ｍ７’のサイズは適宜設定することができるが、すべて等しくてもよい。
【００２８】
以下、図１に基づいて、本実施形態のゲートモニタ回路１００の動作を説明する。まず、ＰＷＭ入力端子ＩＮにＬレベルのＰＷＭ入力が供給されている状態を初期状態として想定する。この場合には、ＮＭＯＳトランジスタＭ７はオフ状態であり、ＰＭＯＳトランジスタＭ７’はオン状態である。また、後述するようにＮＭＯＳトランジスタＭ５’はオフ状態である。このため、ゲート端子ＰＧの電位は略Ｖｄｄとなり、ＰＭＯＳトランジスタＭ１はオフ状態となる。
【００２９】
次に、ＰＭＯＳトランジスタＭ６のゲート端子には、ＮＯＴ回路１０を介してＨレベルの信号が入力されるので、ＰＭＯＳトランジスタＭ６はオフ状態である。ＰＭＯＳトランジスタＭ１とＰＭＯＳトランジスタＭ３とはカレントミラー回路を構成するが、ＰＭＯＳトランジスタＭ１はオフ状態であるから、ＰＭＯＳトランジスタＭ３には電流が流れない。この場合、ＰＭＯＳトランジスタＭ４には、電流源Ｃｓ１の電流値Ｉｂｐと同じ大きさの電流が流れる。従って、接続点Ａの電位はＧＮＤと略等しくなり、ＰＭＯＳトランジスタＭ５はオン状態となる。
【００３０】
一方、ＮＭＯＳトランジスタＭ６’のゲート端子には、ＮＯＴ回路２０を介してＨレベルの信号が入力されるので、ＮＭＯＳトランジスタＭ６’はオン状態である。従って、接続点Ｂの電位はＧＮＤと略等しくなり、ＮＭＯＳトランジスタＭ５’はオフ状態となる。
ＮＭＯＳトランジスタＭ７はオフ状態、且つＰＭＯＳトランジスタＭ５はオン状態であるからＮＭＯＳトランジスタＭ２のゲート端子ＮＧの電位は略Ｖｄｄとなり、ＮＭＯＳトランジスタＭ２はオン状態となっている。
【００３１】
次に、ＰＷＭ入力端子ＩＮにＬからＨに立上るＰＷＭ入力が入力され、ＰＭＯＳトランジスタＭ１がオフ状態からオン状態に遷移し、ＮＭＯＳトランジスタＭ２がオン状態からオフ状態に遷移する場合について説明する。
ＰＷＭ入力端子ＩＮにＬからＨに立上るＰＷＭ入力が入力されると、ＮＭＯＳトランジスタＭ７のゲート端子にはＨレベルの信号が入力されるので、ＮＭＯＳトランジスタＭ７はオフ状態からオン状態に遷移する。また、ＰＭＯＳトランジスタＭ６のゲート端子には、ＮＯＴ回路１０を介してＬレベルの信号が入力され、ＰＭＯＳトランジスタＭ６がオン状態になる。従って、接続点Ａの電位は、Ｖｄｄに略等しくなり、ＰＭＯＳトランジスタＭ５はオン状態からオフ状態に遷移する。すると、ＰＭＯＳトランジスタＭ５からＮＭＯＳトランジスタＭ２のゲート端子ＮＧに向けて流れる電流が減少するとともに、ゲート端子ＮＧからＮＭＯＳトランジスタＭ７に向けて流れる電流が増加する。これにより、ゲート端子ＮＧの電位が次第に低下し、ＮＭＯＳトランジスタＭ２はオン状態からオフ状態に遷移する。
【００３２】
本実施形態では、ＮＭＯＳトランジスタＭ２とＮＭＯＳトランジスタＭ３’とはカレントミラー回路を構成しており、ＮＭＯＳトランジスタＭ２とＮＭＯＳトランジスタＭ３’のサイズ比は、ｎ：１に設定されている。従って、ＮＭＯＳトランジスタＭ２のドレイン−ソース間に電流Ｉｎｍｏｓが流れると、ＮＭＯＳトランジスタＭ３’のドレイン−ソース間には、Ｉｎｍｏｓ／ｎの電流が流れることになる。
【００３３】
ＮＭＯＳトランジスタＭ３’のドレイン端子は、ＮＭＯＳトランジスタＭ４’のドレイン端子および電流源Ｃｓ２に接続されているので、Ｉｎｍｏｓ／ｎ＞Ｉｂｎの場合には、ＮＭＯＳトランジスタＭ４’のドレイン−ソース間には電流は流れない。この場合には、ＮＭＯＳトランジスタＭ４’とカレントミラー回路を構成しているＮＭＯＳトランジスタＭ５’のドレイン−ソース間にも電流は流れないことになる。
【００３４】
ここで、電流ＩｎｍｏｓがＮＭＯＳトランジスタＭ２の飽和電流値Ｉｎｓａｔである場合、電流源Ｃｓ２の出力電流値Ｉｂｎは、Ｉｎｓａｔ／ｎ＝Ｉｂｎとなるように設定されている。従って、ＮＭＯＳトランジスタＭ２が完全にオンしている場合には、ＮＭＯＳトランジスタＭ４’のドレイン−ソース間には電流は流れない。しかしながら、ＰＷＭ入力がＬからＨに遷移して、ＮＭＯＳトランジスタＭ７がオン状態からオフ状態に変化する過程では、ゲート端子ＮＧの電位がＧＮＤに向けて低下し、これに伴って、電流Ｉｎｍｏｓの大きさが飽和電流値Ｉｎｓａｔから減少していく。この過程では、Ｉｎｍｏｓ／ｎ＜Ｉｂｎとなり、ＮＭＯＳトランジスタＭ４’とＮＭＯＳトランジスタＭ５’には電流Ｉｂｎ−Ｉｎｍｏｓ／ｎが流れる。これにより、ＰＭＯＳトランジスタＭ１のゲート端子ＰＧの電位がＶｄｄから次第に低下し、ＰＭＯＳトランジスタＭ１はオフ状態からオン状態に遷移する。
【００３５】
一方、ＰＭＯＳトランジスタＭ１とＰＭＯＳトランジスタＭ３とはカレントミラー回路を構成しており、ＰＭＯＳトランジスタＭ１とＰＭＯＳトランジスタＭ３とのサイズ比は、ｎ：１に設定されている。従って、ＰＭＯＳトランジスタＭ１のソース−ドレイン間に電流Ｉｐｍｏｓが流れると、ＰＭＯＳトランジスタＭ３のソース−ドレイン間には、Ｉｐｍｏｓ／ｎの電流が流れることになる。
【００３６】
ＰＭＯＳトランジスタＭ３のドレイン端子は、ＰＭＯＳトランジスタＭ４のドレイン端子および電流源Ｃｓ１に接続されているので、Ｉｐｍｏｓ／ｎ＞Ｉｂｐの場合には、ＰＭＯＳトランジスタＭ４のソース−ドレイン間には電流は流れない。この場合には、ＰＭＯＳトランジスタＭ４とカレントミラー回路を構成しているＰＭＯＳトランジスタＭ５のソース−ドレイン間にも電流は流れないことになる。
【００３７】
ここで、電流ＩｐｍｏｓがＰＭＯＳトランジスタＭ１の飽和電流値Ｉｐｓａｔである場合、電流源Ｃｓ１の出力電流値Ｉｂｐは、Ｉｐｓａｔ／ｎ＝Ｉｂｐとなるように設定されている。従って、ＰＭＯＳトランジスタＭ１が完全にオンしている場合には、ＰＭＯＳトランジスタＭ４のソース−ドレイン間には電流は流れない。しかしながら、ＰＷＭ入力がＬからＨに遷移して、ＰＭＯＳトランジスタＭ１がオフ状態からオン状態に変化する過程では、ゲート端子ＰＧの電位がＧＮＤに向けて低下し、これに伴って、電流Ｉｐｍｏｓの大きさがゼロから飽和電流値Ｉｐｓａｔに向かって増加していく。この過程では、Ｉｐｍｏｓ／ｎ＜Ｉｂｐとなり、ＰＭＯＳトランジスタＭ４とＰＭＯＳトランジスタＭ５には電流Ｉｂｐ−Ｉｐｍｏｓ／ｎが流れる。これにより、ＭＭＯＳトランジスタＭ１のゲート端子ＮＧの電位がＧＮＤから次第に上昇し、ＮＭＯＳトランジスタＭ２はオフ状態からオン状態に遷移する。すなわち、ＰＭＯＳトランジスタＭ４は、ＰＭＯＳトランジスタＭ３のソース−ドレイン間に流れる電流に基づいて、ＰＭＯＳトランジスタＭ１に流れる電流を検出する第１電流検出手段として機能し、ＰＭＯＳトランジスタＭ５はＰＭＯＳトランジスタＭ１のゲート−ソース間電圧がしきい値電圧を下回って、検出したＰＭＯＳトランジスタＭ１の電流が一定値以下になった場合に、ＮＭＯＳトランジスタＭ２のゲート端子を充電する第１ゲート充電手段として機能する。
【００３８】
ＰＷＭ入力端子ＩＮにＬからＨに立上るＰＷＭ入力が供給される場合には、ＰＭＯＳトランジスタＭ１のゲート端子ＰＧの電位を下げるようにＮＭＯＳトランジスタＭ５’に流れる電流が次第に増加するとともに、ＮＭＯＳトランジスタＭ２のゲート端子ＮＧの電位を下げるようにＰＭＯＳトランジスタＭ５に流れる電流が次第に減少する。このように、ゲート端子ＰＧ及びゲート端子ＮＧの各々に供給される充電電流は増加と減少が逆方向に作用するので、ＰＭＯＳトランジスタＭ１のオフ状態からオン状態への遷移と同期してＮＭＯＳトランジスタＭ２がオン状態からオフ状態へ遷移する。この結果、貫通電流を防止しつつ、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２とが同時にオフする期間を短くすることが可能となる。
【００３９】
次に、ＰＷＭ入力端子ＩＮにＨからＬに立下るＰＷＭ入力が入力され、ＰＭＯＳトランジスタＭ１がオン状態からオフ状態に移行し、ＮＭＯＳトランジスタＭ２がオフ状態からオン状態に移行する場合について説明する。
ＰＷＭ入力端子ＩＮにＨからＬに立下るＰＷＭ入力が入力されると、ＮＭＯＳトランジスタＭ７のゲート端子にはＬレべルの信号が入力されるので、ＮＭＯＳトランジスタＭ７はオン状態からオフ状態に、またＰＭＯＳトランジスタＭ７’はオフ状態からオン状態に遷移する。また、ＮＭＯＳトランジスタＭ６’のゲート端子には、ＮＯＴ回路２０を介してＨレベルの信号が入力され、ＮＭＯＳトランジスタＭ６’はオン状態になる。従って、ＮＭＯＳトランジスタＭ６’のドレイン端子と、ＮＭＯＳトランジスタＭ５’およびＮＭＯＳトランジスタＭ４’のゲート端子との接続点Ｂの電位は、ＧＮＤと略等しくなり、ＮＭＯＳトランジスタＭ５’はオン状態からオフ状態に遷移する。すると、ＰＭＯＳトランジスタＭ１のゲート端子ＰＧからＮＭＯＳトランジスタＭ５’に向けて流れる電流が減少するとともに、ＰＭＯＳトランジスタＭ７’からゲート端子ＰＧからに向けて流れる電流が増加する。これにより、ゲート端子ＰＧの電位が次第に上昇し、ＰＭＯＳトランジスタＭ１はオン状態からオフ状態に遷移する。
【００４０】
本実施形態では、ＰＭＯＳトランジスタＭ１とＰＭＯＳトランジスタＭ３とはカレントミラー回路を構成しており、ＰＭＯＳトランジスタＭ１とＰＭＯＳトランジスタＭ３のサイズ比は、ｎ：１に設定されている。従って、ＰＭＯＳトランジスタＭ１のソース−ドレイン間に電流Ｉｐｍｏｓが流れると、ＰＭＯＳトランジスタＭ３のソース−ドレイン間には、Ｉｐｍｏｓ／ｎの電流が流れることになる。
【００４１】
ＰＭＯＳトランジスタＭ３のドレイン端子は、ＰＭＯＳトランジスタＭ４のドレイン端子および電流源Ｃｓ１に接続されているので、Ｉｐｍｏｓ／ｎ＞Ｉｂｐの場合には、ＰＭＯＳトランジスタＭ４のソース−ドレイン間には電流は流れない。この場合には、ＰＭＯＳトランジスタＭ４とカレントミラー回路を構成しているＰＭＯＳトランジスタＭ５のソース−ドレイン間にも電流は流れないことになる。
【００４２】
ここで、電流ＩｐｍｏｓがＰＭＯＳトランジスタＭ２の飽和電流値Ｉｐｓａｔである場合、電流源Ｃｓ１の出力電流値Ｉｂｐは、Ｉｐｓａｔ／ｎ＝Ｉｂｐとなるように設定されている。従って、ＰＭＯＳトランジスタＭ１が完全にオンしている場合には、ＰＭＯＳトランジスタＭ４のソース−ドレイン間には電流は流れない。しかしながら、ＰＷＭ入力がＨからＬに遷移して、ＰＭＯＳトランジスタＭ７’がオフ状態からオン状態に変化する過程では、ゲート端子ＰＧの電位がＶｄｄに向けて上昇し、これに伴って、電流Ｉｐｍｏｓの大きさが飽和電流値Ｉｐｓａｔから減少していく。この過程では、Ｉｐｍｏｓ／ｎ＜Ｉｂｎとなり、ＰＭＯＳトランジスタＭ４とＰＭＯＳトランジスタＭ５には電流Ｉｂｐ−Ｉｐｍｏｓ／ｎが流れる。これにより、ＮＭＯＳトランジスタＭ２のゲート端子ＮＧの電位がＧＮＤから次第に上昇し、ＮＭＯＳトランジスタＭ２はオフ状態からオン状態に遷移する。
【００４３】
上述したようにＮＭＯＳトランジスタＭ２とＮＭＯＳトランジスタＭ３’とはカレントミラー回路を構成しており、ＮＭＯＳトランジスタＭ２とＮＭＯＳトランジスタＭ３’とのサイズ比は、ｎ：１に設定されている。従って、ＮＭＯＳトランジスタＭ２のドレイン−ソース間に電流Ｉｎｍｏｓが流れると、ＮＭＯＳトランジスタＭ３’のドレイン−ソース間には、Ｉｎｍｏｓ／ｎの電流が流れることになる。
【００４４】
ＮＭＯＳトランジスタＭ３’のドレイン端子は、ＮＭＯＳトランジスタＭ４’のドレイン端子および電流源Ｃｓ２に接続されているので、Ｉｎｍｏｓ／ｎ＞Ｉｂｎの場合には、ＮＭＯＳトランジスタＭ４’のドレイン−ソース間には電流は流れない。この場合には、ＮＭＯＳトランジスタＭ４’とカレントミラー回路を構成しているＮＭＯＳトランジスタＭ５’のドレイン−ソース間にも電流は流れないことになる。
【００４５】
ここで、電流ＩｎｍｏｓがＮＭＯＳトランジスタＭ２の飽和電流値Ｉｎｓａｔである場合、電流源Ｃｓ２の出力電流値Ｉｂｎは、Ｉｎｓａｔ／ｎ＝Ｉｂｎとなるように設定されている。従って、ＮＭＯＳトランジスタＭ２が完全にオンしている場合には、ＮＭＯＳトランジスタＭ４’のドレイン−ソース間には電流は流れない。しかしながら、ＰＷＭ入力がＨからＬに遷移して、ＮＭＯＳトランジスタＭ２がオフ状態からオン状態に変化する過程では、ゲート端子ＮＧの電位がＶｄｄに向けて上昇し、これに伴って、電流Ｉｎｍｏｓの大きさがゼロから飽和電流値Ｉｎｓａｔに向かって増加していく。この過程では、Ｉｎｍｏｓ／ｎ＜Ｉｂｎとなり、ＮＭＯＳトランジスタＭ４’とＮＭＯＳトランジスタＭ５’には電流Ｉｂｎ−Ｉｎｍｏｓ／ｎが流れる。これにより、ＰＭＯＳトランジスタＭ１のゲート端子ＰＧの電位がＶｄｄから次第に低下し、ＰＭＯＳトランジスタＭ１はオフ状態からオン状態に遷移する。すなわち、ＮＭＯＳトランジスタＭ４’は、ＮＭＯＳトランジスタＭ３’のドレイン−ソース間に流れる電流に基づいて、ＮＭＯＳトランジスタＭ２に流れる電流を検出する第２電流検出手段として機能し、ＮＭＯＳトランジスタＭ５’はＮＭＯＳトランジスタＭ２のゲート−ソース間電圧がしきい値電圧を下回って、検出したＮＭＯＳトランジスタＭ２の電流が一定値以下になった場合に、ＰＭＯＳトランジスタＭ１のゲート端子を充電する第２ゲート充電手段として機能する。
【００４６】
ＰＷＭ入力端子ＩＮにＨからＬに立下るＰＷＭ入力が供給される場合には、ＰＭＯＳトランジスタＭ１のゲート端子ＰＧの電位を上げるようにＮＭＯＳトランジスタＭ５’に流れる電流が次第に減少するとともに、ＮＭＯＳトランジスタＭ２のゲート端子ＮＧの電位を上げるようにＰＭＯＳトランジスタＭ５に流れる電流が次第に増加する。このように、ゲート端子ＮＧ及びゲート端子ＰＧの各々に供給される充電電流は減少と増加が逆方向に作用するので、ＮＭＯＳトランジスタＭ２のオフ状態からオン状態への遷移と同期してＰＭＯＳトランジスタＭ１がオン状態からオフ状態へ遷移する。この結果、貫通電流を防止しつつ、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２とが同時にオフする期間を短くすることが可能となる。
【００４７】
以上のように、本実施形態によれば、電流源Ｃｓ１の電流値Ｉｂｐ、電流源Ｃｓ２の電流値Ｉｂｎ、ＰＭＯＳトランジスタＭ１のサイズ、ＮＭＯＳゲートＭ２のサイズを適切に選ぶことにより、許容する貫通電流を自由に設定することができる。
また、ＰＭＯＳトランジスタＭ１が完全にオフ状態になる前に、ＮＭＯＳトランジスタＭ２をオン状態にして、ＮＭＯＳトランジスタＭ２が完全にオフ状態になる前に、ＰＭＯＳトランジスタＭ１をオン状態にするので、ＮＭＯＳトランジスタＭ２とＰＭＯＳトランジスタＭ１が同時にオフ状態になる時間を殆ど無くすことができる。
さらに、本実施形態は、ディレイ回路を用いる必要がないので、遅延時間のばらつきによる貫通電流の発生およびＮＭＯＳトランジスタＭ２とＰＭＯＳトランジスタＭ１のオフ時間の増加といった不都合もない。
【符号の説明】
【００４８】
１０……ＮＯＴ回路、２０……ＮＯＴ回路、１００……ゲートモニタ回路、Ｃｓ１……電流源、Ｃｓ２……電流源、Ｍ１……ＰＭＯＳトランジスタ（第１トランジスタ）、Ｍ２……ＮＭＯＳトランジスタ（第２トランジスタ）、Ｍ３……ＰＭＯＳトランジスタ（レプリカ回路）、Ｍ３’……ＮＭＯＳトランジスタ（レプリカ回路）、Ｍ４……ＰＭＯＳトランジスタ（第１電流検出手段）、Ｍ４’……ＮＭＯＳトランジスタ（第２電流検出手段）、Ｍ５……ＰＭＯＳトランジスタ（第１ゲート充電手段）、Ｍ５’……ＮＭＯＳトランジスタ（第２ゲート充電手段）、Ｍ６……ＰＭＯＳトランジスタ、Ｍ６’……ＮＭＯＳトランジスタ、Ｍ７……ＰＭＯＳトランジスタ、Ｍ７’……ＮＭＯＳトランジスタ。
【図１】
2013175908.tif 000003
【図２】
2013175908.tif 000004
【図３】
2013175908.tif 000005