(57)【要約】【課題】信頼性を向上することができる半導体装置及びその製造方法を提供する。【解決手段】実施形態に係る半導体装置は、第１配線と、前記第１配線上に設けられた第１イオン拡散層と、前記第１イオン拡散層上に設けられた第２配線と、前記第２配線の側面上に設けられたイオンソース電極と、を備える。【選択図】図１
2013175524.tif 000002
【特許請求の範囲】
【請求項１】
一方向に延びた複数本の第１配線と、
前記第１配線上に設けられ、アモルファスシリコンを含む第１イオン拡散層と、
前記第１イオン拡散層上に設けられ、前記第１イオン拡散層の上面の面内において前記一方向に交差する他方向に延びた複数本の第２配線と、
前記複数本の第２配線のそれぞれの側面上に設けられ、前記第１イオン拡散層におけるアモルファスシリコンに含まれる酸素濃度よりも低い酸素濃度のアモルファスシリコンを含むイオンソース電極と、
前記第２配線上及び前記イオンソース電極上に設けられ、前記イオンソース電極におけるアモルファスシリコンに含まれる酸素濃度よりも高い酸素濃度のアモルファスシリコンを含む第２イオン拡散層と、
前記第２イオン拡散層上に設けられ、前記一方向に延びた複数本の第３配線と、
を備えた半導体装置。
【請求項２】
第１配線と、
前記第１配線上に設けられた第１イオン拡散層と、
前記第１イオン拡散層上に設けられた第２配線と、
前記第２配線の側面上に設けられたイオンソース電極と、
を備えた半導体装置。
【請求項３】
前記第２配線上及び前記イオンソース電極上に設けられた第２イオン拡散層と、
前記第２イオン拡散層上に設けられた第３配線と、
をさらに備え、
前記第１配線は複数本設けられ、それぞれが一方向に延びており、
前記第２配線は複数本設けられ、前記第１イオン拡散層の上面の面内において前記一方向に交差する他方向に延びており、
前記第３配線は複数本設けられ、前記第２イオン拡散層の上面の面内において前記一方向に延びた請求項２記載の半導体装置。
【請求項４】
前記第１イオン拡散層及び前記イオンソース電極は、アモルファスシリコンを含み、
前記イオンソース電極に含まれる酸素濃度は、前記第１イオン拡散層に含まれる酸素濃度より低い請求項２または３に記載の半導体装置。
【請求項５】
基板上に第１配線を形成する工程と、
前記第１配線上にイオン拡散層を形成する工程と、
前記イオン拡散層上にイオンソース電極を形成する工程と、
前記イオンソース電極の側面上に第２配線を形成する工程と、
を備えた半導体装置の製造方法。
【請求項６】
前記イオン拡散層を形成する工程において、前記イオン拡散層は、アモルファスシリコンを含むようにし、
前記イオンソース電極を形成する工程は、
前記イオン拡散層上に芯材を形成する工程と、
前記芯材の側面上に前記イオン拡散層のアモルファスシリコンにおける酸素濃度より低い酸素濃度のアモルファスシリコン膜を形成する工程と、
前記芯材及び前記アモルファスシリコン膜を覆う金属膜を形成する工程と、
前記金属膜の金属を前記アモルファスシリコン膜に拡散させることにより前記イオンソース電極を形成する工程と、
を有する請求項５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ワード線とビット線との交差部に、可変抵抗素子を含むメモリセルを接続し、このメモリセルをアレイ状に配置した半導体記憶装置、いわゆるクロスポイント型メモリ装置が注目されている。
【０００３】
この種の抵抗変化メモリ装置としては、例えば、ＰＣＲＡＭ（Phase Change RAM）、ＲｅＲＡＭ（Resistive RAM）、ＣＢＲＡＭ（Conductive Bridging RAM）が知られている。これらの可変抵抗メモリの特徴は、抵抗値の変化を情報として記憶する点にある。そのうち、ＰＣＲＡＭ及びＲｅＲＡＭをクロスポイント型メモリ装置に適用する場合には、今まで半導体装置に使用されたことがない材料が使用されるため、データ保持特性等において信頼性の高い半導体装置とすることは困難であった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１２４４５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、信頼性を向上することができる半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体装置は、第１配線と、前記第１配線上に設けられた第１イオン拡散層と、前記第１イオン拡散層上に設けられた第２配線と、前記第２配線の側面上に設けられたイオンソース電極と、を備える。
【０００７】
また、実施形態に係る半導体装置の製造方法は、基板上に第１配線を形成する工程と、前記第１配線上にイオン拡散層を形成する工程と、前記イオン拡散層上にイオンソース電極を形成する工程と、前記イオンソース電極の側面上に第２配線を形成する工程と、を備える。
【図面の簡単な説明】
【０００８】
【図１】（ａ）は、実施形態に係る半導体装置を例示する斜視図であり、（ｂ）は、実施形態に係る半導体装置において、セルを例示する断面図である。
【図２】（ａ）〜（ｃ）は、ＣＢＲＡＭの動作を説明する図であり、（ｄ）は、実施形態に係る半導体装置の動作を説明する図である。
【図３】（ａ）は、実施形態に係る半導体装置の製造方法を例示する工程斜視図であり、（ｂ）は、実施形態に係る半導体装置の製造方法において、セルを例示する工程断面図である。
【図４】（ａ）は、実施形態に係る半導体装置の製造方法を例示する工程斜視図であり、（ｂ）は、実施形態に係る半導体装置の製造方法において、セルを例示する工程断面図である。
【図５】（ａ）は、実施形態に係る半導体装置の製造方法を例示する工程斜視図であり、（ｂ）は、実施形態に係る半導体装置の製造方法において、セルを例示する工程断面図である。
【図６】（ａ）は、実施形態に係る半導体装置の製造方法を例示する工程斜視図であり、（ｂ）は、実施形態に係る半導体装置の製造方法において、セルを例示する工程断面図である。
【図７】（ａ）は、実施形態に係る半導体装置の製造方法を例示する工程斜視図であり、（ｂ）は、実施形態に係る半導体装置の製造方法において、セルを例示する工程断面図である。
【図８】（ａ）は、実施形態に係る半導体装置の製造方法を例示する工程斜視図であり、（ｂ）は、実施形態に係る半導体装置の製造方法において、セルを例示する工程断面図である。
【図９】（ａ）は、実施形態に係る半導体装置の製造方法を例示する工程斜視図であり、（ｂ）は、実施形態に係る半導体装置の製造方法において、セルを例示する工程断面図である。
【図１０】（ａ）は、実施形態に係る半導体装置の製造方法を例示する工程斜視図であり、（ｂ）は、実施形態に係る半導体装置の製造方法において、セルを例示する工程断面図である。
【図１１】（ａ）は、実施形態に係る半導体装置の製造方法を例示する工程斜視図であり、（ｂ）は、実施形態に係る半導体装置の製造方法において、セルを例示する工程断面図である。
【図１２】（ａ）は、実施形態に係る半導体装置の製造方法を例示する工程斜視図であり、（ｂ）は、実施形態に係る半導体装置の製造方法において、セルを例示する工程断面図である。
【図１３】（ａ）は、実施形態に係る半導体装置の製造方法を例示する工程斜視図であり、（ｂ）は、実施形態に係る半導体装置の製造方法において、セルを例示する工程断面図である。
【図１４】（ａ）は、実施形態に係る半導体装置の製造方法を例示する工程斜視図であり、（ｂ）は、実施形態に係る半導体装置の製造方法において、セルを例示する工程断面図である。
【図１５】（ａ）は、実施形態に係る半導体装置の製造方法を例示する工程斜視図であり、（ｂ）は、実施形態に係る半導体装置の製造方法において、セルを例示する工程断面図である。
【図１６】（ａ）は、実施形態に係る半導体装置の製造方法を例示する工程斜視図であり、（ｂ）は、実施形態に係る半導体装置の製造方法において、セルを例示する工程断面図である。
【図１７】（ａ）は、実施形態に係る半導体装置の製造方法を例示する工程斜視図であり、（ｂ）は、実施形態に係る半導体装置の製造方法において、セルを例示する工程断面図である。
【図１８】（ａ）は、実施形態に係る半導体装置の製造方法を例示する工程斜視図であり、（ｂ）は、実施形態に係る半導体装置の製造方法において、セルを例示する工程断面図である。
【図１９】（ａ）は、実施形態に係る半導体装置の製造方法を例示する工程斜視図であり、（ｂ）は、実施形態に係る半導体装置の製造方法において、セルを例示する工程断面図である。
【図２０】（ａ）は、実施形態に係る半導体装置の製造方法を例示する工程斜視図であり、（ｂ）は、実施形態に係る半導体装置の製造方法において、セルを例示する工程断面図である。
【図２１】実施形態の比較例に係る半導体装置を例示する斜視図である。
【図２２】（ａ）〜（ｃ）は、実施形態の比較例に係る半導体装置の製造方法を例示する工程断面図である。
【図２３】（ａ）〜（ｃ）は、実施形態の比較例に係る半導体装置の製造方法を例示する工程断面図である。
【発明を実施するための形態】
【０００９】
（実施形態）
次に、実施形態について説明する。
図１（ａ）は、実施形態に係る半導体装置を例示する斜視図であり、（ｂ）は、実施形態に係る半導体装置において、セルを例示する断面図である。
図１（ａ）及び（ｂ）に示すように、本実施形態に係る半導体装置１においては、半導体基板（基板）１１が設けられている。半導体基板１１の上部には駆動回路（図示せず）が設けられている。半導体装置１１上には、駆動回路（図示せず）を覆うように層間絶縁膜１２が設けられている。層間絶縁膜１２は、例えば、シリコン酸化膜である。
【００１０】
層間絶縁膜１２上には、ワード線配線層１３が設けられている。ワード線配線層１３には、層間絶縁膜１２の上面に平行な面内において一方向に延びる複数本のワード線１３ａが設けられている。ワード線１３ａが延びる方向をワード線方向１３ｄという。各ワード線１３ａは、ワード線方向１３ｄに直交する方向に周期的に配置されている。ワード線１３ａの上面及び下面は、ワード線配線層１３の上面及び下面と同じ面である。ワード線配線層１３において、隣り合うワード線１３ａ間には、芯材１４及び層間絶縁膜１５が交互に配置されている。したがって、ワード線方向１３ｄに直交する方向において、芯材１４が配置された周期及び層間絶縁膜１５が配置された周期は、ワード線１３ａが配置された周期の２倍である。芯材１４及び層間絶縁膜１５の上面及び下面は、ワード線配線層１３の上面及び下面と同じ面である。ワード線１３ａは、例えばタングステン（Ｗ）を材料に含む。芯材１５は、層間絶縁膜１２と同じ誘電率の絶縁材料、例えば、酸化シリコンを材料に含む。膜層間絶縁膜１５は、例えば、酸化シリコンを材料に含む。
【００１１】
ワード線配線層１３上には、イオン拡散層１６が設けられている。イオン拡散層１６は、酸化シリコンまたは酸素を添加したアモルファスシリコンを材料とする。酸素を添加したアモルファスシリコンの場合には、金属イオンが製造工程の熱履歴によって過度に拡散することを防止するため、アモルファスシリコンに添加する酸素濃度を１×１０２０ｃｍ−３以上とするのが好ましい。また、スイッチ特性のエンデュランス特性の劣化の観点から、酸素濃度を１×１０２２ｃｍ−３以下とするのが好ましい。
イオン拡散層１６の膜厚を、セット電圧の低減の観点から、３０ｎｍ以下とする。また、ＯＦＦ状態でのリーク電流やリバース電流抑制の観点から、１０ｎｍ以上とする。
イオン拡散層１６は、ワード線１３ａ及びビット線１７ａに対し抵抗が高くなるように、添加する酸素濃度や膜厚を設定する。
【００１２】
イオン拡散層１６上には、ビット線配線層１７が設けられている。ビット線配線層１７には、イオン拡散層１６の上面に平行な面内において、ワード線方向１３ｄに交差する方向、例えば、ワード線方向１３ｄに直交する方向に延びる複数本のビット線１７ａが設けられている。ビット線が延びる方向をビット線方向１７ｄという。各ビット線１７ａはワード線方向１３ａに周期的に配置されている。ビット線１７ａの上面及び下面は、ビット線配線層１７の上面及び下面と同じ面である。ビット線配線層１７において隣り合うビット線１７ａ間には、芯材１４及び層間絶縁膜１５が交互に配置されている。したがって、ワード線方向１３ｄにおいて芯材１４が配置された周期及び層間絶縁膜１５が配置された周期は、ビット線１７ａが配置された周期の２倍である。ビット線１７ａは、例えばタングステン（Ｗ）を材料に含む。
【００１３】
ビット線１７ａと芯材１４との間にはイオンソース電極１８が設けられている。イオンソース電極１８は、ビット線１７ａの側面に沿って形成されている。イオンソース電極１８は、例えば、銀（Ａｇ）を高濃度に含むアモルファスシリコンを材料に含む。イオンソース電極１８がアモルファスシリコン膜である場合には、アモルファスシリコン膜に含まれる酸素濃度を、１×１０１８原子ｃｍ−３以下に設定する。イオンソース電極１８は、ビット線１７ａに沿って繋がっている。
【００１４】
ビット線配線層１７上には、イオン拡散層１６が設けられている。イオン拡散層１６上には、ワード線配線層１３が設けられている。ワード線配線層１３の構成は上述したものと同様の構成である。ワード線１３ａとビット線１７ａとの交点によりメモリセル３１が形成される。イオンソース電極１８は、ビット線１７ａを挟んだ上下のメモリセル３１の共通なイオンソース電極１８として機能する。半導体装置１においては、図１に示す構成が上下方向に繰り返し配置されている。図１は、１つの基本単位を示している。
【００１５】
次に、本実施形態に係る半導体装置１の動作について説明する。
図２（ａ）〜（ｃ）は、ＣＢＲＡＭの動作を説明する図であり、（ｄ）は、実施形態に係る半導体装置の動作を説明する図である。
先ず、ＣＢＲＡＭについて説明する。
図２（ａ）に示すように、ＣＢＲＡＭ１９には、対向電極２０ａが設けられている。対向電極２０ａ上にはイオン拡散層１６ａが設けられている。イオン拡散層１６ａ上には金属電極２０ｂが設けられている。
図２（ｂ）に示すように、対向電極２０ａ及び金属電極２０ｂ間に電圧を印加する。例えば、対向電極２０ａに対して金属電極２０ｂを正極側になるように印加すると、イオン拡散層１６ａに金属電極２０ｂから金属イオンがイオン伝導して、伝導パス２１が形成される。これにより、対向電極２０ａ及び金属電極２０ｂ間は低抵抗化して、ＯＮ状態となる。
図２（ｃ）に示すように、逆方向に所定の電圧以上の電圧を印加すると、金属イオンが逆方向にイオン伝導する。これにより、伝導パス２１は金属電極２０ｂに戻り、対向電極２０ａ及び金属電極２０ｂ間は高抵抗化して、ＯＦＦ状態となる。このような動作を利用することにより、ＣＢＲＡＭ１９を、スイッチング素子として用いることができる。
【００１６】
次に、本実施形態に係る半導体装置１の動作について説明する。
図２（ｄ）に示すように、半導体装置１において、選択されたワード線１３ａとビット線１７ａとの間に所定の電圧を印加する。例えば、ワード線１３ａに対してビット線１７ａを正極側になるように印加すると、ワード線１３ａ及びビット線１７ａ間に電界が生じる。ビット線１７ａの側面に形成されたイオンソース電極１８からイオン拡散層１６に拡散した金属イオンは、発生した電界により伝導パス２１を形成する。伝導パス２１は、ワード線１３ａ及びビット線１７ａ間において、イオンソース電極１８からイオン拡散層１６へ金属イオンが電界拡散することにより自己整合的に形成される。この伝導パス２１により１つのメモリセルが構成されて、１ビットの情報が格納される。これにより、ワード線１３とビット線１１とを含むメモリセル３１が形成される。このようにして、半導体装置１は、例えば、クロスポイント型のメモリ装置として動作する。
【００１７】
次に、本実施形態に係る半導体装置１の製造方法について説明する。
図３（ａ）〜図２０（ａ）は、実施形態に係る半導体装置の製造方法を例示する工程斜視図であり、図３（ｂ）〜図２０（ｂ）は、実施形態に係る半導体装置の製造方法において、セルを例示する工程断面図である。
【００１８】
図３（ａ）及び（ｂ）に示すように、駆動回路（図示せず）が形成された半導体基板１１上に層間絶縁膜１２として、例えばシリコン酸化膜を形成する。次に、層間絶縁膜１２上に、芯材１４となる膜（図示せず）を形成する。芯材１４となる膜（図示せず）として、例えば、層間絶縁膜１２と同じ誘電率の絶縁膜、例えばシリコン酸化膜を用いる。その後、例えば、ライン加工により、パターニングして、層間絶縁膜１２の上面において一方向に延びる複数本の芯材１４を形成する。芯材１４を、配線ピッチの２倍、すなわち、ワード線１３ａが配置される周期の２倍の周期で配置されるように形成する。また、芯材１４の幅及び芯材１４間のスペースの幅を、ワード線１３ａの幅ｄの２倍の幅となるように形成する。
【００１９】
次に、図４（ａ）及び（ｂ）に示すように、芯材１４を、例えば薬液処理またはＲＩＥ（reactive ion etching：反応性イオンエッチング）法によりシュリンクさせて、芯材１４の幅を１／２にする。このようにして、芯材１４の幅を、ワード線１３ａの幅ｄと同じ幅とし、芯材１４間のスペースを、ワード線１３ａの幅ｄの３倍となるようにする。
【００２０】
次に、図５（ａ）及び（ｂ）に示すように、芯材１４を覆うように層間絶縁膜１２上に、金属膜１３ｂ、例えば、タングステン（Ｗ）をＣＶＤ（chemical vapor deposition：化学気相成長）法により形成する。
【００２１】
その後、図６（ａ）及び（ｂ）に示すように、金属膜１３ｂに対してＲＩＥ法による異方性エッチングを行い、金属膜１３ｂにおける芯材１４の側面上の部分以外の部分を除去する。これにより、芯材１４の側面上にワード線１３ａが形成される。ワード線１３ａは、層間絶縁膜１２上に、周期的に配置される。芯材１４間の幅はワード線１３ａの幅ｄの３倍であるので、ワード線１３ａにおける芯材１４と反対側の側面１３ｃには、幅ｄのスペースが形成される。ワード線１３ａが延びる方向をワード線方向１３ｄという。ワード線方向１３ｄに直交する方向をビット線方向１７ｄという。
【００２２】
次に、図７（ａ）及び（ｂ）に示すように、層間絶縁膜１２上に、芯材１４及びワード線１３ａを覆い、ワード線１３ａの側面１３ｃ間のスペースを埋めるように層間絶縁膜１５ａを形成する。
その後、図８（ａ）及び（ｂ）に示すように、ＣＭＰ（chemical mechanical polishing：化学的機械研磨）法により、芯材１４及びワード線１３ａの上面が露出するまで層間絶縁膜１５ａを平坦化する。これにより、ワード線配線層１３が形成される。ワード線１３ａの側面１３ｃ間には、層間絶縁膜１５が埋め込まれている。
【００２３】
次に、図９（ａ）及び（ｂ）に示すように、ワード線配線層１３上に、イオン拡散層１６を形成する。図９（ａ）に示す半導体装置１は、図８（ａ）に示す半導体装置１に対して、水平面内において時計の針の回転方向に９０°回転させている。
イオン拡散層１６は、例えば、酸化シリコンまたは酸素を添加したアモルファスシリコンを材料とする。酸素を添加したアモルファスシリコンの場合には、イオン拡散層１６における金属イオンが製造工程の熱履歴によって過度に拡散することを防止するため、アモルファスシリコンに添加する酸素濃度を１×１０２０ｃｍ−３以上とするのが好ましい。また、スイッチ特性のエンデュランス特性の劣化の観点から、アモルファスシリコンに添加する酸素濃度を１×１０２２ｃｍ−３以下とするのが好ましい。
イオン拡散層１６の膜厚を、セット電圧の低減の観点から、３０ｎｍ以下とする。また、ＯＦＦ状態でのリーク電流やリバース電流抑制の観点から、１０ｎｍ以上とする。
【００２４】
次に、図１０（ａ）及び（ｂ）に示すように、イオン拡散層１６上に、芯材１４となる膜（図示せず）を形成する。その後、例えば、ライン加工により、パターニングして、層間絶縁膜１２の上面においてビット線方向１７ｄ方向に延びる複数の芯材１４を形成する。芯材１４を、配線ピッチの２倍、すなわち、ワード線１３ａが配置される周期の２倍の周期で配置されるように形成する。また、芯材１４の幅を、ワード線１３ａの幅ｄと同じ幅とし、芯材１４間のスペースを、ワード線１３ａの幅ｄの３倍となるようにする。
【００２５】
次に、図１１（ａ）及び（ｂ）に示すように、芯材１４を覆うように、イオン拡散層１６上に、アモルファスシリコン膜１８ａを形成する。アモルファスシリコン膜に含まれる酸素濃度を、１×１０１８原子ｃｍ−３以下に設定する。
そして、図１２（ａ）及び（ｂ）に示すように、アモルファスシリコン膜１８ａに対してＲＩＥ法により異方性エッチングを行い、アモルファスシリコン膜１８ａにおける芯材１４の側面上の部分以外の部分を除去する。イオン拡散層１６をアモルファスシリコン膜とした場合でも、アモルファスシリコン膜に含まれる酸素濃度を高くしているため、アモルファスシリコン膜１８ａのみ選択的にエッチングされる。これにより、芯材１４の側面上にアモルファスシリコン膜１８ａが形成される。
【００２６】
次に、図１３（ａ）及び（ｂ）に示すように、イオン拡散層１６上に、芯材１４及び芯材１４の側面上に形成されたアモルファスシリコン膜１８ａを覆うように、金属膜１８ｂを形成する。金属膜１８ｂの材料は、銅（Ｃｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）及びチタン（Ｔｉ）からなる群より選択された少なくとも１つの金属を含むようにする。例えば、銀（Ａｇ）とする。
【００２７】
次に、図１４（ａ）及び（ｂ）に示すように、３００℃〜４００℃の範囲でアニールすることにより、アモルファスシリコン膜１８ａに、金属膜１８ｂに含まれる金属を、イオンソース電極１８のイオン源として拡散させる。このとき、イオン拡散層１６は、酸素濃度が高いため、金属膜１８ｂに含まれる金属はイオン拡散層１６に拡散しにくい。金属膜１８ｂに含まれる金属は、アモルファスシリコン膜１８ａに選択的に拡散する。
その後、図１５（ａ）及び（ｂ）に示すように、ウェットエッチングにより、金属膜１８ｂを除去する。このようにして、イオンソース電極１８を形成する。
【００２８】
次に、図１６（ａ）及び（ｂ）に示すように、イオン拡散層１６上に、芯材１４及び芯材１４の側面上に形成したイオンソース電極１８を覆うように、金属膜１７ｂ、例えばタングステン（Ｗ）をＣＶＤ法により形成する。
その後、図１７（ａ）及び（ｂ）に示すように、金属膜１７ｂに対してＲＩＥ法により異方性エッチングを行い、芯材１４の側面上以外の部分を除去する。これにより、芯材１４の側面上にビット線１７ａが形成される。ビット線１７ａと芯材１４との間には、イオンソース電極１８が配置されている。ビット線１７ａにおけるイオンソース電極１８と反対側の側面１７ｃには、幅ｄのスペースが形成される。
【００２９】
次に、図１８（ａ）及び（ｂ）に示すように、芯材１４、芯材１４の側面上に形成したイオンソース電極１８及びビット線１７ａを覆い、ビット線１７ｃの側面１７ｃ間のスペースを埋めるように、イオン拡散層１６上に、層間絶縁膜１５ａを形成する。
その後、図１９（ａ）及び（ｂ）に示すように、ＣＭＰ法により、芯材１４、イオンソース電極１８及びビット線１７ａの上面が露出するまで層間絶縁膜１５ａを平坦化する。これにより、ビット線配線層１７が形成される。ビット線１７ａの側面１７ｃ間には、層間絶縁膜１５が埋め込まれている。
【００３０】
次に、図２０（ａ）及び（ｂ）に示すように、ビット線配線層１７上に、イオン拡散層１６を形成する。
その後、図３（ａ）及び（ｂ）〜図８（ａ）及び（ｂ）に示す工程を行い、イオン拡散層１６上に、ワード線配線層１３を形成する。
このようにして、図１に示す半導体装置１が製造される。
【００３１】
次に、本実施形態の効果について説明する。
本実施形態の半導体装置１のイオンソース電極１８は、ビット線１７ａの側面上に形成され、ワード線１３ａ及びビット線１７ａ間に形成されていない。よって、イオンソース電極１８から過剰に金属イオンが供給されない。金属イオンの伝導パス２１からなるフィラメントの制御が容易である。よって、ワード線１３ａ及びビット線１７ａ間のショートを抑制した信頼性の高い半導体装置１とすることができる。
【００３２】
また、ＣＢＲＡＭをクロスポイント型のメモリ素子に応用している。この場合には、選択セルと対向する非選択セルに、選択セルと同等の逆バイアス電圧がかかる。しかし、ＣＢＲＡＭは、セル自体が整流特性を有するため、整流素子を設ける必要がない。よって、半導体装置１を微細化することができ、セルの構造をシンプルにすることができる。
【００３３】
本実施形態においては、ワード線１３ａ、ビット線１７ａ、層間絶縁膜１５及びイオンソース電極１８を自己整合的に形成する。よって、フォトリソグラフィー及びエッチングのコストが増加しない。
ワード線１３ａ及びビット線１７ａ間に配置するイオン拡散層１６を層状に形成する。よって、イオン拡散層１６を加工しないため、フォトリソグラフィー及びエッチングのコストが増加しない。
【００３４】
イオン拡散層１６におけるアモルファスシリコン膜に含まれる酸素濃度を１×１０２０ｃｍ−３以上としている。これにより、製造工程中における金属膜１８ｂに含まれる金属の拡散を抑制することができる。一方、イオンソース電極１８となるアモルファスシリコン膜１８ａに含まれる酸素濃度を１×１０１８原子ｃｍ−３以下に設定する。これにより、金属膜１８ｂに含まれる金属は、アモルファスシリコン膜１８に拡散する。よって、自己整合的にイオンソース電極１８を形成することができる。
ワード線ビット線を芯材１４及びイオンソース電極１８の側面上に自己整合的に形成している。よって、フォトリソグラフィー及びエッチングのコストが増加しない。
【００３５】
（実施形態の比較例）
次に、実施形態の比較例について説明する。
図２１は、実施形態の比較例に係る半導体装置を例示する斜視図である。
図２１に示すように、本比較例に係る半導体装置１０１には、駆動回路が設けられた半導体基板（図示せず）が設けられている。半導体基板（図示せず）上には、層間絶縁膜（図示せず）が設けられている。
【００３６】
層間絶縁膜（図示せず）には、層間絶縁膜（図示せず）の上面に平行な面内において一方向に延びる複数本のワード線１３ａを含むワード線配線層１３と、一方向に対して交差、例えば直交する他方向に延びる複数本のビット線１７ａを含むビット線配線層１７とが、半導体基板（図示せず）上に層間絶縁膜（図示せず）を介して交互に積層されている。ワード線１３ａ及びビット線１７ａは、例えば、タングステン（Ｗ）を材料としている。また、ワード線１３ａ同士、ビット線１７ａ同士、ワード線１３ａとビット線１７ａとは、相互に接していない。
【００３７】
そして、各ワード線１３ａと各ビット線１７ａとの最近接点には、半導体基板（図示せず）の上方に延びるピラー２２ａ及び２２ｂが設けられている。ピラー２２ａは、ワード線１３ａの上面とビット線１７ａの下面との間に配置されている。ピラー２２ａは、下から順にバリアメタル層２３、イオン拡散層１６、イオンソース電極１８、バリアメタル２３及びコンタクトメタル２６を含んでいる。ピラー２２ｂは、ビット線１７ａの上面とワード線１３ａの下面との間に形成されている。ピラー２２ｂは、下から順に、バリアメタル層２３、イオンソース電極１８、イオン拡散層１６、バリアメタル２３及びコンタクトメタル２６を含んでいる。クロスポイント型不揮発メモリは、ワード線１３ａとビット線１７ａとの最近接点毎にメモリセルが配置されたクロスポイント型の装置である。
【００３８】
次に、本比較例に係る半導体装置１０１の製造方法について説明する。
図２２（ａ）〜（ｃ）及び図２３（ａ）〜（ｃ）は、実施形態の比較例に係る半導体装置の製造方法を例示する工程断面図である。
図２２（ａ）に示すように、半導体基板１１、例えばシリコン基板上に、ＭＯＳＦＥＴ（図示せず）、コンタクト（図示せず）および層間絶縁膜１２を形成する。そして、ＲＩＥ及びダマシンにより、層間絶縁膜１２上に形成された溝２７ａの内部に、金属、例えばタングステンを埋め込んで、ワード線１３ａを形成する。
【００３９】
次に、図２２（ｂ）に示すように、層間絶縁膜１２及びワード線１３ａ上に、下から順にバリアメタル２３、イオン拡散層１６、イオンソース電極１８、バリアメタル２３及びコンタクトメタル２６を含む積層膜２２ｃを形成する。
次に、図２２（ｃ）に示すように、積層膜２２ｃに対してＲＩＥ法によりエッチングを行い、ピラー２２ａを形成する。
【００４０】
次に、図２３（ａ）に示すように、層間絶縁膜１２上に、ピラー２２ａを覆うように、層間絶縁膜１５ａを形成する。
そして、図２３（ｂ）に示すように、層間絶縁膜１５ａに対してＣＭＰ法を行い、層間絶縁膜１５ａの上面を平坦化する。その後、層間絶縁膜１５ａの上面に溝２７ｂを形成する。溝２７ｂの底面に、ピラー２２ａの上面を露出させる。そして、溝２７ｂの内部にビット線１７ａを形成する。
【００４１】
次に、図２３（ｃ）に示すように、層間絶縁膜１５及びビット線１７ａ上に、下から順にバリアメタル２３、イオンソース電極１８、イオン拡散層１６、バリアメタル２３及びコンタクトメタル２６を含む積層膜を形成する。積層膜に対してＲＩＥ法によりエッチングを行い、ピラー２２ｂを形成する。次に、層間絶縁膜１５ａ上に、ピラー２２ｂを覆うように、層間絶縁膜１２ａを形成する。そして、層間絶縁膜１２ａに対してＣＭＰ法を行い、層間絶縁膜１２ａの上面を平坦化する。その後、層間絶縁膜１２ａの上面に溝２７ａを形成する。溝２７ａの底面に、ピラー２２ｂの上面を露出させる。そして、溝２７ａの内部にワード線線１３ａを形成する。
このようにして、図２１に示す比較例に係る半導体装置１０１が製造される。
【００４２】
本比較例の半導体装置１０１におけるイオンソース電極１８は、ワード線１３ａ及びビット線１７ａ間に形成される。よって、イオンソース電極１８から過剰に金属イオンが供給される。金属イオンの伝導パス２１からなるフィラメントの制御が困難である。よって、ワード線１３ａ及びビット線１７ａ間にショートが発生するので、半導体装置１０１の信頼性は低下する。
【００４３】
また、イオン拡散層１６及びイオンソース電極１８を含むピラー２２ａ及び２２ｂを、積層膜２２ｃのエッチングにより加工する。そのため、成膜、フォトリソグラフィー及びエッチングのコストが増加する。
【００４４】
以上説明した実施形態によれば、信頼性を向上することができる半導体装置及びその製造方法を提供することができる。
【００４５】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００４６】
１、１０１：半導体装置、１１：半導体基板、１２、１２ａ、１５、１５ａ：層間絶縁膜、１３：ワード線配線層、１３ａ：ワード線、１３ｂ：金属膜、１３ｃ：側面、１３ｄ：ワード線方向、１４：芯材、１６、１６ａ：イオン拡散層、１７：ビット線配線層、１７ａ：ビット線、１７ｂ：金属膜、１７ｃ：側面、１７ｄ：ビット線方向、１８：イオンソース電極、１８ａ：アモルファスシリコン膜、１８ｂ：金属膜、１９：ＣＢＲＡＭ、２０ａ：対向電極、２０ｂ：金属電極、２１：伝導パス、２２ａ、２２ｂ：ピラー、２２ｃ、２２ｄ：積層膜、２３：バリアメタル、２６：コンタクトメタル、２７ａ、２７ｂ：溝、３１：メモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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