(57)【要約】【課題】半導体素子のスイッチング損失および電圧ストレス並びにＥＭＩを抑制する。【解決手段】ＭＯＳＦＥＴＱｍをオンすると、直流電源２からＭＯＳＦＥＴＱｍ、キャパシタＣ２、ダイオードＤ３、インダクタＬｓ、キャパシタＣ１を通る第１共振経路で電流が流れる。キャパシタＣ１の容量値がキャパシタＣ２の容量値よりも小さい場合、キャパシタＣ１の電圧はキャパシタＣ２の電圧よりも先に入力電圧Ｖｓに達し、インダクタＬｓ、ダイオードＤ１、キャパシタＣ２、ダイオードＤ３を通る第２共振経路により、インダクタＬｓのエネルギーがキャパシタＣ２に移される。共振電流がゼロになると、キャパシタＣ２の電圧が入力電圧Ｖｓ付近に達する。ＭＯＳＦＥＴＱｍをオフすると、キャパシタＣ１、Ｃ２の蓄積電荷が、ダイオードＤ１、Ｄ２およびインダクタＬｍを介して流れる。その後、ダイオードＤｆを介して還流電流が流れる。【選択図】図１
2013135570.tif 000002
【特許請求の範囲】
【請求項１】
入力端子の一端から出力端子の一端に至る第１電源線に中間ノードを挟んで直列に介在する主スイッチング素子および主インダクタと、
前記第１電源線の中間ノードと前記入力端子の他端から前記出力端子の他端に至る第２電源線との間に並列に接続された共振回路および還流ダイオードと、
前記出力端子からの出力電圧または出力電流に基づいて前記主スイッチング素子を制御する制御回路とを備え、
前記共振回路は、
前記第１電源線と前記第２電源線との間に第１ノードを挟んで直列に接続された第１ダイオードおよび第１キャパシタと、
前記第１電源線と前記第２電源線との間に第２ノードを挟んで直列に接続された第２キャパシタおよび第２ダイオードと、
前記第１ノードと前記第２ノードとの間に直列に接続された共振インダクタおよび第３ダイオードとを備えて構成されており、
前記制御回路は、前記主スイッチング素子をオン駆動して前記第１キャパシタと前記第２キャパシタを充電した後、前記主スイッチング素子をオフ駆動して前記第１キャパシタと前記第２キャパシタを放電させることを特徴とするＤＣ−ＤＣコンバータ。
【請求項２】
前記制御回路は、前記主スイッチング素子をオン駆動した後、前記共振インダクタに流れる電流がゼロになった後に前記主スイッチング素子をオフ駆動することを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
【請求項３】
前記制御回路は、前記主スイッチング素子をオフ駆動した後、前記第１キャパシタおよび前記第２キャパシタに流れる電流がゼロになった後に前記主スイッチング素子をオン駆動することを特徴とする請求項１または２記載のＤＣ−ＤＣコンバータ。
【請求項４】
前記制御回路は、前記第１キャパシタおよび前記第２キャパシタに流れる電流がゼロになった後、さらに前記還流ダイオードに流れる電流がゼロになった後に前記主スイッチング素子をオン駆動することを特徴とする請求項３記載のＤＣ−ＤＣコンバータ。
【請求項５】
前記還流ダイオードおよび前記第１ないし第３ダイオードのうちの一部または全てがトランジスタに置き替えられており、
前記制御回路は、前記トランジスタに置き替えられるダイオードの通電期間において当該トランジスタをオン駆動することを特徴とする請求項１ないし４の何れかに記載のＤＣ−ＤＣコンバータ。
【請求項６】
前記入力端子と前記出力端子との間に、前記主スイッチング素子と前記主インダクタと前記共振回路と前記還流ダイオードとからなる回路が複数組並列に設けられ、
前記制御回路は、互いに異なる位相角で前記各主スイッチング素子を駆動することを特徴とする請求項１ないし５の何れかに記載のＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、共振回路を備えたＤＣ−ＤＣコンバータに関する。
【背景技術】
【０００２】
電力変換器の電力密度および／または効率を改善するため、様々な種類の回路の接続形態が考案されている。例えばインダクタ、キャパシタ、変圧器などの受動要素は、これらの要素を通して通過する信号の周波数を高めることによりサイズを縮小することができる。しかし、スイッチング周波数が増加すると、電力変換器の性能は、スイッチング素子の損失によって制限される。半導体素子のスイッチング損失は、ターンオン期間またはターンオフ期間に発生する。
【０００３】
例えば、特許文献１に記載されたＤＣ−ＤＣコンバータは、共振技術によってスイッチング損失を低減することにより変換効率を高めている。このＤＣ−ＤＣコンバータは、２つのスイッチング素子、インダクタ、変圧器、２つのキャパシタおよび２つのダイオードからなる共振回路を用いることにより、ソフトスイッチングを可能とし、スイッチング損失を低減している。
【０００４】
しかしながら、この回路形態には以下のような不都合が存在する。
（１）共振回路内のエネルギーが入力電源または負荷に回生されない消散的な電流循環経路を持つ。
（２）共振動作によりスイッチング素子に高い電圧ストレスが加わる。
（３）２つのスイッチング素子が必要になる。このため、両スイッチング素子が同時にオンすることがないようにデッドタイムを付加する特別なゲートドライバが必要になる。デッドタイム期間内では出力側に電力を送ることができないので、電力損失（デッドタイム損失）が発生する。さらに、スイッチング素子の数が増えるので、ＤＣ−ＤＣコンバータのサイズとコストが増大する。
（４）大きい変圧器は、システムのサイズとコストを増大させる。
（５）二次側の半導体素子（ダイオード）がハードスイッチングになる。ダイオードのハードスイッチングとは、少数キャリアの蓄積効果により、リカバリー時間の間ダイオードが逆方向に通電する非理想的なスイッチングであり、損失が発生する。
【０００５】
この他、特許文献２に記載された共振電力コンバータは、ＰＷＭと可変周波数変調を用いることにより広い入力電圧レンジで動作可能に構成されている。特許文献３に記載されたハーフブリッジ共振コンバータは、デューティサイクルを制御することにより、一定周波数動作とＺＶＳ動作を行う。特許文献４に記載された共振電力コンバータは、ブリッジスイッチ回路に対しデューティサイクルが５０％のバースト幅信号を出力するバーストモードトリガーユニットを用いることにより、無負荷時または軽負荷時のコンバータ効率を高めている。しかし、これら特許文献２ないし４に開示されたコンバータも、上述した（１）ないし（５）と同一または類似の不都合が生じる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第７９５２３３４号明細書
【特許文献２】米国特許第７９９０７３９号明細書
【特許文献３】米国特許第７９４８７７５号明細書
【特許文献４】米国特許出願公開第２０１１／００８５３５４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は上記事情に鑑みてなされたもので、その目的は、半導体素子のスイッチング損失および電圧ストレス並びにＥＭＩを抑制でき、サイズとコストの増大も抑えられるＤＣ−ＤＣコンバータを提供することにある。
【課題を解決するための手段】
【０００８】
請求項１に記載したＤＣ−ＤＣコンバータは、入力端子の一端から出力端子の一端に至る第１電源線に中間ノードを挟んで直列に介在する主スイッチング素子および主インダクタと、第１電源線の中間ノードと入力端子の他端から出力端子の他端に至る第２電源線との間に並列に接続された共振回路および還流ダイオードと、出力端子からの出力電圧または出力電流に基づいて主スイッチング素子を制御する制御回路とを備えている。
【０００９】
上記構成のうち共振回路を除く回路部分は、降圧チョッパ型のＤＣ−ＤＣコンバータを構成している。しかし、従来構成の降圧チョッパ回路では、主スイッチング素子および還流ダイオードがハードスイッチングになる。すなわち、主スイッチング素子がターンオフする時にＺＶＳ（Zero-Voltage Switching）およびＺＣＳ（Zero-Current Switching）にならず、ターンオンする時にもＺＶＳおよびＺＣＳにならない。また、主スイッチング素子がターンオンした時に、還流ダイオードは、少数キャリアの蓄積効果により逆方向にリカバリー電流を流す。こうしたハードスイッチングは変換効率の低下をもたらす。
【００１０】
そこで、上記半導体素子（主スイッチング素子、還流ダイオード）のソフトスイッチングを実現するため、共振回路を付加している。この共振回路は、第１電源線と第２電源線との間に第１ノードを挟んで直列に接続された第１ダイオードおよび第１キャパシタと、第１電源線と第２電源線との間に第２ノードを挟んで直列に接続された第２キャパシタおよび第２ダイオードと、第１ノードと第２ノードとの間に直列に接続された共振インダクタおよび第３ダイオードとを備えている。制御回路は、主スイッチング素子をオン駆動して第１キャパシタと第２キャパシタを充電した後、主スイッチング素子をオフ駆動して第１キャパシタと第２キャパシタを放電させる。この構成による作用、効果は以下の通りである。ただし、ダイオードの順方向電圧は低いので近似的にゼロとして説明する。また、共振回路に流れる電流を共振電流と称す。
【００１１】
制御回路が主スイッチング素子をオン駆動すると、入力端子から主スイッチング素子、第２キャパシタ、第３ダイオード、共振インダクタおよび第１キャパシタを通る第１共振経路を介して共振電流が流れる。共振電流は徐々に増加し、第１、第２キャパシタを充電する。やがて、第１キャパシタの電圧と第２キャパシタの電圧の加算電圧が入力端子への印加電圧（以下、入力電圧と称す）を超えると、共振電流は増加から減少に転じる。
【００１２】
一例として、第１キャパシタの容量値が第２キャパシタの容量値よりも小さく、オン駆動期間が第１、第２キャパシタの充電に十分な幅を持つ場合には、第１キャパシタの電圧が第２キャパシタの電圧よりも先に入力電圧に達し第１ダイオードが通電する。これ以降、共振インダクタ、第１ダイオード、第２キャパシタおよび第３ダイオードを通る第２共振経路を介して共振電流が流れ、共振インダクタのエネルギーが第２キャパシタに移される。やがて、共振電流がゼロになると、第２キャパシタの電圧が入力電圧付近に達し、第１ダイオードと第３ダイオードは断電する。
【００１３】
逆に、第１キャパシタの容量値が第２キャパシタの容量値よりも大きい場合には、第２キャパシタの電圧が第１キャパシタの電圧よりも先に入力電圧に達し第２ダイオードが通電する。これ以降、共振インダクタ、第１キャパシタ、第２ダイオードおよび第３ダイオードを通る第３共振経路を介して共振電流が流れ、共振インダクタのエネルギーが第１キャパシタに移される。やがて、共振電流がゼロになると、第１キャパシタの電圧が入力電圧付近に達し、第２ダイオードと第３ダイオードは断電する。つまり、共振動作により、第１、第２キャパシタに対し入力電圧（またはそれに近い電圧）に相当するだけのエネルギーを蓄積することができる。
【００１４】
多くの場合、主インダクタのインダクタンス値は共振インダクタのインダクタンス値よりも大きく設定される。このため、上述した共振動作中に入力端子から主スイッチング素子を介して主インダクタに流れる電流の変化は小さくなる。また、エネルギーが共振回路を介して出力側に伝送されるので、その分だけ主スイッチング素子を介して主インダクタに流れる電流が小さくて済む。
【００１５】
制御回路が主スイッチング素子をオフ駆動すると、第１、第２キャパシタに蓄積された電荷がそれぞれ第１、第２ダイオードを介して放電し、その放電電流が主インダクタに流れる。やがて、第１、第２キャパシタの電圧がゼロになると、還流ダイオードが通電して還流電流が流れる。つまり、この放電動作および還流動作により、第１、第２キャパシタに蓄積されたエネルギーを負荷に回生することができる。
【００１６】
主スイッチング素子は、第１、第２キャパシタの充電電圧が入力電圧に等しいときまたは近いときにオフ駆動されるので、ターンオフがほぼ理想的なＺＶＳになる。また、主スイッチング素子がオフ駆動されるときは、既に主スイッチング素子に共振電流が流れていないまたは共振電流が小さいので、その分だけ主スイッチング素子が遮断する電流が減ってターンオフがＺＣＳに近付く。
【００１７】
同様に、主スイッチング素子がオン駆動されるとき、主スイッチング素子が当初流すべき電流はゼロまたは小さいので、その分だけターンオン時に主スイッチング素子が流す電流が減ってＺＣＳに近付く。さらに、還流ダイオードおよび第１、第２、第３ダイオードは、何れも通電状態から逆方向電圧の印加状態に変化することがないので、リカバリー電流が流れないソフトスイッチングになる。
【００１８】
本手段によれば、共振回路を設けたことにより半導体素子のソフトスイッチングを実現できＥＭＩも低減できる。共振回路は、入力したエネルギーを負荷に回生でき、共振動作による半導体素子への電圧ストレスの増加も生じない。また、主スイッチング素子は１つだけであり、後述するようにダイオードをスイッチング素子に置き替える場合も含め、デッドタイム損失は生じない。さらに、変圧器は不要であり、少なくとも１つのスイッチング素子により構成できるので、ＤＣ−ＤＣコンバータのサイズとコストの増大も抑えられる。
【００１９】
請求項２に記載した手段によれば、制御回路は、主スイッチング素子をオン駆動した後、共振インダクタに流れる電流がゼロになった後に主スイッチング素子をオフ駆動する。これにより、共振回路の第１、第２キャパシタに入力電圧に相当するエネルギーを蓄積することができる。
【００２０】
請求項３に記載した手段によれば、制御回路は、主スイッチング素子をオフ駆動した後、第１キャパシタおよび第２キャパシタに流れる電流がゼロになった後に主スイッチング素子をオン駆動する。これにより、第１、第２キャパシタに蓄積されたエネルギーを全て負荷側に回生することができる。
【００２１】
請求項４に記載した手段によれば、制御回路は、第１キャパシタおよび第２キャパシタに流れる電流がゼロになった後、さらに還流ダイオードに流れる電流がゼロになった後に主スイッチング素子をオン駆動する。これにより、主スイッチング素子のターンオンを理想的なＺＣＳにすることができる。
【００２２】
請求項５に記載した手段によれば、還流ダイオードおよび第１ないし第３ダイオードのうちの一部または全てがトランジスタに置き替えられている。制御回路は、トランジスタに置き替えられるダイオードの通電期間において当該トランジスタをオン駆動する。この同期スイッチ動作により、ダイオードの通電により生じる損失を低減することができる。
【００２３】
請求項６に記載した手段によれば、入力端子と出力端子との間に、主スイッチング素子と主インダクタと共振回路と還流ダイオードとからなる回路が複数組並列に設けられている。制御回路は、互いに異なる位相角で各主スイッチング素子を駆動する。この複数相のＤＣ−ＤＣコンバータにより、インダクタリプルが低減し、過渡応答性が増大する。また、主インダクタを通して流れる電流を１／（並列接続の数）に低減することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施形態を示すＤＣ−ＤＣコンバータの構成図
【図２】制御回路の構成図
【図３】各部の電圧波形および電流波形を示す図
【図４】実際の電流経路を示す説明図
【図５】図４（ａ）と（ｂ）について理想的な電流経路を示す説明図
【図６】本発明の第２の実施形態を示す図１相当図
【図７】本発明の第３の実施形態を示す図１相当図
【図８】本発明の第４の実施形態を示す図１相当図
【図９】第２ないし第４の実施形態における図３相当図
【図１０】本発明の第５の実施形態を示す図１相当図
【図１１】ゲート・ソース間電圧の波形図
【発明を実施するための形態】
【００２５】
各実施形態において実質的に同一部分には同一符号を付して説明を省略する。
（第１の実施形態）
以下、第１の実施形態について図１ないし図５を参照しながら説明する。図１は、降圧型のＤＣ−ＤＣコンバータの構成を示している。このＤＣ−ＤＣコンバータ１は、直流電源２から入力端子１ａ、１ｂを介して直流電圧Ｖｓを入力し、出力端子１ｃ、１ｄを介して負荷３（抵抗Ｒｏで示す）に対し直流電圧Ｖｏを出力する。以下、直流電圧Ｖｓ、Ｖｏをそれぞれ入力電圧Ｖｓ、出力電圧Ｖｏと称す。
【００２６】
入力端子１ａから出力端子１ｃに至る第１電源線４には、中間ノードｎａを挟んで、Ｎチャネル型のＭＯＳＦＥＴＱｍ（主スイッチング素子）と主インダクタＬｍが直列に介在している。ＭＯＳＦＥＴＱｍには寄生キャパシタと寄生ダイオードが形成されている。出力端子１ｃ、１ｄ間には、フィルタ作用をなすキャパシタＣｏが接続されている。入力端子１ｂから出力端子１ｄに至る第２電源線５は、本回路のグランド線である。
【００２７】
電源線４の中間ノードｎａと電源線５との間には、共振回路６と還流ダイオードＤｆとが並列に接続されている。共振回路６は、電源線４、５間に第１ノードｎ１を挟んで直列に接続された第１ダイオードＤ１と第１キャパシタＣ１、電源線４、５間に第２ノードｎ２を挟んで直列に接続された第２キャパシタＣ２と第２ダイオードＤ２、および第１ノードｎ１と第２ノードｎ２との間に直列に接続された共振インダクタＬｓと第３ダイオードＤ３から構成されている。本実施形態では、第１キャパシタＣ１の容量値は第２キャパシタＣ２の容量値よりも小さく設定されている。
【００２８】
電圧検出回路７は、例えば抵抗分圧回路を備えており、出力電圧Ｖｏを分圧した検出出力電圧Ｖo(det)を出力する。制御回路８は、図２に示すようにコンパレータ９、基準電圧発生回路１０、抵抗１１〜１４およびドライバ１５から構成されており、検出出力電圧Ｖo(det)と基準電圧Ｖrefとを比較してヒステリシス制御を行い、ＭＯＳＦＥＴＱｍに対しゲート信号を出力する。
【００２９】
図示しないが、ＤＣ−ＤＣコンバータ１は、共振回路６に流れる共振電流（例えば共振インダクタＬｓに流れる電流）を検出する電流検出回路、主インダクタＬｍに流れる電流を検出する電流検出回路などを備えてもよい。
【００３０】
次に、図３ないし図５も参照しながら本実施形態の作用を説明する。ダイオードの順方向電圧は低いので近似的にゼロとする。図３は、上から順にＭＯＳＦＥＴＱｍのゲート・ソース間電圧ＶGS(Qm)、ＭＯＳＦＥＴＱｍのドレイン電流ＩD(Qm)、共振インダクタＬｓの電流ＩLs、第１キャパシタＣ１の電圧ＶC1、第２キャパシタＣ２の電圧ＶC2、還流ダイオードＤｆの電流ＩDf、主インダクタＬｍの電流ＩLmの波形を示している。図４（ａ）から（ｄ）は、時間の経過とともにこの順で変化する実際の電流経路を表している。図５（ａ）、（ｂ）は、後述するように図４（ａ）、（ｂ）に対して理想的な動作を仮定した場合の電流経路を表している。
【００３１】
制御回路８が時刻ｔ１にＭＯＳＦＥＴＱｍをオン駆動すると、第２キャパシタＣ２と共振インダクタＬｓと第１キャパシタＣ１とからなる直列共振回路に入力電圧Ｖｓが印加される。同時に、主インダクタＬｍとキャパシタＣｏ（または負荷３）からなる出力回路にも入力電圧Ｖｓが印加される。
【００３２】
一般的な構成として、主インダクタＬｍのインダクタンスは共振インダクタＬｓのインダクタンスよりも大きいので、ＭＯＳＦＥＴＱｍがオンしている時、直列共振回路のインピーダンスは低くなり、相対的に主インダクタＬｍのインピーダンスは大きくなる。このため、主インダクタＬｍのインピーダンスが十分に大きい理想的な条件の下では、共振期間中の主インダクタＬｍはオープンと見なされる。図５は、このような理想的な場合の電流経路を表している。
【００３３】
ＭＯＳＦＥＴＱｍがオンする時の共振インダクタＬｓの電流ＩLs、第１キャパシタＣ１の電圧ＶC1および第２キャパシタＣ２の電圧ＶC2はゼロである。一方、ＭＯＳＦＥＴＱｍがオンする時の主インダクタＬｍに流れる電流ＩLmは、電流連続モードではゼロにならず、電流不連続モードではゼロになる。ＭＯＳＦＥＴＱｍがオンした時点の前後におけるＭＯＳＦＥＴＱｍに流れるドレイン電流ＩD(Qm)の変化は、共振インダクタＬｓと主インダクタＬｍにより制限される。
【００３４】
従って、電流不連続モードでは、ターンオンの前後においてドレイン電流ＩD(Qm)がゼロになるので、ＭＯＳＦＥＴＱｍは理想的なＺＣＳになる。これに対し、電流連続モードでは、ターンオンと同時に電流ＩLmに等しいドレイン電流ＩD(Qm)が流れるので理想的なＺＣＳにはならない。しかし、ＤＣ−ＤＣコンバータ１は共振回路６を介してエネルギーを出力側に送るので、従来構成の降圧チョッパ回路に比べてターンオン時のドレイン電流ＩD(Qm)が小さくなりＺＣＳに近付けることができる。
【００３５】
ここで、ＭＯＳＦＥＴＱｍのＺＶＳ（Zero-Voltage Switching）とは、ターンオンによりドレイン電流が増加する期間またはターンオフによりドレイン電流が減少する期間にドレイン・ソース間電圧がゼロに維持されるスイッチング状態を言う。また、ＭＯＳＦＥＴＱｍのＺＣＳ（Zero-Current Switching）とは、ターンオンによりドレイン・ソース間電圧が低下する期間またはターンオフによりドレイン・ソース間電圧が上昇する期間にドレイン電流がゼロに維持されるスイッチング状態を言う。これらのスイッチング状態の下では、ドレイン・ソース間電圧とドレイン電流との積がゼロになりスイッチング損失が低減する。これをスイッチング素子のソフトスイッチングと称す。
【００３６】
また、ダイオードに順方向電流が流れている状態から逆方向電圧が印加されると、少数キャリアの蓄積効果により、リカバリー時間の間ダイオードに逆方向のリカバリー電流が流れる。これをスイッチング素子に倣いダイオードのハードスイッチングと称す。一方、ダイオードに順方向電流が流れていない状態から逆方向電圧が印加されたときにはリカバリー電流は流れない。これをダイオードのソフトスイッチングと称す。
【００３７】
ＭＯＳＦＥＴＱｍがオンする時、第１、第２、第３ダイオードＤ１、Ｄ２、Ｄ３に電流は流れていないので、各ダイオードともにソフトスイッチングとなる。これに対し、還流ダイオードＤｆは、電流不連続モードではソフトスイッチングとなり、電流連続モードではハードスイッチングとなる。ただし、ＤＣ−ＤＣコンバータ１は共振回路６を介してエネルギーを出力側に送るので、従来構成の降圧チョッパ回路に比べてターンオン時に還流ダイオードＤｆに流れている電流が小さくなり、ソフトスイッチングに近付く。
【００３８】
ターンオン期間では、２つの異なる共振経路が形成される。第１共振経路は、図４（ａ）、図５（ａ）に示すように直流電源２からＭＯＳＦＥＴＱｍ、第２キャパシタＣ２、第３ダイオードＤ３、共振インダクタＬｓ、第１キャパシタＣ１を通る経路である。この第１共振段階では、共振電流は徐々に増加し、第１キャパシタＣ１と第２キャパシタＣ２を充電する。このとき共振インダクタＬｓに流れる共振電流ＩLsは、（１）式ないし（４）式で示すように変化する。
【００３９】
【数１】
2013135570.tif 000003
【００４０】
共振インダクタＬｓに流れる電流ＩLsのピーク値は（５）式で表される。
【数２】
2013135570.tif 000004
【００４１】
やがて、第１キャパシタＣ１の電圧ＶC1と第２キャパシタＣ２の電圧ＶC2の加算電圧が入力電圧Ｖｓを超えると、共振インダクタＬｓへの印加電圧が正から負になるので、共振電流は増加から減少に転じる（時刻ｔ２）。第１キャパシタＣ１の容量値は第２キャパシタＣ２の容量値よりも小さいので、第１キャパシタＣ１の電圧ＶC1は第２キャパシタＣ２の電圧ＶC2よりも先に入力電圧Ｖｓに達する（時刻ｔ３）。これによりダイオードＤ１が通電を開始して第１共振段階が終了する。
【００４２】
続く第２共振段階では、図４（ｂ）、図５（ｂ）に示すように共振インダクタＬｓ、第１ダイオードＤ１、第２キャパシタＣ２および第３ダイオードＤ３を通る第２共振経路が形成され、共振インダクタＬｓのエネルギーが第２キャパシタＣ２に移される。このとき共振インダクタＬｓに流れる共振電流ＩLsは、（６）式ないし（８）式で示すように変化する。（８）式で示す第２共振段階の共振角周波数ω２は、（４）式で示す第１共振段階の共振角周波数ω１よりも低い。
【００４３】
【数３】
2013135570.tif 000005
【００４４】
やがて、時刻ｔ４で共振電流がゼロになり、第２キャパシタＣ２の電圧ＶC2が入力電圧Ｖｓに達すると、第１ダイオードＤ１と第３ダイオードＤ３の電流はゼロになる。共振インダクタＬｓに蓄えられたエネルギーが過剰となる場合には、共振インダクタＬｓから第１ダイオードＤ１、主インダクタＬｍ、キャパシタＣｏ（または負荷３）、第２ダイオードＤ２および第３ダイオードＤ３を介した経路で共振電流が流れ、過剰なエネルギーが出力側に送られる。共振電流がゼロになると第２共振段階が終了する。
【００４５】
なお、第１キャパシタＣ１の容量値が第２キャパシタＣ２の容量値よりも大きい場合には、第２キャパシタＣ２の電圧ＶC2は第１キャパシタＣ１の電圧ＶC1よりも先に入力電圧Ｖｓに達する。この場合の第２共振段階では、共振インダクタＬｓ、第１キャパシタＣ１、第２ダイオードＤ２および第３ダイオードＤ３を通る第２共振経路が形成され、共振インダクタＬｓのエネルギーが第１キャパシタＣ１に移される。
【００４６】
制御回路８は、時刻ｔ５に検出出力電圧Ｖo(det)が基準電圧Ｖrefよりも高くなってコンパレータ９の出力信号がＬレベルになると、ＭＯＳＦＥＴＱｍをオフ駆動する。これにより、図４（ｃ）に示す放電段階に移行する。ＭＯＳＦＥＴＱｍがターンオフする時、第１キャパシタＣ１と第２キャパシタＣ２は入力電圧Ｖｓまで充電されているので、ドレイン・ソース間電圧がゼロになりＺＶＳとなる。また、図５に示す理想的な条件の下では、主インダクタＬｍに流れる電流はゼロなので、ドレイン電流ＩD(Qm)もゼロになりＺＣＳとなる。一方、図４に示すように主インダクタＬｍに電流が流れている場合でも、従来構成の降圧チョッパ回路に比べてターンオフ時に主インダクタＬｍに流れている電流が小さくなりＺＣＳに近付く。
【００４７】
ＭＯＳＦＥＴＱｍがターンオフすると、第１キャパシタＣ１に蓄積された電荷、第２キャパシタＣ２に蓄積された電荷が、それぞれ第１ダイオードＤ１、第２ダイオードＤ２を介して放電し、その放電電流が主インダクタＬｍに流れる。このとき、第１キャパシタＣ１の電圧ＶC1と第２キャパシタＣ２の電圧ＶC2は、（９）式に従って緩やかなレートでゼロに向かってドループを開始する。Ｉｏは出力電流、Δｔは時刻ｔ５からの経過時間である。
【００４８】
【数４】
2013135570.tif 000006
【００４９】
やがて、時刻ｔ７で第１キャパシタＣ１の電圧ＶC1と第２キャパシタＣ２の電圧ＶC2がゼロになると、図４（ｄ）に示すように、還流ダイオードＤｆが通電して還流電流が流れるフリーホイール段階に移行する。これら放電段階およびフリーホイール段階により、第１キャパシタＣ１と第２キャパシタＣ２に蓄積されたエネルギーを負荷３に対し供給（回生）することができる。その後、制御回路８は、検出出力電圧Ｖo(det)が基準電圧Ｖrefよりも低下してコンパレータ９の出力信号がＨレベルになると、再びＭＯＳＦＥＴＱｍをオン駆動する。
【００５０】
以上説明した本実施形態によれば、ハイサイド側の第１電源線４にＭＯＳＦＥＴＱｍと主インダクタＬｍを直列に備え、入力電圧Ｖｓをそれよりも低い所望の出力電圧Ｖｏに変換するＤＣ−ＤＣコンバータ１が得られる。そして、第１電源線４の中間ノードｎａと第２電源線５との間に共振回路６を設けたので、ＭＯＳＦＥＴＱｍを理想的なＺＶＳで且つ理想的または近似的なＺＣＳでターンオフすることができる。また、ＭＯＳＦＥＴＱｍを理想的または近似的なＺＣＳでターンオンすることができる。さらに、還流ダイオードＤｆを、理想的または近似的にリカバリー電流が流れないようにソフトスイッチングすることができる。ＤＣ−ＤＣコンバータ１は、非常に広い入力電圧レンジおよび非常に広い負荷レンジにおいて、こうした半導体素子をソフトスイッチングさせることができる。
【００５１】
これによりスイッチング損失が低減するので、ＤＣ−ＤＣコンバータ１の効率を高めることができる。また、急峻な波形を持つサージ電圧やリカバリー電流の発生を抑えられるので、ＥＭＩを低減することができる。さらに、スイッチング周波数を高めることにより、スイッチング損失を抑えつつインダクタＬｓ、Ｌｍ、キャパシタＣｏなどの受動部品を小型化することができ、ＤＣ−ＤＣコンバータ１のサイズとコストを低減できる。併せて出力電圧リプルも低減できる。
【００５２】
共振回路６は、共振動作により第１キャパシタＣ１と第２キャパシタＣ２に蓄積されたエネルギーを全て負荷側に回生することができるので、共振動作によるエネルギーの散逸がない。また、ＭＯＳＦＥＴＱｍのオン期間に共振回路６にエネルギーを蓄積し、オフ期間にその蓄積エネルギーを負荷側に送るので、エネルギーの伝達効率を高められる。さらに、共振動作にもかかわらず半導体素子（ＭＯＳＦＥＴＱｍ、ダイオードＤ１〜Ｄ３、Ｄｆ）および受動素子に印加される電圧は入力電圧Ｖｓ以下になり、電圧ストレスの増加も生じない。共振回路６のダイオードＤ１〜Ｄ３はソフトスイッチングとなる。
【００５３】
主スイッチング素子はＭＯＳＦＥＴＱｍの１つだけであり、上下アームの構成を有していないので、スイッチング動作に対し１つのドライバ回路で十分であり、しかもデッドタイム損失は生じない。さらに、先行技術文献の各コンバータが具備していたような変圧器は不要であり、ＤＣ−ＤＣコンバータ１のサイズとコストの増大を抑えられる。
【００５４】
（第２ないし第４の実施形態）
図６ないし図８は、それぞれ第２ないし第４の実施形態のＤＣ−ＤＣコンバータの構成を示している。また、図９は、これらの実施形態を説明する際に共通に用いる波形図である。図９に示すＩDfは、後述するＭＯＳＦＥＴＱｆに流れる電流となる。これら第２ないし第４の実施形態は、第１の実施形態に対し、各ダイオードをＭＯＳＦＥＴからなる同期スイッチに順次置き替えた構成を備えている。この場合、同期スイッチのオンオフ駆動のタイミングを正確に制御するため、共振インダクタＬｓに流れる共振電流を検出する電流検出回路、ノードｎ１、ｎ２の各電圧を検出する電圧検出回路などを備えることが好ましい。
【００５５】
図６に示すＤＣ−ＤＣコンバータ２１は、還流ダイオードＤｆをＭＯＳＦＥＴＱｆに置き替えたもので、制御回路２２によりＭＯＳＦＥＴＱｍ、Ｑｆを駆動する。ＭＯＳＦＥＴＱｆのゲート・ソース間電圧ＶGS(Qf)は、時刻ｔ７からｔ８の期間でオン駆動レベルになる。
【００５６】
図７に示すＤＣ−ＤＣコンバータ３１は、さらに共振回路３２の第１ダイオードＤ１、第２ダイオードＤ２をそれぞれＭＯＳＦＥＴＱ１、Ｑ２に置き替えたもので、制御回路３３によりＭＯＳＦＥＴＱｍ、Ｑｆ、Ｑ１、Ｑ２を駆動する。ＭＯＳＦＥＴＱ１のゲート・ソース間電圧ＶGS(Q1)は、時刻ｔ３からｔ７の期間でオン駆動レベルになる。ただし、時刻ｔ４からｔ５の期間はオフ駆動レベルであってもよい。ＭＯＳＦＥＴＱ２のゲート・ソース間電圧ＶGS(Q2)は、時刻ｔ５からｔ７の期間でオン駆動レベルになる。ＭＯＳＦＥＴＱ１、Ｑ２は、ＺＶＳでターンオンし、ＺＶＳ且つＺＣＳでターンオフする。
【００５７】
図８に示すＤＣ−ＤＣコンバータ４１は、さらに共振回路４２の第３ダイオードＤ３をＭＯＳＦＥＴＱ３に置き替えたもので、制御回路４３によりＭＯＳＦＥＴＱｍ、Ｑｆ、Ｑ１、Ｑ２、Ｑ３を駆動する。ＭＯＳＦＥＴＱ３のゲート・ソース間電圧ＶGS(Q3)は、時刻ｔ１からｔ４の期間でオン駆動レベルになる。ＭＯＳＦＥＴＱ３は、ＺＣＳでターンオンおよびターンオフする。以上説明した第２ないし第４の実施形態によれば、第１の実施形態と同様の作用および効果が得られる他、ダイオードに発生する損失を低減できる。
【００５８】
（第５の実施形態）
次に、第５の実施形態について図１０および図１１を参照しながら説明する。図１０に示すＤＣ−ＤＣコンバータ５１は、図１に示したＤＣ−ＤＣコンバータ１をｎ個（ｎ＝２、３、…）並列接続した複数相の構成を備えている。図１１は、ｎ＝３の場合におけるＭＯＳＦＥＴＱm1、Ｑm2、Ｑm3のゲート・ソース間電圧ＶGS(Qm1)、ＶGS(Qm2)、ＶGS(Qm3)の波形を表している。本実施形態ではＰＷＭ制御を行っており、制御回路５２は、ＭＯＳＦＥＴＱm1、Ｑm2、Ｑm3を互いに１２０°の位相差で駆動している。図１１（ａ）、（ｂ）はそれぞれデューティ比が３３％、５０％の場合の波形である。本実施形態によれば、インダクタリプルおよび出力電圧リプルが低減し、過渡応答性が高まる。また、主インダクタＬｍを通して流れる電流を１／ｎに低減することができる。
【００５９】
（その他の実施形態）
以上、本発明の好適な実施形態について説明したが、本発明は上述した実施形態に限定されるものではなく、発明の要旨を逸脱しない範囲内で種々の変形、拡張を行うことができる。
【００６０】
第１キャパシタＣ１の容量値と第２キャパシタＣ２の容量値は等しくてもよい。
制御回路８、２２、３３、４３はＰＷＭ制御を行ってもよい。制御回路５２はヒステリシス制御を行ってもよい。また、制御回路８、２２、３３、４３、５２は、出力電圧Ｖｏを制御する出力電圧制御に替えて出力電流Ｉｏを制御する出力電流制御を行ってもよい。
【００６１】
上記各実施形態では、ＭＯＳＦＥＴＱｍをオン駆動した後、共振インダクタＬｓに流れる電流がゼロになった後（時刻ｔ４以降）にＭＯＳＦＥＴＱｍをオフ駆動した。しかし、効率の低下が許される場合には、共振インダクタＬｓに流れる電流がゼロになる前にＭＯＳＦＥＴＱｍをオフ駆動してもよい。
【００６２】
上記各実施形態では、ＭＯＳＦＥＴＱｍをオフ駆動した後、第１キャパシタＣ１および第２キャパシタＣ２に流れる電流がゼロになった後にＭＯＳＦＥＴＱｍをオン駆動した。しかし、効率の低下が許される場合には、第１キャパシタＣ１および第２キャパシタＣ２に流れる電流がゼロになる前にＭＯＳＦＥＴＱｍをオン駆動してもよい。
【００６３】
第２ないし第４の実施形態に限らず、一般に、還流ダイオードＤｆおよび第１ないし第３ダイオードＤ１、Ｄ２、Ｄ３のうちの一部または全てをトランジスタに置き替えることができる。この場合、少なくとも、トランジスタに置き替えられるダイオードの通電期間において、当該置き替えたトランジスタをオン駆動すればよい。これらの実施形態に対し、第５の実施形態と同様にして複数相の構成としてもよい。
【００６４】
主スイッチング素子およびトランジスタは、ＭＯＳＦＥＴに限らずＩＧＢＴ、バイポーラトランジスタなどの半導体素子であってもよい。
【符号の説明】
【００６５】
図面中、１、２１、３１、４１、５１はＤＣ−ＤＣコンバータ、１ａ、１ｂ、２１ａ、２１ｂ、３１ａ、３１ｂ、４１ａ、４１ｂ、５１ａは入力端子、１ｃ、１ｄ、２１ｃ、２１ｄ、３１ｃ、３１ｄ、４１ｃ、４１ｄ、５１ｃは出力端子、４は電源線（第１電源線）、５は電源線（第２電源線）、６、３２、４２は共振回路、８、２２、３３、４３、５２は制御回路、Ｑｍ、Ｑm1、Ｑm2、…、ＱmnはＭＯＳＦＥＴ（主スイッチング素子）、Ｑｆ、Ｑ１、Ｑ２、Ｑ３はＭＯＳＦＥＴ（トランジスタ）、Ｄ１は第１ダイオード、Ｄ２は第２ダイオード、Ｄ３は第３ダイオード、Ｄｆは還流ダイオード、Ｃ１は第１キャパシタ、Ｃ２は第２キャパシタ、Ｌｍは主インダクタ、Ｌｓは共振インダクタ、ｎ１は第１ノード、ｎ２は第２ノード、ｎａは中間ノードである。
【図１】
2013135570.tif 000007
【図２】
2013135570.tif 000008
【図３】
2013135570.tif 000009
【図４】
2013135570.tif 000010
【図５】
2013135570.tif 000011
【図６】
2013135570.tif 000012
【図７】
2013135570.tif 000013
【図８】
2013135570.tif 000014
【図９】
2013135570.tif 000015
【図１０】
2013135570.tif 000016
【図１１】
2013135570.tif 000017