(57)【要約】【課題】デジタル値の校正などを行うことなく、変換精度が高いデジタル値を取得することができるようにする。【解決手段】変換開始信号が入力されている期間中、オン状態になるＦＥＴスイッチ８と、ＦＥＴスイッチ８がオン状態になると、定電流Ｉc／Ｎ1を発生して、容量６に充電されている電荷を引く抜く定電流源９と、容量６のランプ電圧ＶPが接地電位と同電位になると、変換終了信号を出力するコンパレータ１０と、その変換開始信号が入力されてからコンパレータ１０より変換終了信号が出力されるまでの期間中、周期Ｔclkのクロックをカウントするカウンタ１２とを設ける。【選択図】図１
2013168786.tif 000002
【特許請求の範囲】
【請求項１】
定電流を発生する定電流源と、パルス信号が入力されている期間中、オン状態になるスイッチと、上記スイッチがオン状態になると、上記定電流源から発生された定電流によって電荷を充電する容量とから構成されているランプ電圧発生回路と、
変換開始信号が入力されている期間中、オン状態になるスイッチと、上記スイッチがオン状態になると、上記ランプ電圧発生回路の定電流源から発生される定電流の所定比率倍の定電流を発生して、上記容量に充電されている電荷を引く抜く定電流源と、上記容量の電圧値が接地電位と同電位になると、変換終了信号を出力するコンパレータと、上記変換開始信号が入力されてから上記コンパレータより変換終了信号が出力されるまでの期間中、周期が既知のクロックをカウントするカウンタとから構成されている電圧デジタル変換回路と
を備えた時間差デジタル変換装置。
【請求項２】
定電流を発生する定電流源と、パルス信号が入力されている期間中、オン状態になるスイッチと、上記スイッチがオン状態になると、上記定電流源から発生された定電流によって電荷を充電する容量とから構成されているランプ電圧発生回路と、
上記ランプ電圧発生回路の定電流源から発生される定電流の所定比率倍の定電流を発生する定電流源と、変換開始信号が入力されている期間中、オン状態になるスイッチと、上記ランプ電圧発生回路の容量の所定比率倍の容量値を有しており、上記スイッチがオン状態になると、上記定電流源から発生された定電流によって電荷を充電する容量と、上記容量の電圧値が上記ランプ電圧発生回路の容量の電圧値と同電位になると、変換終了信号を出力するコンパレータと、上記変換開始信号が入力されてから上記コンパレータより変換終了信号が出力されるまでの期間中、周期が既知のクロックをカウントするカウンタとから構成されている電圧デジタル変換回路と
を備えた時間差デジタル変換装置。
【請求項３】
第１の信号と第２の信号が入力されると、第１及び第２の信号の入力時間の差に相当するパルス幅を有するパルス信号を生成するパルス信号生成回路を設け、上記パルス信号生成回路により生成されたパルス信号がランプ電圧発生回路に入力されることを特徴とする請求項１または請求項２記載の時間差デジタル変換装置。
【請求項４】
第１の信号と第２の信号のうち、先に入力された信号を示す情報を出力する順序情報出力回路を設けたことを特徴とする請求項３記載の時間差デジタル変換装置。
【請求項５】
ランプ電圧発生回路の定電流源から発生される定電流と、電圧デジタル変換回路の定電流源から発生される定電流との電流比を設定する設定回路を設けたことを特徴とする請求項１から請求項４のうちのいずれか１項記載の時間差デジタル変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、２つの入力信号の時間差、または、パルス信号のパルス幅をデジタル値に変換する時間差デジタル変換装置に関するものである。
【背景技術】
【０００２】
以下の非特許文献１に開示されている時間差デジタル変換装置では、時間波高変換器（ＴＡＣ：Ｔｉｍｅ  ｔｏ  Ａｍｐｌｉｔｕｄｅ  Ｃｏｎｖｅｒｔｅｒ）の出力電圧である時間差をアナログ／デジタル変換器（ＡＤＣ：Ａｎａｌｏｇ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）が読み込み、その時間差をデジタル値に変換するようにしている。
通常、ＡＤＣは半導体基板上に構成され、電流源と容量によってランプ電圧を発生するが、一般的に半導体基板上で構成される素子の絶対値は、ばらつき温度特性を有するため、ランプ電圧が環境とサンプルによってばらつくことが想定される。
そのため、ＡＤＣがＴＡＣの出力電圧をデジタル変換して、正確なデジタル値を得るには校正データを取得し、ルックアップテーブル等を用いて、デジタル値の校正を行う必要がある。
【０００３】
以下の非特許文献２に開示されている時間差デジタル変換装置では、時間差信号をアナログ電圧値に変換せずに、バッファ等の遅延時間を利用して、その時間差をデジタル化するようにしている。
ただし、測定する時間差の最小値は、バッファ等の遅延時間で決定されるため、測定分解能を高くするには、動作速度の高速な微細半導体プロセスを使用する必要がある。
また、半導体素子のばらつきの影響を除去するために、複雑な校正手段を必要とする。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Tanaka， M.，“Development of monolithic time-to-amplitude converter for high precision TOF measurement”, Nuclear Science, IEEE Transactions on Nuclear Science, IEEE Transactions on Volume: 38 , Issue: 2 , Part: 1-2 1991 , Page(s): 301 - 305
【非特許文献２】Staszewski， R.B. ，“TDC-based frequency synthesizer for wireless applications” Radio Frequency Integrated Circuits (RFIC) Symposium， 2004. Digest of Papers 2004 ， Page(s): 215 - 218
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来の時間差デジタル変換装置は以上のように構成されているので、ＡＤＣが時間差をデジタル値に変換する方法を用いる場合（非特許文献１）、正確なデジタル値を得るには校正データを取得し、ルックアップテーブル等を用いて、デジタル値の校正を行う必要がある課題があった。
また、バッファ等の遅延時間を利用して、その時間差をデジタル化する方法を用いる場合（非特許文献２）、測定分解能を高くするには、動作速度の高速な微細半導体プロセスを使用する必要がある課題があった。また、微細半導体素子のばらつきの影響を除去するために、複雑な校正手段を必要とする課題があった。
【０００６】
この発明は上記のような課題を解決するためになされたもので、デジタル値の校正などを行うことなく、変換精度が高いデジタル値を取得することができる時間差デジタル変換装置を得ることを目的とする。
【課題を解決するための手段】
【０００７】
この発明に係る時間差デジタル変換装置は、定電流を発生する定電流源と、パルス信号が入力されている期間中、オン状態になるスイッチと、そのスイッチがオン状態になると、その定電流源から発生された定電流によって電荷を充電する容量とから構成されているランプ電圧発生回路と、変換開始信号が入力されている期間中、オン状態になるスイッチと、そのスイッチがオン状態になると、ランプ電圧発生回路の定電流源から発生される定電流の所定比率倍の定電流を発生して、上記容量に充電されている電荷を引く抜く定電流源と、上記容量の電圧値が接地電位と同電位になると、変換終了信号を出力するコンパレータと、その変換開始信号が入力されてからコンパレータより変換終了信号が出力されるまでの期間中、周期が既知のクロックをカウントするカウンタとから構成されている電圧デジタル変換回路とを備えるようにしたものである。
【発明の効果】
【０００８】
この発明によれば、定電流を発生する定電流源と、パルス信号が入力されている期間中、オン状態になるスイッチと、そのスイッチがオン状態になると、その定電流源から発生された定電流によって電荷を充電する容量とから構成されているランプ電圧発生回路と、変換開始信号が入力されている期間中、オン状態になるスイッチと、そのスイッチがオン状態になると、ランプ電圧発生回路の定電流源から発生される定電流の所定比率倍の定電流を発生して、上記容量に充電されている電荷を引く抜く定電流源と、上記容量の電圧値が接地電位と同電位になると、変換終了信号を出力するコンパレータと、その変換開始信号が入力されてからコンパレータより変換終了信号が出力されるまでの期間中、周期が既知のクロックをカウントするカウンタとから構成されている電圧デジタル変換回路とを備えるように構成したので、デジタル値の校正などを行うことなく、変換精度が高いデジタル値を取得することができる効果がある。
【図面の簡単な説明】
【０００９】
【図１】この発明の実施の形態１による時間差デジタル変換装置を示す構成図である。
【図２】この発明の実施の形態１による時間差デジタル変換装置の動作を示すタイミングチャートである。
【図３】この発明の実施の形態２による時間差デジタル変換装置を示す構成図である。
【図４】この発明の実施の形態２による時間差デジタル変換装置の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１０】
実施の形態１．
図１はこの発明の実施の形態１による時間差デジタル変換装置を示す構成図である。
図１において、ＸＯＲ回路１は信号Ａ（第１の信号）と信号Ｂ（第２の信号）が入力されると、信号Ａと信号Ｂの入力時間の差に相当するパルス幅を有するパルス信号を生成するパルス信号生成回路である。
Ｄフリップフロップ回路２は信号Ａと信号Ｂのうち、先に入力された信号を示す符号ビットを出力する順序情報出力回路である。
【００１１】
ランプ電圧発生回路３は定電流源４、ＦＥＴスイッチ５及び容量６から構成されている回路である。
定電流源４は定電流Ｉcを発生する電流源である。
ＦＥＴスイッチ５はＸＯＲ回路１からパルス信号を受けている期間中、オン状態になって、定電流源４から発生された定電流Ｉcがドレイン−ソース間を流れ、ＸＯＲ回路１からパルス信号を受けていなければ、オフ状態になって定電流源４から発生された定電流Ｉcがドレイン−ソース間を流れなくなる。
容量６はＣ1の容量値を有している充電回路であり、ＦＥＴスイッチ５がオン状態になると、定電流源４から発生された定電流Ｉcによって電荷を充電する。
【００１２】
電圧デジタル変換回路７はＦＥＴスイッチ８、定電流源９、コンパレータ１０、ＸＯＲ回路１１及びカウンタ１２から構成されている回路である。
ＦＥＴスイッチ８は変換開始信号が入力されている期間中、オン状態になるスイッチング素子である。
定電流源９はＦＥＴスイッチ８がオン状態になると、定電流Ｉc／Ｎ1（定電流源６から発生される定電流Ｉcの１／Ｎ1倍の定電流）を発生して、容量６に充電されている電荷を引く抜く電流源である。
【００１３】
コンパレータ１０は容量６に発生しているランプ電圧ＶPが接地電位と同電位になると、変換終了信号を出力する素子である。
ＸＯＲ回路１１は変換開始信号が入力されると、カウンタイネーブル信号をカウンタ１２に出力し、コンパレータ１０から変換終了信号を受けると、カウンタ１２に対するカウンタイネーブル信号の出力を停止する回路である。
カウンタ１２はＸＯＲ回路１１からカウンタイネーブル信号を受けている期間中、周期が既知のクロックをカウントする回路である。
設定回路１３は定電流源４と定電流源９の電流比であるＮ1を定電流源９に設定する回路である。
【００１４】
次に動作について説明する。
図２はこの発明の実施の形態１による時間差デジタル変換装置の動作を示すタイミングチャートである。
ＸＯＲ回路１は、信号Ａと信号Ｂを入力すると、信号Ａの立ち上がりエッジから信号Ｂの立ち上がりエッジまでの時間差Ｔに相当するパルス幅を有するパルス信号を生成し、そのパルス信号をランプ電圧発生回路３のＦＥＴスイッチ５のゲートに出力する。
【００１５】
また、Ｄフリップフロップ回路２は、信号Ａと信号Ｂを入力すると、信号Ａと信号Ｂのうち、先に入力された信号を示す符号ビットを出力する。
即ち、Ｄフリップフロップ回路２は、信号Ｂの立ち上がりエッジで信号Ａの状態を保持するため、既に信号Ａが入力されている場合はＨレベルの符号ビットを出力し、未だ信号Ａが入力されていない場合はＬレベルの符号ビットを出力する。
図２の例では、信号Ｂより先に信号Ａを入力しているので、Ｈレベルの符号ビットを出力している。
【００１６】
ランプ電圧発生回路３の定電流源４は、定電流Ｉcを発生している。
ＦＥＴスイッチ５は、ＸＯＲ回路１からパルス信号を受けると（ＸＯＲ回路１の出力信号がＨレベルになると）、オン状態になり、定電流源４から発生された定電流Ｉcがドレイン−ソース間を流れる。
これにより、定電流源４から発生された定電流Ｉcが容量６に流れ込み、その定電流Ｉcによって、容量６に電荷が充電される。
ＦＥＴスイッチ５は、その後、ＸＯＲ回路１の出力信号がＬレベルになると、オフ状態になり、定電流源４から発生された定電流Ｉcがドレイン−ソース間を流れなくなる。
これにより、定電流源４から発生された定電流Ｉcが容量６に流れ込まなくなり、容量６に発生しているランプ電圧ＶPは保持される。このランプ電圧ＶPは下記の式（１）で表される。
2013168786.tif 000003
【００１７】
電圧デジタル変換回路７のＦＥＴスイッチ８は、変換開始信号が入力されている期間中、オン状態になる。
即ち、ＦＥＴスイッチ８は、Ｈレベルの信号がベースに入力されると、オン状態になる。
定電流源９は、ＦＥＴスイッチ８がオン状態になると、定電流Ｉc／Ｎ1（定電流源６から発生される定電流Ｉcの１／Ｎ1倍の定電流）を発生する。
これにより、容量６に充電されている電荷の引き抜きが開始される。
【００１８】
また、ＸＯＲ回路１１は、変換開始信号（Ｈレベルの信号）が入力されると、カウンタイネーブル信号（Ｈレベルの信号）をカウンタ１２に出力する。
カウンタ１２は、ＸＯＲ回路１１からカウンタイネーブル信号（Ｈレベルの信号）を受けると、周期が既知のクロックをカウントする動作を開始する。
なお、カウンタ１２によるカウント動作の開始タイミングと、容量６における電荷の引き抜き開始タイミングは同時である。
【００１９】
ここで、容量６に発生しているランプ電圧ＶPは、電荷の引き抜きによって、時間に対し、Ｉc／Ｎ1Ｃ1の傾きで線形に低下する。
コンパレータ１０は、容量６に発生しているランプ電圧ＶPが低下して、そのランプ電圧ＶPが接地電位と同電位になると、変換終了信号（Ｈレベルの信号）をＸＯＲ回路１１に出力する。
【００２０】
ＸＯＲ回路１１は、コンパレータ１０から変換終了信号（Ｈレベルの信号）を受けると、カウンタ１２に対するカウンタイネーブル信号の出力を停止する。
即ち、ＸＯＲ回路１１は、コンパレータ１０から変換終了信号（Ｈレベルの信号）を受けると、Ｌレベルの信号をカウンタ１２に出力する。
カウンタ１２は、ＸＯＲ回路１１からＬレベルの信号を受けると、クロックのカウント動作を停止する。
【００２１】
ここで、ＸＯＲ回路１１から出力されるカウンタイネーブル信号のパルス幅ＴEは、下記の式（２）で表される。
2013168786.tif 000004
カウンタ１２がカウントするクロックの周期がＴclkであるとすると、カウンタ１２のカウント値Ｍは、下記の式（３）で表される。
2013168786.tif 000005
【００２２】
このため、信号Ａと信号Ｂの時間差Ｔの測定値Ｔ*は、下記の式（４）で表される。
2013168786.tif 000006
式（４）において、クロックの周期Ｔclkは既知であるため、定電流源４から発生された定電流Ｉcと、定電流源９から発生された定電流Ｉc／Ｎ1との電流比Ｎ1が既知であれば、時間差Ｔの測定値Ｔ*は、カウンタ１２のカウント値Ｍでデジタル化されていることになる。
なお、電流比Ｎ1は、設定回路１３により事前に設定される値であるため既知である。
【００２３】
以上で明らかなように、この実施の形態１によれば、定電流Ｉcを発生する定電流源４と、パルス信号が入力されている期間中、オン状態になるＦＥＴスイッチ５と、ＦＥＴスイッチ５がオン状態になると、定電流源４から発生された定電流Ｉcによって電荷を充電する容量６とから構成されているランプ電圧発生回路３と、変換開始信号が入力されている期間中、オン状態になるＦＥＴスイッチ８と、ＦＥＴスイッチ８がオン状態になると、定電流Ｉc／Ｎ1を発生して、容量６に充電されている電荷を引く抜く定電流源９と、容量６のランプ電圧ＶPが接地電位と同電位になると、変換終了信号を出力するコンパレータ１０と、その変換開始信号が入力されてからコンパレータ１０より変換終了信号が出力されるまでの期間中、周期Ｔclkのクロックをカウントするカウンタ１２とから構成されている電圧デジタル変換回路７とを備えるように構成したので、デジタル値の校正などを行うことなく、変換精度が高いデジタル値を取得することができる効果を奏する。
【００２４】
即ち、式（４）を見れば明らかなように、時間差デジタル変換装置を構成する素子のばらつきの影響を受けるのは、定電流源４から発生された定電流Ｉcと、定電流源９から発生された定電流Ｉc／Ｎ1との電流比Ｎ1のみである。一般的に同一の半導体基板上の電流値は絶対値の精度が良くないが、カレントミラー回路などを使うことで容易に高い相対精度を得ることができるため、電流比Ｎ1は、半導体基板上に構成した場合には、ほぼばらつかなくなる。このため、本時間差デジタル変換装置では、複雑な校正手段が不要であり、環境やサンプルばらつきの影響を受けない。
【００２５】
また、この実施の形態１によれば、定電流源４と定電流源９の電流比Ｎ1を定電流源９に設定する設定回路１３を設けているので、電流比Ｎ1を容易に可変することができる効果がある。電流比Ｎ1を大きな値に設定すると、放電ランプ時間が長くなるため、同じ時間差Ｔを計測した時の計測時間が長くなるが、１ビットの分解能が向上する。
【００２６】
なお、この実施の形態１では、時間計測動作と直接関係がないので、説明を割愛しているが、時間測定終了後、次の測定を開始する前に、容量６は、リセットスイッチ等により充電された電荷をリセットする必要がある。
【００２７】
実施の形態２．
図３はこの発明の実施の形態２による時間差デジタル変換装置を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
電圧デジタル変換回路２１は定電流源２２、ＦＥＴスイッチ２３、容量２４、コンパレータ２５、ＸＯＲ回路２６及びカウンタ２７から構成されている回路である。
定電流源２２は定電流Ｉc／Ｎ1（定電流源６から発生される定電流Ｉcの１／Ｎ1倍の定電流）を発生する電流源である。
【００２８】
ＦＥＴスイッチ２３は変換開始信号が入力されている期間中、オン状態になるスイッチング素子である。
容量２４は容量６の所定比率倍の容量値Ｃ2を有している充電回路であり、ＦＥＴスイッチ２３がオン状態になると、定電流源２２から発生された定電流Ｉc／Ｎ1によって電荷を充電する。
【００２９】
コンパレータ２５は容量６に発生しているランプ電圧Ｖr’が、容量６に発生しているランプ電圧Ｖrと同電位になると、変換終了信号を出力する素子である。
ＸＯＲ回路２６は変換開始信号が入力されると、カウンタイネーブル信号をカウンタ２７に出力し、コンパレータ２５から変換終了信号を受けると、カウンタ２７に対するカウンタイネーブル信号の出力を停止する回路である。
カウンタ２７はＸＯＲ回路２６からカウンタイネーブル信号を受けている期間中、周期が既知のクロックをカウントする回路である。
【００３０】
次に動作について説明する。
図４はこの発明の実施の形態２による時間差デジタル変換装置の動作を示すタイミングチャートである。
ＸＯＲ回路１は、信号Ａと信号Ｂを入力すると、信号Ａの立ち上がりエッジから信号Ｂの立ち上がりエッジまでの時間差Ｔに相当するパルス幅を有するパルス信号を生成し、そのパルス信号をランプ電圧発生回路３のＦＥＴスイッチ５のゲートに出力する。
【００３１】
また、Ｄフリップフロップ回路２は、信号Ａと信号Ｂを入力すると、信号Ａと信号Ｂのうち、先に入力された信号を示す符号ビットを出力する。
即ち、Ｄフリップフロップ回路２は、信号Ｂの立ち上がりエッジで信号Ａの状態を保持するため、既に信号Ａが入力されている場合はＨレベルの符号ビットを出力し、未だ信号Ａが入力されていない場合はＬレベルの符号ビットを出力する。
図４の例では、信号Ｂより先に信号Ａを入力しているので、Ｈレベルの符号ビットを出力している。
【００３２】
ランプ電圧発生回路３の定電流源４は、定電流Ｉcを発生している。
ＦＥＴスイッチ５は、ＸＯＲ回路１からパルス信号を受けると（ＸＯＲ回路１の出力信号がＨレベルになると）、オン状態になり、定電流源４から発生された定電流Ｉcがドレイン−ソース間を流れる。
これにより、定電流源４から発生された定電流Ｉcが容量６に流れ込み、その定電流Ｉcによって電荷が容量６に充電される。
ＦＥＴスイッチ５は、その後、ＸＯＲ回路１の出力信号がＬレベルになると、オフ状態になり、定電流源４から発生された定電流Ｉcがドレイン−ソース間を流れなくなる。
これにより、定電流源４から発生された定電流Ｉcが容量６に流れ込まなくなり、容量６に発生しているランプ電圧Ｖrは保持される。このランプ電圧Ｖrは下記の式（５）で表される。
2013168786.tif 000007
【００３３】
電圧デジタル変換回路２１の定電流源２２は、定電流Ｉc／Ｎ1（定電流源６から発生される定電流Ｉcの１／Ｎ1倍の定電流）を発生している。
ＦＥＴスイッチ２３は、変換開始信号（Ｈレベルの信号）が入力されると、オン状態になり、定電流源２２から発生された定電流Ｉc／Ｎ1がドレイン−ソース間を流れる。
これにより、定電流源２２から発生された定電流Ｉc／Ｎ1が容量２４に流れ込み、その定電流Ｉc／Ｎ1によって電荷が容量２４に充電される。
【００３４】
また、ＸＯＲ回路２６は、変換開始信号（Ｈレベルの信号）が入力されると、カウンタイネーブル信号（Ｈレベルの信号）をカウンタ２７に出力する。
カウンタ２７は、ＸＯＲ回路２６からカウンタイネーブル信号（Ｈレベルの信号）を受けると、周期が既知のクロックをカウントする動作を開始する。
なお、カウンタ２７によるカウント動作の開始タイミングと、容量２４による電荷の充電開始タイミングは同時である。
【００３５】
ここで、容量２４に発生しているランプ電圧Ｖr’は、電荷の充電によって、時間に対し、Ｉc／Ｎ1Ｃ2の傾きで線形に上昇する。
コンパレータ２５は、容量２４に発生しているランプ電圧Ｖr’が上昇して、そのランプ電圧Ｖr’が、容量６に発生しているランプ電圧Ｖrと同電位になると、変換終了信号（Ｈレベルの信号）をＸＯＲ回路２６に出力する。
【００３６】
ＸＯＲ回路２６は、コンパレータ２５から変換終了信号（Ｈレベルの信号）を受けると、カウンタ２７に対するカウンタイネーブル信号の出力を停止する。
即ち、ＸＯＲ回路２６は、コンパレータ２５から変換終了信号（Ｈレベルの信号）を受けると、Ｌレベルの信号をカウンタ２７に出力する。
カウンタ２７は、ＸＯＲ回路２６からＬレベルの信号を受けると、クロックのカウント動作を停止する。
【００３７】
ここで、ＸＯＲ回路２６から出力されるカウンタイネーブル信号のパルス幅ＴEは、下記の式（６）で表される。
2013168786.tif 000008
カウンタ２７がカウントするクロックの周期がＴclkであるとすると、カウンタ２７のカウント値Ｍは、下記の式（７）で表される。
2013168786.tif 000009
【００３８】
このため、信号Ａと信号Ｂの時間差Ｔの測定値Ｔ*は、下記の式（８）で表される。
2013168786.tif 000010
式（８）において、クロックの周期Ｔclk、容量値Ｃ1，Ｃ2は既知であるため、定電流源４から発生された定電流Ｉcと、定電流源２２から発生された定電流Ｉc／Ｎ1との電流比Ｎ1が既知であれば、時間差Ｔの測定値Ｔ*は、カウンタ２７のカウント値Ｍでデジタル化されていることになり、上記実施の形態１と同様の測定結果が得られる。
なお、電流比Ｎ1は、設定回路１３により事前に設定される値であるため既知である。
【００３９】
この実施の形態２の場合、上記実施の形態１と比較して、容量値Ｃ1，Ｃ2の項がある分だけ、ばらつきの影響がでる可能性がある。
しかし、上記実施の形態１では、ランプ電圧発生回路３の容量６におけるランプ電圧ＶPがデジタル変換時に放電されてしまうため、ランプ電圧ＶPの再利用ができないのに対し、この実施の形態２では、デジタル変換後でも、容量６におけるランプ電圧ＶPが放電されずに保持されているため、例えば、デジタル変換を複数回行う際に再利用することができる。
【００４０】
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
【符号の説明】
【００４１】
１  ＸＯＲ回路（パルス信号生成回路）、２  Ｄフリップフロップ回路（順序情報出力回路）、３  ランプ電圧発生回路、４  定電流源、５  ＦＥＴスイッチ、６  容量、７  電圧デジタル変換回路、８  ＦＥＴスイッチ、９  定電流源、１０  コンパレータ、１１  ＸＯＲ回路、１２  カウンタ、１３  設定回路、２１  電圧デジタル変換回路、２２  定電流源、２３  ＦＥＴスイッチ、２４  容量、２５  コンパレータ、２６  ＸＯＲ回路、２７  カウンタ。
【図１】
2013168786.tif 000011
【図２】
2013168786.tif 000012
【図３】
2013168786.tif 000013
【図４】
2013168786.tif 000014