(57)【要約】【課題】スーパージャンクション構造を備えた電力用半導体装置の生産工程数を削減する。【解決手段】本発明の実施形態の電力用半導体装置の製造方法は、複数の第１の第２導電形不純物注入層を形成する工程、第１のトレンチを形成する工程、第１導電形のエピタキシャル層を形成する工程、複数の第２の第２導電形不純物注入層を形成する工程、第２のトレンチを形成する工程、第１導電形の第３の半導体層を形成する工程、拡散工程、及び第２導電形の第４の半導体層を形成する工程を備える。第１のトレンチ５は、第１の非注入領域７ａと第１の第２導電形不純物注入層４ａとの間に、第２の半導体層２の表面から第２の半導体層２中に形成される。第２のトレンチ５は、第１のトレンチ５の直上であって、第２の非注入領域７ａと第２の第２導電形不純物注入層４ａとの間に、エピタキシャル層２ａの表面からエピタキシャル層２ａ中に形成される。【選択図】図１
2013175655.tif 000002
【特許請求の範囲】
【請求項１】
第１導電形の第１の半導体層の上に設けられた前記第１の半導体層よりも低い第１導電形の不純物の濃度を有する第１導電形の第２の半導体層の表面に、第２導電形の不純物を選択的に注入し、前記第２の半導体層の前記表面に第１の方向に沿って互いに離間した複数の第１の第２導電形不純物注入層を形成する工程と、
前記複数の第１の第２導電形不純物注入層のうち隣り合う第１の第２導電形不純物注入層の間に挟まれた前記第２の半導体層からなる第１の非注入領域と、前記隣り合う第１の第２導電形不純物注入層のうちの一方と、の間に、前記第２の半導体層の前記表面から前記第２の半導体層中に第１のトレンチを形成する工程と、
エピタキシャル成長により、前記複数の第１の第２導電形不純物注入層上、前記第１の非注入領域上、及び前記第１のトレンチ上を覆い、前記第１の半導体層よりも低い第１導電形の不純物の濃度を有する第１導電形のエピタキシャル層を形成する工程と、
前記複数の第１の第２導電形不純物注入層の直上であって、前記エピタキシャル層の表面に、前記第２導電形の不純物を選択的に注入し、前記第１の方向に沿って互いに離間した複数の第２の第２導電形不純物注入層を形成する工程と、
前記第１のトレンチの直上であって、前記複数の第２の第２導電形不純物注入層のうち隣り合う第２の第２導電形不純物注入層の間に挟まれた前記エピタキシャル層からなる第２の非注入領域と、前記隣り合う第２の第２導電形不純物注入層のうちの一方と、の間に、前記エピタキシャル層の前記表面から前記エピタキシャル層中に第２のトレンチを形成する工程と、
エピタキシャル成長により、前記複数の第２の第２導電形不純物注入層上、前記第２の非注入領域上、及び前記第２のトレンチ上を覆い、前記第１の半導体層よりも第１導電形の不純物の濃度が低い第３の半導体層を形成する工程と、
熱処理を施すことにより前記第１の第２導電形不純物注入層中及び前記第２の第２導電形不純物注入層中の前記第２導電形不純物を拡散させ、前記第１の第２導電形不純物注入層から第１の第２導電形不純物拡散層を形成し、且つ前記第２の第２導電形不純物注入層から第２の第２導電形不純物拡散層を形成し、前記第１の第２導電形不純物拡散層と前記第２の第２導電形不純物拡散層とを連結する、拡散工程と、
前記第３の半導体層中に形成され、前記第２の第２導電形不純物拡散層に電気的に接続された、第２導電形の第４の半導体層を形成する工程と、
前記第４の半導体層中に選択的に設けられ、前記第３の半導体層よりも高い第１導電形の不純物の濃度を有する第１導電形の第５の半導体層を形成する工程と、
前記第３の半導体層上、前記第４の半導体層上、及び前記第５の半導体層上、にゲート絶縁膜を介して設けられたゲート電極を形成する工程と、
前記第１の半導体層に電気的に接続された第１の電極を形成する工程と、
前記第４の半導体層及び前記第５の半導体層に電気的に接続された第２の電極を形成する工程と、
を備えた電力用半導体装置の製造方法。
【請求項２】
前記第２の半導体層の前記表面に垂直な積層方向における前記第２のトレンチの長さは、前記第１のトレンチと前記第２のトレンチとの前記積層方向における間隔より長い請求項１記載の電力用半導体装置の製造方法。
【請求項３】
前記第３の半導体層は、前記エピタキシャル層よりも前記積層方向において薄い請求項１または２記載の電力用半導体装置の製造方法。
【請求項４】
前記第１の第２導電形不純物注入層は、前記積層方向に第２導電形不純物の濃度分布を有し、前記濃度分布のピークは、前記第２の半導体層の表面から前記第１の半導体層へ向かって離間する請求項１〜３のいずれか１つに記載の電力用半導体装置の製造方法。
【請求項５】
前記第１の非注入領域に第１導電形の不純物を選択的に注入して、第１の第１導電形不純物注入層を形成する工程と、
前記第２の非注入領域に前記第１導電形の不純物を選択的に注入して、第２の第１導電形不純物注入層を形成する工程と、
をさらに備え、
前記拡散工程は、前記熱処理を施すことにより前記第１の第１導電形不純物注入層中及び前記第２の第１導電形不純物注入層中の前記第１導電形不純物を拡散させ、前記第１の第１導電形不純物注入層から第１の第１導電形不純物拡散層を形成し、且つ前記第２の第１導電形不純物注入層から第２の第１導電形不純物拡散層を形成し、前記第１の第１導電形不純物拡散層と前記第２の第１導電形不純物拡散層とを連結する請求項１〜４のいずれか１つに記載の電力用半導体装置の製造方法。
【請求項６】
前記第１のトレンチを形成する工程と前記エピタキシャル層を形成する工程との間に、前記第１のトレンチに第１の絶縁膜を埋め込む工程と、
前記第２のトレンチを形成する工程と前記第３の半導体層を形成する工程との間に、前記第２のトレンチに第２の絶縁膜を埋め込む工程と、
をさらに備えた請求項１〜５のいずれか１つに記載の電力用半導体装置の製造方法。
【請求項７】
前記第１のトレンチ及び前記第２のトレンチは、前記第１の電極から前記第２の電極へ向かって前記積層方向に電流が流れる素子領域に形成され、前記積層方向と直交する面内で前記素子領域を取り囲む終端領域には形成されない請求項１〜６のいずれか１つに記載の電力用半導体装置の製造方法。
【請求項８】
前記第１の第２導電形不純物注入層は、前記第２の半導体層の前記表面を前記第１の方向と直交する第２の方向に延伸するストライプ形状を有するように形成され、
前記第２の第２導電形不純物注入層は、前記エピタキシャル層の前記表面を前記第２の方向に延伸するストライプ形状を有するように形成され、
前記第１のトレンチは、前記第２の方向に延伸するストライプ形状を有するように形成され、
前記第２のトレンチは、前記第２の方向に延伸するストライプ形状を有するように形成され、
る請求項７記載の電力用半導体装置の製造方法。
【請求項９】
前記第１のトレンチ及び前記第２のトレンチは、それぞれ、前記第２の方向に沿って複数に分割され互いに離間した部分からなるように形成される請求項８記載の電力用半導体装置の製造方法。
【請求項１０】
前記第１の第２導電形不純物注入層は、前記第２の半導体層の前記表面に格子状に形成され、
前記第２の第２導電形不純物注入層は、前記エピタキシャル層の前記表面に格子状に形成され、
た請求項７記載の電力用半導体装置の製造方法。
【請求項１１】
前記第１のトレンチを形成する工程において、前記第１のトレンチは、前記第２の半導体の前記表面において、前記第１の第２導電形不純物注入層を取り囲むように形成され、
前記第２のトレンチを形成する工程において、前記第２のトレンチは、前記エピタキシャル層の表面において、前記第２の第２導電形不純物注入層を取り囲むように形成され、
る請求項１０記載の電力用半導体装置の製造方法。
【請求項１２】
第１導電形の第１の半導体層と、
前記第１の半導体層上に設けられた第１導電形の第２の半導体層中に、前記第２の半導体層の表面から前記第１の半導体層に向かって延伸し、前記第２の半導体層の表面に平行な第１の方向に離間して配列された複数の第２導電形のピラー層と、
前記複数の第２導電形ピラー層に挟まれた前記第２の半導体層よりなる複数の第１導電形のピラー層と、
前記複数の第１導電形のピラー層のうちの１つの第１導電形のピラー層と、前記複数の第２導電形ピラー層のうち前記第１導電形ピラー層に隣り合う第２導電形のピラー層と、の間に挟まれ、前記第２の半導体層の表面に垂直な積層方向に延伸するトレンチと、
前記複数の第１導電形のピラー層上、前記複数の第２導電形のピラー層上、及び前記トレンチ上に設けられた第１導電形の第３の半導体層と、
前記第３の半導体層中に設けられ、前記第２導電形ピラー層と電気的に接続された第２導電形の第４の半導体層と、
前記第４の半導体層中に選択的に設けられ、前記第３の半導体層よりも高い第１導電形の不純物の濃度を有する第１導電形の第５の半導体層と、
前記第３の半導体層上、前記第４の半導体層上、及び前記第５の半導体層上、にゲート絶縁膜を介して設けられたゲート電極と、
前記第１の半導体層に電気的に接続された第１の電極と、
前記第４の半導体層及び前記第５の半導体層に電気的に接続された第２の電極と、
を備えた電力用半導体装置。
【請求項１３】
前記複数の第２導電形ピラー層は、前記第２の半導体層中に形成され、前記第２の半導体層の前記表面に垂直な積層方向に連結された複数個の第２導電形不純物拡散層により構成される請求項１２記載の電力用半導体装置。
【請求項１４】
前記トレンチは、前記積層方向に互いに離間して複数に分割された部分からなり、前記複数に分割された部分の互いに離間した間隔は、前記複数に分割された部分の前記積層方向における長さより狭い請求項１２または１３記載の電力用半導体装置。
【請求項１５】
前記複数の第２導電形不純物拡散層のそれぞれの第２導電形不純物の濃度分布の前記積層方向における中心位置は、前記トレンチの前記複数に分割された部分のうち前記中心位置に最も近い部分の前記第３の半導体層側の端から第１の半導体層側に位置する請求項１４記載の電力用半導体装置。
【請求項１６】
前記第１導電形ピラー層は、前記第２の半導体層中に形成され、前記積層方向に連結された複数個の第１導電形不純物拡散層により構成される請求項１２〜１５のいずれか１つに記載の電力用半導体装置。
【請求項１７】
前記トレンチ内に埋め込まれた絶縁膜をさらに備えた請求項１２〜１６のいずれか１つに記載の電力用半導体装置。
【請求項１８】
前記トレンチは、前記第１の電極から前記第２の電極へ向かって前記積層方向に電流が流れる素子領域に形成され、前記積層方向と直交する面内で前記素子領域を取り囲む終端領域には形成されない請求項１２〜１７のいずれか１つに記載の電力用半導体装置。
【請求項１９】
前記第２導電形ピラー層は、前記第２の半導体層の前記表面を前記第１の方向と垂直な方向に延伸するストライプ形状に形成され、
前記トレンチは、前記第２の方向に延伸するストライプ形状に形成された請求項１８記載の電力用半導体装置。
【請求項２０】
前記第２導電形ピラー層は、前記第２の半導体層の前記表面に格子状に形成され、
前記トレンチは、前記第２の半導体の前記表面において、前記第２導電形ピラー層を取り囲むように形成された請求項１８記載の電力用半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施の形態は、電力用半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
縦型パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のオン抵抗は、ドリフト層の電気抵抗に大きく依存する。このドリフト層の電気抵抗を決定する不純物濃度は、ベース層とドリフト層とが形成するｐ−ｎ接合の耐圧に応じて限界以上に上げることができない。このため、素子耐圧とオン抵抗にはトレードオフの関係が存在する。このトレードオフの関係を改善することが、ＭＯＳＦＥＴの低消費電力化には重要である。このトレードオフの関係には、素子材料によって決まる限界がある。ＭＯＳＦＥＴのさらなる低オン抵抗化のためには、この限界を超えることが必要である。
【０００３】
この限界を超える１つの手段として、ドリフト層にスーパージャンクション構造と呼ばれる構造が用いられる。スーパージャンクション構造は、水平方向にｐ形ピラー層とｎ形ピラー層が周期的に配置された構造である。ｐ形ピラー層とｎ形ピラー層に含まれるチャージ量（不純物量）を同じとすることにより、スーパージャンクション構造は、擬似的にノンドープ層となることができる。この結果、ドリフト層は、高耐圧を保持しつつ、高い不純物濃度を有するｐ形ピラー層とｎ形ピラー層とを有することができるので、ＭＯＳＦＥＴは、材料限界を超えた低オン抵抗を有することが可能となる。
【０００４】
スーパージャンクション構造を形成する方法の一例として、半導体層中へのイオン注入と埋込結晶成長を繰り返すマルチエピプロセスがある。一般にスーパージャンクション構造では、スーパージャンクション構造の横方向周期を狭くすることによりｐ形ピラー層中及びｎ形ピラー層中の不純物の濃度をそれぞれ増加することができるので、オン抵抗を低減することができる。しかしながら、上記マルチエピプロセスでは、ｐ形ピラー層及びｎ形ピラー層は、不純物の拡散により形成されるので、ＭＯＳＦＥＴの耐圧を一定に維持しながらスーパージャンクション構造の横方向周期を短くするためには、一回の埋込結晶成長における結晶成長層の厚さを薄くしなければならない。このため、マルチエピプロセスにおける埋込結晶成長の回数が増大してしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−４０８２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の実施の形態は、スーパージャンクション構造を備えた電力用半導体装置の生産工程数を削減する。
【課題を解決するための手段】
【０００７】
本発明の実施形態の電力用半導体装置の製造方法は、複数の第１の第２導電形不純物注入層を形成する工程と、第１のトレンチを形成する工程と、第１導電形のエピタキシャル層を形成する工程と、複数の第２の第２導電形不純物注入層を形成する工程と、第２のトレンチを形成する工程と、第１導電形の第３の半導体層を形成する工程と、拡散工程と、第２導電形の第４の半導体層を形成する工程と、第１導電形の第５の半導体層を形成する工程と、ゲート電極を形成する工程と、第１の電極を形成する工程と、第２の電極を形成する工程と、を備える。
【０００８】
複数の第１の第２導電形不純物注入層を形成する工程では、第１導電形の第１の半導体層の上に設けられた第１の半導体層よりも低い第１導電形の不純物の濃度を有する第１導電形の第２の半導体層の表面に、第２導電形の不純物を選択的に注入する。この結果、複数の第１の第２導電形不純物注入層が、第２の半導体層の表面に第１の方向に沿って互いに離間して形成される。
【０００９】
第１のトレンチを形成する工程では、第１のトレンチが、第１の非注入領域と第１の第２導電形不純物注入層との間に、第２の半導体層の表面から第２の半導体層中に形成される。第１の非注入領域は、複数の第１の第２導電形不純物注入層のうち隣り合う第１の第２導電形不純物注入層の間に挟まれた第２の半導体層からなる。第１の第２導電形不純物注入層は、上記隣り合う第１の第２導電形不純物注入層のうちの一方である。
【００１０】
第１導電形のエピタキシャル層を形成する工程では、第１導電形のエピタキシャル層が、エピタキシャル成長により、複数の第１の第２導電形不純物注入層上、第１の非注入領域上、及び第１のトレンチ上を覆うように形成される。第１導電形のエピタキシャル層は、第１の半導体層よりも低い第１導電形の不純物の濃度を有する。
【００１１】
複数の第２の第２導電形不純物注入層を形成する工程では、複数の第２の第２導電形不純物注入層が、複数の第１の第２導電形不純物注入層の直上であってエピタキシャル層の表面に、第１の方向に沿って互いに離間するように形成される。これは、第２導電形の不純物をエピタキシャル層の表面に選択的に注入することによって実施される。
【００１２】
第２のトレンチを形成する工程では、第２のトレンチが、第１のトレンチの直上であって、第２の非注入領域と第２の第２導電形不純物注入層との間に、エピタキシャル層の表面からエピタキシャル層中に形成される。第２の非注入領域は、複数の第２の第２導電形不純物注入層のうち隣り合う第２の第２導電形不純物注入層の間に挟まれたエピタキシャル層からなる。第２の第２導電形不純物注入層は、上記隣り合う第２の第２導電形不純物注入層のうちの一方である。
【００１３】
第１導電形の第３の半導体層を形成する工程では、第１導電形の第３の半導体層が、エピタキシャル成長により、複数の第２の第２導電形不純物注入層上、第２の非注入領域上、及び第２のトレンチ上を覆うように形成される。第１導電形の第３の半導体層は、第１の半導体層よりも低い第１導電形の不純物の濃度を有する。
【００１４】
拡散工程では、熱処理を施すことにより第１の第２導電形不純物注入層中及び第２の第２導電形不純物注入層中の第２導電形不純物を拡散させる。この結果、第１の第２導電形不純物拡散層が第１の第２導電形不純物注入層から形成され、且つ第２の第２導電形不純物拡散層が第２の第２導電形不純物注入層から形成される。第１の第２導電形不純物拡散層と第２の第２導電形不純物拡散層とは連結される。
【００１５】
第２導電形の第４の半導体層を形成する工程では、第２導電形の第４の半導体層が、前記第３の半導体層中に形成され、第２の第２導電形不純物拡散層に電気的に接続される。
【００１６】
第１導電形の第５の半導体層を形成する工程では、第１導電形の第５の半導体層が、第４の半導体層中に選択的に形成される。第１導電形の第５の半導体層は、前記第３の半導体層よりも高い第１導電形の不純物の濃度を有する。
【００１７】
ゲート電極を形成する工程では、ゲート電極が、第３の半導体層上、第４の半導体層上、及び第５の半導体層上、にゲート絶縁膜を介して形成される。
【００１８】
第１の電極を形成する工程では、第１の電極が、第１の半導体層に電気的に接続されるように形成される。
【００１９】
第２の電極を形成する工程では、第２の電極が、第４の半導体層及び前記第５の半導体層に電気的に接続されるように形成される。
【図面の簡単な説明】
【００２０】
【図１】第１の実施形態に係る電力用半導体装置の要部模式断面図。
【図２】（ａ）〜（ｈ）第１の実施形態に係る電力用半導体装置の製造工程の一部を示す要部模式断面図。
【図３】第２の実施形態に係る電力用半導体装置の製造工程の一部を示す要部模式断面図。
【図４】第２の実施形態に係る電力用半導体装置の要部模式断面図。
【図５】（ａ）〜（ｃ）第３の実施形態に係る電力用半導体装置の製造工程の一部を示す要部模式断面図。
【図６】（ａ）〜（ｃ）第４の実施形態に係る電力用半導体装置の製造工程の一部を示す要部模式断面図。
【図７】第５の実施形態に係る電力用半導体装置の要部模式平面図。
【図８】第６の実施形態に係る電力用半導体装置の要部模式平面図。
【図９】第７の実施形態に係る電力用半導体装置の要部模式平面図。
【発明を実施するための形態】
【００２１】
以下、本発明の実施形態について図を参照しながら説明する。実施例中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。第１導電形をｎ形で、第２導電形をｐ形で説明するが、それぞれこの逆の導電形とすることも可能である。半導体としては、シリコンを一例に説明するが、ＳｉＣやＧａＮなどの化合物半導体にも適用可能である。絶縁膜としては、酸化シリコンを一例に説明するが、窒化シリコン、酸窒化シリコンなどの他の絶縁体を用いることも可能である。ｎ形の導電形をｎ＋、ｎ、ｎ−で表記した場合は、この順にｎ形不純物濃度が低いものとする。ｐ形においても同様に、ｐ＋、ｐ、ｐ−の順にｐ形不純物濃度が低いものとする。ｎ形不純物濃度及びｐ形不純物濃度は、特に断りがない限りは、実際の不純物の濃度を表し、ｎ形不純物とｐ形不純物との補償後の濃度ではない。これに対して、正味のｎ形不純物濃度とは、ｐ形不純物との補償後のｎ形不純物濃度である。正味のｐ形不純物濃度とは、ｎ形不純物との補償後のｐ形不純物濃度である。
【００２２】
（第１の実施形態）
図１及び図２を用いて、本発明の第１の実施形態に係る電力用半導体装置１００及びその製造方法を説明する。本実施形態に係る電力用半導体装置は、ＭＯＳＦＥＴである。図１は、第１の実施形態に係る電力用半導体装置１００の要部模式断面図である。図２（ａ）〜（ｈ）は、第１の実施形態に係る電力用半導体装置の製造工程の一部を示す要部模式断面図である。
【００２３】
図１に示したように、本実施形態に係る電力用半導体装置１００は、ｎ＋形ドレイン層（第１導電形の第１の半導体層）１と、複数のｐ形ピラー層８（第２導電形のピラー層）と、複数のｎ形ピラー層７（第１導電形のピラー層）と、トレンチ５と、ｎ形素子形成層（第１導電形の第３の半導体層）２ｂと、ｐ形ベース層９（第２導電形の第４の半導体層）と、ｎ＋形ソース層１０（第１導電形の第５の半導体層）と、ゲート絶縁膜１１と、ゲート電極１２と、層間絶縁膜１３と、ドレイン電極１４（第１の電極）と、ソース電極１５（第２の電極）と、を備える。
【００２４】
ｎ形半導体層２、２ａ（第１導電形の第２の半導体層）は、ｎ＋形ドレイン層１の上に設けられる。複数のｐ形ピラー層８は、ｎ形半導体層２、２ａ中にｎ形半導体層２、２ａの表面からｎ＋形ドレイン層１に向かって延伸し、ｎ形半導体層２、２ａの表面に平行な図１中のＸ方向（第１の方向）に沿って互いに離間して配列される。複数のｎ形ピラー層７は、上記複数のｐ形ピラー層に挟まれたｎ形半導体層２、２ａよりなる。トレンチ５は、複数のｎ形ピラー層７のうちの１つのｎ形ピラー層７と、複数のｐ形ピラー層８のうちのこの１つのｎ形ピラー層７に隣り合うｐ形ピラー層８と、の間に挟まれ、ｎ形半導体層２、２ａの表面に垂直な積層方向に延伸する。
【００２５】
ｎ形素子形成層２ｂは、複数のｎ形ピラー層７上、複数のｐ形ピラー層８上、及びトレンチ５上に設けられる。ｐ形ベース層９は、ｎ形素子形成層２ｂ中に設けられ、ｐ形ピラー層と電気的に接続される。ｎ＋形ソース層１０は、ｐ形ベース層９の表面に選択的に設けられ、ｎ形素子形成層よりも高い第１導電形の不純物の濃度を有する。
【００２６】
ｎ＋形ドレイン層１、複数のｐ形ピラー層８、複数のｎ形ピラー層７、ｎ形素子形成層２ｂ、ｐ形ベース層９、及びｎ＋形ソース層１０は、例えば、シリコンからなる半導体層である。また、ｐ形不純物は、例えばボロンが用いられ、ｎ形不純物は、例えばリンが用いられる。
【００２７】
ゲート電極１２は、ｎ形素子形成層２ｂ上、ｐ形ベース層９上、及びｎ＋形ソース層１０上、にゲート絶縁膜１１を介して設けられる。ゲート絶縁膜１１は、例えば、酸化シリコンであるが、窒化シリコンまたは酸窒化シリコン等の絶縁体を用いることも可能である。ゲート電極１２は、例えば、導電性のポリシリコンにより形成される。本実施形態では、ゲート電極１２はプレーナ型であるが、トレンチ型とすることも勿論可能である。
【００２８】
ドレイン電極１４は、ｎ＋形ドレイン層１に電気的に接続される。ソース電極１５は、ｎ＋形ソース層１０及びｐ形ベース層に電気的に接続される。これらの電極は、例えば、銅またはアルミニウムなどで形成される。
【００２９】
層間絶縁膜１３は、ゲート電極１２上を覆うように設けられる。層間絶縁膜１２は、ゲート電極１２とソース電極１５とを絶縁する。
【００３０】
図１中の右側に、ｎ形半導体層２、２ａ中に形成されたｐ形ピラー層８中及びｎ形素子形成層２ｂ中に形成されたｐ形ベース層９中、のｐ形不純物のボロン濃度の深さ方向分布が示される。ｐ形ピラー層８中では、ボロン濃度は深さ方向に極大値を３つ有する。すなわち、ｐ形ピラー層８は、ｎ形半導体層２、２ａの表面に垂直な積層方向において、ボロンの拡散により形成された３つのｐ形拡散層４ｂが接合されることによって形成される。
【００３１】
ｐ形ベース層９は、ｎ形素子形成層２ｂ中にその表面からボロンを拡散させて形成される。ｐ形ベース層９は、ｎ形素子形成層の表面でボロン濃度の極大値を有し、その極大値は、ｐ形ピラー層中のｐ形不純物拡散層４ｂの極大値よりも高い。
【００３２】
トレンチ５は、ｐ形ピラー層８とｎ形ピラー層９との間に形成されるが、本実施形態では、積層方向に複数のトレンチ５に分割されて形成される。この複数のトレンチ５は、後述の製造方法で説明されるように、その上端はｎ形半導体層２ａをエピタキシャル成長することによって閉塞される。この結果、トレンチ５は、ｎ形半導体層２、２ａ中の空洞６を形成する。積層方向に形成された複数のトレンチ５は、それぞれ互いに、ｎ形半導体層２ａを介して離間する。
【００３３】
次に、第１の実施形態に係る電力用半導体装置１００の製造方法を、図２（ａ）〜（ｈ）を用いて説明する。
【００３４】
本実施形態に係る電力用半導体装置１００の製造方法は、複数の第１のｐ形不純物注入層（第１の第２導電形不純物注入層）を形成する工程と、第１のトレンチを形成する工程と、ｎ形エピタキシャル層（第１導電形のエピタキシャル層）を形成する工程と、複数の第２のｐ形不純物注入層（第２の第２導電形不純物注入層）を形成する工程と、第２のトレンチを形成する工程と、ｎ形素子形成層（第１導電形の第３の半導体層）を形成する工程と、拡散工程と、ｐ形ベース層（第２導電形の第４の半導体層）を形成する工程と、ｎ＋形ソース層（第１導電形の第５の半導体層）を形成する工程と、ゲート電極を形成する工程と、ドレイン電極（第１の電極）を形成する工程と、ソース電極（第２の電極）を形成する工程と、を備える。
【００３５】
図２（ａ）に示したように、初めに、ｎ＋形ドレイン層１の上にｎ形半導体層の一部２（後述のｎ形エピタキシャル層２ａが複数段形成されたものと合わせ、ｎ形半導体層２、２ａとなる）が設けられた半導体基板を用意する。この半導体基板は、例えば、ｎ＋形シリコン基板の上に、ｎ形半導体層をエピタキシャル成長して形成することによって用意することができる。または、ｎ形シリコン基板の表面に、リンなどのｎ形不純物をイオン注入した後に熱処理を施してｎ形不純物を拡散させることで、ｎ＋形ドレイン層とｎ形半導体層の積層構造を形成することができる。または、ｎ形シリコン基板の表面に、ｎ＋形半導体層をエピタキシャル成長することによっても、ｎ＋形ドレイン層とｎ形半導体層の積層構造を形成することができる。
【００３６】
次に、図２（ｂ）に示したように、複数の第１のｐ形不純物注入層を形成する工程を実施する。ｎ＋形ドレイン層１の上に設けられ、ｎ＋形ドレイン層１よりも低いｎ形不純物の濃度を有するｎ形の半導体層２の表面に、イオン注入法を用いてｐ形不純物４を選択的に注入する。ｐ形不純物４は、例えば、ボロンを用い、レジスト３ｐの複数の開口部を介して、ｎ形半導体層２の表面に選択的に注入される。レジスト３ｐの複数の開口部は、Ｘ方向に沿って周期的に配列される。この結果、複数の第１のｐ形不純物注入層４ａが、ｎ形半導体層２の表面に図中Ｘ方向（第１の方向）に沿って互いに離間して形成される。Ｘ方向における、この複数のｐ形不純物注入層４ａの周期は、マスクに用いたレジスト３ｐのＸ方向における開口部の周期に対応し、これが、スーパージャンクション構造の周期に対応する。この後に、レジスト３ｐは剥離される。
【００３７】
次に、図２（ｃ）に示したように、第１のトレンチを形成する工程が実施される。第１のトレンチが、第１の非注入領域７ａと第１のｐ形不純物注入層４ａとの間に、ｎ形半導体層２の表面からｎ形半導体層２中に形成される。上記第１の非注入領域７ａは、複数の第１のｐ形不純物注入層４ａのうち隣り合う第１のｐ形不純物注入層４ａの間に挟まれたｎ形半導体層２からなる。上記第１のｐ形不純物注入層４ａは、上記隣り合う第１のｐ形不純物注入層のうちの一方である。第１のトレンチ５は、Ｘ方向に沿って複数の開口部を有するレジスト３ｔをマスクに用いて、ＲＩＥ（Reactive Ion Etching）等のドライエッチングで形成される。第１のトレンチ５を形成後、レジスト３ｔは剥離される。なお、レジスト３ｔの複数の開口部の周期は、レジスト３ｐの複数の開口部の周期と同じである。
【００３８】
次に、図２（ｄ）に示したように、ｎ形エピタキシャル層を形成する工程が実施される。ｎ形のエピタキシャル層２ａが、エピタキシャル成長により、複数の第１のｐ形不純物注入層４ａ上、複数の第１の非注入領域７ａ上、及び複数の第１のトレンチ５上を覆うように形成される。ｎ形エピタキシャル層２ａは、ｎ＋形ドレイン層１よりも低いｎ形不純物の濃度を有する。このｎ形エピタキシャル層２ａは、上述のｎ形半導体層２とともにｎ形半導体層２、２ａとなる。
【００３９】
次に、図２（ｅ）に示したように、複数の第２のｐ形不純物注入層４ａを形成する工程が実施される。複数の第２のｐ形不純物注入層４ａが、ｎ形エピタキシャル層２ａの表面に、イオン注入法を用いてｐ形の不純物４が選択的に注入されることにより形成される。ｐ形不純物４は、第１のｐ形不純物注入層４ａの形成時と同じ周期で形成された開口部を有するレジスト３ｐをマスクに用いて、ｎ形エピタキシャル層２ａの表面に注入される。複数の第２のｐ形不純物注入層４ａは、複数の第１のｐ形不純物注入層４ａの直上であって、Ｘ方向に沿って互いに離間するように、ｎ形エピタキシャル層２ａの表面に形成される。この後、レジスト３ｐは剥離される。
【００４０】
次に、図２（ｆ）に示したように、第２のトレンチを形成する工程が実施される。第２のトレンチ５が、第１のトレンチ５の直上であって、第２の非注入領域７ａと第２のｐ形不純物注入層４ａとの間に配置されるように、エピタキシャル層２ａの表面からエピタキシャル層２ａ中に形成される。上記第２の非注入領域７ａは、複数の第２のｐ形不純物注入層４ａのうち隣り合う第２のｐ形不純物注入層４ａの間に挟まれたエピタキシャル層２ａからなる。上記第２のｐ形不純物注入層４ａは、上記隣り合う第２のｐ形不純物注入層４ａのうちの一方である。第２のトレンチ５は、第１のトレンチ形成時と同じ周期の開口部を有するレジスト３ｔをマスクに用いて、ＲＩＥ（Reactive Ion Etching）等のドライエッチングで形成される。本実施形態では、第２のトレンチ５は、その下部に形成された第１のトレンチ５に達しないように形成される。すなわち、第２のトレンチ５の深さは、ｎ形エピタキシャル層２ａの膜厚より小さい。第２のトレンチ５は、ｎ形エピタキシャル層２ａを貫通しない。なお、後述するように、第２のトレンチ５が、第１のトレンチ５に達するように形成されることも可能である。第２のトレンチ５を形成後、レジスト３ｔは剥離される。
【００４１】
次に、図２（ｇ）に示したように、図２（ｄ）同様に、再び、ｎ形エピタキシャル層を形成する工程が実施される。ｎ形のエピタキシャル層２ａが、エピタキシャル成長により、複数の第２のｐ形不純物注入層４ａ上、複数の第２の非注入領域７ａ上、及び複数の第２のトレンチ５上を覆うように形成される。以後、図２（ｅ）と同様に、複数の第２のｐ形不純物注入層４ａを形成する工程が実施され、複数の第２のｐ形不純物注入層４ａが、ｎ形エピタキシャル層２ａの表面に形成される。さらに、図２（ｆ）と同様に、第２のトレンチを形成する工程が実施され、第２のトレンチ５が、第１のトレンチ５の直上であって、第２の非注入領域７ａと第２のｐ形不純物注入層４ａとの間に配置されるように、エピタキシャル層２ａの表面からエピタキシャル層２ａ中に形成される。
【００４２】
すなわち、図２（ｄ）のｎ形エピタキシャル層を形成する工程、図２（ｅ）の複数の第２のｐ形不純物注入層４ａを形成する工程、及び図２（ｆ）の第２のトレンチを形成する工程の作業が繰り返し実施される。この結果、図２（ｈ）に示したように、ｎ形エピタキシャル層２ａが複数段積層され、図２（ａ）で形成されたｎ形半導体層２とともに、ｎ形半導体層２、２ａを構成する。また、ｐ形不純物注入層４ａが、各段のｎ形半導体層２、２ａ中に形成され、本実施形態の場合では３段形成される。電力用半導体装置の耐圧を高くするほど、ｐ形不純物注入層４ａの段数を増やす必要がある。その場合は、上記図２（ｄ）、（ｅ）、（ｆ）の工程を必要に応じて繰り返す。
【００４３】
次に、図２（ｆ）に示したように、ｎ形素子形成層を形成する工程が実施される。ｎ形素子形成層２ｂが、エピタキシャル成長により、複数の第２のｐ形不純物注入層４ａ上、複数の第２の非注入領域７ａ上、及び複数の第２のトレンチ５上を覆うように形成される。ｎ形素子形成層は、ｎ＋形ドレイン層よりも低いｎ形の不純物の濃度を有する。本実施形態では、ｎ形半導体層２、ｎ形エピタキシャル層２ａ、及びｎ形素子形成層２ｂは、同じｎ形不純物濃度を有するものとして説明する。しかしながら、種々の実施形態に応じてこれらの層のｎ形不純物の濃度は、所望の濃度に設定されることができる。
【００４４】
この後、図示は省略するが、拡散工程が実施される。熱処理を施すことにより第１のｐ形不純物注入層中４ａ及積層方向に複数段形成された第２のｐ形不純物注入層４ａ中のｐ形不純物を拡散させる。この結果、第１のｐ形不純物拡散層４ｂが第１のｐ形不純物注入層４ａから形成され、且つ第２のｐ形不純物拡散層４ｂが第２のｐ形不純物注入層４ａから形成される。第１のｐ形不純物拡散層４ｂと第２のｐ形不純物拡散層４ｂとは連結される。同様に複数段の第２のｐ形不純物拡散層４ｂ同士も連結される。この結果、図１に示したように、ｐ形ピラー層８は、図１中のボロンの濃度プロファイルに示されたように、ｐ形不純物拡散層４ｂが連結されて形成される。
【００４５】
また、ｎ形ピラー層７は、第１の非注入領域７ａ及び第２の非注入領域７ａが積層方向に連結されて形成される。すなわち、ｎ形ピラー層７は、隣り合うｐ形ピラー層８で挟まれたｎ形半導体層２、２ａである。
【００４６】
次に、既存のＭＯＳＦＥＴの製造工程が以下のように実施される。すなわち、ｐ形ベース層９を形成する工程が実施され、ｐ形ベース層９が、ｎ形素子形成層２ｂ中に形成されて第２のｐ形不純物拡散層（すなわちｐ形ベース層８）に電気的に接続される。ｎ＋形ソース層を形成する工程が実施され、ｎ＋形ソース層１０が、ｐ形ベース層９の表面に選択的に形成される。ｎ＋形ソース層１０は、ｎ形素子形成層２ｂよりも高いｎ形不純物の濃度を有する。
【００４７】
ゲート電極を形成する工程が実施され、ゲート電極１２が、ｎ形素子形成層２ｂ上、ｐ形ベース層９上、及びｎ＋形ソース層１０上、にゲート絶縁膜１１を介して形成される。ゲート絶縁膜１１は、例えば、酸化シリコンであるが、窒化シリコンまたは酸窒化シリコン等の絶縁体を用いることも可能である。酸化シリコンは、熱酸化により形成することができるが、ＣＶＤ（Chemical Vapor Deposition）法などの他の方法も可能である。また、ゲート電極１２は、例えば、導電性のポリシリコンにより形成される。
【００４８】
ドレイン電極を形成する工程では、ドレイン電極１４が、ｎ＋形ドレイン層１に電気的に接続されるように形成される。
【００４９】
ソース電極を形成する工程では、ソース電極１５が、ｐ形ベース層９及びｎ＋形ソース層１０に電気的に接続されるように形成される。また、ソース電極１５は、層間絶縁膜１３を介してゲート電極１２上に形成される。
【００５０】
以上の工程を経て、電力用半導体装置１００は、図１に示したような構造を有する。
【００５１】
次に、本実施形態に係る電力用半導体装置１００及びその製造方法により得られる効果について説明する。
【００５２】
本実施形態に係る電力用半導体装置１００の製造方法においては、複数の第１のｐ形不純物注入層を形成する工程、第１のトレンチを形成する工程、ｎ形エピタキシャル層を形成する工程、複数の第２のｐ形不純物注入層を形成する工程、及び第２のトレンチを形成する工程が実施される。これらの工程が実施されることによって、ｐ形不純物注入層４ａが、ｎ形半導体層２、２ａ中に積層方向に複数段積層される。
【００５３】
この後、上述したように、拡散工程によって、ｐ形不純物が、積層方向に複数段形成されたｐ形不純物注入層４ａから放射状にｎ形半導体層２、２ａ中を拡散し、複数段のｐ形不純物拡散層４ｂが、積層方向に形成される。ｐ形不純物が、積層方向にさらに拡散することにより、複数段のｐ形不純物拡散層４ｂが積層方向において連結され、Ｘ方向に配列された複数のｐ形ピラー層８が形成される。隣合うｐ形ピラー層に挟まれたｎ形半導体層２、２ａは、ｎ形ピラー層７になる。
【００５４】
Ｘ方向に平行な水平方向においても、ｐ形不純物の拡散が積層方向と同様に起こる。このため、従来のｐ形ピラー層にｎ形ピラー層が直接隣接するスーパージャンクション構造においていは、ｐ形不純物の拡散がｐ形ピラー層からｎ形ピラー層へ起こる。この結果、ｎ形ピラー層において、ｎ形ピラー層中のｎ形不純物は、ｐ形ピラー層から拡散してきたｐ形不純物により補償される。この不純物補償の結果、ｎ形ピラー層では、正味のｎ形不純物濃度が、本来のｎ形不純物濃度より、ｐ形ピラー層からの拡散に起因するｐ形不純物濃度の分だけ減少する。拡散工程で積層方向にｐ形不純物を拡散させる距離が長いほど、ｐ形ピラー層からｎ形ピラー層へのｐ形不純物の拡散が多くなるので、ｎ形ピラー層の正味のｎ形不純物濃度は減少する。
【００５５】
つまり、従来のスーパージャンクション構造及びその製造方法では、スーパージャンクションの積層方向の厚さが一定の場合（すなわち耐圧が同じ構造の場合）は、ｐ形ピラー層の水平方向の周期が短いほど、または、積層方向のｐ形不純物注入層４ａの段数が少ないほど、ｐ形ピラー層からｎ形ピラー層への拡散が多くなってしまう。この結果、ｐ形ピラー層中のｐ形不純物濃度は、ｐ形不純物がｐ形ピラー層からｎ形ピラー層へ拡散した分だけ減少する。また、ｎ形ピラー層の正味のｎ形不純物濃度は、ｐ形ピラー層からのｐ形不純物の拡散により減少する。このため、電流が流れるｎ形ピラー層の抵抗が上昇するため、電力用半導体装置のオン抵抗が上昇する。
【００５６】
本実施形態に係る電力用半導体装置１００の製造方法では、非注入領域７ａとなるｎ形半導体層２、２ａとｐ形不純物注入層４ａとの間には、トレンチ５が形成されている。トレンチ５は、上端がｎ形半導体層２ａで閉塞されて、内部が空洞６になっている。このトレンチ５があることで、拡散工程において、ｐ形不純物注入層４ａからＸ方向に平行な方向へのｐ形不純物の拡散が抑制される。すなわち、ｐ形不純物注入層４ａからトレンチ５を介して隣接する非注入領域７ａへのｐ形不純物の拡散が、トレンチ５によりブロックされる。
【００５７】
これに対して、積層方向では、ｐ形不純物注入層４ａから隣接するｐ形不純物注入層４ａに向かってｐ形不純物を十分に拡散させることができるため、ｐ形不純物拡散層４ｂが積層方向で連結されて、ｐ形ピラー層８が形成される。
【００５８】
この結果、ｐ形ピラー層８からｎ形ピラー層７へのｐ形不純物の拡散をほとんど起こすことなく、ｐ形ピラー層８及びｎ形ピラー層７を形成することができる。積層方向にｐ形不純物を十分に拡散させて、積層方向で複数段形成されたｐ形不純物拡散層４ｂを連結させることができる。これにより、積層方向のｐ形不純物注入層４ａの段数を低減することが可能である。
【００５９】
すなわち、ｎ形エピタキシャル層を形成する工程、複数の第２のｐ形不純物注入層を形成する工程、及び第２のトレンチを形成する工程を繰り返す回数を低減することが可能となる。または、Ｘ方向におけるｐ形不純物注入層４ａの間隔を狭くしても、Ｘ方向でのｐ形ピラー層８からｎ形ピラー層７へのｐ形不純物の拡散を起こすことなく、ｐ形ピラー層８及びｎ形ピラー層７を形成することができる。すなわち、本実施形態に係る電力用半導体装置及びその製造方法によれば、スーパージャンクション構造を備えた電力用半導体装置の生産工程数を削減することが可能となる。
【００６０】
本実施形態では、第２のトレンチ５は、ｎ形エピタキシャル層２ａ中を貫通しないで、第１のトレンチ５に達しないように形成される。すなわち、積層方向に多数段に形成されたトレンチ５は、互いに離間するように形成されているが、互いに接続されていても良い。すなわち、第２のトレンチを形成する工程において、第２のトレンチがｎ形エピタキシャル層２ａを貫通し、第１のトレンチに接続されるように形成されていてもよい。
【００６１】
複数段に形成されたトレンチ５は、ｎ形エピタキシャル層２ａを介して互いに離間している。このトレンチ５が積層方向で離間している部分には、空隙が形成される。この空隙はｎ形エピタキシャル層２ａで構成される。ｐ形ピラー層８中のこの空隙に隣接する部分は、ｐ形不純物拡散層４ｂの濃度分布の中心部であり、ｐ形不純物濃度が極大となる。このため、このトレンチ５の離間している部分すなわち上記空隙を介して、ｐ形不純物拡散層４ｂからｎ形ピラー層に向かって、ｐ形不純物の拡散が起こる。このため、積層方向でトレンチ５が離間した間隔すなわち上記トレンチ５による空隙の積層方向の幅は、短い方が望ましい。
【００６２】
また、積層方向で複数のトレンチ５の間（トレンチ５による空隙）にあるｎ形エピタキシャル層２ａは、トレンチ５に起因した内部応力を受ける。この内部応力の大きさは、積層方向において、複数のトレンチ５のそれぞれのトレンチ５の長さと、隣り合うトレンチ５の離間した間隔（トレンチ５による空隙の幅）と、が同じときに最大となり、隣り合うトレンチ５の離間した間隔が小さいほど、小さくなる。従って、積層方向で隣り合うトレンチ５の離間した間隔は、複数のトレンチ５の積層方向の長さより狭いことが望ましい。または、第２のトレンチ５を形成する工程において、第２のトレンチ５の積層方向における長さが、第１のトレンチ５と第２のトレンチ５との積層方向における間隔よりも長くなるように形成されることが望ましい。
【００６３】
また、ｎ形素子形成層を形成する工程において形成されるｎ形素子形成層２ｂは、ｎ形エピタキシャル層を形成する工程において形成されるｎ形エピタキシャル層２ａの厚さよりも薄く形成される。これは、ｐ形ベース層４がｐ形ピラー層８と確実に接合されるようにするため、及びｐ形ベース層が水平方向に広がりすぎないようにするためである。
【００６４】
以上、本実施形態の説明を容易にするために、ｎ＋形ドレイン層１上に設けられた最初（第１段目）の構造を、ｎ形半導体層２、第１のｐ形不純物注入層４ａ、第１のｐ形不純物拡散層４ｂ、第１の非注入領域７ａ、第１のトレンチ５を用いて説明した。第２段目の構造を、ｎ形エピタキシャル層２ａ、第２のｐ形不純物注入層４ａ、第２のｐ形不純物拡散層４ｂ、第２の非注入領域７ａ、第２のトレンチ５を用いて説明した。そして、第１段目の構造上に、第２段目の構造が複数回繰り返し形成されることで、ｐ形ピラー層８及びｎ形ピラー層７を有する積層構造を説明した。以下の実施形態においても同様である。
【００６５】
（第２の実施形態）
第２の実施形態に係る電力用半導体装置２００及びその製造方法を図３及び図４を用いて説明する。図３は第２の実施形態に係る電力用半導体装置の製造工程の一部を示す要部模式断面図である。図４は、第２の実施形態に係る電力用半導体装置の要部模式断面図である。なお、第１の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施形態との相異点について主に説明する。
【００６６】
図４は、図２（ｈ）に相当する製造工程の一部を示す断面図である。本実施形態に係る電力用半導体装置２００及びその製造方法は、図４に示したように、各段のｎ形エピタキシャル層中に形成されるｐ形不純物注入層４ａの積層方向の位置が、第１の実施形態に係る電力用半導体装置１００及びその製造方法と違う。これ以外は、同じである。
【００６７】
本実施形態の電力用半導体装置の製造方法は、第１の実施形態に係る電力用半導体装置の製造方法と同様に、複数の第１のｐ形不純物注入層（第１の第２導電形不純物注入層）を形成する工程と、第１のトレンチを形成する工程と、ｎ形エピタキシャル層（第１導電形のエピタキシャル層）を形成する工程と、複数の第２のｐ形不純物注入層（第２の第２導電形不純物注入層）を形成する工程と、第２のトレンチを形成する工程と、ｎ形素子形成層（第１導電形の第３の半導体層）を形成する工程と、拡散工程と、ｐ形ベース層（第２導電形の第４の半導体層）を形成する工程と、ｎ＋形ソース層（第１導電形の第５の半導体層）を形成する工程と、ゲート電極を形成する工程と、ドレイン電極（第１の電極）を形成する工程と、ソース電極（第２の電極）を形成する工程と、を備える。
【００６８】
本実施形態に係る電力用半導体装置２００の製造方法では、第１のｐ形不純物注入層を形成する工程において、ｎ形半導体層２の表面に、イオン注入法を用いてｐ形不純物４を選択的に注入する際に、第１の実施形態に係る電力用半導体装置１００の製造方法と比べて、ｐ形不純物４を深く注入する。具体的には、イオン注入法における加速電圧を高くして、ｐ形不純物４をｎ形半導体層２の表面に注入する。この結果、第１のｐ形不純物注入層４ａは、ｐ形不純物の濃度分布のピークがｎ形半導体層２の表面からｎ＋形ドレイン層１に向かって離間して形成される。
【００６９】
第２のｐ形不純物注入層を形成する工程においても同様に、ｎ形エピタキシャル層２ａの表面に、イオン注入法を用いてｐ形不純物４を選択的に注入する際に、第１の実施形態に係る電力用半導体装置１００の製造方法と比べて、ｐ形不純物４を深く注入する。この結果、第２のｐ形不純物注入層４ａは、ｐ形不純物の濃度分布のピークがｎ形エピタキシャル層２ａの表面からｎ＋形ドレイン層１に向かって離間して形成される。
【００７０】
以上の結果、本実施形態に係る電力用半導体装置２００は、図４に示したように、ｐ形不純物拡散層４ｂの濃度分布の中心位置が、積層方向に沿って隣り合うトレンチ５の離間した部分（トレンチ５による空隙）よりｎ＋形ドレイン層１側に配置される。言い換えると、ｐ形不純物拡散層４ｂの濃度分布の中心位置が、その中心位置に最も近いトレンチ５のｎ形素子形成層側の端からｎ＋形ドレイン層１側に配置される。このため、本実施形態に係る電力用半導体装置２００の製造方法では、第１の実施形態に係る電力用半導体装置１００の製造方法と比べて、隣り合うトレンチ５の離間した部分のｎ形エピタキシャル層２ａを介して、ｐ形不純物拡散層４ｂからｎ形ピラー層に向かってｐ形不純物の拡散が抑制される。
【００７１】
この結果、第１の実施形態に係る電力用半導体装置１００と比べて、ｐ形不純物拡散層４ｂ中のｐ形不純物濃度は高く、積層方向において濃度分布が平坦化される。すなわち、ｐ形ピラー層８中のｐ形不純物濃度が均一に高く維持される。
【００７２】
本実施形態に係る電力用半導体装置２００においても、第１の実施形態に係る電力用半導体装置１００と同様に、ｐ形ピラー層８からｎ形ピラー層７へのｐ形不純物の拡散をほとんど起こすことなく、ｐ形ピラー層８及びｎ形ピラー層７を形成することができる。積層方向にｐ形不純物を十分に拡散させて、積層方向で複数段形成されたｐ形不純物拡散層４ｂを連結させることができるので、積層方向のｐ形不純物注入層４ａの段数を低減することが可能である。すなわち、本実施形態に係る電力用半導体装置２００及びその製造方法によれば、スーパージャンクション構造を備えた電力用半導体装置の生産工程数を削減することが可能となる。
【００７３】
（第３の実施形態）
第３の実施形態に係る電力用半導体装置３００及びその製造方法を図５を用いて説明する。図５（ａ）〜（ｃ）は第３の実施形態に係る電力用半導体装置の製造工程の一部を示す要部模式断面図である。なお、第１の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施形態との相異点について主に説明する。
【００７４】
本実施形態に係る電力用半導体装置３００の製造方法は、第１の実施形態に係る電力用半導体装置１００の製造方法において、第１のトレンチを形成する工程を実施する前に、複数の第１のｎ形不純物注入層を形成する工程と、第２のトレンチを形成する工程を実施する前に、複数の第２のｎ形不純物注入層を形成する工程と、をさらに備える点で、第１の実施形態に係る電力用半導体装置１００の製造方法と相異する。
【００７５】
本実施形態に係る電力用半導体装置３００の製造方法は、第１の実施形態に係る電力用半導体装置１００の製造方法の図２（ａ）及び（ｂ）に示したように、複数の第１のｐ形不純物注入層を形成する工程を実施する。
【００７６】
その後、図５（ａ）に示したように、複数の第１のｎ形不純物注入層を形成する工程が実施される。複数の第１のｐ形不純物注入層４ａのうち隣り合う第１のｐ形不純物注入層４ａの間に挟まれたｎ形半導体層２からなる第１の非注入領域に、複数の第１のｎ形不純物注入層１６ａのうちの１つが形成される。他の第１のｎ形不純物注入層１６ａも同様に、他の第１の非注入領域７ａに形成される。これにより、複数の第１のｎ形不純物注入層１６ａは、Ｘ方向に沿って、複数の第１のｐ形不純物注入層のそれぞれの間のｎ形半導体層２の表面に形成される。これは、複数の第１の非注入領域に対応する開口部を有するレジスト３ｎを用いて、イオン注入法によりｎ形不純物１６を選択的にｎ形半導体層２の表面に注入することで実施される。ｎ形不純物１６は、例えば、リンが用いられる。
【００７７】
その後、図５（ｂ）に示したように、第１の実施形態に係る第１のトレンチを形成する工程と同じ工程を実施する。これにより、第１のｐ形不純物注入層４ｂと第１のｎ形不純物注入層との間に第１のトレンチが形成される。以後の工程では、第１の実施形態における第１の非注入領域が、第１のｎ形不純物注入層を含むものとして考えればよい。
【００７８】
その後、図５（ｃ）に示したように、第１の実施形態に係るｎ形エピタキシャル層を形成する工程と同じ工程が実施される。ｎ形のエピタキシャル層２ａが、エピタキシャル成長により、複数の第１のｐ形不純物注入層４ａ上、複数の第１のｎ形不純物注入層１６ａ上、及び複数の第１のトレンチ５上を覆うように形成される。
【００７９】
その後、図示は省略するが、第１の実施形態に係る電力用半導体装置１００の製造方法の図２（ｅ）〜（ｈ）と同様に、複数の第２のｐ形不純物注入層を形成する工程と、第２のトレンチを形成する工程と、ｎ形素子形成層を形成する工程と、拡散工程と、ｐ形ベース層を形成する工程と、ｎ＋形ソース層を形成する工程と、ゲート電極を形成する工程と、ドレイン電極を形成する工程と、ソース電極を形成する工程と、が順次実施される。
【００８０】
ただし、第１のｎ形不純物注入層１６ａが形成される工程と同様に、第２のｎ形不純物注入層１６ａが形成される工程が、図５（ａ）に示したものと同様に、第２のトレンチを形成する工程の前に実施される。第２のトレンチを形成する工程以後の工程では、第１の実施形態における第２の非注入領域が第２のｎ形不純物注入層１６ａを含むものとして考えればよい。これにより、第２のトレンチ５は、第２のｐ形不純物注入層４ａと第２のｎ形不純物注入層１６ａとの間に形成される。
【００８１】
また、拡散工程では、第１のｐ形不純物注入層４ａ及び第２のｐ形不純物注入層４ａが、それぞれ、第１のｐ形不純物拡散層４ｂ及び第２のｐ形不純物拡散層４ｂになることと同様に、第１のｎ形不純物注入層１６ａ及び第２のｎ形不純物注入層１６ａが、それぞれ、第１のｎ形不純物拡散層１６ｂ及び第２のｎ形不純物拡散層１６ｂになる。そして、ｐ形ピラー層８と同様に、第１のｎ形不純物拡散層１６ｂ及び第２のｎ形不純物拡散層１６ｂが積層方向に接合されて、ｎ形ピラー層７が形成される。
【００８２】
本実施形態に係る電力用半導体装置３００では、ｎ形不純物注入層１６ａとｐ形不純物注入層４ａとの間には、トレンチ５が形成されている。ｎ形ピラー層７を構成するｎ形不純物拡散層１６ｂからｐ形ピラー層８へのｎ形不純物の拡散が、このトレンチ５により抑制される。従って、本実施形態に係る電力用半導体装置３００の製造方法においては、ｐ形ピラー層８からｎ形ピラー層７へのｐ形不純物の拡散を抑制すると同時に、ｎ形ピラー層７からｐ形ピラー層８へのｎ形不純物の拡散も抑制しながら、ｐ形ピラー層８及びｎ形ピラー層７を形成することができる。
【００８３】
この結果、第１の実施形態に係る電力用半導体装置１００と同様に、積層方向にｐ形不純物を十分に拡散させて、積層方向で複数段形成されたｐ形不純物拡散層４ｂを連結させることができる。同時に、積層方向にｎ形不純物を十分に拡散させて、積層方向で複数段形成されたｎ形不純物拡散層１６ｂを連結させることができる。これにより、積層方向のｐ形不純物注入層４ａ及びｎ形不純物注入層１６ａの段数を低減することが可能である。すなわち、本実施形態に係る電力用半導体装置３００及びその製造方法によれば、スーパージャンクション構造を備えた電力用半導体装置の生産工程数を削減することが可能となる。
【００８４】
さらに、本実施形態に係る電力用半導体装置３００では、ｎ形ピラー層７がｎ形不純物拡散層１６ｂにより構成されているために、第１の実施形態に係る電力用半導体装置１００と比べて、ｎ形ピラー層７は、さらに高いｎ形不純物濃度を有する。このため、さらにオン抵抗を低減することができる。
【００８５】
（第４の実施形態）
第４の実施形態に係る電力用半導体装置４００及びその製造方法を図６を用いて説明する。図６（ａ）〜（ｃ）は第４の実施形態に係る電力用半導体装置の製造工程の一部を示す要部模式断面図である。なお、第１の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施形態との相異点について主に説明する。
【００８６】
本実施形態に係る電力用半導体装置４００の製造方法においても、第１の実施形態に係る電力用半導体装置１００の製造方法と同じ製造工程を備える。ただし、本実施形態に係る電力用半導体装置４００の製造方法は、第１のトレンチを形成する工程とｎ形エピタキシャル層を形成する工程との間に、第１のトレンチに第１の絶縁膜を埋め込む工程をさらに備え、第２のトレンチを形成する工程とｎ形素子形成層を形成する工程との間に、第２のトレンチに第２の絶縁膜を埋め込む工程をさらに備える点で、第１の実施形態に係る電力用半導体装置１００の製造方法と相異する。
【００８７】
本実施形態に係る電力用半導体装置４００の製造方法においては、第１の実施形態に係る電力用半導体装置１００の製造方法と同様に、図２（ａ）〜（ｄ）に示した、複数の第１のｐ形不純物注入層を形成する工程と、第１のトレンチを形成する工程と、を実施後、図６（ａ）及び（ｂ）に示した、第１のトレンチに第１の絶縁膜を埋め込む工程が実施される。この工程では、まず、図６（ａ）に示したように、ｎ形半導体層２に形成された第１のトレンチ内及びｎ形半導体層２の全面上に、第１の絶縁膜１７が形成される。第１の絶縁膜は、例えば、酸化シリコンが用いられる。このほか、窒化シリコンまたは酸窒化シリコンを用いることも可能である。また、酸化シリコンは、例えば、熱酸化により形成されるが、ＣＶＤ法などで形成することも可能である。
【００８８】
次に、図６（ｂ）に示したように、第１のトレンチ内にだけ第１の絶縁膜１７が埋め込まれて残るように、ｎ形半導体層２上の余分な第１の絶縁膜が除去される。第１の絶縁膜１７は、例えば、ＲＩＥにより除去される。
【００８９】
なお、複数の第１のｐ形不純物注入層４ａを形成する工程は、図６（ａ）及び（ｂ）に示した第１のトレンチに第１の絶縁膜を埋め込む工程の後に実施することも可能である。
【００９０】
次に、図６（ｃ）に示したように、第１の実施形態に係る電力用半導体装置１００の製造方法の図２（ｄ）に示したｎ形エピタキシャル層を形成する工程が実施される。ｎ形エピタキシャル層２ａが、エピタキシャル成長により、複数の第１のｐ形不純物注入層４ａ上、複数の第１の非注入領域７ａ上、及び複数の第１のトレンチ５上を覆うように形成される。第１のトレンチ５内には、第１の絶縁膜１７が埋め込まれている。以後、第１のトレンチ５内には、第１の絶縁膜１７が埋め込まれたものと考えて、以降の工程が実施される。
【００９１】
その後、図示は省略するが、第１の実施形態の図２（ｅ）〜（ｈ）と同様に、複数の第２のｐ形不純物注入層を形成する工程と、第２のトレンチを形成する工程と、ｎ形素子形成層を形成する工程と、拡散工程と、ｐ形ベース層を形成する工程と、ｎ＋形ソース層を形成する工程と、ゲート電極を形成する工程と、ドレイン電極を形成する工程と、ソース電極を形成する工程と、が順次実施される。
【００９２】
ただし、第１のトレンチに第１の絶縁膜１７を埋め込む工程と同様に、第２のトレンチに第２の絶縁膜１７を埋め込む工程が、第２のトレンチを形成する工程と、ｎ形素子形成層を形成する工程と、の間に設けられる。第２のトレンチに第２の絶縁膜１７を埋め込む工程は、図６（ａ）及び（ｂ）に示したものと同様に実施される。その後、図６（ｃ）に示したように、ｎ形素子形成層を形成する工程が実施され、ｎ形素子形成層２ｂが、エピタキシャル成長により、複数の第２のｐ形不純物注入層４ａ上、複数の第２の非注入領域７ａ上、及び複数の第２のトレンチ５上を覆うように形成される。第２のトレンチ５内には、第２の絶縁膜１７が埋め込まれている。以後、第２のトレンチ５内には、第２の絶縁膜１７が埋め込まれたものと考えて、以降の工程が実施される。
【００９３】
なお、複数の第２のｐ形不純物注入層４ａを形成する工程は、上記第２トレンチに第２の絶縁膜を埋め込む工程の後に実施することも可能である。
【００９４】
本実施形態に係る電力用半導体装置４００及びその製造方法では、本実施形態に係る電力用半導体装置１００及びその製造方法と同様に、非注入領域７ａとなるｎ形半導体層２、２ａとｐ形不純物注入層４ａとの間には、トレンチ５が形成されている。このトレンチ５があることで、拡散工程において、ｐ形不純物注入層４ａからＸ方向に平行な水平方向のｐ形不純物の拡散が抑制される。すなわち、ｐ形不純物注入層４ａからトレンチ５を介して隣接する非注入領域７ａへのｐ形不純物の拡散が、トレンチ５によりブロックされる。さらに、本実施形態に係る電力用半導体装置４００及びその製造方法では、トレンチ５内に絶縁膜１７が埋め込まれているために、ｐ形不純物の拡散がトレンチ５によりさらに確実にブロックされる。
【００９５】
この結果、ｐ形ピラー層８からｎ形ピラー層７へのｐ形不純物の拡散をほとんど起こすことなく、ｐ形ピラー層８及びｎ形ピラー層７を形成することができる。積層方向にｐ形不純物を十分に拡散させて、積層方向で複数段形成されたｐ形不純物拡散層４ｂを連結させることができるので、積層方向のｐ形不純物注入層４ａの段数を低減することが可能である。すなわち、本実施形態に係る電力用半導体装置４００及びその製造方法によっても、スーパージャンクション構造を備えた電力用半導体装置の生産工程数を削減することが可能となる。
【００９６】
（第５の実施形態）
第５の実施形態に係る電力用半導体装置５００及びその製造方法を図７を用いて説明する。図７は第５の実施形態に係る電力用半導体装置の要部模式平面図である。なお、第１の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施形態との相異点について主に説明する。
【００９７】
本実施形態に係る電力用半導体装置５００の製造方法は、第１の実施形態に係る電力用半導体装置１００の製造方法と同様に、複数の第１のｐ形不純物注入層を形成する工程と、第１のトレンチを形成する工程と、ｎ形エピタキシャル層を形成する工程と、複数の第２のｐ形不純物注入層を形成する工程と、第２のトレンチを形成する工程と、ｎ形素子形成層を形成する工程と、拡散工程と、ｐ形ベース層を形成する工程と、ｎ＋形ソース層を形成する工程と、ゲート電極を形成する工程と、ドレイン電極を形成する工程と、ソース電極を形成する工程と、を備える。
【００９８】
本実施形態に係る電力用半導体装置５００の製造方法では、ｐ形ピラー層８、ｎ形ピラー層７、及びトレンチ５が、図７に示したように形成されている点で、第１の実施形態に係る電力用半導体装置１００の製造方法と相異する。すなわち、複数の第１のｐ形不純物注入層を形成する工程で、複数の第１のｐ形不純物注入層は、ｎ形半導体層２の表面をＹ方向に延伸するストライプ形状を有するように形成される。複数の第２のｐ形不純物注入層を形成する工程で、複数の第２のｐ形不純物注入層は、ｎ形エピタキシャル層２ａの表面をＹ方向に延伸するストライプ形状を有するように形成される。第１のトレンチを形成する工程において、第１のトレンチはＹ方向に延伸するストライプ形状を有するように形成される。第２のトレンチを形成する工程において、第２のトレンチはＹ方向に延伸するストライプ形状を有するように形成される。
【００９９】
図７は、図１に示された断面を有する電力用半導体装置５００の、第２のトレンチを横切るｎ形エピタキシャル層２ａ中の任意の水平面における要部平面図を示す。この平面図は、矩形の半導体チップのコーナー部を示したものである。図７中に示したＹ方向が半導体チップの端部側であり、Ｘ方向と反対側の方向が半導体チップの前述の端部に直交する別の端部側である。
【０１００】
ｐ形ピラー層８及びｎ形ピラー層７は、それぞれ、Ｙ方向に沿って延伸し、これと直交するＸ方向にそって、交互に配列される。半導体チップは、素子形成層２ｂにｐ形ベース層９、ｎ＋形ソース層１０、及びゲート電極１２が形成された素子領域において、ドレイン電極１４からソース電極１５に向かって電流が流れる。積層方向と直交する水平面内で、この素子領域を囲む半導体チップの外周には、ｐ形ベース層９、ｎ＋形ソース層１０、及びゲート電極１２が形成されていな終端領域が形成される。
【０１０１】
第１のトレンチ及び第２のトレンチは、終端領域に形成されず、素子領域にだけＹ方向に延伸するストライプ状に形成されるように、それぞれ、第１のトレンチを形成する工程及び第２のトレンチを形成する工程において形成される。
【０１０２】
図７の右側には、ｐ形ピラー層８中を素子領域から終端領域に向かってＹ方向に沿ったｐ形不純物であるボロンの濃度プロファイルが示される。また、図７の下側には、ｎ形エピタキシャル層２ａ中の素子領域から終端領域にＸ方向に沿ったボロンの濃度プロファイルを示す。
【０１０３】
ｐ形ピラー層８とｎ形ピラー層７との間にトレンチ５が形成されている素子領域では、ｐ形ピラー層８からｎ形ピラー層７へのボロンの拡散が抑制されている。このため、ｐ形ピラー層８中のボロンの濃度は、Ｙ方向においてＸ方向においても、高濃度に均一に保持される。
【０１０４】
また、これに対して、ｐ形ピラー層８とｎ形ピラー層７との間にトレンチ５が形成されていない終端領域では、ｐ形ピラー層８からｎ形ピラー層へのボロンの拡散が起きている。このため、Ｘ方向における終端領域のｐ形ピラー層のボロンの濃度分布は、ｎ形ピラー層７にまで裾を引いた分布になっている。また、終端領域におけるｐ形ピラー層８中のボロンの濃度は、素子領域におけるｐ形ピラー層８中のボロンの濃度よりも大きく低下している。すなわち、終端領域では、素子領域に比べて、ｐ形不純物の濃度がｐ形不純物の拡散により大きく低下する。
【０１０５】
一方、素子領域におけるｎ形ピラー層７中では、ｐ形ピラー層８からのボロンの拡散がないので、ｎ形ピラー層７中のｎ形不純物の濃度はｎ形エピタキシャル層２ａの形成時に有するｎ形不純物濃度で均一である。これに対して、終端領域におけるｎ形ピラー層７では、ｐ形ピラー層８からボロンが拡散している。このため、終端領域では、ｎ形ピラー層７のｎ形エピタキシャル層形成時に有していたｎ形不純物は、ｐ形ピラー層８から拡散してきたボロンにより補償される。この結果、終端領域では、ｎ形ピラー層７の補償後の正味のｎ形不純物の濃度は、素子領域におけるｎ形ピラー層７のｎ形不純物濃度よりも大きく低下する。
【０１０６】
以上示したとおり、本実施形態に係る電力用半導体装置５００及びその製造方法によれば、終端領域においては、素子領域に比べて、ｐ形ピラー層８からｎ形ピラー層７へのｐ形不純物の拡散により、ｐ形ピラー層の正味のｐ形不純物濃度及びｎ形ピラー層７の正味のｎ形不純物濃度が低下する。スーパージャンクション構造においては、ｐ形ピラー層及びｎ形ピラー層７の正味の不純物濃度が低いほど、スーパージャンクション内に空乏層が広がりやすいため、耐圧が向上する。このため、電力用半導体装置５００では、素子領域よりも終端領域において耐圧を向上することができるので、アバランシェ耐量が高くなる。
【０１０７】
また、電流が流れる素子領域においては、ｐ形ピラー層８及びｎ形ピラー層７では、正味のｐ形不純物濃度及び正味のｎ形不純物濃度は、もともと有するｐ形不純物濃度及びｎ形不純物濃度に等しい。このため、電力用半導体装置５００のオン抵抗を低く維持することができる。
【０１０８】
以上、本実施形態に係る電力用半導体装置５００及びその製造方法によれば、第１の実施形態に係る電力用半導体装置１００及びその製造方法と同様に、ｐ形ピラー層８からｎ形ピラー層７へのｐ形不純物の拡散をほとんど起こすことなく、ｐ形ピラー層８及びｎ形ピラー層７を形成することができる。積層方向にｐ形不純物を十分に拡散させて、積層方向で複数段形成されたｐ形不純物拡散層４ｂを連結させることができるので、積層方向のｐ形不純物注入層４ａの段数を低減することが可能である。すなわち、スーパージャンクション構造を備えた電力用半導体装置の生産工程数を削減することが可能となる。また、これに加えて、上述のように、第１の実施形態に係る電力用半導体装置１００及びその製造方法と比べて、オン抵抗を低く維持できることと同時に、終端領域での耐圧を向上することが可能である。
【０１０９】
（第６の実施形態）
第６の実施形態に係る電力用半導体装置６００及びその製造方法を図８を用いて説明する。図８は第６の実施形態に係る電力用半導体装置の要部模式平面図であり、第５の実施形態に係る電力用半導体装置５００の図７の平面図に相当するものである。なお、第５の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第５の実施形態との相異点について主に説明する。
【０１１０】
本実施形態に係る電力用半導体装置６００の製造方法は、第５の実施形態に係る電力用半導体装置５００の製造方法と同様の工程を備える。ただし、図８に示したように、本実施形態に係る電力用半導体装置６００では、第１のトレンチ及び第２のトレンチは、Ｙ方向に延伸する単一のストライプ構造ではなく、Ｙ方向に沿って複数に分割されて互いに離間した部分からなるように形成される。また、第１のトレンチを形成する工程及び第２のトレンチを形成する工程で、第１のトレンチ５及び第２のトレンチ５が上記パターンとなるように形成される。以上の点で、本実施形態に係る電力用半導体装置６００及びその製造方法は、第５の実施形態に係る電力用半導体装置５００及びその製造方法と相異する。
【０１１１】
本実施形態に係る電力用半導体装置６００及びその製造方法においても、第５の実施形態に係る電力用半導体装置５００及びその製造方法と同様に、スーパージャンクション構造を備えた電力用半導体装置の生産工程数を削減することが可能となる。また、第１の実施形態に係る電力用半導体装置１００及びその製造方法と比べて、オン抵抗を低く維持できることと同時に、終端領域での耐圧を向上することが可能である。
【０１１２】
さらに、本実施形態に係る電力用半導体装置６００及びその製造方法においては、Ｙ方向において、トレンチ５の複数に分割された部分は、互いに空隙を介して離間する。電力用半導体装置６００の図示しない内蔵ダイオードがオン状態からオフ状態になるリカバリ動作時に、終端領域に過剰な正孔が存在する。この正孔は、Ｙ方向においてトレンチ５が複数に分割されてできた上記空隙を介して、ｐ形ベース層９を介してソース電極１５に速やかに排出される。このため、本実施形態に係る電力用半導体装置６００は、第５の実施形態に係る電力用半導体装置５００と比べて、リカバリ損失が低減される。また、電力用半導体装置６００では、終端領域でアバランシェ降伏により発生した正孔も、上記と同様にして速やかに排出されるので、アバランシェ耐量も向上される。
【０１１３】
（第７の実施形態）
第７の実施形態に係る電力用半導体装置７００及びその製造方法を図９を用いて説明する。図９は第７の実施形態に係る電力用半導体装置の要部模式平面図であり、第６の実施形態に係る電力用半導体装置６００の図８の平面図に相当するものである。なお、第６の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第６の実施形態との相異点について主に説明する。
【０１１４】
本実施形態に係る電力用半導体装置６００の製造方法は、第６の実施形態に係る電力用半導体装置６００の製造方法と同様の工程を備える。ただし、図９に示したように、本実施形態に係る電力用半導体装置７００では、ｎ形半導体層２、２ａ中に形成されるｐ形ピラー層８の水平面内での平面パターンが、ストライプ状ではなく格子状のパターンに形成される。また、トレンチ５は、ｐ形ピラー層８の外周を囲んで形成される。
【０１１５】
また、本実施形態に係る電力用半導体装置７００の製造方法では、複数の第１のｐ形不純物注入層を形成する工程において、複数の第１のｐ形不純物注入層４ａは、ｎ形半導体層２の表面に格子状に形成される。複数の第２のｐ形不純物注入層を形成する工程において、複数の第２のｐ形不純物注入層４ａは、ｎ形エピタキシャル層２ａの表面に格子状に形成される。第１のトレンチを形成する工程において、第１のトレンチは、ｎ形半導体層２の表面において、第１のｐ形不純物注入層４ａを取り囲むように形成される。第２のトレンチを形成する工程において、第２のトレンチは、ｎ形エピタキシャル層２ａの表面において、第２のｐ形不純物注入層４ａを取り囲むように形成される。
【０１１６】
以上の点で、本実施形態に係る電力用半導体装置７００及びその製造方法は、第６の実施形態に係る電力用半導体装置６００及びその製造方法と相異する。
【０１１７】
本実施形態に係る電力用半導体装置７００においても、トレンチは、素子領域のｐ形ピラー層８とｎ形ピラー層７との間に形成されており、終端領域のｐ形ピラー層８とｎ形ピラー層７との間には形成されていない。従って、本実施形態に係る電力用半導体装置７００及びその製造方法においても、第６の実施形態に係る電力用半導体装置６００及びその製造方法とほぼ同様な効果を得ることができる。
【０１１８】
なお、本実施形態では、ｐ形ピラー層８は、格子状の平面パターン形状を有する場合で説明したが、千鳥格子状、または蜂の巣状などの平面パターンとすることも可能である。
【０１１９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２０】
１  ｎ＋形ドレイン層
２  ｎ−形半導体層
２ａ  第１のｎ−形エピタキシャル層
２ｂ  第２のｎ−形エピタキシャル層
３ｎ、３ｐ、３ｔ  レジスト
４  ボロン
４ａ  ボロン注入層
４ｂ  ボロン拡散層
５  トレンチ
６  空洞
７  ｎ形ピラー層
８  ｐ形ピラー層
９  ｐ形ベース層
１０  ｎ＋形ソース層
１１  ゲート絶縁膜
１２  ゲート電極
１３  層間絶縁膜
１４  ドレンに電極
１５  ソース電極
１６  リン
１６ａ  リン注入層
１６ｂ  リン拡散層
１７  酸化シリコン
【図１】
2013175655.tif 000003
【図２】
2013175655.tif 000004
【図３】
2013175655.tif 000005
【図４】
2013175655.tif 000006
【図５】
2013175655.tif 000007
【図６】
2013175655.tif 000008
【図７】
2013175655.tif 000009
【図８】
2013175655.tif 000010
【図９】
2013175655.tif 000011