(57)【要約】【課題】ゲート間絶縁膜におけるリーク電流を低減することができる不揮発性半導体記憶装置を提供する。【解決手段】半導体基板１０上に形成されたゲート絶縁膜１１Ａと、ゲート絶縁膜１１Ａ上に形成された浮遊ゲート電極１２Ａと、浮遊ゲート電極１２Ａの上面上及び側面上に形成されたシリコン酸化膜１３Ｂと、シリコン酸化膜１３Ｂ上に形成され、シリコン酸化膜より誘電率が高い絶縁膜１３Ｃと、絶縁膜１３Ｃ上に形成されたシリコン酸化膜１３Ｄと、シリコン酸化膜１３Ｄ上に形成された制御ゲート電極１４Ａとを備える。浮遊ゲート電極１２Ａの上面上のシリコン酸化膜１３Ｄは、浮遊ゲート電極１２Ａの側面上のシリコン酸化膜１３Ｄより膜厚が厚い。【選択図】図１０
2013135189.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された浮遊ゲート電極と、
前記浮遊ゲート電極の上面上及び側面上に形成された第１シリコン酸化膜と、
前記第１シリコン酸化膜上に形成され、シリコン酸化膜より誘電率が高い絶縁膜と、
前記絶縁膜上に形成され、前記浮遊ゲート電極の上面上の膜厚が前記浮遊ゲート電極の側面上の膜厚より厚い第２シリコン酸化膜と、
前記第２シリコン酸化膜上に形成された制御ゲート電極と、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記浮遊ゲート電極の側面上の前記第２シリコン酸化膜上に形成されたシリコン窒化膜をさらに具備することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記浮遊ゲート電極の上面及び側面と前記第１シリコン酸化膜との間に配置されたシリコン窒化膜をさらに具備することを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１シリコン酸化膜上の前記絶縁膜は、シリコン窒化膜、シリコン酸窒化膜、金属酸化膜のいずれかを含むことを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
前記金属酸化膜は、酸化アルミニウム、酸化ハフニウム、酸化イットリウム、酸化ランタニウム、ランタンアルミネート、ハフニウム・アルミネート、酸化タンタル、酸化チタニウムのいずれかを含むことを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置である、例えば浮遊ゲート型のＮＡＮＤフラッシュメモリは、ゲート絶縁膜（トンネル絶縁膜）、浮遊ゲート電極、ゲート絶縁膜（ゲート間絶縁膜）、及び制御ゲート電極が積層されたスタックゲート構造のメモリセルを有している。このメモリセル構造では、世代が進むごとに浮遊ゲート電極の上部が細くなり、その上部の電界集中が増大し、書き込み時にゲート間絶縁膜におけるリーク電流が増大する。
【０００３】
このために、前記メモリセルを従来の構造のまま微細化すると、大きな書き込み電圧を印加し、トンネル絶縁膜を通り抜けるトンネル電流を増加させて浮遊ゲート電極に注入する電子の量を増加させても、注入された電子が増大したリーク電流により制御ゲート電極に抜けてしまう。このため、多値を持つメモリセルにおいては、多値の書き込みに必要な閾値まで書き込めない書き込み飽和状態となる場合がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−３０５９６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ゲート間絶縁膜におけるリーク電流を低減することができる不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
一実施態様の不揮発性半導体記憶装置は、半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された浮遊ゲート電極と、前記浮遊ゲート電極の上面上及び側面上に形成された第１シリコン酸化膜と、前記第１シリコン酸化膜上に形成され、シリコン酸化膜より誘電率が高い絶縁膜と、前記絶縁膜上に形成され、前記浮遊ゲート電極の上面上の膜厚が前記浮遊ゲート電極の側面上の膜厚より厚い第２シリコン酸化膜と、前記第２シリコン酸化膜上に形成された制御ゲート電極とを具備することを特徴とする。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態の不揮発性半導体記憶装置の構成を示す平面図である。
【図２】図１における２−２線に沿った断面図である。
【図３】図１における３−３線に沿った断面図である。
【図４Ａ】浮遊ゲート電極と制御ゲート電極間のゲート間絶縁膜（ＮＯＮＯＮ膜）におけるエネルギーバンド図である。
【図４Ｂ】第１実施形態の浮遊ゲート電極と制御ゲート電極間のゲート間絶縁膜（ＮＯＮＯ膜）におけるエネルギーバンド図である。
【図５】第１実施形態の不揮発性半導体記憶装置におけるメモリセルアレイの製造方法を示す断面図である。
【図６】第１実施形態の不揮発性半導体記憶装置におけるメモリセルアレイの製造方法を示す断面図である。
【図７】第１実施形態の不揮発性半導体記憶装置におけるメモリセルアレイの製造方法を示す断面図である。
【図８】第１実施形態の不揮発性半導体記憶装置におけるメモリセルアレイの製造方法を示す断面図である。
【図９】第１実施形態の不揮発性半導体記憶装置におけるメモリセルアレイの製造方法を示す断面図である。
【図１０】第２実施形態の不揮発性半導体記憶装置の構成を示す断面図である。
【図１１】第２実施形態の不揮発性半導体記憶装置におけるメモリセルアレイの製造方法を示す断面図である。
【図１２】第２実施形態の不揮発性半導体記憶装置におけるメモリセルアレイの製造方法を示す断面図である。
【図１３】第２実施形態の不揮発性半導体記憶装置におけるメモリセルアレイの製造方法を示す断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して実施形態の不揮発性半導体記憶装置について説明する。ここでは、不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に取る。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【０００９】
［第１実施形態］
［１］メモリセルアレイの構成
図１は、第１実施形態のＮＡＮＤ型フラッシュメモリにおけるメモリセルアレイの構成を示す平面図である。図２は図１における２−２線に沿った断面図であり、図３は図１における３−３線に沿った断面図である。なお、図２はメモリセルＭＣのチャネル長方向（ビット線方向）に沿った断面を示し、図３はメモリセルＭＣのチャネル幅方向（ワード線方向）に沿った断面を示す。
【００１０】
図１に示すように、半導体基板１０の表面領域には、素子分離領域と、素子分離領域にて分離された素子領域（アクティブエリア）ＡＡが形成されている。素子領域ＡＡはワード線方向に複数配列され、素子領域ＡＡの各々はビット線方向に延伸している。素子領域ＡＡ上には、複数のメモリセルＭＣ、及び選択トランジスタＳＴＤ、ＳＴＳが形成されている。
【００１１】
素子領域ＡＡ上に配置された複数のメモリセルＭＣは、直列接続されている。以降、直列接続された複数のメモリセルＭＣを、メモリセルストリングと記す。このメモリセルストリングの両端には、選択トランジスタＳＴＤ、ＳＴＳが配置されている。以降、さらに、メモリセルストリングと選択トランジスタＳＴＤ、ＳＴＳを含む構成を、ＮＡＮＤセルユニットと記す。
【００１２】
ワード線ＷＬ（ＷＬ１〜ＷＬｎ）及び選択ゲート線ＳＧＬ１、ＳＧＬ２は、ビット線方向に配列され、これら各々はワード線方向に延伸している。すなわち、ワード線ＷＬ（ＷＬ１〜ＷＬｎ）及び選択ゲート線ＳＧＬ１、ＳＧＬ２は、素子領域ＡＡと直交するように配置されている。
【００１３】
ＮＡＮＤセルユニットは、ワード線方向に複数配列されている。ＮＡＮＤセルユニットの各メモリセルＭＣは、ワード線ＷＬ（ＷＬ１〜ＷＬｎ）にそれぞれ接続されている。ここで、ワード線方向に位置するメモリセルＭＣは共通のワード線ＷＬに接続されている。さらに、選択トランジスタＳＴＤ、ＳＴＳは、選択ゲート線ＳＧＬ１、ＳＧＬ２にそれぞれ接続されている。
【００１４】
ＮＡＮＤセルユニットの一端は、ビット線コンタクトＢＣを経由して、素子領域ＡＡと同じ方向に延伸したビット線（図示せず）に接続される。さらに、ＮＡＮＤセルユニットの他端は、ソース線コンタクトＳＣを経由して、ワード線方向に延伸したソース線（図示せず）に接続される。
【００１５】
次に、第１実施形態におけるメモリセルアレイの断面構造について説明する。
【００１６】
図２及び図３に示すように、メモリセルＭＣは、浮遊ゲート電極１２Ａ上に制御ゲート電極１４Ａが積層されたスタックゲート構造を有するメモリセルトランジスタである。
【００１７】
半導体基板１０にはウェル領域（図示せず）が設けられ、ＮＡＮＤセルユニットはウェル領域上に形成される。半導体基板１０の表面領域には、素子分離領域１５と、素子分離領域１５にて分離された素子領域ＡＡが配置されている。
【００１８】
半導体基板（素子領域ＡＡ）１０上に、ゲート絶縁膜１１Ａ、浮遊ゲート電極１２Ａ、ゲート間絶縁膜１３Ｔ、及び制御ゲート電極１４Ａから構成されたメモリセルＭＣと、ゲート絶縁膜１１Ｂ、下部ゲート電極１２Ｂ、ゲート間絶縁膜１３Ｔ、及び上部ゲート電極１４Ｂから構成された選択トランジスタＳＴＤ、ＳＴＳが配置されている。
【００１９】
ゲート絶縁膜１１Ａは、素子領域ＡＡ上に形成されている。このゲート絶縁膜１１Ａは、素子領域ＡＡと浮遊ゲート電極１２Ａとの間でトンネル絶縁膜として機能する。以降、メモリセルＭＣのゲート絶縁膜１１Ａをトンネル絶縁膜と記す。
【００２０】
浮遊ゲート電極１２Ａは、トンネル絶縁膜１１Ａ上に形成されている。浮遊ゲート電極１２Ａは、メモリセルＭＣに書き込まれたデータを保持するための電荷蓄積層として機能する。この浮遊ゲート電極１２Ａは、例えばポリシリコン膜から形成される。
【００２１】
チャネル幅方向（ワード線方向）に隣接する素子領域ＡＡ上に配置される複数のメモリセルＭＣにおいて、それらの浮遊ゲート電極１２Ａは、半導体基板１０内に埋め込まれた素子分離領域１５によって電気的に絶縁されている。ここで、素子分離領域１５の上面は、浮遊ゲート電極１２Ａの上面よりも、半導体基板１０側に後退している。すなわち、素子分離領域１５の上面は、浮遊ゲート電極１２Ａの下面よりも高くその上面よりも低い位置にある。
【００２２】
浮遊ゲート電極１２Ａの上面上にはゲート間絶縁膜１３Ｔが形成され、浮遊ゲート電極１２Ａの側面上、および素子分離領域１５上にはゲート間絶縁膜１３Ｓが形成されている。
【００２３】
浮遊ゲート電極１２Ａの上面上に形成されたゲート間絶縁膜１３Ｔは、浮遊ゲート電極１２Ａ側から、ボトム・シリコン窒化膜１３Ａ、ボトム・シリコン酸化膜１３Ｂ、絶縁膜（例えば、センター・シリコン窒化膜）１３Ｃ、及びトップ・シリコン酸化膜１３Ｄの順序で積層された積層膜（いわゆる、ＮＯＮＯ膜）を有する。“Ｎ”がシリコン窒化膜を示し、“Ｏ”がシリコン酸化膜を示す。
【００２４】
浮遊ゲート電極１２Ａの側面上及び素子分離領域１５上に形成されたゲート間絶縁膜１３Ｓは、浮遊ゲート電極１２Ａ及び素子分離領域１５側から、ボトム・シリコン窒化膜１３Ａ、ボトム・シリコン酸化膜１３Ｂ、絶縁膜（例えば、センター・シリコン窒化膜）１３Ｃ、トップ・シリコン酸化膜１３Ｄ、及びトップ・シリコン窒化膜１３Ｅの順序で積層された積層膜（いわゆる、ＮＯＮＯＮ膜）を有する。
【００２５】
浮遊ゲート電極１２の上面上のシリコン酸化膜１３Ｄは、浮遊ゲート電極１２Ａの側面上及び素子分離領域１５上のシリコン酸化膜１３Ｄより膜厚が厚くなっている。
【００２６】
ゲート間絶縁膜１３Ｔ、１３Ｓに用いられる材料は、前述した材料に限定されず、他の材料を用いてもよい。絶縁膜１３Ｃには、シリコン酸化膜より誘電率が高い絶縁膜（Ｈｉｇｈ−ｋ膜）、例えば前述したシリコン窒化膜（ＳｉＮ）の他に、シリコン酸窒化膜（ＳｉＯＮ）、金属酸化膜を用いてもよい。金属酸化膜としては、例えば、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、酸化イットリウム（Ｙ２Ｏ３）、酸化ランタニウム（Ｌａ２Ｏ３）、ランタンアルミネート（ＬａＡｌＯ３）、ハフニウム・アルミネート（ＨｆＡｌＯｘ）、酸化タンタル（Ｔａ２Ｏ５）、酸化チタニウム（ＴｉＯ２）などが挙げられる。なお、これらの材料はかっこ内の組成比に限られるものではない。
【００２７】
ゲート間絶縁膜１３Ｔは浮遊ゲート電極１２Ａの上面上に４層構造（ＮＯＮＯ膜）を有し、ゲート間絶縁膜１３Ｓは浮遊ゲート電極１２Ａの側面上及び素子分離領域１５上に５層構造（ＮＯＮＯＮ膜）を有しているが、これに限定されない。例えば、浮遊ゲート電極１２Ａの上面上に３層構造（ＯＮＯ膜）を有し、浮遊ゲート電極１２Ａの側面上及び素子分離領域１５上に４層構造（ＯＮＯＮ膜）を有していてもよい。さらに、これら以外の多層構造を有していてもよい。
【００２８】
制御ゲート電極１４Ａは、ゲート間絶縁膜１３Ｔ、１３Ｓ上に形成されている。すなわち、浮遊ゲート電極１２Ａの上面上及び側面上に、ゲート間絶縁膜１３Ｔ、１３Ｓをそれぞれ介して制御ゲート電極１４Ａが配置されている。なお、制御ゲート電極１４Ａはワード線ＷＬに相当する。
【００２９】
制御ゲート電極１４Ａには、電気抵抗を減らすために、例えばシリサイド膜が用いられる。しかし、シリサイド膜に限定されるわけではなく、制御ゲート電極１４Ａはポリシリコン膜の単層構造や、ポリシリコン膜とシリサイド膜とが積層された２層構造（ポリサイド構造）であってもよい。シリサイド膜としては、例えば、タングステンシリサイド膜、またはモリブデンシリサイド膜、コバルトシリサイド膜、チタンシリサイド膜、ニッケルシリサイド膜などが用いられる。
【００３０】
制御ゲート電極１４Ａは、ワード線として機能し、隣接するメモリセルＭＣ間で共有されている。このため、制御ゲート電極１４Ａは浮遊ゲート電極１２Ａ上だけではなく、素子分離領域１５上にも形成されている。
【００３１】
図２に示すように、半導体基板１０内には、メモリセルＭＣのソース／ドレイン拡散層１６Ａが形成されている。ソース／ドレイン拡散層１６Ａは、メモリセルＭＣの両側の素子領域ＡＡに形成されており、隣接するメモリセルＭＣで共有されている。これにより、複数のメモリセルＭＣが直列接続され、１つのメモリセルストリングが構成される。
【００３２】
直列接続された複数のメモリセルＭＣ、すなわちメモリセルストリングの一端及び他端には、選択トランジスタＳＴＤ、ＳＴＳが形成されている。
【００３３】
選択トランジスタＳＴＤ、ＳＴＳは、メモリセルＭＣと同様の工程で形成される。このため、選択トランジスタＳＴＤ、ＳＴＳのゲート構造は、下部ゲート電極１２Ｂ上にゲート間絶縁膜１３を介して上部ゲート電極１４Ｂが積層された構造を有している。下部ゲート電極１２Ｂは浮遊ゲート電極１２Ａと同じ構造を有し、上部ゲート電極１４Ｂは制御ゲート電極１４Ａと同じ構造を有している。
【００３４】
但し、選択トランジスタＳＴＤ、ＳＴＳにおいて、ゲート間絶縁膜１３は開口部を有する。下部ゲート電極１２Ｂと上部ゲート電極１４Ｂは、開口部を介して電気的に接続されている。
【００３５】
選択トランジスタＳＴＤのメモリセル側には拡散層１６Ｂが形成され、反対側には拡散層１６Ｄが形成されている。選択トランジスタＳＴＳのメモリセル側には拡散層１６Ｂが形成され、反対側には拡散層１６Ｓが形成されている。
【００３６】
拡散層１６Ｂ、１６Ｄ、１６Ｓは、選択トランジスタＳＴＤ、ＳＴＳのソース／ドレイン領域として機能する。選択トランジスタＳＴＤ、ＳＴＳは、拡散層１６Ｂを隣接するメモリセルＭＣと共有している。これにより、複数のメモリセルＭＣと選択トランジスタＳＴＤ、ＳＴＳとが素子領域ＡＡで直列接続され、ＮＡＮＤセルユニットが構成される。
【００３７】
ＮＡＮＤセルユニットのドレイン側に選択トランジスタＳＴＤが配置されている。選択トランジスタＳＴＤの拡散層１６Ｄは、層間絶縁膜１７内に形成されたビット線コンタクトＢＣに接続されている。ビット線コンタクトＢＣは、層間絶縁膜１８内に配置されたメタル配線Ｍ０及びビアコンタクトＶＣを介して、ビット線ＢＬに接続される。
【００３８】
ＮＡＮＤセルユニットのソース側に選択トランジスタＳＴＳが配置されている。選択トランジスタＳＴＳの拡散層１６Ｓは、層間絶縁膜１７内に形成されたソース線コンタクトＳＣを介して、ソース線ＳＬに接続されている。
【００３９】
第１実施形態では、浮遊ゲート電極１２Ａの上面上に、ボトム・シリコン窒化膜１３Ａ、ボトム・シリコン酸化膜１３Ｂ、絶縁膜（例えば、センター・シリコン窒化膜）１３Ｃ、及びトップ・シリコン酸化膜１３Ｄの順序で積層されたゲート間絶縁膜１３Ｔが形成され、浮遊ゲート電極１２Ａの側面上に、ボトム・シリコン窒化膜１３Ａ、ボトム・シリコン酸化膜１３Ｂ、絶縁膜１３Ｃ、トップ・シリコン酸化膜１３Ｄ、及びトップ・シリコン窒化膜１３Ｅの順序で積層されたゲート間絶縁膜１３Ｓが形成されている。浮遊ゲート電極１２Ａの上面上のトップ・シリコン酸化膜１３Ｄは、浮遊ゲート電極１２Ａの側面上のトップ・シリコン酸化膜１３Ｄより膜厚が厚くなっている。これにより、第１実施形態のメモリセルでは、ゲート間絶縁膜におけるリーク電流を低減でき、必要な閾値まで書き込めない書き込み飽和状態を改善することができる。
【００４０】
リーク電流を低減でき、書き込み飽和状態を改善できるのは以下の理由による。例えば、制御ゲート電極と接するゲート間絶縁膜がシリコン窒化膜である場合、シリコン窒化膜はシリコン酸化膜に比べてホールに対するバリア高さが低いため、制御ゲート電極からセンター・シリコン窒化膜へのホール注入が起こりやすい。図４Ａにゲート間絶縁膜がＮＯＮＯＮ膜である場合のエネルギーバンド図を示す。図４Ａから解るように、ＮＯＮＯＮ膜はホールに対するバリア高さが低いため、制御ゲート電極からセンター・シリコン窒化膜へのホール注入量が多く、センター・シリコン窒化膜にトラップされている電子とホールが再結合を起こし、センター・シリコン窒化膜のトラップ電子が少なくなり、ゲート間絶縁膜におけるリーク電流が流れやすくなる。
【００４１】
一方、本実施形態のように、制御ゲート電極１４Ａと接するゲート間絶縁膜がシリコン窒化膜でなく、トップ・シリコン酸化膜１３Ｄである場合、ホールに対するバリア高さが高くなり、制御ゲート電極１４Ａからのホール注入が少なくなる。図４Ｂにゲート間絶縁膜がＮＯＮＯ膜である場合のエネルギーバンド図を示す。図４Ｂから解るように、この場合、ホールの注入が少なく、絶縁膜１３Ｃのトラップ電子とホールの再結合も少ない。このため、ＮＯＮＯ膜はＮＯＮＯＮ膜に比べ、絶縁膜１３Ｃのトラップ電子量が多くなるため、ゲート間絶縁膜におけるリーク電流を減らすことができる。
【００４２】
ここで、電界の集中によって大きなリーク電流が発生するのは浮遊ゲート電極１２Ａの上面近傍である。そこで、浮遊ゲート電極１２Ａの上面上にシリコン窒化膜ではなく、トップ・シリコン酸化膜１３Ｄを用い、トップ・シリコン酸化膜１３Ｄの膜厚を厚くすることにより、ゲート間絶縁膜１３Ｔにおけるリーク電流を大幅に減らすことができる。
【００４３】
また、第１実施形態では、浮遊ゲート電極１２Ａの側面上に、ボトム・シリコン窒化膜１３Ａ、ボトム・シリコン酸化膜１３Ｂ、絶縁膜（例えば、センター・シリコン窒化膜）１３Ｃ、トップ・シリコン酸化膜１３Ｄ、及びトップ・シリコン窒化膜１３Ｅの順序で積層されたゲート間絶縁膜（ＮＯＮＯＮ膜）を形成することにより、書き込みと消去を繰り返したときに生じる、メモリセルが持つ多値の各々の閾値分布が広がる現象を抑制することができる。
【００４４】
メモリセルの閾値分布が広がる現象を抑制することができるのは以下の理由による。例えば、浮遊ゲート電極１２Ａの側面上の制御ゲート電極１４Ａと接するゲート間絶縁膜がシリコン酸化膜である場合、絶縁膜１３Ｃにトラップされた電子が制御ゲート電極１４Ａ側へ抜けにくくなる。このため、メモリセルが持つ多値の各々の閾値分布が広がる現象を抑制するのが困難になる。
【００４５】
一方、本実施形態のように、浮遊ゲート電極１２Ａの側面上の制御ゲート電極１４Ａと接するゲート間絶縁膜１３Ｓがトップ・シリコン窒化膜１３Ｅである場合、絶縁膜１３Ｃにトラップされた電子がトップ・シリコン窒化膜１３Ｅを介して制御ゲート電極１４Ａ側へ抜けやすくなる。このため、多値の各々の閾値分布が広がる現象を抑制することができる。
【００４６】
また、第１実施形態では、ゲート間絶縁膜におけるリーク電流が低減できるため、ゲート間絶縁膜の膜厚を薄膜化することができる。ゲート間絶縁膜の膜厚を薄膜化できることで、以下のような利点がある。
【００４７】
まず、ゲート間絶縁膜の膜厚を薄くできるため、浮遊ゲート電極１２Ａと制御ゲート電極１４Ａ間のカップリング比を大きくすることができる。また、制御ゲート電極１４Ａを埋め込む浮遊ゲート電極１２Ａ間の距離を大きくできるため、浮遊ゲート電極１２Ａ間に制御ゲート電極１４Ａを埋め込み易くなる。また、制御ゲート電極１４Ａを埋め込む浮遊ゲート電極１２Ａ間の距離を大きくできるため、制御ゲート電極１４Ａの体積を大きくでき、制御ゲート電極１４Ａの空乏化を抑制できる。また、ゲート間絶縁膜の膜厚を薄くできるため、浮遊ゲート電極１２Ａと制御ゲート電極１４Ａ間のカップリング比を維持したままで浮遊ゲート電極１２Ａを薄くすることが可能になる。
【００４８】
以上説明したように本実施形態によれば、浮遊ゲート電極の上面上において制御ゲート電極と接するゲート間絶縁膜をシリコン酸化膜とし、その膜厚を浮遊ゲート電極の側面上のシリコン酸化膜より厚くすることにより、ゲート間絶縁膜におけるリーク電流を低減することができる。
【００４９】
また、浮遊ゲート電極と制御ゲート電極との間に配置されるゲート間絶縁膜として、浮遊ゲート電極の上面上にＮＯＮＯ膜を配置し、浮遊ゲート電極の側面上にＮＯＮＯＮ膜を配置することにより、メモリセルの閾値分布を悪化させることなく、ゲート間絶縁膜におけるリーク電流を低減することができる。
【００５０】
［２］メモリセルアレイの製造方法
次に、第１実施形態のＮＡＮＤ型フラッシュメモリの製造方法について説明する。図５〜図９は、第１実施形態のＮＡＮＤ型フラッシュメモリにおけるメモリセルアレイの製造方法を示す断面図である。
【００５１】
半導体基板上にゲート絶縁膜、浮遊ゲート電極を形成した後、絶縁膜（素子分離領域）を素子領域ＡＡ間及び浮遊ゲート電極間に埋め込む。ゲート絶縁膜及び素子分離領域は、例えばシリコン酸化膜から形成され、浮遊ゲート電極は、例えばポリシリコン膜から形成されている。
【００５２】
前述した構造において、まず、図５に示すように、エッチバックにより素子分離領域１５をエッチングして、素子分離領域１５を後退させる。これにより、浮遊ゲート電極１２Ａの上面及び側面を露出させる。
【００５３】
続いて、浮遊ゲート電極１２Ａの上面及び側面、および素子分離領域１５の表面を窒化して、図６に示すように、浮遊ゲート電極１２Ａの上面及び側面、および素子分離領域１５の上面にシリコン窒化膜１３Ａを形成する。
【００５４】
次に、図７に示すように、シリコン窒化膜１３Ａ上に順に、シリコン酸化膜１３Ｂ、シリコン窒化膜１３Ｃ、シリコン酸化膜１３Ｄを形成する。さらに、図８に示すように、シリコン酸化膜１３Ｄの表面を窒化して、シリコン酸化膜１３Ｄ上にシリコン窒化膜１３Ｅを形成する。
【００５５】
次に、浮遊ゲート電極１２Ａの上面上のシリコン窒化膜１３Ｅに対して異方性酸化を行い、図９に示すように、浮遊ゲート電極１２Ａの上面上のシリコン窒化膜１３Ｅを酸化してシリコン酸化膜に換える。これにより、浮遊ゲート電極１２Ａの上面上のシリコン窒化膜１３Ｃ上に配置されたシリコン酸化膜１３Ｄは、浮遊ゲート電極１２Ａの側面上のシリコン窒化膜１３Ｃ上のシリコン酸化膜１３Ｄより膜厚が厚くなる。異方性酸化は、例えばプラズマ酸化や、酸素（Ｏ）のイオン注入によって、浮遊ゲート電極１２Ａの上面上のみ酸化し、側面上は酸化させないものである。
【００５６】
その後、図９に示した構造上に、すなわち浮遊ゲート電極１２Ａの上面上のシリコン酸化膜１３Ｄ上、および浮遊ゲート電極１２Ａの側面上及び素子分離領域１５上のシリコン窒化膜１３Ｅ上に、図３に示すように、制御ゲート電極１４Ａを形成する。以上により、第１実施形態のＮＡＮＤ型フラッシュメモリが製造される。
【００５７】
前述したように本実施形態の製造方法では、以下のような工程が用いられる。図８に示したように、浮遊ゲート電極１２Ａの上面上及び側面上にＮＯＮＯＮ膜を形成する。その後、異方性酸化によって、浮遊ゲート電極１２Ａの上面上の最も上にあるシリコン窒化膜１３Ｅを酸化させてシリコン酸化膜に換える。これにより、浮遊ゲート電極１２Ａの上面上の最も上にあるシリコン酸化膜の膜厚を、浮遊ゲート電極の側面上の最も上にあるシリコン酸化膜の膜厚よりも厚くすることができる。
【００５８】
［第２実施形態］
第２実施形態では、浮遊ゲート電極と制御ゲート電極との間に３層構造（ＯＮＯ膜）のゲート間絶縁膜を形成した例を説明する。
【００５９】
［１］メモリセルアレイの構成
図１０は、第２実施形態のＮＡＮＤ型フラッシュメモリにおけるメモリセルアレイの構成を示す断面図である。
【００６０】
半導体基板１０の表面領域には、素子分離領域１５と、素子分離領域１５にて分離された素子領域ＡＡが配置されている。半導体基板（素子領域ＡＡ）１０上には、ゲート絶縁膜（トンネル絶縁膜）１１Ａ、浮遊ゲート電極１２Ａ、ゲート間絶縁膜１３Ｆ、及び制御ゲート電極１４Ａの順序で積層されたメモリセルＭＣが配置されている。
【００６１】
浮遊ゲート電極１２Ａの上面上及び側面上、および素子分離領域１５上には、ゲート間絶縁膜１３Ｆが形成されている。
【００６２】
ゲート間絶縁膜１３Ｆは、浮遊ゲート電極１２Ａ及び素子分離領域１５側から、ボトム・シリコン酸化膜１３Ｂ、絶縁膜（例えば、センター・シリコン窒化膜）１３Ｃ、及びトップ・シリコン酸化膜１３Ｄの順序で積層された積層膜（いわゆる、ＯＮＯ膜）を有する。浮遊ゲート電極１２Ａの上面上のシリコン酸化膜１３Ｄは、浮遊ゲート電極１２Ａの側面上及び素子分離領域１５上のシリコン酸化膜１３Ｄより膜厚が厚くなっている。その他の構成は第１実施形態と同様である。
【００６３】
第２実施形態では、浮遊ゲート電極１２Ａの上面上及び側面上に、ボトム・シリコン酸化膜１３Ｂ、センター・シリコン窒化膜１３Ｃ、及びトップ・シリコン酸化膜１３Ｄの順序で積層されたゲート間絶縁膜１３Ｆが形成され、浮遊ゲート電極１２Ａの上面上のトップ・シリコン酸化膜１３Ｄは、浮遊ゲート電極１２Ａの側面上のトップ・シリコン酸化膜１３Ｄより膜厚が厚くなっている。これにより、第２実施形態のメモリセルでは、ゲート間絶縁膜１３Ｆにおけるリーク電流を低減でき、必要な閾値まで書き込めない書き込み飽和状態を改善することができる。
【００６４】
以上説明したように本実施形態によれば、浮遊ゲート電極の上面上において制御ゲート電極と接するゲート間絶縁膜をシリコン酸化膜とし、その膜厚を浮遊ゲート電極の側面上のシリコン酸化膜より厚くすることにより、ゲート間絶縁膜におけるリーク電流を低減することができる。
【００６５】
［２］メモリセルアレイの製造方法
次に、第２実施形態のＮＡＮＤ型フラッシュメモリの製造方法について説明する。図１１〜図１３は、第２実施形態のＮＡＮＤ型フラッシュメモリにおけるメモリセルアレイの製造方法を示す断面図である。
【００６６】
第１実施形態と同様に、まず、図１１に示すように、エッチバックにより素子分離領域１５をエッチングして、素子分離領域１５を後退させる。これにより、浮遊ゲート電極１２Ａの上面及び側面を露出させる。
【００６７】
続いて、図１２に示すように、浮遊ゲート電極１２Ａの上面上及び側面上、および素子分離領域１５上に順に、シリコン酸化膜１３Ｂ、シリコン窒化膜１３Ｃ、シリコン酸化膜１３Ｄを形成する。
【００６８】
次に、浮遊ゲート電極１２Ａの上面上のシリコン酸化膜１３Ｄに対して異方性酸化を行い、浮遊ゲート電極１２Ａの上面上のシリコン酸化膜１３Ｄの膜厚を厚くする。これにより、浮遊ゲート電極１２Ａの上面上のシリコン窒化膜１３Ｃ上に配置されたシリコン酸化膜１３Ｄは、浮遊ゲート電極１２Ａの側面上のシリコン窒化膜１３Ｃ上のシリコン酸化膜１３Ｄより膜厚が厚くなる。その他の工程は第１実施形態と同様である。
【００６９】
前述したように実施形態の製造方法では、以下のような工程が用いられる。図１２に示したように、浮遊ゲート電極１２Ａの上面上及び側面上にＯＮＯ膜を形成する。その後、異方性酸化によって、浮遊ゲート電極１２Ａの上面上の最も上にあるシリコン酸化膜１３Ｄの膜厚を厚くする。これにより、浮遊ゲート電極１２Ａの上面上の最も上にあるシリコン酸化膜の膜厚を、浮遊ゲート電極の側面上の最も上にあるシリコン酸化膜の膜厚よりも厚くすることができる。
【００７０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７１】
１０…半導体基板、１１Ａ，１１Ｂ…ゲート絶縁膜、１２Ａ…浮遊ゲート電極、１２Ｂ…下部ゲート電極、１３Ｆ，１３Ｓ，１３Ｔ…ゲート間絶縁膜、１３Ａ…ボトム・シリコン窒化膜、１３Ｂ…ボトム・シリコン酸化膜、１３Ｃ…絶縁膜、１３Ｄ…トップ・シリコン酸化膜、１３Ｅ…トップ・シリコン窒化膜、１４Ａ…制御ゲート電極、１４Ｂ…上部ゲート電極、１５…素子分離領域、１７，１８…層間絶縁膜、ＡＡ…素子領域（アクティブエリア）、ＢＣ…ビット線コンタクト、ＢＬ…ビット線、ＭＣ…メモリセル、ＳＧＬ１，ＳＧＬ２…選択ゲート線、ＳＴＤ，ＳＴＳ…選択トランジスタ、ＶＣ…ビアコンタクト、ＷＬ，ＷＬ１〜ＷＬｎ…ワード線。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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