(57)【要約】【課題】微細化に伴い、抜け性不良やボーイングショートなどがよりシビアな問題となっていた。【解決手段】所定部材の表面に第１膜を成膜する工程と、前記第１膜上の所定領域に第１レジストを形成する工程と、前記第１レジストをマスクとしてドライエッチングにより前記所定部材の表面が現れるまで前記第１膜を除去する工程と、前記第１膜間の前記所定部材上に、前記第１膜に対してウェットエッチングの選択比が高い第２膜を形成する工程と、前記第１膜及び前記第２膜上の他の所定領域に第２レジストを形成する工程と、前記第２レジストをマスクとしてドライエッチングにより前記所定部材の表面が現れるまで前記第１膜及び前記第２膜を除去する工程と、を含む。【選択図】図３
2013175568.tif 000002
【特許請求の範囲】
【請求項１】
所定部材の表面に第１膜を成膜する工程と、
前記第１膜上の所定領域に第１レジストを形成する工程と、
前記第１レジストをマスクとしてドライエッチングにより前記所定部材の表面が現れるまで前記第１膜を除去する工程と、
前記第１膜間の前記所定部材上に、前記第１膜に対してウェットエッチングの選択比が高い第２膜を形成する工程と、
前記第１膜及び前記第２膜上の他の所定領域に第２レジストを形成する工程と、
前記第２レジストをマスクとしてドライエッチングにより前記所定部材の表面が現れるまで前記第１膜及び前記第２膜を除去する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記所定部材は、層間絶縁膜上に複数のパッドを有する基板であり、
前記第１膜は、プラズマシリコン酸化膜又はＨＤＰシリコン酸化膜であり、
前記第２膜は、ＳＯＤ膜であり、
前記第１膜を除去する工程の後、かつ、前記第２レジストを形成する工程の前に、前記第１膜を窒素雰囲気中でアニールする工程を含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１膜及び前記第２膜を除去する工程の後において、
ウェットエッチングにより前記所定部材の表面が現れるまで前記第２膜を選択的に除去することにより、前記パッド上の領域内に前記第１膜由来のピラーを形成する工程を含むことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記パッドは、格子配置されており、
前記第２レジストを形成する工程では、前記第２レジストを、前記第１レジストと同じパターンで、前記第１レジストの形成位置に対して縦横に前記パッドの１ピッチ分ずらした位置に形成することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記パッドは、千鳥配置されており、
前記第２レジストを形成する工程では、前記第２レジストを、前記第１レジストと異なるパターンで形成することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項６】
前記ピラーを形成する工程の後において、
前記ピラーを含む前記所定部材上に導電膜を成膜する工程と、
エッチバックにて前記導電膜のトップ及びボトムを除去することで前記パッド上における前記ピラーの周囲に下部電極を形成する工程と、
前記ピラーを除去する工程と、
を含むことを特徴とする請求項３乃至５のいずれか一に記載の半導体装置の製造方法。
【請求項７】
前記第２膜を形成する工程では、前記第１膜の成膜温度よりも低温にて前記第２膜を成膜し、その後、前記第１膜が現れるまで前記第２膜をエッチバックすることを特徴とする請求項２乃至６のいずれか一に記載の半導体装置の製造方法。
【請求項８】
前記所定部材は、半導体基板上にトランジスタを有する基板であり、
前記第１膜は、導電膜であり、
前記第２膜は、絶縁膜であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項９】
前記第１膜及び前記第２膜を除去する工程の後において、
前記第１膜間乃至前記第２膜の前記所定部材上に層間絶縁膜を形成する工程を含むことを特徴とする請求項８記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体プロセスにおいて、最もアスペクト比が高く、微細化に伴い難易度の増していくキャパシタ形成工程では、リソグラフィ、ドライエッチングの加工難易度が高まっている。従来のキャパシタ形成工程では、リソグラフィ、ドライエッチングにより層間絶縁膜にアスペクト比が高い深穴のシリンダ孔を形成し、その後、当該シリンダ孔の内部に下部電極を形成し、その後、容量絶縁膜及び上部電極を形成することで、キャパシタを形成する（例えば、特許文献１参照）。また、リソグラフィ、ドライエッチングにより層間膜を加工することでアスペクト比が高いピラーを形成し、その後、当該ピラーの側壁面に下部電極を形成し、その後、容量絶縁膜及び上部電極を形成することで、キャパシタを形成する場合もある（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−４１７６９号公報
【特許文献２】特開２０１０−２７２７１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
以下の分析は、本願発明者により与えられる。
【０００５】
しかしながら、リソグラフィ、ドライエッチングのプロセスにおいて、高い技術力が要求されるキャパシタ形成工程では、ハードマスク構造の検討など、アスペクト比が高い深穴、密集ホール加工に耐えうるエッチング手法の検討がなされているものの、微細化に伴い、エッチングが不十分でシリンダ孔が不完全な孔になってしまう抜け性不良や、エッチングが過剰で隣り合うシリンダ孔の中間付近の膨らんだ部分がショートしてしまうボーイングショートなどがよりシビアな問題となっている。
【課題を解決するための手段】
【０００６】
本発明の一視点においては、半導体装置の製造方法において、所定部材の表面に第１膜を成膜する工程と、前記第１膜上の所定領域に第１レジストを形成する工程と、前記第１レジストをマスクとしてドライエッチングにより前記所定部材の表面が現れるまで前記第１膜を除去する工程と、前記第１膜間の前記所定部材上に、前記第１膜に対してウェットエッチングの選択比が高い第２膜を形成する工程と、前記第１膜及び前記第２膜上の他の所定領域に第２レジストを形成する工程と、前記第２レジストをマスクとしてドライエッチングにより前記所定部材の表面が現れるまで前記第１膜及び前記第２膜を除去する工程と、を含むことを特徴とする。
【発明の効果】
【０００７】
本発明によれば、抜け性不良、ホール同士が繋がるボーイングショート等の不良のリスクを低減させることができ、従来のアスペクト比が高い深穴、密集ホールのエッチング技術よりも加工技術が易しくなる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態１に係る半導体装置の構成を模式的に示した図６（Ｂ）のＸ−Ｘ´間の断面図である。
【図２】本発明の実施形態１に係る半導体装置の製造方法を模式的に示した工程斜視図である。
【図３】本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図２に続く工程斜視図である。
【図４】本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図３に続く工程斜視図である。
【図５】本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図４に続く工程斜視図である。
【図６】本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図５に続く工程斜視図である。
【図７】本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図４（Ｂ）と図５（Ａ）との間の工程における断面図である。
【図８】本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図６（Ａ）の工程における断面図である。
【図９】本発明の実施形態２に係る半導体装置の構成を模式的に示した図１３（Ｂ）のＸ−Ｘ´間の断面図である。
【図１０】本発明の実施形態２に係る半導体装置の製造方法を模式的に示した工程斜視図である。
【図１１】本発明の実施形態２に係る半導体装置の製造方法を模式的に示した図１０に続く工程斜視図である。
【図１２】本発明の実施形態２に係る半導体装置の製造方法を模式的に示した図１１に続く工程斜視図である。
【図１３】本発明の実施形態２に係る半導体装置の製造方法を模式的に示した図１２に続く工程斜視図である。
【図１４】本発明の実施形態３に係る半導体装置の構成を模式的に示した図１７（Ｂ）のＸ−Ｘ´間の断面図である。
【図１５】本発明の実施形態３に係る半導体装置の製造方法を模式的に示した工程斜視図である。
【図１６】本発明の実施形態３に係る半導体装置の製造方法を模式的に示した図１５に続く工程斜視図である。
【図１７】本発明の実施形態３に係る半導体装置の製造方法を模式的に示した図１６に続く工程斜視図である。
【図１８】本発明の実施形態４に係る半導体装置の構成を模式的に示した平面図である。
【図１９】本発明の実施形態４に係る半導体装置の構成を模式的に示した（Ａ）図１８のＸ−Ｘ´間の断面図、（Ｂ）図１８のＹ−Ｙ´間の断面図、（Ｃ）図１８のＺ−Ｚ´間の断面図である。
【図２０】本発明の実施形態４に係る半導体装置の製造方法を模式的に示した平面図である。
【図２１】本発明の実施形態４に係る半導体装置の製造方法を模式的に示した（Ａ）図２０のＸ−Ｘ´間の断面図、（Ｂ）図２０のＹ−Ｙ´間の断面図、（Ｃ）図２０のＺ−Ｚ´間の断面図である。
【図２２】本発明の実施形態４に係る半導体装置の製造方法を模式的に示した図２０に続く平面図である。
【図２３】本発明の実施形態４に係る半導体装置の製造方法を模式的に示した図２１に続く（Ａ）図２２のＸ−Ｘ´間の断面図、（Ｂ）図２２のＹ−Ｙ´間の断面図、（Ｃ）図２２のＺ−Ｚ´間の断面図である。
【図２４】本発明の実施形態４に係る半導体装置の製造方法を模式的に示した図２２に続く平面図である。
【図２５】本発明の実施形態４に係る半導体装置の製造方法を模式的に示した図２３に続く（Ａ）図２４のＸ−Ｘ´間の断面図、（Ｂ）図２４のＹ−Ｙ´間の断面図、（Ｃ）図２４のＺ−Ｚ´間の断面図である。
【図２６】本発明の実施形態４に係る半導体装置の製造方法を模式的に示した図２４に続く平面図である。
【図２７】本発明の実施形態４に係る半導体装置の製造方法を模式的に示した図２５に続く（Ａ）図２６のＸ−Ｘ´間の断面図、（Ｂ）図２６のＹ−Ｙ´間の断面図、（Ｃ）図２６のＺ−Ｚ´間の断面図である。
【図２８】本発明の実施形態４に係る半導体装置の製造方法を模式的に示した図２６に続く平面図である。
【図２９】本発明の実施形態４に係る半導体装置の製造方法を模式的に示した図２７に続く（Ａ）図２８のＸ−Ｘ´間の断面図、（Ｂ）図２８のＹ−Ｙ´間の断面図、（Ｃ）図２８のＺ−Ｚ´間の断面図である。
【図３０】本発明の実施形態４に係る半導体装置の製造方法を模式的に示した図２８に続く平面図である。
【図３１】本発明の実施形態４に係る半導体装置の製造方法を模式的に示した図２９に続く（Ａ）図３０のＸ−Ｘ´間の断面図、（Ｂ）図３０のＹ−Ｙ´間の断面図、（Ｃ）図３０のＺ−Ｚ´間の断面図である。
【発明を実施するための形態】
【０００９】
［実施形態１］
本発明の実施形態１に係る半導体装置について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体装置の構成を模式的に示した図６（Ｂ）のＸ−Ｘ´間の断面図である。
【００１０】
図１の半導体装置は、ＤＲＡＭ（Dynamic Random Access Memory）など、微細加工を必要とする半導体製品に適用される。図１の半導体装置において、半導体基板１（例えば、Ｐ型シリコン基板）上に素子（トランジスタ２７）間を電気的に分離する素子分離領域２（例えば、シリコン酸化膜）が形成されている。素子分離領域２で囲まれた半導体基板１上の一部に複数（図１では２個）の溝（凹部、リセス）が形成されており、当該溝の下部に、トランジスタ２７の構成要素としてゲート絶縁膜３（例えば、シリコン酸化膜）を介してゲート電極４（例えば、ドープドポリシリコン）が埋め込まれており、当該溝の上部に、ゲート電極４を保護する保護絶縁膜５（例えば、シリコン窒化膜）が埋め込まれている。溝の底面乃至側壁面の近傍にある半導体基板１の部分がチャネルとなる。ゲート電極４は、溝に埋め込まれた埋め込みワード線となる。素子分離領域２上の所定の位置には、溝が形成されており、当該溝に埋め込みワード線となるゲート絶縁膜３、ゲート電極４、及び保護絶縁膜５が形成されている。保護絶縁膜５間の半導体基板１上には、トランジスタ２７のソース・ドレイン電極となる拡散領域６ａ、６ｂ（例えば、シリコンにリンイオンが拡散したＮ型の領域）が形成されている。拡散領域６ａは、隣り合うトランジスタ２７の共通の拡散領域であり、ビット線７に電気的に接続される。拡散領域６ｂは、トランジスタ２７と素子分離領域２との間に配された拡散領域であり、キャパシタ２３の下部電極２０に電気的に接続されることになる。
【００１１】
拡散領域６ａ、６ｂを含む保護絶縁膜５上の所定の領域には絶縁膜１９（例えば、シリコン酸化膜）を介してビット線７（例えば、タングステン）が形成されている。絶縁膜１９においては、ビット線７と拡散領域６ａとが重なる領域に開口部１９ａが形成されている。ビット線７は、開口部１９ａを通じて拡散領域６ａと接触（電気的接続）する。ビット線７上には保護絶縁膜８（例えば、シリコン窒化膜）が形成されている。ビット線７及び保護絶縁膜８の側壁面には、サイドウォール９（例えば、シリコン窒化膜）が形成されている。拡散領域６ａ、保護絶縁膜８、サイドウォール９を含む保護絶縁膜５上には、層間絶縁膜１０（例えば、シリコン酸化膜）が形成されている。層間絶縁膜１０には、拡散領域６ｂに通ずる下穴が形成されている。当該下穴には、セルコンタクトプラグ１１（例えば、タングステン）が埋め込まれている。セルコンタクトプラグ１１は、拡散領域６ｂと容量コンタクトプラグ１３とを電気的に接続する。
【００１２】
セルコンタクトプラグ１１を含む層間絶縁膜１０上には、層間絶縁膜１２（例えば、シリコン酸化膜）が形成されている。層間絶縁膜１２には、セルコンタクトプラグ１１に通ずる下穴が形成されている。当該下穴には、容量コンタクトプラグ１３（例えば、タングステン）が埋め込まれている。容量コンタクトプラグ１３は、セルコンタクトプラグ１１とパッド１４とを電気的に接続する。
【００１３】
容量コンタクトプラグ１３を含む層間絶縁膜１２上の所定の領域には、パッド１４（例えば、タングステン）が形成されている。パッド１４は、対応する容量コンタクトプラグ１３と接触（電気的接続）されている。パッド１４上には、枠状（管状）の下部電極２０（例えば、ＳＦＤ（Sequential Flow Deposition）−ＴｉＮ）が形成されている。下部電極２０の下端部がパッド１４の上面に固定され、下部電極２０がパッド１４に電気的に接続されている。下部電極２０は、高アスペクトに形成されている。下部電極２０（上端部、内側壁面、外側壁面を含む）及びパッド１４を含む層間絶縁膜１２上の全面には所定膜厚の容量絶縁膜２１（例えば、ＡＬＤ−ＬＡＺＯ；Atomic Layer Deposition ＺｒＡｌＯ）が形成されている。容量絶縁膜２１上の全面には所定膜厚の上部電極２２（例えば、ＳＦＤ（Sequential Flow Deposition）−ＴｉＮ）が形成されている。下部電極２０（パッド１４を含む）、容量絶縁膜２１、上部電極２２は、キャパシタ２３となる。上部電極２２上には、導電性充填膜２４（例えば、ボロンドープＳｉＧａ）が形成されている。導電性充填膜２４は、上部電極２２の壁面間に充填され、上面が平坦になるように形成されている。導電性充填膜２４上には、導電性接着膜２５（例えば、ボロンドープシリコン）を介してプレート電極２６（例えば、タングステン）が形成されている。導電性接着膜２５は、導電性充填膜２４に対するプレート電極２６の接着力を強化する導電膜である。上部電極２２は、導電性充填膜２４、導電性接着膜２５、プレート電極２６を介してグランドに電気的に接続されることになる。
【００１４】
次に、本発明の実施形態１に係る半導体装置の製造方法について図面を用いて説明する。図２〜図８は、本発明の実施形態１に係る半導体装置の製造方法を模式的に示した工程斜視図である。
【００１５】
まず、半導体基板１上に、素子分離領域２、トランジスタ２７を有し、層間絶縁膜１０中にビット線７、セルコンタクトプラグ１１等を有し、層間絶縁膜１２中に容量コンタクトプラグ１３を有し、層間絶縁膜１２上にパッド１４を有する半導体装置（キャパシタ２３を形成する前の中間体）を製造する（ステップＡ１；図１参照）。ステップＡ１は、公知の手法を用いて製造することができる。
【００１６】
次に、パッド１４を含む層間絶縁膜１２上の全面に第１絶縁膜１５（例えば、プラズマシリコン酸化膜又はＨＤＰ（High Density Plasma）シリコン酸化膜；１０００ｎｍ程度）を成膜し、その後、第１絶縁膜１５上にリソグラフィパターニングによりレジスト１６を形成し、レジスト１６をマスクとして層間絶縁膜１２が現れるまで第１絶縁膜１５をドライエッチングする（ステップＡ２；図２（Ａ）参照）。ここで、１つのレジスト１６の領域に４つのパッド１４が入るように（矩形のレジスト１６の４つの角にパッド１４が配されるように、レジスト１６の領域からパッド１４がはみ出しても可）、レジスト１６が形成される。また、第１絶縁膜１５の膜厚は、キャパシタ（図１の２３）の必要高さ分とする。
【００１７】
次に、レジスト１６を除去し、その後、窒素処理（窒素雰囲気中で温度６３０℃でアニール）にて焼き締める（ステップＡ３；図２（Ｂ）参照）。ここで、窒素処理は、第２絶縁膜（図３の１７）に対して第１絶縁膜１５のウェットエッチング時の選択比を低くするために行われる。
【００１８】
次に、層間絶縁膜１２上の第１絶縁膜１５間の空間に第２絶縁膜１７（例えば、ＳＯＤ（spin-on dielectric）膜）にて埋め戻す（ステップＡ４；図３（Ａ）参照）。ここでは、第２絶縁膜１７は、ウェット選択比を上げるため、第１絶縁膜１５の成膜温度よりも低温（４００℃）にて成膜し、その後、第１絶縁膜１５が現れるまで第２絶縁膜１７をエッチバックする。
【００１９】
次に、第２絶縁膜１７を含む第１絶縁膜１５上にリソグラフィパターニングによりレジスト１８を形成し、その後、レジスト１８をマスクとして第１絶縁膜１５及び第２絶縁膜１７を層間絶縁膜１２が現れるまでドライエッチングする（ステップＡ５；図３（Ｂ）参照）。ここで、レジスト１８は、レジスト（図２の１６）と同じパターンで、レジスト（図２の１６）に対して縦横にパッド１４の１ピッチ分ずらした位置に（一部重複するように）形成される。レジスト１８とレジスト（図２の１６）とが重複する領域の一部でピラー（図４の１５ａ）に相当するものが形成される。
【００２０】
次に、レジスト（図３の１８）を除去する（ステップＡ６；図４（Ａ）参照）。
【００２１】
次に、ウェットエッチ（ＨＦ系の薬液；ＡＬ３０、ＬＡＬ８００など）により第２絶縁膜１７を選択的に除去することにより、第１絶縁膜１５由来のピラー１５ａを形成する（ステップＡ７；図４（Ｂ）参照）。ここで、ピラー１５ａはパッド１４の領域内に配され、ピラー１５ａの底面の面積はパッド１４の面積よりも小さい。また、第１絶縁膜１５と第２絶縁膜１７とのウェットエッチレート差は、２倍程度である。
【００２２】
次に、ＳＦＤ（Sequential Flow Deposition）法によって、ピラー１５ａを被うように下部電極２０用の導電膜を成膜し（図７参照）、その後、エッチバックにて当該導電膜のトップ（ピラー１５ａ上の部分）及びボトム（層間絶縁膜１２上の部分）の導電膜を除去することで、下部電極２０を形成する（ステップＡ８；図５（Ａ）参照）。
【００２３】
次に、ウェットエッチング（例えば、フッ酸（ＨＦ）を用いたウェットエッチング）によってピラー１５ａの全体を除去する（ステップＡ９；図５（Ｂ）参照）。
【００２４】
次に、ＡＬＤ（Atomic Layer Deposition）法によって、下部電極（図５の２０）及びパッド（図５の１４）を含む層間絶縁膜１２上に所定膜厚の容量絶縁膜２１（例えば、酸化アルミニウム(Ａｌ２Ｏ３)と酸化ジルコニウム（ＺｒＯ）を交互に積層した薄膜）を成膜し、その後、ＳＦＤ（Sequential Flow Deposition）法によって、容量絶縁膜２１上に上部電極２２を成膜する（ステップＡ１０；図６（Ａ）、図８参照）。
【００２５】
次に、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法によって、上部電極２２上に導電性充填膜２４（例えば、ボロンドープＳｉＧａ）を形成し、その後、ＬＰＣＶＤ法によって、導電性充填膜２４上に導電性接着膜２５（例えば、ボロンドープシリコン）を形成し、最後に、スパッタ法によって、導電性接着膜２５上にプレート電極２６（例えば、タングステン）を形成する（ステップＡ１１；図６（Ｂ）、図１参照）。ここで、導電性充填膜２４は、上部電極２２間の空間を埋め込むように成膜され、その後、導電性充填膜２４の上面をＣＭＰ（Chemical Mechanical Polishing）により平坦化することにより形成することができる。
【００２６】
実施形態１によれば、ダブルパターニング、つまり、格子配列用の矩形状の異なる２つのレジスト１６、１８を用いる技術を利用することで、下部電極２０の形成時に深穴エッチングを行わないようにすることができ、抜け性不良、ホール同士のボーイングショート等の不良のリスクを低減させることができる。その結果、アスペクト比が高い深穴、密集ホールに係る従来のエッチング技術よりも加工技術が易しくなる。なお、特許文献２では縦、横、縦、横の４回の工程が必要であるが、実施形態１では、２回の工程で同一のサイズのものが作成可能である。
【００２７】
［実施形態２］
本発明の実施形態２に係る半導体装置について図面を用いて説明する。図９は、本発明の実施形態２に係る半導体装置の構成を模式的に示した図１３（Ｂ）のＸ−Ｘ´間の断面図である。
【００２８】
実施形態２は、実施形態１の変形例であり、パッド１４の配列を格子配列とするのをやめ千鳥配列とし、層間絶縁膜１２上のパッド１４以外の領域にストッパ膜２８（例えば、シリコン窒化膜）を形成したものである。その他の構成は、実施形態１と同様である。
【００２９】
次に、本発明の実施形態２に係る半導体装置の製造方法について図面を用いて説明する。図１０〜図１３は、本発明の実施形態２に係る半導体装置の製造方法を模式的に示した工程斜視図である。
【００３０】
まず、半導体基板１上に、素子分離領域２、トランジスタ２７を有し、層間絶縁膜１０中にビット線７、セルコンタクトプラグ１１等を有し、層間絶縁膜１２中に容量コンタクトプラグ１３を有し、層間絶縁膜１２上にパッド１４を有し、パッド１４を除く層間絶縁膜１２上にストッパ膜２８を有する半導体装置（キャパシタ２３を形成する前の中間体）を製造する（ステップＢ１；図９参照）。ステップＢ１は、公知の手法を用いて製造することができる。
【００３１】
次に、パッド１４を含むストッパ膜２８上の全面に、プラズマＣＶＤ（Chemical Vapor Deposition）法を用いて第１絶縁膜１５（例えば、プラズマシリコン酸化膜又はＨＤＰ（High Density Plasma）シリコン酸化膜；１０００ｎｍ程度）を成膜する（ステップＢ２；図１０（Ａ）参照）。ここで、第１絶縁膜１５の膜厚は、キャパシタ（図９の２３）の必要高さ分とする。
【００３２】
次に、第１絶縁膜１５上にリソグラフィパターニングによりレジスト（図示せず）を形成し、当該レジストをマスクとしてストッパ膜２８が現れるまで第１絶縁膜１５をドライエッチングし、その後、当該レジストを除去し、その後、窒素処理（窒素雰囲気中で温度６３０℃でアニール）にて焼き締める（ステップＢ３；図１０（Ｂ）参照）。ここで、ステップＢ３では、１つのレジストの領域に縦横に隣り合う４つのパッド１４が入るように（クランク形状のレジストの領域に４つのパッド１４が配されるように、レジストの領域からパッド１４がはみ出しても可）、レジストが形成される。また、窒素処理は、第２絶縁膜（図１１の１７）に対して第１絶縁膜１５のウェットエッチング時の選択比を低くするために行われる。
【００３３】
次に、上の第１絶縁膜１５間の空間に第２絶縁膜１７（例えば、ＳＯＤ（spin-on dielectric）膜）を埋め戻す（ステップＢ４；図１１（Ａ）参照）。ここでは、第２絶縁膜１７は、ウェット選択比を上げるため、第１絶縁膜１５の成膜温度よりも低温（４００℃）にて成膜し、その後、第１絶縁膜１５が現れるまで第２絶縁膜１７をエッチバックする。
【００３４】
次に、第２絶縁膜１７を含む第１絶縁膜１５上にリソグラフィパターニングによりレジスト（図示せず）を形成し、その後、当該レジストをマスクとして第１絶縁膜１５及び第２絶縁膜１７をストッパ膜２８が現れるまでドライエッチングし、その後、当該レジストを除去する（ステップＢ５；図１１（Ｂ）参照）。ここで、ステップＢ５でのレジストは、ステップＢ３でのレジストと同じパターンではなく、ステップＢ３でのレジストに対して一部重複するように形成される。ステップＢ５でのレジストとステップＢ３でのレジストとが重複する領域の一部でピラー（図１２の１５ａ）に相当するものが形成される。
【００３５】
次に、ウェットエッチ（ＨＦ系の薬液；ＡＬ３０、ＬＡＬ８００など）により第２絶縁膜１７を選択的に除去することにより、第１絶縁膜１５由来のピラー１５ａを形成する（ステップＢ６；図１２（Ａ）参照）。ここで、ピラー１５ａはパッド１４の領域内に配され、ピラー１５ａの底面の面積はパッド１４の面積よりも小さい。また、第１絶縁膜１５と第２絶縁膜１７とのウェットエッチレート差は、２倍程度である。
【００３６】
次に、ＳＦＤ（Sequential Flow Deposition）法によって、ピラー１５ａを被うように下部電極２０用の導電膜（例えば、ＴｉＮ）を成膜し、その後、エッチバックにて当該導電膜のトップ（ピラー１５ａ上の部分）及びボトム（ストッパ膜２８上の部分）を除去することで、下部電極２０を形成する（ステップＢ７；図１２（Ｂ）参照）。
【００３７】
次に、ウェットエッチング（例えば、フッ酸（ＨＦ）を用いたウェットエッチング）によってピラー１５ａの全体を除去する（ステップＢ８；図１３（Ａ）参照）。
【００３８】
次に、ＡＬＤ（Atomic Layer Deposition）法によって、下部電極２０及びパッド１４を含むストッパ膜２８上に所定膜厚の容量絶縁膜２１（例えば、酸化アルミニウム(Ａｌ２Ｏ３)と酸化ジルコニウム（ＺｒＯ）を交互に積層した薄膜）を成膜し、その後、ＳＦＤ（Sequential Flow Deposition）法によって、容量絶縁膜２１上に上部電極２２（例えば、ＴｉＮ）を成膜し、その後、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法によって、上部電極２２上に導電性充填膜２４（例えば、ボロンドープＳｉＧａ）を形成し、その後、ＬＰＣＶＤ法によって、導電性充填膜２４上に導電性接着膜２５（例えば、ボロンドープシリコン）を形成し、最後に、スパッタ法によって、導電性接着膜２５上にプレート電極２６（例えば、タングステン）を形成する（ステップＢ８；図１３（Ｂ）参照）。
【００３９】
ここで、導電性充填膜２４は、上部電極２２間の空間を埋め込むように成膜され、その後、導電性充填膜２４の上面をＣＭＰ（Chemical Mechanical Polishing）により平坦化することにより形成することができる。また、容量絶縁膜２１と上部電極２２は、下部電極２０の側面部を均一に覆っている。また、ストッパ膜２８の表面も、容量絶縁膜２１と上部電極２２で覆われている。また、ＳＦＤ法は、成膜ステップ毎に２種類以上のプロセスガスを組み合わせて供給することで、高精度の薄膜を効率よく形成することができる手法である。下部電極２０と上部電極２２の成膜においては、プロセスガスとなる四塩化チタン（ＴｉＣｌ４）とアンモニア（ＮＨ３）を同時に流すステップと、アンモニアだけを流すステップを交互に繰り返して、窒化チタンを形成する。
【００４０】
実施形態２によれば、実施形態１と同様に、ダブルパターニング、つまり、千鳥配列用のクランク形状の異なる２つのレジストを用いる技術を利用することで、下部電極２０の形成時に深穴エッチングを行わないようにすることができ、抜け性不良、ホール同士のボーイングショート等の不良のリスクを低減させることができる。その結果、アスペクト比が高い深穴、密集ホールに係る従来のエッチング技術よりも加工技術が易しくなる。
【００４１】
［実施形態３］
本発明の実施形態３に係る半導体装置について図面を用いて説明する。図１４は、本発明の実施形態３に係る半導体装置の構成を模式的に示した図１７（Ｂ）のＸ−Ｘ´間の断面図である。
【００４２】
実施形態３は、実施形態１のピラー（図１２（Ａ）の１５ａ）の形成方法をセルコンタクトプラグ１１の形成方法に応用したものである。実施形態３における絶縁膜３０及びセルコンタクトプラグ２９ａ以外の構成は、実施形態１と同様である。
【００４３】
次に、本発明の実施形態３に係る半導体装置の製造方法について図面を用いて説明する。図１５〜図１７は、本発明の実施形態３に係る半導体装置の製造方法を模式的に示した工程斜視図である。
【００４４】
まず、半導体基板１上に、素子分離領域２、トランジスタ２７を有し、層間絶縁膜１０中にビット線７等を有する半導体装置（を形成する前の中間体）を製造する（ステップＣ１；図１５（Ａ）参照）。ステップＣ１は、公知の手法を用いて製造することができる。
【００４５】
次に、基板全体にセルコンタクトプラグ（図１４の２９ａ）用の導電膜２９（例えば、ポリシリコン、タングステン）を成膜する（ステップＣ２；図１５（Ｂ）参照）。
【００４６】
次に、導電膜２９上にリソグラフィパターニングによりレジスト（図示せず）を形成し、当該レジストをマスクとして保護絶縁膜５が現れるまで導電膜２９をドライエッチングし、その後、当該レジストを除去する（ステップＣ３；図１６（Ａ）参照）。ここで、ステップＣ３では、１つのクランク形状のレジストの領域に縦横に隣り合う４つ分のセルコンタクトプラグ（図１４の２９ａ）が配されるように、レジストが形成される。
【００４７】
次に、基板全面に絶縁膜３０を成膜し、その後、ＣＭＰ（Chemical Mechanical Polishing）により導電膜２９が表面に現れるまで平坦化する（ステップＣ４；図１６（Ｂ）参照）。
【００４８】
次に、導電膜（図１６（Ｂ）の２９）を含む絶縁膜３０上にリソグラフィパターニングによりレジスト（図示せず）を形成し、当該レジストをマスクとして保護絶縁膜５が現れるまで導電膜２９及び絶縁膜３０をドライエッチングし、その後、当該レジストを除去する（ステップＣ５；図１７（Ａ）参照）。これにより、導電膜（図１６（Ｂ）の２９）由来のピラー状（柱状）のセルコンタクトプラグ２９ａができる。なお、残った絶縁膜３０は、層間絶縁膜として用いてもよく、ステップＣ５の後に完全に除去してもよい。ここで、ステップＣ５でのレジストは、ステップＣ３でのレジストと同じパターンではなく、ステップＣ３でのレジストに対して一部重複するように形成される。ステップＣ５でのレジストとステップＣ３でのレジストとが重複する領域の一部でピラー状のセルコンタクトプラグ２９ａが形成される。
【００４９】
次に、基板全面に絶縁膜３０（ステップＣ４と同様なもの）を成膜し、その後、ＣＭＰ（Chemical Mechanical Polishing）によりセルコンタクトプラグ２９ａが表面に現れるまで平坦化する（ステップＣ６；図１７（Ｂ）、図１４参照）。
【００５０】
実施形態３によれば、実施形態１と同様に、ダブルパターニング、つまり、千鳥配列用のクランク形状の異なる２つのレジストを用いる技術を利用することで、セルコンタクトプラグ２９ａ用の下穴形成時に深穴エッチングを行わないようにすることができ、抜け性不良、ホール同士のボーイングショート等の不良のリスクを低減させることができる。その結果、アスペクト比が高い深穴、密集ホールに係る従来のエッチング技術よりも加工技術が易しくなる。
【００５１】
［実施形態４］
本発明の実施形態４に係る半導体装置について図面を用いて説明する。図１８は、本発明の実施形態４に係る半導体装置の構成を模式的に示した平面図である。図１９は、本発明の実施形態４に係る半導体装置の構成を模式的に示した（Ａ）図１８のＸ−Ｘ´間の断面図、（Ｂ）図１８のＹ−Ｙ´間の断面図、（Ｃ）図１８のＺ−Ｚ´間の断面図である。
【００５２】
実施形態４は、実施形態１のピラー（図１２（Ａ）の１５ａ）の形成方法を層間絶縁膜１０において形成されるセルコンタクトプラグ１１用の下穴１０ａ、１０ｂ（溝）の形成方法に応用したものである。セルコンタクトプラグ１１用の下穴１０ａ、１０ｂを開口したいが、微細すぎて単独パターニングができない場合に適用することができる。下穴１０ａ、１０ｂは、トップとボトムとで幅が異なる（トップで広く、かつ、ボトムで狭い形状；断面が逆台形）ように形成されている。その他の構成は、実施形態１と同様である。
【００５３】
次に、本発明の実施形態４に係る半導体装置の製造方法について図面を用いて説明する。図２０、図２２、図２４、図２６、図２８、図３０は、本発明の実施形態４に係る半導体装置の製造方法を模式的に示した工程平面図である。図２１、図２３、図２５、図２７、図２９、図３１は、本発明の実施形態４に係る半導体装置の製造方法を模式的に示した（Ａ）Ｘ−Ｘ´間の断面図、（Ｂ）Ｙ−Ｙ´間の断面図、（Ｃ）Ｚ−Ｚ´間の断面図である。なお、図２０、図２２、図２４、図２６、図２８、図３０において、層間絶縁膜１０を省略している。
【００５４】
まず、半導体基板１上に、素子分離領域２、トランジスタ２７を有し、層間絶縁膜１０中にビット線７等を有する半導体装置（を形成する前の中間体）を製造し、その後、基板全面に層間絶縁膜１０を成膜する（ステップＤ１；図２０、図２１参照）。ステップＤ１は、公知の手法を用いて製造することができる。
【００５５】
次に、層間絶縁膜１０上にリソグラフィパターニングによりレジスト３２を形成し、レジスト３２をマスクとして拡散領域６ｂが現れるまで層間絶縁膜１０をドライエッチングすることにより下穴１０ａ（溝）を形成する（ステップＤ２；図２２、図２３参照）。ここで、ステップＤ２におけるレジスト３２は、ゲート電極４の両側にある拡散領域６ｂのうち一方の拡散領域６ｂのみに通ずる下穴１０ａを形成するためのレジストである。
【００５６】
次に、レジスト（図２２、図２３の３２）を除去し、その後、窒素処理（窒素雰囲気中で温度６３０℃でアニール）にて焼き締め、その後、下穴１０ａに絶縁膜３１（例えば、ＳＯＤ（spin-on dielectric）膜）を埋め戻す（ステップＤ３；図２４、図２５参照）。ここでは、窒素処理は、絶縁膜３１に対して層間絶縁膜１０のウェットエッチング時の選択比を低くするために行われる。また、絶縁膜３１は、ウェット選択比を上げるため、層間絶縁膜１０の成膜温度よりも低温（４００℃）にて成膜し、その後、層間絶縁膜１０が現れるまで絶縁膜３１をエッチバックする。
【００５７】
次に、絶縁膜３１を含む層間絶縁膜１０上にリソグラフィパターニングによりレジスト３３を形成し、レジスト３３をマスクとして拡散領域６ｂ（ステップＡ２の拡散領域６ｂと異なるもの）が現れるまで層間絶縁膜１０をドライエッチングすることにより下穴１０ｂ（溝）を形成する（ステップＤ４；図２６、図２７参照）。ここで、ステップＤ４におけるレジスト３３は、ゲート電極４の両側にある拡散領域６ｂのうち他方の拡散領域６ｂのみに通ずる下穴１０ｂを形成するためのレジストである。なお、レジスト３３の領域とレジスト３２の領域とは一部重複する。
【００５８】
次に、レジスト（図２２、図２３の３２）を除去し、その後、ウェットエッチング（ＨＦ系の薬液；ＡＬ３０、ＬＡＬ８００など）により絶縁膜３１を除去することで、下穴１０ａを露出させる（ステップＤ５；図２８、図２９参照）。
【００５９】
次に、下穴１０ａ、１０ｂにセルコンタクトプラグ１１となる導電材料膜（例えば、ポリシリコン又はバリア膜／金属膜（ＷＮ／Ｗ））を埋設し、その後、ＣＭＰ法で層間絶縁膜１０が現れるまで削ることによりセルコンタクトプラグ１１を形成する（ステップＤ６；図３０、図３１参照）。
【００６０】
次に、保護絶縁膜８上にあるセルコンタクトプラグ１１の部分がなくなるまで、ＣＭＰ法でセルコンタクトプラグ１１を削る。
【００６１】
実施形態４によれば、実施形態１と同様に、ダブルパターニング、つまり、異なる２つのレジスト３２、３３を用いる技術を利用することで、隣り合うセルコンタクトプラグ１１用の下穴１０ａ、１０ｂ形成時に同時にエッチングを行わないようにすることができ、抜け性不良、下穴同士のボーイングショート等の不良のリスクを低減させることができる。その結果、アスペクト比が高い深穴、密集ホールに係る従来のエッチング技術よりも加工技術が易しくなる。
【００６２】
なお、本出願において図面参照符号を付している場合は、それらは、専ら理解を助けるためのものであり、図示の態様に限定することを意図するものではない。以下、実施例について図面を参照しつつ説明する。
【００６３】
また、本発明の全開示（請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００６４】
１  半導体基板
２  素子分離領域
３  ゲート絶縁膜
４  ゲート電極
５  保護絶縁膜
６ａ、６ｂ  拡散領域
７  ビット線
８  保護絶縁膜
９  サイドウォール
１０  層間絶縁膜
１０ａ  下穴
１０ｂ  下穴
１１  セルコンタクトプラグ（ポリシリコン）
１２  層間絶縁膜（シリコン酸化膜）
１３  容量コンタクトプラグ（ポリシリコン）
１４  パッド（Ｗ）
１５  第１絶縁膜（Ｐ−ＳｉＯ２）
１５ａ  ピラー
１６  第１レジスト
１７  第２絶縁膜（ＳＯＤ）
１８  第２レジスト
１９  絶縁膜（シリコン酸化膜）
１９ａ  開口部
２０  下部電極（ＳＦＤ−ＴｉＮ）
２１  容量絶縁膜（ＡＬＤ−ＬＡＺＯ）
２２  上部電極（ＳＦＤ−ＴｉＮ）
２３  キャパシタ
２４  導電性充填膜（ボロンドープＳｉＧａ）
２５  導電性接着膜（ボロンドープシリコン）
２６  プレート電極（Ｗ）
２７  トランジスタ
２８  ストッパ膜（シリコン窒化膜）
２９  導電膜
２９ａ  セルコンタクトプラグ
３０  絶縁膜
３１  絶縁膜
３２  第１レジスト
３３  第２レジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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