(57)【要約】【課題】ローデコーダ側に配置される転送トランジスタの特性評価を実施する。【解決手段】一つの実施形態によれば、半導体記憶装置は、切り替え部、第一の転送トランジスタ、第一のトランジスタ、及び第二のトランジスタが設けられる。切り替え部が第一の状態のときに第一及び第二のトランジスタがオフし、第一の転送トランジスタがオンし、切り替え部が第二の状態のとき第一及び第二のトランジスタがオンする。【選択図】  図２
2013020684.tif 000002
【特許請求の範囲】
【請求項１】
切り替え部と、
第一の端子が第一の駆動信号線に接続され、第二の端子がワード線に接続され、前記切り替え部が第一の状態のときにゲートに第一の制御信号が入力され、前記切り替え部が第二の状態のときにゲートに外部電圧が印加される第一の転送トランジスタと、
第一の端子が前記第一の駆動信号線に接続され、第二の端子が低電位側電源に接続され、ゲートに第二の制御信号が入力される第一のトランジスタと、
第一の端子が前記ワード線に接続され、第二の端子がビット線に接続され、ゲートに前記第二の制御信号が入力される第二のトランジスタと、
を具備し、前記切り替え部が第一の状態のときに前記第一及び第二のトランジスタがオフし、前記第一の転送トランジスタがオンし、前記切り替え部が第二の状態のとき前記第一及び第二のトランジスタがオンすることを特徴とする半導体記憶装置。
【請求項２】
第一の端子が第二の駆動信号線に接続され、第二の端子が選択ゲート線に接続され、前記切り替え部が第一の状態のときにゲートに前記第一の制御信号が入力され、前記切り替え部が第二の状態のときにゲートに前記外部電圧が印加される第二の転送トランジスタと、
第一の端子が前記第二の駆動信号線に接続され、第二の端子が前記低電位側電源に接続され、ゲートに第三の制御信号が入力される第三のトランジスタと、
第一の端子が前記選択ゲート線に接続され、第二の端子が前記ビット線に接続され、ゲートに前記第三の制御信号が入力される第四のトランジスタと、
を更に具備し、前記切り替え部が第一の状態のときに前記第三及び第四のトランジスタがオフし、前記第二の転送トランジスタがオンし、前記切り替え部が第二の状態のとき前記第三及び第四のトランジスタがオンすることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
切り替え部と、
第一の端子が第一の駆動信号線に接続され、第二の端子がワード線に接続され、前記切り替え部が第一の状態のときにゲートに第一の制御信号が入力され、前記切り替え部が第二の状態のときにゲートに外部電圧が印加される第一の転送トランジスタと、
第一の端子が前記第一の駆動信号線に接続され、第二の端子が低電位側電源に接続され、ゲートに第二の制御信号が入力される第一のトランジスタと、
第一の端子が第一のビット線に接続され、第二の端子が前記ワード線の終端部に接続され、ゲートに前記第二の制御信号が入力される第二のトランジスタと、
を具備し、前記切り替え部が第一の状態のときに前記第一及び第二のトランジスタがオフし、前記第一の転送トランジスタがオンし、前記切り替え部が第二の状態のとき前記第一及び第二のトランジスタがオンすることを特徴とする半導体記憶装置。
【請求項４】
第一の端子が第二の駆動信号線に接続され、第二の端子が選択ゲート線に接続され、前記切り替え部が第一の状態のときにゲートに第一の制御信号が入力され、前記切り替え部が第二の状態のときにゲートに外部電圧が印加される第二の転送トランジスタと、
第一の端子が前記第二の駆動信号線に接続され、第二の端子が前記低電位側電源に接続され、ゲートに第三の制御信号が入力される第三のトランジスタと、
第一の端子が第二のビット線に接続され、第二の端子が前記選択ゲート線の終端部に接続され、ゲートに前記第三の制御信号が入力される第四のトランジスタと、
を更に具備し、前記切り替え部が第一の状態のときに前記第三及び第四のトランジスタがオフし、前記第二の転送トランジスタがオンし、前記切り替え部が第二の状態のとき前記第三及び第四のトランジスタがオンすることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
メモリセルがマトリックス状に配置され、駆動信号線とワード線の間に設けられる転送トランジスタ、前記駆動信号線と低電位側電源の間に設けられる第一のトランジスタ、及び前記ワード線とビット線の間に設けられる第二のトランジスタがローデコーダに設けられる半導体記憶装置の試験方法であって、
前記転送トランジスタの特性評価用コマンドを入力するステップと、
外部端子を介して外部電圧を前記転送トランジスタのゲートに印加するステップと、
前記特性評価用コマンドを用いて前記第一及び第二のトランジスタをオンし、前記ビット線と前記低電位側電源の間に電流を流して前記転送トランジスタの閾値電圧を測定するステップと、
を具備することを特徴とする半導体記憶装置の試験方法。
【請求項６】
測定された閾値電圧が所定の規格を満足するかを判定するステップと、
所定の規格を満足しない場合、前記転送トランジスタに接続されるメモリセルブロックをバッドブロック処理するステップと、
を更に具備することを特徴とする請求項５に記載の半導体記憶装置の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及びその試験方法に関する。
【背景技術】
【０００２】
半導体素子の微細化の進展に伴い、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリなどの半導体記憶装置の高集積度化及び低消費電力化が進行している。高集積度化された半導体記憶装置では、トランジスタのスクリーニングテストは重要な技術となっている。
【０００３】
例えば、半導体記憶装置としてのＮＡＮＤフラッシュメモリでは、メモリセルを構成するメモリセルトランジスタはワード線（ＷＬ）及びビット線（ＢＬ）を介してテストを実施することができ、メモリセルを構成する選択トランジスタは選択ゲート線とビット線（ＢＬ）を介してテストを実施することができる。
【０００４】
ローデコーダ側に配置され、ドライバとメモリセルトランジスタの間及びドライバと選択トランジスタの間に設けられる転送トランジスタは、実際にファンクションテストを実施してメモリセルに書き込み動作、読み出し動作、及び消去動作などを実施する事で間接的に特性評価をすることができる。ところが、転送トランジスタ自体のテストとして、例えば閾値電圧（Ｖｔｈ）を測定して特性異常の有無を直接評価することができないという問題点がある。
【０００５】
メモリセルトランジスタに接続される転送トランジスタに異常が発生すると特定のワードラインだけが書き込み特性異常が発生し、半導体記憶装置の信頼性が大幅に低下する。また、転送トタンジスタに接続されるワード線（ＷＬ）や選択ゲート線に高抵抗不良モード、オープン不良モード、ワード線間ショート不良モードなどの不良モードが発生すると特定のワード線（ＷＬ）或いは選択ゲート線だけが特性異常となり、半導体記憶装置の信頼性が大幅に低下する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−１２２１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、ローデコーダ側に配置される転送トランジスタの特性評価を実施できる半導体記憶装置及びその試験方法を提供することにある。
【課題を解決するための手段】
【０００８】
一つの実施形態によれば、半導体記憶装置は、切り替え部、第一の転送トランジスタ、第一のトランジスタ、及び第二のトランジスタが設けられる。第一の転送トランジスタは、第一の端子が第一の駆動信号線に接続され、第二の端子がワード線に接続され、切り替え部が第一の状態のときにゲートに第一の制御信号が入力され、切り替え部が第二の状態のときにゲートに外部電圧が印加される。第一のトランジスタは、第一の端子が第一の駆動信号線に接続され、第二の端子が低電位側電源に接続され、ゲートに第二の制御信号が入力される。第二のトランジスタは、第一の端子がワード線に接続され、第二の端子がビット線に接続され、ゲートに第二の制御信号が入力される。切り替え部が第一の状態のときに第一及び第二のトランジスタがオフし、第一の転送トランジスタがオンし、切り替え部が第二の状態のとき第一及び第二のトランジスタがオンする。
【０００９】
他の実施形態によれば、半導体記憶装置の試験方法は、第一乃至三のステップを有し、半導体記憶装置にはマトリックス状に配置されメモリセル、駆動信号線とワード線の間に設けられる転送トランジスタ、駆動信号線と低電位側電源の間に設けられる第一のトランジスタ、及びワード線とビット線の間に設けられる第二のトランジスタを有するローデコーダが設けられる。第一のステップは、転送トランジスタの特性評価用コマンドを入力する。第二のステップは、外部端子を介して外部電圧を転送トランジスタのゲートに印加する。第三のステップは、特性評価用コマンドを用いて第一及び第二のトランジスタをオンし、ビット線と低電位側電源の間に電流を流して転送トランジスタの閾値電圧を測定する。
【図面の簡単な説明】
【００１０】
【図１】第一の実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
【図２】第一の実施形態に係るローデコーダ及びメモリセルブロックの構成を示す回路図である。
【図３】第一の実施形態に係る転送トランジスタの特性評価を示すフローチャートである。
【図４】第一の実施形態に係る転送トランジスタの特性評価を説明する図である。
【図５】第一の実施形態に係る転送トランジスタのＶｔｈ評価結果を示す図である。
【図６】第二の実施形態に係るローデコーダ及びメモリセルブロックの構成を示す回路図である。
【図７】第二の実施形態に係る転送トランジスタの特性評価を説明する図である。
【図８】第三の実施形態に係るローデコーダ及びメモリセルブロックの構成を示す回路図である。
【図９】第三の実施形態に係る転送トランジスタの特性評価を説明する図である。
【図１０】第三の実施形態に係るＷＬ高抵抗不良モードを説明する図である。
【図１１】第三の実施形態に係るＷＬオープン不良モードを説明する図である。
【図１２】第三の実施形態に係るＷＬ間ショート不良モードを説明する図である。
【発明を実施するための形態】
【００１１】
以下本発明の実施形態について図面を参照しながら説明する。
【００１２】
（第一の実施形態）
まず、本発明の第一の実施形態に係る半導体記憶装置及びその試験方法について、図面を参照して説明する。図１は半導体記憶装置の概略構成を示すブロック図である。図２はローデコーダ及びメモリセルブロックの構成を示す回路である。本実施形態では、転送トランジスタのドライバ側に第一のトランジスタを配置し、メモリセル側に第二のトランジスタを配置することにより、被テストデバイスとしての転送トランジスタのゲートに外部電圧を印加して特性評価を実施できる構造としている。
【００１３】
図１に示すように、半導体記憶装置９０には、メモリセルアレイ１、ローデコーダ２、センスアンプ回路３、カラムデコーダ４、アドレスレジスタ５、データ入出力バッファ６、コントローラ７、内部電圧発生回路８、及び外部端子Ｐａｄｅｘが設けられる。半導体記憶装置９０は、ＮＡＮＤフラッシュメモリである。
【００１４】
コントローラ７は、外部制御信号Ｓｓｏ（チップイネーブルＣＥｎ、書き込みイネーブルＷＥｎ、読み出しイネーブルＲＥｎ、アドレスラッチイネーブルＡＬＥ或いはコマンドラッチイネーブルＣＬＥなど）とデータ入出力バッファ６から出力されるコマンドＣＭＤが入力される。コントローラ７は、ローデコーダ２、センスアンプ回路３、アドレスレジスタ５、データ入出力バッファ６、及び内部電圧発生回路８を制御する信号をそれぞれ出力する。
【００１５】
データ入出力バッファ６は、入出力データＩ／Ｏ  Ｄａｔａを外部とやり取りする。データ入出力バッファ６は、コマンドＣＭＤをコントローラ７に出力する。データ入出力バッファ６は、アドレスＡｄｄをアドレスレジスタ５に出力する。
【００１６】
内部電圧発生回路８は、コントローラ７の指示に基づいて、ローデコーダ２及びメモリセルアレイ１に供給する各種電圧を発生する。
【００１７】
メモリセルアレイ１は、メモリセルがマトリックス状に配置され、複数のメモリセルブロックが設けられる。メモリセルアレイ１は、内部電圧発生回路８で生成される電圧（消去電圧Ｖｅｒａ）が入力される。メモリセルアレイ１は、ローデコーダ２から出力される信号が入力され、ワード線（ＷＬ）及び選択ゲート線が選択される。メモリセルアレイ１は、読み出しデータをセンスアンプ回路３に出力する。
【００１８】
ローデコーダ２は、内部電圧発生回路８で生成される各種電圧（書き込み電圧Ｖｐｇｍ、パス電圧Ｖｐａｓｓ、パス電圧Ｖｒｅａｄ、駆動電圧Ｖｓｇなど）が入力される。ローデコーダ２は、アドレスレジスタ５から出力されるアドレス情報が入力される。ローデコーダ２は、コントローラ７の指示に基づいて、ワード線（ＷＬ）及び選択ゲート線を選択する信号をメモリセルアレイ１に出力する。ローデコーダ２は、テストモードのときに外部端子Ｐａｄｅｘを介して外部電圧Ｖｅｘｔが入力される。
【００１９】
カラムデコーダ４は、アドレスレジスタ５から出力されるアドレス情報が入力される。カラムデコーダ４は、読み出し／書き込みデータを選択する。
【００２０】
センスアンプ回路３は、コントローラ７の指示に基づいて、メモリセルアレイ１から出力され、カラムデコーダ４で選択された読み出しデータを増幅し、増幅された読み出しデータをデータ入出力バッファ６に出力する。
【００２１】
図２に示すように、ローデコーダ２には、ブロックデコーダ２１、制御部２２、切り換え部２３、ドライバ２４１、ドライバ２４２、ドライバ２５０、ドライバ２５１、ドライバ２５ｎ、転送トランジスタＴＧ１、転送トランジスタＴＧ２、転送トランジスタＴＧ００、転送トランジスタＴＧ０１、転送トランジスタＴＧ０ｎ、トランジスタＴＲ１、トランジスタＴＲ２、トランジスタＴＲ００、トランジスタＴＲ０１、トランジスタＴＲ０ｎ、トランジスタＴＴＲ１、トランジスタＴＴＲ２、トランジスタＴＴＲ００、トランジスタＴＴＲ０１、及びトランジスタＴＴＲ０ｎが設けられる。
【００２２】
転送トランジスタＴＧ１、転送トランジスタＴＧ２、転送トランジスタＴＧ００、転送トランジスタＴＧ０１、転送トランジスタＴＧ０ｎ、トランジスタＴＲ１、トランジスタＴＲ２、トランジスタＴＲ００、トランジスタＴＲ０１、トランジスタＴＲ０ｎ、トランジスタＴＴＲ１、トランジスタＴＴＲ２、トランジスタＴＴＲ００、トランジスタＴＴＲ０１、及びトランジスタＴＴＲ０ｎは、Ｎｃｈ  ＭＯＳトランジスタである。
【００２３】
ここで、転送トランジスタＴＧ００、転送トランジスタＴＧ０１、・・・、転送トランジスタＴＧ０ｎは（ｎ＋１）個からなる。第一のトランジスタであるトランジスタＴＲ００、トランジスタＴＲ０１、・・・、トランジスタＴＲ０ｎは（ｎ＋１）個からなる。第二のトランジスタであるトランジスタＴＴＲ００、トランジスタＴＴＲ０１、・・・、トランジスタＴＴＲ０ｎは（ｎ＋１）個からなる。ここで、第一及び第二のトランジスタは、転送トランジスタの特性評価を行うために設けられたものである。
【００２４】
ブロックデコーダ２１は、半導体記憶装置９０が通常動作のときに転送トランジスタＴＧ１、転送トランジスタＴＧ２、転送トランジスタＴＧ００、転送トランジスタＴＧ０１、転送トランジスタＴＧ０ｎ、及び転送トランジスタＴＧ２の制御を行う制御信号を発生する。
【００２５】
切り換え部２３は、半導体記憶装置９０が通常動作のときに、ブロックデコーダ２１から出力される制御信号を転送トランジスタＴＧ１、転送トランジスタＴＧ２、転送トランジスタＴＧ００、転送トランジスタＴＧ０１、転送トランジスタＴＧ０ｎ、及び転送トランジスタＴＧ２のゲートに出力する。切り換え部２３は、転送トランジスタＴＧ１、転送トランジスタＴＧ２、転送トランジスタＴＧ００、転送トランジスタＴＧ０１、転送トランジスタＴＧ０ｎ、及び転送トランジスタＴＧ２特性評価のときに、外部端子Ｐａｄを介して入力される外部電圧Ｖｅｘｔを転送トランジスタＴＧ１、転送トランジスタＴＧ２、転送トランジスタＴＧ００、転送トランジスタＴＧ０１、転送トランジスタＴＧ０ｎ、及び転送トランジスタＴＧ２のゲートに出力する。
【００２６】
なお、外部端子Ｐａｄｅｘは、図１及び図２では１個図示しているが必ずしもこれに限定されるものではない。外部端子Ｐａｄｅｘは、２個以上配置されてもよい。
【００２７】
制御部２２は、第一のトランジスタであるトランジスタＴＲ００、トランジスタＴＲ０１、・・・、トランジスタＴＲ０ｎと、第二のトランジスタであるトランジスタＴＴＲ００、トランジスタＴＴＲ０１、・・・、トランジスタＴＴＲ０ｎとをそれぞれ制御する制御信号を発生する。
【００２８】
ドライバ２４１、ドライバ２４２、ドライバ２５０、ドライバ２５１、及びドライバ２５ｎは、転送トランジスタＴＧ１、転送トランジスタＴＧ２、転送トランジスタＴＧ００、転送トランジスタＴＧ０１、及び転送トランジスタＴＧ０ｎをそれぞれ活性化する信号を駆動信号線側に出力する。ドライバ２５０、ドライバ２５１、及びドライバ２５ｎは（ｎ＋１）個からなる。
【００２９】
転送トランジスタＴＧ１は、第一の端子（ソース及びドレインの一方）が駆動信号線ＳＧＤに接続され、第二の端子（ソース及びドレインの他方）が選択ゲート線ＳＧ１に接続され、ゲートが信号線ＳＳ１を介して切り換え部２３に接続される。
【００３０】
トランジスタＴＲ１は、第一の端子（ドレイン）が駆動信号線ＳＧＤに接続され、第二の端子（ソース）が低電位側電源（接地電位）Ｖｓｓに接続され、ゲートが信号線Ｓ１を介して制御部２２に接続される。
【００３１】
トランジスタＴＴＲ１は、第一の端子（ソース及びドレインの一方）が選択ゲート線ＳＧ１に接続され、第二の端子（ソース及びドレインの他方）がビット線ＢＬ０に接続され、ゲートが信号線Ｓ１を介して制御部２２に接続される。
【００３２】
転送トランジスタＴＧ００は、第一の端子（ソース及びドレインの一方）が駆動信号線ＣＧ０に接続され、第二の端子（ソース及びドレインの他方）がワード線ＷＬ０に接続され、ゲートが信号線ＳＳ００を介して切り換え部２３に接続される。
【００３３】
トランジスタＴＲ００は、第一の端子（ドレイン）が駆動信号線ＣＧ０に接続され、第二の端子（ソース）が低電位側電源（接地電位）Ｖｓｓに接続され、ゲートが信号線Ｓ００を介して制御部２２に接続される。
【００３４】
トランジスタＴＴＲ００は、第一の端子（ソース及びドレインの一方）がワード線ＷＬ０に接続され、第二の端子（ソース及びドレインの他方）がビット線ＢＬ０に接続され、ゲートが信号線Ｓ００を介して制御部２２に接続される。
【００３５】
転送トランジスタＴＧ０１は、第一の端子（ソース及びドレインの一方）が駆動信号線ＣＧ１に接続され、第二の端子（ソース及びドレインの他方）がワード線ＷＬ１に接続され、ゲートが信号線ＳＳ０１を介して切り換え部２３に接続される。
【００３６】
トランジスタＴＲ０１は、第一の端子（ドレイン）が駆動信号線ＣＧ１に接続され、第二の端子（ソース）が低電位側電源（接地電位）Ｖｓｓに接続され、ゲートが信号線Ｓ０１を介して制御部２２に接続される。
【００３７】
トランジスタＴＴＲ０１は、第一の端子（ソース及びドレインの一方）がワード線ＷＬ１に接続され、第二の端子（ソース及びドレインの他方）がビット線ＢＬ０に接続され、ゲートが信号線Ｓ０１を介して制御部２２に接続される。
【００３８】
転送トランジスタＴＧ０ｎは、第一の端子（ソース及びドレインの一方）が駆動信号線ＣＧｎに接続され、第二の端子（ソース及びドレインの他方）がワード線ＷＬｎに接続され、ゲートが信号線ＳＳ０ｎを介して切り換え部２３に接続される。
【００３９】
トランジスタＴＲ０ｎは、第一の端子（ドレイン）が駆動信号線ＣＧｎに接続され、第二の端子（ソース）が低電位側電源（接地電位）Ｖｓｓに接続され、ゲートが信号線Ｓ０ｎを介して制御部２２に接続される。
【００４０】
トランジスタＴＴＲ０ｎは、第一の端子（ソース及びドレインの一方）がワード線ＷＬｎに接続され、第二の端子（ソース及びドレインの他方）がビット線ＢＬ０に接続され、ゲートが信号線Ｓ０ｎを介して制御部２２に接続される。
【００４１】
転送トランジスタＴＧ２は、第一の端子（ソース及びドレインの一方）が駆動信号線ＳＧＳに接続され、第二の端子（ソース及びドレインの他方）が選択ゲート線ＳＧ２に接続され、ゲートが信号線ＳＳ２を介して切り換え部２３に接続される。
【００４２】
トランジスタＴＲ２は、第一の端子（ドレイン）が駆動信号線ＳＧＳに接続され、第二の端子（ソース）が低電位側電源（接地電位）Ｖｓｓに接続され、ゲートが信号線Ｓ２を介して制御部２２に接続される。
【００４３】
トランジスタＴＴＲ２は、第一の端子（ソース及びドレインの一方）が選択ゲート線ＳＧ２に接続され、第二の端子（ソース及びドレインの他方）がビット線ＢＬ０に接続され、ゲートが信号線Ｓ２を介して制御部２２に接続される。
【００４４】
メモリセルブロック１１には、メモリセルＭＣ０、メモリセルＭＣ１、及びメモリセルＭＣｍが設けられる。メモリセルＭＣ０、メモリセルＭＣ１、・・・、メモリセルＭＣｍは（ｍ＋１）個からなる。
【００４５】
メモリセルＭＣ０は、一端がビット線ＢＬ０に接続され、他端がソース線ＳＬに接続される。メモリセルＭＣ０は、ビット線ＢＬ０に接続される選択トランジスタＳＧＴ１０、メモリセルトランジスタＭＣＴ００、メモリセルトランジスタＭＣＴ１０、・・・、メモリセルトランジスタＭＣＴｎ０、及びソース線ＳＬに接続される選択トランジスタＳＧＴ２０が直列接続される。
【００４６】
メモリセルＭＣ１は、一端がビット線ＢＬ１に接続され、他端がソース線ＳＬに接続される。メモリセルＭＣ１は、ビット線ＢＬ１に接続される選択トランジスタＳＧＴ１１、メモリセルトランジスタＭＣＴ０１、メモリセルトランジスタＭＣＴ１１、・・・、メモリセルトランジスタＭＣＴｎ１、及びソース線ＳＬに接続される選択トランジスタＳＧＴ２１が直列接続される。
【００４７】
メモリセルＭＣｍは、一端がビット線ＢＬｍに接続され、他端がソース線ＳＬに接続される。メモリセルＭＣｍは、ビット線ＢＬｍに接続される選択トランジスタＳＧＴ１ｍ、メモリセルトランジスタＭＣＴ０ｍ、メモリセルトランジスタＭＣＴ１ｍ、・・・、メモリセルトランジスタＭＣＴｎｍ、及びソース線ＳＬに接続される選択トランジスタＳＧＴ２ｍが直列接続される。
【００４８】
選択ゲート線ＳＧ１は、選択トランジスタＳＧＴ１０、選択トランジスタＳＧＴ１１、及び選択トランジスタＳＧＴ１ｍのゲートに接続される。選択ゲート線ＳＧ２は、選択トランジスタＳＧＴ２０、選択トランジスタＳＧＴ２１、及び選択トランジスタＳＧＴ２ｍのゲートに接続される。
【００４９】
ワード線ＷＬ０は、メモリセルトランジスタＭＣＴ００、メモリセルトランジスタＭＣＴ０１、及びメモリセルトランジスタＭＣＴ０ｍのゲートに接続される。ワード線ＷＬ１は、メモリセルトランジスタＭＣＴ１０、メモリセルトランジスタＭＣＴ１１、及びメモリセルトランジスタＭＣＴ１ｍのゲートに接続される。ワード線ＷＬｎは、メモリセルトランジスタＭＣＴｎ０、メモリセルトランジスタＭＣＴｎ１、及びメモリセルトランジスタＭＣＴｎｍのゲートに接続される。
【００５０】
ここで、選択トランジスタＳＧＴ１０、選択トランジスタＳＧＴ１１、選択トランジスタＳＧＴ１ｍ、選択トランジスタＳＧＴ２０、選択トランジスタＳＧＴ２１、及び選択トランジスタＳＧＴ２ｍは、Ｎｃｈ  ＭＯＳトランジスタから構成される。メモリセルトランジスタＭＣＴ００、メモリセルトランジスタＭＣＴ０１、メモリセルトランジスタＭＣＴ０ｍ、メモリセルトランジスタＭＣＴ１０、メモリセルトランジスタＭＣＴ１１、メモリセルトランジスタＭＣＴ１ｍ、メモリセルトランジスタＭＣＴｎ０、メモリセルトランジスタＭＣＴｎ１、及びメモリセルトランジスタＭＣＴｎｍは、積層ゲート構造のトランジスタである。
【００５１】
次に、転送トランジスタの特性評価について図３乃至５を参照して説明する。図３は転送トランジスタの特性評価を示すフローチャートである。図４は転送トランジスタの特性評価を説明する図である。図５は転送トランジスタのＶｔｈ評価結果を示す図である。
【００５２】
図３に示すように、半導体記憶装置９０に電源が投入され、パワーオンリードが実行される。例えばＲＯＭ  Ｆｕｓｅブロックより各種パラメータ情報がレジスタにロードされて回路が動作状態となり、初期化される（ＳＴＥＰ１）。
【００５３】
次に、ワード線及び選択ゲート線に接続される転送トランジスタの特性（例えば、閾値電圧Ｖｔｈ）をリードする専用コマンドを入力する（ＳＴＥＰ２）。
【００５４】
続いて、外部端子Ｐａｄｅｘ及び切り替え部２３を介して、転送トランジスタのゲートに外部電圧Ｖｅｘｔを入力する（ＳＴＥＰ３）。
【００５５】
そして、制御部２２から第一及び第二のトランジスタのゲートに制御信号を出力して第一及び第二のトランジスタをオンする。この状態で、外部電圧Ｖｅｘｔを変化させてビット線と低電位側電源（接地電位）Ｖｓｓの間に電流を流して転送トランジスタの閾値電圧（Ｖｔｈ）を測定する。
【００５６】
例えば、図４に示すように転送トランジスタＴＧ０１の特性評価の場合、駆動信号線ＣＧ１を“Ｈｉｇｈ”レベル、信号線Ｓ０１を“Ｈｉｇｈ”レベルに設定し、転送トランジスタＴＧ０１のゲートに外部電圧Ｖｅｘｔを印加する。この設定により、第一のトランジスタであるトランジスタＴＲ０１と第二のトランジスタであるトランジスタＴＴＲ０１がオンする。転送トランジスタＴＧ０１のゲートに印加する外部電圧Ｖｅｘｔを変化させて、ビット線ＢＬ０⇒トランジスタＴＴＲ０１⇒転送トランジスタＴＧ０１⇒トランジスタＴＲ０１⇒低電位側電源（接地電位）Ｖｓｓに電流を流すことにより転送トランジスタＴＧ０１の閾値電圧（Ｖｔｈ）を測定する。図示しないが同様な設定により、転送トランジスタＴＧ１、転送トランジスタＴＧ２、転送トランジスタＴＧ００、及び転送トランジスタＴＧ０ｎ等の閾値電圧（Ｖｔｈ）を順次測定する（ＳＴＥＰ４）。
【００５７】
次に、取得された転送トランジスタの閾値電圧（Ｖｔｈ）が所定の規格を満足するかの判定を行う。転送トランジスタは選択トランジスタと同様な構造を有しているので、同様な閾値電圧（Ｖｔｈ）分布を有する。このため、転送トランジスタは選択トランジスタと同様に閾値電圧（Ｖｔｈ）判定を行い、規格を満足しないものをスクリーニングする必要がある。
【００５８】
例えば、図５（ａ）に示す閾値電圧（Ｖｔｈ）の下限規格を満足しない転送トランジスタ、図５（ｂ）に示す閾値電圧（Ｖｔｈ）の上限規格を満足しない転送トランジスタを異常と判定する（ＳＴＥＰ５）。
【００５９】
続いて、転送トランジスタが所定の閾値電圧（Ｖｔｈ）規格を満足しない場合、転送トランジスタに接続されるメモリセルブロックをバッドブロック処理（使用禁止処理）する。例えば、半導体記憶装置９０のメモリ空間に設けられるバッドブロックテーブルにこのメモリセルブロックを登録して使用禁止とする（ＳＴＥＰ６）。
【００６０】
上述したＳＴＥＰ１乃至６を半導体記憶装置９０に設けられる全てのメモリセルブロックに対して実行することにより、信頼性不良に至る可能性のあるワード線（ＷＬ）、選択ゲート線に接続されるメモリセルブロックのスクリーニングが可能となる。
【００６１】
上述したように、本実施形態の半導体記憶装置及びその試験方法では、メモリセルアレイ１、ローデコーダ２、センスアンプ回路３、カラムデコーダ４、アドレスレジスタ５、データ入出力バッファ６、コントローラ７、内部電圧発生回路８、及び外部端子Ｐａｄｅｘが設けられる。メモリセルブロック１１には、メモリセルＭＣ０、メモリセルＭＣ１、及びメモリセルＭＣｍが設けられる。転送トランジスタの特性評価のとき、第一及び第二のトランジスタをオンさせて、転送トランジスタのゲートに入力される外部電圧Ｖｅｘｔを変化させてビット線⇒第二のトランジスタ⇒転送トランジスタ⇒第一のトランジスタ⇒低電位側電源（接地電位）Ｖｓｓに電流を流すことにより転送トランジスタの閾値電圧（Ｖｔｈ）を測定する。
【００６２】
このため、転送トランジスタの特性異常の有無を直接評価することができる。したがって、半導体記憶装置９０の信頼性不良に至る可能性のあるワード線（ＷＬ）、選択ゲート線に接続されるメモリセルブロックのスクリーニングを実行することができる。
【００６３】
なお、本実施形態では転送トランジスタのドライバ側に設けられる第一のトランジスタ（トランジスタＴＲ１、ＴＲ２、ＴＲ００〜Ｔｒ０ｎ）及びメモリセル側に設けられる第二のトランジスタ（トランジスタＴＴＲ１、ＴＴＲ２、ＴＴＲ００〜Ｔｒ０ｎ）にＮｃｈ  ＭＯＳトランジスタを使用し、転送トランジスタＴＧ１、ＴＧ２、ＴＧ００〜ＴＧ０ｎにＮｃｈ  ＭＯＳトランジスタを使用しているが必ずしもこれに限定されるものではない。例えば、Ｐｃｈ  ＭＯＳトランジスタ、或いはＰｃｈ  ＭＯＳトランジスタ及びＮｃｈ  ＭＯＳトランジスタから構成されるトランスファーゲートなどを使用してもよい。
【００６４】
（第二の実施形態）
次に、本発明の第二の実施形態に係る半導体記憶装置及びその試験方法について、図面を参照して説明する。図６はローデコーダ及びメモリセルブロックの構成を示す回路図である。本実施形態では、メモリセル側に設けられる第二のトランジスタの接続を変更している。
【００６５】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００６６】
図６に示すように、半導体記憶装置にはローデコーダ２ａ及びメモリセルブロック１１ａが設けられる。本実施形態の半導体記憶装置は、第一の実施形態の半導体記憶装置９０と同様な構成を有し、ＮＡＮＤフラッシュメモリである。
【００６７】
ローデコーダ２には、ブロックデコーダ２１ａ、制御部２２、切り換え部２３ａ、ドライバ２４１、ドライバ２４２、ドライバ２５０、ドライバ２５１、ドライバ２５ｎ、転送トランジスタＴＧ１、転送トランジスタＴＧ２、転送トランジスタＴＧ００、転送トランジスタＴＧ０１、転送トランジスタＴＧ０ｎ、トランジスタＴＲ１、トランジスタＴＲ２、トランジスタＴＲ００、トランジスタＴＲ０１、トランジスタＴＲ０ｎ、トランジスタＴＴＲ１、トランジスタＴＴＲ２、トランジスタＴＴＲ００、トランジスタＴＴＲ０１、及びトランジスタＴＴＲ０ｎが設けられる。
【００６８】
ブロックデコーダ２１ａは、半導体記憶装置が通常動作のときに転送トランジスタＴＧ１、転送トランジスタＴＧ２、転送トランジスタＴＧ００、転送トランジスタＴＧ０１、転送トランジスタＴＧ０ｎ、及び転送トランジスタＴＧ２の制御を一括して行う制御信号を発生する。
【００６９】
切り換え部２３ａは、半導体記憶装置が通常動作のときに、ブロックデコーダ２１ａから出力される制御信号を転送トランジスタＴＧ１、転送トランジスタＴＧ２、転送トランジスタＴＧ００、転送トランジスタＴＧ０１、転送トランジスタＴＧ０ｎ、及び転送トランジスタＴＧ２のゲートに出力する。切り換え部２３ａは、転送トランジスタＴＧ１、転送トランジスタＴＧ２、転送トランジスタＴＧ００、転送トランジスタＴＧ０１、転送トランジスタＴＧ０ｎ、及び転送トランジスタＴＧ２の特性評価のときに、外部端子Ｐａｄを介して入力される外部電圧Ｖｅｘｔを一括して、転送トランジスタＴＧ１、転送トランジスタＴＧ２、転送トランジスタＴＧ００、転送トランジスタＴＧ０１、転送トランジスタＴＧ０ｎ、及び転送トランジスタＴＧ２のゲートに出力する。切り換え部２３ａから出力される制御信号或いは外部電圧Ｖｅｘは信号線Ｓ２１を介して転送トランジスタＴＧ１、転送トランジスタＴＧ２、転送トランジスタＴＧ００、転送トランジスタＴＧ０１、転送トランジスタＴＧ０ｎ、及び転送トランジスタＴＧ２のゲートに出力される。
【００７０】
トランジスタＴＴＲ００は、第一の端子（ソース及びドレインの一方）がワード線ＷＬ０に接続され、第二の端子（ソース及びドレインの他方）がビット線ＢＬ１に接続され、ゲートが信号線Ｓ００を介して制御部２２に接続される。
【００７１】
トランジスタＴＴＲ０１は、第一の端子（ソース及びドレインの一方）がワード線ＷＬ１に接続され、第二の端子（ソース及びドレインの他方）がビット線ＢＬ２（図示しない）に接続され、ゲートが信号線Ｓ０１を介して制御部２２に接続される。
【００７２】
トランジスタＴＴＲ０ｎは、第一の端子（ソース及びドレインの一方）がワード線ＷＬｎに接続され、第二の端子（ソース及びドレインの他方）がビット線ＢＬ（ｍ−１）（図示しない）に接続され、ゲートが信号線Ｓ０ｎを介して制御部２２に接続される。
【００７３】
トランジスタＴＴＲ２は、第一の端子（ソース及びドレインの一方）が選択ゲート線ＳＧ２に接続され、第二の端子（ソース及びドレインの他方）がビット線ＢＬｍに接続され、ゲートが信号線Ｓ２を介して制御部２２に接続される。
【００７４】
メモリセルブロック１１ａには、メモリセルＭＣ０、メモリセルＭＣ１、及びメモリセルＭＣｍが設けられる。メモリセルブロック１１ａは第一の実施形態のメモリセルブロック１１とは第二のトランジスタとの接続が異なる。
【００７５】
次に、転送トランジスタの特性評価について図７を参照して説明する。図７は転送トランジスタの特性評価を説明する図である。本実施例では転送トランジスタの閾値電圧（Ｖｔｈ）測定が一括して行われる。
【００７６】
図７に示すように、転送トランジスタＴＧ１、転送トランジスタＴＧ００、転送トランジスタＴＧ０１、転送トランジスタＴＧ０ｎ、及び転送トランジスタＴＧ２のゲートに外部端子Ｐａｄｅｘ、切り換え部２３ａ、及び信号線Ｓ２１を介して外部電圧Ｖｅｘｔが印加される。
【００７７】
駆動信号線ＳＧＤ、駆動信号線ＣＧ０、駆動信号線ＣＧ１、駆動信号線ＣＧｎ、及び駆動信号線ＳＧＳが“Ｈｉｇｈ”レベルに設定され、信号線Ｓ１、信号線Ｓ００、信号線Ｓ０１、信号線Ｓ０ｎ、及び信号線Ｓ２が“Ｈｉｇｈ”レベルに設定され、トランジスタＴＲ１、トランジスタＴＲ００、トランジスタＴＲ０１、トランジスタＴＲ０ｎ、トランジスタＴＲ２、トランジスタＴＴＲ１、トランジスタＴＴＲ００、トランジスタＴＴＲ０１、トランジスタＴＴＲ０ｎ、及びトランジスタＴＴＲ２がオンする。外部電圧Ｖｅｘｔを変化させることによりビット線と低電位側電源（接地電位）Ｖｓｓの間に電流が流れて転送トランジスタの閾値電圧（Ｖｔｈ）が一括して測定される。
【００７８】
具体的には、転送トランジスタＴＧ１では、ビット線ＢＬ０⇒トランジスタＴＴＲ１⇒転送トランジスタＴＧ１⇒トランジスタＴＲ１⇒低電位側電源（接地電位）Ｖｓｓに電流を流すことにより転送トランジスタＴＧ１の閾値電圧（Ｖｔｈ）が測定される。転送トランジスタＴＧ００では、ビット線ＢＬ１⇒トランジスタＴＴＲ００⇒転送トランジスタＴＧ００⇒トランジスタＴＲ００⇒低電位側電源（接地電位）Ｖｓｓに電流を流すことにより転送トランジスタＴＧ００の閾値電圧（Ｖｔｈ）が測定される。転送トランジスタＴＧ０１では、ビット線ＢＬ２⇒トランジスタＴＴＲ０１⇒転送トランジスタＴＧ０１⇒トランジスタＴＲ０１⇒低電位側電源（接地電位）Ｖｓｓに電流を流すことにより転送トランジスタＴＧ０１の閾値電圧（Ｖｔｈ）が測定される。転送トランジスタＴＧ０ｎでは、ビット線ＢＬ（ｍ−１）⇒トランジスタＴＴＲ０ｎ⇒転送トランジスタＴＧ０ｎ⇒トランジスタＴＲ０ｎ⇒低電位側電源（接地電位）Ｖｓｓに電流を流すことにより転送トランジスタＴＧ０ｎの閾値電圧（Ｖｔｈ）が測定される。転送トランジスタＴＧ２では、ビット線ＢＬｍ⇒トランジスタＴＴＲ２⇒転送トランジスタＴＧ２⇒トランジスタＴＲ２⇒低電位側電源（接地電位）Ｖｓｓに電流を流すことにより転送トランジスタＴＧ２の閾値電圧（Ｖｔｈ）が測定される。測定された転送トランジスタは第一の実施形態と同様に閾値電圧（Ｖｔｈ）の判定及び判定ＮＧの場合のバッドブロック処理が実行される。
【００７９】
上述した測定方法を本実施形態の半導体記憶装置の設けられる全てのメモリセルブロックに対して実行することにより、信頼性不良に至る可能性のあるワード線（ＷＬ）、選択ゲート線に接続されるメモリセルブロックのスクリーニングが可能となる。
【００８０】
上述したように、本実施形態の半導体記憶装置及びその試験方法では、転送トランジスタの特性評価のとき、メモリセルブロック１１ａに隣接配置される全ての第一及び第二のトランジスタをオンさせる。第一トランジスタと第二のトランジスタの間に配置される全ての転送トランジスタのゲートに入力される外部電圧Ｖｅｘｔを変化させてビット線⇒第二のトランジスタ⇒転送トランジスタ⇒第一のトランジスタ⇒低電位側電源（接地電位）Ｖｓｓにそれぞれ電流を流すことにより転送トランジスタの閾値電圧（Ｖｔｈ）を測定する。
【００８１】
このため、第一の実施形態よりも迅速に転送トランジスタの特性異常の有無を直接評価することができる。したがって、半導体記憶装置の信頼性不良に至る可能性のあるワード線（ＷＬ）、選択ゲート線に接続されるメモリセルブロックのスクリーニングを実行することができる。
【００８２】
（第三の実施形態）
次に、本発明の第三の実施形態に係る半導体記憶装置及びその試験方法について、図面を参照して説明する。図８はローデコーダ及びメモリセルブロックの構成を示す回路図である。本実施形態では、メモリセル側に設けられる第二のトランジスタの接続を変更している。
【００８３】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００８４】
図８に示すように、半導体記憶装置にはローデコーダ２ｂ及びメモリセルブロック１１ｂが設けられる。本実施形態の半導体記憶装置は、第一の実施形態の半導体記憶装置９０と同様な構成を有し、ＮＡＮＤフラッシュメモリである。
【００８５】
ローデコーダ２ｂには、ブロックデコーダ２１ａ、制御部２２、切り換え部２３ａ、ドライバ２４１、ドライバ２４２、ドライバ２５０、ドライバ２５１、ドライバ２５ｎ、転送トランジスタＴＧ１、転送トランジスタＴＧ２、転送トランジスタＴＧ００、転送トランジスタＴＧ０１、転送トランジスタＴＧ０ｎ、トランジスタＴＲ１、トランジスタＴＲ２、トランジスタＴＲ００、トランジスタＴＲ０１、トランジスタＴＲ０ｎ、トランジスタＴＴＲ１、トランジスタＴＴＲ２、トランジスタＴＴＲ００、トランジスタＴＴＲ０１、及びトランジスタＴＴＲ０ｎが設けられる。
【００８６】
ブロックデコーダ２１ａは、半導体記憶装置が通常動作のときに転送トランジスタＴＧ１、転送トランジスタＴＧ２、転送トランジスタＴＧ００、転送トランジスタＴＧ０１、転送トランジスタＴＧ０ｎ、及び転送トランジスタＴＧ２の制御を一括して行う制御信号を発生する。
【００８７】
切り換え部２３ａは、半導体記憶装置が通常動作のときに、ブロックデコーダ２１ａから出力される制御信号を転送トランジスタＴＧ１、転送トランジスタＴＧ２、転送トランジスタＴＧ００、転送トランジスタＴＧ０１、転送トランジスタＴＧ０ｎ、及び転送トランジスタＴＧ２のゲートに出力する。切り換え部２３ａは、転送トランジスタＴＧ１、転送トランジスタＴＧ２、転送トランジスタＴＧ００、転送トランジスタＴＧ０１、転送トランジスタＴＧ０ｎ、及び転送トランジスタＴＧ２の特性評価のときに、外部端子Ｐａｄを介して入力される外部電圧Ｖｅｘｔを転送トランジスタＴＧ１、転送トランジスタＴＧ２、転送トランジスタＴＧ００、転送トランジスタＴＧ０１、転送トランジスタＴＧ０ｎ、及び転送トランジスタＴＧ２のゲートに出力する。切り換え部２３ａから出力される制御信号或いは外部電圧Ｖｅｘｔは信号線Ｓ２１を介して転送トランジスタＴＧ１、転送トランジスタＴＧ２、転送トランジスタＴＧ００、転送トランジスタＴＧ０１、転送トランジスタＴＧ０ｎ、及び転送トランジスタＴＧ２のゲートに出力される。
【００８８】
トランジスタＴＴＲ１は、第一の端子（ソース及びドレインの一方）がビット線ＢＬ０に接続され、第二の端子（ソース及びドレインの他方）が選択ゲート線ＳＧ１の終端部に接続され、ゲートが信号線Ｓ１を介して制御部２２に接続される。なお終端部とは、選択ゲート線ＳＧ１の転送トランジスタＴＧ１と相対向する端部のことをいう。
【００８９】
トランジスタＴＴＲ００は、第一の端子（ソース及びドレインの一方）がビット線ＢＬ１に接続され、第二の端子（ソース及びドレインの他方）がワード線ＷＬ０の終端部に接続され、ゲートが信号線Ｓ００を介して制御部２２に接続される。なお終端部とは、ワード線ＷＬ０の転送トランジスタＴＧ００と相対向する端部のことをいう。
【００９０】
トランジスタＴＴＲ０１は、第一の端子（ソース及びドレインの一方）がビット線ＢＬ２（図示しない）に接続され、第二の端子（ソース及びドレインの他方）がワード線ＷＬ１の終端部に接続され、ゲートが信号線Ｓ０１を介して制御部２２に接続される。
【００９１】
トランジスタＴＴＲ０ｎは、第一の端子（ソース及びドレインの一方）がビット線ＢＬ（ｍ−１）（図示しない）に接続され、第二の端子（ソース及びドレインの他方）がワード線ＷＬｎの終端部に接続され、ゲートが信号線Ｓ０ｎを介して制御部２２に接続される。
【００９２】
トランジスタＴＴＲ２は、第一の端子（ソース及びドレインの一方）がビット線ＢＬｍに接続され、第二の端子（ソース及びドレインの他方）が選択ゲート線ＳＧ２に接続され、ゲートが信号線Ｓ２を介して制御部２２に接続される。
【００９３】
メモリセルブロック１１ｂには、メモリセルＭＣ０、メモリセルＭＣ１、及びメモリセルＭＣｍが設けられる。メモリセルブロック１１ｂは第一の実施形態のメモリセルブロック１１とは第二のトランジスタとの接続が異なる。
【００９４】
次に、転送トランジスタの特性評価について図９を参照して説明する。図９は転送トランジスタの特性評価を説明する図である。本実施例ではワード線、選択ゲート線を介して転送トランジスタの閾値電圧（Ｖｔｈ）測定が一括して行われる。このため、ワード線、選択ゲート線の配線としてのテストも実施できる構造となっている。
【００９５】
図９に示すように、外部端子Ｐａｄｅｘ、切り換え部２３ａ、及び信号線Ｓ２１を介して、転送トランジスタＴＧ１、転送トランジスタＴＧ００、転送トランジスタＴＧ０１、転送トランジスタＴＧ０ｎ、及び転送トランジスタＴＧ２のゲートに外部電圧Ｖｅｘｔが印加される。
【００９６】
駆動信号線ＳＧＤ、駆動信号線ＣＧ０、駆動信号線ＣＧ１、駆動信号線ＣＧｎ、及び駆動信号線ＳＧＳが“Ｈｉｇｈ”レベルに設定され、信号線Ｓ１、信号線Ｓ００、信号線Ｓ０１、信号線Ｓ０ｎ、及び信号線Ｓ２が“Ｈｉｇｈ”レベルに設定され、トランジスタＴＲ１、トランジスタＴＲ００、トランジスタＴＲ０１、トランジスタＴＲ０ｎ、トランジスタＴＲ２、トランジスタＴＴＲ１、トランジスタＴＴＲ００、トランジスタＴＴＲ０１、トランジスタＴＴＲ０ｎ、及びＴＴＲ２がオンする。外部電圧Ｖｅｘｔを変化させることによりビット線と低電位側電源（接地電位）Ｖｓｓの間に電流が流れて転送トランジスタの閾値電圧（Ｖｔｈ）が一括して測定される。
【００９７】
具体的には、転送トランジスタＴＧ１では、ビット線ＢＬ０⇒トランジスタＴＴＲ１⇒選択ゲート線ＳＧ１⇒転送トランジスタＴＧ１⇒トランジスタＴＲ１⇒低電位側電源（接地電位）Ｖｓｓに電流を流すことにより転送トランジスタＴＧ１の閾値電圧（Ｖｔｈ）が測定される。転送トランジスタＴＧ００では、ビット線ＢＬ１⇒トランジスタＴＴＲ００⇒ワード線ＷＬ０⇒転送トランジスタＴＧ００⇒トランジスタＴＲ００⇒低電位側電源（接地電位）Ｖｓｓに電流を流すことにより転送トランジスタＴＧ００の閾値電圧（Ｖｔｈ）が測定される。転送トランジスタＴＧ０１では、ビット線ＢＬ２⇒トランジスタＴＴＲ０１⇒ワード線ＷＬ１⇒転送トランジスタＴＧ０１⇒トランジスタＴＲ０１⇒低電位側電源（接地電位）Ｖｓｓに電流を流すことにより転送トランジスタＴＧ０１の閾値電圧（Ｖｔｈ）が測定される。転送トランジスタＴＧ０ｎでは、ビット線ＢＬ（ｍ−１）⇒トランジスタＴＴＲ０ｎ⇒ワード線ＷＬｎ⇒転送トランジスタＴＧ０ｎ⇒トランジスタＴＲ０ｎ⇒低電位側電源（接地電位）Ｖｓｓに電流を流すことにより転送トランジスタＴＧ０ｎの閾値電圧（Ｖｔｈ）が測定される。転送トランジスタＴＧ２では、ビット線ＢＬｍ⇒トランジスタＴＴＲ２⇒選択ゲート線ＳＧ２⇒転送トランジスタＴＧ２⇒トランジスタＴＲ２⇒低電位側電源（接地電位）Ｖｓｓに電流を流すことにより転送トランジスタＴＧ２の閾値電圧（Ｖｔｈ）が測定される。測定された転送トランジスタは第一の実施形態と同様に閾値電圧（Ｖｔｈ）の判定及び判定ＮＧの場合のバッドブロック処理が実行される。
【００９８】
同時にワード線、選択ゲート線の配線としての評価も実施される。その一例を図１０乃至１２を参照して説明する。図１０はＷＬ高抵抗不良モードを説明する図である。図１０は、転送トランジスタＴＧ００の特性（閾値電圧Ｖｔｈ）が正常で、例えばゲート電極から構成されるワード線ＷＬ０が所定の配線抵抗値よりも高い場合（例えば、配線幅の縮小化や膜厚の薄化などの発生）である。
【００９９】
図１０に示すように、ワード線ＷＬ０に高抵抗が付加されると、ビット線ＢＬ１⇒トランジスタＴＴＲ００⇒ワード線ＷＬ０⇒転送トランジスタＴＧ００⇒トランジスタＴＲ００⇒低電位側電源（接地電位）Ｖｓｓに流れる電流が、ワード線ＷＬ０が正常の場合と比較して大幅に減少する。
【０１００】
図１１はＷＬオープン不良モードを説明する図である。図１１は、ゲート電極から構成されるワード線ＷＬ０が転送トランジスタ側と終端部の間にオープン箇所が発生した場合である。
【０１０１】
図１１に示すように、ワード線ＷＬ０がオープンになると、ビット線ＢＬ１⇒トランジスタＴＴＲ００⇒ワード線ＷＬ０⇒転送トランジスタＴＧ００⇒トランジスタＴＲ００⇒低電位側電源（接地電位）Ｖｓｓに流れる電流のルートがワード線ＷＬ０で遮断されるのでビット線ＢＬ１から電流が流れなくなる。
【０１０２】
図１２はＷＬ間ショート不良モードを説明する図である。図１２は、ワード線ＷＬ０と隣接配置されるワード線ＷＬ１の間がショートした場合である。
【０１０３】
図１２に示すように、ワード線ＷＬ０とワード線ＷＬ１の間がショートすると、ビット線ＢＬ１⇒トランジスタＴＴＲ００⇒ワード線ＷＬ０⇒転送トランジスタＴＧ００⇒トランジスタＴＲ００⇒低電位側電源（接地電位）Ｖｓｓに流れる電流のルート（電流Ｉａ）と、ビット線ＢＬ１⇒トランジスタＴＴＲ００⇒ワード線ＷＬ０⇒ワード線ＷＬ１⇒転送トランジスタＴＧ０１⇒トランジスタＴＲ０１⇒低電位側電源（接地電位）Ｖｓｓに流れる電流のルート（電流Ｉｂ）とが発生する。このため、ビット線ＢＬ１から流れる電流が増加する。
【０１０４】
上述した測定方法を本実施形態の半導体記憶装置の設けられる全てのメモリセルブロックに対して実行することにより、信頼性不良に至る可能性のあるワード線（ＷＬ）、選択ゲート線に接続されるメモリセルブロックのスクリーニングとワード線及び選択ゲート線の配線の特性判定が可能となる。
【０１０５】
上述したように、本実施形態の半導体記憶装置及びその試験方法では、転送トランジスタの特性評価のとき、メモリセルブロック１１ｂに隣接配置される全ての第一及び第二のトランジスタをオンさせる。第一トランジスタと第二のトランジスタの間に配置される全ての転送トランジスタのゲートに入力される外部電圧Ｖｅｘｔを変化させてビット線⇒第二のトランジスタ⇒選択ゲート線或いはワード線⇒転送トランジスタ⇒第一のトランジスタ⇒低電位側電源（接地電位）Ｖｓｓにそれぞれ電流を流すことにより転送トランジスタの閾値電圧（Ｖｔｈ）を測定し、同時に選択ゲート線、ワード線の配線特性を測定する。
【０１０６】
このため、第一の実施形態よりも迅速に転送トランジスタの特性異常の有無を直接評価することができ、同時に選択ゲート線、ワード線の配線特性を直接評価することができる。したがって、半導体記憶装置の信頼性不良に至る可能性のあるワード線（ＷＬ）、選択ゲート線に接続されるメモリセルブロックのスクリーニングを実行することができる。
【０１０７】
実施形態では、半導体記憶装置をビット線ＢＬとワード線ＷＬがマトリックス状に配置されるNANDフラッシュメモリにしているが、必ずしもこれに限定されるものではない。例えば、ＤＲＡＭ（dynamic random access memory）、ＳＲＡＭ（static random access memory）、PＲＡＭ（phase-change random access memory）、ＭＲＡＭ（magnetic random access memory）、RＲＡＭ（resistance random access memory）、或いはＦｅＲＡＭ（ferroelectric random access memory）などにも適用することができる。
【０１０８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０９】
１  メモリセルアレイ
２、２ａ、２ｂ  ローデコーダ
３  センスアンプ回路
４  カラムデコーダ
５  アドレスレジスタ
６  データ入出力バッファ
７  コントローラ
８  内部電圧発生回路
１１、１１ａ、１１ｂ  メモリセルブロック
２１、２１ａ  ブロックデコーダ
２２  制御部
２３、２３ａ  切り換え部
９０  半導体記憶装置
２４１、２４２、２５０、２５２、２５ｎ  ドライバ
Ａｄｄ  アドレス
ＢＬ０、ＢＬ１、ＢＬｍ  ビット線
ＣＭＤ  コマンド
ＣＧ０、ＣＧ１、ＣＧｎ、ＳＧＤ、ＳＧＳ  駆動信号線
Ｄａｔａ  データ
Ｉ／Ｏ  Ｄａｔａ  入出力データ
ＭＣ０、ＭＣ１、ＭＣｍ  メモリセル
ＭＣＴ００〜０ｍ、ＭＣＴ１０〜１ｍ、ＭＣＴｎ０〜ｎｍ  メモリセルトランジスタ
Ｐａｄｅｘ  外部端子
Ｓ１、Ｓ２、Ｓ００〜０ｎ、Ｓ２１、ＳＳ１、ＳＳ２、ＳＳ００〜０ｎ  信号線
ＳＧ１、ＳＧ２  選択ゲート線
ＳＬ  ソース線
Ｓｓｏ  外部制御信号
ＳＧＴ１０〜１ｍ、ＳＧＴ２０〜２ｍ  選択トランジスタ
ＴＧ１、ＴＧ２、ＴＧ００〜０ｎ  転送トランジスタ
ＴＲ１、ＴＲ２、ＴＲ００〜０ｎ、ＴＴＲ１、ＴＴＲ２、ＴＴＲ００〜０ｎ  トランジスタ
Ｖｅｘｔ  外部電圧
Ｖｓｓ  低電位側電源（接地電位）
ＷＬ０〜ｎ  ワード線
【図１】
2013020684.tif 000003
【図２】
2013020684.tif 000004
【図３】
2013020684.tif 000005
【図４】
2013020684.tif 000006
【図５】
2013020684.tif 000007
【図６】
2013020684.tif 000008
【図７】
2013020684.tif 000009
【図８】
2013020684.tif 000010
【図９】
2013020684.tif 000011
【図１０】
2013020684.tif 000012
【図１１】
2013020684.tif 000013
【図１２】
2013020684.tif 000014