(57)【要約】【課題】本構成を有しない場合と比較して、駆動電圧が抑えられた発光サイリスタ、光源ヘッド、及び画像形成装置を提供する。【解決手段】発光サイリスタ１００では、ゲート層１１０の上にゲート層１１０のＡｌ組成ｘ２よりもＡｌ組成ｘ４が小さい中間層１１２を設けることにより、中間層１１２のバンドギャップを発光層１０８のバンドギャップ以上かつ前記第２ゲート層のバンドギャップ未満としている。これにより、ゲート層１１０とカソード層１１４とで形成されるダイオードの接合領域のバンドギャップが小さくなる。従って、駆動電圧が抑えられる。【選択図】図６
2013168581.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のアノード層上に形成された第２導電型の第１ゲート層と、
前記第１ゲート層上に形成された発光層と、
前記発光層上に形成された第１導電型の第２ゲート層と、
前記第２ゲート層上に形成され、バンドギャップが、前記発光層のバンドギャップ以上かつ前記第２ゲート層のバンドギャップ未満である中間層と、
前記中間層上に形成された前記第２導電型のカソード層と、
を備えた発光サイリスタ。
【請求項２】
前記中間層が、前記第１導電型である、請求項１に記載の発光サイリスタ。
【請求項３】
前記中間層が、前記第２導電型である、請求項１に記載の発光サイリスタ。
【請求項４】
前記カソード層は、前記中間層上の一部の領域に設けられており、前記中間層上の前記カソード層が設けられていない領域に設けられたゲート電極を備えた、
請求項１から請求項３のいずれか１項に記載の発光サイリスタ。
【請求項５】
前記中間層は、前記第２ゲート層上の一部の領域に設けられており、前記第２ゲート層上の前記中間層が設けられていない領域に設けられたゲート電極を備えた、
請求項１から請求項３のいずれか１項に記載の発光サイリスタ。
【請求項６】
前記カソード層は、前記中間層上の一部の領域に設けられており、前記カソード層が設けられていない領域であり、かつ前記カソード層が設けられている領域下の前記中間層よりも膜厚が薄い前記中間層上に設けられたゲート電極を備えた、
請求項１から請求項３のいずれか１項に記載の発光サイリスタ。
【請求項７】
前記請求項１から前記請求項６のいずれか１項に記載の発光サイリスタを光源として複数個備えた、光源ヘッド。
【請求項８】
前記請求項１から前記請求項６のいずれか１項に記載の複数の発光サイリスタと、
前記複数の発光サイリスタ各々に応じて設けられた転送サイリスタと、
前記転送サイリスタ同士を電気的に結合させる結合ダイオードと、
前記発光サイリスタのゲート電極及び当該発光サイリスタに応じた前記転送サイリスタのゲート電極を基準電位に接続させるゲート抵抗と、
を備えたチップを複数備えた、光源ヘッド。
【請求項９】
感光体と、
前記感光体表面を帯電する帯電手段と、
前記請求項７または前記請求項８に記載の光源ヘッドを備え、かつ前記帯電手段により帯電された前記感光体表面に静電潜像を形成するために前記光源ヘッドの出射光により露光する露光手段と、
前記露光手段により形成された前記静電潜像を現像する現像手段と、
前記現像手段により現像された前記静電潜像を定着する定着手段と、
を備えた画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光サイリスタ、光源ヘッド、及び画像形成装置に関する。
【背景技術】
【０００２】
特許文献１には、第１導電形半導体基板上に、第１導電形半導体層を介して／介さずに、第２導電形半導体層，第１導電形半導体層，第２導電形半導体層がこの順に積層され、かつ前記積層された半導体層内部で生ずる光が外部に取り出されるように構成されている発光サイリスタにおいて、前記第１導電形半導体層のうち、前記２つの第２導電形半導体層に挟まれた第１導電形半導体層の不純物濃度は、前記半導体基板とは反対側が高濃度でかつ前記半導体基板側が低濃度であり、および／または、前記第２導電形半導体層のうち、前記２つの第１導電形半導体層に挟まれたあるいは前記第１導電形半導体層と前記第１導電形半導体基板とに挟まれた第２導電形半導体層の不純物濃度は、前記半導体基板とは反対側が低濃度でかつ前記半導体基板側が高濃度であることを特徴とする発光サイリスタが記載されている。
【０００３】
特許文献２には、基板上に、Ｎ型またはＰ型のいずれか一方の導電型の第１半導体層、第１半導体層と反対導電型の第２半導体層、第１半導体層と同じ導電型の第３半導体層、および第１半導体層と反対導電型の第４半導体層がこの順に積層されている発光サイリスタにおいて、前記第３半導体層のバンドギャップは、前記第２半導体層のバンドギャップと略同一であり、かつ、前記第１ および前記第４半導体層のバンドギャップより狭幅であり、前記第３半導体層は、前記基板側の第１領域と前記基板と反対側の第２領域とからなり、かつ、前記第１領域の不純物濃度は前記第２領域の不純物濃度よりも低濃度であり、前記第２半導体層の不純物濃度は、前記第３半導体層の第１領域の不純物濃度と略同一またはそれより高濃度であり、かつ、前記第１半導体の不純物濃度より低濃度であり、前記第４半導体層の不純物濃度は、前記第３半導体層の第２領域の不純物濃度と略同一またはそれより高濃度であることを特徴とする発光サイリスタが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平０８−１５３８９０号公報
【特許文献２】特開２００７−１８０４６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、本構成を有しない場合と比較して、駆動電圧が抑えられた発光サイリスタ、光源ヘッド、及び画像形成装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の発光サイリスタは、第１導電型のアノード層上に形成された第２導電型の第１ゲート層と、前記第１ゲート層上に形成された発光層と、前記発光層上に形成された第１導電型の第２ゲート層と、前記第２ゲート層上に形成され、バンドギャップが、前記発光層のバンドギャップ以上かつ前記第２ゲート層のバンドギャップ未満である中間層と、前記中間層上に形成された前記第２導電型のカソード層と、を備える。
【０００７】
本発明の発光サイリスタは、前記中間層が、前記第１導電型である。
【０００８】
本発明の発光サイリスタは、前記中間層が、前記第２導電型である。
【０００９】
本発明の発光サイリスタは、前記カソード層が、前記中間層上の一部の領域に設けられており、前記中間層上の前記カソード層が設けられていない領域に設けられたゲート電極を備える。
【００１０】
本発明の発光サイリスタは、前記中間層が、前記第２ゲート層上の一部の領域に設けられており、前記第２ゲート層上の前記中間層が設けられていない領域に設けられたゲート電極を備える。
【００１１】
本発明の発光サイリスタは、前記カソード層が、前記中間層上の一部の領域に設けられており、前記カソード層が設けられていない領域であり、かつ前記カソード層が設けられている領域下の前記中間層よりも膜厚が薄い前記中間層上に設けられたゲート電極を備える。
【００１２】
本発明の光源ヘッドは、本発明の発光サイリスタを光源として複数個備える。
【００１３】
本発明の光源ヘッドは、本発明の複数の発光サイリスタと、前記複数の発光サイリスタ各々に応じて設けられた転送サイリスタと、前記転送サイリスタ同士を電気的に結合させる結合ダイオードと、前記発光サイリスタのゲート電極及び当該発光サイリスタに応じた前記転送サイリスタのゲート電極を基準電位に接続させるゲート抵抗と、を備えたチップを複数備える。
【００１４】
本発明の画像形成装置は、感光体と、前記感光体表面を帯電する帯電手段と、本発明の光源ヘッドを備え、かつ前記帯電手段により帯電された前記感光体表面に静電潜像を形成するために前記光源ヘッドの出射光により露光する露光手段と、前記露光手段により形成された前記静電潜像を現像する現像手段と、前記現像手段により現像された前記静電潜像を定着する定着手段と、を備える。
【発明の効果】
【００１５】
請求項１、請求項２、請求項７、請求項８、及び請求項９に記載の発明によれば、本構成を有しない場合と比較して、駆動電圧が抑えられる。
【００１６】
請求項３に記載の発明によれば、中間層とカソード層との導電型が異なる場合に比べて、中間層内での発光再結合の確率が低くなる。
【００１７】
請求項４に記載の発明によれば、本構成を有しない場合と比較して、より駆動電圧が抑えられる。
【００１８】
請求項５に記載の発明によれば、本構成を有しない場合と比較して、中間層をエッチングする際の制御が容易になる。
【００１９】
請求項６に記載の発明によれば、中間層上にゲート電極が設けられていない場合と比較して、良好なオーミックコンタクトが形成される。
【図面の簡単な説明】
【００２０】
【図１】本実施の形態に係る画像形成装置の一例の概略を示す概略構成図である。
【図２】本実施の形態に係る光源ヘッドの一例の内部構成を示す概略断面図である。
【図３】本実施の形態に係る半導体発光素子アレイの一例の外観を示す斜視図である。
【図４】本実施の形態のチップの一例を示す模式図である。
【図５】本実施の形態のチップの一例を示す等価回路図である。
【図６】本実施の形態の基本的な発光サイリスタの一例の概略構成を示す断面図である。
【図７】実施例１の発光サイリスタの一例の概略構成を示す断面図である。
【図８】実施例１の発光サイリスタの各層のＡｌ組成及び膜厚の具体的一例を示す説明図である。
【図９】実施例２の発光サイリスタの一例の概略構成を示す断面図である。
【図１０】実施例２の発光サイリスタの各層のＡｌ組成及び膜厚の具体的一例を示す説明図である。
【図１１】実施例３の発光サイリスタの一例の概略構成を示す断面図である。
【図１２】実施例３の発光サイリスタの各層のＡｌ組成及び膜厚の具体的一例を示す説明図である。
【図１３】従来の発光サイリスタの一例の概略構成を示す断面図である。
【発明を実施するための形態】
【００２１】
以下、図面を参照して本発明の実施の形態の一例を詳細に説明する。
【００２２】
図１に、本実施の形態の画像形成装置の一例の概略を示す概略構成図を示す。図２に、本実施の形態の光源ヘッドの一例の内部構成を示す概略断面図を示す。図３に、本実施の形態に係る発光サイリスタアレイの一例の外観を示す斜視図を示す。
【００２３】
本実施形態に係る画像形成装置１０は、図１に示すように、矢印Ａ方向に定速回転する感光体１２を備えている。
【００２４】
この感光体１２の周囲には、感光体１２の回転方向に沿って、感光体１２表面を帯電する帯電器１４、帯電器１４により帯電された感光体１２表面に静電潜像を形成するために露光するための光源ヘッド１６（露光手段）、トナー像を形成するために静電潜像を現像剤により現像する現像器１８（現像手段）、トナー像を用紙２８（記録媒体）に転写する転写体２０（転写手段）、転写後に感光体１２の残存した残トナーを除去するためのクリーナ２２、感光体１２を除電し電位を均一化するイレーズランプ２４が順に配設されている。
【００２５】
すなわち、感光体１２は、帯電器１４によって表面が帯電された後、光源ヘッド１６によって光ビームが照射されて、感光体１２上に潜像が形成される。なお、光源ヘッド１６は駆動部（不図示）と接続されており、駆動部によって発光サイリスタ１００の点灯を制御して、画像データに基づいて光ビームを出射するようになっている。
【００２６】
形成された潜像には、現像器１８によってトナーが供給されて、感光体１２上にトナー像が形成される。感光体１２上のトナー像は、転写体２０によって、搬送されてきた用紙２８に転写される。転写後に感光体１２に残留しているトナーはクリーナ２２によって除去され、イレーズランプ２４によって除電された後、再び帯電器１４によって帯電されて、同様の処理を繰り返す。
【００２７】
一方、トナー像が転写された用紙２８は、加圧ローラ３０Ａと加熱ローラ３０Ｂからなる定着器３０（定着手段）に搬送されて定着処理が施される。これにより、トナー像が定着されて、用紙２８上に所望の画像が形成される。画像が形成された用紙２８は装置外へ排出される。
【００２８】
次に、本実施の形態の光源ヘッド１６の構成を詳細に説明する。本実施の形態の光源ヘッド１６は、ＳＬＥＤ（Ｓｅｌｆ−ｓｃａｎｎｉｎｇ  ＬＥＤ：自己走査型ＬＥＤ）を用いている。ＳＬＥＤは、ＬＥＤアレイとその駆動部分を一体化したものであり、複数のサイリスタ構造を有する発光部（発光サイリスタ１００、詳細後述）を備えている。図２に示すように、発光サイリスタアレイ５０と、発光サイリスタアレイ５０を支持するとともに、発光サイリスタアレイ５０の駆動を制御する各種信号を供給するための回路（不図示）とが実装された実装基板５２と、セルフォックスレンズアレイ等の（セルフォックは、日本板硝子（株）の登録商標）ロッドレンズアレイ５４と、を備えている。
【００２９】
実装基板５２は、発光サイリスタアレイ５０の取り付け面を感光体１２に対向させて、ハウジング５６内に配設され、板バネ５８によって支持されている。
【００３０】
発光サイリスタアレイ５０は、図３に示すように、例えば、感光体１２の軸線方向に沿って当該軸線方向の解像度に応じて、複数の発光サイリスタ１００が配列されて構成されたチップ６２が、さらに複数個直列に配列して構成されており、感光体１２の軸線方向に、予め定められた解像度で光ビームを照射するようになっている。
【００３１】
なお、本実施の形態では、チップ６２が複数個直列に１次元状に配列された例を示したが、これに限らず、複数列に分けて２次元状に配置してもよい。例えば千鳥状に配置する場合には、複数のチップ６２は、感光体１２の軸線方向に沿って並ぶように一列に配置されると共に、当該軸線方向と交わる方向に一定間隔ずらして二列に配置される。複数のチップ６２単位に分けられていても、複数の発光サイリスタ１００の各々は、互いに隣接する２つの発光サイリスタ１００の感光体１２の軸線方向の間隔が、ほぼ一定の間隔となるように配列されている。
【００３２】
ロッドレンズアレイ５４は、図２に示すように、ホルダー６４によって支持されており、各発光サイリスタ１００から出射された光ビームを感光体１２上に結像させる。
【００３３】
チップ６２の一例の模式図を図４に示す。また、チップ６２の一例の等価回路図を図５に示す。チップ６２上には、発光サイリスタ１００と、転送サイリスタ７０と、隣接するビットの転送サイリスタ７０同士を電気的に結合させる結合ダイオード７２と、発光サイリスタ１００のゲート電極及び転送サイリスタ７０のゲート電極を基準電位線Ｖｇに接続させるゲート抵抗７４と、が各ビット毎に備えられている。
【００３４】
発光サイリスタ１００及び転送サイリスタ７０のアノード電極は、チップ６２上の基板に接続されている。また、ゲート電極はゲート抵抗７４を介して基準電位線Ｖｇに接続されている。発光サイリスタ１００のカソード電極は、転送信号線φＩに接続されている。一方、転送サイリスタ７０は、転送信号線φ１にカソード電極が接続された転送サイリスタ７０と、転送信号線φ２にカソード電極が接続された転送サイリスタ７０とが、交互に配置されている。
【００３５】
ここで、本実施の形態の発光サイリスタ１００について詳細に説明する前に、まず、比較のために、従来の発光サイリスタについて説明する。
【００３６】
ＡｌｘＧａ１−ｘＡｓ系半導体層を用いたダブルへテロ構造の発光サイリスタでは、一般的に、バリヤ層として機能するゲート層のＡｌ組成を発光層より高くしてバンドギャップを発光層よりも広げる必要がある。このようなダブルへテロ構造の従来の発光サイリスタの一例の概略構成の断面図を図１３に示す。なお、ここでは一例として、基板側からＰＮＰＮ型の発光サイリスタを示している。
【００３７】
図１３に示した従来の発光サイリスタ１０００は、ｐ型ＧａＡｓ系の基板１００２上に、ｐ型ＡｌＧａＡｓ系のアノード層１００４、ｎ型ＡｌＧａＡｓ系のゲート層１００６、発光層１００８、ｐ型ＡｌＧａＡｓ系のゲート層１０１０、ｎ型ＡｌＧａＡｓ系のカソード層１０１４、及びｎ型ＧａＡｓ系のコンタクト層１０１６が順次積層されている。
【００３８】
コンタクト層１０１６上には、カソード電極１０２２が形成されている。また、カソード層１０１４の一部を除去して一部の表面を露出させたｐ型のゲート層１０１０上にゲート電極１０２０が形成されている。また、基板１００２の裏面（アノード層１００４が設けられていない面）にアノード電極１０１８が形成されている。さらに、カソード電極１０２２及びゲート電極１０２０が設けられた発光面の出射領域に設けられた保護層１０２４が形成されている。
【００３９】
発光層１００８のＡｌ組成ｘとしては、０＜ｘ＜０．２、ゲート層１０１０及びゲート層１００６のＡｌ組成ｘとしては、０．２＜ｘ＜０．３５が代表的な値として用いられる。発光層１００８のＡｌ組成とゲート層１０１０及びゲート層１００６のＡｌ組成の差が大きいほど、発光層１００８へのキャリアの閉じこめが強まり、光出力が高くなる。
【００４０】
このような発光層１００８にダブルへテロ構造を用いた発光サイリスタ１０００を備えたチップ（図４、５、チップ６２参照）では、このようにｐ型ＡｌＧａＡｓ系のゲート層１０１０のＡｌ組成を高くすると、ｐ−ゲート抵抗が高くなることに加え、結合ダイオード７０の動作電圧が高くなる。ゲート抵抗７４の高抵抗化や結合ダイオード７０の動作電圧の上昇により、当該チップを供えた発光サイリスタアレイ５０を動作させるための駆動電圧が高くなる。
【００４１】
次に、本実施の形態の発光サイリスタ１００について詳細に説明する。
【００４２】
まず、本実施の形態の基本的な発光サイリスタ１００の概略構成について説明する。図６に、本実施の形態の基本的な発光サイリスタ１００の一例の概略構成の断面図を示す。なお、ここでは、発光サイリスタ１００を、ＡｌｘＧａ１−ｘＡｓ系の、基板側からＰＮＰＮ型とした場合を示している。
【００４３】
本実施の形態の発光サイリスタ１００は、発光層１０８をダブルへテロ構造とすることによりキャリア（電子・正孔）の閉じ込めを強め、キャリアの再結合確率を高めることにより光り出力の高出力化を実現するものである。
【００４４】
発光サイリスタ１００は、ｐ型ＧａＡｓ系の基板１０２と、ｐ型ＡｌＧａＡｓ系のアノード層１０４と、ｎ型ＡｌＧａＡｓ系のゲート層１０６と、ＡｌＧａＡｓ系の発光層１０８と、ｐ型ＡｌＧａＡｓ系のゲート層１１０と、ＡｌＧａＡｓ系の中間層１１２と、ｎ型ＡｌＧａＡｓ系のカソード層１１４と、コンタクト層１１６と、を備えている。カソード層１１４は、ゲート層１１０の表面の一部の領域に、中間層１１２を介して積層されている。
【００４５】
アノード層１０４のＡｌ組成をｘ１、ゲート層１０６及びゲート層１１０のＡｌ組成をｘ２、発光層１０８のＡｌ組成をｘ３、中間層１１２のＡｌ組成をｘ４、及びカソード層１１４のＡｌ組成をｘ５とした場合、以下の（１）〜（６）関係が満たされている。  なお、（５）及び（６）の関係については、当該関係を満たしていることが望ましいが、満たしていなくてもよい。
【００４６】
０＜ｘ３＜０．２    ・・・（１）
０．２＜ｘ２＜０．３５    ・・・（２）
ｘ３＜ｘ２    ・・・（３）
ｘ３≦ｘ４＜ｘ２    ・・・（４）
ｘ１＞ｘ２    ・・・（５）
ｘ５＞ｘ２    ・・・（６）
また、発光サイリスタ１００は、アノード電極１１８、ゲート電極１２０、及びカソード電極１２２を備えている。アノード電極１１８は、ｐ型ＧａＡｓ基板１０２の裏面（アノード層１０４が形成されていない面）に設けられている。ｐ型ＡｌＧａＡｓ系のゲート層１１０の表面の一部の領域（カソード層１１４が設けられていない領域）が露出されており、当該露出された領域にゲート電極１２０が設けられている。図１３に示した発光サイリスタ１００では、ゲート電極１２０は中間層１１２を介してゲート層１１０上に積層されている。一方、カソード電極１２２は、カソード層１１４上に設けられたコンタクト層１１６上に形成されている。
【００４７】
アノード電極１１８、ゲート電極１２０、及びカソード電極１２２の材料は、接触する半導体層またはｐ型ＧａＡｓ基板１０４との良好なオーミック接触を保つために適した材料がそれぞれ用いられる。具体的例としては、金（Ａｕ）や、金とゲルマニウムとの合金（ＡｕＧｅ）、金と亜鉛との合金（ＡｕＺｎ）、ニッケル（Ｎｉ）等が挙げられる。
【００４８】
本実施の形態の発光サイリスタ１００では、ｎ型ＡｌＧａＡｓ系のカソード層１１４及びｐ型ＡｌＧａＡｓ系のアノード層１０４のバンドギャップが大きく、ゲート電極１２０に信号（電圧）を印加し、ゲート電極１２０からカソード電極１２２へゲート電流を流すことにより、アノード電極１１８−カソード電極１２２間を導通させる。これにより、ｎ型ＡｌＧａＡｓ系のカソード層１１４及びｐ型ＡｌＧａＡｓ系のアノード層１０４よりもバンドギャップが小さい発光層１０８内でキャリア（電子及び正孔）が再結合し、再結合により発光した光が、発光面から出射される。なお、出射される光の波長は、発光層１０８のバンドギャップの値により定まる。本実施の形態の発光サイリスタ１００の様にＡｌＧａＡｓ系で構成する場合は、発光層１０８のＡｌ組成ｘ３で定まり、Ａｌ組成ｘ３が大きいほど、バンドギャップが大きくなりＡｌ組成ｘ３が０．１２〜０．１３程度で、７８０ｎｍ付近にピークを有する波長の光が得られる。
【００４９】
また、本実施の形態の発光サイリスタ１００は、発光面の光が出射される領域（カソード電極１２２及びゲート電極１２０が形成されている領域外の領域）に保護膜１２４が設けられている。保護膜１２４は、光の反射を防止する機能を有する反射防止膜である。保護膜１２４の例としては、例えば、ＳｉＮｘ等が挙げられる。
【００５０】
本実施の形態の発光サイリスタ１００のように、ゲート層１１０の上にゲート層１１０のＡｌ組成ｘ２よりもＡｌ組成ｘ４が小さい中間層１１２を設けることにより、ゲート層１１０とカソード層１１４とで形成されるダイオードの接合領域のバンドギャップが小さくなる。これに伴ってキャリアの拡散電位も小さくなる。このように拡散電位が小さくなると、ダイオード（発光サイリスタ１００）内を実効的な電流が流れる閾値電圧が下がり、その結果、ダイオード（発光サイリスタ１００）の駆動電圧が抑えられる。
【００５１】
本実施の形態の発光サイリスタ１００では、中間層１１２上にゲート電極１２０が形成されている。中間層１１２は、上述したようにＡｌ組成ｘ４が小さいため、ゲート電極１２０を形成した際に良好なオーミックコンタクトが形成される。そのため、上述の従来の発光サイリスタ１０００（図１３参照）に比べて、コンタクト部でのコンタクト抵抗が小さくなる。
【００５２】
従って、上述したように、当該発光サイリスタ１００を用いたチップ６２を備えた発光サイリスタアレイ５０において、ゲート抵抗７４の高抵抗化や結合ダイオード７０の動作電圧の上昇を抑制するため、発光サイリスタアレイ５０の駆動電圧が高くなるのを抑制する。
【００５３】
次に、本実施の形態の発光サイリスタ１００の具体例について説明する。なお、各実施例で共通の構成及び動作については、説明を省略する場合がある。
【００５４】
（実施例１）
ゲート層１１０の上部、かつ、カソード層１１４の下部に中間層１１２が設けられた発光サイリスタ１００について示す。
【００５５】
図７に、本実施例の基本的な発光サイリスタ１００の一例の概略構成の断面図を示す。また、図８に、本実施例の発光サイリスタ１００の各層のＡｌ組成及び膜厚の具体的一例を示す。なお、本実施例の発光サイリスタ１００では、一例として、ｐ型の場合は、ドーパントとしてＺｎを用いており、ｎ型の場合は、ドーパントとしてＳｉを用いている。
【００５６】
ｐ型ＧａＡｓ系の基板１０２上に、Ａｌ組成ｘ１が０．３５で膜厚が０．５００μｍのｐ型ＡｌＧａＡｓ系のアノード層１０４が形成されている。アノード層１０４の上には、Ａｌ組成ｘ２が０．３０で膜厚が０．２８２μｍのｎ型ＡｌＧａＡｓ系のゲート層１０６、Ａｌ組成ｘ３が０．１５で膜厚が０．１０９μｍのノンドープの発光層１０８、及びＡｌ組成ｘ２が０．３０で膜厚が０．３３５μｍのｐ型ＡｌＧａＡｓ系のゲート層１１０が順次積層されている。
【００５７】
ゲート層１１０の一部の領域上に、Ａｌ組成ｘ４が０．１５で膜厚が０．０６５μｍのｐ型ＡｌＧａＡｓ系の中間層１１２が形成されており、中間層１１２上に、Ａｌ組成ｘ５が０．３５で膜厚が０．５００μｍのｎ型ＡｌＧａＡｓ系のカソード層１１４、及び膜厚が０．０２５μｍのｎ型ＧａＡｓ系のコンタクト層１１６が順次形成されている。
【００５８】
また、本実施例の発光サイリスタ１００では、基板１０２の裏面にアノード電極１１８が設けられており、コンタクト層１１６上には、カソード電極１２２が設けられている。
【００５９】
さらに、本実施例の発光サイリスタ１００では、ゲート層１１０上の中間層１１２が設けられていない領域にゲート電極１２０が形成されている。このようにゲート電極１２０を形成するには、まず、ゲート層１１０上に中間層１１２、ｎ型ＡｌＧａＡｓ系のカソード層１１４、及びコンタクト層１１６を順次形成する。その後、コンタクト層１１６、ｎ型ＡｌＧａＡｓ系のカソード層１１４、及び中間層１１２の一部をゲート層１１０の表面までエッチングで除去し、露出したゲート層１１０の表面にゲート電極１２０を形成すればよい。なお、発光サイリスタ１００の各層の結晶成長には、例えば、ＭＯＣＶＤ（ｍｅｔａｌ  ｏｒｇａｎｉｃ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法が適用される。
【００６０】
発光層１０８には、ｎ型ＡｌＧａＡｓ系のゲート層１０６から小数キャリアとして注入されたキャリア（電子）が移動してくる。また、ｐ型ＡｌＧａＡｓ系のゲート層１１０から小数キャリアとして注入されたキャリア（正孔）が移動してくる。発光層１０８内では、移動してきた電子と正孔とが発光再結合する。
【００６１】
本実施例の発光サイリスタ１００においても、ゲート層１１０の上にゲート層１１０のＡｌ組成ｘ２よりもＡｌ組成ｘ４が小さい中間層１１２を設けることにより、ゲート層１１０とカソード層１１４とで形成されるダイオードの接合領域のバンドギャップが小さくなる。従って、上述したように駆動電圧が抑えられる。
【００６２】
また、本実施例の発光サイリスタ１００では、上述したようにゲート層１１０上に中間層１１２を介さずにゲート電極１２０が形成されている。中間層１１２は、他層に比べて薄い層であるため、中間層１１２の直上、中間層１１２内でエッチングを止めるよう制御することが困難な場合がある。これに対して本実施例のように、中間層１１２を全部除去してしまうことによりエッチングにおける制御が容易になる。
【００６３】
（実施例２）
ゲート層１１０の上部に中間層１１２が設けられており、中間層１１２の途中までエッチングされた上にゲート電極１２０が形成された発光サイリスタ１００について示す。
【００６４】
図９に、本実施例の基本的な発光サイリスタ１００の一例の概略構成の断面図を示す。また、図１０に、本実施例の発光サイリスタ１００の各層のＡｌ組成及び膜厚の具体的一例を示す。
【００６５】
ｐ型ＧａＡｓ系の基板１０２上に、Ａｌ組成ｘ１が０．３５で膜厚が０．５００μｍのｐ型ＡｌＧａＡｓ系のアノード層１０４が形成されている。アノード層１０４の上には、Ａｌ組成ｘ２が０．３０で膜厚が０．２８２μｍのｎ型ＡｌＧａＡｓ系のゲート層１０６、Ａｌ組成ｘ３が０．１５で膜厚が０．１０９μｍのノンドープの発光層１０８、及びＡｌ組成ｘ２が０．３０で膜厚が０．３００μｍのｐ型ＡｌＧａＡｓ系のゲート層１１０が順次積層されている。
【００６６】
ゲート層１１０上に、Ａｌ組成ｘ４が０．１５のｐ型ＡｌＧａＡｓ系の中間層１１２が形成されている。中間層１１２の膜厚は、ｎ型ＡｌＧａＡｓ系のカソード層１１４（カソード電極１２２）が形成されている領域とゲート電極１２０が形成されている領域とで異なっている。膜厚が０．０９５μｍの中間層１１２上に、Ａｌ組成ｘ５が０．３５で膜厚が０．５００μｍのｎ型ＡｌＧａＡｓ系のカソード層１１４、及び膜厚が０．０２５μｍのｎ型ＧａＡｓ系のコンタクト層１１６が順次形成されている。また、コンタクト層１１６上にはカソード電極１２２が形成されている。
【００６７】
さらに、本実施例の発光サイリスタ１００では、膜厚が、カソード層１１４が形成されている領域よりも薄い中間層１１２上の領域にゲート電極１２０が形成されている。本実施例のようにゲート電極１２０を形成するには、まず、ゲート層１１０上に中間層１１２、ｎ型ＡｌＧａＡｓ系のカソード層１１４、及びコンタクト層１１６を順次形成する。その後、コンタクト層１１６、ｎ型ＡｌＧａＡｓ系のカソード層１１４、及び中間層１１２の一部を中間層１１２の途中までエッチングで除去する。そして、中間層１１２上にゲート電極１２０を形成する。なお、このように中間層１１２内でエッチングを止めるために、実施例１に比べて中間層１１２の膜厚を厚くしている。また、どこまでエッチングするか（ゲート電極１２０下部の中間層１１２の膜厚をどのようにするか）は、エッチングの制御の容易さや、駆動電圧の観点から定められる。
【００６８】
本実施例の発光サイリスタ１００においても、ゲート層１１０の上にゲート層１１０のＡｌ組成ｘ２よりもＡｌ組成ｘ４が小さい中間層１１２を設けることにより、ゲート層１１０とカソード層１１４とで形成されるダイオードの接合領域のバンドギャップが小さくなる。従って、上述したように駆動電圧が抑えられる。
【００６９】
また、本実施例の発光サイリスタ１００では、上述したようにＡｌ組成ｘ４が小さい中間層１１２上にゲート電極１２０が設けられているため、良好なオーミックコンタクトが形成される。そのため、コンタクト部でのコンタクト抵抗が抑制される。従って、上述したように発光サイリスタアレイ５０全体としての駆動電圧が抑えられる。
【００７０】
（実施例３）
ゲート層１１０の上部に中間層１１２が設けられており、中間層１１２がカソード層１１４の一部として形成された発光サイリスタ１００について示す。
【００７１】
図１１に、本実施例の基本的な発光サイリスタ１００の一例の概略構成の断面図を示す。また、図１２に、本実施例の発光サイリスタ１００の各層のＡｌ組成及び膜厚の具体的一例を示す。
【００７２】
ｐ型ＧａＡｓ系の基板１０２上に、Ａｌ組成ｘ１が０．３５で膜厚が０．５００μｍのｐ型ＡｌＧａＡｓ系のアノード層１０４が形成されている。アノード層１０４の上には、Ａｌ組成ｘ２が０．３０で膜厚が０．２８２μｍのｎ型ＡｌＧａＡｓ系のゲート層１０６、Ａｌ組成ｘ３が０．１５で膜厚が０．１０９μｍのノンドープの発光層１０８、及びＡｌ組成ｘ２が０．３０で膜厚が０．３３０μｍのｐ型ＡｌＧａＡｓ系のゲート層１１０が順次積層されている。
【００７３】
ゲート層１１０の一部の領域上に、Ａｌ組成ｘ４が０．１５で膜厚が０．０６５μｍのｎ型ＡｌＧａＡｓ系の中間層１１２が形成されており、中間層１１２上に、Ａｌ組成ｘ５が０．３５で膜厚が０．５００μｍのｎ型ＡｌＧａＡｓ系のカソード層１１４、及び膜厚が０．０２５μｍのｎ型ＧａＡｓ系のコンタクト層１１６が順次形成されている。コンタクト層１１６上には、カソード電極１２２が設けられている。
【００７４】
さらに、本実施例の発光サイリスタ１００では、ゲート層１１０上の中間層１１２が設けられていない領域にゲート電極１２０が形成されている。
【００７５】
本実施例の発光サイリスタ１００では、中間層１１２がカソード層１１４の一部として形成されている。具体的には、中間層１１２とカソード層１１４との導電型が同じになるように形成されている。中間層１１２は、バンドギャップが小さいため、中間層１１２内にキャリアが閉じ込められると発光再結合が生じる。しかしながら、中間層１１２は、カソード電極１２２に近いため、中間層１１２での発光は、カソード電極１２２に遮光される成分が多く、光の取り出し効率が低い。中間層１１２をカソード層１１４と同じ導電型（本実施例ではｎ型）とすると、キャリア（本実施例では電子）が閉じ込めにくくなる。そのため、中間層１１２内での発光再結合の確率が低くなり、無効な発光が抑えられる。
【００７６】
以上、上記本実施の形態で説明したように、発光サイリスタ１００では、ゲート層１１０の上にゲート層１１０のＡｌ組成ｘ２よりもＡｌ組成ｘ４が小さい中間層１１２を設けることにより、中間層１１２のバンドギャップを発光層１０８のバンドギャップ以上かつ前記第２ゲート層のバンドギャップ未満としている。これにより、ゲート層１１０とカソード層１１４とで形成されるダイオードの接合領域のバンドギャップが小さくなる。従って、上述したように駆動電圧が抑えられる。
【００７７】
なお、上記各実施の形態及び実施例は、本発明の一例であり、これらを組み合わせてもよいし、本発明の主旨を逸脱しない範囲内において状況に応じて変更可能であることはいうまでもない。
【００７８】
例えば、発光層１０６は、上記各実施の形態、実施例に示したように、ノンドープであってもよいし、ｐ型、ｎ型、いずれでもよい。なお、正孔は、電子に比べて移動度が小さいため、空間的な広がり（厚み方向及び層の面内方向の広がり）が小さく発光効率が高いため、ｐ型またはノンドープとすることが好ましい。
【００７９】
また、発光サイリスタ１００は、上述したようにＰＮＰＮ型でもよいし、ＮＰＮＰ型でもよい。
【００８０】
また、本実施の形態では、具体的一例として、ＡｌＧａＡｓ系材料を用いた発光サイリスタ１００について説明したがこれに限られず、ＩｎＧａＡｓＰ系や、ＡｌＧａＩｎＰ系、ＩｎＧａＮ／ＧａＮ系材料等を用いた発光サイリスタに対しても適用してもよい。
【００８１】
また、本実施の形態では、自己走査型の電子写真式の画像形成装置１０の光源ヘッド１６に適用した場合について説明したがこれに限らず、本実施の形態の発光サイリスタ１００を他の光源ヘッドや他の画像形成装置に適用するようにしてもよい。また、発光サイリスタ１００を、例えば、スキャナ等、他の装置の光源に適用してもよい。
【符号の説明】
【００８２】
１０  画像形成装置
１６  光源ヘッド
６２  チップ
７０  転送サイリスタ
７２  結合ダイオード
７４  ゲート抵抗
１００  半導体発光素子
１０４  アノード層
１０６  ゲート層
１０８  発光層
１１０  ゲート層
１１２  中間層
１１４  カソード層
【図８】
2013168581.tif 000003
【図１０】
2013168581.tif 000004
【図１２】
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【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図９】
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【図１１】
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【図１３】
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