(57)【要約】      （修正有）【課題】画素に入射する光の光量に対応する入力アナログ信号を出力デジタル信号に変換するＡＤ変換回路を備えた半導体装置において、消費電力や面積の増大を抑制すると共に温度及び電源電圧の変動及び製造バラツキの影響を抑制する。【解決手段】撮像素子が、画素３０と、ランプ波形を有するランプ波電圧を生成するランプ波発生部３４と、ランプ波電圧を用いて、画素に入射する光の光量に対応する入力アナログ信号を出力デジタル信号に変換し、出力デジタル信号を出力するＡＤ変換部とを具備する。ＡＤ変換部３３は、ランプ波電圧と入力アナログ信号を比較する比較器１５と、比較器１５の出力から該出力デジタル信号を生成する回路群（１６−１８）とを備えている。ランプ波発生部３４は、デジタルデータの値に応じた出力電流を出力する電流出力ＤＡ変換回路と、該出力電流の積分に対応する出力電圧をランプ波電圧として出力する積分器とを備えている。【選択図】図５
2013175936.tif 000002
【特許請求の範囲】
【請求項１】
画素と、
ランプ波形を有するランプ波電圧を生成するランプ波発生部と、
前記ランプ波電圧を用いて、前記画素に入射する光の光量に対応する入力アナログ信号を出力デジタル信号に変換し、前記出力デジタル信号を出力するＡＤ変換部
とを具備し、
前記ＡＤ変換部は、
前記ランプ波電圧と前記入力アナログ信号を比較する第１比較器と、
前記第１比較器の出力から前記出力デジタル信号を生成する出力部
とを備え、
前記ランプ波発生部は、
第１のデジタルデータの値に応じた第１出力電流を生成する第１電流出力ＤＡ変換回路と、
前記第１出力電流の積分に対応する電圧を前記ランプ波電圧として出力する積分器
とを備えている
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
更に、
第２のデジタルデータの値に応じた比較基準電圧を出力する電圧生成ＤＡ変換回路として構成された比較基準発生部と、
前記ランプ波電圧と前記比較基準電圧とを比較する第２比較器
とを備えている
半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
更に、
前記ランプ波電圧を増減させるランプ動作が開始された後、一定時間が経過したときに前記第２比較器の出力をラッチし、ラッチした前記第２比較器の出力に対応する比較出力データを出力するように構成されたラッチ回路を備える
半導体装置。
【請求項４】
請求項２に記載の半導体装置であって、
更に、
前記ランプ波電圧を増減させるランプ動作の開始に応答して基準クロックのクロックパルスのカウントを開始するカウンタ回路と、
前記カウンタ回路のカウンタ値が所定値になったときに前記第２比較器の出力をラッチし、ラッチした前記第２比較器の出力に対応する比較出力データを出力するように構成されたラッチ回路を備える
半導体装置。
【請求項５】
請求項１乃至４のいずれかに記載の半導体装置であって、
前記第１電流出力ＤＡ変換回路から出力される前記第１出力電流を受け取り、前記第１出力電流に対応する電流を前記積分器に提供する電流変換部を具備する
半導体装置。
【請求項６】
請求項５に記載の半導体装置であって、
前記電流変換部は、前記第１出力電流よりも小さい電流を提供する
半導体装置。
【請求項７】
請求項１乃至８のいずれかに記載の半導体装置であって、
前記ランプ波発生部は、更に、第３のデジタルデータの値に応じて、第１出力電流と逆向きの第２出力電流を生成する第２電流出力ＤＡ変換回路を具備し、
前記積分器は、第１期間においては前記第２出力電流の積分に対応する電圧を前記ランプ波電圧として出力し、前記第１期間の後の第２期間においては前記第１期間の終了時の前記ランプ波電圧を維持し、前記第２期間の後の第２期間においては前記第１出力電流の積分に対応する電圧を前記ランプ波電圧として出力する
半導体装置。
【請求項８】
請求項１に記載の半導体装置であって、
更に、第２のデジタルデータの値に応じた比較基準電圧を出力する比較基準発生部を具備しており、
前記ＡＤ変換部は、更に、前記入力アナログ信号と前記比較基準電圧とを選択的に前記第１比較器に供給するスイッチを備えており、
前記出力部は、
前記ランプ波電圧を増減させるランプ動作の開始に同期して基準クロックのクロックパルスをカウントするカウンタ回路と、
前記第１比較器の出力に応じて前記カウンタ回路のカウント値をラッチするラッチ回路と、
演算回路
とを含み、
第１動作モードでは、前記スイッチが前記入力アナログ信号を選択し、前記演算回路は、前記ラッチ回路にラッチされた前記カウント値から前記出力デジタル信号を生成し、
第２動作モードでは、前記スイッチが前記比較基準電圧を選択し、前記演算回路は、前記ラッチ回路にラッチされた前記カウント値をそのまま出力する
半導体装置。
【請求項９】
撮像部と、
演算処理部
とを具備し、
前記撮像部が、
画素と、
ランプ波形を有するランプ波電圧を生成するランプ波発生部と、
前記ランプ波電圧を用いて、前記画素に入射する光の光量に対応する入力アナログ信号を出力デジタル信号に変換し、前記出力デジタル信号を出力するＡＤ変換部
とを備え、
前記ＡＤ変換部は、
前記ランプ波電圧と前記入力アナログ信号を比較する第１比較器と、
前記第１比較器の出力から前記出力デジタル信号を生成する出力部
とを備え、
前記ランプ波発生部は、
第１のデジタルデータの値に応じた第１出力電流を生成する第１電流出力ＤＡ変換回路と、
前記第１出力電流の積分に対応する電圧を前記ランプ波電圧として出力する積分器
とを備えており、
前記演算処理部が、前記撮像素子に入射した光の光量に応答して傾きデータを生成し、前記傾きデータに応じて前記第１のデジタルデータを生成する
撮像装置。
【請求項１０】
請求項９の撮像装置であって、
前記撮像部が、更に、
第２のデジタルデータの値に応じた比較基準電圧を出力する電圧生成ＤＡ変換回路として構成された比較基準発生部と、
前記ランプ波電圧と前記比較基準電圧とを比較する第２比較器
とを備えており、
前記演算処理部が、前記傾きデータと前記第１のデジタルデータとの間の対応関係を記述した第１テーブルを備えており、
第１動作モードでは、前記演算処理部が、前記第１テーブルを参照して前記傾きデータに対応する前記第１のデジタルデータを生成して前記第１電流出力ＤＡ変換回路に供給し、
第２動作モードでは、前記演算処理部が、前記第１テーブルを参照して前記傾きデータに対応する前記第１のデジタルデータを生成して前記第１電流出力ＤＡ変換回路に供給し、前記傾きデータに応じて第２のデジタルデータを生成して前記比較基準発生部に供給し、且つ、前記第２比較器の出力に応答して前記第１テーブルを修正する
撮像装置。
【請求項１１】
請求項１０に記載の撮像装置であって、
更に、温度センサを具備し、
前記演算処理部は、前記温度センサによって検出された温度の変動に応答して前記第２動作モードを開始する
撮像装置。
【請求項１２】
請求項１０に記載の撮像装置であって、
前記演算処理部は、当該撮像装置の電源電圧を監視し、前記電源電圧の変動に応答して前記第２動作モードを開始する
撮像装置。
【請求項１３】
請求項１０に記載の撮像装置であって、
前記演算処理部は、前記傾きデータの変動に応答して前記第２動作モードを開始する
撮像装置。
【請求項１４】
請求項９に記載の撮像装置であって、
前記ランプ波発生部は、更に、第３のデジタルデータの値に応じて、第１出力電流と逆向きの第２出力電流を生成する第２電流出力ＤＡ変換回路を具備し、
前記積分器は、第１期間においては前記第２出力電流の積分に対応する電圧を前記ランプ波電圧として出力し、前記第１期間の後の第２期間においては前記第１期間の終了時の前記ランプ波電圧を維持し、前記第２期間の後の第２期間においては前記第１出力電流の積分に対応する電圧を前記ランプ波電圧として出力し、
前記演算処理部が、前記傾きデータに応じて前記第３のデジタルデータを生成して前記第２電流出力ＤＡ変換回路に供給する
撮像装置。
【請求項１５】
請求項１４に記載の撮像装置であって、
前記撮像部が、更に、
第２のデジタルデータの値に応じた比較基準電圧を出力する電圧生成ＤＡ変換回路として構成された比較基準発生部と、
前記ランプ波電圧と前記比較基準電圧とを比較する第２比較器
とを備えており、
前記演算処理部が、前記傾きデータと前記第１のデジタルデータとの間の対応関係を記述した第１テーブルと、前記傾きデータと前記第３のデジタルデータとの間の対応関係を記述した第２テーブルを備えており、
第１動作モードでは、前記演算処理部が、前記第１テーブルを参照して前記傾きデータに対応する前記第１のデジタルデータを生成して前記第１電流出力ＤＡ変換回路に供給し、
第２動作モードでは、前記演算処理部が、前記第１テーブルを参照して前記傾きデータに対応する前記第１のデジタルデータを生成して前記第１電流出力ＤＡ変換回路に供給し、前記第２テーブルを参照して前記傾きデータに対応する前記第３のデジタルデータを生成して前記第２電流出力ＤＡ変換回路に供給し、前記傾きデータに応じて第２のデジタルデータを生成して前記比較基準発生部に供給し、且つ、前記第２比較器の出力に応答して前記第１テーブル及び前記第２テーブルを修正する
撮像装置。
【請求項１６】
請求項９に記載の撮像装置であって、
前記撮像部が、更に、第２のデジタルデータの値に応じた比較基準電圧を出力する比較基準発生部を具備しており、
前記ＡＤ変換部は、更に、前記入力アナログ信号と前記比較基準電圧とを選択的に前記第１比較器に供給するスイッチを備えており、
前記演算処理部が、前記傾きデータと前記第１のデジタルデータとの間の対応関係を記述した第１テーブルを備えており、
前記出力部は、
前記ランプ波電圧を増減させるランプ動作の開始に同期して基準クロックのクロックパルスをカウントするカウンタ回路と、
前記第１比較器の出力に応じて前記カウンタ回路のカウント値をラッチするラッチ回路と、
演算回路
とを含み、
第１動作モードでは、前記スイッチが前記入力アナログ信号を選択し、前記演算回路は、前記ラッチ回路にラッチされた前記カウント値から前記出力デジタル信号を生成し、前記演算処理部が、前記第１テーブルを参照して前記傾きデータに対応する前記第１のデジタルデータを生成して前記第１電流出力ＤＡ変換回路に供給し、
第２動作モードでは、前記演算処理部が、前記第１テーブルを参照して前記傾きデータに対応する前記第１のデジタルデータを生成して前記第１電流出力ＤＡ変換回路に供給すると共に前記傾きデータに応じて第２のデジタルデータを生成して前記比較基準発生部に供給し、前記スイッチが前記比較基準電圧を選択し、前記演算処理部が、前記ラッチ回路にラッチされた前記カウント値に応答して前記第１テーブルを修正する
撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、及び、それを撮像素子として用いた撮像装置に関し、特に、画素に入射する光の光量に対応する入力アナログ信号を出力デジタル信号に変換するＡＤ変換回路を備えた半導体装置に関する。
【背景技術】
【０００２】
デジタルカメラその他の撮像装置は、画像の高精細化、高分解能化、動画処理及び高速連写が要求されている。このような要求を満足するために、撮像装置に搭載される撮像素子（例えば、ＣＭＯＳ(complementary metal oxide semiconductor)イメージセンサ、ＣＣＤ(charge carrying device)イメージセンサ）も、読み出し速度の高速化が求められている。
【０００３】
読み出し速度を高速化する一つの手法として、複数のＡＤ（アナログ−デジタル）変換回路を撮像素子に搭載し、画素から出力される入力アナログ信号を該複数のＡＤ変換回路で同時に処理する構成が知られている。これにより、入力アナログ信号の処理時間を短縮化することができる。最も典型的には、行列に並べられた画素の各カラムに一つのＡＤ変換回路が設けられる。
【０００４】
撮像素子で用いられるＡＤ変換回路の一つの形式は、ランプ波発生回路によって発生されたランプ波基準電圧と入力アナログ信号とを比較器で比較し、ランプ波基準電圧が入力アナログ信号の電圧レベルよりも高くなるタイミングをカウンタによって計測する回路構成である。得られたカウント値が入力アナログ信号の電圧レベルに対応しており、このカウント値から各画素の階調に対応する出力デジタル信号が生成される。このような回路構成では、入力アナログ信号の信号レベルが同じならば、同じデジタル値を得る必要があるため、全てのＡＤ変換回路に共通のランプ波基準電圧が用いられる。
【０００５】
特許第４６１８３４９号公報は、このような回路構成のＣＭＯＳイメージセンサの一例を開示している。図１は、この特許公報に開示されたＣＭＯＳイメージセンサ２００の構成を示すブロック図である。ＣＭＯＳイメージセンサ２００は、画素が配置された画素部１１０と、垂直走査回路１２０と、水平転送走査回路１３０と、タイミング制御回路１４０と、ＡＤＣ群１５０と、ランプ信号生成部１６０と、信号処理回路１８０とを備えている。ＡＤＣ群１５０は、比較器１５１と、カウンタ１５２と、ラッチ１５３とを備えている。比較器１５１には、ランプ信号生成部１６０から供給されたランプ信号とアナログ画素信号とが供給され、比較器１５１の出力が変化したタイミングのカウンタ１５２のカウント値がラッチ１５３で保持される。ラッチ１５３で保持されたデータが水平転送線ＬＴＲＦを介して信号処理回路１８０に入力され、信号処理回路１８０によって２次元画像が生成される。
【０００６】
現在、ＡＤ変換回路に供給されるランプ波基準電圧としては基準クロックをカウントするように構成されたＤＡ変換回路（ＤＡＣ）の出力電圧を直接に用いる方法が主流である。特許第４６１８３４９号公報でも、ランプ信号生成部１６０としてＤＡ変換回路を用いることを開示している。例えば、動作周波数が１０〜１００ＭＨｚの１２ビットＤＡ変換回路がランプ波基準電圧を発生するために使われる。
【０００７】
発明者の検討によれば、ＤＡ変換回路を用いてランプ波基準電圧を発生する回路構成の一つの問題は、近年の撮像素子の高分解能化及び高解像度化の要求を満たすために、高分解能且つ超高速のＤＡ変換回路が必要になることである。図２は、ＤＡ変換回路により生成されるランプ波基準電圧の波形と、基準クロックの波形を概念的に示すタイミングチャートである。撮像素子の分解能は、ＤＡ変換回路の分解能に依存する。例えば、各画素の階調数を１６３８４段階にするためには、１４ビットＤＡ変換回路を用いる必要がある。この場合、例えば高速動作のためにランプ波基準電圧の周期を１０μｓとするためには、ＤＡ変換回路に供給すべき基準クロックの周波数は、１．６３ＧＨｚ（＝１０μｓ／１６３８４）以上になる。このような高分解能且つ超高速のＤＡ変換回路は、現実の実装には適さない。ＤＡ変換回路は、基準クロックの各周期で内部状態が変化するため、高分解能且つ高速動作のＤＡ変換回路は消費電力が大きい。また、ランプ波基準電圧の線形性の要求を満足するためには、ＤＡ変換回路に大きな面積が必要になる。
【０００８】
一方で、ＤＡ変換回路を用いずにランプ波電圧を発生する手法として、定電流源によって生成された定電流を容量素子で積分する技術が知られている。このような技術は、例えば、特表平７−５０３５４６号公報、特開２００６−３１０９０８号公報、特開２０１１−３５６２７号公報、及び、特許４３４０２９６号公報に開示されている。
【０００９】
しかしながら、定電流源によって生成された定電流を容量素子で積分してランプ波電圧を発生する手法は、定電流源で生成される定電流及び容量素子の容量の変動や製造バラツキによる動作の不安定性の問題がある。半導体装置においては、定電流源で得られる定電流及び容量素子の容量の温度及び電源電圧の変動による変動、及び、製造バラツキは避けられない。例えば、容量素子の容量は、１０数％変動し得る。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特許第４６１８３４９号公報
【特許文献２】特表平７−５０３５４６号公報
【特許文献３】特開２００６−３１０９０８号公報
【特許文献４】特開２０１１−３５６２７号公報
【特許文献５】特許第４３４０２９６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
このように、従来技術には、ＤＡ変換回路の消費電力や面積の増大の問題や、温度及び電源電圧の変動及び製造バラツキによる動作の不安定性の問題がある。
【課題を解決するための手段】
【００１２】
一実施形態では、半導体装置が、画素と、ランプ波形を有するランプ波電圧を生成するランプ波発生部と、ランプ波電圧を用いて、画素に入射する光の光量に対応する入力アナログ信号を出力デジタル信号に変換し、出力デジタル信号を出力するＡＤ変換回路とを具備する。ＡＤ変換回路は、ランプ波電圧と入力アナログ信号を比較する比較器と、比較器の出力から出力デジタル信号を生成する出力部とを備えている。ランプ波発生部は、デジタルデータの値に応じた出力電流を出力する電流出力ＤＡ変換回路と、出力電流の積分に対応する出力電圧をランプ波電圧として出力する積分器とを備えている。
【発明の効果】
【００１３】
前記一の実施形態によれば、画素に入射する光の光量に対応する入力アナログ信号を出力デジタル信号に変換するＡＤ変換回路を備えた半導体装置において、消費電力や面積の増大を抑制すると共に温度及び電源電圧の変動及び製造バラツキの影響を抑制することができる。
【図面の簡単な説明】
【００１４】
【図１】公知のＣＭＯＳイメージセンサの構成を示すブロック図である。
【図２】ＤＡ変換回路の出力をそのままランプ波電圧として使用する場合の基準クロック及びランプ波電圧の波形を示すグラフである。
【図３】第１の実施形態の撮像装置の構成を示すブロック図である。
【図４】第１の実施形態における、撮像部、ＡＤ変換部及びランプ波発生部の接続関係を示す概念図である。
【図５】第１の実施形態のＡＤ変換部の構成を示すブロック図である。
【図６】第１の実施形態のランプ波発生部の構成を示すブロック図である。
【図７】第１の実施形態におけるランプ波発生部の電流出力ＤＡＣの回路構成の例を示す回路図である。
【図８】第１の実施形態におけるランプ波発生部の電流増幅部及び積分器の回路構成の例を示す回路図である。
【図９】第１の実施形態におけるＤＡＣデータ算出部及びアナログ比較部の構成の例を示すブロック図である。
【図１０】第１の実施形態におけるアナログ比較部のランプ波比較部及び比較基準発生部の構成の例を示すブロック図である。
【図１１】第１の実施形態におけるＤＡＣデータ算出部の補正計算部の構成の例を示すブロック図である。
【図１２Ａ】第１の実施形態の「ＤＡＣ補正動作」の手順の例を示すフローチャートである。
【図１２Ｂ】第１の実施形態の「ＤＡＣ補正動作」の手順の例を示すフローチャートである。
【図１３】第１の実施形態において、バイナリサーチにより電流出力ＤＡＣデータの最適値を求める手順の例を示すタイミングチャートである。
【図１４】通常動作におけるＤＡＣデータ算出部の動作を占めるブロック図である。
【図１５】第１の実施形態のランプ波発生部の好適なレイアウトを示すレイアウト図である。
【図１６】第２の実施形態におけるランプ波電圧の波形を示すタイミングチャートである。
【図１７】第２の実施形態におけるランプ波発生部の構成を示すブロック図である。
【図１８】第２の実施形態におけるランプ波発生部の電流増幅部及び積分器の回路構成の例を示す回路図である。
【図１９】第２の実施形態におけるＤＡＣデータ算出部の構成を示すブロック図である。
【図２０Ａ】第２の実施形態の「ＤＡＣ補正動作」の手順の例を示すフローチャートである。
【図２０Ｂ】第２の実施形態の「ＤＡＣ補正動作」の手順の例を示すフローチャートである。
【図２０Ｃ】第２の実施形態の「ＤＡＣ補正動作」の手順の例を示すフローチャートである。
【図２０Ｄ】第２の実施形態の「ＤＡＣ補正動作」の手順の例を示すフローチャートである。
【図２０Ｅ】第２の実施形態の「ＤＡＣ補正動作」の手順の例を示すフローチャートである。
【図２１】第２の実施形態のランプ波発生部の好適なレイアウトを示すレイアウト図である。
【図２２】第３の実施形態における撮像部、ＡＤ変換部及びランプ波発生部の接続関係を示す概念図である。
【図２３】第３の実施形態におけるＡＤ変換部の構成を示すブロック図である。
【図２４】第３の実施形態におけるＤＡＣデータ算出部の構成を示すブロック図である。
【図２５Ａ】第３の実施形態の「ＤＡＣ補正動作」の手順の例を示すフローチャートである。
【図２５Ｂ】第３の実施形態の「ＤＡＣ補正動作」の手順の例を示すフローチャートである。
【図２６】第３の実施形態において電流出力ＤＡＣデータの最適値を求める手順の例を示すタイミングチャートである。
【発明を実施するための形態】
【００１５】
第１の実施形態：
図３は、第１の実施形態の撮像装置１の構成を示すブロック図である。撮像装置１は、光学系２と、ＣＭＯＳイメージセンサ３と、画像プロセッサ４と、温度センサ５と、演算処理部６と、露光制御回路７とを備えている。
【００１６】
光学系２は、レンズ２１と、絞り２２と、メカニカルシャッター２３とを備えている。レンズ２１は、被写体をＣＭＯＳイメージセンサ３に結像させる。絞り２２は、レンズ２１からの光の光量を制御し、メカニカルシャッター２３は、レンズからの光を所望の時間だけＣＭＯＳイメージセンサ３に入射する。撮像装置１の露光は、絞り２２と、メカニカルシャッター２３とによって調節される。
【００１７】
ＣＭＯＳイメージセンサ３は、被写体の像に対応するデジタル撮像信号を生成する撮像素子である。ＣＭＯＳイメージセンサ３は、撮像部３１と、駆動回路３２と、複数のＡＤ変換部３３と、ランプ波発生部３４と、Ｉ／Ｏ部３５と、タイミング制御部３６とを備えている。本実施形態では、撮像部３１、駆動回路３２、ＡＤ変換部３３、ランプ波発生部３４、Ｉ／Ｏ部３５、及び、タイミング制御部３６が、同一の半導体チップにモノリシックに集積化されている。撮像部３１は、行列に配置された画素を備えている。駆動回路３２は、撮像部３１の画素の行を順次に選択し、選択した画素の行を駆動する。ＡＤ変換部３３は、撮像部３１から受け取った入力アナログ信号に対してＡＤ変換を行い、出力デジタル信号を生成する。ここで、入力アナログ信号とは、撮像部３１の各画素に入射する光の光量に対応する電圧レベルのアナログ信号である。ランプ波発生部３４は、ＡＤ変換部３３にランプ波電圧を供給する。後述のように、ＡＤ変換部３３は、ランプ波発生部３４から供給されたランプ波電圧を用いてＡＤ変換を行う。Ｉ／Ｏ部３５は、ＡＤ変換部３３によって生成された出力デジタル信号を画像プロセッサ４に出力する。タイミング制御部３６は、ＣＭＯＳイメージセンサ３のタイミング制御を行う。ＣＭＯＳイメージセンサ３において使用される基準クロックは、タイミング制御部３６によって生成される。
【００１８】
図４は、ＣＭＯＳイメージセンサ３における撮像部３１、ＡＤ変換部３３及びランプ波発生部３４の接続関係を示す概念図である。撮像部３１には、画素３０が行列に配置されている。ＡＤ変換部３３は、画素３０の各カラムのそれぞれに対応して設けられている。ＡＤ変換部３３は、対応するカラムの画素３０から受け取った入力アナログ信号に対してＡＤ変換を行う。ランプ波発生部３４は、各ＡＤ変換部３３にランプ波電圧を供給する。タイミング制御部３６によって生成された基準クロックは、ＡＤ変換部３３とランプ波発生部３４に供給される。
【００１９】
図３に戻り、画像プロセッサ４は、映像処理回路４１と、ＯＢ積分回路４２と、測光回路４３とを備えている。映像処理回路４１は、ＣＭＯＳイメージセンサ３から受け取った出力デジタル信号に対して所望の信号処理（例えば、輝度信号、色差信号を生成する信号処理や、ＲＧＢ信号を生成する信号処理）を行う。ＯＢ積分回路４２は、ＣＭＯＳイメージセンサ３のＯＢ（optical black）領域から得られる信号を積分する回路である。測光回路４３は、ＣＭＯＳイメージセンサ３から受け取ったデジタル撮像信号に基づいてＣＭＯＳイメージセンサ３に入射する光の光量を計測し、計測した光量を示す測光データを生成する。
【００２０】
温度センサ５は、撮像装置１の温度を計測し、計測した温度を示す温度データを演算処理部６に供給する。
【００２１】
演算処理部６は、撮像装置１の全体を制御する機能を有している。本実施形態では、演算処理部６は、感度・露光制御部６１と、ＤＡＣデータ算出部６２とを備えている。感度露光制御部６１は、測光ＯＢ積分回路４２の出力及び測光データに応じて感度と露光を制御する。具体的には、露光制御回路７に、絞り２２とメカニカルシャッター２３を制御する露光制御データを供給すると共に、ＤＡＣデータ算出部６２に傾きデータを供給する。傾きデータとは、ＣＭＯＳイメージセンサ３のランプ波発生部３４で発生されるべきランプ波電圧の傾き（ランプゲイン）を指定するデータであり、ＣＭＯＳイメージセンサ３の感度及び絞り２２とメカニカルシャッター２３によって実現される露光に合わせて生成される。
【００２２】
ＤＡＣ（digital analog converter）データ算出部６２は、感度露光制御部６１から受け取った傾きデータに応じてランプ波発生部３４を制御する電流出力ＤＡＣデータを生成する。後述されるように、電流出力ＤＡＣデータとは、ランプ波発生部３４に含まれる電流出力ＤＡＣを制御するために用いられるデジタルデータである。加えて、ＤＡＣデータ算出部６２は、温度センサ５によって計測された温度、撮像装置１の電源電圧、ＣＭＯＳイメージセンサ３の感度、露光制御データの変動を検知した時に、傾きデータの値と電流出力ＤＡＣデータの値の間の対応関係を補正する（言いかえれば、傾きデータの各値に対応する電流出力ＤＡＣデータの値を補正する）動作を行う。以下では、傾きデータの値と電流出力ＤＡＣデータの値の間の対応関係を補正する動作を、単に、「ＤＡＣ補正動作」と呼ぶ。後述に詳細に説明するように、ＤＡＣ補正動作は、ランプ波発生部３４の内部で発生される定電流及び容量素子の変動の影響を低減するために重要である。ＤＡＣ補正動作を行うために、ＤＡＣデータ算出部６２は、補正状態制御データをランプ波発生部３４と交換する。補正状態制御データとは、ＤＡＣ補正動作を行う際のランプ波発生部３４の設定を制御したり、ランプ波発生部３４において得られた情報をＤＡＣデータ算出部６２にフィードバックしたりするためのデータである。
【００２３】
演算処理部６は、例えばＤＳＰ（digital signal processor）のような所望の機能を実現するハードウェアとして構成されていてもよい。また、演算処理部６は、ソフトウェアプログラムを実行して所望の機能を実現するＣＰＵとして構成されてもよい。
【００２４】
露光制御回路７は、演算処理部６から受け取った感度露光データに応答して光学系２の絞り２２とメカニカルシャッター２３を制御し、これにより、感度と露光を制御する。
【００２５】
図５は、各画素３０と各ＡＤ変換部３３の構成を示すブロック図である。画素３０は、フォトダイオード３０ａと増幅部３０ｂとを備えている。フォトダイオード３０ａの出力信号が増幅部３０ｂで増幅されることで画素信号ＶＸが生成される。
【００２６】
各ＡＤ変換部３３は、ＣＤＳ（double-correlated sampling）回路１１と、ＡＧＣ（automatic gain control）回路１２と、クランプ回路１３と、ＡＤ変換回路１４とを備えている。ＣＤＳ回路１１は、画素信号ＶＸに対して相関２重サンプリングを行い、ＡＧＣ回路１２は、ゲインが自動制御される増幅回路であり、ＣＤＳ回路１１の出力信号を増幅する。クランプ回路１３は、ＡＧＣ回路１２の出力に対してＯＢ積分回路４２の出力信号から得られるＯＢ電位を減じて入力アナログ信号ＶＸ’を生成する。クランプ回路１３から出力される入力アナログ信号ＶＸ’は、画素３０に入射した光の光量に対応する電圧レベルを有している。
【００２７】
ＡＤ変換回路１４は、入力アナログ信号ＶＸ’に対してＡＤ変換を行ってデジタル値出力を得る。ＡＤ変換回路１４は、比較器１５と、カウンタ回路１６と、ラッチ回路１７と、演算回路１８とを備えている。比較器１５は、入力アナログ信号ＶＸ’とランプ波発生部３４から受け取ったランプ波電圧とを比較する。カウンタ回路１６は、基準クロックをカウントする。カウンタ回路１６における基準クロックのカウントは、ランプ動作の開始、即ち、ランプ波電圧の増大の開始に同期して行われる。ラッチ回路１７は、比較器１５の出力が反転したときにカウンタ回路１６のカウント値をラッチする。ラッチ回路１７がラッチするカウント値は、入力アナログ信号ＶＸ’の電圧レベルに対応した値になる。演算回路１８は、ラッチ回路１７がラッチするカウント値に対して所定の演算を行い、出力デジタル信号を最終的に生成する。
【００２８】
図６は、ランプ波発生部３４の構成を概略的に示すブロック図である。ランプ波発生部３４は、定電流生成部５１と、積分器５２と、アナログ比較部５３とを備えている。
【００２９】
定電流生成部５１は、演算処理部６のＤＡＣデータ算出部６２から受け取った電流出力ＤＡＣデータに対応する積分電流を積分器５２に提供する。定電流生成部５１は、電流出力ＤＡＣ（digital analogy converter）５４と、電流増幅部５５と、スイッチＳＷ２−１とを備えている。電流出力ＤＡＣ５４は、電流出力ＤＡＣデータの値に対応する電流を出力するＤＡ変換回路である。電流増幅部５５は、電流出力ＤＡＣ５４から出力される電流に比例した電流を出力する。電流増幅部５５は、電流出力ＤＡＣ５４の出力電流レベルと積分器５２の入力電流レベルとを整合させるために使用される電流変換部として機能する。後述のように、最も典型的には、電流増幅部５５の増幅率が１より小さく設定される。即ち、電流増幅部５５は、電流出力ＤＡＣ５４から出力される電流よりも小さな電流を出力するように増幅率が調節される。スイッチＳＷ２−１は、電流増幅部５５の出力と積分器５２の入力の間に接続されており、必要に応じて電流増幅部５５の出力と積分器５２の入力との電気的接続を遮断する。
【００３０】
積分器５２は、スイッチＳＷ１と積分容量５６と演算増幅器５７とを備えている。演算増幅器５７の反転入力は（スイッチＳＷ２−１を介して）電流増幅部５５の出力に接続されており、非反転入力はリセット電圧Ｖｒｓｔが供給される端子に接続されている。ここで、リセット電圧Ｖｒｓｔとは、ランプ動作を行わない場合にランプ波発生部３４から出力されるランプ波電圧が維持される電圧である。スイッチＳＷ１と積分容量５６は、演算増幅器５７の出力と反転入力の間に並列に接続されている。積分器５２は、電流増幅部５５から出力される電流を積分することでランプ波電圧を生成する。電流増幅部５５から出力される電流は、電流出力ＤＡＣ５４から出力される電流に比例しているので、結果として、積分器５２は、電流出力ＤＡＣ５４から出力される電流を積分する機能を持つことになる。スイッチＳＷ１は、積分容量５６の電荷を放電して積分器５２を初期化するために使用される。積分器５２の出力がランプ波電圧として出力される。
【００３１】
アナログ比較部５３は、演算処理部６のＤＡＣデータ算出部６２との間で補正状態制御データを交換し、ＤＡＣデータ算出部６２と共同して「ＤＡＣ補正動作」を行う制御回路部である。上述のように、「ＤＡＣ補正動作」とは、ＤＡＣデータ算出部６２に設定された傾きデータの値と電流出力ＤＡＣデータの値の間の対応関係を補正する動作である。
【００３２】
アナログ比較部５３は、ランプ波発生部３４から出力されるランプ波電圧の電圧レベルを判定する機能を有している。詳細には、アナログ比較部５３は、それに内蔵した電圧出力ＤＡＣを用いて比較基準電圧を発生し、比較基準電圧とランプ波電圧とを特定のタイミングにおいて比較する。比較基準電圧は、ＤＡＣデータ算出部６２から供給される電圧出力ＤＡＣに応じて生成される。積分器５２の出力とアナログ比較部５３の間にはスイッチＳＷ３が設けられており、「ＤＡＣ補正動作」を行う場合にはスイッチＳＷ３がオン状態に設定される。
【００３３】
上述されたような、電流出力ＤＡＣ５４と積分器５２とを備えた構成のランプ波発生部３４は、ＤＡ変換回路の出力をそのままランプ波電圧として用いる構成と比較して消費電力や面積の増大を抑制できる一方で、温度及び電源電圧の変動及び製造バラツキの影響を抑制することができる。図６の構成のランプ波発生部３４の電流出力ＤＡＣ５４は、単に、ランプ波電圧の増加率を決定する定電流を供給するだけなので高速動作は必要ない。よって、電流出力ＤＡＣ５４は、消費電力が少なく、且つ、小さな面積の回路構成で実現できる。その一方で、温度及び電源電圧の変動によって電流出力ＤＡＣ５４の出力電流や積分器５２の積分容量５６の容量値に変動が発生し、又は、製造バラツキが発生しても、電流出力ＤＡＣデータの値を調節することで、ランプ波電圧の波形（特に、ランプ波電圧の増加率）を容易に所望の波形に制御できる。したがって、温度及び電源電圧の変動及び製造バラツキの影響を抑制することができる。
【００３４】
図６の回路構成において、定電流生成部５１の電流増幅部５５は、動作原理からは必ずしも必要とされない。原理的には、電流出力ＤＡＣ５４から出力される電流をそのまま積分器５２に提供することも可能である。ただし、近年のＣＭＯＳイメージセンサ３においてランプ波電圧に要求される波形スペックを満たすためには、電流増幅部５５を用いて積分器５２に供給される電流の電流レベルを調節することが好ましい。例えば、所望のランプ波電圧の周期ＴＲＡＭＰが１０μｓ、振幅ＶＭＡＸ（波高）が１Ｖであり、且つ、積分容量５６の容量値Ｃとして、半導体装置に集積化し易い１００ｐＦを選択する場合、積分器５２に供給すべき積分電流Ｉの大きさは、
Ｉ＝Ｖ・Ｃ／ｔ
＝１０μＡ
となる。ここで、上述の通り、電流出力ＤＡＣ５４は、アナログ電流端に接続される定電流源の数を調節することで出力電流が可変に構成されており、分解能が例えば１０ビットである場合には、その約５００分の１の２０ｎＡのステップで電流が調節可能でなければならない。しかしながら、２０ｎＡは、ＭＯＳトランジスタのリーク電流に近いレベルであり、実際上、このような小さいステップで電流を調節可能に構成な電流出力ＤＡＣ５４を構成することは、実際上、困難である。電流出力ＤＡＣ５４を相対的に大きな電流レベルの出力電流を生成するように構成する一方で、電流増幅部５５によって電流レベルの変換を行って積分器５２に適した電流レベルを電流を供給する構成を採用することで、このような問題を回避することができる。
【００３５】
以下では、ランプ波発生部３４の定電流生成部５１、積分器５２、アナログ比較部５３及び、演算処理部６のＤＡＣデータ算出部６２の具体的構成の例を説明する。
【００３６】
図７は、定電流生成部５１の電流出力ＤＡＣ５４の回路構成の例を示す回路図である。図７に図示されている電流出力ＤＡＣ５４は、複数の定電流源を備えており、出力端に接続される定電流源の数が電流出力ＤＡＣデータの値に応じて調節される構成を有している。図７の回路構成は、電流出力ＤＡＣデータが（Ｕ＋Ｌ）ビットを有している場合に対応している。
【００３７】
より具体的には、電流出力ＤＡＣ５４は、デコーダ７１と、Ｄフリップフロップ７２、７３と、定電流源７４と、ＰＭＯＳトランジスタ７５、７６と、定電流源７７０〜７７Ｌ−１と、ＰＭＯＳトランジスタ７８、７９とを備えている。
【００３８】
デコーダ７１は、電流出力ＤＡＣデータの上位Ｕビットをデコードして２Ｕ−１ビットの上位ビットデコードデータＤＵ（１）〜ＤＵ（２Ｕ−１）を生成する。Ｄフリップフロップ７２は、上位ビットデコードデータＤＵ（１）〜ＤＵ（２Ｕ−１）をラッチする。一方、Ｄフリップフロップ７３は、電流出力ＤＡＣデータの下位Ｌビットをそのままラッチする。Ｄフリップフロップ７３がラッチした下位Ｌビットは、以下、下位ビットデータＤＬ（０）〜ＤＬ（Ｌ−１）をいう。
【００３９】
定電流源７４及びＰＭＯＳトランジスタ７５、７６は、上位ビットデコードデータＤＵ（１）〜ＤＵ（２Ｕ−１）に応答して電流を生成する第１の定電流回路を構成している。定電流源７４は、いずれも定電流Ｉを出力するように構成されており、定電流源７４の数は２Ｕ−１個である。また、ＰＭＯＳトランジスタ７５、７６は、それぞれ、各定電流源７４に一つずつ設けられている。ＰＭＯＳトランジスタ７５は、そのソースが対応する定電流源７４に接続され、ドレインが接地に接続されている。ＰＭＯＳトランジスタ７５のゲートには、それぞれ、上位ビットデコードデータＤＵ（１）〜ＤＵ（２Ｕ−１）が供給される。一方、ＰＭＯＳトランジスタ７６は、そのソースが対応する定電流源７４に接続され、ドレインがアナログ出力端に接続されている。ＰＭＯＳトランジスタ７６のゲートには、それぞれ、上位ビットデコードデータＤＵ（１）〜ＤＵ（２Ｕ−１）の相補データ／ＤＵ（１）〜／ＤＵ（２Ｕ−１）が供給される。
【００４０】
このような回路構成では、上位ビットデコードデータＤＵ（１）〜ＤＵ（２Ｕ−１）のうち“Ｈ”レベルであるビットの数ＮＵと同一の数の定電流源７４がアナログ出力端に接続され、該アナログ出力端に電流を供給する。例えば、Ｕ＝２であり、定電流源７４の数が３個である場合を考える。この場合に、上位Ｕビットの値が“１０”であれば上位ビットデコードデータＤＵ（０）〜ＤＵ（２）が“Ｈ”レベルになり、ＤＵ（３）が“Ｌ”レベルとなり、結果として、２個の定電流源に相当する２Ｉの電流が定電流源７４からアナログ出力端に供給される。
【００４１】
定電流源７７０〜７７Ｌ−１及びＰＭＯＳトランジスタ７８、７９は、下位ビットデータＤＬ（０）〜ＤＬ（Ｌ−１）に応答して電流を生成する第２の定電流回路を構成している。Ｌ個の定電流源７７は、互いに異なる電流を生成するように構成されている。具体的には、定電流源７７ｉはＩ／２（ｉ＋１）の定電流を出力するように構成されている。ＰＭＯＳトランジスタ７８、７９は、それぞれ、各定電流源７７に一つずつ設けられている。ＰＭＯＳトランジスタ７８は、そのソースが対応する定電流源７７に接続され、ドレインが接地に接続されている。ＰＭＯＳトランジスタ７８のゲートには、それぞれ、下位ビットデータＤＬ（０）〜ＤＬ（Ｌ−１）が供給される。一方、ＰＭＯＳトランジスタ７９は、そのソースが対応する定電流源７７に接続され、ドレインがアナログ出力端に接続されている。ＰＭＯＳトランジスタ７９のゲートには、それぞれ、下位ビットデータＤＬ（０）〜ＤＬ（Ｌ−１）の相補データ／ＤＬ（０）〜／ＤＬ（Ｌ−１）が供給される。
【００４２】
このような回路構成では、下位ビットデータＤＬ（０）〜ＤＬ（Ｌ−１）のうち“Ｈ”レベルである下位ビットデータに対応する定電流源７７がアナログ出力端に接続される。該アナログ出力端に電流を供給する。例えば、Ｌ＝６であり、定電流源７４の数が６個である場合を考える。この場合に、下位Ｌビットの値が“１１００００”であれば（即ち、下位ビットデータＤＬ（０）、ＤＬ（１）が“Ｈ”レベルであり、ＤＬ（２）〜ＤＬ（５）が“Ｌ”レベルである場合には）、トータルでＩ／２＋Ｉ／４の電流が定電流源７７０、７７１からアナログ出力端に供給される。
【００４３】
図７に図示されているような回路構成では、（定電流源７４及びＰＭＯＳトランジスタ７５、７６を含んでいる）第１の定電流回路が電流出力ＤＡＣ５４から出力される電流を粗く調節する役割を果たし、（定電流源７７０〜７７Ｌ−１及びＰＭＯＳトランジスタ７８、７９を含んでいる）第２の定電流回路が電流出力ＤＡＣ５４から出力される電流を細かく調節する役割を果たす。これにより、電流出力ＤＡＣ５４から出力される電流の調節可能範囲を大きくしながら、電流の細かい調節が可能になっている。
【００４４】
図８は、定電流生成部５１の電流増幅部５５と積分器５２の、より具体的な構造を示す図である。図８の回路構成では、電流増幅部５５は、ＮＭＯＳトランジスタ５５ａ、５５ｂを備えているカレントミラーとして構成されている。このカレントミラーのミラー比は、積分器５２に適切な電流レベルの電流が提供されるように調節される。ＮＭＯＳトランジスタ５５ａのドレインとゲートとは電流出力ＤＡＣ５４のアナログ電流出力端に接続され、ソースは接地に接続されている。ＮＭＯＳトランジスタ５５ｂのゲートはＮＭＯＳトランジスタ５５ａのゲート及びドレインに接続され、ソースは接地に接続され、ドレインはスイッチＳＷ２−１に接続される。スイッチＳＷ２−１は、ランプ開始・終了制御信号に応答して、ＮＭＯＳトランジスタ５５ｂのドレインを、バイアス電圧Ｖｒｓｔ２が供給される端子と積分器５２のいずれかに選択的に接続する。ここで、ランプ開始・終了制御信号とは、ランプ波発生部３４から出力されるランプ波電圧の出力開始及び終了を制御するための信号である。ランプ動作（即ち、ランプ波電圧の電圧レベルの増大）を行わない場合には、スイッチＳＷ２−１はＮＭＯＳトランジスタ５５ｂのドレインをバイアス電圧Ｖｒｓｔ２が供給される端子に接続し、これにより、ＮＭＯＳトランジスタ５５ｂを通る電流の電流経路が絶やさないように確保する。一方、ランプ動作を開始するときには、スイッチＳＷ２−１は、電流増幅部５５を積分器５２に電気的に接続する。このような動作は、ランプ動作を開始する際に積分器５２と電流増幅部５５とを接続する信号線を充電する必要性をなくし、高速な電流経路の切り換えを可能にする。
【００４５】
積分器５２は、スイッチＳＷ１と、積分容量５６と、演算増幅器５７と、バイアスアンプ５８と、バッファアンプ５９とを備えている。演算増幅器５７の反転入力は（スイッチＳＷ２−１を介して）電流増幅部５５に接続され、非反転入力はリセット電圧Ｖｒｓｔが供給されている端子に接続されている。スイッチＳＷ１と積分容量５６とは、演算増幅器５７の出力と反転入力の間に並列に接続されている。スイッチＳＷ１は、積分容量５６に蓄積される電荷を放電して積分器５２をリセットするために使用される。バイアスアンプ５８は、スイッチＳＷ２−１に供給されるバイアス電圧Ｖｒｓｔ２を生成する。図８の構成では、バイアスアンプ５８の非反転入力にリセット電圧Ｖｒｓｔが供給されると共に出力が反転入力に接続されており、よって、バイアスアンプ５８は、ボルテッジフォロアとして動作する。バッファアンプ５９は、演算増幅器５７の出力が非反転入力に接続されると共に、出力が反転入力に接続されており、ボルテッジフォロアとして動作する。バッファアンプ５９の出力がランプ波電圧として使用される。図４から理解されるように、ランプ波電圧をＡＤ変換部３３に供給する信号線は負荷容量が大きくなるため、バッファアンプ５９は、十分な駆動能力でランプ波電圧を各ＡＤ変換部３３に供給するために使用される。このような構成の積分器５２は、電流増幅部５５から出力される電流、即ち、電流出力ＤＡＣ５４から出力される電流を積分してランプ波電圧を生成する。
【００４６】
図９は、アナログ比較部５３とＤＡＣデータ算出部６２の構成の例を示すブロック図である。アナログ比較部５３とＤＡＣデータ算出部６２とは、「ＤＡＣ補正動作」を実行するときに中心的な役割を果たす。アナログ比較部５３は、比較基準発生部８５と、ランプ波比較部８６と、補正経路設定部８７とを備えている。
【００４７】
比較基準発生部８５は、ＤＡＣデータ算出部６２から受け取った電圧出力ＤＡＣデータに応答して比較基準電圧を発生し、発生した比較基準電圧をランプ波比較部８６に供給する。電圧出力ＤＡＣデータは、所望のランプ波電圧の傾きに対応した値を有しているデジタルデータであり、この電圧出力ＤＡＣデータから、特定のタイミングでランプ波電圧が有すべき電圧レベルと同一の電圧レベルを有する比較基準電圧が発生される。
【００４８】
ランプ波比較部８６は、ランプ波発生部３４から出力されたランプ波電圧を比較基準発生部８５から受け取った比較基準電圧と比較し、その比較結果を示す比較出力データをＤＡＣデータ算出部６２に送る。ランプ波比較部８６から出力された比較出力データは、「ＤＡＣ補正動作」において使用される。後述のように、ランプ波比較部８６は、ランプ波電圧の増大が始まってから所定の経過時間の経過したタイミングでランプ波電圧と比較基準電圧とを比較する。ランプ波比較部８６は、それに供給された基準クロックをカウントすることによってランプ波電圧と比較基準電圧とを比較するタイミングを決定する。
【００４９】
補正経路設定部８７は、「ＤＡＣ補正動作」が行われる際に、ＤＡＣデータ算出部６２から供給される補正状態制御データに応答してＤＡＣ補正動作に関連する回路を設定する。例えば、補正経路設定部８７は、ＤＡＣ補正動作を行うようにランプ波比較部８６及び比較基準発生部８５を設定すると共に、積分器５２の出力をアナログ比較部５３に接続するスイッチＳＷ３をオン状態にする（図６参照）。スイッチＳＷ３がオン状態にされることで、ランプ波電圧がランプ波比較部８６に積分器５２の出力からランプ波比較部８６に供給される。
【００５０】
図１０は、比較基準発生部８５とランプ波比較部８６の構成を詳細に示すブロック図である。比較基準発生部８５は、抵抗ストリング型の電圧出力ＤＡＣとして構成されており、抵抗ストリング９１と、抵抗選択デコーダ９２と、バッファアンプ９３とを備えている。比較基準発生部８５が生成する比較基準電圧は、ランプ波電圧の振幅や周期に応じて調節する必要がある。抵抗ストリング９１と抵抗選択デコーダ９２とは、比較基準電圧を調節可能にするために用いられる。詳細には、抵抗ストリング９１には図示されない電圧源にからバイアス電圧が供給される。当該電圧源は、ＣＭＯＳイメージセンサ３に内蔵してもよく、また、外部からバイアス電圧を供給してもよい。ＣＭＯＳイメージセンサ３に内蔵される場合、ＣＭＯＳイメージセンサ３の外部に設けられる場合のいずれであっても、精度のよい電圧源を用意することは容易である。抵抗ストリング９１に供給されるバイアス電圧としては、リセット電圧Ｖｒｓｔを用いてもよく、また、リセット電圧Ｖｒｓｔを昇圧又は分圧することで生成された電圧を用いてもよい。抵抗選択デコーダ９２は、電圧出力ＤＡＣデータをデコードして抵抗ストリング９１の抵抗値を選択する。抵抗ストリング９１を用いてバイアス電圧を電圧分割することにより所望の比較基準電圧が生成され、生成された比較基準電圧がバッファアンプ９３を介して出力される。
【００５１】
ランプ波比較部８６は、比較器９４と、カウンタ回路９５と、ラッチ回路９６とを備えている。比較器９４は、積分器５２から出力されるランプ波電圧と、比較基準発生部８５から供給される比較基準電圧とを比較する。ラッチ回路９６は、カウンタ回路９５から供給されるラッチ信号に応じて比較器９４から出力される出力信号をラッチする。カウンタ回路９５は、基準クロックをカウントすることでラッチ回路９６が比較器９４から出力される出力信号をラッチするタイミングを決定する。カウンタ回路９５は、ランプ波電圧の増大が開始されたタイミングから所定数のクロックをカウントするとラッチ信号を活性化し、ラッチ回路９６に比較器９４から出力される出力信号をラッチさせるカウンタ回路９５がカウントするクロック数は、ランプ波電圧と比較基準電圧とを比較すべきタイミングに応じて決定される。ラッチ回路９６の出力は、ランプ波電圧と比較基準電圧との比較結果を示す比較出力データとしてＤＡＣデータ算出部６２に供給される。
【００５２】
図９に戻り、ＤＡＣデータ算出部６２は、変動検知部８１と、ランプゲイン対ＤＡＣコード初期値データ表８２と、ランプゲイン対ＤＡＣコード補正後データ表８３と、補正計算部８４とを備えている。変動検知部８１は、感度露光制御部６１から受け取った傾きデータ（ランプゲイン）、温度センサ５から受け取った温度データ、及び、撮像装置１の電源電圧を示す電源電圧データを監視する。変動検知部８１は、傾きデータ、温度データ及び電源電圧データに所定の程度を超える変動を検知した場合、「ＤＡＣ補正動作」の実行を補正経路設定部８７に指示する。ランプゲイン対ＤＡＣコード初期値データ表８２は、傾きデータの各値に対応する電流出力ＤＡＣデータの初期値を格納している。一方、ランプゲイン対ＤＡＣコード補正後データ表８３は、傾きデータの各値に対応して実際に電流出力ＤＡＣ５４に送られるべき電流出力ＤＡＣデータの値を格納している。補正計算部８４は、ランプ波比較部８６のラッチ回路９６から送られる比較出力データに応じて、ランプゲイン対ＤＡＣコード補正後データ表８３に格納された電流出力ＤＡＣデータの値を最適値に修正又は補正する。
【００５３】
図１１は、補正計算部８４の構成の例を示すブロック図である。補正計算部８４は、傾きデータの各値に対応する電流出力ＤＡＣデータの最適値をバイナリサーチによって決定するように構成されている。具体的には、比較器９４によって得られたランプ波電圧と比較基準電圧との比較結果に応じて現在の電流出力ＤＡＣデータに補正量を加算し、又は、該電流出力ＤＡＣデータから補正量を減算して次の電流出力ＤＡＣデータを算出する。補正量を減少させながら電流出力ＤＡＣデータを繰り返し計算することで、電流出力ＤＡＣデータの最適値が算出される。このような演算を行うために、補正計算部８４は、補正量演算部９７と加減算部９８とを備えている。補正量演算部９７は、加算又は減算すべき補正量を出力する。加減算部９８は、ラッチ回路９６から出力される比較出力データに応じて、補正量演算部９７から受け取った補正量を現在の電流出力ＤＡＣデータに加算し、又は、電流出力ＤＡＣデータから減算することで次の電流出力ＤＡＣデータを算出する。
【００５４】
続いて、「ＤＡＣ補正動作」について詳細に説明する。上述のように、本実施形態では、温度及び電源電圧の変動及び製造バラツキの影響が、電流出力ＤＡＣ５４に供給される電流出力ＤＡＣデータを調節することで吸収される。本実施形態では、傾きデータの各値に対する電流出力ＤＡＣデータの調節を、ランプゲイン対ＤＡＣコード補正後データ表８３に記述された電流出力ＤＡＣデータを補正することで行う。以下に述べられる「ＤＡＣ補正動作」では、傾きデータの各値に対応する電流出力ＤＡＣデータの最適値をバイナリサーチによって決定する。
【００５５】
図１２Ａ、図１２Ｂは、「ＤＡＣ補正動作」の手順の例を示すフローチャートである。本実施形態では、「ＤＡＣ補正動作」が以下の手順で行われる。変動検知部８１が温度、電源電圧、感度及び露光のいずれかの変動を検知した場合、より具体的には、傾きデータ、温度データ及び電源電圧データのいずれかに所定の程度を超える変動を検知した場合、変動検知部８１は、ＤＡＣ補正動作の開始を指示する補正状態制御データをランプ波発生部３４のアナログ比較部５３に送り、撮像装置１を補正動作モードに設定する（ステップＳ０１）。ここで、傾きデータは、測光回路４３によって得られた測光データ、即ち、ＣＭＯＳイメージセンサ３に入射する光の光量に応答して決定されるから、傾きデータの変動を検知することは、ＣＭＯＳイメージセンサ３に入射する光の光量の変動を検知することに対応していることに留意されたい。
【００５６】
続いて、アナログ比較部５３の補正経路設定部８７は、ランプ波比較部８６及び比較基準発生部８５をＤＡＣ補正動作を行う状態に設定すると共に、アナログ比較部５３のランプ波比較部８６と積分器５２との間に設けられたスイッチＳＷ３をオン状態に設定する（ステップＳ０２）。これにより、ランプ波発生部３４は、ランプ波電圧がランプ波比較部８６に供給される状態に設定される。
【００５７】
続いて、感度露光制御部６１によって現時点で設定されている傾きデータに応じて、最初の電流出力ＤＡＣデータが、ランプ波発生部３４の電流出力ＤＡＣ５４に設定される（ステップＳ０３）。より具体的には、現在の傾きデータに対応する電流出力ＤＡＣデータがランプゲイン対ＤＡＣコード補正後データ表８３において検索される。現在の傾きデータに対応する電流出力ＤＡＣデータがランプゲイン対ＤＡＣコード補正後データ表８３に存在する場合、その電流出力ＤＡＣデータが電流出力ＤＡＣ５４に設定される。一方、現在の傾きデータに対応する電流出力ＤＡＣデータがランプゲイン対ＤＡＣコード補正後データ表８３に存在しない場合、ランプゲイン対ＤＡＣコード初期値データ表８２から現在の傾きデータに対応する電流出力ＤＡＣデータの初期値が読みだされ、読み出された初期値がランプゲイン対ＤＡＣコード補正後データ表８３に設定される。更に、設定された電流出力ＤＡＣデータの初期値が電流出力ＤＡＣ５４に設定される。
【００５８】
続いて、現在の傾きデータに応じて選択された電圧出力ＤＡＣデータが、比較基準発生部８５に設定される（ステップＳ０４）。比較基準発生部８５の抵抗選択デコーダ９２では電圧出力ＤＡＣデータに応答して抵抗ストリング９１の抵抗値が選択され、これにより、比較基準発生部８５は、所望の電圧レベルの比較基準電圧を出力する状態に設定される。本実施形態では、ランプゲイン対ＤＡＣコード初期値データ表８２に保存された現在の傾きデータに対応する電流出力ＤＡＣデータの初期値が電圧出力ＤＡＣデータとしてアナログ比較部５３に設定される。
【００５９】
更に、補正計算部８４の補正量演算部９７に、補正量の初期値が設定される（ステップＳ０５）。例えば、電流出力ＤＡＣデータが１０ビットである場合には、５１２が補正量の初期値として補正量演算部９７に設定される。
【００６０】
続いて、ランプ動作、即ち、ランプ波発生部３４の積分器５２から出力されるランプ波電圧の増大が開始され、更に、ランプ動作が開始された後、一定時間がカウントされる（ステップＳ０６）。詳細には、スイッチＳＷ２−１によって電流増幅部５５が積分器５２に接続され、電流増幅部５５により積分器５２に積分電流が流される。すると、積分器５２によって積分電流が積分され、ランプ波電圧が増大し始める。更に、カウンタ回路９５の動作が開始され、カウンタ回路９５は、基準クロックをカウントし始める。
【００６１】
一定時間が経過すると（即ち、カウンタ回路９５が所定数のクロックパルスをカウントすると）、ラッチ信号が活性化され、ラッチ回路９６が比較器９４の出力をラッチする。即ち、ランプ波電圧の出力から一定時間が経過したタイミングにおける比較器９４によるランプ波電圧と比較基準電圧との比較結果がラッチ回路９６にラッチされる（ステップＳ０７）。
【００６２】
続いて、ランプ波電圧と比較基準電圧との比較結果を示す比較出力データがラッチ回路９６から補正計算部８４の加減算部９８に送られる（ステップＳ０８）。
【００６３】
ランプ波電圧が比較基準電圧より大きい場合、加減算部９８は、ランプゲイン対ＤＡＣコード補正後データ表８３に記述された、現在の傾きデータに対応する電流出力ＤＡＣデータから補正量演算部９７に設定された補正値を減じる（ステップＳ１０）。補正値が減じられた電流出力ＤＡＣデータは、再び、電流出力ＤＡＣ５４に設定される。
【００６４】
一方、ランプ波電圧が比較基準電圧より小さい場合、加減算部９８は、ランプゲイン対ＤＡＣコード補正後データ表８３に記述された、現在の傾きデータに対応する電流出力ＤＡＣデータに補正量演算部９７に設定された補正値を加える（ステップＳ１１）。補正値が加えられた電流出力ＤＡＣデータは、再び、電流出力ＤＡＣ５４に設定される。
【００６５】
続いて、現在、補正量演算部９７に設定されている補正値が規定の最小値であるか否かが判断される（ステップＳ１２）。補正量演算部９７に設定されている補正値が規定の最小値でない場合、現在の補正値より小さい補正値が補正量演算部９７に再設定され（ステップＳ１３）、ステップＳ０６〜Ｓ１１の手順が繰り返される。ステップＳ１３では、例えば、現在の補正値の２分の１の値が新たに補正値として補正量演算部９７に設定される。また、既定の最小値は、例えば、１である。このように、補正量演算部９７に設定されている補正値を減少しながら、ランプゲイン対ＤＡＣコード補正後データ表８３に記述された電流出力ＤＡＣデータが補正値を減じながら増減され、現在の傾きデータに対応する電流出力ＤＡＣデータの最適値がバイナリサーチによって探索される。
【００６６】
一方、ステップＳ１２において、現在の補正値が規定の最小値に一致すると判断された場合、現在の傾きデータに対する「ＤＡＣ補正動作」が完了される（ステップＳ１４）。この時点でランプゲイン対ＤＡＣコード補正後データ表８３に記述された、現在の傾きデータに対応する電流出力ＤＡＣデータが最適値であると判断され、ランプゲイン対ＤＡＣコード補正後データ表８３が保存される（ステップＳ１５）。ステップＳ１０〜Ｓ１５の手順により、現在の傾きデータに対応する電流出力ＤＡＣデータの最適値、即ち、ランプ動作が開始された後一定時間が経過したタイミングにおいてランプ波電圧が比較基準電圧に最も近くなる電流出力ＤＡＣデータがランプゲイン対ＤＡＣコード補正後データ表８３に設定される。
【００６７】
他の傾きデータに対する「ＤＡＣ補正動作」が必要である場合、傾きデータが変更されて、ステップＳ０３からステップＳ１５が繰り返して行われる（ステップＳ１６）。
【００６８】
更に、必要に応じて、補間計算が行われてもよい（ステップＳ１７）。ランプゲイン対ＤＡＣコード補正後データ表８３において複数の傾きデータの値について電流出力ＤＡＣデータの最適値が得られている場合、他の傾きデータの値について電流出力ＤＡＣデータの最適値を補間計算によって算出してもよい。補間計算によって得られた電流出力ＤＡＣデータの最適値も、ランプゲイン対ＤＡＣコード補正後データ表８３に保存される。
【００６９】
更に、アナログ比較部５３の補正経路設定部８７は、ランプ波比較部８６及び比較基準発生部８５をＤＡＣ補正動作を停止する状態に設定すると共に、アナログ比較部５３のランプ波比較部８６と積分器５２との間に設けられたスイッチＳＷ３をオフ状態に設定する（ステップＳ１８）。これにより、「ＤＡＣ補正動作」が完了し、撮像装置１は、通常動作を行う通常動作モードに戻される。
【００７０】
図１３は、ＤＡＣ補正動作において、ある傾きデータに対する電流出力ＤＡＣデータの最適値をバイナリサーチによって決定する例を示すタイミングチャートである。図１３において、理想のランプ波電圧の波形が実線で図示されている。ここで、時間ＴＳＴＤは、ランプ動作が開始された後、比較器９４の出力がラッチ回路９６に取り込まれるまでの一定時間であり、時間ＴＳＴＤは、カウンタ回路９５が基準クロックの所定数のクロックパルスをカウントすることで確保される。比較基準発生部８５に供給される電圧出力ＤＡＣデータは、ランプ波電圧が理想の波形を有している場合に、比較基準電圧が、ランプ動作が開始されてから一定時間ＴＳＴＤが経過した後の当該ランプ波電圧の電圧レベルに一致するように決定される。
【００７１】
最初の電流出力ＤＡＣデータが電流出力ＤＡＣ５４に設定された後、ランプ動作が開始される。ランプ動作の開始時には、積分器５２をリセットするスイッチＳＷ１がオン状態からオフ状態に切り替えられると共にスイッチＳＷ２−１によって電流増幅部５５が積分器５２に接続される。初回のランプ動作におけるランプ波電圧の波形が破線で図示されている。
【００７２】
初回のランプ動作においては、ランプ動作が開始されてから一定時間ＴＳＴＤを経過しても、ランプ波電圧が比較基準電圧を超えない。この場合、比較器９４の出力は“０”に維持される。ラッチ回路９６は、比較器９４の出力をラッチし、比較出力データとして“０”を出力する。加減算部９８は、最初の電流出力ＤＡＣデータに補正量演算部９７に設定されている最初の補正量（例えば、５１２）を加えて２回目のランプ動作において使用される電流出力ＤＡＣデータを算出し、ランプゲイン対ＤＡＣコード補正後データ表８３に書き込む。更に、補正量演算部９７に設定されている補正量が（例えば、２５６に）減じられる。
【００７３】
続いて、算出された電流出力ＤＡＣデータが電流出力ＤＡＣ５４に設定され、２回目のランプ動作が行われる。２回目のランプ動作では、ランプ波電圧が速く上昇し、時刻ｔ１においてランプ波電圧が比較基準電圧を超える。この場合、比較器９４の出力は“１”に反転される。ラッチ回路９６は、一定時間ＴＳＴＤを経過した時点で比較器９４の出力をラッチし、比較出力データとして“１”を出力する。加減算部９８は、２回目の電流出力ＤＡＣデータから補正量演算部９７に設定されている補正量（例えば、２５６）を減じて３回目のランプ動作において使用される電流出力ＤＡＣデータを算出し、ランプゲイン対ＤＡＣコード補正後データ表８３に書き込む。更に、補正量演算部９７に設定されている補正量が（例えば、１２８に）減じられる。
【００７４】
更に続いて、算出された電流出力ＤＡＣデータが再度に電流出力ＤＡＣ５４に設定され、３回目のランプ動作が行われる。３回目のランプ動作では、ランプ波電圧が２回目のランプ動作よりも遅く上昇し、ランプ動作が開始されてから一定時間ＴＳＴＤを経過してもランプ波電圧が比較基準電圧を超えない。この場合、比較器９４の出力は“０”に維持される。ラッチ回路９６は、比較器９４の出力をラッチし、比較出力データとして“０”を出力する。加減算部９８は、２回目の電流出力ＤＡＣデータに補正量演算部９７に設定されている補正量（例えば、１２８）を加えて４回目のランプ動作において使用される電流出力ＤＡＣデータを算出し、ランプゲイン対ＤＡＣコード補正後データ表８３に書き込む。更に、補正量演算部９７に設定されている補正量が（例えば、６４に）減じられる。
【００７５】
以下、同様の手順で、補正量が１まで減少するまで電流出力ＤＡＣデータが逐次に算出される。これにより、最終的に電流出力ＤＡＣデータの最適値が決定される。決定された電流出力ＤＡＣデータの最適値は、ランプゲイン対ＤＡＣコード補正後データ表８３に書き込まれる。
【００７６】
「ＤＡＣ補正動作」が完了した後、撮像装置１は、通常動作を行う通常動作モードに戻される。図１４は、通常動作を行う場合の動作を示している。通常動作では、感度露光制御部６１によって傾きデータが算出され、更に、該傾きデータに対応する電流出力ＤＡＣデータがランプゲイン対ＤＡＣコード補正後データ表８３から読み出される。読みだされた電流出力ＤＡＣデータが電流出力ＤＡＣ５４に設定され、所望の波形のランプ波電圧が発生されて各ＡＤ変換部３３に供給される。各ＡＤ変換部３３では、供給されたランプ波電圧を用いてＡＤ変換が行われる。
【００７７】
以上に説明されているように、本実施形態では、電流出力ＤＡＣ５４によって電流出力ＤＡＣデータに対応する電流レベルの電流が生成されると共に、該電流の積分に対応するランプ波電圧が積分器５２によって生成される。このような回路構成は、ＤＡ変換回路の出力をそのままランプ波電圧として用いる回路構成と比較して消費電力や面積の増大を抑制できる一方で、温度及び電源電圧の変動及び製造バラツキの影響を抑制することができる。温度及び電源電圧の変動によって電流出力ＤＡＣ５４の出力電流や積分器５２の積分容量５６の容量値に変動が発生し、又は、製造バラツキが発生しても、電流出力ＤＡＣ５４に供給される電流出力ＤＡＣデータの値を調節することで、温度及び電源電圧の変動及び製造バラツキの影響を抑制することができる。
【００７８】
図１５は、第１実施形態におけるランプ波発生部３４（図８参照）の好適なレイアウトの例を示す概念図である。図１５において、ｘ軸が横方向、ｙ軸が縦方向に規定されている。図１５において、符号１０１は、電流出力ＤＡＣデータ、ＤＡＣデータ転送クロック、及びリセット信号に対してシリアルパラレル変換を行うシリアルパラレル変換回路を示しており、符号１０２は、ＥＳＤ保護回路を示しており、符号１０３は、リセット電圧Ｖｒｓｔを外部から入力するために用いられるリセット電圧入力パッドを示している。図１５に図示されているように、バイアスアンプ５８とスイッチＳＷ１と増幅器５７とがｘ軸方向に並んで配置されると共に、それらに隣接して、電流出力ＤＡＣ５４、電流増幅部５５、スイッチＳＷ２＿１、積分容量５６、及びバッファアンプ５９がｘ軸方向に並んで配置されている。増幅器５７は、積分容量５６にｙ軸方向に隣接して位置しており、バイアスアンプ５８は、電流増幅部５５及びスイッチＳＷ１にｙ軸方向に隣接して位置している。図１５に図示されているようなレイアウトは、ランプ波発生部３４の面積を小さくするために好適である。
【００７９】
第２の実施形態：
第２の実施形態では、図１６に図示されているように、ランプ波電圧が、一旦リセット電圧Ｖｒｓｔから所定のオフセット電圧まで減少された後に、所望の要求電圧レベルまで増大されるような波形で生成される。これに伴い、図１７〜図１９に図示されているように、ランプ波発生部３４Ａ及びＤＡＣデータ算出部６２Ａの構成と動作が変更される。以下、第２の実施形態におけるランプ波発生部３４Ａ及びＤＡＣデータ算出部６２Ａの構成と動作、特に「ＤＡＣ補正動作」について説明する。
【００８０】
図１７は、第２の実施形態におけるランプ波発生部３４Ａの構成を概略的に示すブロック図である。第２の実施形態では、ランプ波発生部３４Ａに、正側定電流生成部５１−１と負側定電流生成部５１−２が設けられる。積分器５２、アナログ比較部５３の構成は、第１の実施形態のランプ波発生部３４（図６参照）と同じである。
【００８１】
正側定電流生成部５１−１は、ランプ波電圧を増大させる積分電流を積分器５２に提供するための回路部であり、ＤＡＣデータ算出部６２Ａから供給される正側電流出力ＤＡＣデータに対応する積分電流を積分器５２に出力する。定電流生成部５１−１は、電流出力ＤＡＣ５４−１と、電流増幅部５５−１と、スイッチＳＷ２−１とを備えている。電流出力ＤＡＣ５４−１は、正側電流出力ＤＡＣデータの値に対応する電流を出力するＤＡ変換回路である。電流出力ＤＡＣ５４−１の回路構成は、例えば、図７に図示されている電流出力ＤＡＣ５４の回路構成と同一であってもよい。電流増幅部５５−１は、電流出力ＤＡＣ５４から出力される電流に比例した電流を出力する。電流増幅部５５−１は、電流出力ＤＡＣ５４−１の出力電流レベルと積分器５２の入力電流レベルとを整合させるために使用される。電流増幅部５５−１の増幅率は、電流出力ＤＡＣ５４−１から出力される電流よりも小さな電流を電流増幅部５５−１が出力するように調節される。スイッチＳＷ２−１は、電流増幅部５５−１の出力と積分器５２の入力の間に接続されており、必要に応じて電流増幅部５５−１の出力と積分器５２の入力との電気的接続を遮断する。
【００８２】
一方、負側定電流生成部５１−２は、ランプ波電圧を減少させるための積分電流を積分器５２に提供するための回路部であり、ＤＡＣデータ算出部６２Ａから供給される負側電流出力ＤＡＣデータに対応する積分器５２に出力する。定電流生成部５１−２は、電流出力ＤＡＣ５４−２と、電流増幅部５５−２と、スイッチＳＷ２−２とを備えている。電流出力ＤＡＣ５４−２は、負側電流出力ＤＡＣデータの値に対応する電流を出力するＤＡ変換回路である。電流出力ＤＡＣ５４−２の回路構成は、例えば、図７に図示されている電流出力ＤＡＣ５４の回路構成と同一であってもよい。電流増幅部５５−２は、電流出力ＤＡＣ５４から出力される電流に比例した電流を出力する。電流増幅部５５−２は、電流出力ＤＡＣ５４−１の出力電流レベルと積分器５２の入力電流レベルとを整合させるために使用される。電流増幅部５５−２の増幅率は、電流出力ＤＡＣ５４−１から出力される電流よりも小さな電流を電流増幅部５５−２が出力するように調節される。スイッチＳＷ２−２は、電流増幅部５５−２の出力と積分器５２の入力の間に接続されており、必要に応じて電流増幅部５５−２の出力と積分器５２の入力との電気的接続を遮断する。
【００８３】
図１８は、第２の実施形態における電流増幅部５５−１、５５−２の構成の具体例を示す回路図である。本実施形態では、電流増幅部５５−１は、ＮＭＯＳトランジスタ５５ａ、５５ｂを備えているカレントミラーとして構成されている。このカレントミラーのミラー比は、積分器５２に適切な電流レベルの電流が提供されるように調節される。ＮＭＯＳトランジスタ５５ａのドレインとゲートとは電流出力ＤＡＣ５４−１のアナログ電流出力端に接続され、ソースは接地に接続されている。ＮＭＯＳトランジスタ５５ｂのゲートはＮＭＯＳトランジスタ５５ａのゲート及びドレインに接続され、ソースは接地に接続され、ドレインはスイッチＳＷ２−１に接続される。
【００８４】
電流増幅部５５−２は、ＮＭＯＳトランジスタ５５ｃ、５５ｄと、ＰＭＯＳトランジスタ５５ｅ、５５ｆとを備えている。ＮＭＯＳトランジスタ５５ｃ、５５ｄは、第１のカレントミラーを構成しており、ＰＭＯＳトランジスタ５５ｅ、５５ｆは、該第１のカレントミラーに接続された第２のカレントミラーを構成している。これらのカレントミラーのミラー比は、積分器５２に適切な電流レベルの電流が提供されるように調節される。ＮＭＯＳトランジスタ５５ｃのドレインとゲートとは電流出力ＤＡＣ５４−２のアナログ電流出力端に接続され、ソースは接地に接続されている。ＮＭＯＳトランジスタ５５ｄのゲートはＮＭＯＳトランジスタ５５ｃのゲート及びドレインに接続され、ソースは接地に接続され、ドレインはＰＭＯＳトランジスタ５５ｅのドレインに接続される。ＰＭＯＳトランジスタ５５ｅは、ドレインとゲートがＮＭＯＳトランジスタ５５ｃのドレインに接続され、ソースが電源電圧ＶＤＤが供給される端子に接続されている。ＰＭＯＳトランジスタ５５ｆのゲートはＰＭＯＳトランジスタ５５ｅのゲート及びドレインに接続され、ソースは電源電圧ＶＤＤが供給される端子に接続され、ドレインはスイッチＳＷ２−２に接続される。
【００８５】
スイッチＳＷ２−１及びＳＷ２−２は、スイッチランプ開始・終了制御信号に応答して、ＮＭＯＳトランジスタ５５ｂ及びＰＭＯＳトランジスタ５５ｆのドレインを、バイアス電圧Ｖｒｓｔ２が供給される端子と積分器５２のいずれかに選択的に接続する。ランプ動作が行われない場合には、スイッチＳＷ２−１はＮＭＯＳトランジスタ５５ｂのドレインをバイアス電圧Ｖｒｓｔ２が供給される端子に接続し、スイッチＳＷ２−１はＰＭＯＳトランジスタ５５ｆのバイアス電圧Ｖｒｓｔ２が供給される端子に接続する。これにより、ＮＭＯＳトランジスタ５５ｂ及びＰＭＯＳトランジスタ５５ｆを流れる電流の電流経路が絶やさないように確保する。一方、ランプ動作（即ち、ランプ波電圧の電圧レベルの増大）を開始するときには、スイッチＳＷ２−１は、電流増幅部５５−１を積分器５２に電気的に接続し、スイッチＳＷ２−２は、電流増幅部５５−２を積分器５２に電気的に接続する。このような動作は、ランプ波電圧の出力を開始する際に積分器５２と電流増幅部５５−１、５５−２とを接続する信号線を充電する必要性をなくし、高速な電流経路の切り換えを可能にする。
【００８６】
図１６を再度に参照して、第２の実施形態では、ランプ動作において、正側定電流生成部５１−１のスイッチＳＷ２−１と負側定電流生成部５１−２のスイッチＳＷ２−２を適切なタイミングで制御することで、ランプ波電圧が、一旦リセット電圧Ｖｒｓｔから所定のオフセット電圧まで減少された後に、所望の要求電圧レベルまで増大されるような波形で生成される。ランプ動作の開始後の最初の期間（第１期間）では、リセット制御信号により、スイッチＳＷ１がオフ状態に設定されると共に、オフセット制御信号により、スイッチＳＷ２−２がオン状態に設定される。これにより、負側定電流生成部５１−２によって積分器５２に積分電流が提供され、積分器５２の出力、即ち、ランプ波電圧が低下する。ランプ波電圧が所望のオフセット電圧に到達すると、スイッチＳＷ２−２がオフ状態に設定される。その後、次の期間（第２期間）では、ランプ波電圧が該オフセット電圧に維持される。その次の期間（第３期間）においては、スイッチＳＷ２−１がオン状態に設定され、ランプ波電圧が増大される。ランプ波電圧が所望の電圧レベルに到達すると、スイッチＳＷ２−１がオフ状態に設定される。その後、スイッチＳＷ１がオンされることで積分器５２がリセットされ、積分器５２から出力されるランプ波電圧がリセット電圧Ｖｒｓｔに戻る。
【００８７】
図１９は、第２の実施形態におけるＤＡＣデータ算出部６２Ａの構成の例を示すブロック図である。本実施形態では、ＤＡＣデータ算出部６２Ａが、電流出力ＤＡＣ５４−１に正側電流出力ＤＡＣデータを供給すると共に電流出力ＤＡＣ５４−２に負側電流出力ＤＡＣデータを供給するように構成される。これに伴い、ランプゲイン対ＤＡＣコード初期値データ表８２に、正側初期値データ表８２Ａと負側初期値データ表８２Ｂとが用意される。また、ランプゲイン対ＤＡＣコード補正後データ表８３に、正側補正後データ表８３Ａと負側補正後データ表８３Ｂ都が用意される。正側初期値データ表８２Ａは、傾きデータの各値に対応する正側電流出力ＤＡＣデータの初期値を格納しており、負側初期値データ表８２Ｂは、傾きデータの各値に対応する負側電流出力ＤＡＣデータの初期値を格納している。正側補正後データ表８３Ａは、傾きデータの各値に対応して実際に電流出力ＤＡＣ５４−１に送られるべき正側電流出力ＤＡＣデータの値を格納しており、負側補正後データ表８３Ｂは、傾きデータの各値に対応して実際に電流出力ＤＡＣ５４−２に送られるべき負側電流出力ＤＡＣデータの値を格納している。補正計算部８４は、ランプ波比較部８６のラッチ回路９６から送られる比較出力データに応じて、それぞれ正側補正後データ表８３Ａ及び負側補正後データ表８３Ｂに格納された正側電流出力ＤＡＣデータ及び負側電流出力ＤＡＣデータの値を最適値に修正又は補正する。
【００８８】
図２０Ａ乃至図２０Ｅは、第２の実施形態における「ＤＡＣ補正動作」の手順を示すフローチャートである。第２の実施形態では、正側補正後データ表８３Ａに保存されている正側電流出力ＤＡＣデータが、ランプ動作においてランプ波電圧が上昇する速さを規定し、負側補正後データ表８３Ｂに記憶されている負側電流出力ＤＡＣデータが、ランプ波電圧が低下する早さを規定する。したがって、第２の実施形態では、正側補正後データ表８３Ａ及び負側補正後データ表８３Ｂの補正が行われる。以下、第２の実施形態における「ＤＡＣ補正動作」について詳細に説明する。
【００８９】
変動検知部８１が温度、電源電圧、感度及び露光のいずれかの変動を検知した場合、（即ち、傾きデータ、温度データ、及び、電源電圧データのいずれかに所定の程度を超える変動を検知した場合）、変動検知部８１は、ＤＡＣ補正動作の開始を指示する補正状態制御データをランプ波発生部３４のアナログ比較部５３に送り、撮像装置１を補正動作モードに設定する（ステップＳ２０）。
【００９０】
更に、アナログ比較部５３の補正経路設定部８７は、ランプ波比較部８６及び比較基準発生部８５をＤＡＣ補正動作を行う状態に設定すると共に、アナログ比較部５３のランプ波比較部８６と積分器５２との間に設けられたスイッチＳＷ３をオン状態に設定する（ステップＳ２１）。これにより、ランプ波発生部３４は、ランプ波電圧がランプ波比較部８６に供給される状態に設定される。
【００９１】
続いて、負側補正後データ表８３Ｂの補正が行われる（ステップＳ２２）。図２０Ｂ及び図２０Ｃは、負側補正後データ表８３Ｂの補正の手順を示すフローチャートである。負側補正後データ表８３Ｂの補正は、第１の実施形態におけるランプゲイン対ＤＡＣコード補正後データ表８３の補正と同様にバイナリサーチによって行われる。
【００９２】
詳細には、感度露光制御部６１によって現時点で設定されている傾きデータに応じて、最初の負側電流出力ＤＡＣデータが、ランプ波発生部３４の負側電流出力ＤＡＣ５４−２に設定される（ステップＳ３１）。より具体的には、現在の傾きデータに対応する負側電流出力ＤＡＣデータが負側補正後データ表８３Ｂにおいて検索される。現在の傾きデータに対応する負側電流出力ＤＡＣデータが負側補正後データ表８３Ｂに存在する場合、その負側電流出力ＤＡＣデータが電流出力ＤＡＣ５４−２に設定される。一方、現在の傾きデータに対応する負側電流出力ＤＡＣデータが負側補正後データ表８３Ｂに存在しない場合、負側初期値データ表８２Ｂから現在の傾きデータに対応する負側電流出力ＤＡＣデータの初期値が読みだされ、読み出された初期値が負側補正後データ表８３Ｂに設定される。更に、設定された負側電流出力ＤＡＣデータの初期値が電流出力ＤＡＣ５４−２に設定される。
【００９３】
続いて、現在の傾きデータに応じて選択された電圧出力ＤＡＣデータが、比較基準発生部８５に設定される（ステップＳ３２）。ステップＳ３２では、負側初期値データ表８２Ｂに保存された現在の傾きデータに対応する負側電流出力ＤＡＣデータの初期値が電圧出力ＤＡＣデータとしてアナログ比較部５３に設定される。比較基準発生部８５の抵抗選択デコーダ９２では電圧出力ＤＡＣデータに応答して抵抗ストリング９１の抵抗値が選択され、これにより、比較基準発生部８５は、所望のオフセット電圧レベルに対応する比較基準電圧を出力する状態に設定される。
【００９４】
更に、補正計算部８４の補正量演算部９７に、補正量の初期値が設定される（ステップＳ３３）。例えば、負側電流出力ＤＡＣデータが１０ビットである場合には、５１２が補正量の初期値として補正量演算部９７に設定される。
【００９５】
続いて、ランプ波発生部３４の積分器５２から出力されるランプ波電圧の低下が開始され、その後、一定時間がカウントされる（ステップＳ３４）。詳細には、スイッチＳＷ２−２によって電流増幅部５５−２が積分器５２に接続され、電流増幅部５５−２により積分器５２に積分電流が流される。すると、積分器５２によって積分電流が積分され、ランプ波電圧が低下し始める。更に、カウンタ回路９５の動作が開始され、カウンタ回路９５は、基準クロックをカウントし始める。
【００９６】
一定時間が経過すると（即ち、カウンタ回路９５が所定数のクロックパルスをカウントすると）、ラッチ信号が活性化され、ラッチ回路９６が比較器９４の出力をラッチする。即ち、ランプ波電圧の低下の開始から一定時間が経過したタイミングにおける比較器９４によるランプ波電圧と比較基準電圧との比較結果がラッチ回路９６にラッチされる（ステップＳ３５）。
【００９７】
続いて、ランプ波電圧と比較基準電圧との比較結果を示す比較出力データがラッチ回路９６から補正計算部８４の加減算部９８に送られる（ステップＳ３６）。
【００９８】
ランプ波電圧が比較基準電圧より小さい場合（ステップＳ３７：Ｙ）、加減算部９８は、負側補正後データ表８３Ｂに記述された、現在の傾きデータに対応する負側電流出力ＤＡＣデータから補正量演算部９７に設定された補正値を減じる（ステップＳ３８）。補正値が減じられた負側電流出力ＤＡＣデータは、再び、負側定電流生成部５４−２の電流出力ＤＡＣ５４−２に設定される。
【００９９】
一方、ランプ波電圧が比較基準電圧より小さい場合（ステップＳ３７：Ｎ）、加減算部９８は、負側補正後データ表８３Ｂに記述された、現在の傾きデータに対応する負側電流出力ＤＡＣデータに補正量演算部９７に設定された補正値を加える（ステップＳ３９）。補正値が加えられた負側電流出力ＤＡＣデータは、再び、電流出力ＤＡＣ５４−２に設定される。
【０１００】
続いて、現在、補正量演算部９７に設定されている補正値が規定の最小値であるか否かが判断される（ステップＳ４０）。補正量演算部９７に設定されている補正値が規定の最小値でない場合、現在の補正値より小さい補正値が補正量演算部９７に再設定され（ステップＳ４１）、ステップＳ３４〜Ｓ３９の手順が繰り返される。ステップＳ４１では、例えば、現在の補正値の２分の１の値が新たに補正値として補正量演算部９７に設定される。このように、補正量演算部９７に設定されている補正値を減少しながら、負側補正後データ表８３Ｂに記述された負側電流出力ＤＡＣデータが補正値を減じながら増減され、現在の傾きデータに対応する負側電流出力ＤＡＣデータの最適値がバイナリサーチによって探索される。
【０１０１】
一方、ステップＳ４０において、現在の補正値が規定の最小値に一致すると判断された場合、現在の傾きデータに対する負側補正後データ表８３Ｂの補正が完了され、負側補正後データ表８３Ｂが保存される（ステップＳ４２）。ステップＳ３１〜Ｓ４２の手順により、現在の傾きデータに対応する負側電流出力ＤＡＣデータの最適値、即ち、ランプ波電圧の低下が開始された後一定時間が経過したタイミングにおいてランプ波電圧が比較基準電圧に最も近くなる負側電流出力ＤＡＣデータが負側補正後データ表８３Ｂに設定される。
【０１０２】
他の傾きデータに対して負側補正後データ表８３Ｂの補正が必要である場合、傾きデータが変更されて、ステップＳ３１からステップＳ４２が繰り返して行われる（ステップＳ４３）。
【０１０３】
更に、必要に応じて、補間計算が行われてもよい（ステップＳ４４）。負側補正後データ表８３Ｂにおいて複数の傾きデータの値について負側電流出力ＤＡＣデータの最適値が得られている場合、他の傾きデータの値について負側電流出力ＤＡＣデータの最適値を補間計算によって算出してもよい。補間計算によって得られた負側電流出力ＤＡＣデータの最適値も、負側補正後データ表８３Ｂに保存される。
【０１０４】
以上で、負側補正後データ表８３Ｂの補正（ステップＳ２２）が完了する。
【０１０５】
図２０Ａに図示されているように、更に、正側補正後データ表８３Ａの補正が行われる（ステップＳ２３）。図２０Ｄ及び図２０Ｅは、正側補正後データ表８３Ａの補正の手順を示すフローチャートである。正側補正後データ表８３Ａの補正は、上述の負側補正後データ表８３Ｂの補正と同様の手順で行われる。
【０１０６】
詳細には、感度露光制御部６１によって現時点で設定されている傾きデータに応じて、最初の正側電流出力ＤＡＣデータが、ランプ波発生部３４の正側電流出力ＤＡＣ５４−１に設定される（ステップＳ５１）。より具体的には、現在の傾きデータに対応する正側電流出力ＤＡＣデータが正側補正後データ表８３Ａにおいて検索される。現在の傾きデータに対応する正側電流出力ＤＡＣデータが正側補正後データ表８３Ａに存在する場合、その正側電流出力ＤＡＣデータが電流出力ＤＡＣ５４−１に設定される。一方、現在の傾きデータに対応する正側電流出力ＤＡＣデータが正側補正後データ表８３Ａに存在しない場合、正側初期値データ表８２Ａから現在の傾きデータに対応する正側電流出力ＤＡＣデータの初期値が読みだされ、読み出された初期値が正側補正後データ表８３Ａに設定される。更に、設定された正側電流出力ＤＡＣデータの初期値が電流出力ＤＡＣ５４−１に設定される。
【０１０７】
続いて、現在の傾きデータに応じて選択された電圧出力ＤＡＣデータが、比較基準発生部８５に設定される（ステップＳ５２）。ステップＳ５２では、正側初期値データ表８２Ａに保存された現在の傾きデータに対応する正側電流出力ＤＡＣデータの初期値が電圧出力ＤＡＣデータとしてアナログ比較部５３に設定される。比較基準発生部８５の抵抗選択デコーダ９２では電圧出力ＤＡＣデータに応答して抵抗ストリング９１の抵抗値が選択され、これにより、比較基準発生部８５は、所望のランプ波電圧レベルに対応する比較基準電圧を出力する状態に設定される。
【０１０８】
更に、補正計算部８４の補正量演算部９７に、補正量の初期値が設定される（ステップＳ５３）。例えば、正側電流出力ＤＡＣデータが１０ビットである場合には、５１２が補正量の初期値として補正量演算部９７に設定される。
【０１０９】
続いて、ランプ波発生部３４の積分器５２から出力されるランプ波電圧の増加が開始され、その後、一定時間がカウントされる（ステップＳ５４）。詳細には、スイッチＳＷ２−２によって電流増幅部５５−２が積分器５２に接続され、電流増幅部５５−２により積分器５２に積分電流が流される。すると、積分器５２によって積分電流が積分され、ランプ波電圧が増加し始める。更に、カウンタ回路９５の動作が開始され、カウンタ回路９５は、基準クロックをカウントし始める。
【０１１０】
一定時間が経過すると（即ち、カウンタ回路９５が所定数のクロックパルスをカウントすると）、ラッチ信号が活性化され、ラッチ回路９６が比較器９４の出力をラッチする。即ち、ランプ波電圧の低下の開始から一定時間が経過したタイミングにおける比較器９４によるランプ波電圧と比較基準電圧との比較結果がラッチ回路９６にラッチされる（ステップＳ５５）。
【０１１１】
続いて、ランプ波電圧と比較基準電圧との比較結果を示す比較出力データがラッチ回路９６から補正計算部８４の加減算部９８に送られる（ステップＳ５６）。
【０１１２】
ランプ波電圧が比較基準電圧より大きい場合（ステップＳ５７：Ｙ）、加減算部９８は、正側補正後データ表８３Ａに記述された、現在の傾きデータに対応する正側電流出力ＤＡＣデータから補正量演算部９７に設定された補正値を減じる（ステップＳ５８）。補正値が減じられた正側電流出力ＤＡＣデータは、再び、正側定電流生成部５４−１の電流出力ＤＡＣ５４−１に設定される。
【０１１３】
一方、ランプ波電圧が比較基準電圧より小さい場合（ステップＳ５７：Ｎ）、加減算部９８は、正側補正後データ表８３Ａに記述された、現在の傾きデータに対応する正側電流出力ＤＡＣデータに補正量演算部９７に設定された補正値を加える（ステップＳ５９）。補正値が加えられた正側電流出力ＤＡＣデータは、再び、電流出力ＤＡＣ５４−１に設定される。
【０１１４】
続いて、現在、補正量演算部９７に設定されている補正値が規定の最小値であるか否かが判断される（ステップＳ６０）。補正量演算部９７に設定されている補正値が規定の最小値でない場合、現在の補正値より小さい補正値が補正量演算部９７に再設定され（ステップＳ６１）、ステップＳ５４〜Ｓ５９の手順が繰り返される。ステップＳ６１では、例えば、現在の補正値の２分の１の値が新たに補正値として補正量演算部９７に設定される。このように、補正量演算部９７に設定されている補正値を減少しながら、正側補正後データ表８３Ａに記述された正側電流出力ＤＡＣデータが補正値を減じながら増減され、現在の傾きデータに対応する正側電流出力ＤＡＣデータの最適値がバイナリサーチによって探索される。
【０１１５】
一方、ステップＳ６０において、現在の補正値が規定の最小値に一致すると判断された場合、現在の傾きデータに対する正側補正後データ表８３Ａの補正が完了され、正側補正後データ表８３Ａが保存される（ステップＳ６２）。ステップＳ５１〜Ｓ６２の手順により、現在の傾きデータに対応する正側電流出力ＤＡＣデータの最適値、即ち、ランプ波電圧の増加が開始された後一定時間が経過したタイミングにおいてランプ波電圧が比較基準電圧に最も近くなる正側電流出力ＤＡＣデータが正側補正後データ表８３Ａに設定される。
【０１１６】
他の傾きデータに対して正側補正後データ表８３Ａの補正が必要である場合、傾きデータが変更されて、ステップＳ５１からステップＳ６２が繰り返して行われる（ステップＳ６３）。
【０１１７】
更に、必要に応じて、補間計算が行われてもよい（ステップＳ６４）。正側補正後データ表８３Ａにおいて複数の傾きデータの値について正側電流出力ＤＡＣデータの最適値が得られている場合、他の傾きデータの値について正側電流出力ＤＡＣデータの最適値を補間計算によって算出してもよい。補間計算によって得られた正側電流出力ＤＡＣデータの最適値も、正側補正後データ表８３Ａに保存される。
【０１１８】
以上で、正側補正後データ表８３Ａの補正（ステップＳ２３）が完了する。更に、アナログ比較部５３の補正経路設定部８７は、ランプ波比較部８６及び比較基準発生部８５をＤＡＣ補正動作を停止する状態に設定すると共に、アナログ比較部５３のランプ波比較部８６と積分器５２との間に設けられたスイッチＳＷ３をオフ状態に設定する（ステップＳ２４）。これにより、「ＤＡＣ補正動作」が完了する。
【０１１９】
なお、図２０Ａのフローチャートでは、負側補正後データ表８３Ｂの補正が正側補正後データ表８３Ａの補正の後に行われるが、補正の順序が逆になってもよい。
【０１２０】
図２１は、第２実施形態におけるランプ波発生部３４Ａ（図１７参照）の好適なレイアウトの例を示す概念図である。図２１において、ｘ軸が横方向、ｙ軸が縦方向に規定されている。図２１において、符号１０１は、電流出力ＤＡＣデータ、ＤＡＣデータ転送クロック、及びリセット信号に対してシリアルパラレル変換を行うシリアルパラレル変換回路を示しており、符号１０２は、ＥＳＤ保護回路を示しており、符号１０３は、リセット電圧Ｖｒｓｔを外部から入力するために用いられるリセット電圧入力パッドを示している。
【０１２１】
図２１に図示されているように、電流出力ＤＡＣ５４−１、５４−２がｙ軸方向に並んで配置されている。電流出力ＤＡＣ５４−１、５４−２にｘ軸方向に隣接して、バイアスアンプ５８、電流増幅部５５−１、５５−２、スイッチＳＷ２＿１、ＳＷ＿２及びスイッチＳＷ１を含む回路ブロックが配置されている。当該回路ブロックにおいて、電流増幅部５５−１、５５−２にｘ軸方向に並んでスイッチＳＷ２＿１、ＳＷ＿２が配置されており、更に、電流増幅部５５−１、５５−２、及び、スイッチＳＷ２＿１、ＳＷ＿２が設けられた領域にｙ軸方向に隣接してバイアスアンプ５８が配置されている。更に該回路ブロックにｘ軸方向に隣接して増幅器５７及び積分容量５６が配置されている。図２１に図示されているようなレイアウトは、ランプ波発生部３４の面積を小さくするために好適である。
【０１２２】
本実施形態においても、電流出力ＤＡＣ５４−１、５４−２によって正側電流出力ＤＡＣデータ及び負側電流出力ＤＡＣデータに対応する電流レベルの積分電流が生成されると共に、該電流の積分に対応するランプ波電圧が積分器５２によって生成される。このような回路構成は、ＤＡ変換回路の出力をそのままランプ波電圧として用いる回路構成と比較して消費電力や面積の増大を抑制できる一方で、温度及び電源電圧の変動及び製造バラツキの影響を抑制することができる。温度及び電源電圧の変動によって電流出力ＤＡＣ５４−１、５４−２の出力電流や積分器５２の積分容量５６の容量値に変動が発生し、又は、製造バラツキが発生しても、正側電流出力ＤＡＣデータ及び負側電流出力ＤＡＣデータの値を調節することで、温度及び電源電圧の変動及び製造バラツキの影響を抑制することができる。
【０１２３】
第３の実施形態：
図２２〜図２４は、本発明の第３の実施形態の撮像装置の構成を示す図である。詳細には、図２２は、第３の実施形態におけるＣＭＯＳイメージセンサ３の構成を示しており、図２３は、ＡＤ変換部３３Ｂの構成を示しており、図２４は、ＤＡＣデータ算出部６２Ｂの構成を示している。第３の実施形態の撮像装置は、第１の実施形態の撮像装置に下記のような変更を行った構成を有している。
【０１２４】
第３の実施形態では、各ＡＤ変換部３３においてＡＤ変換を行うために使用される比較器１５、カウンタ回路１６及びラッチ回路１７が、ランプ波電圧と比較基準電圧との比較に兼用される。このような変更に伴い、図２２に図示されているように、ランプ波電圧に加えて比較基準電圧がランプ波発生部３４Ｂから各ＡＤ変換部３３に供給される。加えて、図２３に図示されているように、クランプ回路１３と比較器１５との間に、クランプ回路１３から出力される入力アナログ信号ＶＸ’と比較基準電圧とを選択するスイッチ１９が設けられる。更に、演算回路１８Ｂにラッチ回路１７の出力をそのまま通過させる機能が付け加えられ、各ＡＤ変換部３３にラッチ回路１７の出力をそのまま演算処理部６のＤＡＣデータ算出部６２Ｂに転送する機能が追加される。
【０１２５】
更に、図２４に図示されているように、ＤＡＣデータ算出部６２Ｂには、第１及び第２の実施形態の補正計算部８４とは異なる動作を行う補正計算部８４Ｂが設けられる。補正計算部８４Ｂは、電流出力ＤＡＣ５４に設定された電流出力ＤＡＣデータと各ＡＤ変換部３３のラッチ回路１７から出力される値とから電流出力ＤＡＣデータの最適値を算出し、ランプゲイン対ＤＡＣコード補正後データ表８３を補正する機能を有している。
【０１２６】
図２５Ａ及び図２５Ｂは、第３の実施形態における「ＤＡＣ補正動作」の手順、即ち、ランプゲイン対ＤＡＣコード補正後データ表８３を補正する手順の例を示すフローチャートである。本実施形態では、「ＤＡＣ補正動作」が以下の手順で行われる。ＤＡＣデータ算出部６２Ｂの変動検知部８１が温度、電源電圧、感度、露光の変動を検知した場合、より具体的には、傾きデータ、温度データ、及び、電源電圧データに所定の程度を超える変動を検知した場合、変動検知部８１は、ＤＡＣ補正動作の開始を指示する補正状態制御データを各ＡＤ変換部３３及びランプ波発生部３４に送り、撮像装置１を補正動作モードに設定する（ステップＳ７１）。
【０１２７】
続いて、アナログ比較部５３の補正経路設定部８７は、各ＡＤ変換部３３及びランプ波発生部３４を、ＤＡＣ補正動作を行う状態に設定する（ステップＳ７２）。補正経路設定部８７は、各ＡＤ変換部３３のスイッチ１９を、比較基準電圧を比較器１５に入力するように設定すると共に、演算回路１８Ｂを、ラッチ回路１７から出力されたデジタル値を演算せずにそのまま通過するように設定する。これにより、ランプ波発生部３４によって発生されたランプ波電圧が、各ＡＤ変換部３３の比較器１５に供給されると共に、各ＡＤ変換部３３のラッチ回路１７から出力されたデジタル値が、ＤＡＣデータ算出部６２Ｂに入力される。
【０１２８】
続いて、感度露光制御部６１によって現時点で設定されている傾きデータに応じて、最初の電流出力ＤＡＣデータが、ランプ波発生部３４の電流出力ＤＡＣ５４に設定される（ステップＳ７３）。より具体的には、現在の傾きデータに対応する電流出力ＤＡＣデータがランプゲイン対ＤＡＣコード補正後データ表８３において検索される。現在の傾きデータに対応する電流出力ＤＡＣデータがランプゲイン対ＤＡＣコード補正後データ表８３に存在する場合、その電流出力ＤＡＣデータが電流出力ＤＡＣ５４に設定される。一方、現在の傾きデータに対応する電流出力ＤＡＣデータがランプゲイン対ＤＡＣコード補正後データ表８３に存在しない場合、ランプゲイン対ＤＡＣコード初期値データ表８２から現在の傾きデータに対応する電流出力ＤＡＣデータの初期値が読みだされ、読み出された初期値がランプゲイン対ＤＡＣコード補正後データ表８３に設定される。更に、設定された電流出力ＤＡＣデータの初期値が電流出力ＤＡＣ５４に設定される。以下において、ステップＳ７３において電流出力ＤＡＣ５４に設定された電流出力ＤＡＣデータを、記号「Ｘ０」で表わすことがある。
【０１２９】
続いて、現在の傾きデータに応じて選択された電圧出力ＤＡＣデータが、ランプ波発生部３４の比較基準発生部８５に設定される（ステップＳ７４）。比較基準発生部８５の抵抗選択デコーダ９２では電圧出力ＤＡＣデータに応答して抵抗ストリング９１の抵抗値が選択され、これにより、比較基準発生部８５は、所望の電圧レベルの比較基準電圧を出力する状態に設定される。本実施形態では、ランプゲイン対ＤＡＣコード初期値データ表８２に保存された現在の傾きデータに対応する電流出力ＤＡＣデータの初期値が電圧出力ＤＡＣデータとしてアナログ比較部５３に設定される。これにより、比較基準発生部８５によって生成された比較基準電圧が、各ＡＤ変換部３３の比較器１５に供給される。
【０１３０】
続いて、ランプ動作（即ち、ランプ波発生部３４の積分器５２から出力されるランプ波電圧の増大）が開始され、更に、各ＡＤ変換部３３のカウンタ回路１６が基準クロックをカウントし始める（ステップＳ７５）。各ＡＤ変換部３３のカウンタ回路１６は、ランプ動作が開始された後、ランプ波電圧が比較基準電圧に到達するまで、基準クロックのクロックパルスをカウントする。詳細には、ランプ動作が開始されると同時に各ＡＤ変換部３３のカウンタ回路１６がカウント動作を開始する。その後、ランプ波電圧が比較基準電圧に到達すると、比較器１５の出力が反転し、ラッチ回路１７は、比較器１５の出力が反転した時点のカウンタ回路１６のカウント値をラッチする。以下では、ラッチ回路１７にラッチされたカウンタ回路１６のカウント値を記号「Ｙ」と記載することがある。
【０１３１】
更に、各ＡＤ変換部３３のラッチ回路１７でラッチされたカウント値Ｙが補正計算部８４Ｂに転送されて入力される（ステップＳ７６）。
【０１３２】
更に、各ＡＤ変換部３３から転送されたカウンタ回路１６のカウント値ＹとステップＳ７３において電流出力ＤＡＣ５４に設定された電流出力ＤＡＣデータＸ０とから電流出力ＤＡＣデータの最適値Ｘが算出される（ステップＳ７７）。以下では、図２６を参照しながら電流出力ＤＡＣデータの最適値Ｘの算出について説明する。
【０１３３】
図２６は、ランプ波発生部３４から出力されるランプ波電圧の傾きと、カウンタ回路１６のカウント値Ｙとの関係を示すグラフである。実線は、所望の傾きを持つランプ波電圧の波形（要求ランプ波形）を示しており、１点鎖線は、傾きが急過ぎる場合のランプ波電圧の波形を示しており、２点鎖線は、傾きが緩やか過ぎる場合のランプ波電圧の波形を示している。カウンタ回路１６のカウント値Ｙは、ランプ波電圧の傾きに依存する。ランプ波電圧の傾きが急過ぎる場合のカウンタ回路１６のカウント値Ｙは、ランプ波電圧が所望の傾きを持つ場合のカウンタ回路１６のカウント値Ｙよりも小さくなる。逆に、ランプ波電圧の傾きが緩やか過ぎる場合のカウンタ回路１６のカウント値Ｙは、ランプ波電圧が所望の傾きを持つ場合のカウンタ回路１６のカウント値Ｙよりも大きくなる。
【０１３４】
このような関係を利用して、ステップＳ７７では、各ＡＤ変換部３３のラッチ回路１７でラッチされたカウント値Ｙから、電流出力ＤＡＣデータの最適値Ｘが、下記式（１）により算出される：
【数１】
2013175936.tif 000003
【０１３５】
ここで、各ＡＤ変換部３３においてラッチ回路１７でラッチされたカウント値Ｙが得られることに留意されたい。式（１）で用いられるカウント値Ｙとしては、全ＡＤ変換部３３についてのラッチ回路１７でラッチされたカウント値Ｙの平均値＜Ｙ＞を用いてもよい。また、式（１）で用いられるカウント値Ｙとしては、特定の一つのＡＤ変換部３３のラッチ回路１７でラッチされたカウント値Ｙを用いてもよいし、２以上の特定のＡＤ変換部３３のラッチ回路１７でラッチされたカウント値Ｙの平均を用いてもよい。
【０１３６】
正確性を増すためには、必要に応じて再測定を行ってもよい（ステップＳ７８）。具体的には、直前のステップＳ７７で算出された電流出力ＤＡＣデータの最適値Ｘを電流出力ＤＡＣ５４に設定した後（ステップＳ７９）、ステップＳ７５〜Ｓ７７を再度に行うことで電流出力ＤＡＣデータの最適値Ｘが再度に算出される。ステップＳ７５〜Ｓ７９の過程による電流出力ＤＡＣデータの最適値Ｘの算出を繰り返すことで、電流出力ＤＡＣデータの最適値Ｘの精度を上げることができる。
【０１３７】
測定が完了すると、算出された電流出力ＤＡＣデータの最適値Ｘが現在の傾きデータに対応する電流出力ＤＡＣデータとしてランプゲイン対ＤＡＣコード補正後データ表８３に保存される（ステップＳ８０）。
【０１３８】
他の傾きデータに対する「ＤＡＣ補正動作」が必要である場合、傾きデータが変更されて、ステップＳ７３からステップＳ８０が繰り返して行われる（ステップＳ８１）。
【０１３９】
更に、必要に応じて、補間計算が行われてもよい（ステップＳ８２）。ランプゲイン対ＤＡＣコード補正後データ表８３において複数の傾きデータの値について電流出力ＤＡＣデータの最適値が得られている場合、他の傾きデータの値について電流出力ＤＡＣデータの最適値を補間計算によって算出してもよい。補間計算によって得られた電流出力ＤＡＣデータの最適値も、ランプゲイン対ＤＡＣコード補正後データ表８３に保存される。
【０１４０】
更に、アナログ比較部５３の補正経路設定部８７は、各ＡＤ変換部３３及びランプ波発生部３４を、ＤＡＣ補正動作を停止する状態に設定する（ステップＳ８３）。補正経路設定部８７は、各ＡＤ変換部３３のスイッチ１９を、クランプ回路１３から出力される入力アナログ信号ＶＸ’を比較器１５に入力するように設定すると共に、演算回路１８Ｂを、ラッチ回路１７がラッチするカウント値に対して所定の演算を行い、出力デジタル信号を最終的に生成するように設定する。これにより、「ＤＡＣ補正動作」が完了する。
【０１４１】
本実施形態においても、電流出力ＤＡＣ５４によって電流出力ＤＡＣデータに対応する電流レベルの電流が生成されると共に、該電流の積分に対応するランプ波電圧が積分器５２によって生成される。このような回路構成は、ＤＡ変換回路の出力をそのままランプ波電圧として用いる回路構成と比較して消費電力や面積の増大を抑制できる一方で、温度及び電源電圧の変動及び製造バラツキの影響を抑制することができる。温度及び電源電圧の変動によって電流出力ＤＡＣ５４の出力電流や積分器５２の積分容量５６の容量値に変動が発生し、又は、製造バラツキが発生しても、電流出力ＤＡＣ５４に供給される電流出力ＤＡＣデータの値を調節することで、温度及び電源電圧の変動及び製造バラツキの影響を抑制することができる。
【０１４２】
加えて、本実施形態では、各ＡＤ変換部３３の比較器１５が、ＡＤ変換と「ＤＡＣ補正動作」とに兼用されるので、ハードウェアの規模を小さくすることができる。
【０１４３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１４４】
例えば、上述の実施形態においては、ＤＡＣデータ算出部（６２、６２Ａ、６２Ｂ）が演算処理部６に設けられているが、ＤＡＣデータ算出部（６２、６２Ａ、６２Ｂ）がＣＭＯＳイメージセンサ３にモノリシックに集積化されてもよい。また、上記の実施形態ではＣＭＯＳイメージセンサが用いられているが、ＣＣＤイメージセンサのような他の撮像素子を用いてもよい。
【符号の説明】
【０１４５】
１：撮像装置
２：光学系
３：ＣＭＯＳイメージセンサ
４：画像プロセッサ
５：温度センサ
６：演算処理部
７：露光制御回路
１１：ＣＤＳ回路
１２：ＡＧＣ回路
１３：クランプ回路
１４：ＡＤ変換回路
１５：比較器
１６：カウンタ回路
１７：ラッチ回路
１８：演算回路
２１：レンズ
２２：絞り
２３：メカニカルシャッター
３０：画素
３１：撮像部
３２：駆動回路
３３：ＡＤ変換部
３４、３４Ａ、３４Ｂ：ランプ波発生部
３５：Ｉ／Ｏ部
３６：タイミング制御部
４１：映像処理回路
４２：ＯＢ積分回路
４３：測光回路
５１：定電流生成部
５２：積分器
５３：アナログ比較部
５４：電流出力ＤＡＣ
５５：電流増幅部
５５ａ、５５ｂ、５５ｃ、５５ｄ：ＮＭＯＳトランジスタ
５５ｅ、５５ｆ：ＰＭＯＳトランジスタ
５６：積分容量
５７：演算増幅器
５８：バイアスアンプ
５９：バッファアンプ
ＳＷ１、ＳＷ２：スイッチ
６１：感度露光制御部
６２、６２Ａ、６２Ｂ：ＤＡＣデータ算出部
７１：デコーダ
７２、７３：Ｄフリップフロップ
７４、７７：定電流源
７５、７６、７８、７９：ＰＭＯＳトランジスタ
８１：変動検知部
８２：ランプゲイン対ＤＡＣコード初期値データ表
８２Ａ：正側初期値データ表
８２Ｂ：負側初期値データ表
８３：ランプゲイン対ＤＡＣコード補正後データ表
８３Ａ：正側補正後データ表
８３Ｂ：負側補正後データ表
８４、８４Ｂ：補正計算部
８５：比較基準発生部
８６：ランプ波比較部
８７：補正経路設定部
９１：抵抗ストリング
９２：抵抗選択デコーダ
９３：バッファアンプ
９４：比較器
９５：カウンタ回路
９６：ラッチ回路
９７：補正量演算部
９８：可減算部
１０１：シリアルパラレル変換回路
１０２：ＥＳＤ保護回路
１０３：リセット電圧入力パッド
２００：ＣＭＯＳイメージセンサ
１１０：画素部
１２０：垂直走査回路
１３０：水平転送走査回路
１４０：タイミング制御回路
１５０：ＡＤＣ群
１５１：比較器
１５２：カウンタ
１５３：ラッチ
１６０：ランプ信号生成部
１８０：信号処理回路
【図１】
2013175936.tif 000004
【図２】
2013175936.tif 000005
【図３】
2013175936.tif 000006
【図４】
2013175936.tif 000007
【図５】
2013175936.tif 000008
【図６】
2013175936.tif 000009
【図７】
2013175936.tif 000010
【図８】
2013175936.tif 000011
【図９】
2013175936.tif 000012
【図１０】
2013175936.tif 000013
【図１１】
2013175936.tif 000014
【図１２Ａ】
2013175936.tif 000015
【図１２Ｂ】
2013175936.tif 000016
【図１３】
2013175936.tif 000017
【図１４】
2013175936.tif 000018
【図１５】
2013175936.tif 000019
【図１６】
2013175936.tif 000020
【図１７】
2013175936.tif 000021
【図１８】
2013175936.tif 000022
【図１９】
2013175936.tif 000023
【図２０Ａ】
2013175936.tif 000024
【図２０Ｂ】
2013175936.tif 000025
【図２０Ｃ】
2013175936.tif 000026
【図２０Ｄ】
2013175936.tif 000027
【図２０Ｅ】
2013175936.tif 000028
【図２１】
2013175936.tif 000029
【図２２】
2013175936.tif 000030
【図２３】
2013175936.tif 000031
【図２４】
2013175936.tif 000032
【図２５Ａ】
2013175936.tif 000033
【図２５Ｂ】
2013175936.tif 000034
【図２６】
2013175936.tif 000035