(57)【要約】【課題】半導体チップの面積を縮小することが可能な半導体装置を提供する。【解決手段】半導体チップを有する半導体装置では、半導体チップに設けられた内部回路のテストを行うテスト回路と、そのテストが行われている間は内部回路を駆動せず、テストが行われた後に内部回路を駆動する駆動回路とを有し、内部回路に接続された信号線が、テスト回路と駆動回路とで共用される。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体チップを有する半導体装置であって、
前記半導体チップ内に設けられた所定回路のテストを行うテスト回路と、
前記テストが行われている間は前記所定回路を駆動せず、前記テストが行われた後に前記所定回路を駆動する駆動回路と、
前記所定回路と前記テスト回路と前記駆動回路とに接続され、前記テスト回路および前記駆動回路で共用される信号線と、を含む半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記所定回路を制御する制御元を前記テスト回路または前記駆動回路に切り替えるための切替信号を受け付ける切替回路をさらに含み、
前記テスト回路は、前記テストを行うためのテスト信号を前記切替回路に供給し、
前記駆動回路は、前記所定回路を駆動するための駆動信号を前記切替回路に供給し、
前記切替回路は、前記切替信号が第１レベルである場合には、前記信号線を介して前記テスト信号を前記所定回路に供給し、前記切替信号が第２レベルである場合には、前記信号線を介して前記駆動信号を前記所定回路に供給する、半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記切替回路は、前記切替信号が第１レベルである場合に前記駆動信号の電位よりも高い所定のテスト電位を、前記テスト信号として前記所定回路に供給する、半導体装置。
【請求項４】
請求項１から３のいずれか１項に記載の半導体装置において、
前記半導体チップの周囲に設けられたダイシングラインをさらに含み、
前記テスト回路は、前記ダイシングライン上に設けられている、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特には、半導体チップの内部回路をテストする半導体装置に関する。
【背景技術】
【０００２】
一般に半導体装置では、ウエハー試験が行われた後、半導体装置が複数の半導体チップ（以下、単に「チップ」とも言う）にダイシングされる。
【０００３】
半導体装置では、ダイシングブレードにてダイシングされるダイシングライン上に、半導体チップの内部回路の不良をテストするためのテスト回路が作成されることが増えてきている。この場合には、半導体チップ内にテスト回路を設ける必要がないため、半導体チップの面積を縮小することが可能となる。なお、テスト回路は、ウエハー試験において、半導体チップの内部回路にテスト信号を供給し、そのテスト信号に応じて内部回路がテストされる。その後、半導体装置がダイシングされて、半導体装置から不要となったテスト回路が取り除かれる。
【０００４】
また、特許文献１には、テストの結果に応じて、不良チップの内部回路を冗長回路に置き換えるヒューズ回路の一部が、チップ外部のダイシングライン上に形成される半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−３６６９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載の半導体装置では、チップ外部のダイシングライン上にテスト回路が配置された場合、チップ外部からチップ内にテスト回路の信号線を配線しなければならならず、チップ内に配線される信号線の本数が増加し、チップ内の信号線の配線面積が増大してしまうという問題があることを本願発明者は明らかにした。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、半導体チップを有する半導体装置であって、前記半導体チップ内に設けられた所定回路のテストを行うテスト回路と、前記テストが行われている間は前記所定回路を駆動せず、前記テストが行われた後に前記所定回路を駆動する駆動回路と、前記所定回路と前記テスト回路と前記駆動回路とに接続され、前記テスト回路および前記駆動回路で共用される信号線と、を含む。
【発明の効果】
【０００８】
本発明によれば、半導体チップの内部回路をテストするテスト回路が設けられる半導体装置では、テストが行われている間は内部回路を駆動せず、テストが行われた後に内部回路を駆動する駆動回路とテスト回路とで、半導体チップの内部回路に接続された信号線が共用される。
【０００９】
よって、半導体装置では、半導体チップの内部回路に接続される信号線が、テスト回路および駆動回路の両者で共有化されるため、半導体チップに配線される信号線の本数を削減することができ、半導体チップの面積を縮小することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態における半導体装置を示す図である。
【図２】半導体装置の詳細構成を例示する回路図である。
【発明を実施するための形態】
【００１１】
以下、本発明の一実施形態について図面を参照して説明する。
【００１２】
図１は、本実施形態における半導体装置を示すブロック図である。
【００１３】
半導体装置１０は、例えば、複数のビット線と、複数のワード線と、複数のビット線と複数のワード線に対応して設けられた複数のメモリセルと、を備えるセルアレイ部を含む半導体記憶装置である。
【００１４】
図１では、ウエハー状態の半導体装置１０が示されている。半導体装置１０は、ウエハー試験（以下、単に「テスト」という。）が行われた後に、複数の半導体チップにダイシングされる。半導体装置１０は、半導体チップ１０１とダイシング領域１０２とを有する。
【００１５】
ダイシング領域１０２は、半導体チップ１０１の外の領域であって、ダイシングブレードにてダイシングされる領域である。ダイシング領域１０２は、半導体チップ１０１の周囲に設けられたダイシングラインと呼ぶこともできる。ダイシング領域１０２には、テスト回路１１が設けられている。
【００１６】
テスト回路１１は、ウエハー試験を行うために用いられる論理回路である。テスト回路１１は、半導体チップ１０１に形成された内部回路１３のテストを行う。内部回路１３は、トランジスタなどで構成される回路である。
【００１７】
テスト回路１１は、内部回路１３の不良を検出するためのテスト信号を、共有信号線２０を介して、内部回路１３に供給する。テスト回路１１は、例えば、テスト信号として、ワード選択信号や、ビット線レベル制御信号などを内部回路１３に供給する。ワード選択信号とは、ワード線を選択するための信号のことである。ビット線レベル制御信号とは、ビット線に供給される信号のレベルを調整するための信号のことである。
【００１８】
例えば、テスト回路１１は、内部回路１３にＷＬＢＩ（Wafer Level Burn In）処理を行うために用いられる。ＷＬＢＩ処理では、半導体装置１０の使用時よりも高い電圧（以下、「テスト電圧」という。）が内部回路１３内の論理素子に供給される。その後、冗長試験が行われ、ＷＬＢＩ処理により不良となった論理素子が、半導体チップ１０１内に設けられた冗長素子に置き換えられる。
【００１９】
また、半導体チップ１０１内には、駆動回路１２と共有信号線２０とが設けられている。
【００２０】
駆動回路１２は、テスト回路１１を用いてテストが行われている間は内部回路１３の駆動を行わず、テストが行われた後に内部回路１３を駆動する。駆動回路１２は、例えば、テスト回路１１の回路論理と無関係な論理回路である。駆動回路１２は、内部回路１３を駆動するための駆動信号を、共有信号線２０を介して内部回路１３に供給する。
【００２１】
共有信号線２０は、テスト回路１１と駆動回路１２と内部回路１３とに接続され、テスト回路１１と駆動回路１２とで共用される信号線である。なお、テスト回路１１および駆動回路１２のそれぞれは、共有信号線２０と直接的または間接的に接続される。
【００２２】
すなわち、本実施形態による半導体装置１０は、半導体チップ１０１内に設けられた所定回路１３のテストを行うテスト回路１１と、そのテストが行われている間は所定回路１３を駆動せず、テストが行われた後に所定回路１３を駆動する駆動回路１２と、所定回路１３とテスト回路１１と駆動回路１２とに接続され、テスト回路１１および駆動回路１２で共用される信号線２０と、を有して構成されている。
【００２３】
図２は、半導体装置１０の詳細構成例を示す回路図である。
【００２４】
半導体装置１０は、テスト回路１１と、駆動回路１２と、内部回路１３ａ〜１３ｃと、共有信号線２０ａ〜２０ｃと、切替回路１００と、を備える。切替回路１００は、電圧供給回路１１０ａ〜１１０ｃと、インバータ１１０ｄおよび１２０ｄと、モード駆動回路１２０ａ〜ｃと、を備える。
【００２５】
半導体チップ１０１内には、駆動回路１２と、内部回路１３ａ〜１３ｃと、共有信号線２０ａ〜２０ｃと、切替回路１００と、が設けられている。また、ダイシング領域１０２には、テスト回路１１が設けられている。
【００２６】
テスト回路１１には、テスト信号線ＷＬ０〜ＷＬ２がそれぞれ設けられている。テスト回路１１は、テストを行うためのテスト信号を、テスト信号線Ｌ０〜ＷＬ２を介して切替回路１００に供給する。
【００２７】
駆動回路１２には、モード信号線Ａ〜Ｃがそれぞれ設けられている。駆動回路１２は、内部回路１３ａ〜１３ｃを駆動するための駆動信号を、モード信号線Ａ〜Ｃを介して切替回路１００に供給する。
【００２８】
切替回路１００には、切替信号線２１９が設けられている。切替信号線２１９には、内部回路１３ａ〜１３ｃを制御する制御元をテスト回路１１または駆動回路１２に切り替えるための切替信号が供給されている。
【００２９】
切替回路１００では、半導体装置１０への電源の供給が行われていない状況、例えば、ウエハー試験のテスト期間は、切替信号線２１９から供給される切替信号はＬｏｗ（Ｌ）レベルであり、また、半導体装置１０に電源が供給されると、切替信号線２１９からＨｉｇｈ（Ｈ）レベルの切替信号が出力される。なお、切替信号のＬレベルは第１レベルと呼ぶことができ、切替信号のＨレベルは第２レベルと呼ぶことができる。
【００３０】
切替回路１００は、テスト回路１１からテスト信号を受け付けると、切替信号線２１９から供給されている切替信号がＬレベルであるテスト期間は、所定のテスト電位をテスト信号として、共有信号線２０ａ〜２０ｃを介して内部回路１３ａ〜１３ｃに供給する。一方、切替回路１００は、切替信号がＨレベルであるテスト期間外には、内部回路１３ａ〜１３ｃへのテスト信号の供給を行わない。例えば、切替回路１００は、テスト回路１１からテスト信号を受け付けると、切替信号がＬレベルである場合に、駆動信号の電位よりも高い所定のテスト電位をテスト内部回路１３ａ〜１３ｃに供給してもよい。
【００３１】
また、切替回路１００は、切替信号がＬレベルであるテスト期間は、内部回路１３ａ〜１３ｃへの駆動信号の供給を行わない。一方、切替回路１００は、切替信号がＨレベルであるテスト期間外に共有信号線２０ａ〜２０ｃを介して駆動信号を内部回路１３ａ〜１３ｃに供給する。
【００３２】
内部回路１３ａ〜１３ｃは、図１に示した内部回路１３に対応する。内部回路１３ａ〜１３ｃのそれぞれは、複数の論理素子を有する。
【００３３】
共有信号線２０ａ〜２０ｃのそれぞれは、並走するように配線されており、図１に示した共有信号線２０に対応する。共有信号線２０ａ〜２０ｃは、テスト回路１１および駆動回路１２で共用される。
【００３４】
共有信号線２０ａは、モード駆動回路１２０ａと電圧供給回路１１０ａとで共用される。また、共有信号線２０ａは、内部回路１３ａに接続されている。内部回路１３ａは、５個の論理素子Ａを有し、論理素子Ａのそれぞれが共有信号線２０ａに接続されている。
【００３５】
共有信号線２０ｂは、モード駆動回路１２０ｂと電圧供給回路１１０ｂとで共用される。また、共有信号線２０ｂは、内部回路１３ｂに接続されている。内部回路１３ｂは、５個の論理素子Ｂを有し、論理素子Ｂのそれぞれが共有信号線２０ｂに接続されている。
【００３６】
共有信号線２０ｃは、モード駆動回路１２０ｃと電圧供給回路１１０ｃとで共用される。また、共有信号線２０ｃは、内部回路１３ｃに接続されている。内部回路１３ｃは、５個の論理素子Ｃを有し、論理素子Ｃのそれぞれが共有信号線２０ｃに接続されている。
【００３７】
電圧供給回路１１０ａは、切替信号線２１９からＨレベルの切替信号が出力されている場合、テスト信号線ＷＬ０からテスト信号を受け付けると、所定のテスト電位に設定されたテスト信号を、供給信号線２０ａを介して内部回路１３ａに供給する。
【００３８】
モード駆動回路１２０ａは、切替信号線２１９からＨレベルの切替信号が出力されている場合、モード信号線Ａから駆動信号を受け付けると、所定の駆動電位に設定された駆動信号を、供給信号線２０ａを介して、内部回路１３ａに供給する。
【００３９】
すなわち、本実施形態による半導体装置１０は、所定回路１３ａ〜１３ｃを制御する制御元をテスト回路１１または駆動回路１２に切り替えるための切替信号を受け付ける切替回路１００をさらに含み、テスト回路１１は、テストを行うためのテスト信号を切替回路１００に供給し、駆動回路１２は、所定回路１３ａ〜１３ｃを駆動するための駆動信号を切替回路１００に供給し、切替回路１３は、切替信号が第１（Ｌ）レベルである場合には、信号線２０ａ〜２０ｃを介してテスト信号を所定回路１３ａ〜１３ｃに供給し、切替信号が第２（Ｈ）レベルである場合には、信号線２０ａ〜２０ｃを介して駆動信号を所定回路１３ａ〜１３ｃに供給する構成を有している。
【００４０】
次に、モード駆動回路１２０ａ〜１２０ｃの構成について詳細に説明する。
【００４１】
モード駆動回路１２０ａは、ｐチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタ１２１および１２２と、ｎチャネルＭＯＳトランジスタ１２３および１２４と、ＮＯＲ回路１２５と、を備える。ｐチャネルＭＯＳトランジスタ１２２およびｎチャネルＭＯＳトランジスタ１２３は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータを構成する。モード駆動回路１２０ｂおよび１２０ｃのそれぞれは、モード駆動回路１２０ａと同じ構成である。
【００４２】
モード駆動回路１２０ａでは、切替信号線２１９が、インバータ１２０ｄの入力端子と、ｎチャネルＭＯＳトランジスタ１２４のゲート端子と、ＮＯＲ回路１２５の第１入力端子と、に接続されている。ＮＯＲ回路１２５では、第２入力端子が共有信号線２０ａに接続され、出力端子がテスト出力線１２９に接続されている。また、インバータ１２ｄの出力端子は、ｐチャネルＭＯＳトランジスタ１２３のゲート端子と接続されている。
【００４３】
また、モード信号線Ａが、ｐチャネルＭＯＳトランジスタ１２２のゲート端子とｎチャネルＭＯＳトランジスタ１２３とに接続されている。ｎチャネルＭＯＳトランジスタ１２３では、ドレイン端子が、ｐチャネルＭＯＳトランジスタ１２２のドレイン端子と、ソース端子が、ｎチャネルＭＯＳトランジスタ１２４のドレイン端子とに接続されている。ｎチャネルＭＯＳトランジスタ１２４のソース端子は接地線１２９に接続されている。接地線１２９には接地電位が供給されている。
【００４４】
さらに、ｐチャネルＭＯＳトランジスタ１２２のソース端子が、ｐチャネルＭＯＳトランジスタ１２１のドレイン端子に接続され、ｐチャネルＭＯＳトランジスタ１２１のソース端子には電源線１２８が接続されている。電源線１２８には、接地電位よりも高い所定の駆動電位が供給されている。
【００４５】
次に、電圧供給回路１１０ａ〜１１０ｃの構成について詳細に説明する。
【００４６】
電圧供給回路１１０ａは、ｐチャネルＭＯＳトランジスタ１１１および１１２と、ｎチャネルＭＯＳトランジスタ１１３および１１４と、を備える。ｐチャネルＭＯＳトランジスタ１１２およびｎチャネルＭＯＳトランジスタ１１３は、ＣＭＯＳインバータを構成する。電圧供給回路１１０ｂおよび１１０ｃのそれぞれは、電圧供給回路１１０ａと同じ構成である。
【００４７】
電圧供給回路１１０ａでは、切替信号線２１９が、インバータ１１０ｄの入力端子と、ｐチャネルＭＯＳトランジスタ１１１のゲート端子とに接続されている。また、インバータ１１０ｄの出力端子は、ｎチャネルＭＯＳトランジスタ１１４のゲート端子と接続される。
【００４８】
また、テスト信号線ＷＬ０が、ｐチャネルＭＯＳトランジスタ１１２のゲート端子とｎチャネルＭＯＳトランジスタ１１３とに接続されている。ｎチャネルＭＯＳトランジスタ１１３では、ドレイン端子が、ｐチャネルＭＯＳトランジスタ１１２のドレイン端子と、ソース端子が、ｎチャネルＭＯＳトランジスタ１１４のドレイン端子とに接続されている。ｎチャネルＭＯＳトランジスタ１１４のソース端子は接地線１１９に接続されている。接地線１１９には接地電位が供給されている。
【００４９】
さらに、ｐチャネルＭＯＳトランジスタ１１２のソース端子が、ｐチャネルＭＯＳトランジスタ１１１のドレイン端子に接続され、ｐチャネルＭＯＳトランジスタ１１１のソース端子には電源線１１８が接続されている。電源線１１８には、所定の駆動電位と同じ値のテスト電位が供給されている。なお、電源線１１８には、所定の駆動電位よりも高いテスト電位が供給されてもよい。
【００５０】
次に、内部回路１３ａのテスト時の半導体装置１０の動作について説明する。
【００５１】
半導体装置１０にテストが行われる状況では、切替信号線２１９にはＬレベルの切替信号が供給されている。このため、インバータ１１０ｄおよび１２０ｄの出力端子から、Ｈレベルの信号が出力されている。
【００５２】
モード駆動回路１２０ａでは、ｐチャネルＭＯＳトランジスタ１２１のゲート端子がＨレベルとなり、ｐチャネルＭＯＳトランジスタ１２１は非導通状態となる。また、ｎチャネルＭＯＳトランジスタ１２４のゲート端子がＬレベルとなり、ｎチャネルＭＯＳトランジスタ１２４は非導通状態となる。このため、モード駆動回路１２０ａは、内部回路１３ａへの駆動信号の供給を行わない。
【００５３】
一方、電圧供給回路１１０ａでは、ｐチャネルＭＯＳトランジスタ１１１のゲート端子がＬレベルとなり、ｐチャネルＭＯＳトランジスタ１１１は導通状態となる。また、ｎチャネルＭＯＳトランジスタ１１４のゲート端子がＨレベルとなり、ｎチャネルＭＯＳトランジスタ１１４は導通状態となる。このため、電圧供給回路１１０ａは、共有信号線２０ａを介して、論理素子Ａのそれぞれにテスト信号を供給する。
【００５４】
次に、内部回路１３ａのテスト後の半導体装置１０の動作について説明する。
【００５５】
半導体装置１０のテストが終了すると、切替信号線２１９にはＨレベルの切替信号が供給される。このため、インバータ１１０ｄおよび１２０ｄの出力端子から、Ｌレベルの信号が出力される。
【００５６】
モード駆動回路１２０ａでは、ｐチャネルＭＯＳトランジスタ１２１のゲート端子がＬレベルとなり、ｐチャネルＭＯＳトランジスタ１２１は導通状態となる。また、ｎチャネルＭＯＳトランジスタ１２４のゲート端子がＨレベルとなり、ｎチャネルＭＯＳトランジスタ１２４は導通状態となる。このため、モード駆動回路１２０ａは、共有信号線２０ａを介して駆動信号を内部回路１３ａに供給する。
【００５７】
一方、電圧供給回路１１０ａでは、ｐチャネルＭＯＳトランジスタ１１１のゲート端子がＨレベルとなり、ｐチャネルＭＯＳトランジスタ１１１は非導通状態となる。また、ｎチャネルＭＯＳトランジスタ１１４のゲート端子がＬレベルとなり、ｎチャネルＭＯＳトランジスタ１１４は非導通状態となる。このため、電圧供給回路１１０ａは、内部回路１３ａへのテスト信号の供給を行わない。
【００５８】
本実施形態によれば、半導体チップ１０１の内部回路１３をテストするテスト回路１１が設けられた半導体装置１０では、テストが行われている間は、内部回路１３を駆動せず、テストが行われた後に内部回路を駆動する駆動回路１２とテスト回路１１とで、内部回路１３に接続された共有信号線２０が共用される。
【００５９】
よって、半導体装置では、半導体チップ１０１の内部回路１３に接続された共有信号線２０が、テスト回路１１および駆動回路１２の両者で共有化されるため、並走する信号線の本数を削減することができ、半導体チップ内の信号線の配線面積を縮小することが可能となる。すなわち、半導体装置１０では半導体チップ１０１の面積を縮小することが可能となる。
【００６０】
また、内部回路１３ａ〜１３ｃを制御する制御元をテスト回路１１または駆動回路１２に切り替えるための切替信号を受け付ける切替回路１００をさらに含み、テスト回路１１は、テストを行うためのテスト信号を切替回路１００に供給し、駆動回路１２は、内部回路１３ａ〜１３ｃを駆動するための駆動信号を切替回路１００に供給し、切替回路１３は、切替信号がＬレベルである場合には、信号線２０ａ〜２０ｃを介してテスト信号を内部回路１３ａ〜１３ｃに供給し、切替信号がＨレベルである場合には、信号線２０ａ〜２０ｃを介して駆動信号を所定回路１３ａ〜１３ｃに供給する。例えば、切替回路１００は、共有信号線２０ａ〜２０ｃを介して、駆動信号の電位よりも高い電位を供給するためのテスト信号を内部回路１３ａ〜１３ｃに供給する。
【００６１】
このため、半導体装置１０では、テスト回路１１から供給されるテスト信号と、駆動回路１２から供給される駆動信号とを同時に共有信号線２０ａ〜２０ｃに供給することを防止することができる。このため、テスト回路１１および駆動回路１２のそれぞれは、共有信号線２０ａ〜２０ｃを介して、内部回路１３ａ〜１３ｃを正しく制御することができる。
【００６２】
また、本実施形態では、テスト回路１１が、半導体チップ１０１の周囲に設けられたダイシング領域１０２に設けられてもよい。この場合、半導体チップ１０１にテスト回路１１を設ける必要がないため、半導体チップ１０１内の面積をさらに縮小することができる。
【００６３】
以上説明した実施形態において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。
【符号の説明】
【００６４】
１０  半導体装置
１０１  半導体チップ
１０２  ダイシング領域
１１  テスト回路
１００  切替回路
１１０ａ〜１１０ｃ  電圧供給回路
１１０ｄ、１２０ｄ  インバータ
１１１、１１２、１２１、１２２  ｐチャネルＭＯＳトランジスタ
１１３、１１４、１２３、１２４  ｎチャネルＭＯＳトランジスタ
１２  駆動回路
１２０ａ〜１２０ｃ  モード駆動回路
１２５  ＮＯＲ回路
１３、１３ａ〜１３ｃ  内部回路
２０、２０ａ〜２０ｃ  共有信号線
【図１】
2013083561.tif 000003
【図２】
2013083561.tif 000004