(57)【要約】【課題】書込み動作時における誤書き込みの発生を抑制する。  【解決手段】制御回路は、メモリセルへの書き込み動作を実行する場合、選択ワード線に隣接する第１非選択ワード線には前述のプログラム電圧よりも小さい第１の書き込みパス電圧を印加する。更に、この第１非選択ワード線を除いた非選択ワード線である第２非選択ワード線には、第１の書き込みパス電圧よりも大きい第２の書き込みパス電圧を印加する。そして、第１非選択ワード線がメモリストリングの端部のワード線である場合における第１の書き込みパス電圧は、第１非選択ワード線がメモリストリングの端部のワード線以外のワード線である場合における第１の書き込みパス電圧よりも大きい値に設定される。【選択図】図６Ｂ
2013161512.tif 000002
【特許請求の範囲】
【請求項１】
直列接続された複数のメモリセルからなるメモリストリングを配列してなるメモリセルアレイと、
前記メモリセルの制御ゲートに接続される複数のワード線と、
前記メモリセルへのデータ書き込みを制御する制御回路と
を備え、
前記制御回路は、前記メモリセルへの書き込み動作を実行する場合、
選択ワード線にはプログラム電圧を印加し、
前記選択ワード線に隣接する第１非選択ワード線には前記プログラム電圧よりも小さい第１の書き込みパス電圧を印加し、
前記第１非選択ワード線を除いた非選択ワード線である第２非選択ワード線には前記第１の書き込みパス電圧よりも大きい第２の書き込みパス電圧を印加し、
前記第１非選択ワード線が前記メモリストリングの端部のワード線である場合における前記第１の書き込みパス電圧は、前記第１非選択ワード線が前記メモリストリングの端部のワード線以外のワード線である場合における前記第１の書き込みパス電圧よりも大きい値に設定されることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御回路は、
前記第１非選択ワード線が前記メモリストリングの端部のワード線以外のワード線である場合には、前記プログラム電圧が書き込みベリファイ動作の結果に従ってステップアップされるのに従って、前記第１の書き込みパス電圧をステップアップさせる一方、
前記第１非選択ワード線が前記メモリストリングの端部のワード線である場合には、前記プログラム電圧が書き込みベリファイ動作の結果に従ってステップアップされるのに拘わらず、前記第１の書き込みパス電圧を一定に維持する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記制御回路は、前記メモリセルアレイへの書き込み動作又は消去動作の実行回数に応じて、前記第１の書き込みパス電圧の大きさを決定する請求項１記載の不揮発性半導体記憶装置。
【請求項４】
直列接続された複数のメモリセルからなるメモリストリングを配列してなるメモリセルアレイと、
前記メモリセルの制御ゲートに接続される複数のワード線と、
前記メモリセルへのデータ書き込みを制御する制御回路と
を備え、
前記制御回路は、前記メモリセルへの書き込み動作を実行する場合、
選択ワード線にはプログラム電圧を印加し、
前記選択ワード線に隣接する第１非選択ワード線には前記プログラム電圧よりも小さい第１の書き込みパス電圧を印加し、
前記第１非選択ワード線を除いた非選択ワード線である第２非選択ワード線には前記第１の書き込みパス電圧よりも大きい第２の書き込みパス電圧を印加し、
前記第１非選択ワード線が前記メモリストリングの端部のワード線である場合における前記第１の書き込みパス電圧は、前記第１非選択ワード線が前記メモリストリングの端部のワード線以外のワード線である場合における前記第１の書き込みパス電圧よりも小さい値に設定され、
前記第１非選択ワード線が前記メモリストリングの端部のワード線である場合には、前記プログラム電圧が書き込みベリファイ動作の結果に従ってステップアップされるのに従って、前記第１の書き込みパス電圧をステップアップさせる一方、
前記第１非選択ワード線が前記メモリストリングの端部のワード線以外のワード線である場合には、前記プログラム電圧が書き込みベリファイ動作の結果に従ってステップアップされるのに拘わらず、前記第１の書き込みパス電圧を一定に維持する
ことを特徴とする不揮発性半導体記憶装置。
【請求項５】
前記制御回路は、前記メモリセルアレイへの書き込み動作又は消去動作の実行回数に応じて、前記第１の書き込みパス電圧の大きさを決定する請求項４記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、ＮＡＮＤ型フラッシュメモリの微細化が進む中、データの書き込み動作時の信頼性が問題になっている。ＮＡＮＤ型フラッシュメモリは、直列に接続されたメモリセル、その直列に接続されたメモリセルの一端側に接続されたソース線、及びその他端側に接続されたビット線を有する。
【０００３】
このＮＡＮＤ型フラッシュメモリでデータを書き込む際、次の順序でメモリセルへの印加電圧を変化させる。すなわち、書き込み対象でない非選択メモリセルの制御ゲートに閾値電圧を変化させない程度の書き込みパス電圧Ｖｐａｓｓ（例えば８〜１０Ｖ程度）を印加して、非選択メモリセルをオン状態とする。一方、書込み対象の選択メモリセルの制御ゲートには、プログラム電圧Ｖｐｇｍ（例えば２０Ｖかそれ以上の電圧）を印加して、選択メモリセルのフローティングゲートに電荷を蓄積させる。これにより、選択メモリセルの閾値電圧は上昇する（選択メモリセルに“０”データが書き込まれる）。以上が書き込みの手順である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２６９７７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本明細書に記載の実施の形態は、書込み動作時における誤書き込みの発生を抑制し、信頼性を高めた不揮発性半導体記憶装置を提供するものである。
【課題を解決するための手段】
【０００６】
以下に説明する実施の形態の不揮発性半導体記憶装置は、直列接続された複数のメモリセルからなるメモリストリングを配列してなるメモリセルアレイを備える。複数のワード線が、これらメモリセルの制御ゲートに接続される。また、制御回路は、メモリセルへのデータ書き込みを制御する。
【０００７】
制御回路は、メモリセルへの書き込み動作を実行する場合、選択ワード線にはプログラム電圧を印加し、当該選択ワード線に隣接する第１非選択ワード線には前述のプログラム電圧よりも小さい第１の書き込みパス電圧を印加する。更に、この第１非選択ワード線を除いた非選択ワード線である第２非選択ワード線には、第１の書き込みパス電圧よりも大きい第２の書き込みパス電圧を印加する。そして、第１非選択ワード線がメモリストリングの端部のワード線である場合における第１の書き込みパス電圧は、第１非選択ワード線がメモリストリングの端部のワード線以外のワード線である場合における第１の書き込みパス電圧よりも大きい値に設定される。
【図面の簡単な説明】
【０００８】
【図１】第１の実施の形態に係る不揮発性半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）の構成を示すブロック図である。
【図２】メモリセルアレイ１１の構成を示す回路図である。
【図３】メモリセルＭ及びダミーセルＤＭＳ、ＤＭＤの構成を示す概略図である。
【図４】選択トランジスタＳ１、Ｓ２の構成を示す概略図である。
【図５】ＮＡＮＤセルユニットＮＵの断面構造を示す概略図である。
【図６Ａ】第１の実施の形態の書き込み動作を示す説明図である。
【図６Ｂ】第１の実施の形態の書き込み動作を示す説明図である。
【図７Ａ】第２の実施の形態の書き込み動作を示す説明図である。
【図７Ｂ】第２の実施の形態の書き込み動作を示す説明図である。
【図７Ｃ】第２の実施の形態の書き込み動作を示す説明図である。
【図８Ａ】第３の実施の形態の書き込み動作を示す説明図である。
【図８Ｂ】第３の実施の形態の書き込み動作を示す説明図である。
【図８Ｃ】第３の実施の形態の書き込み動作を示す説明図である。
【図９】第４の実施の形態の書き込み動作を示す説明図である。
【図１０】第４の実施の形態の書き込み動作を示す説明図である。
【図１１】変形例を示す。
【発明を実施するための形態】
【０００９】
以下、添付した図面を参照して、本発明の実施の形態を説明する。
【００１０】
［第１の実施の形態］
まず、図１及び図２を参照して、第１の実施の形態に係る不揮発性半導体記憶装置の構成を説明する。図１は、第１の実施の形態に係る不揮発性半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）の構成を示すブロック図である。図２は、後述するメモリセルアレイ１１の構成を示す回路図である。第１の実施の形態に係る不揮発性半導体記憶装置は、図１に示すように、メモリセルアレイ１１、センスアンプ１２、ロウデコーダ１３、データ線１４、Ｉ／Ｏバッファ１５、制御信号発生回路１６、アドレスレジスタ１７、カラムデコーダ１８、内部電圧発生回路１９、及び基準電圧発生回路２０を有する。
【００１１】
メモリセルアレイ１１は、図２に示すように、ＮＡＮＤセルユニットＮＵをマトリクス配列して構成されている。各ＮＡＮＤセルユニットＮＵは、例えば６４個の直列接続された電気的書き換え可能な不揮発性メモリセルＭ０−Ｍ６３と、その両端に接続されるダミーメモリセルＤＭＳ、ＤＭＤとからなるメモリストリングＭＳを含む。ダミーメモリセルＤＭＳ、ＤＭＤは、メモリセルＭ０〜６３と同様の構成を有しており、この明細書ではメモリセルの１つであると定義するが、データ記憶には用いられない。換言すれば、本実施の形態では、メモリストリングの端部のメモリセルがダミーメモリセルＤＭＳ、ＤＭＤとされ、データ記憶用としては用いられない構成が採用されている。以下では、メモリセルＭ０又はＭ６３が書き込み動作時の選択メモリセルとされる場合に、これらに隣接するダミーメモリセルＤＭＳ、ＤＭＤを「第１非選択メモリセル」のように呼称することがある。
【００１２】
また、メモリストリングＭＳの両端には、共通ソース線ＳＲＣ及びビット線ＢＬを接続するための選択トランジスタＳ１、Ｓ２が接続されている。これらメモリセルＭ０〜６３、ダミーメモリセルＤＭＳ、ＤＭＤ、及び選択トランジスタＳ１、Ｓ２により、１つのＮＡＮＤセルユニットＮＵが形成される。
【００１３】
ＮＡＮＤセルユニットＮＵ内のメモリセルＭ０〜Ｍ６３の制御ゲートは、図２に示すように、異なるワード線ＷＬ０〜ＷＬ６３に接続されている。ダミーセルメモリＤＭＳ、ＤＭＤの制御ゲートは、ダミーワード線ＷＬＤＳ、ＷＬＤＤに接続されている。また選択トランジスタＳ１、Ｓ２のゲートは、それぞれ選択ゲート線ＳＧＳ、ＳＧＤに接続されている。
【００１４】
１つのワード線ＷＬを共有するＮＡＮＤセルユニットＮＵの集合は、データ消去の単位となるブロックＢＬＫを構成する。図２では図示は省略しているが、ビット線ＢＬの長手方向に複数のブロックＢＬＫが配置される。各ビット線ＢＬは、センスアンプ１２に接続される。１つのワード線ＷＬに共通に接続されたメモリセルＭが１ページ、または複数ページを構成する。
【００１５】
再び、図１を参照して、メモリセルアレイ１１以外の不揮発性半導体記憶装置の構成について説明する。センスアンプ１２は、図１に示すように、ビット線ＢＬに接続されてページ単位のデータ読み出しを行うと共に、１ページの書き込みデータを保持するデータラッチを兼ねる。即ち、読み出し及び書き込みはページ単位で行われる。センスアンプ１２には、入出力データを一時保持するデータキャッシュ及びカラム選択を行うカラム選択ゲート回路が付属する。
【００１６】
ロウデコーダ１３は、図１に示すように、ロウアドレスに従ってワード線ＷＬ及び選択ゲート線ＳＧＤ、ＳＧＳを選択駆動する。このロウデコーダ１３は、ワード線ドライバ及び選択ゲート線ドライバを含む。また、センスアンプ１２内のカラム選択ゲート回路を制御するカラムデコーダ１８が、センスアンプ１２に付随して設けられている。ロウデコーダ１３、カラムデコーダ１８及びセンスアンプ１２は、メモリセルアレイ１１のデータ読み出しと書き込みを行うための読み出し／書き込み回路を構成している。
【００１７】
外部入出力ポートＩ／Ｏとセンスアンプ１２との間では、入出力バッファ１５及びデータ線１４によりデータ転送が行われる。即ち、センスアンプ１２に読み出されたページデータは、データ線１４に出力され、入出力バッファ１５を介して入出力ポートＩ／Ｏに出力される。また入出力ポートＩ／Ｏから供給される書き込みデータは、入出力バッファ１５を介し、センスアンプ１２にロードされる。
【００１８】
入出力ポートＩ／Ｏから供給されるアドレスデータＡｄｄは、アドレスレジスタ１７を介してロウデコーダ１３及びカラムデコーダ１８に供給される。入出力ポートＩ／Ｏから供給されるコマンドデータＣｏｍはデコードされて制御信号発生回路１６にセットされる。
【００１９】
チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥの各外部制御信号は、制御信号発生回路１６に供給される。制御信号発生回路１６は、コマンドＣｏｍ及び外部制御信号に基づいて、メモリ動作全般の動作制御を行う他、内部電圧発生回路１９を制御して、データ読み出し、書き込み及び消去に必要な各種内部電圧を発生させる。また、制御信号発生回路１６は、基準電圧生成回路２０から基準電圧を印加される。制御信号発生回路１６は、ソース線ＳＬ側の選択メモリセルＭから書き込みを行ない且つ読み出し動作を制御する。
【００２０】
次に、図３〜図４を参照して、メモリセルＭ、ダミーセルＤＭＳ、ＤＭＤ及び選択トランジスタＳ１、Ｓ２の断面構造を説明する。
【００２１】
メモリセルＭ及びダミーセルＤＭＳ、ＤＭＤは、図３に示すように、基板３１上にＭＯＳＦＥＴのソース、ドレインとして機能するｎ型拡散層３２を有する。また、メモリセルＭ及びダミーセルＤＭＳ、ＤＭＤは、基板３１の上に、ゲート絶縁膜３３を介して浮遊ゲート（ＦＧ）３４、及びこの浮遊ゲート３４の上に絶縁膜３５を介して制御ゲート（ＣＧ）３６を有する。
【００２２】
選択トランジスタＳ１、Ｓ２は、図４に示すように、基板３１と、この基板３１に形成されたソース、ドレインとしてのｎ型拡散層３７を有する。また、選択トランジスタＳ１、Ｓ２は、基板３１の上に、ゲート絶縁膜３８を介して制御ゲート３９を有する。
【００２３】
図５は、メモリセルアレイ１１内の１つのＮＡＮＤセルユニットＮＵの断面を示している。１つのＮＡＮＤセルユニットＮＵは、図３に示す構成の６４個のメモリセルＭ０〜Ｍ６３及びダミーセルＤＭＳ、ＤＭＤが直列接続されて構成されている。ダミーセルＤＭＳ、ＤＭＤの他端には、図４に示す構成の選択トランジスタＳ１、Ｓ２が設けられている。
【００２４】
［書き込み動作］
次に、この第１の実施の形態の不揮発性半導体記憶装置における書き込み動作を、図６Ａ及び図６Ｂを参照して説明する。
【００２５】
まず、図６Ａを参照して、メモリセルＭ０及びＭ６３以外のメモリセルＭｎが選択メモリセルＭｓとして選択される場合（選択ワード線に隣接する非選択ワード線（第１非選択ワード線）がメモリストリングＭＳの端部のワード線以外のワード線である場合）を説明する。この場合、選択されたメモリセルＭｎ（Ｍｓ）の制御ゲート（選択ワード線）には、書込み電圧Ｖｐｇｍ（例えば２０Ｖ〜）が印加される。
【００２６】
また、選択メモリセルＭｎに隣接する非選択メモリセルＭｎ−１、Ｍｎ＋１（第１非選択メモリセル）の制御ゲート（第１非選択ワード線）には、メモリセルＭｎ−１、Ｍｎ＋１を導通させるのみで書き込み動作を生じさせるには不十分な大きさの書き込みパス電圧Ｖｐａｓｓ２が印加される。
【００２７】
そして、この第１非選択メモリセルＭｎ−１及びＭｎ＋１以外の非選択メモリセルＭ０〜Ｍｎ−２、Ｍｎ＋２〜Ｍ６３、ＤＭＳ、ＤＭＤ（第２非選択メモリセル）の制御ゲート（第１非選択ワード線を除いた非選択ワード線（第２非選択ワード線））にも、同様にメモリセルＭを導通させるのみで書き込み動作を生じさせるには不十分な大きさの書き込みパス電圧Ｖｐａｓｓ１が印加される。ただし、書き込みパス電圧Ｖｐａｓｓ１は、書き込みパス電圧Ｖｐａｓｓ２よりも大きい値である（Ｖｐａｓｓ１＞Ｖｐａｓｓ２）。一例として、前者は１０Ｖ、後者が８Ｖである。
【００２８】
また、選択トランジスタＳ２に接続される選択ゲート線ＳＧＤには電源電圧Ｖｄｄが印加され、選択トランジスタＳ１に接続される選択ゲート線ＳＧＳには接地電位Ｖｓｓが印加される。
そして、選択メモリセルＭｎの閾値電圧を正方向に変化させる書き込みを行う場合には、対応するビット線ＢＬに接地電位Ｖｓｓを印加する。これによりビット線ＢＬから選択トランジスタＳ２を介してメモリストリングのチャネルに与えられた接地電位Ｖｓｓと、プログラム電圧Ｖｐｇｍとの電位差により、選択メモリセルＭｎの閾値電圧が正方向に変動する。
【００２９】
一方、選択メモリセルＭｎへの書き込みを禁止する場合には、ビット線ＢＬに電源電圧Ｖｄｄが印加される。これにより、選択トランジスタＳ２は非導通状態とされ、選択メモリセルＭｎのチャネルはフローティング状態となる。これにより、選択ワード線ＷＬｎにプログラム電圧Ｖｐｇｍが印加されても、選択メモリセルＭｎのチャネルは容量カップリングにより電位上昇するので、書き込みは行われない。
【００３０】
選択ワード線ＷＬｎに隣接する非選択ワード線ＷＬｎ＋１、ＷＬｎ−１に書き込みパス電圧Ｖｐａｓｓ１よりも小さい書き込みパス電圧Ｖｐａｓｓ２が印加されるのは、微細化の進展によるセル間干渉を抑制するためである。すなわち、選択ワード線ＷＬｎがセル間干渉によるカップリングにより、書き込み電圧Ｖｐｇｍよりも更に上昇することを防ぎ、選択メモリセルＭｎの閾値電圧が必要以上に高くなるオーバープログラムを防止することができる。
【００３１】
次に、図６Ｂを参照して、メモリセルＭ０又はＭ６３が選択メモリセルＭｓとして選択される場合（第１非選択ワード線がメモリストリングの端部のワード線である場合）を説明する。図６Ｂでは、メモリセルＭ６３が選択される場合を説明する。ビット線ＢＬ、ソース線ＳＬ、及び選択ゲート線ＳＧＳ、ＳＧＤに印加される電圧は、図６Ａの場合と同様である。また、選択メモリセルＭ６３に隣接する第１非選択メモリセルＭＬ６２及びＤＭＤの制御ゲートには、電圧Ｖｐａｓｓ２’が印加される。一方、第２非選択メモリセル（ＤＭＳ、Ｍ０〜Ｍ６１）の制御ゲートには書き込みパス電圧Ｖｐａｓｓ１が印加される。この書き込みパス電圧Ｖｐａｓｓ２’は、書き込みパス電圧Ｖｐａｓｓ２よりも更に高い。一例として、Ｖｐａｓｓ２が８Ｖ程度である場合、Ｖｐａｓｓ２’はこれよりも大きい９．５Ｖ程度に設定される。
【００３２】
なお、図６Ｂでは、メモリセルＭ６３が選択メモリセルＭｓとされる場合を図示したが、メモリセルＭ０が選択メモリセルＭｓとされる場合も、略同様に電圧を印加することができる。すなわち、第１非選択メモリセルＭ１、ＤＭＳの制御ゲートには、書き込みパス電圧Ｖｐａｓｓ２’を印加し、第２非選択メモリセル（Ｍ２〜Ｍ６３、ＤＭＤ）の制御ゲートには書き込みパス電圧Ｖｐａｓｓ１を印加する。
【００３３】
すなわち、本実施の形態では、ＮＡＮＤセルユニットＮＵ中で最も端部にあるメモリセル（ダミーセルを含む）が第１非選択メモリセルとされる場合、その制御ゲートに書き込みパス電圧Ｖｐａｓｓ２’を印加する。この書き込みパス電圧Ｖｐａｓｓ２’は、通常の書き込みパス電圧Ｖｐａｓｓ２よりも大きい（Ｖｐａｓｓ２’＞Ｖｐａｓｓ２）。選択メモリセルＭｓがＮＡＮＤセルユニットＮＵの端部近くにある場合には、選択メモリセルＭｓがＮＡＮＤセルユニットＮＵの例えば中央付近である場合に比べ、隣接するメモリセルからの影響（セル間干渉）が少ないことが多い。上記のように、書き込みパス電圧Ｖｐａｓｓ２’の値を通常のＶｐａｓｓ２とは異ならせることにより、ＮＡＮＤセルユニットＮＵ中の全てのメモリセルが均等の条件で書き込み動作を受けることとなる。したがって、誤書き込みの発生確率を抑制することができる。
【００３４】
なお、第１の実施の形態において、メモリセルＭ６２とメモリセルＭ６３との間のゲート間距離をＤ１、メモリセルＭ６３とダミーセルＤＭＤとの間のゲート間距離をＤ２、ダミーセルＤＭＤとドレイン側選択トランジスタＳ２との間のゲート間距離をＤ３とした場合、Ｄ３＞Ｄ１＞Ｄ２の関係とすることが好ましい。メモリセルＭ６３が選択メモリセルＭｓの場合にはダミーセルＤＭＤには通常より高い書き込みパス電圧Ｖｐａｓｓ２’が印加されるが、この場合のドレイン側選択トランジスタＳ２におけるＧＩＤＬ電流（Gate Induced Drain Leakage current）の発生を抑制するため、距離Ｄ３を大きくするのが好ましい。逆に、書き込みパス電圧Ｖｐａｓｓ２’とプログラム電圧Ｖｐｇｍとの電圧差が小さいので、距離Ｄ２は他の距離に比べ短くても問題は無い。距離Ｄ１〜Ｄ３は、それぞれ２０％以上の違いとするのが好ましい。
【００３５】
なお、メモリセルＭ１とメモリセルＭ０との間のゲート間距離Ｄ１’、メモリセルＭ０とダミーセルＤＭＳとの間のゲート間距離Ｄ２’、ダミーセルＤＭＳとソース側選択トランジスタＳ１との間のゲート間距離Ｄ３’についても、同様の関係とするのが好ましい。
【００３６】
［第２の実施の形態］
次に、第２の実施の形態に係る不揮発性半導体記憶装置を、図７Ａ、  図７Ｂ及び図７Ｃを参照して説明する。装置の構成は第１の実施の形態と同様である。ただし、この実施の形態では、書き込み動作時の動作が第１の実施の形態と異なる。
【００３７】
まず、図７Ａを参照して、メモリセルＭ０及びＭ６３以外のメモリセルが選択メモリセルＭｓとして選択される場合を説明する。この場合の電圧印加方法は、第１の実施の形態（図６Ａ）と同様である。すなわち、第１非選択メモリセルＭｎ−１、Ｍｎ＋１の制御ゲートには、書き込みパス電圧Ｖｐａｓｓ２が印加される。そして第２非選択メモリセルの制御ゲートには、書き込みパス電圧Ｖｐａｓｓ１が印加される（Ｖｐａｓｓ１＞Ｖｐａｓｓ２）。
【００３８】
次に、図７Ｂを参照して、メモリセルＭ０又はＭ６３が選択メモリセルＭｓとして選択される場合を説明する。図７Ｂでは、メモリセルＭ６３が選択される場合を説明する。
【００３９】
ビット線ＢＬ、ソース線ＳＬ、及び選択ゲート線ＳＧＳ、ＳＧＤに印加される電圧は、図７Ａの場合と同様である。また、選択メモリセルＭ６３に隣接する第１非選択メモリセルＭ６２及びＤＭＤの制御ゲートには、書き込みパス電圧Ｖｐａｓｓ２’’が印加される。第２非選択メモリセル（ＤＭＳ、Ｍ０〜Ｍ６１）の制御ゲートには、書き込みパス電圧Ｖｐａｓｓ１が印加される。この書き込みパス電圧Ｖｐａｓｓ２’’は、書き込みパス電圧Ｖｐａｓｓ１よりも小さい値である。
【００４０】
また、この書き込みパス電圧Ｖｐａｓｓ２’’は、通常の書き込みパス電圧Ｖｐａｓｓ２よりも小さい値である（Ｖｐａｓｓ２’’＜Ｖｐａｓｓ２）。この点、第１の実施の形態とは大小関係が逆になっている。
ただし、書き込みパス電圧Ｖｐａｓｓ２’は、初回の書き込み動作の際には初期値Ｖｐａｓｓ２０’’に設定される。
【００４１】
書き込み動作後には、所望の閾値電圧への書き込みが完了したか否かを検証するための書き込みベリファイ動作が実行される。書き込みベリファイ動作の結果、書き込み動作が完了していないと判定された場合には、再度書き込み動作が実行される。その場合、図７Ｃに示すように、プログラム電圧Ｖｐｇｍも、初期値Ｖｐｇｍ０からステップアップ電圧ΔＶｐｇｍだけ増加した電圧Ｖｐｇｍ０＋ΔＶｐｇｍに設定される（ステップアップ動作）。そのステップアップしたプログラム電圧Ｖｐｇｍ（Ｖｐｇｍ０＋ΔＶｐｇｍ）による書き込み動作の実行後、再度書き込みベリファイ動作が実行される。以下、書き込み完了が検出されるまで、ステップアップ動作、書き込み動作及び書き込みベリファイ動作が繰り返される。
【００４２】
このように、プログラム電圧Ｖｐｇｍに対しステップアップ動作が適用される場合、書き込みパス電圧Ｖｐａｓｓ２’’にもこれに対応してステップアップ動作が適用される。すなわち、プログラム電圧Ｖｐｇｍが、ステップアップ動作によりＶｐｇｍ０＋ｋ・ΔＶｐｇｍ（ｋは自然数）に設定される場合、書き込みパス電圧Ｖｐａｓｓ２’’も、ステップアップ動作によりＶｐａｓｓ２０’’＋ｋ・ΔＶｐａｓｓ２’’に設定される。
【００４３】
このように、書き込みパス電圧Ｖｐａｓｓ２’’をプログラム電圧Ｖｐｇｍに合わせてステップアップさせるのは、プログラム電圧Ｖｐｇｍと書き込みパス電圧Ｖｐａｓｓ２’’との間の電位差が大きくなりすぎて、誤書き込みが生じることを防止するためである。
一方、メモリセルＭ０及びＭ６３以外のメモリセルが選択される場合に第１非選択メモリセルの制御ゲートに印加される書込みパス電圧Ｖｐａｓｓ２は、プログラム電圧Ｖｐｇｍがステップアップ動作されるのに拘わらず、一定値に維持される。これは、書き込みパス電圧Ｖｐａｓｓ２は、初期値からして大きな値を有しているため、ステップアップ動作を適用しなくても書き込みパス電圧Ｖｐａｓｓ２とプログラム電圧Ｖｐｇｍとの間の電位差が有意な値にはならないからである。
【００４４】
なお、第２の実施の形態において、メモリセルＭ６２とメモリセルＭ６３との間のゲート間距離をＤ１、メモリセルＭ６３とダミーセルＤＭＤとの間のゲート間距離をＤ２、ダミーセルＤＭＤとドレイン側選択トランジスタＳ２との間のゲート間距離をＤ３とした場合、Ｄ２＞Ｄ１＞Ｄ３の関係とすることが好ましい。メモリセルＭ６３が選択メモリセルＭｓの場合にはダミーセルＤＭＤには通常より低い書き込みパス電圧Ｖｐａｓｓ２’’が印加される。このため、ドレイン側選択トランジスタＳ２におけるＧＩＤＬ電流（Gate Induced Drain Leakage current）が発生する虞は小さい。したがって、距離Ｄ３は比較的小さい値に設定することができる。
【００４５】
なお、メモリセルＭ１とメモリセルＭ０との間のゲート間距離Ｄ１’、メモリセルＭ０とダミーセルＤＭＳとの間のゲート間距離Ｄ２’、ダミーセルＤＭＳとソース側選択トランジスタＳ１との間のゲート間距離Ｄ３’についても、同様の関係とするのが好ましい。
【００４６】
［第３の実施の形態］
次に、第３の実施の形態に係る不揮発性半導体記憶装置を、図８Ａ、図８Ｂ及び図８Ｃを参照して説明する。装置の構成は第１及び第２の実施の形態と同様である。ただし、この実施の形態では、書き込み動作時の動作が前述の実施の形態と異なる。
【００４７】
まず、図８Ａを参照して、メモリセルＭ０及びＭ６３以外のメモリセルが選択メモリセルＭｓとして選択される場合を説明する。この場合の電圧印加方法は、第１の実施の形態（図６Ａ）と同様である。すなわち、第１非選択メモリセルＭｎ−１、Ｍｎ＋１の制御ゲートには、書き込みパス電圧Ｖｐａｓｓ２が印加される。そして第２非選択メモリセルの制御ゲートには、書き込みパス電圧Ｖｐａｓｓ１が印加される（Ｖｐａｓｓ１＞Ｖｐａｓｓ２）。
【００４８】
次に、図８Ｂを参照して、メモリセルＭ０又はＭ６３が選択メモリセルＭｓとして選択される場合を説明する。図８Ｂでは、メモリセルＭ６３が選択される場合を説明するが、メモリセルＭ０が選択される場合も同様である。
【００４９】
ビット線ＢＬ、ソース線ＳＬ、及び選択ゲート線ＳＧＳ、ＳＧＤに印加される電圧は、図８Ａの場合と同様である。また、選択メモリセルＭ６３に隣接する第１非選択メモリセルＭＬ６２及びＤＭＤの制御ゲートには、書き込みパス電圧Ｖｐａｓｓ２’が印加される。また、第２非選択メモリセル（ＤＭＳ、Ｍ０〜Ｍ６２）には、書き込みパス電圧Ｖｐａｓｓ１が印加される。書き込みパス電圧Ｖｐａｓｓ１は、書き込みパス電圧Ｖｐａｓｓ２’よりも大きい。また、この書き込みパス電圧Ｖｐａｓｓ２’は、通常の書き込みパス電圧Ｖｐａｓｓ２よりも大きい値である（Ｖｐａｓｓ２’＞Ｖｐａｓｓ２）。この点、第１の実施の形態と大小関係が同一になっている。
そして、書き込みパス電圧Ｖｐａｓｓ２’は、図８Ｃに示すように、プログラム電圧Ｖｐｇｍのステップアップ動作に拘わらず、一定の値Ｖｐａｓｓ２０’’とされる。
【００５０】
一方、通常の書き込みパス電圧Ｖｐａｓｓ２は、図８Ｃに示すように、プログラム電圧Ｖｐｇｍが、ステップアップ動作によりＶｐｇｍ＋ｋ・ΔＶｐｇｍ（ｋは自然数）に設定される場合、これに合わせてステップアップ動作され、Ｖｐａｓｓ２０＋ｋ・ΔＶｐａｓｓ２に設定される。これによっても、前述の実施形態と同様の効果が得られる。
【００５１】
［第４の実施の形態］
次に、第４の実施の形態に係る不揮発性半導体記憶装置を、図９を参照して説明する。装置の構成は前述の実施の形態と同様である。ただし、この実施の形態では、書き込み動作時の動作が前述の実施の形態と異なる。
【００５２】
この実施の形態では、書き込み動作又は消去動作が実行された回数（書き込み／消去回数ＮＷＥ）に従って、ＮＡＮＤメモリユニットＮＵの端部のメモリセルが第１非選択メモリセルとされる場合に、その制御ゲートに印加される書き込みパス電圧の大きさを決定している。一例として、この実施の形態では、ＮＷＥ＝１０００を区切りとして、書き込みパス電圧の値を切り替えている。ＮＷＥ≧１０００である場合には、第１の実施の形態と同様の動作が行われる。すなわち、メモリセルＭ０又はＭ６３が選択メモリセルＭｓとされる場合、第１非選択メモリセルには通常の書き込みパス電圧Ｖｐａｓｓ２よりも大きい書き込みパス電圧Ｖｐａｓｓ２’が印加され、第２非選択メモリセルには書き込みパス電圧Ｖｐａｓｓ１が印加される。
【００５３】
一方、ＮＷＥ＜１０００である場合には、第１の実施の形態とは異なり、メモリセルＭ０又はＭ６３が選択メモリセルＭｓとされる場合であっても、第１非選択メモリセルには通常の書き込みパス電圧Ｖｐａｓｓ２が印加される（第２非選択メモリセルには書き込みパス電圧Ｖｐａｓｓ１が印加される）。
【００５４】
このように、第４の実施の形態では、書き込み／消去回数ＮＷＥの大小により、第１非選択メモリセルがメモリストリングの端部のメモリセルである場合において、その制御ゲートに印加する電圧を切り替える。これにより、書き込み／消去回数ＮＷＥが増加すると、メモリセルのゲート絶縁膜は劣化する傾向にある。ゲート絶縁膜が劣化するタイミングにおいてのみ第１の実施の形態と同様の動作を実行することで、メモリセルの長寿命化を図ることが可能になる。
図１０は、第２の実施の形態の電圧印加方法を採用する場合において、書き込み／消去回数ＮＷＥに従って書き込み方法を変化させる例を示している。
【００５５】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上記の実施の形態では、メモリストリングの端部のメモリセルはダミーセルとして定義され、ダミーセルはデータ記憶用としては用いられない場合を説明した。しかし、本発明は、例えば、１つのＮＡＮＤメモリユニットＮＵがメモリセルＭ０〜Ｍ６３と選択トランジスタＳ１、Ｓ２のみを有し、ダミーセルを有さない不揮発性半導体記憶装置にも本発明は適用可能である。このような場合、メモリセルＭ０又はＭ６３が第１非選択メモリセルとされる場合に、上記実施形態の電圧印加方法が採用可能である。
また、上述の実施の形態では、メモリアレイ１１は２次元構造を持つものとして説明したが、これに限らず３次元構造を持つものであってもよい。例えば、３次元構造を持つメモリアレイ１１は、図１１に示すように、半導体層ＳＣ、及び導電層ＣＬを有する。半導体層ＳＣは、半導体基板Ｂａに対して垂直方向（Ｚ方向）に延び且つメモリセルＭＣのボディとして機能する。導電層ＣＬは、電荷蓄積層を介して半導体層ＳＣの側面を取り囲む。導電層ＣＬは、メモリセルＭＣのゲート及びワード線ＷＬとして機能する。
【符号の説明】
【００５６】
１１…メモリセルアレイ、  １２…センスアンプ、  １３…ロウデコーダ、  １４…データ線、  １５…Ｉ／Ｏバッファ、  １６…制御信号発生回路、  １７…アドレスレジスタ、  １８…カラムデコーダ、  １９…内部電圧発生回路、  ２０…基準電圧生成回路、  ＮＵ…ＮＡＮＤセルユニット、  ＢＬＫ…ブロック、  Ｍ０−Ｍｍ…メモリセル、  ＤＭＳ，ＤＭＤ・・・ダミーメモリセル、  Ｓ１、Ｓ２…選択トランジスタ、  ＢＬ…ビット線、  ＷＬ０−ＷＬ６３…ワード線、  ＳＲＣ…共通ソース線、  ＳＧＤ、ＳＧＳ…選択ゲート線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９】
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【図１０】
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【図１１】
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