(57)【要約】【課題】空乏層幅xjの計算に、ホール濃度及び電子濃度を考慮することで、IGBTの過渡特性、特にターンオフ時の挙動を精度良くシミュレートすることが可能なIGBTモデルを提供する。【解決手段】素子モデルのコレクタ−エミッタ間に電流源IPCモデル14及び電圧計16が、エミッタ−MOSFETのドレイン電極D1間に電流源IQモデル15が接続される。電流源IPCモデル14はコレクタ端子Cに流れるホール電流を、電流源IQモデル15はベース層の電荷蓄積による電流を模擬しており、どちらも空乏層幅xjの関数となっている。電流源モデル14、15の電流値計算に使用する空乏層幅xjは、ベース層濃度Nb、コレクタ端子C−エミッタ端子E間の電圧VCE、電流源IPCモデル14の電流IPC、MOSFETモデル11のドレイン電流ID、電子速度vn、ホール速度vpを用いて所定の計算式で計算される。【選択図】図１
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【特許請求の範囲】
【請求項１】
ゲート端子、エミッタ端子、コレクタ端子を有する回路シミュレーション用IGBTモデルにおいて、
Nch型MOSFETモデルと、ダイオードモデルと、電流源モデルで構成され、前記電流源モデルの電流値が空乏層幅の関数として定義され、前記空乏層幅の計算に電子濃度及びホール濃度を用いることを特徴とするIGBTモデル。
【請求項２】
請求項１記載のIGBTモデルにおいて、前記電子濃度及びホール濃度の計算に使用する電子速度及びホール速度を、前記エミッタ端子−コレクタ端子間の印加電界によって変化させることを特徴とするIGBTモデル。
【請求項３】
請求項１及び２記載のIGBTモデルにおいて、前記空乏層幅の計算に使用するベース濃度の値を前記エミッタ端子−コレクタ端子間の印加電圧によって変化させることを特徴とするIGBTモデル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタ及びバイポーラトランジスタを組み合わせて構成される半導体素子であるIGBT(Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ)の、SPICE(Simulation Program with Integrated Circuit Emphasis)などのシミュレータによるシミュレーションに使用するモデルに関する。
【背景技術】
【０００２】
半導体素子の１つとして、IGBTが従来から使用されている。図９は、IGBTの基本構造を示す図である。図９に示すように、IGBTはNch型の電界効果トランジスタ２１とPNP型のバイポーラトランジスタ２２で構成された複合素子である。
【０００３】
このようなIGBTを使用する回路の動作を確認するために、SPICEなどの回路シミュレータを用いたシミュレーションが行われる。この回路シミュレータ上でIGBTの動作を再現するために、多くの素子モデルが提案されている。これまで提案されてきた素子モデルには、IGBTの動作を等価回路に置き直し、等価回路を構成する素子のパラメータを合わせこむことで特性を再現する等価回路モデル（下記特許文献１参照）や、半導体内部の電子・ホール(正孔)の挙動を方程式で定義し、式の計算によりIGBTの特性を再現する物理モデル（下記特許文献２参照）がある。
【０００４】
また、下記特許文献３に示されるように、BJT(Bipolar Junction Transistor：バイポーラトランジスタ)のベースエミッタ間電圧VEBを用いて表される、IGBTにおけるコレクタ電流IC、エミッタ電流IE及びドレイン電流IDrainについて、キルヒホッフの法則を適用して、IE= IC + IDrain が成立するように繰り返し計算(反復計算)を行って、VEBを求め、求められたVEBに基づいて各電流の値を得ることで、IGBTの動作を高精度でシミュレーションすることを提示している。
【０００５】
更に、下記特許文献４に示されるように、IGBT内のBJTのベースとコレクタ間にテール電流発生回路を付加することで、ターンOFF波形を表現している。そしてテール電流発生回路は、電流検出回路(ブロックA)、経時変化検出回路(ブロックB)、時間幅制御回路(ブロックC)および増幅回路(ブロックD)の４つのブロックで構成され、電流検出回路(ブロックA)は電流検出用電圧源および電流制御型電圧源で、また経時変化検出回路(ブロックB)はコンデンサCp、抵抗Rpおよび検波用ダイオードD1で、また時間幅制御回路(ブロックC)は抵抗RtおよびコンデンサCtで、また増幅回路(ブロックD)は電圧制御型電圧源Eb、抵抗Rb,ReおよびNPN型BJT Q2で、それぞれ構成される。これら各回路ブロック内の素子のパラメータを調整することで、実測を模擬したテール電流を発生させ、IGBTのターンOFF波形を表現するようにしている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−２５７１７４号公報
【特許文献２】特開２００９−０２６２９８号公報
【特許文献３】特開２００８−２５８５５０号公報
【特許文献４】特開平８−１３７９７８号公報（図３）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
IGBTの過渡特性の特徴として、ターンオフ時のテール電流がある。テール電流とは、IGBTがオン状態の時にベース層（N-層）に蓄積されている少数キャリアのホールが、ターンオフの時にベース層から掃きだされ、もしくは電子対と再結合し消滅することによって流れる電流のことである。
【０００８】
このテール電流を模擬する方法として、従来の等価回路モデルでは、テール電流模擬回路を等価回路モデル中に構成していた。図１０は、特許文献１で提案されている等価回路モデルを示す図である。この等価回路モデルは、MOSFET(Metal Oxide Semiconductor Field Effect Transistor：MOS型電界効果トランジスタ)モデル３１、BJTモデル３２及びテール電流を流すための電流源モデル３３を等価回路中に具備しており、この電流源３３の電流値を抵抗３４、コンデンサ３５及び電流源３６で構成された等価回路で計算することにより、テール電流を模擬している。
【０００９】
しかし、この等価回路モデルでは、テール電流を合わせこむために抵抗３４及びコンデンサ３５のパラメータをフィッティングする必要がある。テール電流の流れ方はIGBTの構造、負荷や温度などの回路条件に依存している。そのため、構造や回路条件ごとにパラメータフィッティングを行う必要があり、あらゆる条件に対応可能なモデルとすることが非常に困難である。
【００１０】
また、従来の物理モデルでは、MOSFETやBJTやDiodeといった半導体素子と電流源を組み合わせた回路を構成し、過渡的に流れる電流を電流源で模擬している。この電流源の値を物理的な挙動を考慮した式で模擬している。
【００１１】
図１１は、特許文献２で提案されている物理モデルの回路構成を示す図である。図１１に示される物理モデルは、MOSFETモデル４１、ダイオードモデル４２及び４３、電流源４４及び４５で構成されており、ターンオフ時のテール電流を決定するのはベース層中でのホールの再結合を模擬する電流源４４及びベース層からエミッタへのホールの掃きだしを模擬する電流源４５であり、これらの電流源４４，４５の電流値の計算に、ベース層中の空乏層幅xjを使用している。図１１に示される物理モデルでは、空乏層幅xjを、コレクタ−エミッタ間の電圧VCE、誘電率ε、素電荷q、ベース層濃度Nbを使用して、以下に示す式１により計算している。
【００１２】
【数１】
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しかしながら、実際の空乏層幅は、ベース層濃度Nbに加えて、ベース層中に蓄積されているホール濃度及び電子濃度も影響する。そのため、式１を使用した場合には、実際の空乏層幅との間に大きな乖離が発生する。
【００１３】
また、上記式１を使用している従来の物理モデルでは、ベース層濃度Nbを一定として計算を行っている。しかし、現在のIGBTは、図１２に示すように、裏面コレクタ側に高濃度のn+層（FS層 = Field Stop層）を設けて耐圧を確保する構造になっている。したがって、現在のIGBTについて従来の物理モデルで空乏層幅を計算した場合には、図１３に示すように、コレクタ−エミッタ間の電圧が高い領域で空乏層幅に乖離が発生し、ある電圧以上では空乏層幅が実際のベース層幅以上になってしまい、回路シミュレーションを正常に実行することが不可能になってしまう。
【００１４】
そこで本発明の第１の目的は、空乏層幅xjの計算に、ホール濃度及び電子濃度を考慮することで、IGBTの過渡特性、特にターンオフ時の挙動を精度良くシミュレートすることが可能なIGBTモデルを提供することである。
【００１５】
また本発明の第２の目的は、前記空乏層幅xjの計算に、ホール濃度及び電子濃度の計算に使用するホール速度及び電子速度の印加電界依存性を考慮することで、さらにターンオフ時の挙動を精度良くシミュレートすることが可能なIGBTモデルを提供することである。
【００１６】
本発明の第３の目的は、前記空乏層幅xjの計算に、さらにベース濃度を変換する機能を追加することで、FS層を有するIGBT等、ベース層濃度が変化する構造のIGBTについても、ターンオフ時の挙動を精度良くシミュレートすることが可能なIGBTモデルを提供することである。
【課題を解決するための手段】
【００１７】
上記第１の目的を達成するために本発明の請求項１記載の発明は、ゲート端子、エミッタ端子、コレクタ端子を有し、MOSFETモデル、Diodeモデル、電流源モデルで構成されるIGBTモデルであって、前記電流源モデルの電流値計算に使用する空乏層幅の導出において、ベース層濃度だけでなく、過渡的に変化するホール濃度及び電子濃度を使用することを特徴としている。
【００１８】
上記第２の目的を達成するために本発明の請求項２記載の発明は、請求項１記載のIGBTモデルにおいて、前記電子濃度及びホール濃度の計算に使用する電子速度及びホール速度を、前記エミッタ端子−コレクタ端子間の印加電界により変化させることを特徴としている。
【００１９】
上記第３の目的を達成するために本発明の請求項３記載の発明は、請求項１及び請求項２記載のIGBTモデルにおいて、電流源モデルの電流値計算に使用する空乏層幅の導出に使用するベース層濃度について、前記コレクタ−エミッタ間の印加電圧に従って変化する可変濃度とすることを特徴としている。
【発明の効果】
【００２０】
上述した本発明の請求項１記載の発明によれば、過渡変化時にベース層に蓄積されるホール濃度及び電子濃度を使用して空乏層幅を計算することが可能となり、その結果、ターンオフ時のテール電流を精度よく模擬することが可能となる。
【００２１】
また上述した本発明の請求項２記載の発明によれば、ホール濃度及び電子濃度の計算に使用するホール速度及び電子速度の印加電界依存性を考慮することで、さらにターンオフ時の挙動を精度良くシミュレートすることが可能となる。
【００２２】
また上述した本発明の請求項３記載の発明によれば、ベース層濃度が裏面コレクタ側で変化するFS層を有するIGBT等、ベース層濃度が変化する構造のIGBTに対しても、精度良く空乏層幅を計算することが可能となり、これによりターンオフ時の挙動を精度よく模擬することが可能となる。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１の実施形態に係るIGBTモデルの回路構成を示す図である。
【図２】本発明の第１の実施形態での空乏層幅の過渡的な挙動の計算結果の一例を示す図である。
【図３】本発明の第１の実施形態でのターンオフ動作の解析結果を示す図である。
【図４】本発明の第２の実施形態に係るIGBTモデルの回路構成を示す図である。
【図５】本発明の第２の実施形態で使用される電子及びホールのドリフト速度の電界依存性を示す図である。
【図６】本発明の第２の実施形態での空乏層幅の過渡的な挙動の計算結果の一例を示す図である。
【図７】本発明の第３の実施形態に係るIGBTモデルの回路構成を示す図である。
【図８】本発明の第３の実施形態で使用される空乏層幅の静的な状態の計算結果の一例を示す図である。
【図９】IGBTの基本構造を示す図である。
【図１０】特許文献１に開示されているIGBTモデルの回路構成を示す図である。
【図１１】特許文献２に開示されているIGBTモデルの回路構成を示す図である。
【図１２】FS層を有するIGBTの基本構造を示す図である。
【図１３】FS層を有するIGBTに対して行った、空乏層幅の静的な状態の計算結果の一例を示す図である。
【発明を実施するための形態】
【００２４】
以下、本発明の実施の形態について、詳細に説明する。
［実施形態１］
図１は、本発明の第１の実施形態に係るIGBTモデルの回路構成を示す図である。図１に示すIGBTモデルは、同図に示すように、ゲート端子G、エミッタ端子E、コレクタ端子Cを有している。
【００２５】
ゲート端子GにはNch型MOSFETモデル１１のゲート電極G1が接続され、エミッタ端子EにはMOSFETモデル１１のソース電極S1及びバルク電極B1、ダイオードモデル１２のアノード電極A1が接続される。一方コレクタ端子Cには、ダイオードモデル１３のアノード電極A2が接続される。また、MOSFETモデル１１のドレイン電極D1、ダイオードモデル１２のカソード電極K1及びダイオードモデル１３のカソード電極K2が接続される。さらに、コレクタ端子C−エミッタ端子E間に電流源IPCモデル１４及び電圧計１６が、コレクタ端子C−MOSFETモデル１１のドレイン電極D1間に電流源IQモデル１５が接続される。
【００２６】
図１に示すIGBTモデルにおいて、電流源IPCモデル１４はコレクタ端子Cに流れるホール電流を、電流源IQモデル１５はベース層の電荷蓄積による電流を模擬しており、どちらも空乏層幅xjの関数となっている。
【００２７】
電流源モデル１４、１５の電流値計算に使用する空乏層幅xjは、ベース層濃度Nb、コレクタ端子C−エミッタ端子E間の電圧VCE、誘電率ε、素電荷q、ホール濃度p、電子濃度n、電流源IPCモデル１４の電流IPC、MOSFETモデル１１のドレイン電流ID、ホール速度vp及び電子速度vnを使用して、以下に示す式２により計算される。
【００２８】
【数２】
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上記式２において、電流IPCはコレクタ端子Cに流れるホール電流、すなわちベース層に流れ込むホール電流を、電流IDはMOSFETモデル１１を流れる電子電流、すなわちベース層に流れ込む電子電流をあらわしている。前記ベース層に流れ込むホール電流及び電子電流とホール速度vp及び電子速度vnを使用して、ベース層に蓄積されるホール濃度p及び電子濃度nを導出し、空乏層幅の計算式に反映させる。
【００２９】
上記式２を使用した空乏層幅xj(t)の計算は、以下のようにして行われる。ベース層濃度Nbはデバイス毎に規定される一定値（Nb0）を、コレクタ端子−エミッタ端子間電圧VCE、ホール電流IPC、ドレイン電流IDは、一つ前の計算ステップにて計算された結果（VCE(t-Δt)、IPC(t-Δt)、ID(t-Δt)）を使用する。また、ホール速度vp及び電子速度vnとして、定常オン状態での一定値を使用する。これらの値を前述した式２に代入し、空乏層幅xj(t)を導出する。
【００３０】
前記方法にて計算された空乏層幅xj(t)と、デバイスシミュレーションによる空乏層幅の結果を図２に、ターンオフ時のテール電流ICを実測と比較した結果を図３に示す。図２及び図３に示す比較結果は、本発明の第１の実施形態に係るIGBTモデルの使用により、空乏層幅の挙動、さらにはターンオフ時のテール電流の挙動が精度良く一致させることができることを示すものである。
［実施形態２］
図４は、本発明の第２の実施形態に係るIGBTモデルの回路構成を示す図である。図４に示す本発明の第２の実施形態に係るIGBTモデルは、本発明の第１の実施形態で示したIGBTモデルの等価回路図に、ホール・電子速度変換ブロック１７を追加したモデルである。
【００３１】
このホール・電子速度変換ブロック１７では、上記式２の空乏層幅xjの計算式に使用するホール速度vp及び電子速度vnを、コレクタ端子−エミッタ端子間電圧VCEに応じて変換する。具体的には、図５に示すホール及び電子のドリフト速度の電界依存性に従い、一つ前の計算ステップにて計算されたVCE(t-Δt)から、次のステップの計算で使用するホール速度vp(t)及び電子速度vn(t)を導出する。
【００３２】
図４に示す本発明の第２の実施形態に係るIGBTモデルを使用して計算された空乏層幅と、デバイスシミュレーションによる空乏層幅の結果を図６に示す。図１に示す本発明の第１の実施形態に係るIGBTの一定速度での計算モデルに比べ、さらに空乏層幅の挙動が精度よく一致していることが確認できる。
［実施形態３］
図７は、本発明の第３の実施形態に係るIGBTモデルの回路構成を示す図である。図７に示す本発明の第３の実施形態に係るIGBTモデルは、図４に示した本発明の第２の実施形態で示したIGBTモデルの等価回路図に、ベース濃度変換ブロック１８を追加したモデルである。
【００３３】
このベース濃度変換ブロック１８では、上記式２の空乏層幅xjの計算式に使用するベース濃度Nbを変換する。具体的には、ゲートをオフにした状態でコレクタに電圧を印加した時の定常状態での空乏層幅が図８に示すデバイスシミュレーションによる空乏層幅に一致するよう、ベース濃度を変換する。変換式の一例を、以下の式３に示す。
【００３４】
【数３】
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本発明の第３の実施形態に係るIGBTモデルにおいて採用したベース濃度変換ブロック１８を上記式２のベース濃度Nbに代入して空乏層幅xjを導出することにより、空乏層幅及びターンオフ時のテール電流を精度良く模擬することができる。
【００３５】
このように本発明の第３の実施形態に係るIGBTモデルの使用により、例えばFS（Field Stop）構造のIGBTのようにベース濃度が一定でないIGBTに対しても、空乏層幅及びターンオフ時のテール電流を精度良く模擬することが可能となる。
【符号の説明】
【００３６】
11、21、31、41  MOSFETモデル
12、13、42、43  ダイオードモデル
14、15、33、36、44、45  電流源モデル
16  電圧計モデル
17  速度テーブルデータブロック
18  ベース濃度変換ブロック
22、32  BJTモデル
34  抵抗モデル
35  コンデンサモデル
G   ゲート端子
C   コレクタ端子
E   エミッタ端子
G1  ゲート電極
D1  ドレイン電極
S1  ソース電極
B1  バルク電極
A1、A2  アノード電極
K1、K2  カソード電極
【図１】
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【図２】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図３】
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