(57)【要約】【課題】シリサイド工程によるゲート絶縁膜の金属汚染や、メモリセルのショートチャネル効果を抑制する。【解決手段】実施形態によれば、不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に順に形成された第１絶縁層、電荷蓄積層、第２絶縁層、および制御電極を有し、前記電荷蓄積層の側面が傾斜面を有する複数のメモリセルトランジスタとを備える。さらに、前記装置は、前記メモリセルトランジスタの側面と、前記メモリセルトランジスタ間の前記半導体基板の上面に形成された第１の絶縁膜部分と、前記メモリセルトランジスタ間のエアギャップ上と前記メモリセルトランジスタ上に連続して形成された第２の絶縁膜部分と、を有する１層以上の絶縁膜を備える。さらに、前記メモリセルトランジスタ間の前記半導体基板の上面から前記エアギャップの下端までの第１距離は、前記メモリセルトランジスタの側面に形成された前記絶縁膜の膜厚よりも大きい。【選択図】図１
2013045801.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に順に形成された第１絶縁層、電荷蓄積層、第２絶縁層、および制御電極を有し、前記電荷蓄積層の側面が傾斜面を有する複数のメモリセルトランジスタと、
前記メモリセルトランジスタの側面と、前記メモリセルトランジスタ間の前記半導体基板の上面に形成された第１の絶縁膜部分と、前記メモリセルトランジスタ間のエアギャップ上と前記メモリセルトランジスタ上に連続して形成された第２の絶縁膜部分と、を有する１層以上の絶縁膜とを備え、
前記メモリセルトランジスタ間の前記半導体基板の上面から前記エアギャップの下端までの第１距離は、前記メモリセルトランジスタの側面に形成された前記絶縁膜の膜厚よりも大きい、不揮発性半導体記憶装置。
【請求項２】
前記第１距離は、前記メモリセルトランジスタの側面に形成された前記絶縁膜の膜厚の２倍以上である、
請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリセルトランジスタ間の前記半導体基板の上面における不純物濃度は、前記メモリセルトランジスタ下の前記半導体基板の上面における不純物濃度と等しい、
請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリセルトランジスタの前記制御電極は、シリサイド層を有する、請求項１から３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記絶縁膜は、
前記第１の絶縁膜部分の一部を構成する第１の絶縁膜と、
前記第１の絶縁膜部分の一部と前記第２の絶縁膜部分とを構成する第２の絶縁膜と、
を含む請求項１から４のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項６】
半導体基板上に、第１絶縁層、電荷蓄積層、第２絶縁層、および制御電極の材料を順に形成し、
前記電荷蓄積層の側面に傾斜面が形成されるように、前記制御電極、前記第２絶縁層、および前記電荷蓄積層の材料をエッチングして、前記半導体基板上に複数のメモリセルトランジスタを形成し、
前記半導体基板上に１層以上の絶縁膜を形成することで、前記メモリセルトランジスタ間にエアギャップを形成し、
前記絶縁膜は、前記メモリセルトランジスタの側面と、前記メモリセルトランジスタ間の前記半導体基板の上面に形成された第１の絶縁膜部分と、前記エアギャップ上と前記メモリセルトランジスタ上に連続して形成された第２の絶縁膜部分と、を有するように形成され、
前記メモリセルトランジスタ間の前記半導体基板の上面から前記エアギャップの下端までの第１距離は、前記メモリセルトランジスタの側面に形成された前記絶縁膜の膜厚よりも大きく設定される、
不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリなどの不揮発性半導体記憶装置は、ワード線間のエアギャップ構造と、制御ゲートのシリサイド構造を併せ持つ場合がある。このような不揮発性半導体記憶装置を製造する際には、シリサイド工程においてスパッタリングされる金属が、メモリセル間のゲート絶縁膜に到達し、ゲート絶縁膜の金属汚染が生じる可能性がある。このような金属汚染が生じると、メモリセルの信頼性が悪化してしまう。
【０００３】
また、ＮＡＮＤ型フラッシュメモリなどの不揮発性半導体記憶装置は、微細化技術の進展により、そのチップサイズの縮小が年々進行している。そのため、メモリセルのゲート長の縮小に起因して、ショートチャネル効果の発生が問題となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２７１６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
シリサイド工程によるゲート絶縁膜の金属汚染や、メモリセルのショートチャネル効果を抑制することが可能な不揮発性半導体記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００６】
一の実施形態による不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に順に形成された第１絶縁層、電荷蓄積層、第２絶縁層、および制御電極を有し、前記電荷蓄積層の側面が傾斜面を有する複数のメモリセルトランジスタとを備える。さらに、前記装置は、前記メモリセルトランジスタの側面と、前記メモリセルトランジスタ間の前記半導体基板の上面に形成された第１の絶縁膜部分と、前記メモリセルトランジスタ間のエアギャップ上と前記メモリセルトランジスタ上に連続して形成された第２の絶縁膜部分と、を有する１層以上の絶縁膜を備える。さらに、前記メモリセルトランジスタ間の前記半導体基板の上面から前記エアギャップの下端までの第１距離は、前記メモリセルトランジスタの側面に形成された前記絶縁膜の膜厚よりも大きい。
【０００７】
また、別の実施形態による不揮発性半導体記憶装置の製造方法では、半導体基板上に、第１絶縁層、電荷蓄積層、第２絶縁層、および制御電極の材料を順に形成する。さらに、前記方法では、前記電荷蓄積層の側面に傾斜面が形成されるように、前記制御電極、前記第２絶縁層、および前記電荷蓄積層の材料をエッチングして、前記半導体基板上に複数のメモリセルトランジスタを形成する。さらに、前記方法では、前記半導体基板上に１層以上の絶縁膜を形成することで、前記メモリセルトランジスタ間にエアギャップを形成する。さらに、前記方法では、前記絶縁膜は、前記メモリセルトランジスタの側面と、前記メモリセルトランジスタ間の前記半導体基板の上面に形成された第１の絶縁膜部分と、前記エアギャップ上と前記メモリセルトランジスタ上に連続して形成された第２の絶縁膜部分と、を有するように形成される。さらに、前記方法では、前記メモリセルトランジスタ間の前記半導体基板の上面から前記エアギャップの下端までの第１距離は、前記メモリセルトランジスタの側面に形成された前記絶縁膜の膜厚よりも大きく設定される。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態の不揮発性半導体記憶装置の構造を示す断面図である。
【図２】第１実施形態の不揮発性半導体記憶装置の製造方法を示す断面図である。
【図３】図２に続き、不揮発性半導体記憶装置の製造方法を示す断面図である。
【図４】図３に続き、不揮発性半導体記憶装置の製造方法を示す断面図である。
【図５】図４に続き、不揮発性半導体記憶装置の製造方法を示す断面図である。
【図６】図５に続き、不揮発性半導体記憶装置の製造方法を示す断面図である。
【図７】第１実施形態の不揮発性半導体記憶装置の効果について説明するための断面図である。
【図８】第２実施形態の不揮発性半導体記憶装置の構造を示す断面図である。
【図９】第２実施形態の不揮発性半導体記憶装置の製造方法を説明するための断面図である。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態を、図面を参照して説明する。
【００１０】
（第１実施形態）
図１は、第１実施形態の不揮発性半導体記憶装置の構造を示す断面図である。図１の不揮発性半導体記憶装置は、ＮＡＮＤ型フラッシュメモリであり、図１に示す断面は、ＮＡＮＤ型フラッシュメモリのメモリセルトランジスタＭＣ、選択トランジスタＳＧのゲート長方向に沿った断面（ＧＣ（Gate Conductor）断面）に相当する。
【００１１】
図１の不揮発性半導体記憶装置は、半導体基板１０１と、拡散層１０２と、メモリセルトランジスタＭＣと、選択トランジスタＳＧを備えている。図１には、これらのトランジスタＭＣ、ＳＧの例として、４つのメモリセルトランジスタＭＣ1〜ＭＣ4と、２つの選択トランジスタＳＧ1、ＳＧ2が示されている。
【００１２】
半導体基板１０１は、例えばシリコン基板である。図１には、半導体基板１０１の主面に平行で、互いに垂直なＸ方向およびＹ方向と、半導体基板１０１の主面に垂直なＺ方向が示されている。Ｘ方向、Ｙ方向はそれぞれ、上記のトランジスタＭＣ、ＳＧのゲート長方向と、チャネル幅方向に相当する。
【００１３】
拡散層１０２は、これらのトランジスタＭＣ、ＳＧ間の半導体基板１０１内に形成されている。図１に示す符号Ｗは、各拡散層１０２の幅を示し、符号Ｌは、各メモリセルトランジスタＭＣのゲート長を示している。
【００１４】
メモリセルトランジスタＭＣ、選択トランジスタＳＧの各々は、半導体基板１０１上に順に形成された第１絶縁層（ゲート絶縁膜）１１１と、第１電極層（浮遊ゲート）１１２と、第２絶縁層（ゲート間絶縁膜）１１３と、第２電極層（制御ゲート）１１４を有している。浮遊ゲート１１２と、制御ゲート１１４はそれぞれ、電荷蓄積層と、制御電極の例である。
【００１５】
第１絶縁層１１１は、例えばシリコン酸化膜である。第１絶縁層１１１は、トランジスタＭＣ、ＳＧ内とトランジスタＭＣ、ＳＧ間に連続して形成されている。
【００１６】
第１電極層１１２は、例えばポリシリコン層である。図１に示すように、各トランジスタＭＣ、ＳＧ内の第１電極層１１２の側面は、傾斜面Ｓを有している。符号θは、第１電極層１１２の下面と傾斜面Ｓとの間の角度を示す。本実施形態では、角度θは、９０度未満、例えば、５０〜７０度に設定されている。その結果、傾斜面Ｓは、第１電極層１１２の幅を広げる方向に傾斜している。なお、本実施形態では、第１電極層１１２の側面の一部が傾斜面Ｓとなっているが、第１電極層１１２の側面全体を傾斜面Ｓとしてもよい。傾斜面Ｓは、Ｘ方向に裾を引くように形成されている。
【００１７】
第２絶縁層１１３は例えば、第１のシリコン酸化膜、シリコン窒化膜、第２のシリコン酸化膜を含む積層絶縁膜である。選択トランジスタＳＧ1、ＳＧ2では、第１電極層１１２と第２電極層１１４が、第２絶縁層１１３に形成された開口部Ｈ1、Ｈ2により電気的に接続されている。
【００１８】
第２電極層１１４は、例えばポリシリコン層である。図１に示すように、各トランジスタＭＣ、ＳＧ内の第２電極層１１４内には、シリサイド層１２１が形成されている。シリサイド層１２１の例としては、ＮｉＳｉ（ニッケルシリサイド）層や、ＣｏＳｉ（コバルトシリサイド）層などが挙げられる。
【００１９】
図１の不揮発性半導体記憶装置はさらに、側壁絶縁膜２０１と、第１〜第３のライナー絶縁膜２１１〜２１３と、第１〜第３の層間絶縁膜２２１〜２２３と、エアギャップＡＧを備えている。
【００２０】
エアギャップＡＧは、メモリセルトランジスタＭＣ同士の間と、メモリセルトランジスタＭＣと選択トランジスタＳＧとの間に形成されている。これらのエアギャップＡＧは、図１に示すように、側壁絶縁膜２０１と第１の層間絶縁膜２２１で囲まれている。
【００２１】
側壁絶縁膜２０１は、これらのトランジスタＭＣ、ＳＧの側面と、これらのトランジスタＭＣ、ＳＧ間の半導体基板１０１の上面に形成されている。側壁絶縁膜２０１は、例えばシリコン酸化膜である。本実施形態では、第１絶縁層１１１が、トランジスタＭＣ、ＳＧ内とトランジスタＭＣ、ＳＧ間に連続して形成されているため、側壁絶縁膜２０１は、これらのトランジスタＭＣ、ＳＧ間の半導体基板１０１の上面に、第１絶縁層１１１を介して形成されている。また、層間絶縁膜２０１は、これらのトランジスタＭＣ、ＳＧ間において、略Ｕ字型または略Ｖ字型になっている。
【００２２】
第１〜第３のライナー絶縁膜２１１〜２１３は、選択トランジスタＳＧ間の半導体基板１０１上に順に形成されている。第１〜第３のライナー絶縁膜２１１〜２１３は、例えばそれぞれ、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜である。
【００２３】
第１の層間絶縁膜２２１は、上記のようなエアギャップＡＧが形成されるように、トランジスタＭＣ、ＳＧ上に形成されている。第１の層間絶縁膜２２１は、エアギャップＡＧ上と、トランジスタＭＣ、ＳＧ上と、第１〜第３のライナー絶縁膜２１１〜２１３上に連続して形成されている。また、第１の層間絶縁膜２２１の一部は、これらのトランジスタＭＣ、ＳＧ間にも入り込んでいる場合がある。第１の層間絶縁膜２２１は、例えばシリコン酸化膜である。
【００２４】
第２、第３の層間絶縁膜２２２、２２３は、第１の層間絶縁膜２２１上に順に形成されている。第２、第３の層間絶縁膜２２２、２２３は、例えばそれぞれ、シリコン窒化膜、シリコン酸化膜である。
【００２５】
以上のように、側壁絶縁膜２０１と第１の層間絶縁膜２２１は、メモリセルトランジスタＭＣの側面と、メモリセルトランジスタＭＣ間の半導体基板１０１の上面に形成された第１の絶縁膜部分と、エアギャップＡＧ上とメモリセルトランジスタＭＣ上に連続して形成された第２の絶縁膜部分とを有している。よって、側壁絶縁膜２０１と第１の層間絶縁膜２２１は、本開示の１層以上の絶縁膜の例に相当する。また、側壁絶縁膜２０１と第１の層間絶縁膜２２１はそれぞれ、本開示の第１、第２の絶縁膜の例である。
【００２６】
（１）膜厚Ｔ1、Ｔ2の説明
次に、図１に示す膜厚Ｔ1、Ｔ2について説明する。
【００２７】
上述のように、メモリセルトランジスタＭＣの側面と、メモリセルトランジスタＭＣ間の半導体基板１０１の上面には、側壁絶縁膜２０１と第１の層間絶縁膜２２１とを含む絶縁膜が形成されている。
【００２８】
以下、この絶縁膜のうち、メモリセルトランジスタＭＣの側面に形成された絶縁膜を、絶縁膜Ａと呼び、メモリセルトランジスタＭＣ間の半導体基板１０１の上面に形成された絶縁膜を、絶縁膜Ｂと呼ぶことにする。
【００２９】
絶縁膜Ｂは、図１では側壁絶縁膜２０１のみで形成されているが、側壁絶縁膜２０１と第１の層間絶縁膜２２１で形成されていてもよい。また、絶縁膜Ａは、図１では側壁絶縁膜２０１と第１の層間絶縁膜２２１で形成されているが、側壁絶縁膜２０１のみで形成されていてもよい。また、絶縁膜Ａ、Ｂは、側壁絶縁膜２０１や、第１の層間絶縁膜２２１以外の絶縁膜を含んでいてもよい。また、メモリセルトランジスタＭＣ間の第１絶縁層１１１が除去されて、メモリセルトランジスタＭＣ間の半導体基板１０１の上面にシリコン酸化膜が形成されていてもよい。このようなシリコン酸化膜の例としては、メモリセルトランジスタＭＣ間を覆うレジストを除去するためのアッシング時に形成されたシリコン酸化膜が挙げられる。
【００３０】
図１には、膜厚Ｔ1、Ｔ2が示されている。膜厚Ｔ1は、メモリセルトランジスタＭＣの側面に形成された絶縁膜Ａの膜厚を示す。ただし、膜厚Ｔ1は、傾斜面Ｓ以外の側面に形成された絶縁膜Ａの膜厚であるとする。また、膜厚Ｔ2は、メモリセルトランジスタＭＣ間の半導体基板１０１上に順に形成された第１絶縁層１１１と絶縁膜Ｂの合計膜厚を示す。膜厚Ｔ2は、メモリセルトランジスタＭＣ間の半導体基板１０１の上面からエアギャップＡＧの下端までの距離に相当する。この距離は、第１距離の例である。
【００３１】
本実施形態では、第１電極層１１２の側面に傾斜面Ｓがあることで、メモリセルトランジスタＭＣ間の幅が第１絶縁層１１１の上面付近で狭くなっている。その結果、絶縁膜Ｂが厚膜化され、膜厚Ｔ2が、膜厚Ｔ1よりも厚くなっている（Ｔ2＞Ｔ1）。本実施形態では、膜厚Ｔ2は、膜厚Ｔ1の２倍以上に設定されている（Ｔ2≧２Ｔ1）。
【００３２】
本実施形態によれば、第１電極層１１２の側面に傾斜面Ｓを形成し、膜厚Ｔ2を膜厚Ｔ1よりも厚くすることで、後述する種々の効果が得られる。これらの効果については、図１の不揮発性半導体記憶装置の製造方法の説明後に詳説する。
【００３３】
（２）不揮発性半導体記憶装置の製造方法
次に、図２〜図６を参照して、図１の不揮発性半導体記憶装置の製造方法を説明する。
【００３４】
図２〜図６は、図１の不揮発性半導体記憶装置の製造方法を示す断面図である。なお、図２(ａ)、図３(ａ)〜図６(ｂ)に示す断面は、ＧＣ断面に相当し、図２(ｂ)、図２(ｃ)に示す断面は、トランジスタＭＣ、ＳＧのチャネル幅方向に沿った断面（ＡＡ（Active Area）断面）に相当する。
【００３５】
図２(ａ)〜図２(ｃ)には、半導体基板１０１上に、第１絶縁層１１１と、第１電極層１１２と、第２絶縁層１１３と、第２電極層１１４と、キャップ層１３１が順に形成された様子が示されている。
【００３６】
図２(ｂ)、図２(ｃ)はそれぞれ、図２(ａ)に示すＩ−Ｉ’線、Ｊ−Ｊ’線におけるＡＡ断面図である。図２(ｂ)は、メモリセルトランジスタＭＣを形成予定の領域の断面に相当し、図２(ｃ)は、選択トランジスタＳＧを形成予定の領域の断面に相当する。図２(ｂ)、図２(ｃ)には、半導体基板１０１内に、Ｘ方向に延びるように形成された素子領域１４１と素子分離絶縁膜１４２が示されている。
【００３７】
図３(ａ)〜図６(ｂ)は、図２(ａ)に続く工程を示す断面図である。
【００３８】
まず、図３(ａ)に示すように、キャップ層１３１をマスクとするＲＩＥ（Reactive Ion Etching）により、第２電極層１１４、第２絶縁層１１３、第１電極層１１２をエッチングする。その結果、半導体基板１０１上に、メモリセルトランジスタＭＣと、選択トランジスタＳＧが形成される。
【００３９】
本実施形態では、図３(ａ)の工程の際、第１電極層１１２の側面にＸ方向に裾を引くように傾斜面Ｓが形成されるように、第１電極層１１２をエッチングする。以下、このようなエッチング処理の一例を説明する。
【００４０】
まず、第２電極層１１４と第２絶縁層１１３を、これらの側面が非傾斜面となるようにエッチングする。次に、プラズマガスと電界を適宜調整して、第１電極層１１２をエッチングする。この際、プラズマガスは電界によりイオン化され、イオン化されたプラズマガスは、第１電極層１１２中の原子（シリコン原子）と反応して、揮発性物質を生成する。このような反応により、第１電極層１１２は、その側面に傾斜面Ｓを有するようにエッチングされる。
【００４１】
なお、プラズマガスは例えば、Ｃｌ２（塩素）ガスとＨｅ（ヘリウム）ガスを混合することで生成される。また、Ｃｌ２ガスとＨｅガスの各々の流量、圧力は、例えば、５００ＳＣＣＭ、５００ｍＴに設定される。また、上記の電界は例えば、４００Ｗ以下の電力により生成される。
【００４２】
次に、図３(ｂ)に示すように、半導体基板１０１上の全面に、側壁絶縁膜２０１を形成する。その結果、トランジスタＭＣ、ＳＧの上面および側面と、これらのトランジスタＭＣ、ＳＧ間の第１絶縁層１１１の上面が、側壁絶縁膜２０１で覆われる。
【００４３】
なお、本実施形態では、第１電極層１１２の側面に傾斜面Ｓがあることで、メモリセルトランジスタＭＣ間の幅が第１絶縁層１１１の上面付近で狭くなっている。そのため、本実施形態では、第１絶縁層１１１の上面に形成される側壁絶縁膜２０１が厚膜化される。その結果、本実施形態では、最終的に膜厚Ｔ2が膜厚Ｔ1よりも厚くなる（図１参照）。本実施形態では、側壁絶縁膜２０１の膜厚や、傾斜面Ｓの傾斜角θなどを適宜調整することで、膜厚Ｔ2を膜厚Ｔ1の２倍以上に設定する。
【００４４】
次に、図３(ｃ)に示すように、半導体基板１０１内へのイオン注入を行う。その結果、これらのトランジスタＭＣ、ＳＧ間の半導体基板１０１内に、拡散層１０２が形成されることとなる。このイオン注入で用いる不純物は、Ｐ型拡散層を形成する場合には、例えばＢ（ボロン）であり、Ｎ型拡散層を形成する場合には、例えばＡｓ（ヒ素）である。
【００４５】
ここで、メモリセルトランジスタＭＣ間では、傾斜面Ｓ越しに半導体基板１０１内にイオン注入を行う部分が生じる。そのため、半導体基板１０１内では、メモリセルトランジスタＭＣに近づくに従い、自己整合的に拡散層濃度が低くなる。その結果、ショートチャネル効果を防止することができる。
【００４６】
次に、図４(ａ)に示すように、半導体基板１０１上の全面に、スペーサ絶縁膜２０２を形成する。スペーサ絶縁膜２０２は、例えばシリコン窒化膜である。スペーサ絶縁膜２０２の膜厚は、メモリセルトランジスタＭＣ間の隙間と、メモリセルトランジスタＭＣと選択トランジスタＳＧとの間の隙間が埋まる厚さに設定する。
【００４７】
次に、図４(ｂ)に示すように、ＲＩＥにより、選択トランジスタＳＧ間の半導体基板１０１の上面から、第１絶縁層１１１、側壁絶縁膜２０１、およびスペーサ絶縁膜２０２を除去する。その結果、側壁絶縁膜２０１とスペーサ絶縁膜２０２は、図４(ｂ)に示すように、メモリセルトランジスタＭＣ間、メモリセルトランジスタＭＣと選択トランジスタＳＧとの間、および選択トランジスタＳＧの側面に残る。
【００４８】
次に、図４(ｃ)に示すように、半導体基板１０１上の全面に、第１〜第３のライナー絶縁膜２１１〜２１３を順に形成する。第３のライナー絶縁膜２１３の膜厚は、選択トランジスタＳＧ間の隙間が埋まる厚さに設定する。
【００４９】
次に、図４(ｃ)に示すように、第２のライナー絶縁膜２１２をストッパとするＣＭＰ（Chemical Mechanical Polishing）により、第３のライナー絶縁膜２１３の表面を平坦化する。
【００５０】
次に、図５(ａ)に示すように、第２電極層１１４の上面が露出するまで、例えばＲＩＥ処理によりエッチングを行う。その結果、側壁絶縁膜２０１と、スペーサ絶縁膜２０２と、第１〜第３のライナー絶縁膜２１１〜２１３の上面は、第２電極層１１４の上面よりも低くなる。
【００５１】
次に、図５(ｂ)に示すように、ウェットエッチングにより、シリコン窒化膜であるスペーサ絶縁膜２０２と第２のライナー絶縁膜２１２を除去する。ただし、第２のライナー絶縁膜２１２は、膜厚が薄く、ウェットエッチング用の薬液との接触面積が小さいため、一部残存する場合がある。ウェットエッチング用の薬液としては、例えばリン酸（Ｈ３ＰＯ４）水溶液を使用する。
【００５２】
次に、図５(ｃ)に示すように、シリサイド反応により、第２電極層１１４内にシリサイド層１２１を形成する。シリサイド層１２１は例えば、ＮｉＳｉ（ニッケルシリサイド）層またはＣｏＳｉ（コバルトシリサイド）層である。なお、メモリセルトランジスタＭＣの制御ゲート１１４をすべてシリサイド化してもよいし、制御ゲート１１４内の上部のみをシリサイド化して、制御ゲート１１４内の下部にシリコン領域が残存するようにしてもよい。
【００５３】
次に、図６(ａ)に示すように、半導体基板１０１上の全面に、第１の層間絶縁膜２２１を形成する。本実施形態では、第１の層間絶縁膜２２１の材料や形成条件として、埋め込み性の悪い材料や条件を採用する。その結果、第１の層間絶縁膜２２１の形成後に、メモリセルトランジスタＭＣ間や、メモリセルトランジスタＭＣと選択トランジスタＳＧとの間に、エアギャップＡＧが残存することとなる。図６(ａ)では、各エアギャップＡＧが、層間絶縁膜２０１と第１の層間絶縁膜２２１で囲まれている。
【００５４】
なお、第１の層間絶縁膜２２１の材料として、やや埋め込み性の悪い材料を採用した場合、メモリセルトランジスタＭＣ間の側壁絶縁膜２０１の上面にも第１の層間絶縁膜２２１が形成される。その結果、各エアギャップＡＧが、第１の層間絶縁膜２２１で囲まれるようになる。
【００５５】
次に、図６(ｂ)に示すように、第１の層間絶縁膜２２１上に、第２、第３の層間絶縁膜２２２、２２３を順に形成する。
【００５６】
その後、本実施形態では、既存の方法により、配線層、ビアプラグ、層間絶縁膜などを形成する。このようにして、不揮発性半導体記憶装置が製造される。
【００５７】
（３）第１実施形態の効果
次に、図７を参照して、第１実施形態の効果について説明する。
【００５８】
図７は、第１実施形態の不揮発性半導体記憶装置の効果について説明するための断面図である。
【００５９】
図７(ａ)は、図５(ｃ)を拡大した断面図であり、シリサイド工程を示している。
【００６０】
矢印Ａは、このシリサイド工程においてスパッタリングされる金属を示している。従来の製造方法では、この金属が、メモリセルトランジスタＭＣ間のゲート絶縁膜（第１絶縁層）１１１に到達し、ゲート絶縁膜１１１の金属汚染が生じる可能性があった。このような金属汚染が生じると、ゲート絶縁膜１１１の膜質が劣化し、メモリセルトランジスタＭＣの信頼性が悪化してしまう。すなわち、浮遊ゲート（第１電極層）１１２の付近において、浮遊ゲート１１２の下面よりも低い部分のゲート絶縁膜１１１に金属原子が到達すると、メモリセルトランジスタＭＣの信頼性が悪化してしまう。
【００６１】
しかしながら、本実施形態では、図７(ａ)に示すように、メモリセルトランジスタＭＣ間のゲート絶縁膜１１１上の絶縁膜が厚膜化されている。そのため、ゲート絶縁膜１１１内への上記金属の侵入が、この絶縁膜により緩和される。よって、本実施形態によれば、シリサイド工程によるゲート絶縁膜１１１の金属汚染を抑制することができる。
【００６２】
図７(ｂ)は、図３(ｃ)を拡大した断面図であり、イオン注入工程を示している。
【００６３】
矢印Ｂは、このイオン注入工程において注入される不純物イオンを示している。本実施形態では、浮遊ゲート１１２の側面に傾斜面Ｓがあるため、Ｘ方向に隣接する浮遊ゲート１１２同士の距離が狭くなっている。よって、本実施形態によれば、図７(ｂ)に示すように、各メモリセルトランジスタＭＣのゲート長Ｌが長くなる。
【００６４】
よって、本実施形態では、メモリセルトランジスタＭＣの微細化が進展しても、ゲート長Ｌを長くすることで、メモリセルトランジスタＭＣのショートチャネル効果を抑制することができる。
【００６５】
図７(ｃ)は、図１を拡大した断面図である。
【００６６】
矢印Ｅ1〜Ｅ3は、浮遊ゲート１１２と半導体基板１０１との間に掛かる電界を示している。これらの電界Ｅ1〜Ｅ3のうち、電界Ｅ1、Ｅ3は、浮遊ゲート１１２の側面付近と半導体基板１０１との間に掛かるフリンジ電界を示す。
【００６７】
従来の不揮発性半導体装置では、エアギャップＡＧを有する場合、フリンジ電界の多くはエアギャップＡＧ中を通過する。これに対し、本実施形態では、メモリセルトランジスタＭＣ間のゲート絶縁膜１１１上の絶縁膜が厚膜化されているため、フリンジ電界の多くはこの絶縁膜中を通過する。エアギャップＡＧの比誘電率は１であるのに対し、絶縁膜の比誘電率は１よりも大きい。よって、本実施形態によれば、従来の不揮発性半導体装置に比べ、フリンジ電界の電束密度を増大させることができる。
【００６８】
ゲート長Ｌを長くすると、ショートチャネル効果を抑制するというメリットが得られるものの、同時に、オン電流が小さくなる。しかしながら、本実施形態によれば、フリンジ電界の電束密度を増大させることで、メモリセルトランジスタＭＣのオン電流を大きくすることができる。その結果、ショートチャネル効果を防止しつつ、オン電流を増やすことができる。
【００６９】
以上のように、本実施形態では、メモリセルトランジスタＭＣの浮遊ゲート１１２の側面に傾斜面Ｓを形成する。さらに、本実施形態では、この傾斜面Ｓを利用して、メモリセルトランジスタＭＣ間のゲート絶縁膜１１１上の絶縁膜を厚膜化して、膜厚Ｔ2を膜厚Ｔ1よりも厚くする。
【００７０】
よって、本実施形態によれば、この絶縁膜により、シリサイド工程によるゲート絶縁膜１１１の金属汚染を抑制することが可能となる。
【００７１】
さらに、本実施形態によれば、浮遊ゲート１１２の側面に傾斜面Ｓがある状態でイオン注入を行うことで、メモリセルトランジスタＭＣのゲート長Ｌを長くし、メモリセルトランジスタＭＣのショートチャネル効果を抑制することが可能となる。
【００７２】
さらに、本実施形態によれば、上記の絶縁膜により、フリンジ電界の電束密度を増大させ、各メモリセルトランジスタＭＣのチャネル領域に電流を流しやすくすることが可能となる。
【００７３】
なお、金属汚染の抑制効果や、フリンジ電界の電束密度の増大効果は、膜厚Ｔ2が厚くなるほど高くなる。よって、膜厚Ｔ2は、膜厚Ｔ1よりも十分に厚くすることが望ましく、例えば、膜厚Ｔ1の２倍以上にすることが望ましい。
【００７４】
以下、第１実施形態の変形例である第２実施形態について、第１実施形態との相違点を中心に説明する。
【００７５】
（第２実施形態）
図８は、第２実施形態の不揮発性半導体記憶装置の構造を示す断面図である。
【００７６】
図８では、拡散層１０２は、選択トランジスタＳＧ間の半導体基板１０１内に形成されているが、メモリセルトランジスタＭＣ間の半導体基板１０１内と、メモリセルトランジスタＭＣと選択トランジスタＳＧとの間の半導体基板１０１内には形成されていない。本実施形態では、上述したフリンジ電界により、各メモリセルトランジスタＭＣ間に反転層を形成し、各メモリセルトランジスタＭＣのチャネル領域に電流を流す。
【００７７】
よって、本実施形態では、メモリセルトランジスタＭＣ間の半導体基板１０１の上面の不純物濃度は、拡散層１０２と同じ濃度ではなく、素子領域１４１（図２(ｂ)参照）とほぼ同じ濃度となっている。よって、メモリセルトランジスタＭＣ間の半導体基板１０１の上面の不純物濃度は、メモリセルトランジスタＭＣ下の半導体基板１０１の上面の不純物濃度、すなわち、チャネル領域の不純物濃度とほぼ同じ濃度となっている。
【００７８】
図９は、第２実施形態の不揮発性半導体記憶装置の製造方法を説明するための断面図である。
【００７９】
本実施形態の不揮発性半導体記憶装置は、例えば、図３(ｃ)の工程を図９の工程に置き換えることで製造可能である。図９では、メモリセルトランジスタＭＣ間の隙間と、メモリセルトランジスタＭＣと選択トランジスタＳＧとの間の隙間をレジスト膜３０１で覆った状態で、イオン注入を行っている。その結果、拡散層１０２が、選択トランジスタＳＧ間の半導体基板１０１内のみに形成される。
【００８０】
最後に、第２実施形態の効果について説明する。
【００８１】
本実施形態では、第１実施形態と同様に、メモリセルトランジスタＭＣの浮遊ゲート１１２の側面に傾斜面Ｓを形成する。さらに、本実施形態では、この傾斜面Ｓを利用して、メモリセルトランジスタＭＣ間のゲート絶縁膜１１１上の絶縁膜を厚膜化して、膜厚Ｔ2を膜厚Ｔ1よりも厚くする。
【００８２】
よって、本実施形態によれば、第１実施形態と同様に、シリサイド工程によるゲート絶縁膜の金属汚染や、メモリセルトランジスタＭＣのショートチャネル効果を抑制することが可能となる。さらには、フリンジ電界の電束密度を増大させ、各メモリセルトランジスタＭＣのチャネル領域に電流を流しやすくすることが可能となる。また、メモリセルトランジスタＭＣ間に拡散層を形成しないことによって、さらにショートチャネル効果を抑制することが可能となる。また、上述したフリンジ電界により、各メモリセルトランジスタＭＣ間に反転層が形成されやすくなる。
【００８３】
以上、第１及び第２実施形態について説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することを意図したものではない。これらの実施形態は、その他の様々な形態で実施することができる。また、これらの実施形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことにより、様々な変形例を得ることもできる。例えば、第１電極層１１２を、シリコン窒化膜などの電荷トラップ機能を有する絶縁膜に置き換えることも可能である。この絶縁膜は、電荷蓄積層の例である。また、第１電極層１１２の上部に、電荷トラップ機能を有する絶縁膜を形成されていてもよい。この場合、第１電極層１１２とこの絶縁膜とを含む積層層は、電荷蓄積層の例である。このように、第１絶縁層１１１と第２絶縁層１１３との間の層は、電荷を蓄積する機能を有する電荷蓄積層であればよい。これらの形態や変形例は、発明の範囲や要旨に含まれており、特許請求の範囲及びこれに均等な範囲には、これらの形態や変形例が含まれる。
【符号の説明】
【００８４】
１０１：半導体基板、１０２：拡散層、１１１：第１絶縁層、１１２：第１電極層、
１１３：第２絶縁層、１１４：第２電極層、１２１：シリサイド層、
１３１：キャップ層、１４１：素子領域、１４２：素子分離絶縁膜、
２０１：側壁絶縁膜、２０２：スペーサ絶縁膜、
２１１：第１のライナー絶縁膜、２１２：第２のライナー絶縁膜、
２１３：第３のライナー絶縁膜、２２１：第１の層間絶縁膜、
２２２：第２の層間絶縁膜、２２３：第３の層間絶縁膜、
３０１：レジスト膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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