(57)【要約】      （修正有）【課題】３次元ピラー型トランジスタのピラー上部へコンタクトを形成する半導体装置及びその製造方法を提供する。【解決手段】半導体基板１０１に立設された半導体ピラーと、第１の方向に延在し、半導体ピラーの下部に接続する第１配線１０４と、第１の方向と交差する第２の方向に延在して、半導体ピラーのチャネル領域に対向する第２配線１０９と、第２配線１０９の上方であって、半導体ピラーの一側面に形成されたコンタクトパッド部１１３とを有する。コンタクトパッド部１１３は半導体ピラー上部の露出させた一部側壁からエピタキシャル成長させて形成する。【選択図】図９
2013168569.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に立設された半導体ピラーと、
第１の方向に延在し、前記半導体ピラーの下部に接続する第１配線と、
前記第１の方向と交差する第２の方向に延在して、前記半導体ピラーのチャネル領域に対向する第２配線と、
前記第２配線の上方であって、前記半導体ピラーの一側面に形成されたコンタクトパッド部と
を有する半導体装置。
【請求項２】
前記コンタクトパッド部は、半導体ピラーの一側面から成長したエピタキシャルシリコン層である請求項１に記載の半導体装置。
【請求項３】
前記コンタクトパッド部の形成される半導体ピラーに前記第１の方向で隣接する半導体ピラーと前記コンタクトパッド部の間に窒化シリコン膜を有する請求項１又は２に記載の半導体装置。
【請求項４】
前記コンタクトパッド部に、ストレージノード電極が電気的に接続されている請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記ストレージノード電極は、前記半導体ピラーの上部拡散層と前記コンタクトパッド部に接触して形成されている請求項４に記載の半導体装置。
【請求項６】
前記コンタクトパッド部の一部に不純物が導入され、前記半導体ピラー上の上部拡散層と連通して上部拡散層を構成している請求項５に記載の半導体装置。
【請求項７】
半導体基板に立設された半導体ピラーを形成する工程と、
第１の方向に延在し、前記半導体ピラーの下部に接続する第１配線を形成する工程と、
前記第１の方向と交差する第２の方向に延在し、前記半導体ピラーのチャネル領域に対向する第２配線を形成する工程と、
前記第２配線上を含む全面に窒化シリコン膜を形成する工程と、
全面にシリコン酸化膜を形成し、エッチバックして前記第２配線上の半導体ピラー間に前記シリコン酸化膜を残存させる工程と、
全面にアモルファスシリコン膜を形成した後、斜めイオン注入法により、半導体ピラーの前記第２配線上方の１側面以外のアモルファスシリコン膜に不純物イオンを注入し、注入されなかった前記１側面のアモルファスシリコン膜を選択的に除去する工程と、
前記半導体ピラーの１側面に露出した前記窒化シリコン膜を選択的に除去し、半導体ピラーの一部側壁を露出させる工程と、
残存しているアモルファスシリコン膜を除去した後、露出した前記半導体ピラーの一部側壁から選択エピタキシャル成長法により半導体層を成長させてコンタクトパッド部を形成する工程と、
を含む半導体装置の製造方法。
【請求項８】
前記アモルファスシリコンに注入する不純物イオンが、ＢＦ２イオンである請求項７に記載の半導体装置の製造方法。
【請求項９】
前記不純物イオンの注入されなかったアモルファスシリコン膜をアンモニア水を用いて選択的に除去する請求項７又は８に記載の半導体装置の製造方法。
【請求項１０】
前記半導体ピラーを形成する工程は、半導体基板に前記第１の方向に延在する第１配線を形成するための第１の溝を形成する工程と、前記第２の方向に延在する第２配線を形成するための第２の溝を形成する工程とを含む請求項７乃至９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記第１及び第２の溝は、半導体基板上に形成された第１の窒化シリコン膜をマスクに形成される請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記コンタクトパッド部を形成した後、前記半導体ピラー上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に前記半導体ピラー上部及び前記コンタクトパッド部のそれぞれの少なくとも一部を露出するホールを形成する工程と、
前記ホール内に導体を形成し、前記半導体ピラー及びコンタクトパッド部とに接続する工程と、
を有する請求項７乃至１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
前記導体が、ストレージノード電極である請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記層間絶縁膜に形成したホールを介して不純物を導入し、上部拡散層を形成する工程を有する請求項１２又は１３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、詳しくは３次元ピラー型トランジスタのピラー上部へのコンタクト形成に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）の基本セルの構造は、現在、１トランジスタ−１キャパシタ構造を採用している。半導体素子の微細化が進むにつれ、１ビット当たりのセル面積は、最小加工寸法Ｆ値で、８Ｆ２から、６Ｆ２、さらに４Ｆ２へと縮小されている。このため、セルトランジスタとしてチャネルを基板平面方向から垂直方向に変更した縦型トランジスタが採用されている。中でも、半導体基板の主面に対して垂直方向に延びるシリコンピラーをチャネルとして用いるタイプの３次元トランジスタは、占有面積が小さく且つ完全空乏化によって大きなドレイン電流が得られるという利点を有しており、４Ｆ２の最密レイアウトも実現可能である。
【０００３】
シリコンピラーを用いた縦型トランジスタをＤＲＡＭのセルトランジスタとして用いる場合、ソース又はドレインとなる不純物拡散層の一方がビット線に接続され、他方がＤＲＡＭのキャパシタに接続されることが一般的である。通常、キャパシタはセルトランジスタの上方に配置されることから、シリコンピラーの上部拡散層にキャパシタが接続され、シリコンピラーの下部拡散層にビット線が接続されることになる。
【０００４】
一方、ＤＲＡＭの安定動作および信頼性の確保のためには、一定以上のキャパシタ容量を確保する必要があり、そのためには、キャパシタの構造を３次元化して表面積を確保する方法がある。縦型トランジスタに３次元構造のキャパシタを接続した例は、例えば、特許文献１に提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−７７１８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
現在、６０ｎｍノード以下のＤＲＡＭにおいて、キャパシタ部の下部電極（ストレージノード電極、以下、ＳＮ電極という）とコンタクトプラグ部の接合においては、コンタクトパッドを用いて接触面積を確保し、接合部の高抵抗化を防いでいる。
【０００７】
上記のように、セルトランジスタを３次元ピラー型トランジスタとして４Ｆ２などの微細アレイとしているため、コンタクトパッド部の形成のためのリソグラフィプロセスおよびドライエッチングプロセスの許容マージンがさらに小さくなり、所望の接触面積を確保することが困難になってきている。
【課題を解決するための手段】
【０００８】
本発明の一実施形態によれば、
半導体基板に立設された半導体ピラーと、
第１の方向に延在し、前記半導体ピラーの下部拡散層に接続する第１配線と、
前記第１の方向と交差する第２の方向に延在して、前記半導体ピラーのチャネル領域に対向する第２配線と、
前記第２配線の上方であって、前記半導体ピラーの一側面に形成されたコンタクトパッド部と
を有する半導体装置、が提供される。
【０００９】
また、本発明の一実施形態によれば、
半導体基板に立設された半導体ピラーを形成する工程と、
第１の方向に延在し、前記半導体ピラーの下部に接続する第１配線を形成する工程と、
前記第１の方向と交差する第２の方向に延在し、前記半導体ピラーのチャネル領域に対向する第２配線を形成する工程と、
前記第２配線上を含む全面に窒化シリコン膜を形成する工程と、
全面にシリコン酸化膜を形成し、エッチバックして前記第２配線上の半導体ピラー間に前記シリコン酸化膜を残存させる工程と、
全面にアモルファスシリコン膜を形成した後、斜めイオン注入法により、半導体ピラーの前記第２配線上方の１側面以外のアモルファスシリコン膜に不純物イオンを注入し、注入されなかった前記１側面のアモルファスシリコン膜を選択的に除去する工程と、
前記半導体ピラーの１側面に露出した前記窒化シリコン膜を選択的に除去し、半導体ピラーの一部側壁を露出させる工程と、
残存しているアモルファスシリコン膜を除去した後、露出した前記半導体ピラーの一部側壁から選択エピタキシャル成長法により半導体層を成長させてコンタクトパッド部を形成する工程と、
を含む半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明では、コンタクトパッド部をシリコンピラーの一側壁に自己整合的に形成することによって、コンタクトパッド部の形成のためのリソグラフィプロセスおよびドライエッチングプロセスを不要とし、所望の接触面積を確保する構造を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施形態に係る半導体装置の製造工程を説明するもので、（ａ）は平面図、（ｂ）はＸ１−Ｘ１線での断面図、（ｃ）はＸ２−Ｘ２線での断面図、（ｄ）はＹ１−Ｙ１線での断面図、（ｄ）はＹ２−Ｙ２線での断面図を示す。
【図２】本発明の一実施形態に係る半導体装置の製造工程を説明するもので、（ａ）は平面図、（ｂ）はＸ１−Ｘ１線での断面図、（ｃ）はＸ２−Ｘ２線での断面図、（ｄ）はＹ１−Ｙ１線での断面図、（ｄ）はＹ２−Ｙ２線での断面図を示す。
【図３】本発明の一実施形態に係る半導体装置の製造工程を説明するもので、（ａ）は平面図、（ｂ）はＸ１−Ｘ１線での断面図、（ｃ）はＸ２−Ｘ２線での断面図、（ｄ）はＹ１−Ｙ１線での断面図、（ｄ）はＹ２−Ｙ２線での断面図を示す。
【図４】本発明の一実施形態に係る半導体装置の製造工程を説明するもので、（ａ）は平面図、（ｂ）はＸ１−Ｘ１線での断面図、（ｃ）はＸ２−Ｘ２線での断面図、（ｄ）はＹ１−Ｙ１線での断面図、（ｄ）はＹ２−Ｙ２線での断面図を示す。
【図５】本発明の一実施形態に係る半導体装置の製造工程を説明するもので、（ａ）は平面図、（ｂ）はＸ１−Ｘ１線での断面図、（ｃ）はＸ２−Ｘ２線での断面図、（ｄ）はＹ１−Ｙ１線での断面図、（ｄ）はＹ２−Ｙ２線での断面図を示す。
【図６】本発明の一実施形態に係る半導体装置の製造工程を説明するもので、（ａ）は平面図、（ｂ）はＸ１−Ｘ１線での断面図、（ｃ）はＸ２−Ｘ２線での断面図、（ｄ）はＹ１−Ｙ１線での断面図、（ｄ）はＹ２−Ｙ２線での断面図を示す。
【図７】本発明の一実施形態に係る半導体装置の製造工程を説明するもので、（ａ）は平面図、（ｂ）はＸ１−Ｘ１線での断面図、（ｃ）はＸ２−Ｘ２線での断面図、（ｄ）はＹ１−Ｙ１線での断面図、（ｄ）はＹ２−Ｙ２線での断面図を示す。
【図８】本発明の一実施形態に係る半導体装置の製造工程を説明するもので、（ａ）は平面図、（ｂ）はＸ１−Ｘ１線での断面図、（ｃ）はＸ２−Ｘ２線での断面図、（ｄ）はＹ１−Ｙ１線での断面図、（ｄ）はＹ２−Ｙ２線での断面図を示す。
【図９】本発明の一実施形態に係る半導体装置を説明するもので、（ａ）は平面図、（ｂ）はＸ１−Ｘ１線での断面図、（ｃ）はＡ−Ａ線での断面図を示す。
【発明を実施するための形態】
【００１２】
以下、図面を参照して本発明の実施形態例について説明するが、本発明はこれに限定されるものではない。
【００１３】
まず、特許文献１と同様に、半導体基板１０１としてシリコン基板上にハードマスクとして第１の窒化シリコン膜１０２を形成し、第１の方向（図１（ａ）のＸ方向）に延在する第１の溝を形成し、第１配線としてビット線１０４を形成する。ビット線１０４は絶縁膜１０３で半導体基板１０１と絶縁されているが、絶縁膜１０３を一部除去した部分で半導体基板１０１と接触している。ビット線１０４と半導体基板１０１との接触部分には下部拡散層１０５が公知の方法、例えば、特許文献１に示されるような方法で形成される。ビット線１０４上にはキャップ絶縁膜１０６が形成される。さらに、第１の溝を絶縁膜１０７で埋め戻しておく。
【００１４】
ビット線形成後、第１の方向と交差する第２の方向（図１（ａ）のＹ方向）に延在する第２の溝を形成し、第２配線としてワード線１０９を形成する。第２の溝を形成することで、先ほどの第１の溝と第２の溝によりシリコンピラーが画定される。ワード線形成前に第２の溝内に露出するシリコンを熱酸化してゲート絶縁膜１０８を形成しておく。この際、第１の窒化シリコン膜１０２の表面も酸化される（図示せず）。以上により、図１に示す構造が得られる。
【００１５】
次に、図２に示すように、第２の溝内を充填しない膜厚で第２の窒化シリコン膜１１０を形成する。続いて、図３に示すように、ポリシラザンを塗布・ベークして、熱処理を行い、ＳＯＤ膜１１１を形成する。
【００１６】
ＳＯＤ膜１１１をＣＭＰにより第１の窒化シリコン膜１０２表面まで平坦化した後、エッチバックし、シリコンピラーの上面から、例えば８０ｎｍ後退させる。続いて、ＬＰ−ＣＶＤ法によりアモルファスシリコン膜１１２を図４に示すように形成する。
【００１７】
次に、図５に示すように、アモルファスシリコン膜１１２にＢＦ２イオンを３０度の角度で斜め注入する。これにより、シリコンピラーの一側面側では、ＢＦ２イオンが注入されずにアモルファスシリコン膜１１２のまま残り、その他の部分はＢＦ２イオンが注入されたアモルファスシリコン膜１１２Ｄとなる。
【００１８】
イオン注入後、アモルファスシリコン膜１１２を稀釈したアンモニア水で選択的に除去する。ＢＦ２イオンが注入されたアモルファスシリコン膜１１２Ｄは除去されずに残る（図６）。
【００１９】
アモルファスシリコン膜１１２の除去により露出した第２の窒化シリコン膜１１０をウェットエッチングにより選択的に除去する。第１のシリコン窒化膜１０２表面は酸化されているため、エッチングされない（図７）。
【００２０】
アモルファスシリコン膜１１２Ｄをドライエッチングで除去し、さらに露出するゲート絶縁膜１０８をウェットエッチング等で除去して、シリコンピラーの一側壁を露出させる。次に、エピタキシャル成長法により露出したシリコンピラー表面からエピタキシャルシリコン層１１３を成長させる。第２の溝内では、絶縁膜１０７部分にはエピタキシャルシリコン層１１３は形成されず、シリコンピラー間で分離した状態でエピタキシャルシリコン層１１３が形成される（図８）。
【００２１】
その後は、既存の方法を用いてキャパシタ以降を形成して、本発明に係るＤＲＡＭを形成することができる。例えば、図９に示すように、図８工程の後、層間絶縁膜１１４を形成し、キャパシタの下部電極（ストレージノード電極、ＳＮ電極という）を形成するストレージノードホール（ＳＮＨ）を、エピタキシャルシリコン層１１３を含む領域に形成し、イオン注入により上部拡散層１１５を形成する。続いて、ＳＮ電極１１６、容量絶縁膜１１７、上部電極１１８、ポリシリコン層１１９、プレート電極１２０を順次形成する。
【００２２】
このように本発明によれば、シリコンピラー上部の一側面に形成されたエピタキシャルシリコン層１１３をコンタクトパッド部として接触面積を確保することができる。また、エピタキシャル成長面に対向するシリコンピラー、すなわち、第１の方向で隣接するシリコンピラーの側面は第２の窒化シリコン膜が形成されているため、隣接素子との短絡のマージンを大きく取ることができる。
【００２３】
上記の例では、キャパシタの下部電極に対するコンタクトパッドとしてエピタキシャルシリコン層１１３を形成する例を示したが、これに限定されず、コンタクトプラグに対するコンタクトパッドとしてもよい。また、第１の窒化シリコン膜１０２は、層間絶縁膜１１４を形成する前にウェットエッチングで除去しても良い。
【符号の説明】
【００２４】
１０１  半導体基板
１０２  第１の窒化シリコン膜
１０３  絶縁膜
１０４  ビット線
１０５  下部拡散層
１０６  キャップ絶縁膜
１０７  絶縁膜
１０８  ゲート絶縁膜
１０９  ワード線（ゲート電極）
１１０  第２の窒化シリコン膜
１１１  ＳＯＤ膜
１１２  アモルファスシリコン膜
１１２Ｄ  イオン注入されたアモルファスシリコン膜
１１３  エピタキシャルシリコン層（コンタクトパッド部）
１１４  層間絶縁膜
１１５  上部拡散層
１１６  ＳＮ電極
１１７  容量絶縁膜
１１８  上部電極
１１９  ポリシリコン膜
１２０  プレート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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