(57)【要約】【課題】実施形態は、多結晶シリコンを均一にエッチングする方法を提供する。【解決手段】実施形態に係る多結晶シリコンのエッチング方法は、多結晶シリコンを次式に示すＴＥ（Ｋ）以上の温度に保持し、ＣＦ４とＯ２とを含むエッチングガスを用いたドライエッチングにより、前記多結晶シリコンをエッチングする。【数１】2013168474.tif 000010ここで、ｄ（ｎｍ）は、前記多結晶シリコンのエッチング量、ｒ（ｎｍ）は、前記多結晶シリコンのエッチング後の表面のラフネス、ｘは、前記ＣＦ４ガスの流量と、前記Ｏ２ガスの流量と、の和に対する前記ＣＦ４ガスの流量の割合、ｋ（ｅＶ／Ｋ）は、ボルツマン定数である。【選択図】図１
2013168474.tif 000002
【特許請求の範囲】
【請求項１】
多結晶シリコンを次式に示すＴＥ（Ｋ）以上の温度に保持し、
ＣＦ４とＯ２とを含むエッチングガスを用いたドライエッチングにより、前記多結晶シリコンをエッチングする多結晶シリコンのエッチング方法。
【数１】
2013168474.tif 000007
ここで、ｄ（ｎｍ）は、前記多結晶シリコンのエッチング量、ｒ（ｎｍ）は、前記多結晶シリコンのエッチング後の表面のラフネス、ｘは、前記ＣＦ４ガスの流量と、Ｏ２ガスの流量と、の和に対するＣＦ４ガスの流量の割合、ｋ（ｅＶ／Ｋ）は、ボルツマン定数である。
【請求項２】
前記多結晶シリコンは、等方性のエッチング条件にてエッチングされる請求項１記載の多結晶シリコンのエッチング方法。
【請求項３】
前記多結晶シリコンは、凹部を有する基板上に設けられ、
前記ドライエッチングにより、前記多結晶シリコンの一部を前記凹部の中に残し、前記基板上に設けられた前記多結晶シリコンを除去する請求項１または２に記載の多結晶シリコンのエッチング方法。
【請求項４】
前記ドライエッチングは、ＣＤＥ法によるエッチングである請求項１〜３のいずれか１つに記載の多結晶シリコンのエッチング方法。
【請求項５】
半導体層にトレンチを形成し、前記トレンチの内面に絶縁膜を形成する工程と、
前記半導体層の上に多結晶シリコン層を形成し、前記トレンチの内部を埋め込む工程と、
前記トレンチの内部に前記多結晶シリコン層の一部を残し、前記半導体層の上の前記多結晶シリコン層を除去する工程と、
を備え、
多結晶シリコン層の温度を次式に示すＴＥ（Ｋ）以上の温度に保持し、
ＣＦ４とＯ２とを含むエッチングガスを用いたドライエッチングにより、前記多結晶シリコンをエッチングする半導体装置の製造方法。
【数１】
2013168474.tif 000008
ここで、ｄ（ｎｍ）は、前記多結晶シリコンのエッチング量、ｒ（ｎｍ）は、前記多結晶シリコン層のエッチング後の表面のラフネス、ｘは、前記ＣＦ４ガスの流量と、Ｏ２ガスの流量と、の和に対するＣＦ４ガスの流量の割合、ｋ（ｅＶ／Ｋ）は、ボルツマン定数である。
【請求項６】
ステージを次式に示すＴＥ（Ｋ）以上の温度に設定するステップと、
前記ステージにウェーハを載置した後において、前記ステージの温度を検出するステップと、
前記ステージの温度が前記ＴＥ（Ｋ）よりも高い場合に、前記ウェーハをエッチングするステップと、
を備えたプログラム。
【数１】
2013168474.tif 000009
ここで、ｄ（ｎｍ）は、前記多結晶シリコンのエッチング量、ｒ（ｎｍ）は、前記多結晶シリコン層のエッチング後の表面のラフネス、ｘは、前記ＣＦ４ガスの流量と、Ｏ２ガスの流量と、の和に対するＣＦ４ガスの流量の割合、ｋ（ｅＶ／Ｋ）は、ボルツマン定数である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、多結晶シリコンのエッチング方法、半導体装置の製造方法およびプログラムに関する。
【背景技術】
【０００２】
多結晶シリコンは、半導体素子、ＬＣＤ（Liquid Crystal Display）、ＭＥＭＳ（Micro Electro Mechanical Systems）など広い分野に使用されている。半導体素子では、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のゲート電極に用いられる。そして、半導体素子等の微細化に伴い、多結晶シリコンを均一に加工する技術が求められている。例えば、多結晶シリコンの結晶粒径のサイズに近い表面のラフネス（roughness：粗さ、凹凸）が半導体素子などの特性に影響を及ぼし、製造歩留りを低下させることがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２５３５７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、多結晶シリコンを均一にエッチングする方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る多結晶シリコンのエッチング方法は、多結晶シリコンを次式に示すＴＥ（ケルビン：Ｋ）以上の温度に保持し、ＣＦ４とＯ２とを含むエッチングガスを用いたドライエッチングにより、前記多結晶シリコンをエッチングする。
【数１】
2013168474.tif 000003
ここで、ｄ（ｎｍ）は、前記多結晶シリコンのエッチング量、ｒ（ｎｍ）は、前記多結晶シリコンのエッチング後の表面のラフネス、ｘは、前記ＣＦ４ガスの流量と、前記Ｏ２ガスの流量と、の和に対する前記ＣＦ４ガスの流量の割合、ｋ（ｅＶ／Ｋ）は、ボルツマン定数である。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る多結晶シリコンのエッチング過程を示す模式断面図である。
【図２】シリコンのエッチング速度の温度依存性を示すグラフである。
【図３】シリコンのエッチング特性を示すグラフである。
【図４】シリコンのエッチング量の温度依存性を示すグラフである。
【図５】第２の実施形態に係る半導体装置の製造過程を示す模式断面図である。
【図６】図５に続く製造過程を示す模式断面図である。
【図７】エッチング装置を例示する模式図である。
【図８】エッチング装置の動作を示すフローチャートである。
【発明を実施するための形態】
【０００７】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。
【０００８】
（第１の実施形態）
図１（ａ）および図１（ｂ）は、第１の実施形態に係る多結晶シリコンのエッチング過程を示す模式断面図である。
【０００９】
図１（ａ）に示すように、基板１０の上に多結晶シリコン層２０を形成する。基板１０は、例えば、シリコンウェーハであり、トレンチ（trench）、リセス（recess）などの凹部１２を有する。多結晶シリコン層２０は、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いて形成することができる。基板１０と多結晶シリコン層２０との間には、例えば、シリコン酸化膜などの絶縁膜１１を介在させても良い。
【００１０】
次に、多結晶シリコン層２０を、次式（１）に示すＴＥ（Ｋ）以上の温度に保持し、ドライエッチング法によりエッチングする。エッチングガスは、四フッ化炭素（ＣＦ４）と酸素（Ｏ２）とを含む。
【数１】
2013168474.tif 000004
・・・（１）
ここで、ｄ（ナノメートル：ｎｍ）は、多結晶シリコンのエッチング量、ｒ（ｎｍ）は、多結晶シリコン層のエッチング後の表面のラフネス、ｘは、ＣＦ４ガスの流量と、Ｏ２ガスの流量と、の和に対するＣＦ４ガスの流量の割合、ｋ（ｅＶ／Ｋ）は、ボルツマン定数である。
例えば、ｄは、多結晶シリコン層２０の目標とするエッチング量であり、ｒは、表面のラフネスの許容値である。
【００１１】
ドライエッチングは、等方性のエッチング条件を用いて実施する。等方性のエッチング条件とは、エッチング速度が等方的であることを意味し、化学反応が主体的となる条件である。例えば、ＣＤＥ（Chemical Dry Etching）法を用いることができる。
【００１２】
図１（ｂ）に示すように、本実施形態に係るエッチング方法では、基板１０の凹部１２の中に多結晶シリコン層２０の一部２０ａを残し、基板１０の上に設けられた多結晶シリコン層２０を除去する。
【００１３】
例えば、凹部１２の開口Ａの幅が、多結晶シリコン層２０における結晶粒の平均粒径と同程度であれば、凹部１２に残された多結晶シリコン２０ａの表面のラフネスが無視できなくなる。多結晶シリコンの平均粒径が１００ｎｍ程度であるとすれば、２００〜５００ｎｍの開口幅のトレンチに埋め込まれた多結晶シリコン層２０の表面を平坦にすることは難しい。
【００１４】
例えば、ＣＤＥのエッチング条件を、ＣＦ４の流量１５０ｓｃｃｍ、Ｏ２の流量６０ｓｃｃｍ、圧力４０Ｐａ、マイクロ波パワー７００Ｗとして、室温（２５℃）でエッチングした場合、エッチング面における多結晶シリコン層２０のラフネスが大きく、所謂、表面荒れが生じる。これは、多結晶シリコン層の結晶粒の向き（面方位）によりエッチング速度に差が生じるために発生するものと考えられる。
【００１５】
図２は、シリコンのエッチング速度の温度依存性を示すグラフである。縦軸は、単結晶シリコンのエッチング速度であり、横軸は、エッチング温度の逆数である。グラフは、（１００）面、および（１１１）面のエッチング速度を示している。
【００１６】
各データは、（１００）面、および、（１１１）面を切り出したシリコンウェーハを、ＣＤＥ法を用いてエッチングすることにより求めた。ＣＤＥのエッチングガス流量は、ＣＦ４流量１５０ｓｃｃｍおよびＯ２流量６０ｓｃｃｍと、ＣＦ４流量１１５ｓｃｃｍおよびＯ２流量９５ｓｃｃｍの２条件としている。
【００１７】
図２に示すように、シリコンのエッチング速度は、温度が高くなるほど早くなり、（１１１）面におけるエッチング速度は、（１００）面におけるエッチング速度よりも遅い。また、ＣＦ４の流量が少ないほどエッチング速度は遅くなる。これらの結果を、アレニウスの式Ａ×Ｅｘｐ（−ＥＡ／ｋＴ）を用いて近似することにより、次の関係式（２）〜（５）を得ることができる。
【００１８】
ＣＦ４流量１５０ｓｃｃｍ、および、Ｏ２流量６０ｓｃｃｍの場合、
ＥＲ１００＝９．０４×１０３×Ｅｘｐ（−７．４９×１０−２／ｋＴ）・・・（２）
ＥＲ１１１＝１．６８×１０４×Ｅｘｐ（−１．０１×１０−１／ｋＴ）・・・（３）
ＣＦ４流量１１５ｓｃｃｍ、および、Ｏ２流量９５ｓｃｃｍの場合、
ＥＲ１００＝１．９５×１０４×Ｅｘｐ（−１．１０×１０−１／ｋＴ）・・・（４）
ＥＲ１１１＝２．０１×１０４×Ｅｘｐ（−１．１６×１０−１／ｋＴ）・・・（５）
ここで、ＥＲ（ｎｍ／分）はエッチング速度であり、添字は面方位を表す。Ｔ（Ｋ）は、エッチング温度であり、ｋは、ボルツマン定数である。
【００１９】
図３は、アレニウスの式の係数Ａ、および、活性化エネルギーＥＡ（ｅＶ）を、ＣＦ４の流量に対して示したグラフである。横軸は、ＣＦ４の流量およびＯ２の流量の和に対するＣＦ４の流量の割合ｘを示している。
【００２０】
ＣＦ４流量１５０ｓｃｃｍおよびＯ２流量６０ｓｃｃｍの条件のデータと、ＣＦ４流量１１５ｓｃｃｍおよびＯ２流量９５ｓｃｃｍの条件のデータと、を直線近似することにより、次の関係式（６）〜（９）を求めることができる。
Ａ１００＝−６．２７×１０４ｘ＋５．３８×１０４  ・・・（６）
Ａ１１１＝−２．０１×１０４ｘ＋３．１１×１０４  ・・・（７）
ＥＡ１００＝−２．０８×１０−１ｘ＋２．２３×１０−１  ・・・（８）
ＥＡ１１１＝−９．３６×１０−２ｘ＋１．６８×１０−１  ・・・（９）
ここで、ＡおよびＥＡの添字は、それぞれ（１００）面、および、（１１１）面を表す。
【００２１】
これらの関係式により、（１００）面および（１１１）面のエッチング速度ＥＲ１００およびＥＲ１１１は、次式（１０）および（１１）で表すことができる。
ＥＲ１００＝Ａ１００×Ｅｘｐ（−ＥＡ１００／ｋＴ）  ・・・（１０）
ＥＲ１１１＝Ａ１１１×Ｅｘｐ（−ＥＡ１１１／ｋＴ）  ・・・（１１）
【００２２】
例えば、（１００）面のエッチング量をｄ（ｎｍ）とすれば、同じ条件で（１１１）面をエッチングした時のエッチング量の差ΔｄＥは、次式（１２）で表される。
ΔｄＥ＝ｄ×（ＥＲ１００−ＥＲ１１１）／ＥＲ１００  ・・・（１２）
多結晶シリコン層２０のエッチングでは、このエッチング量の差ΔｄＥが表面荒れの大きさに対応し、ΔｄＥが小さいほど平坦なエッチング面が得られる。
【００２３】
例えば、ΔｄＥを多結晶シリコン層２０のエッチング面のラフネスとして、その許容値をｒとすれば、次式（１３）が満足されれば良い。
ｄ×（ＥＲ１００−ＥＲ１１１）／ＥＲ１００  ＜  ｒ  ・・・（１３）
【００２４】
さらに、式（１３）に式（１０）および（１１）を代入して、エッチング温度の許容範囲を求めることができる。
【数２】
2013168474.tif 000005
・・・（１４）
そして、式（１４）に、式（６）から（９）を代入し、次式（１５）が得られる。
【数３】
2013168474.tif 000006
・・・（１５）
すなわち、式（１５）を満足する温度条件で、多結晶シリコン層２０をエッチングすることにより、エッチング面のラフネスをｒよりも小さくすることができる。
【００２５】
図４は、エッチング量の差ΔｄＥの温度依存性を示すグラフである。（１００）面を１マイクロメータ（μｍ）エッチングする条件で（１１１）面をエッチングした時のエッチング量の差ΔｄＥを、エッチング温度Ｔｅｍｐ（℃）に対して表している。
【００２６】
例えば、ΔｄＥを１００ｎｍ以下にするためには、ＣＦ４流量１５０ｓｃｃｍ、Ｏ２流量６０ｓｃｃｍの場合、エッチング温度を１４０℃以上にすれば良いことが分かる。また、ＣＦ４流量１１５ｓｃｃｍ、Ｏ２流量９５ｓｃｃｍの場合には、エッチング温度を３００℃以上とすれば良い。
【００２７】
このように、式（１）を満足するエッチング温度に多結晶シリコン層２０を保持してドライエッチングすることにより、表面のラフネスを低減することができる。上記の実施形態では、基板１０の凹部１２に多結晶シリコンを埋め込む例を示したが、これに限られる訳ではなく、例えば、基板表面に配線を形成する場合にも適用できる。そして、多結晶シリコンの平均粒径に近いサイズの微細な加工を行う場合に、より有効である。
【００２８】
（第２の実施形態）  
図５および図６を参照して、第２実施形態に係る半導体装置１００の製造方法を説明する。図５（ａ）〜図６（ｂ）は、半導体装置１００の製造過程を示す模式断面図である。半導体装置１００は、例えば、トレンチゲート構造を有するパワーＭＯＳＦＥＴである。
【００２９】
図５（ａ）に示すように、ｎ＋ドレイン層３０の上に設けられた低濃度のｎ形半導体層４０にトレンチ１３を形成する。  
ｎ＋ドレイン層３０は、例えば、シリコン基板の上にエピタキシャル成長された高不純物濃度のｎ形シリコン層である。また、シリコン基板が、ｎ＋ドレイン層３０であっても良い。そして、半導体層４０であるｎ形シリコン層を、ｎ＋ドレイン層３０の上にエピタキシャル成長する。さらに、半導体層４０の上面にｐ形不純物をイオン注入し、ｐ形ベース領域５０を形成する。これにより、ｐ形ベース領域５０と、ｎ＋ドレイン層３０と、の間に、ｎ形ドリフト領域４５が形成される。
【００３０】
続いて、ｐ形ベース領域５０の表面にシリコン酸化膜１５を形成する。シリコン酸化膜１５の一部に、フォトリソグラフィーにより開口部１５ａを形成する。そして、シリコン酸化膜１５をエッチングマスクとして半導体層４０をエッチングし、ｐ形ベース領域５０を貫通しｎ形ドリフト領域４５に達するトレンチ１３を形成する。半導体層４０のエッチングには、例えば、ＲＩＥ（Reactive Ion Etching）を用いる。トレンチ１３の開口の幅は、例えば、３００ｎｍである。
【００３１】
次に、図５（ｂ）に示すように、シリコン酸化膜１５をウェットエッチングにより剥離し、トレンチ１３の内面にゲート絶縁膜１７を形成する。ゲート絶縁膜１７は、例えば、トレンチ１３の内面を熱酸化することにより形成する。
【００３２】
続いて、図５（ｃ）に示すように、トレンチ１３の内部を埋め込む多結晶シリコン層２０を形成する。多結晶シリコン層２０は、例えば、ＣＶＤ法を用いて堆積され、トレンチ１３の内部、および、ｐ形ベース領域５０の表面に形成されたゲート絶縁膜１７の上に形成される。
【００３３】
次に、図６（ａ）に示すように、トレンチ１３の内部に多結晶シリコン層２０の一部２０ａを残し、半導体層４０の上の多結晶シリコン層２０を除去する。
多結晶シリコン層２０は、例えば、ＣＤＥ法を用いてエッチングする。そして、そのエッチングの間、多結晶シリコン層２０を、式（１）を満足するエッチング温度ＴＥ（Ｋ）以上に保持し、ＣＦ４とＯ２とを含むエッチングガスを用いてエッチングする。
【００３４】
次に、図６（ｂ）に示すように、トレンチ１３の内部に残された多結晶シリコン層２０の一部２０ａの上に、層間絶縁膜２３を形成する。続いて、ｐ形ベース領域５０の表面に、ｎ形ソース領域５３と、ｐ形コンタクト領域５７と、を選択的に形成する。さらに、ｎ形ソース領域５３と、ｐ形コンタクト領域５７と、に電気的に接続され、層間絶縁膜２３を覆うソース電極６０を形成する。そして、ｎ＋ドレイン層３０に電気的に接続されたドレイン電極７０を形成し、半導体装置１００を完成する。
【００３５】
半導体装置１００では、トレンチ１３の内部に残された多結晶シリコン２０ａがゲート電極となり、ゲート絶縁膜１７と、ｐ形ベース領域５０と、の間の界面にチャネルを形成する。そして、実施形態に係るエッチング方法を用いることにより、多結晶シリコン２０ａの表面を平坦に形成することができる。これにより、トレンチ１３の上部における多結晶シリコンのリセス量のばらつきを少なくすることができる。そして、チャネル長を短く制御し、オン抵抗を低減することが可能となる。
【００３６】
また、多結晶シリコン２０ａの表面が平坦化されることにより、トレンチ１３の開口の肩部に多結晶シリコンが残ることも無くなり、ゲート・ソース間のショート故障を抑制することができる。これにより、半導体装置１００の信頼性を向上させることができる。
【００３７】
（第３の実施形態）
次に、図７および図８を参照して、多結晶シリコンのエッチング装置８０およびその動作を説明する。図７は、エッチング装置８０を例示する模式図である。図８は、エッチング装置８０のシーケンスを示すフローチャートである。
【００３８】
エッチング装置８０は、例えば、ＣＤＥ装置である。図７に示すように、ドライエッチング装置８０は、反応室８１と、マイクロ波発振器８５と、放電管８９と、コントローラ９５と、を備える。
【００３９】
反応室８１の内部には、基板１０（ウェーハ）を載置するステージ８２が設けられる。ステージ８２には、例えば、図示しないヒータが埋め込まれる。そして、コントローラ９５は、温度センサ９７によりステージ８２の温度を検出し、ヒータを制御することにより、基板１０を所定の温度に保持する。
【００４０】
マイクロ波発振器８５は、導波管８７ａを介して電極８７ｂにマイクロ波を供給し、放電管８９の内部にプラズマを発生させる。放電管８９には、マスフローコントローラ（ＭＦＣ）９１および９３により流量制御されたＣＦ４とＯ２とが供給される。
【００４１】
放電管８９に導入されたＣＦ４およびＯ２は、マイクロ波によりフッ素ラジカルおよび酸素ラジカルを含むプラズマ状態に励起される。そして、放電管８９に接続された輸送管８３を介して、フッ素ラジカルおよび酸素ラジカルが反応室８１に供給され、基板１０がエッチングされる。
【００４２】
コントローラ９５は、例えば、マイクロプロセッサまたはシーケンサであり、マイクロ波発振器８５、ＭＦＣ９１および９３を制御して、基板１０のエッチングを行う。コントローラ９５は、例えば、図８に示すシーケンスを記述したプログラムを記憶している。
【００４３】
図８に示すように、コントローラ９５は、最初に、エッチング装置８０を初期状態に設定する（ステップＳ０１）。例えば、コントローラ９５に入力されたエッチング量ｄ、ラフネスの許容値ｒ、Ｏ２流量、ＣＦ４流量を用いてエッチング温度ＴＥ（式（１）参照）を算出し、ステージ８２の温度をＴＥよりも高い温度ＴＳに保持する。ＴＥとＴＳの温度差は、予め設定しておく。また、ＭＦＣ９１および９３の流量を設定する。
【００４４】
次に、処理数のカウンタを初期設定する（ステップＳ０２、Ｓ０３）。処理するウェーハ数ｎは、コントローラ９５に入力される。
【００４５】
次に、例えば、ロードロック機構（図示せず）にセットされたウェーハホルダからウェーハを取り出し反応室８１に搬入する（ステップＳ０４）。
【００４６】
次に、反応室８１の内部にエッチングガスを導入する（ステップＳ０５）。具体的には、ＭＦＣ９１および９３をＯＮ状態にし、放電管８９および輸送管８３を介して所定流量のＯ２とＣＦ４を反応室８１に流入させる。この際、反応室８１の内部は、排気口８４に接続された真空ポンプにより、所定の圧力に減圧される。
【００４７】
続いて、温度センサ９７により、基板１０が載置されたステージ８２の温度を検出する（ステップＳ０６）。そして、ステージ温度がエッチング温度ＴＥよりも高ければ（Ｓ０７）、マイクロ波発振器８５を動作させ、放電管８９の内部にマイクロ波プラズマを発生させる（Ｓ０８）。一方、ステージ温度がエッチング温度ＴＥよりも低い場合には、ヒータによりステージ温度を上昇させる（Ｓ０７⇒Ｓ０６）。
【００４８】
次に、マイクロ波プラズマの所定の放電時間が経過した後、マイクロ波発振器８５を停止する（ステップＳ０９）。マイクロ波プラズマの放電時間は、エッチング量ｄに基づいて決定する。例えば、コントローラ９５に参照表を記憶させても良いし、外部から入力しても良い。
【００４９】
次に、エッチングガスを停止し、ウェーハを反応室８１から搬出する（ステップＳ１０、Ｓ１１）。そして、所定の数のウェーハが処理されたことを確認し、エッチングを終了する（Ｓ１２）。
【００５０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５１】
１０・・・基板、  １１・・・絶縁膜、  １２・・・凹部、  １３・・・トレンチ、  １５・・・シリコン酸化膜、  １５ａ・・・開口部、  １７・・・ゲート絶縁膜、  ２０・・・多結晶シリコン層、  ２０ａ・・・多結晶シリコン、  ２３・・・層間絶縁膜、  ３０・・・ｎ＋ドレイン層、  ４０・・・半導体層、  ４５・・・ｎ形ドリフト領域、  ５０・・・ｐ形ベース領域、  ５３・・・ｎ形ソース領域、  ５７・・・ｐ形コンタクト領域、  ６０・・・ソース電極、  ７０・・・ドレイン電極、  ８０・・・エッチング装置、  ８１・・・反応室、  ８２・・・ステージ、  ８３・・・輸送管、  ８４・・・排気口、  ８５・・・マイクロ波発振器、  ８７・・・導波管、８９・・・放電管、  ９１、９３・・・マスフローコントローラ、  ９５・・・コントローラ、  １００・・・半導体装置
【図１】
2013168474.tif 000011
【図２】
2013168474.tif 000012
【図３】
2013168474.tif 000013
【図４】
2013168474.tif 000014
【図５】
2013168474.tif 000015
【図６】
2013168474.tif 000016
【図７】
2013168474.tif 000017
【図８】
2013168474.tif 000018