(57)【要約】【課題】ＥＳＲの精度を向上させることが可能な、信頼性の高い積層型電子部品及びその製造方法を提供する。【解決手段】 複数の内部電極１４と誘電体１２とを交互に積層して積層体を形成し、内部電極１４を一層おきに積層体の各端面に露出させて、２組の外部電極を形成する積層型電子部品１０において、外部電極に、スパッタリング法によって製膜したサーメット層１６を備える。サーメット層１６の組成や製膜の厚さを変更することにより、安定したＥＳＲ（等価直列抵抗）を広範囲で設定することが可能となる。また、温度係数が低く、湿度変化の影響を受けにくいＥＳＲを付加することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の内部電極と誘電体とを交互に積層して積層体を形成し、前記内部電極を前記積層体の各端面に露出させて外部電極を形成する積層型電子部品において、前記外部電極に、スパッタリング法によって製膜したサーメット層を備えることを特徴とする積層型電子部品。
【請求項２】
前記サーメット層の組成は、Ｎｉを含有する組成であることを特徴とする請求項１に記載の積層型電子部品。
【請求項３】
前記サーメット層は、前記内部電極と直接接触する接続層であることを特徴とする請求項１又は２に記載の積層型電子部品。
【請求項４】
複数の内部電極と誘電体とを交互に積層して積層体を形成する工程と、
前記内部電極を前記積層体の各端面に露出させる工程と、
前記積層体の端面に露出させた前記内部電極に対して、スパッタリング法によってサーメット層を製膜する工程と、
を含むことを特徴とする積層型電子部品の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層セラミックコンデンサ等の積層型電子部品に関するものであり、特に、ＥＳＲ（等価直列抵抗）の調整が可能な積層型電子部品及びその製造方法に関するものである。
【背景技術】
【０００２】
積層セラミックコンデンサの構造は、略直方体形状のセラミック積層体の内部に複数の内部電極と誘電体セラミックスとを交互に積層し、この内部電極を一層おきにセラミック積層体の各端面にそれぞれ露出させて、２組の外部電極を形成したものである。一般に外部電極は、内部電極と接続する下地金属層のほか、下地金属層の保護や半田濡れ性を向上するためのメッキ金属層など、複数の導電層で構成されている。
【０００３】
近年の積層セラミックコンデンサの薄層化による大容量化に伴って、積層体内部における内部電極の比率が高まってきており、等価直列抵抗（以下ＥＳＲと記載する。）が低減される傾向にある。積層セラミックコンデンサは、低ＥＳＲが特徴となっており、これをメリットとした用途に用いられてきた。しかしながら、このような低ＥＳＲの積層セラミックコンデンサを大量に使って回路を形成すると、その回路全体のインピーダンスが必要以上に低下することになる。特に高周波領域に使用する回路においては、ある周波数で共振を起してしまって、使用周波数領域が狭まってしまうという問題が顕在化しつつある。
【０００４】
従来、積層セラミックコンデンサに対して直列抵抗を付与するための、種々の手法が検討されている。例えば、特許文献１には、積層セラミックコンデンサの内部電極に対して電気的に接続する外部電極に、半導体による高抵抗層を製膜した発明が開示されている。この積層セラミックコンデンサでは、外部電極の高抵抗層として、Ｓｉ（シリコン）をスパッタリング法によって製膜している。
【０００５】
また、特許文献２には、積層セラミックコンデンサの外部電極に低温で高抵抗層を形成する方法として、導電性粒子と硬化性樹脂とを用いる方法が開示されている。
【０００６】
また、特許文献３には、積層セラミックコンデンサの外部電極に高抵抗層を形成する方法として、抵抗材料のペーストを塗布してから、６００〜８５０℃の高温で焼き付ける方法が開示されている。
【０００７】
また、特許文献４には、積層セラミックコンデンサの外部電極に高抵抗層を形成する方法として、酸化ルテニウムとガラスフリットとからなる抵抗ペーストをコーティングしてから、１５０〜２００℃の温度で乾燥させる方法が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１１-１１１５６３号公報
【特許文献２】特開平１１-２８３８６６号公報
【特許文献３】特開平１０−３０３０６６号公報
【特許文献４】特開平５−２８３２８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献１に記載されている方法で積層セラミックコンデンサにＥＳＲの機能を付加すると、高抵抗層に半導体の抵抗膜を用いている関係で、抵抗の温度係数が比較的大きくなってしまう。すると、当該積層セラミックコンデンサを回路に実装した場合に、回路の温度安定性が悪化するという不具合が生ずる。
【００１０】
また、特許文献２に記載されている方法で積層セラミックコンデンサを生成すると、高抵抗層に樹脂を用いていることに起因して、耐湿性が悪化するという不具合を生ずる。
【００１１】
また、特許文献３及び特許文献４に記載されている積層セラミックコンデンサでは、焼き付けにより形成した下地電極表面の凹凸が大きい。その凹凸のある下地電極層の上に、抵抗層を形成するための抵抗ペーストを約１０〜３０μｍ塗布して再び焼き付け処理を行なうと、高抵抗層の膜厚が不揃いとなる。すると、製品の抵抗値が大きくばらつくことになる。したがって、ＥＳＲを厳密に管理することが困難になるという不具合を生ずる。
【００１２】
本発明は、上記問題点に鑑みてなされたものであり、ＥＳＲの精度を向上させることが可能な、信頼性の高い積層型電子部品、及びその製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１３】
本発明に係る積層型電子部品は、（１）複数の内部電極と誘電体とを交互に積層して積層体を形成し、前記内部電極を前記積層体の各端面に露出させて外部電極を形成する積層型電子部品において、前記外部電極に、スパッタリング法によって製膜したサーメット層を備えることを特徴とする。（以下、本発明の第１の技術手段と称する。） 
【００１４】
また、上記積層型電子部品の主要な形態の一つは、（２）前記サーメット層の組成は、Ｎｉを含有する組成であることを特徴とするものである。（以下、本発明の第２の技術手段と称する。） 
【００１５】
また、上記積層型電子部品の主要な形態の一つは、（３）前記サーメット層は、前記内部電極と直接接触する接続層であることを特徴とするものである。（以下、本発明の第２の技術手段と称する。）
【００１６】
また、本発明に係る積層型電子部品の製造方法は、（４）複数の内部電極と誘電体とを交互に積層して積層体を形成する工程と、前記内部電極を前記積層体の各端面に露出させる工程と、前記積層体の端面に露出させた前記内部電極に対して、スパッタリング法によってサーメット層を製膜する工程と、を含むことを特徴とする。（以下、本発明の第４の技術手段と称する。）
【発明の効果】
【００１７】
上記第１の技術手段による作用及び効果は次の通りである。すなわち、積層型電子部品の外部電極に、スパッタリング法によって製膜したサーメット層からなる高抵抗層を備えることにより、サーメット層の膜厚を厳密に管理することが可能となる。したがって、積層型電子部品におけるＥＳＲの精度を向上させることができる。サーメットは、スパッタリング法により形成することが可能なので、緻密なサーメット膜を製膜することができ、耐湿性等の信頼性にも優れるＥＳＲを形成することができる。
【００１８】
さらに、このサーメット層は、特許文献１に記載されているようなＳｉ等の半導体層とは異なり、抵抗値の温度係数が小さいという特徴がある。したがって、積層型電子部品におけるＥＳＲの温度特性を向上させることができる。また、サーメットの組成をコントロールすることで、広い範囲での抵抗値のコントロールを実現することができる。
【００１９】
上記第２の技術手段による作用及び効果は次の通りである。すなわち、サーメット層の組成に、Ｎｉを含有する組成を用いることによって、数十ナノメートルの膜厚であっても、４００〜６００ｍΩのＥＳＲを得ることができる。
【００２０】
上記第３の技術手段による作用及び効果は次の通りである。すなわち、下地処理を行なわずに内部電極に対して直接サーメット層を製膜することにより、簡単な工程で信頼性の高い積層型電子部品を提供することができる。
【００２１】
上記第４の技術手段による作用及び効果は次の通りである。すなわち、内部電極を積層体の各端面に露出させる工程と、積層体の端面に露出させた内部電極に対して、スパッタリング法によってサーメット層を製膜する工程と、を用いて積層型電子部品を製造することによって、積層型電子部品におけるＥＳＲの精度を向上させることができる。また、緻密なサーメット膜を製膜することができ、耐湿性等の信頼性にも優れ、温度特性が優れたＥＳＲを形成することができる。
【図面の簡単な説明】
【００２２】
【図１】外部電極にサーメット層を製膜した、本発明に係る積層型電子部品を模式的に示す断面図である。
【図２】外部電極にサーメット層を製膜した、本発明に係る積層型電子部品の、周波数−インピーダンス特性を測定した線図である。
【図３】比較用として、ＥＳＲを成形しない積層型電子部品の、周波数−インピーダンス特性を測定した線図である。
【発明を実施するための形態】
【００２３】
本発明の積層型電子部品の実施形態について、図面を参照して説明する。図１は、本発明に係る積層型電子部品１０を、静電容量の温度特性が良好な、Ｂ特性を有する積層セラミックコンデンサに適用した実施形態について説明する断面図である。
【００２４】
積層型電子部品１０は、チタン酸バリウムを主成分とする誘電体１２と、内部電極１４とを交互に積層した構造となっている。
【００２５】
積層型電子部品１０の誘電体１２として、チタン酸バリウムを主とした複合材料系組成物粉体に有機バインダーと溶剤とを加えて、ドクターブレード法で約５μｍの厚みでシート化したものを用いることができる。また、内部電極１４として、誘電体１２のシートにＮｉを印刷法により形成したものを用いることができる。
【００２６】
次に、内部電極１４を形成した誘電体１２のシートを１０層に積層した後に、熱圧着を行なって積層体を得て、所定の形状に切断する。この積層体を切断した状態で、内部電極１４が一層おきに積層体の各端面に露出した状態となっている。例えば、比較的静電容量を多く取ることができる１６０８形状の場合における積層型電子部品１０の外形は、縦１．６ｍｍ×横０．８ｍｍである。
【００２７】
次に、所定の形状に切断した積層体を、１３００℃の還元雰囲気下で焼結することによって、チップ焼結体を得る。次に、電極にＥＳＲを成形するために、このチップ焼結体の内部電極１４が露出している端面に、直接接触する接続層としてサーメット層１６を、スパッタリング法にて製膜する。ここでは、例えばＮｉとＳｉとの混合層で構成されるサーメット層１６を、約２５ｎｍの厚みで製膜する。なお、内部電極１４の端面にサーメット層１６を直接製膜する方法の他に、下地処理を行なった後にサーメット層１６を製膜することもできる。
【００２８】
サーメット層１６を製膜した後に、表面保護と端子表面の接合性を高めるために、Ｃｕ外部電極１８をスパッタリング法で形成する。さらに、Ｃｕ外部電極１８の保護と、半田濡れ性を向上させた端子を形成するために、Ｎｉ鍍金部２０と、Ｓｎ鍍金部２２とを順次形成して、積層型電子部品１０が完成する。
【００２９】
図２及び図３に、積層セラミックコンデンサのインピーダンス測定結果を示す。図２は、上記の、厚さ２５ｎｍのＮｉ−Ｓｉ混合層のサーメット層１６をＥＳＲとして製膜した、複数の積層セラミックコンデンサについて、インピーダンス測定を行なった際における、周波数とインピーダンスとの関係を表した線図である。図３は、サーメット層１６を製膜せずに、直接Ｃｕ外部電極１８をスパッタリング法によって製膜した、比較用サンプルの積層セラミックコンデンサにおける周波数とインピーダンスとの関係を表した線図である。
【００３０】
図２に示すように、サーメット層１６を外部電極に製膜した、本発明に係る積層セラミックコンデンサにおけるＥＳＲの値は４００〜６００ｍΩであり、ばらつきの少ない抵抗値を得ることができた。なお、ＥＳＲの値や特性は、サーメット層１６の厚さや組成を適宜変更することにより、広い範囲で調節することができる。
【００３１】
他方、図３に示すように、サーメット層１６を製膜せずに、直接Ｃｕ外部電極１８をスパッタリング法によって製膜した、比較用サンプルの積層セラミックコンデンサにおけるＥＳＲの値は、８ｍΩである。図２と図３とを対比することにより、本発明に係るサーメット層１６の存在により、安定したＥＳＲを得ることができることが判断できる。
【符号の説明】
【００３２】
１０  積層型電子部品
１２  誘電体
１４  内部電極
１６  サーメット層
１８  Ｃｕ外部電極
２０  Ｎｉ鍍金部
２２  Ｓｎ鍍金部
【図１】
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【図２】
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【図３】
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