(57)【要約】【課題】ヘテロ構造のｐｎ接合において、電子が妨げられることなく注入されるようにする。【解決手段】Ｇａを含む窒化物半導体からなるｎ型の窒化物半導体層１０１と、窒化物半導体層１０１に接合して形成されたｐ型のシリコンからなるｐ型シリコン層１０２とを少なくとも備える。窒化物半導体層１０１とｐ型シリコン層１０２とは、接合界面１０３により接合している。【選択図】  図１
2013045925.tif 000002
【特許請求の範囲】
【請求項１】
Ｇａを含むｎ型の窒化物半導体からなるｎ型窒化物半導体層と、
前記ｎ型窒化物半導体層に接合して形成されたｐ型のシリコンからなるｐ型シリコン層と
を少なくとも備えることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記窒化物半導体からなるエミッタ層と、
前記ｐ型シリコン層からなるベース層と、
前記窒化物半導体からなるコレクタ層と
を備えることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記窒化物半導体からなるエミッタ層と、
前記ｐ型シリコン層からなるベース層と、
ｎ型のシリコンからなるコレクタ層と
を備えることを特徴とする半導体装置。
【請求項４】
Ｇａを含むｎ型の窒化物半導体からなるｎ型窒化物半導体層の一方の面に電極を形成する第１工程と、
一方の面に前記電極が形成された前記ｎ型窒化物半導体層の他方の面に、ｐ型のシリコンからなるｐ型シリコン層を接合する第２工程と
を少なくとも備え、
アルゴンプラズマを用いた表面活性化処理を伴うチップボンディングにより前記ｎ型窒化物半導体層と前記ｐ型シリコン層とを接合させることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコンと窒化物半導体とによるｐｎ接合を備える半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
異なる半導体層を接合させたヘテロ接合によるｐｎ接合は、ヘテロ接合の効果によりホモ接合では得られない様々な性能を発揮させることができる。このようなｐｎ接合を備える半導体装置としては、例えば、化合物半導体を用いたヘテロ接合のｐｎダイオードがある。また、ヘテロ接合を備えるバイポーラトランジスタがある。例えば、ヘテロ接合バイポーラトランジスタでは、ヘテロ構造の効果により、電流増幅率を落とさずに動作速度が向上することができる。
【０００３】
図８は、上述したようなヘテロ構造を有するｐｎダイオードの構成を示す構成図である。図８では、断面を模式的に示している。また、図９は、上記ｐｎダイオードのバンドプロファイルを示すバンド図である。
【０００４】
このｐｎダイオードは、ｎ型不純物が導入されたＩｎＰからなるｎ型半導体層８０１と、ｐ型不純物が導入されたＩｎＧａＡｓからなるｐ型半導体層８０２とを備えている。ｎ型半導体層８０１およびｐ型半導体層８０２は、接合界面８０３で接合している。なお、ｐ型半導体層８０２は、ＩｎＰに格子整合するＩｎＧａＡｓからなり、例えば、Ｉｎ0.53Ｇａ0.47Ａｓから構成されている。また、ｎ型半導体層８０１には、カソード電極８０４が形成され、ｐ型半導体層８０２には、アノード電極８０５が形成されている。
【０００５】
ＩｎＰのバンドギャップエネルギーは１．３５ｅＶ、ＩｎＧａＡｓのバンドギャップエネルギーは０．７４ｅＶであり、０．６１ｅＶのバンドギャップエネルギー差が存在する。かつ、ＩｎＰの伝導帯端とＩｎＧａＡｓの伝導帯端との間には、ＩｎＰとＩｎＧａＡｓの電子親和力差による０．２５ｅＶのエネルギー差が存在する。また、ＩｎＰの価電子帯端とＩｎＧａＡｓの価電子帯端との間には、０．３６ｅＶのエネルギー差が存在する。
【０００６】
図９の（ａ）は、カソード電極８０４とアノード電極８０５との間にバイアス電圧を印加していないｐｎダイオードの熱平衡状態にあるときの、ポテンシャルプロファイルを示している。接合界面８０３において、上記伝導帯端および価電子帯端におけるエネルギー差により、伝導帯端および価電子帯端ともに不連続が生ずる。
【０００７】
また、図９の（ｂ）は、カソード電極８０４とアノード電極８０５との間に順バイアス電圧を印加し、ｎ型半導体層８０１およびｐ型半導体層８０２の伝導帯端の位置を等しくしたときのポテンシャルプロファイルを示している。この状態では、順バイアス電圧の効果により、ｎ型半導体層８０１からｐ型半導体層８０２に電子が注入される。他方で、ｎ型半導体層８０１とｐ型半導体層８０２との価電子帯端には、ＩｎＰとＩｎＧａＡｓのバンドギャップに相当するエネルギー差が発生し、ｐ型半導体層８０２中のホールのｎ型半導体層８０１中への注入は著しく抑制される。従って、このｐｎダイオードにおいては、順バイアス印加時に、ｎ型半導体層８０１からｐ型半導体層８０２に注入される電子の寄与のみによって順方向電流が生ずる。
【０００８】
電子の移動度はホールの移動度と比較して高いために、このｐｎダイオードを流れる電流は、電子およびホールがともに電流に寄与するｐｎダイオードと比較して、バイアス電圧の変化に対してより速やかに応答する。
【０００９】
ところが、上記ｐｎダイオードの接合界面８０３においては、ＩｎＰとＩｎＧａＡｓの伝導帯端の不連続により、電子に対するバリア障壁が形成されている。ｎ型半導体層８０１中の電子のエネルギー分布は、電子の運動エネルギーをＥとすると、以下の式（１）の値に比例する。
【００１０】
【数１】
2013045925.tif 000003
【００１１】
なお、式（１）において、ｋBはボルツマン定数、Ｔは環境温度である。
【００１２】
上記エネルギー分布の半値幅は、１．８ｋBＴとなり室温（２５℃）では５０ｍｅＶとなる。上記バリア障壁の高さは、エネルギー分布半値幅の値と比較して著しく大きいため、このバリア障壁は、ｎ型半導体層８０１からｐ型半導体層８０２への電子注入を阻害する作用を有し、ｐｎダイオードの応答特性を大きく制限する要因となる。
【００１３】
次に、ヘテロ接合バイポーラトランジスタについて説明する。現在一般的に用いられているヘテロ接合バイポーラトランジスタは、図１０に示すように構成されている。このヘテロ接合バイポーラトランジスタは、ｎ型不純物が導入されたＩｎＰからなるエミッタ層１００１と、ｐ型不純物が導入されたＩｎＧａＡｓからなるベース層１００２と、ｎ型不純物が導入されたＩｎＰからなるコレクタ層１００３と、コレクタ層１００３に比較して高濃度にｎ型不純物が導入されたＩｎＰからなるサブコレクタ層１００４とを備える。ベース層１００２を構成するＩｎＧａＡｓは、前述同様に、ＩｎＰに格子整合するＩｎＧａＡｓから構成されている。
【００１４】
また、このヘテロ接合バイポーラトランジスタは、エミッタ層１００１とベース層１００２とは、接合界面１００５で接合し、ベース層１００２とコレクタ層１００３とは、接合界面１００６で接合している。また、エミッタ層１００１にはエミッタ電極１００７が形成され、ベース層１００２にはベース電極１００８が形成され、サブコレクタ層１００４には、コレクタ電極１００９が形成されている。
【００１５】
このヘテロ接合バイポーラトランジスタにおいては、エミッタ電極１００７を接地し、コレクタ電極１００９に正のバイアス電圧（コレクタ電圧）が印加され、この状態で、ベース電極１００８に正のバイアス電圧（ベース電圧）が印加される。ベース電圧はエミッタ層１００１とベース層１００２との間で順バイアス電圧として作用するので、接合界面１００５を介してエミッタ層１００１からベース層１００２へと電子が注入される。
【００１６】
また、コレクタ電圧は、ベース層１００２とコレクタ層１００３との間で逆バイアス電圧として作用する。このため、ベース層１００２へ注入される電子は、大部分がホールと再結合することなくベース層１００２を通過し、接合界面１００６を介して、コレクタ層１００３、さらにはサブコレクタ層１００４へと到達する。エミッタ層１００１からサブコレクタ層１００４へ到達する電子によってコレクタ電流が発生し、以て、バイポーラトランジスタとしての動作が実現する。
【００１７】
このヘテロ接合バイポーラトランジスタにおいては、接合界面１００５および接合界面１００６のいずれにおいても、前述したｐｎダイオードと同様に、伝導帯不連続が発生する。この伝導帯不連続は、ポテンシャル障壁として界面を通過する電子の輸送特性を阻害し、バイポーラトランジスタの動作速度を制限する。
【先行技術文献】
【非特許文献】
【００１８】
【非特許文献１】T. Suga et al. , "Feasibility of SAB using Nano-adhesion Layer for Low Temperature GaN Wafer Bonding",in Proc. IEEE 2007 Electronic Components and Technology Conference, pp.1815-1818, 2007.
【非特許文献２】E. Higurashi et al. , "Room temperature GaN-GaAs direct bonding by argon-beam surface activation",Proc. of SPIE, vol. 6717, 67170L, 2007.
【非特許文献３】L. Hsu and W. Walukiewicz , "Modeling of InGaN/Si tandem solar cells",Journal of Applied Physics, vol.104, 024507, 2008.
【非特許文献４】O. Ambacher et al. , "Two-dimensional electron gases induced by spontaneous and piezoelectric polarization charges in N- and Ga-face AlGaN/GaN heterostructures",Journal of Applied Physics, vol.85, no.6, pp.3222-3233, 1999.
【発明の概要】
【発明が解決しようとする課題】
【００１９】
上述したように、ヘテロ接合ｐｎダイオードにおいては、ｎ型半導体層とｐ型半導体層との間に存在する伝導帯不連続が電子に対するポテンシャル障壁となり、ｎ型半導体層からｐ型半導体層への速やかな電子注入が妨げられるという問題がある。また、ヘテロ接合バイポーラトランジスタにおいては、エミッタ層とベース層との間、およびベース層とコレクタ層との間に存在する伝導帯不連続が、電子に対するポテンシャル障壁となり、エミッタ層からベース層への電子注入、ベース層からコレクタ層への電子注入が妨げられる、という問題があった。いずれにおいても、上述したヘテロ構造のｐｎ接合においては、ｎ型半導体層からｐ型半導体層への電子注入が妨げられるという問題があった。
【００２０】
本発明は、以上のような問題点を解消するためになされたものであり、ヘテロ構造のｐｎ接合において、電子が妨げられることなく注入されるようにすることを目的とする。
【課題を解決するための手段】
【００２１】
本発明に係る半導体装置は、Ｇａを含むｎ型の窒化物半導体からなるｎ型窒化物半導体層と、ｎ型窒化物半導体層に接合して形成されたｐ型のシリコンからなるｐ型シリコン層とを少なくとも備える。
【００２２】
上記半導体装置は、例えば、窒化物半導体からなるエミッタ層と、ｐ型シリコン層からなるベース層と、窒化物半導体からなるコレクタ層とを備えるヘテロ接合バイポーラトランジスタである。また、上記半導体装置は、例えば、窒化物半導体からなるエミッタ層と、ｐ型シリコン層からなるベース層と、ｎ型のシリコンからなるコレクタ層とを備えるヘテロ接合バイポーラトランジスタであってもよい。
【００２３】
本発明に係る半導体装置の製造方法は、Ｇａを含むｎ型の窒化物半導体からなるｎ型窒化物半導体層の一方の面に電極を形成する第１工程と、一方の面に電極が形成されたｎ型窒化物半導体層の他方の面に、ｐ型のシリコンからなるｐ型シリコン層を接合する第２工程とを少なくとも備え、アルゴンプラズマを用いた表面活性化処理を伴うチップボンディングによりｎ型窒化物半導体層とｐ型シリコン層とを接合させる。
【発明の効果】
【００２４】
以上説明したように、本発明によれば、Ｇａを含むｎ型の窒化物半導体からなるｎ型窒化物半導体層にｐ型のシリコンからなるｐ型シリコン層を接合させるようにしたので、ヘテロ構造のｐｎ接合において、電子が妨げられることなく注入できるようになるという優れた効果が得られる。
【図面の簡単な説明】
【００２５】
【図１】図１は、本発明の実施の形態１における半導体装置の構成を示す断面図である。
【図２】図２は、本発明の実施の形態１における半導体装置のバンドプロファイルを示すバンド図である。
【図３】図３は、本発明の実施の形態２における半導体装置の構成を示す断面図である。
【図４】図４は、本発明の実施の形態３における半導体装置の構成を示す構成図である。
【図５Ａ】図５Ａは、本発明の実施の形態３における半導体装置の製造方法例を説明するための各工程における断面を模式的に示す断面図である。
【図５Ｂ】図５Ｂは、本発明の実施の形態３における半導体装置の製造方法例を説明するための各工程における断面を模式的に示す断面図である。
【図５Ｃ】図５Ｃは、本発明の実施の形態３における半導体装置の製造方法例を説明するための各工程における断面を模式的に示す断面図である。
【図５Ｄ】図５Ｄは、本発明の実施の形態３における半導体装置の製造方法例を説明するための各工程における断面を模式的に示す断面図である。
【図５Ｅ】図５Ｅは、本発明の実施の形態３における半導体装置の製造方法例を説明するための各工程における断面を模式的に示す断面図である。
【図６】図６は、本発明の実施の形態４における半導体装置の構成を示す構成図である。
【図７Ａ】図７Ａは、本発明の実施の形態４における半導体装置の製造方法例を説明するための各工程における断面を模式的に示す断面図である。
【図７Ｂ】図７Ｂは、本発明の実施の形態４における半導体装置の製造方法例を説明するための各工程における断面を模式的に示す断面図である。
【図７Ｃ】図７Ｃは、本発明の実施の形態４における半導体装置の製造方法例を説明するための各工程における断面を模式的に示す断面図である。
【図７Ｄ】図７Ｄは、本発明の実施の形態４における半導体装置の製造方法例を説明するための各工程における断面を模式的に示す断面図である。
【図８】図８は、ヘテロ構造を有するｐｎダイオードの構成を示す構成図である。
【図９】図９は、図８に示すｐｎダイオードのバンドプロファイルを示すバンド図である。
【図１０】図１０は、現在一般的に用いられているヘテロ接合バイポーラトランジスタの構成を示す構成図である。
【発明を実施するための形態】
【００２６】
以下、本発明の実施の形態について図を参照して説明する。
【００２７】
[実施の形態１]
はじめに、本発明の実施の形態１について説明する。図１は、本発明の実施の形態１における半導体装置の構成を示す断面図である。この半導体装置は、Ｇａを含むｎ型の窒化物半導体からなるｎ型窒化物半導体層１０１と、ｎ型窒化物半導体層１０１に接合して形成されたｐ型のシリコンからなるｐ型シリコン層１０２とを少なくとも備える。ｎ型窒化物半導体層１０１とｐ型シリコン層１０２とは、接合界面１０３により接合している。これは、例えば、ダイオードである。
【００２８】
ｎ型窒化物半導体層１０１は、例えばＭＯＣＶＤ（有機金属気相成長）法により、所定の基板上にｎ型不純物を含むＧａＮを結晶成長することにより形成すればよい。また、ｎ型窒化物半導体層１０１とｐ型シリコン層１０２とは、例えばアルゴンプラズマを用いた表面活性化処理を伴うチップボンディングにより、接合界面１０３により接合すればよい。これによれば、常温（２０〜２５℃程度）での接合が行える。この接合により、ｐｎ接合が形成されている。例えば、上述した常温チップボンディングにより、ＧａＮにおいて良好な接合界面が形成されることが知られている（非特許文献１，非特許文献２参照）。
【００２９】
次に、本実施の形態における半導体装置の電子注入について、図２のバンド図を用いて説明する。図２は、本発明の実施の形態１における半導体装置のバンドプロファイルを示すバンド図である。図２の（ａ）は、ｎ型窒化物半導体層１０１とｐ型シリコン層１０２とのフェルミ準位が等しい熱平衡状態を示している。例えば、非特許文献３に示されているように、ＧａＮとシリコン（Ｓｉ）との伝導帯端には、４０ｍｅＶのエネルギー差が存在する。しかしながら、この大きさは、室温に相当するボルツマン分布関数の半値幅以下であるため、図２の（ａ）においては、ｎ型窒化物半導体層１０１からｐ型シリコン層１０２に向かって伝導帯端は連続的に変化するものと近似している。
【００３０】
これに対し、価電子帯端には、接合界面１０３において、ＧａＮのバンドギャップ３．４ｅＶとＳｉのバンドギャップ１．１ｅＶの差である２．３ｅＶなる不連続（バンドギャップエネルギー差）が生ずる。
【００３１】
次に、図２の（ｂ）は、ｎ型窒化物半導体層１０１とｐ型シリコン層１０２との伝導帯端の位置を等しくした状態のバンドプロファイルである。図９を用いた説明と同様に、接合界面１０３に存在する価電子帯端の不連続が、ｐ型シリコン層１０２中のホールに対してポテンシャル障壁の役割を果たすので、ｐ型シリコン層１０２からｎ型窒化物半導体層１０１へのホール注入は著しく抑制される。
【００３２】
さらに、本実施の形態では、接合界面１０３において、伝導帯は連続と見なされるので、図９を用いて説明したような電子に対するポテンシャル障壁のような電子の注入を阻害する要因は存在しない。従って、本実施の形態によれば、より速やかにｎ型窒化物半導体層１０１からｐ型シリコン層１０２へと電子が注入されるものとなる。
【００３３】
なお、非特許文献４を参照すると、ｎ型窒化物半導体層１０１を、ＧａＮに代えて若干のＡｌが添加された窒化物半導体材料、例えばＡｌ0.04Ｇａ0.96Ｎから構成することにより、ｎ型窒化物半導体層１０１の伝導帯端をＧａＮと比較して高くし、ｎ型窒化物半導体層１０１とｐ型シリコン層１０２との間の伝導帯不連続を、さらに小さくすることが可能である。また、伝導帯不連続が室温における電子輸送を阻害しない範囲で、ｎ型窒化物半導体層１０１は若干のＩｎが添加されていてもよい。
【００３４】
以上に説明したように、本実施の形態によれば、ｐｎ接合において電子の注入を阻害する要因が存在しないので、ヘテロ構造のｐｎ接合において、電子が妨げられることなく注入されるようになる。
【００３５】
[実施の形態２]
次に、本発明の実施の形態２について図３を用いて説明する。図３は、本発明の実施の形態２における半導体装置の構成を示す断面図である。実施の形態２における半導体装置は、ｐｎダイオードである。このｐｎダイオードは、基板３０１と、基板３０１の上に結晶成長することで形成されたＧａを含むｎ型の窒化物半導体からなるｎ型窒化物半導体層３０２とを備える。基板３０１は、例えばｎ型不純物を含む導電性のＳｉＣ基板またはＧａＮ基板である。また、ｎ型窒化物半導体層３０２は、例えばＭＯＣＶＤ法により基板３０１上にｎ型不純物を含むＧａＮを結晶成長することにより形成されている。
【００３６】
また、このｐｎダイオードは、ｎ型窒化物半導体層３０２に接合して形成されたｐ型のシリコンからなるｐ型シリコン基板３０３を備える。ｎ型窒化物半導体層３０２とｐ型シリコン基板３０３とは、接合界面３０４により接合している。ｎ型窒化物半導体層３０２とｐ型シリコン基板３０３とは、例えば常温でのチップボンディングにより、接合界面３０４において接合されてｐｎ接合を形成している。
【００３７】
また、基板３０１には、カソード電極３０５が形成され、ｐ型シリコン基板３０３には、アノード電極３０６が形成されている。例えば、基板３０１のｎ型窒化物半導体層３０２が形成されていない側の面に、カソード電極３０５が形成されている。また、ｐ型シリコン基板３０３の接合界面３０４とは反対側の面に、アノード電極３０６が形成されている。これら電極は、各々オーミック性の導通を有している。
【００３８】
実施の形態２におけるｐｎダイオードは、カソード電極３０５とアノード電極３０６との間に正のバイアス電圧を印加することにより、接合界面３０４を介し、ｎ型窒化物半導体層３０２とｐ型シリコン基板３０３との間に順バイアスが印加される。前述した実施の形態１で説明したように、ｐ型シリコン基板３０３からｎ型窒化物半導体層３０２へのホールの注入は抑制される。また、接合界面３０４における伝導帯のポテンシャルバリア障壁のような、ｎ型窒化物半導体層３０２からｐ型シリコン基板３０３への電子の注入を抑制する要因は存在しない。この結果、実施の形態２によれば、従来のヘテロ接合によるｐｎダイオードと比較して、電流の応答性に優れてスイッチング特性に優れたｐｎダイオードが得られるようになる。
【００３９】
ところで、ｎ型窒化物半導体層３０２に導通するカソード電極３０５の形成では、良好なオーミック特性を得るために、電極材料を例えば蒸着により形成した後で高温での熱処理が必要となる。このため、チップボンディングなどによりｎ型窒化物半導体層３０２とｐ型シリコン基板３０３との接合を形成した後に上記電極形成を行うと、ｎ型窒化物半導体層３０２とｐ型シリコン基板３０３との間の熱膨張係数差によりクラックが発生し接合界面が破損する。
【００４０】
これに対し、予め各電極を形成してから、ｎ型窒化物半導体層３０２とｐ型シリコン基板３０３との接合を行えば、接合の後に高温の熱処理を行う必要が無く、上述したような破損を招くことがない。
【００４１】
なお、ｎ型窒化物半導体層３０２は、前述した実施の形態１と同様であり、ＧａＮに限るものではなく、若干のＡｌが添加された窒化物半導体材料、例えばＡｌ0.04Ｇａ0.96Ｎから構成してもよい。また、伝導帯不連続が室温における電子輸送を阻害しない範囲で、ｎ型窒化物半導体層３０２は若干のＩｎが添加されていてもよい。
【００４２】
また、例えば、ｎ型窒化物半導体層３０２の主表面の一部にカソード電極を形成し、カソード電極が形成されていない他の領域のｎ型窒化物半導体層３０２の主表面に、ｐ型シリコン基板３０３を接合してもよい。このように構成することで、基板３０１にカソード電極を形成する必要がなくなるので、基板３０１を、例えば、サファイア（コランダム：Ａｌ2Ｏ3）から構成することが可能となる。
【００４３】
以上に説明したように、実施の形態２においても、ｐｎ接合において電子の注入を阻害する要因が存在しないので、ヘテロ構造のｐｎ接合において、電子が妨げられることなく注入されるようになる。
【００４４】
[実施の形態３]
次に、本発明の実施の形態３について図４を用いて説明する。図４は、本発明の実施の形態３における半導体装置の構成を示す構成図である。図４では、断面を模式的に示している。実施の形態３における半導体装置は、ヘテロ接合バイポーラトランジスタである。
【００４５】
このヘテロ接合バイポーラトランジスタは、例えば、ｎ型のＳｉＣからなる導電性を有する第１基板４０１と、第１基板４０１の上に結晶成長することで形成されたｎ型不純物が導入された窒化物半導体からなるエミッタ層４０２とを備える。また、エミッタ層４０２に接合して形成されたｐ型不純物が導入されたシリコンからなるベース層４０３と、ベース層４０３に接合して形成されたｎ型不純物が導入された窒化物半導体からなるコレクタ層４０４を備える。
【００４６】
また、コレクタ層４０４のベース層４０３との反対側には、コレクタ層４０４より高濃度にｎ型不純物が導入された窒化物半導体からなるサブコレクタ層４０５を備える。なお、コレクタ層４０４およびサブコレクタ層４０５は、第２基板４０６の上に結晶成長することで形成されている。第２基板４０６は、ｎ型のＳｉＣから構成されて導電性を備えている。エミッタ層４０２とベース層４０３とは、接合界面４０７において接合され、ｐｎ接合を形成している。また、ベース層４０３とコレクタ層４０４とは、接合界面４０８において接合され、ｐｎ接合を形成している。
【００４７】
なお、第１基板４０１にはエミッタ電極４０９が形成され、ベース層４０３にはベース電極４１０が形成され、第２基板４０６にはコレクタ電極４１１が形成されている。エミッタ電極４０９は、第１基板４０１のエミッタ層４０２が形成されていない側の面に形成され、第１基板４０１を介してエミッタ層４０２に導通している。また、コレクタ電極４１１は、第２基板４０６のサブコレクタ層４０５が形成されていない側の面に形成され、第２基板４０６を介してサブコレクタ層４０５に導通している。また、ベース電極４１０は、エミッタ層４０２との接合領域以外のベース層４０３の上に形成されている。
【００４８】
エミッタ層４０２とベース層４０３とは、例えば、常温でのチップボンディングにより、接合界面４０７において接触している。また、ベース層４０３とコレクタ層４０４とも、例えば常温でのチップボンディングにより接合界面４０８において接触している。
【００４９】
次に、実施の形態３における半導体装置であるヘテロ接合バイポーラトランジスタの製造方法について図５Ａ〜図５Ｅを用いて説明する。図５Ａ〜図５Ｅは、本発明の実施の形態３における半導体装置の製造方法例を説明するための各工程における断面を模式的に示す断面図である。
【００５０】
まず、図５Ａに示すように、第１基板４０１の主表面上に、例えば、ＭＯＣＶＤ法によりｎ型不純物を導入したＧａＮを結晶成長することで、エミッタ層４０２を形成する。また、第１基板４０１の裏面にエミッタ電極４０９を形成する。
【００５１】
また、図５Ｂに示すように、第２基板４０６の主表面上に、例えば、ＭＯＣＶＤ法により、ｎ型不純物を高濃度に導入したＧａＮを結晶成長し、続いてｎ型不純物を導入したＧａＮを結晶成長することで、サブコレクタ層４０５およびコレクタ層４０４を形成する。また、第２基板４０６の裏面にコレクタ電極４１１を形成する。
【００５２】
次に、図５Ｃに示すように、ＳＯＩ（Silicon on Insulator）基板５０１の表面シリコン層にｐ型不純物を導入することで形成したベース層４０３を、コレクタ層４０４に接合する。ＳＯＩ基板５０１は、シリコン基部５０２の上に埋め込み絶縁層５０３を介して上述したＳＯＩ層を備え、このＳＯＩ層にイオン注入法などによりｐ型不純物を導入することでベース層４０３が形成できる。このようにしてＳＯＩ基板５０１の上に形成したベース層４０３を、常温でのチップボンディングによりコレクタ層４０４に接触させることで、接合界面４０８で接合するｐｎ接合（ベース・コレクタ接合）が形成できる。
【００５３】
以上のようにしてベース層４０３とコレクタ層４０４とを接合した後、ＳＯＩ基板５０１のシリコン基部５０２を除去し、また、埋め込み絶縁層５０３を除去することで、図５Ｄに示すように、接合界面４０８とは反対側のベース層４０３の表面を露出させる。シリコン基部５０２は、まず、よく知られた研削研磨によりある程度薄くした後、埋め込み絶縁層５０３に対してシリコンを選択的にエッチング除去するエッチング方法により除去できる。この場合、埋め込み絶縁層５０３がエッチングストップ層となる。また、酸化シリコンからなる埋め込み絶縁層５０３は、酸化シリコンをシリコンに対して選択的にエッチング除去するエッチング方法により除去できる。この場合、ベース層４０３がエッチングストップ層となる。
【００５４】
次に、図５Ｅに示すように、露出させた一部のベース層４０３表面に、エミッタ層４０２を接合させる。第１基板４０１の上に形成されているエミッタ層４０２の表面を常温でのチップボンディングにより一部のベース層４０３表面に接触させることで、接合界面４０７で接合するｐｎ接合（ベース・エミッタ接合）が形成できる。前述したように、第１基板４０１にはエミッタ電極４０９が形成され、第２基板４０６にはコレクタ電極４１１が形成されているので、ベース・エミッタ接合を形成した時点で、既に、エミッタ電極４０９およびコレクタ電極４１１が形成されている状態である。
【００５５】
次に、エミッタ層４０２を接合していないベース層４０３の露出面に、例えば蒸着法およびリフトオフ法により選択的に金属層を形成することで、図４に示すように、ベース電極４１０を形成する。
【００５６】
上述した実施の形態３におけるヘテロ接合バイポーラトランジスタにおいては、ベース−コレクタ間のバンドプロファイルにおいても、ベース−エミッタ間のバンドプロファイルと同様に電子の移動を阻害するポテンシャル障壁が存在しない。従って、エミッタ層４０２からベース層４０３に注入される電子は、速やかにベース層４０３からコレクタ層４０４に注入される。従って、実施の形態３におけるヘテロ接合バイポーラトランジスタによれば、従来のヘテロ接合バイポーラトランジスタに比較して、より高速な動作が可能となる。
【００５７】
さらに、実施の形態３においては、コレクタ層４０４をバンドギャップの広い窒化物半導体、例えば３．４ｅＶなるバンドギャップを有するＧａＮによって形成している。この結果、このヘテロ接合バイポーラトランジスタは、耐圧に優れたものとなる。
【００５８】
なお、実施の形態３におけるエミッタ層４０２およびコレクタ層４０４は、ＧａＮに限るものではなく、若干のＡｌが添加された窒化物半導体材料、例えばＡｌ0.04Ｇａ0.96Ｎから構成してもよい。また、伝導帯不連続が室温における電子輸送を阻害しない範囲で、これらの窒化物半導体層は、若干のＩｎが添加されていてもよい。また、エミッタ層４０２とコレクタ層４０４との位置関係を入れ替えてもよいことはいうまでもない。
【００５９】
[実施の形態４]
次に、本発明の実施の形態４について図６を用いて説明する。図６は、本発明の実施の形態４における半導体装置の構成を示す構成図である。図６では、断面を模式的に示している。実施の形態４における半導体装置は、ヘテロ接合バイポーラトランジスタである。
【００６０】
このヘテロ接合バイポーラトランジスタは、例えば、ｎ型のＳｉＣからなる導電性を有する基板６０１と、基板６０１の上に結晶成長することで形成されたｎ型不純物が導入された窒化物半導体からなるエミッタ層６０２とを備える。また、エミッタ層６０２に接合して形成されたｐ型不純物が導入されたシリコンからなるベース層６０３と、ｎ型不純物が導入されたシリコンからなるコレクタ層６０４と、コレクタ層６０４より高濃度にｎ型不純物が導入されたシリコンからなるサブコレクタ層６０５を備える。
【００６１】
エミッタ層６０２とベース層６０３とは、接合界面６０６において接合され、ｐｎ接合を形成している。エミッタ層６０２とベース層６０３とは、例えば、常温でのチップボンディングにより、接合界面６０６において接触させている。
【００６２】
なお、基板６０１にはエミッタ電極６０７が形成され、ベース層６０３にはベース電極６０８が形成され、サブコレクタ層６０５にはコレクタ電極６０９が形成されている。エミッタ電極６０７は、基板６０１のエミッタ層６０２が形成されていない側の面に形成され、基板６０１を介してエミッタ層６０２に導通している。また、コレクタ電極６０９は、サブコレクタ層６０５のコレクタ層６０４が形成されていない側の面に形成されている。また、ベース電極６０８は、エミッタ層６０２との接合領域以外のベース層６０３の上に形成されている。
【００６３】
次に、実施の形態４における半導体装置であるヘテロ接合バイポーラトランジスタの製造方法について、図７Ａ〜図７Ｄを用いて説明する。図７Ａ〜図７Ｄは、本発明の実施の形態４における半導体装置の製造方法例を説明するための各工程における断面を模式的に示す断面図である。
【００６４】
まず、図７Ａに示すように、基板６０１の主表面上に、例えば、ＭＯＣＶＤ法によりｎ型不純物を導入したＧａＮを結晶成長することで、エミッタ層６０２を形成する。また、基板６０１の裏面にエミッタ電極６０７を形成する。
【００６５】
次に、図７Ｂに示すように、ＳＯＩ基板７０１の上に形成したベース層６０３を、エミッタ層６０２に接合する。ＳＯＩ基板７０１は、シリコン基部７０２の上に埋め込み絶縁層７０３を介してＳＯＩ層を備える。このＳＯＩ層の深い位置にイオン注入法などにより高濃度にｎ型不純物を導入し、これより浅い位置にｎ型不純物を導入し、これより浅い位置にｐ型不純物を導入することで、埋め込み絶縁層７０３の側より、サブコレクタ層６０５、コレクタ層６０４，およびベース層６０３が形成できる。なお、ＳＯＩ層にサブコレクタ層６０５を形成し、この上に新たにシリコン層を堆積してコレクタ層６０４を形成し、また、コレクタ層６０４の上に新たにシリコン層を堆積してベース層６０３を形成してもよい。
【００６６】
このようにしてＳＯＩ基板７０１のＳＯＩ層に形成したベース層６０３を、常温でのチップボンディングによりエミッタ層６０２に接触させることで、接合界面６０６で接合するｐｎ接合（ベース・エミッタ接合）が形成できる。
【００６７】
以上のようにしてベース層６０３とエミッタ層６０２とを接合した後、ＳＯＩ基板７０１のシリコン基部７０２を除去し、また、埋め込み絶縁層７０３を除去することで、図７Ｃに示すように、接合界面６０６とは反対側のサブコレクタ層６０５の表面を露出させる。
【００６８】
次に、図７Ｄに示すように、公知のリソグラフィー技術およびエッチング技術により、サブコレクタ層６０５およびコレクタ層６０４をパターニングし、一部のベース層６０３を露出させる。この後、サブコレクタ層６０５の表面にコレクタ電極６０９を形成し、また、コレクタ層６０４が形成されていないベース層６０３の露出面にベース電極６０８を形成すれば、図６に示すようにヘテロ接合バイポーラトランジスタが形成できる。各電極は、例えば蒸着法およびリフトオフ法により選択的に金属層を堆積することで形成すればよい。
【００６９】
上述した実施の形態４におけるヘテロ接合バイポーラトランジスタにおいては、ベース−コレクタ間のバンドプロファイルにおいても、ベース−エミッタ間のバンドプロファイルと同様に電子の移動を阻害するポテンシャル障壁が存在しない。従って、エミッタ層６０２からベース層６０３に注入される電子は、速やかにベース層６０３からコレクタ層６０４に注入される。従って、実施の形態４におけるヘテロ接合バイポーラトランジスタによれば、従来のヘテロ接合バイポーラトランジスタに比較して、より高速な動作が可能となる。
【００７０】
なお、実施の形態４におけるエミッタ層６０２は、ＧａＮに限るものではなく、若干のＡｌが添加された窒化物半導体材料、例えばＡｌ0.04Ｇａ0.96Ｎから構成してもよい。また、伝導帯不連続が室温における電子輸送を阻害しない範囲で、この窒化物半導体層は、若干のＩｎが添加されていてもよい。
【００７１】
ところで、実施の形態４において、ベース層６０３をメサ形状にパターニングすることで、ベース層６０３の形成側に一部のエミッタ層６０２を露出させ、この露出させたエミッタ層６０２にエミッタ電極を形成する構成としてもよい。この場合、基板６０１には導電性は必要が無く、基板６０１をサファイアから構成することが可能となる。
【００７２】
以上に説明したように、本発明によれば、伝導帯端のエネルギー差が５０ｍｅＶより小さく、バンドギャップの異なる半導体材料であるＧａＮとＳｉとを用い、バンドギャップの広い材料であるＧａＮをｎ型とし、バンドギャップが狭い材料であるＳｉをｐ型とし、これらによりヘテロ構造のｐｎ接合を構成したので、ｎ型の層よりｐ型の層に、電子が妨げられることなく注入されるようになる。
【００７３】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、窒化物半導体の層の結晶成長は、ＭＯＣＶＤ法に限るものではなく、分子線エピタキシー（ＭＢＥ）法をはじめとする他の窒化物半導体の結晶成長法を用いるようにしてもよい。
【符号の説明】
【００７４】
１０１…ｎ型窒化物半導体層、１０２…ｐ型シリコン層、１０３…接合界面。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図８】
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【図９】
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【図１０】
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