(57)【要約】【課題】リフレッシュ動作が必要な半導体メモリチップの数が増えても、半導体メモリチップに誤動作が発生することを防ぐことを可能にした半導体装置を提供する。【解決手段】リフレッシュ命令を一定の周期で出力するタイマと、リフレッシュ命令を受信するとリフレッシュ動作を実行するリフレッシュ動作制御回路と、タイマから受信するリフレッシュ命令を保持し、外部から受信するリフレッシュ許可信号を一定時間保持した後、リフレッシュ許可信号を外部に転送する信号保持回路とを含む複数の半導体メモリチップを有し、複数の半導体メモリチップの信号保持回路がループ状に接続されている。そして、信号保持回路は、タイマから受信するリフレッシュ命令と他の半導体メモリチップから受信するリフレッシュ許可信号との両方がそろうと、リフレッシュ命令をリフレッシュ動作制御回路に送信する。【選択図】図４
2013178857.tif 000002
【特許請求の範囲】
【請求項１】
メモリ素子へのリフレッシュ動作を指示する旨のリフレッシュ命令を一定の周期で出力するタイマと、
前記リフレッシュ命令を受信すると前記リフレッシュ動作を実行するリフレッシュ動作制御回路と、
前記タイマおよび前記リフレッシュ動作制御回路と接続され、前記タイマから受信する前記リフレッシュ命令を該リフレッシュ動作制御回路に送信するまで保持し、前記リフレッシュ動作を許可する旨の信号であるリフレッシュ許可信号を外部から受信すると、該リフレッシュ許可信号を一定時間保持した後、該リフレッシュ許可信号を外部に転送する信号保持回路と、を含む複数の半導体メモリチップを有し、
前記複数の半導体メモリチップの前記信号保持回路がループ状に接続され、
前記信号保持回路は、前記リフレッシュ命令を保持している間に他の半導体メモリチップの信号保持回路からリフレッシュ許可信号を受信した場合、または、前記他の半導体メモリチップから受信したリフレッシュ許可信号を保持している間に前記タイマから前記リフレッシュ命令を受信した場合、該リフレッシュ命令を前記リフレッシュ動作制御回路に送信する、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記リフレッシュ動作制御回路は、前記リフレッシュ動作を実行している間、該リフレッシュ動作を実行中であることを示す実行中信号を前記信号保持回路に出力し、該リフレッシュ動作を終了した後、前記リフレッシュ許可信号の転送を許可する旨の信号である転送許可信号を前記信号保持回路に送信し、
前記信号保持回路は、接続される他の２つの信号保持回路のうち、一方の信号保持回路から受信するリフレッシュ許可信号を一定時間保持した後、他方の信号保持回路に転送する際、前記リフレッシュ動作制御回路から前記実行中信号を受信していると、前記転送許可信号を該リフレッシュ動作制御回路から受信するまで前記リフレッシュ許可信号を前記他方の信号保持回路に転送せずに保持する、半導体装置。
【請求項３】
請求項１または２記載の半導体装置において、
前記複数の半導体メモリチップの信号保持回路のうち、いずれか１つの信号保持回路は、リセット信号が入力されると、または、電源供給が開始されると、前記リフレッシュ許可信号を生成し、接続される他の２つの信号保持回路のうち、いずれか一方に該リフレッシュ許可信号を出力する、半導体装置。
【請求項４】
請求項１から３のいずれか１項記載の半導体装置において、
前記複数の半導体メモリチップが第１から第ｎ（ｎは２以上の整数）の半導体メモリチップであるとき、
前記第１の半導体メモリチップの信号保持回路と前記第ｎの半導体メモリチップの信号保持回路との間に接続されたタイミング制御回路を含む半導体チップがさらに設けられ、
前記タイミング制御回路は、
リセット信号の入力または電源供給の開始時に、前記第１の半導体メモリチップに前記リフレッシュ許可信号を送信し、前記第ｎの半導体メモリチップから前記リフレッシュ許可信号を受信すると、該リフレッシュ許可信号を前記第１の半導体メモリチップに転送する、半導体装置。
【請求項５】
メモリ素子へのリフレッシュ動作を指示する旨のリフレッシュ命令を一定の周期で出力するタイマ、前記リフレッシュ命令を受信すると前記リフレッシュ動作を実行するリフレッシュ動作制御回路、ならびに前記タイマおよび前記リフレッシュ動作制御回路と接続され、前記タイマから受信する前記リフレッシュ命令を該リフレッシュ動作制御回路に送信するまで保持する信号保持回路を含む複数の半導体メモリチップと、
前記複数の半導体メモリチップのそれぞれの前記信号保持回路と並列に接続されたタイミング制御回路を含む半導体チップとを有し、
前記タイミング制御回路は、複数の前記リフレッシュ動作制御回路のリフレッシュ動作が重ならないように、複数の前記信号保持回路に１つずつ予め決められた順に一定時間毎に前記リフレッシュ動作を許可する旨の信号であるリフレッシュ許可信号を送信し、
前記信号保持回路は、前記リフレッシュ命令を保持している間に前記タイミング制御回路から前記リフレッシュ許可信号を受信した場合、または、該タイミング制御回路から前記リフレッシュ許可信号を受信している間に前記タイマから前記リフレッシュ命令を受信した場合、該リフレッシュ命令を前記リフレッシュ動作制御回路に送信し、該リフレッシュ動作制御回路が前記リフレッシュ動作を実行している間、該リフレッシュ動作を実行中であることを示す実行中信号を前記タイミング制御回路に送信し、
前記タイミング制御回路は、前記複数の半導体メモリチップのうち１つの半導体メモリチップから前記実行中信号を受信している間、該１つの半導体メモリチップ以外の半導体メモリチップに前記リフレッシュ許可信号を送信しない、半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記複数の信号保持回路のそれぞれと前記タイミング制御回路との間に、該タイミング制御回路が該信号保持回路に対して、前記リフレッシュ許可信号を出力するための第１の信号線と、
前記複数のリフレッシュ動作制御回路のそれぞれと前記タイミング制御回路との間に、該リフレッシュ動作制御回路が該タイミング制御回路に対して、前記リフレッシュ許可信号の転送を許可する旨の信号である転送許可信号を出力するための第２の信号線とがさらに設けられ、
前記信号保持回路は、前記リフレッシュ命令を保持している間に前記タイミング制御回路から前記第１の信号線を介して前記リフレッシュ許可信号を受信する場合、または、該タイミング制御回路から前記リフレッシュ許可信号が前記第１の信号線を介して入力されている間に前記タイマから前記リフレッシュ命令を受信した場合、該リフレッシュ命令を前記リフレッシュ動作制御回路に送信し、
前記リフレッシュ動作制御回路は、前記リフレッシュ動作を実行している間、前記実行中信号を前記第２の信号線を介して前記タイミング制御回路に出力し、該リフレッシュ動作を終了した後、前記転送許可信号を前記第２の信号線を介して前記タイミング制御回路に出力する、半導体装置。
【請求項７】
請求項４から６のいずれか１項記載の半導体装置において、
前記タイミング制御回路を含む半導体チップが、前記複数の半導体メモリチップのデータの入出力を制御するインタフェースチップである、半導体装置。
【請求項８】
請求項５から６のいずれか１項記載の半導体装置において、
前記タイミング制御回路を含む半導体チップが、前記複数の半導体メモリチップと同種の半導体メモリチップである、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体メモリチップを有する半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）は、記憶素子に蓄積された情報を維持するために、所定の時間間隔で、蓄積された情報を一度読み出して書き戻すリフレッシュ動作を行う必要がある。セルフリフレッシュモードにおいては次に述べる方法でリフレッシュ動作を実施している。セルフリフレッシュモードでは、ＤＲＡＭチップが自デバイス内のタイマで計測する一定の周期にしたがってリフレッシュ動作を行うものである。このリフレッシュ動作の際に流れる電流がＤＲＡＭリフレッシュ電流であり、以下では、単にリフレッシュ電流と称する。
【０００３】
特許文献１には、チップ内のメモリバンクのリフレッシュ動作を制御する方法の一例が開示されている。
【０００４】
積層パッケージング技術の進化により、小型化／多層化したＤＲＡＭ半導体パッケージ（以下では、半導体パッケージと称する）製品が実現できるようになった。その一例として、ＴＳＶ（Through Silicon Via）を用いた半導体パッケージがある。図２１は半導体パッケージの一種であるＴＳＶパッケージの一構成例を示す断面図である。図２１に示す例では、２つのＤＲＡＭチップが積層されている場合である。
【０００５】
図２１に示す半導体パッケージでは、基板５００に搭載されたインタフェース（Ｉ／Ｆ）チップ６２０の上にＤＲＡＭチップ６１０ａ、６１０ｂが順に積層されている。これらのＤＲＡＭチップ６１０ａ、６１０ｂおよびＩ／Ｆチップ６２０は、ＴＳＶを介して接続され、基板５００の裏面に設けられたハンダボール５１０を介して外部とデータの入出力を行う。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−２７１３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＤＲＡＭの大容量化および高速化に伴ってリフレッシュ電流が増加しており、複数のＤＲＡＭデバイスを含む半導体パッケージでは、個々のＤＲＡＭチップのリフレッシュ電流が重畳することによる電源電圧の変動が無視できないレベルになっている。この問題点を、図２２を参照して説明する。
【０００８】
図２２は、図２１に示したＴＳＶパッケージにおいて、ＤＲＡＭチップ数が４つの場合の半導体パッケージを模式的に示す図である。図２２に示すように、ＤＲＡＭチップ６０１ａ〜６０１ｄは、外部から電源電位が供給される電源（ＶＤＤ）ライン６０２と、外部から接地電位が供給されるグランド（ＧＮＤ）ライン６０３が共通化されているため、個々のＤＲＡＭに接続される電源、グランドラインが共通インピーダンスになっている。そのため、複数のＤＲＡＭチップのリフレッシュ電流が同時に流れる場合、半導体パッケージの電源ライン６０２およびグランドライン６０３の電圧変動は、個々のＤＲＡＭのリフレッシュ電流が独立して流れる場合より大きくなる。
【０００９】
図２３は図２１に示した半導体パッケージにおいて、２つのＤＲＡＭチップのリフレッシュ動作が一部重なった場合を示す図である。横軸は時間を示し、縦軸は電流値を示す。図２３の矢印部分に示すように、少なくとも２つのＤＲＡＭチップのリフレッシュ動作が一部でも重なってしまうと、電源電流（以下では、ＩＤＤと表記する）のピークが大きくなり、これに起因する電圧降下量も増大してしまう。その結果、ＤＲＡＭチップが誤動作を起こしてしまうおそれがある。
【００１０】
従来の製品では、リフレッシュ動作が同時に実行されたときの電源電圧の変動は許容範囲であったが、上述したリフレッシュ電流の増加、およびパッケージの小型化に伴う電源ラインおよびグランドラインの物理形状の縮小等によるインピーダンスの増加により、電源電圧の変動は許容できないレベルとなっている。
【課題を解決するための手段】
【００１１】
本発明の半導体装置は、
メモリ素子へのリフレッシュ動作を指示する旨のリフレッシュ命令を一定の周期で出力するタイマと、前記リフレッシュ命令を受信すると前記リフレッシュ動作を実行するリフレッシュ動作制御回路と、前記タイマおよび前記リフレッシュ動作制御回路と接続され、前記タイマから受信する前記リフレッシュ命令を該リフレッシュ動作制御回路に送信するまで保持し、前記リフレッシュ動作を許可する旨の信号であるリフレッシュ許可信号を外部から受信すると、該リフレッシュ許可信号を一定時間保持した後、該リフレッシュ許可信号を外部に転送する信号保持回路と、を含む複数の半導体メモリチップを有し、
前記複数の半導体メモリチップの前記信号保持回路がループ状に接続され、
前記信号保持回路は、前記リフレッシュ命令を保持している間に他の半導体メモリチップの信号保持回路からリフレッシュ許可信号を受信した場合、または、前記他の半導体メモリチップから受信したリフレッシュ許可信号を保持している間に前記タイマから前記リフレッシュ命令を受信した場合、該リフレッシュ命令を前記リフレッシュ動作制御回路に送信する構成である。
【００１２】
本発明によれば、リフレッシュ許可信号が複数の半導体メモリチップの間で順に転送され、各半導体メモリチップでは、他の半導体メモリチップから受信するリフレッシュ許可信号とタイマから出力されるリフレッシュ命令の両方がそろうときにリフレッシュ動作を実行するため、複数の半導体メモリチップのリフレッシュ動作が重なって実行されることを防ぎ、電源電流のピークが抑制される。
【００１３】
本発明の半導体装置は、
メモリ素子へのリフレッシュ動作を指示する旨のリフレッシュ命令を一定の周期で出力するタイマ、前記リフレッシュ命令を受信すると前記リフレッシュ動作を実行するリフレッシュ動作制御回路、ならびに前記タイマおよび前記リフレッシュ動作制御回路と接続され、前記タイマから受信する前記リフレッシュ命令を該リフレッシュ動作制御回路に送信するまで保持する信号保持回路を含む複数の半導体メモリチップと、
前記複数の半導体メモリチップのそれぞれの前記信号保持回路と並列に接続されたタイミング制御回路を含む半導体チップとを有し、
前記タイミング制御回路は、複数の前記リフレッシュ動作制御回路のリフレッシュ動作が重ならないように、複数の前記信号保持回路に１つずつ予め決められた順に一定時間毎に前記リフレッシュ動作を許可する旨の信号であるリフレッシュ許可信号を送信する構成である。
【００１４】
そして、前記信号保持回路は、前記リフレッシュ命令を保持している間に前記タイミング制御回路から前記リフレッシュ許可信号を受信した場合、または、該タイミング制御回路から前記リフレッシュ許可信号を受信している間に前記タイマから前記リフレッシュ命令を受信した場合、該リフレッシュ命令を前記リフレッシュ動作制御回路に送信し、該リフレッシュ動作制御回路が前記リフレッシュ動作を実行している間、該リフレッシュ動作を実行中であることを示す実行中信号を前記タイミング制御回路に送信する構成である。また、前記タイミング制御回路は、前記複数の半導体メモリチップのうち１つの半導体メモリチップから前記実行中信号を受信している間、該１つの半導体メモリチップ以外の半導体メモリチップに前記リフレッシュ許可信号を送信しない構成である。
【００１５】
本発明によれば、タイミング制御回路が、複数の半導体メモリチップに、リフレッシュ動作が重ならないように１つずつ順にリフレッシュ動作を許可しているため、複数の半導体メモリチップのリフレッシュ動作が重なって実行されることを防ぎ、電源電流のピークが抑制される。
【発明の効果】
【００１６】
本発明によれば、搭載される半導体メモリチップの数が多くなっても、電源電流に起因する電圧降下を抑制し、半導体メモリチップの誤動作を防げる。
【図面の簡単な説明】
【００１７】
【図１】第１の実施形態の半導体パッケージの一構成例を示す断面図である。
【図２】図１に示したＤＲＡＭチップの一構成例を示すブロック図である。
【図３】図２に示したリフレッシュ命令保持回路の一構成例を示すブロック図である。
【図４】第１の実施形態の半導体パッケージにおいて、リフレッシュ動作のタイミング制御のためのチップ間接続の構成を示す図である。
【図５】第１の実施形態の半導体パッケージにおける、ＲＡ信号の信号レベルを示すタイミングダイヤグラムである。
【図６】第１の実施形態の半導体パッケージにおける、リフレッシュ動作のタイミングチャートを示す図である。
【図７】第１の実施形態における、リフレッシュ動作のタイミングの調整方法を説明するための図である。
【図８】第１の実施形態の制御方法による結果を示す図である。
【図９】第２の実施形態におけるＩ／Ｆチップの一構成例を示すブロック図である。
【図１０】第２の実施形態の半導体パッケージにおいて、リフレッシュ動作のタイミング制御のためのチップ間接続の構成を示す図である。
【図１１】第２の実施形態の半導体パッケージにおける、リフレッシュ動作のタイミングチャートを示す図である。
【図１２】第２の実施形態の半導体パッケージにおける他の構成例を示す図である。
【図１３】第３の実施形態におけるＤＲＡＭチップの構成を説明するためのブロック図である。
【図１４】第３の実施形態におけるＩ／Ｆチップの一構成例を示すブロック図である。
【図１５】第３の実施形態の半導体パッケージにおいて、リフレッシュ動作のタイミング制御のためのチップ間接続の構成を示す図である。
【図１６】第３の実施形態の半導体パッケージにおける、リフレッシュ動作のタイミングチャートを示す図である。
【図１７】第４の実施形態において、タイミング制御回路を有するＤＲＡＭチップの一構成例を示すブロック図である。
【図１８】第４の実施形態の半導体パッケージにおいて、リフレッシュ動作のタイミング制御のためのチップ間接続の構成を示す図である。
【図１９】第４の実施形態の半導体パッケージにおける、リフレッシュ動作のタイミングチャートを示す図である。
【図２０】第１の実施形態で説明したＤＲＡＭチップをＤＩＭＭ（Dual Inline Memory Module）に用いた場合を示す外観模式図である。
【図２１】関連する半導体パッケージの一構成例を示す断面図である。
【図２２】複数のＤＲＡＭチップに電源電位および接地電位を供給する状態を説明するための模式図である。
【図２３】半導体パッケージの問題を説明するための図である。
【発明を実施するための形態】
【００１８】
（第１の実施形態）
本実施形態の半導体装置の一例として、半導体パッケージの構成を説明する。
【００１９】
図１は本実施形態の半導体パッケージの一構成例を示す断面図である。本実施形態では、半導体パッケージが４つのＤＲＡＭチップを有し、これらのＤＲＡＭチップがＴＳＶを介して接続されている場合とする。
【００２０】
図１に示すように、本実施形態の半導体パッケージは、基板５００と、ＤＲＡＭチップ１０ａ〜１０ｄと、ＤＲＡＭチップ１０ａ〜１０ｄのデータの入出力を制御するＩ／Ｆチップ２０とを有し、Ｉ／Ｆチップ２０の上にＤＲＡＭチップ１０ａ〜１０ｄが積層されている。ＤＲＡＭチップ１０ａ〜１０ｄのそれぞれは、隣り合うチップとＴＳＶを介して接続されている。基板５００の裏面側には、外部と電気的に接続するための端子となるハンダボール５１０が設けられている。
【００２１】
ＤＲＡＭチップ１０ａは上側のＤＲＡＭチップ１０ｂおよび下側のＩ／Ｆチップ２０のそれぞれとＴＳＶを介して接続され、ＤＲＡＭチップ１０ｄは下側のＤＲＡＭチップ１０ｃとＴＳＶを介して接続されている。ＤＲＡＭチップ１０ｂは、両側のＤＲＡMチップ１０ａ、１０ｃのそれぞれとＴＳＶを介して接続され、ＤＲＡＭチップ１０ｃは、両側のＤＲＡMチップ１０ｂ、１０ｄのそれぞれとＴＳＶを介して接続されている。
【００２２】
Ｉ／Ｆチップ２０は基板５００のハンダボール５１０と接続されている。Ｉ／Ｆチップ２０には、ＤＲＡＭチップ１０ａ〜１０ｄのそれぞれについて、データの入出力を制御するためのデータ入出力制御回路（不図示）が設けられている。このデータ入出力制御回路の構成については、通常のＩ／Ｆチップに設けられた回路と同様であり、ここではその詳細な説明を省略する。
【００２３】
図２は図１に示したＤＲＡＭチップの一構成例を示すブロック図である。なお、ＤＲＡＭチップ１０ａ〜１０ｄは同様な構成であるため、代表として、ＤＲＡＭチップ１０ａの構成を説明する。また、ＤＲＡＭチップ１０ａ〜１０ｄに設けられた同様な回路をそれぞれ識別可能にするために、符号に「ａ」〜「ｄ」を付すものとする。例えば、図２に示すメモリセルアレイ１０１ａに対応して、ＤＲＡＭチップ１０ｂに設けられたメモリセルアレイの符号を「１０１ｂ」とする。
【００２４】
図２に示すように、ＤＲＡＭチップ１０ａは、複数のメモリ素子を含むメモリセルアレイ１０１ａと、ロウデコーダ１０２ａと、カラムデコーダ１０３ａと、センスアンプ１０４ａと、データ入出力部１０５ａと、信号およびデータを入出力するための複数の外部端子とを有する。
【００２５】
複数の外部端子として、アドレス信号を入力するための複数の入力端子を含むアドレス入力端子群１０６ａと、コマンドを入力するための複数の入力端子を含むコマンド入力端子群１０７ａと、データを入出力するための複数の端子を含むデータ入出力端子群１０８ａとが設けられている。ロウアドレスバッファ１２６ａがアドレス入力端子群１０６ａとロウデコーダ１０２ａとの間に設けられ、カラムアドレスバッファ１２８ａがアドレス入力端子群１０６ａとカラムデコーダ１０３ａとの間に設けられている。
【００２６】
また、ＤＲＡＭチップ１０ａには、リフレッシュ動作の周期を計測するリフレッシュタイマ１２２ａと、リフレッシュ命令を受けるとリフレッシュ動作を実行するリフレッシュ動作制御回路１２４ａとが、ロウアドレスバッファ１２６ａと一体になって設けられている。本実施形態では、リフレッシュタイマ１２２ａおよびリフレッシュ動作制御回路１２４ａの他に、リフレッシュ命令保持回路１２０ａがロウアドレスバッファ１２６ａと一体になって設けられている。リフレッシュ命令保持回路１２０ａには、リフレッシュ動作を許可する旨の信号であるリフレッシュ許可（Refresh Allow）信号（以下では、ＲＡ信号と称する）を他のチップから受信するためのＲＡ入力端子ＲＡＩｎと、他のチップにＲＡ信号を送信するためのＲＡ出力端子ＲＡＯｕｔとが接続されている。
【００２７】
なお、複数の外部端子には、上述の端子群の他に、外部から内部回路に電源電圧を供給するための電源電圧供給用端子と、外部から内部回路に接地電位を供給するための接地電位供給用端子とが設けられているが、図に示すことを省略している。各端子はＴＳＶを含む信号線を介して、他のチップと接続されている。
【００２８】
図３は図２に示したリフレッシュ命令保持回路の一構成例を示すブロック図である。図３に示すように、リフレッシュ命令保持回路１２０ａは、リフレッシュタイマ１２２ａから入力されるリフレッシュ命令の信号を保持する命令保持回路１３２ａと、ＲＡ信号を一定時間保持した後に転送するＲＡバッファ回路１３０ａと、命令保持回路１３２ａの出力およびＲＡバッファ回路１３０ａの出力に基づいて信号を出力する論理ゲート１３４ａとを有する。論理ゲート１３４ａの出力端子がリフレッシュ動作制御回路１２４ａに接続されている。本実施形態では、論理ゲート１３４ａは、ＡＮＤ回路である。リフレッシュ命令保持回路１２０ａが信号保持回路に相当する。
【００２９】
ＲＡバッファ回路１３０ａのＲＡ入力端子ＲＡＩｎは、ＤＲＡＭチップ１０ｄのＲＡバッファ回路１３０ｄのＲＡ出力端子ＲＡＯｕｔと接続されている。ＲＡバッファ回路１３０ａのＲＡ出力端子ＲＡＯｕｔは、ＤＲＡＭチップ１０ｂのＲＡバッファ回路１３０ｂのＲＡ入力端子ＲＡＩｎと接続されている。また、ＲＡバッファ回路１３０ａは、リフレッシュ動作制御回路１２４ａと信号線１３６ａを介して接続されている。
【００３０】
リフレッシュタイマ１２２ａはＤＲＡＭチップ１０ａの起動時、リセット時、または、セルフリフレッシュモードに入った段階から時間を計測し、予め決められた周期ｔ１を計測する度に、リフレッシュ動作を指示する旨の信号であるリフレッシュ命令信号をリフレッシュ命令保持回路１２０ａの命令保持回路１３２ａに送信する。命令保持回路１３２ａは、リフレッシュタイマ１２２ａからリフレッシュ命令信号を受信すると、電位がＨｉｇｈレベルの信号を論理ゲート１３４ａに出力し、論理ゲート１３４ａからリセット信号を受信すると、論理ゲート１３４ａに出力する信号の電位をＨｉｇｈレベルからＬｏｗレベルに切り替える。
【００３１】
ＲＡバッファ回路１３０ａは、電位がＨｉｇｈレベルのＲＡ信号をＤＲＡＭチップ１０ｄのＲＡバッファ回路１３０ｄから受信すると、ＲＡ信号を一定時間保持した後、ＲＡ信号をＤＲＡＭチップ１０ｂのＲＡバッファ回路１３０ｂに転送する。また、ＲＡバッファ回路１３０ａは、ＲＡ信号を保持している間、電位がＨｉｇｈレベルの信号を論理ゲート１３４ａに出力する。また、ＲＡバッファ回路１３０ａは、ＲＡ信号を保持している間、信号線１３６ａの電位がＬｏｗレベルからＨｉｇｈレベルになると、信号線１３６ａの電位がＬｏｗレベルになるまでＲＡ信号を保持し、信号線１３６ａの電位がＬｏｗレベルになると、ＲＡ信号をＤＲＡＭチップ１０ｂのＲＡバッファ回路１３０ｂに転送する。さらに、ＲＡバッファ回路１３０ａは、ＲＡ信号をＤＲＡＭチップ１０ｂのＲＡバッファ回路１３０ｂに転送すると同時に、論理ゲート１３４ａへの出力電位をＨｉｇｈからＬｏｗに切り替える。
【００３２】
論理ゲート１３４ａは、電位がＨｉｇｈレベルの信号が命令保持回路１３２ａから入力され、電位がＨｉｇｈレベルの信号がＲＡバッファ１３０ａから入力されると、電位がＨｉｇｈレベルのリフレッシュ命令信号をリフレッシュ動作制御回路１２４ａに送信する。論理ゲート１３４ａから出力されるリフレッシュ命令信号が分岐して、リセット信号として命令保持回路１３２ａに入力される。
【００３３】
リフレッシュ動作制御回路１２４ａは、論理ゲート１３４ａからリフレッシュ命令信号を受信すると、リフレッシュ動作を実行する。また、リフレッシュ動作制御回路１２４ａは、リフレッシュ動作を実行している際、リフレッシュ動作を実行していることをＲＡバッファ回路１３０ａに通知するために、信号線１３６ａの電位をＨｉｇｈレベルに維持する。このときのＨｉｇｈレベルの電位は、リフレッシュ動作を実行中であることを示す実行中信号に相当する。そして、リフレッシュ動作制御回路１２４ａは、リフレッシュ動作が終了すると、リフレッシュ動作が終了したことをＲＡバッファ回路１３０ａに通知するために、信号線１３６ａに印加する電位をＨｉｇｈレベルからＬｏｗレベルに切り替える。このときのＬｏｗレベルの電位は、ＲＡ信号の転送を許可する旨の信号である転送許可信号に相当する。
【００３４】
なお、ＤＲＡＭ１０ａ〜１０ｄのＲＡバッファ回路１３０ａ〜１３０ｄには、ＲＡ信号生成機能（不図示）が設けられているが、いずれか１つのＲＡバッファ回路のＲＡ信号生成機能がイネーブルに設定され、他のＲＡバッファ回路のＲＡ信号生成機能がディスイネーブルに設定されている。本実施形態では、ＲＡバッファ回路１３０ａのＲＡ信号生成機能がイネーブルに設定され、他のＲＡバッファ回路１３０ｂ〜１３０ｄのＲＡ信号生成機能がディスイネーブルに設定されているものとする。
【００３５】
上述したＤＲＡＭチップ１０ａ〜１０ｄにおいて、リフレッシュ動作のタイミング制御のためのチップ間接続の構成を説明する。図４は、本実施形態の半導体パッケージにおいて、リフレッシュ動作のタイミング制御のためのチップ間接続の構成を示す図である。
【００３６】
図４では、ＤＲＡＭチップ１０ａ〜１０ｄのＲＡバッファ回路同士がループ状に接続されていることを模式的に示している。ＲＡバッファ回路１３０ａ〜１３０ｄのＲＡ入力端子ＲＡＩｎを符号ＲＡＩａ〜ＲＡＩｄで示し、ＲＡバッファ回路１３０ａ〜１３０ｄのＲＡ出力端子ＲＡＯｕｔを符号ＲＡＯａ〜ＲＡＯｄで示している。
【００３７】
以下に、具体的に説明する。ＲＡバッファ回路１３０ａのＲＡ入力端子ＲＡＩａがＲＡバッファ回路１３０ｄのＲＡ出力端子ＲＡＯｄと接続され、ＲＡバッファ回路１３０ａのＲＡ出力端子ＲＡＯａがＲＡバッファ回路１３０ｂのＲＡ入力端子ＲＡＩｂと接続されている。ＲＡバッファ回路１３０ｂのＲＡ出力端子ＲＡＯｂがＲＡバッファ回路１３０ｃのＲＡ入力端子ＲＡＩｃと接続され、ＲＡバッファ回路１３０ｃのＲＡ出力端子ＲＡＯｃがＲＡバッファ回路１３０ｄのＲＡ入力端子ＲＡＩｄと接続されている。
【００３８】
次に、本実施形態の半導体パッケージにおいて、ＤＲＡＭチップ１０ａ〜１０ｄがＲＡ信号を転送する動作を、図４および図５を参照して説明する。図５は、本実施形態の半導体パッケージにおける、ＲＡ信号の信号レベルを示すタイミングダイヤグラムを示す図である。
【００３９】
各ＤＲＡＭチップがセルフリフレシュモードに入ると、ＤＲＡＭチップ１０ａのＲＡバッファ回路１３０ａで生成されたＲＡ信号は、ＤＲＡＭチップ１０ａで一定時間保持された後、ＲＡ出力端子ＲＡＯａから出力され、ＤＲＡＭチップ１０ｂのＲＡ入力端子ＲＡＩｂに入力される。それ以降、図５に示すように、ＲＡ信号は、順次、ＤＲＡＭチップ１０ｂ→ＤＲＡＭチップ１０ｃ→ＤＲＡＭチップ１０ｄ→ＤＲＡＭチップ１０ａ→・・・と、一定時間毎に転送される。図４には、ＤＲＡＭチップ間を接続する信号線１５１〜１５４のそれぞれを伝送するＲＡ信号も強調して示している。
【００４０】
次に、本実施形態の半導体パッケージにおける、リフレッシュ動作のタイミング制御方法を、図３〜図６を参照して説明する。図６は、本実施形態の半導体パッケージにおける、リフレッシュ動作のタイミングチャートを示す図である。
【００４１】
Ｉ／Ｆチップ２０を介してＤＲＡＭチップ１０ａ〜１０ｄに電源供給が開始された段階、リセット信号が入力された段階、または、各ＤＲＡＭチップがセルフリフレシュモードに入った段階から各ＤＲＡMチップのリフレッシュタイマが時間を計測し、ＤＲＡＭチップ１０ａのＲＡバッファ回路１３０ａは、ＲＡ信号を生成する。ＲＡバッファ回路１３０ａは、ＲＡ信号を一定時間保持し、信号線１３６ａの電位がＬｏｗレベルであることを確認すると、ＲＡ信号をＤＲＡＭチップ１０ｂのＲＡバッファ回路１３０ｂに転送する。ＲＡ信号を転送した後のＲＡバッファ回路１３０ａが保持する電位は、Ｌｏｗレベルとなる。
【００４２】
ＲＡバッファ回路１３０ｂは、ＤＲＡＭチップ１０ａからＲＡ信号を受信すると、ＲＡバッファ回路１３０ａと同様に、ＲＡ信号を一定時間保持した後、ＲＡ信号をＤＲＡＭチップ１０ｃのＲＡバッファ回路１３０ｃに転送する。ＲＡバッファ回路１３０ｃおよびＲＡバッファ回路１３０ｄも、ＲＡバッファ回路１３０ｂと同様に、隣のＤＲＡＭチップからＲＡ信号を受信すると、ＲＡ信号を一定時間保持した後、反対側の隣のＤＲＡＭチップにＲＡ信号を転送する。
【００４３】
ＲＡバッファ回路１３０ａがＤＲＡＭチップ１０ｄからＲＡ信号を受信する前に、リフレッシュタイマ１２２ａがリフレッシュ命令信号を命令保持回路１３２ａに送信すると、命令保持回路１３２ａはリフレッシュ命令信号を保持し、電位がＨｉｇｈレベルの信号を論理ゲート１３４ａに出力する。続いて、ＲＡバッファ回路１３０ａが、ＤＲＡＭチップ１０ｄからＲＡ信号を受信すると、論理ゲート１３４ａにＨｉｇｈレベルの信号を出力するとともに、ＲＡ信号を保持する。論理ゲート１３４ａは、命令保持回路１３２ａとＲＡバッファ回路１３０ａのそれぞれからＨｉｇｈレベルの信号が入力されることで、電位がＨｉｇｈレベルのリフレッシュ命令信号をリフレッシュ動作制御回路１２４ａに送信する。命令保持回路１３２ａは、リセット信号が入力され、保持していたＨｉｇｈレベルの電位をＬｏｗレベルに切り替える。
【００４４】
リフレッシュ動作制御回路１２４ａは、論理ゲート１３４ａからリフレッシュ命令信号を受信すると、リフレッシュ動作を実行する。また、リフレッシュ動作制御回路１２４ａは、リフレッシュ動作を実行している間、信号線１３６ａの電位をＨｉｇｈレベルに維持する。ＲＡバッファ回路１３０ａは、信号線１３６ａの電位がＨｉｇｈレベルであることを認識すると、ＲＡ信号をＲＡバッファ回路１３０ｂに転送せずに保持する。
【００４５】
リフレッシュ動作制御回路１２４ａは、リフレッシュ動作が終了すると、信号線１３６ａの電位をＨｉｇｈレベルからＬｏｗレベルに切り替えることで、ＲＡ信号の転送許可をＲＡバッファ回路１３０ａに通知する。ＲＡバッファ回路１３０ａは、信号線１３６ａの電位がＬｏｗレベルになったことを確認すると、ＲＡ信号をＲＡバッファ回路１３０ｂに転送する。
【００４６】
ＲＡバッファ回路１３０ａから送出されたＲＡ信号は、ＲＡバッファ回路１３０ｂ、ＲＡバッファ回路１３０ｃおよびＲＡバッファ回路１３０ｄの順でＤＲＡＭチップ１０ｂ〜１０ｄを経由して、再びＲＡバッファ回路１３０ａに戻ってくる。このようにして、一定時間毎に、ＨｉｇｈレベルのＲＡ信号がＤＲＡＭチップ間で順に転送される。
【００４７】
ここでは、命令保持回路１３２ａがリフレッシュ命令信号を保持している間に、ＲＡバッファ回路１３０ａがＤＲＡＭチップ１０ｄからＲＡ信号を受信すると、リフレッシュ動作を行う場合を説明したが、ＲＡバッファ回路１３０ａがＲＡ信号を保持している間に、リフレッシュタイマ１２２ａがリフレッシュ命令信号を命令保持回路１３２ａに送信する場合でも、上述した説明と同様にしてリフレッシュ動作が行われる。
【００４８】
次に、本実施形態において、複数のＤＲＡＭチップのリフレッシュ動作のタイミングを調整する方法を、具体例を用いて説明する。説明を簡単にするため、４つのＤＲＡＭチップのうち、ＤＲＡＭチップ１０ａ、１０ｂの２つの場合とする。図７は本実施形態における、リフレッシュ動作のタイミングの調整方法を説明するための図である。
【００４９】
ＤＲＡＭチップ１０ａ、１０ｂが同じプロセス設計による半導体製造プロセスで作製されたとしても、製造ばらつきにより、リフレッシュタイマ１２２ａ、１２２ｂが計測する周期が完全に一致するとは限らない。そこで、ＤＲＡＭチップ１０ａのリフレッシュ動作の周期をｔ１とし、ＤＲＡＭチップ１０ｂのリフレッシュ動作の周期をｔ１’（≠ｔ１）とする。
【００５０】
図７の横軸は時間経過を表す。図７の縦軸方向には、ＲＡ信号の時間経過が中央に記載され、その上段にはＤＲＡＭチップ１０ａのリフレッシュ動作の実行タイミングが示され、下段にはＤＲＡＭチップ１０ｂのリフレッシュ動作の実行タイミングが示されている。図７における「ＲＥＦ」はリフレッシュ動作が実行されていることを意味する。図７を見ると、はじめに、ＲＡ信号がＤＲＡＭチップ１０ａで保持され、ＤＲＡＭチップ１０ａが１回目のリフレッシュ動作を行う。その後、ＲＡ信号がＤＲＡＭチップ１０ｂに転送されると、ＤＲＡＭチップ１０ｂが１回目のリフレッシュ動作を実行する。
【００５１】
ＤＲＡＭチップ１０ｂのリフレッシュ動作が終了した後、ＲＡ信号がＤＲＡＭチップ１０ａとＤＲＡＭチップ１０ｂとの間で何度か転送された後、ＤＲＡＭチップ１０ａは、ＲＡ信号を保持しているとき、はじめのリフレッシュ動作から周期ｔ１で２回目のリフレッシュ動作を実行する。
【００５２】
図７に示す例の場合、ＤＲＡＭチップ１０ａとＤＲＡＭチップ１０ｂのそれぞれは、はじめのリフレッシュ動作の開始タイミングがずれていたので、各チップのリフレッシュ動作の周期の関係がｔ１＝ｔ１’であれば、リフレッシュ動作が重なることはない。しかし、上述したように、実際の製品では、製造時のばらつきにより、ｔ１’≠ｔ１である。そのため、ＤＲＡＭチップ１０ｂは、３回目のリフレッシュ動作を実行しようとしたとき、ＤＲＡＭチップ１０ａのリフレッシュ動作が終わっていなくても、周期ｔ１’でリフレッシュ動作（図７の破線で囲むＲＥＦ）を実行することになる。
【００５３】
本実施形態では、図７に示すように、ＤＲＡＭチップ１０ｂは、周期ｔ１’にしたがって３回目のリフレッシュ動作を実行する際、ＲＡ信号を保持していないので、リフレッシュ動作を実行しない。その後、ＤＲＡＭチップ１０ｂは、ＲＡ信号をＤＲＡＭチップ１０ａから受信すると、３回目のリフレッシュ動作を実行する。なお、このとき、ＤＲＡＭチップ１０ｂは、図３に示したリフレッシュタイマ１２２ｂをリセットすることで、３回目のリフレッシュ動作を基準にして、４回目以降のリフレッシュ動作を周期ｔ１’で管理することが可能となる。
【００５４】
このようにして、各ＤＲＡＭチップのリフレッシュ動作の周期のずれを補正し、複数のＤＲＡＭチップのリフレッシュ動作が重ならないようにすることが可能となる。
【００５５】
図８は本実施形態の制御方法による結果を示す図である。ここでは、４つのＤＲＡＭチップのうち、ＤＲＡＭチップ１０ａとＤＲＡＭチップ１０ｂの結果を抽出して示している。本実施形態では、上述したように、リフレッシュ動作の実行タイミングが重複しないようにＤＲＡＭチップ間で調整されるため、図２３に示したグラフと比較すると、図８に示すように、ＩＤＤの最大値（ピーク）を削減することができる。
【００５６】
本実施形態では、複数の半導体メモリチップに信号保持回路を設け、一定時間毎にＲＡ信号をチップ間で順次転送させ、各半導体メモリチップでは、リフレッシュタイマから出力されたリフレッシュ命令と他の半導体メモリチップから受信したＲＡ信号の両方がそろう場合に、リフレッシュ動作を実行可能にしている。各半導体メモリチップが同時にＲＡ信号を保持することがないので、半導体メモリチップ間でリフレッシュ動作の実行タイミングが重複するのを防止できる。その結果、半導体メモリチップの数が多くなっても、リフレッシュ電流による電圧降下を抑制し、半導体メモリチップの誤動作を防げる。
【００５７】
（第２の実施形態）
本実施形態の半導体パッケージは、リフレッシュ動作のタイミングを制御するタイミング制御回路が、複数のＤＲＡＭチップとループ状に接続された別のチップに設けられた構成である。なお、本実施形態の半導体パッケージの構造は、複数のチップが積層され、それらのチップ同士がＴＳＶを介して接続されているという点において、図１に示した半導体パッケージと同様であるため、その詳細な説明を省略する。
【００５８】
本実施形態では、Ｉ／Ｆチップにタイミング制御回路が設けられている場合で説明する。本実施形態の半導体パッケージには、第１の実施形態におけるＩ／Ｆチップ２０の代わりにＩ／Ｆチップ２２が設けられている。
【００５９】
図９は、本実施形態におけるＩ／Ｆチップの一構成例を示すブロック図である。図９に示すように、Ｉ／Ｆチップ２２は、ＤＲＡMチップ１０ａ〜１０ｄへのデータの入出力制御を行うデータ入出力制御回路２０１と、ＤＲＡMチップ１０ａ〜１０ｄのリフレッシュ動作のタイミングを制御するロジック回路２０２とを有する。ロジック回路２０２がタイミング制御回路に相当する。
【００６０】
なお、データ入出力制御回路２０１の構成については、通常のＩ／Ｆチップと同様であるため、その詳細な説明を省略する。また、図９は機能ブロック図であるため、ＤＲＡMチップ１０ａ〜１０ｄおよび基板５００に設けられたハンダボール５１０のそれぞれと接続するための端子を、図９に示すことを省略している。
【００６１】
ロジック回路２０２はＲＡ信号生成機能（不図示）を備えている。ロジック回路２０２は、各ＤＲＡＭチップがセルフリフレッシュモードに入ると、ＲＡ信号を生成してＤＲＡＭチップ１０ａのＲＡバッファ回路１３０ａに送信する。また、ロジック回路２０２は、ＲＡ信号をＤＲＡＭチップ１０ｄから受信すると、ＤＲＡＭチップ１０ａのＲＡバッファ回路１３０ａにＲＡ信号を転送する。
【００６２】
図１０は、本実施形態の半導体パッケージにおいて、リフレッシュ動作のタイミング制御のためのチップ間接続の構成を示す図である。ここでは、図４に示した構成と異なる点について説明する。
【００６３】
図１０に示すように、ロジック回路２０２の出力端子ＲＡＯがＤＲＡＭチップ１０ａのＲＡ入力端子ＲＡＩａと接続され、ロジック回路２０２の入力端子ＲＡＩがＤＲＡＭチップ１０ｄのＲＡ出力端子ＲＡＯｄと接続されている。ロジック回路２０２とＤＲＡＭチップ１０ａ〜１０ｄの各ＲＡバッファ回路がループ状に直列に接続されている。
【００６４】
次に、本実施形態の半導体パッケージにおける、リフレッシュ動作のタイミング制御方法を、図１０および図１１を参照して説明する。図１１は、本実施形態の半導体パッケージにおける、リフレッシュ動作のタイミングチャートを示す図である。
【００６５】
ハンダボール５１０を介してＩ／Ｆチップ２２およびＤＲＡＭチップ１０ａ〜１０ｄに電源供給が開始された段階、リセット信号が入力された段階、または、各ＤＲＡＭチップがセルフリフレッシュモードに入った段階から各ＤＲＡＭチップのリフレッシュタイマが時間を計測し、Ｉ／Ｆチップ２２のロジック回路２０２は、生成したＲＡ信号をＲＡバッファ回路１３０ａに送信する。図１１に示すタイミングチャートでは、図６と同様に、ＲＡ信号の電圧レベルをＨｉｇｈレベルで表している。
【００６６】
ＤＲＡＭチップ１０ａのＲＡバッファ回路１３０ａは、ＲＡ信号を一定時間保持し、信号線１３６ａの電位がＬｏｗレベルであることを確認すると、ＲＡ信号をＤＲＡＭチップ１０ｂのＲＡバッファ回路１３０ｂに転送する。ＲＡバッファ回路１３０ｂは、ＤＲＡＭチップ１０ａからＲＡ信号を受信すると、ＲＡバッファ回路１３０ａと同様に、ＲＡ信号を一定時間保持した後、ＲＡ信号をＤＲＡＭチップ１０ｃのＲＡバッファ回路１３０ｃに転送する。ＲＡバッファ回路１３０ｃも、ＲＡバッファ回路１３０ｂと同様に、ＤＲＡＭチップ１０ｂからＲＡ信号を受信すると、ＲＡ信号を一定時間保持した後、ＤＲＡＭチップ１０ｄにＲＡ信号を転送する。
【００６７】
続いて、ＤＲＡＭチップ１０ｄのＲＡバッファ回路１３０ｄは、ＤＲＡＭチップ１０ｃからＲＡ信号を受信すると、ＲＡ信号を一定時間保持した後、Ｉ／Ｆチップ２２のロジック回路２０２にＲＡ信号を転送する。ロジック回路２０２は、ＤＲＡＭチップ１０ｄからＲＡ信号を受信すると、ＲＡ信号をＤＲＡＭチップ１０ａのＲＡバッファ回路１３０ａに転送する。
【００６８】
ＲＡバッファ回路１３０ａがＩ／Ｆチップ２２からＲＡ信号を受信する前に、リフレッシュタイマ１２２ａがリフレッシュ命令信号を命令保持回路１３２ａに送信すると、命令保持回路１３２ａはリフレッシュ命令信号を保持し、Ｈｉｇｈレベルの信号を論理ゲート１３４ａに出力する。続いて、ＲＡバッファ回路１３０ａが、Ｉ／Ｆチップ２２のロジック回路２０２からＲＡ信号を受信すると、論理ゲート１３４ａにＨｉｇｈレベルの信号を出力するとともに、ＲＡ信号を保持する。論理ゲート１３４ａは、命令保持回路１３２ａとＲＡバッファ回路１３０ａのそれぞれからＨｉｇｈレベルの信号が入力されることで、リフレッシュ命令信号をリフレッシュ動作制御回路１２４ａに送信する。一方、命令保持回路１３２ａは、リセット信号が入力され、保持していたＨｉｇｈレベルの電位をＬｏｗレベルに切り替える。
【００６９】
リフレッシュ動作制御回路１２４ａは、論理ゲート１３４ａからリフレッシュ命令信号を受信すると、リフレッシュ動作を実行する。また、リフレッシュ動作制御回路１２４ａは、リフレッシュ動作を実行している間、信号線１３６ａの電位をＨｉｇｈレベルに維持する。ＲＡバッファ回路１３０ａは、信号線１３６ａの電位がＨｉｇｈレベルであることを認識すると、ＲＡ信号をＲＡバッファ回路１３０ｂに転送せずに保持する。
【００７０】
リフレッシュ動作制御回路１２４ａは、リフレッシュ動作が終了すると、信号線１３６ａの電位をＨｉｇｈレベルからＬｏｗレベルに切り替えることで、ＲＡ信号の転送許可をＲＡバッファ回路１３０ａに通知する。ＲＡバッファ回路１３０ａは、信号線１３６ａの電位がＬｏｗレベルになったことを確認すると、ＲＡ信号をＲＡバッファ回路１３０ｂに転送する。なお、ＲＡバッファ回路１３０ａがＲＡ信号を保持している間に、リフレッシュタイマ１２２ａがリフレッシュ命令信号を命令保持回路１３２ａに送信する場合でも、上述した説明と同様にして、リフレッシュ動作を行う。
【００７１】
本実施形態においても、一定時間毎に、ＨｉｇｈレベルのＲＡ信号がＤＲＡＭチップ間で順に転送され、各ＤＲＡＭチップでは、ＲＡ信号がＲＡバッファ回路で保持されている間に、リフレッシュ動作を実行することが可能となる。
【００７２】
本実施形態によれば、第１の実施形態と同様な効果が得られるだけでなく、ＲＡ信号を生成する回路をＤＲＡＭチップとは別のチップに設けることで、ＲＡ信号生成機能をＤＲＡＭチップに設ける必要がない。なお、本実施形態では、ロジック回路をＩ／Ｆチップに搭載したが、他の半導体チップに搭載してもよい。また、図１２に示すように、ＲＡ信号を転送するループ状の配線を複数設けてもよい。図１２に示すＤＲＡＭチップ１１ａ〜１１ｄはＤＲＡＭチップ１０ａ〜１０ｄと同様な構成であり、ロジック回路２０２ａ、２０２ｂはロジック回路２０２と同様な構成であるため、その詳細な説明を省略する。
【００７３】
（第３の実施形態）
本実施形態の半導体パッケージは、複数のＤＲＡＭチップのそれぞれと並列に接続されたタイミング制御回路が、複数のＤＲＡＭチップとは別のチップに設けられた構成である。なお、本実施形態の半導体パッケージの構造は、複数のチップが積層され、それらのチップ同士がＴＳＶを介して接続されているという点において、図１に示した半導体パッケージと同様であるため、その詳細な説明を省略する。
【００７４】
本実施形態では、Ｉ／Ｆチップにタイミング制御回路が設けられている場合で説明する。本実施形態の半導体パッケージには、第１の実施形態で説明したＤＲＡＭチップ１０ａ〜１０ｄの代わりにＤＲＡＭチップ１２ａ〜１２ｄが設けられ、Ｉ／Ｆチップ２０の代わりにＩ／Ｆチップ２４が設けられている。
【００７５】
図１３（ａ）は本実施形態におけるＤＲＡＭチップの一構成例を示すブロック図であり、図１３（ｂ）は図１３（ａ）に示すリフレッシュ命令保持回路の一構成例を示す図である。本実施形態においても、ＤＲＡＭチップ１２ａ〜１２ｄのうち、代表として、ＤＲＡＭチップ１２ａの構成を説明する。
【００７６】
本実施形態のＤＲＡＭチップ１２ａは、図２に示したＤＲＡMチップ１０ａと比較すると、図１３に示すように、リフレッシュ命令保持回路１２０ａの代わりに、リフレッシュ命令保持回路１２１ａが設けられている。リフレッシュ命令保持回路１２１ａは、入力端子ＲＥａおよび信号線（不図示）を介してＩ／Ｆチップ２４と接続されている。リフレッシュ動作制御回路１２４ａは、出力端子ＲＳＯａおよび信号線（不図示）を介してＩ／Ｆチップ２４と接続されている。なお、図２および図３に示した構成と同様な構成についての詳細な説明を省略する。
【００７７】
図１３（ｂ）に示すように、リフレッシュ命令保持回路１２１ａは、命令保持回路１３２ａと、論理ゲート１３４ａとを有する。本実施形態では、論理ゲート１３４ａは、ＡＮＤ回路である。論理ゲート１３４ａには、命令保持回路１３２ａから出力される信号と、Ｉ／Ｆチップ２４から出力される信号とが入力される。論理ゲート１３４ａの出力端子はリフレッシュ動作制御回路１２４ａと接続されている。リフレッシュ動作制御回路１２４ａは信号線１３６ａおよび出力端子ＲＳＯａを介してＩ／Ｆチップ２４と接続されている。リフレッシュ動作制御回路１２４ａが信号線１３６ａに印加する電位がＨｉｇｈレベルの場合、リフレッシュ動作を実行中であることを示す実行中信号に相当し、その電位がＬｏｗレベルの場合、ＲＡ信号の転送を許可する旨の信号である転送許可信号に相当するのは、第１の実施形態と同様である。
【００７８】
図１４は本実施形態におけるＩ／Ｆチップの一構成例を示すブロック図である。図１４に示すように、Ｉ／Ｆチップ２４は、データ入出力制御回路２０１と、リフレッシュコントロールロジック回路（以下では、ＲＣロジック回路と表記する）２３０とを有する。ＲＣロジック回路２３０がタイミング制御回路に相当する。
【００７９】
ＲＣロジック回路２３０はＲＡ信号生成機能（不図示）を備えている。ＲＣロジック回路２３０は、リフレッシュ命令保持回路１２１ａ〜１２１ｄの入力端子ＲＥａ〜ＲＥｄと接続され、リフレッシュ動作制御回路１２４ａ〜１２４ｄの出力端子ＲＳＯａ〜ＲＳＯdと接続されている。ＲＣロジック回路２３０は、各ＤＲＡＭチップがセルフリフレッシュモードに入ると、リフレッシュ動作制御回路１２４ａ〜１２４ｄの出力端子ＲＳＯａ〜ＲＳＯdの電位を監視し、リフレッシュ動作制御回路１２４ａ〜１２４ｄのリフレッシュ動作が重ならないように、リフレッシュ命令保持回路１２１ａ〜１２１ｄに１つずつ順にＲＡ信号を送信する。
【００８０】
図１５は本実施形態の半導体パッケージにおいて、リフレッシュ動作のタイミング制御のためのチップ間接続の構成を示す図である。図１５では、ＤＲＡＭチップ１２ａ〜１２ｄのそれぞれがＩ／Ｆチップ２４と接続されていることを模式的に示している。
【００８１】
ＤＲＡＭチップ１２ａの入力端子ＲＥａと出力端子ＲＳＯａがＩ／Ｆチップ２４のＲＣロジック回路２３０と接続されている。他のＤＲＡＭチップ１２ｂ〜１２ｄのそれぞれについても、入力端子ＲＥｂ〜ＲＥｄと出力端子ＲＳＯｂ〜ＲＳＯｄがＩ／Ｆチップ２４のＲＣロジック回路２３０と接続されている。
【００８２】
以下では、入力端子ＲＥａ〜ＲＥｄのそれぞれとＲＣロジック回路２３０とを接続する信号線を第１の信号線と称し、出力端子ＲＳＯａ〜ＲＳＯｄのそれぞれとＲＣロジック回路２３０とを接続する信号線を第２の信号線と称する。
【００８３】
次に、本実施形態の半導体パッケージにおける、リフレッシュ動作のタイミング制御方法を、図１５および図１６を参照して説明する。図１６は本実施形態の半導体パッケージにおける、リフレッシュ動作のタイミングチャートを示す図である。
【００８４】
ハンダボール５１０を介してＩ／Ｆチップ２４およびＤＲＡＭチップ１２ａ〜１２ｄに電源供給が開始された段階、リセット信号が入力された段階、または、各ＤＲＡＭチップがセルフリフレッシュモードに入った段階から各ＤＲＡＭチップのリフレッシュタイマが時間を計測し、Ｉ／Ｆチップ２４のＲＣロジック回路２３０は、ＲＡ信号を第１の信号線を介してＤＲＡＭチップ１２ａに出力する。ＲＡ信号を出力するとき、ＲＣロジック回路２３０は、第１の信号線にＨｉｇｈレベルの電位を一定時間印加する。
【００８５】
ＲＣロジック回路２３０は、ＤＲＡＭチップ１２ａの入力端子ＲＥａに第１の信号線を介してＨｉｇｈレベルの電位を印加している間、ＤＲＡＭチップ１２ａの出力端子ＲＳＯａの電位がＬｏｗレベルのままであると、ＤＲＡＭチップ１２ａに対するＲＡ信号の出力を停止し、入力端子ＲＥａに印加する電位をＬｏｗレベルに切り替える。続いて、ＲＣロジック回路２３０は、ＤＲＡＭチップ１２ｂの入力端子ＲＥｂにＲＡ信号を送信する。この動作を、ＲＣロジック回路２３０は、ＤＲＡＭチップ１２ａからＤＲＡＭチップ１２ｄまで順番に行う。
【００８６】
ＤＲＡＭチップ１２ａがＲＣロジック回路２３０からＲＡ信号を受信する前に、リフレッシュタイマ１２２ａがリフレッシュ命令信号を命令保持回路１３２ａに送信すると、命令保持回路１３２ａはリフレッシュ命令信号を保持し、Ｈｉｇｈレベルの信号を論理ゲート１３４ａに出力する。続いて、論理ゲート１３４ａは、ＲＣロジック回路２３０からＲＡ信号を受信すると、リフレッシュ命令信号をリフレッシュ動作制御回路１２４ａに送信する。一方、命令保持回路１３２ａは、リセット信号が入力され、保持していたＨｉｇｈレベルの電位をＬｏｗレベルに切り替える。
【００８７】
リフレッシュ動作制御回路１２４ａは、論理ゲート１３４ａからリフレッシュ命令信号を受信すると、リフレッシュ動作を実行する。リフレッシュ動作制御回路１２４ａは、リフレッシュ動作を実行している間、信号線１３６ａの電位をＨｉｇｈレベルに維持する。ＲＣロジック回路２３０は、ＤＲＡＭチップ１２ａの入力端子ＲＥａにＨｉｇｈレベルの電位を印加している間に、ＤＲＡＭチップ１２ａの出力端子ＲＳＯａの電位がＨｉｇｈレベルにあることを認識すると、ＤＲＡＭチップ１２ｂにＲＡ信号を送信せずに待機する。
【００８８】
リフレッシュ動作制御回路１２４ａは、リフレッシュ動作が終了すると、出力端子ＲＳＯａの電位をＨｉｇｈレベルからＬｏｗレベルに切り替えることで、ＲＡ信号の転送許可をＲＣロジック回路２３０に通知する。ＲＣロジック回路２３０は、ＤＲＡＭチップ１２ａの出力端子ＲＳＯａの電位がＬｏｗレベルになったことを確認すると、ＤＲＡＭチップ１２ｂの入力端子ＲＥｂにＲＡ信号を出力する。
【００８９】
図１６を参照して説明したように、ＲＣロジック回路２３０は、ＲＡ信号を各ＤＲＡＭチップに順に送信するが、いずれかのＤＲＡＭチップのリフレッシュ動作制御回路でリフレッシュ動作が実行されていると、そのリフレッシュ動作が終了してから、次のＤＲＡＭチップにＲＡ信号を送信している。なお、ＲＣロジック回路２３０がＤＲＡＭチップ１２ａの入力端子ＲＥａにＨｉｇｈレベルの電位を印加している間に、リフレッシュタイマ１２２ａがリフレッシュ命令信号を命令保持回路１３２ａに送信する場合でも、上述した説明と同様にして、リフレッシュ動作を行う。
【００９０】
本実施形態によれば、タイミング制御回路が、複数の半導体メモリチップに、リフレッシュ動作が重ならないように１つずつ順にＲＡ信号を送信している。そのため、第１の実施形態と同様な効果が得られる。また、各ＤＲＡＭチップにＲＡバッファ回路を設ける必要がない。
【００９１】
なお、本実施形態では、ＲＣロジック回路をＩ／Ｆチップに搭載したが、Ｉ／ＦチップおよびＤＲＡＭチップ以外の他の半導体チップに搭載してもよい。また、リフレッシュ命令保持回路１２１ａの代わりに、図３を参照して説明したリフレッシュ命令保持回路１２０ａをＤＲＡＭチップに設けてもよい。この場合、ＲＡバッファ回路１３０ａの接続先はＩ／Ｆチップ２４となる。
【００９２】
（第４の実施形態）
本実施形態は、第３の実施形態で説明したタイミング制御回路を、複数のＤＲＡＭチップのうち、いずれか１つのＤＲＡＭチップに設けた構成である。なお、本実施形態の半導体パッケージの構造は、複数のチップが積層され、それらのチップ同士がＴＳＶを介して接続されているという点において、図１に示した半導体パッケージと同様であるため、その詳細な説明を省略する。
【００９３】
本実施形態の半導体パッケージは、図１に示した半導体パッケージにおいて、複数のＤＲＡＭチップのうち、１つがＤＲＡＭチップ１４であり、残りがＤＲＡＭチップ１２ａと同様な構成である。ここでは、第３の実施形態におけるＤＲＡＭチップ１２ａがＤＲＡＭチップ１４に置き換わり、他のＤＲＡＭチップ１２ｂ〜１２ｄはそのままの構成であるものとする。
【００９４】
次に、ＤＲＡＭチップ１４の構成を説明する。本実施形態では、ＤＲＡＭチップ１２ｂ〜１２ｄの構成の説明は省略する。図１７は、タイミング制御回路を有するＤＲＡＭチップの一構成例を示すブロック図である。
【００９５】
ＤＲＡＭチップ１４は、図１３に示したＤＲＡMチップ１２ａと比較すると、図１７に示すように、図１４に示したＲＣロジック回路２３０が設けられている。ＲＣロジック回路２３０は、リフレッシュ命令保持回路１２１ａ〜１２１ｄの入力端子ＲＥａ〜ＲＥｄと接続され、リフレッシュ動作制御回路１２４ａ〜１２４ｄの出力端子ＲＳＯａ〜ＲＳＯｄと接続されている。
【００９６】
図１８は本実施形態の半導体パッケージにおいて、リフレッシュ動作のタイミング制御のためのチップ間接続の構成を示す図である。図１５では、ＤＲＡＭチップ１２ｂ〜１２ｄのそれぞれがＤＲＡＭチップ１４内のＲＣロジック回路２３０と接続されていることを模式的に示している。図１４に示したＲＣロジック回路２３０がＤＲＡＭチップ１４に設けられ、ＲＣロジック回路２３０が、図１５に示した接続と同様に、ＤＲＡＭチップ１２ｂ〜１２ｄと接続されている。図１８では、ＲＣロジック回路２３０がリフレッシュ命令保持回路１２１ａの入力端子ＲＥａおよびリフレッシュ動作制御回路１２４ａの出力端子ＲＳＯａのそれぞれと接続されることを、図に示すことを省略している。
【００９７】
次に、本実施形態の半導体パッケージにおける、リフレッシュ動作のタイミング制御方法を、図１７から図１９を参照して説明する。図１９は本実施形態の半導体パッケージにおける、リフレッシュ動作のタイミングチャートを示す図である。
【００９８】
Ｉ／Ｆチップ２０を介してＤＲＡＭチップ１４、１２ｂ〜１２ｄに電源供給が開始された段階、リセット信号が入力された段階、または、各ＤＲＡＭチップがセルフリフレッシュモードに入った段階から各ＤＲＡＭチップのリフレッシュタイマが時間を計測し、ＤＲＡＭチップ１４のＲＣロジック回路２３０がＲＡ信号をリフレッシュ命令保持回路１２１ａに出力する。
【００９９】
ＲＣロジック回路２３０は、リフレッシュ命令保持回路１２１ａの入力端子ＲＥａにＨｉｇｈレベルの電位を印加している間、リフレッシュ動作制御回路１２４ａの出力端子ＲＳＯａの電位がＬｏｗレベルのままであると、入力端子ＲＥａに印加する電位をＬｏｗレベルに切り替える。続いて、ＲＣロジック回路２３０は、ＤＲＡＭチップ１２ｂの入力端子ＲＥｂにＲＡ信号を送信する。この動作を、ＲＣロジック回路２３０は、ＤＲＡＭチップ１４のリフレッシュ命令保持回路１２１ａからＤＲＡＭチップ１２ｄのリフレッシュ命令保持回路１２１ｄまで順番に行う。
【０１００】
ＲＣロジック回路２３０がリフレッシュ命令保持回路１２１ａにＲＡ信号を送信する前に、リフレッシュタイマ１２２ａがリフレッシュ命令信号を命令保持回路１３２ａに送信すると、命令保持回路１３２ａはリフレッシュ命令信号を保持し、Ｈｉｇｈレベルの信号を論理ゲート１３４ａに出力する。続いて、論理ゲート１３４ａは、ＲＣロジック回路２３０からＲＡ信号を受信すると、リフレッシュ命令信号をリフレッシュ動作制御回路１２４ａに送信する。一方、命令保持回路１３２ａは、リセット信号が入力され、保持していたＨｉｇｈレベルの電位をＬｏｗレベルに切り替える。
【０１０１】
リフレッシュ動作制御回路１２４ａは、論理ゲート１３４ａからリフレッシュ命令信号を受信すると、リフレッシュ動作を実行する。リフレッシュ動作制御回路１２４ａは、リフレッシュ動作を実行している間、信号線１３６ａの電位をＨｉｇｈレベルに維持する。ＲＣロジック回路２３０は、リフレッシュ命令保持回路１２１ａの入力端子ＲＥａにＨｉｇｈレベルの電位を印加している間に、リフレッシュ動作制御回路１２４ａの出力端子ＲＳＯａの電位がＨｉｇｈレベルにあることを認識すると、ＤＲＡＭチップ１２ｂにＲＡ信号を送信せずに待機する。
【０１０２】
リフレッシュ動作制御回路１２４ａは、リフレッシュ動作が終了すると、出力端子ＲＳＯａの電位をＨｉｇｈレベルからＬｏｗレベルに切り替えることで、ＲＡ信号の転送許可をＲＣロジック回路２３０に通知する。ＲＣロジック回路２３０は、リフレッシュ動作制御回路１２４ａの出力端子ＲＳＯａの電位がＬｏｗレベルになったことを確認すると、ＤＲＡＭチップ１２ｂの入力端子ＲＥｂにＲＡ信号を出力する。
【０１０３】
なお、ＲＣロジック回路２３０がリフレッシュ命令保持回路１２１ａの入力端子ＲＥａにＨｉｇｈレベルの電位を印加している間に、リフレッシュタイマ１２２ａがリフレッシュ命令信号を命令保持回路１３２ａに送信する場合でも、上述した説明と同様にして、リフレッシュ動作を行う。
【０１０４】
本実施形態によれば、第１の実施形態と同様な効果が得られるだけでなく、複数のＤＲＡＭチップの１つにＲＣロジック回路を設けているため、Ｉ／Ｆチップに新たな回路を搭載する余裕がない場合に有効である。
【０１０５】
なお、上述の実施形態では、半導体パッケージがＴＳＶパッケージの場合で説明したが、本発明を、ＤＤＰなど他の半導体パッケージに適用してもよい。チップ数が多くなるほど、リフレッシュ動作の一部が重なることによりＩＤＤが大きくなるという問題は、ＴＳＶパッケージに最も顕著であるが、ＴＳＶパッケージに限らず、他の半導体パッケージについても共通だからである。
【０１０６】
また、本発明を、半導体パッケージに限らず、複数のＤＲＡＭを有する装置やシステムに適用してもよい。複数のＤＲＡＭチップを有する装置やシステムにおいても、リフレッシュ動作の一部が重なることによりＩＤＤが大きくなるという問題が起こり得るからである。図２０は第１の実施形態で説明したＤＲＡＭチップをＤＩＭＭ（Dual Inline Memory Module）に用いた場合を示す外観模式図である。図２０では、８個のＤＲＡＭチップ１０ａ〜１０ｈのＲＡバッファ回路（不図示）がループ状に接続されている。なお、外部端子となるエッジコネクタ３０１とＤＲＡＭチップ１０ａ〜１０ｈとの接続と、終端抵抗３０２とＤＲＡＭチップ１０ａ〜１０ｈとの接続を図に示すことを省略している。また、図２０には、第１の実施形態で説明したＤＲＡＭチップをＤＩＭＭに用いる場合を示したが、ＤＩＭＭに搭載する半導体チップは、第１の実施形態に限らず、第２から第４の実施形態のいずれかであってもよい。
【符号の説明】
【０１０７】
１０ａ〜１０ｄ、１１ａ〜１１ｄ、１２ａ〜１２ｄ、１４    ＤＲＡＭチップ
２０、２２、２４    インタフェース（Ｉ／Ｆ）チップ
１２０ａ〜１２０ｄ、１２１ａ〜１２１ｄ    リフレッシュ命令保持回路
１３０ａ〜１３０ｄ    ＲＡバッファ回路
２０１    データ入出力制御回路
２０２    ロジック回路
２３０    ＲＣロジック回路
【図１】
2013178857.tif 000003
【図２】
2013178857.tif 000004
【図３】
2013178857.tif 000005
【図４】
2013178857.tif 000006
【図５】
2013178857.tif 000007
【図６】
2013178857.tif 000008
【図７】
2013178857.tif 000009
【図８】
2013178857.tif 000010
【図９】
2013178857.tif 000011
【図１０】
2013178857.tif 000012
【図１１】
2013178857.tif 000013
【図１２】
2013178857.tif 000014
【図１３】
2013178857.tif 000015
【図１４】
2013178857.tif 000016
【図１５】
2013178857.tif 000017
【図１６】
2013178857.tif 000018
【図１７】
2013178857.tif 000019
【図１８】
2013178857.tif 000020
【図１９】
2013178857.tif 000021
【図２０】
2013178857.tif 000022
【図２１】
2013178857.tif 000023
【図２２】
2013178857.tif 000024
【図２３】
2013178857.tif 000025