(57)【要約】【課題】リーク電流を低減しつつ、オン電流の低下を防止することが可能なトランジスタを提供する。【解決手段】第１導電型の基板１０と、基板１０上に設けられたゲート絶縁膜２０と、ゲート絶縁膜２０上に設けられたゲート電極２２と、ゲート電極２２の両側に位置し、端部がゲート電極２２と重なっており、かつ第１導電型とは反対の第２導電型を有するソース・ドレイン領域３６と、基板１０に第１導電型の不純物を導入することにより形成され、ドレイン領域の上部に位置し、かつゲート電極２２側の端部がドレイン領域の内側に位置するカウンター領域３２と、を備える。【選択図】図１
2013206960.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の基板と、
前記基板上に設けられた第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に設けられた第１ゲート電極と、
前記第１ゲート電極の両側に位置し、端部が前記第１ゲート電極と重なっており、かつ前記第１導電型とは反対の第２導電型を有する第１ソース領域および第１ドレイン領域と、
前記基板に前記第１導電型の不純物を導入することにより形成され、前記第１ドレイン領域の上部に位置し、かつ前記第１ゲート電極側の端部が前記第１ドレイン領域の内側に位置するカウンター領域と、
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記カウンター領域において、前記第１導電型の不純物濃度は１Ｅ１７ｃｍ−３以上１Ｅ１９ｃｍ−３以下であり、前記第２導電型の不純物濃度は１Ｅ１７ｃｍ−３以上１Ｅ１９ｃｍ−３以下である半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記カウンター領域において、前記第１導電型の不純物濃度は、前記第２導電型の不純物濃度よりも低い半導体装置。
【請求項４】
請求項１または２に記載の半導体装置において、
前記カウンター領域において、前記第１導電型の不純物濃度は、前記第２導電型の不純物濃度よりも高い半導体装置。
【請求項５】
請求項１ないし４いずれか１項に記載の半導体装置において、
前記カウンター領域における前記第１導電型の不純物濃度は、前記基板における前記第１導電型の不純物濃度よりも高い半導体装置。
【請求項６】
請求項１ないし５いずれか１項に記載の半導体装置において、
前記第１ドレイン領域は、前記第１ドレイン領域における他の領域よりも前記第２導電型の不純物濃度が高く、かつ前記ゲート電極側の端部が前記カウンター領域の内側に位置する高濃度不純物領域を有する半導体装置。
【請求項７】
請求項１ないし６いずれか１項に記載の半導体装置において、
前記第１ドレイン領域と接続する容量素子を備える半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記基板上の前記容量素子が設けられている領域とは異なる領域であって、かつロジック回路を有するロジック領域を備える半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記ロジック領域は、
前記基板上に設けられた第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に設けられた第２ゲート電極と、
前記第２ゲート電極の両側に位置する前記第２導電型の第２ソース領域および第２ドレイン領域と、
を有する半導体装置。
【請求項１０】
第１導電型の基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記基板に前記第１導電型とは反対の第２導電型の不純物を導入する第１ドーピング工程と、
前記ゲート電極をマスクとして、前記基板に前記第１導電型の不純物を、前記基板平面と垂直な方向に、前記第１ドーピング工程よりも浅く導入する第２ドーピング工程と、
前記基板に対し加熱処理を行う工程と、
を備える半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、
前記第２ドーピング工程の後であって、前記基板に対し加熱処理を行う工程の前において、
前記ゲート電極の側面上にゲート側壁膜を形成する工程と、
前記ゲート電極および前記ゲート側壁膜をマスクとして、前記基板に前記第２導電型の不純物を、前記第２ドーピング工程よりも深く導入する第３ドーピング工程と、
を備える半導体装置の製造方法。
【請求項１２】
第１導電型の基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記基板に前記第１導電型の不純物を導入する第４ドーピング工程と、
前記ゲート電極の側面上にゲート側壁膜を形成する工程と、
前記ゲート電極および前記ゲート側壁膜をマスクとして、前記基板に前記第１導電型とは反対の第２導電型の不純物を、前記第４ドーピング工程よりも深く導入する第５ドーピング工程と、
前記基板に対し加熱処理を行う工程と、
を備える半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、特にトランジスタを有する半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
トランジスタの信頼性向上を図るためには、例えばリーク電流を低減することが求められる。特許文献１では、ドレイン領域を構成する半導体領域とゲート絶縁膜とを離間させることにより、ゲート電極とドレイン領域との間に発生する電界のピークを基板表面から一定の深さに位置させている。これにより、ゲート絶縁膜を通して流れるリーク電流の低減を図ることができると記載されている。
【０００３】
トランジスタの信頼性向上を図るための技術としては、例えば特許文献２〜６に記載のものもある。
特許文献２および３に記載の技術は、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域を形成してドレイン電界を緩和する技術に関するものであり、ＬＤＤ領域の不純物濃度分布を制御するというものである。
また、特許文献４には、短チャネル特性の劣化を抑制するためにハロー領域を形成することが記載されている。具体的には、ソースドレインエクステンション領域の上部および下部に、低濃度のハロー領域を形成することが記載されている。さらに、特許文献５および６においても、ポケット注入領域を有するトランジスタに関する技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平３−３０３７０号公報
【特許文献２】特開２０００−３０７１１３号公報
【特許文献３】特開平１０−１２８７０号公報
【特許文献４】特開２００７−２３５０９９号公報
【特許文献５】特開２０００−２０８７６６号公報
【特許文献６】特開平５−２６７３３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
トランジスタのリーク電流としては、例えばゲート誘起ドレインリーク電流（ＧＩＤＬ（Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ））が挙げられる。ＧＩＤＬは、ドレイン領域と基板との間に流れるリーク電流であり、ゲート電圧によってゲートオーバーラップ領域の電界が強められることに起因して発生するものである。なお、ゲートオーバーラップ領域とは、ドレイン領域のうちゲート電極と重なる領域を指す。
ＧＩＤＬの低減は、例えばゲート電極下に形成されるチャネルとドレイン領域とを離間させることにより実現される。しかしながら、チャネルとドレイン領域を離間させた場合、ドレイン領域とチャネルとの間に寄生抵抗が発生してしまうこととなる。すなわち、トランジスタのオン電流が低下してしまう。
従って、リーク電流を低減しつつ、オン電流の低下を防止することが求められている。
【課題を解決するための手段】
【０００６】
本発明によれば、第１導電型の基板と、
前記基板上に設けられた第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に設けられた第１ゲート電極と、
前記第１ゲート電極の両側に位置し、端部が前記第１ゲート電極と重なっており、かつ前記第１導電型とは反対の第２導電型を有する第１ソース領域および第１ドレイン領域と、
前記基板に前記第１導電型の不純物を導入することにより形成され、前記第１ドレイン領域の上部に位置し、かつ前記第１ゲート電極側の端部が前記第１ドレイン領域の内側に位置するカウンター領域と、
を備える半導体装置が提供される。
【０００７】
また、本発明によれば、第１導電型の基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極をマスクとして、前記基板に前記第１導電型とは反対の第２導電型の不純物を導入する第１ドーピング工程と、前記ゲート電極をマスクとして、前記基板に前記第１導電型の不純物を、前記基板平面と垂直な方向に、前記第１ドーピング工程よりも浅く導入する第２ドーピング工程と、前記基板に対し加熱処理を行う工程と、を備える半導体装置の製造方法が提供される。
【０００８】
さらに、本発明によれば、第１導電型の半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極をマスクとして、前記基板に前記第１導電型の不純物を導入する第４ドーピング工程と、前記ゲート電極の側面上にゲート側壁膜を形成する工程と、前記ゲート電極および前記ゲート側壁膜をマスクとして、前記基板に前記第１導電型とは反対の第２導電型の不純物を、前記第４ドーピング工程よりも深く導入する第５ドーピング工程と、前記基板に対し加熱処理を行う工程と、を備える半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明によれば、リーク電流を低減しつつ、オン電流の低下を防止することが可能なトランジスタを提供することができる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係る半導体装置を示す断面図である。
【図２】図１に示す半導体装置のＤＲＡＭ領域およびロジック領域を示す断面図である。
【図３】図１に示す半導体装置の製造方法を示す断面図である。
【図４】図１に示す半導体装置の製造方法を示す断面図である。
【図５】図１に示す半導体装置の製造方法を示す断面図である。
【図６】図１に示す半導体装置の製造方法を示す断面図である。
【図７】図１に示す半導体装置の製造方法を示す断面図である。
【図８】図１に示す半導体装置の製造方法を示す断面図である。
【図９】第２の実施形態に係る半導体装置を示す断面図である。
【図１０】図９に示す半導体装置の製造方法を示す断面図である。
【図１１】図９に示す半導体装置の製造方法を示す断面図である。
【図１２】図１に示す半導体装置における不純物濃度分布を示すグラフである。
【図１３】図１に示す半導体装置における不純物濃度分布を示すグラフである。
【図１４】第１の実施形態の効果を説明するためのエネルギーバンド図である。
【図１５】第１の実施形態の効果を説明するための模式図である。
【図１６】第１の実施形態の効果を説明するためのグラフである。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１２】
図１は、第１の実施形態に係る半導体装置３００を示す断面図である。図１に示すように、本実施形態に係る半導体装置３００は、基板１０と、ゲート絶縁膜２０と、ゲート電極２２と、ソース・ドレイン領域３６と、カウンター領域３２と、を備える。
後述するように、本実施形態に係る半導体装置３００は、例えばロジック回路にＤＲＡＭが混載された混載ＤＲＡＭである。
【００１３】
基板１０は、Ｐ型の導電型を有する。ゲート絶縁膜２０は、基板１０上に設けられている。ゲート電極２２は、ゲート絶縁膜２０上に設けられている。ソース・ドレイン領域３６は、ゲート電極２２の両側に位置し、かつ端部がゲート電極２２と重なっている。また、ソース・ドレイン領域３６は、Ｎ型の導電型を有する。カウンター領域３２は、基板１０にＰ型の不純物を導入することにより形成される。また、カウンター領域３２は、ドレイン領域の上部に位置し、かつゲート電極２２側の端部がドレイン領域の内側に位置する。なお、半導体装置３００が有する各構成の導電型は、本実施形態に示すものと反対のものであってもよい。
以下、本実施形態に係る半導体装置３００の構成を詳細に説明する。
【００１４】
本実施形態に係る半導体装置３００において、基板１０は、例えばシリコン基板である。また、基板１０は、例えばＰ型の導電型を有する。
図１に示すように、基板１０には、素子分離領域１２が設けられている。基板１０のうち、素子分離領域１２により囲われた部分が、素子形成領域となる。
【００１５】
図１に示すように、基板１０上には、ゲート絶縁膜２０が設けられている。本実施形態において、ゲート絶縁膜２０は、例えばＳｉＯ２等により構成される。ゲート絶縁膜２０上には、ゲート電極２２が設けられている。ゲート電極２２は、例えばポリシリコン等により構成される。
また、ゲート電極２２は、Ｈｉｇｈ−ｋメタル絶縁膜上に設けられた金属または金属窒化物であってもよい。この場合、ゲート絶縁膜２０は、例えばＨｆＯ２、ＺｒＯ２、ＨｆＳｉＯ、またはＺｒＳｉＯ等により構成される。また、ゲート電極２２は、例えばＴｉ、Ｔａ、Ｗ、ＴｉＮ、もしくはＴａＮからなる膜、またはこれらの積層膜等により構成される。さらに、ゲート電極２２は、金属または金属窒化物からなるこれらの膜とポリシリコン膜とを積層した膜により構成されてもよい。
【００１６】
図１に示すように、ゲート電極２２およびゲート絶縁膜２０の側面上には、例えばオフセットスペーサ２４が設けられている。オフセットスペーサ２４は、基板１０上およびゲート電極２２上に堆積した絶縁膜を異方性エッチングによりエッチバックすることにより形成される。オフセットスペーサ２４は、例えばシリコン酸化膜等の絶縁膜により構成される。
また、ゲート電極２２およびゲート絶縁膜２０の側面上には、オフセットスペーサ２４を介してゲート側壁膜２６が設けられている。ゲート側壁膜２６は、例えば基板１０上およびゲート電極２２上に堆積した絶縁膜を異方性エッチングによりエッチバックすることにより形成される。ゲート側壁膜２６は、例えばシリコン酸化膜等の絶縁膜により構成される。
【００１７】
図１に示すように、基板１０には、ソース・ドレイン領域３６が設けられている。ソース・ドレイン領域３６は、ゲート電極２２の両側に位置している。また、ソース・ドレイン領域３６は、低濃度不純物領域３０と高濃度不純物領域３４からなる。図１に示すように、例えば素子形成領域上にゲート電極２２が複数設けられている場合、ソース・ドレイン領域３０は、隣接する二つのゲート電極２２により共有されていてもよい。本実施形態において、ソース・ドレイン領域３６は、例えばＮ型の導電型を備える。
なお、ドレインとは、Ｎ型トランジスタにおいて、回路動作時にソースよりも高い電圧にバイアスされる電極を指す。本実施形態においては、ＤＲＡＭのセルトランジスタでは、ビット線と接続する電極がソースであり、容量（記憶ノード）と接続する電極がドレインと定義する。これは、容量（記憶ノード）に正の電荷を蓄積して高くバイアスされた状態（保持時）における接合リーク電流が、本実施形態において解決すべき課題だからである。なお、容量（記憶ノード）に正の電荷を蓄積する際（書き込み動作時）には、ビット線と接続する電極がドレインとして、容量（記憶ノード）と接続する電極がソースとして動作する。
【００１８】
低濃度不純物領域３０の端部は、ゲート電極２２と重なっている。低濃度不純物領域３０は、例えばＬＤＤ（Ｌｉｇｈｔ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域を構成する。ソース領域およびドレイン領域それぞれが有する低濃度不純物領域３０のゲート電極２２側に位置する端部の間には、チャネル領域が形成される。このため、低濃度不純物領域３０は、チャネル領域に接することとなる。
本実施形態において、低濃度不純物領域３０は、例えばＮ型の導電型を備えている。低濃度不純物領域３０におけるＮ型の不純物濃度は、例えば１Ｅ１７ｃｍ−３以上１Ｅ１９ｃｍ−３以下である。
【００１９】
高濃度不純物領域３４は、ゲート電極２２側の端部が、後述するカウンター領域３２の内側に位置している。また、高濃度不純物領域３４は、例えば低濃度不純物領域３０の内側に設けられる。高濃度不純物領域３４は、後述するビットコンタクトプラグ６０および容量コンタクトプラグ６２と接続するため、基板１０の表面部分に位置する。
本実施形態において、高濃度不純物領域３４は、例えばＮ型の導電型を有する。なお、本実施形態において、高濃度不純物領域３４は、低濃度不純物領域３０よりもＮ型の不純物濃度が高い。高濃度不純物領域３４におけるＮ型の不純物濃度は、例えば１Ｅ１８ｃｍ−３以上１Ｅ２１ｃｍ−３以下である。
【００２０】
図１に示すように、基板１０には、カウンター領域３２が設けられている。カウンター領域３２は、低濃度不純物領域３０の上部に位置している。カウンター領域３２のゲート電極２２側の端部は、低濃度不純物領域３０の内側に位置している。すなわち、カウンター領域３２は、ゲート電極２２下に設けられるチャネル領域とは接しない。なお、カウンター領域３２のゲート電極２２側の端部は、ゲート電極２２と重なっていてもよい。
カウンター領域３２は、高濃度不純物領域３４の周囲に形成される。また、カウンター領域３２の一部は、ゲート電極２２下に形成されるチャネル領域と高濃度不純物領域３４との間に位置する。
本実施形態において、カウンター領域３２は、基板１０にＰ型の不純物を導入することにより形成される。なお、カウンター領域３２は、ソース・ドレイン領域３６のうちドレイン領域として機能する一方にのみ設けられていてもよい。
カウンター領域３２におけるＰ型の不純物濃度は、例えば１Ｅ１７ｃｍ−３以上１Ｅ１９ｃｍ−３以下である。また、カウンター領域３２におけるＮ型の不純物濃度は、例えば１Ｅ１７ｃｍ−３以上１Ｅ１９ｃｍ−３以下である。
【００２１】
図１２および図１３は、図１に示す半導体装置における不純物濃度分布を示すグラフである。図１２および図１３は、図１に示す基板のＡ−Ａ'断面における不純物濃度の分布を示している。
本実施形態では、図１２に示すように、カウンター領域３２において、Ｐ型の不純物濃度は、例えばＮ型の不純物濃度よりも低い。すなわち、カウンター領域３２において、アクセプタ濃度よりもドナー濃度の方が高くなる。この場合、カウンター領域３２におけるドナーとアクセプタが補償しあう結果、カウンター領域３２は、低濃度不純物領域３０におけるドナー濃度よりも低いドナー濃度を有するＮ型の不純物領域となる。
【００２２】
また、本実施形態では、図１３に示すように、カウンター領域３２の少なくとも一部において、Ｐ型の不純物濃度は、Ｎ型の不純物濃度よりも高くてもよい。すなわち、カウンター領域３２の少なくとも一部において、ドナー濃度よりもアクセプタ濃度の方が高くなる。この場合、カウンター領域３２におけるドナーとアクセプタが補償しあう結果、カウンター領域３２の少なくとも一部は、Ｐ型の不純物領域となる。
なお、本実施形態において、カウンター領域３２とは、例えば低濃度不純物領域３０の内側に位置し、かつＰ型の不純物濃度が基板１０におけるＰ型の不純物濃度よりも高い領域を指す。
【００２３】
図２は、図１に示す半導体装置３００のＤＲＡＭ領域１およびロジック領域２を示す断面図である。図２に示すように半導体装置３００は、ＤＲＡＭセルを有するＤＲＡＭ領域１と、ロジック回路を有するロジック領域２を備える。
ＤＲＡＭ領域１は、上述したゲート絶縁膜２０、ゲート電極２２、オフセットスペーサ２４、ゲート側壁膜２６、低濃度不純物領域３０、カウンター領域３２および高濃度不純物領域３４からなるセルトランジスタ４０を備えている。なお、本実施形態において、ＤＲＡＭ領域１は、Ｎ型トランジスタであるセルトランジスタ４０の他に、Ｐ型トランジスタを有していてもよい。
【００２４】
ＤＲＡＭ領域１において、基板１０上には、ゲート電極２２を覆うように層間絶縁膜８０が設けられている。層間絶縁膜８０中には、容量素子５０およびビット線７０が設けられている。ビット線７０は、ソース・ドレイン領域３６のうちソース領域として機能する一方と、層間絶縁膜８０に設けられたビットコンタクトプラグ６０を介して接続している。この場合、ビットコンタクトプラグ６０は、ソース領域を構成する高濃度不純物領域３４と接続することとなる。高濃度不純物領域３４のうちビットコンタクトプラグ６０との接続部分には、シリサイド層３８が設けられていてもよい。
【００２５】
本実施形態において、容量素子５０は、例えばＤＲＡＭである。容量素子５０およびセルトランジスタ４０により、ＤＲＡＭセルが構成されることとなる。なお、本実施形態において、ＤＲＡＭ領域１には、ＤＲＡＭセルの読み書きを制御するための制御回路が設けられていてもよい。
【００２６】
容量素子５０は、下部電極５２、上部電極５６、および容量絶縁膜５４により構成される。下部電極５２は、ソース・ドレイン領域３６のうちドレイン領域として機能する一方と、層間絶縁膜８０に設けられた容量コンタクトプラグ６２を介して接続している。この場合、容量コンタクトプラグ６２は、ドレイン領域を構成する高濃度不純物領域３４と接続することとなる。高濃度不純物領域３４のうち、容量コンタクトプラグ６２との接続部分には、シリサイド層３８が設けられていてもよい。
下部電極５２上には、容量絶縁膜５４が設けられている。また、容量絶縁膜５４上には、上部電極５６が設けられている。
【００２７】
ＤＲＡＭ領域１において、容量素子５０が設けられる層間絶縁膜８０上には、層間絶縁膜８２が設けられている。層間絶縁膜８２の内部には、例えば配線７２が形成される。
【００２８】
図２に示すように、ロジック領域２は、基板１１０、および基板１１０に設けられたトランジスタ１４０を備えている。基板１１０は、例えば基板１０と共通のＰ型シリコン基板により構成される。また、基板１１０は、例えば基板１０とは異なる不純物濃度を有する。
基板１１０には、素子分離領域１１２が設けられている。基板１１０のうち、素子分離領域１１２により囲われた部分が、素子形成領域となる。本実施形態においては、各素子形成領域に設けられたトランジスタ１４０が、素子分離領域１１２によって互いに分離されている。
【００２９】
図２に示すように、基板１１０上には、ゲート絶縁膜１２０が設けられている。本実施形態において、ゲート絶縁膜１２０は、例えばＳｉＯ２等により構成される。ゲート絶縁膜１２０上には、ゲート電極１２２が設けられている。ゲート電極１２２は、例えばポリシリコン等により構成される。
ゲート電極１２２およびゲート絶縁膜１２０の側面上には、例えばオフセットスペーサ１２４が設けられている。オフセットスペーサ１２４は、例えば基板１１０およびゲート電極１２２上に堆積したシリコン酸化膜等を異方性エッチングによりエッチバックすることにより形成される。
また、ゲート電極１２２およびゲート絶縁膜１２０の側面上には、オフセットスペーサ１２４を介してゲート側壁膜１２６が設けられている。ゲート側壁膜１２６は、例えば基板１１０やゲート電極１２２上に堆積したシリコン酸化膜等を異方性エッチングによりエッチバックすることにより形成される。
【００３０】
図２に示すように、基板１１０には、ソース・ドレイン領域１３６が設けられている。ソース・ドレイン領域１３６は、ゲート電極１２２の両側に位置している。また、ソース・ドレイン領域１３６は、低濃度不純物領域１３０と高濃度不純物領域１３４からなる。本実施形態において、ソース・ドレイン領域１３６は、例えばＮ型の導電型を備える。
【００３１】
低濃度不純物領域１３０の端部は、ゲート電極１２２と重なっている。本実施形態において、低濃度不純物領域１３０は、例えばＮ型の導電型を備えている。
高濃度不純物領域１３４は、ゲート電極１２２側の端部が低濃度不純物領域１３０の内側に位置している。また、高濃度不純物領域１３４は、後述するコンタクトプラグ１６０と接続するため、基板１１０の表面部分に位置する。本実施形態において、高濃度不純物領域１３４は、例えばＮ型の導電型を備える。なお、本実施形態において、高濃度不純物領域１３４は、低濃度不純物領域１３０よりもＮ型の不純物濃度が高い。
【００３２】
図２に示すように、基板１１０には、ソース・ドレイン領域１３０の、ゲート電極１２２側の端部を覆う、ハロー領域１３２が設けられている。本実施形態において、ハロー領域１３２は、例えばＰ型の導電型を備えている。
【００３３】
ロジック領域２において、基板１１０上には、ゲート電極１２２を覆うように層間絶縁膜１８０が設けられている。層間絶縁膜１８０の内部には、配線１７０が形成されている。配線１７０は、層間絶縁膜１８０内に設けられたコンタクトプラグ１６０を介して、ソース・ドレイン領域１３６と接続する。この場合、コンタクトプラグ１６０は、ソース・ドレイン領域１３６を構成する高濃度不純物領域１３４と接続することとなる。高濃度不純物領域１３４のうち、コンタクトプラグ１６０と接続する部分には、シリサイド層１３８が設けられていてもよい。
【００３４】
なお、本実施形態における構造は、例えば断面の電子線ホログラフィ観察、または走査型拡がり抵抗顕微鏡（ＳＳＲＭ（Ｓｃａｎｎｉｎｇ  Ｓｐｒｅａｄｉｎｇ  Ｒｅｓｉｓｔａｎｃｅ  Ｍｉｃｒｏｓｃｏｐｅ））観察等により観察することができる。
【００３５】
次に、本実施形態に係る半導体装置３００の製造方法を説明する。図３〜図８は、図１に示す半導体装置３００の製造方法を示す断面図である。
まず、ＤＲＡＭ領域１を構成する基板１０に素子分離領域１２で囲まれた素子形成領域を形成する。次いで、基板１０上に、ゲート絶縁膜２０を介してゲート電極２２を形成する。次いで、基板１０上およびゲート電極２２上に、酸化膜を堆積する。この酸化膜を異方性エッチングによりエッチバックして、オフセットスペーサ２４を形成する。
ロジック領域２においても、基板１１０に素子分離領域１１２で囲まれた素子形成領域を形成する。次いで、基板１１０上に、ゲート絶縁膜１２０を介してゲート電極１２２を形成する。次いで、基板１１０上およびゲート電極１２２上に、酸化膜を堆積する。この酸化膜を異方性エッチングによりエッチバックして、オフセットスペーサ１２４を形成する。
なお、ゲート絶縁膜２０およびゲート絶縁膜１２０、ゲート電極２２およびゲート電極１２２、ならびにオフセットスペーサ２４およびオフセットスペーサ１２４は、それぞれ同一工程により形成されてもよく、別工程により形成されてもよい。
これにより、図３に示す構造が得られる。
【００３６】
次に、図４に示すように、ＤＲＡＭ領域１において、ゲート電極２２およびオフセットスペーサ２４をマスクとして、基板１０にＮ型不純物をイオン注入する。これにより、Ｎ型不純物注入領域９０が形成される。このときのイオン注入条件は、例えば、イオン種がリンイオン（Ｐ＋）、加速エネルギーが５ｋｅＶ以上２０ｋｅＶ以下、ドーズ量が１Ｅ１２ｃｍ−２以上１Ｅ１４ｃｍ−２以下である。
また、ロジック領域２においても、ゲート電極１２２およびオフセットスペーサ１２４をマスクとして基板１０にＮ型不純物をイオン注入する。これにより、Ｎ型不純物注入領域１９０が形成される。次いで、ゲート電極１２２およびオフセットスペーサ１２４をマスクとして、基板１０にＰ型不純物を、斜めイオン注入する。これにより、Ｐ型不純物注入領域１９２が形成される。このとき、Ｐ型不純物注入領域１９２は、Ｎ型不純物注入領域１９０を覆うように形成される。
【００３７】
次に、図５に示すように、ＤＲＡＭ領域１において、ゲート電極２２およびオフセットスペーサ２４をマスクとして、基板１０にＰ型不純物をイオン注入する。これにより、Ｐ型不純物注入領域９２が形成される。このときのイオン注入条件は、例えば、イオン種がボロンイオン（Ｂ＋）、加速エネルギーが０．５ｋｅＶ以上３ｋｅＶ以下、ドーズ量が１Ｅ１２ｃｍ−２以上２Ｅ１４ｃｍ−２以下である。
当該イオン注入は、基板１０平面と垂直な方向に行われる。また、当該イオン注入におけるＰ型不純物の導入深さは、Ｎ型不純物注入領域９０を形成するためのイオン注入におけるＮ型不純物の導入深さよりも浅い。このため、Ｐ型不純物注入領域９２は、Ｎ型不純物注入領域９０の内側に設けられることとなる。
【００３８】
次に、図６に示すように、ＤＲＡＭ領域１において、基板１０上およびゲート電極２２上に酸化膜を堆積する。この酸化膜を異方性エッチングによりエッチバックして、ゲート側壁膜２６を形成する。
また、ＤＲＡＭ領域１において、基板１１０上およびゲート電極１２２上に酸化膜を堆積する。この酸化膜を異方性エッチングによりエッチバックして、ゲート側壁膜１２６を形成する。
なお、ゲート側壁膜２６およびゲート側壁膜１２６は、同一工程により形成されてもよく、別工程により形成されてもよい。
【００３９】
次に、図７に示すように、ＤＲＡＭ領域１において、ゲート電極２２、オフセットスペーサ２４およびゲート側壁膜２６をマスクとして、基板１０にＮ型不純物をイオン注入する。これにより、高濃度Ｎ型不純物注入領域９４が形成される。このときのイオン注入条件は、例えば、イオン種がリンイオン（Ｐ＋）、加速エネルギーが５ｋｅＶ以上２０ｋｅＶ以下、ドーズ量が１Ｅ１４ｃｍ−２以上１Ｅ１６ｃｍ−２以下である。
なお、当該イオン注入におけるＮ型不純物の導入深さは、Ｐ型不純物注入領域９２を形成するためのイオン注入におけるＰ型不純物の導入深さよりも深い。
また、ロジック領域２において、ゲート電極１２２、オフセットスペーサ１２４およびゲート側壁膜１２６をマスクとして、基板１１０にＰ型不純物をイオン注入する。これにより、高濃度Ｎ型不純物注入領域１９４が形成される。
【００４０】
次に、基板１０および基板１１０に対し加熱処理を行う。
基板１０に対し加熱処理を行うことにより、Ｎ型不純物注入領域９０、Ｐ型不純物注入領域９２および高濃度Ｎ型不純物注入領域９４の不純物を活性化させ、かつ拡散させる。これにより、基板１０に、低濃度不純物領域３０、カウンター領域３２、および高濃度不純物領域３４が形成されることとなる。
また、基板１１０に対し加熱処理を行うことにより、Ｎ型不純物注入領域１９０、Ｐ型不純物注入領域１９２および高濃度Ｎ型不純物注入領域１９４の不純物を活性化させ、かつ拡散させる。これにより、低濃度不純物領域１３０、ハロー領域１３２、高濃度不純物領域１３４が形成されることとなる。このとき、Ｐ型の導電型を有するハロー領域１３２により、低濃度不純物領域１３０を構成するＮ型不純物の横方向における広がりが抑制される。このため、トランジスタ１４０において、短チャネル効果を小さくすることができる。
これにより、図８に示す構成が得られる。
【００４１】
次に、ＤＲＡＭ領域１において、高濃度不純物領域３４上にシリサイド層３８を形成する。次いで、ビットコンタクトプラグ６０、容量コンタクトプラグ６２、およびビットコンタクトプラグ６０と接続するビット線７０を形成する。ビットコンタクトプラグ６０、容量コンタクトプラグ６２、およびビット線７０は、基板１０上およびゲート電極２２上に形成された層間絶縁膜８０内に設けられる。次いで、層間絶縁膜８０に形成された凹部に下部電極５２、容量絶縁膜５４、および上部電極５６を順に積層する。これにより、層間絶縁膜８０上に容量素子５０が形成される。次いで、層間絶縁膜８０上に層間絶縁膜８２を形成する。次いで、層間絶縁膜８２の内部に、配線７２を形成する。これにより、図２に示すＤＲＡＭ領域１が得られる。
【００４２】
また、ロジック領域２において、高濃度不純物領域１３４上にシリサイド層１３８を形成する。次いで、基板１１０上およびゲート電極１２２上に、層間絶縁膜１８０を形成する。次いで、層間絶縁膜１８０内に、コンタクトプラグ１６０を形成する。次いで、層間絶縁膜１８０の内部に、コンタクトプラグ１６０と接続する配線１７０を形成する。これにより、図２に示すロジック領域２が得られる。
【００４３】
次に、本実施形態の効果を説明する。
図１４は、本実施形態の効果を説明するためのエネルギーバンド図である。図１５は、本実施形態の効果を説明するための模式図である。図１６は、本実施形態の効果を説明するためのグラフである。
図１４に説明されるように、ドレインのリーク電流は、空乏層中に形成される電子と正孔の再結合準位を介して起こる。この際、再結合準位のエネルギーレベルに応じて、リーク電流の活性化エネルギーが定まる。この活性化エネルギーが小さい程、電子と正孔が再結合しやすくなる。すなわち、リーク電流が発生しやすくなる。
空乏層の電界が強まると、この活性化エネルギーが小さくなる。すなわち、空乏層の電界が強いほど、電子と正孔が再結合しやすくなり、リーク電流が増大することとなる。
【００４４】
図１５では、基板にチャネルイオンを注入する際のドーズ量を変化させた場合において、ドレイン周辺に形成される空乏層の電界強度の変化を示している。なお、図１５に示す例では、チャネルイオンとしてボロンを注入している。また、図１５では、Ｎ型トランジスタが示されている。
図１５（ａ）は、チャネルイオンのドーズ量が少ない場合の空乏層の電界強度を示す。図１５（ａ）に示すように、チャネルイオンのドーズ量が低い場合、ゲート電圧によりゲートオーバーラップ領域に生じる空乏層の電界強度が強められる。この場合、ドレイン領域と基板との間に、ＧＩＤＬが発生する。
図１５（ｂ）は、チャネルイオンのドーズ量が多い場合の空乏層の電界強度を示す。図１５（ｂ）に示すように、チャネルイオンのドーズ量が高い場合、ゲートオーバーラップ領域に生じる空乏層の電界強度は低減される。これは、Ｐ型不純物イオンを導入することで、ドレインのＮ型不純物が打ち返されることに起因する。一方で、ドレイン領域とチャネルにより形成されるＰＮ接合の空乏層の電界強度が強まる。これにより、ＰＮ接合の逆方向接合リーク電流が増大してしまう。
このように、チャネルイオンのドーズ量が多すぎても少なすぎても、リーク電流の活性化エネルギーの低下が生じる。
【００４５】
図１６では、リーク電流とチャネルイオンのドーズ量との関係を表す実験結果を示している。図１６の実験結果から、チャネルイオンのドーズ量が少ない場合、および多い場合のいずれにおいても、リーク電流の活性化エネルギーが低下していることが分かる。
【００４６】
ＧＩＤＬの低減は、ゲート電極下に形成されるチャネルとドレイン領域とを離間させることにより実現され得る。例えばゲートオーバーラップ領域にドレイン領域とは逆導電型の不純物を導入して、ハロー領域を形成することにより、ドレイン領域とチャネルを離間させることができる。また、ゲート電極とドレイン領域とをオフセットさせることによりチャネルとドレイン領域を離間させることもできる。
しかしながら、ドレイン領域とチャネルを離間させた場合、ドレイン領域とチャネルとの間に寄生抵抗が発生してしまうこととなる。すなわち、トランジスタのオン電流が低下してしまう。
【００４７】
本実施形態によれば、端部がゲート電極２２と重なるドレイン領域と、ドレイン領域の上部に位置し、かつゲート電極２２側の端部がドレイン領域の内側に位置するカウンター領域３２と、を備えている。
カウンター領域３２を形成することにより、ゲートオーバーラップ領域における電界強度の低減を図ることができる。このため、ＧＩＤＬに起因したリーク電流の低減を図ることができる。また、ドレイン領域は、ゲート電極下に形成されるチャネルと接することとなる。このため、オン電流の低下を防止することもできる。
【００４８】
また、本実施形態によれば、ＧＩＤＬの低減を図るためにチャネルイオンのドーズ量を高める必要がない。すなわち、ドレイン領域とチャネルとの間に形成されるＰＮ接合の電界強度が強まることを抑制することもできる。従って、ドレイン領域とチャネルとの間に形成されるＰＮ接合において、逆方向接合リーク電流の増大を抑制することができる。
【００４９】
図９は、第２の実施形態に係る半導体装置３０２を示す断面図であり、第１の実施形態における図１に対応している。図１０および図１１は、図９に示す半導体装置３０２の製造方法を示す断面図である。
本実施形態に係る半導体装置３０２は、ドレイン領域およびカウンター領域の形成方法を除いて、第１の実施形態に係る半導体装置３００と同様である。
【００５０】
図９〜図１１を用いて、本実施形態に係る半導体装置３０２の製造方法を説明する。なお、図９〜図１１では、ＤＲＡＭ領域１におけるセルトランジスタ４０の製造方法のみを示す。ロジック領域２については、第１の実施形態と同様に製造することができる。
【００５１】
まず、図１０（ａ）に示すように、基板１０に素子分離領域１２を形成する。次いで、基板１０上にゲート絶縁膜２０およびゲート電極２２を形成する。次いで、ゲート電極２２およびゲート絶縁膜２０の側面上に、オフセットスペーサ２４を形成する。これらの工程については、第１の実施形態と同様に行うことができる。
【００５２】
次に、図１０（ｂ）に示すように、ゲート電極２２およびオフセットスペーサ２４をマスクとして、基板１０にＰ型不純物をイオン注入する。これにより、Ｐ型不純物注入領域２９２が形成される。当該イオン注入は、基板１０平面と垂直な方向に行われる。このときのイオン注入条件は、例えば、イオン種がボロンイオン（Ｂ＋）、加速エネルギーが０．５ｋｅＶ以上３ｋｅＶ以下、ドーズ量が１Ｅ１２ｃｍ−２以上２Ｅ１４ｃｍ−２以下である。
【００５３】
次に、図１１（ａ）に示すように、ゲート電極２２およびゲート絶縁膜２０の側面上に、オフセットスペーサ２４を介してゲート側壁膜２２６を形成する。
なお、本実施形態におけるゲート側壁膜２２６の幅は、第１の実施形態におけるゲート側壁膜２６の幅よりも薄い方が好ましい。これにより、後述する低濃度不純物領域３０および高濃度不純物領域３４を、所望の形状および位置関係とすることができる。
【００５４】
次に、図１１（ｂ）に示すように、ゲート電極２２、オフセットスペーサ２４およびゲート側壁膜２２６をマスクとして、基板１０にＮ型不純物をイオン注入する。これにより、高濃度Ｎ型不純物注入領域２９０が形成される。このときのイオン注入条件は、例えば、イオン種がリンイオン（Ｐ＋）、加速エネルギーが５ｋｅＶ以上２０ｋｅＶ以下、ドーズ量が１Ｅ１４ｃｍ−２以上１Ｅ１６ｃｍ−２以下である。
なお、当該イオン注入におけるＮ型不純物の導入深さは、Ｐ型不純物注入領域２９２を形成するためのイオン注入におけるＰ型不純物の導入深さよりも深い。
【００５５】
次に、基板１０に対し加熱処理を行う。基板１０に対し加熱処理を行うことで、高濃度Ｎ型不純物注入領域２９０およびＰ型不純物注入領域２９２の不純物を活性化させ、かつ拡散させる。これにより、低濃度不純物領域３０、カウンター領域３２、高濃度不純物領域３４が形成されることとなる。
【００５６】
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
また、本実施形態によれば、Ｐ型不純物注入領域２９２を形成する工程の前に、基板１０にＮ型不純物を導入する必要がない。従って、第１の実施形態と比較して、製造工程数を削減することができる。これにより、低コストに優れた半導体装置の製造方法を実現することができる。
【００５７】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００５８】
１  ＤＲＡＭ領域
２  ロジック領域
１０  基板
１２  素子分離領域
２０  ゲート絶縁膜
２２  ゲート電極
２４  オフセットスペーサ
２６  ゲート側壁膜
３０  低濃度不純物領域
３２  カウンター領域
３４  高濃度不純物領域
３６  ソース・ドレイン領域
３８  シリサイド層
４０  セルトランジスタ
５０  容量素子
５２  下部電極
５４  容量絶縁膜
５６  上部電極
６０  ビットコンタクトプラグ
６２  容量コンタクトプラグ
７０  ビット線
７２  配線
８０  層間絶縁膜
８２  層間絶縁膜
９０  Ｎ型不純物注入領域
９２  Ｐ型不純物注入領域
９４  高濃度Ｎ型不純物注入領域
１１０  基板
１１２  素子分離領域
１２０  ゲート絶縁膜
１２２  ゲート電極
１２４  オフセットスペーサ
１２６  ゲート側壁膜
１３０  低濃度不純物領域
１３２  ハロー領域
１３４  高濃度不純物領域
１３６  ソース・ドレイン領域
１３８  シリサイド層
１４０  トランジスタ
１６０  コンタクトプラグ
１７０  配線
１８０  層間絶縁膜
１９０  Ｎ型不純物注入領域
１９２  Ｐ型不純物注入領域
１９４  高濃度Ｎ型不純物注入領域
２２６  ゲート側壁膜
２９０  高濃度Ｎ型不純物注入領域
２９２  Ｐ型不純物注入領域
３００  半導体装置
３０２  半導体装置
【図１】
2013206960.tif 000003
【図２】
2013206960.tif 000004
【図３】
2013206960.tif 000005
【図４】
2013206960.tif 000006
【図５】
2013206960.tif 000007
【図６】
2013206960.tif 000008
【図７】
2013206960.tif 000009
【図８】
2013206960.tif 000010
【図９】
2013206960.tif 000011
【図１０】
2013206960.tif 000012
【図１１】
2013206960.tif 000013
【図１２】
2013206960.tif 000014
【図１３】
2013206960.tif 000015
【図１４】
2013206960.tif 000016
【図１５】
2013206960.tif 000017
【図１６】
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