(57)【要約】【課題】集積回路上の冗長メモリの試験に際し、冗長メモリにおける不良発生位置を取得する。【解決手段】スペアのメモリセルをもつ冗長メモリ３０と、冗長メモリ３０に与えるテストパターンと当該テストパターンを冗長メモリ３０に与えた際に冗長メモリ３０から出力されるべきデータの期待値とを生成する生成部４１と、生成部４１によって生成された期待値と、第１生成部４１によって生成されたテストパターンを冗長メモリ３０に与えた際に冗長メモリ３０から出力されるデータとを比較する比較部４２と、比較部４２の比較結果を記憶する記憶部１０と、比較部４２の比較結果が不一致である場合、当該比較結果を、当該比較結果を得た冗長メモリ３０の位置情報に対応付けて記憶部１０に書き込む一方、比較部４２の比較結果が一致である場合、当該比較結果の記憶部１０への書込を抑止する書込制御部５０Ａと、を有する。【選択図】図３
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【特許請求の範囲】
【請求項１】
スペアのメモリセルをもつ冗長メモリと、
前記冗長メモリに与えるテストパターンと当該テストパターンを前記冗長メモリに与えた際に前記冗長メモリから出力されるべきデータの期待値とを生成する第１生成部と、
前記第１生成部によって生成された前記期待値と、前記第１生成部によって生成された前記テストパターンを前記冗長メモリに与えた際に前記冗長メモリから出力されるデータとを比較する第１比較部と、
前記第１比較部の比較結果を記憶する記憶部と、
前記第１比較部の比較結果が不一致である場合、当該比較結果を、当該比較結果を得た前記冗長メモリの位置情報に対応付けて前記記憶部に書き込む一方、前記第１比較部の比較結果が一致である場合、当該比較結果の前記記憶部への書込を抑止する書込制御部と、
を有する、集積回路。
【請求項２】
前記比較結果の前記記憶部への書込みに先立って、前記記憶部の各メモリセルに初期値を書き込む初期化部、をさらに有し、
前記書込制御部は、前記第１比較部の比較結果が不一致である場合、前記初期値と異なる値を、当該比較結果として、当該比較結果を得た前記冗長メモリの位置に対応する、前記記憶部の位置に書き込むことにより、当該比較結果を、当該比較結果を得た前記冗長メモリの位置情報に対応付けて前記記憶部に書き込む、請求項１に記載の集積回路。
【請求項３】
前記記憶部に記憶された前記比較結果および前記位置情報に基づいて特定される故障位置のメモリセルを、前記スペアのメモリセルに置き換える修復部、をさらに有する、請求項１または請求項２に記載の集積回路。
【請求項４】
スペアのメモリセルをもたない非冗長メモリ、をさらに有し、
前記非冗長メモリが前記記憶部として用いられる、請求項１〜請求項３のいずれか一項に記載の集積回路。
【請求項５】
前記非冗長メモリに与えるテストパターンと当該テストパターンを前記非冗長メモリに与えた際に前記非冗長メモリから出力されるべきデータの期待値とを生成する第２生成部と、
前記第２生成部によって生成された前記期待値と、前記第２生成部によって生成された前記テストパターンを前記非冗長メモリに与えた際に前記非冗長メモリから出力されるデータとを比較する第２比較部と、
をさらに有し、
前記第２比較部の比較結果として不一致が得られなかった非冗長メモリが、前記記憶部として用いられる、請求項４に記載の集積回路。
【請求項６】
集積回路上にそなえられ、当該集積回路におけるメモリの試験を行なう試験装置であって、
前記集積回路上におけるスペアのメモリセルをもつ冗長メモリに与えるテストパターンと当該テストパターンを前記冗長メモリに与えた際に前記冗長メモリから出力されるべきデータの期待値とを生成する第１生成部と、
前記第１生成部によって生成された前記期待値と、前記第１生成部によって生成された前記テストパターンを前記冗長メモリに与えた際に前記冗長メモリから出力されるデータとを比較する第１比較部と、
前記第１比較部の比較結果を記憶する記憶部と、
前記第１比較部の比較結果が不一致である場合、当該比較結果を、当該比較結果を得た前記冗長メモリの位置情報に対応付けて前記記憶部に書き込む一方、前記第１比較部の比較結果が一致である場合、当該比較結果の前記記憶部への書込を抑止する書込制御部と、
を有する、集積回路の試験装置。
【請求項７】
スペアのメモリセルをもつ冗長メモリと、
前記冗長メモリに与えるテストパターンと当該テストパターンを前記冗長メモリに与えた際に前記冗長メモリから出力されるべきデータの期待値とを生成する第１生成部と、
前記第１生成部によって生成された前記期待値と、前記第１生成部によって生成された前記テストパターンを前記冗長メモリに与えた際に前記冗長メモリから出力されるデータとを比較する第１比較部と、
前記第１比較部の比較結果を記憶する記憶部と、
を有する集積回路の試験方法であって、
前記記憶部の各メモリセルに初期値を書き込む初期化を行ない、
前記第１比較部の比較結果が不一致である場合、前記初期値と異なる値を、当該比較結果として、当該比較結果を得た前記冗長メモリの位置に対応する、前記記憶部の位置に書き込むことにより、当該比較結果を、当該比較結果を得た前記冗長メモリの位置情報に対応付けて前記記憶部に書き込む一方、
前記第１比較部の比較結果が一致である場合、当該比較結果の前記記憶部への書込を抑止する、集積回路の試験方法。
【請求項８】
スペアのメモリセルをもつ冗長メモリと、
前記冗長メモリに与えるテストパターンと当該テストパターンを前記冗長メモリに与えた際に前記冗長メモリから出力されるべきデータの期待値とを生成する第１生成部と、
前記第１生成部によって生成された前記期待値と、前記第１生成部によって生成された前記テストパターンを前記冗長メモリに与えた際に前記冗長メモリから出力されるデータとを比較する第１比較部と、
スペアのメモリセルをもたない非冗長メモリと、
前記非冗長メモリに与えるテストパターンと当該テストパターンを前記非冗長メモリに与えた際に前記非冗長メモリから出力されるべきデータの期待値とを生成する第２生成部と、
前記第２生成部によって生成された前記期待値と、前記第２生成部によって生成された前記テストパターンを前記非冗長メモリに与えた際に前記非冗長メモリから出力されるデータとを比較する第２比較部と、
を有する集積回路の試験方法であって、
前記非冗長メモリについての試験を、前記第２生成部および前記第２比較部を用いて行ない、
前記第２比較部の比較結果として不一致が得られなかった場合、前記非冗長メモリの各メモリセルに初期値を書き込む初期化を行ない、
前記第１比較部の比較結果が不一致である場合、前記初期値と異なる値を、当該比較結果として、当該比較結果を得た前記冗長メモリの位置に対応する、前記非冗長メモリの位置に書き込むことにより、当該比較結果を、当該比較結果を得た前記冗長メモリの位置情報に対応付けて前記非冗長メモリに書き込む一方、
前記第１比較部の比較結果が一致である場合、当該比較結果の前記非冗長メモリへの書込を抑止する、集積回路の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本件は、集積回路，集積回路の試験装置および集積回路の試験方法に関する。
【背景技術】
【０００２】
ＬＳＩ（Large Scale Integration）等の集積回路が製造されると、製造されたＬＳＩの不良を検出する試験として、ＬＳＩ上のメモリの試験が行なわれる。ＬＳＩ上のメモリの試験は、ＬＳＩに追加されたメモリＢＩＳＴ（Built-In Self Test）回路を用いて行なわれる。メモリＢＩＳＴ回路は例えば図２０に示すごとく構成されている。図２０は、一般的なメモリＢＩＳＴ回路１１０を有するＬＳＩ１００の構成を示すブロック図である。
【０００３】
図２０に示すように、ＬＳＩ１００には、試験対象のメモリ１０１がそなえられるとともに、メモリＢＩＳＴ回路１１０がそなえられている。ここで、メモリ１０１は、スペアのメモリセルをもたない非冗長メモリとする。また、メモリＢＩＳＴ回路１１０は、試験信号生成回路１１１，比較回路１１２および比較結果記憶回路１１３を有している。
試験信号生成回路１１１は、テストパターン，期待値ＥＲＤおよび記憶指示ＳＥＮを生成する。
【０００４】
テストパターンは、試験対象のメモリ１０１に与えられる入力信号で、具体的には、読出／書込指示ＲＷ，アドレスＡＤＲ，書込データＷＤである。
期待値ＥＲＤは、上記テストパターンをメモリ１０１に与えた際にメモリ１０１から出力されるべきデータの期待値であり、比較回路１１２に与えられる。
記憶指示ＳＥＮは、比較回路１１２による比較結果を、比較結果記憶回路１１３に記憶させるタイミングを指示する信号である。
【０００５】
比較回路１１２は、試験信号生成回路１１１によって生成された期待値ＥＲＤと、上記テストパターンをメモリ１０１に与えた際にメモリ１０１から出力されるデータ（即ち、読出データＲＤ）とを比較する。比較回路１１２は、期待値ＥＲＤと読出データＲＤとが一致した場合に例えば“０”を、不一致の場合に例えば“１”を比較結果ＣＭＰとして出力する。メモリ１０１の試験に際しては、複数のテストパターンが生成され、比較回路１１２では、各テストパターンについて比較が行なわれる。
【０００６】
比較結果記憶回路１１３は、試験信号生成回路１１１からの記憶指示ＳＥＮに従って、比較回路１１２からの比較結果ＣＭＰを記憶する。より具体的に、比較結果記憶回路１１３は、比較回路１１２によって得られた複数回の比較結果のうち一回でも不一致があったか否かを記憶する。例えば、比較結果記憶回路１１３は、比較回路１１２によって得られた複数回の比較結果のうち一回でも不一致があった場合には“１”を比較結果として記憶する一方、一回も不一致がない場合には“０”を比較結果として記憶する。
【０００７】
なお、比較結果記憶回路１１３は、比較回路１１２からの比較結果ＣＭＰを常時取り込む必要はなく、試験信号生成回路１１１からの記憶指示ＳＥＮが立ち上がったタイミングで、比較回路１１２からの比較結果ＣＭＰを記憶する。つまり、比較回路１１２は、読出指示に応じてメモリ１０１から読出データＲＤを読み出すサイクルの、次のサイクルで比較を実行する。したがって、上記次のサイクルで比較回路１１２からの比較結果ＣＭＰが比較結果記憶回路１１３に取り込まれるように、試験信号生成回路１１１は、記憶指示ＳＥＮを生成する。
また、図２０において、ａはアドレス本数、ｂはビット数を示している。
【０００８】
次に、上述したメモリＢＩＳＴ回路１１０を用いてメモリ１０１の試験を行なう際の手順について説明する。
メモリＢＩＳＴ回路１１０を用いてメモリ１０１の試験を行なう際には、まず、ＬＳＩテスタ２００がＬＳＩ１００に接続される。このとき、ＬＳＩテスタ２００は、スキャンパス３００を介して、ＬＳＩ１００上の試験信号生成回路１１１および比較結果記憶回路１１３に接続される。また、ＬＳＩテスタ２００は、クロック信号線３０１を介して、試験信号生成回路１１１，メモリ１０１および比較結果記憶回路１１３のクロック端子に接続される。
【０００９】
ＬＳＩ１００にＬＳＩテスタ２００を接続した状態で、ＬＳＩテスタ２００は、スキャンパス３００を介してデータを供給するとともにクロック信号線３０１を介してクロックＣＬＫを供給することにより、メモリＢＩＳＴ回路１１０を初期化する。
初期化後、ＬＳＩ１００内において、クロックＣＬＫが供給され、試験信号生成回路１１１がテストパターン，期待値ＥＲＤおよび記憶指示ＳＥＮを適宜生成することにより、メモリ１０１の試験が実行される。そして、比較回路１１２の比較結果ＣＭＰが比較結果記憶回路１１３に記憶される。
【００１０】
メモリ１０１の試験を完了すると、ＬＳＩテスタ２００は、クロック信号線３０１を介してクロックＣＬＫを供給し、スキャンパス３００を介して比較結果記憶回路１１３における比較結果を読み出す。ＬＳＩテスタ２００は、読み出された比較結果が「一回でも不一致がある」場合には試験対象のＬＳＩ１００を不良品と判定する一方、読み出された比較結果が「一回も不一致がない」場合には試験対象のＬＳＩ１００を良品と判定する。
【００１１】
図２０を参照しながら上述した例では、試験対象のメモリが非冗長メモリである場合について説明したが、試験対象のメモリがスペアのメモリセルをもつ冗長メモリである場合について、図２１を参照しながら、以下に説明する。図２１は、冗長メモリ１０１Ａを試験対象として含むＬＳＩ１００Ａの機能構成を示すブロック図である。
図２１に示すように、ＬＳＩ１００Ａには、試験対象の冗長メモリ１０１Ａがそなえられるとともに、メモリＢＩＳＴ回路１１０，不良位置情報取得回路１２０およびＦＵＳＥ１３０がそなえられている。
【００１２】
ここで、メモリＢＩＳＴ回路１１０は、図２０に示したものと同様であるので、その説明は省略する。
不良位置情報取得回路１２０は、メモリＢＩＳＴ回路１１０による冗長メモリ１０１Ａの試験時に不良が発生した場合つまり比較回路１１２による比較結果が不一致となった場合、冗長メモリ１０１Ａにおいて不良（不一致）の発生した故障位置（アドレス等）を特定可能な情報を、不良位置情報として取得する。
【００１３】
ＦＵＳＥ（不揮発性記憶素子）１３０は、不良位置情報取得回路１２０によって取得された不良位置情報に基づき、不良の発生した故障位置のメモリセルをスペアのメモリセルに置き換える。ＦＵＳＥ１３０は、電源オフ後も情報を記憶可能な素子で、外部からの物理的な操作もしくはＬＳＩ内部の電気的な操作によって切り換えられ、故障位置のメモリセルをスペアのメモリセルに置き換えることが可能になっている。
【００１４】
次に、図２１に示す冗長メモリ１０１Ａの試験および修復を行なう際の手順について説明する。
まず、メモリＢＩＳＴ回路１１０を用いて冗長メモリ１０１Ａの試験が実行される。冗長メモリ１０１Ａの試験手順は、上述した非冗長メモリ１０１の試験手順と同様であるので、その説明は省略する。ただし、冗長メモリ１０１Ａの試験を実行する際には、不良位置情報取得回路１２０により、冗長メモリ１０１Ａにおいて不良の発生した故障位置（アドレス等）が、不良位置情報として取得される。
【００１５】
不良位置情報が取得されなかった冗長メモリ１０１Ａは、修復を施されることなく用いられる。不良位置情報が取得された冗長メモリ１０１Ａについては、ＬＳＩテスタ２００やＬＳＩ１００Ａ内部の専用回路等によって、不良位置情報から修復情報が生成され、生成された修復情報が、冗長メモリ１０１Ａに接続されたＦＵＳＥ１３０に書き込まれる。ＦＵＳＥ１３０に修復情報が書き込まれると、故障位置のメモリセルがスペアのメモリセルに置き換えられる。
【００１６】
ところで、不良位置情報取得回路１２０は不良位置情報を記憶させるための専用のＦＦ（フリップフロップ）をそなえることが一般的である。この場合、取得する不良位置情報の情報量が多い場合に不良位置情報取得回路１２０の回路規模が大きくなってしまうという問題がある。
これに対し、特許文献１では不良位置情報を専用のＦＦではなくＬＳＩにそなえられているメモリに記憶させている。
【００１７】
ここで、特許文献１の構成とその問題点を、以下に説明する。特許文献１の構成では、ＬＳＩ上に、冗長メモリとして、同じサイズで且つアドレスが一対一で対応する２つのバンクＡ，Ｂがそなえられている。
試験に際しては、まず、バンクＢの不良位置情報を取得する。ここで、不良位置情報は外部のＬＳＩテスタに記憶させる。そして、ＬＳＩテスタに記憶された不良位置情報に基づきバンクＢの故障位置のメモリセルがスペアのメモリセルに置き換えられる。
【００１８】
このようにしてバンクＢの修復を行なうことにより、バンクＢに故障が無いことを補償してから、バンクＢを用いてバンクＡの試験および修復が以下のように実行される。つまり、メモリＢＩＳＴ回路を用いてバンクＡの各アドレスの読出データと期待値とを比較した結果（各アドレスの一致／不一致つまりは正常／不良情報）が取得される。取得されたバンクＡの各アドレスの比較結果は、バンクＢの同一アドレスに書き込まれる。これにより、バンクＡの比較結果は、当該比較結果を得たバンクＡの位置情報（アドレス）に対応付けられてバンクＢに書き込まれる。
そして、バンクＢの各アドレスにおける比較結果を参照することにより、不良情報を書き込まれているアドレスがバンクＡの不良位置情報として取得され、その不良位置情報に基づきバンクＡの故障位置のメモリセルがスペアのメモリセルに置き換えられる。
【００１９】
さて、メモリの試験に際しては、不良判定用メモリ試験パターン（図１９を参照しながら後述）が用いられる。不良判定用メモリ試験パターンでは、試験対象のメモリ（バンクＡ）の各アドレスに対し複数回の比較が行なわれ複数の比較結果が得られる。あるアドレスのメモリセルに不良が発生している場合、当該アドレスに対する複数回の比較によって得られた複数の比較結果は、全てが不一致になることもあるが、一部のみが不一致で他の比較結果は一致を示すこともある。
【００２０】
したがって、バンクＡの各アドレスでの比較結果をバンクＢの同一アドレスに書き込む際、バンクＢの当該アドレスに既に比較結果が書き込まれている場合には、既に書き込まれている比較結果に、新たな比較結果が上書きされる。このため、上述のように比較結果の一部のみが不一致で他の比較結果が一致を示す場合に、バンクＢのアドレスに最後に上書きされた比較結果が一致を示していると、以前の不一致を示す比較結果が消えてしまい、バンクＡにおける不良位置情報を取得できなくなる。ひいては、冗長メモリであるバンクＡにおける故障位置のメモリセルを特定することができず、故障位置のメモリセルをスペアのメモリセルに置き換えてバンクＡを修復することができなくなる。
【００２１】
また、バンクＡの試験に先立ちバンクＢの試験および修復を行なう場合、バンクＢの不良位置情報は、ＬＳＩ外部のＬＳＩテスタにしか格納することができない。このとき、ＬＳＩテスタは、このＬＳＩテスタの動作周波数を超える周波数で不良位置情報を格納することができない。このため、ＬＳＩ内部のクロック周波数がＬＳＩテスタの動作周波数を超える場合、ＬＳＩテスタに不良位置情報を格納できず、不良位置情報を取得できなくなる。つまり、高いクロック周波数でメモリ試験を行なう場合にＬＳＩテスタでは対応できない場合があり、高いクロック周波数でなければ出現しないメモリ不良に対応できない場合がある。
【先行技術文献】
【特許文献】
【００２２】
【特許文献１】特開２００１−１４８９０号公報
【発明の概要】
【発明が解決しようとする課題】
【００２３】
１つの側面では、本件は、集積回路上の冗長メモリの試験に際し、冗長メモリにおける不良発生位置を取得することを目的とする。
【課題を解決するための手段】
【００２４】
本件の集積回路は、スペアメモリをもつ冗長メモリのほか、第１生成部，第１比較部，記憶部および書込み制御部を有している。第１生成部は、前記冗長メモリに与えるテストパターンと当該テストパターンを前記冗長メモリに与えた際に前記冗長メモリから出力されるべきデータの期待値とを生成する。第１比較部は、前記第１生成部によって生成された前記期待値と、前記第１生成部によって生成された前記テストパターンを前記冗長メモリに与えた際に前記冗長メモリから出力されるデータとを比較する。記憶部は、前記第１比較部の比較結果を記憶する。書込制御部は、前記第１比較部の比較結果が不一致である場合、当該比較結果を、当該比較結果を得た前記冗長メモリの位置情報に対応付けて前記記憶部に書き込む一方、前記第１比較部の比較結果が一致である場合、当該比較結果の前記記憶部への書込を抑止する。
【００２５】
また、本件の集積回路の試験装置は、集積回路上にそなえられ、当該集積回路におけるメモリの試験を行なう試験装置であって、スペアメモリをもつ冗長メモリの試験を行なうべく、上述した第１生成部，第１比較部，記憶部および書込み制御部を有している。
【００２６】
さらに、本件の集積回路の試験方法は、上述した冗長メモリ，第１生成部，第１比較部および記憶部を有する集積回路の試験方法であって、前記記憶部の各メモリセルに初期値を書き込む初期化を行ない、前記第１比較部の比較結果が不一致である場合、前記初期値と異なる値を、当該比較結果として、当該比較結果を得た前記冗長メモリの位置に対応する、前記記憶部の位置に書き込むことにより、当該比較結果を、当該比較結果を得た前記冗長メモリの位置情報に対応付けて前記記憶部に書き込む一方、前記第１比較部の比較結果が一致である場合、当該比較結果の前記記憶部への書込を抑止する。
【００２７】
また、本件の集積回路の試験方法は、上述した冗長メモリ，第１生成部，第１比較部および記憶部を有するとともに、スペアのメモリセルをもたない非冗長メモリと、前記非冗長メモリに与えるテストパターンと当該テストパターンを前記非冗長メモリに与えた際に前記非冗長メモリから出力されるべきデータの期待値とを生成する第２生成部と、前記第２生成部によって生成された前記期待値と前記第２生成部によって生成された前記テストパターンを前記非冗長メモリに与えた際に前記非冗長メモリから出力されるデータとを比較する第２比較部と、を有する集積回路の試験方法であって、前記非冗長メモリについての試験を、前記第２生成部および前記第２比較部を用いて行ない、前記第２比較部の比較結果として不一致が得られなかった場合、前記非冗長メモリの各メモリセルに初期値を書き込む初期化を行ない、前記第１比較部の比較結果が不一致である場合、前記初期値と異なる値を、当該比較結果として、当該比較結果を得た前記冗長メモリの位置に対応する、前記非冗長メモリの位置に書き込むことにより、当該比較結果を、当該比較結果を得た前記冗長メモリの位置情報に対応付けて前記非冗長メモリに書き込む一方、前記第１比較部の比較結果が一致である場合、当該比較結果の前記非冗長メモリへの書込を抑止する。
【発明の効果】
【００２８】
本件によれば、集積回路上の冗長メモリの試験に際し、冗長メモリにおける不良発生位置を取得することができる。
【図面の簡単な説明】
【００２９】
【図１】第１実施形態の試験装置を含む集積回路の構成を示すブロック図である。
【図２】図１に示す集積回路における不良位置情報取得回路の詳細構成を示すブロック図である。
【図３】図１および図２に示す集積回路の詳細構成を示すブロック図である。
【図４】図１〜図３に示す集積回路のメモリ試験手順を説明するフローチャートである。
【図５】第２実施形態の試験装置を含む集積回路の構成を示すブロック図である。
【図６】図５に示す集積回路における不良位置情報取得回路の詳細構成を示すブロック図である。
【図７】第３実施形態の試験装置を含む集積回路の構成を示すブロック図である。
【図８】図７に示す集積回路における不良位置情報取得回路の詳細構成を示すブロック図である。
【図９】第４実施形態の試験装置を含む集積回路の構成を示すブロック図である。
【図１０】図９に示す集積回路における不良位置情報取得回路の詳細構成を示すブロック図である。
【図１１】図９および図１０に示す集積回路のメモリ試験手順を説明するフローチャートである。
【図１２】第５実施形態の試験装置を含む集積回路の構成を示すブロック図である。
【図１３】図１２に示す集積回路における不良位置情報取得回路の詳細構成を示すブロック図である。
【図１４】第６実施形態の試験装置を含む集積回路の構成を示すブロック図である。
【図１５】図１４に示す集積回路における不良位置情報取得回路の詳細構成を示すブロック図である。
【図１６】冗長メモリの回路構成を示すもので、（Ａ）はロウ冗長タイプの冗長メモリ回路構成を示す図、（Ｂ）はコラム冗長タイプの冗長メモリ回路構成を示す図、（Ｃ）はロウ＋コラム冗長タイプの冗長メモリ回路構成を示す図である。
【図１７】非冗長メモリおよび冗長メモリが混在するＬＳＩの構成を示すブロック図である。
【図１８】非冗長メモリと冗長メモリとが混在するＬＳＩの一般的なメモリ試験手順を説明するフローチャートである。
【図１９】一般的な不良判定用メモリ試験パターンの一例を説明するフローチャートである。
【図２０】一般的なメモリＢＩＳＴ回路を有するＬＳＩの構成を示すブロック図である。
【図２１】冗長メモリを試験対象として含むＬＳＩの構成を示すブロック図である。
【発明を実施するための形態】
【００３０】
以下、図面を参照して実施の形態を説明する。
〔１〕冗長メモリ
まず、図１６（Ａ）〜図１６（Ｃ）を参照しながら、本実施形態で試験対象／修復対象となる冗長メモリの構成について詳細に説明する。図１６（Ａ）〜図１６（Ｃ）は冗長メモリの回路構成を示すもので、図１６（Ａ）はロウ（Row）冗長タイプの冗長メモリ回路構成を示す図、図１６（Ｂ）はコラム（Column）冗長タイプの冗長メモリ回路構成を示す図、図１６（Ｃ）はロウ＋コラム冗長タイプの冗長メモリ回路構成を示す図である。
【００３１】
冗長メモリは、通常のメモリセルのほかに、スペアのメモリセルを有する。冗長メモリの回路構成は、スペアのメモリセルの配置や置き換え単位に依って異なる。
図１６（Ａ）に示すように、ロウ冗長タイプの冗長メモリでは、ビット毎に、アドレスに対応するｍ×ｎ個（図中７×４個）の通常メモリセルと、複数組のロウ単位（図中２組４個）のスペアメモリセルとがそなえられている。このようなロウ冗長タイプの冗長メモリでは、不良の発生したメモリセルのロウアドレスが、不良位置情報として取得される。メモリセルの不良が発生した場合、不良の発生したメモリセルが、ロウ単位でスペアメモリセルに置き換えられる。ただし、図１６（Ａ）に示す例では、３以上の異なるロウでメモリセルの不良が発生した場合、スペアメモリセルが足りなくなるため、不良の修復が不可能であると判定される。
【００３２】
図１６（Ｂ）に示すように、コラム冗長タイプの冗長メモリでは、ビット毎に、アドレスに対応するｍ×ｎ個（図中７×４個）の通常メモリセルと、複数組のコラム単位（図中２組７個）のスペアメモリセルとがそなえられている。このようなコラム冗長タイプの冗長メモリでは、不良の発生したメモリセルのコラムアドレスが、不良位置情報として取得される。メモリセルの不良が発生した場合、不良の発生したメモリセルが、コラム単位でスペアメモリセルに置き換えられる。ただし、図１６（Ｂ）に示す例では、３以上の異なるコラムでメモリセルの不良が発生した場合、スペアメモリセルが足りなくなるため、不良の修復が不可能であると判定される。
【００３３】
図１６（Ｃ）に示すように、ロウ＋コラム冗長タイプの冗長メモリでは、ビット毎に、アドレスに対応するｍ×ｎ個（図中７×４個）の通常メモリセルと、１組以上のロウ単位（図中１組４個）のスペアメモリセルと、１組以上のコラム単位（図中１組７個）のスペアメモリセルとがそなえられている。このようなロウ＋コラム冗長タイプの冗長メモリでは、不良の発生したメモリセルのアドレス（ロウアドレス＋コラムアドレス）が、不良位置情報として取得される。メモリセルの不良が発生した場合、不良の発生したメモリセルが、ロウ単位またはコラム単位でスペアメモリセルに置き換えられる。ただし、図１６（Ｂ）に示す例では、３以上の異なるセル行／セル列でメモリセルの不良が発生した場合、スペアメモリセルが足りなくなるため、不良の修復が不可能であると判定される。
【００３４】
〔２〕冗長メモリと非冗長メモリとが混在する場合の一般的なメモリ試験手順
図１７および図１８を参照しながら、冗長メモリと非冗長メモリとが混在するＬＳＩの一般的なメモリ試験手順について説明する。図１７は、非冗長メモリおよび冗長メモリが混在するＬＳＩの構成を示すブロック図、図１８は、非冗長メモリと冗長メモリとが混在するＬＳＩの一般的なメモリ試験手順を説明するフローチャートである。
【００３５】
図１７に示すように、一般的なＬＳＩ１００Ｂには、複数のメモリが搭載され、非冗長メモリ１０１および冗長メモリ１０１Ａが混在している。このように非冗長メモリ１０１と冗長メモリ１０１Ａとが混在するＬＳＩ１００Ｂにおいて、各非冗長メモリ１０１には上述したメモリＢＩＳＴ回路１１０がそなえられるとともに、各冗長メモリ１０１Ａには上述したメモリＢＩＳＴ回路１１０，不良位置情報取得回路１２０およびＦＵＳＥ１３０がそなえられる。
【００３６】
このようなＬＳＩ１００Ｂにおける、非冗長メモリ１０１および冗長メモリ１０１Ａの一般的な試験手順について、図１８に示すフローチャート（ステップＳ１〜Ｓ９）に従って説明する。
まず、冗長メモリ１０１Ａの試験および修復が実行される（ステップＳ１〜Ｓ６）。つまり、各冗長メモリ１０１Ａの不良判定試験が、メモリＢＩＳＴ回路１１０により、図１９を参照しながら後述する不良判定用メモリ試験パターンを用いて実行される。そして、不良位置情報取得回路１２０により、冗長メモリ１０１Ａにおいて不良の発生した故障位置（アドレス等）が、不良位置情報として取得される（ステップＳ１）。
【００３７】
冗長メモリ１０１Ａにおいて不良が発生した場合（ステップＳ２の「不良あり」ルート）、その不良を修復可能であるか否かが、図１６（Ａ）〜図１６（Ｃ）を参照しながら前述したように判定される（ステップＳ３）。修復が可能である場合（ステップＳ３の「修復可能」ルート）、不良位置情報から修復情報が生成され、生成された修復情報がＦＵＳＥ１３０に書き込まれ、故障位置のメモリセルがスペアのメモリセルに置き換えられ、故障メモリセルの修復が実行される（ステップＳ４）。修復が不可能である場合（ステップＳ３の「修復不可能」ルート）、本ＬＳＩ１００Ｂは不良品（ＮＧ）であると判定され（ステップＳ６）、試験を終了する。
【００３８】
冗長メモリ１０１Ａにおいて不良が発生しなかった場合（ステップＳ２の「不良なし」ルート）、もしくは、ステップＳ４で修復が実行された後、全ての冗長メモリ１０１Ａに対し処理を終了したか否かが判定される（ステップＳ５）。全ての冗長メモリ１０１Ａに対し処理を終了していない場合（ステップＳ５のＮＯルート）、ステップＳ１の処理に戻り未処理の冗長メモリ１０１Ａに対し上述と同様の処理が実行される。
【００３９】
全ての冗長メモリ１０１Ａに対し処理を終了した場合（ステップＳ５のＹＥＳルート）、全てのメモリ１０１，１０１Ａの試験が実行される（ステップＳ６〜Ｓ９）。つまり、各メモリ１０１または１０１Ａの不良判定試験が、メモリＢＩＳＴ回路１１０により、図１９を参照しながら後述する不良判定用メモリ試験パターンを用いて実行される（ステップＳ７）。
【００４０】
メモリ１０１または１０１Ａにおいて不良が発生した場合（ステップＳ８の「不良あり」ルート）、本ＬＳＩ１００Ｂは不良品（ＮＧ）であると判定され（ステップＳ６）、試験を終了する。一方、メモリ１０１または１０１Ａにおいて不良が発生しなかった場合（ステップＳ８の「不良なし」ルート）、全てのメモリ１０１，１０１Ａに対し処理を終了したか否かが判定される（ステップＳ９）。全てのメモリ１０１，１０１Ａに対し処理を終了していない場合（ステップＳ９のＮＯルート）、ステップＳ７の処理に戻り未処理のメモリ１０１または１０１Ａに対し上述と同様の処理が実行される。
【００４１】
〔３〕不良判定用メモリ試験パターン
ここで、メモリの試験に際しては用いられる一般的な不良判定用メモリ試験パターンの一例について、図１９に示すフローチャート（ステップＡ０〜Ａ９）に従って説明する。まず、試験対象のメモリに対し、アドレスＸに、Ｘ＝０，１，…，Ｎ−１の順に“０”が書き込まれる（ステップＡ０）。全てのアドレス０〜Ｎ−１に“０”を書き込んだ後、Ｘ＝０，１，…，Ｎ−１の順に、アドレスＸからデータが読み出され期待値０と比較されるとともにアドレスＸに“１”が書き込まれる（ステップＡ１，Ａ２）。
【００４２】
全てのアドレス０〜Ｎ−１に“１”を書き込んだ後、Ｘ＝０，１，…，Ｎ−１の順に、アドレスＸからデータが読み出され期待値１と比較されるとともにアドレスＸに“０”が書き込まれる（ステップＡ３，Ａ４）。全てのアドレス０〜Ｎ−１に“０”を書き込んだ後、逆の順序つまりＸ＝Ｎ−１，Ｎ−２，…，１，０の順に、アドレスＸからデータが読み出され期待値０と比較されるとともにアドレスＸに“１”が書き込まれる（ステップＡ５，Ａ６）。
【００４３】
全てのアドレス０〜Ｎ−１に“１”を書き込んだ後、Ｘ＝Ｎ−１，Ｎ−２，…，１，０の順に、アドレスＸからデータが読み出され期待値１と比較されるとともにアドレスＸに“０”が書き込まれる（ステップＡ７，Ａ８）。全てのアドレス０〜Ｎ−１に“０”を書き込んだ後、Ｘ＝０，１，…，Ｎ−１の順に、アドレスＸからデータが読み出され期待値０と比較され（ステップＡ９）、試験を終了する。
【００４４】
このような不良判定用メモリ試験パターンでは、試験対象のメモリの各アドレスに対し複数回の比較が行なわれ複数の比較結果が得られる。前述した通り、あるアドレスのメモリセルに不良が発生している場合、当該アドレスに対する複数回の比較によって得られた複数の比較結果は、全てが不一致になることもあるが、一部のみが不一致で他の比較結果は一致を示すこともある。
【００４５】
したがって、試験対象のメモリの各アドレスでの比較結果を他のメモリの同一アドレスに書き込む際、他のメモリの当該アドレスに既に比較結果が書き込まれている場合には、既に書き込まれている比較結果に、新たな比較結果が上書きされる。このため、上述のように比較結果の一部のみが不一致で他の比較結果が一致を示す場合に、他のメモリのアドレスに最後に上書きされた比較結果が一致を示していると、以前の不一致を示す比較結果が消えてしまい、試験対象のメモリにおける不良位置情報を取得できなくなる。
【００４６】
これに対処すべく、前回までの比較結果を読み出して新たな比較結果と統合した結果を他のメモリに書き込むことも考えられるが、この場合、試験用回路に新たな追加すべき回路が大きくなってしまう。また、上述のような統合を行なう場合、連続して読出および比較を行なうメモリ試験（図１９のステップＡ９参照）に対応できない。
また、冗長メモリの不良位置情報を取得すべく不良判定試験を行なう場合（図１８のステップＳ１）、図１９に示すような不良判定用メモリ試験パターンを簡略化して用いることも考えられる。しかし、不良判定用メモリ試験パターンを簡略化すると、不良判定用メモリ試験パターンでしか検出できない不良を見逃す場合がある。このような不良の見逃しが発生すると、故障メモリセルの修復に失敗するおそれがある。
【００４７】
〔４〕実施形態
〔４−１〕第１実施形態
図１〜図３を参照しながら、第１実施形態の試験装置を含む集積回路としてのＬＳＩ１Ａの構成について説明する。図１は第１実施形態の試験装置を含むＬＳＩ１Ａの構成を示すブロック図、図２は図１に示すＬＳＩ１Ａにおける不良位置情報取得回路５０Ａの詳細構成を示すブロック図、図３は図１および図２に示すＬＳＩ１Ａの詳細構成を示すブロック図である。
【００４８】
図１に示すように、第１実施形態のＬＳＩ１Ａには、試験対象の非冗長メモリ１０および冗長メモリ３０がそなえられる。非冗長メモリ１０は、スペアのメモリセルをもたないものであり、冗長メモリ３０は、スペアのメモリセルをもつ図１６（Ａ）〜図１６（Ｃ）のいずれかに示すタイプのものである。以下に説明する第１〜第６実施形態において、冗長メモリ３０は、ロウ＋コラム冗長タイプとする。また、第１実施形態のＬＳＩ１Ａには、非冗長メモリ１０用のメモリＢＩＳＴ回路２０，冗長メモリ３０用のメモリＢＩＳＴ回路４０，不良位置情報取得回路５０ＡおよびＦＵＳＥ６０がそなえられている。
【００４９】
非冗長メモリ１０用のメモリＢＩＳＴ回路２０は、図３に示すように、図２０に示した既存のメモリＢＩＳＴ回路１１０と同様、試験信号生成回路２１，比較回路２２および比較結果記憶回路２３を有している。
試験信号生成回路（第２生成部）２１は、非冗長メモリ１０用のテストパターンと期待値ＥＲＤ１と記憶指示ＳＥＮ１とを生成する。
【００５０】
非冗長メモリ１０用のテストパターンは、後述する不良位置情報取得回路５０Ａのセレクタ５３ａ〜５３ｃを介して試験対象の非冗長メモリ１０に与えられる入力信号で、具体的には、読出／書込指示ＲＷ１，アドレスＡＤＲ１，書込データＷＤ１である。
期待値ＥＲＤ１は、上記テストパターンを非冗長メモリ１０に与えた際に非冗長メモリ１０から出力されるべきデータの期待値であり、比較回路２２に与えられる。
記憶指示ＳＥＮ１は、比較回路２２による比較結果を、比較結果記憶回路２３に記憶させるタイミングを指示する信号である。
【００５１】
比較回路（第２比較部）２２は、試験信号生成回路２１によって生成された期待値ＥＲＤ１と、上記テストパターンを非冗長メモリ１０に与えた際に非冗長メモリ１０から出力されるデータ（即ち、読出データＲＤ[0:b-1]）とを比較する。比較回路２２は、期待値ＥＲＤ１と読出データＲＤとが一致した場合に例えば“０”を、不一致の場合に例えば“１”を比較結果ＣＭＰ１として出力する。非冗長メモリ１０の試験に際しては、図１９に示すような不良判定用メモリ試験パターンを用い試験信号生成回路２１によってテストパターンが生成され、比較回路２２では、各テストパターンについて比較が行なわれる。
【００５２】
比較結果記憶回路２３は、試験信号生成回路２１からの記憶指示ＳＥＮ１に従って、比較回路２２からの比較結果ＣＭＰ１を記憶する。より具体的に、比較結果記憶回路２３は、比較回路２２によって得られた複数回の比較結果のうち一回でも不一致があったか否かを記憶する。例えば、比較結果記憶回路２３は、比較回路２２によって得られた複数回の比較結果のうち一回でも不一致があった場合には“１”を比較結果として記憶する一方、一回も不一致がない場合には“０”を比較結果として記憶する。
【００５３】
なお、比較結果記憶回路２３は、比較回路２２からの比較結果ＣＭＰ１を常時取り込む必要はなく、試験信号生成回路２１からの記憶指示ＳＥＮ１が立ち上がったタイミングで、比較回路２２からの比較結果ＣＭＰ１を記憶する。つまり、比較回路２２は、読出指示に応じて非冗長メモリ１０から読出データＲＤを読み出すサイクルの、次のサイクルで比較を実行する。したがって、上記次のサイクルで比較回路２２からの比較結果ＣＭＰ１が比較結果記憶回路２３に取り込まれるように、試験信号生成回路２１は、記憶指示ＳＥＮ１を生成する。
【００５４】
非冗長メモリ１０の試験を完了すると、非冗長メモリ１０用のメモリＢＩＳＴ回路２０に接続されるＬＳＩテスタ２００は比較結果記憶回路２３における比較結果を読み出す。ＬＳＩテスタ２００は、読み出された比較結果が「一回でも不一致がある」場合には非冗長メモリ１０に不良があると判定し、試験対象のＬＳＩ１Ａを不良品と判定する。
【００５５】
一方、ＬＳＩテスタ２００は、読み出された比較結果が「一回も不一致がない」場合には試験対象の非冗長メモリ１０に不良がないと判定する。このように不良がないことを補償された非冗長メモリ１０は、後述するように、冗長メモリ３０の試験時における比較結果の記憶部として用いられる。このとき、メモリＢＩＳＴ回路２０（試験信号生成回路２１）は、冗長メモリ３０の試験時における比較結果を非冗長メモリ１０に書き込むのに先立って、非冗長メモリ１０の各メモリセルに初期値、例えば“０”を書き込む初期化部として機能する。
【００５６】
冗長メモリ３０用のメモリＢＩＳＴ回路４０は、図３に示すように、図２０に示した既存のメモリＢＩＳＴ回路１１０と同様、試験信号生成回路４１および比較回路４２を有している。
試験信号生成回路（第１生成部）４１は、冗長メモリ３０用のテストパターンと期待値ＥＲＤと記憶指示ＳＥＮとを生成する。
【００５７】
冗長メモリ３０用のテストパターンは、試験対象の冗長メモリ３０に与えられる入力信号で、具体的には読出／書込指示ＲＷ，アドレスＡＤＲ，書込データＷＤである。
期待値ＥＲＤは、上記テストパターンを冗長メモリ３０に与えた際に冗長メモリ３０から出力されるべきデータの期待値であり、比較回路４２に与えられる。
記憶指示ＳＥＮは、比較回路４２による比較結果を、非冗長メモリ１０に記憶させるタイミングを指示する信号である。
【００５８】
比較回路（第１比較部）４２は、試験信号生成回路４１によって生成された期待値ＥＲＤと、上記テストパターンを冗長メモリ３０に与えた際に冗長メモリ３０から出力されるデータ（即ち、読出データＲＤ）とを比較する。比較回路４２は、期待値ＥＲＤと読出データＲＤとが一致した場合に例えば“０”を、不一致の場合に例えば“１”を比較結果ＣＭＰとして出力する。冗長メモリ３０の試験に際しても、図１９に示すような不良判定用メモリ試験パターンを用い試験信号生成回路４１によってテストパターンが生成され、比較回路４２では、各テストパターンについて比較が行なわれる。
【００５９】
なお、冗長メモリ３０用のメモリＢＩＳＴ回路４０も、図２０に示した既存のメモリＢＩＳＴ回路１１０と同様に構成されており、試験信号生成回路４１は、既存のメモリＢＩＳＴ回路１１０の記憶指示ＳＥＮと同じタイミングで、記憶指示ＳＥＮを生成する。つまり、比較回路４２は、読出指示に応じて冗長メモリ３０から読出データＲＤを読み出すサイクルの、次のサイクルで比較を実行する。したがって、上記次のサイクルで比較回路４２からの比較結果ＣＭＰが、後述する不良位置情報取得回路５０Ａを介して記憶部（非冗長メモリ１０）に取り込まれるように、試験信号生成回路４１は、記憶指示ＳＥＮを生成する。記憶指示ＳＥＮは、“１”のとき比較結果ＣＭＰの非冗長メモリ１０への取り込みを指示する。
【００６０】
不良位置情報取得回路（書込制御部）５０Ａは、メモリＢＩＳＴ回路４０による冗長メモリ３０の試験時に不良が発生した場合、つまり比較回路４２による比較結果が不一致である場合、当該比較結果を、当該比較結果を得た冗長メモリ３０の位置情報に対応付けて非冗長メモリ１０に書き込む。一方、不良位置情報取得回路５０Ａは、比較回路４２の比較結果が一致である場合、当該比較結果の非冗長メモリ１０への書込を抑止する。
【００６１】
このとき、不良位置情報取得回路５０Ａは、比較回路４２の比較結果が不一致である場合、初期化処理によって非冗長メモリ１０に設定された前記初期値“０”と異なる値“１”を、当該比較結果として、当該比較結果を得た冗長メモリ３０の位置に対応する、非冗長メモリ１０の位置に書き込む。これにより、不良位置情報取得回路５０Ａは、当該比較結果を、当該比較結果を得た冗長メモリ３０の位置情報つまり不良位置情報（ロウ＋コラムアドレス）に対応付けて非冗長メモリ１０に書き込む。
【００６２】
より具体的に、第１実施形態の不良位置情報取得回路５０Ａでは、比較回路４２による、期待値ＥＲＤと、アドレスＡＤＲによって指定され冗長メモリ３０から読み出されたデータＲＤとの比較結果が不一致である場合に、アドレスＡＤＲに含まれるロウ＋コラムアドレスが、不良位置情報として抽出される。そして、非冗長メモリ１０の所定ビット（第１実施形態では０ビット目）における前記アドレスＡＤＲ（ロウ＋コラムアドレスＲＣＡ）に対応するメモリセルに、前記初期値“０”と異なる値“１”が書込データＷＤ[0]として書き込まれる。これにより、冗長メモリ３０のアドレスＡＤＲ（ロウ＋コラムアドレスＲＣＡ）におけるメモリセルにおいて、不良が発生したことが、非冗長メモリ１０に書き込まれ、冗長メモリ３０における不良位置情報が取得される。
【００６３】
上述のような機能を果たす第１実施形態の不良位置情報取得回路５０Ａは、図２に示すように、ＡＮＤゲート５１，ＦＦ（フリップフロップ）５２およびセレクタ５３ａ，５３ｂ，５３ｃ，５４ａ，５４ｂを有している。
ＡＮＤゲート５１は、冗長メモリ用メモリＢＩＳＴ回路４０の比較回路４２からの比較結果ＣＭＰと、同メモリＢＩＳＴ回路４０の試験信号生成回路４１からの記憶指示ＳＥＮとの論理積を出力する。前述した通り、比較結果ＣＭＰは、期待値ＥＲＤと読出データＲＤとが一致する場合に“０”となり、期待値ＥＲＤと読出データＲＤとが不一致の場合に“１”となる。また、記憶指示ＳＥＮは、比較結果ＣＭＰの非冗長メモリ１０への取り込みタイミングで“１”となり、それ以外で“０”となる。このため、ＡＮＤゲート５１の出力は、冗長メモリ３０で不良が発生して比較回路４２の比較結果ＣＭＰが“１”となり且つ記憶指示ＳＥＮが“１”となった場合に“１”となり、それ以外の場合は“０”となる。
【００６４】
ＦＦ５２は、メモリＢＩＳＴ回路４０（試験信号生成回路４１）からのアドレス情報ＲＣＡを、１サイクルの間、保持してから出力する。メモリＢＩＳＴ回路４０の比較回路４２は、読出指示に応じて冗長メモリ３０から読出データＲＤを読み出すサイクルの、次のサイクルで比較を実行する。このため、ＦＦ５２がアドレス情報ＲＣＡを１サイクルの間保持することにより、比較回路４２からの比較結果ＣＭＰの入力タイミングと比較結果ＣＭＰに対応するアドレス情報ＲＣＡとの同期がとられる。なお、アドレス情報ＲＣＡは、メモリＢＩＳＴ回路４０の試験信号生成回路４１によって生成されるアドレスＡＤＲの一部または全部であり、本実施形態ではロウ＋コラムアドレスである。
【００６５】
セレクタ５３ａ，５３ｂ，５３ｃは、それぞれ、試験時にＬＳＩ１Ａに接続されるＬＳＩテスタ２００からの不良位置情報取得モード指示信号ＦＧＭに応じて、２入力のうちの一方を選択する。不良位置情報取得モード指示信号ＦＧＭは、不良位置情報取得回路５０Ａに不良位置情報を取得させる場合に“１”となり、それ以外の場合、非冗長メモリ１０を不良位置情報取得時以外の接続先に接続させる場合に“０”となる。不良位置情報取得時以外の接続先としては、例えば図３に示すように、非冗長メモリ用メモリＢＩＳＴ回路２０が挙げられるが、非冗長メモリ用メモリＢＩＳＴ回路２０以外の回路が、セレクタ５３ａ，５３ｂ，５３ｃを介して非冗長メモリ１０に接続されてもよい。
【００６６】
セレクタ５３ａは、指示信号ＦＧＭが“０”のとき、例えば図３に示すように、非冗長メモリ用メモリＢＩＳＴ回路２０からのアドレスＡＤＲ１を選択しアドレスＡＤＲとして非冗長メモリ１０へ出力する。一方、セレクタ５３ａは、指示信号ＦＧＭが“１”のとき、後述するセレクタ５４ａからのアドレス情報を選択しアドレスＡＤＲとして非冗長メモリ１０へ出力する。
【００６７】
セレクタ５３ｂは、指示信号ＦＧＭが“０”のとき、例えば図３に示すように、非冗長メモリ用メモリＢＩＳＴ回路２０からの読出／書込指示ＲＷ１を選択し読出／書込指示ＲＷとして非冗長メモリ１０へ出力する。一方、セレクタ５３ｂは、指示信号ＦＧＭが“１”のとき、後述するセレクタ５４ｂからの読出／書込指示を選択し読出／書込指示ＲＷとして非冗長メモリ１０へ出力する。
【００６８】
セレクタ５３ｃは、指示信号ＦＧＭが“０”のとき、例えば図３に示すように、非冗長メモリ用メモリＢＩＳＴ回路２０からの書込データＷＤ１を選択し書込データＷＤ[0:b-1]として非冗長メモリ１０へ出力する。一方、セレクタ５３ｃは、指示信号ＦＧＭが“１”のとき、ＡＮＤゲート５１からの比較結果ＣＭＰを選択し０ビット目の書込データＷＤ[0]として非冗長メモリ１０へ出力する。
【００６９】
セレクタ５４ａ，５４ｂは、それぞれ、試験時にＬＳＩ１Ａに接続されるＬＳＩテスタ２００からの不良位置情報読出モード指示信号ＦＲＭに応じて、２入力のうちの一方を選択する。不良位置情報読出モード指示信号ＦＲＭは、非冗長メモリ１０から不良位置情報を読み出す場合に“０”となり、非冗長メモリ１０に不良位置情報を書き込む場合に“１”となる。
【００７０】
セレクタ５４ａは、指示信号ＦＲＭが“０”のとき、ＬＳＩテスタ２００によって指定される不良位置情報読出アドレスＦＲＡを選択しアドレス情報としてセレクタ５３ａに出力する。一方、セレクタ５４ａは、指示信号ＦＲＭが“１”のとき、ＦＦ５２からのアドレス情報ＲＣＡを選択しアドレス情報としてセレクタ５３ａに出力する。
セレクタ５４ｂは、指示信号ＦＲＭが“０”のとき、この指示信号ＦＲＭ＝０を選択し読出／書込指示としてセレクタ５３ｂに出力する。一方、セレクタ５４ｂは、指示信号ＦＲＭが“１”のとき、ＡＮＤゲート５１からの比較結果ＣＭＰを選択し読出／書込指示としてセレクタ５３ｂに出力する。
【００７１】
なお、図２や図３において、ａは冗長メモリ３０のアドレス本数、ｂはビット数、ａ′は冗長メモリ３０のロウ＋コラムアドレスの本数を示している。また、読出／書込指示ＲＷは、“０”のとき、非冗長メモリ１０からの読出（Read）を指示する一方、“１”のとき、非冗長メモリ１０への書込（Write）を指示する。
【００７２】
さらに、指示信号ＦＧＭ＝１かつ指示信号ＦＲＭ＝０の場合、非冗長メモリ１０にはｂ読出指示ＲＷ＝０とＬＳＩテスタ２００からの不良位置情報読出アドレスＦＲＡとが入力される。したがって、非冗長メモリ１０から、アドレスＦＲＡの０ビット目の値が読出データＲＤ[0]としてＬＳＩテスタ２００に出力される。このとき、読出データＲＤ[0]が“１”の場合、冗長メモリ３０におけるアドレスＦＲＡのメモリセルに不良があると判定される一方、読出データＲＤ[0]が“０”の場合、冗長メモリ３０におけるアドレスＦＲＡのメモリセルに不良はないと判定される。つまり、読出データＲＤ[0]＝１となるアドレスは、冗長メモリ３０の不良位置情報である。
【００７３】
ＦＵＳＥ（不揮発性記憶素子）６０は、非冗長メモリ１０に記憶された比較結果ＣＭＰおよび不良位置情報に基づいて特定される故障位置のメモリセルを、スペアのメモリセルに置き換える修復部として機能するものである。なお、ＦＵＳＥ６０は、図２１を参照しながら前述したＦＵＳＥ１３０と同様に構成されており、電源オフ後も情報を記憶可能な素子で、外部からの物理的な操作もしくはＬＳＩ内部の電気的な操作によって切り換えられ、故障位置のメモリセルをスペアのメモリセルに置き換えることが可能になっている。
【００７４】
次に、図４に示すフローチャート（ステップＳ１１〜Ｓ２０）に従って、図１〜図３に示すＬＳＩ１Ａのメモリ試験手順について説明する。
まず、非冗長メモリ１０についての試験が、メモリＢＩＳＴ回路２０を用いて実行される（ステップＳ１１）。このとき、ＬＳＩテスタ２００からの指示信号ＦＧＭが“０”に設定される。これにより、セレクタ５３ａを介して、メモリＢＩＳＴ回路２０からのアドレスＡＤＲ１がアドレスＡＤＲとして非冗長メモリ１０へ出力される。また、セレクタ５３ｂを介して、メモリＢＩＳＴ回路２０からの読出／書込指示ＲＷ１が読出／書込指示ＲＷとして非冗長メモリ１０へ出力される。さらに、セレクタ５３ｃを介して、メモリＢＩＳＴ回路２０からの書込データＷＤ１が書込データＷＤ[0:b-1]として非冗長メモリ１０へ出力される。
【００７５】
この状態で、非冗長メモリ１０の不良判定試験が、メモリＢＩＳＴ回路２０により、例えば図１９に示す不良判定用メモリ試験パターンを用いて実行される。
具体的には、ＬＳＩ１ＡにＬＳＩテスタ２００を接続した状態で、初期化後、試験信号生成回路２１がテストパターン，期待値ＥＲＤ１および記憶指示ＳＥＮ１を適宜生成することにより、非冗長メモリ１０の試験が実行される。そして、比較回路２２の比較結果ＣＭＰ１が比較結果記憶回路２３に記憶される。
【００７６】
非冗長メモリ１０の試験を完了すると、ＬＳＩテスタ２００は、比較結果記憶回路２３における比較結果を読み出す。ＬＳＩテスタ２００は、読み出された比較結果が「一回でも不一致がある」場合、非冗長メモリ１０に不良ありと判定し（ステップＳ１２の「不良あり」ルート）、試験対象のＬＳＩ１Ａは不良品（ＮＧ）であると判定され（ステップＳ１３）、試験を終了する。
【００７７】
一方、ＬＳＩテスタ２００は、読み出された比較結果が「一回も不一致がない」場合、非冗長メモリ１０には不良なしと判定し（ステップＳ１２の「不良なし」ルート）、メモリＢＩＳＴ回路２０（試験信号生成回路２１）を用いて、非冗長メモリ１０の各メモリセルに初期値“０”を書き込む初期化が実行される（ステップＳ１４）。
【００７８】
この後、ＬＳＩテスタ２００からの指示信号ＦＧＭが“１”に設定されるとともにＬＳＩテスタ２００からの指示信号ＦＲＭが“１”に設定される。これにより、ＦＦ５２およびセレクタ５４ａ，５３ａを介して、メモリＢＩＳＴ回路４０からのアドレス情報ＲＣＡ（ロウ＋コラムアドレス）がアドレスＡＤＲとして非冗長メモリ１０へ出力される。また、セレクタ５４ｂ，５３ｂを介して、ＡＮＤゲート５１の出力が読出／書込指示ＲＷとして非冗長メモリ１０へ出力される。さらに、セレクタ５３ｃを介して、ＡＮＤゲート５１からの比較結果ＣＭＰが書込データＷＤ[0]として非冗長メモリ１０へ出力される。
【００７９】
この状態で、冗長メモリ３０の不良判定試験が、メモリＢＩＳＴ回路４０により、例えば図１９に示す不良判定用メモリ試験パターンを用いて実行される（ステップＳ１５）。
具体的には、ＬＳＩ１ＡにＬＳＩテスタ２００を接続した状態で、試験信号生成回路４１がテストパターン，期待値ＥＲＤおよび記憶指示ＳＥＮを適宜生成することにより、冗長メモリ３０の試験が実行される。同時に、比較回路４２の比較結果ＣＭＰが、不良位置情報取得回路５０Ａを介し、当該比較結果ＣＭＰを得た冗長メモリ３０のアドレス情報ＲＣＡに対応付けて、不良がないことを補償され且つ初期値“０”を書き込まれた非冗長メモリ１０に書き込まれる。
【００８０】
このとき、不良位置情報取得回路５０Ａでは、比較回路４２の比較結果が不一致（不良あり）でＣＭＰ＝１が出力され、且つ、試験信号生成回路４１からの記憶指示ＳＥＮが“１”になった場合にのみ、ＡＮＤゲート５１の出力が“１”になる。ＡＮＤゲート５１の出力が“１”になると、セレクタ５４ｂ，５３ｂを介して書込指示ＲＷ＝１が非冗長メモリ１０へ出力される。また、当該比較結果を得た冗長メモリ３０のロウ＋コラムアドレスＲＣＡが、ＦＦ５２，セレクタ５４ａ，５３ａを介して非冗長メモリ１０のアドレスＡＤＲとして出力される。これに伴い、ＡＮＤゲート５１の出力“１”が、セレクタ５３ｃを介し、非冗長メモリ１０の０ビット目における、前記ロウ＋コラムアドレスＲＣＡに対応するメモリセルに、書込データＷＤ[0]として書き込まれる。これにより、冗長メモリ３０のアドレスＡＤＲ（ロウ＋コラムアドレスＲＣＡ）におけるメモリセルに不良が発生したことが、非冗長メモリ１０に書き込まれ、冗長メモリ３０における不良位置情報が取得される。
【００８１】
一方、不良位置情報取得回路５０Ａでは、比較回路４２の比較結果が一致（不良なし）でＣＭＰ＝０が出力される場合、試験信号生成回路４１からの記憶指示ＳＥＮの値にかかわらず、ＡＮＤゲート５１の出力が“０”になる。ＡＮＤゲート５１の出力が“０”になると、セレクタ５４ｂ，５３ｂを介して読出指示ＲＷ＝０が非冗長メモリ１０へ出力される。これにより、比較結果ＣＭＰとして“０”が非冗長メモリ１０に書き込まれることが抑止される。
【００８２】
冗長メモリ３０の不良判定試験を終了すると、ＬＳＩテスタ２００からの指示信号ＦＧＭが“１”に設定されるとともにＬＳＩテスタ２００からの指示信号ＦＲＭが“０”に設定される。これにより、セレクタ５４ａ，５３ａを介して、ＬＳＩテスタ２００によって指定される不良位置情報読出アドレスＦＲＡがアドレスＡＤＲとして非冗長メモリ１０へ出力される。また、セレクタ５４ｂ，５３ｂを介して、指示信号ＦＲＭの値“０”つまり読出指示ＲＷ＝０が非冗長メモリ１０へ出力される。これに伴い、非冗長メモリ１０から、アドレスＦＲＡの０ビット目の値が読出データＲＤ[0]としてＬＳＩテスタ２００に出力される（ステップＳ１６）。このとき、前述した通り、読出データＲＤ[0]が“１”の場合、冗長メモリ３０におけるアドレスＦＲＡのメモリセルに不良があると判定される一方、読出データＲＤ[0]が“０”の場合、冗長メモリ３０におけるアドレスＦＲＡのメモリセルに不良はないと判定される。
【００８３】
非冗長メモリ１０から不良位置情報を読み出した結果、冗長メモリ３０において不良が発生していない場合（ステップＳ１７の「不良なし」ルート）、本ＬＳＩ１Ａは良品であると判定され（ステップＳ２０）、試験を終了する。一方、非冗長メモリ１０から不良位置情報を読み出した結果、冗長メモリ３０において不良が発生している場合（ステップＳ１７の「不良あり」ルート）、その不良を修復可能であるか否かが、図１６（Ａ）〜図１６（Ｃ）を参照しながら前述したように判定される（ステップＳ１８）。修復が可能である場合（ステップＳ１８の「修復可能」ルート）、不良位置情報から修復情報が生成され、生成された修復情報がＦＵＳＥ６０に書き込まれ、故障位置のメモリセルがスペアのメモリセルに置き換えられ、故障メモリセルの修復が実行される（ステップＳ１９）。修復が不可能である場合（ステップＳ１８の「修復不可能」ルート）、本ＬＳＩ１Ａは不良品（ＮＧ）であると判定され（ステップＳ１３）、試験を終了する。
【００８４】
上述した第１実施形態の試験装置を含むＬＳＩ１Ａによれば、冗長メモリ３０について得られる比較結果が不一致（不良あり）である場合にのみ、その旨を示す値“１”が、非冗長メモリ１０において、冗長メモリ３０で不良の発生したアドレスに対応するアドレスのメモリセルに書き込まれる。また、比較結果が一致（不良なし）である旨を示す値“０”を非冗長メモリ１０に書き込む動作は抑止されるため、一旦、不良を示す値“１”を書き込まれると、その値“１”が“０”によって上書きされることはない。
【００８５】
また、非冗長メモリ１０には初期値“０”が設定されており、冗長メモリ３０について得られる比較結果が一致（不良なし）である場合には、非冗長メモリ１０に対する書込は何ら行なわれない。このため、非冗長メモリ１０において、冗長メモリ３０で不良の発生しなかったアドレスに対応するアドレスのメモリセルには、初期値“０”が維持され続ける。
【００８６】
したがって、例えば図１９に示す不良判定用メモリ試験パターンを用いて不良位置情報を確実に取得することが可能になる。つまり、各アドレスに対して読出データと期待値との比較を複数回行なう場合でも、適切な比較結果（一度でも不一致があったか否か）を確実に取得することが可能になる。これにより、ＬＳＩ１Ａ上の冗長メモリ３０の試験に際し、冗長メモリ３０における不良発生位置を確実に取得できるので、冗長メモリ３０における故障位置のメモリセルを特定し、故障位置のメモリセルをスペアのメモリセルに置き換えて冗長メモリ３０を確実に修復することができる。
【００８７】
また、第１実施形態の試験装置を含むＬＳＩ１Ａによれば、不良位置情報の取得を行なう必要が無い非冗長メモリ１０について不良がないことを補償する試験を行ない、不良がないことを補償された非冗長メモリ１０を用いて冗長メモリ３０の試験および不良位置情報の取得が行なわれる。このため、ＬＳＩ１Ａ上に搭載された非冗長メモリ１０を用いて冗長メモリ３０の不良位置情報の取得が行なわれるので、不良位置情報の取得に際し、ＬＳＩテスタ２００などＬＳＩ外部の回路に不良位置情報を格納する必要がなくなる。したがって、ＬＳＩ１Ａ上においてＬＳＩテスタ２００のスペックを超えるクロック周波数で試験を行なう場合の、不良位置情報の取得にも対応することが可能になる。これにより、高いクロック周波数でなければ出現しないメモリ不良にも対応することができる。
【００８８】
〔４−２〕第２実施形態
図５および図６を参照しながら、第２実施形態の試験装置を含む集積回路としてのＬＳＩ１Ｂの構成について説明する。図５は第２実施形態の試験装置を含むＬＳＩ１Ｂの構成を示すブロック図、図６は図５に示すＬＳＩ１Ｂにおける不良位置情報取得回路５０Ｂの詳細構成を示すブロック図である。なお、図中、既述の符号と同一の符号は、同一もしくはほぼ同一の部分を示しているので、その説明は省略する。
【００８９】
図５に示すように、第２実施形態のＬＳＩ１Ｂにおいては、２つの非冗長メモリ１０−１，１０−２と第１実施形態と同様の冗長メモリ３０とがそなえられる。２つの非冗長メモリ１０−１，１０−２は、いずれも第１実施形態の非冗長メモリ１０と同様に構成される。また、第２実施形態のＬＳＩ１Ｂには、非冗長メモリ１０−１用のメモリＢＩＳＴ回路２０−１と、非冗長メモリ１０−２用のメモリＢＩＳＴ回路２０−２と、第１実施形態と同様のメモリＢＩＳＴ回路４０と、不良位置情報取得回路５０Ｂと、第１実施形態と同様のＦＵＳＥ６０とがそなえられる。２つのメモリＢＩＳＴ回路２０−１および２０−２は、いずれも第１実施形態のメモリＢＩＳＴ回路２０と同様に構成されている。
【００９０】
不良位置情報取得回路（書込制御部）５０Ｂは、比較回路４２の比較結果が不一致である場合、当該比較結果を得た冗長メモリ３０のアドレス情報ＲＣＡ（ロウ＋コラムアドレス）の一部に応じて２つの非冗長メモリ１０−１，１０−２のうちの一つを選択する。そして、不良位置情報取得回路５０Ｂは、選択した非冗長メモリ１０−１または１０−２の所定ビット（第２実施形態では０ビット目）における前記アドレス情報ＲＣＡ（ロウ＋コラムアドレス）に対応するメモリセルに、前記初期値“０”と異なる値“１”を書込データＷＤ[0]として書き込む。これにより、不良位置情報取得回路５０Ｂは、当該比較結果を、当該比較結果を得た冗長メモリ３０の位置情報つまり不良位置情報（ロウ＋コラムアドレス）に対応付けて非冗長メモリ１０−１または１０−２に書き込む。
【００９１】
上述のような機能を果たす第２実施形態の不良位置情報取得回路５０Ｂは、図６に示すように、第１実施形態と同様のＡＮＤゲート５１およびＦＦ５２を有するほか、セレクタ５３ａ−１，５３ｂ−１，５３ｃ−１，５４ａ−１，５４ｂ−１と、セレクタ５３ａ−２，５３ｂ−２，５３ｃ−２，５４ａ−２，５４ｂ−２と、反転素子付きＡＮＤゲート５５ａおよびＡＮＤゲート５５ｂとを有している。
【００９２】
セレクタ５３ａ−１，５３ｂ−１，５３ｃ−１，５４ａ−１，５４ｂ−１は、非冗長メモリ１０−１用にそなえられ、それぞれ第１実施形態のセレクタ５３ａ，５３ｂ，５３ｃ，５４ａ，５４ｂと同様の機能を果たすもので、その詳細な説明は省略する。また、セレクタ５３ａ−２，５３ｂ−２，５３ｃ−２，５４ａ−２，５４ｂ−２は、非冗長メモリ１０−２用にそなえられ、それぞれ第１実施形態のセレクタ５３ａ，５３ｂ，５３ｃ，５４ａ，５４ｂと同様の機能を果たすもので、その詳細な説明は省略する。
【００９３】
反転素子付きＡＮＤゲート５５ａは、ＦＦ５２からのａ′ビットのアドレス情報ＲＣＡの１ビット（例えば最上位ビット）の反転値と、ＡＮＤゲート５１の出力との論理積を出力する。つまり、反転素子付きＡＮＤゲート５５ａは、アドレス情報ＲＣＡの最上位ビットが“０”である場合にのみ、比較結果が不一致であることを示す値ＣＭＰ＝１を書込指示ＲＷ＝１として出力し、それ以外の場合には読出指示ＲＷ＝０を出力する。
【００９４】
セレクタ５４ａ−１は、指示信号ＦＲＭが“０”のとき、ＬＳＩテスタ２００によって指定される不良位置情報読出アドレスＦＲＡを選択しアドレス情報としてセレクタ５３ａ−１に出力する。一方、セレクタ５４ａ−１は、指示信号ＦＲＭが“１”のとき、ＦＦ５２からのアドレス情報ＲＣＡのうちの上記最上位ビット以外のアドレス情報（ａ″（＝ａ′−１）本のアドレス）を選択しアドレス情報としてセレクタ５３ａ−１に出力する。
セレクタ５４ｂ−１は、指示信号ＦＲＭが“０”のとき、この指示信号ＦＲＭ＝０を選択し読出指示ＲＷ＝０としてセレクタ５３ｂ−１に出力する。一方、セレクタ５４ｂ−１は、指示信号ＦＲＭが“１”のとき、反転素子付きＡＮＤゲート５５ａの出力を選択し読出／書込指示ＲＷとしてセレクタ５３ｂ−１に出力する。
【００９５】
ＡＮＤゲート５５ｂは、ＦＦ５２からのａ′ビットのアドレス情報ＲＣＡの１ビット（例えば最上位ビット）の値と、ＡＮＤゲート５１の出力との論理積を出力する。つまり、ＡＮＤゲート５５ｂは、アドレス情報ＲＣＡの最上位ビットが“１”である場合にのみ、比較結果が不一致であることを示す値ＣＭＰ＝１を書込指示ＲＷ＝１として出力し、それ以外の場合には読出指示ＲＷ＝０を出力する。
【００９６】
セレクタ５４ａ−２は、指示信号ＦＲＭが“０”のとき、ＬＳＩテスタ２００によって指定される不良位置情報読出アドレスＦＲＡを選択しアドレス情報としてセレクタ５３ａ−２に出力する。一方、セレクタ５４ａ−２は、指示信号ＦＲＭが“１”のとき、ＦＦ５２からのアドレス情報ＲＣＡのうちの上記最上位ビット以外のアドレス情報（ａ″本のアドレス）を選択しアドレス情報としてセレクタ５３ａ−２に出力する。
セレクタ５４ｂ−２は、指示信号ＦＲＭが“０”のとき、この指示信号ＦＲＭ＝０を選択し読出指示ＲＷ＝０としてセレクタ５３ｂ−２に出力する。一方、セレクタ５４ｂ−２は、指示信号ＦＲＭが“１”のとき、ＡＮＤゲート５５ｂの出力を選択し読出／書込指示ＲＷとしてセレクタ５３ｂ−２に出力する。
【００９７】
上述のごとく構成された第２実施形態のＬＳＩ１Ｂのメモリ試験は、図４に示すフローチャート（ステップＳ１１〜Ｓ２０）に従って、第１実施形態と同様に行なわれる。
ただし、第２実施形態のＬＳＩ１Ｂでは、ステップＳ１５において、ＦＦ５２からのアドレス情報ＲＣＡの最上位ビットが“０”である場合、比較結果が不一致であることを示す値ＣＭＰ＝１が、書込指示ＲＷ＝１として非冗長メモリ１０−１へ出力される。このとき、ＦＦ５２からのアドレス情報ＲＣＡのうちの上記最上位ビット以外のアドレス情報（ａ″本のアドレス）が非冗長メモリ１０−１へアドレスＡＤＲとして出力される。これに伴い、ＡＮＤゲート５１の出力“１”が、非冗長メモリ１０−１の０ビット目における、当該ａ″本のアドレスＡＤＲに対応するメモリセルに、書込データＷＤ[0]として書き込まれる。これにより、冗長メモリ３０のアドレスＡＤＲ（ロウ＋コラムアドレスＲＣＡ）におけるメモリセルに不良が発生したことが、非冗長メモリ１０−１に書き込まれ、冗長メモリ３０における不良位置情報が取得される。なお、ＦＦ５２からのアドレス情報ＲＣＡの最上位ビットが“０”である場合、ＡＮＤゲート５５ｂの出力は常に“０”となり、常に読出指示ＲＷ＝０が非冗長メモリ１０−２へ出力され、非冗長メモリ１０−２への比較結果の書込みが抑止される。
【００９８】
同様に、第２実施形態のＬＳＩ１Ｂでは、ステップＳ１５において、ＦＦ５２からのアドレス情報ＲＣＡの最上位ビットが“１”である場合、比較結果が不一致であることを示す値ＣＭＰ＝１が、書込指示ＲＷ＝１として非冗長メモリ１０−２へ出力される。このとき、ＦＦ５２からのアドレス情報ＲＣＡのうちの上記最上位ビット以外のアドレス情報（ａ″本のアドレス）が非冗長メモリ１０−２へアドレスＡＤＲとして出力される。これに伴い、ＡＮＤゲート５１の出力“１”が、非冗長メモリ１０−２の０ビット目における、当該ａ″本のアドレスＡＤＲに対応するメモリセルに、書込データＷＤ[0]として書き込まれる。これにより、冗長メモリ３０のアドレスＡＤＲ（ロウ＋コラムアドレスＲＣＡ）におけるメモリセルに不良が発生したことが、非冗長メモリ１０−２に書き込まれ、冗長メモリ３０における不良位置情報が取得される。なお、ＦＦ５２からのアドレス情報ＲＣＡの最上位ビットが“１”である場合、反転素子付きＡＮＤゲート５５ａの出力は常に“０”となり、常に読出指示ＲＷ＝０が非冗長メモリ１０−１へ出力され、非冗長メモリ１０−１への比較結果の書込みが抑止される。
【００９９】
上述した第２実施形態の試験装置を含むＬＳＩ１Ｂによれば、第１実施形態と同様の作用効果が得られる。
また、第２実施形態の試験装置を含むＬＳＩ１Ｂによれば、一つの冗長メモリ３０の不良位置情報を複数の非冗長メモリ１０に分けて記憶することができる。したがって、冗長メモリ３０のアドレス本数ａ′が、非冗長メモリ１０のアドレス本数ａ″よりも多い場合にも対応することができ、各冗長メモリ３０における不良発生位置を確実に取得できる。
【０１００】
〔４−３〕第３実施形態
図７および図８を参照しながら、第３実施形態の試験装置を含む集積回路としてのＬＳＩ１Ｃの構成について説明する。図７は第３実施形態の試験装置を含むＬＳＩ１Ｃの構成を示すブロック図、図８は図７に示すＬＳＩ１Ｃにおける不良位置情報取得回路５０Ｃの詳細構成を示すブロック図である。なお、図中、既述の符号と同一の符号は、同一もしくはほぼ同一の部分を示しているので、その説明は省略する。
【０１０１】
図７に示すように、第３実施形態のＬＳＩ１Ｃにおいては、データマスク機能付き非冗長メモリ１０′と、第１実施形態と同様の冗長メモリ３０とがそなえられる。また、第３実施形態のＬＳＩ１Ｃには、第１実施形態と同様のメモリＢＩＳＴ回路２０，４０およびＦＵＳＥ６０と、不良位置情報取得回路５０Ｃとがそなえられる。
データマスク機能付き非冗長メモリ１０′は、基本的に第１実施形態の非冗長メモリ１０と同様の構成を有しているが、複数ビットのうちの特定ビットにのみ書込を許可するデータマスク機能を有している。
【０１０２】
例えば図８に示すように、本実施形態の非冗長メモリ１０′には、複数ビットのうちの０ビット目および１ビット目へのデータ書込に際し、それぞれ、データマスクを行なうか否かを指示するデータマスク信号ＤＭ[0]およびＤＭ[1]が入力される。
データマスク信号ＤＭ[0]が“０”である場合、０ビット目のデータマスクを行なわず書込データＷＤ[0]を非冗長メモリ１０′の０ビット目に書き込み可能な状態になる。一方、データマスク信号ＤＭ[0]が“１”である場合、０ビット目のデータマスクが行なわれ書込データＷＤ[0]の非冗長メモリ１０′の０ビット目への書込が禁止される。
同様に、データマスク信号ＤＭ[1]が“０”である場合、１ビット目のデータマスクを行なわず書込データＷＤ[1]を非冗長メモリ１０′の１ビット目に書き込み可能な状態になる。一方、データマスク信号ＤＭ[1]が“１”である場合、１ビット目のデータマスクが行なわれ書込データＷＤ[1]の非冗長メモリ１０′の１ビット目への書込が禁止される。
【０１０３】
不良位置情報取得回路（書込制御部）５０Ｃは、比較回路４２の比較結果が不一致である場合、当該比較結果を得た冗長メモリ３０のアドレス情報ＲＣＡ（ロウ＋コラムアドレス）の一部に応じて非冗長メモリ１０′の０ビット目または１ビット目を選択する。非冗長メモリ１０′における０ビット目または１ビット目の選択は、上記データマスク機能を用いて行なわれる。そして、不良位置情報取得回路５０Ｃは、選択したビットにおける前記アドレス情報ＲＣＡ（ロウ＋コラムアドレス）に対応するメモリセルに、前記初期値“０”と異なる値“１”を書込データＷＤ[0]またはＷＤ[1]として書き込む。これにより、不良位置情報取得回路５０Ｃは、当該比較結果を、当該比較結果を得た冗長メモリ３０の位置情報つまり不良位置情報（ロウ＋コラムアドレス）に対応付けて非冗長メモリ１０′の０ビット目または１ビット目に書き込む。
【０１０４】
上述のような機能を果たす第３実施形態の不良位置情報取得回路５０Ｃは、図８に示すように、第１実施形態と同様のＡＮＤゲート５１，ＦＦ５２およびセレクタ５３ａ，５３ｂ，５３ｃ，５４ａ，５４ｂを有するほか、セレクタ５３ｄおよび反転素子５６を有している。
セレクタ５３ｄは、セレクタ５３ｃと並列的に設けられ、セレクタ５３ｃと同様、指示信号ＦＧＭが“０”のとき、非冗長メモリ用メモリＢＩＳＴ回路２０からの書込データを選択し非冗長メモリ１０′へ出力する。一方、セレクタ５３ｄは、指示信号ＦＧＭが“１”のとき、ＡＮＤゲート５１からの比較結果ＣＭＰを選択し１ビット目の書込データＷＤ[1]として非冗長メモリ１０′へ出力する。
【０１０５】
反転素子５６は、ＦＦ５２からのａ′ビットのアドレス情報ＲＣＡの１ビット（例えば最上位ビット）の値を反転し、その反転値をデータマスク信号ＤＭ[0]として非冗長メモリ１０′へ出力する。また、本実施形態では、ＦＦ５２からのａ′ビットのアドレス情報ＲＣＡの１ビット（例えば最上位ビット）の値は、データマスク信号ＤＭ[1]として非冗長メモリ１０′へ出力される。
また、第３実施形態のセレクタ５４ａは、指示信号ＦＲＭが“１”のとき、ＦＦ５２からのアドレス情報ＲＣＡのうちの上記最上位ビット以外のアドレス情報（ａ″（＝ａ′−１）本のアドレス）を選択しアドレス情報としてセレクタ５３ａに出力する。
【０１０６】
上述のごとく構成された第３実施形態のＬＳＩ１Ｃのメモリ試験は、図４に示すフローチャート（ステップＳ１１〜Ｓ２０）に従って、第１実施形態と同様に行なわれる。
ただし、第３実施形態のＬＳＩ１Ｃでは、ステップＳ１５において、ＦＦ５２からのアドレス情報ＲＣＡの最上位ビットが“０”である場合、データマスク信号ＤＭ[0]＝１およびＤＭ[1]＝０が非冗長メモリ１０′に入力される。これにより、非冗長メモリ１０′において、書込データＷＤ[0]の０ビット目への書込が禁止されると同時に書込データＷＤ[1]を１ビット目に書き込み可能な状態になる。
【０１０７】
この状態で、ＡＮＤゲート５１の出力が“１”になると、セレクタ５４ｂ，５３ｂを介して書込指示ＲＷ＝１が非冗長メモリ１０′へ出力される。このとき、ＦＦ５２からのアドレス情報ＲＣＡのうちの上記最上位ビット以外のアドレス情報（ａ″本のアドレス）が非冗長メモリ１０′へアドレスＡＤＲとして出力される。これに伴い、ＡＮＤゲート５１の出力“１”が、セレクタ５３ｄを介して、非冗長メモリ１０′の１ビット目における、当該ａ″本のアドレスＡＤＲに対応するメモリセルに、書込データＷＤ[1]として書き込まれる。これにより、冗長メモリ３０のアドレスＡＤＲ（ロウ＋コラムアドレスＲＣＡ）におけるメモリセルに不良が発生したことが、非冗長メモリ１０′の１ビット目に書き込まれ、冗長メモリ３０における不良位置情報が取得される。
【０１０８】
なお、ＡＮＤゲート５１の出力“１”は、セレクタ５３ｃを介し書込データＷＤ[0]として非冗長メモリ１０′へも出力されている。しかし、ＦＦ５２からのアドレス情報ＲＣＡの最上位ビットが“０”の場合、上述の通り、非冗長メモリ１０′において書込データＷＤ[0]の０ビット目への書込が禁止されている。このため、ＡＮＤゲート５１の出力“１”が非冗長メモリ１０′の０ビット目に書き込まれることはない。
【０１０９】
同様に、第３実施形態のＬＳＩ１Ｃでは、ステップＳ１５において、ＦＦ５２からのアドレス情報ＲＣＡの最上位ビットが“１”である場合、データマスク信号ＤＭ[0]＝０およびＤＭ[1]＝１が非冗長メモリ１０′に入力される。これにより、非冗長メモリ１０′において、書込データＷＤ[0]を０ビット目に書き込み可能な状態になる同時に書込データＷＤ[1]の１ビット目への書込が禁止される。
【０１１０】
この状態で、ＡＮＤゲート５１の出力が“１”になると、セレクタ５４ｂ，５３ｂを介して書込指示ＲＷ＝１が非冗長メモリ１０′へ出力される。このとき、ＦＦ５２からのアドレス情報ＲＣＡのうちの上記最上位ビット以外のアドレス情報（ａ″本のアドレス）が非冗長メモリ１０′へアドレスＡＤＲとして出力される。これに伴い、ＡＮＤゲート５１の出力“１”が、セレクタ５３ｄを介して、非冗長メモリ１０′の０ビット目における、当該ａ″本のアドレスＡＤＲに対応するメモリセルに、書込データＷＤ[0]として書き込まれる。これにより、冗長メモリ３０のアドレスＡＤＲ（ロウ＋コラムアドレスＲＣＡ）におけるメモリセルに不良が発生したことが、非冗長メモリ１０′の０ビット目に書き込まれ、冗長メモリ３０における不良位置情報が取得される。
【０１１１】
なお、ＡＮＤゲート５１の出力“１”は、セレクタ５３ｄを介し書込データＷＤ[1]として非冗長メモリ１０′へも出力されている。しかし、ＦＦ５２からのアドレス情報ＲＣＡの最上位ビットが“１”の場合、上述の通り、非冗長メモリ１０′において書込データＷＤ[1]の１ビット目への書込が禁止されている。このため、ＡＮＤゲート５１の出力“１”が非冗長メモリ１０′の１ビット目に書き込まれることはない。
【０１１２】
上述した第３実施形態の試験装置を含むＬＳＩ１Ｃによれば、第１実施形態と同様の作用効果が得られる。
また、第３実施形態の試験装置を含むＬＳＩ１Ｃによれば、一つの冗長メモリ３０の不良位置情報を、一つの非冗長メモリ１０′における異なる複数のビットに分けて記憶することができる。したがって、第２実施形態と同様、冗長メモリ３０のアドレス本数ａ′が、非冗長メモリ１０′のアドレス本数ａ″よりも多い場合にも対応することができ、冗長メモリ３０における不良発生位置を確実に取得できる。
【０１１３】
〔４−４〕第４実施形態
図９および図１０を参照しながら、第４実施形態の試験装置を含む集積回路としてのＬＳＩ１Ｄの構成について説明する。図９は第４実施形態の試験装置を含むＬＳＩ１Ｄの構成を示すブロック図、図１０は図９に示すＬＳＩ１Ｄにおける不良位置情報取得回路５０Ｄの詳細構成を示すブロック図である。なお、図中、既述の符号と同一の符号は、同一もしくはほぼ同一の部分を示しているので、その説明は省略する。
【０１１４】
図９に示すように、第４実施形態のＬＳＩ１Ｄにおいては、第３実施形態と同様のデータマスク機能付き非冗長メモリ１０′と、２つの冗長メモリ３０−１，３０−２とがそなえられる。２つの冗長メモリ３０−１，３０−２は、いずれも第１実施形態の冗長メモリ３０と同様に構成される。また、第４実施形態のＬＳＩ１Ｄには、第１実施形態と同様のメモリＢＩＳＴ回路２０と、冗長メモリ３０−１用のメモリＢＩＳＴ回路４０−１と、冗長メモリ３０−２用のメモリＢＩＳＴ回路４０−２と、不良位置情報取得回路５０Ｄと、２つの冗長メモリ３０−１，３０−２のそれぞれに対応するＦＵＳＥ（修復部）６０−１，６０−２とがそなえられる。２つのメモリＢＩＳＴ回路４０−１および４０−２は、いずれも第１実施形態のメモリＢＩＳＴ回路４０と同様に構成されている。２つのＦＵＳＥ６０−１，６０−２は、いずれも第１実施形態のＦＵＳＥ６０と同様に構成されている。
【０１１５】
不良位置情報取得回路（書込制御部）５０Ｄは、２つのメモリＢＩＳＴ回路４０−１，４０−２のうちの一方で比較回路４２の比較結果が不一致である場合、２つのメモリＢＩＳＴ回路４０−１，４０−２のうちの一方に予め対応付けられた非冗長メモリ１０′のビット（０ビット目または１ビット目）を選択する。非冗長メモリ１０′における０ビット目または１ビット目の選択は、上記データマスク機能を用いて行なわれる。本実施形態において、メモリＢＩＳＴ回路４０−１，４０−２は、それぞれ、非冗長メモリ１０′の１ビット目および０ビット目に対応付けられている。そして、不良位置情報取得回路５０Ｄは、選択したビットにおける、当該比較結果を得た冗長メモリ３０−１または３０−２のアドレスＡＤＲ（ロウ＋コラムアドレスＲＣＡ）に対応するメモリセルに、前記初期値“０”と異なる値“１”を書き込む。
【０１１６】
これにより、メモリＢＩＳＴ回路４０−１での比較結果が不一致である場合（冗長メモリ３０−１で不良発生の場合）、不良位置情報取得回路５０Ｄは、当該比較結果を、当該比較結果を得た冗長メモリ３０−１の不良位置情報に対応付け、非冗長メモリ１０′の１ビット目に書き込む。
同様に、メモリＢＩＳＴ回路４０−２での比較結果が不一致である場合（冗長メモリ３０−２で不良発生の場合）、不良位置情報取得回路５０Ｄは、当該比較結果を、当該比較結果を得た冗長メモリ３０−２の不良位置情報に対応付け、非冗長メモリ１０′の０ビット目に書き込む。
【０１１７】
上述のような機能を果たす第４実施形態の不良位置情報取得回路５０Ｄは、図１０に示すように、第１および第３実施形態と同様のＦＦ５２およびセレクタ５３ａ，５３ｂ，５３ｃ，５３ｄ，５４ａ，５４ｂを有するほか、ＡＮＤゲート５１−１，５１−２，反転素子５６′およびセレクタ５７ａ，５７ｂを有している。
ＡＮＤゲート５１−１，５１−２は、それぞれ、メモリＢＩＳＴ回路４０−１，４０−２に対応してそなえられ、いずれも第１実施形態のＡＮＤゲート５１と同様に機能する。つまり、ＡＮＤゲート５１−１は、メモリＢＩＳＴ回路４０−１の比較回路４２からの比較結果ＣＭＰと、同メモリＢＩＳＴ回路４０−１の試験信号生成回路４１からの記憶指示ＳＥＮとの論理積を出力する。同様に、ＡＮＤゲート５１−２は、メモリＢＩＳＴ回路４０−２の比較回路４２からの比較結果ＣＭＰと、同メモリＢＩＳＴ回路４０−２の試験信号生成回路４１からの記憶指示ＳＥＮとの論理積を出力する。
【０１１８】
セレクタ５７ａ，５７ｂは、それぞれ、試験時にＬＳＩ１Ｄに接続されるＬＳＩテスタ２００からの試験対象冗長メモリ選択信号ＭＳＥＬに応じて、２入力のうちの一方を選択する。試験対象冗長メモリ選択信号ＭＳＥＬは、冗長メモリ３０−１を試験対象とする場合に“０”となり、冗長メモリ３０−２を試験対象とする場合に“１”となる。
セレクタ５７ａは、選択信号ＭＳＥＬが“０”のとき、メモリＢＩＳＴ回路４０−１からのアドレス情報ＲＣＡを選択しＦＦ５２へ出力する。一方、セレクタ５７ａは、選択信号ＭＳＥＬが“１”のとき、メモリＢＩＳＴ回路４０−２からのアドレス情報ＲＣＡを選択しＦＦ５２へ出力する。
【０１１９】
セレクタ５７ｂは、選択信号ＭＳＥＬが“０”のとき、ＡＮＤゲート５１−１の出力を選択しセレクタ５４ｂ，５３ｃ，５３ｄへ出力する。一方、セレクタ５７ｂは、選択信号ＭＳＥＬが“１”のとき、ＡＮＤゲート５１−２の出力を選択しセレクタ５４ｂ，５３ｃ，５３ｄへ出力する。
反転素子５６′は、ＬＳＩテスタ２００からの試験対象冗長メモリ選択信号ＭＳＥＬの値を反転し、その反転値をデータマスク信号ＤＭ[0]として非冗長メモリ１０′へ出力する。また、本実施形態では、ＬＳＩテスタ２００からの試験対象冗長メモリ選択信号ＭＳＥＬの値は、データマスク信号ＤＭ[1]として非冗長メモリ１０′へ出力される。
【０１２０】
次に、図１１に示すフローチャート（ステップＳ１１〜Ｓ２０，Ｓ１５１）に従って、図９および図１０に示すＬＳＩ１Ｄのメモリ試験手順について説明する。
第４実施形態のＬＳＩ１Ｄにおいても、ステップＳ１１〜Ｓ１４およびステップＳ１６〜Ｓ２０の処理は、基本的に第１実施形態と同様に実行されるので、その詳細な説明は省略する。
【０１２１】
ただし、第１実施形態では、冗長メモリ３０およびメモリＢＩＳＴ４０が１組そなえられているのに対し、第４実施形態では、冗長メモリ３０およびメモリＢＩＳＴ４０が２組そなえられている。このため、第４実施形態では、ステップＳ１５の処理（各冗長メモリ３０−１，３０−２の不良判定試験）が、冗長メモリ３０およびメモリＢＩＳＴ４０の組数だけ、繰り返し実行される。
【０１２２】
つまり、図１１に示すように、第４実施形態では、一つの冗長メモリ３０の不良判定試験が実行されると（ステップＳ１５）、全ての冗長メモリ３０に対し処理を終了したか否かが判定される（ステップＳ１５１）。全ての冗長メモリ３０に対し処理を終了していない場合（ステップＳ１５１のＮＯルート）、ステップＳ１５の処理に戻り未処理の冗長メモリ３０に対し上述と同様の処理が実行される。全ての冗長メモリ３０に対し処理を終了した場合（ステップＳ１５１のＹＥＳルート）、ステップＳ１６の処理へ移行する。
【０１２３】
上述のように、ステップＳ１５において、冗長メモリ３０−１，３０−２それぞれに対する不良判定試験は、以下のように実行される。ここでは、まず、冗長メモリ３０−１の不良判定試験（不良位置情報取得）を行なってから、冗長メモリ３０−２の不良判定試験（不良位置情報取得）を行なう。
冗長メモリ３０−１の不良判定試験を行なう場合、ＬＳＩテスタ２００からの指示信号ＦＧＭ，ＦＲＭがいずれも“１”に設定されるとともに、冗長メモリ３０−１を試験対象とすべく選択信号ＭＳＥＬが“０”に設定される。
【０１２４】
これにより、セレクタ５７ａは、メモリＢＩＳＴ回路４０−１からのアドレス情報ＲＣＡを選択しＦＦ５２へ出力し、セレクタ５７ｂは、ＡＮＤゲート５１−１の出力を選択しセレクタ５４ｂ，５３ｃ，５３ｄへ出力する。また、データマスク信号ＤＭ[0]＝１およびＤＭ[1]＝０が非冗長メモリ１０′に入力され、非冗長メモリ１０′において、書込データＷＤ[0]の０ビット目への書込が禁止されると同時に書込データＷＤ[1]を１ビット目に書き込み可能な状態になる。
【０１２５】
この状態で、メモリＢＩＳＴ回路４０−１により冗長メモリ３０−１の不良判定試験を行なうことで、冗長メモリ３０−１の不良位置情報が、非冗長メモリ１０′の１ビット目に取得される。
また、冗長メモリ３０−２の不良判定試験を行なう場合、ＬＳＩテスタ２００からの指示信号ＦＧＭ，ＦＲＭがいずれも“１”に設定されるとともに、冗長メモリ３０−２を試験対象とすべく選択信号ＭＳＥＬが“１”に設定される。
【０１２６】
これにより、セレクタ５７ａは、メモリＢＩＳＴ回路４０−２からのアドレス情報ＲＣＡを選択しＦＦ５２へ出力し、セレクタ５７ｂは、ＡＮＤゲート５１−２の出力を選択しセレクタ５４ｂ，５３ｃ，５３ｄへ出力する。また、データマスク信号ＤＭ[0]＝０およびＤＭ[1]＝１が非冗長メモリ１０′に入力され、非冗長メモリ１０′において、書込データＷＤ[1]の１ビット目への書込が禁止されると同時に書込データＷＤ[0]を０ビット目に書き込み可能な状態になる。
【０１２７】
この状態で、メモリＢＩＳＴ回路４０−２により冗長メモリ３０−２の不良判定試験を行なうことで、冗長メモリ３０−２の不良位置情報が、非冗長メモリ１０′の０ビット目に取得される。
ここでは、冗長メモリ３０およびメモリＢＩＳＴ回路４０が２組そなえられる場合について説明したが、本件は、これに限定されるものでない。冗長メモリ３０およびメモリＢＩＳＴ回路４０がｎ（ｎ：３以上の自然数）組そなえられる場合には、図１０に示す不良位置情報取得回路５０Ｄを拡張することにより、ｎ個の冗長メモリ３０の不良位置情報をそれぞれ非冗長メモリ１０′の０〜ｎ−１ビット目に取得することが可能である。
【０１２８】
上述した第４実施形態の試験装置を含むＬＳＩ１Ｄによれば、第１実施形態と同様の作用効果が得られる。
また、第４実施形態の試験装置を含むＬＳＩ１Ｄによれば、試験対象の冗長メモリ３０が複数存在する場合でも、複数の冗長メモリ３０の不良位置情報を、一つのデータマスク機能付き非冗長メモリ１０′に記憶することが可能である。
【０１２９】
〔４−５〕第５実施形態
図１２および図１３を参照しながら、第５実施形態の試験装置を含む集積回路としてのＬＳＩ１Ｅの構成について説明する。図１２は第５実施形態の試験装置を含むＬＳＩ１Ｅの構成を示すブロック図、図１３は図１２に示すＬＳＩ１Ｅにおける不良位置情報取得回路５０Ｅの詳細構成を示すブロック図である。なお、図中、既述の符号と同一の符号は、同一もしくはほぼ同一の部分を示しているので、その説明は省略する。
【０１３０】
図１２に示すように、第５実施形態のＬＳＩ１Ｅにおいては、２つのデータマスク機能付き非冗長メモリ１０′−１，１０′−２と、３つの冗長メモリ３０−１，３０−２，３０−３とがそなえられる。２つのデータマスク機能付き非冗長メモリ１０′−１，１０′−２は、いずれも第３実施形態のデータマスク機能付き非冗長メモリ１０′と同様に構成される。３つの冗長メモリ３０−１，３０−２，３０−３は、いずれも第１実施形態の冗長メモリ３０と同様に構成される。
【０１３１】
また、第５実施形態のＬＳＩ１Ｅには、非冗長メモリ１０′−１用のメモリＢＩＳＴ回路２０−１と、非冗長メモリ１０′−２用のメモリＢＩＳＴ回路２０−２と、冗長メモリ３０−１用のメモリＢＩＳＴ回路４０−１と、冗長メモリ３０−２用のメモリＢＩＳＴ回路４０−２と、冗長メモリ３０−３用のメモリＢＩＳＴ回路４０−３と、３つの冗長メモリ３０−１〜３０−３のそれぞれに対応するＦＵＳＥ（修復部）６０−１〜６０−３とがそなえられる。２つのメモリＢＩＳＴ回路２０−１，２０−２は、いずれも第１実施形態のメモリＢＩＳＴ回路２０と同様に構成されている。３つのメモリＢＩＳＴ回路４０−１〜４０−３は、いずれも第１実施形態のメモリＢＩＳＴ回路４０と同様に構成されている。３つのＦＵＳＥ６０−１〜６０−３は、いずれも第１実施形態のＦＵＳＥ６０と同様に構成されている。
【０１３２】
不良位置情報取得回路（書込制御部）５０Ｅでは、後述するデータマスク決定回路５８により、３つの冗長メモリ３０−１〜３０−３（メモリＢＩＳＴ回路４０−１〜４０−３）と２つの非冗長メモリ１０′−１，１０′−２における各ビットとが予め対応付けられている。例えば、第５実施形態において、冗長メモリ３０−１（メモリＢＩＳＴ回路４０−１）には非冗長メモリ１０′−１の０ビット目が対応付けられ、冗長メモリ３０−２（メモリＢＩＳＴ回路４０−２）には非冗長メモリ１０′−１の１ビット目が対応付けられ、冗長メモリ３０−３（メモリＢＩＳＴ回路４０−３）には非冗長メモリ１０′−２の０ビット目が対応付けられている。
【０１３３】
不良位置情報取得回路５０Ｅは、３つのメモリＢＩＳＴ回路４０−１〜４０−３のうちの一つで比較回路４２の比較結果が不一致である場合、３つのメモリＢＩＳＴ回路４０−１〜４０−３のうちの一つに対応付けられた、非冗長メモリ１０′−１または１０′−２におけるビットを選択する。非冗長メモリ１０′−１または１０′−２におけるビット（０ビット目または１ビット目）の選択は、上記データマスク機能および後述するデータマスク決定回路５８を用いて行なわれる。そして、不良位置情報取得回路５０Ｅは、選択したビットにおける、当該比較結果を得た冗長メモリ３０−１または３０−２のアドレスＡＤＲ（ロウ＋コラムアドレスＲＣＡ）に対応するメモリセルに、前記初期値“０”と異なる値“１”を書き込む。
【０１３４】
これにより、メモリＢＩＳＴ回路４０−１での比較結果が不一致である場合（冗長メモリ３０−１で不良発生の場合）、不良位置情報取得回路５０Ｅは、当該比較結果を、当該比較結果を得た冗長メモリ３０−１の不良位置情報に対応付け、非冗長メモリ１０′−１の０ビット目に書き込む。
また、メモリＢＩＳＴ回路４０−２での比較結果が不一致である場合（冗長メモリ３０−２で不良発生の場合）、不良位置情報取得回路５０Ｅは、当該比較結果を、当該比較結果を得た冗長メモリ３０−２の不良位置情報に対応付け、非冗長メモリ１０′−１の１ビット目に書き込む。
さらに、メモリＢＩＳＴ回路４０−３での比較結果が不一致である場合（冗長メモリ３０−３で不良発生の場合）、不良位置情報取得回路５０Ｅは、当該比較結果を、当該比較結果を得た冗長メモリ３０−３の不良位置情報に対応付け、非冗長メモリ１０′−２の０ビット目に書き込む。
【０１３５】
上述のような機能を果たす第５実施形態の不良位置情報取得回路５０Ｅは、図１３に示すように、第４実施形態と同様のＦＦ５２およびセレクタ５３ａ，５３ｂ，５３ｃ，５３ｄ，５４ａ，５４ｂを有するほか、ＡＮＤゲート５１−１〜５１−３，セレクタ５７ａ′，５７ｂ′およびデータマスク決定回路５８を有している。
ＡＮＤゲート５１−１〜５１−３は、それぞれ、メモリＢＩＳＴ回路４０−１〜４０−３に対応してそなえられ、いずれも第１実施形態のＡＮＤゲート５１と同様に機能する。つまり、ＡＮＤゲート５１−１〜５１−３は、それぞれ、メモリＢＩＳＴ回路４０−１〜４０−３の比較回路４２からの比較結果ＣＭＰと、同メモリＢＩＳＴ回路４０−１〜４０−３の試験信号生成回路４１からの記憶指示ＳＥＮとの論理積を出力する。
【０１３６】
セレクタ５７ａ′，５７ｂ′は、それぞれ、試験時にＬＳＩ１Ｅに接続されるＬＳＩテスタ２００からの試験対象冗長メモリ選択信号ＭＳＥＬ（２ビット）に応じて、３入力のうちの一つを選択する。試験対象冗長メモリ選択信号ＭＳＥＬは、冗長メモリ３０−１を試験対象とする場合に“０１”となり、冗長メモリ３０−２を試験対象とする場合に“１０”となり、冗長メモリ３０−３を試験対象とする場合に“１１”となる。
【０１３７】
セレクタ５７ａ′は、選択信号ＭＳＥＬが“０１”のとき、メモリＢＩＳＴ回路４０−１からのアドレス情報ＲＣＡを選択しＦＦ５２へ出力する。また、セレクタ５７ａ′は、選択信号ＭＳＥＬが“１０”のとき、メモリＢＩＳＴ回路４０−２からのアドレス情報ＲＣＡを選択しＦＦ５２へ出力する。さらに、セレクタ５７ａ′は、選択信号ＭＳＥＬが“１１”のとき、メモリＢＩＳＴ回路４０−３からのアドレス情報ＲＣＡを選択しＦＦ５２へ出力する。
【０１３８】
セレクタ５７ｂ′は、選択信号ＭＳＥＬが“０１”のとき、ＡＮＤゲート５１−１の出力を選択しセレクタ５４ｂ，５３ｃ，５３ｄへ出力する。また、セレクタ５７ｂ′は、選択信号ＭＳＥＬが“１０”のとき、ＡＮＤゲート５１−２の出力を選択しセレクタ５４ｂ，５３ｃ，５３ｄへ出力する。さらに、セレクタ５７ｂ′は、選択信号ＭＳＥＬが“１１”のとき、ＡＮＤゲート５１−３の出力を選択しセレクタ５４ｂ，５３ｃ，５３ｄへ出力する。
【０１３９】
また、セレクタ５３ａは、指示信号ＦＧＭが“１”のとき、セレクタ５４ａからのアドレス情報を選択しアドレスＡＤＲとして非冗長メモリ１０′−１および１０′−２へ出力する。セレクタ５３ｂは、指示信号ＦＧＭが“１”のとき、セレクタ５４ｂからの読出／書込指示を選択し読出／書込指示ＲＷとして非冗長メモリ１０′−１および１０′−２へ出力する。セレクタ５３ｃは、指示信号ＦＧＭが“１”のとき、セレクタ５７ｂ′からの出力を選択しデータＷＤ[0]として非冗長メモリ１０′−１の０ビット目および非冗長メモリ１０′−２の０ビット目へ出力する。セレクタ５３ｄは、指示信号ＦＧＭが“１”のとき、セレクタ５７ｂ′からの出力を選択しデータＷＤ[1]として非冗長メモリ１０′−１の１ビット目へ出力する。
【０１４０】
データマスク決定回路５８は、ＬＳＩテスタ２００からの試験対象冗長メモリ選択信号ＭＳＥＬ（２ビット）に応じて、特定ビット以外をデータマスクすべく、非冗長メモリ１０′−１用のデータマスク信号ＤＭ１[0]およびデータマスク信号ＤＭ１[1]と、非冗長メモリ１０′−２用のデータマスク信号ＤＭ２[0]とを出力する。特に、本実施形態のデータマスク決定回路５８は、選択信号ＭＳＥＬが“０１”のとき、非冗長メモリ１０′−１の０ビット目以外をマスクすべく、データマスク信号ＤＭ１[0]＝０，ＤＭ１[1]＝１，ＤＭ２[0]＝１を出力する。また、データマスク決定回路５８は、選択信号ＭＳＥＬが“１０”のとき、非冗長メモリ１０′−１の１ビット目以外をマスクすべく、データマスク信号ＤＭ１[0]＝１，ＤＭ１[1]＝０，ＤＭ２[0]＝１を出力する。さらに、データマスク決定回路５８は、選択信号ＭＳＥＬが“１０”のとき、非冗長メモリ１０′−２の０ビット目以外をマスクすべく、データマスク信号ＤＭ１[0]＝１，ＤＭ１[1]＝１，ＤＭ２[0]＝０を出力する。
【０１４１】
上述のごとく構成された第５実施形態のＬＳＩ１Ｅのメモリ試験は、図１１に示すフローチャート（ステップＳ１１〜Ｓ２０，Ｓ１５１）に従って、第４実施形態と同様に行なわれる。
ただし、第５実施形態のＬＳＩ１Ｅでは、ステップＳ１５において、冗長メモリ３０−１〜３０−３のそれぞれに対する不良判定試験は以下のように実行される。ここでは、まず、冗長メモリ３０−１，３０−２，３０−３の順に不良判定試験（不良位置情報取得）を行なう。
【０１４２】
冗長メモリ３０−１の不良判定試験を行なう場合、ＬＳＩテスタ２００からの指示信号ＦＧＭ，ＦＲＭがいずれも“１”に設定されるとともに、冗長メモリ３０−１を試験対象とすべく選択信号ＭＳＥＬが“０１”に設定される。
これにより、セレクタ５７ａ′は、メモリＢＩＳＴ回路４０−１からのアドレス情報ＲＣＡを選択しＦＦ５２へ出力し、セレクタ５７ｂ′は、ＡＮＤゲート５１−１の出力を選択しセレクタ５４ｂ，５３ｃ，５３ｄへ出力する。また、データマスク決定回路５８は、データマスク信号ＤＭ１[0]＝０，ＤＭ１[1]＝１，ＤＭ２[0]＝１を出力し、非冗長メモリ１０′−１の０ビット目以外がマスクされ、非冗長メモリ１０′−１は、書込データＷＤ[0]を０ビット目に書き込み可能な状態になる。この状態で、メモリＢＩＳＴ回路４０−１により冗長メモリ３０−１の不良判定試験を行なうことで、冗長メモリ３０−１の不良位置情報が、非冗長メモリ１０′−１の０ビット目に取得される。
【０１４３】
また、冗長メモリ３０−２の不良判定試験を行なう場合、ＬＳＩテスタ２００からの指示信号ＦＧＭ，ＦＲＭがいずれも“１”に設定されるとともに、冗長メモリ３０−２を試験対象とすべく選択信号ＭＳＥＬが“１０”に設定される。
これにより、セレクタ５７ａ′は、メモリＢＩＳＴ回路４０−２からのアドレス情報ＲＣＡを選択しＦＦ５２へ出力し、セレクタ５７ｂ′は、ＡＮＤゲート５１−２の出力を選択しセレクタ５４ｂ，５３ｃ，５３ｄへ出力する。また、データマスク決定回路５８は、データマスク信号ＤＭ１[0]＝１，ＤＭ１[1]＝０，ＤＭ２[0]＝１を出力し、非冗長メモリ１０′−１の１ビット目以外がマスクされ、非冗長メモリ１０′−１は、書込データＷＤ[1]を１ビット目に書き込み可能な状態になる。この状態で、メモリＢＩＳＴ回路４０−２により冗長メモリ３０−２の不良判定試験を行なうことで、冗長メモリ３０−２の不良位置情報が、非冗長メモリ１０′−１の１ビット目に取得される。
【０１４４】
さらに、冗長メモリ３０−３の不良判定試験を行なう場合、ＬＳＩテスタ２００からの指示信号ＦＧＭ，ＦＲＭがいずれも“１”に設定されるとともに、冗長メモリ３０−３を試験対象とすべく選択信号ＭＳＥＬが“１１”に設定される。
これにより、セレクタ５７ａ′は、メモリＢＩＳＴ回路４０−３からのアドレス情報ＲＣＡを選択しＦＦ５２へ出力し、セレクタ５７ｂ′は、ＡＮＤゲート５１−３の出力を選択しセレクタ５４ｂ，５３ｃ，５３ｄへ出力する。また、データマスク決定回路５８は、データマスク信号ＤＭ１[0]＝１，ＤＭ１[1]＝１，ＤＭ２[0]＝０を出力し、非冗長メモリ１０′−２の０ビット目以外がマスクされ、非冗長メモリ１０′−２は、書込データＷＤ[0]を０ビット目に書き込み可能な状態になる。この状態で、メモリＢＩＳＴ回路４０−３により冗長メモリ３０−３の不良判定試験を行なうことで、冗長メモリ３０−３の不良位置情報が、非冗長メモリ１０′−２の０ビット目に取得される。
【０１４５】
上述した第５実施形態の試験装置を含むＬＳＩ１Ｅによれば、第１実施形態と同様の作用効果が得られる。
また、第５実施形態の試験装置を含むＬＳＩ１Ｅによれば、試験対象の冗長メモリ３０が複数存在する場合でも、複数の冗長メモリ３０の不良位置情報を、複数の冗長メモリ１０′における各ビットに分けて記憶することができる。したがって、冗長メモリ３０の数が非冗長メモリ１０′のビット数よりも多い場合にも対応することができ、各冗長メモリ３０における不良発生位置を確実に取得できる。
【０１４６】
〔４−６〕第６実施形態
図１４および図１５を参照しながら、第６実施形態の試験装置を含む集積回路としてのＬＳＩ１Ｆの構成について説明する。図１４は第６実施形態の試験装置を含むＬＳＩ１Ｆの構成を示すブロック図、図１５は図１４に示すＬＳＩ１Ｆにおける不良位置情報取得回路５０Ｆの詳細構成を示すブロック図である。なお、図中、既述の符号と同一の符号は、同一もしくはほぼ同一の部分を示しているので、その説明は省略する。
【０１４７】
図１４に示すように、第６実施形態のＬＳＩ１Ｆには、第４実施形態と同様のデータマスク機能付き非冗長メモリ１０′，メモリＢＩＳＴ回路２０，２つの冗長メモリ３０−１，３０−２，２つのメモリＢＩＳＴ回路４０−１，４０−２およびＦＵＳＥ６０−１，６０−２がそなえられるほか、不良位置情報取得回路５０Ｆがそなえられる。
【０１４８】
特に、第６実施形態のＬＳＩ１Ｆは、後述するごとく、複数（実施形態では２つ）の冗長メモリ３０の不良位置情報を同時に取得することを実現する。このため、第６実施形態において、冗長メモリ３０−１のアドレスＲＣＡの本数と冗長メモリ３０−２のアドレスＲＣＡの本数とは同一とする。また、第６実施形態において、冗長メモリ３０−１の不良位置情報を取得するために用いられる不良判定用メモリ試験パターン（例えば図１９参照）と、冗長メモリ３０−２の不良位置情報を取得するために用いられる不良判定用メモリ試験パターンとは同一とする。
【０１４９】
このような条件を満たす場合、メモリＢＩＳＴ回路４０−１からのアドレスＲＣＡおよび記憶指示ＳＥＮとメモリＢＩＳＴ回路４０−２からのアドレスＲＣＡおよび記憶指示ＳＥＮとは、同じ出力内容となる。そこで、図１５に示すように、本実施形態では、メモリＢＩＳＴ回路４０−１からのアドレスＲＣＡおよび記憶指示ＳＥＮが、代表して用いられる。
【０１５０】
不良位置情報取得回路（書込制御部）５０Ｆは、２つのメモリＢＩＳＴ回路４０−１，４０−２で比較回路４２の比較結果が不一致である場合（ＣＭＰ＝１の場合）、２つのメモリＢＩＳＴ回路４０−１，４０−２にそれぞれ予め対応付けられた非冗長メモリ１０′の２つのビット（０ビット目および１ビット目）を選択する。非冗長メモリ１０′における０ビット目または１ビット目の選択は、上記データマスク機能を用いて行なわれる。本実施形態において、メモリＢＩＳＴ回路４０−１，４０−２は、それぞれ、非冗長メモリ１０′の０ビット目，１ビット目に対応付けられている。そして、不良位置情報取得回路５０Ｆは、選択した２つのビットにおける、当該比較結果を得た冗長メモリ３０−１，３０−２のアドレスＲＣＡに対応するメモリセルに、前記初期値“０”と異なる値“１”を同時に書き込む。
【０１５１】
これにより、メモリＢＩＳＴ回路４０−１での比較結果が不一致である場合（冗長メモリ３０−１で不良発生の場合）、不良位置情報取得回路５０Ｆは、当該比較結果を、当該比較結果を得た冗長メモリ３０−１の不良位置情報に対応付け、非冗長メモリ１０′の０ビット目に書き込む。同様に、メモリＢＩＳＴ回路４０−２での比較結果が不一致である場合（冗長メモリ３０−２で不良発生の場合）、不良位置情報取得回路５０Ｆは、当該比較結果を、当該比較結果を得た冗長メモリ３０−２の不良位置情報に対応付け、非冗長メモリ１０′の１ビット目に同時に書き込む。
【０１５２】
上述のような機能を果たす第６実施形態の不良位置情報取得回路５０Ｆは、図１５に示すように、第４実施形態と同様のＦＦ５２およびセレクタ５３ａ，５３ｂ，５３ｃ，５３ｄ，５４ａ，５４ｂおよびＡＮＤゲート５１−１，５１−２を有するほか、反転素子５６−１，５６−２およびＯＲゲート５９を有している。
ＡＮＤゲート５１−１，５１−２は、それぞれ、メモリＢＩＳＴ回路４０−１，４０−２に対応してそなえられる。第６実施形態において、ＡＮＤゲート５１−１は、メモリＢＩＳＴ回路４０−１の比較回路４２からの比較結果ＣＭＰと、同メモリＢＩＳＴ回路４０−１の試験信号生成回路４１からの記憶指示ＳＥＮとの論理積を出力する。また、ＡＮＤゲート５１−２は、メモリＢＩＳＴ回路４０−２の比較回路４２からの比較結果ＣＭＰと、メモリＢＩＳＴ回路４０−１の試験信号生成回路４１からの記憶指示ＳＥＮとの論理積を出力する。
【０１５３】
ＯＲゲート５９は、ＡＮＤゲート５１−１の出力とＡＮＤゲート５１−２の出力との論理和を、セレクタ５４ｂ，５３ｃ，５３ｄへ出力する。
反転素子５６−１は、ＡＮＤゲート５１−１の出力を反転し、その反転値をデータマスク信号ＤＭ[0]として非冗長メモリ１０′へ出力する。
反転素子５６−２は、ＡＮＤゲート５１−２の出力を反転し、その反転値をデータマスク信号ＤＭ[1]として非冗長メモリ１０′へ出力する。
【０１５４】
上述のごとく構成された第６実施形態のＬＳＩ１Ｆのメモリ試験は、図４に示すフローチャート（ステップＳ１１〜Ｓ２０）に従って、第１実施形態と同様に行なわれる。
ただし、第６実施形態のＬＳＩ１Ｆでは、ステップＳ１５において、２つの冗長メモリ
３０−１，３０−２の不良判定試験（不良位置情報取得）が同時に実行される。
このとき、２つの冗長メモリ３０−１，３０−２の少なくとも一方で不良が発生し、２つのＡＮＤゲート５１−１，５１−２の少なくとも一方の出力が“１”になると、ＯＲゲート５９の出力は“１”となる。これに伴い、非冗長メモリ１０′には、書込指示ＲＷ＝１が出力されるとともに、非冗長メモリ１０′の０ビット目および１ビット目への書込データＷＤ[0]，ＷＤ[1]として“１”が出力される。
【０１５５】
そして、２つのＡＮＤゲート５１−１，５１−２の出力が両方とも“１”の場合、反転素子５６−１，５６−２によりデータマスク信号ＤＭ[0]，ＤＭ[1]は両方とも“０”となる。これにより、非冗長メモリ１０′は、書込データＷＤ[0]，ＷＤ[1]をそれぞれ０ビット目，１ビット目に書き込み可能な状態になる。したがって、非冗長メモリ１０′の０ビット目および１ビット目の両方において、不良位置を示すアドレスに対応するメモリセルに“１”が同時に書き込まれ、冗長メモリ３０−１，３０−２における不良位置情報が取得される。
【０１５６】
また、ＡＮＤゲート５１−１の出力が“１”でＡＮＤゲート５１−２の出力が“０”の場合、反転素子５６−１，５６−２によりデータマスク信号ＤＭ[0]，ＤＭ[1]はそれぞれ“０”，“１”となる。これにより、非冗長メモリ１０′は、書込データＷＤ[0]を０ビット目に書き込み可能な状態になる一方、１ビット目をデータマスクして書込データＷＤ[1]の１ビット目への書込を禁止される。したがって、非冗長メモリ１０′の０ビット目においてのみ、不良位置を示すアドレスに対応するメモリセルに“１”が書き込まれる。
【０１５７】
同様に、ＡＮＤゲート５１−１の出力が“０”でＡＮＤゲート５１−２の出力が“１”の場合、反転素子５６−１，５６−２によりデータマスク信号ＤＭ[0]，ＤＭ[1]はそれぞれ“１”，“０”となる。これにより、非冗長メモリ１０′は、０ビット目をデータマスクして書込データＷＤ[0]の０ビット目への書込を禁止される一方、書込データＷＤ[1]を１ビット目に書き込み可能な状態になる。したがって、非冗長メモリ１０′の１ビット目においてのみ、不良位置を示すアドレスに対応するメモリセルに“
【０１５８】
なお、２つのＡＮＤゲート５１−１，５１−２の出力が両方とも“０”の場合、反転素子５６−１，５６−２によりデータマスク信号ＤＭ[0]，ＤＭ[1]は両方とも“１”となる。これにより、非冗長メモリ１０′は、書込データＷＤ[0]，ＷＤ[1]の０ビット目，１ビット目への書込を禁止される。したがって、非冗長メモリ１０′の０ビット目および１ビット目の両方ともデータの上書きが回避される。
【０１５９】
上述した第６実施形態の試験装置を含むＬＳＩ１Ｆによれば、第１実施形態と同様の作用効果が得られる。
また、第６実施形態の試験装置を含むＬＳＩ１Ｆによれば、試験対象の冗長メモリ３０が複数存在する場合に、複数の冗長メモリ３０に対する試験を同時に行なって、複数の冗長メモリ３０に不良位置情報を、一つの複数の冗長メモリ１０′における各ビットに分けて同時に取得し記憶することができる。したがって、冗長メモリ３０の数が非冗長メモリ１０′のビット数よりも多い場合にも対応することができ、各冗長メモリ３０における不良発生位置を確実に取得できるほか、複数の冗長メモリ３０における不良発生位置を短時間で取得できる。
【０１６０】
なお、第６実施形態では、冗長メモリ３０およびメモリＢＩＳＴ回路４０が２組そなえられる場合について説明したが、本件は、これに限定されるものでない。冗長メモリ３０およびメモリＢＩＳＴ回路４０がｎ（ｎ：３以上の自然数）組そなえられる場合には、図１５に示す不良位置情報取得回路５０Ｆを拡張することにより、ｎ個の冗長メモリ３０の不良位置情報をそれぞれ非冗長メモリ１０′の０〜ｎ−１ビット目に同時に取得することが可能である。
【０１６１】
〔５〕その他
以上、本発明の好ましい実施形態について詳述したが、本発明は、係る特定の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内において、種々の変形、変更して実施することができる。
【０１６２】
〔６〕付記
以上の本実施形態を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
スペアのメモリセルをもつ冗長メモリと、
前記冗長メモリに与えるテストパターンと当該テストパターンを前記冗長メモリに与えた際に前記冗長メモリから出力されるべきデータの期待値とを生成する第１生成部と、
前記第１生成部によって生成された前記期待値と、前記第１生成部によって生成された前記テストパターンを前記冗長メモリに与えた際に前記冗長メモリから出力されるデータとを比較する第１比較部と、
前記第１比較部の比較結果を記憶する記憶部と、
前記第１比較部の比較結果が不一致である場合、当該比較結果を、当該比較結果を得た前記冗長メモリの位置情報に対応付けて前記記憶部に書き込む一方、前記第１比較部の比較結果が一致である場合、当該比較結果の前記記憶部への書込を抑止する書込制御部と、
を有する、集積回路。
【０１６３】
（付記２）
前記比較結果の前記記憶部への書込みに先立って、前記記憶部の各メモリセルに初期値を書き込む初期化部、をさらに有し、
前記書込制御部は、前記第１比較部の比較結果が不一致である場合、前記初期値と異なる値を、当該比較結果として、当該比較結果を得た前記冗長メモリの位置に対応する、前記記憶部の位置に書き込むことにより、当該比較結果を、当該比較結果を得た前記冗長メモリの位置情報に対応付けて前記記憶部に書き込む、付記１に記載の集積回路。
【０１６４】
（付記３）
前記第１比較部による、前記期待値と、前記テストパターンに含まれるアドレスによって指定され前記冗長メモリから読み出されたデータとの比較結果が不一致である場合、前記書込制御部は、前記記憶部の所定ビットにおける前記アドレスに対応するメモリセルに、前記初期値と異なる値を書き込む、付記２に記載の集積回路。
【０１６５】
（付記４）
複数の前記記憶部を有し、
前記第１比較部による、前記期待値と、前記テストパターンに含まれるアドレスによって指定され前記冗長メモリから読み出されたデータとの比較結果が不一致である場合、前記書込制御部は、前記アドレスに応じて前記複数の記憶部のうち一つを選択し、選択した記憶部の所定ビットにおける前記アドレスに対応するメモリセルに、前記初期値と異なる値を書き込む、付記２に記載の集積回路。
【０１６６】
（付記５）
前記第１比較部による、前記期待値と、前記テストパターンに含まれるアドレスによって指定され前記冗長メモリから読み出されたデータとの比較結果が不一致である場合、前記書込制御部は、前記アドレスに応じて前記記憶部のビットを選択し、選択したビットにおける前記アドレスに対応するメモリセルに、前記初期値と異なる値を書き込む、付記２に記載の集積回路。
【０１６７】
（付記６）
複数組の前記冗長メモリ，前記第１生成部および前記第１比較部を有し、
前記複数組のうちの一つにおいて、前記第１比較部による、前記期待値と、前記テストパターンに含まれるアドレスによって指定され前記冗長メモリから読み出されたデータとの比較結果が不一致である場合、前記書込制御部は、前記複数組のうちの一つに予め対応付けられた前記記憶部のビットを選択し、選択したビットにおける前記アドレスに対応するメモリセルに、前記初期値と異なる値を書き込む、付記２に記載の集積回路。
【０１６８】
（付記７）
複数の前記記憶部を有し、
複数組の前記冗長メモリ，前記第１生成部および前記第１比較部を有し、
前記書込制御部は、前記複数組のそれぞれと前記複数の記憶部における各ビットとを予め対応付け、
前記複数組のうちの一つにおいて、前記第１比較部による、前記期待値と、前記テストパターンに含まれるアドレスによって指定され前記冗長メモリから読み出されたデータとの比較結果が不一致である場合、前記書込制御部は、前記複数組のうちの一つに予め対応付けられた、前記複数の記憶部のうちの一つにおけるビットを選択し、選択したビットにおける前記アドレスに対応するメモリセルに、前記初期値と異なる値を書き込む、付記２に記載の集積回路。
【０１６９】
（付記８）
複数組の前記冗長メモリ，前記第１生成部および前記第１比較部を有し、
前記複数組のうちの二以上において、前記第１比較部による、前記期待値と、前記テストパターンに含まれるアドレスによって指定され前記冗長メモリから読み出されたデータとの比較結果が不一致である場合、前記書込制御部は、前記二以上の組のそれぞれに予め対応付けられた前記記憶部の二以上のビットを選択し、選択した二以上のビットにおける前記アドレスに対応するメモリセルに、前記初期値と異なる値を同時に書き込む、付記２に記載の集積回路。
【０１７０】
（付記９）
前記記憶部は、複数ビットのうちの特定ビットにのみ書込を許可するデータマスク機能を有し、
前記書込制御部は、前記記憶部の前記データマスク機能を用いて、前記初期値と異なる値を書き込むべきビットを選択する、付記５〜付記８のいずれか一項に記載の集積回路。
【０１７１】
（付記１０）
前記記憶部に記憶された前記比較結果および前記位置情報に基づいて特定される故障位置のメモリセルを、前記スペアのメモリセルに置き換える修復部、をさらに有する、付記１〜付記９のいずれか一項に記載の集積回路。
【０１７２】
（付記１１）
スペアのメモリセルをもたない非冗長メモリ、をさらに有し、
前記非冗長メモリが前記記憶部として用いられる、付記１〜付記１０のいずれか一項に記載の集積回路。
【０１７３】
（付記１２）
前記非冗長メモリに与えるテストパターンと当該テストパターンを前記非冗長メモリに与えた際に前記非冗長メモリから出力されるべきデータの期待値とを生成する第２生成部と、
前記第２生成部によって生成された前記期待値と、前記第２生成部によって生成された前記テストパターンを前記非冗長メモリに与えた際に前記非冗長メモリから出力されるデータとを比較する第２比較部と、
をさらに有し、
前記第２比較部の比較結果として不一致が得られなかった非冗長メモリが、前記記憶部として用いられる、付記１１に記載の集積回路。
【０１７４】
（付記１３）
集積回路上にそなえられ、当該集積回路におけるメモリの試験を行なう試験装置であって、
前記集積回路上におけるスペアのメモリセルをもつ冗長メモリに与えるテストパターンと当該テストパターンを前記冗長メモリに与えた際に前記冗長メモリから出力されるべきデータの期待値とを生成する第１生成部と、
前記第１生成部によって生成された前記期待値と、前記第１生成部によって生成された前記テストパターンを前記冗長メモリに与えた際に前記冗長メモリから出力されるデータとを比較する第１比較部と、
前記第１比較部の比較結果を記憶する記憶部と、
前記第１比較部の比較結果が不一致である場合、当該比較結果を、当該比較結果を得た前記冗長メモリの位置情報に対応付けて前記記憶部に書き込む一方、前記第１比較部の比較結果が一致である場合、当該比較結果の前記記憶部への書込を抑止する書込制御部と、
を有する、集積回路の試験装置。
【０１７５】
（付記１４）
前記比較結果の前記記憶部への書込みに先立って、前記記憶部の各メモリセルに初期値を書き込む初期化部、をさらに有し、
前記書込制御部は、前記第１比較部の比較結果が不一致である場合、前記初期値と異なる値を、当該比較結果として、当該比較結果を得た前記冗長メモリの位置に対応する、前記記憶部の位置に書き込むことにより、当該比較結果を、当該比較結果を得た前記冗長メモリの位置情報に対応付けて前記記憶部に書き込む、付記１３に記載の集積回路の試験装置。
【０１７６】
（付記１５）
前記第１比較部による、前記期待値と、前記テストパターンに含まれるアドレスによって指定され前記冗長メモリから読み出されたデータとの比較結果が不一致である場合、前記書込制御部は、前記記憶部の所定ビットにおける前記アドレスに対応するメモリセルに、前記初期値と異なる値を書き込む、付記１４に記載の集積回路の試験装置。
【０１７７】
（付記１６）
前記記憶部に記憶された前記比較結果および前記位置情報に基づいて特定される故障位置のメモリセルを、前記スペアのメモリセルに置き換える修復部、をさらに有する、付記１３〜付記１５のいずれか一項に記載の集積回路の試験装置。
【０１７８】
（付記１７）
前記集積回路上におけるスペアのメモリセルをもたない非冗長メモリが前記記憶部として用いられる、付記１３〜付記１６のいずれか一項に記載の集積回路の試験装置。
【０１７９】
（付記１８）
前記非冗長メモリに与えるテストパターンと当該テストパターンを前記非冗長メモリに与えた際に前記非冗長メモリから出力されるべきデータの期待値とを生成する第２生成部と、
前記第２生成部によって生成された前記期待値と、前記第２生成部によって生成された前記テストパターンを前記非冗長メモリに与えた際に前記非冗長メモリから出力されるデータとを比較する第２比較部と、
をさらに有し、
前記第２比較部の比較結果として不一致が得られなかった非冗長メモリが、前記記憶部として用いられる、付記１７に記載の集積回路の試験装置。
【０１８０】
（付記１９）
スペアのメモリセルをもつ冗長メモリと、
前記冗長メモリに与えるテストパターンと当該テストパターンを前記冗長メモリに与えた際に前記冗長メモリから出力されるべきデータの期待値とを生成する第１生成部と、
前記第１生成部によって生成された前記期待値と、前記第１生成部によって生成された前記テストパターンを前記冗長メモリに与えた際に前記冗長メモリから出力されるデータとを比較する第１比較部と、
前記第１比較部の比較結果を記憶する記憶部と、
を有する集積回路の試験方法であって、
前記記憶部の各メモリセルに初期値を書き込む初期化を行ない、
前記第１比較部の比較結果が不一致である場合、前記初期値と異なる値を、当該比較結果として、当該比較結果を得た前記冗長メモリの位置に対応する、前記記憶部の位置に書き込むことにより、当該比較結果を、当該比較結果を得た前記冗長メモリの位置情報に対応付けて前記記憶部に書き込む一方、
前記第１比較部の比較結果が一致である場合、当該比較結果の前記記憶部への書込を抑止する、集積回路の試験方法。
【０１８１】
（付記２０）
スペアのメモリセルをもつ冗長メモリと、
前記冗長メモリに与えるテストパターンと当該テストパターンを前記冗長メモリに与えた際に前記冗長メモリから出力されるべきデータの期待値とを生成する第１生成部と、
前記第１生成部によって生成された前記期待値と、前記第１生成部によって生成された前記テストパターンを前記冗長メモリに与えた際に前記冗長メモリから出力されるデータとを比較する第１比較部と、
スペアのメモリセルをもたない非冗長メモリと、
前記非冗長メモリに与えるテストパターンと当該テストパターンを前記非冗長メモリに与えた際に前記非冗長メモリから出力されるべきデータの期待値とを生成する第２生成部と、
前記第２生成部によって生成された前記期待値と、前記第２生成部によって生成された前記テストパターンを前記非冗長メモリに与えた際に前記非冗長メモリから出力されるデータとを比較する第２比較部と、
を有する集積回路の試験方法であって、
前記非冗長メモリについての試験を、前記第２生成部および前記第２比較部を用いて行ない、
前記第２比較部の比較結果として不一致が得られなかった場合、前記非冗長メモリの各メモリセルに初期値を書き込む初期化を行ない、
前記第１比較部の比較結果が不一致である場合、前記初期値と異なる値を、当該比較結果として、当該比較結果を得た前記冗長メモリの位置に対応する、前記非冗長メモリの位置に書き込むことにより、当該比較結果を、当該比較結果を得た前記冗長メモリの位置情報に対応付けて前記非冗長メモリに書き込む一方、
前記第１比較部の比較結果が一致である場合、当該比較結果の前記非冗長メモリへの書込を抑止する、集積回路の試験方法。
【符号の説明】
【０１８２】
１Ａ〜１Ｆ    ＬＳＩ（集積回路）
１０，１０−１，１０−２    非冗長メモリ（記憶部）
１０′，１０′−１，１０′−２    データマスク機能付き非冗長メモリ
２０，２０−１，２０−２    非冗長メモリ用メモリＢＩＳＴ回路（初期化部）
２１    試験信号生成回路（第２生成部，初期化部）
２２    比較回路（第２比較部）
２３    比較結果記憶回路
３０，３０−１〜３０−３    冗長メモリ
４０，４０−１〜４０−３    冗長メモリ用メモリＢＩＳＴ回路
４１    試験信号生成回路（第１生成部）
４２    比較回路（第１比較部）
５０Ａ〜５０Ｆ    不良位置情報取得回路（書込制御部）
５１，５１−１〜５１−３    ＡＮＤゲート
５２    ＦＦ（フリップフロップ）
５３ａ〜５３ｄ，５３ａ−１〜５３ｃ−１，５３ａ−２〜５３ｃ−２    セレクタ
５４ａ，５４ｂ，５４ａ−１，５４ｂ−１，５４ａ−２，５４ｂ−２    セレクタ
５５ａ    反転素子付きＡＮＤゲート
５５ｂ    ＡＮＤゲート
５６，５６′，５６−１，５６−２    反転素子
５７ａ，５７ｂ，５７ａ′，５７ｂ′    セレクタ
５８    データマスク決定回路
５９    ＯＲゲート
６０，６０−１〜６０−３    ＦＵＳＥ（不揮発性記憶素子；修復部）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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