(57)【要約】【課題】オン／オフ時のスイッチング動作の信頼性及び記憶保持特性を向上させることができる抵抗変化型メモリ素子を提供する。【解決手段】下部電極１１及び上部電極１２と、下部電極１１と上部電極１２との間に配置され、導電性ドット１３ａを含むトラップ層１３と、下部電極１１とトラップ層１３との間に配置されたトンネル層１４と、上部電極１２とトラップ層１３との間に配置されたトンネル層１５とを有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１、第２電極と、
前記第１電極と前記第２電極との間に配置され、導電性ドットと隣接する第１トラップ層と、
前記第１電極と前記第１トラップ層との間に配置された第１トンネル層と、
前記第２電極と前記第１トラップ層との間に配置された第２トンネル層と、
を具備することを特徴とする抵抗変化型メモリ素子。
【請求項２】
前記第１トラップ層は、シリコン窒化膜、シリコン酸窒化膜、酸化ハフニウム、酸化チタニウム、ハフニウムシリケート及びチタンシリケートの少なくともいずれかを含むことを特徴とする請求項１に記載の抵抗変化型メモリ素子。
【請求項３】
前記第２電極は、Ｐｔ、ＰｔＳｉ、Ｗ、Ｒｕ、Ｒｈ、ＷＣ、ＴａＣ、ＴｉＣ、ＴｉＮ、ＴａＮの少なくともいずれかを含むことを特徴とする請求項１または２に記載の抵抗変化型メモリ素子。
【請求項４】
前記第２トンネル層と前記第２電極との間に配置され、導電性ドットと隣接する第２トラップ層と、
前記第２トラップ層と前記第２電極との間に配置された第３トンネル層と、
をさらに具備することを特徴とする請求項１乃至３のいずれかに記載の抵抗変化型メモリ素子。
【請求項５】
第１、第２電極と、
前記第１電極と前記第２電極との間に配置され、元素が添加されると共に、導電性ドットを有するトンネル層と、
を具備し、
前記トンネル層は前記元素の濃度分布のピークを厚さ方向に有し、前記ピークの近傍に前記導電性ドットが配置されていることを特徴とする抵抗変化型メモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、抵抗値が電気的に可変なスイッチング層を有する二端子の抵抗変化型メモリ素子に関するものである。
【背景技術】
【０００２】
データストレージ用の半導体不揮発性メモリとしてＮＯＲ型あるいはＮＡＮＤ型のフラッシュメモリが一般的に用いられている。しかし、これら半導体不揮発性メモリでは、書き込みおよび消去に大電圧が必要なこと、フローティングゲートに注入する電子の数が限られることから微細化の限界が指摘されている。
【０００３】
現在、ＰＭＣ（Programmable Metallization Cell）やＲｅＲＡＭ（Resistance Random Access Memory）などの抵抗変化型メモリ素子が、フラッシュメモリのビットコストを凌ぐ可能性があるため、次世代の不揮発性メモリとして提案されている。
【０００４】
例えば、抵抗変化型メモリ素子の一つに、イオン伝導現象を利用したメモリ素子（以下、イオン伝導メモリという）が知られている。イオン伝導メモリは、可動イオンを含む電極と可動イオンを含まない電極との間に高抵抗層を挟んだ積層構造を有する。
【０００５】
イオン伝導メモリの中で、例えば、非晶質（アモルファス）シリコン（ａ−Ｓｉ）を高抵抗層とし、銀（Ａｇ）元素を可動イオンとしたメモリは、そのスイッチング確率の高さや微細化の可能性から多くの提案がなされている。このイオン伝導メモリでは、アモルファス層内に移動した電極の金属が導電パスを形成し、導電パスの形成による抵抗の大小でメモリ機能を発生させる。
【０００６】
しかし、スイッチング特性では、オン状態とオフ状態は確認されているが、金属導電パスがどのように形成され、高抵抗層の中でどのような構造になって、オン状態とオフ状態を形成するのか、直接な実験的観察が得られていない。すなわち、その導電パスの形成メカニズムは、まだ明らかにされていない。従って、導電パスの形成や位置の制御も困難であり、オン／オフ抵抗比や書き込み、消去、及び読み出し電圧や電流条件の制御は困難であった。
【０００７】
また、イオン伝導メモリのデータ保持特性は４年に過ぎず、不揮発性メモリ素子としては不十分である。これはデータ保持中、またはデータ読み出し中にイオン性金属パスが移動しやすく、データ保持状態が不安定であることが原因として考えられる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１１−２１６１４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
オン／オフ時のスイッチング動作の信頼性及び記憶保持特性を向上させることができる抵抗変化型メモリ素子を提供する。
【課題を解決するための手段】
【００１０】
一実施態様の抵抗変化型メモリ素子は、第１、第２電極と、前記第１電極と前記第２電極との間に配置され、導電性ドットと隣接する第１トラップ層と、前記第１電極と前記第１トラップ層との間に配置された第１トンネル層と、前記第２電極と前記第１トラップ層との間に配置された第２トンネル層とを具備することを特徴とする。
【図面の簡単な説明】
【００１１】
【図１】シリコン基板／ａ−Ｓｉ層／Ａｇナノプローブの積層構造を持つイオン伝導メモリにおけるＩ−Ｖ特性を示す図である。
【図２】第１実施形態の抵抗変化型メモリ素子の構造を示す断面図である。
【図３】第１実施形態の抵抗変化型メモリ素子のスイッチング動作を示す断面図である。
【図４】第１実施形態の抵抗変化型メモリ素子のスイッチング動作を示す断面図である。
【図５】第１実施形態の抵抗変化型メモリ素子の書き込み特性を示す図である。
【図６】第１実施形態の抵抗変化型メモリ素子の読み出し特性を示す図である。
【図７】第１実施形態の抵抗変化型メモリ素子の製造方法を示す断面図である。
【図８】第１実施形態の抵抗変化型メモリ素子の製造方法を示す断面図である。
【図９】第１実施形態の第１変形例の抵抗変化型メモリ素子の構造を示す断面図である。
【図１０】第１実施形態の第２変形例の抵抗変化型メモリ素子の構造を示す断面図である。
【図１１】第２実施形態の抵抗変化型メモリ素子の構造を示す断面図である。
【図１２】第２実施形態の抵抗変化型メモリ素子のスイッチング動作を示す断面図である。
【図１３】第２実施形態の抵抗変化型メモリ素子のスイッチング動作を示す断面図である。
【図１４】第２実施形態の抵抗変化型メモリ素子のスイッチング動作を示す断面図である。
【図１５】第２実施形態の抵抗変化型メモリ素子のスイッチング動作を示す断面図である。
【図１６】第２実施形態の抵抗変化型メモリ素子の書き込み特性を示す図である。
【図１７】第２実施形態の抵抗変化型メモリ素子の読み出し特性を示す図である。
【図１８】第３実施形態の不揮発性半導体メモリの構成を示す回路図である。
【図１９】図１８に示したメモリセルアレイの構造を示す斜視図である。
【発明を実施するための形態】
【００１２】
実施形態を説明する前に、まず、本願の発明者らがイオン伝導メモリのメカニズムについて導電型原子間力顕微鏡法（CAFM: Conductive Atomic Force Microscopy）を用いて微視的に調べた実験結果及び得られた新しい知見について述べる。
【００１３】
イオン伝導メモリの素子構造は、シリコン基板／ａ−Ｓｉ層／Ａｇ電極の積層構造において、Ａｇ電極の代りにＣＡＦＭ測定用のＡｇナノプローブを用いた、シリコン基板／ａ−Ｓｉ層／Ａｇナノプローブの積層構造とした。すなわち、シリコン基板上にａ−Ｓｉ層を積層し、このａ−Ｓｉ上にＡｇのナノプローブを接触させた構造を用いた。この構造において、Ａｇナノプローブを接地させ、シリコン基板側に負の電圧を印加することにより、ＣＡＦＭを用いて局所箇所の電流−電圧特性（以下、Ｉ−Ｖ特性）を求めた。
【００１４】
図１は、シリコン基板／ａ−Ｓｉ層／Ａｇナノプローブの積層構造を持つイオン伝導メモリにおけるＩ−Ｖ特性を示す図である。
【００１５】
図１に示されたＩ−Ｖ特性では、マクロ的なデバイスでは見られないような、ステップ式に増加する電流の増加が観察された。この電流増加の特徴は以下のように説明できる。
【００１６】
まず、電圧が−４Ｖ付近で電流が一桁以上垂直に上昇するのは、以下のような理由によりａ−Ｓｉ層の抵抗が低抵抗へ変化するからである。Ａｇナノプローブから供給されたＡｇ原子は、基板に印加された負の電圧によってイオン化されてＡｇイオンとなり、ａ−Ｓｉ層中へマイグレーションする。
【００１７】
そして、ａ−Ｓｉ層中のＡｇイオンは、ａ−Ｓｉ層中のトラップサイトでトラップされた電子と出会い、Ａｇドットに還元され、トラップサイトで析出される。この析出されたＡｇドットは、導電パスを形成し、ａ−Ｓｉ層の抵抗が低抵抗へ変化する。
【００１８】
ここで、電圧が−４から−４．５Ｖの電圧領域では、電圧が増加しているにもかかわらず、電流が一定である現象が起きている。これは、電子がＡｇドットを導電パスとしてトンネルリングする際、Ａｇドットのサイズが極めて小さいため、電流におけるクーロン・ブロッケード現象、所謂、単電子トンネルリング現象が起きていることの表れである。すなわち、電子が導電パスをトンネルリングするために、ΔＥｃ＝ｅ２／２Ｃ分のエネルギーを蓄える必要がある。Ａｇドットのサイズが極めて小さいとき、容量Ｃが小さく、ΔＥｃが無視できない程度に大きくなる。図１から、クーロン・ブロッケード現象と見られる、電流が増えない領域が観察されていることから、Ａｇドットのサイズが極めて小さいことが言える。
【００１９】
本願発明者らは、以上のＩ−Ｖ特性から、イオン伝導メモリの書き込み過程は、ＡｇイオンのトラップサイトへのマイグレーションとＡｇの析出現象と単電子トンネルリング現象の複合現象であることを見出した。
【００２０】
また、電圧をさらに増加させると、新しいトラップサイトへ電子がトラップされ、ＡｇイオンもトラップされることによりＡｇドットに還元される。そして、前述したように、イオンのマイグレーションとＡｇの析出現象と単電子トンネルリング現象の繰り返しになることも実験的に見出した。
【００２１】
以上の実験結果から、Ａｇナノプローブを用いた場合のａ−Ｓｉ層の抵抗減少の過程は、以下のように考えられる。
【００２２】
まず、電子が電圧印加によりａ−Ｓｉ層のトラップサイトにトラップされる。次に、中性のＡｇ粒子が電圧印加によりイオン化される。次に、イオン化されたＡｇイオンが、ａ−Ｓｉ層中でトラップされた電子サイトにトラップされ、電子によって中性のＡｇドットに還元される。そして、ａ−Ｓｉ層中にＡｇドットの島が形成され、これが導電パスを形成し、ａ−Ｓｉ層の抵抗を高抵抗状態から低抵抗状態へスイッチングする。
【００２３】
しかし、図１のＩ−Ｖ特性カーブから、−４．５から−５Ｖの電圧領域では、電流値はフラットではなくばらつきが大きく、電流値が上下する不安定な振る舞いになっていることが観察されている。
【００２４】
これは、導電パスになっているＡｇドットは膜中に安定した状態ではなく、スイッチング動作中に動いていることを示唆している。本願発明者らは、このＡｇドットのａ−Ｓｉ層中の位置の不安定さが、Ａｇドットをトラップするトラップサイトのトラップ機能が不十分であるためと見出した。つまり、安定した書き込みや記憶保持特性を得るためには、Ａｇドットが移動しないようなトラップサイトの設計が必要である。
【００２５】
本願発明者らは、従来のイオン伝導メモリでは、ａ−Ｓｉ層が用いられ、金属イオンのａ−Ｓｉ層内へのマイグレーションを利用して抵抗をスイッチングするが、課題として以下の３点が挙げられることを見出した。
【００２６】
（１）オン状態（低抵抗状態）において、イオン化可能な導電性ドット（以下、導電性ドット）も電子も移動しやすく、記憶保持特性が不十分。そのため、オン状態で電子と導電性ドットの動きをブロックする膜構造が必要。
【００２７】
（２）リセット動作時は、導電性ドットの移動はデバイスの動作スピードを高めるには好ましくない。そのために、リセット動作時に導電性ドットの動きをブロックでき、電子のみ移動させる構造が必要。
【００２８】
（３）導電性ドットの配置はランダムであり、スイッチング抵抗がばらつくため、多値化制御が困難である。従って、膜の積層方向に導電性ドットを同間隔に制御する必要がある。
【００２９】
以降に説明する実施形態は、前記問題点に鑑みてなされたもので、オン／オフ時のスイッチング動作の信頼性及び記憶保持特性を向上させることができ、さらにメモリ素子の三値以上の多値化が実現できる。
【００３０】
以下、図面を参照して実施形態の抵抗変化型メモリ素子について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００３１】
［第１実施形態］
第１実施形態の抵抗変化型メモリ素子について、メモリ素子構造、スイッチング動作原理、及び製造方法の順で説明する。
【００３２】
［１］メモリ素子構造
まず、抵抗変化型メモリ素子の構造について説明する。
【００３３】
図２は、第１実施形態の抵抗変化型メモリ素子の構造を示す断面図である。
【００３４】
抵抗変化型メモリ素子は、下部電極（第１電極）１１、上部電極（第２電極）１２、及び下部電極１１と上部電極１２との間に配置された可変抵抗部１６を備えている。可変抵抗部１６は、高抵抗トラップ層１３、第１の高抵抗トンネル層１４、及び第２の高抵抗トンネル層１５を備える。
【００３５】
下部電極１１と上部電極１２との間には、トラップ層１３が配置されている。トラップ層１３は、導電性ドット１３ａを含む。下部電極１１とトラップ層１３との間には、第１のトンネル層１４が配置されている。上部電極１２とトラップ層１３との間には、第２のトンネル層１５が配置されている。すなわち、下部電極１１と上部電極１２との間には、下部電極１１側から、第１のトンネル層１４、トラップ層１３、及び第２のトンネル層１５の順に積層された構造が配置されている。
【００３６】
下部電極１１は、半導体層、例えばホウ素がドープされたシリコン層から形成される。上部電極１２は、例えばＰｔ、Ｗ、Ｒｕ、Ｒｈなどの金属単体、あるいはＰｔＳｉ、ＷＳｉなどの金属シリサイド、ＷｘＣ、ＴａＣ、ＴｉＣなどの金属炭化物、ＴｉＮ、ＴａＮなどの金属窒化物から形成される。
【００３７】
トラップ層１３は、導電性ドット１３ａをトラップできる膜、例えば高誘電率を有する膜（Ｈｉｇｈ−ｋ絶縁膜）から形成される。トラップ層１３中には、導電性ドット１３ａが配置されている。Ｈｉｇｈ−ｋ絶縁膜は、例えばシリコン窒化膜あるいはシリコン酸窒化膜、酸化ハフニウム、酸化チタニウム、ハフニウムシリケート、チタニウムシリケートから形成される。導電性ドットは、複数の原子あるいは分子が凝集されたものであり、導電性の微粒子あるいはクラスターを含む。
【００３８】
第１のトンネル層１４及び第２のトンネル層１５は、電子をトンネリングでき、さらに導電性ドット１３ａの移動をブロックできる層である。第１、第２のトンネル層１４、１５は、例えばシリコン酸化膜から形成される。
【００３９】
前記構造を有する可変抵抗型メモリ素子では、下部電極１１と上部電極１２との間に印加する電圧の大きさや極性を制御することにより、イオン性金属のイオン化と還元現象に基づいて導電性ドット１３ａの荷電状態を選択的に制御できる。これにより、下部電極１１と上部電極１２間の可変抵抗部１６の抵抗値をスイッチングすることができる。
【００４０】
［２］スイッチング動作原理
以下に、抵抗変化型メモリ素子における低抵抗状態と高抵抗状態間のスイッチング動作原理を述べる。
【００４１】
図３及び図４は、第１実施形態の抵抗変化型メモリ素子のスイッチング動作を示す断面図である。図５及び図６は、前記抵抗変化型メモリ素子の書き込み特性及び読み出し特性を示す図である。
【００４２】
抵抗変化型メモリ素子の初期状態では、図２に示すように、導電性ドット１３ａは中性であり、導電性ドット１３ａとして導電パスを形成する。このため、可変抵抗部１６が低抵抗状態となり、メモリ素子が低抵抗状態となる。この低抵抗状態をオン状態（ここでは“０”）とし、高抵抗状態をオフ状態（ここでは“１”）とする。
【００４３】
メモリ素子を高抵抗状態にするためには、つまり、オフ状態にするためには、下部電極１１と上部電極１２との間に、消去（リセットとも呼ぶ）するための電圧を印加する。すなわち、図３に示すように、下部電極１１に対して負極性のバイアス電圧Ｖ１を上部電極１２に印加する。つまり、Ｖ１＜０Ｖを印加する。
【００４４】
このような消去動作によって下部電極１１と上部電極１２間に電界が生じ、この電界印加によってトラップ層１３中に配置された導電性ドット１３ａはイオン化される。導電性ドット１３ａがイオン化されると、電子がトンネル層１４をトンネルリングして下部電極１１へ流れ、イオン化された導電性ドット１３ａがトラップ層１３中に残り、荷電粒子１３ｂとなる。
【００４５】
このキャリアを失った荷電粒子１３ｂは導電パスにならず、可変抵抗部１６は高抵抗状態、つまりオフ状態となる。消去動作の閾値電圧をＶａとすると、バイアス電圧Ｖ１は、Ｖ１≦Ｖａ＜０Ｖとなる。
【００４６】
本実施形態のメモリ素子による消去特性の特徴として、導電性ドット１３ａは可変抵抗部１６におけるトラップ層１３にトラップされているため、位置が固定されている。図３に示したように、消去動作における電圧印加の際には、電子のみが下部電極１１へ流れ、荷電粒子１３ｂとなったイオンはトラップ層から移動しない。
【００４７】
また、消去動作における電圧印加の際、荷電粒子１３ｂの荷電状態を保つためには、電子が上部電極１２から供給されないようにする必要がある。このために、以下の構造上の工夫をしている。トンネル層１４より、トンネル層１５の厚さを厚くしている。この工夫により、消去動作時には、荷電粒子１３ｂの荷電状態を保つことができ、高抵抗状態を安定して保持することができる。
【００４８】
さらに、消去動作における電圧印加の際、電子のみトンネルリングでき、一方、荷電粒子１３ｂが移動しないように、トンネル層１４とトラップ層１３の構造の組み合わせに工夫をしている。すなわち、消去電圧の印加時には、電子がトラップ層１３からデトラップされ、トンネル層１４をトンネルリングできる。一方、荷電粒子１３ｂは、トラップ層１３にトラップされたままでデトラップが生じることなく、さらにはトンネル層１４も荷電粒子１３ｂの移動をブロックするのに十分に大きいバンドギャップを有する。
【００４９】
次に、メモリ素子を低抵抗状態にする書き込み動作では、図４に示すように、下部電極１１に対して正極性のバイアス電圧Ｖ２を上部電極１２に印加する。ここで、荷電粒子１３ｂを導電性ドット１３ａへ還元できる最小電圧、つまり高抵抗状態から低抵抗状態へスイッチングできる最小電圧をＶｂとすると、Ｖ２≧Ｖｂである。電子が下部電極１１から供給され、トンネル層１４をトンネルリングして荷電粒子１３ｂへ到達し、荷電粒子１３ｂが還元されて導電性ドット１３ａに戻る。この書き込み動作によって可変抵抗部１６が低抵抗状態（オン状態）となる。
【００５０】
以上の消去動作と書き込み動作における印加電圧と抵抗の関係を図５に示す。また、メモリ素子に記憶されたデータの読み出し動作は、図６に示すように、正極性の電圧Ｖ３を印加し、得られた抵抗値Ｒとオフ状態の抵抗値Ｒ１とを比較して判断する。得られた抵抗値Ｒが抵抗値Ｒ１より小さい場合、つまりＲ＜Ｒ１の場合はオン状態と判断し、それ以外の場合はオフ状態であると判断する。なお、電圧Ｖ３は、０Ｖ＜Ｖ３＜Ｖｂとする。
【００５１】
以上に説明したように、図３及び図４に示したメモリ素子の動作原理は、可変抵抗部１６のトラップ層１３に配置されたイオン化可能な導電性ドット１３ａの荷電状態を制御することにより、メモリ素子の抵抗値がスイッチングすることである。導電性ドット１３ａが中性金属粒子である場合は低抵抗となり、導電パスに寄与するが、導電性ドット１３ａがイオン化された場合は電荷としてトラップ層１３中に存在して、高抵抗になり、導電パスを形成しない。つまり、導電性ドット（中性金属粒子）１３ａとイオン化された荷電粒子１３ｂの二つの状態間でスイッチングすることにより、可変抵抗部１６の抵抗をスイッチングすることができる。
【００５２】
本実施形態の不揮発性メモリ素子によれば、オン状態では、導電性ドットと電子はトラップ層１３にトラップされるため、オン状態の記憶保持時間を長く保つことができる。また、オフ状態では、導電性ドット１３ａがイオン化され、電荷として膜中に存在するため、導電パスがなくなり、高抵抗状態を長く保つことができる。さらに、書き込み時は導電性ドットが高抵抗ワイドバンドギャップのトンネル膜にブロックされるため、導電性ドットの移動が生じることなく、電子のみトンネルリングすることができる。これにより、オン状態とオフ状態間の安定した高速スイッチング動作が可能である。
【００５３】
以上説明したように本実施形態によれば、オン／オフ時のスイッチング動作の信頼性及び記憶保持特性を向上させることができる抵抗変化型メモリ素子を提供できる。
【００５４】
［３］製造方法及び材料
次に、第１実施形態の抵抗変化型メモリ素子の製造方法について説明する。
【００５５】
ここでは、可変抵抗部１６の材料に、例えば、高抵抗トンネル層１４としてシリコン酸化膜（ＳｉＯｘ）を、高抵抗トラップ層１３としてシリコン窒化膜（ＳｉＮｘ）を、高抵抗トンネル層１５としてシリコン酸化膜（ＳｉＯｘ）を用い、シリコン窒化膜１３中に導電性ドット１３ａとしてＡｇドットを配置したメモリ素子の製造方法を例として述べる。可変抵抗部１６は、シリコン酸化膜１４／シリコン窒化膜（Ａｇドット１３ａを含む）１３／シリコン酸化膜１５の積層構造からなる。
【００５６】
図７及び図８は、第１実施形態の抵抗変化型メモリ素子の製造方法を示す断面図である。
【００５７】
図７（ａ）に示すように、まず、シリコン半導体基板１０に、例えば、ホウ素をドープして下部電極１１を形成する。この場合は、下部電極１１の抵抗率が１０〜０．０００１Ωｃｍの範囲であれば、下部電極として使用できる。ホウ素のドーピングには、例えばイオン注入法、または液体拡散源による塗布法を用いることができる。
【００５８】
次に、図７（ｂ）に示すように、下部電極１１上に、一層目の高抵抗トンネル層１４として、例えばシリコン酸化膜を形成する。シリコン酸化膜１４の厚さは、例えば１〜３ｎｍとする。シリコン酸化膜１４の形成方法は、通常の熱酸化法でも良いし、ＣＶＤなどのガス源を用いた堆積法でも良い。また、これらの方法に限らない。
【００５９】
次に、図７（ｃ）に示すように、シリコン酸化膜１４上に、トラップ層１３として、例えばＡｇドット１３ａを含むシリコン窒化膜を成膜する。シリコン窒化膜１３の膜厚は、例えば２ｎｍ程度である。
【００６０】
Ａｇドット１３ａを含むシリコン窒化膜１３の成膜方法は、シリコン窒化膜を形成した後、Ａｇを含有する薄膜を堆積して凝集する方法でも良いし、シリコン窒化膜を形成する際にＡｇドットを添加する方法を用いても良い。また、シリコン窒化膜を形成した後、イオン注入法を用いてＡｇをシリコン窒化膜中に導入しても良い。
【００６１】
前記シリコン窒化膜１３を形成後、Ａｇを含有する薄膜を堆積して凝集する方法は以下のように行われる。
【００６２】
シリコン酸化膜１４上にシリコン窒化膜１３を形成する。シリコン窒化膜１３の形成方法は、ＣＶＤ法でも良いし、スパッタ法などターゲットを用いた方法でも良い。また、これらの方法に限らない。続いて、シリコン窒化膜１３上にＡｇを含有する有機膜として、例えばＡｇナノコーティング液を塗布する。
【００６３】
その後、Ａｇドット１３ａが、粒径Φが２ｎｍ程のナノドットとして凝集し、面内においてＡｇドット１３ａ間の距離は３ｎｍ以上となるような適正なアニール温度にて熱処理を加える。ナノコーティング液の成分によって、熱処理の温度と時間が異なり、常にその材料にあった最適な熱処理条件にてシリコン窒化膜１３中にＡｇドット１３ａを配置する。この熱処理によって、Ａｇドット１３ａはシリコン窒化膜１３中にトラップされる形になる。
【００６４】
別の作り方として、シリコン窒化膜１３を形成する際に、Ａｇドット１３ａを添加する方法は以下のように行われる。
【００６５】
シリコン窒化膜１３とＡｇドット１３ａを同時に形成する場合、例えばスパッタ法を用いることができる。シリコン窒化膜のターゲットとＡｇを含有するターゲットを用いて、Ａｇドット１３ａがシリコン窒化膜１３中にトラップされるようにスパッタ条件を最適化する。これにより、Ａｇドット１３ａを含有するシリコン窒化膜１３を形成することができる。
【００６６】
次に、図８（ａ）に示すように、シリコン窒化膜１３上に、２層目の高抵抗トンネル層１５として、例えばシリコン酸化膜を形成する。シリコン酸化膜１５の膜厚は、シリコン酸化膜１４より厚くする。例えば、シリコン酸化膜１５の膜厚はシリコン酸化膜１４の膜厚より１ｎｍ程度厚くする。シリコン酸化膜１４の膜厚が１ｎｍときはシリコン酸化膜１５の膜厚を２ｎｍとし、シリコン酸化膜１４の膜厚が３ｎｍときはシリコン酸化膜１５の膜厚を４ｎｍとする。上記シリコン酸化膜１５の形成方法は１層目のシリコン酸化膜１４と同じである。
【００６７】
次に、図８（ｂ）に示すように、シリコン酸化膜１５上に、上部電極１２として例えばＡｇ層を真空蒸着法などにより形成する。以上の工程により、第１実施形態の抵抗変化型メモリ素子が製造される。
【００６８】
次に、第１実施形態の抵抗変化型メモリ素子を構成する材料について詳述する。
【００６９】
まず、下部電極１１を構成する電極材料について説明する。書き込み動作時に、電子を下部電極１１からトンネル層１４を経てトラップ層１３へ注入し、消去動作時は下部電極１１からプラスキャリアのホールをトラップ層１３のトラップサイトへ注入することが要求される。このことから、下部電極１１は、例えばホウ素がドーピングされたｐ導電型シリコン半導体基板から形成できる。なお、前記書き込みと消去動作が実現できれば、下部電極１１はシリコンに限らず、他の半導体材料または金属電極材料を用いても良い。
【００７０】
次に、１層目の高抵抗トンネル層１４を構成する材料について説明する。書き込み時には電子が下部電極１１から提供され、トンネル層１４をトンネルリングすることが要求される。このため、電圧印加時にトンネル層１４に１×１０−１３Ａ以上の電流を流せることが要求される。
【００７１】
トンネル層１４として、例えばシリコン酸化膜を用いた場合はＦＮトンネルリングに基づいて電流が流れ、シリコン酸化膜１４の膜厚は５ｎｍ以下とすることが望ましい。また、記憶保持状態でリーク電流を十分小さく保つため、ダイレクトトンネルリングと呼ばれるトンネルリングが生じないように、シリコン酸化膜１４の膜厚は１．５ｎｍ以上とする。すなわち、トンネル層１４として、例えばシリコン酸化膜を用いた場合、シリコン酸化膜の膜厚は１．５〜５ｎｍであることが望ましい。
【００７２】
また、本実施形態ではトンネル層１４にシリコン酸化膜を用いているが、トラップ層１３との組み合わせにより、シリコン酸化膜より誘電率が高いＨｉｇｈ−ｋ絶縁膜を用いることも可能である。Ｈｉｇｈ−ｋ絶縁膜としては、シリコン酸窒化膜、シリコン窒化膜、金属酸化膜、金属酸窒化膜等が挙げられる。Ｈｉｇｈ−ｋ絶縁膜を用いた場合は、等価酸化膜厚（ＥＯＴ）を、シリコン酸化膜を用いた場合と同じにすれば良い。
【００７３】
次に、高抵抗トラップ層１３を構成する材料について説明する。トラップ層１３は、書き込み及び消去動作時に導電性ドット１３ａがトラップされたままで移動できないように、トラップにおけるエネルギー準位が十分に深いことが要求される。一方、書き込み及び消去動作時に電子をトラップまたはデトラップするエネルギー準位が妥当なレベルにある必要がある。
【００７４】
トラップ層１３として例えばシリコン窒化膜を用いた場合は、シリコン窒化膜１３中のトラップ準位および密度は、シリコン窒化膜の組成比及び形成時のガス添加量によって調整でき、またシリコン酸化膜１４の厚さやＡｇドット１３ａの大きさに合わせて調整することも可能である。
【００７５】
また、本実施形態では、トラップ層１３として、シリコン窒化膜を用いたが、トラップ機能を果たすことができれば、他のトラップ機能を持つ材料、例えば酸化ハフニウムなどの金属酸化物、または酸窒化ハフニウムなどの金属酸窒化物、シリコン酸窒化物、アモルファスシリコンなどを用いても良い。さらに、本実施形態の原理によれば、可変抵抗部にトラップになりうるサイトを形成できれば、導電性ドット１３ａがこれらのトラップサイトへトラップされて導電パスを形成する。
【００７６】
従って、トラップサイトはレイヤーに限定されるものではなく、可変抵抗部に導電性ドット１３ａによる導電パスが形成されれば、トラップサイトの配置は離散していてもよく、可変抵抗部への元素添加により実現することも可能である。
【００７７】
次に、導電性ドット１３ａを構成する材料について説明する。書き込み時には、イオン化された導電性ドットは電子をもらい、導電性ドット１３ａへ還元できる必要がある。一方、消去時には、導電性ドット１３ａはイオン化され、荷電粒子１３ｂとしてトラップ層１３中に残ることが要求される。このため、導電性ドット１３ａは、イオン化が可能な導電性ドットである必要性がある。
【００７８】
このため、導電性ドット１３ａとして、例えばＡｇドットを用いたが、これに限定されるものではなく、電圧印加または電流を流すことにより、イオン化及び還元できる金属ドットであれば良く、例えば、Ａｌ、Ａｕ、Ｃｒ、Ｃｕ、Ｔｉ、Ｎｉのうちの１つ、またはこれらを含む合金やこれらを含むシリサイドなどの化合物でも良い。
【００７９】
次に、２層目の高抵抗トンネル層１５を構成する材料について説明する。書き込み時には、電子が下部電極１１から提供され、トンネル層１５をトンネルリングすることが要求される。このため、電圧印加時にトンネル層１５に１×１０−１３Ａ以上の電流を流せることが要求される。トンネル層１５として、例えばシリコン酸化膜を用いた場合はＦＮトンネルリングに基づいて電流が流れ、シリコン酸化膜１５の膜厚は５ｎｍ以下とすることが望ましい。
【００８０】
一方、消去時には、イオン化された導電性ドットを荷電粒子１３ｂのままキープするために、上部電極１２からトラップ層１３へ電子を供給しないように、シリコン酸化膜１５の膜厚を十分厚くする必要がある。そのため、例えば、シリコン酸化膜１５の膜厚は、シリコン酸化膜１４より厚く、５ｎｍより薄い、４ｎｍ近傍の厚さが適正である。
【００８１】
また、本実施形態ではトンネル層１５にシリコン酸化膜を用いているが、トラップ層１３との組み合わせにより、シリコン酸化膜以外の例えば、Ｈｉｇｈ−ｋ絶縁膜を用いることも可能である。Ｈｉｇｈ−ｋ絶縁膜を用いた場合は、等価酸化膜厚（ＥＯＴ）をシリコン酸化膜を用いた場合と同じにすれば良い。
【００８２】
また、本実施形態では、トンネル層１４、１５としてシリコン酸化膜を用いた例を示し、シリコン酸化膜１４の膜厚がシリコン酸化膜１５より薄いことが望ましいことを述べたが、トンネル層１４のバリアハイトがトンネル層１５のバリアハイトよりも低ければ、他の材料を用いても良い。例えば、トンネル層１４が酸化ハフニウム膜から形成され、トンネル層１５がシリコン酸化膜から形成されていても良い。この場合、酸化ハフニウム膜の厚さをシリコン酸化膜以上にしても良い。
【００８３】
次に、上部電極１２を構成する電極材料について説明する。上部電極１２は導電性ドットを構成する材料でなくても良い。すなわち、導電性ドット１３ａとしてＡｇドットを用いた場合でも、上部電極１２はＡｇでなくても良く、例えばＴａ、Ａｌ、Ａｕ、Ｃｒ、Ｃｕ、Ｔｉ、Ｎｉ、Ｃｕ、Ｔｉ、Ｃｏ、Ｎｂ、Ｗ、Ｃｒのうちの一つ、またはこれらを含む合金やこれらを含むシリサイドなどの化合物を用いても良い。
【００８４】
次に、第１実施形態の変形例の抵抗変化型メモリ素子について説明する。
【００８５】
図９は、第１変形例の抵抗変化型メモリ素子の構造を示す断面図である。
【００８６】
前述した第１実施形態では、トラップ層１３が導電性ドット１３ａを含む例を示したが、第１変形例では高抵抗トラップ層１７の厚さが導電性ドット１３ａの粒径より薄い場合の構造を示す。なおここでは、トラップ層１７が層を形成している場合を示すが、トラップ層１７は必ずしも層を形成していなくても良い。
【００８７】
図９に示すように、抵抗変化型メモリ素子は、下部電極１１、上部電極１２、トンネル層１４，１５、トラップ層１７、及び導電性ドット１３ａを備えている。トラップ層１７は、トンネル層１４とトンネル層１５との間に配置されている。導電性ドット１３ａはトラップ層１７に近接して配置されている。すなわち、導電性ドット１３ａはトラップ層１７中に配置されていなくても良く、トラップ層１７と導電性ドット１３ａが近接していれば良い。
【００８８】
トラップ層１７は、第１実施形態と同様に、例えばシリコン窒化膜、または酸化ハフニウムなどの金属酸化物、酸窒化ハフニウムなどの金属酸窒化物、シリコン酸窒化物、アモルファスシリコンなどから形成される。
【００８９】
トラップ層１７の膜厚は２ｎｍより薄く、導電性ドット１３ａの粒径は１ｎｍから４ｎｍ程度である。その他の構成及び効果は前述した第１実施形態と同様である。
【００９０】
図１０は、第２変形例の抵抗変化型メモリ素子の構造を示す断面図である。
【００９１】
前述した第１実施形態では、トラップ層１３、トンネル層１４，１５が別々の層として形成された例を示したが、第２変形例ではこれらが１つの層で形成された例を示す。
【００９２】
図１０（ａ）に示すように、抵抗変化型メモリ素子は、下部電極１１、上部電極１２、高抵抗トンネル層１８、及び導電性ドット１３ａを備えている。トンネル層１８は、下部電極１１と上部電極１２との間に配置されている。導電性ドット１３ａは、トンネル層１８中に配置されている。
【００９３】
トンネル層１８は、例えばシリコン酸窒化膜１８から形成されている。シリコン酸窒化膜１８中の窒素の濃度分布を図１０（ｂ）に示す。横軸が窒素の濃度を、縦軸がシリコン酸窒化膜１８の厚さ方向の位置を示している。シリコン酸窒化膜１８中の窒素の濃度ピークは厚さ方向の中央よりやや下側にある。導電性ドット１３ａは、窒素の濃度ピークの近傍に配置されている。シリコン酸化膜に添加された窒素はトラップサイトとして機能する。
【００９４】
なお、第２変形例では、トンネル層１８として、シリコン酸化膜に窒素が添加されたシリコン酸窒化膜を用いたが、シリコン酸化膜にフッ素やシリコン、金属元素が添加された膜を用いても良い。これらの元素は例えばイオン注入法で添加する。
【００９５】
その他の構成及び効果は前述した第１実施形態と同様である。
【００９６】
［第２実施形態］
第２実施形態では、多値のメモリ素子を形成するために、可変抵抗部を複数積層した例を述べる。第２実施形態の抵抗変化型メモリ素子について、メモリ素子構造、スイッチング動作原理、及び製造方法の順で説明する。なお、第２実施形態の抵抗変化型メモリ素子を構成する材料は、第１実施形態と同様であるため記載を省略する。
【００９７】
［１］メモリ素子構造
まず、抵抗変化型メモリ素子の構造について説明する。
【００９８】
図１１は、第２実施形態の抵抗変化型メモリ素子の構造を示す断面図である。
【００９９】
抵抗変化型メモリ素子は、下部電極１１、上部電極１２、及び下部電極１１と上部電極１２との間に配置された可変抵抗部２６を備える。可変抵抗部２６は、高抵抗トンネル層１４−ｎと高抵抗トラップ層１３−ｎとが交互に積層された構造を有する。ｎは１以上の自然数を示す。
【０１００】
トラップ層１３−ｎは、イオン化が可能な導電性ドット１３ａ−ｎを含む。すなわち、トラップ層１３−ｎ中には、イオン化が可能な導電性ドット１３ａ−ｎが配置されている。
【０１０１】
上下のトンネル層１４−ｎ，１４−(ｎ＋１)間にトラップ層１３−ｎが挟まれた構造、すなわちトンネル層１４−ｎ、トラップ層１３−ｎ、トンネル層１４−(ｎ＋１)の積層構造を一つの可変抵抗部１６−ｎとする。可変抵抗部２６は、可変抵抗部１６−ｎをｎ層分積層した構造、すなわち、図１１に示すように、可変抵抗部１６−１、１６−２、…、１６−ｎを下部電極１１から上部電極１２に向かって積層した構造を有する。
【０１０２】
前記構造を有する可変抵抗型メモリ素子では、下部電極１１と上部電極１２との間に印加する電圧の大きさや極性を制御することにより、イオン性金属のイオン化と還元現象に基づいて導電性ドット１３ａ−ｎの荷電状態を選択的に制御できる。これにより、下部電極１１と上部電極１２間を、ｎ＋１通りの抵抗値にスイッチングすることができ、ｎ＋１値を有する多値のメモリ素子を実現できる。
【０１０３】
また、第２実施形態では、可変抵抗部が一層の第１実施形態と比べて、下部電極１１と上部電極１２間に大きな電圧をかける必要がある。このため、導電性ドット１３ａがトラップ層１３−ｎから抜け出ないように、トラップ層１３−ｎにはトラップ機能が高い、例えばシリコン窒化膜を用いるのがよく、また上部電極１２にはイオン源を出さない金属、例えばＰｔを用いるのがよい。
【０１０４】
［２］スイッチング動作原理
第１実施形態では、前述したように、導電性ドット１３ａのイオン化と還元現象のメカニズムに基づき、可変抵抗部が一層、つまり、ｎ＝１の場合のメモリ素子の動作原理を説明した。
【０１０５】
第２実施形態においても、同じ導電性ドット１３ａ−ｎのイオン化と還元現象のメカニズムに基づき、ｎ層に積層された抵抗可変部から構成されたメモリ素子において、各トラップ層１３−ｎに配置された導電性ドット１３ａ−ｎのイオン化と還元状態をそれぞれ選択的に制御することにより、オン状態をｎ＋１通りの抵抗値に制御できる。これにより、下部電極１１と上部電極１２間を、ｎ＋１通りの抵抗値にスイッチングすることができ、ｎ＋１値を有する多値のメモリ素子を実現できる。
【０１０６】
以下に、可変抵抗部１６−ｎが２層以上（ｎ＞１）の場合のメモリ素子の動作原理を説明する。ここでは、説明を解り易くするために、ｎ＝２の場合のメモリ素子の動作原理について述べる。
【０１０７】
図１２〜図１５は、第２実施形態の抵抗変化型メモリ素子のスイッチング動作を示す断面図である。図１６及び図１７は、前記抵抗変化型メモリ素子の書き込み特性及び読み出し特性を示す図である。
【０１０８】
可変抵抗部１６−ｎが２層の場合のメモリ素子は、図１２に示すように、下部電極１１上に、高抵抗トンネル層１４−１、導電性ドット１３ａ−１を含む高抵抗トラップ層１３−１、高抵抗トンネル層１４−２、導電性ドット１３ａ−２を含む高抵抗トラップ層１３−２、高抵抗トンネル層１４−３、及び上部電極１２が順に積層された構造を有する。下部電極１１と上部電極１２との間に挟まれた積層構造は可変抵抗部２６として働き、可変抵抗部２６は２層の可変抵抗部１６−１，１６−２から構成される。
【０１０９】
前記構造を有する抵抗変化型メモリ素子の初期状態では、トラップ層１３−１，１３−２中に配置された導電性ドット１３ａ−１，１３ａ−２は中性であり、金属性ドットとして導電パスを形成する。このため、２層の可変抵抗部１６−１，１６−２が共に低抵抗状態となる。つまり、可変抵抗部２６が低抵抗状態となる。この低抵抗状態をｎ＝２の場合の“００”と定義する。
【０１１０】
消去動作時の原理は、ｎ＝１の場合と同様に、図１３に示すように、下部電極１１に対して負極性のバイアス電圧Ｖ４を上部電極１２に印加する。つまり、Ｖ４＜０Ｖを印加する。このような消去動作によって下部電極１１と上部電極１２間に電界が生じ、この電界印加によってトラップ層１３−１，１３−２中に配置された導電性ドット１３ａ−１，１３ａ−２が全てイオン化される。このため、電子がトンネル層１４−１，１４−２をトンネルリングして下部電極１１へ流れる。一方、イオン化された導電性ドットはトラップ層１３−１，１３−２中に残り、これらが荷電粒子１３ｂ−１，１３ｂ−２となる。
【０１１１】
このとき、キャリアを失った荷電粒子１３ｂ−１，１３ｂ−２は導電パスにならず、可変抵抗部２６は高抵抗状態、つまりオフ状態となる。このオフ状態を“１１”とする。なお、消去動作の閾値電圧をＶｃとすると、バイアス電圧Ｖ４は、Ｖ４≦Ｖｃ＜０Ｖとなる。
【０１１２】
一方、低抵抗状態にする書き込み動作では、可変抵抗部が一層分の場合、つまりｎ＝１の場合と異なり、オン状態が二値となるように動作させる。まず、図１４に示すように、下部電極１１に対して正極性のバイアス電圧Ｖ５を上部電極１２に印加する。
【０１１３】
ここで、一層目のトラップ層１３−１に、荷電粒子１３ｂ−１を導電性ドット１３ａ−１へ還元できる最小電圧、つまり高抵抗状態（オフ状態）から第１の低抵抗状態（第１のオン状態）へスイッチングできる閾値電圧を印加する。閾値電圧をＶｄとすると、バイアス電圧Ｖ５は、Ｖ５≧Ｖｄとなる。
【０１１４】
また、二層目の高抵抗トラップ層１３−２中に配置された荷電粒子１３ｂ−２が導電性ドット１３ａ−２に還元できる閾値電圧をＶｅと定義すると、Ｖｅ＞Ｖ５≧Ｖｄが成り立つ。つまり、二層目のトラップ層１３−２に配置された荷電粒子１３ｂ−２は導電性ドットに還元されず、荷電粒子のままでトラップ層１３−２に存在する状態となる。この状態を第１の低抵抗状態と定義し、“０１”とする。
【０１１５】
このスイッチングでは、電子が下部電極１１から供給され、一層目のトンネル層１４−１をトンネルリングして一層目のトラップ層１３−１中の荷電粒子１３ｂ−１へ供給される。そして、荷電粒子１３ｂ−１が還元されて中性の導電性ドット１３ａ−１に戻る。
【０１１６】
次に、第２の低抵抗状態（第２のオン状態）への書き込み動作を説明する。この第２の低抵抗状態を“００”とする。図１５に示すように、下部電極１１に対して正極性のバイアス電圧Ｖ６を上部電極１２に印加する。ここで、バイアス電圧Ｖ６は、二層目のトラップ層１３−２中の荷電粒子１３ｂ−２を導電性ドット１３ａ−２へ還元できる最小閾電圧Ｖｅより大きい、つまり、Ｖ６＞Ｖｅとする。
【０１１７】
バイアス電圧Ｖ６を印加することにより、二層目のトラップ層１３−２に配置された荷電粒子１３ｂ−２も導電性ドット１３ａ−２へ還元され、二層の可変抵抗部はすべて低抵抗状態になり、可変抵抗部２６は第２の低抵抗状態に戻る。
【０１１８】
以上の消去動作と書き込み動作における印加電圧と抵抗との関係を図１６に示す。データの読み出し動作は、図１７に示すように、上部電極１２に正極性のバイアス電圧Ｖ７を印加する。このとき、電圧Ｖ７は書き込み動作の閾値電圧Ｖｄを超えないようにする。
【０１１９】
つまり、０Ｖ＜Ｖ７＜Ｖｄの範囲で電圧印加を行い、オフ状態の抵抗値Ｒ１１、第１のオン状態の抵抗値Ｒ０１、第２のオン状態の抵抗値Ｒ００と、得られた抵抗値Ｒとを比較して、メモリ素子に記憶されているデータを判断する。
【０１２０】
得られた抵抗値Ｒがオフ状態の抵抗値Ｒ１１より小さく、第１のオン状態の抵抗値Ｒ０１以上、つまりＲ０１≦Ｒ＜Ｒ１１の場合は、第１の低抵抗状態と判断する、つまり、“０１”と判断する。
【０１２１】
また、得られた抵抗値Ｒが第１のオン状態の抵抗値Ｒ０１より小さく、第２のオン状態の抵抗値Ｒ００以上、つまりＲ００≦Ｒ＜Ｒ０１の場合は、第２の低抵抗状態と判断する、つまり、“００”と判断する。
【０１２２】
一方、得られた抵抗値Ｒがオフ状態の抵抗値Ｒ１１以上である場合、つまり、Ｒ≧Ｒ１１の場合は、高抵抗状態、つまり、“１１”と判断する。
【０１２３】
以上のように、本実施形態によれば、多値における書き込み、消去及び読み出し動作を行うことができる。
【０１２４】
［３］製造方法
次に、第２実施形態の抵抗変化型メモリ素子の製造方法について説明する。
【０１２５】
製造方法は、図７（ｃ）に示したように、下部電極１１上にトンネル層１４とトラップ層１３を形成し、その後、トンネル層１４とトラップ層１３の形成を交互に行えば良い。その他の製造方法は第１実施形態と同様である。
【０１２６】
［第３実施形態］
次に、第１及び第２実施形態の抵抗変化型メモリ素子を適用した不揮発性半導体メモリについて説明する。
【０１２７】
図１８は、第３実施形態の不揮発性半導体メモリの構成を示す回路図である。
【０１２８】
メモリセルアレイは、クロスポイント型を有している。ワード線ＷＬｉ−１，ＷＬｉ，ＷＬｉ＋１は、Ｘ方向に延伸し、ビット線ＢＬｊ−１，ＢＬｊ，ＢＬｊ＋１は、Ｙ方向に延伸している。
【０１２９】
ワード線ＷＬｉ−１，ＷＬｉ，ＷＬｉ＋１の一端は、選択スイッチとしてのＭＯＳトランジスタＲＳＷを経由してワード線ドライバ＆デコーダ３１に接続される。ビット線ＢＬｊ−１，ＢＬｊ，ＢＬｊ＋１の一端は、選択スイッチとしてのＭＯＳトランジスタＣＳＷを経由してビット線ドライバ＆デコーダ＆読み出し回路３２に接続される。
【０１３０】
ＭＯＳトランジスタＲＳＷのゲートには、１本のワード線（ロウ）を選択するための選択信号Ｒｉ−１，Ｒｉ，Ｒｉ＋１が入力される。ＭＯＳトランジスタＣＳＷのゲートには、１本のビット線（カラム）を選択するための選択信号Ｃｊ−１，Ｃｊ，Ｃｊ＋１が入力される。
【０１３１】
メモリセル３３は、ワード線ＷＬｉ−１，ＷＬｉ，ＷＬｉ＋１とビット線ＢＬｊ−１，ＢＬｊ，ＢＬｊ＋１との交差部に配置され、いわゆるクロスポイント型セルアレイ構造を構成する。メモリセル３３として、例えば第１，第２実施形態の抵抗変化型メモリ素子が用いられる。
【０１３２】
また、メモリセル３３には、記録／再生時における回り込み電流(sneak current)を防止するためのダイオード３４が付加される。
【０１３３】
図１９は、図１８に示したメモリセルアレイの構造を示している。
【０１３４】
半導体基板１０上には、ワード線ＷＬｉ−１，ＷＬｉ，ＷＬｉ＋１とビット線ＢＬｊ−１，ＢＬｊ，ＢＬｊ＋１が配置され、これら配線の交差部にメモリセル３３及びダイオード３４が直列接続される。
【０１３５】
このようなクロスポイント型セルアレイ構造の特長は、メモリセル３３に個別にＭＯＳトランジスタを接続する必要がないため、高集積化に有利な点である。例えば、メモリセル３３を積み重ねて、メモリセルアレイを三次元構造にすることも可能である。
【０１３６】
メモリセル３３は、前述したように、第１実施形態またはその変形例、第２実施形態の可変抵抗型メモリ素子である。従って、１つのメモリセル３３は、２値または３値以上の多値データを記憶可能である。また、ダイオード３４は、ＰＮ接合ダイオードの他、ＰＩＮ（ＳＩＳ）ダイオード、ＭＩＳダイオード、ＭＩＭダイオードなどを用いることができる。
【０１３７】
尚、ダイオード３４は、電圧の向き/大きさのみによってセット/リセットを変える場合には省略することも可能である。
【０１３８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１３９】
１０…シリコン半導体基板、１１…下部電極（第１電極）、１２…上部電極（第２電極）、１３，１３−ｎ…高抵抗トラップ層、１３ａ，１３ａ−ｎ…導電性ドット、１３ｂ，１３ｂ−ｎ…荷電粒子、１４，１４−ｎ…高抵抗トンネル層、１５…高抵抗トンネル層、１６，１６−ｎ…可変抵抗部、１７…高抵抗トラップ層、１８…高抵抗トンネル層、２６…可変抵抗部、３１…ワード線ドライバ＆デコーダ、３２…ビット線ドライバ＆デコーダ＆読み出し回路、３３…メモリセル、３４…ダイオード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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