(57)【要約】【課題】ソース−ドレーン抵抗とゲート電極抵抗と容量性カップリングとが低減された高誘電膜−金属ゲートフィン型電界効果トランジスタを提供する。【解決手段】上部面及び両側壁を有する活性パターンが提供された基板、前記活性パターンの上部面及び両側壁に近接しながら、前記活性パターンを横切るゲート電極、前記ゲート電極の側壁を覆うゲートスペーサ、前記ゲート電極の底面を覆うゲート誘電パターン、前記ゲート電極の一側で前記活性パターン上に形成されたソース電極、前記ゲート電極の他側で前記活性パターン上に形成されたドレーン電極、及び前記ソース及びドレーン電極の表面に各々形成されたシリサイドパターンを含み、前記ゲート誘電パターンは少なくとも１つの高誘電性薄膜を含み、前記ゲートスペーサは前記ゲート誘電パターンより低い誘電常数を有する。【選択図】図１
2013175729.tif 000002
【特許請求の範囲】
【請求項１】
上部面及び両側壁を有する活性パターンが提供された基板と、
前記活性パターンの上部面及び両側壁に近接しながら、前記活性パターンを横切るゲート電極と、
前記ゲート電極の側壁を覆うゲートスペーサと、
前記ゲート電極の底面を覆うゲート誘電パターンと、
前記ゲート電極の一側で、前記活性パターン上に形成されたソース電極と、
前記ゲート電極の他側で、前記活性パターン上に形成されたドレーン電極と、
前記ソース及びドレーン電極の表面に各々形成されたシリサイドパターンと、を含み、
前記ゲート誘電パターンは少なくとも１つの高誘電性薄膜を含み、前記ゲートスペーサは前記ゲート誘電パターンより低い誘電常数を有する、ことを特徴とする電界効果トランジスタ。
【請求項２】
前記活性パターンは、前記ソース及びドレーン電極の間に介在し、前記ゲート電極の下方に位置する、チャネル領域を含み、
前記ゲート電極は前記チャネル領域の両側壁に近接する第１部分及び前記チャネル領域の上方に配置されて前記第１部分を連結する第２部分を含む、ことを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項３】
前記第１部分は前記第２部分より厚い厚さを有するように形成される、ことを特徴とする請求項２に記載の電界効果トランジスタ。
【請求項４】
前記ゲート絶縁パターンは、前記ゲート電極の下方に配置されて、前記第１部分の底面及び側面、並びに前記第２部分の底面を覆う、ことを特徴とする請求項２に記載の電界効果トランジスタ。
【請求項５】
前記基板はＮＭＯＳ領域及びＰＭＯＳ領域を含み、
前記ソース及びドレーン電極は、前記ＮＭＯＳ領域では前記チャネル領域の一部に引張性ストレイン（ｔｅｎｓｉｌｅ  ｓｔｒａｉｎ）を印加するように構成され、前記ＰＭＯＳ領域では前記チャネル領域の一部に圧縮性ストレイン（ｃｏｍｐｒｅｓｓｉｖｅ  ｓｔｒａｉｎ）を印加するように構成される、ことを特徴とする請求項２に記載の電界効果トランジスタ。
【請求項６】
前記ソース及びドレーン電極は前記基板と異なる物質で形成される、ことを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項７】
前記ソース及びドレーン電極の上部面は前記ソース及びドレーン電極に近接する前記ゲート電極の底面より高い位置に形成されて、前記ソース及びドレーン電極と前記ゲート電極との対向する面は実質的に均一な間隔を有して互いに離隔される、ことを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項８】
前記対向する前記ソース及びドレーン電極の面と前記ゲート電極の面との間の部分は前記ゲートスペーサで満たされる、ことを特徴とする請求項７に記載の電界効果トランジスタ。
【請求項９】
前記ゲート絶縁パターンは前記ゲート電極の底に局所的に形成されて、前記ゲート電極と実質的に同一の幅を有する、ことを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項１０】
前記ゲート電極は第１ゲート電極及び第２ゲート電極を含み、
前記第１ゲート電極は前記ゲート絶縁パターンの上部面及び前記ゲートスペーサの内側壁をコンフォーマルに覆い、前記第２ゲート電極は前記第１ゲート電極の内側壁によって定義される空間を満たす、ことを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項１１】
前記ゲート電極と前記ソース及びドレーン電極との間に介在する物質の誘電常数はシリコン窒化膜の誘電常数より低いか、或いは同一である、ことを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項１２】
基板をパターニングして活性フィンを形成する段階と、
前記活性フィンを覆うゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜上に、前記活性フィンを横切る犠牲ゲートパターンを形成する段階と、
前記犠牲ゲートパターンの側壁にゲートスペーサを形成する段階と、
前記犠牲ゲートパターンの一側にソース電極を形成する段階と、
前記犠牲ゲートパターンの他側にドレーン電極を形成する段階と、
前記ソース及びドレーン電極上に、各々、シリサイドパターンを形成する段階と、
前記犠牲ゲートパターンをゲートパターンで代替する段階と、を含む、ことを特徴とする電界効果トランジスタの製造方法。
【請求項１３】
前記ゲート絶縁膜は高誘電膜の中の少なくとも１つで形成され、
前記製造方法は、前記ゲート絶縁膜を形成した以後、そして前記シリサイドパターンを形成する以前に実施される熱処理段階をさらに含む、ことを特徴とする請求項１２に記載の電界効果トランジスタの製造方法。
【請求項１４】
前記シリサイドパターンは、ニッケルシリサイド、コバルトシリサイド、タングステンシリサイド、チタニウムシリサイド、ニオビウムシリサイド、又はタンタルシリサイドの中の１つで形成される、ことを特徴とする請求項１３に記載の電界効果トランジスタの製造方法。
【請求項１５】
前記ゲート絶縁膜は、前記ゲートパターンの代替の以後にも残存して前記電界効果トランジスタのゲート誘電膜の少なくとも一部分に使用される、ことを特徴とする請求項１３に記載の電界効果トランジスタの製造方法。
【請求項１６】
前記ゲートスペーサは前記ゲート絶縁膜より低い誘電常数を有する、ことを特徴とする請求項１２に記載の電界効果トランジスタの製造方法。
【請求項１７】
前記活性フィンは前記犠牲ゲートパターンの下方に位置するチャネル領域及び前記チャネル領域の両側に位置するソース及びドレーン領域を含み、
前記犠牲ゲートパターンを形成する段階は前記ゲート絶縁膜を蝕刻して前記活性フィンの前記ソース及びドレーン領域を露出する段階をさらに含む、ことを特徴とする請求項１２に記載の電界効果トランジスタの製造方法。
【請求項１８】
前記犠牲ゲートパターンを形成する段階は前記露出されたソース及びドレーン領域を蝕刻して、前記活性フィンのソース及びドレーン領域を、前記ソース及びドレーン領域の幅が上方に行くほど狭くなるテーパー構造にする段階をさらに含む、ことを特徴とする請求項１７に記載の電界効果トランジスタの製造方法。
【請求項１９】
前記活性フィンは前記犠牲ゲートパターンの下方に位置するチャネル領域及び前記チャネル領域の両側に位置するソース及びドレーン領域を含み、
前記ゲートスペーサを形成する段階は前記活性フィンの前記ソース及びドレーン領域を露出する段階を含む、ことを特徴とする請求項１２に記載の電界効果トランジスタの製造方法。
【請求項２０】
前記活性フィンを形成する段階は
前記基板をパターニングして素子分離トレンチを形成する段階と、
前記素子分離トレンチを満たす素子分離膜を形成する段階と、
前記素子分離膜の上部面をリセスして前記基板の上部面より低い上部面を有する素子分離パターンを形成する段階と、を含む、ことを特徴とする請求項１２に記載の電界効果トランジスタの製造方法。
【請求項２１】
前記ゲート絶縁膜は単層又は多層構造に形成される、ことを特徴とする請求項１２に記載の電界効果トランジスタの製造方法。
【請求項２２】
前記基板はＮＭＯＳ領域及びＰＭＯＳ領域を含み、
前記ソース及びドレーン電極を形成する段階は
前記ＮＭＯＳ領域に引張性ストレイン（ｔｅｎｓｉｌｅ  ｓｔｒａｉｎ）特性を提供するエピタキシァル層を形成する段階と、
前記ＰＭＯＳ領域に圧縮性ストレイン（ｃｏｍｐｒｅｓｓｉｖｅ  ｓｔｒａｉｎ）特性を提供するエピタキシァル層を形成する段階と、を含む、ことを特徴とする請求項１２に記載の電界効果トランジスタの製造方法。
【請求項２３】
前記犠牲ゲートパターンを前記ゲートパターンに代替する段階は
前記犠牲ゲートパターンを除去して前記ゲート絶縁膜を露出させる段階と、
前記露出されたゲート絶縁膜上にゲート膜を形成する段階と、を含み、
前記犠牲ゲートパターンを除去する段階は前記ゲート絶縁膜及び前記ゲートスペーサに対して蝕刻選択性を有する蝕刻レシピを使用して実施される、ことを特徴とする請求項１２に記載の電界効果トランジスタの製造方法。
【請求項２４】
前記ゲート膜を形成する段階は
前記露出されたゲート絶縁膜上に仕事関数調節膜を形成する段階と、
前記仕事関数調節膜上に金属膜を形成する段階と、を含む、ことを特徴とする請求項２３に記載の電界効果トランジスタの製造方法。
【請求項２５】
前記犠牲ゲートパターンは前記ゲート絶縁膜をコンフォーマルに覆う下部犠牲パターン及び前記下部犠牲パターン上に配置される上部犠牲パターンを含み、
前記犠牲ゲートパターンを前記ゲートパターンで代替する段階は
前記下部犠牲パターンを蝕刻停止膜に使用して前記上部犠牲パターンを選択的に除去する段階と、
前記ゲート絶縁膜に対して蝕刻選択性を有する蝕刻レシピを使用して前記下部犠牲パターンを選択的に除去する段階と、を含む、ことを特徴とする請求項１２に記載の電界効果トランジスタの製造方法。
【請求項２６】
上部面及び両側壁を含む活性パターンが提供された基板と、
前記活性パターンの前記上部面及び前記側壁上に提供されたゲート電極と、
前記ゲート電極の一側で、前記活性パターン上に提供されたソース電極と、
前記ゲート電極の他側で、前記活性パターン上に提供されたドレーン電極と、
前記ゲート電極の内側壁と前記ソース及びドレーン電極の中での少なくとも１つの間に提供された絶縁物質と、
前記ゲート電極の底面上に提供された高誘電（ｈｉｇｈ−ｋ）ゲート絶縁パターンと、を含み、
前記絶縁物質は前記ゲート絶縁パターンより小さい誘電常数を有する、ことを特徴とする電界効果トランジスタ。
【請求項２７】
前記活性パターンは、前記ソース及びドレーン電極の間に介在し、前記ゲート電極の下方に位置する、チャネル領域を含み、
前記ゲート電極は前記チャネル領域の両側壁に近接する第１部分及び前記チャネル領域の上方に配置されて前記第１部分を連結する第２部分を含む、ことを特徴とする請求項２６に記載の電界効果トランジスタ。
【請求項２８】
前記基板はＮＭＯＳ領域及びＰＭＯＳ領域を含み、
前記ソース及びドレーン電極は前記ＮＭＯＳ領域で前記チャネル領域の一部に引張性ストレイン（ｔｅｎｓｉｌｅ  ｓｔｒａｉｎ）を印加するように構成され、前記ＰＭＯＳ領域で前記チャネル領域の一部に圧縮性ストレイン（ｃｏｍｐｒｅｓｓｉｖｅ  ｓｔｒａｉｎ）を印加するように構成される、ことを特徴とする請求項２７に記載の電界効果トランジスタ。
【請求項２９】
前記ソース及びドレーン電極の上部面は前記ソース及びドレーン電極に隣接する前記ゲート電極の底面より高い位置に形成されて、前記ソース及びドレーン電極と前記ゲート電極との対向する面は実質的に均一な間隔を有し、互に離隔される、ことを特徴とする請求項２６に記載の電界効果トランジスタ。
【請求項３０】
前記ゲート絶縁パターンは前記ゲート電極の幅と実質的に同一の幅を有する、ことを特徴とする請求項２６に記載の電界効果トランジスタ。
【請求項３１】
前記ゲート電極は第１ゲート電極及び第２ゲート電極を含み、
前記第１ゲート電極は前記ゲート絶縁パターンの上部面及び前記ゲートスペーサの内側壁をコンフォーマルに覆い、前記第２ゲート電極は前記第１ゲート電極の内側壁によって定義される空間を満たす、ことを特徴とする請求項２６に記載の電界効果トランジスタ。
【請求項３２】
前記絶縁物質はシリコン窒化膜の誘電常数より低いか、或いは同一である誘電常数を有する、ことを特徴とする請求項２６に記載の電界効果トランジスタ。  
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、より具体的には電界効果トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
最近の半導体装置の高集積化に伴い、使用者が要求するトランジスタの性能を具現するのが段々困難になっている。このような技術的困難を克服するために、多様な電界効果トランジスタ構造が提案されてきた。例えば、高誘電膜−金属ゲート構造が、ゲート絶縁膜−ゲート電極構造として、シリコン酸化物−多結晶シリコン構造を有する従来の電界効果トランジスタを代替するために提案された。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許公開２０１１／０１８３４８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の第１の目的は、高誘電膜−金属ゲートフィン型電界効果トランジスタ（ｈｉｇｈ−ｋ  ａｎｄ  ｍｅｔａｌ  ｇａｔｅ  ＦｉｎＦＥＴ）のソース−ドレーン抵抗の低減にある。
本発明の第２の目的は、高誘電膜−金属ゲートフィン型電界効果トランジスタのゲート電極の抵抗増加の抑制にある。
【０００５】
本発明の第３の目的は、高誘電膜−金属ゲートフィン型電界効果トランジスタでの容量性カップリング（ｃａｐａｃｉｔｉｖｅ  ｃｏｕｐｌｉｎｇ）の低減にある。
【０００６】
本発明の第４の目的は、高誘電膜−金属ゲートフィン型電界効果トランジスタのソース−ドレーン抵抗を低減できる製造方法の提供にある。
【０００７】
本発明の第５の目的は、高誘電膜−金属ゲートフィン型電界効果トランジスタのゲート電極の抵抗を低減できる製造方法の提供にある。
【０００８】
本発明の第６の目的は、高誘電膜−金属ゲートフィン型電界効果トランジスタにおける容量性カップリングの低減できる製造方法の提供にある。
【課題を解決するための手段】
【０００９】
本発明の実施形態による電界効果トランジスタの製造方法は、基板をパターニングして活性フィンを形成する段階、前記活性フィンを覆うゲート絶縁膜を形成する段階、前記ゲート絶縁膜上に前記活性フィンを横切る犠牲ゲートパターンを形成する段階、前記犠牲ゲートパターンの側壁にゲートスペーサを形成する段階、前記犠牲ゲートパターンの両側にソース電極及びドレーン電極を形成する段階、前記ソース及びドレーン電極上にシリサイドパターンを形成する段階、及び前記犠牲ゲートパターンをゲートパターンに代替する段階を包含する。
【００１０】
一実施形態において、前記ゲート絶縁膜は高誘電膜の中の少なくとも１つで形成され、前記製造方法は、前記ゲート絶縁膜を形成した以後、そして前記シリサイドパターンを形成する以前に、仮に前記シリサイドパターンの形成後であれば前記シリサイドパターンに対する損傷を誘発する温度範囲で実施される熱処理段階をさらに包含できる。
【００１１】
一実施形態において、前記シリサイドパターンは、ニッケルシリサイド、コバルトシリサイド、タングステンシリサイド、チタニウムシリサイド、ニオビウムシリサイド、又はタンタルシリサイドの中の１つで形成され得る。
【００１２】
一実施形態において、前記ゲート絶縁膜は、前記シリサイドパターンの形成の以前に形成され、前記ゲートパターンの代替の以後にも残存して、前記電界効果トランジスタのゲート誘電膜の少なくとも一部分に使用され得る。
【００１３】
一実施形態において、前記ゲートスペーサは前記ゲート絶縁膜より低い誘電常数を有することができる。
【００１４】
一実施形態において、前記活性フィンは前記犠牲ゲートパターンの下方に位置するチャネル領域及び前記チャネル領域の両側に位置するソース及びドレーン領域を含むことができる。前記犠牲ゲートパターンを形成する段階は前記ゲート絶縁膜を蝕刻して前記活性フィンの前記ソース及びドレーン領域を露出する段階をさらに包含できる。
【００１５】
一実施形態において、前記犠牲ゲートパターンを形成する段階は前記露出したソース及びドレーン領域を蝕刻して、前記活性フィンのソース及びドレーン領域で、前記ソース及びドレーン領域の幅が上方に行くほど狭くなるテーパー構造にする段階をさらに包含できる。
【００１６】
一実施形態において、前記活性フィンは前記犠牲ゲートパターンの下方に位置するチャネル領域及び前記チャネル領域の両側に位置するソース及びドレーン領域を含むことができ、また、前記ゲートスペーサを形成する段階は前記活性フィンの前記ソース及びドレーン領域を露出する段階を含むことができる。
【００１７】
一実施形態において、前記活性フィンを形成する段階は前記基板をパターニングして素子分離トレンチを形成する段階、前記素子分離トレンチを満たす素子分離膜を形成する段階、及び前記素子分離膜の上部面をリセスして前記基板の上部面より低い上部面を有する素子分離パターンを形成する段階を含むことができる。
【００１８】
一実施形態において、前記ゲート絶縁膜は単層又は多層構造に形成され得る。
【００１９】
一実施形態において、前記基板はＮＭＯＳ領域及びＰＭＯＳ領域を含むことができる。前記ソース及びドレーン電極を形成する段階は前記ＮＭＯＳ領域に引張性ストレイン（ｔｅｎｓｉｌｅ  ｓｔｒａｉｎ）特性を提供するエピタキシァル層を形成する段階、及び前記ＰＭＯＳ領域に圧縮性ストレイン（ｃｏｍｐｒｅｓｓｉｖｅ  ｓｔｒａｉｎ）特性を提供するエピタキシァル層を形成する段階を含むことができる。
【００２０】
一実施形態において、前記犠牲ゲートパターンを前記ゲートパターンに代替する段階は前記犠牲ゲートパターンを除去して前記ゲート絶縁膜を露出させる段階、及び前記露出したゲート絶縁膜上にゲート膜を形成する段階を含むことができる。前記犠牲ゲートパターンを除去する段階は前記ゲート絶縁膜及び前記ゲートスペーサに対して蝕刻選択性を有する蝕刻レシピを使用して実施できる。
【００２１】
一実施形態において、前記ゲート膜を形成する段階は前記露出したゲート絶縁膜上に仕事関数調節膜を形成する段階、及び前記仕事関数調節膜上に金属膜を形成する段階を含むことができる。
【００２２】
一実施形態において、前記犠牲ゲートパターンは前記ゲート絶縁膜をコンフォーマルに覆う下部犠牲パターン及び前記下部犠牲パターン上に配置される上部犠牲パターンを含むことができる。前記犠牲ゲートパターンを前記ゲートパターンで代替する段階は前記下部犠牲パターンを蝕刻停止膜に使用して前記上部犠牲パターンを選択的に除去する段階、及び前記ゲート絶縁膜に対して蝕刻選択性を有する蝕刻レシピを使用して前記下部犠牲パターンを選択的に除去する段階を含むことができる。
【００２３】
本発明の実施形態による電界効果トランジスタは、上部面及び両側壁を有する活性パターンが提供された基板と、前記活性パターンの上部面及び両側壁に近接しながら、前記活性パターンを横切るゲート電極、前記ゲート電極の側壁を直接覆うゲートスペーサ、前記ゲート電極の底面を覆うゲート誘電パターン、前記ゲート電極両側の前記活性パターン上に形成されたソース及びドレーン電極、及び前記ソース及びドレーン電極の表面に形成されたシリサイドパターンを含み、前記ゲート誘電パターンは少なくとも１つの高誘電性薄膜を含み、前記ゲートスペーサは前記ゲート誘電パターンより低い誘電常数を有する。
【００２４】
一実施形態において、前記活性パターンは、前記ソース及びドレーン電極の間に介在し、前記ゲート電極の下方に位置する、チャネル領域を含み、前記ゲート電極は前記チャネル領域の両側壁に近接する第１部分及び前記チャネル領域の上方に配置されて前記第１部分を連結する第２部分を含み得る。
【００２５】
一実施形態において、前記基板はＮＭＯＳ領域及びＰＭＯＳ領域を包含でき、前記ソース及びドレーン電極は前記ＮＭＯＳ領域では前記チャネル領域に引張性ストレイン（ｔｅｎｓｉｌｅ  ｓｔｒａｉｎ）を印加するように構成され、前記ＰＭＯＳ領域で前記チャネル領域に圧縮性ストレイン（ｃｏｍｐｒｅｓｓｉｖｅ  ｓｔｒａｉｎ）を印加するように構成され得る。
【００２６】
一実施形態において、前記ゲート絶縁パターンは前記ゲート電極の底に局所的に形成されて、前記ゲート電極と実質的に同一の幅を有することができる。
【００２７】
一実施形態において、前記ゲート電極は第１ゲート電極及び第２ゲート電極を含み、前記第１ゲート電極は前記ゲート絶縁パターンの上部面及び前記ゲートスペーサの内側壁をコンフォーマルに覆い、前記第２ゲート電極は前記第１ゲート電極の内側壁によって定義される空間を満たすことができる。
【００２８】
一実施形態において、前記ゲート電極と前記ソース及びドレーン電極との間に介在する物質の誘電常数はシリコン窒化膜の誘電常数より低いか、或いは同一であり得る。
【発明の効果】
【００２９】
本発明の実施形態によれば、シリサイドパターンが、ゲート絶縁膜として用いられる高誘電性部材の形成の際の熱処理による熱的損傷を被ることなく、ソース及びドレーン電極上に形成される。これによって、本発明による電界効果トランジスタのソース及びドレーン抵抗は安定に低減できる。
【００３０】
本発明の実施形態によれば、ゲート絶縁膜として使用される高誘電膜は、シリサイドパターンに対する熱的損傷を誘発することなく、熱処理して形成される。これによって、本発明による電界効果トランジスタは向上した電気的／構造的特性を有するゲート絶縁膜を具備できる。
【００３１】
本発明の実施形態によれば、ゲート絶縁膜はゲート電極の底面のみに局所的に存在するがゲート電極の両側面には存在しない。これによって、ゲート電極の有効断面積はゲート絶縁膜の厚さに相応する分だけ増加し、ゲート電極の電気的抵抗は低減される。これに加えて、高誘電性の前記ゲート絶縁膜が前記ゲート電極の側壁を覆わないので、ゲート電極の側壁を通じる容量性カップリングは低減できる。
【図面の簡単な説明】
【００３２】
【図１】本発明の一実施形態による半導体装置の製造方法を示す順序図である。
【図２】本発明の一実施形態による半導体装置の製造方法を示す斜視図である。
【図３】図２の一点鎖線Ｉ−Ｉ’及びＩＩ−ＩＩ’に沿って示す半導体装置の断面を示す断面図である。
【図４】本発明の一実施形態による半導体装置の製造方法を示す斜視図である。
【図５】図４の一点鎖線Ｉ−Ｉ’及びＩＩ−ＩＩ’に沿って示す半導体装置の断面を示す断面図である。
【図６】本発明の一実施形態による半導体装置の製造方法を示す斜視図である。
【図７】図６の一点鎖線Ｉ−Ｉ’及びＩＩ−ＩＩ’に沿って示す半導体装置の断面を示す断面図である。
【図８】本発明の一実施形態による半導体装置の製造方法を示す斜視図である。
【図９】図８の一点鎖線Ｉ−Ｉ’及びＩＩ−ＩＩ’に沿って示す半導体装置の断面を示す断面図である。
【図１０】本発明の一実施形態による半導体装置の製造方法を示す斜視図である。
【図１１】図１０の一点鎖線Ｉ−Ｉ’及びＩＩ−ＩＩ’に沿って示す半導体装置の断面を示す断面図である。
【図１２】本発明の一実施形態による半導体装置の製造方法を示す斜視図である。
【図１３】図１２の一点鎖線Ｉ−Ｉ’及びＩＩ−ＩＩ’に沿って示す半導体装置の断面を示す断面図である。
【図１４】本発明の一実施形態による半導体装置の製造方法を示す斜視図である。
【図１５】図１４の一点鎖線Ｉ−Ｉ’及びＩＩ−ＩＩ’に沿って示す半導体装置の断面を示す断面図である。
【図１６】本発明の一実施形態による半導体装置の製造方法を示す斜視図である。
【図１７】図１６の一点鎖線Ｉ−Ｉ’及びＩＩ−ＩＩ’に沿って示す半導体装置の断面を示す断面図である。
【図１８】本発明の一実施形態による半導体装置の製造方法を示す斜視図である。
【図１９】図１８の一点鎖線Ｉ−Ｉ’及びＩＩ−ＩＩ’に沿って示す半導体装置の断面を示す断面図である。
【図２０】本発明の一実施形態による半導体装置の製造方法を示す斜視図である。
【図２１】図１２０の一点鎖線Ｉ−Ｉ’及びＩＩ−ＩＩ’に沿って示す半導体装置の断面を示す断面図である。
【図２２】本発明の一実施形態による半導体装置の製造方法を示す斜視図である。
【図２３】図２２の一点鎖線Ｉ−Ｉ’及びＩＩ−ＩＩ’に沿って示す半導体装置の断面を示す断面図である。
【図２４】本発明の一部変形された実施形態による半導体装置の製造方法を示す斜視図である。
【図２５】本発明の他の変形された実施形態による半導体装置の製造方法を示す斜視図である。
【図２６】本発明の一実施形態による半導体装置の構造的特徴を示す斜視図である。
【図２７】本発明の一実施形態による半導体装置の構造的特徴を示す斜視図である。
【図２８】本発明の一実施形態による半導体装置の一側面を説明するために提供される概略的な断面図である。
【図２９】本発明の一実施形態による半導体装置の一側面を説明するために提供される概略的な断面図である。
【図３０】本発明の実施形態による半導体装置を含む電子装置を図式的に説明するための図面である。
【図３１】本発明の実施形態による半導体装置を含む電子装置を図式的に説明するための図面である。
【発明を実施するための形態】
【００３３】
本発明の長所及び特徴、そしてそれらを達成する方法は、添付した図面と共に詳細に後述する実施形態を参照すれば明確になる。しかしながら、本発明は以下に開示する実施形態に限定されず、相異なる多様な形態に具現できる。即ち、本実施形態は単に、本発明の開示を完全になし、本発明が属する技術分野で通常の知識を有する者に本発明の範疇を完全に知らせるために提供されるものであり、本発明の範疇は特許請求の範囲のみによって定義される。明細書全文に亘って同一参照符号は同一構成要素を指す。
【００３４】
本明細書で使用された用語は単に、本発明の実施形態を説明するためのものであり、本発明を制限するものではない。本明細書で、単数形は明文で特別に言及しない限り、複数形も含む。明細書で使用される‘含む（ｃｏｍｐｒｉｓｅｓ）’及び／又は‘包含する（ｃｏｍｐｒｉｓｉｎｇ）’は言及された構成要素、段階、動作及び／又は素子は１つ以上の他の構成要素段階、動作及び／又は素子の存在又は追加を排除しない。また、本明細書で、ある膜が他の膜又は基板の上にあると言及される場合に、その膜が他の膜又は基板上に直接形成されるか、又はこれらの間に第３の膜が介在するか、の何れかであることを意味する。
【００３５】
また、本明細書で記述する実施形態は本発明の理想的な例示図である断面図及び／又は平面図を参考して説明される。図面において、膜及び領域の厚さは技術的内容の効果的な説明のために誇張されたものである。従って、製造技術及び／又は許容誤差等によって例示図の形態が変形され得る。従って、本発明の実施形態は図示された特定形態に制限されず、製造工程によって生成される形態の変化も含まれる。例えば、直角に図示された蝕刻領域の隅部はラウンドされるか、或いは所定の曲率を有する形態であり得る。従って、図面で例示された領域は概略的な属性を有し、図面で例示された領域の形状は素子の領域の特定形態を例示するものであり、発明の範疇を制限するものではない。
【００３６】
本発明の実施形態は、それらのソース及び／又はドレーン領域上にシリサイドパターンが提供される、高誘電膜／金属ゲートＦｉｎＦＥＴを含む。高誘電ゲート絶縁膜はシリサイドパターンの形成の以前に形成される。これによって、熱処理段階が前記高誘電ゲート絶縁膜の電気的及び構造的特性を安定化させるために実施される時、前記シリサイドパターンに発生する可能性のある熱的損傷の問題を低減できる。また、前記高誘電ゲート絶縁膜の局所化は、容量性結合の増加の問題、及び／又はゲート電極の有効断面積の減少の問題等と関連する他の技術的問題を克服できる。
【００３７】
図１は本発明の一実施形態による半導体装置の製造方法を示す順序図である。図２、図４、図６、図８、図１０、図１２、図１４、図１６、図１８、図２０、及び図２２は本発明の一実施形態による半導体装置の製造方法を示す斜視図であり、図３、図５、図７、図９、図１１、図１３、図１５、図１７、図１９、図２１、及び図２３は、各々、図２、図４、図６、図８、図１０、図１２、図１４、図１６、図１８、図２０、及び図２２の一点鎖線Ｉ−Ｉ’及びＩＩ−ＩＩ’に沿って示す半導体装置の断面を示す断面図である。
【００３８】
図１、図２及び図３を参照すれば、基板１００をパターニングして活性パターンＡＰを定義する素子分離トレンチ１０５を形成する（Ｓ１０）。基板１００はバルクシリコンウエハー又はＳＯＩウエハーの形態に提供され得る。説明を簡単にするために、基板１００がバルクシリコンウエハーである場合を例示するが、本発明の技術的思想はこれに限定されない。
【００３９】
素子分離トレンチ１０５を形成する段階は、基板１００上にマスクパターン１１０、１２０を形成した後、マスクパターンを蝕刻マスクとして使用して基板１００を異方性蝕刻する段階を含む。一実施形態によれば、マスクパターンは、互に蝕刻選択性を有しながら、順に積層される、第１マスクパターン１１０及び第２マスクパターン１２０を含む。素子分離トレンチ１０５の各々は少なくとも５のアスペクト（横縦）比を有するように形成される。一実施形態によれば、素子分離トレンチ１０５の各々は下に行くほど、狭くなるように形成される。これによって、活性パターンＡＰは、第１方向（図２のＩ−Ｉ’方向）に素子分離トレンチ１０５を介して互いに離隔して平行する列をなし、第１方向に直角な方向（図２のＩＩ−ＩＩ’方向）に長手を有し、且つ上部面と両側壁を備える突起であり、活性パターンＡＰの各々の第１方向の断面は、上部面に近づくほど狭くなる台形形状を有するように形成される。
【００４０】
図４及び図５を参照すれば、素子分離トレンチ１０５を満たす素子分離パターン１３０を形成する。素子分離パターン１３０を形成する段階は、素子分離トレンチ１０５を満たす素子分離膜を形成した後、第２マスクパターンを除去しながら前記素子分離膜を平坦化して、第１マスクパターン１１０の上部面を露出する段階を含む。これによって、素子分離パターン１３０は、各々、素子分離トレンチ１０５の内に局所化される。
【００４１】
図６及び図７を参照すれば、活性パターンＡＰの上部領域（以下、活性フィンＡＦという）を露出する。活性フィンＡＦを露出する段階は、例えば、湿式蝕刻技術を使用して、素子分離パターン１３０の上部面を活性パターンＡＰの上部面よりリセスさせる（凹ませる）段階を含む。素子分離パターン１３０を蝕刻する段階は活性パターンＡＰに対して蝕刻選択性を有する蝕刻レシピを使用して実施できる。
【００４２】
素子分離パターン１３０を蝕刻する間に、第１マスクパターン１１０が除去され、これによって、活性フィンＡＦの上部面が露出する。
他の実施形態において第１及び第２マスクパターン１１０、１２０が活性パターンＡＰ上に残る（例えば、第２マスクパターン１２０が上術の図４及び図５において除去されない）場合、第１及び第２マスクパターン１１０、１２０は後で除去されて活性フィンＡＦの上部面を露出する。
【００４３】
図１、図８及び図９を参照すれば、活性フィンＡＦを覆うゲート絶縁膜１４０を形成した後（Ｓ２０）、その結果物上に犠牲ゲート膜１５０を形成する。
【００４４】
ゲート絶縁膜１４０は各種高誘電物質の中の少なくとも１つを含む。例えば、ゲート絶縁膜１４０はハフニウム酸化物、ハフニウムシリケート、ジルコニウム酸化物、及びジルコニウムシリケートの中の少なくとも１つで形成されるが、本発明の実施形態のゲート絶縁膜１４０はこのような物質に限定されない。
【００４５】
一実施形態によれば、ゲート絶縁膜１４０を形成する段階は（例えば、原子層蒸着技術を使用して）高誘電膜を蒸着する段階及び前記蒸着された高誘電膜を熱処理する段階を含む。しかし、本発明の実施形態は、前記熱処理段階がゲート絶縁膜１４０を蒸着した直後に実施される場合に限定されない。例えば、本発明の他の実施形態によれば、前記熱処理段階は前記高誘電膜を蒸着する段階と、以下で図１６及び図１７を参照して説明される、シリサイドパターン１９０の形成段階との間に実施される。
【００４６】
ゲート絶縁膜１４０の電気的／構造的特性は前記熱処理段階によって改善される。即ち、前記熱処理段階はゲート絶縁膜１４０の電気的／構造的特性を改善するために要求される最低温度より高い温度で実施される。これに加えて、一実施形態によれば、前記熱処理段階での温度はシリサイドパターン１９０に対する損傷を惹起し得る最低温度（例えば、ニッケルシリサイドの場合、約４５０℃、チタニウムシリサイドの場合、約８５０℃）より高いが、シリサイドパターン１９０が前記熱処理段階の以後に形成されるので、シリサイドパターン１９０は前記熱処理段階によって誘発され得る損傷の危険に曝露されない。前記高誘電膜を蒸着した以後に前記熱処理段階を実施する場合、この高熱環境に曝露される基板１００、素子分離パターン１３０、及びゲート絶縁膜１４０が何れも高い耐熱特性を有する物質から構成されているので、これらに対する熱的損傷の問題はやはり発生しない。
【００４７】
犠牲ゲート膜１５０はゲート絶縁膜１４０に対して蝕刻選択性を有する少なくとも１つの膜を含むことができる。一実施形態によれば、図８及び図９に示すように、犠牲ゲート膜１５０はゲート絶縁膜１４０上に順に積層される第１犠牲膜１５２及び第２犠牲膜１５４を含むことができる。
【００４８】
図１、図１０、及び図１１を参照すれば、犠牲ゲート膜１５０をパターニングして犠牲ゲートパターン１６０を形成する（Ｓ３０）。
【００４９】
犠牲ゲートパターン１６０は活性フィンＡＦを横切るように形成される。これによって、図１１に示すように、チャネル領域ＣＨＲ及びソース及びドレーン領域ＳＤＲが活性フィンＡＦの各々に定義される。ここで、前記チャネル領域ＣＨＲは犠牲ゲートパターン１６０の下に位置する活性フィンＡＦの一部分であり、ソース及びドレーン領域ＳＤＲは犠牲ゲートパターン１６０の両側に位置し、チャネル領域ＣＨＲによって水平方向に分離された、活性フィンＡＦの他の部分である。
【００５０】
犠牲ゲートパターン１６０を形成する段階は、犠牲ゲートパターン１６０の両側に位置する活性フィンＡＦの一部分（即ち、ソース及びドレーン領域ＳＤＲ）を露出するように実施する。例えば、犠牲ゲートパターン１６０を形成する段階はゲート絶縁膜１４０を蝕刻停止膜として使用して、犠牲ゲート膜１５０を異方性蝕刻する段階及びゲート絶縁膜１４０を蝕刻してソース及びドレーン領域ＳＤＲを露出する段階を含む。一実施形態によれば、ゲート絶縁膜１４０を蝕刻する段階は等方性蝕刻技術を使用して実施され、その結果として、ゲート誘電パターン（以下、ゲート絶縁パターンともいう）１４５が犠牲ゲートパターン１６０の下に局所的に配置される。
【００５１】
図１、図１２、及び図１３を参照すれば、犠牲ゲートパターン１６０の両側壁上にゲートスペーサ１７０を形成する（Ｓ４０）。ゲートスペーサ１７０を形成する段階は、犠牲ゲートパターン１６０を含む結果物上にゲートスペーサ膜を形成した後、これを蝕刻して素子分離パターン１３０の上部面を露出する段階を含む。
【００５２】
前記ゲートスペーサ膜を蝕刻する段階はソース及びドレーン領域ＳＤＲを露出するように実施される。例えば、前記ゲートスペーサ膜を蝕刻する間、ソース及びドレーン領域ＳＤＲの上部面が露出する。これに加えて、一実施形態によれば、前記ゲートスペーサ膜を蝕刻する間、ソース及びドレーン領域ＳＤＲの両側壁が露出する。
【００５３】
例えば、ソース及びドレーン領域ＳＤＲの露出した表面が、図１０を参照して説明された、犠牲ゲートパターン１６０の形成段階で追加的に蝕刻される。この場合、後述するように、ソース及びドレーン領域ＳＤＲの上端部が蝕刻されて、図２４に示すように、ソース及びドレーン領域ＳＤＲの底から頂点に行くほど、狭くなる幅を有する。ソース及びドレーン領域ＳＤＲのこのようなテーパー形状によって、前記ゲートスペーサ膜を犠牲ゲートパターン１６０の側壁には残しながら、ソース及びドレーン領域ＳＤＲの両側壁から除去することが可能になる。
【００５４】
図１、図１４、及び図１５を参照すれば、犠牲ゲートパターン１６０両側にソース及びドレーン電極１８０を形成する（Ｓ５０）。ソース及びドレーン電極１８０は活性フィンＡＦのソース及びドレーン領域ＳＤＲの位置に形成される。これによって、活性フィンＡＦのチャネル領域ＣＨＲはソース及びドレーン電極１８０の間に介在する。
【００５５】
ソース及びドレーン電極１８０を形成する段階は、活性フィンＡＦのソース及びドレーン領域ＳＤＲを除去する段階（これにより、活性フィンＡＦの残存部分がチャネル領域ＣＨＲを形成する）及びエピタキシァル層を形成する段階を含む。前記半導体装置がＣＭＯＳ構造である場合、前記エピタキシァル層を形成する段階はＮＭＯＳＦＥＴのソース及びドレーン電極のための第１エピタキシァル層を形成する段階及びＰＭＯＳＦＥＴのソース及びドレーン電極のための第２エピタキシァル層を形成する段階を含む。一実施形態によれば、前記第１エピタキシァル層は引張性ストレイン（ｔｅｎｓｉｌｅ  ｓｔｒａｉｎ）を誘発するように構成され、前記第２エピタキシァル層は圧縮性ストレイン（ｃｏｍｐｒｅｓｓｉｖｅ  ｓｔｒａｉｎ）を誘発するように構成される。例えば、前記第１エピタキシァル層はシリコンカーバイド（ＳｉＣ）から形成され、前記第２エピタキシァル層はシリコンゲルマニウム（ＳｉＧｅ）から形成されるが、本発明の実施形態はこれに限定されない。
【００５６】
図１、図１６、及び図１７を参照すれば、ソース及びドレーン電極１８０の露出した表面を覆うシリサイドパターン１９０を形成した後（Ｓ６０）、その結果物を覆う下部層間絶縁膜２００を形成する。
【００５７】
一実施形態によれば、シリサイドパターン１９０は自己整列的なシリサイド化工程（ｓｅｌｆ−ａｌｉｇｎｅｄ  ｓｉｌｉｃｉｄａｔｉｏｎ）を利用して形成される。例えば、シリサイドパターン１９０を形成する段階はソース及びドレーン電極１８０が形成された結果物上に金属膜を形成する段階、前記金属膜と、ソース及びドレーン電極１８０とを反応させる段階、及び、ソース及びドレーン電極と反応しなかった前記金属膜を除去する段階を含む。シリサイドパターン１９０は例えば、ニッケルシリサイド、コバルトシリサイド、タングステンシリサイド、チタニウムシリサイド、ニオビウムシリサイド、及びタンタルシリサイドの中の１つからなる。
【００５８】
下部層間絶縁膜２００を形成する段階はシリサイドパターン１９０が形成された結果物上に絶縁膜を形成した後、犠牲ゲートパターン１６０の上部面が露出するように前記絶縁膜を蝕刻する段階を含む。下部層間絶縁膜２００は例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜、及び低誘電膜の中の少なくとも１つを含む。
【００５９】
図１８及び図１９を参照すれば、犠牲ゲートパターン１６０を除去して、ゲートスペーサ１７０の間でゲート絶縁パターン１４５の上部面を露出させるギャップ領域９９を形成する。
【００６０】
ギャップ領域９９を形成する段階は、ゲートスペーサ１７０、下部層間絶縁膜２００及びゲート絶縁パターン１４５に対して蝕刻選択性を有する蝕刻レシピを使用して、第２及び第１犠牲パターン１６４、１６２を順に蝕刻する段階を含む。
【００６１】
図１、図２０、及び図２１を参照すれば、ギャップ領域９９を満たすゲート電極２２０を形成する（Ｓ７０）。
【００６２】
一実施形態において、ゲート電極２２０はゲート絶縁パターン１４５の上部面を直接覆うように形成でき、順に形成される第１ゲート電極２２２及び第２ゲート電極２２４を含む。
【００６３】
第１ゲート電極２２２は所定の仕事関数を有する導電性物質で形成されて、チャネル領域ＣＨＲの閾値電圧を調節するのに寄与できる。一実施形態によれば、第１ゲート電極２２２は金属窒化物の中の１つで形成される。例えば、第１ゲート電極２２２はチタニウム窒化物又はタンタル窒化物で形成される。
【００６４】
第２ゲート電極２２４は第１ゲート電極２２２より低い比抵抗を有する物質の中の１つで形成される。一実施形態によれば、第２ゲート電極２２４は金属（例えば、アルミニウム、タングステン）の中の少なくとも１つで形成される。
【００６５】
一実施形態において、前記半導体装置がＣＭＯＳ構造である場合、ゲート電極２２０を形成する段階はＮＭＯＳＦＥＴのゲート電極を形成する段階及びこれと独立的に実施されるＰＭＯＳＦＥＴのゲート電極を形成する段階を含む。しかし、本発明の実施形態は、ＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴのゲート電極を独立的に形成する上述の例に限定されない。
【００６６】
図１、図２２、及び図２３を参照すれば、シリサイドパターン１９０を介してソース及びドレーン電極１８０に接続する配線構造体を形成する（Ｓ８０）。前記配線構造体を形成する段階はゲート電極２２０が形成された結果物を覆う上部層間絶縁膜２３０を形成し、上部及び下部層間絶縁膜２３０、２００を貫通してシリサイドパターン１９０を露出するコンタクトホールを形成し、前記コンタクトホールを満たすコンタクトプラグ２４０を形成し、上部層間絶縁膜２３０上にコンタクトプラグ２４０に接続する配線２５０を形成する段階を含む。
【００６７】
図２４は本発明の一部変形された実施形態による半導体装置の製造方法を示す斜視図であり、図２５は本発明の他の変形された実施形態による半導体装置の製造方法を示す斜視図である。説明を簡単にするために、図２乃至図２３を参照して説明した実施形態と同一の技術的特徴に対する説明は省略され得る。
【００６８】
本発明の変形された実施形態によれば、犠牲ゲートパターン１６０を形成する間に、又はその以後に、ソース及びドレーン領域ＳＤＲの露出した表面を追加的に蝕刻できる。この場合、図２４に示すように、ソース及びドレーン領域ＳＤＲの上端部が蝕刻されて、ソース及びドレーン領域ＳＤＲは上方に行くほど、狭くなる幅を有する。ソース及びドレーン領域ＳＤＲのこのようなテーパー形状によって、前記ゲートスペーサ膜をソース及びドレーン領域ＳＤＲから除去することが可能になる。
【００６９】
これに加えて、前記追加的な蝕刻段階の間、ソース及びドレーン領域ＳＤＲ周辺の素子分離パターン１３０がさらにリセスされて、ゲート絶縁パターン１４５より低い上部面を有する。
【００７０】
本発明の他の変形された実施形態によれば、犠牲ゲート膜１５０はゲート絶縁膜１４０の上部面をコンフォーマルに覆う蝕刻停止膜をさらに包含する（図８及び図９参照）。この場合、図２５に示すように、犠牲ゲートパターン１６０はゲート絶縁パターン１４５と第１犠牲パターン１６２との間に介在する蝕刻停止パターン２１０を含む。
【００７１】
蝕刻停止パターン２１０は第１及び第２犠牲パターン１６２、１６４を除去するための蝕刻レシピに対して低い蝕刻速度を有する物質の中の少なくとも１つで形成される。即ち、蝕刻停止パターン２１０は第１及び第２犠牲パターン１６２、１６４に対して蝕刻選択性を有する物質で形成される。このような蝕刻選択性によって、第１及び第２犠牲パターン１６２、１６４を除去する蝕刻工程で、ゲート絶縁パターン１４５が損傷されるという問題を予防できる。
【００７２】
これに加えて、蝕刻停止パターン２１０はゲート絶縁パターン１４５に対する蝕刻損傷を最少化しながら、選択的に除去できる物質である。即ち、蝕刻停止パターン２１０を構成する物質は、ゲート絶縁パターン１４５が蝕刻停止パターン２１０に対して蝕刻選択性を有するように、選択される。これによって、蝕刻停止パターン２１０を除去する間に、ゲート絶縁パターン１４５が損傷されるリスクを軽減できる。
【００７３】
図２６及び図２７は本発明の一実施形態による半導体装置の構造的特徴を示す斜視図である。説明を簡単にするために、図２乃至図２３を参照して先に説明された製造方法でと同一の技術的特徴に関する説明は省略される。
【００７４】
図２６及び図２７を参照すれば、ゲート電極２２０が基板１００上に配置されて基板１００の活性パターンＡＰを横切る。基板１００はバルクシリコンウエハー又はＳＯＩウエハーの形態で提供される。説明を簡単にするために、基板１００がバルクシリコンウエハーである本発明の一実施形態を例示的に説明するが、本発明の技術的思想はこれに限定されない。
【００７５】
活性パターンＡＰの各々はゲート電極２２０の下に位置するチャネル領域ＣＨＲを包含し、図１４及び図１５を参照して上述したように、ゲート電極２２０はチャネル領域ＣＨＲの上部面及び両側壁にゲート絶縁パターン１４５を介して面するように形成される。ゲート電極２２０の両側には活性パターンＡＰからエピタキシァル成長したソース及びドレーン電極１８０が配置され、ソース及びドレーン電極１８０の上にはシリサイドパターン１９０が形成される。ゲート電極２２０に隣接且つ離隔して、シリサイドパターン１９０に接続するコンタクトプラグ２４０が配置され、ゲート電極２２０の上部にはコンタクトプラグ２４０に接続する配線２５０が配置される。
【００７６】
チャネル領域ＣＨＲは、垂直方向の位置において、ソース及びドレーン電極１８０の底面より高い上部面を有し、水平方向の位置においてソース及びドレーン電極１８０の間に位置する。これに加えて、チャネル領域ＣＨＲは、結晶構造又は格子常数において、ソース及びドレーン電極１８０と異なる。チャネル領域ＣＨＲとソース及びドレーン電極１８０との間の上述した相対的配置及びこれらの間の結晶構造又は格子常数における差異によって、ソース及びドレーン電極１８０はチャネル領域ＣＨＲに引張性ストレイン（ｔｅｎｓｉｌｅ  ｓｔｒａｉｎ）又は圧縮性ストレイン（ｃｏｍｐｒｅｓｓｉｖｅ  ｓｔｒａｉｎ）を発生させる。このようなストレインはトランジスタの性能（例えば、移動度）の向上に寄与できる。
【００７７】
一実施形態によれば、ソース及びドレーン電極１８０はＮＭＯＳＦＥＴの場合には引張性ストレイン（ｔｅｎｓｉｌｅ  ｓｔｒａｉｎ）を、そしてＰＭＯＳＦＥＴの場合には圧縮性ストレイン（ｃｏｍｐｒｅｓｓｉｖｅ  ｓｔｒａｉｎ）を誘発するように構成される。例えば、ソース及びドレーン電極１８０はＮＭＯＳＦＥＴの場合、シリコンカーバイドＳｉＣで形成され、ＰＭＯＳＦＥＴの場合、シリコンゲルマニウムＳｉＧｅで形成されるが、本発明の実施形態はこれに限定されない。
【００７８】
ゲート電極２２０とチャネル領域ＣＨＲとの間にはゲート絶縁パターン１４５が介在する。ゲート絶縁パターン１４５は高誘電膜の中の少なくとも１つを含む。例えば、ゲート絶縁パターン１４５はハフニウム酸化物、ハフニウムシリケート、ジルコニウム酸化物、又はジルコニウムシリケートの中の少なくとも１つで形成されるが、本発明の実施形態はこのような物質に限定されない。
【００７９】
ゲート絶縁パターン１４５はチャネル領域ＣＨＲから水平方向に延長されて素子分離パターン１３０の上部面を部分的に覆う。しかし、本発明の実施形態によれば、素子分離パターン１３０の上部面はゲート絶縁パターン１４５によって、覆われていない部分を有する。例えば、ゲート電極２２０の間に位置する素子分離パターン１３０の上部面はゲート絶縁パターン１４５によって覆われず露出する。
【００８０】
ゲート絶縁パターン１４５はゲート電極２２０の底面に沿って延長される。しかし、本発明の実施形態によれば、ゲート絶縁パターン１４５はゲート電極２２０の側壁を覆わないように形成される。一実施形態によれば、ゲート電極２２０の側壁はゲート絶縁パターン１４５又はシリコン窒化膜より低い誘電常数を有する絶縁性物質に直接接触する。例えば、ゲートスペーサ１７０がゲート電極２２０の側壁上に形成されて、ゲート電極２２０とソース及びドレーン電極１８０とを電気的に分離する。他の実施形態によれば、ゲート電極２２０とソース及びドレーン電極１８０との間には２より小さい誘電常数を有する絶縁性媒質が介在する。
【００８１】
本発明の一側面によれば、ゲート電極２２０が上述したようにチャネル領域ＣＨＲの側壁にゲート絶縁パターン１４５を介して面するように形成される場合（即ち、ＦｉｎＦＥＴ構造のゲート電極である場合）、ゲート電極２２０は、チャネル領域ＣＨＲの上でよりも素子分離パターン１３０の上での方が厚い厚さ（大きい高さ）を有する。このような厚さの増加によって、ゲート電極２２０の側壁面積が増加し、これはゲート電極２２０とその周辺に位置する他の導電性要素（例えば、隣接する他のゲート電極又はソース及びドレーン電極のコンタクトプラグ２４０）との間の容量性カップリング（ｃａｐａｃｉｔｉｖｅ  ｃｏｕｐｌｉｎｇ）を増加する。このような容量性カップリングはゲート電極２２０とその周辺に位置する他の導電性要素との間に介在する絶縁性物質の誘電常数に比例する。従って、上述した本発明の実施形態でのように、ゲート電極２２０の側壁を高い誘電常数を有する物質を含むゲート絶縁パターン１４５によって覆わない場合、容量性カップリングによるゲート電極２２０の信号遅延又は信号攪乱の問題を低減する。
【００８２】
図２８及び図２９は、本発明による技術的効果の中の一部を説明するために提示された、比較例及び本発明の実施形態を示す断面図である。より具体的に、図２８は、ゲート酸化膜ＧＯが図１８及び図１９を参照して説明されたギャップ領域９９をコンフォーマルに覆うように形成される、比較例のゲート構造を示し、図２９は図２乃至図２３を参照して説明した本発明の上述した実施形態のゲート構造を示す。説明を簡単にするために、図２乃至図２３を参照して先に説明した製造方法におけると同一の技術的特徴に関する説明は省略される。
【００８３】
図２９に示した本発明の実施形態によるゲート電極（２２０又はＧＥ）の断面積は、位置（素子パターン１３０の上か、活性フィンＡＰ（厳密には活性フィンＡＰのチャネル領域ＣＨＲ）の上か）に関係なく、図２８に示した比較例に比べて増加する。このような断面積の増加はゲート電極ＧＥの抵抗値の減少、従ってゲート信号の伝搬速度の増加を可能にする。
【００８４】
これに加えて、ゲート構造の全体断面積に対するゲート電極ＧＥの断面積の比率Ｒにおいて、本発明の実施形態は図２８の比較例に比べて著しく優れる。［ここで、ゲート構造はゲート電極（ＧＥ又は２２０）とゲート酸化膜（ＧＯ又は１４５）とを含む構造を意味する。］例えば、図２８に示した比較例の場合、比率Ｒは素子分離パターン１３０の上で７／１６、即ち４３．７５％であり、活性パターンＡＰの上で３／８、即ち３７．５０％である。これに比べて、図２９に示した実施形態の場合、比率Ｒは素子分離パターン１３０の上で７／８、即ち８７．５０％であり、活性パターンＡＰの上で３／４、即ち７５．００％である。即ち、本発明の実施形態によれば、断面積比率Ｒは図２８に示した比較例に比べて（約２倍程度）増加する。
【００８５】
このような断面積比率Ｒの増加によって、ゲート電極ＧＥの抵抗値は容易に低下できる。例えば、図２８に示すように、断面積比率Ｒが減少する場合、要求される抵抗値を具現するためには、ゲート電極ＧＥの高さを増加しなければならない。しかし、ゲート電極ＧＥの高さの増加は図２６及び図２７を参照して説明されたゲート電極２２０の容量性カップリング（ｃａｐａｃｉｔｉｖｅ  ｃｏｕｐｌｉｎｇ）の増加を起こす。即ち、本発明の実施形態によれば、このような技術的な困難を招くこと無く、高性能の誘電膜−金属ゲート構造の電界効果トランジスタを具現できる。
【００８６】
これに加えて、上述したように、前記高誘電膜に対する熱処理がシリサイドパターン１９０の形成の以前に実施されるので、たとえ前記熱処理が高温で実施されても、シリサイドパターン１９０はそのような高温環境による熱的損傷を被ること無く形成できる。且つ、そのようなシリサイドパターン１９０の存在は前記電界効果トランジスタのソース−ドレーン抵抗を低減する。
【００８７】
図３０及び図３１は本発明の実施形態による半導体装置を含む電子装置を図式的に説明するための図面である。
【００８８】
図３０を参照すれば、本発明の実施形態による半導体装置を含む電子装置１３００は、ＰＤＡ、ラップトップ（ｌａｐｔｏｐ）コンピュータ、携帯用コンピュータ、ウェブタブレット（ｗｅｂ  ｔａｂｌｅｔ）、無線電話機、携帯電話、デジタル音楽再生器（ｄｉｇｉｔａｌ  ｍｕｓｉｃ  ｐｌａｙｅｒ）、有無線電子機器、及び、これらの中の少なくとも２つを含む複合電子装置、の中の１つであり得る。電子装置１３００はバス１３５０を通じて互に結合した制御器１３１０、キーパッド、キーボード、表示画面（ｄｉｓｐｌａｙ）等の入出力装置１３２０、メモリ１３３０、無線インターフェイス１３４０を含む。制御器１３１０は例えば１つ以上の、マイクロプロセッサ、デジタル信号プロセッサ、マイクロコントローラ、又はこれらの類似物を含み得る。メモリ１３３０は例えば、制御器１３１０によって実行される命令語の格納、及び使用者データの格納に使用され、上述した本発明の実施形態による半導体装置を含み得る。電子装置１３００はＲＦ信号で通信する無線通信ネットワークにデータを伝送するか、或いは該ネットワークからデータを受信するために無線インターフェイス１３４０を使用する。例えば無線インターフェイス１３４０はアンテナ、無線トランシーバー等を含み得る。電子装置１３００はＣＤＭＡ、ＧＳＭ（登録商標）、ＮＡＤＣ、Ｅ−ＴＤＭＡ、ＷＣＤＭＡ、ＣＤＭＡ２０００、Ｗｉ−Ｆｉ、Ｍｕｎｉ  Ｗｉ−Ｆｉ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＤＥＣＴ、Ｗｉｒｅｌｅｓｓ  ＵＳＢ、Ｆｌａｓｈ−ＯＦＤＭ、ＩＥＥＥ  ８０２．２０、ＧＰＲＳ、ｉＢｕｒｓｔ、ＷｉＢｒｏ、ＷｉＭＡＸ、ＷｉＭＡＸ−Ａｄｖａｎｃｅｄ、ＵＭＴＳ−ＴＤＤ、ＨＳＰＡ、ＥＶＤＯ、ＬＴＥ−Ａｄｖａｎｃｅｄ、ＭＭＤＳ等の通信システムの通信インターフェイスプロトコルを具現するのに利用され得る。
【００８９】
図３１を参照すれば、本発明の実施形態による半導体装置はメモリシステム（ｍｅｍｏｒｙ  ｓｙｓｔｅｍ）を具現するために使用され得る。メモリシステム１４００は大容量のデータを格納するためのメモリ素子１４１０及びメモリコントローラ１４２０を含む。メモリコントローラ１４２０はホスト１４３０の読出し／書込み要請に応答してメモリ素子１４１０から格納されたデータを読み出す又は書き込むようにメモリ素子１４１０を制御する。メモリコントローラ１４２０はホスト１４３０、例えば、モバイル機器又はコンピュータシステムから提供されるアドレスをメモリ素子１４１０の物理的なアドレスにマッピングするためのアドレスマッピングテーブル（Ａｄｄｒｅｓｓ  ｍａｐｐｉｎｇ  ｔａｂｌｅ）を含み得る。メモリ素子１４１０は上述した本発明の実施形態による半導体装置を含み得る。
【００９０】
上述された実施形態で開示された半導体装置は、多様な形態の半導体パッケージ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｐａｃｋａｇｅ）で具現される。例えば、本発明の実施形態による半導体装置はＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ（ＷＳＰ）等の方式の何れかにパッケージングされ得る。
【００９１】
本発明の実施形態による半導体装置が実装されたパッケージは、前記半導体装置を制御するコントローラ及び／又は論理素子等をさらに包含することもあり得る。
【００９２】
以上、添付した図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は、本発明がその技術的思想や必須の特徴を変形しない範囲において、他の具体的な形態で実施できることを理解できよう。従って、以上で記述した実施形態は、全ての面で例示的であって、限定的ではないことが理解されなければならない。
【符号の説明】
【００９３】
ＡＦ      活性フィン
ＡＰ      活性パターン
ＧＥ      ゲート電極
ＧＯ      ゲート酸化膜
ＣＨＲ      チャネル領域
ＳＤＲ      ソース及びドレイン領域
９９      ギャップ領域
１００      基板（バルクシリコンウエハー）
１１０      第１マスクパターン
１２０      第２マスクパターン
１０５      素子分離トレンチ
１３０      素子分離パターン
１４０      ゲート絶縁膜
１４５      ゲート絶縁パターン（ゲート誘電パターン）
１５０      犠牲ゲート膜
１５２      第１犠牲膜
１５４      第２犠牲膜        
１６０      犠牲ゲートパターン
１６２      第１犠牲パターン
１６４      第２犠牲パターン
１７０      ゲートスペーサ
１８０      ソース及びドレーンパターン
１９０      シリサイドパターン
２００      下部層間絶縁膜
２１０      蝕刻停止パターン
２２０      ゲート電極
２２２      第１ゲート電極
２２４      第２ゲート電極
２３０      上部層間絶縁膜
２４０      コンタクトプラグ
２５０      配線
１３００      電子装置
１３１０      制御器
１３２０      入出力装置
１３３０      メモリ
１３４０      無線インターフェイス
１３５０      バス
１４００      メモリシステム
１４１０      メモリ素子
１４２０      メモリコントローラ
１４３０      ホスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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