(57)【要約】【課題】ソースとサブ電極部とを分離しつつ、ＬＤＭＯＳトランジスタの耐圧を向上させる。【解決手段】ＭＯＳトランジスタは、半導体基板におけるＤｒａｉｎ−Ｐ−ｗｅｌｌに設けられたｐ型ドレイン３０と、Ｄｒａｉｎ−Ｐ−ｗｅｌｌと隣り合うＢｏｄｙ−Ｎ−ｗｅｌｌに設けられたｐ型ソース４０と、Ｄｒａｉｎ−Ｐ−ｗｅｌｌ及びＢｏｄｙ−Ｎ−ｗｅｌｌの端部を跨ぐように半導体基板上に設けられたゲート２０と、Ｂｏｄｙ−Ｎ−ｗｅｌｌにおいてソース４０よりもゲート２０から離れて設けられたｎ型サブ電極部５０と、Ｄｒａｉｎ−Ｐ−ｗｅｌｌに設けられ、ゲート２０とドレイン３０とを隔てる第１分離部６１と、ソース４０とサブ電極部５０とを隔てるように半導体基板上に設けられた第２分離部７０とを具備する。【選択図】図２Ｂ
2013135188.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板における第１導電型の第１表面領域に設けられた、前記第１導電型のドレインと、
前記第１表面領域と隣り合う第２導電型の第２表面領域に設けられた、前記第１導電型のソースと、
前記第１表面領域及び前記第２表面領域の端部を跨ぐように前記半導体基板上に設けられたゲートと、
前記第２表面領域において、前記ソースよりも前記ゲートから離れて設けられた、前記第２導電型のサブ電極部と、
前記第１表面領域に設けられ、前記ゲートと前記ドレインとを隔てる第１分離部と、
前記ソースと前記サブ電極部とを隔てるように前記半導体基板上に設けられた第２分離部と
を具備する
ＭＯＳトランジスタ。
【請求項２】
請求項１に記載のＭＯＳトランジスタにおいて、
前記第２分離部は、前記半導体基板上に設けられた第１ポリシリコン層を含む
ＭＯＳトランジスタ。
【請求項３】
請求項２に記載のＭＯＳトランジスタにおいて、
前記第１ポリシリコン層は、前記ゲートの第２ポリシリコン層と同じ材料である
ＭＯＳトランジスタ。
【請求項４】
請求項３に記載のＭＯＳトランジスタにおいて、
前記第２分離部は、前記ゲートと同じ膜構成を有する
ＭＯＳトランジスタ。
【請求項５】
請求項１乃至４のいずれか一項に記載のＭＯＳトランジスタにおいて、
前記第２分離部と前記サブ電極部とに共通なコンタクトとしての共用コンタクトを更に具備する
ＭＯＳトランジスタ。
【請求項６】
請求項５に記載のＭＯＳトランジスタにおいて、
前記サブ電極部における前記半導体基板の表面に平行な方向の幅は、前記第２分離部のコンタクトと前記サブ電極部のコンタクトとを共用としない場合と比較して小さい
ＭＯＳトランジスタ。
【請求項７】
請求項１に記載のＭＯＳトランジスタにおいて、
前記第２分離部は、前記半導体基板上に設けられた酸化層を含む
ＭＯＳトランジスタ。
【請求項８】
請求項１乃至７のいずれか一項に記載のＭＯＳトランジスタにおいて、
前記第２分離部における前記半導体基板の表面に平行な方向の幅は、前記第２分離部がＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）又はＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）である場合と比較して小さい
ＭＯＳトランジスタ。
【請求項９】
請求項１乃至８のいずれか一項に記載の、複数のＭＯＳトランジスタと、
前記ＭＯＳトランジスタを制御するロジック回路と
を具備する
半導体装置。
【請求項１０】
第１分離部を有する第１導電型の第１表面領域と、前記第１表面領域と隣り合う第２導電型の第２表面領域とを備えた半導体基板を形成する工程と、
前記半導体基板上に、前記第１表面領域及び前記第２表面領域の端部を跨ぐようにポリシリコン層を含むゲートを形成すると同時に、前記第２表面領域上にポリシリコン層を含む第２分離部を形成する工程と、
前記ゲートの側面及び前記第２分離部の側面にそれぞれサイドウォールを形成する工程と、
前記第１表面領域に、前記第１分離部で前記ゲートと隔てられた前記第１導電型のドレインを形成する工程と、
前記第２表面領域に、前記ゲートと前記第２分離部との間に前記第１導電型のソースを形成する工程と、
前記第２表面領域に、前記第２分離部よりも前記ゲートから離れた前記第２導電型のサブ電極部を形成する工程と
を具備する
ＭＯＳトランジスタの製造方法。
【請求項１１】
第１分離部を有する第１導電型の第１表面領域と、前記第１表面領域と隣り合う第２導電型の第２表面領域とを備えた半導体基板を形成する工程と、
前記半導体基板上に、絶縁膜を介して、前記第１表面領域及び前記第２表面領域の端部を跨ぐようにポリシリコン層を含むゲートを形成する工程と、
前記ゲートの側面にサイドウォールを形成する工程と、
前記第１表面領域に、前記第１分離部で前記ゲートと隔てられた前記第１導電型のドレインを形成する工程と、
前記第２表面領域に、前記ゲートに対して前記ドレインと反対側に前記第１導電型のソースを形成する工程と、
前記第２表面領域に、前記ソースよりも前記ゲートから離れた前記第２導電型のサブ電極部を形成する工程と、
前記半導体基板上に、前記ソースと前記サブ電極部との間に第２分離部を形成する工程と
を具備する
ＭＯＳトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタに関し、特にＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ  Ｄｉｆｆｕｓｅｄ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有するＭＯＳトランジスタに関する。
【背景技術】
【０００２】
電界効果型トランジスタであるＭＯＳトランジスタが知られている。ＭＯＳトランジスタは、ドレイン（ドレイン電極及びドレイン拡散層）とソース（ソース電極とソース拡散層）とゲート（ゲート電極とゲート絶縁層）とサブ電極部（サブ電極とサブ拡散層；裏打ち電極）とを備えている。一般的には、それらは互いに分離され、必要に応じて配線で短絡されて使用される。
【０００３】
一方、近年、ドレイン−ソース間の電圧耐性（以下、「耐圧」と記す）を高めたＬＤＭＯＳ構造を有するＭＯＳトランジスタ（以下、「ＬＤＭＯＳトランジスタ」と記す）が使用されるようになってきている。このＬＤＭＯＳトランジスタは、（１）ドレインの端部からゲートの直下までの領域に素子分離用のＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）又はＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）を配置することでドレイン−ソース間の耐圧が高い、（２）ソースとサブ電極部とを隣接するように配置することでゲート下のサブ電位が変位し難い、という特徴を有している。例えば、ＵＳ６１３７１４０号公報（特許文献１）には、ＳＣＲ（Ｓｉｌｉｃｏｎ−ｃｏｎｔｒｏｌｌｅｄ  Ｒｅｃｔｉｆｉｅｒ）を統合したＬＤＭＯＳトランジスタが開示されている。
【０００４】
ただし、このＬＤＭＯＳトランジスタでは、耐圧を高くするために、ソースとサブ電極部とが隣接している。そのため、その回路構成は、必然的にソースとサブ電極部とを短絡させた回路に限定されてしまう。すなわち、ソースの電位とサブ電極部の電位とを独立に制御するような場合には用いることができない。そのような場合としては、例えば、ソース又はサブ電極部にノイズ信号が含まれてしまう回路において安定したＭＯＳトランジスタ動作を得たい場合が考えられる。あるいは、ＬＳＩが動作していない待機動作中に、サブ電極部の電位を変えることによりリーク電流を抑えたい場合が考えられる。リーク電流を抑えることができれば、待機動作中の消費電力を低減することができる。
【０００５】
ソースの電位とサブ電極部の電位とを独立に制御可能なＬＤＭＯＳトランジスタとして、ソースとサブ電極部とを分離したＬＤＭＯＳトランジスタが知られている。例えば、特表２００９−５０２０４１号公報（対応国際公開：ＷＯ２００７／０１１３５４（Ａ１）；特許文献２）や特開２０１１−８６９３９号公報（対応米国公開：ＵＳ２０１０／０３２７５３（Ａ１）；特許文献３）にはソースとサブ電極部（バックゲート）とを、例えばＳＴＩで分離したＬＤＭＯＳトランジスタが開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】ＵＳ６１３７１４０号公報
【特許文献２】特表２００９−５０２０４１号公報
【特許文献３】特開２０１１−８６９３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、ソースとサブ電極部とを分離した上記特許文献２や特許文献３に記載のＬＤＭＯＳトランジスタには以下に示すような問題点がある。
【０００８】
図１Ａ及び図１Ｂは、上記各特許文献に記載のＬＤＭＯＳトランジスタの構成を示す平面図及び断面図である。ただし、上記各特許文献において平面図は記載されていないため、図１Ａについては発明者の考えた構成の平面図を記載している。ここでは、一例としてｐチャネルのＬＤＭＯＳトランジスタ１０１を示している。また、ＳＴＩ層１６３に囲まれた一つのＤｅｅｐ−Ｎ−Ｗｅｌｌ領域１０４に（線Ｃを挟んで）二つのＬＤＭＯＳトランジスタ１０１が形成された例を示している。また、図１Ａでは、分かり易さのために、ＳＴＩ層１６１、１６２（後述）、１６３は省略されている。
【０００９】
このＬＤＭＯＳトランジスタ１０１は、ドレイン１３０と、ソース１４０と、ゲート１２０と、サブ電極部１５０と、ＳＴＩ層１６１と、ＳＴＩ層１６２とを具備している。
【００１０】
ドレイン１３０は、ドレイン拡散層１３２と、ドレイン電極１３１とを備えている。ドレイン拡散層１３２は、ｐ型（ｐ＋）拡散層であり、半導体基板１０２のＤｅｅｐ−Ｎ−Ｗｅｌｌ領域１０４におけるＤｒａｉｎ−Ｐ−Ｗｅｌｌ領域１０７に設けられている。ドレイン拡散層１３２は、その上部に設けられたドレイン電極１３１を介してコンタクト１３３に接続されている。ソース１４０は、ソース拡散層１４２と、ソース電極１４１とを備えている。ソース拡散層１４２は、ｐ型（ｐ＋）拡散層であり、半導体基板１０２のＤｅｅｐ−Ｎ−Ｗｅｌｌ領域１０４におけるＢｏｄｙ−Ｎ−Ｗｅｌｌ領域１０６に設けられている。ソース拡散層１４２は、その上部に設けられたソース電極１４１を介してコンタクト１４３に接続されている。Ｂｏｄｙ−Ｎ−Ｗｅｌｌ領域１０６は、Ｄｒａｉｎ−Ｐ−Ｗｅｌｌ領域１０７と隣り合っている。Ｂｏｄｙ−Ｎ−Ｗｅｌｌ領域１０６は、Ｄｒａｉｎ−Ｐ−Ｗｅｌｌ領域１０７と接触していても良い。ゲート１２０は、ゲート絶縁層１２４と、ゲート電極１２１とを備えている。ゲート絶縁層１２４は、Ｄｒａｉｎ−Ｐ−Ｗｅｌｌ領域１０７の端部とＢｏｄｙ−Ｎ−Ｗｅｌｌ領域１０６の端部とに跨がるように半導体基板１０２上（Ｄｒａｉｎ−Ｐ−Ｗｅｌｌ領域１０７及びＢｏｄｙ−Ｎ−Ｗｅｌｌ領域１０６上）に設けられている。ゲート電極１２１は、ゲート絶縁層１２４上に設けられている。ゲート１２０は、側面をサイドウォール１２５で覆われている。
【００１１】
サブ電極部１５０は、サブ電極１５１とサブ拡散層１５２とを備えている。サブ拡散層１５２は、ｎ型（ｎ＋）拡散層であり、Ｂｏｄｙ−Ｎ−Ｗｅｌｌ領域１０６に、ソース拡散層１４２よりもゲート１２０から離れて設けられている。サブ拡散層１５２は、その上部に設けられたサブ電極１５１を介してコンタクト１５３に接続されている。ＳＴＩ層１６１は、絶縁層であり、Ｄｒａｉｎ−Ｐ−Ｗｅｌｌ領域１０７に、ゲート１２０とドレイン１３０とを分離するように設けられている。ＳＴＩ層１６２は、絶縁層であり、Ｂｏｄｙ−Ｎ−Ｗｅｌｌ領域１０６に、ソース１４０とサブ電極部１５０とを分離するように設けられている。ＳＴＩ層１６１、１６２は、ＬＯＣＯＳ層であっても良い。
【００１２】
図１Ａ及び図１Ｂに示されるように、このＬＤＭＯＳトランジスタ１０１では、ソース１４０とサブ電極部１５０とを分離するために、ＳＴＩ層（又はＬＯＣＯＳ層）１６２を用いている。
【００１３】
一般に、ＬＤＭＯＳトランジスタは、ソースとサブ電極部とが隣接することで、サブ電極部とゲート直下の領域との距離を短くし、サブ電極部とゲート直下の領域との間の電位差が小さくなるようにして、ドレイン−ソース間の耐圧を高めている。その高耐圧の理由はバイポーラトランジスタの考え方で以下のように説明できる。サブ電極部の拡散層はＮ＋の拡散層でできており、その電位はその直下に接続しているＢｏｄｙ−Ｎ−Ｗｅｌｌ領域及びＤｅｅｐ−Ｎ−Ｗｅｌｌ領域に伝わる。ソースの拡散層はＰ＋の拡散層でできている。ドレインの拡散層はＰ＋拡散層でできており、その電位はその直下に接続しているＤｒａｉｎ−Ｐ−Ｗｅｌｌ領域に伝わる。従って、ソースとＢｏｄｙ−Ｎ−Ｗｅｌｌ領域とＤｒａｉｎ−Ｐ−Ｗｅｌｌ領域とは、あたかもＰ型（ソース）−Ｎ型（Ｂｏｄｙ−Ｎ−Ｗｅｌｌ領域）−Ｐ型（Ｄｒａｉｎ−Ｐ−Ｗｅｌｌ領域）というＰＮＰ型のバイポーラトランジスタを構成している。このとき、Ｎ型がバイポーラトランジスタのベースとなり、Ｐ型がエミッタ及びコレクタとなる。このベースの電位は、パンチスルーという現象を引き起こす可能性がある。パンチスルーとは、ベース抵抗が高いほど、Ｐ型であるエミッタとコレクタとの間に電流が流れてしまう現象である。このパンチスルーを起こさないために、ベース抵抗を下げるには、このサブ電極部とゲート直下の領域との間の距離を短くすることが有効となる。
【００１４】
さて、図１Ａ及び図１Ｂに示されるように、ソース１４０とサブ電極部１５０とをＳＴＩ層１６２で分離すると、サブ電極部１５０とゲート１２０直下の領域との間の距離Ｐの観点で以下の問題がある。すなわち、図に示されるように、距離Ｐは、ＳＴＩ層１６２の幅ｄ１及び深さｄ３が大きいほど大きくなる。したがって、ベース抵抗を下げるためには、幅ｄ１及び深さｄ３はできるだけ小さいことが好ましい。しかし、幅ｄ１及び深さｄ３は、ＳＴＩの最小加工寸法程度までしか小さくできない。従って、その距離Ｐを十分に小さくできない可能性がある。その場合、サブ電極部１５０とゲート１２０直下の領域との間の電位差が大きくなり、ベース抵抗が十分に下がらない。その結果、ソース−ドレイン間の耐圧が低下してしまう。以上のことから、ソースとサブ電極部とが分離していないＬＤＭＯＳトランジスタのドレイン−ソース間の耐圧と同等の耐圧を、ソース１４０とサブ電極部１５０とが分離したＬＤＭＯＳトランジスタ１０１で得るには、ゲート１２０の長さを長くする、又は、ドレイン１３０とゲート１２０直下の領域とに跨がるＳＴＩ層１６１の長さを長くすることになる。しかし、耐圧を維持するためにそれぞれの長さを長くすることはＬＳＩ装置の使用面積の増大を意味し、ひいてはＬＳＩデバイスのコスト増を招くことになる。すなわち、ソースとサブ電極部とを分離したＬＤＭＯＳトランジスタの実現には、耐圧の維持とコストの増加とのせめぎ合いという問題がある。
【課題を解決するための手段】
【００１５】
以下に、発明を実施するための形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１６】
本発明のＭＯＳトランジスタは、ドレイン（３０）と、ソース（４０）と、ゲート（２０）と、サブ電極部（５０）と、第１分離部（６１）と、第２分離部（７０）とを具備している。ドレイン（３０）は、半導体基板における第１導電型（ｐ）の第１表面領域（Ｄｒａｉｎ−Ｐ−Ｗｅｌｌ）に設けられ、第１導電型（ｐ）である。ソース（４０）は、第１表面領域（Ｄｒａｉｎ−Ｐ−Ｗｅｌｌ）と隣り合う第２導電型（ｎ）の第２表面領域（Ｂｏｄｙ−Ｎ−Ｗｅｌｌ）に設けられ、第１導電型（ｐ）である。ゲート（２０）は、第１表面領域（Ｄｒａｉｎ−Ｐ−Ｗｅｌｌ）及び第２表面領域（Ｂｏｄｙ−Ｎ−Ｗｅｌｌ）の端部を跨ぐように半導体基板上に設けられている。サブ電極部（５０）は、第２表面領域（Ｂｏｄｙ−Ｎ−Ｗｅｌｌ）において、ソース（４０）よりもゲート（２０）から離れて設けられ、第２導電型（ｎ）である。第１分離部（６１）は、第１表面領域（Ｄｒａｉｎ−Ｐ−Ｗｅｌｌ）に設けられ、ゲート（２０）とドレイン（３０）とを隔てる。第２分離部（７０）は、ソース（４０）とサブ電極部（５０）とを隔てるように半導体基板上に設けられている。
【００１７】
本発明の半導体装置は、複数のＭＯＳトランジスタ（１、１ａ〜１ｅ）と、ロジック回路（８３）とを具備している。複数のＭＯＳトランジスタ（１、１ａ〜１ｅ）は、上記段落に記載されている。ロジック回路（８３）は、ＭＯＳトランジスタ（１、１ａ〜１ｅ）を制御する。
【００１８】
本発明のＭＯＳトランジスタの製造方法は、第１分離部（２０４）を有する第１導電型（ｐ）の第１表面領域（Ｄｒａｉｎ−Ｐ−Ｗｅｌｌ）と、第１表面領域（Ｄｒａｉｎ−Ｐ−Ｗｅｌｌ）と隣り合う第２導電型（ｎ）の第２表面領域（Ｂｏｄｙ−Ｎ−Ｗｅｌｌ）とを備えた半導体基板を形成する工程と、半導体基板上に、第１表面領域（Ｄｒａｉｎ−Ｐ−Ｗｅｌｌ）及び第２表面領域（Ｂｏｄｙ−Ｎ−Ｗｅｌｌ）の端部を跨ぐようにポリシリコン層（３０９）を含むゲート（２０５＋３０９）を形成すると同時に、第２表面領域（Ｂｏｄｙ−Ｎ−Ｗｅｌｌ）上にポリシリコン層（３０９）を含む第２分離部（２０５＋３０９）を形成する工程と、ゲート（２０５＋３０９）の側面及び第２分離部（２０５＋３０９）の側面にそれぞれサイドウォール（２０７〜２０９）を形成する工程と、第１表面領域（Ｄｒａｉｎ−Ｐ−Ｗｅｌｌ）に、第１分離部（２０４）でゲート（２０５＋３０９）と隔てられた第１導電型（ｐ）のドレイン（３１１＋３１３）を形成する工程と、第２表面領域（Ｂｏｄｙ−Ｎ−Ｗｅｌｌ）に、ゲートと第２分離部との間に第１導電型（ｐ）のソース（３１１＋３１３）を形成する工程と、第２表面領域（Ｂｏｄｙ−Ｎ−Ｗｅｌｌ）に、第２分離部（２０５＋３０９）よりもゲート（２０５＋３０９）から離れた第２導電型（ｎ）のサブ電極部（３１２＋３１３）を形成する工程とを具備している。
【００１９】
本発明のＭＯＳトランジスタの製造方法は、第１分離部（２０４）を有する第１導電型（ｐ）の第１表面領域（Ｄｒａｉｎ−Ｐ−Ｗｅｌｌ）と、第１表面領域（Ｄｒａｉｎ−Ｐ−Ｗｅｌｌ）と隣り合う第２導電型（ｎ）の第２表面領域（Ｂｏｄｙ−Ｎ−Ｗｅｌｌ）とを備えた半導体基板を形成する工程と、半導体基板上に、絶縁膜を介して、第１表面領域（Ｄｒａｉｎ−Ｐ−Ｗｅｌｌ）及び第２表面領域（Ｂｏｄｙ−Ｎ−Ｗｅｌｌ）の端部を跨ぐようにポリシリコン層（３０９）を含むゲート（２０５＋３０９）を形成する工程と、ゲート（２０５＋３０９）の側面にサイドウォール（２０７〜２０９）を形成する工程と、第１表面領域（Ｄｒａｉｎ−Ｐ−Ｗｅｌｌ）に、第１分離部（２０４）でゲート（２０５＋３０９）と隔てられた第１導電型（ｐ）のドレイン（３１１＋３１３）を形成する工程と、第２表面領域（Ｂｏｄｙ−Ｎ−Ｗｅｌｌ）に、ゲート（２０５＋３０９）に対してドレイン（３１１＋３１３）と反対側に第１導電型（ｐ）のソース（３１１＋３１３）を形成する工程と、第２表面領域（Ｂｏｄｙ−Ｎ−Ｗｅｌｌ）に、ソース（３１１＋３１３）よりもゲート（２０５＋３０９）から離れた第２導電型（ｎ）のサブ電極部（３１２＋３１３）を形成する工程と、半導体基板上に、ソース（３１１＋３１３）とサブ電極部（３１２＋３１３）との間に第２分離部（２０５＋２１０）を形成する工程とを具備している。
【発明の効果】
【００２０】
本発明により、ソースとサブ電極部とを分離しつつ、ＬＤＭＯＳトランジスタの耐圧を向上させることができる。
【図面の簡単な説明】
【００２１】
【図１Ａ】図１Ａは、特許文献に記載のＬＤＭＯＳトランジスタの構成を示す平面図である。
【図１Ｂ】図１Ｂは、特許文献に記載のＬＤＭＯＳトランジスタの構成を示す断面図である。
【図２Ａ】図２Ａは、本発明の第１実施形態に係るＭＯＳトランジスタの構成を示す平面図である。
【図２Ｂ】図２Ｂは、本発明の第１実施形態に係るＭＯＳトランジスタの構成を示す断面図である。
【図３Ａ】図３Ａは、本発明の第１実施形態に係るＭＯＳトランジスタにおける不純物濃度の分布の一例を示すグラフである。
【図３Ｂ】図３Ｂは、本発明の第１実施形態に係るＭＯＳトランジスタにおける不純物濃度の分布の一例を示すグラフである。
【図３Ｃ】図３Ｃは、本発明の第１実施形態に係るＭＯＳトランジスタにおける不純物濃度の分布の一例を示すグラフである。
【図４】図４は、本発明の第１実施形態に係るＭＯＳトランジスタを適用した半導体装置を示すブロック図である。
【図５】図５は、図４の半導体装置の適用例を示す概略の回路図である。
【図６Ａ】図６Ａは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図６Ｂ】図６Ｂは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図６Ｃ】図６Ｃは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図７Ａ】図７Ａは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図７Ｂ】図７Ｂは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図７Ｃ】図７Ｃは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図８Ａ】図８Ａは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図８Ｂ】図８Ｂは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図８Ｃ】図８Ｃは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図９Ａ】図９Ａは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図９Ｂ】図９Ｂは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図９Ｃ】図９Ｃは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１０Ａ】図１０Ａは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１０Ｂ】図１０Ｂは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１０Ｃ】図１０Ｃは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１１Ａ】図１１Ａは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１１Ｂ】図１１Ｂは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１１Ｃ】図１１Ｃは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１２Ａ】図１２Ａは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１２Ｂ】図１２Ｂは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１２Ｃ】図１２Ｃは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１３Ａ】図１３Ａは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１３Ｂ】図１３Ｂは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１３Ｃ】図１３Ｃは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１４Ａ】図１４Ａは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１４Ｂ】図１４Ｂは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１４Ｃ】図１４Ｃは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１５Ａ】図１５Ａは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１５Ｂ】図１５Ｂは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１５Ｃ】図１５Ｃは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１６Ａ】図１６Ａは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１６Ｂ】図１６Ｂは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１６Ｃ】図１６Ｃは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１７Ａ】図１７Ａは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１７Ｂ】図１７Ｂは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１７Ｃ】図１７Ｃは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１８Ａ】図１８Ａは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１８Ｂ】図１８Ｂは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１８Ｃ】図１８Ｃは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１９Ａ】図１９Ａは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１９Ｂ】図１９Ｂは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１９Ｃ】図１９Ｃは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図２０Ａ】図２０Ａは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図２０Ｂ】図２０Ｂは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図２０Ｃ】図２０Ｃは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図２１Ａ】図２１Ａは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図２１Ｂ】図２１Ｂは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図２１Ｃ】図２１Ｃは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図２２Ａ】図２２Ａは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図２２Ｂ】図２２Ｂは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図２２Ｃ】図２２Ｃは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図２３Ａ】図２３Ａは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図２３Ｂ】図２３Ｂは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図２３Ｃ】図２３Ｃは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図２４Ａ】図２４Ａは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図２４Ｂ】図２４Ｂは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図２４Ｃ】図２４Ｃは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図２５Ａ】図２５Ａは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図２５Ｂ】図２５Ｂは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図２５Ｃ】図２５Ｃは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図２６Ａ】図２６Ａは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図２６Ｂ】図２６Ｂは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図２６Ｃ】図２６Ｃは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図２７Ａ】図２７Ａは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図２７Ｂ】図２７Ｂは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図２７Ｃ】図２７Ｃは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図２８Ａ】図２８Ａは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図２８Ｂ】図２８Ｂは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図２８Ｃ】図２８Ｃは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図２９Ａ】図２９Ａは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図２９Ｂ】図２９Ｂは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図２９Ｃ】図２９Ｃは、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図３０Ａ】図３０Ａは、本発明の第２実施形態に係るＭＯＳトランジスタの構成を示す平面図である。
【図３０Ｂ】図３０Ｂは、本発明の第２実施形態に係るＭＯＳトランジスタの構成を示す断面図である。
【図３１Ａ】図３１Ａは、本発明の第３実施形態に係るＭＯＳトランジスタの構成を示す平面図である。
【図３１Ｂ】図３１Ｂは、本発明の第３実施形態に係るＭＯＳトランジスタの構成を示す断面図である。
【図３２】図３２は、本発明の第３実施形態に係る半導体装置の製造方法を示す断面図である。
【図３３】図３３は、本発明の第３実施形態に係る半導体装置の製造方法を示す断面図である。
【図３４】図３４は、本発明の第３実施形態に係る半導体装置の製造方法を示す断面図である。
【図３５】図３５は、本発明の第３実施形態に係る半導体装置の製造方法を示す断面図である。
【図３６】図３６は、本発明の第３実施形態に係る半導体装置の製造方法を示す断面図である。
【図３７】図３７は、本発明の第３実施形態に係る半導体装置の製造方法を示す断面図である。
【図３８】図３８は、本発明の第３実施形態に係る半導体装置の製造方法を示す断面図である。
【図３９】図３９は、本発明の第３実施形態に係る半導体装置の製造方法を示す断面図である。
【図４０】図４０は、本発明の第３実施形態に係る半導体装置の製造方法を示す断面図である。
【図４１】図４１は、本発明の第３実施形態に係る半導体装置の製造方法を示す断面図である。
【図４２】図４２は、本発明の第４実施形態に係るＭＯＳトランジスタの構成を示す断面図である。
【図４３】図４３は、本発明の第５実施形態に係るＭＯＳトランジスタの構成を示す断面図である。
【図４４】図４４は、本発明の第６実施形態に係るＭＯＳトランジスタの構成を示す断面図である。
【図４５Ａ】図４５Ａは、本発明の実施の形態の主な効果を説明するためのＭＯＳトランジスタの部分断面図である。
【図４５Ｂ】図４５Ｂは、本発明の実施の形態の主な効果を説明するためのＭＯＳトランジスタの部分断面図である。
【図４５Ｃ】図４５Ｃは、本発明の実施の形態の主な効果を説明するためのＭＯＳトランジスタの部分断面図である。
【図４５Ｄ】図４５Ｄは、本発明の実施の形態の主な効果を説明するためのＭＯＳトランジスタの部分断面図である。
【発明を実施するための形態】
【００２２】
以下、本発明のＭＯＳトランジスタの実施の形態に関して、添付図面を参照して説明する。
【００２３】
（第１の実施の形態）
本発明の第１の実施の形態に係るＭＯＳトランジスタの構成について説明する。図２Ａ及び図２Ｂは、本発明の第１の実施の形態に係るＭＯＳトランジスタの構成を示す平面図及び断面図である。ここでは、一例としてｐチャネル（以下、「Ｐｃｈ」と記す）のＬＤＭＯＳトランジスタ１を示している。また、ここでは、ｐ型の半導体基板２上のＳＴＩ層６３に囲まれた一つのＤｅｅｐ−Ｎ−Ｗｅｌｌ領域４に、（線Ｃを挟んで）二つのＬＤＭＯＳトランジスタ１が形成された例を示している。また、図２Ａでは、分かり易さのために、ＳＴＩ層６３及び第１分離部６１（後述）は省略されている。
【００２４】
半導体基板２は、ボロンドープのｐ型シリコンに例示される。半導体基板２は、Ｄｅｅｐ−Ｎ−Ｗｅｌｌ領域４（ｎ型：例えばリンドープ）と、Ｄｒａｉｎ−Ｐ−Ｗｅｌｌ領域７（ｐ型：例えばボロンドープ）と、Ｂｏｄｙ−Ｎ−Ｗｅｌｌ領域６（ｎ型：例えばリンドープ）とＳＴＩ層６３（例えば酸化シリコン）とを備えている。Ｄｒａｉｎ−Ｐ−Ｗｅｌｌ領域７及びＢｏｄｙ−Ｎ−Ｗｅｌｌ領域６は、Ｄｅｅｐ−Ｎ−Ｗｅｌｌ領域４内に設けられている。ＳＴＩ層６３は、二つのＬＤＭＯＳトランジスタ１を他の二つのＬＤＭＯＳトランジスタ１から分離している。
【００２５】
このＬＤＭＯＳトランジスタ１は、ドレイン３０と、ソース４０と、ゲート２０と、サブ電極部５０と、第１分離部６１と、第２分離部７０とを具備している。
【００２６】
ドレイン３０は、ドレイン電極３１とドレイン拡散層３２とを備えている。ドレイン拡散層３２は、ｐ型（ｐ＋）拡散層であり、ボロンを高濃度に拡散したシリコン層に例示される。ドレイン拡散層３２は、Ｄｒａｉｎ−Ｐ−Ｗｅｌｌ領域７（ｐ型）に設けられている。ドレイン拡散層３２は、その上部に設けられたドレイン電極３１を介してコンタクト３３に接続されている。ドレイン電極３１はシリサイド層に例示される。ソース４０は、ソース電極４１とソース拡散層４２とを備えている。ソース拡散層４２は、ｐ型（ｐ＋）拡散層であり、ボロンを高濃度に拡散したシリコン層に例示される。ソース拡散層４２は、Ｂｏｄｙ−Ｎ−Ｗｅｌｌ領域６（ｎ型）に設けられている。ソース拡散層４２は、その上部に設けられたソース電極４１を介してコンタクト４３に接続されている。ソース電極４１はシリサイド層に例示される。Ｂｏｄｙ−Ｎ−Ｗｅｌｌ領域６は、Ｄｒａｉｎ−Ｐ−Ｗｅｌｌ領域７と隣り合っている。Ｂｏｄｙ−Ｎ−Ｗｅｌｌ領域６は、Ｄｒａｉｎ−Ｐ−Ｗｅｌｌ領域７と接触していても良い。ゲート２０は、ドレイン３０とソース４０との間であって、半導体基板２の表面上に設けられている。ゲート２０は、ゲート電極２１とゲート絶縁層２４とを備えている。ゲート絶縁層２４は、Ｄｒａｉｎ−Ｐ−Ｗｅｌｌ領域７の端部とＢｏｄｙ−Ｎ−Ｗｅｌｌ領域６の端部とに跨がるように半導体基板２（Ｄｒａｉｎ−Ｐ−Ｗｅｌｌ領域７及びＢｏｄｙ−Ｎ−Ｗｅｌｌ領域６）の表面上に設けられている。ゲート絶縁層２４は、酸化シリコン膜に例示される。ゲート電極２１は、ゲート絶縁層２４上に設けられ、コンタクト２３に接続されている。ゲート電極２１は、ポリシリコン膜に例示される。ゲート２０は、側面をサイドウォール２５で覆われている。サイドウォール２５は、酸化シリコン膜／窒化シリコン膜／酸化シリコン膜の積層体に例示される。
【００２７】
サブ電極部５０は、サブ電極５１とサブ拡散層５２とを備えている。サブ拡散層５２は、ｎ型（ｎ＋）拡散層であり、リンを高濃度に拡散したシリコン層に例示される。サブ拡散層５２は、Ｂｏｄｙ−Ｎ−Ｗｅｌｌ領域６に、ソース４０よりもゲート２０から離れて設けられている。サブ拡散層５２は、その上部に設けられたサブ電極５１を介してコンタクト５３に接続されている。サブ電極５１はシリサイド層に例示される。第１分離部６１は、絶縁層であり、Ｄｒａｉｎ−Ｐ−Ｗｅｌｌ領域７に、ゲート２０とドレイン３０とを分離するように設けられている。第１分離部６１は、絶縁層であり、ＳＴＩ層やＬＯＣＯＳ層の酸化シリコン層に例示される。
【００２８】
第２分離部７０は、ソース４０とサブ電極部５０との間にあって、Ｂｏｄｙ−Ｎ−Ｗｅｌｌ領域６（半導体基板２）の表面上に設けられている。すなわち、第２分離部７０は、ソース４０とサブ電極部５０とを分離するように設けられている。第２分離部７０は、分離電極７１と絶縁層７４とを備えている。絶縁層７４は、Ｂｏｄｙ−Ｎ−Ｗｅｌｌ領域６（半導体基板２）の表面上に設けられている。絶縁層７４は、酸化シリコン膜に例示される。分離電極７１は、絶縁層７４上に設けられている。分離電極７１は、ポリシリコン膜に例示される。第２分離部７０は、側面をサイドウォール７５で覆われている。サイドウォール７５は、酸化シリコン膜／窒化シリコン膜／酸化シリコン膜の積層体に例示される。
【００２９】
第２分離部７０の分離電極７１、絶縁層７４及びサイドウォール７５とゲート２０のゲート電極２１、ゲート絶縁層２４及びサイドウォール２５とはそれぞれ同じ材料で形成されていることが好ましい。その場合、分離電極７１、絶縁層７４及びサイドウォール７５とゲート電極２１、ゲート絶縁層２４及びサイドウォール２５とはそれぞれ形状は異なるが、互いの位置関係は更に同じであることが好ましい。両者を同時に製造することが可能となるからである。そのような場合、第２分離部７０とゲート２０とは膜（層）の構成が同じであるということができる。
【００３０】
図２Ａ及び図２Ｂに示されるように、このＬＤＭＯＳトランジスタ１では、ソース４０とサブ電極部５０とを分離するために、第２分離部７０を用いている。すなわち、ＬＤＭＯＳトランジスタ１のソース４０とサブ電極部５０とを分離するために、ソース４０とサブ電極部５０との間に、ゲート２０に用いられる材料（例示：ポリシリコンとシリコン酸化膜）と同じ材料の第２分離部７０を配置している（より好ましくは、ゲート２０と第２分離部７０とが同じ構成を有している）。第２分離部７０は、コンタクト７３や配線やコンタクト４３を介してソース４０と短絡しておく。
【００３１】
一般に、ゲートポリシリコンの最小加工寸法は、ＳＴＩやＬＯＣＯＳの素子分離の最小加工寸法よりも小さい。第２分離部７０には通常のＭＯＳトランジスタのゲートと同様にサイドウォール７５が形成される。本実施の形態でのサイドウォール７５を併せたソース４０とサブ電極部５０との間の分離距離ｄ１１は、従来技術であるＳＴＩやＬＯＣＯＳを用いて分離した場合での分離距離ｄ１（図１Ａ及び図１Ｂ）に比べ、概ね１／３〜２／３程度まで小さく加工することができる。また、従来技術のＳＴＩやＬＯＣＯＳを用いて分離した場合、半導体基板２（例示：シリコン基板）の表面に対して深さ方向の距離ｄ３（図１Ａ及び図１Ｂ）として、０．１５〜０．４０μｍの大きさが必要となる。しかし、本実施の形態では、図２Ｂに示すように、半導体基板２の表面に対して深さ方向の距離ｄ１３がサブ電極部５０の（Ｎ＋）サブ拡散層５２又はソース４０の（Ｐ＋）ソース拡散層４２の深さ方向分の大きさ（概ね０．０５μｍ以下）にできる。これらの施策により、サブ電極部５０とゲート２０の直下の領域との間の距離Ｑを短くできる。その結果、サブ電極部５０とゲート２０の直下の領域との間の電位差を小さくでき、ソース４０−ドレイン３０間の耐圧の低下を防止することができる。
【００３２】
本実施の形態では、従来技術のようなＳＴＩ層（又はＬＯＣＯＳ層）でソースとサブ電極部とを分離する方法と比べて、サブ電極部５０とゲート２０の直下の領域との間の距離Ｑを短縮することができる。その効果により、ドレイン−ソース間の耐圧が向上する。加えて、第２分離部７０により、半導体基板２の表面に平行な方向の寸法（図２Ｂの左右方向の幅）を縮小することができる。その効果により、ＬＤＭＯＳトランジスタの使用面積を削減することができる。それにより、ＬＤＭＯＳトランジスタのＡＲｏｎ（単位面積当たりのＯｎ抵抗）を向上させることができる。更に、一般にＬＳＩデバイスでは使用する面積が縮小すればその割合に応じてＬＳＩデバイスのコスト低減の効果が得られる。すなわち、従来技術と比較して本実施の形態は低コストになるということができる。
【００３３】
なお、図２Ａ及び図２Ｂと同一のＰ型の半導体基板２におけるｎチャネル（以下、「Ｎｃｈ」と記す）のＬＤＭＯＳトランジスタ１については、例えば、次のような構成が考えられる。すなわち、図２Ａ及び図２ＢにおいてＤｅｅｐ−Ｎ−Ｗｅｌｌ領域４を設けないこと、及び、各半導体層の導電型を逆にすることである。その他については、図２Ａ及び図２Ｂの場合と同じである。そして、ＮｃｈのＬＤＭＯＳトランジスタ１であっても、ＰｃｈのＬＤＭＯＳトランジスタ１と同様の効果を得ることができる。
【００３４】
図３Ａ〜図３Ｃは、本発明の第１の実施の形態に係るＭＯＳトランジスタにおける不純物濃度の分布の一例を示す断面図である。ただし、図３Ａは図２Ｂの線Ｃの位置での不純物濃度分布の一例である。図３Ｂは図２Ｂの線Ｄの位置での不純物濃度分布の一例である。図３Ｃは図２Ｂの線Ｅの位置での不純物濃度分布の一例である。ドレイン拡散層３２やソース拡散層４２のボロン濃度は、概ね２×１０１８ａｔｏｍｓ／ｃｍ−３程度である。サブ拡散層５２のヒ素又はリン濃度は、概ね１×１０１８ａｔｏｍｓ／ｃｍ−３程度である。Ｄｒａｉｎ−Ｐ−Ｗｅｌｌ領域７のボロン濃度は、概ね３×１０１６ａｔｏｍｓ／ｃｍ−３程度である。Ｂｏｄｙ−Ｎ−Ｗｅｌｌ領域６のリン濃度は、概ね５×１０１６ａｔｏｍｓ／ｃｍ−３程度である。Ｄｅｅｐ−Ｎ−Ｗｅｌｌ領域４のリン濃度は、概ね３×１０１５ａｔｏｍｓ／ｃｍ−３程度である。
【００３５】
次に、本発明の第１の実施の形態に係るＭＯＳトランジスタを適用した半導体装置について説明する。図４は、本発明の第１の実施の形態に係るＭＯＳトランジスタを適用した半導体装置を示すブロック図である。その半導体装置８０は、同一の半導体基板上に形成された第１アレイ８１と第２アレイ８２とロジック回路８３とを具備している。第１アレイ８１は、ＰｃｈＬＤＭＯＳトランジスタ１及びＮｃｈＬＤＭＯＳトランジスタ１（図２Ａや図２Ｂなど）の少なくとも一方を複数個備えている。第２アレイ８２は、ソースとサブ電極部とを分離していないＰｃｈもしくはＮｃｈＬＤＭＯＳトランジスタ（図示されず）又はソースとサブ電極部とを分離しているＰｃｈもしくはＮｃｈＬＤＭＯＳトランジスタ１０１（図１Ａ又は図１Ｂ）を複数個備えている。ただし、第２アレイ８２は無くても良い。ロジック回路８３は、外部又は内部からの入力信号に基づいて、第１アレイ８１及び第２アレイ８２の動作を制御する。
【００３６】
図５は、図４の半導体装置の適用例を示す概略の回路図である。ここでは、適用例として、モーターシステム９０の一例を示している。モーターシステム９０は、半導体装置８０と、外部電源９１と、モーター９２とを具備している。外部電源９１は、半導体装置８０の制御に基づいて、モーター９２に電力（例示：数十Ｖ−数十Ａ）を供給する。半導体装置８０は、並列に接続された複数のＬＤＭＯＳトランジスタ１（この図ではＮｃｈ）を備えている。そのＬＤＭＯＳトランジスタ１のソースはモーター９２を介して接地に、ドレインは外部電源９１にそれぞれ接続されている。ゲートにはゲート電圧ＶＧ（例示：０Ｖ／３Ｖ）が供給される。モーター９２は、例えば、ゲート電圧ＶＧ（例示：３Ｖ）により、並列に接続された複数のＬＤＭＯＳトランジスタ１がオンとなることで、外部電源９１と接続されて、電力が供給されて動作する。このとき、外部電源９１からの電流は、複数のＬＤＭＯＳトランジスタ１の各々に分かれて流れたのち、合流してモーター９２に供給される。
【００３７】
次に、本発明の第１の実施の形態に係るＭＯＳトランジスタの製造方法について説明する。図６Ａ、図６Ｂ、図６Ｃ〜図２９Ａ、図２９Ｂ、図２９Ｃは、本発明の第１の実施の形態に係る半導体装置の製造方法を示す断面図である。ここで、図ｍＡ（ｍ＝６〜２９の整数）すなわち図６Ａ〜図２９Ａは、図４のロジック回路８３におけるＮｃｈＭＯＳトランジスタ及びＰｃｈＭＯＳトランジスタの製造方法を示している。ただし、図の左側はＮｃｈＭＯＳトランジスタが形成される領域を示し、図の右側はＰｃｈＭＯＳトランジスタの形成される領域を示している。また、図ｍＢすなわち図６Ｂ〜図２９Ｂは、図４の第２アレイ８２におけるソースとサブ電極部とを分離していないＮｃｈＬＤＭＯＳトランジスタ及びＰｃｈＬＤＭＯＳトランジスタの製造方法を示している。ただし、図の左側はソースとサブ電極部とを分離していないＮｃｈＬＤＭＯＳトランジスタの形成される領域を示し、図の右側はソースとサブ電極部とを分離していないＰｃｈＬＤＭＯＳトランジスタの形成される領域を示している。また、図ｍＣすなわち図６Ｃ〜図２９Ｃは、図４の第１アレイ８１における図２Ａ及び図２ＢのＰｃｈＬＤＭＯＳトランジスタの製造方法を示している。各図は、ＭＯＳトランジスタの１個分の製造方法に関する断面を示している。
【００３８】
図６Ａ、図６Ｂ、図６Ｃに示すように、半導体基板２の表面を熱酸化して、酸化膜２０１を形成する。次に、Ｄｅｅｐ−Ｎ−Ｗｅｌｌ用のフォトレジスト４０１を酸化膜２０１の表面に形成する。続いて、フォトレジスト４０１をパターニングして、第２アレイ８２のＰｃｈＬＤＭＯＳトランジスタの領域（図６Ｂの右側）上及び第１アレイ８１のＰｃｈＬＤＭＯＳトランジスタの領域（図６Ｃ）上に開口部を設ける。そして、そのフォトレジスト４０１をマスクとして、その開口部の酸化膜２０１を介して、半導体基板２にＤｅｅｐ−Ｎ−Ｗｅｌｌ用のリン（Ｐ）をイオン注入する。その結果、第２アレイ８２のＰｃｈＬＤＭＯＳトランジスタの領域（図６Ｂの右側）における酸化膜２０１直下の表面領域にＮ−Ｗｅｌｌ領域３０１が形成される。同様に、第１アレイ８１のＰｃｈＬＤＭＯＳトランジスタの領域（図６Ｃ）における酸化膜２０１直下の表面領域にＮ−Ｗｅｌｌ領域３０１が形成される。その後、フォトレジスト４０１を剥離する。
【００３９】
次に、図７Ａ、７Ｂ、図７Ｃに示すように、半導体基板２を所定の条件で熱処理する（熱押し込み）。その結果、第２アレイ８２のＰｃｈＬＤＭＯＳトランジスタの領域（図７Ｂの右側）におけるＮ−Ｗｅｌｌ領域３０１のリン（Ｐ）が半導体基板２の内部へ熱拡散して、Ｄｅｅｐ−Ｎ−Ｗｅｌｌ領域３０２が形成される。同様に、第１アレイ８１のＰｃｈＬＤＭＯＳトランジスタの領域（図７Ｃ）におけるＮ−Ｗｅｌｌ領域３０１のリン（Ｐ）が半導体基板２の内部へ熱拡散して、Ｄｅｅｐ−Ｎ−Ｗｅｌｌ領域３０２が形成される。このＤｅｅｐ−Ｎ−Ｗｅｌｌ領域３０２は、図２ＢのＤｅｅｐ−Ｎ−Ｗｅｌｌ領域４に対応する。
【００４０】
次に、図８Ａ、図８Ｂ、図８Ｃに示すように、酸化膜２０１をエッチングで除去したあとに、半導体基板２の表面を熱酸化して、酸化膜２０２を形成する。続いて、酸化膜２０２上に窒化膜２０３を形成する。その後、ＳＴＩ用のフォトレジスト４０２を窒化膜２０３の表面に形成する。そして、フォトレジスト４０２をパターニングして、ロジック回路８３、第２アレイ８２及び第１アレイ８１における所定の領域にＳＴＩ用の開口部を設ける。
【００４１】
次に、図９Ａ、図９Ｂ、図９Ｃに示すように、そのフォトレジスト４０２をマスクとして、その開口部の窒化膜２０３をプラズマエッチングにより除去する。その後、フォトレジスト４０２を剥離する。続いて、エッチングされた窒化膜２０３をマスクとして、酸化膜２０２をエッチバックし、更に半導体基板２内部までプラズマエッチングする。それにより、ロジック回路８３のＮｃｈＭＯＳトランジスタの領域及びＰｃｈＭＯＳトランジスタの領域（図９Ａ）の半導体基板２にＳＴＩ用トレンチが形成される。また、第２アレイ８２のＮｃｈＬＤＭＯＳトランジスタの領域（図９Ｂの左側）の半導体基板２、及びＰｃｈＬＤＭＯＳトランジスタの領域（図９Ｂの右側）の半導体基板２とＤｅｅｐ−Ｎ−Ｗｅｌｌ領域３０２にＳＴＩ用トレンチが形成される。また、第１アレイ８１のＰｃｈＬＤＭＯＳトランジスタの領域（図９Ｃ）の半導体基板２とＤｅｅｐ−Ｎ−Ｗｅｌｌ領域３０２にＳＴＩ用トレンチが形成される。
【００４２】
次に、図１０Ａ、図１０Ｂ、図１０Ｃに示すように、ＳＴＩ用トレンチを埋め、かつ、酸化膜２０２や窒化膜２０３を覆うように、酸化膜２０４を形成する。その後、図１１Ａ、図１１Ｂ、図１１Ｃに示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により、酸化膜２０４及び窒化膜２０３を平坦化する。それにより、ロジック回路８３の酸化膜２０４は、ＮｃｈＭＯＳトランジスタの領域及びＰｃｈＭＯＳトランジスタの領域（図１１Ａ）を囲むＳＴＩ層となる。また、第２アレイ８２の酸化膜２０４は、ＮｃｈＬＤＭＯＳトランジスタの領域及びＰｃｈＬＤＭＯＳトランジスタの領域（図１１Ｂ）を囲むＳＴＩ層となり、それら領域の所定の位置でドレインとゲートとを分離する分離層となる。また、第１アレイ８１の酸化膜２０４は、ＰｃｈＬＤＭＯＳトランジスタの領域（図１１Ｃ）を囲むＳＴＩ層となり、それら領域の所定の位置にドレインとゲートとを分離する分離層となる。このＳＴＩ層としての酸化膜２０４は図２ＢにおけるＳＴＩ層６３に対応する。分離層としての酸化膜２０４は図２Ｂにおける第１分離部６１に対応する。
【００４３】
次に、図１２Ａ、図１２Ｂ、図１２Ｃに示すように、窒化膜２０３をエッチングで除去する。続いて、酸化膜２０２をエッチングで除去する。その結果、酸化膜２０４のある領域を除いて、半導体基板２の表面が露出する。その後、半導体基板２の表面に熱酸化により酸化膜２０５を形成する。
【００４４】
次に、図１３Ａ、図１３Ｂ、図１３Ｃに示すように、Ｄｒａｉｎ−Ｐ−Ｗｅｌｌ用のフォトレジスト４０３を酸化膜２０５の表面に形成する。続いて、フォトレジスト４０３をパターニングして、第２アレイ８２のＰｃｈＬＤＭＯＳトランジスタの領域（図１３Ｂの右側）のＤｒａｉｎ−Ｐ−Ｗｅｌｌ領域上及び第１アレイ８１のＰｃｈＬＤＭＯＳトランジスタの領域（図１３Ｃ）のＤｒａｉｎ−Ｐ−Ｗｅｌｌ領域上に開口部を設ける。そして、そのフォトレジスト４０３をマスクとして、その開口部の酸化膜２０５を介して、半導体基板２にＤｒａｉｎ−Ｐ−Ｗｅｌｌ用のボロン（Ｂ）をイオン注入する。その結果、第２アレイ８２のＰｃｈＬＤＭＯＳトランジスタの領域（図１３Ｂの右側）のＤｅｅｐ−Ｎ−Ｗｅｌｌ領域３０２における酸化膜２０５直下の表面領域にＤａｉｎ−Ｐ−Ｗｅｌｌ領域３０３が形成される。同様に、第１アレイ８１のＰｃｈＬＤＭＯＳトランジスタの領域（図１３Ｃ）のＤｅｅｐ−Ｎ−Ｗｅｌｌ領域３０２における酸化膜２０５直下の表面領域にＤｒａｉｎ−Ｐ−Ｗｅｌｌ領域３０３が形成される。このＤｒａｉｎ−Ｐ−Ｗｅｌｌ領域３０３は図２ＢにおけるＤｒａｉｎ−Ｐ−Ｗｅｌｌ領域７に対応する。その後、フォトレジスト４０３を剥離する。
【００４５】
次に、図１４Ａ、図１４Ｂ、図１４Ｃに示すように、Ｄｒａｉｎ−Ｎ−Ｗｅｌｌ用のフォトレジスト４０４を酸化膜２０５の表面に形成する。続いて、フォトレジスト４０４をパターニングして、第２アレイ８２のＮｃｈＬＤＭＯＳトランジスタの領域（図１４Ｂの左側）のＤｒａｉｎ−Ｎ−Ｗｅｌｌ領域上に開口部を設ける。そして、そのフォトレジスト４０４をマスクとして、その開口部の酸化膜２０５を介して、半導体基板２にＤｒａｉｎ−Ｎ−Ｗｅｌｌ用のリン（Ｐ）をイオン注入する。その結果、第２アレイ８２のＮｃｈＬＤＭＯＳトランジスタの領域（図１４Ｂの左側）の半導体基板２における酸化膜２０５直下の表面領域にＤａｉｎ−Ｎ−Ｗｅｌｌ領域３０４が形成される。その後、フォトレジスト４０４を剥離する。
【００４６】
次に、図１５Ａ、図１５Ｂ、図１５Ｃに示すように、Ｂｏｄｙ−Ｎ−Ｗｅｌｌ用のフォトレジスト４０５を酸化膜２０５の表面に形成する。続いて、フォトレジスト４０５をパターニングして、第２アレイ８２のＰｃｈＬＤＭＯＳトランジスタの領域（図１５Ｂの右側）のＢｏｄｙ−Ｎ−Ｗｅｌｌ（ＨＶ−Ｎ−Ｗｅｌｌ）領域上及び第１アレイ８１のＰｃｈＬＤＭＯＳトランジスタの領域（図１５Ｃ）のＢｏｄｙ−Ｎ−Ｗｅｌｌ（ＨＶ−Ｎ−Ｗｅｌｌ）領域上に開口部を設ける。そして、そのフォトレジスト４０５をマスクとして、その開口部の酸化膜２０５を介して、半導体基板２にＢｏｄｙ−Ｎ−Ｗｅｌｌ用のリン（Ｐ）をイオン注入する。その結果、第２アレイ８２のＰｃｈＬＤＭＯＳトランジスタの領域（図１５Ｂの右側）のＤｅｅｐ−Ｎ−Ｗｅｌｌ領域３０２における酸化膜２０５直下の表面領域にＢｏｄｙ−Ｎ−Ｗｅｌｌ３０５が形成される。同様に、第１アレイ８１のＰｃｈＬＤＭＯＳトランジスタの領域（図１５Ｃ）のＤｅｅｐ−Ｎ−Ｗｅｌｌ領域３０２における酸化膜２０５直下の表面領域にＢｏｄｙ−Ｎ−Ｗｅｌｌ領域３０５が形成される。このＢｏｄｙ−Ｎ−Ｗｅｌｌ領域３０５は図２ＢにおけるＢｏｄｙ−Ｎ−Ｗｅｌｌ領域６に対応する。その後、フォトレジスト４０５を剥離する。
【００４７】
次に、図１６Ａ、図１６Ｂ、図１６Ｃに示すように、Ｂｏｄｙ−Ｐ−Ｗｅｌｌ用のフォトレジスト４０６を酸化膜２０５の表面に形成する。続いて、フォトレジスト４０６をパターニングして、第２アレイ８２のＮｃｈＬＤＭＯＳトランジスタの領域（図１６Ｂの左側）のＢｏｄｙ−Ｐ−Ｗｅｌｌ（ＨＶ−Ｐ−Ｗｅｌｌ）領域上に開口部を設ける。そして、そのフォトレジスト４０５をマスクとして、その開口部の酸化膜２０５を介して、半導体基板２にＢｏｄｙ−Ｐ−Ｗｅｌｌ用のボロン（Ｂ）をイオン注入する。その結果、第２アレイ８２のＮｃｈＬＤＭＯＳトランジスタの領域（図１６Ｂの左側）の半導体基板２における酸化膜２０５直下の表面領域にＢｏｄｙ−Ｐ−Ｗｅｌｌ領域３０６が形成される。その後、フォトレジスト４０６を剥離する。
【００４８】
次に、図１７Ａ、図１７Ｂ、図１７Ｃに示すように、コアＰ−Ｗｅｌｌ用のフォトレジスト４０７を酸化膜２０５の表面に形成する。続いて、フォトレジスト４０７をパターニングして、ロジック回路８３のＮｃｈＭＯＳトランジスタの領域（図１７Ａの左側）のコアＰ−Ｗｅｌｌ領域上に開口部を設ける。そして、そのフォトレジスト４０７をマスクとして、その開口部の酸化膜２０５を介して、半導体基板２にコアＰ−Ｗｅｌｌ用のボロン（Ｂ）をイオン注入する。次に、コアＮゲート用のボロン（Ｂ）をイオン注入する。その結果、ロジック回路８３のＮｃｈＭＯＳトランジスタの領域（図１７Ａの左側）の半導体基板２における酸化膜２０５直下の表面領域にコアＰ−Ｗｅｌｌ領域３０７、コアＮゲート領域（図示されず）が形成される。その後、フォトレジスト４０７を剥離する。
【００４９】
次に、図１８Ａ、図１８Ｂ、図１８Ｃに示すように、コアＮ−Ｗｅｌｌ用のフォトレジスト４０８を酸化膜２０５の表面に形成する。続いて、フォトレジスト４０８をパターニングして、ロジック回路８３のＰｃｈＭＯＳトランジスタの領域（図１８Ａの右側）のコアＮ−Ｗｅｌｌ領域上に開口部を設ける。そして、そのフォトレジスト４０８をマスクとして、その開口部の酸化膜２０５を介して、半導体基板２にコアＮ−Ｗｅｌｌ用のリン（Ｐ）をイオン注入する。次に、コアＰゲート用のリン（Ｐ）もしくはヒ素（Ａｓ）をイオン注入する。その結果、ロジック回路８３のＰｃｈＭＯＳトランジスタの領域（図１８Ａの右側）の半導体基板２における酸化膜２０５直下の表面領域にコアＮ−Ｗｅｌｌ領域３０８、コアＰゲート領域（図示されず）が形成される。その後、フォトレジスト４０８を剥離する。
【００５０】
次に、図１９Ａ、図１９Ｂ、図１９Ｃに示すように、酸化膜２０５をエッチングで除去したあとに、半導体基板２を熱酸化して、酸化膜２０６が形成される。ロジック回路８３用のフォトレジスト４０９を酸化膜２０６の表面に形成する。続いて、フォトレジスト４０９をパターニングして、ロジック回路８３の領域（図１９Ａ）に開口部を設ける。そして、そのフォトレジスト４０９をマスクとして、ロジック回路８３の酸化膜２０６をウェットエッチングで除去する。その結果、ロジック回路８３の領域（図１９Ａ）において、半導体基板２の表面が露出する。その後、フォトレジスト４０９を剥離する。
【００５１】
次に、図２０Ａ、図２０Ｂ、図２０Ｃに示すように、半導体基板２を熱酸化する。その結果、ロジック回路８３（図２０Ａ）の半導体基板２の表面に（ゲート）酸化膜２０７が形成される。また、第２アレイ８２（図２０Ｂ）及び第１アレイ８１（図２０Ｃ）の半導体基板２の表面の酸化膜２０６が厚くなる。第１アレイ８１（図２０Ｃ）の酸化膜２０６は、図２Ａ及び図２Ｂのゲート絶縁層２４及び絶縁層７４に対応する。続いて、酸化膜２０４、酸化膜２０６及び酸化膜２０７を覆うように、ゲートポリシリコン膜３０９を形成する。その後、ゲート用のフォトレジスト４１０をゲートポリシリコン膜３０９の表面に形成する。続いて、フォトレジスト４１０をパターニングする。その結果、ロジック回路８３の領域（図２０Ａ）のフォトレジスト４１０において、ＮｃｈＭＯＳトランジスタ及びＰｃｈＭＯＳトランジスタのゲートとなる領域以外の領域に開口部が形成される。また、第２アレイ８２の領域（図２０Ｂ）のフォトレジスト４１０において、ＮｃｈＬＤＭＯＳトランジスタ及びＰｃｈＬＤＭＯＳトランジスタのゲートとなる領域以外の領域に開口部が形成される。更に、第１アレイ８１の領域（図２０Ｃ）のフォトレジスト４１０において、ＰｃｈＬＤＭＯＳトランジスタのゲートとなる領域及び第２分離部となる領域以外の領域に開口部が形成される。次に、そのフォトレジスト４１０をマスクとしてゲートポリシリコン膜３０９をプラズマエッチングする。その結果、ロジック回路８３の領域（図２０Ａ）において、ＮｃｈＭＯＳトランジスタ及びＰｃｈＭＯＳトランジスタのゲートとなる領域のみにゲートポリシリコン膜３０９が形成される。また、第２アレイ８２の領域（図２０Ｂ）において、ＮｃｈＬＤＭＯＳトランジスタ及びＰｃｈＬＤＭＯＳトランジスタのゲートとなる領域のみにゲートポリシリコン膜３０９が形成される。更に、第１アレイ８１の領域（図２０Ｃ）において、ＰｃｈＬＤＭＯＳトランジスタのゲートとなる領域及び第２分離部となる領域のみにゲートポリシリコン膜３０９が形成される。ゲートとなる領域のゲートポリシリコン膜３０９は、図２Ｂのゲート電極２１に対応する。第２分離部となる領域のゲートポリシリコン膜３０９は、図２Ｂの分離電極７１に対応する。その後、フォトレジスト４１０を剥離する。
【００５２】
次に、図２１Ａ、図２１Ｂ、図２１Ｃに示すように、ＮｃｈのＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）用のフォトレジスト４１１を表面に形成する。続いて、フォトレジスト４１１をパターニングして、ロジック回路８３、第２アレイ８２及び第１アレイ８１上の所定の領域に開口部を設ける。すなわち、ロジック回路８３において、ＮｃｈＭＯＳトランジスタの領域（図２１Ａの左側）上に開口部を設ける。また、第２アレイ８２において、ＮｃｈＬＤＭＯＳトランジスタの領域（図２１Ｂの左側）のうちのサブ電極部となる領域を除く領域上に開口部を設ける。また、ＰｃｈＬＤＭＯＳトランジスタの領域（図２１Ｂの右側）のうちサブ電極部となる領域上に開口部を設ける。更に、第１アレイ８１において、ＰｃｈＬＤＭＯＳトランジスタの領域（図２１Ｃ）のうちゲートポリシリコン膜３０９の外側に開口部を設ける。そして、そのフォトレジスト４１１をマスクとして、その開口部の酸化膜２０５又は酸化膜２０６を介して、半導体基板２にＬＤＤ用のリン（Ｐ）またはヒ素（Ａｓ）をイオン注入する。その結果、ロジック回路８３において、ＮｃｈＭＯＳトランジスタの領域（図２１Ａの左側）のゲートポリシリコン膜３０９の両側にＬＤＤ層３１０が形成される。また、第２アレイ８２において、ＮｃｈＬＤＭＯＳトランジスタの領域（図２１Ｂの左側）のゲートポリシリコン膜３０９の一方の側のＢｏｄｙ−Ｐ−Ｗｅｌｌ領域３０６内及び他方の側のＤｒａｉｎ−Ｎ−Ｗｅｌｌ領域３０４内にＬＤＤ層３１０が形成される。また、ＰｃｈＬＤＭＯＳトランジスタの領域（図２１Ｂの右側）のうちサブ電極部となる領域にＬＤＤ層３１０が形成される。更に、第１アレイ８１において、ＰｃｈＬＤＭＯＳトランジスタの領域（図２１Ｃ）のうちゲートポリシリコン膜３０９の外側にＬＤＤ層３１０が形成される。その後、フォトレジスト４１１を剥離する。
【００５３】
次に、図２２Ａ、図２２Ｂ、図２２Ｃに示すように、ＰｃｈのＬＤＤ用のフォトレジスト４１２を表面に形成する。続いて、フォトレジスト４１２をパターニングして、ロジック回路８３、第２アレイ８２及び第１アレイ８１上の所定の領域に開口部を設ける。すなわち、ロジック回路８３において、ＰｃｈＭＯＳトランジスタの領域（図２２Ａの右側）上に開口部を設ける。また、第２アレイ８２において、ＰｃｈＬＤＭＯＳトランジスタの領域（図２２Ｂの右側）のうちのサブ電極部となる領域を除く領域上に開口部を設ける。また、ＮｃｈＬＤＭＯＳトランジスタの領域（図２２Ｂの左側）のうちサブ電極部となる領域上に開口部を設ける。更に、第１アレイ８１において、ＰｃｈＬＤＭＯＳトランジスタの領域（図２２Ｃ）のうちのゲートポリシリコン膜３０９及びサブ電極部となる領域を除く領域上に開口部を設ける。そして、そのフォトレジスト４１２をマスクとして、その開口部の酸化膜２０６又は酸化膜２０７を介して、半導体基板２にＬＤＤ用のボロン（Ｂ）またはフッ化ボロン（ＢＦ２）をイオン注入する。その結果、ロジック回路８３において、ＰｃｈＭＯＳトランジスタの領域（図２２Ａの右側）のゲートポリシリコン膜３０９の両側にＬＤＤ層３１１が形成される。また、第２アレイ８２において、ＰｃｈＬＤＭＯＳトランジスタの領域（図２２Ｂの右側）のゲートポリシリコン膜３０９の一方の側のＢｏｄｙ−Ｎ−Ｗｅｌｌ領域３０５内及び他方の側のＤｒａｉｎ−Ｐ−Ｗｅｌｌ領域３０３内にＬＤＤ層３１１が形成される。また、ＮｃｈＬＤＭＯＳトランジスタの領域（図２２Ｂの左側）のうちサブ拡散層となる領域にＬＤＤ層３１１が形成される。更に、第１アレイ８１において、ＰｃｈＬＤＭＯＳトランジスタの領域（図２２Ｃ）のゲートポリシリコン膜３０９の一方の側のＢｏｄｙ−Ｎ−Ｗｅｌｌ領域３０５内及び他方の側のＤｒａｉｎ−Ｐ−Ｗｅｌｌ領域３０３内にＬＤＤ層３１１が形成される。その後、フォトレジスト４１２を剥離する。
【００５４】
次に、図２３Ａ、図２３Ｂ、図２３Ｃに示すように、サイドウォール用のＴＥＯＳＮＳＧ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ  Ｎｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）の酸化膜２０８、窒化膜２０９、及びＴＥＯＳＮＳＧの酸化膜２１０を表面に順に形成する。その後、酸化膜２０８、窒化膜２０９、及び酸化膜２１０を順にエッチバックする。その結果、ロジック回路８３（図２３Ａ）において、ＮｃｈＭＯＳトランジスタ及びＰｃｈＭＯＳトランジスタのゲートポリシリコン膜３０９の側面にサイドウォールが形成される。また、第２アレイ８２（図２３Ｂ）において、ＮｃｈＬＤＳＭＯＳトランジスタ及びＰｃｈＬＤＭＯＳトランジスタのゲートポリシリコン膜３０９の側面にサイドウォールが形成される。更に、第１アレイ８１（図２３Ｃ）において、ＰｃｈＬＤＭＯＳトランジスタのゲートとなる領域のゲートポリシリコン膜３０９の側面及び第２分離部となる領域のゲートポリシリコン膜３０９の側面にサイドウォールが形成される。ゲートとなる領域のサイドウォールは、図２Ｂのサイドウォール２５に対応する。第２分離部となる領域のサイドウォールは、図２Ｂのサイドウォール７５に対応する。
【００５５】
次に、図２４Ａ、図２４Ｂ、図２４Ｃに示すように、ＰｃｈのＳＤ（Ｓｏｕｒｃｅ  Ｄｒａｉｎ）用のフォトレジスト４１３を表面に形成する。続いて、フォトレジスト４１３をパターニングして、ロジック回路８３、第２アレイ８２及び第１アレイ８１上の所定の領域に開口部を設ける。すなわち、ロジック回路８３において、ＰｃｈＭＯＳトランジスタの領域（図２４Ａの右側）上に開口部を設ける。また、第２アレイ８２において、ＰｃｈＬＤＭＯＳトランジスタの領域（図２４Ｂの右側）のうちのサブ電極部となる領域を除く領域上に開口部を設ける。また、ＮｃｈＬＤＭＯＳトランジスタの領域（図２４Ｂの左側）のうちサブ電極部となる領域上に開口部を設ける。更に、第１アレイ８１において、ＰｃｈＬＤＭＯＳトランジスタの領域（図２２Ｃ）のうちの第２分離部となる領域のゲートポリシリコン膜３０９及びサブ電極部となる領域を除く領域上に開口部を設ける。そして、そのフォトレジスト４１３をマスクとして、その開口部の酸化膜２０６又は酸化膜２０７を介して、半導体基板２にＳＤ用のボロン（Ｂ）をイオン注入する。その結果、ロジック回路８３において、ＰｃｈＭＯＳトランジスタの領域（図２４Ａの右側）のゲートポリシリコン膜３０９の両側にＳＤ層３１２が形成される。また、第２アレイ８２において、ＰｃｈＬＤＭＯＳトランジスタの領域（図２４Ｂの右側）のゲートポリシリコン膜３０９の一方の側のＢｏｄｙ−Ｎ−Ｗｅｌｌ領域３０５内及び他方の側のＤｒａｉｎ−Ｐ−Ｗｅｌｌ領域３０３内にＳＤ層３１２が形成される。また、ＮｃｈＬＤＭＯＳトランジスタの領域（図２４Ｂの左側）のうちサブ電極部となる領域にＳＤ層３１２が形成される。更に、第１アレイ８１において、ＰｃｈＬＤＭＯＳトランジスタの領域（図２４Ｃ）のゲートポリシリコン膜３０９の一方の側のＢｏｄｙ−Ｎ−Ｗｅｌｌ領域３０５内及び他方の側のＤｒａｉｎ−Ｐ−Ｗｅｌｌ領域３０３内にＳＤ層３１２が形成される。このＢｏｄｙ−Ｎ−Ｗｅｌｌ領域３０５内のＳＤ層３１２は、図２Ｂのソース拡散層４２に対応する。Ｄｒａｉｎ−Ｐ−Ｗｅｌｌ領域３０３内のＳＤ層３１２は、図２Ｂのドレイン拡散層３２に対応する。その後、フォトレジスト４１３を剥離する。
【００５６】
次に、図２５Ａ、図２５Ｂ、図２５Ｃに示すように、ＮｃｈのＳＤ用のフォトレジスト４１４を表面に形成する。続いて、フォトレジスト４１４をパターニングして、ロジック回路８３、第２アレイ８２及び第１アレイ８１上の所定の領域に開口部を設ける。すなわち、ロジック回路８３において、ＮｃｈＭＯＳトランジスタの領域（図２５Ａの左側）上に開口部を設ける。また、第２アレイ８２において、ＮｃｈＬＤＭＯＳトランジスタの領域（図２５Ｂの左側）のうちのサブ電極部となる領域を除く領域上に開口部を設ける。また、ＰｃｈＬＤＭＯＳトランジスタの領域（図２５Ｂの右側）のうちサブ電極部となる領域上に開口部を設ける。更に、第１アレイ８１において、ＰｃｈＬＤＭＯＳトランジスタの領域（図２５Ｃ）のうち第２分離部となる領域のゲートポリシリコン膜３０９の外側に開口部を設ける。そして、そのフォトレジスト４１４をマスクとして、その開口部の酸化膜２０５又は酸化膜２０６を介して、半導体基板２にＳＤ用のリン（Ｐ）もしくはヒ素（Ａｓ）をイオン注入する。その結果、ロジック回路８３において、ＮｃｈＭＯＳトランジスタの領域（図２５Ａの左側）のゲートポリシリコン膜３０９の両側にＳＤ層３１３が形成される。また、第２アレイ８２において、ＮｃｈＬＤＭＯＳトランジスタの領域（図２５Ｂの左側）のゲートポリシリコン膜３０９の一方の側のＢｏｄｙ−Ｐ−Ｗｅｌｌ領域３０６内及び他方の側のＤｒａｉｎ−Ｎ−Ｗｅｌｌ領域３０４内にＳＤ層３１３が形成される。また、ＰｃｈＬＤＭＯＳトランジスタの領域（図２５Ｂの右側）のうちサブ電極部となる領域にＳＤ層３１３が形成される。更に、第１アレイ８１において、ＰｃｈＬＤＭＯＳトランジスタの領域（図２５Ｃ）のうち第２分離部となる領域のゲートポリシリコン膜３０９の外側にＳＤ層３１３が形成される。このＢｏｄｙ−Ｎ−Ｗｅｌｌ領域３０５内のＳＤ層３１３は、図２Ｂのサブ拡散層５２に対応する。その後、フォトレジスト４１４を剥離し、全体をランプアニールする。
【００５７】
次に、図２６Ａ、図２６Ｂ、図２６Ｃに示すように、プラズマエッチングにより、各ＭＯＳトランジスタのＳＤ層上の酸化膜をプラズマエッチングで除去する。その結果、ロジック回路８３において、ＮｃｈＭＯＳトランジスタの領域（図２６Ａの左側）のＳＤ層３１３上の酸化膜２０７、及び、ＰｃｈＭＯＳトランジスタの領域（図２６Ａの右側）のＳＤ層３１２上の酸化膜２０７が除去される。また、第２アレイ８２において、ＮｃｈＬＤＭＯＳトランジスタの領域（図２６Ｂの左側）のＳＤ層３１２、３１３上の酸化膜２０５、及び、ＰｃｈＬＤＭＯＳトランジスタの領域（図２６Ｂの右側）のＳＤ層３１２、３１３上の酸化膜２０６が除去される。更に、第１アレイ８１において、ＰｃｈＬＤＭＯＳトランジスタの領域（図２６Ｃ）のＳＤ層３１２、３１３上の酸化膜２０６が除去される。
【００５８】
次に、図２７Ａ、図２７Ｂ、図２７Ｃに示すように、シリサイド用のコバルト膜を表面に成膜する。その後、１回目のシンター処理を行い、コバルトシリサイド膜３１４を形成する。その結果、ロジック回路８３（図２７Ａ）のＳＤ層３１３上、ＳＤ層３１２上、及びゲートポリシリコン膜３０９上にコバルトシリサイド膜３１４が形成される。また、第２アレイ８２（図２７Ｂ）のＳＤ層３１２上、ＳＤ層３１３上、及びゲートポリシリコン膜３０９上にコバルトシリサイド膜３１４が形成される。更に、第１アレイ８１（図２７Ｃ）のＳＤ層３１２上、ＳＤ層３１３上、及びゲートポリシリコン膜３０９上にコバルトシリサイド膜３１４が形成される。続いて、余剰のコバルト膜をエッチングにより除去する。その後、２回目のシンター処理を行う。第１アレイ８１（図２７Ｃ）において、サブ電極部のコバルトシリサイド膜３１４は、図２Ｂのサブ電極５１に対応する。第２分離部のゲートポリシリコン膜３０９上のコバルトシリサイド膜３１４は、図２Ｂの分離電極７１に対応する。ソースのコバルトシリサイド膜３１４は、図２Ｂのソース電極４１に対応する。ドレインのコバルトシリサイド膜３１４は、図２Ｂのドレイン電極３１に対応する。ゲートのゲートポリシリコン膜３０９上のコバルトシリサイド膜３１４は、図２Ｂのゲート電極２１の上端部分に対応する。続いて、層間窒化膜２１２を表面に成膜する。
【００５９】
次に、図２８Ａ、図２８Ｂ、図２８Ｃに示すように、層間絶縁層用のプラズマ酸化膜を表面に形成する。続いて、ＣＭＰによりプラズマ酸化膜を平坦化する。その後、プラズマ酸化膜を更に形成する。その結果、各ＭＯＳトランジスタ上に層間絶縁層２１３が形成される。
【００６０】
次に、図２９Ａ、図２９Ｂ、図２９Ｃに示すように、コンタクト用のフォトレジスタを表面に形成する。続いて、フォトレジストをパターニングして、ロジック回路８３、第２アレイ８２及び第１アレイ８１の所定の領域に開口部を設ける。すなわち、ロジック回路８３、第２アレイ８２及び第１アレイ８１において、ＳＤ層３１３上、ＳＤ層３１２上及びゲートポリシリコン膜３０９上のコンタクトを設ける領域に開口部を設ける。そして、そのフォトレジストをマスクとして、その開口部下の層間絶縁層２１３及び層間窒化膜２１２をエッチングして、コンタクトホールを形成する。その後、フォトレジストを剥離する。続いて、バリア膜としてＴｉ／ＴｉＮ膜をコンタクトホール内及び層間絶縁層２１３表面に形成する。更に、Ｔｉ／ＴｉＮ膜上に配線としてＷ膜を形成する。その後、層間絶縁層２１３の上部表面を露出させるまでＣＭＰを行う。その結果、コンタクト３１５が形成される。第１アレイ８１（図２９Ｃ）において、サブ電極部のコバルトシリサイド膜３１４上のコンタクト３１５は、図２Ｂのコンタクト５３に対応する。第２分離部のコバルトシリサイド膜３１４上のコンタクト３１５は、図２Ａのコンタクト７３に対応する。ソース上のコンタクト３１５は、図２Ｂのコンタクト４３に対応する。ドレイン上のコンタクト３１５は、図２Ｂのコンタクト３３に対応する。ゲート上のコンタクト３１５は、図２Ａのコンタクト２３に対応する。
【００６１】
以上の製造方法により、本発明の第１の実施の形態に係るＭＯＳトランジスタが製造される。
【００６２】
本実施の形態では、ロジック回路８３や第２アレイ８２や第１アレイ８１が混載されたＩＣチップについて、上述の製造方法により、工程を共通させながら無駄なく効率的に製造することができる。このとき、第２分離部７０は、ゲート２０と共通の工程で、ゲート２０と同時に形成できる。そのため、第２分離部７０のための工程を追加する必要が無く、従来技術の場合と比較して製造コストの増加は無く、効率的に製造できる。
【００６３】
本実施の形態では、ＳＴＩ層又はＬＯＣＯＳ層ではなく、第２分離部７０（ポリシリコンのゲート電極のような分離電極７１）でソースとサブ電極部とを分離している。ここで、ＳＴＩやＬＯＣＯＳとして形成可能な最小の大きさとしての最小加工寸法と比べて、ポリシリコンのゲート電極として形成可能な最小の大きさとしての最小加工寸法は非常に小さい。したがって、従来技術（図１Ａ及び図１Ｂ）のようにＳＴＩ層又はＬＯＣＯＳ層でソースとサブ電極部とを分離する場合と比較して、本実施の形態の第２分離部７０の幅（図２Ｂの左右方向の幅）を小さくすることができる。更に、ＳＴＩ層又はＬＯＣＯＳ層は、半導体基板の内部の深さ方向に延在している。一方、第２分離部７０は半導体基板の表面に設けられ、深さ方向には存在しない。それにより、サブ電極部５０とゲート２０の直下の領域との間の距離Ｑを大幅に短縮することができる。その効果により、ドレイン−ソース間の耐圧を向上させることができる。加えて、第２分離部７０により、ＬＤＭＯＳトランジスタにおける半導体基板２の表面に平行な方向の寸法を縮小することができる。その効果により、ＬＤＭＯＳトランジスタの使用面積を削減することができる。その結果、ＬＤＭＯＳトランジスタのＡＲｏｎ特性を向上させることができる。更に、使用面積の低減により、ＬＳＩデバイスのコスト低減の効果を得られる。
【００６４】
（第２の実施の形態）
本発明の第２の実施の形態に係るＭＯＳトランジスタの構成について説明する。本実施の形態のＬＤＭＯＳトランジスタ１ａは、サブ電極部５０上のコンタクトと第２分離部７０上のコンタクトとが一体となりコンタクト５３ａとなっている点で、第１の実施の形態のＬＤＭＯＳトランジスタ１と相違する。以下、相違点について主に説明する。
【００６５】
図３０Ａ及び図３０Ｂは、本発明の第２の実施の形態に係るＭＯＳトランジスタの構成を示す平面図及び断面図である。ここでは、一例としてＰｃｈのＬＤＭＯＳトランジスタ１ａを示している。また、ここでは、ｐ型の半導体基板２上のＳＴＩ層６３に囲まれた一つのＤｅｅｐ−Ｎ−Ｗｅｌｌ領域４に、（線Ｃを挟んで）二つのＬＤＭＯＳトランジスタ１ａが形成された例を示している。また、図３０Ａでは、分かり易さのために、ＳＴＩ層６３及び第１分離部６１は省略されている。
【００６６】
コンタクト５３ａは、サブ電極部５０と第２分離部７０とで共有された共通のコンタクトである。コンタクト５３ａの底面は、サブ電極５１、サイドウォール７５及び分離電極７１の上部を覆うように設けられている。すなわち、サブ拡散層５２は、その上部に設けられたサブ電極５１を介してコンタクト５３ａに接続されている。また、第２分離部７０の分離電極７１は、その上部でコンタクト５３ａに接続されている。コンタクト５３ａは、他の配線に接続可能なように上方に延伸している。
【００６７】
その他の構成は、第１の実施の形態のＬＤＭＯＳトランジスタ１と同様である。
また、本発明の第２の実施の形態に係るＭＯＳトランジスタを適用した半導体装置についても、コンタクト５３ａの構成が異なる他は、第１の実施の形態の半導体装置と同様である。
【００６８】
次に、本発明の第１の実施の形態に係るＭＯＳトランジスタの製造方法については、図２９Ｃにおいて形成されるコンタクト３１５の位置及び個数が異なる他は、第１の実施の形態の半導体装置と同様である。
【００６９】
本実施の形態においても、第１の実施の形態と同様の効果を得ることができる。
それに加えて、本実施の形態では、サブ電極部５０上のコンタクトと第２分離部７０上のコンタクトとが一体となりコンタクト５３ａとなっている。そのため、サブ電極部５０上のコンタクトと第２分離部７０上のコンタクトとをデザインルールに基づく最低距離分だけ離間して設ける、という必要が無くなる。その結果、サブ電極部５０の大きさ（半導体基板２に平行な方向の幅、図３０Ｂの左右方向の幅）を小さくすることができる。それにより、ＬＤＭＯＳトランジスタ１ａの大きさを小さくすることができる。その結果、ＡＲｏｎ特性を向上させることができる。
【００７０】
（第３の実施の形態）
本発明の第３の実施の形態に係るＭＯＳトランジスタの構成について説明する。本実施の形態のＬＤＭＯＳトランジスタ１ｂは、第１分離層７０がゲート構成ではなく、シリサイドブロック構成を有している点で、第１の実施の形態のＬＤＭＯＳトランジスタ１と相違する。以下、相違点について主に説明する。
【００７１】
図３１Ａ及び図３１Ｂは、本発明の第３の実施の形態に係るＭＯＳトランジスタの構成を示す平面図及び断面図である。ここでは、一例としてＰｃｈのＬＤＭＯＳトランジスタ１ｂを示している。また、ここでは、ｐ型の半導体基板２上のＳＴＩ層６３に囲まれた一つのＤｅｅｐ−Ｎ−Ｗｅｌｌ領域４に、（線Ｃを挟んで）二つのＬＤＭＯＳトランジスタ１ｂが形成された例を示している。また、図３１Ａでは、分かり易さのために、ＳＴＩ層６３及び第１分離部６１は省略されている。
【００７２】
第２分離部７０は、分離酸化膜７７と絶縁層７６とを備えている。絶縁層７６は、Ｂｏｄｙ−Ｎ−Ｗｅｌｌ領域６（半導体基板２）の表面上に設けられている。絶縁層７６は、酸化シリコン膜に例示される。分離酸化膜７７は、シリサイドブロック酸化膜であり、絶縁層７６上に設けられている。すなわち、分離酸化膜７７は、サブ電極５１（シリサイド）とソース電極４１（シリサイド）とを分離する酸化膜である。分離酸化膜７７は、酸化シリコン膜に例示される。第２分離部７０の絶縁層７４とゲート２０のゲート絶縁層２４とは同じ材料で形成されていることが好ましい。両者を同時に製造することが可能となるからである。
【００７３】
その他の構成は、第１の実施の形態のＬＤＭＯＳトランジスタ１と同様である。
また、本発明の第３の実施の形態に係るＭＯＳトランジスタを適用した半導体装置についても、第２分離部７０の構成が異なる他は、第１の実施の形態の半導体装置と同様である。
【００７４】
次に、本発明の第１の実施の形態に係るＭＯＳトランジスタの製造方法について説明する。図６Ａ、図６Ｂ〜図２９Ａ、図２９Ｂ、及び、図６Ｃ〜図１９Ｃ、図３２〜図４１は、本発明の第３の実施の形態に係る半導体装置の製造方法を示す断面図である。ただし、図６Ａ〜図２９Ａは、図４のロジック回路８３におけるＮｃｈＭＯＳトランジスタ（左側）及びＰｃｈＭＯＳトランジスタ（右側）の製造方法を示している。それらの製造方法は第１の実施の形態と同様であるので、その説明を省略する。また、図６Ｂ〜図２９Ｂは、図４の第２アレイ８２におけるソースとサブ電極部とを分離していないＮｃｈＬＤＭＯＳトランジスタ（左側）及びＰｃｈＬＤＭＯＳトランジスタ（右側）の製造方法を示している。それらの製造方法は第１の実施の形態と同様であるのでその説明を省略する。図６Ｃ〜図１９Ｃ、図３２〜図４１は、図４の第１アレイ８１における図３１Ａ及び図３１ＢのＰｃｈＬＤＭＯＳトランジスタの製造方法を示している。各図は、ＭＯＳトランジスタの１個分の製造方法に関する断面を示している。以下では、第１アレイ８１におけるＰｃｈＬＤＭＯＳトランジスタの製造方法について主に説明する。
【００７５】
図６Ａ、図６Ｂ、図６Ｃ〜図１９Ａ、図１９Ｂ、図１９Ｃについては、第１の実施の形態と同様である。
【００７６】
次に、図２０Ａ及び図２０Ｂに示すロジック回路８３及び第２アレイ８２の工程と同時に、図３２に示す第１アレイ８１の工程が行われる。すなわち、半導体基板２を熱酸化する。その結果、第１アレイ８１（図３２）の半導体基板２の表面の酸化膜２０６が厚くなる。第１アレイ８１（図３２）の酸化膜２０６は、図３１Ｂのゲート絶縁層２４及び絶縁層７６に対応する。続いて、酸化膜２０４、酸化膜２０６及び酸化膜２０７を覆うように、ゲートポリシリコン膜３０９を形成する。その後、ゲート用のフォトレジスト４１０をゲートポリシリコン膜３０９の表面に形成する。続いて、フォトレジスト４１０をパターニングする。その結果、第１アレイ８１の領域（図３２）のフォトレジスト４１０において、ＰｃｈＬＤＭＯＳトランジスタのゲートとなる領域以外の領域に開口部が形成される。次に、そのフォトレジスト４１０をマスクとしてゲートポリシリコン膜３０９をプラズマエッチングする。その結果、第１アレイ８１の領域（図３２）において、ＰｃｈＬＤＭＯＳトランジスタのゲートとなる領域のみにゲートポリシリコン膜３０９が形成される。ＰｃｈＬＤＭＯＳトランジスタのゲートポリシリコン膜３０９は、図３１Ｂのゲート電極２１に対応する。その後、フォトレジスト４１０を剥離する。
【００７７】
次に、図２１Ａ及び図２１Ｂに示すロジック回路８３及び第２アレイ８２の工程と同時に、図３３に示す第１アレイ８１の工程が行われる。すなわち、ＮｃｈのＬＤＤ用のフォトレジスト４１１を表面に形成する。続いて、フォトレジスト４１１をパターニングして、ロジック回路８３、第２アレイ８２及び第１アレイ８１上の所定の領域に開口部を設ける。すなわち、第１アレイ８１において、ＰｃｈＬＤＭＯＳトランジスタの領域（図３３）のうち第２分離部となる領域の外側に開口部を設ける。そして、そのフォトレジスト４１１をマスクとして、その開口部の酸化膜２０６又は酸化膜２０７を介して、半導体基板２にＬＤＤ用のリン（Ｐ）またはヒ素（Ａｓ）をイオン注入する。その結果、第１アレイ８１において、ＰｃｈＬＤＭＯＳトランジスタの領域（図３３）のうち第２分離部となる領域の外側にＬＤＤ層３１０が形成される。その後、フォトレジスト４１１を剥離する。
【００７８】
次に、図２２Ａ及び図２２Ｂに示すロジック回路８３及び第２アレイ８２の工程と同時に、図３４に示す第１アレイ８１の工程が行われる。すなわち、ＰｃｈのＬＤＤ用のフォトレジスト４１２を表面に形成する。続いて、フォトレジスト４１２をパターニングして、ロジック回路８３、第２アレイ８２及び第１アレイ８１上の所定の領域に開口部を設ける。すなわち、第１アレイ８１において、ＰｃｈＬＤＭＯＳトランジスタの領域（図３４）のうちの第２分離部となる領域及びサブ電極部となる領域を除く領域上に開口部を設ける。そして、そのフォトレジスト４１２をマスクとして、その開口部の酸化膜２０６又は酸化膜２０７を介して、半導体基板２にＬＤＤ用のボロン（Ｂ）またはフッ化ボロン（ＢＦ２）をイオン注入する。その結果、第１アレイ８１において、ＰｃｈＬＤＭＯＳトランジスタの領域（図３４）のゲートポリシリコン膜３０９の一方の側のＢｏｄｙ−Ｎ−Ｗｅｌｌ領域３０５内及び他方の側のＤｒａｉｎ−Ｐ−Ｗｅｌｌ領域３０３内にＬＤＤ層３１１が形成される。その後、フォトレジスト４１２を剥離する。
【００７９】
次に、図２３Ａ及び図２３Ｂに示すロジック回路８３及び第２アレイ８２の工程と同時に、図３５に示す第１アレイ８１の工程が行われる。すなわち、サイドウォール用のＴＥＯＳＮＳＧの酸化膜２０８、窒化膜２０９、及びＴＥＯＳＮＳＧの酸化膜２１０を表面に順に形成する。その後、酸化膜２０８、窒化膜２０９、及び酸化膜２１０を順にエッチバックする。その結果、第１アレイ８１（図３５）において、ＰｃｈＬＤＭＯＳトランジスタのゲートポリシリコン膜３０９の側面にサイドウォールが形成される。ＰｃｈＬＤＭＯＳトランジスタのサイドウォールは、図３１Ｂのサイドウォール２５に対応する。
【００８０】
次に、図２４Ａ及び図２４Ｂに示すロジック回路８３及び第２アレイ８２の工程と同時に、図３６に示す第１アレイ８１の工程が行われる。すなわち、ＰｃｈのＳＤ用のフォトレジスト４１３を表面に形成する。続いて、フォトレジスト４１３をパターニングして、ロジック回路８３、第２アレイ８２及び第１アレイ８１上の所定の領域に開口部を設ける。すなわち、第１アレイ８１において、ＰｃｈＬＤＭＯＳトランジスタの領域（図３６）のうちの第２分離部となる領域及びサブ電極部を除く領域上に開口部を設ける。そして、そのフォトレジスト４１３をマスクとして、その開口部の酸化膜２０６又は酸化膜２０７を介して、半導体基板２にＳＤ用のボロン（Ｂ）をイオン注入する。その結果、第１アレイ８１において、ＰｃｈＬＤＭＯＳトランジスタの領域（図３６）のゲートポリシリコン膜３０９の一方の側のＢｏｄｙ−Ｎ−Ｗｅｌｌ領域３０５内及び他方の側のＤｒａｉｎ−Ｐ−Ｗｅｌｌ領域３０３内にＳＤ層３１２が形成される。このＢｏｄｙ−Ｎ−Ｗｅｌｌ領域３０５内のＳＤ層３１２は、図３１Ｂのソース拡散層４２に対応する。Ｄｒａｉｎ−Ｐ−Ｗｅｌｌ領域３０３内のＳＤ層３１２は、図３１Ｂのドレイン拡散層３２に対応する。その後、フォトレジスト４１３を剥離する。
【００８１】
次に、図２５Ａ及び図２５Ｂに示すロジック回路８３及び第２アレイ８２の工程と同時に、図３７に示す第１アレイ８１の工程が行われる。すなわち、ＮｃｈのＳＤ用のフォトレジスト４１４を表面に形成する。続いて、フォトレジスト４１４をパターニングして、ロジック回路８３、第２アレイ８２及び第１アレイ８１上の所定の領域に開口部を設ける。すなわち、第１アレイ８１において、ＰｃｈＬＤＭＯＳトランジスタの領域（図３７）のうち第２分離部となる領域の外側に開口部を設ける。そして、そのフォトレジスト４１４をマスクとして、その開口部の酸化膜２０６又は酸化膜２０７を介して、半導体基板２にＳＤ用のリン（Ｐ）もしくはヒ素（Ａｓ）をイオン注入する。その結果、第１アレイ８１において、ＰｃｈＬＤＭＯＳトランジスタの領域（図３７）のうち第２分離部となる領域の外側にＳＤ層３１３が形成される。このＢｏｄｙ−Ｎ−Ｗｅｌｌ領域３０５内のＳＤ層３１３は、図３１Ｂのサブ拡散層５２に対応する。その後、フォトレジスト４１４を剥離し、全体をランプアニールする。
【００８２】
次に、図２６Ａ及び図２６Ｂに示すロジック回路８３及び第２アレイ８２の工程と同時に、図３８に示す第１アレイ８１の工程が行われる。すなわち、シリサイドブロック用の酸化膜２１１を表面（ロジック回路８３及び第２アレイ８２の表面を含む）に形成する。続いて、シリサイドブロック用のフォトレジスト４１５を表面に形成する。その後、フォトレジスト４１５をパターニングして、ロジック回路８３、第２アレイ８２及び第１アレイ８１の所定の領域に開口部を設ける。すなわち、ロジック回路８３及び第２アレイ８２の全面に開口部を設ける。更に、第１アレイ８１において、ＰｃｈＬＤＭＯＳトランジスタの領域（図３８）のうち第２分離部となる領域以外に開口部を設ける。そして、そのフォトレジスト４１５をマスクとして、酸化膜をプラズマエッチングする。その結果、ロジック回路８３（図２６Ａ）において、ＳＤ層３１２、３１３上の酸化膜２０７、２１１、及び、ゲートポリシリコン膜３０９上の酸化膜２１１が除去される。また、第２アレイ８２（図２６Ｂ）において、ＳＤ層３１２、３１３上の酸化膜２０５、及び、ゲートポリシリコン膜３０９上の酸化膜２１１が除去される。更に、第１アレイ８１（図３８）において、ＳＤ層３１２、３１３上の酸化膜２０６、２１１、及び、ゲートポリシリコン膜３０９上の酸化膜２１１が除去される。第２分離部となる領域の酸化膜２１０はフォトレジスト４１０下にあり、残存する。この第２分離部となる領域の酸化膜２１１は、図３１Ｂにおける分離酸化膜７７に対応する。
【００８３】
次に、図２７Ａ及び図２７Ｂに示すロジック回路８３及び第２アレイ８２の工程と同時に、図３９に示す第１アレイ８１の工程が行われる。すなわち、シリサイド用のコバルト膜を表面に成膜する。その後、１回目のシンター処理を行い、コバルトシリサイド膜３１４を形成する。その結果、第１アレイ８１（図３９）のＳＤ層３１２上、ＳＤ層３１３上、及びゲートポリシリコン膜３０９上にコバルトシリサイド膜３１４が形成される。続いて、余剰のコバルト膜をエッチングにより除去する。その後、２回目のシンター処理を行う。第１アレイ８１（図３９）において、サブ電極部のコバルトシリサイド膜３１４は、図３１Ｂのサブ電極５１に対応する。ソースのコバルトシリサイド膜３１４は、図３１Ｂのソース電極４１に対応する。ドレインのコバルトシリサイド膜３１４は、図３１Ｂのドレイン電極３１に対応する。ゲートのゲートポリシリコン膜３０９上のコバルトシリサイド膜３１４は、図３１Ｂのゲート電極２１の上端部分に対応する。続いて、層間窒化膜２１２を表面に成膜する。
【００８４】
次に、図２８Ａ及び図２８Ｂに示すロジック回路８３及び第２アレイ８２の工程と同時に、図４０に示す第１アレイ８１の工程が行われる。すなわち、層間絶縁層用のプラズマ酸化膜を表面に順に形成する。続いて、ＣＭＰによりプラズマ酸化膜を平坦化する。その後、プラズマ酸化膜を更に形成する。その結果、各ＭＯＳトランジスタ上に層間絶縁層２１３が形成される。
【００８５】
次に、図２９Ａ及び図２９Ｂに示すロジック回路８３及び第２アレイ８２の工程と同時に、図４１に示す第１アレイ８１の工程が行われる。すなわち、コンタクト用のフォトレジスタを表面に形成する。続いて、フォトレジストをパターニングして、ロジック回路８３、第２アレイ８２及び第１アレイ８１の所定の領域に開口部を設ける。すなわち、ロジック回路８３、第２アレイ８２及び第１アレイ８１において、ＳＤ層３１３上、ＳＤ層３１２上及びゲートポリシリコン膜３０９上のコンタクトを設ける領域に開口部を設ける。そして、そのフォトレジストをマスクとして、その開口部下の層間絶縁層２１３及び層間窒化膜２１２をエッチングして、コンタクトホールを形成する。その後、フォトレジストを剥離する。続いて、バリア膜としてＴｉ／ＴｉＮ膜をコンタクトホール内及び層間絶縁層２１３表面に形成する。更に、Ｔｉ／ＴｉＮ膜上に配線としてＷ膜を形成する。その後、層間絶縁層２１３の上部表面を露出させるまでＣＭＰを行う。その結果、コンタクト３１５が形成される。第１アレイ８１（図４１）において、サブ電極部上のコンタクト３１５は、図３１Ｂのコンタクト５３に対応する。ソース上のコンタクト３１５は、図３１Ｂのコンタクト４３に対応する。ドレイン上のコンタクト３１５は、図３１Ｂのコンタクト３３に対応する。ゲート上のコンタクト３１５は、図３１Ａのコンタクト２３に対応する。
【００８６】
以上の製造方法により、本発明の第３の実施の形態に係るＭＯＳトランジスタが製造される。
【００８７】
本実施の形態においても、第１の実施の形態と同様の効果を得ることができる。
【００８８】
（第４の実施の形態）
本発明の第４の実施の形態に係るＭＯＳトランジスタの構成について説明する。
図４２は、本発明の第４の実施の形態に係るＭＯＳトランジスタの構成を示す断面図である。ここでは、一例としてＰｃｈのＬＤＭＯＳトランジスタ１ｃを示している。また、ここでは、ｐ型の半導体基板２上のＳＴＩ層６３に囲まれた一つのＤｅｅｐ−Ｎ−Ｗｅｌｌ領域４に、二つのＬＤＭＯＳトランジスタ１ｃが形成された例を示している。
【００８９】
第１の実施の形態では、Ｐ型の半導体基板２上にＤｅｅｐ−Ｎ−Ｗｅｌｌ領域４を備えたＬＤＭＯＳトランジスタ１について説明している。しかし、本実施の形態のＬＤＭＯＳトランジスタ１ｃでは、図４２に示すようにＰ型の半導体基板２上にＮ型の（埋め込み）エピタキシャル層５を生成させた後でＰ型のエピタキシャル層３を生成するという埋込みエピタキシャル技術が用いられている。ＬＤＭＯＳトランジスタ１ｃは、この方法により基板分離を実現している。
【００９０】
その他の構成は、第１の実施の形態のＬＤＭＯＳトランジスタ１と同様である。
また、本発明の第４の実施の形態に係るＭＯＳトランジスタを適用した半導体装置についても、上述のように半導体基板２の構成が異なる他は、第１の実施の形態の半導体装置と同様である。
【００９１】
本実施の形態に係る半導体装置の製造方法については、図６Ａ、図６Ｂ、図６Ｃの前に、Ｐ型の半導体基板２上にＮ型の（埋め込み）エピタキシャル層５を生成する工程、及び、その後にＰ型のエピタキシャル層３を生成する工程が追加される他は、第１の実施の形態の場合と同様である。
【００９２】
本実施の形態においても、第１の実施の形態と同様の効果を得ることができる。
【００９３】
（第５の実施の形態）
本発明の第５の実施の形態に係るＭＯＳトランジスタの構成について説明する。
図４３は、本発明の第４の実施の形態に係るＭＯＳトランジスタの構成を示す断面図である。ここでは、一例としてＰｃｈのＬＤＭＯＳトランジスタ１ｄを示している。また、ここでは、ｐ型の半導体基板２上のＳＴＩ層６３、６５に囲まれた一つのＮ型のエピタキシャル層４＊に、二つのＬＤＭＯＳトランジスタ１ｄが形成された例を示している。
【００９４】
第１の実施の形態では、Ｐ型の半導体基板２上にＤｅｅｐ−Ｎ−Ｗｅｌｌ領域４を備えたＬＤＭＯＳトランジスタ１について説明している。しかし、本実施の形態のＬＤＭＯＳトランジスタ１ｄでは、図４３に示すようにＰ型の半導体基板２上にＮ型の（埋め込み）エピタキシャル層５を生成させた後で更にＮ型のエピタキシャル層４＊を生成するという埋込みエピタキシャル技術が用いられている。ＬＤＭＯＳトランジスタ１ｄは、この方法により基板分離を実現している。ただし、この場合、Ｎ型の（埋め込み）エピタキシャル層５は無くても良い。
【００９５】
その他の構成は、第１の実施の形態のＬＤＭＯＳトランジスタ１と同様である。
また、本発明の第５の実施の形態に係るＭＯＳトランジスタを適用した半導体装置についても、上述のように半導体基板２の構成が異なる他は、第１の実施の形態の半導体装置と同様である。
【００９６】
本実施の形態に係る半導体装置の製造方法については、図６Ａ、図６Ｂ、図６Ｃの前に、Ｐ型の半導体基板２上にＮ型の（埋め込み）エピタキシャル層５を生成する工程、及び、その後にＮ型のエピタキシャル層３を生成する工程が追加される他は、第１の実施の形態の場合と同様である。
【００９７】
本実施の形態においても、第１の実施の形態と同様の効果を得ることができる。
【００９８】
（第６の実施の形態）
本発明の第６の実施の形態に係るＭＯＳトランジスタの構成について説明する。
図４４は、本発明の第４の実施の形態に係るＭＯＳトランジスタの構成を示す断面図である。ここでは、一例としてＮｃｈのＬＤＭＯＳトランジスタ１ｅを示している。また、ここでは、ｐ型の半導体基板２上のＳＴＩ層６３に囲まれた一つのＰ型のエピタキシャル層３に、二つのＬＤＭＯＳトランジスタ１ｅが形成された例を示している。
【００９９】
第１〜第４の実施の形態の図２Ａ及び図２Ｂ、図３０Ａ及び図３０Ｂ、図３１Ａ及び図３１Ｂ、図４２、図４３ではＰｃｈのＬＤＭＯＳトランジスタについて説明している。しかし、既述のように、ＮｃｈのＬＤＭＯＳトランジスタについても上記各実施の形態と同様の構造が可能である。
【０１００】
ここでは、一例として、図４２のＰｃｈＬＤＭＯＳトランジスタ１ｃに対応するＮｃｈＬＤＭＯＳトランジスタ１ｅを図４４に示している。Ｂｏｄｙ−Ｎ−Ｗｅｌｌ領域６をＢｏｄｙ−Ｐ−Ｗｅｌｌ領域６ａとし、Ｄｒａｉｎ−Ｐ−Ｗｅｌｌ領域７をＤｒａｉｎ−Ｎ−Ｗｅｌｌ領域７ａとし、これらのＷｅｌｌに接続するＮ＋拡散層（サブ拡散層５２）及びＰ＋拡散層（ソース拡散層４２、ドレイン拡散層３２）を、それぞれＰ＋拡散層（サブ拡散層５２ａ）及びＮ＋拡散層（ソース拡散層４２ａ、ドレイン拡散層３２ａ）に入れ替えるとＮｃｈＬＤＭＯＳトランジスタ１ｅになる。
【０１０１】
また、本実施の形態のＮｃｈＬＤＭＯＳトランジスタ１ｅでは、図４４に示すようにＰ型の半導体基板２上にＮ型の（埋め込み）エピタキシャル層５を生成させた後でＰ型のエピタキシャル層３を生成するという埋込みエピタキシャル技術が用いられている。ＬＤＭＯＳトランジスタ１ｅは、この方法により基板分離を実現している。
【０１０２】
その他の構成は、第４の実施の形態のＬＤＭＯＳトランジスタ１ｃと同様である。
また、本発明の第６の実施の形態に係るＭＯＳトランジスタを適用した半導体装置についても、上述のように各半導体層の導電型が異なる他は、第４の実施の形態の半導体装置と同様である。
【０１０３】
本実施の形態に係る半導体装置の製造方法については、各半導体層の導電型が逆になる他は、第４の実施の形態の場合と同様である。
【０１０４】
本実施の形態においても、第４の実施の形態と同様の効果を得ることができる。
【０１０５】
本発明における上記第１の実施の形態、第４の実施の形態〜第６の実施の形態において、第２分離部７０の分離電極７１（例示：ポリシリコン）は、配線を介してソース電極４１と短絡をしておいてもよい。または、その分離電極７１（例示：ポリシリコン）は、配線を介してサブ電極５１と短絡しておいてもよい。その分離電極７１（例示：ポリシリコン）の短絡する電極の選択は、ドレイン−ソース間の高耐圧がより得られる方を予め選択して配線してもよいし、所望の条件において有利な方を自動選択切り替えするような回路構成にしてもよい。また、これらの短絡選択をせずに分離電極７１（例示：ポリシリコン）を独立な電位にしておくという回路構成にしてもよい。
【０１０６】
次に、本発明の主な効果について説明する。
図４５Ａ〜図４５Ｄは、本発明における各実施の形態の主な効果を説明するためのＭＯＳトランジスタの部分断面図である。
【０１０７】
図４５Ａは図１ＢのＭＯＳトランジスタの部分断面を示している。図４５Ａでは、ソース１４０とサブ電極部１５０とをＳＴＩ層１６２で分離させている。その場合、サブ電極部１５０とゲート１２０直下の領域との間の距離Ｐは、ＳＴＩ層１６２の幅ｄ１及び深さｄ３が小さいほど小さくなる。しかし、幅ｄ１及び深さｄ３は、ＳＴＩを形成可能な最小の寸法である最小加工寸法程度までしか小さくできない。すなわち、図４５Ａの構造には、サブ電極部１５０とゲート１２０直下の領域との間の距離を短くしてＬＤＭＯＳトランジスタの耐圧を向上させるのには限界があると考えられる。また、サブ電極部１５０とゲート１２０との距離ｄ２の短縮にも限界があるので、素子面積の低減に限界がある。そのため、ＬＤＭＯＳトランジスタの性能を示すＡＲｏｎ特性（単位面積当たりのＯｎ抵抗）の低減という点でも限界がある。
【０１０８】
図４５Ｂは図３１ＢのＭＯＳトランジスタの部分断面を示している。図４５Ｂでは、ソース４０とサブ電極部５０とを分離酸化膜７７（シリサイドブロック酸化膜）で分離させている。その場合、サブ電極部５０とゲート２０直下の領域との間の距離Ｑ２は、図４５Ａの場合（Ｐ）と比較して、少なくとも深さがｄ３からｄ２３に減少した分だけ小さくなる。すなわち、図４５Ｂの構造は、図４５Ａの構造と比較して、サブ電極部とゲート直下の領域との間の距離を短くできるので、ＬＤＭＯＳトランジスタの耐圧を向上させることができる。また、幅ｄ２１は幅ｄ１と比較してやや小さくできるので、距離ｄ２２を距離ｄ２と比較してやや小さくできる。従って、サブ電極部５０とゲート２０との距離ｄ２２を少しでも短縮でき、素子面積が少しでも低減され、ＬＤＭＯＳトランジスタのＡＲｏｎ特性を向上させることができる。
【０１０９】
図４５Ｃは図２ＢのＭＯＳトランジスタの部分断面を示している。図４５Ｃでは、ソース４０とサブ電極部５０とを分離電極７１と（絶縁層７４と）サイドウォール７５とで分離させている。その場合、サブ電極部５０とゲート２０直下の領域との間の距離Ｑは、図４５Ａの場合（Ｐ）と比較して、深さがｄ３からｄ１３に減少した分、及び幅がｄ１からｄ１１に減少した分だけ小さくなる。すなわち、図４５Ｃの構造は、図４５Ａの構造と比較して、サブ電極部とゲート直下の領域との間の距離を短くできるので、ＬＤＭＯＳトランジスタの耐圧を向上させることができる。また、幅ｄ１１は幅ｄ１と比較して小さくできるので、距離ｄ１２を距離ｄ２と比較して小さくできる。従って、サブ電極部５０とゲート２０との距離ｄ１２を短縮でき、素子面積が低減され、ＬＤＭＯＳトランジスタのＡＲｏｎ特性を向上させることができる。このとき、幅ｄ１１＜幅ｄ２１であることから、耐圧の向上及びＡＲｏｎ特性の向上の効果は、図４５Ｂの場合よりも図４５Ｃの場合の方が高い。
【０１１０】
図４５Ｄは図３０ＢのＭＯＳトランジスタの部分断面を示している。図４５Ｄの構造は、基本的には図４５Ｃと同じであるが、分離電極７１のコンタクトとサブ電極５１のコンタクトとを共通のコンタクト５３ａとしている。その場合、サブ電極５１及びサブ電極部５０の幅を更に小さくすることができる。従って、素子面積が更に低減され、ＬＤＭＯＳトランジスタのＡＲｏｎ特性を更に向上させることができる。
【０１１１】
本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。また、各実施の形態において記載された各技術は、技術的矛盾が発生しない限り、他の実施の形態において適用が可能である。
【符号の説明】
【０１１２】
２  半導体基板
３  Ｐ型エピタキシャル層
４  Ｄｅｅｐ−Ｎ−Ｗｅｌｌ領域
４＊  Ｎ型エピタキシャル層
５  Ｎ型（埋め込み）エピタキシャル層
６  Ｂｏｄｙ−Ｎ−Ｗｅｌｌ領域
６ａ  Ｂｏｄｙ−Ｐ−Ｗｅｌｌ領域
７  Ｄｒａｉｎ−Ｐ−Ｗｅｌｌ領域
７ａ  Ｄｒａｉｎ−Ｎ−Ｗｅｌｌ領域
２０、１２０  ゲート
２１、１２１  ゲート電極
２３、１２３  コンタクト
２４、１２４  ゲート絶縁層
２５、１２５  サイドウォール
３０、１３０  ドレイン
３１、１３１  ドレイン電極
３２、３２ａ、１３２  ドレイン拡散層
３３、１３３  コンタクト
４０、１４０  ソース
４１、１４１  ソース電極
４２、４２ａ、１４２  ソース拡散層
４３、１４３  コンタクト
５０、１５０  サブ電極部
５１、１５１  サブ電極
５２、５２ａ、１５２  サブ拡散層
５３、１５３  コンタクト
５３ａ  コンタクト
６１  第１分離部
６３、１６１、１６２、１６３  ＳＴＩ層
７０  第２分離部
７１  分離電極
７３  コンタクト
７４  絶縁層
７５  サイドウォール
７６  絶縁層
７７  分離酸化膜
８０  半導体装置
８１  第１アレイ
８２  第２アレイ
８３  ロジック回路
９０  モーターシステム
９１  外部電源
９２  モーター
２０１、２０２、２０４、２０５、２０６、２０７、２０８、２１０、２１１  酸化膜
２０３、２０９  窒化膜
２１２  層間窒化膜
２１３  層間絶縁層
３０１  Ｎ−Ｗｅｌｌ領域
３０２  Ｄｅｅｐ−Ｎ−Ｗｅｌｌ領域
３０３  Ｄａｉｎ−Ｐ−Ｗｅｌｌ領域
３０４  Ｄａｉｎ−Ｎ−Ｗｅｌｌ領域
３０５  Ｂｏｄｙ−Ｎ−Ｗｅｌｌ領域
３０６  Ｂｏｄｙ−Ｐ−Ｗｅｌｌ領域
３０７  Ｐ−Ｗｅｌｌ領域
３０８  Ｎ−Ｗｅｌｌ領域
３０９  ゲートポリシリコン膜
３１０、３１１  ＬＤＤ層
３１２、３１３  ＳＤ層
３１４  コバルトシリサイド膜
３１５  コンタクト
４０１、４０２、４０３、４０４、４０５、４０６、４０７、４０８、４０９、４１０、４１１、４１２、４１３、４１４、４１５  フォトレジスト
【図１Ａ】
2013135188.tif 000003
【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１９Ａ】
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【図１９Ｂ】
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【図１９Ｃ】
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【図２０Ａ】
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【図２０Ｂ】
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【図２０Ｃ】
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【図２１Ａ】
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【図２１Ｂ】
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【図２１Ｃ】
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【図２２Ａ】
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【図２２Ｂ】
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【図２２Ｃ】
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【図２３Ａ】
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【図２３Ｂ】
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【図２３Ｃ】
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【図２４Ａ】
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【図２４Ｂ】
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【図２４Ｃ】
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【図２５Ａ】
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【図２５Ｂ】
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【図２５Ｃ】
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【図２６Ａ】
2013135188.tif 000072
【図２６Ｂ】
2013135188.tif 000073
【図２６Ｃ】
2013135188.tif 000074
【図２７Ａ】
2013135188.tif 000075
【図２７Ｂ】
2013135188.tif 000076
【図２７Ｃ】
2013135188.tif 000077
【図２８Ａ】
2013135188.tif 000078
【図２８Ｂ】
2013135188.tif 000079
【図２８Ｃ】
2013135188.tif 000080
【図２９Ａ】
2013135188.tif 000081
【図２９Ｂ】
2013135188.tif 000082
【図２９Ｃ】
2013135188.tif 000083
【図３０Ａ】
2013135188.tif 000084
【図３０Ｂ】
2013135188.tif 000085
【図３１Ａ】
2013135188.tif 000086
【図３１Ｂ】
2013135188.tif 000087
【図３２】
2013135188.tif 000088
【図３３】
2013135188.tif 000089
【図３４】
2013135188.tif 000090
【図３５】
2013135188.tif 000091
【図３６】
2013135188.tif 000092
【図３７】
2013135188.tif 000093
【図３８】
2013135188.tif 000094
【図３９】
2013135188.tif 000095
【図４０】
2013135188.tif 000096
【図４１】
2013135188.tif 000097
【図４２】
2013135188.tif 000098
【図４３】
2013135188.tif 000099
【図４４】
2013135188.tif 000100
【図４５Ａ】
2013135188.tif 000101
【図４５Ｂ】
2013135188.tif 000102
【図４５Ｃ】
2013135188.tif 000103
【図４５Ｄ】
2013135188.tif 000104