(57)【要約】【課題】形状制御性に優れたエッチング加工を行うことができる不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置を提供することである。【解決手段】実施形態に係る不揮発性半導体記憶装置の製造方法は、電極層と、被エッチング層と、を交互に積層させるとともに、前記電極層の上側および下側の少なくともいずれかの側の前記被エッチング層との間に酸化層を形成して、積層体を形成する工程と、前記積層体を積層方向に貫通する溝を形成する工程と、前記溝内に絶縁体を埋め込む工程と、前記積層体を積層方向に貫通するホールを形成する工程と、前記ホールを介して前記被エッチング層を選択的に除去する工程と、前記ホールの内側に電荷蓄積層を形成する工程と、前記電荷蓄積層の内側にチャネルボディ層を形成する工程と、を備える。【選択図】図１
2013175605.tif 000002
【特許請求の範囲】
【請求項１】
電極層と、被エッチング層と、を交互に積層させるとともに、前記電極層の上側および下側の少なくともいずれかの側の前記被エッチング層との間に酸化層を形成して、積層体を形成する工程と、
前記積層体を積層方向に貫通する溝を形成する工程と、
前記溝内に絶縁体を埋め込む工程と、
前記積層体を積層方向に貫通するホールを形成する工程と、
前記ホールを介して前記被エッチング層を選択的に除去する工程と、
前記ホールの内側に電荷蓄積層を形成する工程と、
前記電荷蓄積層の内側にチャネルボディ層を形成する工程と、
を備えた不揮発性半導体記憶装置の製造方法。
【請求項２】
前記電極層は不純物を添加したポリシリコン層である請求項１記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記酸化層の形成は、酸化物を堆積させることにより行う請求項１記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記酸化層の形成は、前記被エッチング層除去後、前記電極層の表面を酸化することにより行う請求項１記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
それぞれ交互に積層される複数の電極層と、複数の絶縁層と、前記電極層の上側および下側の少なくともいずれかの側の前記絶縁層との間に設けられる酸化層と、を有する積層体と、
前記積層体を積層方向に貫通するホールの側壁に設けられるメモリ層と、
前記メモリ層の内側に設けられるチャネルボディ層と、
を備え、
前記酸化層は、シリコン、アルミニウム、第１３族元素、第１５族元素からなる群より選ばれる少なくともいずれかを含む不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
後述する実施形態は、概ね、不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置の分野においては、フォトリソグラフィ法における解像度の限界に比較的制約されることなく高集積化を図ることが可能な３次元積層メモリが注目されている。  
３次元積層メモリの製造においては、例えば、コントロールゲートとして機能する電極層と、被エッチング層とを交互に複数積層した積層体にホールを形成し、被エッチング層を除去した後、そのホールの側壁に電荷蓄積層を形成し、さらにホール内にチャネルを形成するようにしている。  
そのため、層を増やせば増やすほど形成するホールのアスペクト比が高くなり、形状制御性に優れたエッチング加工が困難となるおそれがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１０８９２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、形状制御性に優れたエッチング加工を行うことができる不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る不揮発性半導体記憶装置の製造方法は、電極層と、被エッチング層と、を交互に積層させるとともに、前記電極層の上側および下側の少なくともいずれかの側の前記被エッチング層との間に酸化層を形成して、積層体を形成する工程と、前記積層体を積層方向に貫通する溝を形成する工程と、前記溝内に絶縁体を埋め込む工程と、前記積層体を積層方向に貫通するホールを形成する工程と、前記ホールを介して前記被エッチング層を選択的に除去する工程と、前記ホールの内側に電荷蓄積層を形成する工程と、前記電荷蓄積層の内側にチャネルボディ層を形成する工程と、を備える。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る不揮発性半導体記憶装置におけるメモリセルアレイの模式斜視図である。
【図２】図１におけるメモリセルが設けられた部分の模式拡大断面図である。
【図３】第１実施形態に係る不揮発性半導体記憶装置１の製造方法を例示するための模式工程断面図である。
【図４】第１実施形態に係る不揮発性半導体記憶装置１の製造方法を例示するための模式工程断面図である。
【図５】第１実施形態に係る不揮発性半導体記憶装置１の製造方法を例示するための模式工程断面図である。
【図６】第１実施形態に係る不揮発性半導体記憶装置１の製造方法を例示するための模式工程断面図である。
【図７】第２実施形態に係る不揮発性半導体記憶装置におけるメモリセルアレイの模式斜視図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ、実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。  
また、以下の各図においては、ＸＹＺ直交座標系を導入する。この座標系においては、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、Ｘ方向およびＹ方向の双方に対して直交する方向をＺ方向とする。
【０００８】
[第１実施形態]  
まず、第１実施形態に係る不揮発性半導体記憶装置の製造方法について例示する前に、この製造方法により製造される不揮発性半導体記憶装置１について例示する。  
図１は、第１実施形態に係る不揮発性半導体記憶装置におけるメモリセルアレイの模式斜視図である。  
図１においては、図を見易くするために、メモリホールＭＨの側壁に形成された絶縁層以外の絶縁部分については図示を省略している。この絶縁部分については、同メモリセルアレイの模式断面図である図６（ｂ）を用いて例示する。  
図２は、図１におけるメモリセルが設けられた部分の模式拡大断面図である。
【０００９】
不揮発性半導体記憶装置１においては、基板１０上に図示しない絶縁層を介してバックゲートＢＧが設けられている。基板１０と、この絶縁層を含めて下地層とする。基板１０内には、トランジスタ等の能動素子、抵抗、容量などの受動素子を設けてもよい。バックゲートＢＧは、例えば、不純物元素が添加され導電性を有するシリコン（Ｓｉ）層である。なお、図３（ａ）においては、半導体層（リン添加シリコン層）１１が、バックゲートＢＧに対応する。
【００１０】
バックゲートＢＧ上には、複数の絶縁層３０Ｂ（図２参照）と、複数の電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓが、それぞれ交互に積層されている。  
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓは、同じ階層に設けられ、下から１層目の電極層を表す。電極層ＷＬ２Ｄと電極層ＷＬ２Ｓは、同じ階層に設けられ、下から２層目の電極層を表す。電極層ＷＬ３Ｄと電極層ＷＬ３Ｓは、同じ階層に設けられ、下から３層目の電極層を表す。電極層ＷＬ４Ｄと電極層ＷＬ４Ｓは、同じ階層に設けられ、下から４層目の電極層を表す。
【００１１】
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓとは、Ｙ方向に分断されている。電極層ＷＬ２Ｄと電極層ＷＬ２Ｓとは、Ｙ方向に分断されている。電極層ＷＬ３Ｄと電極層ＷＬ３Ｓとは、Ｙ方向に分断されている。電極層ＷＬ４Ｄと電極層ＷＬ４Ｓとは、Ｙ方向に分断されている。
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓとの間、電極層ＷＬ２Ｄと電極層ＷＬ２Ｓとの間、電極層ＷＬ３Ｄと電極層ＷＬ３Ｓとの間、および電極層ＷＬ４Ｄと電極層ＷＬ４Ｓとの間、隣り合う電極層ＷＬ１Ｓの間、隣り合う電極層ＷＬ２Ｓの間、隣り合う電極層ＷＬ３Ｓの間、隣り合う電極層ＷＬ４Ｓの間には、図６（ｂ）に示す絶縁層６２が設けられている。
【００１２】
電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄは、バックゲートＢＧとドレイン側選択ゲートＳＧＤとの間に設けられている。  
電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄの上側および下側の少なくともいずれかの側には、酸化層４０が設けられている。  
電極層ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓは、バックゲートＢＧとソース側選択ゲートＳＧＳとの間に設けられている。電極層ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓの上側および下側の少なくともいずれかの側には、酸化層４０が設けられている。  
なお、本実施形態においては、各電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓの上側および下側に酸化層４０が設けられている場合を例示する。
【００１３】
電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓの層数は任意であり、図１に例示する４層に限らない。また、以下の説明において、各電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓを、単に電極層ＷＬと表すこともある。
【００１４】
複数の電極層ＷＬのそれぞれは、例えば、不純物元素が添加され導電性を有する半導体層である。不純物元素は、例えば、ホウ素（Ｂ）等の第１３族元素である。あるいは、不純物元素として、リン（Ｐ）、ヒ素（Ａｓ）等の第１５族元素を用いてよい。以下の説明では、電極層ＷＬの一例として、ホウ素含有ポリシリコン層を挙げて説明する。
【００１５】
酸化層４０は、酸化物から形成される。酸化物は、例えば、酸化シリコン（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）などである。  
また、後述するように、酸化層４０の形成は、酸化物を堆積させる方法、電極層ＷＬおよび被エッチング層５２（第１層の一例に相当する）の少なくともいずれかの表面を酸化させる方法により行うことができる。
【００１６】
そのため、電極層ＷＬおよび被エッチング層５２の少なくともいずれかの表面を酸化させる方法により形成された酸化層４０には、例えば、電極層ＷＬに添加された不純物元素が含まれる。  
すなわち、酸化層４０は、シリコン、アルミニウム、第１３族元素、第１５族元素からなる群より選ばれる少なくともいずれかを含むものとすることができる。  
なお、酸化層４０を設ける効果に関しては後述する。
【００１７】
絶縁層３０Ｂは、例えば、後述するＯＮＯ構造を有する。  
積層体５３Ａは、それぞれ交互に積層される複数の電極層ＷＬと、複数の絶縁層３０Ｂと、電極層ＷＬの上側および下側の少なくともいずれかの側の絶縁層３０Ｂとの間に設けられる酸化層４０と、を有する。積層体５３Ａは、下地層の上に設けられている。  
電極層ＷＬ４Ｄ上には、図示しない絶縁層を介して、ドレイン側選択ゲートＳＧＤが設けられている。ドレイン側選択ゲートＳＧＤは、例えば、不純物元素が添加され、導電性を有するシリコン層である。
【００１８】
電極層ＷＬ４Ｓ上には、図示しない絶縁層を介して、ソース側選択ゲートＳＧＳが設けられている。ソース側選択ゲートＳＧＳは、例えば、不純物元素が添加され導電性を有するシリコン層である。  
ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとは、Ｙ方向に分断されている。なお、以下の説明において、ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとを区別することなく単に選択ゲートＳＧと表すこともある。  
ソース側選択ゲートＳＧＳ上には、図示しない絶縁層を介して、ソース線ＳＬが設けられている。ソース線ＳＬは、金属層、または、不純物元素が添加され導電性を有するシリコン層である。
【００１９】
ドレイン側選択ゲートＳＧＤおよびソース線ＳＬ上には、図示しない絶縁層を介して、複数本のビット線ＢＬが設けられている。各ビット線ＢＬはＹ方向に延在している。  
バックゲートＢＧおよびこのバックゲートＢＧ上の積層体５３Ａには、Ｕ字状のメモリホールＭＨが複数形成されている。例えば、電極層ＷＬ１Ｄ〜ＷＬ４Ｄおよびドレイン側選択ゲートＳＧＤには、それらを貫通しＺ方向（積層方向）に延びるホールが形成されている。電極層ＷＬ１Ｓ〜ＷＬ４Ｓおよびソース側選択ゲートＳＧＳには、それらを貫通しＺ方向に延びるホールが形成されている。それらＺ方向に延びる一対のホールは、バックゲートＢＧ内に形成された凹部（空間部）を介してつながり、Ｕ字状のメモリホールＭＨを構成する。
【００２０】
メモリホールＭＨの内側には、Ｕ字状にチャネルボディ層２０が設けられている。チャネルボディ層２０は、例えば、無添加ポリシリコン層である。チャネルボディ層２０と、メモリホールＭＨの側壁との間にはメモリ層３０Ａが設けられている。  
換言すれば、メモリ層３０Ａは、積層体５３Ａを積層体５３Ａの積層方向に貫通するメモリホールＭＨの側壁に設けられている。また、チャネルボディ層２０は、メモリホールＭＨ内に設けられたメモリ層３０Ａの内側に設けられている。また、複数の電極層ＷＬのそれぞれは、チャネルボディ層２０にメモリ層３０Ａを介して対向するゲート電極となる。
【００２１】
チャネルボディ層２０とドレイン側選択ゲートＳＧＤとの間には、ゲート絶縁層ＧＤが設けられている。チャネルボディ層２０とソース側選択ゲートＳＧＳとの間には、ゲート絶縁層ＧＤが設けられている。  
なお、メモリホールＭＨ内のすべてをチャネルボディ層２０で充填する構造に限らず、メモリホールＭＨの中心軸側に空洞部が残るようにチャネルボディ層２０を形成し、その内側の空洞部に絶縁物を埋め込んだ構造であってもよい。
【００２２】
メモリ層３０Ａは、例えば、一対のシリコン酸化膜でシリコン窒化膜を挟んだＯＮＯ（Oxide-Nitride-Oxide）構造を有する。図２に示すように、各電極層ＷＬとチャネルボディ層２０との間には、電極層ＷＬ側から順に絶縁層３１、電荷蓄積層３２、および絶縁層３３が設けられている。絶縁層３１、電荷蓄積層３２、および絶縁層３３の組がメモリ層３０Ａである。絶縁層３１は電極層ＷＬに接し、絶縁層３３はチャネルボディ層２０に接し、絶縁層３１と絶縁層３３との間に電荷蓄積層３２が設けられている。なお、絶縁層３０Ｂは、ＯＮＯ構造を有する層が対向し、２層になったものである。
【００２３】
チャネルボディ層２０は、メモリセルを構成するトランジスタにおけるチャネルとして機能し、電極層ＷＬはコントロールゲートとして機能し、電荷蓄積層３２はチャネルボディ層２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ層２０と各電極層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルＭＣが形成されている。  
不揮発性半導体記憶装置１は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００２４】
メモリセルＭＣは、例えば、チャージトラップ構造のメモリセルである。電荷蓄積層３２は、電荷（電子）を閉じこめるトラップを多数有し、例えば、シリコン窒化膜である。絶縁層３３は、例えば、シリコン酸化膜であり、電荷蓄積層３２にチャネルボディ層２０から電荷が注入される際、または電荷蓄積層３２に蓄積された電荷がチャネルボディ層２０へ拡散する際に電位障壁となる。絶縁層３１は、例えば、シリコン酸化膜であり、電荷蓄積層３２に蓄積された電荷が、電極層ＷＬへ拡散するのを防止する。絶縁層３１および絶縁層３３は、複数層からなっていても構わない。
【００２５】
ドレイン側選択ゲートＳＧＤ、チャネルボディ層２０およびそれらの間のゲート絶縁層ＧＤは、ドレイン側選択トランジスタＳＴＤを構成する。ドレイン側選択トランジスタＳＴＤの上方のチャネルボディ層２０は、ビット線ＢＬと接続されている。  
ソース側選択ゲートＳＧＳ、チャネルボディ層２０およびそれらの間のゲート絶縁層ＧＤは、ソース側選択トランジスタＳＴＳを構成する。ソース側選択トランジスタＳＴＳの上方のチャネルボディ層２０は、ソース線ＳＬと接続されている。
【００２６】
バックゲートＢＧ、このバックゲートＢＧ内に設けられたチャネルボディ層２０およびメモリ層３０Ａは、バックゲートトランジスタＢＧＴを構成する。  
ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、各電極層ＷＬ４Ｄ〜ＷＬ１ＤをコントロールゲートとするメモリセルＭＣが複数設けられている。同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、各電極層ＷＬ１Ｓ〜ＷＬ４ＳをコントロールゲートとするメモリセルＭＣが複数設けられている。  
それら複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、チャネルボディ層２０を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。
【００２７】
１つのメモリストリングＭＳは、複数の電極層ＷＬを含む積層体５３Ａの積層方向に延びる一対の柱状部ＣＬと、バックゲートＢＧに埋め込まれ、一対の柱状部ＣＬをつなぐ連結部ＪＰとを有する。このメモリストリングＭＳがＸ方向およびＹ方向に複数配列されていることにより、複数のメモリセルがＸ方向、Ｙ方向およびＺ方向に３次元的に設けられている。  
複数のメモリストリングＭＳは、基板１０におけるメモリセルアレイ領域に設けられている。例えば、基板１０におけるメモリセルアレイ領域の周辺には、メモリセルアレイを制御する図示しない周辺回路が設けられている。なお、周辺回路には既知の技術を適用することができるので、その説明は省略する。
【００２８】
次に、不揮発性半導体記憶装置１の製造方法について例示する。  
図３〜図６は、第１実施形態に係る不揮発性半導体記憶装置１の製造方法を例示するための模式工程断面図である。  
なお、以下に示す模式工程断面図は、図１におけるＹ方向に対して平行に、メモリホールＭＨの中心を切断したときの断面を表すものである。
【００２９】
まず、図３（ａ）に示すように、下地層１２の上に、不純物元素を含む半導体層１１を形成する。この半導体層１１は、例えば、リン添加シリコン層である。このリン添加シリコン層は、前述したバックゲートＢＧに対応している。下地層１２には、例えば、メモリセルを制御する周辺回路部のトランジスタや配線、層間絶縁層等を形成することができる。
続いて、半導体層１１に、フォトリソグラフィ法とＲＩＥ(Reactive Ion Etching）法を用いて、溝１３を形成する。溝１３の位置は、メモリホールＭＨの下端を連結する連結部ＪＰの位置に対応している。
【００３０】
次に、図３（ｂ）に示すように、溝１３内に絶縁層３７を形成し、溝１３内に絶縁層３７を介して無添加シリコン犠牲層１５を形成する。無添加シリコン犠牲層１５は、例えば、ノンドープのシリコン層である。無添加シリコン犠牲層１５の余剰部分については、エッチバックにより取り除き、隣り合う無添加シリコン犠牲層１５の間の半導体層１１の表面を露出させる。
【００３１】
この段階で、下地層１２上には、不純物元素を含む不純物含有領域と、不純物含有領域よりも不純物濃度が低い被エッチング領域と、を有する半導体層１１が形成される。不純物含有領域とは、隣り合う無添加シリコン犠牲層１５によって挟まれた半導体層１１であり、被エッチング領域とは、無添加シリコン犠牲層１５である。無添加シリコン犠牲層１５は、Ｘ方向もしくはＹ方向に所定の間隔で複数配置されている。
【００３２】
次に、図３（ｃ）に示すように、半導体層１１の上および無添加シリコン犠牲層１５の上に絶縁層５０を形成する。絶縁層５０は、エッチングの際のストップ層として機能する。絶縁層５０の材質は、例えば、酸化シリコン（ＳｉＯ２）である。  
続いて、下地層１２の上に、絶縁層５０を介して、積層体５３Ｂを形成する。  
例えば、電極層ＷＬと、被エッチング層５２と、を交互に積層させるとともに、電極層ＷＬの上側および下側の少なくともいずれかの側の被エッチング層５２との間に酸化層４０を形成して、積層体５３Ｂを形成する。
【００３３】
電極層ＷＬは、例えば、不純物を添加したポリシリコン層である。電極層ＷＬは、例えば、ホウ素添加ポリシリコン層である。電極層ＷＬは、ゲート電極として充分な導電性を有する。被エッチング層５２は、無添加ポリシリコン層である。  
酸化層４０の形成は、例えば、酸化物を堆積させることにより行うことができる。  
酸化物は、例えば、酸化シリコン（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）などである。  
また、酸化層４０の形成は、例えば、電極層ＷＬおよび被エッチング層５２の少なくともいずれかの表面を酸化することにより行うこともできる。  
例えば、酸化層４０の形成は、被エッチング層５２の除去後、電極層ＷＬの表面を酸化することにより行うことができる。
【００３４】
積層体５３Ｂは、例えば、ＣＶＤ（chemical vapor deposition）法を用いて、酸化層４０、電極層ＷＬ、酸化層４０、被エッチング層５２を繰り返し積層することで形成することができる。  
例えば、ＣＶＤ法を用いて絶縁層５０の上に酸化物を堆積させて酸化層４０を形成し、ＣＶＤ法を用いて酸化層４０の上にホウ素添加ポリシリコン層を成膜することで電極層ＷＬを形成し、ＣＶＤ法を用いて電極層ＷＬの上に酸化物を堆積させて酸化層４０を形成し、ＣＶＤ法を用いて酸化層４０の上に無添加ポリシリコン層を成膜することで被エッチング層５２を形成し、以後同様にして積層体５３Ｂを形成することができる。
【００３５】
また、ホウ素添加ポリシリコン層である電極層ＷＬの表面、無添加ポリシリコン層である被エッチング層５２の表面を順次酸化することで酸化層４０を形成することもできる。また、絶縁層５０が酸化シリコンから形成される場合には、最下層の酸化層４０の形成を省略することもできる。  
例えば、ＣＶＤ法を用いて絶縁層５０の上にホウ素添加ポリシリコン層を成膜することで電極層ＷＬを形成し、酸化処理を施すことで電極層ＷＬの表面に酸化層４０を形成し、ＣＶＤ法を用いて酸化層４０の上に無添加ポリシリコン層を成膜することで被エッチング層５２を形成し、酸化処理を施すことで被エッチング層５２の表面に酸化層４０を形成し、以後同様にして積層体５３Ｂを形成することができる。
【００３６】
この場合、電極層ＷＬ、被エッチング層５２の厚みは、例えば、１０ｎｍ〜５０ｎｍ程度とすることができる。  
酸化層４０の厚みには特に限定はないが、余り薄くすると後述する酸素供給の効果が低減するおそれがある。一方、余り厚くすると後述するホール７０の形成が行いにくくなるおそれがある。そのため、酸化層４０の厚みは、１ｎｍ以上、１０ｎｍ以下とすることが好ましい。
【００３７】
図４（ａ）からは、下地層１２の表示を省略する。  
図４（ａ）に示すように、フォトリソグラフィ法とＲＩＥ法を用いて、積層体５３Ｂの表面から絶縁層５０にまで達するスリット６０（溝）を形成する。すなわち、積層体５３Ｂを積層方向に貫通する溝を形成する。スリット６０は、Ｘ方向に延在する。この段階で、積層体５３Ｂがスリット６０によってＹ方向に分断される。この際、絶縁層５０は、エッチングストップ層として機能する。すなわち、絶縁層５０の存在によって、オーバーエッチングが抑制されて、スリット６０の下端が無添加シリコン犠牲層１５にまで達することはない。
【００３８】
次に、図４（ｂ）に示すように、スリット６０内に絶縁層６２を形成する。すなわち、スリット６０内に絶縁体を埋め込む。絶縁層６２の材質は、例えば、窒化シリコン（Ｓｉ３Ｎ４）である。絶縁層６２については、必要に応じて、その余剰部分をエッチバックによって取り除き、最上層の酸化層４０を露出させる。
次に、図４（ｃ）に示すように、層間絶縁層６５を、積層体５３Ｂの上および絶縁層６２の上に形成する。層間絶縁層６５は、例えば、酸化シリコン層である。  
続いて、層間絶縁層６５の上に、必要に応じて、酸化層４０を形成する。  
続いて、層間絶縁層６５の上に酸化層４０を介して選択ゲートＳＧを形成する。層間絶縁層６５と選択ゲートＳＧとの間にも酸化層４０を設けることができる。選択ゲートＳＧの材質は、例えば、ホウ素添加ポリシリコンである。  
さらに、選択ゲートＳＧの上には、選択ゲートＳＧを保護するための図示しない酸化層を形成することができる。
【００３９】
次に、図５（ａ）に示すように、フォトリソグラフィ法とＲＩＥ法を用いて、積層体５３Ｂを積層方向に貫通するホール７０を形成する。例えば、積層体５３Ｂに、無添加シリコン犠牲層１５（被エッチング領域）に達する一対のホール７０を形成する。一対のホール７０は、絶縁層６２を挟み、積層体５３Ｂの上面から下面にまで貫通している。また、一対のホール７０の内側では、複数の電極層ＷＬのそれぞれの間に設けられた被エッチング層５２が露出する。
【００４０】
次に、図５（ｂ）に示すように、ホール７０を介して被エッチング層５２を選択的に除去する。例えば、無添加シリコン犠牲層１５（被エッチング領域）と、複数の電極層ＷＬのそれぞれの間に設けられた被エッチング層５２と、を一対のホール７０を通じて除去する。例えば、所定の除去液をホール７０内に導入することにより、無添加シリコン犠牲層１５および被エッチング層５２を除去する。除去液としては、例えば、コリン水溶液（TMY）などを用いることができる。
【００４１】
この場合、電極層ＷＬは、例えば、ホウ素添加ポリシリコン層である。一方、被エッチング層５２は、無添加ポリシリコン層であり、無添加シリコン犠牲層１５は、ノンドープのシリコン層である。また、酸化層４０は酸化物から形成されている。  
そのため、コリン水溶液などによって、無添加シリコン犠牲層１５と被エッチング層５２とが選択的に除去される。  
その結果、半導体層１１には、一対のホール７０のそれぞれの下端とつながった空間部（凹部）７１が形成される。また、酸化層４０の表面が露出する。
【００４２】
次に、図６（ａ）に示すように、一対のホール７０のそれぞれの内側に、電荷蓄積層３２を含むメモリ層３０Ａを形成する。さらに、複数の電極層ＷＬのそれぞれの間に、絶縁層３０Ｂを形成する。また、空間部７１の内壁に、電荷蓄積層３２を含む絶縁層３０Ｃを形成する。メモリ層３０Ａ、絶縁層３０Ｂ、および絶縁層３０Ｃは、例えば、原子層堆積法（ＡＬＤ（Atomic Layer Deposition）法）によって形成される。  
続いて、電荷蓄積層３２を含むメモリ層３０Ａ、絶縁層３０Ｃの内側にチャネルボディ層２０を形成する。チャネルボディ層２０については、ホール７０内および空間部７１内に完全に充填するほか、完全に充填せず、チャネルボディ層２０を筒状にする形態も実施形態に含まれる。
【００４３】
次に、図６（ｂ）に示すように、フォトリソグラフィ法とＲＩＥ法を用いて、選択ゲートＳＧを分離し、ドレイン側選択ゲートＳＧＤと、ソース側選択ゲートＳＧＳと、を形成する。この後、その他の部材（コンタクト電極、配線等）を形成して、不揮発性半導体記憶装置１が製造される。
【００４４】
図６（ｂ）に示す不揮発性半導体記憶装置１は、不純物元素を含む半導体層１１を備える。半導体層１１は、図１で例示したバックゲートＢＧに対応している。  
また、不揮発性半導体記憶装置１は、半導体層１１の表面に設けられ絶縁層３０Ｃを備える。不揮発性半導体記憶装置１は、半導体層１１の上および絶縁層３０Ｃの上に、それぞれ交互に積層された複数の電極層ＷＬと複数の絶縁層３０Ｂとを有し、複数の電極層ＷＬのそれぞれと複数の絶縁層３０Ｂのそれぞれとの間に設けられた酸化層４０を含む積層体５３Ａを備える。複数の電極層ＷＬとは、電極層ＷＬ１Ｄ、電極層ＷＬ２Ｄ、電極層ＷＬ３Ｄ、電極層ＷＬ４Ｄ、電極層ＷＬ１Ｓ、電極層ＷＬ２Ｓ、電極層ＷＬ３Ｓ、電極層ＷＬ４Ｓである。
【００４５】
不揮発性半導体記憶装置１は、積層体５３Ａを積層体５３Ａの積層方向に貫通して形成された一対のホール７０のそれぞれの側壁に設けられた電荷蓄積層３２を備える。  
不揮発性半導体記憶装置１は、一対のホール７０内のそれぞれの電荷蓄積層３２の内側に設けられたチャネルボディ層２０を備える。  
不揮発性半導体記憶装置１は、積層体５３Ａの上に設けられた積層体５４を備える。積層体５４は、層間絶縁層６５と、層間絶縁層６５の上に設けられた選択ゲートＳＧと、を有する。選択ゲートＳＧとは、ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳである。層間絶縁層６５と選択ゲートＳＧとの間には、酸化層４０を設けてもよい。
【００４６】
不揮発性半導体記憶装置１は、積層体５４を積層体５４の積層方向に貫通して形成されたホール７０の側壁に設けられたゲート絶縁層ＧＤを備える。このゲート絶縁層ＧＤとは、ドレイン側選択ゲートＳＧＤのゲート絶縁層ＧＤ、およびソース側選択ゲートＳＧＳのゲート絶縁層ＧＤである。  
不揮発性半導体記憶装置１は、ホール７０内におけるゲート絶縁層ＧＤの内側にも、チャネルボディ層２０を備える。  
不揮発性半導体記憶装置１において、一対のホール７０内に設けられたチャネルボディ層２０のそれぞれの下端どうしは絶縁層３０Ｃ内においてつながれている。絶縁層３０Ｃは、バックゲートＢＧのバックゲート絶縁層として機能する。  
不揮発性半導体記憶装置１は、一対のホール７０の間に挟まれ、積層体５３Ａの表面から積層体５３Ａを貫通し絶縁層５０に達する絶縁層６２を備える。
【００４７】
次に、電極層ＷＬの上側および下側の少なくともいずれかの側に酸化層４０を設けることの効果を例示する。  
不揮発性半導体記憶装置１の製造においては、図５（ａ）において例示をしたようにアスペクト比の高いホール７０を形成する必要がある。
【００４８】
ここで、ＲＩＥ法を用いて、アスペクト比の高いホールなどをエッチング加工する場合には、形成されるホールなどの形状制御性を高めるために、保護膜をホールの側壁に形成しつつホールをエッチング加工している。例えば、酸素ガスと、臭素（Ｂｒ）を含むガスとを用いてエッチング加工する場合には、酸素と臭素を含む化合物からなる保護膜をホールの側壁に形成しつつホールをエッチング加工している。  
ところが、アスペクト比の高いホールなど底部側には酸素ガスを供給しにくくなるので、底部側には保護膜を形成しにくくなる。そのため、形状制御性に優れたエッチング加工が困難となるおそれがある。
【００４９】
本実施形態においては、電極層ＷＬの上側および下側の少なくともいずれかの側に酸化層４０を設けているので、エッチング加工の際に酸化層４０から酸素を供給することができる。そのため、アスペクト比の高いホールなど底部側にも酸素を供給することができるので、底部側にも保護膜を形成し易くなる。その結果、アスペクト比の高いホールなどに対しても形状制御性に優れたエッチング加工を行うことができる。例えば、ホール７０の断面形状がストレート形状に近い形状となるようにすることができる。
【００５０】
なお、酸化層４０の代わりに窒化シリコン（Ｓｉ３Ｎ４）からなる層を用いるものとすれば、酸素の供給源とはならないので形状制御性に優れたエッチング加工を行うことが困難となるおそれがある。また、不揮発性半導体記憶装置１の動作中に電極層ＷＬの電荷が窒化シリコンからなる層にトラップされ、誤動作の要因となるおそれがある。
【００５１】
またさらに、酸化層４０を設けるようにすれば、以下に例示をする効果をも享受することができる。  
例えば、図３（ｃ）に例示をしたように、ホウ素添加ポリシリコン層である電極層ＷＬと、無添加ポリシリコン層である被エッチング層５２と、を交互に繰り返し積層すると、ポリシリコン層の異常成長が発生する場合がある。例えば、被エッチング層５２に凸状部が形成される場合がある。  
本実施形態においては、電極層ＷＬの上側および下側の少なくともいずれかの側に酸化層４０を設けているので、ポリシリコン層の異常成長を抑制することができる。
【００５２】
また、成膜プロセスなどにおいて発生した熱により、電極層ＷＬに含まれる不純物元素が被エッチング層５２内に拡散するおそれがある。電極層ＷＬに含まれる不純物元素が被エッチング層５２内に拡散すると、除去液による被エッチング層５２の除去が困難となるおそれがある。またこれによって、電極層ＷＬに含まれる不純物元素の濃度が下がり、除去液にエッチングされ易くなるので、電極層ＷＬの厚さが薄くなり、所望の抵抗を得ることが困難となるおそれがある。  
本実施形態においては、電極層ＷＬの上側および下側の少なくともいずれかの側に酸化層４０を設けているので、不純物元素が被エッチング層５２内に拡散することを抑制することができる。
【００５３】
[第２実施形態]  
図７は、第２実施形態に係る不揮発性半導体記憶装置におけるメモリセルアレイの模式斜視図である。  
図７においては、図を見易くするために、絶縁部分については図示を省略している。  
前述した不揮発性半導体記憶装置１はＵ字状のメモリストリングを有する場合であるが、本実施形態に係る不揮発性半導体記憶装置２はＩ字状のメモリストリングを有する場合である。
【００５４】
不揮発性半導体記憶装置２においては、基板１０上にソース線ＳＬが設けられ、その上にソース側選択ゲート（または下部選択ゲート）ＳＧＳが設けられている。そして、ソース側選択ゲートＳＧＳの上に複数（例えば４層）の電極層ＷＬが設けられ、最上層の電極層ＷＬとビット線ＢＬとの間にドレイン側選択ゲート（または上部選択ゲート）ＳＧＤが設けられている。  
また、電極層ＷＬの上側および下側の少なくともいずれかの側に酸化層４０が設けられている。
【００５５】
なお、不揮発性半導体記憶装置２に設けられる要素は、不揮発性半導体記憶装置１に設けられる要素と同様とすることができるので詳細な説明は省略する。  
また、不揮発性半導体記憶装置２の製造方法は、不揮発性半導体記憶装置１の製造方法と同様の工程を備えている。  
すなわち、不揮発性半導体記憶装置２の製造方法は、電極層ＷＬと、被エッチング層５２と、を交互に積層させるとともに、電極層ＷＬの上側および下側の少なくともいずれかの側に酸化層４０を形成して、積層体５３Ａを形成する工程と、  
積層体５３Ａを積層方向に貫通するホール７０を形成する工程と、  
ホール７０を介して被エッチング層５２を選択的に除去する工程と、  
ホール７０の内側に電荷蓄積層３２を形成する工程と、  
電荷蓄積層３２の内側にチャネルボディ層２０を形成する工程と、を備えるものとすることができる。  
なお、各工程における内容は、不揮発性半導体記憶装置１の製造方法において例示をしたものと同様のため説明を省略する。
【００５６】
また、以上に例示をした不揮発性半導体記憶装置の製造方法においては、図５（ｂ）に例示をしたように被エッチング層５２を選択的に除去した後に、図６（ａ）に例示をしたように電極層ＷＬのそれぞれの間に絶縁層３０Ｂを形成している。  
ただし、不揮発性半導体記憶装置の製造方法はこれに限定されるわけではない。
【００５７】
例えば、不揮発性半導体記憶装置の製造方法は、電極層ＷＬと、絶縁層（第１層の一例に相当する）と、を交互に積層させるとともに、電極層ＷＬの上側および下側の少なくともいずれかの側に酸化層４０を形成して、積層体を形成する工程と、
積層体を積層方向に貫通するホール７０を形成する工程と、
ホール７０の内側に電荷蓄積層３２を形成する工程と、
電荷蓄積層３２の内側にチャネルボディ層２０を形成する工程と、を備えるものとすることもできる。
【００５８】
以上に例示をした実施形態によれば、形状制御性に優れたエッチング加工を行うことができる不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置を実現することができる。  
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００５９】
１  不揮発性半導体記憶装置、２  不揮発性半導体記憶装置、１５  無添加シリコン犠牲層、２０  チャネルボディ層、３０Ａ  メモリ層、３０Ｂ、３１、３３、３７  絶縁層、３０Ｃ、５０、６２  絶縁層、３２  電荷蓄積層、４０  酸化層、５２  被エッチング層、５３Ａ、５３Ｂ、５４  積層体、７０  ホール、ＢＬ  ビット線、ＭＣ  メモリセル、ＭＨ  メモリホール、ＭＳ  メモリストリング、ＳＬ  ソース線、ＷＬ  電極層、ＷＬ１Ｄ〜ＷＬ４Ｄ  電極層、ＷＬ１Ｓ〜ＷＬ４Ｓ  電極層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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