(57)【要約】【課題】初期ブレーク電圧を低電圧化し、かつ、その素子間ばらつきを抑制可能な半導体記憶装置を提供する。【解決手段】基板Ｓと、基板Ｓ上に形成された第１層間絶縁膜１と、第１層間絶縁膜１上に、表面の少なくとも一部が第１層間絶縁膜１の表面から上方に出るように形成された第１配線５１と、第１層間絶縁膜１の表面と第１配線５１の表面との境界を跨いで形成された第１電極１１と、第２遷移金属酸化物を用いて構成された低酸素不足度層２２と、第２遷移金属酸化物より酸素不足度が大きい第１遷移金属酸化物を用いて構成された高酸素不足度層２１とを、この順に或いは逆順に積層して構成される抵抗変化素子７０と、抵抗変化素子７０上に形成された第２電極１２とを備え、第１層間絶縁膜１の表面と第１配線５１の露出面との境界には、段差１ａが形成され、低酸素不足度層２２は、境界の形状に沿って形成されることで、断面視における段差部２２ａを有する。【選択図】図１Ｂ
2013168454.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された層間絶縁膜と、
前記層間絶縁膜上に、表面の少なくとも一部が前記層間絶縁膜の上面から露出した状態で形成された配線と、
前記層間絶縁膜の上面と前記配線の露出面との境界を跨いで形成された下部電極と、
酸素不足型の第２遷移金属酸化物を用いて構成された低酸素不足度層と、前記第２遷移金属酸化物より酸素不足度が大きい第１遷移金属酸化物を用いて構成された高酸素不足度層とを、前記下部電極上に積層して構成された抵抗変化層と、
前記抵抗変化層上に形成された上部電極とを備え、
前記層間絶縁膜の前記上面と前記配線の前記露出面との境界には、段差が形成され、
前記抵抗変化層の前記低酸素不足度層は、前記境界の形状に沿って形成されることで、断面視における段差部を有する
半導体記憶装置。
【請求項２】
前記抵抗変化層の前記高酸素不足度層は、前記下部電極上に形成され、
前記抵抗変化層の前記低酸素不足度層は、前記高酸素不足度層上に形成される
請求項１に記載の半導体記憶装置。
【請求項３】
前記抵抗変化層の前記低酸素不足度層は、前記下部電極上に形成され、
前記抵抗変化層の前記高酸素不足度層は、前記低酸素不足度層上に形成される
請求項１に記載の半導体記憶装置。
【請求項４】
前記下部電極は、前記層間絶縁膜の前記上面と前記配線の前記露出面との前記境界の一部を跨いで形成される
請求項１〜３の何れか１項に記載の半導体記憶装置。
【請求項５】
前記配線の前記露出面の全面が、前記層間絶縁膜の前記上面より上側となるように形成される
請求項１〜４の何れか１項に記載の半導体記憶装置。
【請求項６】
前記配線の前記露出面が、前記層間絶縁膜の前記上面より下側となるように形成され、且つ、
前記層間絶縁膜は、前記配線の前記上面の一部を被覆するように形成される
請求項１〜４の何れか１項に記載の半導体記憶装置。
【請求項７】
前記低酸素不足度層の断面視における前記段差部が、平面視において直線形状である
請求項１〜６の何れか１項に記載の半導体記憶装置。
【請求項８】
前記低酸素不足度層の断面視における前記段差部が、平面視において曲部を持つ
請求項１〜６の何れか１項に記載の半導体記憶装置。
【請求項９】
前記第１遷移金属酸化物及び前記第２遷移金属酸化物は、タンタル、ハフニウム、または、ジルコニウムを含む材料で構成される
請求項１〜８の何れか１項に記載の半導体記憶装置。
【請求項１０】
前記第２遷移金属酸化物は、絶縁体で構成される
請求項９に記載の半導体記憶装置。
【請求項１１】
前記下部電極及び前記上部電極のうち、前記低酸素不足度層に接して形成される電極は、白金、パラジウム、イリジウム、または、これらの混合物を含む材料で構成される
請求項１〜１０の何れか１項に記載の半導体記憶装置。
【請求項１２】
半導体基板上に層間絶縁膜を形成する第１工程と、
前記層間絶縁膜上に、表面の少なくとも一部を前記層間絶縁膜の表面から露出させ、且つ、前記層間絶縁膜との境界に段差を有するように配線を形成する第２工程と、
前記層間絶縁膜の上面と前記配線の露出面との境界を跨いだ状態で、下部電極膜を形成する第３工程と、
前記下部電極膜上に、酸素不足型の第２遷移金属酸化物で構成された低酸素不足度膜と、前記第２遷移金属酸化物より酸素不足度が大きい第１遷移金属酸化物で構成された高酸素不足度膜とを、この順に或いは逆の順に積層して抵抗変化膜を形成する第４工程と、
前記抵抗変化膜上に上部電極膜を形成する第５工程と、
前記下部電極膜、前記抵抗変化膜及び前記上部電極膜を、前記段差に沿って形成された前記低酸素不足度膜の段差部を含む形状に加工する第６工程とを含む
半導体記憶装置の製造方法。
【請求項１３】
前記第４工程は、前記下部電極膜上に前記高酸素不足度膜を形成する工程と、前記高酸素不足度膜上に前記低酸素不足度膜を形成する工程とを有する
請求項１２に記載の半導体記憶装置の製造方法。
【請求項１４】
前記第４工程は、前記下部電極膜上に前記低酸素不足度膜を形成する工程と、前記低酸素不足度膜上に前記高酸素不足度膜を形成する工程とを有する
請求項１２に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧パルスの印加により、抵抗値が可逆的に変化する抵抗変化型の半導体記憶装置（不揮発性半導体記憶装置）に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴って、携帯情報機器や情報家電等の電子機器が、より一層高機能化している。これらの電子機器の高機能化に伴い、使用される半導体素子の微細化および高速化が急速に進んでいる。その中でも、フラッシュメモリに代表されるような大容量の不揮発性メモリの用途が急速に拡大している。更に、このフラッシュメモリに置き換わる次世代の新型不揮発性メモリとして、いわゆる抵抗変化素子を用いた抵抗変化型の不揮発性記憶素子の研究開発が進んでいる。ここで、抵抗変化素子とは、電圧パルス（電気的信号）を印加することによって抵抗値が可逆的に変化する性質を有する素子をいう。抵抗変化素子の抵抗値の夫々に情報を割り当てることにより、情報を不揮発的に記憶することが可能になる。
【０００３】
この抵抗変化素子の一例として、酸素含有率の異なる遷移金属酸化物を積層して抵抗変化層に用いた半導体記憶素子が開示されている（例えば、特許文献１参照）。この半導体記憶素子は、酸素含有率の異なる２つのタンタル酸化物層を積層して抵抗変化層に用いている。このような積層構造の抵抗変化層を有する抵抗変化素子の上下電極間に電圧パルスを印加することで、酸素含有率の高い抵抗変化層と、当該抵抗変化層に接触する電極との界面で、酸化・還元反応を選択的に発生させ、抵抗変化を安定化することが開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２００８／１４９４８４号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ここで、「酸素含有率」は、遷移金属酸化物を構成する総原子数に対する含有酸素原子数の比率で示される。これに対して、「酸素不足度」とは、それぞれの遷移金属酸化物において、その化学量論的な組成を有する酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。
【０００６】
上述した、酸素含有率の異なる２つのタンタル酸化物層を積層して構成された層を、抵抗変化層として直ちに機能させるためには、一般的に、製造後、初期に１度、初期ブレーク電圧を印加する初期ブレーク動作を行う必要がある。初期ブレーク電圧を印加すると、２つのタンタル酸化物層のうち、酸素含有率が大きく高い抵抗値を示すタンタル酸化物層の一部が局所的に短絡（初期ブレークで導電パスまたはフィラメントを形成）して、導電パスまたはフィラメント中で抵抗変化が生じる状態に遷移する。初期ブレーク電圧の電圧値は、一般的に、半導体記憶装置の通常動作時において抵抗変化層の抵抗状態を変化させるために印加する電圧パルスの電圧値より、大きい値となっている。
【０００７】
上述した従来の抵抗変化素子では、初期ブレーク電圧が大きくなり、また、初期ブレーク電圧が抵抗変化素子毎にばらつくという課題がある。従って、抵抗変化型素子に印加する初期ブレーク電圧の低電圧化と、初期ブレーク電圧のばらつきの抑制とを両立することが求められている。
【０００８】
そこで、本発明は、酸素不足度の異なる遷移金属酸化物層を積層して抵抗変化層に用いた不揮発性記憶素子に印加する初期ブレーク電圧を低電圧化し、かつ、そのばらつきを低減することを目的とする。
【課題を解決するための手段】
【０００９】
上記の課題を解決するために、本発明に係る半導体記憶装置は、前記基板と、前記基板上に形成された層間絶縁膜と、前記層間絶縁膜上に、表面の少なくとも一部が前記層間絶縁膜の上面から露出した状態で形成された配線と、前記層間絶縁膜の上面と前記配線の露出面との境界を跨いで形成された下部電極と、酸素不足型の第２遷移金属酸化物を用いて構成された低酸素不足度層と、前記第２遷移金属酸化物より酸素不足度が大きい第１遷移金属酸化物を用いて構成された高酸素不足度層とを、前記下部電極上に積層して構成された抵抗変化層と、前記抵抗変化層上に形成された上部電極とを備え、前記層間絶縁膜の前記上面と前記配線の前記露出面との境界には、段差が形成され、前記抵抗変化層の前記低酸素不足度層は、前記境界の形状に沿って形成されることで、断面視における段差部を有する。
【発明の効果】
【００１０】
本発明に係る半導体記憶装置は、配線の露出面と層間絶縁膜の表面との境界に段差を形成し、境界を跨いだ状態で、下部電極、上部電極及び抵抗変化層で構成される抵抗変化素子を積層することにより、抵抗変化層を構成する低酸素不足度層に、断面視における段差部を形成する。当該段差部により、低酸素不足度層に、局所的に薄膜化もしくは屈曲した部位が形成されるので、初期ブレーク電圧を低電圧化することが可能になる。さらに、本発明において、低酸素不足度層の段差部の形状は、比較的安定して作成できることから、素子間のばらつきを低減できる。
【図面の簡単な説明】
【００１１】
【図１Ａ】図１Ａは、本発明の実施の形態１における半導体記憶装置の構成例を示す平面図である。
【図１Ｂ】図１Ｂは、本発明の実施の形態１における半導体記憶装置の構成例を示す断面図である。
【図２Ａ】図２Ａは、本発明の実施の形態１における半導体記憶装置の製造方法のうち、第１層間絶縁膜及び第１配線を形成する工程を示す断面図である。
【図２Ｂ】図２Ｂは、本発明の実施の形態１における半導体記憶装置の製造方法のうち、第１層間絶縁膜を選択的にパターニングする工程を示す断面図である。
【図２Ｃ】図２Ｃは、本発明の実施の形態１における半導体記憶装置の製造方法のうち、第１電極膜、高酸素不足度膜、低酸素不足度膜及び第２電極膜を形成する工程を示す断面図である。
【図２Ｄ】図２Ｄは、本発明の実施の形態１における半導体記憶装置の製造方法のうち、抵抗変化素子を形成する工程を示す断面図である。
【図２Ｅ】図２Ｅは、実施の形態１において、第２層間絶縁膜を形成する工程を示す断面図である。
【図２Ｆ】図２Ｆは、実施の形態１において、コンタクトプラグを形成する工程を示す断面図である。
【図２Ｇ】図２Ｇは、実施の形態１において、第２配線を形成する工程を示す断面図である。
【図３Ａ】図３Ａは、本発明に係る半導体記憶装置の実施の形態１の変形例１において、第１配線と抵抗変化素子の位置関係の他の一例を示す概略ブロック図である。
【図３Ｂ】図３Ｂは、本発明に係る半導体記憶装置の実施の形態１の変形例２において、第１配線と抵抗変化素子の位置関係の他の一例を示す概略ブロック図である。
【図３Ｃ】図３Ｃは、本発明に係る半導体記憶装置の実施の形態１の変形例３において、第１配線と抵抗変化素子の位置関係の他の一例を示す概略ブロック図である。
【図４Ａ】図４Ａは、本発明の実施の形態２における半導体記憶装置の構成例を示す平面図である。
【図４Ｂ】図４Ｂは、本発明の実施の形態２における半導体記憶装置の構成例を示す断面図である。
【図５Ａ】図５Ａは、本発明の実施の形態３における半導体記憶装置の構成例を示す平面図である。
【図５Ｂ】図５Ｂは、本発明の実施の形態３における半導体記憶装置の構成例を示す断面図である。
【図６Ａ】図６Ａは、本発明の実施の形態３における半導体記憶装置の製造方法のうち、第１層間絶縁膜及び第１配線を形成する工程を示す断面図である。
【図６Ｂ】図６Ｂは、本発明の実施の形態３における半導体記憶装置の製造方法のうち、第３層間絶縁膜を形成する工程を示す断面図である。
【図６Ｃ】図６Ｃの（ａ）は、本発明の実施の形態３における半導体記憶装置の製造方法のうち、ＴＥＯＳ膜を選択的にパターニングする工程を示す断面図であり、図６Ｃの（ｂ）は、本発明の実施の形態３における半導体記憶装置の製造方法のうち、ＴＥＯＳ膜を選択的にパターニングする工程を示す上面視図である。
【図６Ｄ】図６Ｄは、本発明の実施の形態３における半導体記憶装置の製造方法のうち、第１電極膜、高酸素不足度膜、低酸素不足度膜及び第２電極膜を形成する工程を示す断面図である。
【図６Ｅ】図６Ｅは、本発明の実施の形態３における半導体記憶装置の製造方法のうち、抵抗変化素子を形成する工程を示す断面図である。
【図７Ａ】図７Ａは、本発明の実施の形態３の変形例における半導体記憶装置の構成例を示す平面図である。
【図７Ｂ】図７Ｂは、本発明の実施の形態３の変形例における半導体記憶装置の構成例を示す断面図である。
【図８】図８の（ａ）は、本発明の実施の形態３の変形例における半導体記憶装置の製造方法のうち、ＴＥＯＳ膜を選択的にパターニングする工程を示す断面図であり、図８の（ｂ）は、本発明の実施の形態３の変形例における半導体記憶装置の製造方法のうち、ＴＥＯＳ膜を選択的にパターニングする工程を示す上面視図である。
【図９】図９は、従来の第１の半導体記憶装置の構成例を示す断面図である。
【図１０】図１０は、従来の第２の半導体記憶装置の構成例を示す断面図である。
【図１１Ａ】図１１Ａは、従来の第１及び第２の半導体記憶装置のＳＥＭ像による断面図である。
【図１１Ｂ】図１１Ｂは、従来の第１及び第２の半導体記憶装置のＳＥＭ像による断面図である。
【図１２】図１２は、従来の第１及び第２の半導体記憶装置の初期ブレーク電圧のばらつきを示すグラフである。
【発明を実施するための形態】
【００１２】
（用語の説明等）
本発明の実施形態において、「段差部」とは、断面視における屈曲形状を示している。「直線部」は、平面視における直線形状を示し、「曲部」は、平面視における非直線形状を示し、角や円弧等の形状を含んでいる。
【００１３】
また、半導体記憶装置を構成する要素の形状の説明における「長方形」や「正方形」等は、一般的な長方形や正方形を指すだけでなく、通常の製造プロセスにおける角の丸みを含む形状も含むものとする。
【００１４】
「酸素含有率」は、遷移金属酸化物を構成する総原子数に対する含有酸素原子数の比率で示される。また、「酸素不足度」とは、それぞれの遷移金属酸化物において、その化学量論的な組成を有する酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。
【００１５】
「酸素不足型の遷移金属酸化物」とは、化学量論的な組成を有する遷移金属酸化物と比較して、酸素の含有量（原子比：総原子数に占める酸素原子数の割合）が少ない遷移金属酸化物をいう。
【００１６】
「化学量論的組成を有する遷移金属酸化物」とは、酸素不足度が０［％］の遷移金属酸化物を指す。例えば、タンタル酸化物の場合、絶縁体であるＴａ２Ｏ５を指す。尚、酸素不足型とすることで遷移金属酸化物は導電性を有するようになる。
【００１７】
より具体的には、遷移金属がタンタル（Ｔａ）の場合、遷移金属酸化物の化学量論的な酸化物の組成はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０［％］である。例えばＴａＯ１．５の組成の酸素不足型のタンタル酸化物の酸素不足度は、酸素不足度＝（２．５−１．５）／２．５＝４０［％］となる。これに対して、酸素含有率とは、上述したように、当該遷移金属酸化物を構成する総原子数に対する含有酸素原子数の比率で示される。Ｔａ２Ｏ５の酸素含有率は、総原子数に占める酸素原子数の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４［ａｔｍ％］となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４［ａｔｍ％］より小さいことになる。
【００１８】
（発明の経緯等）
以下、本発明の詳細を説明する前に、本発明者らが実験によって得た新たな知見について説明する。
【００１９】
図９及び図１０は、従来の抵抗変化型の半導体記憶装置の一例を模式的に示す断面図である。
【００２０】
図９に示すように、従来の抵抗変化素子を備える抵抗変化型の半導体記憶装置１０００は、基板１１００上に形成された第１の配線１１０１と、この第１の配線１１０１を被覆する第１の層間絶縁層１１０２と、第１の層間絶縁層１１０２を貫通して第１の配線１１０１に到達する第１のコンタクトホール１１０３の内部に埋め込み形成され、第１の配線１１０１と電気的に接続する第１のコンタクトプラグ１１０４とを備えている。
【００２１】
更に、半導体記憶装置１０００は、第１のコンタクトプラグ１１０４の露出した表面全体を被覆するように、第１の層間絶縁層１１０２上に形成された下部電極１１０５と、下部電極１１０５上に形成された抵抗変化層１１０６と、抵抗変化層１１０６上に形成された上部電極１１０７とを有する抵抗変化素子を備えている。
【００２２】
更に、半導体記憶装置１０００は、抵抗変化素子を被覆するように形成された第２の層間絶縁層１１０８と、第２の層間絶縁層１１０８を貫通して上部電極１１０７に到達する第２のコンタクトホール１１０９の内部に埋め込み形成され、上部電極１１０７と電気的に接続する第２のコンタクトプラグ１１１０と、第２のコンタクトプラグ１１１０と電気的に接続する第２の配線１１１１を備えている。
【００２３】
より詳しくは、抵抗変化層１１０６は、酸素不足型の第１遷移金属酸化物を用いて構成された第１の抵抗変化層１１０６ａ（高酸素不足度層）と、第１遷移金属酸化物より酸素不足度が小さい第２遷移金属酸化物で構成された第２の抵抗変化層１１０６ｂ（低酸素不足度層）との積層構造を有している。
【００２４】
このような構造の抵抗変化素子は、電圧パルスを印加すると、酸素不足度が小さく、より高い抵抗値を示す第２の抵抗変化層１１０６ｂに、ほとんどの電圧が印加されることになる。また、第２の抵抗変化層１１０６ｂと上部電極１１０７との界面近傍では、反応に寄与できる酸素も豊富に存在する。よって、上部電極１１０７と第２の抵抗変化層１１０６ｂとの界面で、選択的に酸化・還元の反応が起こり、安定に抵抗変化を実現することができる。
【００２５】
上記した酸素不足度の異なる２つの遷移金属酸化物の積層構造を抵抗変化層として機能させるためには、製造後、初期に１度、初期ブレーク電圧を印加する初期ブレーク動作を行う必要がある。初期ブレーク電圧を印加すると、２つの遷移金属酸化物のうち、酸素不足度が小さく高い抵抗値を示す第２遷移金属酸化物の一部が局所的に短絡（初期ブレーク）して、抵抗変化が生じる状態に遷移する。初期ブレーク電圧の電圧値は、一般的に、半導体記憶装置の通常動作時において抵抗変化層の抵抗状態を変化させるために印加する電圧パルスの電圧値より、大きい値となっている。
【００２６】
ここで、図９に示す半導体記憶装置１０００では、第１のコンタクトプラグ１１０４の上面と第１の層間絶縁層１１０２の上面は連続的ではなく、その不連続部にリセス（５〜５０［ｎｍ］）が発生している。このため、第１のコンタクトプラグ１１０４の上部に形成される下部電極１１０５、第１の抵抗変化層１１０６ａ、第２の抵抗変化層１１０６ｂ及び上部電極１１０７の表面にも、緩やかなリセスが生じている。当該リセスは、抵抗変化特性の素子間ばらつきを生じさせ、初期ブレーク電圧がばらつくという問題がある。
【００２７】
これに対し、図１０に示すように、下部電極１１０５の表面を平坦化してリセスを解消し、初期ブレーク電圧のばらつきを抑えた半導体記憶装置１００１がある。より具体的には、図１０に示す半導体記憶装置１００１は、下部電極１１０５が、第１のコンタクトプラグ１１０４の上部に発生したリセスの部分にも入り込んで形成され、下部電極１１０５の表面が平坦になっている。結果として、第１の層間絶縁層１１０２より第１のコンタクトプラグ１１０４上の下部電極１１０５の膜厚が厚くなっている。
【００２８】
図１０に示す抵抗変化型の半導体記憶装置１００１は、表面の平坦度が良好なことにより、抵抗変化層１１０６の形状及び膜厚のばらつきが抑制され、抵抗変化特性のばらつきを低減することができる。とりわけ、より薄膜で酸素不足度が小さく、高抵抗となる第２の抵抗変化層１１０６ｂの膜厚ばらつきが抑制され、初期ブレーク動作が安定することで、ビット毎のばらつきを大幅に低減し、大容量の半導体記憶装置（不揮発性メモリ）を実現することができる。
【００２９】
しかしながら、図１０に示す半導体記憶装置１００１では、初期ブレーク電圧がばらつくという課題は解消できるものの、初期ブレーク電圧が大きくなるという課題が生じる。
【００３０】
以下では、図１１および図１２を参照しながら、当該課題に対する新たな知見について説明するが、これは後述の本発明の実施形態を理解するための一助とするものである。したがって、本発明はこれらの図面およびその解説に限定されない。
【００３１】
図１１Ａは、図９に示す第１の従来例の半導体記憶装置１０００を実際に試作し、走査型電子顕微鏡（ＳＥＭ）で撮像した断面図である。図１１Ｂは、図１０に示す第２の従来例の半導体記憶装置１００１を実際に試作し、ＳＥＭで撮像した断面図である。
【００３２】
本実験では、半導体記憶装置１０００及び半導体記憶装置１００１のいずれも、第１のコンタクトプラグ１１０４は、材料としてタングステンを用いて形成した。
【００３３】
また、下部電極１１０５は、上面から、窒化タンタルを材料として用いた窒化タンタル層、窒化チタンアルミを材料として用いた窒化チタンアルミ層、窒化チタンを材料として用いた窒化チタン層の３つの層を積層して形成した（積層構造）。
【００３４】
また、抵抗変化層１１０６の第１の抵抗変化層１１０６ａは、酸素不足型（酸素欠損型）の第１遷移金属酸化物の一例としてのタンタル酸化物（ＴａＯｘ）で形成した。また、第２の抵抗変化層１１０６ｂは、第２遷移金属酸化物の一例としてのＴａ２Ｏ５(実際は十分高抵抗だが少し酸素が不足している場合がある)で形成した。
【００３５】
上部電極１１０７は、上部電極材料してイリジウムを用いて形成した。
【００３６】
第２のコンタクトプラグ１１１０は、材料としてタングステンを用いて形成した。
【００３７】
図１１Ａに示すように、半導体記憶装置１０００では、第１のコンタクトプラグ１１０４上にリセスが発生しており、それが下部電極１１０５の形状に影響し、下部電極１１０５の表面に約４０［ｎｍ］の凹みが発生している。同様に、下部電極１１０５の凹みが、その上部に形成された抵抗変化層１１０６に影響し、抵抗変化層１１０６は、中央部に凹みが発生している。これにより、抵抗変化層１１０６の中央部の膜厚が、他の部分と比較して、若干薄くなっている。特に、上部電極１１０７と下部電極１１０５との間に電圧を印加した場合に、実効的に電圧が印加されることとなる第２の抵抗変化層１１０６ｂは、数［ｎｍ］と薄いので、その形状及び膜厚ばらつきは、抵抗変化特性のばらつきに影響していた。
【００３８】
一方、図１１Ｂに示すように、半導体記憶装置１００１では、下部電極１１０５の表面が平坦になるように形成されている。このため、下部電極１１０５の上に形成された第１の抵抗変化層１１０６ａ及び第２の抵抗変化層１１０６ｂの表面も平坦な形状となり、膜厚ばらつきも極めて少なくなっている。
【００３９】
図１２は、上述の半導体記憶装置１０００及び半導体記憶装置１００１の初期ブレーク電圧を示したグラフである。より詳細には、このグラフは、抵抗変化素子と負荷抵抗５ｋ［Ω］を直列につないだ場合に要した初期ブレーク電圧を評価した結果を示している。グラフの縦軸は、初期ブレーク電圧［Ｖ］を示し、グラフの横軸の“１”は半導体記憶装置１０００を、“２”は半導体記憶装置１００１を示している。
【００４０】
図１２からわかるように、半導体記憶装置１０００は、初期ブレーク電圧が２〜６［Ｖ］（平均値約５［Ｖ］）となっており、半導体記憶装置１００１は、初期ブレーク電圧が５．５〜６．５［Ｖ］（平均値約６［Ｖ］）となっている。即ち、半導体記憶装置１０００は、半導体記憶装置１００１に比べて、大きいばらつきが見られる。これは、リセスが発生し、そのリセス量がばらつくこと（０〜５０［ｎｍ］）により、第２の抵抗変化層１１０６ｂの膜厚が、薄膜化あるいは局所的に短絡する方向へばらつくことを示唆している。
【００４１】
一方、半導体記憶装置１００１では、半導体記憶装置１０００に比べ、初期ブレーク電圧のばらつきは抑制される。しかし、半導体記憶装置１０００の平均値が約５［Ｖ］なのに対し、半導体記憶装置１００１の平均値は、約６［Ｖ］前後と高い。これは、リセス量がばらついても、第２の抵抗変化層１１０６ｂの膜厚に影響が出にくい構造を採用したために、膜厚のばらつきが抑制され、初期ブレーク電圧のばらつきが抑制されたものである。しかし、その一方で、局所的に薄膜化する部位、屈曲した部位が存在しなくなったために、すなわち初期ブレークしやすい箇所がなくなった故に、初期ブレーク電圧が高いものと考えられる。
【００４２】
本発明は、上記知見に基づいて着想され、完成されたものである。以下に、本発明の実施の形態について説明する。
【００４３】
（本発明に係る半導体記憶装置及びその製造方法の概要）
本発明に係る半導体記憶装置は、前記基板と、前記基板上に形成された層間絶縁膜と、前記層間絶縁膜上に、表面の少なくとも一部が前記層間絶縁膜の上面から露出した状態で形成された配線と、前記層間絶縁膜の上面と前記配線の露出面との境界を跨いで形成された下部電極と、酸素不足型の第２遷移金属酸化物を用いて構成された低酸素不足度層と、前記第２遷移金属酸化物より酸素不足度が大きい第１遷移金属酸化物を用いて構成された高酸素不足度層とを、前記下部電極上に積層して構成された抵抗変化層と、前記抵抗変化層上に形成された上部電極とを備え、前記層間絶縁膜の前記上面と前記配線の前記露出面との境界には、段差が形成され、前記抵抗変化層の前記低酸素不足度層は、前記境界の形状に沿って形成されることで、断面視における段差部を有する。
【００４４】
この構成により、低酸素不足度層に初期ブレークしやすい段差部を形成することにより、初期ブレーク電圧の低電圧化を図ることができる。また、段差部の形状は、層間絶縁膜と配線との境界で形成するので、意図的に制御することが容易であり、低酸素不足度層の段差部の形状を安定させることが可能になる。段差部の形状が安定することで、初期ブレーク電圧のばらつきを抑制可能になる。以上により、本発明にかかる半導体記憶装置では、初期ブレーク電圧の低電圧化と、そのばらつきの抑制を両立することができる。
【００４５】
更に、本発明に係る半導体記憶装置は、層間絶縁膜と配線との境界を利用して、低酸素不足度層に段差部を形成するので、当該段差部を形成するための特別な工程を必要とせず、製造時のコストの増大を効果的に抑えることができる。
【００４６】
初期ブレーク電圧の低電圧化とばらつきの抑制を両立することが可能になることで、抵抗変化型の半導体記憶装置（メモリ）のさらなる微細化・大容量化を図ることができる。
【００４７】
さらに好ましくは、本発明に係る半導体記憶装置の一態様は、前記抵抗変化層の前記高酸素不足度層は、前記下部電極上に形成され、前記抵抗変化層の前記低酸素不足度層は、前記高酸素不足度層上に形成される。
【００４８】
このように構成すれば、製造時において、抵抗変化素子の素子形状のエッチング加工がしやすいため、抵抗変化素子の形状を安定させることが可能になる。エッチング加工がしやすいことにより、微細化に有利である。
【００４９】
さらに好ましくは、本発明に係る半導体記憶装置の一態様は、前記抵抗変化層の前記低酸素不足度層は、前記下部電極上に形成され、前記抵抗変化層の前記高酸素不足度層は、前記低酸素不足度上に形成される。
【００５０】
このように構成すれば、低酸素不足度層が下部電極に近い位置に形成されるので、低酸素不足度層の段差部が、層間絶縁膜と配線との境界に形成される段差のより近くに形成されるようになる。即ち、段差部における角の部分の曲率は、より小さくなるので、電界が集中しやすくなり、初期ブレーク電圧の低電圧化を図ることが可能になる。さらに、段差部における角の部分の曲率のばらつきが低減されるので、初期ブレーク電圧のそのばらつきをより効果的に抑制することが可能になる。また、段差部を低酸素不足度層の中央に位置するように形成することがより容易になる。
【００５１】
さらに好ましくは、本発明に係る半導体記憶装置の一態様は、前記下部電極は、前記層間絶縁膜の前記上面と前記配線の前記露出面との前記境界の一部を跨いで形成される。
【００５２】
さらに好ましくは、本発明に係る半導体記憶装置の一態様は、前記配線の前記露出面の全面が、前記層間絶縁膜の前記上面より上側となるように形成される。
【００５３】
さらに好ましくは、本発明に係る半導体記憶装置の一態様は、前記配線の前記露出面が、前記層間絶縁膜の前記上面より下側となるように形成され、且つ、前記層間絶縁膜は、前記配線の前記上面の一部を被覆するように形成される。
【００５４】
さらに好ましくは、本発明に係る半導体記憶装置の一態様は、前記低酸素不足度層の断面視における前記段差部が、平面視において直線形状である。
【００５５】
さらに好ましくは、本発明に係る半導体記憶装置の一態様は、前記低酸素不足度層の断面視における前記段差部が、平面視において曲部を持つ。
【００５６】
このように構成すれば、平面視における曲部は、電界が集中しやすいため、初期ブレーク電圧のさらなる低電圧化を図ることが可能になる。
【００５７】
さらに好ましくは、本発明に係る半導体記憶装置の一態様は、前記第１遷移金属酸化物及び前記第２遷移金属酸化物は、タンタル、ハフニウム、または、ジルコニウムを含む材料で構成される。
【００５８】
このように材料を選択することにより、抵抗変化現象をより安定的に発現させることができる。
【００５９】
さらに好ましくは、本発明に係る半導体記憶装置の一態様は、前記第２遷移金属酸化物は、絶縁体で構成される。
【００６０】
このように材料を選択することにより、抵抗変化現象を、さらに安定的に発現させることができる。
【００６１】
さらに好ましくは、本発明に係る半導体記憶装置の一態様は、前記下部電極及び前記上部電極のうち、前記低酸素不足度層に接して形成される電極は、白金、パラジウム、イリジウム、または、これらの混合物を含む材料で構成される。
【００６２】
このように材料を選択することにより、抵抗変化現象を、低酸素不足度層の近傍に限定的に発現させることができる。
【００６３】
本発明に係る半導体記憶装置の製造方法は、半導体基板上に層間絶縁膜を形成する第１工程と、前記層間絶縁膜上に、表面の少なくとも一部を前記層間絶縁膜の表面から露出させ、且つ、前記層間絶縁膜との境界に段差を有するように配線を形成する第２工程と、前記層間絶縁膜の上面と前記配線の露出面との境界を跨いだ状態で、下部電極膜を形成する第３工程と、前記下部電極膜上に、酸素不足型の第２遷移金属酸化物で構成された低酸素不足度膜と、前記第２遷移金属酸化物より酸素不足度が大きい第１遷移金属酸化物で構成された高酸素不足度膜とを、この順に或いは逆の順に積層して抵抗変化膜を形成する第４工程と、前記抵抗変化膜上に上部電極膜を形成する第５工程と、前記下部電極膜、前記抵抗変化膜及び前記上部電極膜を、前記段差に沿って形成された前記低酸素不足度膜の段差部を含む形状に加工する第６工程とを含む。
【００６４】
このように、第１工程及び第２工程において、配線と層間絶縁膜との境界に段差を形成し、当該段差を利用して、抵抗変化素子を形成するための第３工程〜第５工程を実行するので、特別な工程を必要とせずに、低酸素不足度層に段差部を形成できる。即ち、非常に高価なフォトマスクの追加等が必ずしも必要なくなることから、製造時におけるコスト増大を防止可能になる。また、低酸素不足度層に段差部を形成するので、初期ブレーク電圧の低電圧化を図ることができる。更に、段差を利用して、低酸素不足度層に段差部を形成するので、段差部の形状を意図的に制御することが容易になる。段差部の形状を安定させることができるため、初期ブレーク電圧の抵抗変化素子間のばらつきも抑制できる。以上より、初期ブレーク電圧の低電圧化とそのばらつきの抑制を両立することができる半導体記憶装置の製造方法を提供できる。
【００６５】
さらに好ましくは、本発明に係る半導体記憶装置の製造方法の一態様は、前記第４工程は、前記下部電極膜上に前記高酸素不足度膜を形成する工程と、前記高酸素不足度膜上に前記低酸素不足度膜を形成する工程とを有する。
【００６６】
さらに好ましくは、本発明に係る半導体記憶装置の製造方法の一態様は、前記第４工程は、前記下部電極膜上に前記低酸素不足度膜を形成する工程と、前記低酸素不足度膜上に前記高酸素不足度膜を形成する工程とを有する。
【００６７】
以下、本発明の実施の形態を、図面を用いて詳細に説明する。なお、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。本発明は、特許請求の範囲によって特定される。よって、以下の実施形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、本発明の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。
【００６８】
（実施の形態１）
本発明の実施の形態１に係る半導体記憶装置、及び、本発明の実施の形態１に係る半導体記憶装置の製造方法について、図１Ａ、図１Ｂ、図２Ａ〜図２Ｇを基に説明する。
【００６９】
（実施の形態１に係る半導体記憶装置の構成）
先ず、実施の形態１に係る半導体記憶装置の構成について説明する。ここで、図１Ａは、本発明の実施の形態１における半導体記憶装置９０の模式的な平面図（上面図）である。また、図１Ｂは、図１ＡのＸ−Ｘ’断面に対応する半導体記憶装置９０の断面図である。尚、図１Ａ及び図１Ｂは、説明のため、実際に構成される半導体記憶装置の形状寸法比とは異なった図となっている。
【００７０】
図１Ａ及び図１Ｂに示すように、半導体記憶装置９０は、基板Ｓと、基板Ｓの上に配置された第１層間絶縁膜１と、第１層間絶縁膜１の上に形成された第１配線５１と、第１層間絶縁膜１と第１配線５１との境界を跨いで形成され、第１配線５１と電気的に接続された抵抗変化素子７０と、第１配線５１および抵抗変化素子７０を被覆して形成された第２層間絶縁膜２と、第２層間絶縁膜２を貫通して抵抗変化素子７０と電気的に接続するプラグ４０と、第２層間絶縁膜２上に形成され、プラグ４０と電気的に接続する第２配線５２とを備えている。尚、本発明に係る半導体記憶装置は、実施の形態１では、第１層間絶縁膜１、第１配線５１及び抵抗変化素子７０で構成される。即ち、基板Ｓ、プラグ４０、第２層間絶縁膜２、第２配線５２は本発明の必須構成ではないが、より好ましい形態を構成するものとして説明する。
【００７１】
より詳細には、第１層間絶縁膜１は、本実施の形態１では、シリコン酸化物（ＳｉＯ２）、特に、プラズマＴＥＯＳ膜を主成分とする材料構成されている。尚、第１層間絶縁膜１の材料は、シリコン酸化物（ＳｉＯ２）に限られるものではない。第１層間絶縁膜１の材料は、例えば、フッ素含有酸化物（例えば、ＦＳＧ）やｌｏｗ−ｋ材料等、配線間の寄生容量が低減できる絶縁材料が好ましい。
【００７２】
本実施の形態１の第１配線５１は、平面視における形状が直線形状（長方形状）、断面視における形状が長方形状の角柱状に形成されている。より詳細には、本実施の形態１では、第１配線５１は、第１層間絶縁膜１の内部に一部が埋没するように形成されており、その表面（上面）の高さが、第１層間絶縁膜１の表面の高さとは一致しておらず、凸型に第１層間絶縁膜１の表面から突き出した状態に形成されている。これにより、第１配線５１の露出面と第１層間絶縁膜１の表面との境界には、５〜１００［ｎｍ］の段差１ａが形成されている。ここで、第１配線５１の露出面は、第１配線５１の表面のうち、第１層間絶縁膜１と接していない面を指している。
【００７３】
尚、段差１ａの大きさは、使用する半導体プロセスや、第１配線５１と低酸素不足度層２２との間に形成される層の厚さや数等に応じて、適切に設定する。第１配線５１は、本実施の形態１では、銅（Ｃｕ）である場合を想定して説明するが、アルミ（Ａｌ）や、アルミ合金（Ａｌ−Ｃｕ合金、Ｔｉ−Ａｌ−Ｎ合金等）等の配線材料で構成されていても良い。尚、本実施の形態１では、第１配線５１が、第１層間絶縁膜１の内部に一部が埋没するように形成されている場合を想定して説明したが、これに限るものではなく、第１層間絶縁膜１の内部に埋没する部分を有さない状態で、上部に形成しても良い。
【００７４】
本実施の形態１の抵抗変化素子７０は、第１電極１１（本実施の形態１では下部電極に相当）、高酸素不足度層２１、低酸素不足度層２２および第２電極１２（本実施の形態１では上部電極に相当）をこの順に積層して形成されている（積層構造）。抵抗変化素子７０は、平面視における形状において、一辺が２００〜５００［ｎｍ］の四角形状であり、上述した第１配線５１の露出面と第１層間絶縁膜１の表面との境界に形成された段差１ａを跨いで形成されている。
【００７５】
尚、本実施の形態１では、抵抗変化素子７０の平面視における形状が、正方形である場合について説明するが、これに限るものではない。抵抗変化素子７０の平面視における形状は、角が丸まった正方形、長方形、角が丸まった長方形、楕円、六角形等、任意である。
【００７６】
より詳細には、第１電極１１は、第１配線５１の露出面と第１層間絶縁膜１の表面との境界に形成された段差１ａを跨いで形成されており、当該段差１ａに応じた形状の段差部を有している。
【００７７】
図１Ａ、図１Ｂでは、第１配線５１の平面視における露出面の形状が、直線形状である。抵抗変化素子７０は、平面視において第１配線５１の直線形状が含まれるように、且つ、低酸素不足度層２２の段差部２２ａに当該直線形状を反映した部分が含まれるように、配置されている。すなわち、低酸素不足度層２２の断面視における段差部２２ａは、平面視において直線形状となっている。
【００７８】
また、第１電極１１は、膜厚が５〜１００［ｎｍ］であり、後述する第２電極１２を構成する第２電極材料より標準電極電位が低い第１電極材料で構成される。第１電極材料は、本実施の形態１では、タンタル窒化物（ＴａＮ）を想定している。尚、第１電極材料は、本実施の形態１では、タンタル窒化物を想定しているが、タンタル窒化物に限られるものではない。第１電極材料は、例えば、銅（Ｃｕ）、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）およびその窒化物から選ばれる少なくとも１種を含む金属が好ましい。
【００７９】
高酸素不足度層２１は、第１電極１１上に形成され、第１電極１１が有する段差部の形状に応じた段差部を有している。また、高酸素不足度層２１は、膜厚が２０〜１００［ｎｍ］であり、タンタル酸化物（ＴａＯｘ、ｘはタンタル（Ｔａ）の原子数を１としたときの酸素（Ｏ）の原子数、好ましくは０＜ｘ＜２．５）を主成分とした酸素不足型の第１遷移金属酸化物で構成されている。
【００８０】
低酸素不足度層２２は、高酸素不足度層２１の上に形成され、高酸素不足度層２１が有する段差部の形状に応じた段差部２２ａを有している。即ち、低酸素不足度層２２の段差部２２ａは、第１配線５１の露出面と第１層間絶縁膜１の表面との境界に形成された段差１ａに応じた形状を備えている。低酸素不足度層２２は、初期ブレークを容易にするために、膜厚を１〜１０［ｎｍ］にすることが好ましい。また、低酸素不足度層２２は、タンタル酸化物（ＴａＯｙ、ｙはタンタル（Ｔａ）の原子数を１としたときの酸素（Ｏ）の原子数、好ましくはｘ＜ｙ）を主成分とした酸素不足型の第２遷移金属酸化物で構成されている。
【００８１】
ここで、高酸素不足度層２１を形成する第１遷移金属酸化物の酸素含有率は、低酸素不足度層２２を形成する第２遷移金属酸化物の酸素含有率より低い。抵抗変化素子として安定した動作を実現するためには、ＴａＯｘが０．８≦ｘ≦１．９を満たし、ＴａＯｙが２．１≦ｙを満たすことがより好ましい。低酸素不足度層２２としてＴａ２Ｏ５を用いても良い。Ｔａ２Ｏ５は絶縁体である。
【００８２】
第２電極１２は、膜厚が５〜１００［ｎｍ］であり、高酸素不足度層２１および低酸素不足度層２２を構成する金属より標準電極電位が高い材料で構成される。第２電極１２の電極材料としては、例えば、白金（Ｐｔ）やイリジウム（Ｉｒ）、パラジウム（Ｐｄ）等の貴金属を用いることが好ましいが、これらの混合物であってもよい。尚、第２電極１２は、本実施形態では、低酸素不足度層２２の段差部２２ａに応じた形状の段差部が形成されているが、表面を平坦化しても良い。
【００８３】
尚、第１電極１１、第２電極１２、高酸素不足度層２１および低酸素不足度層２２が上記の標準電極電位の関係を満たすことにより、第２電極１２近傍の高酸素不足度層２１および低酸素不足度層２２において、抵抗変化現象を選択的に発現させることができる。
【００８４】
第２層間絶縁膜２は、本実施の形態１では、シリコン酸化物（ＳｉＯ２）、特に、プラズマＴＥＯＳ膜を主成分とする材料構成されている。尚、第２層間絶縁膜２の材料は、第１層間絶縁膜１と同様に、シリコン酸化物（ＳｉＯ２）に限られるものではなく、フッ素含有酸化物（例えば、ＦＳＧ）やｌｏｗ−ｋ材料等、配線間の寄生容量が低減できる絶縁材料が好ましい。
【００８５】
プラグ４０は、直径５０〜３００［ｎｍ］の円柱状に形成され、タングステン（Ｗ）を主成分とした金属等のプラグ材料で構成される。より具体的には、プラグ４０は、本実施の形態１では、第２層間絶縁膜２に接し、密着層、拡散バリアとして機能するＴｉＮ／Ｔｉ層と、タングステンからなる主成分膜との２層で構成されている。
【００８６】
第２配線５２は、本実施の形態１では、銅（Ｃｕ）である場合を想定して説明するが、アルミ（Ａｌ）や、アルミ合金（Ａｌ−Ｃｕ合金、Ｔｉ−Ａｌ−Ｎ合金等）等の配線材料で構成されていても良い。
【００８７】
かかる構成によれば、低酸素不足度層２２に、第１配線５１の露出面と第１層間絶縁膜１の表面との境界に形成された段差１ａに応じた形状の段差部２２ａが形成されているので、段差部２２ａを起点にして、低い電圧でも初期ブレークさせることができる。また、段差部２２ａの形状は、第１配線５１の露出面と第１層間絶縁膜１の表面との境界に形成された段差１ａに応じた形状となることから、意図的に制御して形成することが可能になる。これによって、低酸素不足度層２２の段差部２２ａの形状を安定させることができ、初期ブレーク電圧の素子間ばらつきも抑制可能になる。以上より、初期ブレーク電圧の低電圧化と素子間のばらつきの抑制を両立することができ、メモリの微細化・大容量化が可能になる。
【００８８】
（実施の形態１に係る半導体記憶装置の製造方法）
次に、実施の形態１に係る半導体記憶装置９０の製造方法について説明する。ここで、図２Ａ〜図２Ｇは、図１に示す半導体記憶装置９０の製造方法を示す模式的な断面図である。
【００８９】
先ず、図２Ａに示すように、トランジスタや下層配線などが形成されている基板Ｓ上に、第１層間絶縁膜１および第１配線５１を形成する。
【００９０】
具体的には、本実施の形態１では、先ず、基板Ｓ上に、ＣＶＤ法（ＣｈｅｍｉｃａｌＶａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により、ＴＥＯＳ（オルトケイ酸テトラエチル）を原料としてシリコン酸化膜を、５００〜１０００［ｎｍ］の厚さに堆積させて、第１層間絶縁膜１を形成する（第１工程）。
【００９１】
引き続き、銅（Ｃｕ）を配線材料として用い、一般的なＣｕダマシン法により、第１層間絶縁膜１内に第１配線５１を埋め込み形成する（第２工程）。ここでは、Ｃｕ膜厚は２００［ｎｍ］、配線幅は約０．５［μｍ］とした。
【００９２】
次に、図２Ｂに示すように、第１層間絶縁膜１の表面を選択的にエッチングすることで、第１配線５１の表面が凸型に第１層間絶縁膜１の表面から突き出している形状を形成する。これにより、第１配線５１の露出面と第１層間絶縁膜１の表面との境界において、５〜１００［ｎｍ］の段差１ａが形成される。第１層間絶縁膜１の表面の選択的なエッチングには、一般的なドライエッチング法を用いた。エッチングガスとしては、フッ素系ガス（ＣＨＦ３やＣＦ４等）を用いることができる。
【００９３】
尚、本実施の形態１では、Ｃｕダマシン法及びエッチングにより第１配線５１を埋め込み形成したが、これに限るものではない。例えば、埋め込み形成せずに、スパッタ法により、配線材料を堆積し、所望のマスクとドライエッチングとを用いてパターニングすることにより、第１配線５１を形成するように構成しても良い。
【００９４】
次に、図２Ｃに示すように、ウェハ表面全体を覆うように、第１電極膜１１’、高酸素不足度膜２１’、低酸素不足度膜２２’および第２電極膜１２’をこの順に堆積させる。
【００９５】
より詳細には、スパッタ法により、例えば、タンタル窒化物（ＴａＮ）を、ウェハ平面全体を覆うように、且つ、５〜１００［ｎｍ］の厚さ、好適には、３０［ｎｍ］に堆積して、第１電極膜１１’を形成する（第３工程）。尚、ここでは、第１電極材料層１０５Ｍの堆積方法として、スパッタ法を用いて説明したが、ＣＶＤ法やＡＬＤ法（ＡｔｏｍｉｃＬａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）を用いても良い。
【００９６】
引き続き、スパッタリングにより、高酸素不足度膜２１’および低酸素不足度膜２２’をこの順に形成する（第４工程）。ここでは、低酸素不足度膜２２’の材料である第２遷移金属酸化物および高酸素不足度膜２１’の材料である第１遷移金属酸化物が、酸素不足型のタンタル酸化物である場合について説明する。
【００９７】
ここでは、タンタルターゲットをアルゴンと酸素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタ法で高酸素不足度膜２１’を形成した。その酸素含有率としては、５０〜６５［ａｔｍ％］、その抵抗率は２〜５０ｍ［Ωｃｍ］、膜厚は５０［ｎｍ］である。
【００９８】
さらに、タンタルターゲットを酸素ガス雰囲気中でスパッタリングする反応性スパッタ法で低酸素不足度膜２２’を形成した。その酸素含有率は、６７〜７１［ａｔｍ％］、その抵抗率は１０７ｍ［Ωｃｍ］以上、膜厚は６［ｎｍ］である。ここでは、反応性スパッタを用いて形成したが、タンタル酸化物ターゲットを酸素ガス雰囲気中でスパッタリングする反応性スパッタ法を用いてもよいし、酸素を含む雰囲気中でプラズマ酸化してもよい。
【００９９】
引き続き、スパッタ法により、第２電極材料としてのイリジウム（Ｉｒ）を５０［ｎｍ］堆積して、第２電極膜１２’を形成する（第５工程）。尚、第２電極材料としてのイリジウム（Ｉｒ）の標準電極電位は、第１電極材料としての窒化タンタル（ＴａＮ）の標準電極電位より大きい値となっている。
【０１００】
次に、図２Ｄに示すように、第１電極膜１１’、高酸素不足度膜２１’、低酸素不足度膜２２’および第２電極膜１２’を、低酸素不足度層２２に段差部２２ａが含まれるように、露光プロセスを用いてマスキングしてエッチングすることにより、第１電極１１、高酸素不足度層２１、低酸素不足度層２２および第２電極１２を形成する（第６工程）。これにより抵抗変化素子７０を形成する。尚、本実施の形態１では、抵抗変化素子７０の平面視における寸法および形状が、０．５［μｍ］×０．５［μｍ］の正方形となるように形成した。
【０１０１】
また、抵抗変化素子７０の平面視における位置は、図２Ｃに示す第１電極膜１１’の膜厚をＴ１、高酸素不足度膜２１’の膜厚をＴ２、低酸素不足度膜２２’の膜厚をＴ３とすると、平面視における段差部２２ａの第２電極１２に接する表面の位置は、段差１ａからおおよそ（Ｔ１＋Ｔ２＋Ｔ３）だけ横側（図２Ｃでは、第１層間絶縁膜１の表面と第１配線５１の露出面のうち、表面が低い側。ここでは、第１層間絶縁膜１側）に離れた位置となる。また、一般的な技術水準におけるリソグラフィーでは、レジストマスク形成時に±５０［ｎｍ］程度の位置ずれを考慮する必要がある。従って、低酸素不足度層２２に段差部２２ａを含むように抵抗変化素子７０を形成するためには、平面視において、段差１ａと、抵抗変化素子７０の段差１ａから第１層間絶縁膜１側へ向かう方向の端部との間の寸法ｄ１は、（Ｔ１＋Ｔ２＋Ｔ３＋５０）［ｎｍ］より大きくする必要がある。また、平面視において、段差１ａと、抵抗変化素子７０の段差１ａから第１配線５１側へ向かう方向の端部との間の寸法ｄ２は、リソグラフィー精度やエッチング精度などのプロセス精度を総合的に考慮して、第１電極１１と第１配線５１が電気的に接続される寸法になっていればよい。尚、本実施の形態１では、図１Ａ及び図１Ｂに示すように、抵抗変化素子７０の平面視における中心が、段差１ａに近接あるいは重なるように、寸法ｄ１及び寸法ｄ２を設定した。
【０１０２】
次に、図２Ｅに示すように、抵抗変化素子７０および第１配線５１の露出面を被覆するように絶縁層を形成した後、当該絶縁層の表面を平坦化することで、第２層間絶縁膜２を形成する。より詳細には、抵抗変化素子７０および第１配線５１上に、ＣＶＤ法により、ＴＥＯＳを原料としてシリコン酸化膜を５００〜１０００［ｎｍ］の厚さに堆積させ、化学的機械研磨法（ＣＭＰ法）により表面を平坦化する。
【０１０３】
次に、図２Ｆに示すように、所望のマスクを用いて第２層間絶縁膜２パターニングして、第２層間絶縁膜２を貫通して第２電極１２に到達するコンタクトホール４０ａを形成する。コンタクトホール４０ａは、直径５０〜３００［ｎｍ］の円柱状に形成される。
【０１０４】
次に、コンタクトホール４０ａ内に、コンタクトプラグ４０を形成する。具体的には、まず、コンタクトホール４０ａ内および第２層間絶縁膜２の上に、ＴｉＮ／Ｔｉ層をスパッタ法により５〜３０［ｎｍ］の厚さに成膜し、ＴｉＮ／Ｔｉ層の上に、主成分となるタングステンをＣＶＤ法により２００〜４００［ｎｍ］の厚さに成膜する。更に、ＣＭＰ法を用いてウェハ全面を平坦化研磨し、第２層間絶縁膜２上の不要なタングステンおよびＴｉＮ／Ｔｉ層を除去する。これにより、コンタクトホール４０ａの内部にプラグ４０を形成する。
【０１０５】
次に図２Ｇに示すように、第２配線５２を形成するが、これは図２Ａで示した第１配線５１と同様に、一般的なＣｕダマシン工程を用いて形成する。
【０１０６】
かかる製造方法とすることにより、第１配線５１と第１層間絶縁膜１とで形成した段差の形状を、低酸素不足度層２２に反映させて、段差部２２ａの形状を安定して形勢することが可能になる。更に、第１配線５１と第１層間絶縁膜１との境界の段差１ａは、例えば、選択的エッチングにより形成できるため、必ずしも非常に高価なフォトマスクの追加等を行う必要がなくなり、追加工数も少ないことから、製造時におけるコスト増大を防止可能になる。更に、上述した製造方法によれば、低酸素不足度層２２に段差部２２ａを形成することにより、初期ブレーク電圧を低減でき、且つ、段差部２２ａを安定した形状に作成できるので、素子間ばらつきを抑えることができる。これにより、メモリの微細化・大容量化を実現することができる。
【０１０７】
（本実施の形態１の変形例）
次に、半導体記憶装置９０の変形例について、図３Ａ〜図３Ｃを基に説明する。
【０１０８】
尚、上述した実施の形態１では、第１配線５１が、平面視における形状が直線形状（長方形状）に形成され、抵抗変化素子７０が、第１配線５１の長辺の一方と第１層間絶縁膜１との境界の一部を跨ぐように形成されている場合について説明したが、以下の変形例では、第１配線５１の形状、および、第１配線５１と抵抗変化素子７０との位置関係が異なる場合について説明する。
【０１０９】
ここで、図３Ａ〜図３Ｃは、平面視における第１配線５１の形状と抵抗変化素子７０との位置関係の他の例を模式的に示した図である。
【０１１０】
図３Ａでは、第１配線５１が単位セル毎に区切られ、平面視における露出面の形状が、長方形状となっている場合を示している。抵抗変化素子７０は、平面視において第１配線５１のいずれかの角と中心とが一致または近接し、且つ、低酸素不足度層２２の段差部２２ａに当該角の形状を反映した部分が含まれるように、配置されている。
【０１１１】
図３Ｂでは、第１配線５１の平面視における露出面の形状が、直線形状であり、且つ、直線形状の一部に長方形状の凹部が形成されている場合を示している。抵抗変化素子７０は、平面視において第１配線５１の凹部の角が含まれるように、且つ、低酸素不足度層２２の段差部２２ａに当該角の形状を反映した部分が含まれるように、配置されている。
【０１１２】
図３Ｃでは、第１配線５１の平面視における露出面の形状が、直線形状であり、且つ、直線形状の一部に長方形状の凸部が形成されている場合を示している。抵抗変化素子７０は、平面視において第１配線５１の凸部の角が含まれるように、且つ、低酸素不足度層２２の段差部２２ａに当該角の形状を反映した部分が含まれるように、配置されている。
【０１１３】
上述した図３Ａ〜図３Ｃのいずれにおいても、平面視において、段差１ａが角を有し、低酸素不足度層２２の段差部２２ａに当該角の形状を反映した部分（低酸素不足度層２２の角部）が形成される。すなわち、低酸素不足度層２２の断面視における段差部２２ａは、平面視において曲部を有している。
【０１１４】
低酸素不足度層２２の角部は、電界が集中しやすいことから、初期ブレーク電圧の低電圧化を図ることができる。
【０１１５】
（実施の形態２）
本発明の実施の形態２に係る半導体記憶装置、及び、本発明の実施の形態２に係る半導体記憶装置の製造方法について、図４Ａ、図４Ｂを基に説明する。
【０１１６】
本実施の形態２の半導体記憶装置９１が、本実施の形態１の半導体記憶装置９０と異なる点は、抵抗変化素子１７０を構成する第１電極１１１、高酸素不足度層１２１、低酸素不足度層１２２および第２電極１１２が、実施の形態１の半導体記憶装置９０の抵抗変化素子７０とは、順序が逆に積層されている点である。
【０１１７】
（実施の形態２に係る半導体記憶装置の構成）
先ず、本実施の形態２に係る半導体記憶装置９１の構成について説明する。ここで、図４Ａは、本発明の実施の形態２における半導体記憶装置９１の模式的な平面図（上面視図）である。また、図４Ｂは、図４ＡのＸ−Ｘ’断面に対応する半導体記憶装置９１の断面図である。図４Ａ及び図４Ｂにおいて、図２Ａ〜図２Ｇと同じ構成要素については同じ符号を用い、説明を省略する。これについては、以降の他の実施の形態においても同様である。
【０１１８】
図４Ａ及び図４Ｂに示すように、半導体記憶装置９１は、基板Ｓと、基板Ｓの上に配置された第１層間絶縁膜１と、第１層間絶縁膜１の上に形成された第１配線５１と、第１層間絶縁膜１の表面と第１配線５１の露出面との境界を跨いで形成され、第１配線５１と電気的に接続された抵抗変化素子７０と、第１配線５１および抵抗変化素子７０を被覆して形成された第２層間絶縁膜２と、第２層間絶縁膜２を貫通して抵抗変化素子７０と電気的に接続するプラグ４０と、第２層間絶縁膜２上に形成され、プラグ４０と電気的に接続する第２配線５２とを備えている。尚、本発明に係る半導体記憶装置は、実施の形態２では、実施の形態１と同様に、第１層間絶縁膜１、第１配線５１及び抵抗変化素子７０で構成される。即ち、基板Ｓ、プラグ４０、第２層間絶縁膜２、第２配線５２は本発明の必須構成ではないが、より好ましい形態を構成するものとして説明する。
【０１１９】
尚、第１層間絶縁膜１、第１配線５１、段差１ａ、第２層間絶縁膜２、プラグ４０及び第２配線５２の形状、材料及び配置等は、上記実施の形態１と同じである。
【０１２０】
実施の形態２における抵抗変化素子１７０は、第２電極１１２（本実施の形態２では下部電極に相当）、低酸素不足度層１２２、高酸素不足度層１２１および第１電極１１１（本実施の形態２では上部電極に相当）をこの順に積層して形成されている。抵抗変化素子１７０は、実施の形態１の抵抗変化素子７０と同様に、平面視における形状が、２００〜５００［ｎｍ□］であり、第１配線５１の露出面と第１層間絶縁膜１の表面との境界に形成された段差１ａを跨いで形成されている。
【０１２１】
また、本実施の形態２の第２電極１１２、低酸素不足度層１２２、高酸素不足度層１２１および第１電極１１１は、段差１ａの影響を受けて形成される段差部の位置が、積層順序に応じて異なるものの、その膜厚及び材料は、実施の形態１の第２電極１２、低酸素不足度層２２、高酸素不足度層２１および第１電極１１と同じである。
【０１２２】
半導体記憶装置９１において、低酸素不足度層１２２の段差部１２２ａは、第２電極１１２のみを介して、段差１ａの近くに形成される。このため、低酸素不足度層１２２の段差部１２２ａは、段差１ａの形状を精度良く反映した状態で形成できる。また、段差１ａと段差部１２２ａとの間の距離も短くでき、製造時における段差部１２２ａの形成位置の制御がより容易になる。
【０１２３】
（実施の形態２に係る半導体記憶装置の製造方法）
次に、実施の形態２に係る半導体記憶装置９１の製造方法について説明する。尚、実施の形態１と同じ部分については、詳細な説明は適宜省略する。
【０１２４】
具体的には、先ず、第１層間絶縁膜１を形成する第１工程、第１層間絶縁膜１内に第１配線５１を埋め込み形成する第２工程を実行する。尚、第１工程及び第２工程は、本実施の形態１における第１工程及び第２工程と同じである。
【０１２５】
引き続き、ウェハ表面全体を覆うように、第２電極膜、低酸素不足度膜、高酸素不足度膜および第１電極膜をこの順に堆積させる。
【０１２６】
より詳細には、スパッタ法により、第２電極材料としてのイリジウム（Ｉｒ）を５０［ｎｍ］堆積して、第２電極膜を形成する（第３工程）。引き続き、スパッタリングにより、低酸素不足度膜および高酸素不足度膜をこの順に形成する（第４工程）。スパッタリング装置の設定は、実施の形態１と同じであるが、低酸素不足度膜および高酸素不足度膜の積層順が逆になっているため、酸素分圧比は、７［％］から１［％］に変化させる。更に、スパッタ法により、例えば、タンタル窒化物（ＴａＮ）を、ウェハ平面全体を覆うように、且つ、５〜１００［ｎｍ］の厚さに堆積して、第１電極膜を形成する（第５工程）。
【０１２７】
引き続き、第２電極膜、低酸素不足度膜、高酸素不足度膜および第１電極膜を、低酸素不足度層１２２に段差部１２２ａが含まれるように、露光プロセスを用いてマスキングしてエッチングすることにより、第１電極１１１、高酸素不足度層１２１、低酸素不足度層１２２および第２電極１１２を形成して、抵抗変化素子１７０を形成する（第６工程）。尚、本実施の形態２では、実施の形態１と同様に、抵抗変化素子１７０の平面視における寸法および形状が、０．５［μｍ］×０．５［μｍ］の正方形となるように形成した。
【０１２８】
抵抗変化素子１７０の平面視における位置は、第２電極膜の膜厚をＴ４、低酸素不足度膜の膜厚をＴ３とすると、平面視における段差部２２ａの第２電極１１２に接する表面の位置は、段差１ａからおおよそ（Ｔ４＋Ｔ３）だけ第１層間絶縁膜１側に離れた位置となる。また、一般的な技術水準におけるリソグラフィーの位置ずれを考慮すると、低酸素不足度層１２２に段差部１２２ａを含むように抵抗変化素子１７０を形成するためには、平面視において、段差１ａと、抵抗変化素子１７０の段差１ａから第１層間絶縁膜１側へ向かう方向の端部との間の寸法ｄ３は、（Ｔ４＋Ｔ３＋５０）［ｎｍ］より大きくする必要がある。また、平面視において、段差１ａと、抵抗変化素子１７０の段差１ａから第１配線５１側へ向かう方向の端部との間の寸法ｄ４は、リソグラフィー精度やエッチング精度などのプロセス精度を総合的に考慮して、第２電極１１２と第１配線５１が電気的に接続される寸法になっていればよい。尚、本実施の形態１では、図４Ａ及び図４Ｂに示すように、抵抗変化素子１７０の平面視における中心が、段差１ａに近接あるいは重なるように、寸法ｄ３及び寸法ｄ４を設定した。尚、本実施の形態における抵抗変化素子１７０の平面視における形状は、正方形に限定されない。
【０１２９】
引き続き、第２層間絶縁膜２を形成する工程と、コンタクトプラグ４０を形成する工程と、第２配線５２を形成する工程とを実行する。尚、これらの工程は、上記実施の形態１と同じである。
【０１３０】
尚、上述した実施の形態２においても、実施の形態１の変形例と同様に、第１配線５１の平面視における露出面の形状が角を備える形状である場合には、当該角を含む位置に抵抗変化素子１７０を配置すれば、初期ブレーク電圧の更なる低電圧化を図ることが可能になる。
【０１３１】
（実施の形態３）
本発明の実施の形態２に係る半導体記憶装置、及び、本発明の実施の形態２に係る半導体記憶装置の製造方法について、図５Ａ、図５Ｂ、図６Ａ〜図６Ｅを基に説明する。
【０１３２】
本実施の形態３の半導体記憶装置９２が、実施の形態１の半導体記憶装置９０と及び実施の形態２の半導体記憶装置９１と異なる点は、第１配線５１と第１層間絶縁膜１の構成が異なる点である。より詳細には、実施の形態１の半導体記憶装置９０及び実施の形態２の半導体記憶装置９１では、第１配線５１の表面が第１層間絶縁膜１の表面より高くなるように形成されていたが、本実施の形態３では、第１配線５１の表面が第１層間絶縁膜１の表面より低くなるように形成されている。
【０１３３】
（実施の形態３に係る半導体記憶装置の構成）
先ず、本実施の形態３に係る半導体記憶装置９２の構成について説明する。ここで、図５Ａは、本発明の実施の形態３における半導体記憶装置９２の模式的な平面図である。また、図５Ｂは、図５ＡのＸ−Ｘ’断面に対応する半導体記憶装置９２の断面図である。
【０１３４】
図５Ａ及び図５Ｂに示すように、半導体記憶装置９２は、基板Ｓと、基板Ｓの上に配置された第１層間絶縁膜１と、表面の高さが第１層間絶縁膜１の表面より低くなるように形成された第１配線５１と、第１層間絶縁膜１の表面と第１配線５１の露出面との境界を跨いで形成され、第１配線５１と電気的に接続された抵抗変化素子２７０と、第１配線５１および抵抗変化素子２７０を被覆して形成された第２層間絶縁膜２と、第２層間絶縁膜２を貫通して抵抗変化素子２７０と電気的に接続するプラグ４０と、第２層間絶縁膜２上に形成され、プラグ４０と電気的に接続する第２配線５２とを備えている。
【０１３５】
尚、本発明に係る半導体記憶装置は、実施の形態３では、実施の形態１及び実施の形態２と同様に、第１層間絶縁膜１、第１配線５１及び抵抗変化素子２７０で構成される。即ち、基板Ｓ、プラグ４０、第２層間絶縁膜２、第２配線５２は本発明の必須構成ではないが、より好ましい形態を構成するものとして説明する。
【０１３６】
尚、第２層間絶縁膜２、プラグ４０及び第２配線５２の形状、材料及び配置等は、上記実施の形態１及び実施の形態２と同じである。また、本実施の形態３では、抵抗変化素子２７０の構造（積層順）、膜厚、材料及び配置等は、上記実施の形態１の抵抗変化素子７０と同じである場合を想定して説明するが、上記実施の形態２の抵抗変化素子１７０と同じであっても良い。
【０１３７】
本実施の形態３の第１層間絶縁膜１は、第３層間絶縁膜３と第４層間絶縁膜４の２層で構成されている。第３層間絶縁膜３は、表面の高さが、第３層間絶縁膜３に埋め込み形成された第１配線５１の表面と同じ高さとなっている。第４層間絶縁膜４は、第３層間絶縁膜３及び第１配線５１の上に形成されており、第１配線５１の一部表面を露出するように、開口部が設けられている。即ち、図５Ｂに示すように、第１配線５１の一部は、第４層間絶縁膜４で被覆された状態となっている。ここで、第１配線５１の露出面は、第１配線５１の表面のうち、第３層間絶縁膜３および第４層間絶縁膜４に接していない面を指す。
【０１３８】
また、本実施の形態３では、第３層間絶縁膜３及び第４層間絶縁膜４は、実施の形態１及び実施の形態２の第１層間絶縁膜１と同様に、シリコン酸化物（ＳｉＯ２）、特に、プラズマＴＥＯＳ膜を主成分とする材料構成されている。尚、第３層間絶縁膜３及び第４層間絶縁膜４の材料は、実施の形態１及び実施の形態２と同様に、シリコン酸化物（ＳｉＯ２）に限られるものではない。第３層間絶縁膜３及び第４層間絶縁膜４の材料は、例えば、フッ素含有酸化物（例えば、ＦＳＧ）やｌｏｗ−ｋ材料等、配線間の寄生容量が低減できる絶縁材料が好ましい。
【０１３９】
かかる構成によれば、断面視における低酸素不足度層２２２の段差部２２２ａが、平面視において、第１配線５１の上に形成されるため、第１および第２の実施の形態で示した構成よりも、平面視における抵抗変化素子２７０と第１配線５１とが接する領域の面積を大きくすることが可能となる。これにより、平面視における、第１配線５１上にオーバーラップする抵抗変化素子２７０の面積を小さくすることができるようになり、大容量化を実現することが可能になる。
【０１４０】
（実施の形態３に係る半導体記憶装置の製造方法）
次に、実施の形態３に係る半導体記憶装置９２の製造方法について説明する。尚、実施の形態１と同じ部分については、詳細な説明は適宜省略する。ここで、図６Ａ、図６Ｂ、図６Ｃの（ａ）、図６Ｄ〜図６Ｅは、図５Ａ及び図５Ｂに示される半導体記憶装置９２の製造方法を示す模式的な断面図である。また、図６Ｃの（ｂ）は、図６Ｃの（ａ）に対応する平面図（上面図）である。これらを用いて、本実施の形態３の半導体記憶装置９２の要部の製造方法について説明する。なお、図６（ａ）の工程は、図２（ａ）と同様であるので、説明を省略する。また、図６（ｅ）以降の工程は、図２（ｅ）〜図２（ｇ）と同様であるので、説明を省略する。
【０１４１】
先ず、図６Ａに示すように、基板Ｓ上に、ＣＶＤ法により、ＴＥＯＳを原料としてシリコン酸化膜を、５００〜１０００［ｎｍ］の厚さに堆積させて、第３層間絶縁膜３を形成する（第１工程の一部）。
【０１４２】
引き続き、銅（Ｃｕ）を配線材料として用い、一般的なＣｕダマシン法により、第３層間絶縁膜３内に第１配線５１を埋め込み形成する（第２工程）。ここでは、実施の形態１及び実施の形態２と同様に、Ｃｕ膜厚は２００［ｎｍ］、配線幅は約０．５［μｍ］とした。
【０１４３】
引き続き、図６Ｂに示すように、第３層間絶縁膜３及び第１配線５１の表面を被覆するように、ＣＶＤ法により、第４層間絶縁膜４を構成するＴＥＯＳ膜４’を、５〜１００［ｎｍ］の厚さに堆積する。
【０１４４】
引き続き、図６Ｃの（ａ）に示すように、露光プロセスを用いてマスキングして、ＴＥＯＳ膜４’をエッチングすることにより、第１配線５１の上に、配線上窪み６１を形成する。これにより、第４層間絶縁膜４の表面と第１配線５１の露出面との境界に段差４ａが形成される。尚、ＴＥＯＳ膜４’のエッチングには、一般的なドライエッチング法を用いた。エッチングガスとしては、フッ素系ガス（ＣＨＦ３やＣＦ４等）を用いることができる。
【０１４５】
ここで、図６Ｃの（ｂ）に示すように、エッチング領域は、第１配線５１の延長方向（長手方向）に沿った溝形状となっている。本実施の形態３では、エッチング領域の溝幅は、４５０［ｎｍ］とした。尚、エッチング領域の溝幅は、プロセスや第１配線５１の幅、抵抗変化素子２７０の大きさ等を考慮して適切に設定することが好ましい。
【０１４６】
次に、図６Ｄに示すように、ウェハ表面全体を覆うように、第１電極膜２１１’、高酸素不足度膜２２１’、低酸素不足度膜２２２’および第２電極膜２１２’をこの順に堆積させる。尚、本実施の形態３において、第１電極膜２１１’を形成する第３工程、高酸素不足度膜２２１’及び低酸素不足度膜２２２’を形成する第４工程、第２電極膜２１２’を形成する第５工程は、実施の形態１の第３工程〜第５工程と同じである。
【０１４７】
尚、本実施の形態３では、抵抗変化素子２７０が実施の形態１の抵抗変化素子７０と同じである場合を想定しているが、抵抗変化素子２７０として、実施の形態２の抵抗変化素子１７０を用いる場合には、上述した図６Ｄの工程に代えて、実施の形態２の第３工程〜第５工程を実行する。
【０１４８】
次に、図６Ｅに示すように、第１電極膜２１１’、高酸素不足度膜２２１’、低酸素不足度膜２２２’および第２電極膜２１２’を、低酸素不足度層２２２に段差部２２２ａが含まれるように、露光プロセスを用いてマスキングしてエッチングすることにより、第１電極２１１、高酸素不足度層２２１、低酸素不足度層２２２および第２電極２１２を形成する（第６工程）。これにより抵抗変化素子２７０を形成する。このとき抵抗変化素子２７０は、低酸素不足度層２２２の段差部２２２ａを含むように形成される。尚、本実施の形態３では、実施の形態１及び実施の形態２と同様に、抵抗変化素子２７０の平面視における寸法および形状が、０．５［μｍ］×０．５［μｍ］の正方形となるように形成した。
【０１４９】
また、抵抗変化素子２７０の平面視における位置は、図６Ｄに示す第１電極膜２１１’の膜厚をＴ１、高酸素不足度膜２２１’の膜厚をＴ２、低酸素不足度膜２２２’の膜厚をＴ３とすると、平面視における段差部２２２ａの第２電極２１２に接する表面の位置は、段差４ａからおおよそ（Ｔ１＋Ｔ２＋Ｔ３）だけ第１配線５１側に離れた位置となる。また、一般的な技術水準におけるリソグラフィーの位置ずれを考慮すると、低酸素不足度層２２２に段差部２２２ａを含むように抵抗変化素子２７０を形成するためには、平面視において、段差４ａと、抵抗変化素子２７０の段差４ａから第１配線５１側へ向かう方向の端部との間の寸法ｄ５は、（Ｔ１＋Ｔ２＋Ｔ３＋５０）［ｎｍ］より大きくする必要がある。また、平面視において、段差４ａと、抵抗変化素子２７０の段差４ａから第１層間絶縁膜１側へ向かう方向の端部との間の寸法ｄ６は、リソグラフィー精度やエッチング精度などのプロセス精度を総合的に考慮して、第１電極２１１と第１配線５１が電気的に接続される寸法になっていればよい。また、本実施の形態３では、図５Ａ及び図５Ｂに示すように、抵抗変化素子２７０の平面視における中心が、段差４ａに近接あるいは重なるように、寸法ｄ５及び寸法ｄ６を設定した。尚、本実施の形態３における抵抗変化素子２７０の平面視における形状は、正方形に限定されない。例えば、角が丸まった正方形や、長方形、角が丸まった長方形、楕円、六角形等、任意である。
【０１５０】
図６Ｅに示す第６工程に引き続き、第２層間絶縁膜２を形成する工程と、コンタクトプラグ４０を形成する工程と、第２配線５２を形成する工程とを実行する。尚、これらの工程は、上記実施の形態１と同じである。
【０１５１】
（実施の形態３の変形例）
次に、半導体記憶装置９２の変形例について、図７Ａ及び図７Ｂを基に説明する。
【０１５２】
尚、上述した実施の形態３では、配線上窪み６１が直線形状である場合について説明したが、配線上窪み６１の形状はこれに限るものではない。
【０１５３】
ここで、図７Ａは、本実施の形態３の変形例における半導体記憶装置９３の模式的な平面図である。また、図７Ｂは、図７ＡのＸ−Ｘ’断面に対応する半導体記憶装置９３の模式的な断面図である。
【０１５４】
図７Ａ及び図７Ｂに示すように、本実施の形態３の変形例における配線上窪み６１の形状は、正方形となっている。
【０１５５】
かかる構成によれば、段差４ａが、平面視において、角を有するようになる。即ち、低酸素不足度層２２２の段差部２２２ａには、当該段差４ａの角の形状を反映した部分が形成される。これにより、低酸素不足度層２２２の角部は、電界が集中しやすいことから、図５Ａ、図５Ｂの構成に比べて、初期ブレーク電圧のさらなる低電圧化を図ることができる。
【０１５６】
（実施の形態３の変形例に係る半導体記憶装置の製造方法）
次に、本実施の形態３の変形例における半導体記憶装置９３の製造方法について、図８を基に説明する。尚、本実施の形態３の変形例では、配線上窪み６１を形成する工程以外の工程は、本実施の形態３における製造工程と同じである。本実施の形態３と同じ工程については、説明を省略する。
【０１５７】
ここで、図８の（ａ）は、図７に示す半導体記憶装置９３の製造方法を示す模式的な断面図である。また、図８の（ｂ）は、図８の（ａ）に対応する平面図（上面図）である。
【０１５８】
図８の（ｂ）に示すように、ＴＥＯＳ膜４’に対するエッチング領域は、平面視における形状が、正方形状であり、平面視における位置が、第１配線５１の表面を露出する位置に配置されている。エッチング領域の平面視における寸法は、一辺が４００［ｎｍ］の四角形状とした。なお、エッチング領域は、平面視において、全領域が第１配線５１の上である必要はない。この場合においても、抵抗変化素子２７０は、エッチング領域の境界のうち、第４層間絶縁膜４（第１層間絶縁膜１）の表面と、第１配線５１の露出面との境界の上に位置するように形成する。
【０１５９】
また、エッチング領域の平面視における形状は、正方形に限定されない。エッチング領域の平面視における形状は、角が丸まった正方形、長方形、角が丸まった長方形、楕円、多角形等であっても良い。尚、段差４ａが平面視において角を含む形状であり、低酸素不足度層２２２の段差部２２２ａに、当該段差４ａの角の形状を反映した部分が形成されるように構成すれば、実施の形態３の構成と同様に、図５Ａ、図５Ｂの構成に比べて、初期ブレーク電圧のさらなる低電圧化を図ることができる。
【０１６０】
（実施の形態１〜実施の形態３の変形例）
上記実施の形態１〜実施の形態３では、低酸素不足度層を構成する第２遷移金属酸化物及び高酸素不足度層を構成する第１遷移金属酸化物として、タンタル酸化物を用いる場合を想定して説明したが、ハフニウム酸化物やジルコニウム酸化物等、他の遷移金属酸化物を用いてもよい。
【０１６１】
ハフニウム酸化物を用いる場合は、第２遷移金属酸化物の組成をＨｆＯｙとし、第１遷移金属酸化物の組成をＨｆＯｘとすると、０．９≦ｘ≦１．６、１．８＜ｙ＜２．０を充足するのが好適である。
【０１６２】
この場合において、ハフニウム酸化物を用いた高酸素不足度層は、例えば、Ｈｆターゲットを用い、アルゴンガス及び酸素ガス中でスパッタリングする反応性スパッタリング法で生成できる。高酸素不足度層の酸素含有率は、上述したタンタル酸化物の場合と同様、反応性スパッタ中のアルゴンガスに対する酸素ガスの流量比を変えることにより容易に調整することができる。なお、基板温度は特に加熱することなく室温とすることができる。
【０１６３】
ハフニウム酸化物を用いた低酸素不足度層は、例えば、アルゴンガスと酸素ガスのプラズマに、高酸素不足度層の表面を暴露することにより形成できる。低酸素不足度層の膜厚は、アルゴンガスと酸素ガスのプラズマへの暴露時間により容易に調整することができる。低酸素不足度層の膜厚は３［ｎｍ］以上、４［ｎｍ］以下であることが好ましい。
【０１６４】
また、ジルコニウム酸化物を用いる場合は、第２遷移金属酸化物の組成をＺｒＯｙとし、第１遷移金属酸化物の組成をＺｒＯｘとすると、０．９≦ｘ≦１．４、１．９＜ｙ＜２．０を充足するのが好適である。
【０１６５】
この場合において、ジルコニウム酸化物を用いた高酸素不足度層は、例えば、Ｚｒターゲットを用い、アルゴンガス及び酸素ガス中でスパッタリングする反応性スパッタリング法で生成できる。高酸素不足度層の酸素含有率は、上述したタンタル酸化物の場合と同様、反応性スパッタ中のアルゴンガスに対する酸素ガスの流量比を変えることにより容易に調整することができる。なお、基板温度は特に加熱することなく室温とすることができる。
【０１６６】
ジルコニウム酸化物を用いた低酸素不足度層は、例えば、アルゴンガスと酸素ガスのプラズマに高酸素不足度層の表面を暴露することにより形成できる。低酸素不足度層の膜厚は、アルゴンガスと酸素ガスのプラズマへの暴露時間により容易に調整することができる。低酸素不足度層の膜厚は１［ｎｍ］以上、５［ｎｍ］以下であることが好ましい。
【０１６７】
なお、上述したハフニウム酸化物層及びジルコニウム酸化物層は、スパッタリングに変えて、ＣＶＤ法やＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いても形成できる。
【０１６８】
さらに、高酸素不足度層及び低酸素不足度層には、抵抗変化を発現する主たる抵抗変化層として、タンタル、ハフニウム、ジルコニウム等の酸化物層が含まれていればよく、これ以外に例えば微量の他元素が含まれていても構わない。抵抗値の微調整等で、他元素を少量、意図的に含めることも可能であり、このような場合も本発明の範囲に含まれるものである。例えば、抵抗変化層に窒素を添加すれば、抵抗変化層の抵抗値が上がり、抵抗変化の反応性を改善できる。
【０１６９】
したがって、酸素不足型の遷移金属酸化物Ｍを抵抗変化層に用いた抵抗変化素子について、抵抗変化層を、ＭＯｘで表される組成を有する酸素不足型の第１遷移金属酸化物を含む高酸素不足度層と、ＭＯｙ（但し、ｘ＜ｙ）で表される組成を有する酸素不足型の第２遷移金属酸化物を含む低酸素不足度層とを有した構成とした場合、高酸素不足度層および低酸素不足度層は、対応する組成の遷移金属酸化物のほかに、所定の不純物（例えば、抵抗値の調整のための添加物）を含むことを妨げない。
【０１７０】
また、スパッタリングにて抵抗膜を形成した際に、残留ガスや真空容器壁からのガス放出などにより、意図しない微量の元素が抵抗膜に混入することがあるが、このような微量の元素が抵抗膜に混入した場合も本発明の範囲に含まれることは当然である。
【０１７１】
また、第１遷移金属酸化物を構成する第１遷移金属と、第２遷移金属酸化物を構成する第２遷移金属とは、異なる遷移金属を用いてもよい。この場合、第２遷移金属酸化物は、第１遷移金属酸化物よりも酸素不足度が小さい、つまり抵抗が高い方が好ましい。
【０１７２】
このような構成とすることにより、第１電極と第２電極との間に印加された電圧は、第２遷移金属酸化物層により多く分配されることになり、その結果、第２遷移金属酸化物層中で発生する酸化還元反応をより起こしやすくすることができる。
【０１７３】
また、第１遷移金属と第２遷移金属とに互いに異なる材料を用いる場合、第２遷移金属の標準電極電位は、第１遷移金属の標準電極電位より小さい方が好ましい。抵抗変化現象は、抵抗が高い第２遷移金属酸化物層中に形成された微小なフィラメント（導電パス）中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられるからである。
【０１７４】
例えば、第１遷移金属酸化物に酸素不足型のタンタル酸化物を用い、第２遷移金属酸化物にチタン酸化物（ＴｉＯ２）を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝−１．６３［ｅＶ］）はタンタル（標準電極電位＝−０．６［ｅＶ］）より標準電極電位が低い材料である。
【０１７５】
標準電極電位は、その値が大きいほど酸化しにくい特性を表す。第２遷移金属酸化物に第１遷移金属酸化物より標準電極電位が小さい金属の酸化物を配置することにより、第２遷移金属酸化物層中でより酸化還元反応が発生しやすくなる。
【０１７６】
上記の各材料の積層構造の抵抗変化膜における抵抗変化現象は、いずれも抵抗が高い第２遷移金属酸化物層中に形成された微小なフィラメント中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられる。
【０１７７】
つまり、第２遷移金属酸化物層側の第２電極に、第１電極を基準にして正の電圧を印加したとき、抵抗変化層中の酸素イオンが第２遷移金属酸化物層側に引き寄せられて第２遷移金属酸化物層中に形成された微小なフィラメント中で酸化反応が発生して微小なフィラメントの抵抗が増大すると考えられる。
【０１７８】
逆に、第２遷移金属酸化物層側の第２電極に、第１電極を基準にして負の電圧を印加したとき、第２遷移金属酸化物層中の酸素イオンが第１遷移金属酸化物層側に押しやられて第２遷移金属酸化物層中に形成された微小なフィラメント中で還元反応が発生して微小なフィラメントの抵抗が減少すると考えられる。
【０１７９】
酸素不足度がより小さい第２遷移金属酸化物層に接続されている第２電極は、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）など、第２遷移金属酸化物を構成する第２遷移金属及び第１電極を構成する材料と比べて標準電極電位がより高い材料で構成する。このような構成とすることにより、第２電極と第２遷移金属酸化物層の界面近傍の第２遷移金属酸化物層中のフィラメントにおいて選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。
【０１８０】
以上、本発明に係る半導体記憶装置及びその製造方法について、実施形態に基づいて説明したが、本発明は、このような実施形態に限定されない。本発明の主旨を逸脱しない範囲で、当業者が思いつく各種変形を施したり、実施の形態における構成要素を任意に組み合わせたりして実現される抵抗変化型不揮発性素子及びその製造方法も、本発明に含まれる。
【産業上の利用可能性】
【０１８１】
本発明は、抵抗変化型の半導体記憶装置及びその製造方法を提供するものであり、初期ブレーク電圧をより低電圧化させ、素子間ばらつきを低減できる半導体記憶装置を実現することができるので、不揮発性半導体記憶装置を用いる種々の電子機器分野に有用である。
【符号の説明】
【０１８２】
Ｓ  基板
１  第１層間絶縁膜
１ａ、４ａ  段差
２  第２層間絶縁膜
３  第３層間絶縁膜
４  第４層間絶縁膜
４’  ＴＥＯＳ膜
１１、１１１、２１１  第１電極
１１’、２１１’  第１電極膜
１２、１１２、２１２  第２電極
１２’、２１２’  第２電極膜
２１、１２１、２２１  高酸素不足度層
２１’、２２１’  高酸素不足度膜
２２、１２２、２２２  低酸素不足度層
２２’、２２２’  低酸素不足度膜
２２ａ、１２２ａ、２２２ａ  段差部
４０  プラグ
４０ａ  コンタクトホール
５１  第１配線
５２  第２配線
６１  配線上窪み
７０、１７０、２７０  抵抗変化素子
９０、９１、９２、９３  半導体記憶装置
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１２】
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【図１１Ａ】
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【図１１Ｂ】
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