(57)【要約】【課題】酸化物半導体膜の低抵抗化を十分に行うことができ、歩留まりを向上させることができるトランジスタの作製方法を提供することである。【解決手段】表面の一部が露出された酸化物半導体膜と、ゲート絶縁膜と、ゲート電極と、少なくともゲート電極の側面に接するサイドウォール絶縁膜とを形成し、少なくとも酸化物半導体膜及びサイドウォール絶縁膜上に金属元素を含む膜を形成した後、窒素雰囲気下で加熱処理をして、金属元素を含む膜の酸化物半導体膜に接する領域を酸化し、酸化した領域を有する金属元素を含む膜を除去して、酸化物半導体膜の酸化した領域を有する金属元素を含む膜と接する領域を露出するトランジスタの作製方法である。【選択図】図１
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【特許請求の範囲】
【請求項１】
表面の一部が露出された酸化物半導体膜と、ゲート絶縁膜と、ゲート電極と、少なくとも前記ゲート電極の側面に接するサイドウォール絶縁膜とを形成し、
前記露出された酸化物半導体膜、前記ゲート電極及び前記サイドウォール絶縁膜上に金属元素を含む膜を形成した後、窒素雰囲気下で加熱処理をして、前記金属元素を含む膜の前記酸化物半導体膜に接する領域を酸化し、
前記酸化した領域を有する金属元素を含む膜を除去して、前記酸化物半導体膜の一部を露出することを特徴とする半導体装置の作製方法。
【請求項２】
表面の一部が露出された酸化物半導体膜と、ゲート絶縁膜と、ゲート電極と、少なくとも前記ゲート電極の側面に接するサイドウォール絶縁膜とを形成し、
前記露出された酸化物半導体膜、前記ゲート電極及び前記サイドウォール絶縁膜上に金属元素を含む膜を形成した後、窒素雰囲気下で加熱処理をして、前記金属元素を含む膜の前記酸化物半導体膜に接する領域を酸化し、
前記酸化した領域を有する金属元素を含む膜及び前記酸化物半導体膜のエッチングガス又はエッチャントに対するエッチング速度の違いを利用して、前記酸化した領域を有する金属元素を含む膜を除去することによって、前記酸化物半導体膜の前記表面の一部を露出することを特徴とする半導体装置の作製方法。
【請求項３】
請求項１又は請求項２において、
前記加熱処理は、前記酸化物半導体膜の前記金属元素を含む膜と接する領域に、前記金属元素を含む膜の元素が拡散し、前記領域が低抵抗化する温度で行うことを特徴とする半導体装置の作製方法。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記加熱処理は、窒素雰囲気下の代わりに希ガス雰囲気下又は減圧雰囲気下で行うことを特徴とする半導体装置の作製方法。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記サイドウォール絶縁膜は、窒化絶縁膜で形成することを特徴とする半導体装置の作製方法。
【請求項６】
請求項１乃至請求項５のいずれか一において、
前記露出した酸化物半導体膜と接するソース電極及びドレイン電極を形成することを特徴とする半導体装置の作製方法。
【請求項７】
請求項１乃至請求項６のいずれか一において、
前記ゲート電極をマスクし、前記酸化物半導体膜にドーパントを注入することを特徴とする半導体装置の作製方法。
【請求項８】
請求項７において、
前記ドーパントは、ホウ素、窒素、フッ素、アルミニウム、リン、ヒ素、インジウム、スズ、アンチモン及び希ガス元素から選ばれた一種以上であることを特徴とする半導体装置の作製方法。
【請求項９】
絶縁表面を有する基板上に酸化物半導体膜を形成し、
前記酸化物半導体膜上に酸素を含む絶縁膜を形成し、
前記酸素を含む絶縁膜上に絶縁性を有する第１の金属酸化膜を形成し、
前記第１の金属酸化膜上に、前記酸化物半導体膜と重畳するゲート電極を形成し、
前記ゲート電極をマスクとして、前記酸化物半導体膜にドーパントを注入し、
前記第１の金属酸化膜及び前記ゲート電極に接するサイドウォール絶縁膜を形成し、
前記酸素を含む絶縁膜の一部及び前記第１の金属酸化膜の一部を除去して、ドーパントが注入された酸化物半導体膜の一部を露出させると共にゲート絶縁膜を形成し、
少なくとも前記露出した酸化物半導体膜を覆う金属元素を含む膜を形成して、窒素雰囲気下で加熱処理をした後に前記金属元素を含む膜を除去し、
少なくとも前記金属元素を含む膜が除去された酸化物半導体膜を覆う、絶縁性を有する第２の金属酸化膜を形成することを特徴とする半導体装置の作製方法。
【請求項１０】
請求項９において、
前記第２の金属酸化膜上に層間絶縁膜を形成し、
前記第２の金属酸化膜及び前記層間絶縁膜に、前記金属元素を含む膜が除去された酸化物半導体膜に達する開口を形成し、
前記開口に、前記金属元素を含む膜が除去された酸化物半導体膜と接するソース電極及びドレイン電極を形成することを特徴とする半導体装置の作製方法。
【請求項１１】
請求項９又は請求項１０において、
前記酸素を含む絶縁膜を形成する前、及び、前記酸素を含む絶縁膜を形成した後の一方又は双方で加熱処理を行うことを特徴とする半導体装置の作製方法。
【請求項１２】
請求項９乃至請求項１１のいずれか一において、
前記第２の金属酸化膜を形成した後に加熱処理を行うことを特徴とする半導体装置の作製方法。
【請求項１３】
請求項９乃至請求項１２のいずれか一において、
前記金属元素を含む膜を形成して行う加熱処理は、前記ドーパントが注入された酸化物半導体膜の前記金属元素を含む膜と接する領域に、前記金属元素を含む膜の金属元素が拡散し、前記ドーパントが注入された酸化物半導体膜の前記サイドウォール絶縁膜と重畳する領域よりも低抵抗化する温度で行うことを特徴とする半導体装置の作製方法。
【請求項１４】
請求項９乃至請求項１３のいずれか一において、
前記加熱処理は、窒素雰囲気下の代わりに希ガス雰囲気下又は減圧雰囲気下で行うことを特徴とする半導体装置の作製方法。
【請求項１５】
請求項９乃至請求項１４のいずれか一において、
前記金属元素を含む膜は、ウェットエッチングによって除去することを特徴とする半導体装置の作製方法。
【請求項１６】
請求項９乃至請求項１５のいずれか一において、
前記サイドウォール絶縁膜は、窒化絶縁膜で形成することを特徴とする半導体装置の作製方法。
【請求項１７】
請求項９乃至請求項１６のいずれか一において、
前記ドーパントは、ホウ素、窒素、フッ素、アルミニウム、リン、ヒ素、インジウム、スズ、アンチモン及び希ガス元素から選ばれた一種以上であることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
開示する発明は、半導体装置の作製方法に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能し得る装置全般をいい、例えば、トランジスタなどの半導体素子、半導体素子を含む半導体回路、表示装置などの電気光学装置、及び電子機器は全て半導体装置である。
【背景技術】
【０００３】
液晶表示装置や発光表示装置に代表されるフラットパネルディスプレイの多くに用いられているトランジスタは、ガラス基板上に形成されたアモルファスシリコン、単結晶シリコン又は多結晶シリコンなどのシリコン半導体によって構成されている。また、該シリコン半導体を用いたトランジスタは、集積回路（ＩＣ）などにも利用されている。
【０００４】
近年、シリコン半導体に代わって、半導体特性を示す金属酸化物をトランジスタに用いる技術が注目されている。なお、本明細書中では、半導体特性を示す金属酸化物を酸化物半導体とよぶことにする。
【０００５】
例えば、酸化物半導体として、酸化亜鉛、又はＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物を用いたトランジスタを作製し、該トランジスタを表示装置の画素のスイッチング素子などに用いる技術が開示されている（特許文献１及び特許文献２参照）。
【０００６】
また、酸化物半導体を用いたトランジスタにおいて、酸化物半導体膜に接して金属膜を形成し、酸素雰囲気下で加熱処理を行う技術が開示されている（特許文献３参照）。具体的には、当該加熱処理によって、当該酸化物半導体膜中の酸素が当該金属膜と反応し、酸素濃度が低減することで、当該酸化物半導体膜を局所的に低抵抗化させて、ソース領域及びドレイン領域を形成すると共に、当該金属膜を酸化させて金属酸化膜を形成し、当該金属酸化膜を外気に対するバリア膜として用いる技術である。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【特許文献３】特開２０１１−２２８６２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献３で開示される技術のように、酸素雰囲気下で加熱処理では、酸化物半導体膜を局所的に低抵抗化する工程が十分に行われない可能性がある。例えば、酸素雰囲気下で加熱すると、金属膜の表面からの酸化が支配的に進むと予想でき、酸化物半導体膜を局所的に低抵抗化する前に金属膜が十分に酸化されてしまうと、酸化物半導体膜を局所的に低抵抗化させる工程が不十分となる可能性がある。そのため、トランジスタの作製工程を少なくすることができるが、歩留まりも低下するおそれがある。
【０００９】
また、金属膜がすべて酸化されず、当該金属膜の一部に導電性を有する領域が残った場合、当該領域を介してソース電極とドレイン電極が導通し、トランジスタとして機能しない可能性がある。
【００１０】
そこで、本発明の一形態は、酸化物半導体膜の一部を十分に低抵抗化させることができ、歩留まりが良好であるトランジスタの作製方法を提供することを課題の一とする。
【００１１】
また、酸化物半導体を用いたトランジスタのオン特性（例えば、オン電流や電界効果移動度）が向上すると、半導体装置において高速応答、高速駆動が可能になり、より高性能な半導体装置が実現できる。
【００１２】
そこで、本発明の一形態は、高いオン特性を有する、酸化物半導体を用いたトランジスタを提供することを課題の一とする。そして、本発明の一形態は、高速応答及び高速駆動の可能なトランジスタを有する高性能の半導体装置を提供することを課題の一とする。
【課題を解決するための手段】
【００１３】
オン電流や電界効果移動度を向上させるためには、トランジスタの寄生抵抗を低減すること、つまり、トランジスタに含まれる半導体膜（酸化物半導体膜）のチャネル形成領域以外の領域において、膜厚方向の抵抗及び膜厚方向に垂直な方向の抵抗を低減することが有効である。そして、ソース電極及びドレイン電極との接触抵抗を低減することも有効である。これらを実施するための一つの手段は、トランジスタに含まれる半導体膜（酸化物半導体膜）のチャネル形成領域以外の領域に濃度差を有する低抵抗領域を設けることである。当該濃度差は、チャネル形成領域以外の領域にドーパントを注入する工程、及び、チャネル形成領域以外の領域に金属元素を含む膜を設けた状態で加熱処理を行って当該金属元素を含む膜の元素を当該領域の一部に拡散させる工程によって設けることができる。また、当該濃度差を有する低抵抗領域を設けることで、トランジスタに含まれる半導体膜（酸化物半導体膜）に加わる電界を段階的にすることができる。
【００１４】
そこで、本発明の一態様は、表面の一部が露出された酸化物半導体膜と、ゲート絶縁膜と、ゲート電極と、少なくともゲート電極の側面に接するサイドウォール絶縁膜とを形成し、少なくとも酸化物半導体膜の表面の一部及びサイドウォール絶縁膜上に金属元素を含む膜を形成した後、窒素雰囲気下で加熱処理をして、金属元素を含む膜の酸化物半導体膜に接する領域を酸化し、酸化した領域を有する金属元素を含む膜を除去して、酸化物半導体膜の表面の一部を露出する半導体装置の作製方法である。
【００１５】
さらに、本発明の一態様は、絶縁表面を有する基板上に酸化物半導体膜を形成し、酸化物半導体膜上に酸素を含む絶縁膜を形成し、酸素を含む絶縁膜上に第１の絶縁性を有する金属酸化膜を形成し、第１の絶縁性を有する金属酸化膜上に、酸化物半導体膜と重畳するゲート電極を形成し、ゲート電極をマスクとして、酸化物半導体膜にドーパントを注入し、第１の絶縁性を有する金属酸化膜及びゲート電極に接するサイドウォール絶縁膜を形成し、酸素を含む絶縁膜の一部及び第１の絶縁性を有する金属酸化膜の一部を除去して、ドーパントが注入された酸化物半導体膜の一部を露出させると共にゲート絶縁膜を形成し、少なくとも露出した酸化物半導体膜を覆う金属元素を含む膜を形成して、窒素雰囲気下で加熱処理をした後に金属元素を含む膜を除去し、少なくとも金属元素を含む膜が除去された酸化物半導体膜を覆う第２の絶縁性を有する金属酸化膜を形成する半導体装置の作製方法である。
【００１６】
また、上記半導体装置の作製方法において、ソース電極及びドレイン電極は、第２の絶縁性を有する金属酸化膜上に層間絶縁膜を形成し、第２の絶縁性を有する金属酸化膜及び層間絶縁膜に、金属元素を含む膜が除去された酸化物半導体膜（ソース領域及びドレイン領域）に達する開口を形成し、当該開口に形成することができる。
【００１７】
また、上記半導体装置の作製方法において、酸素を含む絶縁膜を形成する前、及び、酸素を含む絶縁膜を形成した後の一方又は双方で加熱処理を行うことが好ましい。
【００１８】
上記半導体装置の作製方法において、絶縁性を有する金属酸化膜は、外気中の水素又は水分などの不純物を透過させない機能を有することが好ましい、当該絶縁性を有する金属酸化膜を設けることで、外気中の水素又は水分などの不純物が混入することを抑制できる。従って、外気によるトランジスタの電気特性劣化を抑制することができる。
【００１９】
上記半導体装置の作製方法において、酸化物半導体膜のドーパントを含む領域に金属元素を含む膜が接した状態で行う加熱処理は、窒素雰囲気下、且つ、ドーパントを含む酸化物半導体膜の金属元素を含む膜と接する領域に、前記金属元素を含む膜の金属元素が拡散し、ドーパントを含む酸化物半導体膜のサイドウォール絶縁膜と重畳する領域よりも低抵抗化する温度で行う。また、当該加熱処理は、窒素雰囲気下だけではなく、希ガス雰囲気下又は減圧雰囲気下で行うことができる。なお、サイドウォール絶縁膜は、窒化絶縁膜で形成することが好ましい。
【００２０】
また、窒素雰囲気下、希ガス雰囲気下又は減圧雰囲気下で加熱処理を行う場合は、金属元素を含む膜全体が酸化せず、少なくとも金属元素を含む膜の酸化物半導体膜と接する部分で酸化が生じるため、この一部が酸化した金属元素を含む膜を除去した後、外気中の水素又は水分などの不純物を透過させない機能を有した絶縁性を有する金属酸化膜を新たに形成することが好ましい。このようにすることで、当該水素又は水分などの不純物によるトランジスタの電気特性劣化が抑制され、且つ良好な電気特性を有するトランジスタを作製することができる。なお、当該一部のみが酸化した金属元素を含む膜は、当該一部のみが酸化した金属元素を含む膜及び酸化物半導体膜のエッチングガス又はエッチャントに対するエッチング速度の違いを利用して除去することができる。
【００２１】
当該一部のみが酸化した金属元素を含む膜をドライエッチングで除去する場合、当該金属元素を含む膜下に設けられている酸化物半導体膜とエッチング選択比を得ることが難しく、当該酸化物半導体膜の一部が除去（膜減り）される可能性がある。そこで、上記半導体装置の作製方法において、当該一部のみが酸化した金属元素を含む膜はウェットエッチング除去することが好ましい。
【００２２】
酸化物半導体は、酸化物半導体膜中に生成する酸素欠損に起因して電荷が生じる。酸化物半導体の酸素欠損は、その一部がドナーとなり、キャリアである電子が生じる。それゆえ、酸化物半導体を用いたトランジスタは、酸化物半導体の酸素欠損によって、しきい値電圧がマイナス方向に変動しやすく、ノーマリーオン特性を有しやすいなど電気特性が不良になる。
【００２３】
そこで、上記半導体装置の作製方法において、酸化物半導体膜と基板の間に下地絶縁膜を形成してもよい。酸化物半導体膜と接する下地絶縁膜は、酸素を含む絶縁膜で形成することが好ましく、さらには化学量論的組成より多くの酸素を含む絶縁膜で形成することが好ましい。なお、化学量論的組成より多くの酸素を含む絶縁膜は、下地絶縁膜だけではなく、ゲート絶縁膜に用いることができる。化学量論的組成より多くの酸素を含む絶縁膜は、酸素を供給しながらスパッタリング法で酸化絶縁膜を形成する、又は、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で酸化絶縁膜又は酸化窒化膜を形成し、酸化絶縁膜又は酸化窒化膜に酸素イオンを注入して形成することができる。
【００２４】
このように、酸素を含む絶縁膜を酸化物半導体膜と接する下地絶縁膜やゲート絶縁膜に用いることで、トランジスタの作製工程中の加熱処理により、酸化物半導体膜の酸素欠損を修復することができ、良好な電気特性を有するトランジスタを作製することができる。
【発明の効果】
【００２５】
本発明の一態様により、酸化物半導体を用いるトランジスタにおいて、酸化物半導体膜の一部を低抵抗化する工程と、外気中の水素又は水分などの不純物に対する保護膜を形成する工程とをそれぞれ行うことで、酸化物半導体膜の一部を十分に低抵抗化することができ、外気による電気特性劣化が抑制されたトランジスタを歩留まり高く、作製することができる。また、本発明の一態様により、チャネル形成領域以外の領域に濃度差を有する低抵抗領域を設けることで、特にドレイン領域近傍における電界集中を抑制することができ、電界集中によってトランジスタが破壊されることを抑制することができる。また、本発明の一態様により、高いオン特性を有する、酸化物半導体を用いたトランジスタを提供すること、及び、高速応答及び高速駆動の可能なトランジスタを有する高性能の半導体装置を提供することができる。
【図面の簡単な説明】
【００２６】
【図１】トランジスタ一例を説明する上面図及び断面図。
【図２】トランジスタの作製方法を説明する断面図。
【図３】トランジスタの作製方法を説明する断面図。
【図４】トランジスタの作製方法を説明する断面図。
【図５】トランジスタの作製方法を説明する断面図。
【図６】トランジスタの作製方法を説明する断面図。
【図７】トランジスタの作製方法を説明する断面図。
【図８】トランジスタの作製方法を説明する断面図。
【図９】トランジスタの作製方法を説明する断面図。
【図１０】トランジスタ一例を説明する上面図及び断面図。
【図１１】トランジスタの作製方法を説明する断面図。
【図１２】トランジスタの作製方法を説明する断面図。
【図１３】トランジスタの作製方法を説明する断面図。
【図１４】トランジスタ一例を説明する上面図及び断面図。
【図１５】トランジスタの作製方法を説明する断面図。
【図１６】トランジスタの作製方法を説明する断面図。
【図１７】トランジスタの作製方法を説明する断面図。
【図１８】トランジスタの作製方法を説明する断面図。
【図１９】半導体記憶装置の一例を説明する断面図、上面図及び回路図。
【図２０】半導体記憶装置の一例を説明する回路図。
【図２１】半導体記憶装置の一例を説明する回路図及び概念図。
【図２２】半導体記憶装置の一例を説明する断面図及び上面図。
【図２３】半導体記憶装置の一例を説明する回路図。
【図２４】ＣＰＵの具体例を示すブロック図及びその一部の回路図。
【図２５】アクティブマトリクス型表示装置を説明する図及び回路図。
【図２６】電子機器の外観図。
【発明を実施するための形態】
【００２７】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。また、以下に説明する実施の形態及び実施例において、同一部分又は同様の機能を有する部分には、同一の符号又は同一のハッチパターンを異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００２８】
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【００２９】
また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「第２の」又は「第３の」などと適宜置き換えて説明することができる。
【００３０】
「ソース」や「ドレイン」の機能は、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００３１】
本明細書において、フォトリソグラフィ工程を行った後にエッチング工程を行う場合は、フォトリソグラフィ工程で形成したマスクは除去するものとする。
【００３２】
（実施の形態１）
本実施の形態では、半導体装置、及び半導体装置の作製方法について、図面を用いて説明する。以下、当該半導体装置をトランジスタとして説明する。
【００３３】
〈トランジスタの構成例〉
図１（Ａ）及び図１（Ｂ）に、トランジスタ１００の上面図及び断面図を示す。図１（Ａ）はトランジスタ１００の上面図であり、図１（Ｂ）は、図１（Ａ）の一点鎖線Ａ−Ｂ間の断面図である。なお、図１（Ａ）では、明瞭化のため、トランジスタ１００の構成要素の一部（例えば、基板１０１、下地絶縁膜１０３、及びゲート絶縁膜１１６など）を省略している。
【００３４】
図１（Ａ）及び図１（Ｂ）より、トランジスタ１００は、基板１０１上に下地絶縁膜１０３が設けられており、下地絶縁膜１０３上に酸化物半導体膜１０５が設けられており、酸化物半導体膜１０５上にゲート絶縁膜１１６が設けられており、ゲート絶縁膜１１６上の酸化物半導体膜１０５と重畳する領域にゲート電極１１７が設けられており、ゲート絶縁膜１１６及びゲート電極１１７に接するサイドウォール絶縁膜１１９が設けられており、下地絶縁膜１０３、酸化物半導体膜１０５の一部、ゲート絶縁膜１１６、ゲート電極１１７及びサイドウォール絶縁膜１１９に接する絶縁性を有する金属酸化膜１２１が設けられており、絶縁性を有する金属酸化膜１２１上に層間絶縁膜１２３が設けられており、絶縁性を有する金属酸化膜１２１及び層間絶縁膜１２３に形成された開口１２５ａ、１２５ｂを介して、酸化物半導体膜１０５に接するソース電極１２７ａ及びドレイン電極１２７ｂが設けられている。なお、下地絶縁膜１０３及び層間絶縁膜１２３は、設けなくてもよい。
【００３５】
トランジスタ１００は、ゲート電極１１７が酸化物半導体膜１０５の上方に設けられており、ソース電極１２７ａ及びドレイン電極１２７ｂが酸化物半導体膜１０５の上面と接していることから、トップゲート構造のトランジスタである。
【００３６】
酸化物半導体膜１０５は、第１の領域１０７と、第１の領域１０７を介して対向する一対の第２の領域１０９ａ、１０９ｂと、第１の領域１０７及び一対の第２の領域１０９ａ、１０９ｂを介して対向する一対の第３の領域１１１ａ、１１１ｂとを有する。
【００３７】
酸化物半導体膜１０５において、第１の領域１０７はドーパントを含まない領域であり、一対の第２の領域１０９ａ、１０９ｂ及び一対の第３の領域１１１ａ、１１１ｂは、ドーパントを含む領域である。そして、一対の第３の領域１１１ａ、１１１ｂの抵抗は、一対の第２の領域１０９ａ、１０９ｂの抵抗よりも低い。従って、ゲート電極１１７と重畳する第１の領域１０７は、チャネル形成領域として機能し、一対の第３の領域１１１ａ、１１１ｂは、ソース領域又はドレイン領域として機能し、一対の第２の領域１０９ａ、１０９ｂは、ドレイン領域で発生する電界を緩和する電界緩和領域として機能する。
【００３８】
酸化物半導体を用いたトランジスタは、シリコン半導体を用いたトランジスタと比較して、室温においてオフ電流が小さいことが知られている。これは熱励起によって生じるキャリアが少ない、つまりキャリア密度が小さいためであると考えられている。そして、キャリア密度が小さい材料を用いたトランジスタにおいても、チャネル長が短くすることでしきい値電圧の変動などが現れることがある。
【００３９】
そこで、トランジスタ１００のように、一対の第２の領域１０９ａ、１０９ｂ及び一対の第３の領域１１１ａ、１１１ｂがチャネル形成領域である第１の領域１０７の両端に設けられることで、酸化物半導体膜１０５のソース領域及びドレイン領域間に加わる電界、特にドレイン領域近傍における電界集中を緩和することができるため、しきい値電圧の変動などを抑制することができる。また、電界集中を緩和できるため、電界集中によってトランジスタが破壊されることを抑制することができる。換言すると、トランジスタ１００は、耐圧が向上され、電気特性劣化を抑制されたトランジスタである。
【００４０】
そして、一対の第３の領域１１１ａ、１１１ｂは、抵抗が低減されているため、ソース電極１２７ａ及びドレイン電極１２７ｂとの接触抵抗が低減している。従って、トランジスタ１００は、優れたオン電流特性を有するトランジスタである。
【００４１】
次に、トランジスタ１００の各構成要素の詳細について説明する。
【００４２】
［基板］
基板１０１に大きな制限はないが、絶縁表面を有することが好ましく、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが好ましい。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板などの電子工業用に使われる各種ガラス基板を用いることができる。なお、基板としては、熱膨張係数が２５×１０−７／℃以上５０×１０−７／℃以下（好ましくは、３０×１０−７／℃以上４０×１０−７／℃以下）であり、歪み点が６５０℃以上７５０℃以下（好ましくは、７００℃以上７４０℃以下）である基板を用いることが好ましい。
【００４３】
第５世代（１０００ｍｍ×１２００ｍｍ又は１３００ｍｍ×１５００ｍｍ）、第６世代（１５００ｍｍ×１８００ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２５００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）、第１０世代（２８８０×３１３０ｍｍ）などの大型ガラス基板を用いる場合、半導体装置の作製工程における加熱処理などで生じる基板の縮みによって、微細な加工が困難になる場合がある。そのため、前述したような大型ガラス基板を基板として用いる場合、縮みの少ないものを用いることが好ましい。例えば、基板として、好ましくは４５０℃、好ましくは５００℃の温度で１時間加熱処理を行った後の縮み量が２０ｐｐｍ以下、好ましくは１０ｐｐｍ以下、さらに好ましくは５ｐｐｍ以下である大型ガラス基板を用いればよい。
【００４４】
また、基板１０１として、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもできる。これらの基板上に半導体素子が設けられたものを用いてもよい。
【００４５】
また、基板１０１として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を有する半導体装置を作製するには、可撓性基板上にトランジスタ１００を直接作製してもよいし、他の作製基板にトランジスタ１００を作製し、その後、剥離し、可撓性基板に転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板とトランジスタ１００との間に剥離層を設けるとよい。可撓性基板としては、ポリイミド又はポリエステルなどの有機樹脂で形成された基板がある。
【００４６】
［下地絶縁膜］
下地絶縁膜１０３は、基板１０１からの水素、水分などの不純物元素が酸化物半導体膜１０５に拡散することを抑制する絶縁膜である。また、下地絶縁膜１０３は、トランジスタ１００の作製工程で、加熱することによって、酸素の一部を酸化物半導体膜に供給し、酸化物半導体膜中の酸素欠損を修復できる効果を有することが好ましい。従って、下地絶縁膜１０３は、酸素を含む絶縁膜が好ましく、例えば、酸化シリコン、酸化ガリウム、若しくは酸化アルミニウムなどの酸化絶縁膜、又は酸化窒化シリコン、酸化窒化アルミニウムなどの酸化窒化絶縁膜、若しくは窒化酸化シリコンなどの窒化酸化絶縁膜から選ばれた一の絶縁膜、又は複数が積層された絶縁膜である。なお、「窒化酸化シリコン」とは、その組成として、酸素よりも窒素の含有量が多いものをいい、「酸化窒化シリコン」とは、その組成として、窒素よりも酸素の含有量が多いものをいう。
【００４７】
加熱することによって酸素の一部を酸化物半導体膜に供給するためには、加熱することによって酸素の一部を放出する絶縁膜であることが好ましく、具体的には、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算した酸素の放出量が１．０×１０１８ｃｍ−３以上、好ましくは３．０×１０２０ｃｍ−３以上である、絶縁膜であることが好ましい。
【００４８】
以下、酸素の放出量をＴＤＳ分析で酸素原子に換算して定量する方法について説明する。
【００４９】
ＴＤＳ分析したときの気体の放出量は、スペクトルの積分値に比例する。このため、絶縁膜のスペクトルの積分値と、標準試料の基準値に対する比とにより、気体の放出量を計算することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトルの積分値に対する原子の密度の割合である。
【００５０】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、及び絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、数式１で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるスペクトルの全てが酸素分子由来と仮定する。質量数３２のものとしてＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子及び質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
【００５１】
【数１】
2013175717.tif 000003
【００５２】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのスペクトルの積分値である。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。数式１の詳細に関しては、特開平６−２７５６９７公報を参照できる。なお、上記した酸素の放出量の数値は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ｃｍ−２の水素原子を含むシリコンウェハを用いて測定した数値である。
【００５３】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
【００５４】
なお、ＮＯ２は酸素分子の放出量である。絶縁膜においては、酸素原子に換算したときの酸素の放出量は、酸素分子の放出量の２倍となる。
【００５５】
加熱することによって酸素の一部を放出する絶縁膜は、化学量論的組成より多くの酸素を含む絶縁膜があり、例えば、酸素が過剰に含まれている酸化窒化シリコン、又は酸素が過剰に含まれている酸化シリコン（ＳｉＯＸ（ｘ＞２））膜がある。酸素が過剰に含まれている酸化シリコン（ＳｉＯＸ（ｘ＞２））膜とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数及び酸素原子数は、ラザフォード後方散乱法により測定した値である。
【００５６】
また、下地絶縁膜１０３に含まれる水素又は水分は、トランジスタ１００の作製工程中に酸化物半導体膜（特にチャネル形成領域である第１の領域１０７）に拡散し、酸化物半導体膜を低抵抗化させ、トランジスタ１００の電気特性を不良にすることがある。そこで、下地絶縁膜１０３は、できる限り水素又は水分が低減されていることが好ましい。
【００５７】
さらに、トランジスタ１００の作製にあたり、ＬｉやＮａなどのアルカリ金属は、不純物であるため含有量を少なくすることが好ましい。基板１０１にアルカリ金属などの不純物を含むガラス基板を用いる場合、アルカリ金属の侵入防止のため、下地絶縁膜１０３は、窒化シリコン、又は窒化アルミニウムなどの窒化絶縁膜上に設けることが好ましい。
【００５８】
［酸化物半導体膜］
酸化物半導体膜１０５は、上記したように、ドーパントを含まず、チャネル形成領域として機能する第１の領域１０７と、ドーパントを含み、電界緩和領域として機能する一対の第２の領域１０９ａ、１０９ｂと、ソース領域又はドレイン領域として機能する一対の第３の領域１１１ａ、１１１ｂを有する。そして、一対の第３の領域１１１ａ、１１１ｂの抵抗は、一対の第２の領域１０９ａ、１０９ｂの抵抗よりも低い。
【００５９】
一対の第２の領域１０９ａ、１０９ｂ及び一対の第３の領域１１１ａ、１１１ｂに含まれるドーパントは、ホウ素、窒素、フッ素、アルミニウム、リン、ヒ素、インジウム、スズ、アンチモン、ヘリウム、ネオン、アルゴン、クリプトン及びキセノンから選ばれた一種以上の元素である。なお、一対の第２の領域１０９ａ、１０９ｂ及び一対の第３の領域１１１ａ、１１１ｂに含まれるドーパント濃度は、５×１０１８／ｃｍ３以上１×１０２２／ｃｍ３以下であることが好ましい。
【００６０】
チャネル形成領域として機能する第１の領域１０７は、水素などの不純物が十分に除去されて、高純度化されていることが好ましく、具体的には、第１の領域１０７の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。当該水素濃度はＳＩＭＳで測定されるものである。また、チャネル形成領域として機能する第１の領域１０７は、化学量論的組成より酸素が多い過飽和の状態とすることが好ましい。
【００６１】
第１の領域１０７において、銅、アルミニウム、塩素などの不純物がほとんど含まれない高純度化されたものであることが望ましい。後述するトランジスタ１００の製造工程において、これらの不純物が混入又は酸化物半導体膜表面に付着する恐れのない工程を適宜選択することが好ましく、酸化物半導体膜表面に付着した場合には、シュウ酸や希フッ酸などに曝す、又はプラズマ処理（Ｎ２Ｏプラズマ処理など）を行うことにより、酸化物半導体膜表面の不純物を除去することが好ましい。具体的には、特に第１の領域１０７の銅濃度は１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１７ａｔｏｍｓ／ｃｍ３以下とする。また、特に第１の領域１０７のアルミニウム濃度は１×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、第１の領域１０７の塩素濃度は２×１０１８ａｔｏｍｓ／ｃｍ３以下とする。このようにすることで、トランジスタ１００を良好な電気特性を有するトランジスタとすることができる。
【００６２】
第１の領域１０７中にはキャリアが極めて少なく（ゼロに近い）、キャリア濃度は１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満である。
【００６３】
本実施の形態を用いて作製した、高純度化し、酸素欠損を修復する酸素を過剰に含む酸化物半導体膜１０５を用いたトランジスタ１００は、オフ状態における電流値（オフ電流値）を、チャネル幅１μｍ当たり室温にて１００ｚＡ／μｍ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、好ましくは１０ｚＡ／μｍ以下、より好ましくは１ｚＡ／μｍ以下、さらに好ましくは１００ｙＡ／μｍ以下レベルにまで低くすることができる。
【００６４】
また、酸化物半導体膜１０５は、単結晶、多結晶（ポリクリスタルともいう。）などの結晶性を有する酸化物半導体膜、又は非晶質酸化物半導体膜である。
【００６５】
酸化物半導体膜１０５（特に第１の領域１０７）は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。非晶質部は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、ＣＡＡＣよりも欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
【００６６】
酸化物半導体膜１０５は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない。
【００６７】
酸化物半導体膜１０５は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満のサイズの微結晶（ナノ結晶ともいう。）を膜中に含む。または、微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の結晶部を有する結晶−非晶質混相構造の酸化物半導体を有している。
【００６８】
酸化物半導体膜１０５は、例えば非晶質部を有してもよい。なお、非晶質部を有する酸化物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質酸化物半導体膜は、例えば、完全な非晶質であり、結晶部を有さない。
【００６９】
なお、酸化物半導体膜１０５が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積層構造を有してもよい。
【００７０】
なお、酸化物半導体膜１０５は、例えば、単結晶を有してもよい。
【００７１】
酸化物半導体膜１０５は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。そのような酸化物半導体膜の一例としては、ＣＡＡＣ−ＯＳ膜がある。
【００７２】
ＣＡＡＣ−ＯＳ膜は、完全な非晶質はない。ＣＡＡＣ−ＯＳ膜は、例えば結晶部及び非晶質部を有する結晶−非晶質混相構造の酸化物半導体を有している。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界、結晶部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には明確な粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【００７３】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、例えばｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状又は六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状又は金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。
【００７４】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【００７５】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状又は表面の断面形状）によっては互いに異なる方向を向くことがある。また、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行ったときに形成される。従って、結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向になるように揃う。
【００７６】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
【００７７】
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
【００７８】
酸化物半導体膜１０５を単結晶、多結晶などの酸化物半導体膜又はＣＡＡＣ−ＯＳ膜とする場合、当該酸化物半導体膜表面の平坦性を高めることによって、非晶質の酸化物半導体膜を用いたトランジスタより電界効果移動度が高いトランジスタを得ることができる。酸化物半導体膜表面の平坦性を高めるためには、平坦な表面上に酸化物半導体膜を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が０．１５ｎｍ以下、好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【００７９】
なお、Ｒａは、ＪＩＳ  Ｂ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現でき、以下の式にて定義される。
【００８０】
【数２】
2013175717.tif 000004
【００８１】
ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，ｙ１）），（ｘ１，ｙ２，ｆ（ｘ１，ｙ２）），（ｘ２，ｙ１，ｆ（ｘ２，ｙ１）），（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
【００８２】
酸化物半導体膜１０５に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を有することが好ましい。
【００８３】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００８４】
例えば、酸化物半導体の材料として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物などを用いることができる。
【００８５】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【００８６】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素又は複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【００８７】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２（＝１／２：１／６：１／３）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【００８８】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
【００８９】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低くすることにより移動度を上げることができる。
【００９０】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成のｒだけ近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
【００９１】
また、第１の領域１０７、一対の第２の領域１０９ａ、１０９ｂ及び一対の第３の領域１１１ａ、１１１ｂは、各領域においてそれぞれ異なる状態であってもよい。例えば、第１の領域１０７はＣＡＡＣ−ＯＳ膜とし、一対の第２の領域１０９ａ、１０９ｂ及び一対の第３の領域１１１ａ、１１１ｂは、単結晶、多結晶又は非晶質としてもよい。
【００９２】
さらに、酸化物半導体膜１０５は、複数の酸化物半導体膜の積層構造であってもよい。例えば、酸化物半導体膜１０５を、第１の酸化物半導体膜と第２の酸化物半導体膜の２層構造として、第１の酸化物半導体膜と第２の酸化物半導体膜に、異なる組成の金属酸化膜を用いてもよい。例えば、第１の酸化物半導体膜に三元系金属の酸化物を用い、第２の酸化物半導体膜に二元系金属の酸化物を用いてもよい。また、例えば、第１の酸化物半導体膜と第２の酸化物半導体膜のどちらも、構成元素が異なる三元系金属の酸化物としてもよい。
【００９３】
また、第１の酸化物半導体膜と第２の酸化物半導体膜の構成元素を同一とし、両者の組成を異ならせてもよい。例えば、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２としてもよい。また、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝２：１：３としてもよい。
【００９４】
この際、第１の酸化物半導体膜と第２の酸化物半導体膜のうち、ゲート電極１１７と接している酸化物半導体膜（チャネル側）におけるＩｎとＧａの含有率はＩｎをＧａよりが多く（Ｉｎ＞Ｇａ）とするとよい。また、下地絶縁膜１０３と接している側（バックチャネル側）の酸化物半導体膜におけるＩｎとＧａの含有率は、ＩｎをＧａ以下とするとよい（Ｉｎ≦Ｇａ）。
【００９５】
酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることによりｓ軌道のオーバーラップが多くなる傾向があるため、Ｉｎ＞Ｇａの組成となる酸化物半導体はＩｎ≦Ｇａの組成となる酸化物半導体と比較して高い移動度を備える。また、ＧａはＩｎと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、Ｉｎ≦Ｇａの組成となる酸化物半導体はＩｎ＞Ｇａの組成となる酸化物半導体と比較して安定した特性を備える。
【００９６】
チャネル側にＩｎ＞Ｇａの組成となる酸化物半導体膜を適用し、バックチャネル側にＩｎ≦Ｇａの組成となる酸化物半導体膜を適用することで、トランジスタの電界効果移動度及び信頼性をさらに高めることが可能となる。
【００９７】
また、第１の酸化物半導体膜と第２の酸化物半導体膜に、結晶性の異なる酸化物半導体を適用してもよい。すなわち、単結晶酸化物半導体膜、多結晶酸化物半導体膜、非晶質酸化物半導体膜、又はＣＡＡＣ−ＯＳ膜を適宜組み合わせた構成としてもよい。また、第１の酸化物半導体膜と第２の酸化物半導体膜の少なくともどちらか一方に非晶質酸化物半導体膜を適用すると、酸化物半導体膜１０５の内部応力や外部からの応力を緩和し、トランジスタの電気特性のばらつきが低減され、トランジスタの信頼性をさらに高めることが可能となる。
【００９８】
一方で、非晶質酸化物半導体膜は水素などのドナーとなる不純物を吸収しやすく、また、酸素欠損が生じやすいため低抵抗化されやすい。このため、チャネル側の酸化物半導体膜は、単結晶酸化物半導体膜、多結晶酸化物半導体膜又はＣＡＡＣ−ＯＳ膜などの結晶性を有する酸化物半導体膜を適用することが好ましい。
【００９９】
また、酸化物半導体膜１０５を３層以上の積層構造とし、複数層の結晶性を有する酸化物半導体膜で非晶質酸化物半導体膜を挟む構造としてもよい。また、結晶性を有する酸化物半導体膜と非晶質酸化物半導体膜を交互に積層する構造としてもよい。
【０１００】
［ゲート絶縁膜］
ゲート絶縁膜１１６は、ゲート絶縁膜１１６は、第１の領域１０７及び一対の第２の領域１０９ａ、１０９ｂに接している酸素を含む絶縁膜１１３と、酸素を含む絶縁膜１１３上に設けられている絶縁性を有する金属酸化膜１１５を有する。
【０１０１】
酸素を含む絶縁膜１１３は、下地絶縁膜１０３と同様の絶縁膜を適宜用いることができる。例えば、酸素を含む絶縁膜１１３に、加熱することによって酸素の一部を放出する絶縁膜を適用することで、トランジスタ１００の作製工程の加熱処理によって、放出する酸素を酸化物半導体膜に供給することができ、酸化物半導体膜中の酸素欠損を修復することができる。このようにすることで、良好な電気特性を有するトランジスタ１００の作製することができる。
【０１０２】
さらに、酸素を含む絶縁膜１１３として、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることができる。このような材料を用いることでゲートリーク電流を低減できる。
【０１０３】
また、酸素を含む絶縁膜１１３に含まれる水素又は水分は、トランジスタ１００の作製工程中に酸化物半導体膜（特にチャネル形成領域である第１の領域１０７）に拡散し、酸化物半導体膜を低抵抗化させ、トランジスタ１００の電気特性を不良にすることがある。そこで、酸素を含む絶縁膜１１３は、水素又は水分が低減されていることが好ましい。
【０１０４】
絶縁性を有する金属酸化膜１１５は、酸素を含む絶縁膜１１３とは異なる種類の無機絶縁膜で形成されていることが好ましく、特に緻密性の高い無機絶縁膜で形成されていることが好ましい。緻密性の高い無機絶縁膜は、例えば、スパッタリング法により酸化アルミニウム膜を形成することができる。酸化アルミニウム膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすることによって、外気中の水分などの不純物が酸化物半導体膜１０５（特に第１の領域１０７）に侵入すること抑制する効果を得ることができる。また、トランジスタ１００の構成要素に含まれる酸素がトランジスタ１００の外部に放出されることを防止する効果を得ることができる。従って、絶縁性を有する金属酸化膜１１５は、トランジスタ１００の作製工程中及び作製後において、水分の酸化物半導体膜１０５（特に第１の領域１０７）へのなどの混入を防止するバリア膜として、さらに酸化物半導体膜１０５を構成する主成分材料である酸素の放出を防止するバリア膜として機能するため、良好な電気特性を有するトランジスタ１００を作製することができる。なお、膜密度はラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、Ｘ線反射率測定法（ＸＲＲ：Ｘ−Ｒａｙ  Ｒｅｆｌｅｃｔｉｏｎ）によって測定することができる。
【０１０５】
［ゲート電極］
ゲート電極１１７としては、例えば、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム、クロム等の金属材料、又はこれらを含む合金材料で形成されている。また、ゲート電極１１７としては、導電性の金属酸化物材料を用いて形成されていてもよい。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、インジウムスズ酸化物（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する場合がある）、インジウム亜鉛酸化物（Ｉｎ２Ｏ３−ＺｎＯ）、又は、これらの金属酸化物材料にシリコン、又は酸化シリコンを含有させたもので形成されていてもよい。また、ゲート電極１１７としては、導電性の金属窒化物材料を用いて形成されていてもよい。
【０１０６】
また、ゲート電極１１７は、上記の材料を用いた単層構造、又は積層構造で形成されていてもよい。例えば、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、窒化タンタル膜上にタングステン膜を積層する二層構造、窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。なお、酸化インジウム、酸化錫又は酸化亜鉛を含む透明導電材料で形成されていてもよい。なお、ゲート電極１１７はゲート配線として機能させてもよい。
【０１０７】
また、ゲート電極１１７とゲート絶縁膜１１６との間に、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（窒化インジウム膜、窒化亜鉛膜、窒化タンタル膜、窒化タングステン膜など）を設けることが好ましい。これらの膜は５ｅＶ、好ましくは５．５ｅＶ以上の仕事関数を有し、トランジスタ１００の電気特性において、しきい値電圧をプラスにすることができ、トランジスタ１００を所謂ノーマリーオフのトランジスタとすることができる。例えば、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる場合、少なくとも酸化物半導体膜１０５より高い窒素濃度、具体的には、窒素原子を７原子％以上のＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる。
【０１０８】
［サイドウォール絶縁膜］
サイドウォール絶縁膜１１９は、窒化シリコン、又は窒化アルミニウムなどの窒化絶縁膜で形成されている。
【０１０９】
また、一対の第２の領域１０９ａ、１０９ｂの幅は、サイドウォール絶縁膜１１９の幅に対応することから、一対の第２の領域１０９ａ、１０９ｂの幅が所望の値となるように、サイドウォール絶縁膜１１９の幅、厚さ、さらにはゲート電極１１７の厚さを決めることが好ましい。なお、ここでのサイドウォール絶縁膜１１９の厚さとは、ゲート絶縁膜１１６（特に絶縁性を有する金属酸化膜１１５）と接している面から、ゲート電極１１７と接している面の最頂部までをいう。
【０１１０】
［絶縁性を有する金属酸化膜］
絶縁性を有する金属酸化膜１２１は、絶縁性を有する金属酸化膜１１５と同じ材料を用いることができる。特に緻密性の高い無機絶縁膜で形成されていることが好ましく、緻密性の高い無機絶縁膜を用いることでトランジスタ１００の作製工程中及び作製後において、水分の酸化物半導体膜１０５（特に第１の領域１０７）へのなどの混入を防止し、さらに酸化物半導体膜１０５を構成する主成分材料である酸素の放出を防止するため、良好な電気特性を有するトランジスタ１００を作製することができる。
【０１１１】
［層間絶縁膜］
層間絶縁膜１２３は、無機絶縁膜を用いて形成されていることが好ましく、下地絶縁膜１０３と同様である。
【０１１２】
［ソース電極及びドレイン電極］
ソース電極１２７ａ及びドレイン電極１２７ｂは、ゲート電極１１７と同様である。この他に、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム、クロムを成分とする金属窒化物材料（窒化チタン、窒化モリブデン、窒化タングステン）などで形成されていてもよい。また、アルミニウム、銅などの金属材料の下側若しくは上側の一方、又は双方にチタン、モリブデン、タングステンなどの高融点金属材料、又は当該高融点金属材料の金属窒化物材料（窒化チタン、窒化モリブデン、窒化タングステン）が設けられた積層構造としてもよい。
【０１１３】
〈トランジスタの作製方法〉
次に、トランジスタ１００の作製方法について、図面を用いて説明する。
【０１１４】
まず、基板１０１を準備し、基板１０１上に下地絶縁膜１０３を形成し、下地絶縁膜１０３上に酸化物半導体膜１５４を形成する（図２（Ａ）参照）。
【０１１５】
基板１０１は上記列挙した種類の中から選択し、下地絶縁膜１０３及び酸化物半導体膜１５４は上記列挙した材料を用いて形成する。具体的に、下地絶縁膜１０３及び酸化物半導体膜１５４は、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタリング法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、又はパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって形成することができる。また、酸化物半導体膜１５４は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて形成してもよい。
【０１１６】
本実施の形態において、基板１０１はガラス基板を用いる。下地絶縁膜１０３は、化学量論的組成より多くの酸素を含む絶縁膜、具体的には、酸素が過剰に含まれている酸化窒化シリコン膜を用いる。酸素が過剰に含まれている酸化窒化シリコンは、例えば、プラズマＣＶＤ法で形成した酸化窒化シリコンに、イオンインプランテーション法又はイオンドーピング法を用いて酸素イオンを注入することで形成することができる。また、下地絶縁膜１０３中に含まれる水素、水分を除去するため、酸素イオンを注入する前に、減圧下、窒素雰囲気下、酸素雰囲気下、又は希ガス雰囲気下などで、３００℃以上７００℃以下、又は基板の歪み点未満とした加熱処理を行うことが好ましい。また、下地絶縁膜１０３の厚さは、５ｎｍ以上３０００ｎｍ以下とすればよく、ここでは３００ｎｍ形成するものとする。
【０１１７】
なお、下地絶縁膜１０３は設けなくてもよく、基板１０１に直接、酸化物半導体膜１５４を形成してもよい。例えば、基板１０１に可撓性基板を用いた場合、可撓性基板に下地絶縁膜１０３を形成した上に酸化物半導体膜１５４を形成してもよく、可撓性基板に直接、酸化物半導体膜１５４を形成してもよい。
【０１１８】
酸化物半導体膜１５４は、１ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上４０ｎｍ以下として形成する。また、トランジスタ１００において、酸化物半導体膜１０５のチャネル形成領域である第１の領域１０７はＣＡＡＣ−ＯＳであることが好ましいことから、ここでは、酸化物半導体膜１５４としてスパッタリング法によりＣＡＡＣ−ＯＳ膜を２０ｎｍ形成する。
【０１１９】
なお、酸化物半導体膜１５４を単結晶、多結晶などの酸化物半導体膜又はＣＡＡＣ−ＯＳ膜とする場合、酸化物半導体膜１５４を形成する前に、下地絶縁膜１０３表面の平坦性を向上させるための処理を行うことが好ましい。このようにすることで、表面の平坦性が高い酸化物半導体膜１５４を形成することができ、より電界効果移動度が高いトランジスタを得ることができる。具体的には、酸化物半導体膜１５４を形成する前に、下地絶縁膜１０３表面の平均面粗さ（Ｒａ）が上記範囲となるように研磨処理（例えば、化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法）、ドライエッチング処理、プラズマ処理を行うことが好ましい。
【０１２０】
プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリングを行うと、下地絶縁膜１０３の表面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。
【０１２１】
平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限定されず、下地絶縁膜１０３表面の凹凸状態に合わせて適宜設定すればよい。
【０１２２】
ＣＡＡＣ−ＯＳ膜を得る方法としては、２つ挙げられる。１つ目は、成膜温度を２００℃以上５００℃以下として酸化物半導体膜を形成する方法である。２つ目は、薄い膜厚で第１の酸化物半導体膜を形成した後、２００℃以上７００℃以下の加熱処理を行い、その上に第２の酸化物半導体膜を形成し、さらに２００℃以上７００℃以下で加熱処理する方法である。
【０１２３】
なお、酸化物半導体膜１５４は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で形成することができる。酸化物半導体膜１５４は、形成時に酸素が多く含まれるような条件（例えば、酸素１００％の雰囲気下でスパッタリング法により成膜を行うなど）で成膜して、酸素を多く含む（好ましくは酸化物半導体が結晶状態における化学量論的組成に対し、酸素の含有量が過剰な領域が含まれている）膜とすることが好ましい。
【０１２４】
例えば、酸化物半導体膜１５４をＩｎ−Ｇａ−Ｚｎ系酸化物とし、スパッタリング法で形成するためのターゲットとしては、例えば、組成として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ比］の酸化物ターゲットを用いる。また、このターゲットの材料及び組成に限定されず、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ比］の金属酸化物ターゲットを用いてもよい。
【０１２５】
また、金属酸化物ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。充填率の高い金属酸化物ターゲットを用いることにより、形成する酸化物半導体膜を緻密な膜とすることができる。
【０１２６】
また、酸化物半導体膜１５４に用いることのできる金属酸化物ターゲットは、単結晶、多結晶等の結晶性を有するターゲットが好ましい。結晶性を有するターゲットを用いることにより、形成された薄膜も結晶性を有し、特に形成された薄膜においては、ＣＡＡＣ−ＯＳ膜となりやすい。
【０１２７】
また、酸化物半導体膜１５４は成膜直後において、化学量論的組成より酸素が多い過飽和の状態とすることが好ましい。例えば、スパッタリング法を用いて酸化物半導体膜を成膜する場合、成膜ガスの酸素の占める割合が多い条件で成膜することが好ましく、特に酸素雰囲気（酸素ガス１００％）で成膜を行うことが好ましい。成膜ガスの酸素の占める割合が多い条件、特に酸素ガス１００％の雰囲気で成膜すると、例えば成膜温度を３００℃以上としても、膜中からのＺｎの放出が抑えられる。
【０１２８】
酸化物半導体膜１５４を形成する際に用いるスパッタリングガスは、水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【０１２９】
酸化物半導体膜１５４をスパッタリング法で形成する際は、減圧状態に保持された成膜室内に基板１０１を保持する。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタリングガスを導入し、上記ターゲットを用いて基板１０１上に酸化物半導体膜１５４を形成する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で形成した酸化物半導体膜１５４に含まれる不純物の濃度を低減できる。
【０１３０】
また、下地絶縁膜１０３と酸化物半導体膜１５４とを大気に解放せずに連続的に形成することが好ましい。下地絶縁膜１０３と酸化物半導体膜１５４とを大気に曝露せずに連続して形成すると、下地絶縁膜１０３表面に水素や水分などの不純物が吸着することを防止することができる。
【０１３１】
また、酸化物半導体膜１５４に、過剰な水素（水や水酸基を含む）を除去（脱水化又は脱水素化）するための加熱処理を行ってもよい。加熱処理の温度は、３００℃以上７００℃以下、又は基板の歪み点未満とする。加熱処理は減圧下、窒素雰囲気下、酸素雰囲気下、又は希ガス雰囲気下などで行うことができる。例えば、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体膜に対して窒素雰囲気下４５０℃において１時間の加熱処理を行う。
【０１３２】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
【０１３３】
例えば、加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を入れ、数分間加熱した後、基板を不活性ガス中から出すＧＲＴＡを行ってもよい。
【０１３４】
なお、脱水化又は脱水素化のための加熱処理は、酸化物半導体膜１５４の形成後、金属元素を含む膜の形成前、及び酸化物半導体膜１５４への酸素の導入工程前であれば、トランジスタ４４０の作製工程においてどのタイミングで行ってもよい。
【０１３５】
脱水化又は脱水素化のための加熱処理を、酸化物半導体膜１５４を所望の形状に加工する前に行うと、下地絶縁膜１０３に含まれる酸素が当該加熱処理によって放出されるのを防止することができるため好ましい。
【０１３６】
なお、加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。又は、熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０１３７】
また、加熱処理で酸化物半導体膜１５４を加熱した後、同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガス又は一酸化二窒素ガスに、水、水素などが含まれないことが好ましい。又は、熱処理装置に導入する酸素ガス又は一酸化二窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガス又は一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又は一酸化二窒素ガスの作用により、脱水化又は脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物半導体膜１５４を高純度化及びｉ型（真性）化することができる。
【０１３８】
また、下地絶縁膜１０３に接した状態で酸化物半導体膜１５４に加熱処理を行うことで、脱水化又は脱水素化が行われると共に、下地絶縁膜１０３に含まれる酸素の一部が当該加熱処理によって脱離し、酸化物半導体膜１５４と下地絶縁膜１０３の界面準位密度を低減でき、酸化物半導体膜１５４中の酸素欠損を修復することができる。
【０１３９】
そして、酸化物半導体膜１５４を形成した後、イオンインプランテーション法又はイオンドーピング法を用いて酸素イオンを酸化物半導体膜１５４に注入してもよい。このようにすることで、酸化物半導体膜１５４と下地絶縁膜１０３の界面準位密度を低減でき、酸化物半導体膜１５４中の酸素欠損を修復することができる。
【０１４０】
酸化物半導体膜１５４に加熱処理をした後、フォトリソグラフィ工程及びエッチング工程により酸化物半導体膜１５５に加工する（図２（Ｂ）参照）。また、酸化物半導体膜１５５を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。以降の作製工程において行うフォトリソグラフィ工程も、フォトマスク又はインクジェット法などでレジストマスクを形成することができる。
【０１４１】
なお、酸化物半導体膜のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体膜のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
【０１４２】
なお、酸化物半導体膜は、所望の形状に加工してもよいし、形状を加工せず、膜状のままでもよい。また、酸化物半導体膜を素子ごとに分離する絶縁膜からなる素子分離領域を設けてもよい。
【０１４３】
次に、下地絶縁膜１０３及び酸化物半導体膜１５５上に、酸素を含む絶縁膜１５６を形成し、酸素を含む絶縁膜１５６上に絶縁性を有する金属酸化膜１５７を形成する（図２（Ｃ）参照）。
【０１４４】
酸素を含む絶縁膜１５６は、上記列挙した酸素を含む絶縁膜１１３に適用可能な材料を用いて形成する。絶縁性を有する金属酸化膜１５７は、上記列挙した絶縁性を有する金属酸化膜１１５に適用される材料を用いて形成する。
【０１４５】
ここでは、酸素を含む絶縁膜１５６は、プラズマＣＶＤ法で形成した酸化窒化シリコンに、イオンインプランテーション法又はイオンドーピング法を用いて酸素イオンを注入した、酸素が過剰に含まれている酸化窒化シリコンを形成する。また、酸素を含む絶縁膜１５６は、５ｎｍ以上２００ｎｍ以下、より好ましくは５ｎｍ以上５０ｎｍ以下とするとよく、ここでは、酸化窒化シリコン膜を２０ｎｍ形成する。
【０１４６】
なお、下地絶縁膜１０３と同様に、形成した酸化窒化シリコン膜を脱水素化又は脱水化するための加熱処理を行ってもよい。当該加熱処理は、減圧下、窒素雰囲気下、酸素雰囲気下、又は希ガス雰囲気下などで、３００℃以上７００℃以下、又は基板の歪み点未満で行えばよい。
【０１４７】
絶縁性を有する金属酸化膜１５７は、スパッタリング法により酸化アルミニウム膜を形成する。また、絶縁性を有する金属酸化膜１５７は、５ｎｍ以上２００ｎｍ以下、より好ましくは５ｎｍ以上５０ｎｍ以下とするとよく、ここでは、酸化アルミニウム膜を２０ｎｍ形成する。
【０１４８】
次に、上記列挙したゲート電極１１７に適用可能な材料を用いて導電膜１５８を形成する（図２（Ｄ）参照）。導電膜１５８は、ＣＶＤ法、スパッタリング法、ＭＢＥ法、又はＰＬＤ法によって形成することができる。ここでは、スパッタリング法により、絶縁性を有する金属酸化膜１５７上に窒化タンタル膜を３０ｎｍ形成し、窒化タンタル膜上にタングステン膜２００ｎｍ形成する。
【０１４９】
次に、フォトリソグラフィ工程及びエッチング工程を用いて、導電膜１５８をゲート電極１１７に加工する（図２（Ｅ）参照）。後にサイドウォール絶縁膜１１９を形成することから、ゲート電極１１７のテーパ角は、ゲート電極１１７の底面（絶縁性を有する金属酸化膜１５７の表面）に対して概略直角となるように、ＲＩＥ（Ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ：反応性イオンエッチング）法などの異方性エッチングにより加工することが好ましい。
【０１５０】
次に、ゲート電極１１７をマスクにしてドーパント１５９を酸化物半導体膜１５５に注入し、チャネル形成領域として機能する第１の領域１０７及び第１の領域１０７より低抵抗であり、ドーパント１５９を含む一対の領域１０８ａ、１０８ｂを形成する（図３（Ａ）参照）。ドーパント１５９としてはホウ素、窒素、フッ素、アルミニウム、リン、ヒ素、インジウム、スズ、アンチモン、ヘリウム、ネオン、アルゴン、クリプトン及びキセノンから選ばれた一種以上を用いればよい。なお、その方法は、イオンインプランテーション法又はイオンドーピング法で行えばよい。酸化物半導体膜１５５を低抵抗化するドーパントを含む雰囲気でのプラズマ処理又は加熱処理を行うことで、当該ドーパントを酸化物半導体膜１５５に注入してもよい。好ましくはイオンインプランテーション法を用いる。
【０１５１】
ドーパント１５９の注入は、加速電圧、ドーズ量などの注入条件、また通過させる酸素を含む絶縁膜１１３及び絶縁性を有する金属酸化膜１５７の膜厚を適宜設定して制御すればよい。例えば、リンを用いて、イオンインプランテーション法でリンイオンの注入を行う場合、加速電圧３０ｋＶ、ドーズ量は１×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよく、例えば、１×１０１５ｉｏｎｓ／ｃｍ２とすればよい。
【０１５２】
なお、イオンインプランテーション法にて酸化物半導体膜１５５にドーパント１５９を注入した後、加熱処理を行ってもよい。加熱条件としては、温度３００℃以上７００℃以下、好ましくは３００℃以上４５０℃以下で１時間、酸素雰囲気下で行うことが好ましい。また、当該加熱処理は窒素雰囲気下、減圧下、又は大気（超乾燥エア）下で行ってもよい。
【０１５３】
酸化物半導体膜１５５が結晶性を有する酸化物半導体膜の場合、ドーパント１５９の注入によって、一部非晶質化することがある。酸化物半導体膜１５５のドーパント１５９を含む領域が非晶質である場合、ドーパント１５９の注入以降のトランジスタ１００の作製工程の加熱処理において、第１の領域１０７に含まれる水素又は水分がドーパント１５９を含む領域に拡散しやすくなる。これにより、第１の領域１０７の水素又は水分が減少し、第１の領域１０７は高純度化され、ドーパント１５９を含む領域はさらに低抵抗化する。なお、本明細書では、第１の領域１０７の水素又は水分がドーパント１５９を含む領域に拡散し、第１の領域１０７の水素又は水分が低減することをゲッタリングということができる。
【０１５４】
また、酸化物半導体膜１５５のドーパント１５９を含む領域が非晶質である場合、当該非晶質化した領域が結晶化する温度で加熱処理を行うことで、当該非晶質化した領域の結晶性を回復させてもよい。
【０１５５】
次に、サイドウォール絶縁膜１１９を形成するために、絶縁性を有する金属酸化膜１５７及びゲート電極１１７上に絶縁膜１６１を形成する（図３（Ｂ）参照）。
【０１５６】
絶縁膜１６１をＲＩＥ法などの異方性エッチングによって加工し、ゲート電極１１７の側面に接するサイドウォール絶縁膜１１９を自己整合的に形成する。ここで、絶縁膜１６１は、後の形成する金属元素を含む膜と反応しないように窒化絶縁膜（例えば、窒化シリコン膜又は窒化アルミニウム膜）で形成することが好ましい。絶縁膜１６１はＣＶＤ法又はスパッタリング法などによって形成することができる。
【０１５７】
次に、ゲート電極１１７及びサイドウォール絶縁膜１１９をマスクとして用いて、酸素を含む絶縁膜１５６及び絶縁性を有する金属酸化膜１５７をＲＩＥ法などの異方性エッチングにより加工することで、酸素を含む絶縁膜１１３及び絶縁性を有する金属酸化膜１１５を有するゲート絶縁膜１１６を形成する（図３（Ｄ）参照）。ゲート絶縁膜１１６を形成することで、一対の領域１０８ａ、１０８ｂの一部が露出する。
【０１５８】
次に、下地絶縁膜１０３、一対の領域１０８ａ、１０８ｂ、ゲート絶縁膜１１６、サイドウォール絶縁膜１１９及びゲート電極１１７を覆って金属元素を含む膜１６２を形成する（図４（Ａ）参照）。
【０１５９】
金属元素を含む膜１６２は、アルミニウム（Ａｌ）、インジウム（Ｉｎ）、チタン（Ｔｉ）、スズ（Ｓｎ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、亜鉛（Ｚｎ）ハフニウム（Ｈｆ）、タンタル（Ｔａ）、ランタン（Ｌａ）、バリウム（Ｂａ）、マグネシウム（Ｍｇ）、ジルコニウム（Ｚｒ）、及びニッケル（Ｎｉ）のいずれかから選択される一以上の金属元素を含む金属膜を用いることができる。また、金属元素を含む膜１６２にドーパント１５９に適用可能な元素（リン（Ｐ）、ホウ素（Ｂ）など）を含ませてもよい。なお、本実施の形態において金属元素を含む膜１６２は導電性を有する。
【０１６０】
金属元素を含む膜１６２は、ＣＶＤ法、スパッタリング法、ＭＢＥ法、又はＰＬＤ法によって形成することができる。金属元素を含む膜１６２の膜厚は１ｎｍ以上３０ｎｍ以下、好ましくは２ｎｍ以上５ｎｍ以下とすればよい。
【０１６１】
本実施の形態では、金属元素を含む膜１６２として膜厚５ｎｍのアルミニウム膜をスパッタリング法によって形成する。
【０１６２】
次に、金属元素を含む膜１６２が一対の領域１０８ａ、１０８ｂに接した状態で加熱処理をし、金属元素を含む膜１６２に含まれる金属元素の一部を一対の領域１０８ａ、１０８ｂに拡散させる（図４（Ｂ）参照）。当該加熱処理は、一対の領域１０８ａ、１０８ｂの金属元素を含む膜１６２と接している領域に当該金属元素の一部が拡散し、当該領域を低抵抗化する。なお、金属元素を含む膜１６２にドーパント１５９に適用可能な元素が含まれている場合は、当該元素の一部も一対の領域１０８ａ、１０８ｂに拡散する。
【０１６３】
当該加熱処理により、一対の領域１０８ａ、１０８ｂと同抵抗である一対の第２の領域１０９ａ、１０９ｂと、一対の領域１０８ａ、１０８ｂより低抵抗領域である一対の第３の領域１１１ａ、１１１ｂを形成することができる。
【０１６４】
当該加熱処理は、酸素雰囲気下ではなく、窒素雰囲気下又は希ガス雰囲気下で行うことが好ましい。なお、減圧雰囲気下でも行うことできる。また、加熱温度は１００℃以上７００℃以下、好ましくは２００℃以上４００℃以下とすればよい。
【０１６５】
例えば、加熱処理装置の一つである電気炉を用いて、金属元素を含む膜１６２及び酸化物半導体膜（第１の領域１０７及び一対の領域１０８ａ、１０８ｂ）に対して窒素雰囲気下３００℃において１時間の加熱処理を行う。
【０１６６】
当該加熱処理によって、金属元素を含む膜１６２の一対の領域１０８ａ、１０８ｂと接している領域、及び金属元素を含む膜１６２の下地絶縁膜１０３と接している領域は、一対の領域１０８ａ、１０８ｂ、及び下地絶縁膜１０３に含まれる酸素によって酸化される。本実施の形態では、金属元素を含む膜１６２にアルミニウムを用いているため、一対の領域１０８ａ、１０８ｂ及び下地絶縁膜１０３と接している領域は、当該加熱処理によって酸化アルミニウムとなる。当該酸化された領域は、代表的には図４（Ｂ）に示した領域１０６である。また、当該加熱処理による酸化は、第１の領域１０７に含まれる酸素によっても行われるといえるが、一対の領域１０８ａ、１０８ｂのサイドウォール絶縁膜１１９と重畳している領域によって、第１の領域１０７に含まれる酸素が利用されることを抑制している。
【０１６７】
また、当該加熱処理を、酸素雰囲気下で加熱処理を行った場合、金属元素を含む膜１６２の表面からの酸化が支配的に進むと予想できる。それゆえ、一対の領域１０８ａ、１０８ｂの金属元素を含む膜１６２と接している領域に金属元素を十分に拡散させて低抵抗化させる前に、金属元素を含む膜１６２が十分に酸化されることで金属元素を拡散させることができず、当該領域を均一且つ十分に低抵抗化することが困難になると予想できる。
【０１６８】
一方、当該加熱処理を窒素雰囲気下、希ガス雰囲気下又は減圧雰囲気下で行う場合、金属元素を含む膜１６２は、一対の領域１０８ａ、１０８ｂと接している界面から酸化するため、酸素雰囲気下で行う場合より金属元素を含む膜１６２が酸化される速度が遅く、また、金属元素を含む膜１６２全体が酸化することがないために、一対の領域１０８ａ、１０８ｂの金属元素を含む膜１６２と接している領域に金属元素を均一且つ十分に拡散させることができ、均一且つ十分に低抵抗化された一対の第３の領域１１１ａ、１１１ｂを形成することができる。従って、良好な電気特性を有するトランジスタを歩留まり高く作製することができる。
【０１６９】
このように、均一且つ十分に低抵抗化された一対の第３の領域１１１ａ、１１１ｂを形成することできるため、ソース領域及びドレイン領域として機能する一対の第３の領域１１１ａ、１１１ｂと、電界緩和領域として機能する一対の第２の領域１０９ａ、１０９ｂをサイドウォール絶縁膜１１９形成後にドーパントを注入する工程を行って、これらの領域を形成する方法より簡易且つ短時間に形成することができる。従って、良好な電気特性を有するトランジスタを生産性高く作製することができる。
【０１７０】
なお、金属元素を含む膜１６２を形成し、加熱処理をする前後の少なくとも一方で、上記一対の領域１０８ａ、１０８ｂを形成するために行ったドーパント１５９の注入工程を行ってもよい。ここでのドーパント１５９は上記列挙した元素とすればよいが、希ガス元素など、質量の大きな元素とすることが好ましい。例えば、ドーパント１５９をアルゴンとし、金属元素を含む膜１６２を透過してアルゴンを注入すると、金属元素を含む膜１６２の金属元素もドーパント１５９に押し込まれて酸化物半導体膜に注入される。さらに、ドーパント１５９を含む酸化物半導体膜のアルゴンが注入された領域は、非晶質化する場合がある。このように非晶質化した状態で、加熱処理が行われると、第１の領域１０７に含まれる水素又は水分が酸化物半導体膜の非晶質化した領域に移動しやすくなる（ゲッタリング）。これにより、第１の領域１０７は高純度化され、非晶質化された領域はさらに低抵抗化する。
【０１７１】
次に、エッチング工程により、酸化した領域を有する金属元素を含む膜１６２を除去する（図４（Ｃ）参照）。当該エッチング工程は、当該酸化した領域は金属元素を含む膜１６２の他の領域に比べて、前記酸化した領域を有する金属元素を含む膜及び前記酸化物半導体膜のエッチングガス又はエッチャントに対するエッチング速度の違いを利用して行うことが好ましいため、エッチングガス又はエッチャントを適宜選択して行う。なお、エッチングガスを用いるドライエッチングは、金属元素を含む膜１６２の種類によって、金属元素を含む膜１６２を選択的に除去することができないことがある。例えば、金属元素を含む膜１６２にチタン膜を用いた場合、フッ素系のエッチングガスを用いたドライエッチングで金属元素を含む膜１６２を選択的に除去することが可能であるが、本実施の形態のように、金属元素を含む膜１６２にアルミニウムを用いた場合、ドライエッチングでは金属元素を含む膜１６２を選択的に除去するのが難しい。また、金属元素を含む膜１６２に酸化された領域を有すると、当該領域のみエッチング速度が変化するため、選択的に金属元素を含む膜１６２を除去することが難しい。また、ウェットエッチングは、ドライエッチングに比べて酸化物半導体膜１０５の種類や組成によってエッチング速度が変わる傾向にある。例えば、上記列挙した種類の酸化物半導体膜のアンモニア過水溶液に対するエッチング速度は、金属元素を含む膜１６２の過水アンモニア水に対するエッチング速度より遅い。また、Ｉｎ−Ｇａ系酸化物はフッ酸系のエッチャントに対するエッチング速度が非常に遅く、金属元素を含む膜１６２とのエッチング速度に差を有する。従って、当該エッチング工程は、ウェットエッチング行うことが好ましい。
【０１７２】
金属元素を含む膜１６２を形成した後に行う加熱処理は、窒素雰囲気下又は希ガス雰囲気下で行い、金属元素を含む膜１６２は一対の領域１０８ａ、１０８ｂと接する領域から酸化されるため、金属元素を含む膜１６２のすべてが酸化される訳でない。そこで、本エッチング工程を行うことで、金属元素を含む膜１６２の酸化されていない領域がすべて除去されるため、トランジスタ１００において、当該酸化されていない領域を介してソース電極１２７ａ及びドレイン電極１２７ｂ間が導通することを防ぐことができる。
【０１７３】
次に、下地絶縁膜１０３、一対の第３の領域１１１ａ、１１１ｂ、ゲート絶縁膜１１６、サイドウォール絶縁膜１１９及びゲート電極１１７を覆って絶縁性を有する金属酸化膜１２１を形成する（図４（Ｄ）参照）。
【０１７４】
絶縁性を有する金属酸化膜１２１は、絶縁性を有する金属酸化膜１５７と同様にして形成する。特に緻密性の高い無機絶縁膜で形成されていることが好ましく、絶縁性を有する金属酸化膜１２１は、５ｎｍ以上２００ｎｍ以下、より好ましくは５ｎｍ以上１００ｎｍ以下とするとよく、本実施の形態では、スパッタリング法で酸化アルミニウム膜を７０ｎｍ形成する。
【０１７５】
本実施の形態のように、金属元素を含む膜１６２を除去し、絶縁性を有する金属酸化膜１２１を形成する工程は、以下のような利点を有する。例えば、金属元素を含む膜１６２が一対の領域１０８ａ、１０８ｂに接した状態で行う加熱処理によって、金属元素を含む膜１６２のすべてが酸化されず、金属元素を含む膜１６２の一部に導電性を有する領域が残った場合、当該領域を介して、後に形成するソース電極１２７ａ及びドレイン電極１２７ｂが導通し、トランジスタとして機能しない可能性がある。それゆえ、形成した金属元素を含む膜１６２を除去し、再度、絶縁性を有する金属酸化膜１２１を形成することでソース電極１２７ａ及びドレイン電極１２７ｂを電気的に分離することができ、歩留まり高くトランジスタ１００を作製することができる。
【０１７６】
次に、絶縁性を有する金属酸化膜１２１上に層間絶縁膜１２３を形成する（図５（Ａ）参照）。層間絶縁膜１２３は、下地絶縁膜１０３と同様にして形成すればよい。本実施の形態では、プラズマＣＶＤ法で形成した酸化窒化シリコンを４００ｎｍ形成する。
【０１７７】
少なくとも絶縁性を有する金属酸化膜１２１を形成した後に、加熱処理を行うことが好ましい。当該加熱処理は、下地絶縁膜１０３上に酸化物半導体膜１５４を形成した後に行う加熱処理と同様にして行うことができる。当該加熱処理によって、下地絶縁膜１０３及びゲート絶縁膜１１６に含まれる酸素を含む絶縁膜１１３に含まれる酸素の一部が、下地絶縁膜１０３と酸化物半導体膜１０５（特に第１の領域１０７）の界面、酸素を含む絶縁膜１１３と酸化物半導体膜１０５（特に第１の領域１０７）の界面、及び、酸化物半導体膜１０５（特に第１の領域１０７）に供給され、それぞれの界面における界面準位密度を低減し、且つ、酸化物半導体膜１０５（特に第１の領域１０７）中の酸素欠損を修復することができる。
【０１７８】
また、絶縁性を有する金属酸化膜１２１は、下地絶縁膜１０３及び酸素を含む絶縁膜１１３に含まれる酸素が外部に放出されることを防止する効果を有するため、効率よく且つ十分に当該界面準位密度を低減することができ、且つ、当該酸素欠損を修復するができる。それゆえ、トランジスタ１００は、トランジスタの動作などに起因して、下地絶縁膜１０３及び酸素を含む絶縁膜１１３と酸化物半導体膜１０５との界面にキャリアが捕獲されることを抑制されており、信頼性に優れたトランジスタとなる。また、トランジスタ１００は、酸素欠損に起因した電子が低減されており、良好な電気特性を有するトランジスタとなる。また、絶縁性を有する金属酸化膜１２１は、外気の水素、水分などの不純物が外部から侵入することを防止する効果も有することから、トランジスタ１００は信頼性に優れたトランジスタとなる。なお、当該加熱処理で層間絶縁膜１２３に含まれる水素や水分は除去される。
【０１７９】
次に、絶縁性を有する金属酸化膜１２１及び層間絶縁膜１２３に、一対の第３の領域１１１ａ、１１１ｂに達する開口１２５ａ、１２５ｂを形成する（図５（Ｂ）参照）。当該開口１２５ａ、１２５ｂに、導電膜を形成し、フォトリソグラフィ工程及びエッチング工程によって、ソース電極１２７ａ及びドレイン電極１２７ｂを形成する（図１（Ｂ）参照）。なお、ソース電極１２７ａ又はドレイン電極１２７ｂは、それぞれソース配線又はドレイン配線としても機能する。当該導電膜は、ゲート電極１１７に加工される導電膜１５８と同様にして形成すればよい。
【０１８０】
また、トランジスタ起因の表面凹凸を低減するために層間絶縁膜１２３上に平坦化絶縁膜を形成してもよい。平坦化絶縁膜としては、ポリイミド、アクリル、ベンゾシクロブテン系樹脂などの有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜を形成してもよい。
【０１８１】
上記トランジスタ１００の作製方法では、サイドウォール絶縁膜１１９を形成する際にゲート電極１１７が露出するように絶縁膜１６１の一部を除去するため、ゲート電極１１７が膜減りする可能性がある。そこで、ゲート電極１１７に加工される導電膜１５８上に絶縁膜１７０を形成する（図６（Ａ）参照）。その後、フォトリソグラフィ工程及びエッチング工程により、ゲート電極１１７及びゲート電極１１７の上面に接するゲート電極保護膜１２２を形成する（図６（Ｂ）参照）。以降は、上記トランジスタ１００の作製方法と同様の工程を行う。なお、絶縁膜１７０はサイドウォール絶縁膜１１９に加工される絶縁膜１６１とはエッチングガスに対するエッチング速度が異なる種類の絶縁膜、ここでは、絶縁膜１６１よりエッチング速度が遅い絶縁膜を用いて形成する。本実施の形態では、絶縁膜１６１は窒化絶縁膜を用いていることから、絶縁膜１７０は酸化絶縁膜、絶縁性を有する金属酸化膜、又は絶縁性を有する金属窒化膜を用いることが好ましい。絶縁膜１６１を加工してサイドウォール絶縁膜１１９を形成する際に、ゲート電極保護膜１２２がエッチングストッパー膜として機能するために、ゲート電極１１７の膜減りを抑制することができる。この作製方法によって、作製されたトランジスタの断面図を図６（Ｃ）に示す。
【０１８２】
以上により、外気による電気特性劣化が抑制されたトランジスタを歩留まり高く、作製することができる。また、本発明の一態様により、酸化物半導体膜にチャネル形成領域と抵抗率差を有する２つの領域が設けられ、ソース電極及びドレイン電極との接触抵抗を低減でき、高いオン特性を有する、酸化物半導体を用いたトランジスタを提供することができる、そして、当該トランジスタは高速応答及び高速駆動の可能なトランジスタであることから、当該トランジスタを用いて高性能の半導体装置を作製することができる。
【０１８３】
なお、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１８４】
（実施の形態２）
本実施の形態では、実施の形態１で説明したトランジスタとは作製方法が一部異なるトランジスタについて説明する。本実施の形態で説明するトランジスタは、実施の形態１で説明したトランジスタとはゲート電極及びサイドウォール絶縁膜の形状及び形成方法が異なる。本発明の一態様のトランジスタは、ゲート電極が略三角形の形状であってもよく、サイドウォール絶縁膜は少なくともゲート電極の側面に接し、ゲート電極を覆う形状であってもよい。そこで、本実施の形態は、実施の形態１で用いた図面及び説明を適宜用いることができるものとし、重複する説明は省略することがある。なお、本実施の形態で説明するトランジスタは、ゲート電極幅が概ね数百ｎｍ以下の微細なトランジスタを想定している。
【０１８５】
ゲート電極に加工される導電膜１５８を形成する工程までは、実施の形態１と同様である（図２（Ａ）乃至図２（Ｄ）参照）。
【０１８６】
次に、幅の狭いゲート電極を形成するため、所望のゲート電極幅より幅の広いレジストマスク１６３を形成する（図７（Ａ）参照）。レジストマスク１６３は実施の形態１と同様にフォトリソグラフィ工程又はインクジェット法などで形成できる。
【０１８７】
本実施の形態では、次に、ゲート電極幅を狭くするために、酸素プラズマによりレジストマスク１６３を縮小し、所望のゲート電極幅を有するレジストマスク１６４を形成する（図６（Ｂ）参照）。
【０１８８】
次に、レジストマスク１６４を用いたエッチング工程により、導電膜１５８を加工し、ゲート電極１６９を形成する（図７（Ｃ）参照）。エッチング工程によって、導電膜１５８の一部だけではなくレジストマスク１６４も除去されるため、レジストマスク１６４と重畳する導電膜１５８の一部が除去される。従って、本実施の形態で示すように非常に微細なトランジスタにおいて、ゲート電極１６９は図７（Ｃ）のように略三角形状となる。
【０１８９】
次に、ゲート電極１６９をマスクに用いて、ドーパント１５９を酸化物半導体膜１５５に注入する（図８（Ａ）参照）。ドーパント１５９を注入する工程に関する説明は、実施の形態１と同様である。
【０１９０】
次に、絶縁膜１６１を形成し、絶縁膜１６１上にレジストマスク１７１を形成する（図８（Ｂ）参照）。絶縁膜１６１は、実施の形態１と同様に絶縁膜１６１を形成した（図３（Ｂ）参照）後、ＣＭＰ法などの研磨処理又はドライエッチング処理によるエッチバック処理によって、絶縁膜１６１の表面を平坦化した絶縁膜である。絶縁膜１６１のように表面が平坦化されていることで、レジストマスク１７１をゲート電極幅の狭いゲート電極１６９に対して精度良く形成することができる。
【０１９１】
次に、レジストマスク１７１を用いて、絶縁膜１６１を加工しサイドウォール絶縁膜１１９と、酸素を含む絶縁膜１５６及び絶縁性を有する金属酸化膜１５７を加工して、酸素を含む絶縁膜１１３及び絶縁性を有する金属酸化膜１１５を有するゲート絶縁膜１１６を形成する（図８（Ｃ）参照）。本実施の形態では、レジストマスクを用いてサイドウォール絶縁膜を形成するため、実施の形態１でのサイドウォール絶縁膜とは形状が異なる。具体的には、サイドウォール絶縁膜は少なくともゲート電極の側面に接し、ゲート電極を覆う形状である。
【０１９２】
次に、下地絶縁膜１０３、一対の領域１０８ａ、１０８ｂ、ゲート絶縁膜１１６、サイドウォール絶縁膜１１９を覆って金属元素を含む膜１６２を形成した後、金属元素を含む膜１６２が一対の領域１０８ａ、１０８ｂに接した状態で加熱処理をし、金属元素を含む膜１６２に含まれる金属元素の一部を、図８（Ｃ）に示す一対の領域１０８ａ、１０８ｂに拡散させる（図９（Ａ）参照）。
【０１９３】
当該加熱処理により、一対の領域１０８ａ、１０８ｂと同抵抗である一対の第２の領域１０９ａ、１０９ｂと、一対の領域１０８ａ、１０８ｂより低抵抗領域である一対の第３の領域１１１ａ、１１１ｂを形成することができる。なお、金属元素を含む膜１６２、及び金属元素を含む膜１６２が一対の領域１０８ａ、１０８ｂに接した状態で行う加熱処理に関する説明は、実施の形態１と同様である。なお、当該加熱処理により酸化された領域は、代表的には図９（Ａ）に示した領域１０６である。
【０１９４】
次に、フォトリソグラフィ工程及びエッチング工程により、酸化した領域を有する金属元素を含む膜１６２を除去し、再び、下地絶縁膜１０３、一対の第３の領域１１１ａ、１１１ｂ、ゲート絶縁膜１１６、サイドウォール絶縁膜１１９及びゲート電極１１７を覆って絶縁性を有する金属酸化膜１２１を形成する（図９（Ｂ）参照）。
【０１９５】
酸化した領域を有する金属元素を含む膜１６２を除去する工程、及び絶縁性を有する金属酸化膜１２１を形成する工程に関する説明は実施の形態１と同様である。
【０１９６】
以降は、実施の形態１と同様の工程を行う。具体的には、絶縁性を有する金属酸化膜１２１上に層間絶縁膜１２３を形成し、好ましくは、少なくとも絶縁性を有する金属酸化膜１２１を形成した後に加熱処理を行う。絶縁性を有する金属酸化膜１２１及び層間絶縁膜１２３に、一対の第３の領域１１１ａ、１１１ｂに達する開口１２５ａ、１２５ｂを形成し、当該開口１２５ａ、１２５ｂにソース電極１２７ａ及びドレイン電極１２７ｂを形成する（図９（Ｃ）参照）。
【０１９７】
本実施の形態で説明した作製方法を用いることで、ゲート電極幅が狭いトランジスタにおいても、酸化物半導体膜に電界緩和領域、ソース領域及びドレイン領域をセルフアラインに形成するためのサイドウォール絶縁膜を歩留まり高く形成することができる。
【０１９８】
以上により、外気による電気特性劣化が抑制されたトランジスタを歩留まり高く、作製することができる。また、本発明の一態様により、酸化物半導体膜にチャネル形成領域と抵抗率差を有する２つの領域が設けられ、ソース電極及びドレイン電極との接触抵抗を低減でき、高いオン特性を有する、酸化物半導体を用いたトランジスタを提供することができる、そして、当該トランジスタは高速応答及び高速駆動の可能なトランジスタであることから、当該トランジスタを用いて高性能の半導体装置を作製することができる。
【０１９９】
なお、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２００】
（実施の形態３）
本実施の形態では、先の実施の形態で説明したトランジスタとは作製方法が一部異なるトランジスタについて説明する。従って、本実施の形態は、先の実施の形態で用いた図面及び説明を適宜用いることができるものとし、重複する説明は省略することがある。
【０２０１】
〈トランジスタの構成例〉
図１０（Ａ）及び図１０（Ｂ）に、トランジスタ２００の上面図及び断面図を示す。図１０（Ａ）はトランジスタ２００の上面図であり、図１０（Ｂ）は、図１０（Ａ）の一点鎖線Ａ−Ｂ間の断面図である。なお、図１０（Ａ）では、明瞭化のため、トランジスタ２００の構成要素の一部（例えば、基板１０１、下地絶縁膜１０３、及びゲート絶縁膜１１６など）を省略している。
【０２０２】
図１０（Ａ）及び図１０（Ｂ）より、トランジスタ２００は、基板１０１上に下地絶縁膜１０３が設けられており、下地絶縁膜１０３上にソース電極１２７ａ及びドレイン電極１２７ｂが設けられており、ソース電極１２７ａ及びドレイン電極１２７ｂの一部に接する酸化物半導体膜１０５が下地絶縁膜１０３上に設けられており、酸化物半導体膜１０５上にゲート絶縁膜１１６が設けられており、ゲート絶縁膜１１６上の酸化物半導体膜１０５と重畳する領域にゲート電極１１７が設けられており、ゲート絶縁膜１１６及びゲート電極１１７に接するサイドウォール絶縁膜１１９が設けられており、下地絶縁膜１０３、酸化物半導体膜１０５の一部、ゲート絶縁膜１１６、ゲート電極１１７及びサイドウォール絶縁膜１１９に接する絶縁性を有する金属酸化膜１２１が設けられており、絶縁性を有する金属酸化膜１２１上に層間絶縁膜１２３が設けられており、絶縁性を有する金属酸化膜１２１及び層間絶縁膜１２３に形成された開口１２５ａ、１２５ｂを介して、ソース電極１２７ａ及びドレイン電極１２７ｂに接するソース配線３２７ａ及びドレイン配線３２７ｂが設けられている。なお、下地絶縁膜１０３及び層間絶縁膜１２３は、設けなくてもよい。
【０２０３】
トランジスタ２００における、基板１０１、下地絶縁膜１０３、酸化物半導体膜１０５、ゲート絶縁膜１１６、ゲート電極１１７、サイドウォール絶縁膜１１９、絶縁性を有する金属酸化膜１２１、層間絶縁膜１２３、ソース電極１２７ａ及びドレイン電極１２７ｂの詳細は、トランジスタ１００と同様である。
【０２０４】
ソース配線３２７ａ及びドレイン配線３２７ｂは、ソース電極１２７ａ及びドレイン電極１２７ｂの引き回し配線として設けられており、ソース電極１２７ａ及びドレイン電極１２７ｂと電気的に接続されている。
【０２０５】
〈トランジスタの作製方法〉
次に、トランジスタ２００の作製方法について、図面を用いて説明する。
【０２０６】
まず、基板１０１を準備し、基板１０１上に下地絶縁膜１０３を形成し、下地絶縁膜１０３上にソース電極１２７ａ及びドレイン電極１２７ｂを形成する（図１１（Ａ）参照）。
【０２０７】
基板１０１は実施の形態１に記載した種類の中から選択し、下地絶縁膜１０３は実施の形態１と同様にして形成することができる。
【０２０８】
ソース電極１２７ａ及びドレイン電極１２７ｂは、実施の形態１に列挙した材料及び方法を適宜用いて形成する。
【０２０９】
以降の工程は、トランジスタ１００の作製方法と同様である。酸化物半導体膜１５５を形成し（図１１（Ｂ）参照）、酸素を含む絶縁膜１５６及び絶縁性を有する金属酸化膜１５７、並びにゲート電極１１７を形成した後、ゲート電極１１７をマスクとして用いて、ドーパント１５９を酸化物半導体膜１５５に注入して、第１の領域１０７及び一対の領域１０８ａ、１０８ｂを形成し（図１１（Ｃ）参照）、酸素を含む絶縁膜１１３及び絶縁性を有する金属酸化膜１１５を有するゲート絶縁膜１１６、並びにサイドウォール絶縁膜１１９を形成し（図１１（Ｄ）参照）、少なくとも一対の領域１０８ａ、１０８ｂを覆って金属元素を含む膜１６２を形成した後、加熱処理をして酸化物半導体膜１０５を形成し（図１２（Ａ）参照）、金属元素を含む膜１６２を除去し、絶縁性を有する金属酸化膜１２１を形成し（図１２（Ｂ））、層間絶縁膜１２３を形成し、開口１２５ａ、開口１２５ｂを形成し（図１２（Ｄ）参照）、開口１２５ａ、開口１２５ｂにソース配線３２７ａ及びドレイン配線３２７ｂを形成することでトランジスタ２００を作製することができる（図１０（Ｂ）参照）。
【０２１０】
また、実施の形態１と同様に適宜、加熱処理を行うことができる。例えば、酸化物半導体膜１５５に加工する前の酸化物半導体膜に加熱処理を行うことや、少なくとも絶縁性を有する金属酸化膜１２１を形成した後に加熱処理を行うことが好ましい。当該加熱処理を行うことで、酸化物半導体膜の脱水素化又は脱水化が生じ、酸化物半導体膜中の酸素欠損を修復できるため、良好な電気特性を有するトランジスタ２００を作製することができる。
【０２１１】
上記トランジスタ２００の作製方法では、サイドウォール絶縁膜１１９を形成する際にゲート電極１１７が露出するように絶縁膜１６１の一部を除去するため、ゲート電極１１７が膜減りする可能性がある。そこで、ゲート電極１１７に加工される導電膜１５８上に絶縁膜１７０を形成する（図１３（Ａ）参照）。その後、フォトリソグラフィ工程及びエッチング工程により、ゲート電極１１７及びゲート電極１１７の上面に接するゲート電極保護膜１２２を形成する（図１３（Ｂ）参照）。以降は、上記トランジスタ２００の作製方法と同様の工程を行う。なお、絶縁膜１７０はサイドウォール絶縁膜１１９に加工される絶縁膜１６１とはエッチングガスに対するエッチング速度が異なる種類の絶縁膜、ここでは、絶縁膜１６１よりエッチング速度が遅い絶縁膜を用いて形成する。本実施の形態では、絶縁膜１６１は窒化絶縁膜を用いていることから、絶縁膜１７０は酸化絶縁膜、絶縁性を有する金属酸化膜、又は絶縁性を有する金属窒化膜を用いることが好ましい。絶縁膜１６１を加工してサイドウォール絶縁膜１１９を形成する際に、ゲート電極保護膜１２２がエッチングストッパー膜として機能するために、ゲート電極１１７の膜減りを抑制することができる。この作製方法によって、作製されたトランジスタの断面図を図１３（Ｃ）に示す。
【０２１２】
以上により、外気による電気特性劣化が抑制されたトランジスタを歩留まり高く、作製することができる。また、本発明の一態様により、酸化物半導体膜にチャネル形成領域と抵抗率差を有する２つの領域が設けられ、ソース電極及びドレイン電極との接触抵抗を低減でき、高いオン特性を有する、酸化物半導体を用いたトランジスタを提供することができる、そして、当該トランジスタは高速応答及び高速駆動の可能なトランジスタであることから、当該トランジスタを用いて高性能の半導体装置を作製することができる。
【０２１３】
なお、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２１４】
（実施の形態４）
本実施の形態では、先の実施の形態で説明したトランジスタとは作製方法が一部異なるトランジスタについて説明する。従って、本実施の形態は、先の実施の形態で用いた図面及び説明を適宜用いることができるものとし、重複する説明は省略することがある。
【０２１５】
〈トランジスタの構成例〉
図１４（Ａ）及び図１４（Ｂ）に、トランジスタ３００の上面図及び断面図を示す。図１４（Ａ）はトランジスタ３００の上面図であり、図１４（Ｂ）は、図１４（Ａ）の一点鎖線Ａ−Ｂ間の断面図である。なお、図１４（Ａ）では、明瞭化のため、トランジスタ３００の構成要素の一部（例えば、基板１０１、下地絶縁膜１０３、及びゲート絶縁膜１１６など）を省略している。
【０２１６】
図１４（Ａ）及び図１４（Ｂ）より、トランジスタ３００は、基板１０１上に下地絶縁膜１０３が設けられており、下地絶縁膜１０３上に酸化物半導体膜１０５が設けられており、酸化物半導体膜１０５上にゲート絶縁膜１１６が設けられており、ゲート絶縁膜１１６上の酸化物半導体膜１０５と重畳する領域にゲート電極１１７が設けられており、ゲート絶縁膜１１６及びゲート電極１１７に接するサイドウォール絶縁膜１１９が設けられており、下地絶縁膜１０３、酸化物半導体膜１０５の一部、ゲート絶縁膜１１６、ゲート電極１１７及びサイドウォール絶縁膜１１９に接するソース電極１２７ａ及びドレイン電極１２７ｂが設けられており、ソース電極１２７ａ及びドレイン電極１２７ｂ上に絶縁性を有する金属酸化膜１２１が設けられており、絶縁性を有する金属酸化膜１２１上に層間絶縁膜１２３、層間絶縁膜１２４が設けられており、絶縁性を有する金属酸化膜１２１、層間絶縁膜１２３及び層間絶縁膜１２４に形成された開口１２５ａ、１２５ｂを介して、ソース電極１２７ａ及びドレイン電極１２７ｂに接するソース配線３２７ａ及びドレイン配線３２７ｂが設けられている。なお、下地絶縁膜１０３及び層間絶縁膜１２４は、設けなくてもよい。
【０２１７】
トランジスタ３００は、トランジスタ１００と比較して、ソース領域及びドレイン領域として機能する一対の第３の領域１１１ａ、１１１ｂに直接、絶縁性を有する金属酸化膜１２１が接しておらず、ソース電極１２７ａ及びドレイン電極１２７ｂ上に絶縁性を有する金属酸化膜１２１が設けられている。
【０２１８】
トランジスタ１００では、開口１２５ａ、開口１２５ｂは一対の第３の領域１１１ａ、１１１ｂに重畳して設ける必要があるが、トランジスタ３００は、開口１２５ａ、開口１２５ｂを第３の領域１１１ａ、１１１ｂに重畳して設ける必要はなく、ソース電極１２７ａ及びドレイン電極１２７ｂの第３の領域１１１ａ、１１１ｂと接していない領域に重畳して設けられていてもよい。例えば、トランジスタを集積化する際、開口１２５ａ、開口１２５ｂを形成するための加工精度が低い場合でも、歩留まり高くトランジスタを集積化することができる。
【０２１９】
トランジスタ３００における、基板１０１、下地絶縁膜１０３、酸化物半導体膜１０５、ゲート絶縁膜１１６、ゲート電極１１７、サイドウォール絶縁膜１１９、絶縁性を有する金属酸化膜１２１、層間絶縁膜１２３、ソース電極１２７ａ及びドレイン電極１２７ｂの詳細は、トランジスタ１００と同様である。なお、層間絶縁膜１２４は、層間絶縁膜１２３と同様である。
【０２２０】
ソース配線３２７ａ及びドレイン配線３２７ｂは、ソース電極１２７ａ及びドレイン電極１２７ｂの引き回し配線として設けられており、ソース電極１２７ａ及びドレイン電極１２７ｂと電気的に接続されている。
【０２２１】
〈トランジスタの作製方法〉
次に、トランジスタ３００の作製方法について、図面を用いて説明する。
【０２２２】
基板１０１上に下地絶縁膜１０３を形成する工程からサイドウォール絶縁膜１１９を形成する工程まで、実施の形態１と同様にして行う（図２（Ａ）乃至図３（Ｄ）参照）。
【０２２３】
次に、下地絶縁膜１０３、一対の第３の領域１１１ａ、１１１ｂ、ゲート絶縁膜１１６、ゲート電極１１７、及びサイドウォール絶縁膜１１９上に、ソース電極１２７ａ及びドレイン電極１２７ｂに加工される導電膜１７９を形成する（図１５（Ａ）参照）。導電膜１７９は、ゲート電極１１７に加工される導電膜１５８と同様である。
【０２２４】
次に、実施の形態１と同様にして、導電膜１７９上に絶縁性を有する金属酸化膜１２１を形成する（図１５（Ｂ）参照）。
【０２２５】
次に、実施の形態１と同様にして、絶縁性を有する金属酸化膜１２１上に層間絶縁膜１２３を形成する（図１５（Ｃ）参照）。
【０２２６】
次に、少なくとも、導電膜１７９、絶縁性を有する金属酸化膜１２１及び層間絶縁膜１２３を、ＣＭＰ法などの研磨処理又はドライエッチング処理によるエッチバック処理によって、ゲート電極１１７を露出させる（図１６（Ａ）参照）。これにより、導電膜１７９をソース電極１２７ａ及びドレイン電極１２７ｂに加工することができ、絶縁性を有する金属酸化膜１２１及び層間絶縁膜１２３は平坦化される。ソース電極１２７ａ及びドレイン電極１２７ｂが電気的に分離できるように、導電膜１７９、絶縁性を有する金属酸化膜１２１及び層間絶縁膜１２３の他に、ゲート電極１１７及びサイドウォール絶縁膜１１９の一部を除去してもよい。
【０２２７】
次に、平坦化した絶縁性を有する金属酸化膜１２１、平坦化した層間絶縁膜１２３、サイドウォール絶縁膜１１９、及びゲート電極１１７上に層間絶縁膜１２４を形成する。なお、層間絶縁膜１２４は、層間絶縁膜１２３と同様である。
【０２２８】
平坦化した絶縁性を有する金属酸化膜１２１、平坦化した層間絶縁膜１２３、及び層間絶縁膜１２４に、ソース電極１２７ａ及びドレイン電極１２７ｂに達する開口１２５ａ、開口１２５ｂを形成し、開口１２５ａ、開口１２５ｂにソース配線３２７ａ及びドレイン配線３２７ｂを形成することでトランジスタ３００を作製することができる（図１６（Ｃ）参照）。
【０２２９】
また、実施の形態１と同様に適宜、加熱処理を行うことができる。例えば、酸化物半導体膜１５５に加工する前の酸化物半導体膜に加熱処理を行うことや、酸素を含む絶縁膜１５６で酸化物半導体膜１５５を覆った後に加熱処理を行うことや、少なくとも絶縁性を有する金属酸化膜１２１を形成した後に加熱処理を行うことが好ましい。当該加熱処理を行うことで、酸化物半導体膜の脱水素化又は脱水化が生じ、酸化物半導体膜中の酸素欠損を修復できるため、良好な電気特性を有するトランジスタ３００を作製することができる。
【０２３０】
また、トランジスタ３００は、トランジスタ１００及びトランジスタ２００と同様にサイドウォール絶縁膜１１９を形成する際にゲート電極１１７が膜減りすることを抑制するために、ゲート電極１１７上にゲート電極保護膜を設ける構成であってもよい。なお、当該ゲート電極保護膜は、トランジスタ１００及びトランジスタ２００と同様にして形成することができる。
【０２３１】
トランジスタ３００を概ね数百ｎｍ以下のゲート電極幅が狭いトランジスタとする場合、以下のようにして作製することができる。
【０２３２】
基板１０１上に下地絶縁膜１０３を形成する工程からサイドウォール絶縁膜１１９を形成する工程まで、実施の形態２と同様にして行う（図２（Ａ）乃至図２（Ｄ）、及び図７（Ａ）乃至図８（Ｃ）参照）。
【０２３３】
以降は、上記工程と同様の工程を行う。具体的には、下地絶縁膜１０３、一対の第３の領域１１１ａ、１１１ｂ、ゲート絶縁膜１１６、ゲート電極１１７、及びサイドウォール絶縁膜１１９上に、ソース電極１２７ａ及びドレイン電極１２７ｂに加工される導電膜１７９を形成する（図１７（Ａ）参照）。導電膜１７９上に絶縁性を有する金属酸化膜１２１を形成する（図１７（Ｂ）参照）。絶縁性を有する金属酸化膜１２１上に層間絶縁膜１２３を形成する（図１５（Ｃ）参照）。少なくとも、導電膜１７９、絶縁性を有する金属酸化膜１２１及び層間絶縁膜１２３を、ＣＭＰ法などの研磨処理又はドライエッチング処理によるエッチバック処理によって、ゲート電極１１７を露出させて、ソース電極１２７ａ及びドレイン電極１２７ｂを形成する（図１８（Ａ）参照）。平坦化した絶縁性を有する金属酸化膜１２１、平坦化した層間絶縁膜１２３、サイドウォール絶縁膜１１９、及びゲート電極１１７上に層間絶縁膜１８４を形成する（図１８（Ｂ）参照）。平坦化した絶縁性を有する金属酸化膜１２１、平坦化した層間絶縁膜１２３、及び層間絶縁膜１８４に、ソース電極１２７ａ及びドレイン電極１２７ｂに達する開口を形成し、開口１２５ａ、開口１２５ｂにソース配線３２７ａ及びドレイン配線３２７ｂを形成する（図１８（Ｃ）参照）。
【０２３４】
また、実施の形態１と同様に適宜、加熱処理を行うことができる。例えば、酸化物半導体膜１５５に加工する前の酸化物半導体膜に加熱処理を行うことや、酸素を含む絶縁膜１５６で酸化物半導体膜１５５を覆った後に加熱処理を行うことや、少なくとも絶縁性を有する金属酸化膜１２１を形成した後に加熱処理を行うことが好ましい。当該加熱処理を行うことで、酸化物半導体膜の脱水素化又は脱水化が生じ、酸化物半導体膜中の酸素欠損を修復できるため、良好な電気特性を有するトランジスタ３００を作製することができる。
【０２３５】
本実施の形態で説明した作製方法を用いることで、ゲート電極幅が狭いトランジスタにおいても、酸化物半導体膜に電界緩和領域、ソース領域及びドレイン領域をセルフアラインに形成するためのサイドウォール絶縁膜を歩留まり高く形成することができる。
【０２３６】
以上により、外気による電気特性劣化が抑制されたトランジスタを歩留まり高く、作製することができる。また、本発明の一態様により、酸化物半導体膜にチャネル形成領域と抵抗率差を有する２つの領域が設けられ、ソース電極及びドレイン電極との接触抵抗を低減でき、高いオン特性を有する、酸化物半導体を用いたトランジスタを提供することができる、そして、当該トランジスタは高速応答及び高速駆動の可能なトランジスタであることから、当該トランジスタを用いて高性能の半導体装置を作製することができる。
【０２３７】
なお、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２３８】
（実施の形態５）
本実施の形態では、実施の形態１乃至実施の形態４のいずれかで説明したトランジスタを適用した半導体装置について説明する。なお、本実施の形態では、半導体装置の一例として記憶媒体（メモリ素子）を示し、先の実施の形態で用いた符号を適宜用いて説明する。また、以降の本実施の形態において、実施の形態１乃至実施の形態４のいずれかで説明したトランジスタが適用可能なトランジスタには、図面にＯＳと記す。
【０２３９】
当該半導体装置は、単結晶半導体基板に作製された第１のトランジスタと、絶縁膜を介して第１のトランジスタの上方に、半導体膜を用いて作製された第２のトランジスタ及び容量素子と、を有する。
【０２４０】
また、積層する、第１のトランジスタ及び第２のトランジスタの半導体材料、及び構造は、同一でもよいし異なっていてもよい。ここでは、当該半導体装置の回路に好適な材料及び構造のトランジスタをそれぞれ用いる例について説明する。
【０２４１】
当該第２のトランジスタとしては、実施の形態１乃至実施の形態４のいずれかで説明したトランジスタを用いることができる。なお、当該第２のトランジスタとして用いるトランジスタの構造に応じて、第１のトランジスタ及び容量の積層関係、並びに接続関係を適宜変更する。本実施の形態では、第２のトランジスタにトランジスタ２００を用いる例について説明する。
【０２４２】
図１９は、半導体装置の構成例である。図１９（Ａ）には、当該半導体装置の断面を、図１９（Ｂ）には、当該半導体装置の平面を、それぞれ示す。なお、図１９（Ａ）は、図１９（Ｂ）のＣ１−Ｃ２及びＤ１−Ｄ２における断面に相当する。なお、図１９（Ｂ）では、明瞭化のため、半導体装置の構成要素の一部（例えば、基板４０１、絶縁膜４１９、絶縁膜４２３、絶縁膜４２５、下地絶縁膜１０３、ゲート絶縁膜１１６、サイドウォール絶縁膜１１９など）を省略している。
【０２４３】
また、図１９（Ｃ）には、当該半導体装置の回路図の一例を示す。図１９（Ａ）及び図１９（Ｂ）に示した半導体装置に好適な材料及び構造として、下部に第１の半導体材料を用いたトランジスタ４００を有し、上部に第２の半導体材料を用いたトランジスタ２００及び容量素子４５０を有する。本実施の形態において、第１の半導体材料は酸化物半導体以外の半導体材料であり、第２の半導体材料は酸化物半導体である。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、又はガリウムヒ素などを用いることができ、単結晶半導体を用いるのが好ましい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。他に、酸化物半導体以外の半導体材料として有機半導体材料などを用いてもよい。酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【０２４４】
図１９における半導体装置の作製方法を図１９（Ａ）乃至図１９（Ｃ）を用いて説明する。
【０２４５】
トランジスタ４００は、半導体材料（例えば、シリコンなど）を含む基板４０１に設けられたチャネル形成領域４０７と、チャネル形成領域４０７を挟むように設けられた不純物領域４０２ａ、４０２ｂと、不純物領域４０２ａ、４０２ｂに接する金属間化合物領域４０３ａ、４０３ｂと、チャネル形成領域４０７上に設けられたゲート絶縁膜４０５と、ゲート絶縁膜４０５上に設けられたゲート電極４１７とを有する。
【０２４６】
半導体材料を含む基板４０１は、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体膜が設けられた構成の基板をいうが、本明細書などにおいては、絶縁表面上にシリコン以外の材料からなる半導体膜が設けられた構成の基板も含む。つまり、「ＳＯＩ基板」が有する半導体膜は、シリコン半導体膜に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁膜を介して半導体膜が設けられた構成のものが含まれるものとする。
【０２４７】
ＳＯＩ基板の作製方法としては、鏡面研磨ウェハーに酸素イオンを注入した後、高温加熱することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて作る方法、水素イオン照射により形成された微小ボイドの熱処理による成長を利用して半導体基板を劈開する方法や、絶縁表面上に結晶成長により単結晶半導体膜を形成する方法等を用いることができる。
【０２４８】
例えば、単結晶半導体基板の一つの面からイオンを添加して、単結晶半導体基板の一つの面から一定の深さに脆弱化層を形成し、単結晶半導体基板の一つの面上、又は素子基板上のどちらか一方に絶縁膜を形成する。単結晶半導体基板と素子基板を、絶縁膜を挟んで重ね合わせた状態で、脆弱化層に亀裂を生じさせ、単結晶半導体基板を脆弱化層で分離する熱処理を行い、単結晶半導体基板より半導体膜として単結晶半導体膜を素子基板上に形成する。上記方法を用いて作製されたＳＯＩ基板も好適に用いることができる。
【０２４９】
基板４０１上にはトランジスタ４００を囲むように素子分離絶縁膜４０６が設けられている（図１９（Ｂ）参照）。なお、高集積化を実現するためには、トランジスタ４００にサイドウォール絶縁膜を設けない構造とすることが望ましい。一方で、トランジスタ４００の電気特性を重視する場合には、ゲート電極４１７の側面にサイドウォール絶縁膜を設け、不純物濃度が異なる領域を含む不純物領域を設けてもよい。
【０２５０】
単結晶半導体基板を用いたトランジスタ４００は、高速動作が可能である。このため、トランジスタ４００を読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。トランジスタ４００を覆うように絶縁膜を複数層形成する。トランジスタ２００及び容量素子４５０の形成前の処理として、複数層の絶縁膜にＣＭＰ処理を施して、平坦化した絶縁膜４２３、絶縁膜４２５を形成し、さらに、トランジスタ２００の下地絶縁膜として機能する下地絶縁膜１０３を形成し、同時にゲート電極４１７の上面を露出させる。
【０２５１】
絶縁膜４１９、絶縁膜４２３、絶縁膜４２５は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。絶縁膜４２３、絶縁膜４２５は、プラズマＣＶＤ法又はスパッタリング法等を用いて形成することができる。
【０２５２】
また、絶縁膜４１９、絶縁膜４２３、絶縁膜４２５には、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂などの有機材料を用いることができる。上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。絶縁膜４２３、絶縁膜４２５に有機材料を用いる場合、スピンコート法、印刷法などの湿式法によって形成してもよい。
【０２５３】
なお、絶縁膜４２５には窒化シリコン膜を用いて、窒素雰囲気下で４５０℃以上６５０℃以下の加熱処理を行うことが好ましい。このようにすることで、当該窒化シリコン膜に含まれる水素をトランジスタ４００に供給することができ、トランジスタ４００の半導体材料を水素化することができる。また、絶縁膜４２５に窒化シリコン膜を用いることで、トランジスタ２００及び容量素子４５０の作製工程中に、トランジスタ４００や絶縁膜４２３に含まれる水素が侵入することを抑制できる。
【０２５４】
本実施の形態では、絶縁膜４１９としてＣＶＤ法により膜厚５０ｎｍの酸化窒化シリコン膜を形成し、絶縁膜４２３としてスパッタリング法により膜厚５５０ｎｍの酸化シリコン膜を形成、絶縁膜４２５としてＣＶＤ法により膜厚５０ｎｍの窒化シリコン膜を形成する。
【０２５５】
絶縁膜４２５上にトランジスタ２００及び容量素子４５０を作製する。トランジスタ２００は先の実施の形態で説明を参照して作製することができる（図１０乃至図１２参照）。
【０２５６】
また、本実施の形態の半導体装置は、トランジスタ２００の作製工程を利用して容量素子４５０を作製するため、容量素子４５０をトランジスタ２００と同一平面上に形成することができる。従って、別途、容量素子４５０を作製する工程を省くことができるため、半導体装置の生産性を向上させることや、作製コストを低減することができる。
【０２５７】
容量素子４５０は、一方の電極としてトランジスタ２００のソース電極１２７ａを用いており、誘電体としてトランジスタ２００のゲート絶縁膜１１６を用いており、他方の電極としてトランジスタ２００のゲート電極１１７を用いている。なお、トランジスタ２００のサイドウォール絶縁膜１１９を自己整合的に形成する場合、容量素子４５０の当該他方の電極にも、トランジスタ２００のサイドウォール絶縁膜１１９と同様の絶縁膜が形成される。
【０２５８】
トランジスタ２００は、チャネル長方向にチャネル形成領域として機能する第１の領域１０７を挟んで、第１の領域１０７より低抵抗領域である一対の第２の領域１０９ａ、１０９ｂ及び一対の第３の領域１１１ａ、１１１ｂを有する酸化物半導体膜１０５を有することにより、トランジスタ２００はオン特性（例えば、オン電流及び電界効果移動度）が高く、高速動作、高速応答が可能となる。
【０２５９】
また、一対の第２の領域１０９ａ、１０９ｂは、チャネル形成領域に加わる電界を緩和させることができる電界緩和領域として機能する。一対の第３の領域１１１ａ、１１１ｂはソース領域、又はドレイン領域として機能する。酸化物半導体膜１０５の中で、一対の第３領域１１１ａ、１１１ｂが一番低抵抗であり、ソース電極１２７ａ及びドレイン電極１２７ｂとの接触抵抗を低減することができる。従って、トランジスタ２００のオン特性（例えば、オン電流及び電界効果移動度）が高く、高速動作、高速応答が可能となる。
【０２６０】
さらに、トランジスタ２００及び容量素子４５０には、絶縁性を有する金属酸化膜１２１が設けられており、絶縁性を有する金属酸化膜１２１は外気に含まれる水素、水分などの不純物を通過させない機能を有することから、トランジスタ２００及び容量素子４５０の信頼性が良好である。従って、本実施の形態に示す半導体装置は信頼性が良好な半導体装置である。
【０２６１】
また、配線４２７は、トランジスタ２００のソース配線３２７ａ及びドレイン配線３２７ｂと同様にして形成すればよい。例えば、絶縁性を有する金属酸化膜１２１及び層間絶縁膜１２３にドレイン電極１２７ｂに達する開口を形成し、当該開口に配線４２７をトランジスタ２００のソース配線３２７ａ及びドレイン配線３２７ｂと同様の方法で形成する。
【０２６２】
以上より、トランジスタ４００、トランジスタ２００及び容量素子４５０を有する半導体装置を作製することできる。トランジスタ２００は、高純度化し、酸素欠損が修復された酸化物半導体膜１０５を有するトランジスタである。よって、トランジスタ２００は、電気特性の変動が抑制されたトランジスタである。
【０２６３】
なお、容量素子４５０では、ゲート絶縁膜１１６により、絶縁性を十分に確保されている。例えば、容量素子４５０は、ゲート絶縁膜１１６の下に酸化物半導体膜１０５を有する構成の容量素子としてもよい。さらに、本実施の形態に示した半導体装置において、容量が不要の場合は、容量素子４５０を設けない構成の半導体装置とすることも可能である。
【０２６４】
図１９（Ｃ）には、上記半導体装置をメモリ素子として用いる場合の回路図の一例を示す。図１９（Ｃ）において、トランジスタ２００のソース電極又はドレイン電極の一方は、容量素子４５０の電極の一方、及び、トランジスタ４００のゲート電極と電気的に接続されている。また、第１の配線（１ｓｔ  Ｌｉｎｅ：ソース線とも呼ぶ。）は、トランジスタ４００のソース電極と電気的に接続され、第２の配線（２ｎｄ  Ｌｉｎｅ：ビット線とも呼ぶ。）は、トランジスタ４００のドレイン電極と電気的に接続されている。また、第３の配線（３ｒｄ  Ｌｉｎｅ：第１の信号線とも呼ぶ。）は、トランジスタ２００のソース電極又はドレイン電極の他方と電気的に接続され、第４の配線（４ｔｈ  Ｌｉｎｅ：第２の信号線とも呼ぶ。）は、トランジスタ２００のゲート電極と電気的に接続されている。そして、第５の配線（５ｔｈ  Ｌｉｎｅ：ワード線とも呼ぶ。）は、容量素子４５０の電極の他方と電気的に接続されている。
【０２６５】
酸化物半導体を用いたトランジスタ２００は、オフ電流が極めて小さいという特徴を有しているため、トランジスタ２００をオフ状態とすることで、トランジスタ２００のソース電極又はドレイン電極の一方と、容量素子４５０の電極の一方と、トランジスタ４００のゲート電極とが電気的に接続されたノード（以下、ノードＦＧ）の電位を極めて長時間にわたって保持することが可能である。そして、容量素子４５０を有することにより、ノードＦＧに与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。
【０２６６】
半導体装置に情報を記憶させる場合（書き込み）は、まず、第４の配線の電位を、トランジスタ２００がオン状態となる電位にして、トランジスタ２００をオン状態とする。これにより、第３の配線の電位が、ノードＦＧに供給され、ノードＦＧに所定量の電荷が蓄積される。ここでは、異なる二つの電位レベルを与える電荷（以下、ロー（Ｌｏｗ）レベル電荷、ハイ（Ｈｉｇｈ）レベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ２００がオフ状態となる電位にして、トランジスタ２００をオフ状態とすることにより、ノードＦＧが浮遊状態となるため、ノードＦＧには所定の電荷が保持されたままの状態となる。以上のように、ノードＦＧに所定量の電荷を蓄積及び保持させることで、メモリセルに情報を記憶させることができる。
【０２６７】
トランジスタ２００のオフ電流は極めて小さいため、ノードＦＧに供給された電荷は長時間にわたって保持される。したがって、リフレッシュ動作が不要となるか、又は、リフレッシュ動作の頻度を極めて低くすることが可能となり、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【０２６８】
記憶された情報を読み出す場合（読み出し）は、第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、ノードＦＧに保持された電荷量に応じて、トランジスタ４００は異なる状態をとる。一般に、トランジスタ４００をｎチャネル型とすると、ノードＦＧにＨｉｇｈレベル電荷が保持されている場合のトランジスタ４００の見かけのしきい値Ｖｔｈ＿Ｈは、ノードＦＧにＬｏｗレベル電荷が保持されている場合のトランジスタ４００の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値とは、トランジスタ４００を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、ノードＦＧに保持された電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ４００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ４００は「オフ状態」のままである。このため、第５の配線の電位を制御して、トランジスタ４００のオン状態又はオフ状態を読み出す（第２の配線の電位を読み出す）ことで、記憶された情報を読み出すことができる。
【０２６９】
また、記憶させた情報を書き換える場合においては、上記の書き込みによって所定量の電荷を保持したノードＦＧに、新たな電位を供給することで、ノードＦＧに新たな情報に係る電荷を保持させる。具体的には、第４の配線の電位を、トランジスタ２００がオン状態となる電位にして、トランジスタ２００をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、ノードＦＧに供給され、ノードＦＧに所定量の電荷が蓄積される。その後、第４の配線の電位をトランジスタ２００がオフ状態となる電位にして、トランジスタ２００をオフ状態とすることにより、ノードＦＧには、新たな情報に係る電荷が保持された状態となる。すなわち、ノードＦＧに第１の書き込みによって所定量の電荷が保持された状態で、第１の書き込みと同様の動作（第２の書き込み）を行うことで、記憶させた情報を上書きすることが可能である。
【０２７０】
本実施の形態で示すトランジスタ２００は、高純度化され、酸素欠損が修復された酸化物半導体膜１０５を用いることで、トランジスタ２００のオフ電流を十分に低減することができる。そして、このようなトランジスタを用いることで、電力の供給がない場合であっても、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
【０２７１】
以上より、実施の形態１乃至実施の形態４のいずれかで説明したトランジスタは、オフ電流が低く、オン特性（例えば、オン電流及び電界効果移動度）が高く、高速動作、高速応答が可能であり、外気に含まれる水素又は水分などの不純物による劣化も抑制されている。従って、当該トランジスタを用いることで高性能及び高信頼性の半導体装置を提供することができる。また、実施の形態１乃至実施の形態４のいずれかで説明したトランジスタは、良好な電気特性を有することからトランジスタの微細化、さらには半導体装置の微細化又は高集積化も達成できる。
【０２７２】
なお、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２７３】
（実施の形態６）
本実施の形態では、先の実施の形態で説明したトランジスタを用いた半導体装置の応用例について、図２０を用いて説明する。
【０２７４】
図２０（Ａ）及び図２０（Ｂ）は、図１９（Ａ）乃至図１９（Ｃ）に示した半導体装置（以下、メモリセル５５０とも記載する。）を複数用いて形成される半導体装置の回路図である。図２０（Ａ）は、メモリセル４６０が直列に接続された、いわゆるＮＡＮＤ型の半導体装置の回路図であり、図２０（Ｂ）は、メモリセル４６０が並列に接続された、いわゆるＮＯＲ型の半導体装置の回路図である。
【０２７５】
図２０（Ａ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、複数本の第２信号線Ｓ２、複数本のワード線ＷＬ、複数のメモリセル４６０を有する。図２０（Ａ）では、ソース線ＳＬ及びビット線ＢＬを１本ずつ有する構成となっているが、これに限られることなく、ソース線ＳＬ及びビット線ＢＬを複数本有する構成としてもよい。
【０２７６】
各メモリセル４６０において、トランジスタ４００のゲート電極と、トランジスタ２００のソース電極又はドレイン電極の一方と、容量素子４５０の電極の一方とは、電気的に接続されている。また、第１信号線Ｓ１とトランジスタ２００のソース電極又はドレイン電極の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ２００のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬと、容量素子４５０の電極の他方は電気的に接続されている。
【０２７７】
また、メモリセル４６０が有するトランジスタ４００のソース電極は、隣接するメモリセル４６０のトランジスタ４００のドレイン電極と電気的に接続され、メモリセル４６０が有するトランジスタ４００のドレイン電極は、隣接するメモリセル４６０のトランジスタ４００のソース電極と電気的に接続される。ただし、直列に接続された複数のメモリセルのうち、一方の端に設けられたメモリセル４６０が有するトランジスタ４００のドレイン電極は、ビット線と電気的に接続される。また、直列に接続された複数のメモリセルのうち、他方の端に設けられたメモリセル４６０が有するトランジスタ４００のソース電極は、ソース線と電気的に接続される。
【０２７８】
図２０（Ａ）に示す半導体装置では、行ごとの書き込み動作及び読み出し動作を行う。書き込み動作は次のように行われる。書き込みを行う行の第２の信号線Ｓ２にトランジスタ２００がオン状態となる電位を与え、書き込みを行う行のトランジスタ２００をオン状態にする。これにより、指定した行のトランジスタ４００のゲート電極に第１の信号線Ｓ１の電位が与えられ、該ゲート電極に所定の電荷が与えられる。このようにして、指定した行のメモリセルにデータを書き込むことができる。
【０２７９】
また、読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジスタ４００のゲート電極に与えられた電荷によらず、トランジスタ４００がオン状態となるような電位を与え、読み出しを行う行以外のトランジスタ４００をオン状態とする。それから、読み出しを行う行のワード線ＷＬに、トランジスタ４００のゲート電極が有する電荷によって、トランジスタ４００のオン状態又はオフ状態が選択されるような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間の複数のトランジスタ４００は、読み出しを行う行を除いてオン状態となっているため、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ４００の状態（オン状態又はオフ状態）によって決定される。読み出しを行う行のトランジスタ４００のゲート電極が有する電荷によって、トランジスタのコンダクタンスは異なるから、それに応じて、ビット線ＢＬの電位は異なる値をとることになる。ビット線の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。
【０２８０】
図２０（Ｂ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、第２信号線Ｓ２、及びワード線ＷＬをそれぞれ複数本有し、複数のメモリセル４６０を有する。各トランジスタ４００のゲート電極と、トランジスタ２００のソース電極又はドレイン電極の一方と、容量素子４５０の電極の一方とは、電気的に接続されている。また、ソース線ＳＬとトランジスタ４００のソース電極とは、電気的に接続され、ビット線ＢＬとトランジスタ４００のドレイン電極とは、電気的に接続されている。また、第１信号線Ｓ１とトランジスタ２００のソース電極又はドレイン電極の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ２００のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬと、容量素子４５０の電極の他方は電気的に接続されている。
【０２８１】
図２０（Ｂ）に示す半導体装置では、行ごとの書き込み動作及び読み出し動作を行う。書き込み動作は、上述の図２０（Ａ）に示す半導体装置と同様の方法で行われる。読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジスタ４００のゲート電極に与えられた電荷によらず、トランジスタ４００がオフ状態となるような電位を与え、読み出しを行う行以外のトランジスタ４００をオフ状態とする。それから、読み出しを行う行のワード線ＷＬに、トランジスタ４００のゲート電極が有する電荷によって、トランジスタ４００のオン状態又はオフ状態が選択されるような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ４００の状態（オン状態又はオフ状態）によって決定される。つまり、読み出しを行う行のトランジスタ４００のゲート電極が有する電荷によって、ビット線ＢＬの電位は異なる値をとることになる。ビット線の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。
【０２８２】
上記においては、各メモリセル４６０に保持させる情報量を１ビットとしたが、本実施の形態に示す記憶装置の構成はこれに限られない。トランジスタ４００のゲート電極に与える電位を３以上用意して、各メモリセル４６０が保持する情報量を増加させても良い。例えば、トランジスタ４００のゲート電極にあたえる電位を４種類とする場合には、各メモリセルに２ビットの情報を保持させることができる。
【０２８３】
なお、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２８４】
（実施の形態７）
本実施の形態においては、実施の形態１乃至実施の形態４のいずれかで説明したトランジスタを適用した半導体装置について説明する。なお、本実施の形態においても、半導体装置の一例として記憶媒体（メモリ素子）を示し、先の実施の形態に示した構成と異なる構成の半導体装置について説明する。
【０２８５】
図２１（Ａ）は、半導体装置の回路構成の一例を示し、図２１（Ｂ）は半導体装置の一例を示す概念図である。まず、図２１（Ａ）に示す半導体装置について説明し、続けて図２１（Ｂ）に示す半導体装置について、以下説明する。また、先の実施の形態で用いた符号を適宜用いて説明する。
【０２８６】
図２１（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ５００のソース電極又はドレイン電極とは電気的に接続され、ワード線ＷＬとトランジスタ５００のゲート電極とは電気的に接続され、トランジスタ５００のソース電極又はドレイン電極と容量素子５１０の一方の電極とは電気的に接続されている。
【０２８７】
酸化物半導体を用いたトランジスタ５００は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ５００をオフ状態とすることで、容量素子５１０の一方の電極の電位（あるいは、容量素子５１０に蓄積された電荷）を極めて長時間にわたって保持することが可能である。
【０２８８】
次に、図２１（Ａ）に示す半導体装置（メモリセル５５０）に、情報の書き込み及び保持を行う場合について説明する。
【０２８９】
まず、ワード線ＷＬの電位を、トランジスタ５００がオン状態となる電位として、トランジスタ５００をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子５１０の一方の電極に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ５００がオフ状態となる電位として、トランジスタ５００をオフ状態とすることにより、容量素子５１０の一方の電極の電位が保持される（保持）。
【０２９０】
トランジスタ５００のオフ電流は極めて小さいから、容量素子５１０の一方の電極の電位（あるいは容量素子に蓄積された電荷）は長時間にわたって保持することができる。
【０２９１】
次に、情報の読み出しについて説明する。トランジスタ５００がオン状態となると、浮遊状態であるビット線ＢＬと容量素子５１０とが導通し、ビット線ＢＬと容量素子５１０の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子５１０の一方の電極の電位（あるいは容量素子５１０に蓄積された電荷）によって、異なる値をとる。
【０２９２】
例えば、容量素子５１０の一方の電極の電位をＶ、容量素子５１０の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル５５０の状態として、容量素子５１０の一方の電極の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０２９３】
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
【０２９４】
このように、図２１（Ａ）に示す半導体装置は、トランジスタ５００のオフ電流が極めて小さいという特徴から、容量素子５１０に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、又は、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【０２９５】
次に、図２１（Ｂ）に示す半導体装置について、説明を行う。
【０２９６】
図２１（Ｂ）に示す半導体装置は、上部に記憶回路として図２１（Ａ）に示したメモリセル５５０を複数有するメモリセルアレイ５５１ａ及びメモリセルアレイ５５１ｂを有し、下部に、メモリセルアレイ５５１ａ及びメモリセルアレイ５５１ｂを動作させるために必要な周辺回路５５３を有する。なお、周辺回路５５３は、メモリセルアレイ５５１ａ及びメモリセルアレイ５５１ｂと電気的に接続されている。
【０２９７】
図２１（Ｂ）に示した構成とすることにより、周辺回路５５３をメモリセルアレイ５５１ａ及びメモリセルアレイ５５１ｂの直下に設けることができるため半導体装置の小型化を図ることができる。
【０２９８】
周辺回路５５３に設けられるトランジスタは、トランジスタ５００とは異なる半導体材料を用いるのがより好ましい。例えば、実施の形態５で示したトランジスタ４００に適用可能な第１の半導体材料を用いることができ、単結晶半導体を用いることが好ましい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、当該トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【０２９９】
なお、図２１（Ｂ）に示した半導体装置では、メモリセルアレイ５５１ａと、メモリセルアレイ５５１ｂと、２つのメモリセルアレイが積層された構成を例示したが、積層するメモリセルアレイの数はこれに限定されない。３つ以上のメモリセルアレイを積層する構成としてもよい。
【０３００】
次に、図２１（Ａ）に示したメモリセル５５０の具体的な構成について図２２を用いて説明を行う。
【０３０１】
図２２は、メモリセル５５０の構成の一例である。図２２（Ａ）にメモリセル５５０の断面図を、図２２（Ｂ）にメモリセル５５０の上面図をそれぞれ示す。ここで、図２２（Ａ）は、図２２（Ｂ）のＥ１−Ｅ２、及びＦ１−Ｆ２における断面に相当する。
【０３０２】
図２２（Ａ）及び図２２（Ｂ）に示すトランジスタ５００は、実施の形態１乃至実施の形態４のいずれかで説明したトランジスタを用いることができる。ただし、トランジスタ５００に用いるトランジスタの構造に応じて、トランジスタ５００及び容量素子５１０の積層関係、並びに接続関係を適宜変更する。ここでは、トランジスタ５００として、実施の形態４で説明したトランジスタ３００を用いる。従って、トランジスタ５００を説明するために、トランジスタ３００を説明するために用いた符号を適宜用いる。
【０３０３】
メモリセル５５０は、トランジスタ５００及び容量素子５１０を有し、トランジスタ５００は、実施の形態４で説明したトランジスタ３００と同様の構成を有する（図１４（Ｂ）参照）。加えて、メモリセル５５０は、トランジスタ５００のソース配線３２７ａ及びドレイン配線３２７ｂ並びに層間絶縁膜１２４上に絶縁膜５０２が設けられており、絶縁膜５０２上に電極５０４が設けられており、絶縁膜５０２及び電極５０４上に絶縁膜５０６が設けられている。また、絶縁膜５０２及び絶縁膜５０６にドレイン配線３２７ｂに達する開口が設けられており、当該開口に配線５０８が設けられている。なお、配線５０８は隣接するメモリセルと接続するための配線として機能し、図２１（Ａ）の回路図におけるビット線ＢＬに相当する。
【０３０４】
メモリセル５５０の容量素子５１０は、一方の電極であるソース配線３２７ａと、他方の電極である電極５０４と、誘電体である絶縁膜５０２とで構成されている。
【０３０５】
絶縁膜５０２及び絶縁膜５０６は、トランジスタ５００に用いられている絶縁膜（例えば、下地絶縁膜１０３、ゲート絶縁膜１１６、サイドウォール絶縁膜１１９、絶縁性を有する金属酸化膜１２１、層間絶縁膜１２３又は層間絶縁膜１２４）に適用可能な材料及び形成方法を用いて、単層構造又は積層構造で形成することができる。なお、絶縁膜５０２は、少なくとも、絶縁性を有する金属酸化膜１２１に適用可能な絶縁膜で形成することが好ましい。
【０３０６】
電極５０４及び配線５０８は、トランジスタ５００に用いられている電極又は配線（ゲート電極１１７、ソース電極１２７ａ、ドレイン電極１２７ｂ、ソース配線３２７ａ、又はドレイン配線３２７ｂ）に適用可能な材料及び形成方法を用いて形成することができる。また、配線５０８が設けられる開口は、トランジスタ５００の開口１２５ａ、開口１２５ｂを形成する方法を用いることができる。なお、配線５０８はドレイン電極１２７ｂと直接接続するように形成してもよい。
【０３０７】
トランジスタ５００は、チャネル長方向にチャネル形成領域として機能する第１の領域１０７を挟んで、第１の領域１０７より低抵抗領域である一対の第２の領域１０９ａ、１０９ｂ及び一対の第３の領域１１１ａ、１１１ｂを有する酸化物半導体膜１０５を有することにより、トランジスタ５００はオン特性（例えば、オン電流及び電界効果移動度）が高く、高速動作、高速応答が可能となる。
【０３０８】
また、一対の第２の領域１０９ａ、１０９ｂは、チャネル形成領域に加わる電界を緩和させることができる電界緩和領域として機能する。一対の第３の領域１１１ａ、１１１ｂはソース領域、又はドレイン領域として機能する。酸化物半導体膜１０５の中で、一対の第３領域１１１ａ、１１１ｂが一番低抵抗な領域であり、ソース電極１２７ａ及びドレイン電極１２７ｂとの接触抵抗を低減することができる。従って、トランジスタ５００のオン特性（例えば、オン電流及び電界効果移動度）が高く、高速動作、高速応答が可能となる。
【０３０９】
さらに、絶縁膜５０２に絶縁性を有する金属酸化膜が設けられることにより、外気に含まれる水素、水分などの不純物を通過させない機能を発することから、トランジスタ５００の信頼性が良好となる。従って、本実施の形態に示す半導体装置は信頼性が良好な半導体装置である。
【０３１０】
図２２（Ａ）及び図２２（Ｂ）において、トランジスタ５００のドレイン電極１２７ｂは、隣接するメモリセルに含まれるトランジスタのソース電極としても機能することができる。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【０３１１】
以上のように、多層に形成された複数のメモリセルは、酸化物半導体を用いたトランジスタにより形成されている。酸化物半導体を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
【０３１２】
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の高集積化を図ることができる。
【０３１３】
以上より、実施の形態１乃至実施の形態４のいずれかで説明したトランジスタは、オフ電流が低く、オン特性（例えば、オン電流及び電界効果移動度）が高く、高速動作、高速応答が可能であり、外気に含まれる水素又は水分などの不純物による劣化も抑制されている。従って、当該トランジスタを用いることで高性能及び高信頼性の半導体装置を提供することができる。また、実施の形態１乃至実施の形態４のいずれかで説明したトランジスタは、良好な電気特性を有することからトランジスタの微細化、さらには半導体装置の微細化又は高集積化も達成できる。
【０３１４】
なお、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０３１５】
（実施の形態８）
本実施の形態では、実施の形態１乃至実施の形態４のいずれかで説明したトランジスタを適用した半導体装置について、図２３を参照して説明する。
【０３１６】
図２３（Ａ）には、いわゆるＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図２３（Ａ）に示すメモリセルアレイ１１２０は、複数のメモリセル１１３０がマトリクス状に配列された構成を有している。また、メモリセルアレイ１１２０は、ｍ本の第１の配線、及びｎ本の第２の配線を有する。なお、本実施の形態においては、第１の配線をビット線ＢＬとよび、第２の配線をワード線ＷＬとよぶ。
【０３１７】
メモリセル１１３０は、トランジスタ１１３１と、容量素子１１３２と、から構成されている。トランジスタ１１３１のゲート電極は、第１の配線（ワード線ＷＬ）と接続されている。また、トランジスタ１１３１のソース電極又はドレイン電極の一方は、第２の配線（ビット線ＢＬ）と接続されており、トランジスタ１１３１のソース電極又はドレイン電極の他方は、容量素子の電極の一方と接続されている。また、容量素子の電極の他方は容量線ＣＬと接続され、一定の電位が与えられている。トランジスタ１１３１には、先の実施の形態に示すトランジスタが適用される。
【０３１８】
実施の形態１乃至実施の形態４のいずれかで説明したトランジスタは、高純度化され、酸素欠損が修復された酸化物半導体膜を用いており、当該トランジスタのオフ電流を十分に低く、電気特性の変動が抑制されたトランジスタである。このようなトランジスタを用いることにより、いわゆるＤＲＡＭとして認識されている図２３（Ａ）に示す半導体装置を実質的な不揮発性メモリとして使用することが可能になる。
【０３１９】
図２３（Ｂ）には、いわゆるＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図２３（Ｂ）に示すメモリセルアレイ１１４０は、複数のメモリセル１１５０がマトリクス状に配列された構成とすることができる。また、メモリセルアレイ１１４０は、第１の配線（ワード線ＷＬ）、第２の配線（ビット線ＢＬ）及び第３の配線（反転ビット線ＢＬＢ）、電源電位線ＶＤＤ、及び接地電位線ＶＳＳを有する。
【０３２０】
メモリセル１１５０は、第１のトランジスタ１１５１、第２のトランジスタ１１５２、第３のトランジスタ１１５３、第４のトランジスタ１１５４、第５のトランジスタ１１５５、及び第６のトランジスタ１１５６を有している。第１のトランジスタ１１５１と第２のトランジスタ１１５２は、選択トランジスタとして機能する。また、第３のトランジスタ１１５３と第４のトランジスタ１１５４のうち、一方はｎチャネル型トランジスタ（ここでは、第４のトランジスタ１１５４）であり、他方はｐチャネル型トランジスタ（ここでは、第３のトランジスタ１１５３）である。つまり、第３のトランジスタ１１５３と第４のトランジスタ１１５４によってＣＭＯＳ回路が構成されている。同様に、第５のトランジスタ１１５５と第６のトランジスタ１１５６によってＣＭＯＳ回路が構成されている。
【０３２１】
第１のトランジスタ１１５１、第２のトランジスタ１１５２、第４のトランジスタ１１５４、第６のトランジスタ１１５６は、ｎチャネル型のトランジスタであり、先の実施の形態において示したトランジスタを適用することができる。第３のトランジスタ１１５３と第５のトランジスタ１１５５は、ｐチャネル型のトランジスタであり、酸化物半導体以外の材料（例えば、単結晶シリコンなど）をチャネル形成領域に用いる。
【０３２２】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０３２３】
（実施の形態９）
酸化物半導体をチャネル形成領域に用いたトランジスタを少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）を構成することができる。
【０３２４】
図２４（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図２４（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ  Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース（ＲＯＭ  Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭ  Ｉ／Ｆ１１８９は、別チップに設けても良い。勿論、図２４（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０３２５】
Ｂｕｓ  Ｉ／Ｆ１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０３２６】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０３２７】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【０３２８】
図２４（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジスタ１１９６の記憶素子には、実施の形態５乃至実施の形態８に記載されている記憶素子を用いることができる。
【０３２９】
図２４（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有する記憶素子において、論理（値）を反転させる論理素子によるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。論理（値）を反転させる論理素子によるデータの保持が選択されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。
【０３３０】
電源停止に関しては、図２４（Ｂ）又は図２４（Ｃ）に示すように、記憶素子群と、電源電位Ｖｄｄ又は電源電位Ｖｓｓの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図２４（Ｂ）及び図２４（Ｃ）の回路の説明を行う。
【０３３１】
図２４（Ｂ）及び図２４（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチング素子に、酸化物半導体をチャネル形成領域に用いたトランジスタを含む記憶回路の構成の一例を示す。
【０３３２】
図２４（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数有する記憶素子群１１４３とを有している。具体的に、各記憶素子１１４２には、実施の形態５乃至実施の形態８に記載されている記憶素子を用いることができる。記憶素子群１１４３が有する各記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位Ｖｄｄが供給されている。さらに、記憶素子群１１４３が有する各記憶素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位Ｖｓｓの電位が与えられている。
【０３３３】
図２４（Ｂ）では、スイッチング素子１１４１として、酸化物半導体をチャネル形成領域に有するトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号ＳｉｇＡによりスイッチングが制御される。
【０３３４】
なお、図２４（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していても良い。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。
【０３３５】
また、図２４（Ｂ）では、スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ハイレベルの電源電位Ｖｄｄの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位Ｖｓｓの供給が制御されていても良い。
【０３３６】
また、図２４（Ｃ）には、記憶素子群１１４３が有する各記憶素子１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位Ｖｓｓが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ローレベルの電源電位Ｖｓｓの供給を制御することができる。
【０３３７】
記憶素子群と、電源電位Ｖｄｄ又は電源電位Ｖｓｓの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
【０３３８】
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）等のＬＳＩにも応用可能である。
【０３３９】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０３４０】
（実施の形態１０）
本実施の形態では、同一基板上に少なくとも駆動回路の一部と、画素部に配置するトランジスタを作製する例について以下に説明する。
【０３４１】
画素部に配置するトランジスタは、実施の形態１乃至実施の形態４で説明した方法に従って形成する。また、当該トランジスタはｎチャネル型とすることが容易なので、駆動回路のうち、ｎチャネル型ＴＦＴで構成することができる駆動回路の一部を画素部のトランジスタと同一基板上に形成することができる。このように、画素部や駆動回路に実施の形態１乃至実施の形態４で説明したトランジスタを用いることにより、信頼性の高い表示装置を提供することができる。
【０３４２】
アクティブマトリクス型表示装置の一例を図２５（Ａ）に示す。表示装置の基板６００上には、画素部６０１、第１の走査線駆動回路６０２、第２の走査線駆動回路６０３、信号線駆動回路６０４を有する。画素部６０１には、複数の信号線が信号線駆動回路６０４から延伸して配置され、複数の走査線が第１の走査線駆動回路６０２、及び走査線駆動回路６０３から延伸して配置されている。なお、走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に設けられている。また、表示装置の基板６００はＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続されている。
【０３４３】
図２５（Ａ）では、第１の走査線駆動回路６０２、第２の走査線駆動回路６０３、信号線駆動回路６０４は、画素部６０１と同じ基板６００上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板６００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増える。同じ基板６００上に駆動回路を設けた場合、その配線間の接続数を減らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる。
【０３４４】
また、画素部の回路構成の一例を図２５（Ｂ）に示す。ここでは、ＶＡ型液晶表示パネルの画素構造を示す。
【０３４５】
この画素構造は、一つの画素に複数の画素電極が有り、それぞれの画素電極にトランジスタが接続されている。各ＴＦＴは、異なるゲート信号で駆動されるように構成されている。すなわち、マルチドメイン設計された画素において、個々の画素電極に印加する信号を、独立して制御する構成を有している。
【０３４６】
トランジスタ６１６のゲート配線６１２と、トランジスタ６１７のゲート配線６１３には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能するソース電極又はドレイン電極６１４は、トランジスタ６１６とトランジスタ６１７で共通に用いられている。トランジスタ６１６とトランジスタ６１７は先の実施の形態に示したトランジスタを適宜用いることができる。これにより、信頼性の高い液晶表示パネルを提供することができる。
【０３４７】
トランジスタ６１６と電気的に接続する第１の画素電極と、トランジスタ６１７と電気的に接続する第２の画素電極の形状は異なっており、スリットによって分離されている。Ｖ字型に広がる第１の画素電極の外側を囲むように第２の画素電極が形成されている。第１の画素電極と第２の画素電極に印加する電圧のタイミングを、トランジスタ６１６及びトランジスタ６１７により異ならせることで、液晶の配向を制御している。トランジスタ６１６はゲート配線６１２と接続し、トランジスタ６１７はゲート配線６１３と接続している。ゲート配線６１２とゲート配線６１３は異なるゲート信号を与えることで、トランジスタ６１６とトランジスタ６１７の動作タイミングを異ならせることができる。
【０３４８】
また、容量配線６１０と、誘電体として機能するゲート絶縁膜と、第１の画素電極又は第２の画素電極と電気的に接続する容量電極とで保持容量を形成する。
【０３４９】
第１の画素電極と液晶層と対向電極が重なり合うことで、第１の液晶素子６１８が形成されている。また、第２の画素電極と液晶層と対向電極が重なり合うことで、第２の液晶素子６１９が形成されている。また、一画素に第１の液晶素子６１８と第２の液晶素子６１９が設けられたマルチドメイン構造である。
【０３５０】
なお、図２５（Ｂ）に示す画素構成は、これに限定されない。例えば、図２５（Ｂ）に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、又は論理回路などを追加してもよい。
【０３５１】
また、画素部の回路構成の一例を図２５（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示パネルの画素構造を示す。
【０３５２】
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子及び正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子及び正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
【０３５３】
図２５（Ｃ）は、半導体装置の例としてデジタル時間階調駆動を適用可能な画素構成の一例を示す図である。
【０３５４】
デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここでは酸化物半導体層をチャネル形成領域に用いるｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。
【０３５５】
画素６２０は、スイッチング用トランジスタ６２１、駆動用トランジスタ６２２、発光素子６２４及び容量素子６２３を有している。スイッチング用トランジスタ６２１は、ゲート電極が走査線６２６に接続され、第１電極（ソース電極及びドレイン電極の一方）が信号線６２５に接続され、第２電極（ソース電極及びドレイン電極の他方）が駆動用トランジスタ６２２のゲート電極に接続されている。駆動用トランジスタ６２２は、ゲート電極が容量素子６２３を介して電源線６２７に接続され、第１電極が電源線６２７に接続され、第２電極が発光素子６２４の第１電極（画素電極）に接続されている。発光素子６２４の第２電極は共通電極６２８に相当する。共通電極６２８は、同一基板上に形成される共通電位線と電気的に接続される。
【０３５６】
スイッチング用トランジスタ６２１及び駆動用トランジスタ６２２は先の実施の形態に示すトランジスタを適宜用いることができる。これにより、信頼性の高い有機ＥＬ素子を用いた表示パネルを提供することができる。
【０３５７】
なお、発光素子６２４の第２電極（共通電極６２８）には低電源電位が設定されている。なお、低電源電位とは、電源線６２７に設定される高電源電位を基準にして低電源電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設定されていても良い。この高電源電位と低電源電位との電位差を発光素子６２４に印加して、発光素子６２４に電流を流して発光素子６２４を発光させるため、高電源電位と低電源電位との電位差が発光素子６２４の順方向しきい値電圧以上となるようにそれぞれの電位を設定する。
【０３５８】
なお、容量素子６２３は駆動用トランジスタ６２２のゲート容量を代用して省略することも可能である。駆動用トランジスタ６２２のゲート容量については、チャネル形成領域とゲート電極との間で容量が形成されていてもよい。
【０３５９】
ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ６２２のゲート電極には、駆動用トランジスタ６２２が十分なオン状態又はオフ状態の二つの状態となるようなビデオ信号を入力する。つまり、駆動用トランジスタ６２２は線形領域で動作させる。駆動用トランジスタ６２２は線形領域で動作させるため、電源線６２７の電圧よりも高い電圧を駆動用トランジスタ６２２のゲート電極にかける。なお、信号線６２５には、（電源線電圧＋駆動用トランジスタ６２２のＶｔｈ）以上の電圧をかける。
【０３６０】
また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異ならせることで、図２５（Ｃ）と同じ画素構成を用いることができる。
【０３６１】
アナログ階調駆動を行う場合、駆動用トランジスタ６２２のゲート電極に発光素子６２４の順方向電圧＋駆動用トランジスタ６２２のＶｔｈ以上の電圧をかける。発光素子６２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。なお、駆動用トランジスタ６２２が飽和領域で動作するようなビデオ信号を入力することで、発光素子６２４に電流を流すことができる。駆動用トランジスタ６２２を飽和領域で動作させるため、電源線６２７の電位は、駆動用トランジスタ６２２のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子６２４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
【０３６２】
なお、図２５（Ｃ）に示す画素構成は、これに限定されない。例えば、図２５（Ｃ）に示す画素に新たにスイッチ、抵抗素子、容量素子、センサ、トランジスタ又は論理回路などを追加してもよい。
【０３６３】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０３６４】
（実施の形態１１）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ等のカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。上記実施の形態で説明した半導体装置を具備する電子機器の例について説明する。
【０３６５】
図２６（Ａ）は、携帯型の情報端末であり、本体１００１、筐体１００２、表示部１００３ａ、１００３ｂなどによって構成されている。表示部１００３ｂはタッチパネルとなっており、表示部１００３ｂに表示されるキーボードボタン１００４を触れることで画面操作や、文字入力を行うことができる。勿論、表示部１００３ａをタッチパネルとして構成してもよい。先の実施の形態で示したトランジスタをスイッチング素子として液晶パネルや有機発光パネルを作製して表示部１００３ａ、１００３ｂに適用することにより、携帯型の情報端末の表示部の信頼性を向上させることができる。
【０３６６】
図２６（Ａ）は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
【０３６７】
また、図２６（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０３６８】
図２６（Ｂ）は、携帯音楽プレイヤーであり、本体１０２１には表示部１０２３と、耳に装着するための固定部１０２２と、スピーカー、操作ボタン１０２４、外部メモリスロット１０２５等が設けられている。先の実施の形態で示したトランジスタをスイッチング素子として液晶パネルや有機発光パネルを作製して表示部１０２３に適用することにより、携帯音楽プレイヤーの表示部の信頼性を向上させることができる。
【０３６９】
さらに、図２６（Ｂ）に示す携帯音楽プレイヤーにアンテナやマイク機能や無線機能を持たせ、携帯電話と連携させれば、乗用車などを運転しながらワイヤレスによるハンズフリーでの会話も可能である。
【０３７０】
図２６（Ｃ）は、携帯電話であり、筐体１０３０及び筐体１０３１の二つの筐体で構成されている。筐体１０３１には、表示パネル１０３２、スピーカー１０３３、マイクロフォン１０３４、ポインティングデバイス１０３６、カメラ用レンズ１０３７、外部接続端子１０３８などを備えている。また、筐体１０３０には、携帯型情報端末の充電を行う太陽電池セル１０４０、外部メモリスロット１０４１などを備えている。また、アンテナは筐体１０３１内部に内蔵されている。先の実施の形態で示したトランジスタを表示パネル１０３２に適用することにより、携帯電話の表示部の信頼性を向上させることができる。
【０３７１】
また、表示パネル１０３２はタッチパネルを備えており、図２６（Ｃ）には映像表示されている複数の操作キー１０３５を点線で示している。なお、太陽電池セル１０４０で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。
【０３７２】
表示パネル１０３２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル１０３２と同一面上にカメラ用レンズ１０３７を備えているため、テレビ電話が可能である。スピーカー１０３３及びマイクロフォン１０３４は音声通話に限らず、テレビ電話、録音、再生などが可能である。さらに、筐体１０３０と筐体１０３１は、スライドし、図２６（Ｃ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。
【０３７３】
外部接続端子１０３８はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部メモリスロット１０４１に記録媒体を挿入し、より大量のデータ保存及び移動に対応できる。
【０３７４】
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。
【０３７５】
図２６（Ｄ）は、テレビジョン装置の一例を示している。テレビジョン装置１０５０は、筐体１０５１に表示部１０５３が組み込まれている。表示部１０５３により、映像を表示することが可能である。また、ここでは、ＣＰＵを内蔵したスタンド１０５５により筐体１０５１を支持した構成を示している。先の実施の形態で示したトランジスタを表示部１０５３に適用することにより、テレビジョン装置１０５０の表示部の信頼性を向上させることができる。
【０３７６】
テレビジョン装置１０５０の操作は、筐体１０５１が備える操作スイッチや、別体のリモコン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。
【０３７７】
なお、テレビジョン装置１０５０は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線又は無線による通信ネットワークに接続することにより、一方向（送信者から受信者）又は双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
【０３７８】
また、テレビジョン装置１０５０は、外部接続端子１０５４や、記憶媒体再生録画部１０５２、外部メモリスロットを備えている。外部接続端子１０５４は、ＵＳＢケーブルなどの各種ケーブルと接続可能であり、パーソナルコンピュータなどとのデータ通信が可能である。記憶媒体再生録画部１０５２では、ディスク状の記録媒体を挿入し、記録媒体に記憶されているデータの読み出し、記録媒体への書き込みが可能である。また、外部メモリスロットに差し込まれた外部メモリ１０５６にデータ保存されている画像や映像などを表示部１０５３に映し出すことも可能である。
【０３７９】
また、先の実施の形態で示した記憶装置を外部メモリ１０５６やＣＰＵに適用することにより、消費電力が十分に低減された信頼性の高いテレビジョン装置１０５０とすることができる。
【０３８０】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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