(57)【要約】【課題】複雑な製造工程を必要とせずにセラミックＰＴＣサーミスタとセラミックコンデンサを一体積層化し、電源ラインの過電流対策と高周波ノイズ除去を同時に実現できる積層型複合電子部品を提供すること。【解決手段】  ＢａＴｉＯ３を主成分とする半導体セラミック層と内部電極層とが交互に積層されているＰＴＣサーミスタ部と、ＢａＴｉＯ３を主成分とする絶縁体層と内部電極層とが交互に積層されているコンデンサ部とが互いに積層された素子本体と、前記ＰＴＣサーミスタ部４の内部電極層３の一端と電気的に接続され、前記素子本体１の両端面部に設けられた信号用外部端子電極８ａおよび８ｂと、前記コンデンサ部７の内部電極層６の一端と電気的に接続され、前記素子本体１において前記積層コンデンサ部の底面と側面にわたって形成されている接地用外部端子電極８ｃを有することを特徴とする積層型複合電子部品である。【選択図】図１
2013182930.tif 000002
【特許請求の範囲】
【請求項１】
ＢａＴｉＯ３を主成分とする半導体セラミック層と内部電極層とが交互に積層されている積層ＰＴＣサーミスタ部と、ＢａＴｉＯ３を主成分とする絶縁体層と内部電極層とが交互に積層されている積層コンデンサ部とが積層された素子本体と、前記積層ＰＴＣサーミスタ部の内部電極層の一方が、素子本体の対向する端面に形成された外部端子電極の一方と電気的に接続され、前記積層ＰＴＣサーミスタ部の内部電極層の他方が、素子本体の前記対向する端面に形成された外部端子電極の他方と電気的に接続され、前記積層コンデンサ部の内部電極層の一方が前記素子本体の対向する端面に形成された外部端子電極のいずれか一方と電気的に接続され、前記積層コンデンサ部の内部電極層の他方が、前記素子本体の対向する端面と直交する方向の少なくとも底面に形成された外部端子電極と電気的に接続された構成であることを特徴とする積層型複合電子部品。
【請求項２】
前記積層コンデンサ部の内部電極層の他方が、前記素子本体の対向する端面に直交する方向の底面及び側面に跨るように形成された外部端子電極に電気的に接続されていることを特徴とする、請求項１に記載の積層型複合電子部品。
【請求項３】
前記素子本体の対向する端面に形成される外部端子電極が、信号用外部端子電極であることを特徴とする、請求項１に記載の積層型複合電子部品。
【請求項４】
前記素子本体の対向する端面と直交する方向の少なくとも底面に形成される外部端子電極が、接地用外部端子電極であることを特徴とする、請求項１に記載の積層型複合電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子機器等を過電流やノイズなどから防御する保護素子に関する。より詳細には、積層ＰＴＣサーミスタと積層コンデンサを一体化した積層型複合電子部品に関する。
【背景技術】
【０００２】
サーミスタとして、正の抵抗温度特性を有するＰＴＣ（Ｐｏｓｉｔｉｖｅ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｃｏｅｆｆｉｃｉｅｎｔ）サーミスタが知られている。このＰＴＣサーミスタは、温度の上昇に対して抵抗が増加する。このＰＴＣサーミスタは、自己制御型発熱体、過電流保護素子、温度センサ等として利用されている。従来、このようなＰＴＣサーミスタとして、主成分のチタン酸バリウム（ＢａＴｉＯ３）に微量の希土類元素等を添加して導電性をもたせた半導体セラミック層と、半導体セラミック層を挟む一対の外部端子電極とを備えた単板型のＰＴＣサーミスタが用いられてきた。
【０００３】
近年、特に電源回路の過電流保護用途のＰＴＣサーミスタに対しては、消費電力を抑制するため、非作動時の常温における抵抗（以下、便宜上「室温抵抗」という）が十分に小さいことが強く望まれている。ＰＴＣサーミスタの室温抵抗は電極面積に反比例するため、電極面積が大きいほど室温抵抗を低減することができる。
【０００４】
そこで、従来の単板型のＰＴＣサーミスタに代わるものとして、複数の半導体セラミック層と複数の内部電極層とが交互に積層された積層型ＰＴＣサーミスタが提案されている。積層型ＰＴＣサーミスタでは、内部電極層を複数積層することによって電極面積を大幅に増やすことができるため、室温抵抗を低減させることができる。
【０００５】
また電源回路においては、電源ラインやグランドに存在するインピーダンスによって、電源ラインでの電圧変動が大きくなると、駆動する回路の動作が不安定になったり、電源回路を経由して回路間の干渉が起こったりすることがある。よって通常は、電源ラインとグランドの間にデカップリングコンデンサが接続されている。
【０００６】
近年、携帯電話などの通信機器やパーソナルコンピュータなどの情報処理機器では、大量の情報を処理するために信号の高速化が進んでおり、使用されるＩＣのクロック周波数も高周波化が進んでいる。
このため、高周波成分を多く含むノイズが発生しやすくなり、ＩＣ電源回路においては通常、デカップリング効果の高い積層セラミックコンデンサを使って高周波ノイズを吸収している。
【０００７】
このように電源ラインには、過電流保護やノイズ対策など様々な対策が必要であり、各々の機能毎にそれぞれ個別の対策部品が必要となる。
【０００８】
下記特許文献１には、積層セラミックコンデンサの対向する一側面に設けられた一対の外部端子電極の一方にＰＴＣ特性を有する素子を電気的に直列接続して過電流・過熱保護機能を付与した積層セラミックコンデンサが開示されている。
【０００９】
しかしながら、本発明者等が検討を行ったところ、従来の特許文献１に示すような積層型複合素子では、確かに短絡等による過電流時や過熱時にはＰＴＣ素子が発熱して抵抗が増大し、積層セラミックコンデンサを保護することができるが、積層セラミックコンデンサの外部端子の一方にＰＴＣ素子を直列に接続して金属端子で覆っているので、製造工程が複雑となり、コストがかかるという問題がある。また、この構造では、積層セラミックコンデンサとＰＴＣ素子を直列接続以外の構成に接続することは困難であるため、積層セラミックコンデンサで信号ラインあるいは電源ラインにおける高周波ノイズの吸収を行いつつ、ＰＴＣ素子で過電流保護を行う、といったような回路構成は実現できない。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平１１−１７６６９５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明は、このような実状に鑑みてなされ、その目的は、複雑かつ高コストな製造工程を必要とせずに積層ＰＴＣサーミスタと積層コンデンサを一体積層化し、電子機器等を過電流やノイズなどから防御する積層型複合電子部品を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明に係る積層型複合電子部品は、ＢａＴｉＯ３を主成分とする半導体セラミック層と内部電極層とが交互に積層されている積層ＰＴＣサーミスタ部と、ＢａＴｉＯ３を主成分とする絶縁体層と内部電極層とが交互に積層されている積層コンデンサ部とが積層された素子本体と、前記積層ＰＴＣサーミスタ部の内部電極層の一方が、素子本体の対向する端面に形成された外部端子電極の一方と電気的に接続され、前記積層ＰＴＣサーミスタ部の内部電極層の他方が、素子本体の前記対向する端面に形成された外部端子電極の他方と電気的に接続され、前記積層コンデンサ部の内部電極層の一方が前記素子本体の対向する端面に形成された外部電子電極のいずれか一方と電気的に接続され、前記積層コンデンサ部の内部電極層の他方が、前記素子本体の対向する端面と直交する方向の少なくとも底面に形成された外部端子電極と電気的に接続された構成であることを特徴とする積層型複合電子部品を提供する。
【００１３】
本発明に係る積層型複合電子部品は、前記積層コンデンサ部の内部電極層の他方が、前記素子本体の対向する端面に直交する方向の底面及び側面に跨るように形成された外部端子電極に電気的に接続されていても良い。
【００１４】
さらに、本発明に係る積層型複合電子部品は、前記素子本体の対向する端面に形成される外部端子電極が、信号用外部端子電極であって良い。
【００１５】
さらに、本発明に係る積層型複合電子部品は、前記素子本体の対向する端面と直交する方向の少なくとも底面に形成される外部端子電極が、接地用外部端子電極であってよい。
【００１６】
なお、前記積層ＰＴＣサーミスタ部とグランド間の絶縁を確保するために、前記接地用外部端子電極は、前記半導体セラミック層の側面には接触しないように形成する必要がある。
【発明の効果】
【００１７】
本発明に係る積層型複合電子部品を、前記の構造とすることで、積層ＰＴＣサーミスタと積層コンデンサを並設し、かつ電気的にはＬ字状に接続をし、電源ラインに対して、積層ＰＴＣサーミスタを直列に配置すると同時に、電源ラインとグランドの間に積層コンデンサを配置することができるので、電子機器等を過電流から防御しつつ、高周波ノイズを低減することができる。また、本発明に係る積層型複合電子部品は、三端子構造を有することで、異常時に過電流が素子に流れ込み、素子が発熱した場合の熱を効率良く実装基板に逃がすことができるので、熱暴走しにくくなり、結果として積層型複合電子部品の耐電圧が向上する。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施形態に係る積層型複合電子部品の説明図であり、（ａ）は、斜視図、（ｂ）は、Ｌ１断面図、（ｃ）は、Ｗ１断面図である。
【図２】本発明の一実施形態に係る積層型複合電子部品の電気回路図である。
【図３】本発明の一実施形態に係る積層型複合電子部品の積層ＰＴＣサーミスタ部の構造を示す分解斜視図である。
【図４】本発明の一実施形態に係る積層型複合電子部品の積層コンデンサ部の構造を示す分解斜視図である。
【図５】（Ａ）は、本発明の一実施形態に係る積層型複合電子部品の表面側斜視図、（Ｂ）は（Ａ）に示す積層型複合電子部品の背面（裏面）側斜視図である。
【図６】本発明の比較例に係る単体の積層ＰＴＣサーミスタの説明図であり、（ａ）は、斜視図、（ｂ）は、Ｌ２断面図、（ｃ）は、Ｗ２断面図である。
【図７】（Ａ）は、本発明の一実施形態に係る積層型複合電子部品を電源ラインに接続したときの電圧波形、（Ｂ）は単体のＰＴＣサーミスタを電源ラインに接続したときの電圧波形である。
【発明を実施するための形態】
【００１９】
以下、本発明を、図面に示す実施形態に基づき説明する。
【００２０】
図１に示すように、本発明の一実施形態に係る積層型複合電子部品１は、ＢａＴｉＯ３を主成分とする半導体セラミック層２と第１の内部電極層３（図１（ｂ）、図１（ｃ））とが交互に積層されている積層ＰＴＣサーミスタ部４（図１（ｂ）、図１（ｃ））と、ＢａＴｉＯ３を主成分とし、前記半導体セラミック層と同等の空隙率を有する絶縁体層５（図１（ｂ）、図１（ｃ））と第２の内部電極層６（図１（ｂ）、図１（ｃ））とが交互に積層されている積層コンデンサ部７（図１（ｂ）、図１（ｃ））とが互いに積層された素子本体１１と、該素子本体１１の両端面部に設けられた一対の信号用外部端子電極８ａ、８ｂ（図１（ａ）、図１（ｂ））と、前記積層コンデンサ部７の底面と側面にわたって形成されている接地用外部端子電極８ｃ（図１（ａ）、図１（ｂ））を有する構造である。図１（ｂ）は、積層型複合電子部品の長手方向の断面図であり、図１（ｃ）は積層型複合電子部品の短手方向の断面図である。
また、積層ＰＴＣサーミスタ部４と積層コンデンサ部７は、図２に示すような電気回路を成しており、図５（Ａ）および図５（Ｂ）に示すような信号用外部端子電極８ａ、８ｂ、および接地用外部端子電極８ｃから成る三端子構造を有する。
【００２１】
半導体セラミック層２および絶縁体層５は、ＢａＴｉＯ３を主成分とする材料で構成される。積層ＰＴＣサーミスタ部４の第１の内部電極層３および積層コンデンサ部７の第２の内部電極層６は、たとえばニッケル、パラジウム、これらの金属の少なくとも一種を含む合金などで構成される。
【００２２】
半導体セラミック層２の厚みは、特に限定されないが、例えば５〜２００μｍ程度、第１の内部電極層３の厚みは、特に限定されないが、例えば１〜５μｍ程度とすればよい。
【００２３】
また絶縁体層５の厚みは、特に限定されないが、例えば５〜２００μｍ程度、第２の内部電極層６の厚みは、特に限定されないが、例えば１〜５μｍ程度である。
【００２４】
素子本体１１の相互に向き合う端面には、それぞれ信号用外部端子電極８ａおよび８ｂが形成してあり、積層ＰＴＣサーミスタ部において、それぞれ交互に引き出される第１の内部電極層３がそれぞれの信号用外部端子電極８ａ、８ｂに接続される。さらに前記信号用外部端子電極８ａ、８ｂのいずれか一方と、積層コンデンサ部７の第２の内部電極６のいずれか一方とが接続してある。一方、接地用外部端子電極８ｃは、素子本体１１の積層コンデンサ部７の底面と側面に跨り、積層コンデンサ部７の第２の内部電極６の他方に接続してある。信号用外部端子電極８ａ、８ｂおよび接地用外部端子電極８ｃは、たとえばＡｇ、Ｐｄ、Ｃｕ、Ｎｉ、Ｚｎ、Ａｌ、Ｓｎ、これらの金属の少なくとも一種を含む合金などで構成され、その厚みは、特に限定されないが、例えば５〜３０μｍ程度である。信号用外部端子電極８ａ、８ｂおよび接地用外部端子電極８ｃは、単層でも良いが、複数の層の積層膜であっても良い。
【００２５】
次に、積層型複合電子部品１の製造方法について説明する。
まず、図１に示す半導体セラミック層２の原料を含む半導体セラミック層形成用スラリーを準備する。次に、半導体セラミック層形成用スラリーをペット（ＰＥＴ）フィルム上にドクターブレード法などで塗布、乾燥してグリーンシートを作製する。
【００２６】
同様にして、図１に示す絶縁体層５の原料を含む絶縁体層形成用スラリーを準備する。次に、絶縁体層形成用スラリーをペットフィルムの上にドクターブレード法などで塗布、乾燥してグリーンシートを作製する。
【００２７】
この半導体セラミック層グリーンシートの表面に、図１に示す積層ＰＴＣサーミスタ部４の第１の内部電極層３を、および絶縁体層グリーンシートの表面に、図１に示す積層コンデンサ部７の第２の内部電極層６を形成するための内部電極用ペーストをスクリーン印刷などで印刷する。次に、図３に示すように、第１の内部電極用ペーストが印刷された半導体セラミック層グリーンシートを必要枚数で積層し、さらにこの積層体の上面，下面に内部電極用ペーストが印刷されていない半導体セラミック層グリーンシートを複数枚重ねた第１のカバーシート９を重ねて、積層ＰＴＣサーミスタ部４を形成する。
【００２８】
同様に、図４に示すように、第２の内部電極用ペーストが印刷された絶縁体層グリーンシートを必要枚数で積層し、さらにこの積層体の上面，下面に内部電極用ペーストが印刷されていない絶縁体層グリーンシートを複数枚重ねた第２のカバーシート１０を重ねて、積層コンデンサ部７を形成する。
【００２９】
次いで、積層ＰＴＣサーミスタ部４と積層コンデンサ部７とを積層し、一体化した積層体を、プレス機で積層方向に加圧、圧着して圧着体を得る。この圧着体をカッターなどで切断し、図１に示す素子本体１１に対応するサイズの積層チップを得る。
【００３０】
次に、積層チップを、大気中、２５０〜４００℃で１〜１０時間加熱保持してバインダを除去した後、Ｈ２  ／Ｎ２  雰囲気中、１１５０〜１２５０℃で０．５〜４時間、積層チップを焼結し、素子本体（焼結体）１１を得る。
【００３１】
続いて得られた素子本体１１を、大気中で、５００〜８００℃で０．５〜６時間加熱保持することにより、再酸化処理を行う。再酸化処理により、半導体セラミック層２のＰＴＣ特性を発現させる。
【００３２】
続いて得られた素子本体１１の両端面に、信号用外部端子電極８ａおよび８ｂを形成するために、外部端子電極用ペーストをディップにより形成する。また接地用外部端子電極８ｃを形成するためにコンデンサ部の底面と側面に外部端子電極用ペーストをスクリーン印刷により形成する。
【００３３】
続いて外部端子電極用ペーストが形成された素子本体１１を、大気中５００〜７００℃で焼き付けた後、はんだめっきを行い、図１に示すような積層型複合電子部品１が得られる。
【００３４】
なお、信号用外部端子電極８ａ、８ｂおよび接地用外部端子電極８ｃは、スパッタリングなどの成膜法により形成しても良い。
【００３５】
本実施形態の積層型複合電子部品１は、複雑かつ高コストな製造工程を必要とせずに積層ＰＴＣサーミスタと積層コンデンサを一体積層化することができる。また本積層型複合電子部品１は、積層ＰＴＣサーミスタと積層コンデンサを並設しかつ電気的にはＬ字状に接続をし、三端子構造とすることで、電源ラインに対して、積層ＰＴＣサーミスタを直列に配置すると同時に電源ラインとグランドの間に積層コンデンサを配置することができるので、電子機器等を過電流から防御しつつ、高周波ノイズを低減することができ、結果として電気回路の部品点数の削減および省スペース化、低コスト化が図られる。更に、本積層型複合電子部品に過電流が流れ込み、積層ＰＴＣサーミスタ素子が発熱した場合、熱を効率良く実装基板に逃がすことができるので、単体のＰＴＣサーミスタを使う場合と比較して、より熱暴走しにくくなり、結果として積層型複合電子部品の耐電圧が向上する。
【実施例】
【００３６】
以下、実施例及び比較例に基づき本発明をさらに具体的に説明するが、本発明は以下の実施例に何ら限定されるものではない。
【００３７】
積層ＰＴＣサーミスタ部において、焼結して得られるチタン酸バリウム系化合物が下記式（Ａ）の組成になるように、ＢａＣＯ３、ＴｉＯ２、Ｇｄ２Ｏ３及びＳｉＯ２をそれぞれ秤量した後、純水ならびに粉砕用ボールとともにナイロン製ポット内に入れて６時間混合し、乾燥させて混合粉末を得た。
（Ｂａ０．９９７Ｇｄ０．００３）１．０２ＴｉＯ３＋０．０５ＳｉＯ２・・・（Ａ）
【００３８】
得られた混合粉末を仮成形し、これを１１５０℃の大気中に４時間保持して仮焼して、仮焼体を得た。次いで、この仮焼体を解砕して得た仮焼粉末を溶剤ならびに粉砕用ボールとともにナイロン製ポットに入れ、これにバインダ及び可塑剤を添加してボールミルにて２０時間混合し、半導体セラミック層形成用スラリーを得た。
【００３９】
得られた半導体セラミック層形成用スラリーをペットフィルムの上にドクターブレード法で塗布、乾燥してグリーンシートを作製した。このグリーンシートの表面に第１の内部電極層用Ｎｉペーストをスクリーン印刷で印刷してＮｉ内部電極を形成した。
【００４０】
一方、積層コンデンサ部において、焼結して得られるチタン酸バリウム系化合物が下記式（Ｂ）の組成になるように、ＢａＣＯ３、ＴｉＯ２及びＳｉＯ２をそれぞれ秤量した後、純水ならびに粉砕用ボールとともにナイロン製ポット内に入れて６時間混合し、乾燥させて混合粉末を得た。
Ｂａ１．０２ＴｉＯ３＋０．０５ＳｉＯ２・・・（Ｂ）
【００４１】
得られた混合粉末を仮成形し、これを１１５０℃の大気中に４時間保持して仮焼して、仮焼体を得た。次いで、この仮焼体を解砕して得た仮焼粉末を溶剤ならびに粉砕用ボールとともにナイロン製ポットに入れ、これにバインダ及び可塑剤を添加してボールミルにて２０時間混合し、絶縁体層形成用スラリーを得た。
【００４２】
得られた絶縁体層形成用スラリーをペットフィルムの上にドクターブレード法で塗布、乾燥してグリーンシートを作製した。このグリーンシートの表面に第２の内部電極用Ｎｉペーストをスクリーン印刷で印刷してＮｉ内部電極を形成した。
【００４３】
積層ＰＴＣサーミスタ部においては、図３に示すように、交互に積層される第１の内部電極層の一端面が半導体セラミック層の左端部、他方が右端部にと、交互に露出するようグリーンシートを積層した。一方、積層コンデンサ部においては、図４に示すように、第２の内部電極層の一端面が絶縁体層の左端部、他方がこれと直交する側面部にと、交互に露出するようグリーンシートを積層した。更に積層ＰＴＣサーミスタ部と積層コンデンサ部を積層し、これをプレスで積層方向に加圧、圧着した。圧着体をカッターで切断し、２．０ｍｍ×１．２ｍｍ×１．２ｍｍの複合積層チップを得た。
【００４４】
積層体を大気中、３００℃で８時間加熱保持してバインダを除去した後、Ｈ２／Ｎ２雰囲気中、１２００℃で２時間、積層体を焼結し、素子本体（焼結体）を得た。続いて得られた素子本体を大気中、７００℃で２時間加熱保持することにより、再酸化処理を行った。
【００４５】
続いて、素子本体の両端面およびコンデンサ部の底面と前記両端面と直交する側面に跨ってＡｇペーストを塗布した後、大気中６００℃で焼き付けて外部端子電極（信号用外部端子電極及び接地用外部端子電極）を形成した。このようにして得られた図１に示す構成の積層型複合電子部品１について、２５℃における抵抗値（Ｒ２５℃、単位：Ω）、及び２００℃における抵抗値（Ｒ２００℃、単位：Ω）、をそれぞれデジタルマルチメータにて測定した。さらに、２５℃における抵抗値（Ｒ２５℃）、２００℃における抵抗値（Ｒ２００℃）の各測定値から、ＰＴＣジャンプ｛［ｌｏｇ１０（Ｒ２００℃／Ｒ２５℃）］、単位：桁｝を求めた。また、プリント基板上にはんだ付けした積層型複合電子部品１を２５℃の恒温槽内に入れ、両端面の信号用外部端子電極間に直流電源を接続して０Ｖより徐々に印加電圧を上昇させ、積層型複合電子部品１が破壊するまで昇圧し、破壊直前の電圧を耐電圧として求めた。なお、測定に用いたサンプル数はそれぞれ２０個とし、表１には測定結果の平均値について示す。
【００４６】
比較例
実施例に示した方法にて、図５に示すように、積層ＰＴＣサーミスタを単体で作製し、同様の評価を行った。外部端子は、両端面の信号用外部電端子電極のみの二端子構造である。ここで、図５（ａ）は単体の積層ＰＴＣサーミスタ斜視図、図５（ｂ）は単体の積層ＰＴＣサーミスタ長手方向断面図、図５（ｃ）は単体の積層ＰＴＣサーミスタ短手方向断面図である。
【表１】
2013182930.tif 000003
【００４７】
表１に示す測定結果から明らかなように、両者のＲ２５℃とＰＴＣジャンプは、いずれも同じ値であるにもかかわらず、実施例に示す積層型複合電子部品のほうが、比較例に示す単体の積層ＰＴＣサーミスタよりも耐電圧が高かった。これは、積層型複合電子部品のほうが、電圧印加により発生したジュール熱を効率良く実装基板に逃がすことができ、熱暴走に至る電圧を高くすることができたためであると推測される。
【００４８】
また、実施例に示す積層型複合電子部品と、比較例に示す単体の積層ＰＴＣサーミスタを電源ラインに接続して通電し、電気信号をオシロスコープにて観察したところ、図７に示すように、積層型複合電子部品の信号波形は、単体のＰＴＣサーミスタを電源ラインに接続した場合と比較して、スパイクノイズが低減されていることがわかる。
【符号の説明】
【００４９】
１  積層型複合電子部品
２  半導体セラミック層
３  第１の内部電極
４  積層ＰＴＣサーミスタ部
５  絶縁体層
６  第２の内部電極
７  積層コンデンサ部
８ａ，８ｂ  信号用外部端子電極
８ｃ  接地用外部端子電極
９  第１のカバーシート
１０  第２のカバーシート
１１  素子本体
１２  単体の積層ＰＴＣサーミスタ
【図１】
2013182930.tif 000004
【図２】
2013182930.tif 000005
【図３】
2013182930.tif 000006
【図４】
2013182930.tif 000007
【図５】
2013182930.tif 000008
【図６】
2013182930.tif 000009
【図７】
2013182930.tif 000010