(57)【要約】【課題】半導体装置の消費電力を低減する。【解決手段】半導体装置は、外部クロック信号と第１制御信号とを受け、第１制御信号が第１論理レベルをとるときは、外部クロック信号を第１クロック信号として出力し、第１制御信号が第２論理レベルをとるときは、出力を停止するクロック入力回路と、第１クロック信号を受け、内部クロック信号を発生する内部クロック生成回路と、メモリセルアレイと、内部クロック信号に応答して、メモリセルアレイと外部との通信を実行する制御回路と、第１制御信号が第１論理レベルを取るときにリフレッシュコマンドが供給されると、メモリセルアレイへのアクセスの開始及び終了を示す第１の状態信号を生成するリフレッシュ制御回路と、を含む。内部クロック生成回路は、第１状態信号に応じ、メモリセルアレイへのアクセスの開始後に内部クロック信号をサスペンドし、アクセスの終了後にサスペンドした内部クロック信号をレジュームする。【選択図】図１
2013161495.tif 000002
【特許請求の範囲】
【請求項１】
外部クロック信号と第１の制御信号とを受け取り、当該第１の制御信号が第１の論理レベルをとるときには、前記外部クロック信号を第１のクロック信号として自身の出力ノードに出力し、当該第１の制御信号が第２の論理レベルをとるときには、前記クロック信号の出力を停止するクロック入力回路と、
前記第１のクロック信号を受け取り、内部クロック信号を発生する内部クロック生成回路と、
メモリセルアレイと、
前記内部クロック信号に応答して、前記メモリセルアレイと外部との通信を実行する制御回路と、
外部から供給され、前記メモリセルアレイのリフレッシュ動作を指示するリフレッシュコマンドに応答して、前記メモリセルのリフレッシュ動作を実行するリフレッシュ制御回路であって、当該リフレッシュ制御回路は、前記第１の制御信号が前記第１の論理レベルを取るときに当該リフレッシュコマンドが供給されると、前記メモリセルアレイへのアクセスの開始及び終了を示す第１の状態信号を生成する、前記リフレッシュ制御回路と、を含み、
前記内部クロック生成回路は、前記第１の状態信号に応じ、前記メモリセルアレイへのアクセスの開始後に前記内部クロック信号をサスペンドし、前記メモリセルアレイへのアクセスの終了後にサスペンドした前記内部クロック信号をレジュームする、ことを特徴とする半導体装置。
【請求項２】
前記内部クロック生成回路は、前記外部クロック信号の周波数を検知する周波数検知回路を含み、
前記周波数検知回路の検知結果に基づいて、サスペンドした前記内部クロック信号をレジュームする、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記周波数検知回路は、前記第１の状態信号を前記外部クロック信号で同期させたときの第１の遅延量、及び前記第１の状態信号を所定時間遅延させたときの第２の遅延量のいずれか小さな遅延量に基づいて、サスペンドした前記内部クロック信号をレジュームする、ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記周波数検知回路は、前記第１の遅延量に基づいて、前記内部クロック信号をサスペンドする、ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１の状態信号を所定時間遅延させた遅延状態信号を、前記第１の状態信号を用いてマスクすることにより、前記周波数検知回路は、前記第１の遅延量に基づいて前記内部クロック信号をサスペンドすることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１の制御信号がクロックイネーブル信号であることを特徴とする請求項１乃至５のいずれか一つに記載の半導体装置。
【請求項７】
第１のクロック信号から内部クロック信号を生成する内部クロック生成回路と、
外部から入力される特定コマンドに基づいて特定の動作を実行していることを示す第１の状態信号を生成する状態信号生成回路と、を含み、
前記内部クロック生成回路は、前記特定コマンドに基づいて前記内部クロック信号をサスペンドし、またサスペンドした前記内部クロック信号をレジュームするクロック停止制御部を含む、
ことを特徴とする半導体装置。
【請求項８】
前記クロック停止制御部は、
前記第１の状態信号を前記外部クロック信号に同期させ、かつ所定クロック数遅延させて出力する第１の遅延部と、
前記第１の状態信号を所定時間遅延させ、前記第１のクロック信号に同期させて出力する第２の遅延部と、
前記第１の状態信号に基づいて前記第２の遅延部の出力をマスクするマスク部と、
前記第１の遅延部及び前記マスク部の出力に基づいて、前記内部クロック信号を阻止又は通過させるゲート部と、
を含むことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第２の遅延部の前記所定時間は、
前記第１の外部クロック信号が第１の周波数のとき、前記第１の遅延部からの出力が前記第２の遅延部からの出力よりも先行し、前記第１のクロック信号が前記第１の周波数よりも低い第２の周波数のとき、前記第２の遅延部からの出力が前記第１の遅延部からの出力よりも先行するように、設定されている、
ことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
揮発性のメモリセルを有するメモリセルアレイをさらに含み、
前記特定の動作が前記メモリセルアレイに対するリフレッシュ動作であることを特徴とする請求項７，８又は９に記載の半導体装置。
【請求項１１】
特定の動作を実行させるコマンドに応じて状態信号を生成させ、
前記状態信号に応じて、外部クロック信号から生成される内部クロック信号をサスペンドさせ、またレジュームさせる、
ことを特徴とする半導体装置の制御方法。
【請求項１２】
前記外部クロックに基づいて前記サスペンドのタイミングを決定することを特徴とする請求項１１に記載の半導体装置の制御方法。
【請求項１３】
前記外部クロックの周波数に基づいて、前記レジュームのタイミングを変更することを特徴とする請求項１１又は１２に記載の半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその制御方法に関する。
【背景技術】
【０００２】
関連する半導体装置は、セルフリフレッシュを含むスタンバイ時に、コラム系回路への電源供給を遮断し、消費電流を低減するように構成されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−１４７５５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体装置に関して、更なる消費電流の低減が望まれている。
【０００５】
ここで、同期型半導体装置は、外部から供給される同期信号から内部同期信号を生成して各部に供給している。リフレッシュ動作を必要とする半導体記憶装置では、リフレッシュ動作中にも外部から同期信号の供給を受け、内部同期信号を各部へ供給し続ける。しかしながら、リフレッシュ動作中の内部同期信号は不要である。また、同期信号の周波数の上昇に伴い、内部同期信号による消費電力が増加している。このように、関連する半導体装置には、内部同期信号に関する消費電力の問題が存在する。
【０００６】
なお、特許文献１には、同期信号に関連する消費電力の低減についての開示や示唆は存在しない。
【課題を解決するための手段】
【０００７】
本発明の一形態に係る半導体装置は、外部クロック信号と第１の制御信号とを受け取り、当該第１の制御信号が第１の論理レベルをとるときには、前記外部クロック信号を第１のクロック信号として自身の出力ノードに出力し、当該第１の制御信号が第２の論理レベルをとるときには、前記クロック信号の出力を停止するクロック入力回路と、前記第１のクロック信号を受け取り、内部クロック信号を発生する内部クロック生成回路と、メモリセルアレイと、前記内部クロック信号に応答して、前記メモリセルアレイと外部との通信を実行する制御回路と、
外部から供給され、前記メモリセルアレイのリフレッシュ動作を指示するリフレッシュコマンドに応答して、前記メモリセルのリフレッシュ動作を実行するリフレッシュ制御回路であって、当該リフレッシュ制御回路は、前記第１の制御信号が前記第１の論理レベルを取るときに当該リフレッシュコマンドが供給されると、前記メモリセルアレイへのアクセスの開始及び終了を示す第１の状態信号を生成する、前記リフレッシュ制御回路と、を含み、前記内部クロック生成回路は、前記第１の状態信号に応じ、前記メモリセルアレイへのアクセスの開始後に前記内部クロック信号をサスペンドし、前記メモリセルアレイへのアクセスの終了後にサスペンドした前記内部クロック信号をレジュームする。
【０００８】
また、本発明の他の一形態に係る半導体装置は、第１のクロック信号から内部クロック信号を生成する内部クロック生成回路と、外部から入力される特定コマンドに基づいて特定の動作を実行していることを示す第１の状態信号を生成する状態信号生成回路と、を含み、前記内部クロック生成回路は、前記特定コマンドに基づいて前記内部クロック信号をサスペンドし、またサスペンドした前記内部クロック信号をレジュームするクロック停止制御部を含む。
【０００９】
さらに、本発明の他の一形態に係る半導体装置の制御方法は、特定の動作を実行させるコマンドに応じて状態信号を生成させ、前記状態信号に応じて、第１のクロック信号から生成される内部クロック信号をサスペンドさせ、またレジュームさせる。
【発明の効果】
【００１０】
本発明によれば、特定のコマンドが認識された場合に、内部クロック信号がサスペンドされ、消費電力を低減することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施例に係る半導体装置のブロック図である。
【図２】本発明の他の実施例に係る半導体装置のブロック図である。
【図３】本発明の第１の実施の形態に係る半導体装置の概略構成を示すブロック図である。
【図４】図３の半導体装置の状態遷移を説明するための状態遷移図である。
【図５】図３の半導体装置に含まれる内部クロック生成回路の内部構成を示すブロック図である。
【図６】図５の内部クロック生成回路に含まれるラッチ回路の内部構成を示す回路図である。
【図７】高周波動作において内部クロック信号をサスペンドする場合の各ノードにおける信号波形を示す図である。
【図８】高周波動作において内部クロック信号をレジュームする場合の各ノードにおける信号波形を示す図である。
【図９】低周波動作において内部クロック信号をサスペンドする場合の各ノードにおける信号波形を示す図である。
【図１０】低周波動作において内部クロック信号をレジュームする場合の各ノードにおける信号波形を示す図である。
【発明を実施するための形態】
【００１２】
実施例の一つは、以下に示される。但し、本願の請求内容はこの実施例に限定されない。
【００１３】
図１の半導体装置１００は、メモリセル１０１を含むメモリセルアレイ１０２を備える半導体記憶装置である。半導体装置１００は、外部から供給される外部クロック信号と第１の制御信号とから第１のクロック信号を生成するクロック入力回路１０３と、第１のクロック信号を受け取り、内部クロック信号を発生する内部クロック生成回路１０４と、内部クロック信号に応答してメモリセルアレイ１０２と外部との通信を実行する制御回路１０５と、外部から供給されるリフレッシュコマンドに応答してメモリセル１０１のリフレッシュ動作を実行するリフレッシュ制御回路１０６とを含む。
【００１４】
クロック入力回路１０３は、第１の制御信号が第１の論理レベルをとるときには、外部クロック信号を自身の出力ノードに第１のクロック信号として出力し、第１の制御信号が第２の論理レベルをとるときには、外部クロック信号の出力を停止する。
【００１５】
リフレッシュ制御回路１０６は、第１の制御信号が第１の論理レベルをとるときにリフレッシュコマンドが供給されると、第１の状態信号を生成し、この第１の状態信号を内部クロック生成回路１０４に供給する。ここで、第１の状態信号は、前記メモリセルアレイへのアクセスの開始及び終了を示す信号である。
【００１６】
内部クロック生成回路１０４は、第１の状態信号に応じて、メモリセルアレイ１０２へのアクセスの開始後に、内部クロック信号をサスペンドし、また、メモリセルアレイ１０２へのアクセスの終了後に、サスペンドした内部クロック信号をレジュームする。
【００１７】
以上のように、図１の半導体装置１００では、第１の制御信号とリフレッシュコマンドとに応じて、内部クロック信号の出力を停止することで、内部クロック信号の供給により生じる消費電力を削減することができる。
【００１８】
次に、他の実施例について説明する。図２の半導体装置２００は、第１のクロック信号（ＦＣＬＫＰＴ）から内部クロック信号（ＦＣＬＫＴ）を生成する内部クロック生成回路２０１を含む。また、外部から入力される特定コマンドに基づいて特定の動作を実行していることを示す第１の状態信号（ＲＥＦＡＢＴ）を生成する状態信号生成回路２０２を含む。
【００１９】
内部クロック生成回路２０１は、第１のクロック信号から内部クロック信号を生成する主経路２１１と、入力される第１の状態信号に基づいて内部クロック信号をサスペンドし、またサスペンドした内部クロック信号をレジュームする内部クロック停止制御部２１２とを含む。
【００２０】
内部クロック停止制御部２１２は、第１の状態信号を第１のクロック信号に同期させ、かつ所定クロック数遅延させて出力する第１の遅延部２１３と、第１の状態信号を所定時間遅延させるとともに、第１のクロック信号に同期させて出力する第２の遅延部２１４と、第１の状態信号に基づいて第２の遅延部２１４の出力をマスクするマスク部２１５と、第１の遅延部２１３及びマスク部２１５の出力に基づいて、内部クロック信号を阻止又は通過させるゲート部２１６，２１７とを含む。
【００２１】
第１の状態信号が特定の動作（例えば、揮発性メモリセルに関するリフレッシュ動作）を実行していることを示す状態（例えば、ハイレベル）になると、第１の遅延部２１３からの所定クロック数遅延させた第１の状態信号に基づき、ゲート部２１６，２１７は、内部クロック信号をサスペンドする。
【００２２】
その後、第１の状態信号が特定の動作の不実行を示す状態（例えば、ロウレベル）になると、第１の遅延部２１３又は第２の遅延部２１４のいずれか一方から先に出力される遅延させた第１の状態信号に基づき、ゲート部２１６，２１７は、サスペンドしていた内部クロック信号をレジュームする。
【００２３】
以上のように、図２の半導体装置２００では、特定の動作を実施しているときに内部クロック信号の出力を停止することで、内部クロック信号の供給により生じる消費電力を削減することができる。
【００２４】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００２５】
図３は、本発明の第１の実施の形態に係る半導体装置３００の概略構成を示すブロック図である。ここでは、半導体装置としてＤＲＡＭ（Dynamic Random Access Memory）を例示する。
【００２６】
図３の半導体装置３００は、クロック入力回路３０１、内部クロック生成回路３０２、入出力インタフェース回路３０３、アドレス／コマンドデコーダ３０４、リフレッシュ制御回路３０５、行制御回路３０６、列制御回路３０７、Ｉ／Ｏ（入出力）制御回路３０８、メモリセルアレイ３０９、センスアンプ３１０、複数の外部端子３２０、３２１、３２３、３２４＿０−ｍ、３２５＿０−ｎを含む。
【００２７】
クロック入力回路３０１は、各々、外部端子３２０，３２１，３２３を介して外部から供給されるクロック信号ＣＫ，／ＣＫ及びクロックイネーブル信号ＣＫＥを受け取る。クロック入力回路３０１は、クロックイネーブル信号ＣＫＥが活性レベルのハイレベルをとるときには、クロック信号ＣＫ，／ＣＫに応じてクロック信号ＦＣＬＫＰＴを内部クロック生成回路３０２へ供給する。一方、クロック入力回路３０１は、クロックイネーブル信号ＣＫＥが非活性レベルのロウレベルをとるときには、クロック信号ＦＣＬＫＰＴの出力を停止する。
【００２８】
内部クロック生成回路３０２は、クロック信号ＦＣＬＫＰＴから内部クロック信号ＦＣＬＫＴを生成し、アドレス／コマンドデコーダ３０４、入出力インタフェース回路３０３及び列制御回路３０７へ供給する。
【００２９】
入出力インタフェース回路３０３は、外部端子３２３＿０−ｍを介して外部から入力されるコマンドアドレス信号ＣＡ０−ｍを、内部クロック信号ＦＣＬＫＴのタイミングで取り込み、それらをアドレス／コマンドデコーダ３０４へ出力する。また、入出力インタフェース回路３０３は、外部端子３２４＿０−ｎを介して外部から入力される入力データＤＡＴＡ０−ｎを内部クロック信号ＦＣＬＫＴのタイミングで取り込み、Ｉ／Ｏ制御回路３０８に転送すると共に、Ｉ／Ｏ制御回路３０８から供給される出力データＤＡＴＡ０−ｎを内部クロック信号ＦＣＬＫＴのタイミングで取り込み外部端子３２４＿０−ｎを介して外部に出力する。
【００３０】
アドレス／コマンドデコーダ３０４は、入出力インタフェース回路３０３からのコマンドアドレス信号ＣＡ０−ｍに基づいてコマンドを認識し、認識したコマンドの種類に応じて、リフレッシュ制御回路３０５、行制御回路３０６及び列制御回路３０７の対応する回路へ認識したコマンドを内部コマンドとして出力するとともにアドレスを出力する。具体的には、コマンドアドレス信号ＣＡは、アクティブコマンドＡＣＴ、リードコマンドＲＤ、ライトコマンドＷＲ、プリチャージコマンドＰＲＥ，及び、リフレッシュコマンドＲＥＦの制御信号と、ロウアドレス及びカラムアドレスのアドレス信号とを含む。アドレス／コマンドデコーダ３０４は、外部からアクティブコマンドＡＣＴ及びロウアドレスが供給されると、内部アクティブコマンドＩＡＣＴとロウアドレスＲａｄｄとを行制御回路３０６に供給する。また、アドレス／コマンドデコーダ３０４は、外部からリードコマンドＲＤ又はライトコマンドＷＲとカラムアドレスが供給されると、内部カラムコマンドＩＣＯＬとカラムアドレスＣａｄｄとを列制御回路３０７に供給する。また、アドレス／コマンドデコーダ３０４は、外部からプリチャージコマンドＰＲＥが供給されると、内部プリチャージコマンドＩＰＲＥを行制御回路３０６に供給する。さらに、アドレス／コマンドデコーダ３０４は、外部からリフレッシュコマンドＲＥＦが供給されると、内部リフレッシュコマンドＩＲＥＦをリフレッシュ制御回路３０５に供給するとともに、自身が保持するリフレッシュアドレスをロウアドレスＲａｄｄとして行制御回路３０６に供給する。
【００３１】
リフレッシュ制御回路３０５は、アドレス／コマンドデコーダ３０４から供給される内部リフレッシュコマンドＩＲＥＦとクロックイネーブル信号ＣＫＥを受け取り、これら内部リフレッシュコマンドＩＲＥＦとクロックイネーブル信号ＣＫＥに応じてリフレッシュ状態信号ＲＥＦＡＢＴ及びリフレッシュタイミング信号ＩＲＥＦｔを生成する。具体的には、リフレッシュ制御回路３０５は、クロックイネーブル信号ＣＫＥが活性レベルのハイレベルを取っているときに内部リフレッシュコマンドＩＲＥＦが供給されると、半導体装置３００にオートリフレッシュ動作ＡＲＥＦを実行させる。一方、リフレッシュ制御回路３０５は、クロックイネーブル信号ＣＫＥが非活性レベルのロウレベルを取っているときに内部リフレッシュコマンドＩＲＥＦが供給されると、半導体装置３００にセルフリフレッシュ動作ＳＲＥＦを実行させる。ここで、オートリフレッシュ動作ＡＲＥＦとは、外部から供給されたリフレッシュコマンドに応じて半導体装置３００に１回リフレッシュ動作を実行させ、リフレッシュ動作の開始から所定の期間が経過した後に自動的に半導体装置３００をリフレッシュ状態から待機状態に戻す動作である。一方、セルフリフレッシュ動作ＳＲＥＦとは、外部から供給されたリフレッシュコマンドに応じて半導体装置３００に複数回のリフレッシュ動作を実行させ、外部から供給されるクロックイネーブル信号ＣＫＥを非活性レベルのロウレベルから活性レベルのハイレベルに遷移させることで半導体装置３００をリフレッシュ状態から待機状態に戻す動作である。このように、セルフリフレッシュ動作ＳＲＥＦにおいては、クロックイネーブル信号ＣＫＥが非活性レベルのロウレベルをとっているため、クロック入力回路３０１がクロック信号ＦＣＬＫＰＴの発生を停止している。一方、オートリフレッシュ動作ＡＲＥＦにおいては、クロックイネーブル信号ＣＫＥが活性レベルのハイレベルをとっているため、クロック入力回路３０１がクロック信号ＦＣＬＫＰＴを発生している。詳細は後述するが、本発明は、このオートリフレッシュ時において、内部クロック生成回路３０２から出力される内部クロック信号ＦＣＬＫＴを一時的に停止することを特徴にするものである。尚、リフレッシュ動作の詳細については、後述する。
【００３２】
リフレッシュ制御回路３０５は、オートリフレッシュ時、即ち、クロックイネーブル信号ＣＫＥが活性レベルのハイレベルをとっているときに内部リフレッシュコマンドＩＲＥＦが供給されると、リフレッシュタイミング信号ＩＲＥＦｔを１回行制御回路３０６に供給するともに、リフレッシュ状態信号ＲＥＦＡＢＴを非活性レベルのロウレベルから活性レベルのハイレベルへと遷移させる。そして、リフレッシュ制御回路３０５は、リフレッシュ状態信号ＲＥＦＡＢＴをロウレベルからハイレベルに遷移させてからリフレッシュ動作に必要な所定時間が経過するまでハイレベルに維持し、その後リフレッシュ状態信号ＲＥＦＡＢＴをハイレベルからロウレベルへと遷移させる。即ち、リフレッシュ制御回路３０５は、リフレッシュ状態信号ＲＥＦＡＢＴをリフレッシュ動作に必要とされる所定の時間ハイレベルに維持し、それ以外でロウレベルとする。このような信号は、例えば、ＲＳフリップフロップと遅延回路の組み合わせにより生成することができる。具体的には、パルス信号である内部リフレッシュコマンドＩＲＥＦをＲＳフリップフロップのセット端子に入力させると同時に、遅延回路にも入力させる。そして、遅延回路の出力をＲＳフリップフロップのリセット端子に入力させる。これにより、遅延回路によって定まる時間ハイレベルを維持するリフレッシュ状態信号ＲＥＦＡＢＴが、ＲＳフリップフロップから出力される。
【００３３】
一方、リフレッシュ制御回路３０５は、セルフリフレッシュ時、即ち、クロックイネーブル信号ＣＫＥが非活性レベルのロウレベルを取るときに内部リフレッシュコマンドＩＲＥＦが供給されると、自身のタイマー回路に応じて時系列に複数回のリフレッシュタイミング信号ＩＲＥＦｔを行制御回路３０６に供給する。また、リフレッシュ制御回路３０５は、リフレッシュ状態信号ＲＥＦＡＢＴを非活性レベルのロウレベルに維持する。
【００３４】
行制御回路３０６は、アドレス／コマンドデコーダ３０４からの内部アクティブコマンドＩＡＣＴ又はリフレッシュ制御回路３０５からのリフレッシュタイミング信号ＩＲＥＦｔに応じて、ロウアドレスＲａｄｄによって指定されるワード線を選択するワード線選択動作を行う。また、列制御回路３０７は、アドレス／コマンドデコーダ３０４からの内部カラムコマンドＩＣＯＬに応じて、カラムアドレスＣａｄｄによって指定されるビット線を選択するビット線選択動作を行う。
【００３５】
メモリセルアレイ３０９は、複数のワード線、複数のビット線、及び、複数ワード線と複数のビット線との交点にそれぞれ配置された複数のメモリセル３１１（１個のみ図示）を含む。
【００３６】
センスアンプ３１０は、メモリセル３１１からデータを読み出すことによりビット線に表れる電圧変動を増幅する。
【００３７】
Ｉ／Ｏ制御回路３０８は、メモリセルアレイ３０９と入出力インタフェース３０３との間のデータやり取りを制御する。このＩ／Ｏ制御回路３０８が、列制御回路３０７とともに図１の制御回路１０５に相当する。
【００３８】
次に、この半導体装置３００の動作を説明する。
【００３９】
まず、半導体装置３００の読み出し動作又は書き込み動作について説明する。
【００４０】
待機状態にある半導体装置３００に、外部からアクティブコマンドとロウアドレスが供給されると、アドレス／コマンドデコーダ３０４が内部アクティブコマンドＩＡＣＴとロウアドレスＲａｄｄとを行制御回路３０６に供給する。行制御回路３０６は、アドレス／コマンドデコーダ３０４から供給される内部アクティブコマンドＩＡＣＴに応じて、ロウアドレスＲａｄｄによって指定される１又は複数本のワード線を選択的に活性化させる。選択されたワード線に接続されたメモリセル３１１に保持されていたデータは、対応するビット線を介してセンスアンプ３１０に転送され、センスアンプ３１０により増幅される。このように、１又は複数本のワード線が活性化された状態をアレイアクティブ状態と呼ぶことにする。
【００４１】
半導体装置３００がアレイアクティブ状態にあるときに、外部からリードコマンド又はライトコマンドとカラムアドレスが供給されると、アドレス／コマンドデコーダ３０４が内部カラムコマンドＩＣＯＬとカラムアドレスＣａｄｄとを列制御回路３０７に供給する。列制御回路３０７は、アドレス／コマンドデコーダ３０４からの内部カラムコマンドＩＣＯＬに応じて、カラムアドレスＣａｄｄによって指定される１又は複数本のビット線に接続されたセンスアンプ３１０をＩ／Ｏ制御回路３０８に接続し、メモリセル３１１からのデータの読み出し又はメモリセル３１１へのデータの書き込みが実行される。このように、メモリセル３１１からのデータの読み出しが実行されている状態をリード状態、メモリセル３１１へのデータの書き込みが実行されている状態をライト状態と呼ぶことにする。半導体装置３００は、アレイアクティブ状態からリード状態又はライト状態に遷移した後、所定のカラムアクセス時間経過後に自動的に、即ち、外部からのコマンド入力なしに、再びアレイアクティブ状態へと遷移する。
【００４２】
半導体装置３００がアレイアクティブ状態にあるときに、外部からプリチャージコマンドＰＲＥが供給されると、アドレス／コマンドデコーダ３０４が内部プリチャージコマンドＩＰＲＥを行制御回路３０６に供給する。行制御回路３０６は、アドレス／コマンドデコーダ３０４からの内部プリチャージコマンドＩＰＲＥに応じて活性化されているワード線を非活性状態に戻す。このように、半導体装置３００が、活性化されているワード線を非活性状態に戻す動作を実行している状態をプリチャージ動作状態と呼ぶこととする。プリチャージ動作状態に遷移した半導体装置３００は、所定のプリチャージ期間経過後に、再び待機状態へと遷移する。
【００４３】
次に、半導体装置３００のリフレッシュ動作について説明する。
【００４４】
待機状態にある半導体装置３００に、外部からリフレッシュコマンドが供給されると、アドレス／コマンドデコーダ３０４が内部リフレッシュコマンドＩＲＥＦをリフレッシュ制御回路３０５に供給するとともに、自身が保持するリフレッシュアドレスをロウアドレスＲａｄｄとして行制御回路３０６に供給する。リフレッシュ制御回路３０５は、クロックイネーブル信号ＣＫＥの論理レベルに応じて、前述のとおり、リフレッシュタイミング信号ＩＲＥＦｔとリフレッシュ状態信号ＲＥＦＡＢＴとを制御する。行制御回路３０６は、リフレッシュ制御回路３０５から供給されるリフレッシュタイミング信号ＩＲＥＦｔに応じて、ロウアドレスＲａｄｄによって指定される１又は複数本のワード線を選択的に活性化させる。選択されたワード線に接続されたメモリセル３１１に保持されていたデータは、対応するビット線を介してセンスアンプ３１０に転送され、センスアンプ３１０により増幅されメモリセル３１１に再書き込みされる。リフレッシュ動作がオートリフレッシュであるときは、行制御回路３０６は、１又は複数本のワード線を選択的に活性化から、所定のリフレッシュ期間が経過すると、選択していた１又は複数本のワード線を再び非活性状態に戻すことで、半導体装置３００を再び待機状態とする。このように、半導体装置３００がオートリフレッシュ動作を実行している状態を、オートリフレッシュ動作状態と呼ぶことにする。一方、リフレッシュ動作がセルフリフレッシュ動作である場合、行制御回路３０６は、１又は複数本のワード線を選択的に活性化から、所定のリフレッシュ期間が経過すると、選択していた１又は複数本のワード線を再び非活性状態に戻すとともに、リフレッシュ制御回路３０６が自身のタイマーに応じて再びリフレッシュタイミング信号ＩＲＥＦｔを行制御回路３０６に供給する。このとき、アドレス／コマンドデコーダ３０４が１回目とは異なるリフレッシュアドレスをロウアドレスＲａｄｄとして行制御回路３０６に供給することで、再び上記のリフレッシュ動作が実行される。リフレッシュ動作がセルフリフレッシュ動作である場合には、クロックイネーブル信号ＣＫＥがハイレベルに遷移させられるまで、上記リフレッシュ動作が繰り返される。このように、半導体装置３００がセルフリフレッシュ動作を実行している状態を、セルフリフレッシュ動作状態と呼ぶことにする。
【００４５】
図４は、半導体装置３００の状態遷移を示す図であり、上述の半導体装置３００の各状態（待機状態、アレイアクティブ状態、リード動作状態、ライト動作状態、プリチャージ動作状態、オートリフレッシュ動作状態、及び、セルフリフレッシュ動作状態）の間の関係を示すものである。図４において、実線で示す矢印は、矢印が示す状態遷移に外部からのアクセス制御信号が必要であることを示している。一方、破線で示す矢印は、所定時間経過後に自動的に、即ち、外部からのアクセス制御信号の入力無しに起こる遷移、を示す。尚、ここで、アクセス制御信号とは、外部コマンド信号に加えセルフリフレッシュ動作の停止を示すクロックイネーブル信号ＣＫＥも含むものとする。
【００４６】
このように、半導体装置３００に読み出し動作又は書き込み動作を実行させる場合、即ち、アクティブコマンド、リードコマンド及びライトコマンドが半導体装置３００に供給されたときには、入出力インターフェース回路３０３及び列制御回路３０７の動作が必要であるため、内部クロック信号ＦＣＬＫＴを停止することはできない。一方、半導体装置３００にリフレッシュ動作を実行させる場合、即ち、リフレッシュコマンドが半導体装置３００に供給された場合には、入出力インターフェース回路３０３及び列制御回路３０７の動作が不要であるため、内部クロック信号ＦＣＬＫＴを停止することができる。上述のとおり、リフレッシュ動作のうち、セルフリフレッシュ動作においては、クロックイネーブル信号ＣＫＥが非活性レベルのローレベルをとるため、クロック入力回路３０１の出力であるクロック信号ＦＣＬＫＰＴが停止している。本実施例では、セルフリフレッシュに加え、オートリフレッシュ動作時においても、内部クロックＣＬＫＴを一時的に停止するものである。具体的には、オートリフレッシュ動作においては、内部クロック生成回路３０２が、リフレッシュ制御回路３０５から供給されるリフレッシュ状態信号ＲＥＦＡＢＴに応じて内部クロックＣＬＫＴの停止及び復帰を実行する。
【００４７】
以上のように構成された半導体装置３００において、本発明は特に内部クロック生成回路３０２に関する。以下、内部クロック生成回路３０２について詳細に説明する。
【００４８】
図５は、内部クロック生成回路３０２の内部構成を示す回路図である。図示の内部クロック生成回路３０２は、内部クロック生成部５０１と、クロック停止及び停止解除制御部５０２と、低周波動作用クロック停止解除制御部５０３と、ゲート回路部５０４とを含む。
【００４９】
内部クロック生成部５０１は、複数（ここでは３個）のインバータ５１１〜５１３とＮＡＮＤ回路５１４とを含む。内部クロック生成部５０１は、入力されたクロック信号ＦＣＬＫＰＴを所定時間遅延させ、内部クロック信号ＦＣＬＫＴとして出力する。ＮＡＮＤ回路５１４は、内部クロック信号ＦＣＬＫＴをサスペンドし、またレジュームするゲート回路部５０４の一部としても機能する。内部クロック生成部５０１が、図２の主経路２１１に相当し、ＮＡＮＤ回路５１４が図２のゲート部２１７に相当する。
【００５０】
クロック停止及び停止解除制御部５０２は、内部クロック生成部５０１にて分岐させたクロック信号ＦＣＬＫＴを論理反転させるインバータ５２１と、リフレッシュ状態信号ＲＥＦＡＢＴをラッチするラッチ回路５２２〜５２５及びその出力を反転するインバータ５２６〜５２９を有している。ラッチ回路５２２〜５２５は、２個一組で（２段の）Ｄフリップフロップを構成する。クロック停止及び停止解除制御部５０２が、図２の第１の遅延部２１３に相当する。
【００５１】
ラッチ回路５２２〜５２５は、例えば、図６に示すように構成される。図６において、イネーブル端子ＥＮＴ及びＥＮＢには、クロック信号ＦＣＬＫＰＴとその論理反転信号ＦＣＬＫＰＢが入力される。また、入力端子ＩＮ１には、リフレッシュ状態信号ＲＥＦＡＢＴ又は前段のインバータ５２６〜５２８の出力が入力される。さらにリセット端子Ｒには、リセット反転信号ＲＳＴＢが入力される。なお、リセット反転信号ＲＳＴＢは、リセットコマンドを認識したアドレス／コマンドデコーダ３０４より出力される。
【００５２】
クロック信号ＦＣＬＫＰＴとその論理反転信号ＦＣＬＫＰＢは、一対のトランジスタスイッチ６０１，６０２を互いに相反する状態となるように制御する。これにより、クロック信号ＦＣＬＫＰＴの立ち上がり又は立ち下がりで入力端子ＩＮ１の信号レベルを取り込み、次のクロック信号ＦＣＬＫＰＴの立ち下がり又は立ち上がりで、取り込んだ信号レベルを保持する。
【００５３】
クロック停止及び停止解除制御部５０２は、リフレッシュ状態信号ＲＥＦＡＢＴをクロック信号ＦＣＬＫＰＴに同期してラッチし出力する。リフレッシュ状態信号ＲＥＦＡＢＴの信号レベルが変化すると、その後のクロック信号ＦＣＬＫＰＴの２つ目の立ち下がりに応じて、最終段のラッチ回路５２５の出力信号レベルが変化する。最終段のラッチ回路５２５の出力は、後述するように内部クロック信号のサスペンドに使用される。また、その出力は、クロック信号ＦＣＬＫＰＴが比較的高い周波数（例えば、クロック周期＝１ｎｓ）のときには、内部クロック信号のレジュームにも使用される。つまり、クロック停止及び停止解除制御部５０２は、クロック信号ＦＣＬＫＰＴが比較的高い周波数のとき、高周波動作用クロック停止解除制御部として機能する。
【００５４】
低周波動作用クロック停止解除制御部５０３は、リフレッシュ状態信号ＲＥＦＡＢＴを所定時間（たとえば、５ｎｓ）遅延させる遅延素子５３１と、ラッチ回路５３２とを含み、遅延させたリフレッシュ状態信号ＲＥＦＡＢＴが所定のタイミングで出力されるように構成されている。ラッチ回路５３２の出力タイミングは、ラッチ回路５３２に供給されるクロックＦＣＬＫＰＴを遅延させる遅延素子５３３の遅延時間に依存する。遅延素子５３３の遅延時間は、遅延素子５３１の遅延時間とは異なる（小さい）。なお、ラッチ回路５３２は、ラッチ回路５２２〜５２５と同様に構成される。そして、低周波動作用クロック停止解除制御部５０３の出力は、クロック信号ＦＣＬＫＰＴが比較的低い周波数（例えば、クロック周期＝２０ｎｓ）のとき、サスペンドされた内部クロック信号をレジュームするために使用される。低周波動作用クロック停止解除制御部５０３が、図２の第２の遅延部２１４に相当する。
【００５５】
ゲート回路部５０４は、ＯＲ回路５４１及びＮＡＮＤ回路５４２を含む。また、内部クロック生成部５０１に含まれるＮＡＮＤ回路５１４も、ゲート回路部５０４の一部を構成する。
【００５６】
ＯＲ回路５４１の一対の入力ノードの一方には低周波動作用クロック停止解除制御部５０３の出力ノード（以下、ノードＡ）が接続される。また、ＯＲ回路５４１の一対の入力ノードの他方には、リフレッシュ状態信号ＲＥＦＡＢＴが供給される。リフレッシュ状態信号ＲＥＦＡＢＴがハイレベルの間、低周波動作用クロック停止解除制御部５０３の出力はマスクされる。ＯＲ回路５４１が、図２のマスク部２１５に相当する。
【００５７】
ＮＡＮＤ回路５４２の一対の入力ノードの一方には、ＯＲ回路５４１の出力が供給される。また、ＮＡＮＤ回路５４２の一対の入力ノードの他方には、クロック停止及び停止解除制御部５０２の出力ノード（以下、ノードＢ）が接続される。ＮＡＮＤ回路５４２の出力は、ＮＡＮＤ回路５１４の一方の入力ノード（以下、ノードＣ）に供給される。ＮＡＮＤ回路５１４の他方の入力ノード（以下、ノードＤ）には、遅延させたクロック信号ＦＣＬＫＰＴが供給される。ＮＡＮＤ回路５４２が、図２のゲート部２１６に相当する。
【００５８】
次に、図５の内部クロック生成回路３０２の動作について説明する。
【００５９】
リフレッシュ状態信号ＲＥＦＡＢＴがロウレベルかつノードＣがロウレベルのとき、ＮＡＮＤ回路５１４は、ノードＤへの入力を論理反転して出力する。この状態で、内部クロック生成部５０１に入力されたクロック信号ＦＣＬＫＰＴは、所定時間遅延され、内部クロック信号ＦＣＬＫＴとして出力される。
【００６０】
次に、リフレッシュ状態信号ＲＥＦＡＢＴがハイレベルへ遷移すると、まず、ＯＲ回路５４１の出力がハイレベルへ遷移する。これにより、ノードＡの信号レベルはマスクされ無効にされる。また、このとき、ＯＲ回路５４１の出力を受けるＮＡＮＤ回路５４２の出力は変化しない。
【００６１】
リフレッシュ状態信号ＲＥＦＡＢＴは、クロック停止及び停止解除制御部５０２及び低周波動作用クロック停止解除制御部５０３にも供給され、各々において遅延を受けてノードＡ及びノードＢへ出力される。但し、ノードＡの出力は前述のとおりマスクされている。
【００６２】
ノードＢの信号レベルがハイレベルに遷移すると、ＮＡＮＤ回路５４２の出力はロウレベルに遷移する。即ち、ノードＣの信号レベルはロウレベルとなる。その結果、ＮＡＮＤ回路５１４の出力がハイレベルに固定され、内部クロック生成部５０１の出力はロウレベルに固定される。つまり、内部クロック信号ＦＣＬＫＴがサスペンドされる。
【００６３】
その後、リフレッシュ状態信号ＲＥＦＡＢＴがロウレベルに遷移すると、まず、ＯＲ回路５４１の出力は、ノードＡの状態に依存するようになる。続いて、ノードＡ及びノードＢの信号レベルがそれぞれロウレベルに遷移する。ノードＡ及びノードＢの少なくとも一方の信号レベルがロウレベルに遷移すると、ＮＡＮＤ回路５４２の出力、即ちノードＣの信号レベル、はハイレベルに遷移する。これにより、ＮＡＮＤ回路５１４は、再び入力信号を論理反転して出力するようになる。つまり、サスペンドされた内部クロック信号ＦＣＬＫＴがレジュームされる。
【００６４】
なお、ＮＡＮＤ回路５４２は、ノードＡ及びノードＢの信号レベルの遷移の先後に基づいて、クロック信号ＦＣＬＫＰＴの周波数を検知し、その検知結果に基づいて内部クロック信号ＦＣＬＫＴをレジュームさせる周波数検知回路である、ということもできる。また、ＮＡＮＤ回路５４２は、クロック停止及び停止解除制御部５０２と低周波動作用クロック停止解除制御部５０３のいずれの遅延量が小さいかを判定し、小さい方の遅延量に基づいて、内部クロック信号ＦＣＬＫＴをレジュームさせている、ということもできる。
【００６５】
次に、低周波動作用クロック停止解除制御部５０３について、さらに説明する。
【００６６】
上記説明から理解されるように、内部クロック信号ＦＣＬＫＴをサスペンドし、レジュームするには、低周波動作用クロック停止解除制御部５０３は必ずしも必要ではない。低周波動作用クロック停止解除制御部５０３は、内部クロック信号ＦＣＬＫＴをできるだけ早くレジュームするために設けられている。
【００６７】
詳述すると、内部クロック信号ＦＣＬＫＴをサスペンドさせる際には、リフレッシュ状態信号ＲＥＦＡＢＴがハイレベルに遷移した直後にではなく、少なくとも１クロックパルスが出力された後にサスペンドを行う必要がある。リフレッシュ状態信号ＲＥＦＡＢＴの元となったコマンドに応じた処理を正しく実行するためである。クロック停止及び停止解除制御部５０２は、そのように構成されているので、内部クロック信号ＦＣＬＫＴをレジュームする場合にも、少なくとも１クロックサイクル分の遅れが生じる。この遅れは、クロック信号ＦＣＬＫＰＴの周波数が比較的高いときには、特に問題とならない。しかしながら、クロック信号ＦＣＬＫＰＴの周波数が比較的低いときには、問題が生じる場合がある。
【００６８】
例えば、リフレッシュ期間中は、クロック数に関する規定が無い。このため、リフレッシュコマンドを示す制御信号が所定の時間間隔で連続して与えられると、内部クロック信号ＦＣＬＫＴのレジュームが完了していない可能性がある。この場合、リフレッシュコマンドを示す制御信号を受取ることができず、誤動作する可能性がある。
【００６９】
そこで、低周波動作用クロック停止解除制御部５０３は、クロック信号ＦＣＬＫＰＴの周波数が比較的低い場合に、ノードＢよりもノードＡの方に先にリフレッシュ状態信号ＲＥＦＡＢＴの立ち下がりエッジが現れるように構成されている。
【００７０】
遅延素子５３１は、クロック信号ＦＣＬＫＰＴの周波数が比較的高い場合に、ノードＢよりもノードＡの方に先にリフレッシュ状態信号ＲＥＦＡＢＴの立ち下がりエッジが現れるのを防止する。その一方で、遅延素子５３１の遅延時間は、クロック信号ＦＣＬＫＰＴの周波数が比較的低い場合の動作を妨げないように設定される。
【００７１】
なお、遅延素子５３１の立ち上がり遅延時間と立ち下がり遅延時間には、通常差が存在する。この点を考慮して、遅延素子５３１の前段に、インバータ５３３が接続されている。これにより、リフレッシュ状態信号ＲＥＦＡＢＴの立ち上がりエッジの遅延を比較的小さくし、リフレッシュ状態信号ＲＥＦＡＢＴの立ち下がりエッジの遅延を比較的大きくしている。
【００７２】
クロック信号ＦＣＬＫＰＴの周期が１ｎｓの場合（高周波動作の場合）の各ノードにおける信号波形を図７及び図８に示す。図７が内部クロック信号ＦＣＬＫＴをサスペンドする場合、図８が内部クロック信号ＦＣＬＫＴをレジュームする場合である。
【００７３】
図７を参照すると、リフレッシュ状態信号ＲＥＦＡＢＴがハイレベルに遷移した後、ノードＡ及びノードＢの信号レベルが夫々ハイレベルに遷移している。このときノードＡの信号レベルはマスクされているので、ノードＢの信号レベル遷移に応じて、ノードＣの信号レベルがロウレベルに遷移する。これにより、内部クロック信号ＦＣＬＫＴはサスペンドされる。なお、ノードＢの信号レベルの遷移は、リフレッシュ状態信号ＲＥＦＡＢＴがハイレベルに遷移した後、１周期以上後の最初のクロック信号ＦＣＬＫＰＴの立ち下がりに応じて生じる。よって、リフレッシュ状態信号ＲＥＦＡＢＴがハイレベルに遷移した後に、少なくとも１クロックパルスが出力される。
【００７４】
図８を参照すると、リフレッシュ状態信号ＲＥＦＡＢＴがロウレベルに遷移した後、ノードＡ及びノードＢの信号レベルが夫々ロウレベルに遷移している。ノードＡのロウレベルへの遷移は、遅延素子５３１の作用により大きく遅れている。図７では、ノードＡの信号レベルの遷移の遅れは小さい。この違いは、上述したように、立ち上がり遅延時間と立ち下がり遅延時間との差によって生じる。
【００７５】
このとき、ノードＡの信号レベルはマスクされていない。しかしながら、ノードＡの信号レベルの遷移よりもノードＢの信号レベルの遷移が先行しているので、ノードＢの信号レベル遷移に応じて、ノードＣの信号レベルがハイレベルに遷移する。これにより、内部クロック信号ＦＣＬＫＴはレジュームされる。
【００７６】
また、図９及び図１０に、クロック信号ＦＣＬＫＰＴの周期が２０ｎｓの場合（低周波動作の場合）の各ノードにおける信号波形を示す。図９が内部クロック信号ＦＣＬＫＴをサスペンドする場合、図８が内部クロック信号ＦＣＬＫＴをレジュームする場合である。
【００７７】
図９を参照すると、リフレッシュ状態信号ＲＥＦＡＢＴがハイレベルに遷移した後、ノードＡ及びノードＢの信号レベルが夫々ハイレベルに遷移している。このときノードＡの信号レベルはマスクされているので、ノードＢの信号レベル遷移に応じて、ノードＣの信号レベルがロウレベルに遷移する。これにより、内部クロック信号ＦＣＬＫＴはサスペンドされる。この場合も、リフレッシュ状態信号ＲＥＦＡＢＴがハイレベルに遷移した後に、少なくとも１クロックパルスが出力される。
【００７８】
図１０を参照すると、リフレッシュ状態信号ＲＥＦＡＢＴがロウレベルに遷移した後、ノードＡ及びノードＢの信号レベルが夫々ロウレベルに遷移している。遅延素子５３１の遅延量は、クロック信号ＦＣＬＫＰＴの周期の１／４程度しかない。このため、ノードＡの信号レベルの遷移は、ノードＢの信号レベルの遷移に先行して起こる。また、このときノードＡの信号レベルはマスクされていない。したがって、ノードＡの信号レベル遷移に応じて、ノードＣの信号レベルがハイレベルに遷移する。これにより、内部クロック信号ＦＣＬＫＴはレジュームされる。こうして、ノードＢの信号レベルの遷移に応じて内部クロック信号ＦＣＬＫＴのレジュームを行った場合に比べ、１サイクル分先行する形で内部クロック信号ＦＣＬＫＴのレジュームを行うことができる。これにより、レジューム完了の遅れによるコマンド取り込みエラーを回避することができる。
【００７９】
以上のように、本実施の形態に係る半導体装置では、特定のコマンドが入力された場合に、内部クロック信号ＦＣＬＫＴをサスペンドし、内部クロック信号ＦＣＬＫＴの伝送に要する電力消費を削減することができる。
【００８０】
以上、本発明についていくつかの実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではなく、本発明の主旨を逸脱することなく、種々の変形・変更が可能である。
【００８１】
本願の技術思想は、ＤＲＡＭ以外の不揮発性記憶セルに関する半導体装置にも適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式限られない。
【００８２】
本発明の半導体装置およびその制御方法の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
【００８３】
また、トランジスタは、電界効果トランジスタ（Field Effect Transistor; FET）であれば良く、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
【００８４】
更に、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
【００８５】
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００８６】
１００    半導体装置
１０１    メモリセル
１０２    メモリセルアレイ
１０３    クロック入力回路
１０４    内部クロック生成回路
１０５    制御回路
１０６    リフレッシュ制御回路
２００    半導体装置
２０１    内部クロック生成回路
２０２    状態信号生成回路
２１１    主経路
２１２    内部クロック停止制御部
２１３    第１の遅延部
２１４    第２の遅延部
２１５    マスク部
２１６，２１７    ゲート部
３００    半導体装置
３０１    クロック入力回路
３０２    内部クロック生成回路
３０３    入出力インタフェース回路
３０４    アドレス／コマンドデコーダ
３０５    リフレッシュ制御回路
３０６    行制御回路
３０７    列制御回路
３０８    Ｉ／Ｏ制御回路
３０９    メモリセルアレイ
３１０    センスアンプ
３１１    メモリセル
３２０，３２１，３２３＿０−ｍ，３２４＿０−ｎ    外部端子
５０１    内部クロック生成部
５０２    クロック停止及び停止解除制御部
５０３    低周波動作用クロック停止解除制御部
５０４    ゲート回路部
５１１〜５１３    インバータ
５１４    ＮＡＮＤ回路
５２１    インバータ
５２２〜５２５    ラッチ回路
５２６〜５２９    インバータ
５３１    遅延素子
５３２    ラッチ回路
５３３    遅延素子
５４１    ＯＲ回路
５４２    ＮＡＮＤ回路
６０１．６０２    トランジスタスイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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