(57)【要約】【課題】バイポーラトランジスタの形成工程を短縮できるようにした半導体装置の製造方法を提供する。【解決手段】シリコン基板１上にＳｉＧｅ膜２１とシリコン酸化膜２５を積層する。次に、シリコン酸化膜２５を部分的に除去して、ＳｉＧｅ膜２１を底面とする開口部を形成する。そして、シリコン基板１の上方にポリシリコン膜を形成して開口部を埋め込む。次に、ポリシリコン膜上にレジストパターン４１を形成し、これをマスクに用いて、ポリシリコン膜とシリコン酸化膜２５とをドライエッチングして除去する。これにより、ポリシリコン膜からなるエミッタ３１Ａを形成する。また、エミッタ３１Ａを形成する際に、レジストパターン４１の側面とエミッタ３１Ａの側面とにデポ膜５１を形成する。その後、レジストパターン４１及びデポ膜５１をマスクに用いて、ＳｉＧｅ膜２１をエッチングして除去し、ＳｉＧｅ膜２１からなるベース２１Ａを形成する。【選択図】図２
2013206985.tif 000002
【特許請求の範囲】
【請求項１】
バイポーラトランジスタを有する半導体装置の製造方法であって、
半導体基板上に第１半導体膜を形成する工程と、
前記第１半導体膜上に絶縁膜を形成する工程と、
前記絶縁膜を部分的に除去して、前記第１半導体膜を底面とする開口部を形成する工程と、
前記半導体基板の上方に第２半導体膜を形成して前記開口部を埋め込む工程と、
前記第２半導体膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクに用いて、前記第２半導体膜をドライエッチングして除去することにより、前記第２半導体膜からなるエミッタを形成する工程と、
前記レジストパターンをマスクに用いて、前記絶縁膜をドライエッチングして除去することにより、前記レジストパターンの側面と前記エミッタの側面とに反応生成物を形成する工程と、
前記レジストパターン及び前記反応生成物をマスクに用いて、前記第１半導体膜をエッチングして除去し、前記第１半導体膜からなるベースを形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記反応生成物を形成する工程では、
前記反応生成物の表面から前記レジストパターンの側面までの距離を０．３０μｍ以上にすることを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、バイポーラトランジスタの形成工程を短縮できるようにした技術に関する。
【背景技術】
【０００２】
従来から、エミッタとベースに異なった半導体材料を用いたヘテロ接合バイポーラトランジスタ（ＨＢＴ：heterojunction bipolar transistor）が知られている。例えば特許文献１には、エミッタにシリコン（Ｓｉ）を、ベースにシリコンゲルマニウム（ＳｉＧｅ）をそれぞれ使用したＨＢＴ（以下、「ＳｉＧｅ−ＨＢＴ」ともいう。）を有する半導体装置の製造方法が開示されている。
【０００３】
図４（ａ）〜図６（ｃ）は、従来例に係るｎｐｎ型のＳｉＧｅ−ＨＢＴ２００の製造方法を工程順に示す断面図である。図４（ａ）では、まず始めに、シリコン基板１０１にＮ型の埋め込み層（以下、ＮＢＩ層）１０３を形成する。ここで、シリコン基板１０１は、例えば、シリコンからなる基板本体（以下、Ｓｉ−Ｓｕｂ）１Ａと、Ｓｉ−Ｓｕｂの表面にエピタキシャル成長で形成された単結晶のシリコン層（以下、Ｅｐｉ層）１Ｂとからなる。ＮＢＩ層１０３は、Ｅｐｉ層１Ｂを形成する前にＳｉ−Ｓｕｂの表面近傍にリン等のＮ型不純物をイオン注入し、Ｅｐｉ層１Ｂを形成する過程でＮ型不純物を熱拡散させることによって形成する。
【０００４】
次に、シリコン基板１０１にディープＮウェル層（以下、ＤＮＷ層）１０５と、素子分離層１１３とを順次形成する。素子分離層１１３は、例えば、ディープトレンチアイソレーション層（以下、ＤＴＩ層１１１）と、ＤＴＩ層１１１上に形成されたシャロートレンチアイソレーション層（以下、ＳＴＩ層１１２）とを有する。次に、シリコン基板１０１上にＳｉＧｅ膜１２１と、シリコン酸化膜１２５とを形成する。そして、シリコン酸化膜１２５のうちの、エミッタ（Ｅ）とベース（Ｂ）とが接合される領域（以下、ＥＢ接合領域）と重なる部分をエッチングして除去し、ＳｉＧｅ膜１２１を底面とする開口部を形成する。そして、この開口部を埋め込むようにシリコン基板１０１の上方にポリシリコン膜１３１を形成する。
【０００５】
次に、図４（ｂ）に示すように、ＥＢ接合領域とその周辺だけを覆い、それ以外の領域を覆わない形状の（即ち、露出させる）レジストパターン１４１をポリシリコン膜１３１上に形成する。そして、図４（ｃ）に示すように、このレジストパターン１４１をマスクに用いて、ポリシリコン膜１３１をエッチングして除去する。これにより、ポリシリコン膜１３１からエミッタ１３１Ａを形成する。次に、図５（ａ）に示すように、レジストパターン１４１をマスクに用いて、シリコン酸化膜１２５をウエットエッチングにて除去する。これにより、シリコン酸化膜１２５下からＳｉＧｅ膜１２１が部分的に露出する。次に図５（ｂ）に示すように、ＳｉＧｅ膜１２１にボロン等のＰ型不純物をイオン注入する。このイオン注入は、ＳｉＧｅ膜１２１からなるベース引き出し部の抵抗を下げるために行う。その後、図５（ｃ）に示すように、レジストパターン１４１を例えばアッシングして除去する。
【０００６】
次に、図６（ａ）に示すように、エミッタと、ベースとなる領域と、ベース引き出し部となる領域とを覆い、それ以外の領域を覆わない（即ち、露出させる）形状のレジストパターン１４３をシリコン基板１０１の上方に形成する。
次に、図６（ｂ）に示すように、レジストパターン１４３をマスクに用いて、ＳｉＧｅ膜１２１をエッチングして除去する。これにより、ＳｉＧｅ膜１２１からベース１２１Ａと、ベース引き出し部１２１Ｂとを形成する。ベース１２１Ａと、ベース引き出し部１２１Ｂとを形成した後は、図６（ｃ）に示すように、レジストパターン１４３とデポ膜１４４とを例えばアッシングして除去する。
【０００７】
その後、複数の工程を経て、エミッタ１３１Ａ上と、ベース引き出し部１２１Ｂ上と、コレクタ１０５Ａ上とにそれぞれ電極（図示せず）を形成する。このような工程を経て、ＳｉＧｅ−ＨＢＴ２００が完成する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−２３８７７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、半導体装置の製造工程では、納期短縮、製造コストの低減等が日々求められており、その一環としてＳｉＧｅ−ＨＢＴの形成工程の短縮が望まれていた。
そこで、この発明はこのような事情に鑑みてなされたものであって、バイポーラトランジスタの形成工程を短縮できるようにした半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明の一態様に係る半導体装置の製造方法は、バイポーラトランジスタを有する半導体装置の製造方法であって、半導体基板上に第１半導体膜を形成する工程と、前記第１半導体膜上に絶縁膜を形成する工程と、前記絶縁膜を部分的に除去して、前記第１半導体膜を底面とする開口部を形成する工程と、前記半導体基板の上方に第２半導体膜を形成して前記開口部を埋め込む工程と、前記第２半導体膜上にレジストパターンを形成する工程と、前記レジストパターンをマスクに用いて、前記第２半導体膜をドライエッチングして除去することにより、前記第２半導体膜からなるエミッタを形成する工程と、前記レジストパターンをマスクに用いて、前記絶縁膜をドライエッチングして除去することにより、前記レジストパターンの側面と前記エミッタの側面とに反応生成物を形成する工程と、前記レジストパターン及び前記反応生成物をマスクに用いて、前記第１半導体膜をエッチングして除去し、前記第１半導体膜からなるベースを形成する工程と、を含むことを特徴とする。
【００１１】
このような製造方法であれば、エミッタを形成するために用いたレジストパターンを、ベースを形成するためのレジストパターンとして用いることができ、エミッタを形成する工程と、ベースを形成する工程とでレジストパターンを兼用することができる。ベースを形成する工程でレジストパターンを新たに形成する必要がないので、レジストパターンの形成工程（即ち、フォトレジストを塗布し、露光し、現像する工程）を減らすことができる。これにより、バイポーラトランジスタの形成工程を短縮することができるので、バイポーラトランジスタを有する半導体装置の納期短縮、製造コストの低減に寄与することができる。
【００１２】
なお、本発明の「半導体基板」としては、例えば、後述するシリコン基板１が該当する。「第１半導体膜」としては、例えば、後述するＳｉＧｅ膜２１が該当する。「絶縁膜」としては、例えば、後述するシリコン酸化膜２５が該当する。「第２半導体膜」としては、例えば、後述するポリシリコン膜３１が該当する。「反応生成物」としては、例えば、後述するデポ膜５１が該当する。
【００１３】
また、上記の半導体装置の製造方法において、前記反応生成物を形成する工程では、前記反応生成物の表面から前記レジストパターンの側面までの距離を０．３０μｍ以上にすることを特徴とする。このような製造方法であれば、反応生成物は、（ベースをエミッタ下から引き出す）ベース引き出し部を形成するためのマスクとして十分に機能する。従って、ベースを形成する工程では、ベースとベース引き出し部の両方を同時に形成することができる。
【発明の効果】
【００１４】
本発明によれば、エミッタを形成する工程と、ベースを形成する工程とでレジストパターンを兼用することができ、レジストパターンの形成工程を減らすことができる。これにより、バイポーラトランジスタの形成工程を短縮することができる。
【図面の簡単な説明】
【００１５】
【図１】実施形態に係るＳｉＧｅ−ＨＢＴ１００の製造方法を示す図（その１）。
【図２】実施形態に係るＳｉＧｅ−ＨＢＴ１００の製造方法を示す図（その２）。
【図３】実施形態に係るＳｉＧｅ−ＨＢＴ１００の製造方法を示す図（その３）。
【図４】従来例に係るＳｉＧｅ−ＨＢＴ２００の製造方法を示す図（その１）。
【図５】従来例に係るＳｉＧｅ−ＨＢＴ２００の製造方法を示す図（その２）。
【図６】従来例に係るＳｉＧｅ−ＨＢＴ２００の製造方法を示す図（その３）。
【発明を実施するための形態】
【００１６】
以下、本発明による実施形態を、図面を用いて説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
（１）製造方法
図１（ａ）〜図３（ｂ）は、本発明の実施形態に係るｎｐｎ型のＳｉＧｅ−ＨＢＴ１００の製造方法を工程順に示す断面図である。図１（ａ）では、まず始めに、シリコン基板１にＮ型の埋め込み層（即ち、ＮＢＩ層）３を形成する。ここで、シリコン基板１は、例えば、シリコンからなる基板本体（即ち、Ｓｉ−Ｓｕｂ）１Ａと、Ｓｉ−Ｓｕｂ１Ａの表面にエピタキシャル成長で形成された単結晶のシリコン層（即ち、Ｅｐｉ層）１Ｂとからなる。ＮＢＩ層３は、Ｅｐｉ層１Ｂを形成する前にＳｉ−Ｓｕｂ１Ａの表面近傍にヒ素等のＮ型不純物をイオン注入し、注入したＮ型不純物をＥｐｉ層１Ｂを形成する過程で熱拡散させることによって形成する。
【００１７】
次に、シリコン基板１にディープＮウェル層（即ち、ＤＮＷ層）５と、素子分離層１３とを順次形成する。素子分離層１３は、例えば、シリコン基板１に深く形成されたディープトレンチアイソレーション層（即ち、ＤＴＩ層）１１と、シリコン基板１に浅く形成されたシャロートレンチアイソレーション層（即ち、ＳＴＩ層）１２とを有する。この例では、ＤＴＩ層１１と、ＤＴＩ層１１上に形成されたＳＴＩ層１２とからなる素子分離層１３が、ＳｉＧｅ−ＨＢＴ１００が形成される領域と、他の素子が形成される領域との間に配置されている。
【００１８】
次に、シリコン基板１の上方全面に、ベース材料膜としてＳｉＧｅ膜２１を形成する。このＳｉＧｅ膜２１は、例えばエピタキシャル成長法によって形成する。ＳｉＧｅ膜２１のうちの、Ｅｐｉ層１Ｂ上に直接形成される部位は単結晶構造に形成され、ＳＴＩ層１２上に形成される部位は多結晶構造（若しくは、非晶質構造）に形成される。なお、ＳｉＧｅ膜２１は、例えばボロン等のＰ型不純物を含む。ＳｉＧｅ膜２１へのＰ型不純物の導入は、例えば、ｉｎ−ｓｉｔｕ（即ち、成膜中にドーピングすること）で行う。
【００１９】
次に、例えばＣＶＤ法により、ＳｉＧｅ膜２１上にシリコン酸化膜２５を形成する。このシリコン酸化膜２５は、例えば、ＨＬＤ（Hightemperature Low pressure Deposition）酸化膜である。シリコン酸化膜２５の膜厚は、例えば３２０〜３８０Åである。
次に、フォトリソグラフィ技術及びエッチング技術により、シリコン酸化膜２５のうちの、エミッタ（Ｅ）とベース（Ｂ）とが接合される領域（即ち、ＥＢ接合領域）と重なる部分をエッチングして除去し、ＳｉＧｅ膜２１を底面とする開口部２７を形成する。そして、例えばＣＶＤ法により、シリコン基板１の上方全面にポリシリコン膜３１を形成する。このポリシリコン膜３１によって、ＥＢ接合領域上の開口部２７は埋め込まれる。
【００２０】
次に、図１（ｂ）に示すように、ＥＢ接合領域とその周辺だけを覆い、それ以外の領域を覆わない形状の（即ち、露出させる）レジストパターン４１をポリシリコン膜３１上に形成する。レジストパターン４１の厚さＴＲは、例えば１９８５０〜２０１５０Åである。そして、このレジストパターン４１をマスクに用いて、ポリシリコン膜３１をドライエッチングして除去する。これにより、図１（ｃ）に示すように、ポリシリコン膜３１からエミッタ３１Ａを形成する。
【００２１】
次に、図２（ａ）に示すように、レジストパターン４１をマスクに用いて、ＳｉＧｅ膜２１にボロン等のＰ型不純物をイオン注入する。このイオン注入は、ＳｉＧｅ膜２１のうちの、ベース引き出し部となる領域の抵抗を下げるために行う。続いて、レジストパターン４１をマスクに用いて、シリコン酸化膜２５をドライエッチングして除去する。シリコン酸化膜２５のエッチングは、例えば、エッチングガスとしてＣＦ４、ＣＨＦ３、Ｃ２Ｆ６又はＣ４Ｆ８等のフッ素系ガスを用いたドライエッチング行う。ドライエッチングは例えば枚葉式であり、そのエッチング所要時間ｔは、ウエーハ１枚当たり例えば６０〜１８０秒に設定されている。これにより、図２（ｂ）に示すように、シリコン酸化膜２５下からＳｉＧｅ膜２１が部分的に露出する。
【００２２】
ところで、シリコン酸化膜２５をドライエッチングする工程では、エッチングガスとレジストパターンを構成している材料（即ち、レジスト材料）とシリコン酸化膜２５とが反応して、レジストパターン４１及びシリコン酸化膜２５の各々の側面（即ち、側壁）に、デポ膜と呼ばれる反応生成物が形成される。この実施形態では、ドライエッチングシーケンス内に側壁デポ膜形成ステップを追加することで、デポ膜５１の表面からレジストパターン４１の側面までの距離（即ち、デポ膜５１の幅方向の厚さ）をＴとしたとき、Ｔ＝０．３０μｍ〜０．４６μｍの範囲内に合わせ込む。その側壁デポ膜形成ステップの所要時間ｔｄは、ウエーハ１枚当たり例えば６０〜１２０秒に設定されている。
【００２３】
以下に、シリコン酸化膜２５のドライエッチングシーケンスについて、当該シーケンスに含まれる各ステップの条件の一例を示す。
＜エッチングステップ＞
ＲＦパワー：１０００Ｗ
ＣＨＦ３：２０ｓｃｃｍ
ＣＦ４：２０ｓｃｃｍ
Ａｒ：６００ｓｃｃｍ
所要時間ｔ：６０〜１８０秒
＜側壁デポ膜形成ステップ＞
ＲＦパワー  ５００Ｗ
ＣＨＦ３  ４０ｓｃｃｍ
ＣＦ４  ０ｓｃｃｍ
Ａｒ  ６００ｓｃｃｍ
所要時間ｔｄ：６０〜１２０秒
【００２４】
このドライエッチングシーケンスでは、エッチングステップを行った後で、側壁デポ膜形成ステップに移行する。側壁デポ膜形成ステップでは、例えば、エッチングガスをＣＨＦ３のみに切り替えると共に、ＲＦパワーを下げることにより、デポ膜５１を意図的に形成し易くする。
【００２５】
次に、レジストパターン４１及びデポ膜５１をマスクに用いて、ＳｉＧｅ膜２１をエッチングして除去する。これにより、図２（ｃ）に示すように、ＳｉＧｅ膜２１から、ベース２１Ａとベース引き出し部２１Ｂとを形成する。ベース２１Ａ及びベース引き出し部２１Ｂを形成した後は、図３（ａ）に示すように、レジストパターン４１を例えばアッシングして除去する。
その後、例えばＣＶＤ法により、シリコン基板１の上方全面に層間絶縁膜５３を形成する。そして、フォトリソグラフィ技術及びエッチング技術により、層間絶縁膜５３をエッチングして除去し、コンタクトホールを形成する。次に、シリコン基板１の上方全面に例えばアルミニウム等のメタル膜をスパッタリングで形成し、このメタル膜をフォトリソグラフィ技術及びエッチング技術を用いてエッチングする。これにより、図３（ｂ）に示すように、エミッタ３１Ａに接続するエミッタ電極６１と、ベース引き出し部２１Ｂに接続するベース電極６３と、ＤＮＷ層５（即ち、コレクタ）に接続するコレクタ電極６５とを形成する。以上の工程を経て、ｎｐｎ型のＳｉＧｅ−ＨＢＴ１００が完成する。
【００２６】
（２）実施形態の効果
本発明の実施形態によれば、エミッタ３１Ａを形成するために用いたレジストパターンを、ベース２１Ａを形成するためのレジストパターンとして用いることができ、エミッタ３１Ａを形成する工程と、ベース２１Ａを形成する工程とでレジストパターン４１を兼用することができる。ベース２１Ａを形成する工程でレジストパターンを新たに形成する必要がないので、レジストパターンの形成工程（即ち、フォトレジストを塗布し、露光し、現像する工程）を減らすことができる。これにより、ＳｉＧｅ−ＨＢＴの形成工程を短縮することができるので、ＳｉＧｅ−ＨＢＴを有する半導体装置の納期短縮、製造コストの低減に寄与することができる。
【００２７】
また、本発明の実施形態によれば、デポ膜５１の幅方向の厚さは０．３０μｍ以上であり、デポ膜５１は、ベース引き出し部２１Ｂを形成するためのマスクとして十分に機能する。従って、ベース２１Ａを形成する工程では、ベース２１Ａとベース引き出し部２１Ｂの両方を同時に形成することができる。
【００２８】
（３）その他
なお、上記の実施形態では、ｎｐｎ型のＳｉＧｅ−ＨＢＴを形成する場合について説明した。しかしながら、本発明において、シリコン基板１に形成するバイポーラトランジスタはｎｐｎ型に限定されるものではなく、ｐｎｐ型であってもよい。本発明において、ｐｎｐ型のＳｉＧｅ−ＨＢＴを形成する場合は、上記した半導体装置の製造方法において、ｎ型をｐ型に、ｐ型をｎ型にそれぞれ置き換える。これにより、ｎｐｎ型の場合と同様の効果を奏する。
【符号の説明】
【００２９】
１  シリコン基板
１Ａ  基板本体
１Ｂ  Ｅｐｉ層
３  ＮＢＩ層
５  ＤＮＷ層
１１  ＤＴＩ層
１２  ＳＴＩ層
１３  素子分離層
２１  ＳｉＧｅ膜
２１Ａ  ベース
２１Ｂ  ベース引き出し部
２５  シリコン酸化膜
２７  開口部
３１  ポリシリコン膜
３１Ａ  エミッタ
４１  レジストパターン
５１  デポ膜
５３  層間絶縁膜
６１  エミッタ電極
６３  ベース電極
６５  コレクタ電極
１００  ＳｉＧｅ−ＨＢＴ
【図１】
2013206985.tif 000003
【図２】
2013206985.tif 000004
【図３】
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【図４】
2013206985.tif 000006
【図５】
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【図６】
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