(57)【要約】      （修正有）【課題】トレンチゲートを有する半導体装置に関して、ゲートの配線抵抗の低減を図り、動作速度の高速化をはかる。【解決手段】半導体基板の第１の主面に形成された第１の半導体領域と、前記第１の主面に形成された複数のトレンチゲート電極と、前記トレンチ間をつなぐ、多結晶シリコン層からなる橋渡し電極３３Ｂと、前記ゲート電極及び前記橋渡し電極に接続される集電電極と、前記第１の主面に形成され、前記第１の半導体領域にコンタクトする第１の電極と、第１の金属層からなり、前記第１の電極に接続される第１の外部取り出し電極（Ｅ１）３６Ｓと、第２の金属層からなり、前記ゲート電極に接続される第２の外部取り出し電極（Ｅ２）３６ｇとが、前記第１の主面上に並置された半導体装置であって、前記第１の外部取り出し電極３６Ｓは、前記ゲート電極上を覆う絶縁膜３４ｂを介して前記ゲート電極上にかかるように一体的に形成された再配列構造を有する。【選択図】図１
2013045973.tif 000002
【特許請求の範囲】
【請求項１】
第１の主面と前記第１の主面に対向する第２の主面とを有する半導体基板と、
前記第１の主面に形成された第１の半導体領域と、
前記第１の主面に形成された複数のトレンチと、前記トレンチ内に充填された多結晶シリコン層からなるゲート電極と、
前記トレンチに直交する方向に形成され、前記トレンチ間をつなぐ、多結晶シリコン層からなる橋渡し電極と、
前記半導体基板の周縁に沿って形成され、前記ゲート電極及び前記橋渡し電極に接続される集電電極と、
前記第１の主面に形成され、前記第１の半導体領域にコンタクトする第１の電極と、
第１の金属層からなり、前記第１の電極に接続される第１の外部取り出し電極と、
第２の金属層からなり、前記ゲート電極に接続される第２の外部取り出し電極とが、前記第１の主面上に並置された半導体装置であって、
前記第１の外部取り出し電極は、前記ゲート電極上を覆う絶縁膜を介して前記ゲート電極上にかかるように一体的に形成された再配列構造を有する半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記トレンチはストライプ状に形成されており、
前記橋渡し電極は前記トレンチに対して直交するように設けられており、
前記第１の外部取り出し電極は、括れ部を除いて、前記半導体基板表面全体にわたって形成されており、
前記括れ部に前記第２の外部取り出し電極が形成された半導体装置。
【請求項３】
請求項１または２に記載の半導体装置であって、
前記第１および第２の金属層は、同一の金属材料で構成された半導体装置。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置であって、
前記第１の半導体領域はソース領域であり、
前記第１の外部取り出し電極はソースパッドであり、
前記第２の外部取り出し電極はゲートパッドである半導体装置。
【請求項５】
請求項４に記載の半導体装置であって、
前記ソースパッドは、銅めっき層を含む半導体装置。
【請求項６】
請求項１乃至５のいずれか１項に記載の半導体装置であって、
前記絶縁膜は窒化シリコン層を含む半導体装置。
【請求項７】
請求項５または６に記載の半導体装置であって、
前記ソースパッドは、銅層及びチタン層からなる密着層と、
銅層と、
ニッケル層と、
金層とが順次積層されてなる半導体装置。
【請求項８】
請求項５乃至７のいずれか１項に記載の半導体装置であって、
前記半導体基板を搭載する半導体基板搭載部と、少なくとも２本のリードとを有するリードフレームを具備し、
前記２本のリードはそれぞれ連結導体を介して前記ソースパッド及び前記ゲートパッドに接続され、
少なくとも前記ソースパッド及び前記ゲートパッドを覆うように樹脂封止のなされた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特にトレンチ構造のＭＯＳＦＥＴのゲート取出し電極およびソース取出し電極の構造に関する。
【背景技術】
【０００２】
近年、携帯電話をはじめとした電子機器における低消費電力化、高機能化及び高速化に伴い、それに搭載される半導体装置も低消費電力化、高密度化、高速化が要求されてきている。一般的に電子機器のロードスイッチ及びＤＣ−ＤＣコンバータ等に用いられているトランジスタも、それらに対応するためにオン抵抗の小さなものが要求されている。トランジスタのオン抵抗の低減をはかるためには、個々のデバイスを微細化して、単位面積あたりに配置するトランジスタの密度を大きくすることが、一つの方法としてあげられる。具体的には、例えば、トレンチにゲート電極を形成した縦型ＭＯＳＦＥＴにおいて、トランジスタを形成しているトレンチをストライプ状に配置して、トレンチの幅を微細化すると共に、隣接するトレンチ間のピッチを小さくすることでトランジスタ密度を大きくすることが出来る。この構造はトレンチを格子状に設けた構造と比較して単にセル面積当たりのゲート酸化膜の面積が低減されるため、ゲートドレイン間の寄生容量を低減することができるものである。
【０００３】
一例として、図１８および図１９（ａ）および（ｂ）に示すように、半導体基板１内に深さＴｈ、幅ＴＷの多数のトレンチＴを配設し、このトレンチＴ内にＭＯＳＦＥＴを配設したものがある（たとえば特許文献１）。この構造では、半導体基板の表面の一部にゲートパッド３５ｇが形成され、トレンチＴに多結晶シリコンを充填して形成されるゲート電極（多結晶シリコンゲート）３３は、半導体基板の周縁に沿って形成されるゲート周辺配線を含む集電層３５ｇｌによって、このゲートパッド３５ｇ０に接続される。ここではゲート周辺配線である集電層３５ｇｌの下層に多結晶シリコンからなる下地配線３３ｇｌが形成されている。
【０００４】
この半導体装置では、図１９（ａ）および（ｂ）に示すように半導体層上に複数のトレンチラインが形成され、その内部に充填された多結晶シリコンからなるゲート電極３３の終端部は半導体基板周縁部に形成された集電電極ｇｌに直接接続している。集電電極ｇｌは多結晶シリコン層からなる下地層３３ｇｌとアルミウム層からなる集電層３５ｇｌとで構成されている。ソース領域３２ｓを構成するＮ型拡散領域はトレンチラインに接するようにその両端のエピタキシャル層中に形成されている。また、ソース領域３２ｓを構成するＮ型拡散層とソース電極(パッド)３５ｓ０を構成する金属配線が電気的に接続している領域の開口端すなわちソースコンタクト開口部が、トレンチライン上に設けられている。
そして、ストライプ状のゲート電極と直交するゲート引出用の橋渡し電極３３Ｂを設けることで交差部でのゲート抵抗Ｒｇを低減できるように構成している。
【０００５】
また、多結晶シリコンよりなるゲート電極３３を素子表面に引出し、ソース配線、ドレイン配線と平行に延びるゲート配線を設け、このゲート配線に、多結晶シリコンより抵抗が小さいアルミニウムなどの導電材料よりなる裏打ち配線を電気的に接続し、ゲート抵抗を低減する方法も提案されている（特許文献２）。
【０００６】
さらにまた、ソース配線とソース電極の接続位置を最適にすることにより、各トランジスタのオン/オフ特性を向上する方法も提案されている（特許文献３）。
【０００７】
また、半導体チップをパッケージに実装するに際しても低容量化が大きな課題となっている。半導体装置の製造工程のうち、実装工程の一例は、以下のとおりである。まず、所望の素子領域および配線の形成されたウェハから切り出された半導体チップは、銅を主成分とする板状体を加工して形成され、アイランド部（半導体素子搭載部）と、このアイランド部に先端が近接するように形成されたリード端子からなるリード部とを備えたリードフレームのアイランド部に搭載される。次に、半導体チップの表面上に形成された素子電極は、金線、アルミニウム線などの連結導体を用いて、アイランド部の周縁に近接して設けられたリード端子と電気的に接続される。その後、半導体チップ及びリードフレームは、リード端子の先端の一部を残して、樹脂等によって封止されてパッケージ化され、半導体装置となる。ここでパッケージとは、リードを含むリードフレームと、封止樹脂とをあわせたものをいうこととする。
【０００８】
ここで、半導体チップとリードとの接続に、ボンディングワイヤと呼ばれる金線、アルミニウム線などの連結導体を用いた場合、１本あたりの線径が数十から数百μｍ程度である。オン抵抗を低減するためには、数十から数百本の金線、アルミニウム線などを用いる必要があり、コストの増大および組立工程の複雑化を招く。
【０００９】
そのため、特許文献４には、一例を図２０に断面図、図２１に斜視図で示すように、アルミニウムからなる板状の連結導体１５を用いて、半導体チップ１とリードフレーム３０を電気的に接続する方法が記載されている。ソース電極３５ｓ０に接続されたソースパッド３６とリードフレーム３０とを連結導体１５で電気的に接続される。ここで多結晶シリコン膜からなるゲート電極３３に接続されたゲートパッド３５ｇ０はボンディングワイヤ１６を介してリード端子に接続される。３４は層間絶縁膜、３６はソースパッドを構成するニッケル層、３７は半田層である。２０は樹脂パッケージである。なお半田層を用いることなく直接超音波接続することも可能である。
【００１０】
このように、銅（半田付け接続用）またはアルミニウム（超音波接続用）からなる板状の連結導体を用いることで、パッケージの占めるオン抵抗の低減が可能であり、１ミリΩ以下の抵抗を実現することができる。さらには、放熱性の観点から見れば、金線、アルミニウム線に比べて熱伝導度が高くなるため、半導体チップからリードフレームへの放熱性が良くなり、より高い電流容量を実現できる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００４−３１３８６号公報
【特許文献２】特開２００５−１２０１９号公報
【特許文献３】特開２００９−１４１００７号公報
【特許文献４】特開２００２−３１４０１８（第１６頁、図２）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
特許文献１においては、橋渡し電極が多結晶シリコンである場合、多結晶シリコンのシート抵抗が大きいためゲート抵抗を下げるのに限界があった。
図２２にゲート抵抗のフィンガー長依存性を示す。図中縦軸はゲート抵抗、横軸はフィンガー長（μｍ）である。図中実線ａは橋渡し電極が多結晶シリコンの場合、実線ｂは橋渡し電極がアルミニウムの場合を示す。
【００１３】
この図から明らかなように、橋渡し電極が多結晶シリコンの場合は、アルミニウムに比べシート抵抗が高く、橋渡し効果が少なくなりゲート抵抗が高くなっていることがわかる。このためゲート抵抗低減のためには、橋渡し電極としてはシート抵抗の低いアルミニウム層を用いるのが望ましいことがわかる。
【００１４】
ただしアルミニウム層を橋渡し電極として用いた場合、図２３（ａ）及び（ｂ）に多結晶シリコン層及びアルミニウム層の平面図を示すように、アルミニウム層はソース電極３５ｓ０としても使用しているため、ソース電極が分断されることになる。
【００１５】
このため、このソース電極が分断されたＭＯＳＦＥＴを組み立てるためには、この分断されたソース電極のすべてを接続する必要があるため、組み立ての制約を受けるという問題がある。
【００１６】
本発明は、前記実情に鑑みてなされたもので、トレンチゲートを有する半導体装置に関して、ソース抵抗の上昇を抑制しつつ、ゲートの配線抵抗の低減を図り、動作速度の高速化を目的とするものである。
【課題を解決するための手段】
【００１７】
上記目的を解決するために、本発明は、第１の主面と前記第１の主面に対向する第２の主面とを有する半導体基板と、前記第１の主面に形成された第１の半導体領域と、前記第１の主面に形成された複数のトレンチと、前記トレンチ内に充填された多結晶シリコン層からなるゲート電極と、前記トレンチに直交する方向に形成され、前記トレンチ間をつなぐ、多結晶シリコン層からなる橋渡し電極と、前記半導体基板の周縁に沿って形成され、前記ゲート電極及び前記橋渡し電極に接続される集電電極と、前記第１の主面に形成され、前記第１の半導体領域にコンタクトする第１の電極と、第１の金属層からなり、前記第１の電極に接続される第１の外部取り出し電極と、第２の金属層からなり、前記ゲート電極に接続される第２の外部取り出し電極とが、前記第１の主面上に並置された半導体装置であって、前記第１の外部取り出し電極は、前記ゲート電極上を覆う絶縁膜を介して前記ゲート電極上にかかるように一体的に形成された再配列構造を有する。
【００１８】
また、本発明は、上記半導体装置であって、前記トレンチがストライプ状に形成されており、前記橋渡し電極は前記トレンチに対して直交するように設けられており、前記第１の外部取り出し電極は、括れ部を除いて、前記半導体基板表面全体にわたって形成されており、前記括れ部に前記第２の外部取り出し電極が形成されたものを含む。
【００１９】
また、本発明は、上記半導体装置であって、前記第１および第２の金属層は、同一の金属材料で構成されたものを含む。
【００２０】
また、本発明は、上記半導体装置であって、前記第１の半導体領域はソース領域であり、前記第１の外部取り出し電極はソースパッドであり、前記第２の外部取り出し電極はゲートパッドであるものを含む。
【００２１】
また、本発明は、上記半導体装置であって、前記ソースパッドは、銅めっき層を含む。
【００２２】
また、本発明は、上記半導体装置であって、前記絶縁膜は窒化シリコン層を含む。
【００２３】
また、本発明は、上記半導体装置であって、前記ソースパッドは、銅層及びチタン層からなる密着層と、銅層と、ニッケル層と、金層とが順次積層されてなるものを含む。
【００２４】
また、本発明は、上記半導体装置であって、前記半導体基板を搭載する半導体基板搭載部と、少なくとも２本のリードとを有するリードフレームを具備し、前記２本のリードはそれぞれ連結導体を介して前記ソースパッド及び前記ゲートパッドに接続され、少なくとも前記ソースパッド及び前記ゲートパッドを覆うように樹脂封止のなされたものを含む。
【発明の効果】
【００２５】
以上のように、本発明の半導体装置によれば、再配列配線を用いて第１の外部取り出し電極を形成しているため、橋渡し電極の形状に制約がなく自在に形成可能であるため、トレンチゲートの引き出し抵抗の低減をはかりつつ、第１の電極に接続された第１の外部取り出し電極も分断されることなく一体的に形成することができるため、低抵抗である。又第１の外部取り出し電極を再配列配線により一体的に形成しているため、連結導体すなわち連結導体の接続も容易であり、第１の電極の外部取り出し抵抗を低減しつつ、ゲート電極の外部取り出し抵抗（ゲート抵抗）の低減をはかることができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施の形態１に係る半導体装置を示す図、（ａ）は、半導体装置表面の多結晶シリコン層のレイアウトを示す図、（ｂ）は同半導体装置表面の第1層ソースパッド及び第1層ゲートパッド（アルミニウム層）のレイアウトを示す図、（ｃ）は再配線層（第2層ソースパッドおよび第2層ゲートパッド）を示す図
【図２】同半導体装置の断面図であり、（ａ）は図１（ｃ）のＢ−Ｂ断面図、（ｂ）は図１（ｃ）のＣ−Ｃ断面図
【図３】同半導体装置の断面図であり、図１（ｃ）のＡ−Ａ断面図
【図４】本発明の実施の形態１の半導体装置の上面図
【図５】（ａ）は同半導体装置の第２層ソースパッドの上面説明図、（ｂ）は（ａ）のＣ−Ｃ断面図
【図６】本実施の形態１における連結導体を示す図、（ａ）は上面図、（ｂ）は断面図
【図７】同連結導体の切断前の状態を示す図
【図８】同半導体装置の内部透視図
【図９】同半導体装置の断面図
【図１０】（ａ）乃至（ｃ）は同半導体装置の製造工程図
【図１１】（ａ）乃至（ｃ）は同半導体装置の製造工程図
【図１２】（ａ）乃至（ｃ）は同半導体装置の製造工程図
【図１３】（ａ）乃至（ｃ）は同半導体装置の製造工程図
【図１４】本発明の実施の形態１における連結導体の変形例を示す図、（ａ）は上面図、（ｂ）は断面図
【図１５】本発明の実施の形態１における連結導体の変形例を示す断面図
【図１６】本発明の実施の形態２における半導体装置の内部透視図
【図１７】本発明の実施の形態３に係る半導体装置を示す図、（ａ）は、半導体装置表面の多結晶シリコン層のレイアウトを示す図、（ｂ）は同半導体装置表面のアルミニウム層のレイアウトを示す図、（ｃ）は再配線層を示す図
【図１８】従来例の半導体装置を示す図
【図１９】（a）および（b）は従来例の半導体装置を示す図
【図２０】従来例の半導体装置を示す図
【図２１】従来例の半導体装置を示す図
【図２２】多結晶シリコンとアルミニウムとのフィンガー長とゲート抵抗との関係を示す特性図
【図２３】従来例の半導体装置を示す図、（ａ）は、半導体装置表面の多結晶シリコン層のレイアウトを示す図、（ｂ）は同半導体装置表面のアルミニウム層のレイアウトを示す図
【発明を実施するための形態】
【００２７】
以下本発明の実施の形態について、図面を参照しながら詳細に説明する。
（実施の形態１）
図１（ａ）は、本発明の実施の形態１における半導体装置表面の多結晶シリコン層のレイアウトを示す図、図１（ｂ）は同半導体装置表面の第１層ソースパッドおよび第１層ゲートパッド（アルミニウム層）のレイアウトを示す図である。図１（ｃ）は第２層ソースパッドおよび第２層ゲートパッドを示す図である。図１（ｂ）においても参考のためにＡ−Ａ面、Ｂ−Ｂ面およびＣ−Ｃ面を示しているが、図１（ｂ）および（ｃ）においてＡ−Ａ面、Ｂ−Ｂ面およびＣ−Ｃ面は同一位置を示すものとする。図２は同半導体装置の断面図であり、（ａ）は図１（ｃ）のＢ−Ｂ断面図、（ｂ）は図１（ｃ）のＣ−Ｃ断面図である。図３は、図１（ｃ）のＡ−Ａ断面図である。図３中、Ｂ−Ｂ面およびＣ−Ｃ面は、図１（ｃ）のＢ−Ｂ面に相当する。図４は同半導体装置の上面図、図５は、同半導体装置を示し、（ａ）は第2層ソースパッドの上面説明図、（ｂ）は（ａ）のＣ−Ｃ断面図である。図６は本実施の形態１における連結導体を示す図であり、（ａ）は上面図、（ｂ）は断面図である。また、図７は同連結導体の切断前の状態を示す図である。図８は同半導体装置の内部透視図である。図９は同半導体装置の断面図、図１０（ａ）−（ｃ）乃至図１３（ａ）−（ｃ）は、同半導体装置の製造工程を示す図である。
【００２８】
本実施の形態の半導体装置においては、第１の外部取り出し電極Ｅ１を構成する第２層ソースパッド３６Ｓは、前記ゲート電極上を覆う絶縁膜を介して前記ゲート電極上にかかるように一体的に形成された再配列構造を有する。
【００２９】
すなわち、第１の外部取り出し電極Ｅ１は、２層構造のソースパッドのうちの上層側のパッドであり、括れ部ｋを除いて半導体装置の第１の主面Ｓ１全体に形成され、第１の金属層からなる第２層ソースパッド３６Ｓで構成される。つまり、２層構造のソースパッドは、短冊状に分割構造で形成された第１層ソースパッド３５Ｓとこの第１層ソースパッド３５Ｓ上に第２層絶縁膜３４ｂを介して形成され、前記半導体装置の第１の主面Ｓ１のほぼ全体を覆う第２層ソースパッド３６Ｓとで構成される。そしてこの第２層ソースパッド３６Ｓは、第１層ゲートパッド３５ｇ及びゲート電位にある層を覆う、第２層絶縁膜３４ｂに形成されたスルーホールＨを介して、第１層ソースパッド３５Ｓに接続されている。
【００３０】
第２の外部取り出し電極Ｅ２は、アルミニウム層からなる第１層ゲートパッド３５ｇ上に積層され、第２層ソースパッド３６Ｓと同一材料で構成された第２層ゲートパッド３６ｇで構成される。ここでは第１の外部取りだし電極を構成する第１の金属層と第２の外部取り出し電極を構成する第２の金属層は同一材料で構成される。第１層ゲートパッド３５ｇは橋渡し電極３３Ｂの表面を裏打ちするように形成され、第１層ゲートパッド３５ｇを構成するとともにこの伸張部であるゲート集電電極３５Ｔが形成されている。
【００３１】
そしてトレンチのすべてが、このトレンチＭＯＳＦＥＴチップの端部を除く中間部で橋渡し電極３３Ｂを覆う第１層ゲートパッド３５ｇと交差しており、第２の外部取出し電極Ｅ２のうち、第２の金属層から露呈する領域の長さが橋渡し電極間距離（フィンガー長）を超えないようになっている。
ゲート集電電極３５Ｔあるいは第１層ゲートパッド３５ｇとの距離を低減し、ゲート抵抗の低減をはかるものである。ここでフィンガー長Ｆとは橋渡し電極３３Ｂ間のゲート電極長をいうものとする。又第1層ソースパッド３５Ｓはほぼ対称となるように形成されている。本実施の形態では、ゲート集電電極３５Ｔ間のフィンガー長Ｆ、すなわち、多結晶シリコン層単層の橋渡し電極３３Ｂの最大長さＦｍａｘは、ゲート電極３３ｇ間のフィンガー長０．４５ｍｍである。
【００３２】
この半導体装置は、ストライプ状のトレンチＴに対して直交するように橋渡し電極３３Ｂが設けられたトレンチＭＯＳＦＥＴを構成するものであり、第１の外部取り出し電極Ｅ１を構成する第２層ソースパッド３６Ｓは一体的に形成されている。そして、この第１の外部取り出し電極Ｅ１を構成する第２層ソースパッド３６Ｓは、図４および図５に示すように、括れ部ｋを有し、括れ部ｋに第２の外部取り出し電極Ｅ２としての第２層ゲートパッド３６ｇが形成されている。なおこの橋渡し電極３３Ｂは、表面全体が第１層ソースパッド３５Ｓと同一の金属層であるアルミニウム層で被覆されている。
【００３３】
すなわちこの半導体装置は、この半導体基板の第１の主面Ｓ１に形成された複数のトレンチＴと、このトレンチＴ内に充填された多結晶シリコン層からなるゲート電極３３と、このトレンチＴ間をつなぐようにトレンチＴに直交する方向に形成され、トレンチＴ間をつなぐ多結晶シリコン層からなる橋渡し電極３３Ｂと、半導体基板の周縁に沿って形成され、ゲート電極３３及び橋渡し電極３３Ｂに接続される集電電極ｇｌ（多結晶シリコン層からなる下地層３３ｇｌとアルミウム層からなる集電層３５ｇｌ）(図３参照)と、この第１の主面Ｓ１に形成され、第１の半導体領域としてのソース領域３２Ｓにコンタクトする第１の電極としてのアルミニウム製の第１層ソースパッド３５Ｓとを具備している。そしてこの第１の主面Ｓ１に対応する第２の主面Ｓ２はこのシリコン基板１にドレインコンタクト６を介して形成されたドレイン電極７を構成している(図３参照)。また、第１の電極としての第１層ソースパッド３５Ｓに接続される第２層ソースパッド３６Ｓと、第２の外部取り出し電極Ｅ２を構成する第２層ゲートパッドとが、第１の主面Ｓ１上に並置されている。そして橋渡し電極３３Ｂの表面が第１層ゲートパッド３５ｇとしてのアルミニウム層で構成され、トレンチＴのすべてが、アルミニウム層と交差し導通するように構成されている。ここでは第２層ソースパッド３６Ｓおよび第２層ゲートパッド３６ｇを構成する第１の金属層および第２の金属層は同一の金属層で構成されており、ここでは、銅層、ニッケル層、金層の３層構造体である。
なお、第１及び第２の外部取り出し電極である、第２層ソースパッド３６Ｓおよび第２層ゲートパッド３６ｇは、銅めっき層を含むようにし、膜厚の大きい層構造をなすものである。また、必要に応じて、第２層ゲートパッド３６ｇには銅めっき層を形成せず、第１の外部取り出し電極Ｅ１のみ膜厚を大きくするようにしてもよい。これにより、第２層ソースパッド３６Ｓの表面高さが第２層ゲートパッド３６ｇの表面高さよりも高くなるため、連結導体を接続する際のボンディング工程において、短絡が生じるのを防止することができ、作業性が向上する。
【００３４】
詳細には、本実施の形態においては、図２に示すように、第２層ソースパッド３６Ｓは、銅層及びチタン層からなる密着層３６Ｓａと、銅めっき層３６Ｓ１と、ニッケル層３６Ｓ２と、金めっき層３６Ｓ３とが順次積層されて構成される。
密着層３６Ｓａは、順次スパッタリング法によって形成される、膜厚２００ｎｍのチタン層と、膜厚５００ｎｍの銅層との２層構造の膜で構成される。
また密着層３６Ｓａ上に形成される銅めっき層３６Ｓ１は、膜厚３‐１０μｍの電解銅めっきによって形成される。
次いで銅めっき層３６Ｓ１上に形成されるニッケルめっき層３６Ｓ２は、膜厚１．５μｍの電解ニッケルめっきによって、連続的に形成される。
そしてニッケルめっき層３６Ｓ２上には、膜厚０．３μｍの金めっき層３６Ｓ３が、連続的に積層されている。
また第２層ゲートパッドも第２層ソースパッドと同一工程で形成されているため、同様の層構成を有している。
以上のように、第２層ソースパッド３６Ｓは十分に厚い膜厚を有しているため、段差被覆性が良好となっており、第１の主面Ｓ１の平坦性を十分に高くとることができる。
【００３５】
次にこの半導体装置の実装構造について説明する。
ところで、本発明の実施の形態の半導体装置は、図８に実装状態を示す透視図を示すように、８本のリード３０Ｒを有するリードフレーム３０を具備し、うち２本のリードはそれぞれ連結導体１５，１６を介して第１の外部取り出し電極（第２層ソースパッド３６Ｓ）及び第２の外部取り出し電極（第２層ゲートパッド３６ｇ）に接続され、少なくともソースパッド及びゲートパッドを覆うように封止樹脂２０により樹脂封止がなされる。連結導体のうち、帯状の連結導体１５を、第１の外部取り出し電極を構成する第２層ソースパッド３６Ｓに半田接合し、ボンディングワイヤ（線状の連結導体）１６を用いて、第２層ゲートパッド３６ｇとの接続がなされる。
【００３６】
この半導体装置においては、トレンチＭＯＳＦＥＴを構成する半導体チップ１は、リードフレーム３０のリード端子３０Ｒの一端に連結導体１５を介して電気的に接続されている。図５（ａ）にこの連結導体の上面図、図５（ｂ）に断面図を示す。この連結導体は、銅（Ｃｕ箔）からなる板状体で構成され、本体部１５Ｍと、リード端子３０Ｒに当接し、リード端子３０Ｒに接続されるリード接続部１５Ｒと、トレンチＭＯＳＦＥＴ（半導体チップ１）の第１の外部取り出し電極Ｅ１を構成する第２層ソースパッド３６Ｓに当接する当接部１５Ｆと、当接部１５Ｆの先端を空間部で一体化する連結部１５Ｂとで構成されている。
このトレンチＭＯＳＦＥＴは、リードフレーム３０の島状電極である半導体素子搭載部３０Ｓの上に形成されている。そして、連結導体１５の当接部１５Ｆが第１の外部取り出し電極Ｅ１を構成する第２層ソースパッド３６Ｓに融着され、リード接続部１５Ｒがリードフレーム３０のリード端子３０Ｒの一端に電気的に接続されている。第２の外部取り出し電極Ｅ２を構成する第２層ゲートパッド３６ｇは、ボンディングワイヤ１６によってリード端子３０Ｐに接続されている。なお、トレンチＭＯＳＦＥＴの半導体チップ１と半導体素子搭載部３０Ｓは、半田層を介して電気的に接続されている。そしてエポキシ樹脂からなる封止樹脂で封止されパッケージ２０を構成している。なお封止樹脂は本来不透明であるため、実際には内部は見えていないが、この例では、説明のために内部が見えるようにしている。
【００３７】
なお、この図８のＣ−Ｃ断面を図９に示す。本実施の形態では、連結導体１５と、ゲート電極３３との間には、再配線により第１の外部取り出し電極Ｅ１である第２層ソースパッド３６Ｓおよび第２の外部取り出し電極Ｅ２である第２層ゲートパッド３６ｇとが形成され、平坦化されているため、空洞が存在しない。このため、連結導体１５は第１の外部取り出し電極Ｅ１上に半田層３７を介して密着性よく固着され、パッケージ２０を構成する封止樹脂は周りを覆うことになる。
【００３８】
従来例の半導体装置の場合、図２０に示したように、連結導体１５と、ソースパッド３６あるいはゲートパッド３５ｇ０（図２１参照）との間に空洞が生じ、樹脂封止工程において、樹脂が空洞にうまく流れ込まないことで、樹脂内にボイドが形成されてしまうことがあった。
ボイドが形成されると、湿気が入り込みやすくなり、場合によっては実装時のリフロー熱によって、いわゆる水蒸気により、パッケージ２０（図２１参照）が爆発するなど、外観的品質に影響を及ぼすことがあった。
【００３９】
また、熱の放散がうまくいかずこもってしまうことがあり、熱抵抗が大きくなり、電気的規格値に影響を与えることがある。
また、第１の外部取り出し電極Ｅ１の高さが不均一となると連結導体との接続がうまくいかず、連結導体が浮き状態となる。従って、ソース電流の流れは、半導体チップ１内で不均一となり、場合によってはソース電流の集中化など極部集中でホットスポットなどの電気的な永久破壊につながることがある。
これに対し、本実施の形態の半導体装置においては、連結導体１５は第１の外部取り出し電極Ｅ１を構成する第２層ソースパッド３６Ｓ上に密着性よく固着されているため、熱放散も良好で、オン抵抗が小さく、信頼性の高い半導体装置を提供することが可能となる。
【００４０】
図６は装着前の連結導体を示す図であり、多数の連結導体が長手方向に帯状に連結されている。この連結導体の製造に際しては、銅板などの板状体を打ち抜き加工することにより形成した後、リードおよび半導体基板の接続部に融着し、折り曲げ加工を行い、切断する。このように連結導体材料は、連続形態で形成されているため、実装に際しても作業性が良好で信頼性の高いものとなっている。この連結部１５Ｂが存在することで、連続的に位置ずれのない連結導体を形成することが可能となる。
ここで、オン抵抗Ｒｏｎは次式で示すことができる。
オン抵抗Ｒｏｎ＝チップ抵抗Ｒチップ+連結導体のもつクリップ抵抗Ｒクリップ
+リード抵抗Ｒリード+配線抵抗Ｒ配線
【００４１】
このトレンチＭＯＳＦＥＴは、ゲート幅が５ｍであるとき、ゲート抵抗は２．０Ω、オン抵抗は３．７ｍΩであった。このように本実施の形態のトレンチＭＯＳＦＥＴによれば、オン抵抗を低く維持しつつゲート抵抗の低減を図ることができる。
ここでソース配線抵抗は０．２ｍΩ、デバイス抵抗は３ｍΩ、連結導体の抵抗は０．４ｍΩであった。
【００４２】
以上のように、オン抵抗Ｒｏｎは第１の外部取り出し電極３６Ｓを銅の肉厚層を含む再配線構造で構成することで、ソース側の配線抵抗Ｒ配線（オン抵抗Ｒｏｎが４．０ｍΩ）が、従来例の再配線構造をとらない場合の０．５ｍΩに対し、０．２ｍΩとなり、オン抵抗Ｒｏｎが３．７ｍΩとなった。
一方、同程度のオン抵抗でよい場合には、チップ抵抗が大きくてもよいため、チップ面積を１０％程度低減することができる。たとえばチップ面積を１０％程度小さくしたとき、チップ抵抗Ｒチップは、３．３ｍΩ程度となるが、オン抵抗Ｒｏｎは４．０ｍΩとなる。
このように、本発明の半導体装置によれば、チップ面積の低減をはかることができるため、微細化および高機能化に極めて有効である。
【００４３】
ここで第１の外部取り出し電極Ｅ１を構成する第２層ソースパッド３６Ｓを銅に代えてアルミニウムで構成することで、リード端子３０Ｒと超音波接続によって電気的に接続することができる。この連結導体１５は、高い伝導率と熱伝導性の機能と、電気的な接続を簡便にする機能の２つの機能を有す。したがって、このトレンチＭＯＳＦＥＴが動作する時のパッケージの占めるオン抵抗を低減でき、また、トレンチＭＯＳＦＥＴで発生する熱を効率良く外部に放出することが出来る。また、連結導体をアルミニウムとすることにより、連結導体１５で第２層ソースパッド３６Ｓとリード接続部１５Ｒとを電気的に接続する際、超音波接合により容易に接合可能であるため、半田接合を用いる場合に比べて、工法を簡素化することができる。
【００４４】
本実施の形態によれば、第２層ソースパッド３６Ｓを構成する第１の外部取り出し電極Ｅ１と、ゲート電極３３に接続される第２の外部取り出し電極Ｅ２とが、第１の主面Ｓ１上に並置された半導体装置であって、第１の外部取り出し電極であるソースパッドは一体的に形成されており、橋渡し電極の表面が金属層で構成されているため、ゲート集電電極までの接続距離が、どの部分でも従来例に比べて、短くなっており、ゲート抵抗の低減を図ることができる。従って高速化を図ることが可能となる。
また、第１の外部取り出し電極Ｅ１を構成する第２層ソースパッド３６Ｓは、括れ部を有し、この括れ部に第２の外部取り出し電極Ｅ２である第２層ゲートパッド３６ｇが形成されているため、最大限にゲート取出し抵抗を低減することができる。
【００４５】
次に本実施の形態の半導体装置の製造方法について図１０（ａ）乃至（ｃ）から、図１３（ａ）乃至（ｃ）を参照しつつ説明する。
本実施の形態では、電極取り出し構造についてのみ説明する。
トレンチＭＯＳＦＥＴを構成する素子領域については、通例の方法に従うものとし、まず、図３に示したように、多結晶シリコン層からなるゲート電極３３を第１層絶縁膜３４ａで被覆し、この上層にアルミニウム層を形成しフォトリソグラフィによりパターニングして、第１層ソースパッド３５Ｓおよび第１層ゲートパッド３５ｇを形成する。これにより、図３の断面構造をもつ素子領域を形成する。図３の第１層ソースパッド３５Ｓおよび第１層ゲートパッド３５ｇより上層を図１０（ａ）に簡略的に示す。
次いで図１０（ｂ）に示すように、この上層に順次スパッタリング法によって、膜厚２００ｎｍのチタン層と、膜厚５００ｎｍの銅層を形成し２層構造の密着層３６Ｓａを形成する。
こののち図１０（ｃ）に示すように、ポジ型のフォトレジストを膜厚１５μｍとなるように塗布し、フォトリソグラフィにより第１のマスクＲ１を形成する。
【００４６】
そして、図１１（ａ）に示すように、この第１のマスクＲ１をマスクとして選択電解めっきにより、チタン層と銅層との２層構造の密着層３６Ｓａ上に膜厚３−１０μｍの銅めっき層３６Ｓ１を形成する。
次いで図１１（ｂ）に示すように、電解ニッケルめっきによって、連続的に、銅めっき層３６Ｓ１上に膜厚１．５μｍのニッケルめっき層３６Ｓ２および膜厚０．３μｍの金めっき層３６Ｓ２を形成する。
そして図１１（ｃ）に示すように、第１のマスクＲ１を剥離除去し、第１の外部取り出し電極Ｅ１を形成する。この時、同時に第２の外部取り出し電極Ｅ２も形成される。
【００４７】
さらに図１２（ａ）に示すように、この第１及び第２の外部取り出し電極Ｅ１，Ｅ２を構成する第２層ソースパッドおよび第２層ゲートパッド３６Ｓ、（３６ｇ）をマスクとしてウェットエッチングにより不要な密着層３６Ｓａをエッチング除去し、第１及び第２の外部取り出し電極Ｅ１、Ｅ２（３６Ｓ、３６ｇ）をパターニングする。
次いで図１２（ｂ）に示すように、プラズマＣＶＤ法により、保護膜３９として膜厚１μｍの窒化シリコン層を形成する。
さらに図１２（ｃ）に示すように、ポジ型のフォトレジストを塗布する。
【００４８】
そして、図１３（ａ）に示すように、エッチバックを行うことにより第１及び第２の第１の外部取り出し電極を構成する第２層ソースパッド３６Ｓ、第２層ゲートパッド３６ｇのない領域に残す。これにより、第１及び第２の第１の外部取り出し電極Ｅ１、Ｅ２となる第２層ソースパッド３６Ｓおよび第２層ゲートパッド３６ｇ(図示せず)の側壁に保護膜３９が形成される。
そしてこの状態で図１３（ｂ）に示すように、ドライエッチングを行い、表面の保護膜３９をエッチング除去し、第１及び第２の外部取り出し電極Ｅ１，Ｅ２の表面を露呈させる。
そして、最後に図１３（ｃ）に示すように、第１及び２の外部取り出し電極Ｅ１，Ｅ２を構成する第２層ソースパッド３６Ｓ、第２層ゲートパッド３６ｇの表面に半田層３７を形成する。(図示せず)
【００４９】
このようにして、半導体装置のウェハ工程が完了し、ダイシングして個々のチップに分割することで半導体装置が完成する。
なお前記実施の形態では、第１層及び第２層絶縁膜３４ａ、３４ｂとして、窒化シリコン膜を用いたが、ＴＥＯＳ膜、ポリイミド膜などの有機膜、ＢＰＳＧなどの塗布膜あるいは複合膜を用いるようにしてもよい。
【００５０】
なお、本実施の形態では、リード３０Ｒ，３０Ｐと半導体チップ１との接続に用いられる連結導体１５は、外部接続用のリード３０Ｒ，３０Ｐに接続される本体部１５Ｍと、本体部１５Ｍに連接され、半導体基板の第１の外部取り出し電極を構成する第２層ソースパッドに接続される当接部１５Ｆと、当接部１５Ｆの先端に接続され、当接部１５Ｆの先端を連結する連結部１５Ｂとを備えている。これに対し図１４に変形例を示すように、当接部１５Ｆは、密着性向上のため、複数の領域に分割され、フィンガー状となるように構成し、それぞれが第２層ソースパッドに当接するようにしてもよい。図１４は本実施の形態１における連結導体の変形例を示す図、（ａ）は上面図、（ｂ）は断面図である。当接部が分割されてフィンガー状となっているほかは図６（ａ）乃至（ｃ）に示した前記実施の形態１の連結導体と同様であるため、同一符号を付し、ここでは説明を省略する。
これにより、より良好に電気的および物理的接触を達成することが可能となる。
【００５１】
また本発明は、連結導体を、連続的に、縦方向に連結した条材として用いるようにすれば、実装作業性が容易となる。
【００５２】
なお前記実施の形態では、連結導体は銅箔で構成したが、銅箔に限定されるものではない。例えば、この連結導体は、２層構造で構成され厚さ０．１ｍｍ程度の銅板に、厚さ０．０５ｍｍ程度のアルミニウム箔を接合し、所望の形状に切断して形成される。アルミニウムは超音波接合が容易であり、加工性も良好である。銅は導電性が高く、機械的強度も高いという特徴を有する。
【００５３】
また、この連結導体としては、第１の導体としての銅板に、スパッタリング法、ＣＶＤ法などを用いた薄膜形成によって第２の導体としてのアルミニウム薄膜を形成してもよいしまた、めっき法を用いアルミニウム薄膜、金薄膜等の金属膜を形成するようにしてもよい。
【００５４】
以上、本発明の実施の形態１に係る半導体装置について説明したが、本発明は、この実施の形態に限定されるものではない。
【００５５】
例えば、前記実施の形態１において、第１および第２の金属層としては銅めっき層、ニッケルめっき層、金めっき層の３層膜を用いたが、これに限定されることなくアルミニウムを主成分とする金属、銀、金、ニッケル、チタンなどの金属を用いてもよい。第１および第２の金属層としては、融点が低く超音波接合が容易であるものが望ましいが、リード端子３０Ｒあるいは第１層ソースパッド３５Ｓとの密着性の良好な材料であれば、必ずしも同一材料でなくてもよい。また、必要に応じて半田を介在させるようにしてもよい。
【００５６】
また前記実施の形態では、連結導体は直線状で段差をなすように折り曲げて構成したが、湾曲形状をなすように構成してもよい。例えば半導体素子搭載部３０Ｓがリード端子３０Ｒの端面よりも低い位置に配置され、接続すべき素子電極とリードフレームのリードの高さが同一である場合には、連結導体は湾曲面を構成せず、図１５に変形例を示すように、連結導体の当接部１５Ｆの解放端側は平坦面であってもよい。ここでも連結導体の当接部１５Ｆの解放端側が直線状となっているほかは図６（ａ）乃至（ｃ）に示した前記実施の形態１の連結導体と同様であるため、同一符号を付し、ここでは説明を省略する。
【００５７】
（実施の形態２）
なお、前記実施の形態では、第２の外部取り出し電極３６Ｓとリードフレームとの接続に対し、連結導体を用いたが、図１６に上面図を示すようにボンディングワイヤ１５Ｗによって接続を行うようにしてもよい。図１６では、樹脂封止前の状態を示している。この場合、大電流用であるため、多数のワイヤボンディングを行う必要があるが、本実施の形態の半導体装置によれば、第２の外部取り出し電極３６Ｓが平坦であるため、ワイヤボンディングが容易に実行可能であり、接続信頼性も極めて良好となる。
【００５８】
（実施の形態３）
なお、本発明では、再配線により外部取り出し電極を形成しているため、下層の電極構造については、いかなる構造をとるものであってもよい。たとえば、図１７（ａ）は、本発明の実施の形態２における半導体装置表面の多結晶シリコン層のレイアウトを示す図、図１７（ｂ）は同半導体装置表面の第１層ソースパッドおよび第1層ゲートパッドを構成するアルミニウム層のレイアウトを示す図である。図１７（ｃ）は再配線層を示す図である。
【００５９】
この半導体装置は、図１７（ｂ）に示すように、ゲート集電電極３５Ｔの先端がこの半導体装置の端部を除く中間部で、トレンチＴと平行な成分を有し、中継点を構成するように構成される。
すなわち、第２の外部取り出し電極であるゲート集電電極３５Ｔは、トレンチに平行に形成された平行成分と、前記平行成分の先端で前記平行成分に直交する垂直成分とを備え、Ｔ字状電極を構成する。またこの半導体装置は、前記実施の形態１と同様、ストライプ状のトレンチＴに対して直交するように橋渡し電極３３Ｂが設けられたトレンチＭＯＳＦＥＴを構成するものであり、第１の外部取り出し電極Ｅ１を構成する第2層ソースパッド３６Ｓは図１７（ｃ）に示すように、一体的に形成されている。そして下層の、第１層ソースパッド３５Ｓは、括れ部ｋを有し括れ部ｋに第１層ゲートパッド３５ｇが伸張して形成され、この橋渡し電極の表面の少なくとも一部が第１層ソースパッド３５Ｓと同一の金属層であるアルミニウム層で構成される。
図１７（ｂ）からも明らかなように、本実施の形態によればゲート集電電極３５Ｔが、ゲートパッドを除いて、チップの上下左右対称に形成されており、ゲート集電電極間のフィンガー長Ｆc、すなわち、多結晶シリコン層単層の橋渡し電極３３Ｂの最大長さＦcmaxは１．８３ｍｍとなっている。ここでもゲート電極３３ｇ間のフィンガー長Ｆ0は０．４５ｍｍである。
【００６０】
このトレンチＭＯＳＦＥＴは、ゲート幅が５ｍであるとき、ゲート抵抗は１．５Ω、オン抵抗は３．５ｍΩであった。このように本実施の形態のトレンチＭＯＳＦＥＴによれば、オン抵抗を低く維持しつつゲート抵抗の低減を図ることができる。ここでソース配線抵抗は０．１ｍΩ、デバイス抵抗は３ｍΩ、連結導体の抵抗は０．４ｍΩであった。
他の構成については前記実施の形態と同様であるため、ここでは説明を省略する。
実装に際しても、前記実施の形態１と同様である。
上記構成によれば、取り出し抵抗の低減を図ることができ、高速で信頼性の高い半導体装置を提供することが可能となる。
【００６１】
本実施の形態においても前記実施の形態１と同様の効果を奏功する。
本発明によれば、第１層ソースパッドおよび第１層ゲートパッドのパターン構成に依存することなく、第２層ソースパッドおよび第２層ゲートパッドをパターニングすることができる。従って、このように第１層ソースパッドおよび第１層ゲートパッドの形状については、実施の形態１及び実施の形態２に限定されることなく、適宜選択可能である。
【００６２】
なお、半導体チップについては前記実施の形態１乃至３のいずれを用いてもよい。
又、前記実施の形態では縦型トレンチＭＯＳＦＥＴについて説明したが、ＩＧＢＴなどトレンチゲートを有する縦型の半導体装置であれば適用可能である。
【産業上の利用可能性】
【００６３】
以上説明してきたように、本発明によれば、ソース抵抗を抑制しつつ、ゲート抵抗の低減を図ることができるため、高速でかつ消費電力の小さい半導体装置を提供することができることから、リチウムイオン二次電池の充電制御回路をはじめ、小型の電子機器への適用が可能である。
【符号の説明】
【００６４】
Ｓ１  第１の主面
Ｓ２  第２の主面
１５  連結導体
１５Ｒ  リード接続部
１５Ｍ  （連結導体）本体部
１５Ｆ  当接部
１５Ｂ  連結部
３０  リードフレーム
３０Ｒ  リード端子
３０ｓ  半導体素子搭載部
３３Ｂ  橋渡し電極
ｋ  括れ部
３５ｇ０  ゲートパッド
３５ｇ  第1層ゲートパッド
３５ｓ  ソース電極
３５Ｓ  第1層ソースパッド
３５Ｔ  ゲート集電電極
Ｅ１  第１の外部取出し電極
Ｅ２  第２の外部取出し電極
３６Ｓ  第２層ソースパッド
３６ｇ  第２層ゲートパッド
３６Ｓａ  密着層
３６Ｓ１  銅めっき層
３６Ｓ２  ニッケルめっき層
３６Ｓ３  金めっき層
【図１】
2013045973.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2013045973.tif 000017
【図１６】
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【図１７】
2013045973.tif 000019
【図１８】
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【図１９】
2013045973.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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