(57)【要約】【課題】ランプアニールによるレイアウトに起因した温度バラつきを低減する。【解決手段】この半導体装置１０は、基板１００と、基板１００に埋め込まれた素子分離領域２００と、基板１００のうち、素子分離領域２００の無い領域に形成された不純物層（エクステンション領域３２２、ソース領域３２４、エクステンション領域３４２、及びドレイン領域３４４）と、を備える。この素子分離領域２００は、たとえば、波長３００ｎｍ以上８９０ｎｍ以下においてＳｉＯ２よりも光吸収係数が大きい材料から形成されている光吸収層２２０を含む。【選択図】図１
2013020999.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
波長３００ｎｍ以上８９０ｎｍ以下においてＳｉＯ２よりも光吸収係数が大きい材料により形成された光吸収層を含み、前記基板に埋め込まれた素子分離領域と、
前記基板のうち、前記素子分離領域の無い領域に形成された不純物層と、
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記光吸収層は、密着層を介して前記素子分離領域内に形成されている半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記基板はＳｉ基板であり、前記密着層はＳｉＯ２である半導体装置。
【請求項４】
請求項１〜３のいずれか一項に記載の半導体装置において、
前記光吸収層は、アモルファスカーボン、ＳｉＮ、またはポリシリコンである半導体装置。
【請求項５】
請求項１〜４のいずれか一項に記載の半導体装置において、
前記素子分離領域は、波長３００ｎｍ以上８９０ｎｍ以下において前記光吸収層よりも光吸収係数が低い絶縁層をさらに含み、
前記絶縁層は、前記光吸収層の上に形成されている半導体装置。
【請求項６】
基板に半導体素子を分離する溝を形成する工程と、
前記溝内に、光吸収層を含む素子分離領域を形成する工程と、
光照射で加熱することにより、前記半導体素子における不純物の活性化を行う工程と、
を備え、
前記光吸収層の光吸収係数は、前記光照射の光の波長において、ＳｉＯ２よりも大きい半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体素子の微細化が進んでいる。このため、不純物の拡散を抑えつつ、不純物を活性化するアニール技術として、ランプ光を照射して極めて短い時間でアニールを行うランプアニール技術が必須となっている。
【０００３】
特許文献１（特開２０００−１３８１７７号公報）には、ランプアニール処理を行う前に、半導体基板上面全体にわたって、多結晶シリコン膜等のランプ光吸収層を形成する方法が記載されている。半導体基板上部のランプ光吸収層は、後に行われるランプアニール処理工程において、活性領域端と素子分離領域との温度差を小さくする。これにより、熱ストレスを緩和させて、半導体基板内の結晶欠陥の発生を防止し、半導体装置に異常なリーク電流が誘起されることを抑制できるとされている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１３８１７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１の方法では、半導体基板上面全体にわたってランプ光吸収層が形成されているため、ランプアニール後、かつ、ゲート電極等の上層に多層配線層を形成する前に光吸収層を除去する必要がある。さらに、この光吸収層の除去工程において、当該光吸収層などによる表面汚染などが起こる可能性がある。
【課題を解決するための手段】
【０００６】
本発明によれば、
基板と、
波長３００ｎｍ以上８９０ｎｍ以下においてＳｉＯ２よりも光吸収係数が大きい材料により形成された光吸収層を含み、前記基板に埋め込まれた素子分離領域と、
前記基板のうち、前記素子分離領域の無い領域に形成された不純物層と、
を備える半導体装置が提供される。
【０００７】
本発明によれば、
基板に半導体素子を分離する溝を形成する工程と、
前記溝内に、光吸収層を含む素子分離領域を形成する工程と、
光照射で加熱することにより、前記半導体素子における不純物の活性化を行う工程と、
を備え、
前記光吸収層の光吸収係数は、前記光照射の光の波長において、ＳｉＯ２よりも大きい半導体装置の製造方法が提供される。
【０００８】
本発明によれば、素子分離領域は、ランプアニールの光の波長、すなわち波長３００ｎｍ以上８９０ｎｍ以下の範囲において、ＳｉＯ２よりも光吸収係数が大きい材料から形成されている光吸収層を含んでいる。これにより、ランプアニールの光を素子分離領域の内部へ透過させることなく、基板の表面近傍のみを均一に発熱させることができる。したがって、素子分離領域の一部として光吸収層を含むことにより、ランプアニールによるレイアウトに起因した温度バラつきを低減することができる。
【発明の効果】
【０００９】
本発明によれば、ランプアニールによるレイアウトに起因した温度バラつきを低減することができる。
【図面の簡単な説明】
【００１０】
【図１】第一の実施形態における半導体装置の構成を示す断面図である。
【図２】第一の実施形態における半導体装置の製造方法を説明するための断面図である。
【図３】第一の実施形態における半導体装置の製造方法を説明するための断面図である。
【図４】第一の実施形態における半導体装置の効果を説明するための断面図である。
【図５】第二の実施形態における半導体装置の製造方法を説明するための断面図である。
【図６】第二の実施形態における半導体装置の製造方法を説明するための断面図である。
【図７】第二の実施形態における半導体装置の製造方法を説明するための断面図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１２】
（第一の実施形態）
図１は、第一の実施形態における半導体装置の構成を示す断面図である。この半導体装置１０は、基板１００と、基板１００に埋め込まれた素子分離領域２００と、基板１００のうち、素子分離領域２００の無い領域に形成された不純物層（エクステンション領域３２２、ソース領域３２４、エクステンション領域３４２、及びドレイン領域３４４）と、を備える。この素子分離領域２００は、たとえば、波長３００ｎｍ以上８９０ｎｍ以下においてＳｉＯ２よりも光吸収係数が大きい材料から形成されている光吸収層２２０を含む。以下、詳細を説明する。
【００１３】
図１のように、素子分離領域２００は、基板１００に埋め込まれている。基板１００は、たとえばシリコン基板である。また、素子分離領域２００の深さは、たとえば３００ｎｍ以上６００ｎｍ未満である。
【００１４】
ここで、素子分離領域２００は、光吸収層２２０を含んでいる。ここでいう「光吸収層２２０」とは、製造工程のうち、ランプアニールによって不純物を活性化する工程において、ランプアニールの光を吸収する層のことをいう。光吸収層２２０は、ランプアニールの光の波長において、ＳｉＯ２よりも光吸収係数が大きい材料から形成されている。言い換えれば、光吸収層２２０は、波長３００ｎｍ以上８９０ｎｍ以下においてＳｉＯ２よりも光吸収係数が大きい材料から形成されている。具体的には、光吸収層２２０は、たとえば、アモルファスカーボン、ＳｉＮ、またはポリシリコンである。
【００１５】
光吸収層２２０は上記した波長においてＳｉＯ２よりも光吸収係数が大きい材料から形成されていることにより、光吸収層２２０を含む素子分離領域２００が形成されている部分より下には、ランプアニールの光透過量が少なくなる。よって、ランプアニールにより、表面近傍のみを発熱させることが出来る。なお、この光吸収層２２０については、製造方法の説明において、再度、詳細を説明する。
【００１６】
また、素子分離領域２００で囲まれた領域には、半導体素子として、たとえば電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）（不図示、以下略）が形成されている。ＦＥＴは、下記のような不純物層を備える。不純物層は、基板１００の表面近傍に設けられた一対のソース領域３２４、ドレイン領域３４４、ソース領域３２４及びドレイン領域３４４の上部に形成されたエクステンション領域３２２（ソース側）及びエクステンション領域３４２（ドレイン側）を含む。後述するように、これらの領域に注入された不純物を活性化させるために、ランプアニールなどの熱処理が行われる。
【００１７】
また、基板１００上には、ゲート絶縁膜４２０が設けられており、さらにゲート絶縁膜４２０上には、ゲート電極４４０が設けられている。ゲート絶縁膜４２０及びゲート電極４４０を積層した高さは、たとえば１００ｎｍである。また、ゲート絶縁膜４２０およびゲート電極４４０の側壁には、側壁絶縁膜４６０が被覆されている。
【００１８】
なお、図１のように、素子分離領域２００は、さらに光吸収層２２０上に絶縁層２４０を有していても良い。具体的には、絶縁層２４０は、たとえばＳｉＯ２である。このように、光吸収層２２０上にＳｉＯ２の絶縁層２４０を設けることにより、さらに上層に多層配線構造（不図示）を設けるなどの場合において、絶縁層２４０の上層に形成される層間絶縁層（不図示）などとの密着性を向上させることができる。したがって、素子分離領域２００が光吸収層２２０を有しながら、従来の素子分離領域２００を用いた場合と同じプロセスを適用することができる。
【００１９】
素子分離領域２００に絶縁層２４０を有している場合、絶縁層２４０は、たとえば、波長３００ｎｍ以上８９０ｎｍ以下において光吸収層２２０よりも光吸収係数が低い。言い換えれば、絶縁層２４０は、少なくともランプアニールの光の波長において、光吸収層２２０よりも光吸収係数が低い。絶縁層２４０は、不純物層であるソース領域３２４及びドレイン領域３４４の底面の深さに基づいて、形成されている。たとえば、絶縁層２４０は、ソース領域３２４及びドレイン領域３４４の底面の深さよりも浅く形成されている。これにより、ランプアニールの光によって、不純物が注入された領域を安定的に加熱することができる。
【００２０】
一方で、素子分離領域２００の平面視での形状がゲート電極４４０を中心に対称でない場合などは、上記した絶縁層２４０は、素子分離領域２００に形成されていなくてもよい。このように、素子分離領域２００の絶縁層２４０に関しては、必要に応じて、適宜、形成するか否かを選択することができる。
【００２１】
次に、図１〜図３を用いて、第一の実施形態における半導体装置の製造方法を説明する。
図２、図３は、第一の実施形態における半導体装置の製造方法を説明するための断面図である。まず、基板１００に半導体素子（不図示、以下略）を分離するための溝（不図示、以下略）を形成する。次いで、当該溝内に、光吸収層２２０を含む素子分離領域２００を形成する。次いで、光照射で加熱することにより、半導体素子における不純物の活性化を行う。なお、光吸収層２２０の光吸収係数は、光照射の光の波長において、ＳｉＯ２よりも大きい。以下、詳細を説明する。
【００２２】
まず、図２（ａ）のように、基板１００上に、ハードマスク層５００を形成し、ハードマスク層５００をパターニングする。ハードマスク層５００を、光吸収層２２０よりもエッチング速度の遅い材料で形成する。具体的には、ハードマスク層５００は、たとえばＳｉＮである。ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）を用いて、ハードマスク層５００の開口部（不図示）に、半導体素子を分離するための溝を形成する。
【００２３】
次いで、図２（ｂ）のように、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などの成膜プロセスを用い、上記した溝内に光吸収層２２０を形成する。光吸収層２２０は、たとえば、アモルファスカーボン、ＳｉＮ、ポリシリコンである。なお、光吸収層２２０がＳｉＮである場合は、たとえば、プラズマＣＶＤ法で成膜される。
【００２４】
次いで、図２（ｃ）のように、全面ドライエッチングにより、光吸収層２２０を基板１００表面近傍までエッチングする。ハードマスク層５００が光吸収層２２０よりもエッチング速度の遅い材料で形成されている場合、光吸収層２２０のみがエッチングされる。一方、光吸収層２２０及びハードマスク層５００の双方がＳｉＮで形成されている場合、このエッチング時にハードマスク層５００もエッチングされる。
【００２５】
図３（ａ）のように、光吸収層２２０及びハードマスク層５００の上に、ＣＶＤ法などの成膜プロセスを用い、絶縁層２４０を形成する。
【００２６】
次いで、図３（ｂ）のように、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により、絶縁層２４０とハードマスク層５００を除去する。
【００２７】
次いで、図３（ｃ）のように、ゲート絶縁膜４２０及びゲート電極４４０をパターン形成する。
【００２８】
次いで、図１のように、ゲート絶縁膜４２０及びゲート電極４４０をマスクとして、不純物を注入する。これにより、エクステンション領域３２２及びエクステンション領域３４２が形成される。次いで、側壁に側壁絶縁膜４６０を形成する。次いで、ゲート絶縁膜４２０、ゲート電極４４０、及び側壁絶縁膜４６０をマスクとして、不純物を注入する。これにより、ソース領域３２４及びドレイン領域３４４が形成される。
【００２９】
次いで、光照射で加熱することにより、不純物の活性化を行う。本実施形態では、たとえばランプアニールを行う。ここで、ランプアニールの光の波長は、３００ｎｍ以上８９０ｎｍ以下である。上記した光を基板１００に照射することにより、基板１００表面を発熱させることができる。
【００３０】
ここで、ランプアニールの光、および光吸収層２２０の吸収係数について説明する。
【００３１】
本実施形態のように、基板１００がシリコン基板である場合、シリコン基板のバンドギャップは、１．１１２ｅＶ程度である。波長に換算すると、シリコン基板のバンドギャップは、８９０ｎｍ程度である。したがって、ランプアニール時のランプアニールの光等は、シリコン基板で吸収されるためには、シリコン基板のバンドギャップ以上のエネルギーを有する必要がある。すなわち、ランプアニールの光の波長は、８９０ｎｍ以下であることが好ましい。
【００３２】
また、ランプアニールの光の波長が素子分離領域２００の深さの半分以下であり、仮に素子分離領域２００内に当該光が透過した場合、素子分離領域２００内に定在波が形成される可能性がある。このようにランプアニールの光による定在波が生じると、基板１００の加熱が不均一となってしまう。このため、ランプアニールの光の波長は、素子分離領域２００の深さの半分以上であることが好ましい。上記のように、素子分離領域２００の深さは、たとえば、６００ｎｍ未満であることから、ランプアニールの光の波長は、少なくとも３００ｎｍ以上であることが好ましい。これにより、光吸収層２２０を含む素子分離領域２００内にランプアニールの光が侵入してしまった場合でも、上記した定在波の発生を抑制することができる。
【００３３】
以上のように、ランプアニールの光の波長は、３００ｎｍ以上８９０ｎｍ以下であることが好ましい。
【００３４】
また、素子分離領域２００がＳｉＯ２のみで形成されている場合を考える。ＳｉＯ２は上記した波長範囲で透過率が高い。そのため、当該場合のアニール工程においては、特に、素子分離領域２００の深さや間隔などのレイアウトに起因して、温度バラつきが生じやすい。したがって、光吸収層２２０は、ランプアニールの光の波長において、ＳｉＯ２よりも光の吸収係数が高いことが好ましい。言い換えれば、光吸収層２２０は、波長３００ｎｍ以上８９０ｎｍ以下において、ＳｉＯ２よりも光の吸収係数が高いことが好ましい。
【００３５】
次に、図４を用いて、第一の実施形態の効果について説明する。図４は、第一の実施形態の効果を説明するための断面図である。なお、図４の３つの半導体装置１０の例において、側壁絶縁膜４６０は、たとえばランプアニールの光を透過するＳｉＯ２で形成されているものとして説明する。また、図４の太実線部は、ランプアニールにより発熱する部分を示している。
【００３６】
図４（ａ）は、本実施形態の光吸収層２２０を含まない半導体装置１０の比較例を示している。この半導体装置１０は、素子分離領域２００の構成を除いて、第一の実施形態と同様である。ここで、図４（ａ）における素子分離領域２００は、たとえばランプアニールの光を透過するＳｉＯ２で形成されている。
【００３７】
図４（ａ）の太実線部のように、光吸収層２２０を含まない場合は、ランプアニールの光が素子分離領域２００を透過して、基板１００内深くまで発熱する。すなわち、図４（ａ）の比較例では、たとえば素子分離領域２００の深さや間隔などのレイアウトに起因して、温度バラつきが生じやすい。
【００３８】
また、図４（ｂ）は、ランプアニールなどの熱処理を行う工程の前に、基板１００表面全体に光吸収層６２０を設けた半導体装置１０の比較例を示している。ここでの光吸収層６２０は、本実施形態における素子分離領域２００の光吸収層２２０と同様の材料で構成されている。
【００３９】
図４（ｂ）の太実線部のように、基板１００表面全体に光吸収層６２０を設けた場合は、ランプアニールの光が基板１００内部に透過することなく、基板１００表面で吸収され、基板全体を均一に発熱させる。しかし、この場合では、ゲート電極４４０等の上層に多層配線層（非図示）を形成するために、ランプアニール後に光吸収層６２０を除去する必要がある。したがって、この光吸収層６２０の除去工程において、光吸収層６２０などによる表面汚染などが起こる可能性がある。
【００４０】
一方、図４（ｃ）は、本実施形態の半導体装置１０を示している。本実施形態では、素子分離領域２００は、上記したように光吸収層２２０を含んでいる。
【００４１】
図４（ｃ）の太実線部のように、本実施形態では、素子分離領域２００が光吸収層２２０を含むことにより、ランプアニールの光を素子分離領域２００の内部へ透過させることがない。よって、ランプアニールにより、基板１００の表面近傍のみを均一に発熱させることが出来る。また、素子分離領域２００の一部として光吸収層２２０を含むことにより、その後の製造工程で光吸収層２２０を除去する必要がないため、上記した表面汚染などの影響を防ぐことができる。
【００４２】
以上のように、本実施形態では、ランプアニールによるレイアウトに起因した温度バラつきを低減することができる。
【００４３】
（第二の実施形態）
第二の実施形態は、光吸収層２２０が密着層２６０を介して素子分離領域２００内に形成されている点を除いて、第一の実施形態と同様である。
【００４４】
まず、図５〜図７を用いて、第二の実施形態における半導体装置の製造方法を説明する。図５〜図７は、第二の実施形態における半導体装置の製造方法を説明するための断面図である。
【００４５】
図５（ａ）のように、第一の実施形態と同様にして、基板１００上に、ハードマスク層５００をパターニングし、半導体素子を分離するための溝を形成する。
【００４６】
次いで、図５（ｂ）のように、ＣＶＤ法などの成膜プロセスを用い、上記した溝内に密着層２６０を形成する。本実施形態では、たとえば基板がシリコン基板である場合、密着層２６０はＳｉＯ２である。ＳｉＯ２は、Ｓｉに対して密着性が良く、格子定数も近いことから応力緩和層としても機能する。
【００４７】
次いで、図５（ｃ）のように、ＣＶＤ法などの成膜プロセスを用い、上記した溝内の密着層２６０上に、光吸収層２２０を形成する。光吸収層２２０は、第一の実施形態と同様にして、たとえば、アモルファスカーボン、ＳｉＮ、ポリシリコンである。
【００４８】
次いで、図６（ａ）のように、全面ドライエッチングにより、光吸収層２２０及び密着層２６０を、基板１００表面近傍までエッチングする。
【００４９】
図６（ｂ）のように、光吸収層２２０、及びハードマスク層５００の上に、ＣＶＤ法などの成膜プロセスを用い、絶縁層２４０を形成する。この絶縁層２４０は、第一の実施形態と同様に、たとえばＳｉＯ２である。次いで、図６（ｃ）のように、ＣＭＰにより、絶縁層２４０とハードマスク層５００を除去する。次いで、図７（ａ）のように、ゲート絶縁膜４２０及びゲート電極４４０をパターン形成する。
【００５０】
以上のようにして、図７（ｂ）のように、第二の実施形態における半導体装置１０を得ることができる。
【００５１】
第二の実施形態によれば、光吸収層２２０が密着層２６０を介して素子分離領域２００内に形成されている。これにより、光吸収層２２０を基板１００に直接密着させることが困難な場合であっても、光吸収層２２０を、素子分離領域２００内に密着層２６０を介して形成することができる。
【００５２】
上記した二つの実施形態では、光吸収層２２０上に、絶縁層２４０が形成されている場合を説明したが、上記した場合のほか、光吸収層２２０は、素子分離領域２００の上面まで形成されていてもよく、すなわち基板１００表面と面一に形成されていてもよい。
【００５３】
また、上記した二つの実施形態では、ＦＥＴの例を説明したが、半導体素子はＰＮ接合ダイオード等であってもよい。
【００５４】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００５５】
１０  半導体装置
１００  基板
２００  素子分離領域
２２０  光吸収層
２４０  絶縁層
２６０  密着層
３２２  エクステンション領域
３２４  ソース領域
３４２  エクステンション領域
３４４  ドレイン領域
４２０  ゲート絶縁膜
４４０  ゲート電極
４６０  側壁絶縁膜
５００  ハードマスク層
６２０  光吸収層
【図１】
2013020999.tif 000003
【図２】
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【図３】
2013020999.tif 000005
【図４】
2013020999.tif 000006
【図５】
2013020999.tif 000007
【図６】
2013020999.tif 000008
【図７】
2013020999.tif 000009