(57)【要約】【課題】レベルシフタ回路の出力信号の立ち上り時と立ち下り時の伝搬遅延時間を揃える。【解決手段】一つの実施形態によれば、レベルシフタ回路は、第一乃至第五のトランジスタが設けられる。第一のトランジスタは入力電圧信号が入力され、第二のトランジスタは入力電圧信号の反転信号が入力される。第三及び第四のトランジスタは、クロスカップル回路を構成する。第五のトランジスタは、第一の端子が第一の高電位側電源に接続され、制御端子に第一の制御信号が入力され、第二の端子が第二のトランジスタの第一の端子に接続され、第一の高電位側電源が第一の電圧であって入力電圧信号がハイレベルの場合に、第一の制御信号によりオフし、第一の高電位側電源が第一の電圧よりも低い第二の電圧であって入力電圧信号がハイレベルの場合に、第一の制御信号によりオンする。【選択図】  図１
2013175950.tif 000002
【特許請求の範囲】
【請求項１】
ゲート長に対するゲート幅の比率β１を有し、制御端子に入力電圧信号が入力される第一のトランジスタと、
前記β１よりも小さいβ２を有し、制御端子に前記入力電圧信号の反転信号が入力され、前記第一のトランジスタと差動対をなし、第一の端子側から前記入力電圧信号と同位相でレベルシフトされた出力電圧信号を出力する第二のトランジスタと、
第一の端子が第一の高電位側電源に接続され、第二の端子が前記第一のトランジスタの第一の端子に接続される第三のトランジスタと、
第一の端子が前記第一の高電位側電源に接続され、第二の端子が前記第二のトランジスタの第一の端子に接続される第四のトランジスタと、
第一の端子が前記第一の高電位側電源に接続され、制御端子に第一の制御信号が入力され、第二の端子が前記第二のトランジスタの第一の端子に接続され、前記第一の高電位側電源が第一の電圧であって前記入力電圧信号がハイレベルの場合に、前記第一の制御信号によりオフし、前記第一の高電位側電源が前記第一の電圧よりも低い第二の電圧であって前記入力電圧信号がハイレベルの場合に、前記第一の制御信号によりオンする第五のトランジスタと、
を具備することを特徴とするレベルシフタ回路。
【請求項２】
前記第三及び第四のトランジスタはクロスカップル回路を構成し、前記第三のトランジスタの制御端子が前記第二のトランジスタの第一の端子に接続され、前記第四のトランジスタの制御端子が前記第一のトランジスタの第一の端子に接続されることを特徴とする請求項１に記載のレベルシフタ回路。
【請求項３】
前記第三及び第四のトランジスタはカレントミラー回路を構成し、前記第三のトランジスタの制御端子が第二の端子に接続され、前記第四のトランジスタの制御端子が前記第三のトランジスタの制御端子に接続されることを特徴とする請求項１に記載のレベルシフタ回路。
【請求項４】
前記第一の高電位側電源が供給され、入力側に第二の制御信号と前記第一のトランジスタの第一の端子側から出力される信号が入力され、出力側が前記第五のトランジスタの制御端子に接続され、論理演算された前記第一の制御信号を前記第五のトランジスタの制御端子に出力する第一の２入力ＯＲ回路
を具備することを特徴とする請求項１乃至３のいずれか１項に記載のレベルシフト回路。
【請求項５】
前記第一の高電位側電源の電圧は、前記入力電圧信号のハイレベルでの電圧よりも高く設定されることを特徴とする請求項１乃至４のいずれか１項に記載のレベルシフト回路。
【請求項６】
前記第一及び第二のトランジスタは、Ｎｃｈ  ＭＯＳトランジスタ或いはＮｃｈ  ＭＩＳトランジスタであり、ゲート長が同一であり、
前記第三乃至第五のトランジスタは、Ｐｃｈ  ＭＯＳトランジスタ或いはＰｃｈ  ＭＩＳトランジスタであり、ゲート長が同一である
ことを特徴とする請求項１乃至５のいずれか１項に記載のレベルシフト回路。
【請求項７】
第一の抵抗、第二の抵抗、電源、及びコンパレータを有する制御信号発生部を具備し、
前記第一の抵抗は、一端が前記第一の高電位側電源に接続され、
前記第二の抵抗は、一端が前記第一の抵抗の他端に接続され、他端が低電位側電源に接続され、
前記電源は、一端が前記第一の高電位側電源に接続され、他端が前記低電位側電源に接続され、基準電圧を生成し、
前記コンパレータは、入力側のプラス（＋）ポートに前記第一及び第二の抵抗で抵抗分割された電圧が入力され、入力側のマイナス（−）ポートに前記基準電圧が入力され、出力側から比較増幅された前記第二の制御信号を出力する
ことを特徴とする請求項１乃至６のいずれか１項に記載のレベルシフト回路。
【請求項８】
第一の端子が前記第一の高電位側電源に接続され、制御端子に第三の制御信号が入力され、第二の端子が前記第二のトランジスタの第一の端子に接続される第六のトランジスタを具備し、
前記第一の高電位側電源が第一の電圧であって前記入力電圧信号がハイレベルの場合に、前記第一の制御信号により前記第五のトランジスタがオフし、前記第二の制御信号により前記第六のトランジスタがオフし、
前記第一の高電位側電源が前記第一の電圧よりも低い第二の電圧であって前記入力電圧信号がハイレベルの場合に、前記第一の制御信号により前記第五のトランジスタがオンし、前記第二の制御信号により前記第六のトランジスタがオフし、
前記第一の高電位側電源が前記第二の電圧よりも低い第三の電圧であって前記入力電圧信号がハイレベルの場合に、前記第一の制御信号により前記第五のトランジスタがオンし、前記第二の制御信号により前記第六のトランジスタがオンする
ことを特徴とする請求項２に記載のレベルシフタ回路。
【請求項９】
前記第一の高電位側電源が供給され、入力側に第四の制御信号と前記第一のトランジスタの第一の端子側から出力される信号が入力され、出力側が前記第六のトランジスタの制御端子に接続され、論理演算された前記第三の制御信号を前記第六のトランジスタの制御端子に出力する第二の２入力ＯＲ回路
を具備することを特徴とする請求項８記載のレベルシフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、レベルシフタ回路に関する。
【背景技術】
【０００２】
ＣＭＯＳ（Complementary Metal Oxide Semiconductor）などから構成され、論理回路や順序回路を備える半導体集積回路（ＬＳＩ）には、異なる高電位側電源間で、信号レベルをレベルシフトするレベルシフタ回路が設けられる。レベルシフタ回路は、出力電圧信号の立ち上り時での伝搬遅延時間であるｔｐＬＨ（Low-to-High propagation delay time）と出力電圧信号の立ち下り時での伝搬遅延時間であるｔｐＨＬ（High-to-Low propagation delay time）が異なる。ｔｐＬＨはｔｐＨＬよりも長くなる。
【０００３】
レベルシフタ回路に供給される高電位側電源電圧が一定の場合、回路定数を最適化することによりｔｐＬＨとｔｐＨＬを揃えることが可能となる。ところが、レベルシフタ回路に電圧の異なる複数の高電位側電源電圧が供給される場合、回路定数の最適化だけではｔｐＬＨとｔｐＨＬを揃えることが困難となるという問題点が発生する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１１０２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、出力信号の立ち上り時と立ち下り時の伝搬遅延時間を揃えることができるレベルシフタ回路を提供することにある。
【課題を解決するための手段】
【０００６】
一つの実施形態によれば、レベルシフタ回路は、第一乃至第五のトランジスタが設けられる。第一のトランジスタは、ゲート長に対するゲート幅の比率β１を有し、制御端子に入力電圧信号が入力される。第二のトランジスタは、β１よりも小さいβ２を有し、制御端子に入力電圧信号の反転信号が入力され、第一のトランジスタと差動対をなし、第一の端子側から入力電圧信号と同位相でレベルシフトされた出力電圧信号を出力する。第三のトランジスタは、第一の端子が第一の高電位側電源に接続され、第二の端子が第一のトランジスタの第一の端子に接続される。第四のトランジスタは、第一の端子が第一の高電位側電源に接続され、第二の端子が第二のトランジスタの第一の端子に接続される。第五のトランジスタは、第一の端子が第一の高電位側電源に接続され、制御端子に第一の制御信号が入力され、第二の端子が第二のトランジスタの第一の端子に接続され、第一の高電位側電源が第一の電圧であって入力電圧信号がハイレベルの場合に、第一の制御信号によりオフし、第一の高電位側電源が第一の電圧よりも低い第二の電圧であって入力電圧信号がハイレベルの場合に、第一の制御信号によりオンする。
【図面の簡単な説明】
【０００７】
【図１】第一の実施形態に係るレベルシフタ回路を示す回路図である。
【図２】第一の実施形態に係る比較例のレベルシフタ回路を示す回路図である。
【図３】第一の実施形態に係るレベルシフタ回路の動作を示すタイミングチャートである。
【図４】第一の実施形態に係るＮｃｈ  ＭＯＳトランジスタのゲート長比に対するｔｐＬＨ、ｔｐＨＬの関係を示す図である。
【図５】第一の実施形態に係るレベルシフタ回路の動作を示すタイミングチャートである。
【図６】第一の実施形態に係るＰｃｈ  ＭＯＳトランジスタのゲート長比に対するｔｐＬＨ、ｔｐＨＬの関係を示す図である。
【図７】変形例のレベルシフタ回路を示す回路図である。
【図８】第二の実施形態に係るレベルシフタ回路を示す回路図である。
【図９】第二の実施形態に係るレベルシフタ回路の動作を示す図である。
【図１０】第三の実施形態に係るレベルシフタ回路を示す回路図である。
【発明を実施するための形態】
【０００８】
以下本発明の実施形態について図面を参照しながら説明する。
【０００９】
（第一の実施形態）
まず、本発明の第一の実施形態に係るレベルシフタ回路について、図面を参照して説明する。図１はレベルシフタ回路を示す回路図である。図２は比較例のレベルシフタ回路の回路図である。本実施形態では、高電位側電源電圧が変更されたときにｔｐＬＨ（Low-to-High propagation delay time）とｔｐＨＬ（High-to-Low propagation delay time）を揃えるために、クロスカップル回路の出力側に並列してＰｃｈ  ＭＯＳトランジスタを設けている。
【００１０】
図１に示すように、レベルシフタ回路５０には、高電位側電源ＶｃｃＢが供給される。レベルシフタ回路５０は、入力電圧信号である入力信号Ｓｖｉｎと反転信号である入力信号Ｓｖｉｎｂが入力される。レベルシフタ回路５０は、高電位側電源ＶｃｃＡ系で生成される入力信号Ｓｖｉｎをレベルシフトした出力電圧信号である出力信号Ｓｖｏｕｔを出力する。出力信号Ｓｖｏｕｔは、入力信号Ｓｖｉｎと同位相で、入力信号Ｓｖｉｎを昇圧した信号である。
【００１１】
ここで、高電位側電源ＶｃｃＢ系では、複数の高電位側電源（ＶｃｃＢ１、ＶｃｃＢ２）が与えられる。高電位側電源ＶｃｃＡ、高電位側電源ＶｃｃＢ１、高電位側電源ＶｃｃＢ２の電圧の関係は、
ＶｃｃＡ≦ＶｃｃＢ２＜ＶｃｃＢ１・・・・・・・・・・・式（１）
に設定される。
【００１２】
入力信号Ｓｖｉｎｂは、インバータ１を用いて生成される。インバータ１は、高電位側電源ＶｃｃＡと低電位側電源（接地電位）Ｖｓｓの間に設けられる。インバータ１は、入力信号Ｓｖｉｎ（ノードＮ１の信号）が入力され、反転信号である入力信号ＳｖｉｎｂをノードＮ２側から出力する。
【００１３】
レベルシフタ回路５０には、クロスカップル回路１１、２入力ＯＲ回路１２、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２、及びＰｃｈ  ＭＯＳトランジスタＰＭＴ３が設けられる。
【００１４】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１（第一のトランジスタ）は、ドレイン（第一の端子）がノードＮ３に接続され、ゲート（制御端子）に入力信号Ｓｖｉｎが入力され、ソース（第二の端子）が低電位側電源（接地電位）Ｖｓｓに接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２（第二のトランジスタ）は、ドレイン（第一の端子）がノードＮ４に接続され、ゲート（制御端子）に入力信号Ｓｖｉｎｂが入力され、ソース（第二の端子）が低電位側電源（接地電位）Ｖｓｓに接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２は、ノードＮ４（ドレイン）側からレベルシフトされた出力信号Ｓｖｏｕｔを出力する。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１とＮｃｈ  ＭＯＳトランジスタＮＭＴ２は、差動対をなす。
【００１５】
クロスカップル回路１１は、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１とＰｃｈ  ＭＯＳトランジスタＰＭＴ２から構成される。
【００１６】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１（第三のトランジスタ）は、ソース（第一の端子）が高電位側電源ＶｃｃＢに接続され、ゲート（制御端子）がノードＮ４（Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２のドレイン）に接続され、ドレイン（第二の端子）がノードＮ３（Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１のドレイン）に接続される。
【００１７】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２（第四のトランジスタ）は、ソース（第一の端子）が高電位側電源ＶｃｃＢに接続され、ゲート（制御端子）がノードＮ３（Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１のドレイン）に接続され、ドレイン（第二の端子）がノードＮ４（Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２のドレイン）に接続される。
【００１８】
２入力ＯＲ回路１２（第一の２入力ＯＲ回路）は、高電位側電源ＶｃｃＢと低電位側電源（接地電位）Ｖｓｓの間に設けられる。２入力ＯＲ回路１２は、入力側に制御信号Ｓｓｇ２（第二の制御信号）とノードＮ３の信号が入力され、論理演算処理された制御信号Ｓｓｇ１（第一の制御信号）をノードＮ５側から出力する。
【００１９】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ３（第五のトランジスタ）は、ソース（第一の端子）が高電位側電源ＶｃｃＢに接続され、ゲート（制御端子）がノードＮ５に接続され（制御信号Ｓｓｇ１が入力され）、ドレイン（第二の端子）がノードＮ４（Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２のドレイン）に接続される。
【００２０】
ここで、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１乃至３は、ゲート長（Ｌｇ）が同一に設定される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１とＰｃｈ  ＭＯＳトランジスタＰＭＴ２は、ゲート幅（Ｗｇ）が同一に設定される。
【００２１】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１のゲート幅（Ｗｇ１）、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２のゲート幅（Ｗｇ２）、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１のゲート長（Ｌｇ１）、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２のゲート長（Ｌｇ２）の関係は、ｔｐＬＨとｔｐＨＬを揃えるために、
Ｌｇ１＝Ｌｇ２・・・・・・・・・・・・・・・・・式（２）
Ｗｇ１＞Ｗｇ２・・・・・・・・・・・・・・・・・式（３）
に設定される（詳細は後述）。即ち、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１のベータ（ゲート幅／ゲート長）であるβ１（Ｗｇ１／Ｌｇ１）、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２のベータ（ゲート幅／ゲート長）であるβ２（Ｗｇ２／Ｌｇ１）の関係は、
β１＞β２・・・・・・・・・・・・・・・・・・・式（４）
に設定される。つまり、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１のドライブ能力をＮｃｈ  ＭＯＳトランジスタＮＭＴ２のドライブ能力よりも向上させている。
【００２２】
図２に示すように、比較例のレベルシフタ回路９０には、クロスカップル回路１１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ２が設けられる。比較例のレベルシフタ回路９０では、本実施形態のレベルシフタ回路５０の２入力ＮＯＲ回路２とＰｃｈ  ＭＯＳトランジスタＰＭＴ３が設けられていない。
【００２３】
このため、高電位側電源ＶｃｃＢ系において、高電位側電源ＶｃｃＢ１から高電位側電源ＶｃｃＢ２に変化した場合、ｔｐＬＨとｔｐＨＬを揃えることが困難になるという問題点が発生する。
【００２４】
次に、レベルシフタ回路の動作について図３を参照して説明する。図３はレベルシフタ回路に高電位側電源電圧ＶｃｃＢ１が供給されたときの動作を示すタイミングチャートである。
【００２５】
図３に示すように、高電位側電源ＶｃｃＡが供給され、高電位側電源ＶｃｃＢ系に高電位側電源ＶｃｃＢ１が供給され、入力信号Ｓｖｉｎ及び入力信号Ｓｖｉｎｂが生成されると、レベルシフト回路５０は動作を開始する。
【００２６】
入力信号Ｓｖｉｎがローレベル（“Ｌ  （Ｖｓｓレベル）”）からハイレベル（“Ｈ  （ＶｃｃＡレベル）”）になると、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１がオンする。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１がオンすると、ノードＮ３がローレベル（“Ｌ  （Ｖｓｓレベル）”）になりＰｃｈ  ＭＯＳトランジスタＰＭＴ２がオンする。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２がオンすると、出力信号Ｓｖｏｕｔは、ローレベル（“Ｌ  （Ｖｓｓレベル）”）からハイレベル（“Ｈ  （ＶｃｃＢ１レベル）”）になる。
【００２７】
このとき、制御信号Ｓｓｇ２はディセーブル状態（”ｄｉｓａｂｌｅ（１））であり、制御信号Ｓｓｇ１はハイレベル（”Ｈ  （ＶｃｃＢ１レベル））になるのでＰｃｈ  ＭＯＳトランジスタＰＭＴ３はオフしている。
【００２８】
次に、入力信号Ｓｖｉｎの反転信号である入力信号Ｓｖｉｎｂがローレベル（“Ｌ  （Ｖｓｓレベル）”）からハイレベル（“Ｈ  （ＶｃｃＡレベル）”）になると、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２がオンする。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２がオンすると、出力信号Ｓｖｏｕｔは、ハイレベル（“Ｈ  （ＶｃｃＢ１レベル）”）からローレベル（“Ｌ  （Ｖｓｓレベル）”）になる。
【００２９】
このとき、制御信号Ｓｓｇ２はディセーブル状態（”ｄｉｓａｂｌｅ（１））であり、制御信号Ｓｓｇ１はハイレベル（”Ｈ  （ＶｃｃＢ１レベル））になるのでＰｃｈ  ＭＯＳトランジスタＰＭＴ３はオフしている。
【００３０】
ここでは、出力電圧信号Ｓｖｏｕｔの立ち上り時での伝搬遅延時間であるｔｐＬＨ１を、出力電圧信号Ｓｖｏｕｔの立ち下り時での伝搬遅延時間であるｔｐＨＬ１と同一な値になるように、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１のベータ（ゲート幅／ゲート長）を最適な値に設定している。
【００３１】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１のベータ（ゲート幅／ゲート長）の設定について図４を参照して説明する。図４（ａ）はＮｃｈ  ＭＯＳトランジスタのゲート長比とｔｐＬＨ１の関係を示す図、図４（ｂ）はＮｃｈ  ＭＯＳトランジスタのゲート長比とｔｐＨＬ１の関係を示す図、図４（ｃ）は、Ｎｃｈ  ＭＯＳトランジスタのゲート長比と（ｔｐＬＨ１−ｔｐＨＬ１）の関係を示す図である。なお、図４（ａ）乃至（ｃ）に示す特性は、高電位側電源ＶｃｃＡ電圧が１．８Ｖ、高電位側電源ＶｃｃＢ１電圧が３Ｖの場合である。
【００３２】
図４（ａ）に示すように、ゲート長比を大きくすることによりＮｃｈ  ＭＯＳトランジスタＮＭＴ１のゲート幅が増大してドライブ能力が向上するので、ｔｐＬＨ１はＮｃｈ  ＭＯＳトランジスタＮＭＴのゲート長比が増大すると減少する。
【００３３】
図４（ｂ）に示すように、ｔｐＨＬ１については、Ｎｃｈ  ＭＯＳトランジスタＮＭＴのゲート長比によらず、ｔｐＨＬ１は一定な値である。
【００３４】
ここで、通常、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ３がなく、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ1とＮｃｈ  ＭＯＳトランジスタＮＭＴ２のゲート形状が同一なレベルシフタ回路では、ｔｐＬＨはｔｐＨＬよりも遅くなる。このため、本実施形態のレベルシフタ回路５０では、Ｎｃｈ  ＭＯＳトランジスタＮＭＴのゲート長比が比較的小さな領域では、ｔｐＬＨ１はｔｐＨＬ１よりも遅くなる。
【００３５】
図４（ｃ）に示すように、Ｎｃｈ  ＭＯＳトランジスタのゲート長比が比較的小さな領域では、（ｔｐＬＨ１−ｔｐＨＬ１）の値がプラス（＋）となり、Ｎｃｈ  ＭＯＳトランジスタのゲート長比の値が２．６のときにゼロ（０）となり、Ｎｃｈ  ＭＯＳトランジスタのゲート長比が比較的大きな領域では、（ｔｐＬＨ１−ｔｐＨＬ１）の値がマイナス（―）となる。したがって、Ｎｃｈ  ＭＯＳトランジスタのゲート長比の値を２．６に設定することにより、ｔｐＬＨ１の値とｔｐＨＬ１の値を同一にすることができる。つまり、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１のβ１をＮｃｈ  ＭＯＳトランジスタＮＭＴ２のβ２よりも２．６倍にすればよい。
【００３６】
次に、高電位側電源電圧ＶｃｃＢ系で高電位側電源電圧ＶｃｃＢ１よりも低い高電位側電源電圧ＶｃｃＢ２が供給されたときの動作について図５を参照して説明する。図５はレベルシフタ回路に高電位側電源電圧ＶｃｃＢ２が供給されたときの動作を示すタイミングチャートである。
【００３７】
図５に示すように、高電位側電源ＶｃｃＡが供給され、高電位側電源ＶｃｃＢ系では高電位側電源ＶｃｃＢ１から高電位側電源ＶｃｃＢ１よりも電圧の低い高電位側電源ＶｃｃＢ２が供給され、入力信号Ｓｖｉｎ及び入力信号Ｓｖｉｎｂが生成されると、レベルシフト回路５０は動作を開始する。
【００３８】
入力信号Ｓｖｉｎがローレベル（“Ｌ  （Ｖｓｓレベル）”）からハイレベル（“Ｈ  （ＶｃｃＡレベル）”）になると、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１がオンする。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１がオンすると、ノードＮ３がローレベル（“Ｌ  （Ｖｓｓレベル）”）になりＰｃｈ  ＭＯＳトランジスタＰＭＴ２がオンする。制御信号Ｓｓｇ２はイネーブル状態（”ｅｎａｂｌｅ（０））であり、制御信号Ｓｓｇ１はローレベル（”Ｌ  （Ｖｓｓレベル））となるのでＰｃｈ  ＭＯＳトランジスタＰＭＴ３はオンする。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２及びＰＭＴ３がオンすると、出力信号Ｓｖｏｕｔは、ローレベル（“Ｌ  （Ｖｓｓレベル）”）からハイレベル（“Ｈ  （ＶｃｃＢ２レベル）”）になる。
【００３９】
次に、入力信号Ｓｖｉｎの反転信号である入力信号Ｓｖｉｎｂがローレベル（“Ｌ  （Ｖｓｓレベル）”）からハイレベル（“Ｈ  （ＶｃｃＡレベル）”）になると、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２がオンする。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２がオンすると、出力信号Ｓｖｏｕｔは、ハイレベル（“Ｈ  （ＶｃｃＢ２レベル）”）からローレベル（“Ｌ  （Ｖｓｓレベル）”）になる。
【００４０】
このとき、ノードＮ３がハイレベルとなり、制御信号Ｓｓｇ１はハイレベル（”Ｈ  （ＶｃｃＢ２レベル））となるのでＰｃｈ  ＭＯＳトランジスタＰＭＴ３はオフしている。
【００４１】
ここでは、出力電圧信号Ｓｖｏｕｔの立ち上り時での伝搬遅延時間であるｔｐＬＨ２を、出力電圧信号Ｓｖｏｕｔの立ち下り時での伝搬遅延時間であるｔｐＨＬ２と同一な値になるように設定している。具体的には、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ３のベータ（ゲート幅／ゲート長）を最適な値に設定している。
【００４２】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ３のベータ（ゲート幅／ゲート長）の設定について図６を参照して説明する。図６（ａ）はＰｃｈ  ＭＯＳトランジスタのゲート長比とｔｐＬＨ２の関係を示す図、図６（ｂ）はＰｃｈ  ＭＯＳトランジスタのゲート長比とｔｐＨＬ２の関係を示す図、図６（ｃ）は、Ｐｃｈ  ＭＯＳトランジスタのゲート長比と（ｔｐＬＨ２−ｔｐＨＬ２）の関係を示す図である。なお、図６（ａ）乃至（ｃ）に示す特性は、高電位側電源ＶｃｃＡ電圧が１．８Ｖ、高電位側電源ＶｃｃＢ１電圧が３Ｖ、高電位側電源ＶｃｃＢ２電圧が１．８Ｖの場合である。
【００４３】
図６（ａ）に示すように、ゲート長比を大きくすることによりＰｃｈ  ＭＯＳトランジスタＰＭＴ３のゲート幅が増大してドライブ能力が向上するので、ｔｐＬＨ２の値は減少する。
【００４４】
図６（ｂ）に示すように、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２とゲート長比を大きくするＰｃｈ  ＭＯＳトランジスタＰＭＴ３の合計の駆動力が、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２の駆動力と比較して増大するので、ｔｐＨＬ２の値は増加する。
【００４５】
図６（ｃ）に示すように、Ｐｃｈ  ＭＯＳトランジスタのゲート長比が比較的小さな領域では、（ｔｐＬＨ２−ｔｐＨＬ２）の値がプラス（＋）となり、Ｐｃｈ  ＭＯＳトランジスタのゲート長比の値が１．１のときにゼロ（０）となり、Ｐｃｈ  ＭＯＳトランジスタのゲート長比が比較的大きな領域では、（ｔｐＬＨ２−ｔｐＨＬ２）の値がマイナス（―）となる。したがって、Ｐｃｈ  ＭＯＳトランジスタのゲート長比の値を１．１に設定することにより、ｔｐＬＨ２の値とｔｐＨＬ２の値を同一にすることができる。つまり、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ３のベータ（ゲート幅／ゲート長）をＰｃｈ  ＭＯＳトランジスタＰＭＴ２のベータ（ゲート幅／ゲート長）よりも１．１倍にすればよい。
【００４６】
上述したように、本実施形態のレベルシフタ回路では、クロスカップル回路１１、２入力ＯＲ回路１２、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２、及びＰｃｈ  ＭＯＳトランジスタＰＭＴ３が設けられる。クロスカップル回路１１は、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１とＰｃｈ  ＭＯＳトランジスタＰＭＴ２から構成される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１とＮｃｈ  ＭＯＳトランジスタＮＭＴ２は、差動対をなす。レベルシフタ回路５０に高電位側電源ＶｃｃＢ１が供給され、ハイレベルの入力信号Ｖｓｉｎが入力されると、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１とＰｃｈ  ＭＯＳトランジスタＰＭＴ２がオンする。レベルシフタ回路５０に高電位側電源ＶｃｃＢ１よりも電圧の低い高電位側電源ＶｃｃＢ２が供給され、ハイレベルの入力信号Ｖｓｉｎが入力されると、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２、及びＰｃｈ  ＭＯＳトランジスタＰＭＴ３がオンする。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１は、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２よりもベータ（ゲート幅／ゲート長）を２．６倍に設定されている。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ３は、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２よりもベータ（ゲート幅／ゲート長）を１．１倍に設定されている。
【００４７】
このため、レベルシフタ回路５０に高電位側電源ＶｃｃＢ１が供給されたとき、ｔｐＬＨ１の値とｔｐＨＬ１の値を揃えることができる。レベルシフタ回路５０に高電位側電源ＶｃｃＢ２が供給されたとき、ｔｐＬＨ２の値とｔｐＨＬ２の値を揃えることができる。
【００４８】
なお、本実施形態では、レベルシフタ回路５０にクロスカップル回路１１を設けているが必ずしもこれに限定されるものではない。例えば、図７に示す変形例のレベルシフタ回路５０ａのようにカレントミラー回路１３を用いてもよい。具体的には、カレントミラー回路１３をＰｃｈ  ＭＯＳトランジスタＰＭＴ１とＰｃｈ  ＭＯＳトランジスタＰＭＴ２から構成する。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１は、ソースを高電位側電源ＶｃｃＢに接続し、ゲートをノードＮ３に接続し、ドレインをノードＮ３及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１のドレインに接続する。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２は、ソースを高電位側電源ＶｃｃＢに接続し、ゲートをＰｃｈ  ＭＯＳトランジスタＰＭＴ１のゲート及び２入力ＯＲ回路１２の入力側に接続し、ドレインをノードＮ４及びＮｃｈ  ＭＯＳトランジスタＮＭＴ２のドレインに接続する。
【００４９】
また、本実施の形態では、レベルシフタ回路５０をゲート電極膜がシリコン酸化膜からなるＭＯＳトランジスタで構成しているが、ゲート電極膜が積層された複数の絶縁膜やＨｉｇｈＫゲート絶縁膜などからなるＭＩＳトランジスタで構成してもよい。ＨｉｇｈＫゲート絶縁膜は、シリコン酸化膜（ＳｉＯ２）よりも誘電率が大きな絶縁膜である。
【００５０】
（第二の実施形態）
次に、本発明の第二の実施形態に係るレベルシフタ回路について、図面を参照して説明する。図８はレベルシフタ回路を示す回路図である。本実施形態では、高電位側電源電圧が複数変更されたときにｔｐＬＨとｔｐＨＬを揃えるために、クロスカップル回路の出力側とそれぞれ並列に２つのＰｃｈ  ＭＯＳトランジスタを設けている。
【００５１】
以下、第１の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５２】
図８に示すように、レベルシフタ回路５１には、クロスカップル回路１１、２入力ＯＲ回路１２、２入力ＯＲ回路１４、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ３、及びＰｃｈ  ＭＯＳトランジスタＰＭＴ４が設けられる。
【００５３】
ここで、高電位側電源ＶｃｃＢ系は、複数の高電位側電源（ＶｃｃＢ１、ＶｃｃＢ２、ＶｃｃＢ３）が与えられる。高電位側電源ＶｃｃＡ、高電位側電源ＶｃｃＢ１、高電位側電源ＶｃｃＢ２、高電位側電源ＶｃｃＢ３の電圧の関係は、
ＶｃｃＡ≦ＶｃｃＢ３＜ＶｃｃＢ２＜ＶｃｃＢ１・・・・式（５）
に設定される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１乃至４は、ゲート長（Ｌｇ）が同一に設定される。
【００５４】
２入力ＯＲ回路１４（第二の２入力ＯＲ回路）は、高電位側電源ＶｃｃＢと低電位側電源（接地電位）Ｖｓｓの間に設けられる。２入力ＯＲ回路１４は、入力側に制御信号Ｓｓｇ４（第四の制御信号）とノードＮ３の信号が入力され、論理演算処理された制御信号Ｓｓｇ３（第三の制御信号）をノードＮ６側から出力する。
【００５５】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ４（第六のトランジスタ）は、ソース（第一の端子）が高電位側電源ＶｃｃＢに接続され、ゲート（制御端子）がノードＮ６に接続され（制御信号Ｓｓｇ３が入力され）、ドレイン（第二の端子）がノードＮ４（Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２のドレイン）に接続される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ４は、高電位側電源ＶｃｃＢ３が供給され、制御信号ＳＳｇ４が“ｅｎａｂｌｅ（０）”で、ハイレベルの入力信号Ｖｉｎが入力されたときにオンし、ｔｐＬＨ３の値とｔｐＨＬ３の値を揃えるようにベータ（ゲート幅／ゲート長）値が所定の値に設定される。
【００５６】
次に、レベルシフタ回路の動作について図９を参照して説明する。図９はレベルシフタ回路の動作を示す図である。
【００５７】
図９に示すように、高電位側電源ＶｃｃＢ１が選択され、ハイレベルの入力信号Ｖｉｎが入力されたときに、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１がオンし、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２がオンし、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ３とＰｃｈ  ＭＯＳトランジスタＰＭＴ４がオフしている。制御信号Ｓｓｇ２と制御信号Ｓｓｇ４は“ｄｉｓａｂｌｅ（１）”に設定される。
【００５８】
高電位側電源ＶｃｃＢ１よりも低い電圧の高電位側電源ＶｃｃＢ２が選択され、ハイレベルの入力信号Ｖｉｎが入力されたときに、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１がオンし、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２がオンし、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ３がオンし、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ４がオフしている。制御信号Ｓｓｇ２は“ｅｎａｂｌｅ（０）”に設定され、制御信号Ｓｓｇ４は“ｄｉｓａｂｌｅ（１）”に設定される。
【００５９】
高電位側電源ＶｃｃＢ２よりも低い電圧の高電位側電源ＶｃｃＢ３が選択され、ハイレベルの入力信号Ｖｉｎが入力されたときに、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１がオンし、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２がオンし、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ３がオンし、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ４がオンする。制御信号Ｓｓｇ２と制御信号Ｓｓｇ４は“ｅｎａｂｌｅ（０）”に設定される。
【００６０】
上述したように、本実施形態のレベルシフタ回路では、クロスカップル回路１１、２入力ＯＲ回路１２、２入力ＯＲ回路１４、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ３、及びＰｃｈ  ＭＯＳトランジスタＰＭＴ４が設けられる。高電位側電源ＶｃｃＢ３が選択され、ハイレベルの入力信号Ｖｉｎが入力されたときに、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２乃至ＰＭＴ４はオンする。
【００６１】
このため、高電位側電源ＶｃｃＢ１が選択されたときのｔｐＬＨ１の値とｔｐＨＬ１の値を揃えることができる。高電位側電源ＶｃｃＢ２が選択されたときのｔｐＬＨ２の値とｔｐＨＬ２の値を揃えることができる。高電位側電源ＶｃｃＢ３が選択されたときのｔｐＬＨ３の値とｔｐＨＬ３の値を揃えることができる。
【００６２】
本実施形態では、クロスカップル回路１１と並列して、２入力ＯＲ回路１２、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ３、２入力ＯＲ回路１４、及びＰｃｈ  ＭＯＳトランジスタＰＭＴ４を設けて、３種類の高電位側電源（高電位側電源ＶｃｃＢ１、高電位側電源ＶｃｃＢ２、及び高電位側電源ＶｃｃＢ３）でのｔｐＬＨとｔｐＨＬの値を揃えているが、必ずしもこれに限定されるものではない。４種類の高電位側電源に対応するために、更に２入力ＯＲ回路とＰｃｈ  ＭＯＳトランジスタを追加してもよい。
【００６３】
（第三の実施形態）
次に、本発明の第三の実施形態に係るレベルシフタ回路について、図面を参照して説明する。図１０はレベルシフタ回路を示す回路図である。本実施形態では、レベルシフタ回路に制御信号発生部を設けている。
【００６４】
以下、第１の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００６５】
図１０に示すように、レベルシフタ回路５２には、クロスカップル回路１１、２入力ＯＲ回路１２、制御信号発生部１５、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２、及びＰｃｈ  ＭＯＳトランジスタＰＭＴ３が設けられる。レベルシフタ回路５２は、制御信号Ｓｓｇ２を生成する制御信号発生部１５を備えている。
【００６６】
制御信号発生部１５には、抵抗Ｒ１、抵抗Ｒ２、電源２１、ヒステリシスコンパレータ２２が設けられる。
【００６７】
抵抗Ｒ１は、一端が高電位側電源ＶｃｃＢに接続され、他端がノードＮ１１に接続される。抵抗Ｒ２は、一端がノードＮ１１に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。ノードＮ１１からは、抵抗Ｒ１及び抵抗Ｒ２で抵抗分割された電圧が出力される。
【００６８】
電源２１は、一端が高電位側電源ＶｃｃＢに接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続され、基準電圧Ｖｒｅｆを生成する。
【００６９】
ヒステリシスコンパレータ２２は、入力側のプラス（＋）ポートにノードＮ１１の信号が入力され、入力側のマイナス（−）ポートに基準電圧Ｖｒｅｆが入力される。ヒステリシスコンパレータ２２は、ノードＮ１１の信号と基準電圧Ｖｒｅｆを比較し、比較結果を制御信号Ｓｓｇ２として２入力ＯＲ回路１２の入力側に出力する。
【００７０】
上述したように、本実施形態のレベルシフタ回路では、クロスカップル回路１１、２入力ＯＲ回路１２、制御信号発生部１５、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２、及びＰｃｈ  ＭＯＳトランジスタＰＭＴ３が設けられる。制御信号発生部１５は、制御信号Ｓｓｇ２を生成する。
【００７１】
このため、第一の実施形態と同様な効果の他に、制御信号発生部１５を設けているので、制御信号Ｓｓｇ２を生成する制御部が不要となる。また、高電位側電源ＶｃｃＢの電源電圧変更に迅速に対応することができる。
【００７２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７３】
１  インバータ
１１  クロスカップル回路
１２、１４  ２入力ＯＲ回路
１３  カレントミラー回路
１５  制御信号発生部
２１  電源
２２  ヒステリシスコンパレータ
５０〜５２、５０ａ、９０  レベルシフタ回路
Ｎ１〜６、Ｎ１１  ノード
ＮＭＴ１、ＮＭＴ２  Ｎｃｈ  ＭＯＳトランジスタ
ＰＭＴ１〜４  Ｐｃｈ  ＭＯＳトランジスタ
Ｒ１、Ｒ２  抵抗
Ｓｓｇ１〜４  制御信号
Ｓｖｉｎ、Ｓｖｉｎｂ  入力信号
Ｓｖｏｕｔ  出力信号
ＶｃｃＡ、ＶｃｃＢ  高電位側電源
Ｖｒｅｆ  基準電圧
Ｖｓｓ  低電位側電源（接地電位）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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