(57)【要約】【課題】カスコード回路を構成する半導体装置において、回路の抵抗やインダクタンスを十分に低減できる半導体装置を提供する。【解決手段】この半導体装置は、ノーマリオフ型のＳｉ−ＭＯＳＦＥＴ２とノーマリオン型のＧａＮ−ＭＯＳＦＥＴ３が基板１上に順に積層されている。ノーマリオン型のＧａＮ−ＭＯＳＦＥＴ３のソース端子２２とノーマリオフ型のＳｉ−ＭＯＳＦＥＴ２のドレイン端子１８とが半田層２１を挟んで薄型バンプ電極２３によって互いに電気的に接続されてカスコード接続回路を構成している。薄型バンプ電極２３でもって、ノーマリオン型のＧａＮ−ＭＯＳＦＥＴ３のソース端子２２とノーマリオフ型のＳｉ−ＭＯＳＦＥＴ２のドレイン端子１８との間の電気的接続距離の最小化と電気的接続断面積の最大化を図れる。【選択図】図１
2013206942.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
ノーマリオフ型の電界効果トランジスタと、
上記ノーマリオフ型の電界効果トランジスタの耐圧よりも高い耐圧を有するノーマリオン型の電界効果トランジスタと
を備え、
上記ノーマリオフ型の電界効果トランジスタと上記ノーマリオン型の電界効果トランジスタとが上記基板上に配置されていると共にカスコード接続回路を構成し、
上記ノーマリオン型の電界効果トランジスタのソース端子と上記ノーマリオフ型の電界効果トランジスタのドレイン端子とが、バンプ電極または導電金属層によって、互いに電気的に接続されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
上記基板上に上記ノーマリオフ型の電界効果トランジスタが配置されていると共に上記ノーマリオフ型の電界効果トランジスタ上に上記ノーマリオン型の電界効果トランジスタが配置されており、
上記ノーマリオン型の電界効果トランジスタのソース端子と上記ノーマリオフ型の電界効果トランジスタのドレイン端子とが、バンプ電極によって互いに電気的に接続されていることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
上記ノーマリオン型の電界効果トランジスタは、
ドレイン端子とソース端子とゲート端子が同一面側に配置された横型デバイスであることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
第１の基板としての上記基板と、
上記導電金属層が形成された第２の基板と
を備え、
上記ノーマリオフ型の電界効果トランジスタと上記ノーマリオン型の電界効果トランジスタは、縦型デバイスであり、
上記第１の基板上に上記ノーマリオフ型の電界効果トランジスタと上記ノーマリオン型の電界効果トランジスタとが横並びに配置されており、
上記ノーマリオン型の電界効果トランジスタのソース端子と上記ノーマリオフ型の電界効果トランジスタのドレイン端子とが、上記第２の基板に形成された導電金属層によって互いに電気的に接続されていることを特徴とする半導体装置。
【請求項５】
請求項１から４のいずれか１つに記載の半導体装置において、
上記ノーマリオン型の電界効果トランジスタのゲート端子とドレイン端子は、それぞれ、バンプ電極によって、上記基板に形成された端子に電気的に接続されていることを特徴とする半導体装置。
【請求項６】
請求項１から５のいずれか１つに記載の半導体装置において、
上記ノーマリオフ型の電界効果トランジスタのソース端子とゲート端子は、それぞれ、バンプ電極によって、上記基板に形成された端子に電気的に接続されていることを特徴とする半導体装置。
【請求項７】
請求項１から６のいずれか１つに記載の半導体装置において、
上記ノーマリオン型の電界効果トランジスタは、ＧａＮ系電界効果トランジスタであることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、複数の電界効果トランジスタがカスコード接続された半導体装置に関する。
【背景技術】
【０００２】
従来、図８の側面図および図９の平面図に示すように、基板３０１上にノーマリオン型高耐圧ＭＯＳＦＥＴ３０２とノーマリオフ型低耐圧ＭＯＳＦＥＴ３０３とが配置された半導体装置がある。上記ノーマリオン型高耐圧ＭＯＳＦＥＴ３０２は横型デバイスであり、上記ノーマリオフ型低耐圧ＭＯＳＦＥＴ３０３は縦型デバイスである。
【０００３】
上記ノーマリオン型高耐圧ＭＯＳＦＥＴ３０２は、ソース端子３０５とドレイン端子３０６およびゲート端子３０７が形成された面を上にして基板３０１上にダイボンドされている。また、上記ノーマリオフ型低耐圧ＭＯＳＦＥＴ３０３は、ソース端子３１０とゲート端子３１１が形成された面を上にし、ドレイン端子３１２が形成された面を下にして基板３０１上にダイボンドされている。
【０００４】
この半導体装置では、カスコード回路を形成するために、図８に示すように、上記高耐圧ＭＯＳＦＥＴ３０２のソース端子３０５を、低耐圧ＭＯＳＦＥＴ３０３のドレイン端子３１２が電気的に接続された基板３０１の端子３１３にＡｌワイヤ３１５でボンディングしている。また、上記高耐圧ＭＯＳＦＥＴ３０２のドレイン端子３０６をＡｌワイヤ３１６で基板３０１上の外部取出し端子(出力端子)３１９へボンディングしている。さらに、上記低耐圧ＭＯＳＦＥＴ３０３のソース端子３１０をＡｌワイヤ３１７で外部取出し端子(ＧＮＤ端子)３１８へボンディングしている。また、上記低耐圧ＭＯＳＦＥＴ３０３のゲート端子３１１をＡｌワイヤ３２０で外部取出し端子(ゲート入力端子)３２１へボンディングし、上記高耐圧ＭＯＳＦＥＴ３０２のゲート端子３０７をＡｌワイヤ３２２で外部取出し端子(ＧＮＤ端子)３１８へボンディングしている。
【０００５】
しかし、上記従来の半導体装置では、カスコード回路を形成するためのＡｌワイヤにより比較的高い抵抗およびインダクタンスが発生し、回路全体のインピーダンスが高くなるという問題がある。また、高耐圧ＭＯＳＦＥＴ３０２と低耐圧ＭＯＳＦＥＴ３０３とを基板３０１上に平面的に配列しているので、基板面積が大きくなり、機器への組み込みの効率が悪くなるという問題がある。
【０００６】
一方、特許文献１(特開２０１１−５４６５２号公報)では、基板上に第１の半導体チップと第２の半導体チップを順に積層し、各半導体チップを導電性バンプによって上記基板にフリップチップ接合した半導体装置が開示されている。
【０００７】
しかし、この特許文献１の半導体装置でも、各半導体チップ間の導電性バンプによる電気的接続が基板を経由しているので、抵抗やインダクタンスの低減が十分ではないという問題がある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１１−５４６５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
そこで、この発明の課題は、カスコード接続回路を構成する半導体装置において、回路の抵抗やインダクタンスを十分に低減できる半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、この発明の半導体装置は、第１の基板と、
ノーマリオフ型の電界効果トランジスタと、
上記ノーマリオフ型の電界効果トランジスタの耐圧よりも高い耐圧を有するノーマリオン型の電界効果トランジスタと
を備え、
上記ノーマリオフ型の電界効果トランジスタと上記ノーマリオン型の電界効果トランジスタとが上記基板上に配置されていると共にカスコード接続回路を構成し、
上記ノーマリオン型の電界効果トランジスタのソース端子と上記ノーマリオフ型の電界効果トランジスタのドレイン端子とが、バンプ電極または導電金属層によって、互いに電気的に接続されている。
【００１１】
この発明の半導体装置によれば、基板上に上記ノーマリオフ型の電界効果トランジスタと上記ノーマリオン型の電界効果トランジスタとが配置され、上記ノーマリオン型の電界効果トランジスタのソース端子と上記ノーマリオフ型の電界効果トランジスタのドレイン端子とがバンプ電極または導電金属層によって互いに電気的に接続されて、カスコード接続回路を構成している。
【００１２】
このバンプ電極または上記導電金属層による電気的接続により、上記ノーマリオン型の電界効果トランジスタのソース端子とノーマリオフ型の電界効果トランジスタのドレイン端子との間の電気的接続距離の最小化と電気的接続断面積の最大化を図れる。したがって、この発明によれば、カスコード接続回路の配線抵抗および配線インダクタンスを低減でき、変換効率を向上できる。
【００１３】
また、一実施形態の半導体装置では、上記基板上に上記ノーマリオフ型の電界効果トランジスタが配置されていると共に上記ノーマリオフ型の電界効果トランジスタ上に上記ノーマリオン型の電界効果トランジスタが配置されており、
上記ノーマリオン型の電界効果トランジスタのソース端子と上記ノーマリオフ型の電界効果トランジスタのドレイン端子とが、バンプ電極によって互いに電気的に接続されている。
【００１４】
この実施形態の半導体装置によれば、基板上に上記ノーマリオフ型の電界効果トランジスタと上記ノーマリオン型の電界効果トランジスタとが積層配置され、上記ノーマリオン型の電界効果トランジスタのソース端子と上記ノーマリオフ型の電界効果トランジスタのドレイン端子とがバンプ電極によって互いに電気的に接続されて、カスコード接続回路を構成している。
【００１５】
このバンプ電極による電気的接続により、上記ノーマリオン型の電界効果トランジスタのソース端子とノーマリオフ型の電界効果トランジスタのドレイン端子との間の電気的接続距離の最小化と電気的接続断面積の最大化を図れる。したがって、この発明によれば、カスコード接続回路の配線抵抗および配線インダクタンスを低減でき、変換効率を向上できる。
【００１６】
また、一実施形態の半導体装置では、上記ノーマリオン型の電界効果トランジスタは、
ドレイン端子とソース端子とゲート端子が同一面側に配置された横型デバイスである。
【００１７】
この実施形態によれば、上記ノーマリオン型の電界効果トランジスタのドレイン端子,ソース端子,ゲート端子が配置された面を上記基板上のノーマリオフ型の電界効果トランジスタに対向させることで、上記ノーマリオン型の電界効果トランジスタのソース端子を上記バンプ電極によって上記ノーマリオフ型の電界効果トランジスタのドレイン端子に最短距離で電気的に接続できる。これにより、上記ノーマリオン型の電界効果トランジスタのソース端子とノーマリオフ型の電界効果トランジスタのドレイン端子との間の配線抵抗およびインダクタンスを最小化できる。
【００１８】
また、一実施形態の半導体装置では、第１の基板としての上記基板と、
上記導電金属層が形成された第２の基板と
を備え、
上記ノーマリオフ型の電界効果トランジスタと上記ノーマリオン型の電界効果トランジスタは、縦型デバイスであり、
上記第１の基板上に上記ノーマリオフ型の電界効果トランジスタと上記ノーマリオン型の電界効果トランジスタとが横並びに配置されており、
上記ノーマリオン型の電界効果トランジスタのソース端子と上記ノーマリオフ型の電界効果トランジスタのドレイン端子とが、上記第２の基板に形成された導電金属層によって互いに電気的に接続されている。
【００１９】
この実施形態によれば、上記第２の基板の導電金属層による電気的接続により、上記ノーマリオン型の電界効果トランジスタのソース端子とノーマリオフ型の電界効果トランジスタのドレイン端子との間の電気的接続距離の最小化と電気的接続断面積の最大化を図れる。したがって、カスコード接続回路の配線抵抗および配線インダクタンスを低減でき、変換効率を向上できる。
【００２０】
また、一実施形態の半導体装置では、上記ノーマリオン型の電界効果トランジスタのゲート端子とドレイン端子は、それぞれ、バンプ電極によって、上記基板に形成された端子に電気的に接続されている。
【００２１】
この実施形態によれば、上記ノーマリオン型の電界効果トランジスタのゲート抵抗およびドレイン抵抗を低減でき、上記カスコード接続回路の変換効率を向上できる。
【００２２】
また、一実施形態の半導体装置では、上記ノーマリオフ型の電界効果トランジスタのソース端子とゲート端子は、それぞれ、バンプ電極によって、上記基板に形成された端子に電気的に接続されている。
【００２３】
この実施形態によれば、上記ノーマリオフ型の電界効果トランジスタのソース抵抗およびゲート抵抗を低減でき、上記カスコード接続回路の変換効率を向上できる。
【００２４】
また、一実施形態の半導体装置では、上記ノーマリオン型の電界効果トランジスタは、ＧａＮ系電界効果トランジスタである。
【００２５】
この実施形態によれば、上記ノーマリオン型の電界効果トランジスタを、ＧａＮ系電界効果トランジスタとすることで、ノーマリオフ化しにくいが高耐圧化し易いＧａＮ系電界効果トランジスタの特性を有効に利用できる。
【発明の効果】
【００２６】
この発明の半導体装置によれば、ノーマリオフ型の電界効果トランジスタとノーマリオン型の電界効果トランジスタとが基板上に配置され、ノーマリオン型の電界効果トランジスタのソース端子とノーマリオフ型の電界効果トランジスタのドレイン端子とをバンプ電極または導電金属層によって互いに電気的に接続してカスコード接続回路を構成している。
【００２７】
このバンプ電極または上記導電金属層による電気的接続により、上記ノーマリオン型の電界効果トランジスタのソース端子とノーマリオフ型の電界効果トランジスタのドレイン端子との間の電気的接続距離の最小化と電気的接続断面積の最大化を図れる。したがって、この発明によれば、カスコード接続回路の配線抵抗および配線インダクタンスを低減でき、変換効率を向上できる。
【図面の簡単な説明】
【００２８】
【図１】この発明の半導体装置の実施形態の側面図である。
【図２】上記実施形態の平面図である。
【図３Ａ】上記実施形態が備えるノーマリオン型高耐圧ＧａＮ-ＭＯＳＦＥＴ(横型デバイス)へのバンプ電極の形成工程を示す断面図である。
【図３Ｂ】図４Ａに続くバンプ電極の形成工程を示す断面図である。
【図３Ｃ】図４Ｂに続くバンプ電極の形成工程を示す断面図である。
【図３Ｄ】図４Ｃに続くバンプ電極の形成工程を示す断面図である。
【図４Ａ】図４Ｄに続くバンプ電極の形成工程を示す断面図である。
【図４Ｂ】図５Ａに続くバンプ電極の形成工程を示す断面図である。
【図４Ｃ】図５Ｂに続くバンプ電極の形成工程を示す断面図である。
【図４Ｄ】図５Ｃに続くバンプ電極の形成工程を示す断面図である。
【図５Ａ】上記実施形態が備えるノーマリオフ型低耐圧ＭＯＳＦＥＴ(縦型デバイス)へのバンプ電極の形成工程を示す断面図である。
【図５Ｂ】図６Ａに続くバンプ電極の形成工程を示す断面図である。
【図５Ｃ】図６Ｂに続くバンプ電極の形成工程を示す断面図である。
【図５Ｄ】図６Ｃに続くバンプ電極の形成工程を示す断面図である。
【図６Ａ】図６Ｄに続くバンプ電極の形成工程を示す断面図である。
【図６Ｂ】図７Ａに続くバンプ電極の形成工程を示す断面図である。
【図７】この発明の半導体装置の他の実施形態の側面図である。
【図８】従来の半導体装置の側面図である。
【図９】従来の半導体装置の平面図である。
【発明を実施するための形態】
【００２９】
以下、この発明を図示の実施の形態により詳細に説明する。
【００３０】
図１は、この発明の半導体装置の実施形態の断面図であり、図２は、上記実施形態の平面図である。
【００３１】
基板１上にノーマリオフ(normally-off type)型のＳｉ−ＭＯＳＦＥＴ２が配置され、このノーマリオフ型のＳｉ−ＭＯＳＦＥＴ２上にノーマリオン(normally-on type)型のＧａＮ-ＭＯＳＦＥＴ３が配置されている。上記基板１は、例えば、プリント基板で構成される。上記Ｓｉ−ＭＯＳＦＥＴ２は、シリコン半導体で作製した電界効果トランジスタであり、上記ＧａＮ-ＭＯＳＦＥＴ３は、ＧａＮ系化合物半導体で作製した電界効果トランジスタである。
【００３２】
上記ノーマリオフ型のＳｉ−ＭＯＳＦＥＴ２は低耐圧型であり、高耐圧型の上記ノーマリオン型のＧａＮ-ＭＯＳＦＥＴ３に比べて、耐圧が低い。上記ノーマリオフ型のＳｉ−ＭＯＳＦＥＴ２は縦型デバイスであり、上記ノーマリオン型のＧａＮ−ＭＯＳＦＥＴ３は横型デバイスである。
【００３３】
図１に示すように、上記ノーマリオフ型のＳｉ−ＭＯＳＦＥＴ２は、ソース端子１１とゲート端子１５が形成された面が基板１に対向するように配置されている。また、上記ノーマリオン型のＧａＮ−ＭＯＳＦＥＴ３は、ゲート端子２５,ソース端子２２,ドレイン端子２８が形成された面が、上記基板１および上記ノーマリオフ型のＳｉ−ＭＯＳＦＥＴ２のドレイン端子１８に対向するように配置されている。
【００３４】
上記基板１には、グランドに接続される接地端子になる取出し端子５と、ゲート入力端子になる取出し端子６と、出力端子になる取出し端子７とが形成されている。上記ノーマリオフ型のＳｉ−ＭＯＳＦＥＴ２のソース端子１１に形成された薄型バンプ電極１２が半田層１３で上記基板１の取出し端子(接地端子)５に電気的に接続されている。また、上記ノーマリオフ型のＳｉ−ＭＯＳＦＥＴ２のゲート端子１５に形成された薄型バンプ電極１６が半田層１７で上記基板１の取出し端子(ゲート入力端子)６に電気的に接続されている。
【００３５】
また、上記ノーマリオフ型のＳｉ−ＭＯＳＦＥＴ２のドレイン端子１８が半田層２１で上記ノーマリオン型のＧａＮ−ＭＯＳＦＥＴ３のソース端子２２に形成された薄型バンプ電極２３に電気的に接続されている。また、上記ノーマリオン型のＧａＮ−ＭＯＳＦＥＴ３のゲート端子２５に形成された厚型バンプ電極２６が半田層２７で基板１の取出し端子(接地端子)５に電気的に接続されている。また、上記ノーマリオン型のＧａＮ−ＭＯＳＦＥＴ３のドレイン端子２８に形成された厚型バンプ電極３０が半田層３１で基板１の取出し端子(出力端子)７に電気的に接続されている。
【００３６】
次に、図３Ａ〜図３Ｄと図４Ａ〜図４Ｄを参照して、上記ノーマリオン型のＧａＮ-ＭＯＳＦＥＴ３へのバンプ電極の形成方法を説明する。
【００３７】
図３Ａに示すゲート端子２５,ソース端子２２,ドレイン端子２８が形成されたノーマリオン型のＧａＮ-ＭＯＳＦＥＴ３に、図３Ｂに示すように、ゲート端子２５からソース端子２２の一端部に亘るレジスト５１、およびドレイン端子２８からソース端子２２の他端部に亘るレジスト５２を形成する。
【００３８】
次に、図３Ｃに示すように、上記ソース端子２２上に薄膜のＣｕメッキ膜５３を形成し、レジスト５１,５２を除去して、図３Ｄに示すように、上記ソース端子２２上に薄型バンプ電極２３を形成する。
【００３９】
次に、図４Ａに示すように、上記ゲート端子２５の厚型バンプ電極２６を形成する領域、および上記ドレイン端子２８の厚型バンプ電極３０を形成する領域を開口したレジスト５５を形成する。次に、上記レジスト５５をマスクとして、図４Ｂに示すように、ゲート端子２５上とドレイン端子２８上に厚膜のＣｕメッキ層５６,５７を形成する。次に、上記レジスト５５を除去して、図４Ｃに示すように、上記ゲート端子２５上に厚型バンプ電極２６を形成し、上記ドレイン端子２８上に厚型バンプ電極３０を形成する。次に、図４Ｄに示すように、上記厚型バンプ２６,３０上に半田層２７,３１を形成し、上記薄型バンプ２３上に半田層２１を形成する。
【００４０】
次に、図５Ａ〜図５Ｄと図６Ａ,図６Ｂを参照して、上記ノーマリオフ型のＳｉ−ＭＯＳＦＥＴ２へのバンプ電極の形成方法を説明する。
【００４１】
図５Ａに示すソース端子１１とゲート端子１５が表面に形成されたノーマリオフ型のＳｉ−ＭＯＳＦＥＴ２の裏面に、図５Ｂに示すように、ドレイン端子１８をなす裏面メタルを形成する。この裏面メタルは、Ｔｉ,Ｎｉ,Ａｕの合金である。次に、図５Ｃに示すように、薄型バンプ１２が形成される上記ソース端子１１上の領域、および薄型バンプ１６が形成される上記ゲート端子１５上の領域が開口したレジスト６１を形成する。次に、図５Ｄに示すように、上記レジスト６１をマスクとして、上記ソース端子１１上に薄膜のＣｕメッキ膜６２を形成し、上記ゲート端子１６上に薄膜のＣｕメッキ膜６３を形成する。次に、上記レジスト６１を除去して、図６Ａに示すように、ソース端子１１上に薄型のバンプ電極１２を形成し、ゲート端子１５上に薄型のバンプ電極１６を形成する。次に、図６Ｂに示すように、上記薄型バンプ１２,１６上に半田層１３,１７を形成する。
【００４２】
上述のようにして作製された上記ノーマリオフ型のＳｉ−ＭＯＳＦＥＴ２のソース端子１１,ゲート端子１５を、上記基板１に対向させるようにして、上記ソース端子１１に形成した薄型バンプ１２を半田層１３を介して取出し端子(接地端子)５に電気的に接続すると共に、上記ゲート端子１５に形成した薄型バンプ電極１６を半田層１７を介して取出し端子(ゲート入力端子)６に電気的に接続する。
【００４３】
そして、上述のようにして作製された上記ノーマリオン型のＧａＮ-ＭＯＳＦＥＴ３を上記ノーマリオフ型のＳｉ−ＭＯＳＦＥＴ２上に配置し、ノーマリオン型のＧａＮ-ＭＯＳＦＥＴ３のソース端子２２に形成した薄型バンプ電極２３を半田層２１を介して上記ノーマリオフ型のＳｉ−ＭＯＳＦＥＴ２のドレイン端子１８に電気的に接続する。また、上記ノーマリオン型のＧａＮ−ＭＯＳＦＥＴ３のゲート端子２５に形成した厚型バンプ電極２６を半田層２７を介して基板１の取出し端子(接地端子)５に電気的に接続する。また、上記ノーマリオン型のＧａＮ−ＭＯＳＦＥＴ３のドレイン端子２８に形成した厚型バンプ電極３０を半田層３１を介して基板１の取出し端子(出力端子)７に電気的に接続する。このようにして、本実施形態の半導体装置が作製される。
【００４４】
この実施形態の半導体装置によれば、上記ノーマリオフ型のＳｉ−ＭＯＳＦＥＴ２とノーマリオン型のＧａＮ−ＭＯＳＦＥＴ３が基板１上に順に積層されている。上記ノーマリオン型のＧａＮ−ＭＯＳＦＥＴ３のソース端子２２と上記ノーマリオフ型のＳｉ−ＭＯＳＦＥＴ２のドレイン端子１８とが半田層２１を挟んで薄型バンプ電極２３によって互いに電気的に接続されてカスコード接続回路を構成している。この薄型バンプ電極２３でもって、ノーマリオン型のＧａＮ−ＭＯＳＦＥＴ３のソース端子２２とノーマリオフ型のＳｉ−ＭＯＳＦＥＴ２のドレイン端子１８との間の電気的接続距離の最小化と電気的接続断面積の最大化を図れる。したがって、この実施形態によれば、カスコード接続回路の配線抵抗および配線インダクタンスを低減でき、変換効率を向上できる。
【００４５】
また、この実施形態によれば、上記ノーマリオン型の高耐圧型ＧａＮ−ＭＯＳＦＥＴ３を横型デバイスとして、ドレイン端子２８,ソース端子２２,ゲート端子２５が配置された面を上記基板１に対向させて、上記横型デバイスのソース端子２２を上記バンプ電極２３,半田層２１によって上記基板１上に配置された縦型デバイスであるノーマリオフ型のＳｉ−ＭＯＳＦＥＴ２のドレイン端子１８に最短距離で電気的に接続できる。これにより、上記横型デバイスであるノーマリオン型の高耐圧型ＧａＮ−ＭＯＳＦＥＴ３のソース端子２２と縦型デバイスであるノーマリオフ型のＳｉ−ＭＯＳＦＥＴ２のドレイン端子１８との間の配線抵抗およびインダクタンスを最小化できると共に小型化できる。
【００４６】
また、この実施形態によれば、上記ノーマリオン型の高耐圧型ＧａＮ−ＭＯＳＦＥＴ３のゲート端子２５とドレイン端子２８は、それぞれ、厚型のバンプ電極２６,３０によって、上記基板１に形成された取出し端子(接地端子)５,取出し端子(出力端子)７に電気的に接続されている。これにより、上記ノーマリオン型の高耐圧型ＧａＮ−ＭＯＳＦＥＴ３のゲート抵抗およびドレイン抵抗を低減でき、上記カスコード接続回路の変換効率を向上できる。
【００４７】
本実施形態のように、ＧａＮ−ＭＯＳＦＥＴ３とＳｉ−ＭＯＳＦＥＴ２とを組み合わせたカスコード接続回路では、ＧａＮ−ＭＯＳＦＥＴ３のゲート抵抗を小さくするほど変換効率が向上する一方で、ＧａＮ−ＭＯＳＦＥＴ３のゲート抵抗を小さくすると発振現象が発生し易くチップの破壊が懸念される。
【００４８】
しかし、本実施形態では、ＧａＮ−ＭＯＳＦＥＴ３のソース端子２２とＳｉ−ＭＯＳＦＥＴ２のドレイン端子１８との間のインダクタンスを最小化できるので、上記発振現象を抑制することが可能になる。すなわち、本実施形態では、ＧａＮ−ＭＯＳＦＥＴ３のソース端子２２とＳｉ−ＭＯＳＦＥＴ２のドレイン端子１８との間がバンプ電極２３で接続されるため、インダクタンスが小さくなり、発振を抑えることが可能となる。
【００４９】
また、この実施形態によれば、上記縦型デバイスであるノーマリオフ型のＳｉ−ＭＯＳＦＥＴ２のソース端子１１とゲート端子１５は、それぞれ、バンプ電極１２,１６によって、上記基板１に形成された取出し端子(接地端子)５,取出し端子(ゲート入力端子)６に電気的に接続され、基板１にフリップチップ実装されている。これにより、上記ノーマリオフ型のＳｉ−ＭＯＳＦＥＴ２のソース抵抗およびゲート抵抗を低減でき、上記カスコード接続回路の変換効率を向上できる。
【００５０】
尚、上記実施形態では、基板上に配置した縦型デバイスであるノーマリオフ型の低耐圧Ｓｉ−ＭＯＳＦＥＴ２の上に横型デバイスであるノーマリオン型の高耐圧ＧａＮ−ＭＯＳＦＥＴ３を配置したが、図７に示すように、ノーマリオフ型の低耐圧Ｓｉ−ＭＯＳＦＥＴ１１１とノーマリオン型の高耐圧ＧａＮ−ＭＯＳＦＥＴ１１２との両方を縦型デバイスとして、第１の基板１１０上に横並びに配置することが可能である。上記ノーマリオン型のＧａＮ−ＭＯＳＦＥＴ１１２の耐圧は、上記ノーマリオフ型のＳｉ−ＭＯＳＦＥＴ１１１の耐圧よりも高い。
【００５１】
上記ノーマリオフ型の低耐圧Ｓｉ−ＭＯＳＦＥＴ１１１は、ゲート端子１１３にバンプ電極１２１が形成され、このバンプ電極１２１が半田層１１５で第１の基板１１０上に形成された取出し端子(ゲート入力端子)１１６に電気的に接続されている。また、上記Ｓｉ−ＭＯＳＦＥＴ１１１のソース端子１１７にバンプ電極１２２が形成され、このバンプ電極１２２が半田層１１８で第１の基板１１０上に形成された取出し端子(接地端子)１２０に電気的に接続されている。
【００５２】
また、上記ＧａＮ−ＭＯＳＦＥＴ１１２のゲート端子１２３にバンプ電極１２５が形成され、このバンプ電極１２５は半田層１２７で上記取出し端子(接地端子)１２０に電気的に接続されている。また、ＧａＮ−ＭＯＳＦＥＴ１１２のドレイン端子１３０にバンプ電極１３１が形成され、このバンプ電極１３１が半田層１３２で、取出し端子(出力端子)１３３に電気的に接続されている。この取出し端子(出力端子)１３３は、上記第１の基板１１０上に形成されている。
【００５３】
一方、上記Ｓｉ−ＭＯＳＦＥＴ１１１のドレイン端子１３４は、半田層１３５でもって第２の基板１３６に形成された導電金属層１３７に電気的に接続されている。また、上記ＧａＮ−ＭＯＳＦＥＴ１１２のソース端子１４０は、半田層１４１でもって上記第２の基板１３６の導電金属層１３７に電気的に接続されている。
【００５４】
上記ノーマリオン型のＧａＮ−ＭＯＳＦＥＴ１１２とノーマリオフ型のＳｉ−ＭＯＳＦＥＴ１１１とがカスコード接続回路を構成している。そして、上記ノーマリオン型のＧａＮ−ＭＯＳＦＥＴ１１２のソース端子１４０とノーマリオフ型のＳｉ−ＭＯＳＦＥＴ１１１のドレイン端子１３４とをワイヤを介さずに上記第２の基板１３６の導電金属層１３７でもって電気的に接続している。したがって、カスコード接続回路の配線抵抗および配線インダクタンスを低減でき、変換効率を向上できる。
【００５５】
また、上記実施形態では、ノーマリオン型の高耐圧ＦＥＴを作製する半導体としてＧａＮを用いたが、ＧａＮの他に、例えば、ＧａＡｓ、ＧａＰ、ＡｌＧａＡｓ、ＧａＡｓＰ、ＩｎＧａＮ、ＡｌＧａＮ、ＺｎＳｅ、ＡｌＧａＩｎＰ、ＳｉＣ等の半導体を採用できる。また、上記実施形態では、ノーマリオフ型の低耐圧ＦＥＴを作製する半導体としてＳｉを用いたが、Ｓｉの他に、例えば、ＧａＡｓ、ＧａＰ、ＡｌＧａＡｓ、ＧａＡｓＰ、ＩｎＧａＮ、ＡｌＧａＮ、ＺｎＳｅ、ＡｌＧａＩｎＰ等の半導体を採用できる。
【００５６】
また、上記実施形態では、各電界効果トランジスタをＭＯＳＦＥＴとしたが、ゲート電極をショットキー電極としたＨＥＭＴ(high electoron mobility transistor：高電子移動度トランジスタ)等の電界効果トランジスタとしてもよい。
【符号の説明】
【００５７】
１  基板
２,１１１  ノーマリオフ型のＳｉ−ＭＯＳＦＥＴ
３,１１２  ノーマリオン型のＧａＮ−ＭＯＳＦＥＴ
５,１２０  取出し端子(接地端子)
６,１１６  取出し端子(ゲート入力端子)
７,１３３  取出し端子(出力端子)
１１,２２,１１７,１４０  ソース端子
１２,１６,２３  薄型バンプ電極
１３,１７,２１,２７,３１,１１５,１３５  半田層
１５,２５,１１３  ゲート端子
１８,２８,１３４  ドレイン端子
２６,３０  厚型バンプ電極
５１,５２,５５,６１  レジスト
５３,５６,５７,６２,６３  Ｃｕメッキ膜
１１０  第１の基板
１２１,１２２,１３１  バンプ電極
１３６  第２の基板
１３７  導電金属層
【図１】
2013206942.tif 000003
【図２】
2013206942.tif 000004
【図３Ａ】
2013206942.tif 000005
【図３Ｂ】
2013206942.tif 000006
【図３Ｃ】
2013206942.tif 000007
【図３Ｄ】
2013206942.tif 000008
【図４Ａ】
2013206942.tif 000009
【図４Ｂ】
2013206942.tif 000010
【図４Ｃ】
2013206942.tif 000011
【図４Ｄ】
2013206942.tif 000012
【図５Ａ】
2013206942.tif 000013
【図５Ｂ】
2013206942.tif 000014
【図５Ｃ】
2013206942.tif 000015
【図５Ｄ】
2013206942.tif 000016
【図６Ａ】
2013206942.tif 000017
【図６Ｂ】
2013206942.tif 000018
【図７】
2013206942.tif 000019
【図８】
2013206942.tif 000020
【図９】
2013206942.tif 000021