(57)【要約】【課題】良／不良判定の精度を向上させること。【解決手段】試験装置は、セクタ内の一部のセルのうち、消去パルスによるデータの消去に成功したセルの数が、一部のセルの数より少ない判定数以上であるか否かを消去パルスが印加される都度判断する。消去パルスによるデータの消去に成功したセルの数が、一部のセルの数より少ない判定数以上である場合、試験装置は、セクタの消去試験において、セクタ内のセルについて印加する消去パルスの回数を、カウント値に基づいて決定する。「７／８」とは、一部のセルのうち、消去に成功したセルの数が判定数（７）以上である場合を示す。７以上のセルがデータの消去に成功する場合におけるカウント値は、１０４回である。試験装置は、一部のセルのうち大部分のセルが消去に成功する消去パルスの回数によりセクタ内のセルの消去試験における消去パルスの回数を決定する。【選択図】図１
2013206526.tif 000002
【特許請求の範囲】
【請求項１】
記憶領域が有するセクタ内のセルに対して、前記セクタ内のセルの各々に記憶されたデータを消去する消去パルスを印加する印加部と、
前記印加部によって前記消去パルスが前記セクタ内のセルに対して印加される回数を計数する計数部と、
前記セクタ内の一部のセルの中で、前記消去パルスによるデータの消去に成功したセルの数が、前記一部のセルの数より少ない判定数以上であるか否かを、前記印加部によって前記消去パルスが印加される都度判断する判断部と、
前記判断部によって前記消去に成功したセルの数が前記判定数以上でないと判断された場合、前記印加部に、前記セクタ内のセルに対して前記消去パルスを印加させる制御部と、
前記判断部によって前記消去に成功したセルの数が前記判定数以上であると判断された場合、前記セクタ内のセルに対して印加させる消去パルスの回数を、前記計数部によって計数された回数に基づいて決定する決定部と、
前記セクタ内のセルに対して、前記決定部によって決定された回数の消去パルスが印加された後に、前記セクタ内のセルの各々に記憶されたデータが消去されるか否かを判定する判定部と、
前記判定部による判定結果を出力する出力部と、
を有することを特徴とする試験装置。
【請求項２】
前記消去に成功したセルの数が、前記判定数（以下、「第１判定数」と称する）よりも小さい第２判定数以上であるか否かを、前記印加部によって前記消去パルスが印加される都度判断する下限判断部と、
前記消去に成功したセルの数が前記第１判定数以上であると判断された場合における前記計数部によって計数された第１回数と、前記下限判断部によって前記第２判定数以上であると最初に判断された場合における前記計数部によって計数された第２回数と、の差分値が、第３判定数以上であるか否かを判断する差分判断部と、
前記差分判断部によって前記差分値が第３判定数以上であると判断された場合、前記セクタが不良であることを示す情報を出力する不良情報出力部と、
を有することを特徴とする請求項１に記載の試験装置。
【請求項３】
前記消去に成功したセルの数が、前記判定数（以下、「第１判定数」と称する）よりも小さい第２判定数以上であるか否かを、前記印加部によって前記消去パルスが印加される都度判断する下限判断部と、
前記消去に成功したセルの数が前記第１判定数以上であると判断された場合における前記計数部によって計数された第１回数と、前記下限判断部によって前記第２判定数以上であると最初に判断された場合における前記計数部によって計数された第２回数と、の平均値を算出する算出部と、
を有し、
前記決定部は、
前記算出部によって算出された平均値と、前記第１回数と第２回数との差分値の半分の値と、前記セクタ内のセルに対して印加させる消去パルスの回数を決定し、
前記判定部は、
前記セクタ内のセルに対して、前記決定部によって決定された回数の消去パルスが印加された後に、前記セクタ内のセルの各々に記憶されたデータが消去されるか否かを判定することを特徴とする請求項１または２に記載の試験装置。
【請求項４】
記憶領域と、
前記記憶領域が有するセクタ内のセルに対して、前記セクタ内のセルの各々に記憶されたデータを消去する消去パルスを印加する印加部と、
前記印加部によって前記消去パルスが前記セクタ内のセルに対して印加される回数を計数する計数部と、
前記セクタ内の一部のセルの中で、前記消去パルスによるデータの消去に成功したセルの数が、前記一部のセルの数より少ない判定数以上であるか否かを、前記印加部によって前記消去パルスが印加される都度判断する判断部と、
前記判断部によって前記消去に成功したセルの数が前記判定数以上でないと判断された場合、前記印加部に、前記セクタ内のセルに対して前記消去パルスを印加させる制御部と、
前記判断部によって前記消去に成功したセルの数が前記判定数以上であると判断された場合、前記セクタ内のセルに対して印加させる消去パルスの回数を、前記計数部によって計数された回数に基づいて決定する決定部と、
前記セクタ内のセルに対して、前記決定部によって決定された回数の消去パルスが印加された後に、前記セクタ内のセルの各々に記憶されたデータが消去されるか否かを判定する判定部と、
前記判定部による判定結果を出力する出力部と、
を有することを特徴とする半導体記憶装置。
【請求項５】
記憶領域を試験する試験装置が、
前記記憶領域が有するセクタ内のセルに対して、前記セクタ内のセルの各々に記憶されたデータを消去する消去パルスを印加し、
前記消去パルスが前記セクタ内のセルに対して印加される回数を計数し、
前記セクタ内の一部のセルの中で、前記消去パルスによるデータの消去に成功したセルの数が、前記一部のセルの数より少ない判定数以上であるか否かを、前記消去パルスが印加される都度判断し、
前記消去に成功したセルの数が前記判定数以上でないと判断された場合、前記セクタ内のセルに対して前記消去パルスを印加させる制御を行い、
前記消去に成功したセルの数が前記判定数以上であると判断された場合、前記セクタ内のセルに対して印加させる消去パルスの回数を、計数された回数に基づいて決定し、
前記セクタ内のセルに対して、決定された回数の消去パルスが印加された後に、前記セクタ内のセルの各々に記憶されたデータが消去されるか否かを判定し、
判定結果を出力する、
ことを特徴とする試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験装置、半導体記憶装置、および試験方法に関する。
【背景技術】
【０００２】
従来、フラッシュメモリでは、セルに記憶されたデータを消去するには、消去パルスが複数回印加される。そのため、フラッシュメモリの試験では、複数回の消去パルスを印加させることにより、セルに記憶されたデータが消去されるか否かを判定する消去試験が行われる（たとえば、下記特許文献１〜５を参照。）。
【０００３】
たとえば、フラッシュメモリの試験では、セクタ内の対角位置にあるセルに記憶されたデータの消去にかかる消去パルスの回数により、セクタ内のセルを試験する場合の消去パルスの回数を決定する技術が知られている（たとえば、下記特許文献６を参照。）。セクタ内のセルを試験する場合の消去パルスの回数は、対角位置にあるセルに対して行った消去検証における最多の回数に基づいて決定される。たとえば、決定された回数の消去パルスが与えられてデータの消去に成功したセルは、良判定され、決定された回数の消去パルスが与えられてデータの消去に成功しないセルは、不良判定される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−２０７８９７号公報
【特許文献２】特開２００１−２５０３９６号公報
【特許文献３】特開２００５−３２７４３５号公報
【特許文献４】特開昭６２−１０９２９８号公報
【特許文献５】特開２００４−２３４７４１号公報
【特許文献６】特表２００５−５３４１３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、データの消去にかかる消去パルスの回数が特異的に多いセルがあると、セクタ内のセルに印加させる消去パルスの回数が過多となってしまう。そのため、セクタ内のセルに対する消去試験において、本来不良判定にさせたいセルが良判定になってしまう問題点がある。
【０００６】
本発明は、上述した従来技術による問題点を解消するため、セクタ内のセルに対する消去試験において、良／不良判定の精度を向上させることができる試験装置、半導体記憶装置、および試験方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上述した課題を解決し、目的を達成するため、本発明の一側面によれば、記憶領域が有するセクタ内のセルに対して、前記セクタ内のセルの各々に記憶されたデータを消去する消去パルスを印加し、前記消去パルスが前記セクタ内のセルに対して印加される回数を計数し、前記セクタ内の一部のセルの中で、前記消去パルスによるデータの消去に成功したセルの数が、前記一部のセルの数より少ない判定数以上であるか否かを、前記消去パルスが印加される都度判断し、前記消去に成功したセルの数が前記判定数以上でないと判断された場合、前記セクタ内のセルに対して前記消去パルスを印加させる制御を行い、前記消去に成功したセルの数が前記判定数以上であると判断された場合、前記セクタ内のセルに対して印加させる消去パルスの回数を、計数された回数に基づいて決定し、前記セクタ内のセルに対して、決定された回数の消去パルスが印加された後に、前記セクタ内のセルの各々に記憶されたデータが消去されるか否かを判定し、判定結果を出力する試験装置、半導体記憶装置、および試験方法が提案される。
【発明の効果】
【０００８】
本発明の一態様によれば、セクタ内のセルに対する消去試験において、良／不良判定の精度を向上させることができるという効果を奏する。
【図面の簡単な説明】
【０００９】
【図１】図１は、実施例１にかかる判断例を示す説明図である。
【図２】図２は、半導体記憶装置の一例を示す説明図である。
【図３】図３は、セクタと対角検証例を示す説明図である。
【図４】図４は、実施例１にかかるテストモード／ＢＩＳＴ制御回路および出力データ判定回路の詳細例を示す説明図である。
【図５】図５は、消去パルスの回数の分布例を示す説明図である。
【図６】図６は、実施例１にかかる半導体記憶装置２００の試験例を示すフローチャートである。
【図７】図７は、図６で示した対角検証処理（ステップＳ６０１）の詳細な説明を示すフローチャートである。
【図８】図８は、実施例２にかかる不良セクタＳＥＣｉの検出例を示す説明図（その１）である。
【図９】図９は、実施例２にかかる不良セクタＳＥＣｉの検出例を示す説明図（その２）である。
【図１０】図１０は、セクタＳＥＣｉ内のセルを試験する場合における消去パルスの回数の決定例を示す説明図（その１）である。
【図１１】図１１は、セクタＳＥＣｉ内のセルを試験する場合における消去パルスの回数の決定例を示す説明図（その２）である。
【図１２】図１２は、実施例２にかかるテストモード／ＢＩＳＴ制御回路２０４および出力データ判定回路２０６の詳細例を示す説明図である。
【図１３】図１３は、実施例２にかかる半導体記憶装置２００の試験例を示すフローチャートである。
【図１４】図１４は、図１３で示した対角検証処理（ステップＳ１３０１）の詳細な説明を示すフローチャート（その１）である。
【図１５】図１５は、図１３で示した対角検証処理（ステップＳ１３０１）の詳細な説明を示すフローチャート（その２）である。
【発明を実施するための形態】
【００１０】
以下に添付図面を参照して、本発明にかかる試験装置、半導体記憶装置、および試験方法の実施の形態を詳細に説明する。
【００１１】
（実施例１）
図１は、実施例１にかかる判断例を示す説明図である。図１では、半導体記憶装置内の記憶領域が有するセクタ内の一部のセルの各々に記憶されたデータが該データを消去させる消去パルスを何回印加させることにより、消去されるかを示している。半導体記憶装置としては、たとえば、フラッシュメモリが挙げられる。Ｆ（Ｆａｉｌ）が消去されていないことを示し、Ｐ（Ｐａｓｓ）が消去されていることを示す。
【００１２】
ＤＯ０〜ＤＯ７とは、セクタから読み出されたデータの出力部である。たとえば、図１の例では、一部のセルの数は、８個である。一部のセルのうち、ＤＯ０からデータが出力されたセルについては、９２回の消去パルスによって、記憶されたデータが消去される。一部のセルのうち、ＤＯ１からデータが出力されたセルについては、１１０回の消去パルスによって、記憶されたデータが消去される。
【００１３】
一部のセルのうち、ＤＯ２からデータが出力されたセルについては、１０４回の消去パルスによって、記憶されたデータが消去される。一部のセルのうち、ＤＯ３からデータが出力されたセルについては、１０４回の消去パルスによって、記憶されたデータが消去される。
【００１４】
一部のセルのうち、ＤＯ４からデータが出力されたセルについては、１０２回の消去パルスによって、記憶されたデータが消去される。一部のセルのうち、ＤＯ５からデータが出力されたセルについては、１０２回の消去パルスによって、記憶されたデータが消去される。一部のセルのうち、ＤＯ６からデータが出力されたセルについては、１００回の消去パルスによって、記憶されたデータが消去される。一部のセルのうち、ＤＯ７からデータが出力されたセルについては、９８回の消去パルスによって、記憶されたデータが消去される。
【００１５】
「期待値」とは、たとえば、半導体記憶装置の設計者によって各セルのデータが消去されるために必要であると予測された消去パルスのカウント値である。「８／８」とは、一部のセルのすべてのデータが消去された場合を示している。一部のセルのすべてのセルがデータの消去に成功する場合におけるカウント値は、１１０回である。
【００１６】
図１で示すように、ＤＯ１からデータが出力されるセルについては、他のセルと比較して、データの消去にかかる消去パルスの回数が特異的に多い。このようなセルは、将来的に書き込みや消去の特性悪化が他のセルと比較して早い可能性がある。書き込みの特性が悪化すると、セルにデータが記憶されなくなる。消去の特性が悪化すると、セルに記憶されたデータが消去されなくなる。データの消去にかかる消去パルスの回数が特異的に多いセルがあると、セクタ内のセルに印加させる消去パルスの回数が過多となってしまい、セクタ全体の試験において、本来不良判定にさせたいセルが良判定になってしまう。
【００１７】
そこで、実施例１における試験装置は、セクタ内の一部のセルの中で消去パルスによるデータの消去に成功したセルの数が、一部のセルの数より少ない判定数以上であるか否かを、消去パルスが印加される都度判断する。データの消去に成功したセルの数が判定数以上である場合、試験装置は、セクタの消去試験において、セクタ内のセルについて印加する消去パルスの回数を、カウント値に基づいて決定する。たとえば、図１の例では、判定数が７である。「７／８」とは、実施例１における一部のセルのうち、消去に成功したセルの数が判定数以上である場合を示している。７以上のセルがデータの消去に成功する場合におけるカウント値は、１０４回である。
【００１８】
これにより、将来的に書き込みや消去の特性が悪化する可能性があるセルのデータが消去される消去パルスのカウント値を含めずに、消去試験における消去パルス数が決定される。したがって、試験装置によれば、消去試験の精度を向上させることができる。
【００１９】
試験装置は、半導体記憶装置が有していてもよいし、半導体記憶装置と異なる装置であってもよい。
【００２０】
図２は、半導体記憶装置の一例を示す説明図である。図３は、セクタと対角検証例を示す説明図である。図４は、実施例１にかかるテストモード／ＢＩＳＴ制御回路および出力データ判定回路の詳細例を示す説明図である。
【００２１】
半導体記憶装置２００は、メモリコア２０１と、印加部２０２と、テストモード／ＢＩＳＴ（Ｂｕｉｌｔ  Ｉｎ  ＳｅｌｆＴｅｓｔ）制御回路２０４と、出力データ判定回路２０６と、冗長制御回路２０７と、コマンド制御回路２０３と、データ入出力回路２０５と、を有している。
【００２２】
メモリコア２０１は、Ｘ−制御回路２１３と、Ｙ−制御回路２１４と、バス制御回路２１２と、メモリセルアレイ２１１と、を有している。メモリセルアレイ２１１は、複数のセルを有しており、複数のセクタに分かれている。
【００２３】
Ｘ−制御回路２１３は、メモリセルアレイ２１１のワードラインを制御する。Ｙ−制御回路２１４は、メモリセルアレイ２１１のビットラインを制御する。バス制御回路２１２は、メモリセルアレイ２１１のデータバスラインを制御する。
【００２４】
印加部２０２は、記憶領域が有するセクタＳＥＣｉ（０≦ｉ≦セクタ数）内のセルに対して、セクタＳＥＣｉ内のセルの各々に記憶されたデータを消去する消去パルスを印加する。ここでは、記憶領域は、メモリセルアレイ２１１である。
【００２５】
印加部２０２は、動作制御回路２２１と、アドレス制御回路２２２と、内部電圧生成回路２２３と、を有している。具体的には、動作制御回路２２１は、テストモード／ＢＩＳＴ制御回路２０４からの指示に基づいて、内部電圧生成回路２２３と、アドレス制御回路２２２と、に対象となるセクタＳＥＣｉ内のセルに対して消去パルスを印加させる指示を通知する。
【００２６】
アドレス制御回路２２２は、Ｘ−制御回路２１３とＹ−制御回路２１４とに、印加の対象となるセクタＳＥＣｉの一部のセルのアドレスを通知する。内部電圧生成回路２２３は、読み出し、書き込み、消去動作時に使用する電圧を発生する。
【００２７】
出力データ判定回路２０６は、設定された判定条件によってＰａｓｓ／Ｆａｉｌの判定を行いＰａｓｓ／Ｆａｉｌ  Ｆｌａｇの出力を行う。具体的には、たとえば、出力データ判定回路２０６は、図４に示すように、判断部４０１と、判定部４０２と、出力部４０３と、を有している。テストモード／ＢＩＳＴ制御回路２０４は、図４に示すように、パルス計数部４１１と、セクタ計数部４１２と、対角検証制御部４１３と、試験制御部４１４と、決定部４１５と、を有している。
【００２８】
出力データ判定回路２０６と、テストモード／ＢＩＳＴ制御回路２０４と、は、たとえば、論理積回路であるＡＮＤ、否定論理回路であるＩＮＶＥＲＴＥＲ、論理和回路であるＯＲや、ラッチ回路であるＦＦ（Ｆｌｉｐ  Ｆｌｏｐ）などの素子によって形成される。または、出力データ判定回路２０６と、テストモード／ＢＩＳＴ制御回路２０４と、は、たとえば、Ｖｅｒｉｌｏｇ−ＨＤＬ（Ｈａｒｄｗａｒｅ  Ｄｅｓｃｒｉｐｔｉｏｎ  Ｌａｎｇｕａｇｅ）などの記述によって機能定義し、その記述を論理合成してＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）によって実現させてもよい。
【００２９】
セクタ計数部４１２は、消去パルスを出力する対象となるセクタＳＥＣｉを決定するカウンタである。パルス計数部４１１は、印加部２０２によって消去パルスがセクタＳＥＣｉ内のセルに印加される回数をカウントする。具体的には、パルス計数部４１１は、あらたなセクタＳＥＣｉが選択される都度、リセットされる。
【００３０】
判断部４０１は、対象セクタＳＥＣｉ内の一部のセル（対角セル）の中で、消去パルスによるデータの消去に成功したセルの数が、一部のセルの数より少ない判定数以上であるか否かを、印加部２０２によって消去パルスが印加される都度判断する。一部のセルは、図３に示すように、セクタＳＥＣｉにおいて対角に配置されたセル（以下、「対角セル」と称する）にしている。たとえば、判定数は、一部のセルの数より１少ない数であってもよい。たとえば、判定数は、第１判定数記憶回路４３１に記憶されている。判断部４０１は、対象セクタＳＥＣｉ内の一部のセルの中で、消去に成功したセルの数が判定数以上でない場合、Ｐａｓｓ／Ｆａｉｌ  ＦｌａｇをＦａｉｌにする。一方、判断部４０１は、消去に成功したセルの数が判定数以上である場合、Ｐａｓｓ／Ｆａｉｌ  ＦｌａｇをＰａｓｓにする。
【００３１】
対角検証制御部４１３と試験制御部４１４とは、印加部２０２を制御することにより、メモリコア２０１に対して消去パルスを印加させる。対角検証制御部４１３は、判断部４０１によって消去に成功したセルの数が判定数以上でないと判断された場合、対象セクタＳＥＣｉ内のセルに対して、印加部２０２によってあらたに消去パルスを印加させる。具体的には、対角検証制御部４１３は、出力データ判定回路２０６からのＰａｓｓ／Ｆａｉｌ  ＦｌａｇがＦａｉｌを示している場合、印加部２０２によって対象セクタＳＥＣｉ内のセルに対してあらたに消去パルスを印加させる。
【００３２】
決定部４１５は、判断部４０１によって一部のセルの中で消去に成功したセルの数が判定数以上であると判断された場合、セクタＳＥＣｉ内のセルに対して印加させる消去パルスの回数を、パルス計数部４１１によって計数された回数に基づいて決定する。判断部４０１によって消去に成功したセルの数が判定数以上であると判断された場合におけるパルス計数部４１１によって計数された回数は、カウント値記憶回路にセクタＳＥＣｉごとにＭＡＸ＿ＰＣとして記憶される。具体的には、決定部４１５は、「ＭＡＸ＿ＰＣ×選択百分率」をセクタＳＥＣｉ内のセルに対して印加させる消去パルスの回数（以下、「決定値」と称する。）に決定する。決定値は、決定値記憶回路４３２に記憶されることとする。選択百分率は、半導体記憶装置２００の設計者、試験者によって決定される。選択百分率は、選択百分率記憶回路４４２に記憶されている。これにより、ＭＡＸ＿ＰＣに対してマージンを持たせることができる。
【００３３】
試験制御部４１４は、セクタＳＥＣｉ内のセルに対して、決定部４１５によって決定された回数になるまで消去パルスを印加部２０２によって印加させる。たとえば、セクタＳＥＣｉ内のセルに対してはすでにＭＡＸ＿ＰＣ回の消去パルスが印加されているため、試験制御部４１４は、セクタＳＥＣｉ内のセルに対して、決定値からＭＡＸ＿ＰＣを引いた回数の消去パルスを印加部２０２によって印加させる。
【００３４】
判定部４０２は、セクタＳＥＣｉ内のセルに対して決定部４１５によって決定された回数の消去パルスが印加部２０２によって印加された後に、セクタＳＥＣｉ内のセルの各々に記憶されたデータが消去されるか否かを判定する。判定部４０２は、試験制御部４１４による制御により消去パルスが印加される都度、セクタＳＥＣｉ内のセルの各々に記憶されたデータが消去されたか否かを判定してもよい。出力部４０３は、判定部４０２による判定結果を出力する。出力形式としては、たとえば、判定結果をＤＯ０−１５，ＤＯ  Ｐ／Ｆ端子から出力させてもよいし、テストモード／ＢＩＳＴ制御回路２０４内に記憶回路を設けて、判定結果を記憶させてもよい。冗長制御回路２０７は、判定結果に基づいて、冗長実施判定を行う。
【００３５】
図５は、消去パルスの回数の分布例を示す説明図である。各消去分布は、縦軸がメモリセル数であり、横軸が消去パルスの回数を示している。分布図５０１では、対角検証についての消去分布とセクタＳＥＣｉ全体についての消去分布とを示し、対角検証の結果から得られるＭＡＸ＿ＰＣと選択百分率に基づいて決定される消去パルスの回数についての期待値を示している。
【００３６】
分布図５０２は、対角検証についての消去分布とセクタＳＥＣｉ全体についての消去分布とを示している。分布図５０２は、「８／８でのＭＡＸ＿ＰＣ×選択百分率」と、「図５中、７／８でのＭＡＸ＿ＰＣ×選択百分率」と、を示している。
【００３７】
「８／８でのＭＡＸ＿ＰＣ×選択百分率」では、仕様を満たしていない可能性のあるセルを含んでしまう可能性があり、分布図５０２で示すように、セクタＳＥＣｉ全体の消去試験時にも仕様を満たしていない可能性のあるセルを良判定にしてしまう可能性がある。一方、「７／８でのＭＡＸ＿ＰＣ×選択百分率」では、仕様を満たしていない可能性のあるセルを含む可能性が低下するため、セクタＳＥＣｉ全体の消去試験時にも仕様を満たしていない可能性のあるセルを良判定にしてしまう可能性を低下させることができる。
【００３８】
図６は、実施例１にかかる半導体記憶装置２００の試験例を示すフローチャートである。半導体記憶装置２００は、対角検証処理を行い（ステップＳ６０１）、セクタ計数部４１２のカウント値をリセットする（ステップＳ６０２）。半導体記憶装置２００は、決定値＝ＭＡＸ＿ＰＣ×選択百分率を行い（ステップＳ６０３）、決定値のパルスをセクタＳＥＣｉ内のセルに印加する（ステップＳ６０４）。ここでは、ＭＡＸ＿ＰＣ回の消去パルスがすでに印加されているため、半導体記憶装置２００は、決定値からＭＡＸ＿ＰＣを引いた回数の消去パルスがセクタＳＥＣｉ内のセルに印加する。
【００３９】
半導体記憶装置２００は、良否判定を行い（ステップＳ６０５）、判定結果を出力する（ステップＳ６０６）。半導体記憶装置２００は、未処理のセクタがあるか否かを判断する（ステップＳ６０７）。未処理のセクタがある場合（ステップＳ６０７：Ｙｅｓ）、半導体記憶装置２００は、セクタ計数部４１２のカウント値をカウントアップし（ステップＳ６０８）、ステップＳ６０２へ戻る。
【００４０】
未処理のセクタがない場合（ステップＳ６０７：Ｎｏ）、半導体記憶装置２００は、判定結果に基づいて、冗長救済処理を行い（ステップＳ６０９）、一連の処理を終了する。
【００４１】
図７は、図６で示した対角検証処理（ステップＳ６０１）の詳細な説明を示すフローチャートである。半導体記憶装置２００は、セクタ計数部４１２のカウント値をリセットし（ステップＳ７０１）、判定数を取得する（ステップＳ７０２）。
【００４２】
半導体記憶装置２００は、パルス計数部４１１のカウント値をリセットし（ステップＳ７０３）、セクタ計数部４１２によって指定される対象セクタＳＥＣｉ内のセルに対して消去パルスを印加する（ステップＳ７０４）。半導体記憶装置２００は、パルス計数部４１１のカウント値をカウントアップする（ステップＳ７０５）。
【００４３】
半導体記憶装置２００は、対象セクタＳＥＣｉの対角セルのうち、消去に成功したセルの数が判定数以上であるか否かを判断する（ステップＳ７０６）。消去に成功したセルの数が判定数以上でない場合（ステップＳ７０６：Ｎｏ）、半導体記憶装置２００は、パルス計数部４１１のカウント値が許容値以上か否かを判断する（ステップＳ７０７）。許容値については、たとえば、半導体記憶装置２００に設計者が決定し、テストモード／ＢＩＳＴ制御回路２０４内に設けられた記憶回路に予め記憶される。
【００４４】
パルス計数部４１１のカウント値が許容値以上である場合（ステップＳ７０７：Ｙｅｓ）、半導体記憶装置２００は、不良判定に関する情報を出力する（ステップＳ７０８）。出力形式としては、たとえば、テストモード／ＢＩＳＴ制御回路２０４内に設けられた記憶回路に記憶させてもよい。パルス計数部４１１のカウント値が許容値以上でない場合（ステップＳ７０７：Ｎｏ）、ステップＳ７０４へ戻る。
【００４５】
消去に成功したセルの数が判定数以上である場合（ステップＳ７０６：Ｙｅｓ）、半導体記憶装置２００は、パルス計数部４１１のカウンタ値を対象セクタＳＥＣｉについてのＭＡＸ＿ＰＣへ格納する（ステップＳ７０９）。半導体記憶装置２００は、未処理のセクタＳＥＣｉがありかを判断する（ステップＳ７１０）。
【００４６】
未処理のセクタＳＥＣｉがある場合（ステップＳ７１０：Ｙｅｓ）、半導体記憶装置２００は、セクタ計数部４１２のカウント値をカウントアップし（ステップＳ７１１）、ステップＳ７０３へ戻る。未処理のセクタＳＥＣｉがない場合（ステップＳ７１０：Ｎｏ）、半導体記憶装置２００は、良判定に関する情報を出力し（ステップＳ７１２）、一連の処理を終了する。
【００４７】
（実施例２）
図８および図９は、実施例２にかかる不良セクタＳＥＣｉの検出例を示す説明図である。まず、実施例２では、半導体記憶装置２００は、特異的に消去が早いセルを除いて下限値（ＭＩＮ＿ＰＣ）を検出する。図８のＦ／Ｐの結果は図１で示した結果と同一である。
【００４８】
図８において、「期待値」とは、たとえば、半導体記憶装置２００の設計者によって各セルのデータが消去されるために少なくとも必要であると予測された消去パルスのカウント値である。「１／８」とは、一部のセルのうちのいずれか一つのセルが消去に成功した場合を示している。図２の例では、一部のセルのうちのいずれか一つのセルが消去に成功する場合におけるカウント値は、９２回である。したがって、期待値と「１／８」では、差がある。
【００４９】
図１で示すように、ＤＯ０からデータが出力されるセルについては、他のセルと比較して、データの消去にかかる消去パルスの回数が特異的に少ない。このようなセルは、将来的に書き込みや消去の特性が他のセルと比較して悪化する可能性がある。
【００５０】
そこで、実施例２における半導体記憶装置２００は、セクタＳＥＣｉ内の一部のセルの中で消去パルスによってデータの消去に成功したセルの数が、実施例１にかかる判定数（以下「第１判定数」と称する。）よりも少ない第２判定数以上であるか否かを、消去パルスが印加される都度判断する。半導体記憶装置２００は、セクタＳＥＣｉ内の一部のセルの中で消去パルスによってデータの消去に成功したセルの数が、第２判定数以上であると最初に判断された場合における消去パルスのカウント値をＭＩＮ＿ＰＣ記憶回路へＭＩＮ＿ＰＣとして記憶する。
【００５１】
たとえば、図８の例では、第２判定数が２である。「２／８」とは、実施例２における一部のセルのうち、消去に成功したセルの数が第２判定数以上である場合を示している。図８の例では、２以上のセルがデータの消去に成功すると最初に判断される場合におけるカウント値は、９８回である。半導体記憶装置２００は、実施例１で示したようにＭＡＸ＿ＰＣを決定する。
【００５２】
そして、図９の分布図９００で示すように、半導体記憶装置２００は、ＭＡＸ＿ＰＣとＭＩＮ＿ＰＣとの差分値が第３判定数以上であるか否かを判断する。半導体記憶装置２００は、ＭＡＸ＿ＰＣとＭＩＮ＿ＰＣとの差分値が第３判定数以上である場合、セクタＳＥＣｉが不良であると判断する。これにより、半導体記憶装置２００は、将来的に書き換えや消去の特性悪化が他のセクタよりも早いであろうと推測されるセクタＳＥＣｉをセクタＳＥＣｉ内のセルに対する消去試験を行わなくても検出することができる。したがって、半導体記憶装置２００は、試験の高速化を行うことができる。
【００５３】
図１０および図１１は、セクタＳＥＣｉ内のセルを試験する場合における消去パルスの回数の決定例を示す説明図である。図１０では、実施例１で説明したように、セクタＳＥＣｉ内のセルを試験する場合における消去パルスの回数は、ＭＡＸ＿ＰＣに対して選択百分率を乗算した例を示している。たとえば、分布図１００１と分布図１００２で示す二つの分布では、分布の幅がいずれも２０であり、同一である。選択百分率が１２０［％］であれば、分布図１００１で示すＭＡＸ＿ＰＣが「１００」の場合では、セクタＳＥＣｉ内のセルを試験する場合における消去パルスの回数（以下、「決定値」と称する。）は、「１２０」になる。分布図１００２で示すＭＡＸ＿ＰＣが「１５０」の場合では、決定値は、「１８０」になる。いずれも分布の中心とＭＡＸ＿ＰＣとの差が「１０」であるにも関わらず、決定値は分布の中心からずれてしまう。
【００５４】
そこで、実施例２では、図１０に示すように、半導体記憶装置２００は、ＭＡＸ＿ＰＣとＭＩＮ＿ＰＣとの平均値を算出することにより、分布中心を特定する。半導体記憶装置２００は、分布中心と、ＭＡＸ＿ＰＣとＭＩＮ＿ＰＣとの差分値の半分の値と、に基づいて、セクタＳＥＣｉ内のセルに対して印加させる消去パルスの回数を決定する。具体的には、たとえば、半導体記憶装置２００は、「差分値＝ＭＡＸ＿ＰＣ−ＭＩＮ#ＰＣ」を行い、「平均値＝ＭＡＸ＿ＰＣ−差分値／２」を行う。ここで、平均値が分布中心である。
【００５５】
半導体記憶装置２００は、「補正値＝差分値／２×選択百分率」を行う。半導体記憶装置２００は、「決定値＝平均値＋補正値」とする。分布図１００１の例では、差分値／２＝（１００−８０）／２＝１０であり、分布中心は「９０」である。分布図１００２の例では、差分値／２＝（１５０−１３０）／２＝１０であり、分布中心は「１４０」である。選択百分率が３００［％］であれば、分布図１００１の例では、決定値が「１２０」であり、分布図１００２の例では、決定値が「１７０」である。
【００５６】
分布図１１０１では、ＭＩＮ＿ＰＣが「９０」であり、ＭＡＸ＿ＰＣが「１００」の場合における分布を示している。分布図１１０２では、ＭＩＮ＿ＰＣが「８０」であり、ＭＡＸ＿ＰＣが「１００」の場合における分布を示している。この分布例では、ＭＡＸ＿ＰＣが同じで分布中心が異なる場合を表している。分布図１１０１の例では、差分値／２＝（１００−９０）／２＝５であり、分布中心は「９５」である。分布図１１０２の例では、差分値／２＝（１００−８０）／２＝１０であり、分布中心は「９０」である。選択百分率が３００［％］であれば、分布図１１０１の例では、決定値が「１１０」であり、分布図１１０２の例では、決定値が「１２０」である。
【００５７】
たとえば、二つのセクタにおいて、ＭＡＸ＿ＰＣが同一であっても、消去パルスの回数と該回数によって消去が成功したセル数との分布が異なる場合がある。実施例２によれば、それぞれの分布に応じた消去パルスの回数が各セクタ内のセルの消去試験における消去パルスの回数に決定される。したがって、試験装置によれば、良／不良判定の精度を向上させることができる。
【００５８】
図１２は、実施例２にかかるテストモード／ＢＩＳＴ制御回路２０４および出力データ判定回路２０６の詳細例を示す説明図である。出力データ判定回路２０６は、判断部４０１と、判定部４０２と、出力部４０３と、下限判断部４０４と、を有している。テストモード／ＢＩＳＴ制御回路２０４および出力データ判定回路２０６は、パルス計数部４１１と、セクタ計数部４１２と、差分判断部４１６と、対角検証制御部４１３と、決定部４１５と、試験制御部４１４と、を有している。
【００５９】
判断部４０１と、判定部４０２と、パルス計数部４１１と、セクタ計数部４１２と、対角検証制御部４１３と、試験制御部４１４と、については、実施例１で説明した処理と同一であるため、詳細な説明を省略する。
【００６０】
下限判断部４０４は、消去に成功したセルの数が、第１判定数よりも小さい第２判定数以上であるか否かを、印加部２０２によって消去パルスが印加される都度判断する。たとえば、第２判定数は、一部のセルの数より１少ない数であってもよい。または、たとえば、第１判定数は、一部のセルの数より少なく、かつ一部のセルの数の半数以上とし、第２判定数は、２以上であり、かつ一部のセルの数の半数未満としてもよい。たとえば、第２判定数は、第２判定数記憶回路４３３に記憶されている。具体的には、下限判断部４０４は、消去に成功したセルの数が第２判定数以上であると最初に判断された場合、パルス計数部４１１によるカウント値をＭＩＮ＿ＰＣ記憶回路４４５へＭＩＮ＿ＰＣとして記憶させる。
【００６１】
差分判断部４１６は、第１回数（ＭＡＸ＿ＰＣ）と、下限判断部４０４によって第２判定数以上であると最初に判断された場合におけるパルス計数部４１１によって計数された第２回数（ＭＩＮ＿ＰＣ）と、の差分値が、第３判定数以上であるか否かを判断する。第３判定数は、半導体記憶装置２００の設計者によって設定される値である。たとえば、第３判定数は、第３判定数記憶回路４４３に記憶されている。
【００６２】
不良情報出力部４１７は、差分判断部４１６によって差分値が第３判定数以上であると判断された場合、セクタＳＥＣｉが不良であることを示す情報を出力する。出力形式としては、たとえば、良／不良判定記憶回路４４４に不良であることを示す情報を記憶させてもよい。
【００６３】
算出部４１８は、ＭＡＸ＿ＰＣと、ＭＩＮ＿ＰＣと、の平均値を算出する。具体的には、たとえば、算出部４１８は、「差分値＝ＭＡＸ＿ＰＣ−ＭＩＮ#ＰＣ」を行い、「平均値＝ＭＡＸ＿ＰＣ−差分値／２」を行う。算出方法は、種々変更可能である。上述したように、平均値は、分布中心である。
【００６４】
決定部４１５は、算出部４１８によって算出された平均値と、ＭＡＸ＿ＰＣとＭＩＮ#ＰＣとの差分値の半分の値と、に基づいて、セクタＳＥＣｉ内のセルに対して印加させる消去パルスの回数を決定する。ＭＡＸ＿ＰＣとＭＩＮ#ＰＣとの差分値の半分の値は、分布の幅の半分である。
【００６５】
また、ＭＩＮ＿ＰＣが決定されたら、ＭＩＮ＿ＰＣについてのセクタ全体の消去試験が行われてもよい。たとえば、ＭＩＮ＿ＰＣの消去パルスが印加されるよりも前に消去に成功したセルは不良であると判定され、ＭＩＮ＿ＰＣの消去パルスが印加後に消去に成功したセルは良であると判定される。これにより、将来的に書き込みや消去の特性悪化が他のセルよりも早い可能性があるセルが不良に判定される。したがって、良／不良判定の精度を向上させることができる。この場合、一旦、ＭＩＮ＿ＰＣが決定後にリフレッシュ動作を行ってから、セクタ全体の消去試験が行われる。
【００６６】
図１３は、実施例２にかかる半導体記憶装置２００の試験例を示すフローチャートである。半導体記憶装置２００は、対角検証処理を行い（ステップＳ１３０１）、セクタ計数部４１２のカウント値をリセットし（ステップＳ１３０２）、差分値＝ＭＡＸ＿ＰＣ−ＭＩＮ＿ＰＣとする（ステップＳ１３０３）。
【００６７】
半導体記憶装置２００は、平均値＝ＭＡＸ＿ＰＣ−差分値／２とし（ステップＳ１３０４）、補正値＝差分値／２×選択百分率とする（ステップＳ１３０５）。半導体記憶装置２００は、決定値＝（平均値＋補正値）とし（ステップＳ１３０６）、決定値のパルスをセクタＳＥＣｉ内のセルに印加する（ステップＳ１３０７）。半導体記憶装置２００は、良否判定し（ステップＳ１３０８）、判定結果を出力する（ステップＳ１３０９）。
【００６８】
半導体記憶装置２００は、未処理のセクタＳＥＣｉがあるか否かをセクタ計数部４１２のカウント値に基づいて判断する（ステップＳ１３１０）。未処理のセクタＳＥＣｉがある場合（ステップＳ１３１０：Ｙｅｓ）、半導体記憶装置２００は、セクタ計数部４１２のカウント値をカウントアップする（ステップＳ１３１１）。未処理のセクタＳＥＣｉがない場合（ステップＳ１３１０：Ｎｏ）、半導体記憶装置２００は、冗長救済処理を行い（ステップＳ１３１２）、一連の処理を終了する。
【００６９】
図１４および図１５は、図１３で示した対角検証処理（ステップＳ１３０１）の詳細な説明を示すフローチャートである。半導体記憶装置２００は、セクタ計数部４１２のカウント値をリセットし（ステップＳ１４０１）、第１判定数と、第２判定数と、第３判定数とを取得する（ステップＳ１４０２）。半導体記憶装置２００は、パルス計数部４１１のカウント値をリセットし（ステップＳ１４０３）、セクタ計数部４１２によって指定される対象セクタＳＥＣｉのセルに対して消去パルスを印加する（ステップＳ１４０４）。
【００７０】
半導体記憶装置２００は、パルス計数部４１１のカウント値をカウントアップし（ステップＳ１４０５）、対象セクタＳＥＣｉについてのＭＩＮ＿ＰＣを設定済みか否か判断する（ステップＳ１４０６）。対象セクタＳＥＣｉについてのＭＩＮ＿ＰＣが設定済みでない場合（ステップＳ１４０６：Ｎｏ）、半導体記憶装置２００は、消去に成功したセルの数が第２判定数以上か否かを判断する（ステップＳ１４０７）。
【００７１】
消去に成功したセルの数が第２判定数以上である場合（ステップＳ１４０７：Ｙｅｓ）、半導体記憶装置２００は、パルス計数部４１１のカウント値を対象セクタＳＥＣｉについてのＭＩＮ＿ＰＣへ格納し（ステップＳ１４０８）、ステップＳ１４０４へ戻る。
【００７２】
消去に成功したセルの数が第２判定数以上でない場合（ステップＳ１４０７：Ｎｏ）、半導体記憶装置２００は、パルス計数部４１１のカウント値が許容値以上か否かを判断する（ステップＳ１４０９）。パルス計数部４１１のカウント値が許容値以上である場合（ステップＳ１４０９：Ｙｅｓ）、半導体記憶装置２００は、不良判定に関する情報を出力し（ステップＳ１４１０）、一連の処理を終了する。パルス計数部４１１のカウント値が許容値以上でない場合（ステップＳ１４０９：Ｎｏ）、半導体記憶装置２００は、ステップＳ１４０４へ戻る。
【００７３】
対象セクタＳＥＣｉについてのＭＩＮ＿ＰＣが設定済みである場合（ステップＳ１４０６：Ｙｅｓ）、半導体記憶装置２００は、消去に成功したセルの数が第１判定数以上であるか否かを判断する（ステップＳ１４１１）。消去に成功したセルの数が第１判定数以上でない場合（ステップＳ１４１１：Ｎｏ）、ステップＳ１４０９へ戻る。
【００７４】
消去に成功したセルの数が第１判定数以上である場合（ステップＳ１４１１：Ｙｅｓ）、半導体記憶装置２００は、パルス計数部４１１のカウント値を対象セクタＳＥＣｉについてのＭＡＸ＿ＰＣへ格納する（ステップＳ１４１２）。半導体記憶装置２００は、差分値＝ＭＡＸ＿ＰＣ−ＭＩＮ＿ＰＣとし（ステップＳ１４１３）、差分値が第３判定数以上か否かを判断する（ステップＳ１４１４）。
【００７５】
差分値が第３判定数以上でない場合（ステップＳ１４１４：Ｎｏ）、半導体記憶装置２００は、未処理のセクタＳＥＣｉがあるかをセクタ計数部４１２のカウント値に基づいて判断する（ステップＳ１４１５）。未処理のセクタＳＥＣｉがある場合（ステップＳ１４１５：Ｙｅｓ）、半導体記憶装置２００は、セクタ計数部４１２のカウント値をカウントアップし（ステップＳ１４１６）、ステップＳ１４０３へ移行する。未処理のセクタＳＥＣｉがない場合（ステップＳ１４１５：Ｎｏ）、半導体記憶装置２００は、良判定に関する情報を出力し（ステップＳ１４１７）、一連の処理を終了する。
【００７６】
ステップＳ１４１４において、差分値が第３判定数以上である場合（ステップＳ１４１４：Ｙｅｓ）、半導体記憶装置２００は、不良判定に関する情報を出力し（ステップＳ１４１８）、一連の処理を終了する。
【００７７】
実施例１および２では、試験装置は、半導体記憶装置が有している例について説明したが、これに限らず、半導体記憶装置と異なる装置であってもよい。
【００７８】
以上説明したように、実施例１にかかる試験装置は、データ消去試験において、セル内の一部のセルの中でデータ消去に成功したセル数が一部のセル数より少ない判定数以上である場合における消去パルスの回数を特定する。試験装置は、特定された消去パルスの回数により、セクタ内のセルの消去試験における良否判定を行う消去パルスの回数を決定する。これにより、一部セル中の特異的に消去しにくいセルによって、セクタ内のセルの消去試験の消去パルスの回数が過多になるのを回避することができる。したがって、試験装置によれば、良／不良判定の精度を向上させることができる。
【００７９】
以上説明したように、実施例２にかかる試験装置は、セル内の一部のセルの中でデータ消去に成功したセル数が第１判定数より少ない第２判定数以上であると最初に判断された場合における消去パルスの回数（第２回数）を検出する。試験装置は、データ消去に成功したセル数が第１判定数以上の場合における消去パルスの回数（第１回数）と、第２回数と、の差分値が第３判定数以上である場合、不良であることを示す情報を出力する。これにより、将来的に消去の特性の悪化が他のセクタと比較して発生しやすいと推測されるセクタを、セクタ内のセルを試験せずに、不良判定にすることができる。したがって、試験装置によれば、試験時間を短縮させることができる。
【００８０】
また、実施例２にかかる試験装置は、第１回数と第２回数との差分値の半分の値と、第１回数と第２回数との平均値と、に基づいて、セクタ内セルの消去試験における良否判定を行う消去パルスの回数を決定する。これにより、二つのセクタにおいて、第１回数が同一であっても、消去パルスの回数と該回数によって消去が成功したセル数との分布が異なっていれば、それぞれの分布に応じた消去パルスの回数が決定される。したがって、試験装置によれば、良／不良判定の精度を向上させることができる。
【００８１】
また、一部のセルの中に、特異的なセルが多く含まれる可能性は低いため、第１判定数は、一部のセルの数よりも１少ない数とする。これにより、試験装置は、一部のセルの大部分が消去に成功した場合のパルス回数によって、セクタ内のセルの消去試験のパルス回数を決定することができる。特異的でないセルに記憶されたデータが消去される消去パルスの回数ついては、可能な限り、セクタ全体の消去試験における良否判定を行う基準値に反映されるようにすることができる。
【００８２】
また、第１判定数は、一部のセルの数より少なく、かつ一部のセルの数の半数以上とし、第２判定数は、２以上であり、かつ一部のセルの数の半数未満とする。これにより、試験装置は、一部のセルの大部分が消去に成功した場合のパルス回数によって、セクタ内のセルの消去試験のパルス回数を決定することができる。さらに、第１判定数と第２判定数とが消去パルスの回数とセル数との分布において分散されるように設定される。したがって、セクタ全体の消去試験における良否判定を行う基準値が、消去が早いセルの消去パルスの回数に決定されることを防止することができる。
【００８３】
上述した実施の形態に関し、さらに以下の付記を開示する。
【００８４】
（付記１）記憶領域が有するセクタ内のセルに対して、前記セクタ内のセルの各々に記憶されたデータを消去する消去パルスを印加する印加部と、
前記印加部によって前記消去パルスが前記セクタ内のセルに対して印加される回数を計数する計数部と、
前記セクタ内の一部のセルの中で、前記消去パルスによるデータの消去に成功したセルの数が、前記一部のセルの数より少ない判定数以上であるか否かを、前記印加部によって前記消去パルスが印加される都度判断する判断部と、
前記判断部によって前記消去に成功したセルの数が前記判定数以上でないと判断された場合、前記印加部に、前記セクタ内のセルに対して前記消去パルスを印加させる制御部と、
前記判断部によって前記消去に成功したセルの数が前記判定数以上であると判断された場合、前記セクタ内のセルに対して印加させる消去パルスの回数を、前記計数部によって計数された回数に基づいて決定する決定部と、
前記セクタ内のセルに対して、前記決定部によって決定された回数の消去パルスが印加された後に、前記セクタ内のセルの各々に記憶されたデータが消去されるか否かを判定する判定部と、
前記判定部による判定結果を出力する出力部と、
を有することを特徴とする試験装置。
【００８５】
（付記２）前記消去に成功したセルの数が、前記判定数（以下、「第１判定数」と称する）よりも小さい第２判定数以上であるか否かを、前記印加部によって前記消去パルスが印加される都度判断する下限判断部と、
前記消去に成功したセルの数が前記第１判定数以上であると判断された場合における前記計数部によって計数された第１回数と、前記下限判断部によって前記第２判定数以上であると最初に判断された場合における前記計数部によって計数された第２回数と、の差分値が、第３判定数以上であるか否かを判断する差分判断部と、
前記差分判断部によって前記差分値が第３判定数以上であると判断された場合、前記セクタが不良であることを示す情報を出力する不良情報出力部と、
を有することを特徴とする付記１に記載の試験装置。
【００８６】
（付記３）前記消去に成功したセルの数が、前記判定数（以下、「第１判定数」と称する）よりも小さい第２判定数以上であるか否かを、前記印加部によって前記消去パルスが印加される都度判断する下限判断部と、
前記消去に成功したセルの数が前記第１判定数以上であると判断された場合における前記計数部によって計数された第１回数と、前記下限判断部によって前記第２判定数以上であると最初に判断された場合における前記計数部によって計数された第２回数と、の平均値を算出する算出部と、
を有し、
前記決定部は、
前記算出部によって算出された平均値と、前記第１回数と第２回数との差分値の半分の値と、前記セクタ内のセルに対して印加させる消去パルスの回数を決定し、
前記判定部は、
前記セクタ内のセルに対して、前記決定部によって決定された回数の消去パルスが印加された後に、前記セクタ内のセルの各々に記憶されたデータが消去されるか否かを判定することを特徴とする付記１または２に記載の試験装置。
【００８７】
（付記４）前記判定数は、前記一部のセルの数より１少ない数であることを特徴とする付記１〜３のいずれか一つに記載の試験装置。
【００８８】
（付記５）前記第１判定数は、前記一部のセルの数より少なく、かつ前記一部のセルの数の半数以上であり、
前記第２判定数は、２以上であり、かつ前記一部のセルの数の半数未満であることを特徴とする付記２または３に記載の試験装置。
【００８９】
（付記６）記憶領域と、
前記記憶領域が有するセクタ内のセルに対して、前記セクタ内のセルの各々に記憶されたデータを消去する消去パルスを印加する印加部と、
前記印加部によって前記消去パルスが前記セクタ内のセルに対して印加される回数を計数する計数部と、
前記セクタ内の一部のセルの中で、前記消去パルスによるデータの消去に成功したセルの数が、前記一部のセルの数より少ない判定数以上であるか否かを、前記印加部によって前記消去パルスが印加される都度判断する判断部と、
前記判断部によって前記消去に成功したセルの数が前記判定数以上でないと判断された場合、前記印加部に、前記セクタ内のセルに対して前記消去パルスを印加させる制御部と、
前記判断部によって前記消去に成功したセルの数が前記判定数以上であると判断された場合、前記セクタ内のセルに対して印加させる消去パルスの回数を、前記計数部によって計数された回数に基づいて決定する決定部と、
前記セクタ内のセルに対して、前記決定部によって決定された回数の消去パルスが印加された後に、前記セクタ内のセルの各々に記憶されたデータが消去されるか否かを判定する判定部と、
前記判定部による判定結果を出力する出力部と、
を有することを特徴とする半導体記憶装置。
【００９０】
（付記７）記憶領域を試験する試験装置が、
前記記憶領域が有するセクタ内のセルに対して、前記セクタ内のセルの各々に記憶されたデータを消去する消去パルスを印加し、
前記消去パルスが前記セクタ内のセルに対して印加される回数を計数し、
前記セクタ内の一部のセルの中で、前記消去パルスによるデータの消去に成功したセルの数が、前記一部のセルの数より少ない判定数以上であるか否かを、前記消去パルスが印加される都度判断し、
前記消去に成功したセルの数が前記判定数以上でないと判断された場合、前記セクタ内のセルに対して前記消去パルスを印加させる制御を行い、
前記消去に成功したセルの数が前記判定数以上であると判断された場合、前記セクタ内のセルに対して印加させる消去パルスの回数を、計数された回数に基づいて決定し、
前記セクタ内のセルに対して、決定された回数の消去パルスが印加された後に、前記セクタ内のセルの各々に記憶されたデータが消去されるか否かを判定し、
判定結果を出力する、
ことを特徴とする試験方法。
【符号の説明】
【００９１】
２００  半導体記憶装置
２０１  メモリコア
２０２  印加部
２０４  テストモード／ＢＩＳＴ制御回路
２０６  出力データ判定回路
４０１  判断部
４０２  判定部
４０３  出力部
４０４  下限判断部
４１１  パルス計数部
４１３  対角検証制御部
４１５  決定部
４１６  差分判断部
４１７  不良情報出力部
４１８  算出部
ＳＥＣｉ  セクタ
【図１】
2013206526.tif 000003
【図２】
2013206526.tif 000004
【図３】
2013206526.tif 000005
【図４】
2013206526.tif 000006
【図５】
2013206526.tif 000007
【図６】
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【図７】
2013206526.tif 000009
【図８】
2013206526.tif 000010
【図９】
2013206526.tif 000011
【図１０】
2013206526.tif 000012
【図１１】
2013206526.tif 000013
【図１２】
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【図１３】
2013206526.tif 000015
【図１４】
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【図１５】
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