(57)【要約】【課題】低電圧でデータ書き込み、データ消去が可能な不揮発性１Ｔメモリを構成する。【解決手段】半導体基板１上に形成されたフィン３と、フィン３に応力を印加するピエゾ素子５と、フィン３およびピエゾ素子５に電圧を印加するゲート電極Ｇと、フィン３に形成されるチャネル領域を挟み込むようにしてフィン３に形成されたソース層Ｓおよびドレイン層Ｄとを備える【選択図】      図１
2013179235.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたフィンと、
前記フィンに応力を印加するピエゾ素子と、
前記フィンの側面および前記ピエゾ素子に電圧を印加するゲート電極と、
前記フィンの側面に形成されるチャネル領域を挟み込むようにして前記フィンに形成されたソース／ドレイン層とを備え、
前記チャネル領域が形成される前記フィンの面方位が（１１０）面であり、
前記ピエゾ素子は前記フィンの上面と前記ゲート電極との間に配置され、
前記フィンから前記ゲート電極への方向の前記ピエゾ素子の残留分極と、前記ゲート電極から前記フィンへの方向の前記ピエゾ素子の残留分極とは大きさが互いに異なっており、
前記ピエゾ素子にかかる電圧と分極の関係を示すヒステリシスカーブにおいて、ヒステリシスカーブの折り返し点まで前記電圧を正側にスイープすることでデータ‘１’が書き込まれ、前記ヒステリシスカーブのもう一つの折り返し点まで前記電圧を負側にスイープすることでデータ‘０’が書き込まれ、前記データ‘１’が書き込まれた時よりも低い値に前記電圧を設定することで読み出しが行われることを特徴とする半導体装置。
【請求項２】
半導体基板上に形成されたフィンと、
前記フィンに応力を印加するピエゾ素子と、
前記フィンおよび前記ピエゾ素子に電圧を印加するゲート電極と、
前記フィンに形成されるチャネル領域を挟み込むようにして前記フィンに形成されたソース／ドレイン層とを備えることを特徴とする半導体装置。
【請求項３】
前記ピエゾ素子は前記フィンの上面と前記ゲート電極との間に配置されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記フィンから前記ゲート電極への方向の前記ピエゾ素子の残留分極と、前記ゲート電極から前記フィンへの方向の前記ピエゾ素子の残留分極とは互いに大きさが異なっていることを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
前記フィンに電圧を印加するゲート電極と、前記ピエゾ素子に電圧を印加するゲート電極とが互いに電気的に分離されていることを特徴とする請求項２から４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は半導体装置に関する。
【背景技術】
【０００２】
ＦＢＣ（Ｆｌｏａｔｉｎｇ  Ｂｏｄｙ  Ｃｅｌｌ）、ＴＲＡＭ（Ｔｈｙｒｉｓｔｏｒ  ＲＡＭ）などの１個のトランジスタでメモリ素子を構成する１Ｔ（Ｔｒａｎｓｉｓｔｏｒ）メモリが提案されているが、そのほとんどが１Ｔ／１Ｃ  ＤＲＡＭを１Ｔ  ＤＲＡＭに置き換えることを目指した揮発性メモリである。また、チャージトラップ膜としてＯＮＯ膜を利用したＳＯＮＯＳ型の不揮発性１Ｔメモリも提案されているが、データ書き込みやデータ消去に必要な電圧が１０Ｖ以上であり、消費電力やデバイスの信頼性の観点で問題があり、低電圧で動作可能な不揮発性メモリが求められている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平３−４６２６２号公報
【非特許文献】
【０００４】
【非特許文献１】Ｎ．Ｃｏｌｌａｅｒｔ  ｅｔ  ａｌ．  ”Ａ  ｌｏｗ−ｖｏｌｔａｇｅ  ｂｉａｓｉｎｇ  ｓｃｈｅｍｅ  ｆｏｒ  ａｇｇｒｅｓｓｉｖｅｌｙ  ｓｃａｌｅｄ  ｂｕｌｋ  ＦｉｎＦＥＴ  １Ｔ−ＤＲＡＭ  ｆｅａｔｕｒｉｎｇ  １０ｓ  ｒｅｔｅｎｔｉｏｎ  ａｔ  ８０℃”，  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ，  １６１−１６２，  ２０１０．
【非特許文献２】Ｓｕｎｇ−Ｊｉｎ  Ｃｈｏｉ  ｅｔ  ａｌ．  ”Ａ  Ｎｏｖｅｌ  Ｊｕｎｃｔｉｏｎｌｅｓｓ  Ａｌｌ−Ａｒｏｕｎｄ−Ｇａｔｅ  ＳＯＮＯＳ  Ｄｅｖｉｃｅ  ｗｉｔｈ  ａ  Ｑｕａｎｔｕｍ  Ｎａｎｏｗｉｒｅ  ｏｎ  ａ  Ｂｕｌｋ  Ｓｕｂｓｔｒａｔｅ  ｆｏｒ  ３Ｄ  Ｓｔａｃｋ  ＮＡＮＤ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ”，  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ，  ７４−７５，  ２０１１．
【非特許文献３】Ｊａｃｋ  Ｔ．  Ｋａｖａｌｉｅｒｏｓ  “Ｎｏｖｅｌ  Ｄｅｖｉｃｅ  Ａｒｃｈｉｔｅｃｔｕｒｅｓ  ａｎｄ  Ｍａｔｅｒｉａｌ  Ｉｎｎｏｖａｔｉｏｎｓ”，  ＶＬＳＩ  Ｓｙｍｐｏｓｉｕｍ  ２００８  Ｔｅｃｈｎｏｌｏｇｙ  Ｓｈｏｒｔ  Ｃｏｕｒｃｅ，  ｐ．４３
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一つの実施形態の目的は、データ書き込みやデータ消去を低電圧で行うことが可能な不揮発性１Ｔメモリを構成することが可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置によれば、フィンと、ゲート電極と、ゲート絶縁膜と、ソース／ドレイン層と、ピエゾ素子と、が設けられている。フィンは、半導体基板上に形成されている。ピエゾ素子は、前記フィン上に形成されている。ゲート電極は、前記フィン表面に形成された前記ゲート絶縁膜および前記ピエゾ素子を介して、フィンを覆うように形成されている。ゲート電極は前記ピエゾ素子に電圧を印加することで前記フィンに応力を印加するとともに、前記フィンからなるフィン型電界効果トランジスタのチャネル電位を変えることで、ドレイン電流を調節することができる。
【図面の簡単な説明】
【０００７】
【図１】図１（ａ）は、第１実施形態に係る半導体装置の概略構成を示す斜視図、図１（ｂ）は、図１（ａ）のＡ−Ａ線で切断した断面図、図１（ｃ）は、図１（ｂ）の構成におけるフィン内部の応力発生方法を示す断面図である。
【図２】図２は、図１（ａ）のフィン側面における応力と移動度の変化率との関係を示す図である。
【図３】図３は、ピエゾ素子にインプリント処理（後述）を行う前のゲート電圧とピエゾ素子の分極状態との関係を示す図である。
【図４】図４は、ピエゾ素子にインプリント処理を行った後のゲート電圧とピエゾ素子の分極状態との関係を示す図である。
【図５】図５（ａ）は、データ‘１’のライト、ホールド及びリード時のゲート電圧およびドレイン電圧の波形を示すタイミングチャート、図５（ｂ）は、データ‘０’のライト、ホールド及びリード時のゲート電圧とドレイン電圧の波形を示すタイミングチャートである。なお、図５にはソース電圧の波形がないが、本半導体装置の動作時はソースは接地（０Ｖを印加）されており、以下ではソース電圧についての記載は省略する。
【図６】図６（ａ）は、第２実施形態に係る半導体装置の概略構成を示す斜視図、図６（ｂ）は、図６（ａ）のＡ−Ａ線で切断した断面図である。
【図７】図７（ａ）は、第３実施形態に係る半導体装置の概略構成を示す断面図、図７（ｂ）は、ゲート電圧印加時のピエゾ素子の分極状態を示す断面図、図７（ｃ）は、ゲート電圧印加時の半導体層の応力発生態を示す断面図である。
【発明を実施するための形態】
【０００８】
以下、実施形態に係る半導体装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００９】
（第１実施形態）
図１（ａ）は、第１実施形態に係る半導体装置の概略構成を示す斜視図、図１（ｂ）は、図１（ａ）のＡ−Ａ線で切断した断面図、図１（ｃ）は、図１（ｂ）の構成におけるフィン内部の応力発生方法を示す断面図である。
図１（ａ）および図１（ｂ）において、半導体基板１にはフィン３が形成されている。なお、半導体基板１の材料は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＩｎＧａＡｓ、ＧａＮ、ＳｉＣなどから選択することができる。また、半導体基板１およびフィン３の導電型はＰ型に設定することができる。このＰ型不純物としては、例えば、Ｂを用いることができる。
【００１０】
そして、半導体基板１上にはフィン３間が埋め込まれるように埋め込み絶縁層２が形成されている。埋め込み絶縁層２は素子分離層（ＳＴＩ：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）としての機能を有する。なお、埋め込み絶縁層２の高さは、フィン３の上部が突出するように設定することができる。また、埋め込み絶縁層２の材料は、例えば、シリコン酸化膜を用いることができる。また、フィン３上には、フィン３に応力を印加するピエゾ素子５が設けられている。ピエゾ素子５の材料は、例えば、チタン酸バリウムなどの圧電セラミックスを用いることができる。
【００１１】
そして、埋め込み絶縁層２上には、フィン３の側面およびピエゾ素子５に電圧を印加するゲート電極Ｇが設けられている。このゲート電極Ｇは、ゲート絶縁膜４およびピエゾ素子５を介してフィン３を覆うように形成されている。なお、ゲート絶縁膜４の材料は、例えば、シリコン酸化膜を用いることができる。ゲート電極Ｇの材料は、例えば、多結晶シリコン膜を用いることができる。あるいは、ゲート電極Ｇの材料は、チタンナイトライド、タンタルカーボン、ランタン系材料、アルミ系材料、マグネシウム系材料などの金属化合物を単体としてまたは組み合わせて用いるようにしてもよい。
【００１２】
そして、フィン３のＳＴＩ上端部の高さ近傍から根元との間には不純物拡散層６が形成されている。なお、不純物拡散層６の導電型はＰ型に設定することができる。また、不純物拡散層６の不純物としては、例えば、ＢまたはＩｎを用いることができる。この不純物拡散層６の不純物濃度はフィン３の不純物濃度より大きくなるように設定され、この不純物層６により、ゲート電極Ｇより下側のフィン３のボトム領域を流れるソース／ドレイン間のリーク電流を抑制できる。なお、不純物拡散層６は、フィン３のＳＴＩ上端部よりも上に広がってフィンチャネルの不純物濃度を上げないよう配置することが好ましい。
【００１３】
また、フィン３には、ゲート電極Ｇとフィン３の重なった領域に形成されたチャネルの両側にドレイン層Ｄおよびソース層Ｓが形成されている。なお、ドレイン層Ｄおよびソース層Ｓの導電型はＮ型に設定することができる。このＮ型不純物としては、例えば、ＰまたはＡｓを用いることができる。
【００１４】
なお、フィンのボディー部の電位を制御できるようにするために、チャネル不純物濃度をやや高くして、部分空乏化したフィン型電界効果トランジスタを形成してもよい。また、ピエゾ素子５はフィン３と自己整合的に形成されることが好ましい。フィン３上に形成されたピエゾ素子５はゲート電極５とフィン３の重なった領域からはみ出して、ソース層およびドレイン層Ｄ側に延びていてもよい。また、チャネルが形成されるフィンの側面の面方位は（１１０）面であることが好ましい。
【００１５】
そして、図１（ｃ）において、半導体基板１が接地された状態でゲート電圧ＶＧがゲート電極Ｇに印加されると、ピエゾ素子５の上下方向に電圧がかかる。これによりピエゾ素子５がフィン３の高さ方向に膨張して歪み、フィン３に対して高さ方向に圧縮応力ＦＣがかかる。この結果、フィン３の側面チャネルの電子移動度が変化し、フィン型電界効果型トランジスタのオン電流が変化する。したがってこのオン電流変化または抵抗変化を利用することで、抵抗変化型メモリとして用いることができる。
【００１６】
ここで、フィン３とピエゾ素子５を一括で加工して、フィン３上にピエゾ素子５を自己整合的に形成することにより、ピエゾ素子５の形成に必要な工程数の増大を最小限に抑制するとともに、ピエゾ素子５が備わることによるフィン型電界効果トランジスタのフットプリントの増加を抑制することができる。
【００１７】
また、ピエゾ素子５に跨るようにしてフィン３の両側にゲート電極Ｇを配置することにより、ゲート電極Ｇに電圧を印加することでメモリのデータ書き込み／消去／読み出しを行うことができ、ピエゾ素子５を駆動するための専用回路を不要とすることができる。
【００１８】
図２は、図１（ａ）のフィン側面における応力と移動度の変化率との関係を示す図である。この例では、側面チャネルの面方位が（１１０）であるＮチャネルフィン型電界効果トランジスタに対して３つの方向（Ｘ、Ｙ、Ｚ）から別々に応力ＳＸＸ、ＳＹＹ、ＳＺＺ（圧縮（符号がマイナス）・伸張（符号がプラス））を加えた時のチャネル中の電子移動度の変化率を示した。
図２において、フィンの高さ方向（Ｙ方向）の応力ＳＹＹが電子移動度の変化に対する感度が最も大きいことがわかる。このため、この（１１０）面がチャネル面であるＮチャネルフィン型電界効果トランジスタのＹ方向の応力ＳＹＹによる電子移動度の変化を利用することで、抵抗変化のより大きい抵抗可変型メモリとすることができる。ここで例えば、低抵抗状態がデータ‘１’、高抵抗状態がデータ‘０’に対応するメモリを構成することができる。このＮチャネルフィン型電界効果トランジスタを３極管モードで動作させて、その時のドレイン電流の大小を検出することにより、データ‘１’が記憶されているかデータ‘０’が記憶されているかを判断する。
【００１９】
図３は、ピエゾ素子にインプリント処理を行う前のゲート電圧とピエゾ素子の分極状態との関係を示す図である。なお、以下の説明では、フィン３からゲート電極Ｇへの方向の分極を正の分極と呼び、ゲート電極Ｇからフィン３への方向の分極を負の分極と呼ぶ。
図３において、ピエゾ素子５は強誘電体である。このため、ピエゾ素子５にかかる電圧Ｖと分極ＰＡとの関係はヒステリシスカーブを示す。このヒステリシスカーブは電圧Ｖおよび分極ＰＡがともにゼロである点に対して点対称であるものとし、代表的な６つのポイントをＡ〜Ｆとする。このうちＢ点とＥ点は電圧Ｖがゼロのときの分極ＰＡで、残留分極と呼ばれている。６つのポイントについて、Ａ点とＤ点、Ｂ点とＥ点、Ｃ点とＦ点のそれぞれ二つの組では電圧Ｖの符号が逆で、電圧Ｖの絶対値が等しくなっており、分極ＰＡについては向きが互いに逆で大きさは等しくなっている。そして、分極ＰＡが正の場合は、Ｃ→Ｂ→Ａと変化するに従って分極ＰＡの大きさが大きくなり、ピエゾ素子５の膨張が増大する。このため、フィン３にかかる圧縮応力ＦＣが増大し、（１１０）側面チャネルの電子移動度が増大する。また、分極ＰＡが負の場合は、Ｆ→Ｅ→Ｄと変化するに従って分極ＰＡの大きさが大きくなり、ピエゾ素子５の膨張が増大する。このため、フィン３にかかる圧縮応力ＦＣが増大し、（１１０）側面チャネルの電子移動度が増大する。
【００２０】
ここで、電圧がゼロの時のＢとＥの残留分極を利用することで、電圧ゼロでもデータを保持できる不揮発性メモリとしての応用が期待できる。ただし、図３のように電圧Ｖ及び分極ＰＡがともにゼロである点に対して点対称なヒステリシスカーブの場合は、電圧ゼロ（Ｂ点とＥ点）での残留分極の大きさが等しいため、このままでは不揮発性メモリとして利用することはできない。
【００２１】
図４は、ピエゾ素子にインプリント処理を行った後のゲート電圧とピエゾ素子の分極状態との関係を示す図である。
図４のように、電圧Ｖ及び分極ＰＡがともにゼロである点に対してヒステリシスカーブが非対称となる場合、電圧Ｖがゼロのとき（Ｂ´とＥ´）の分極ＰＡの大きさが異なる。このため、このＢ´点とＥ´点では、フィン３にかかる圧縮応力ＦＣが異なり、移動度が異なる。このため、例えば、Ｂ´点の分極ＰＡをデータ‘１’に対応させ、Ｅ´の分極ＰＡをデータ‘０’に対応させると、データ‘１’が記憶されている時とデータ‘０’が記憶されている時とでフィン型電界効果トランジスタのドレイン電流に差が生じ、そのドレイン電流の大小を検出することにより、データ‘１’が記憶されているかデータ‘０’が記憶されているかを判断することができる。
【００２２】
強誘電体では同じ分極状態に長時間保持することでヒステリシスカーブが非対称になるインプリントと呼ばれる現象が知られている。これを利用することで図３のような対称なヒステリシスカーブを示す強誘電体を、図４のような非対称なヒステリシスカーブを示す強誘電体に変えることができる。
【００２３】
図５（ａ）は、データ‘１’のライト、ホールド及びリード時のゲート電圧とドレイン電圧の波形を示すタイミングチャート、図５（ｂ）は、データ‘０’のライト、ホールド及びリード時のゲート電圧とドレイン電圧の波形を示すタイミングチャートである。なお、図４のヒステリシスカーブの正電圧側の折り返し点の電圧をＶｍａｘ、負電圧側の折り返し点の電圧をＶｍｉｎとした。
図５（ａ）において、データ‘１’のライトでは、ドレイン電圧ＶＤが０Ｖに設定され、ゲート電圧ＶＧが電圧Ｖｍａｘまでスイープされる。この時、ピエゾ素子５には正の分極が発生する。
【００２４】
データ‘１’のホールドでは、ドレイン電圧ＶＤおよびゲート電圧ＶＧが０Ｖに設定される。この時、ピエゾ素子５の分極ＰＡは図４のＢ´点で固定され、データ‘１’が保持される。
【００２５】
データ‘１’のリードでは、ドレイン電圧ＶＤが正にバイアスされるとともに、ゲート電圧ＶＧが０＜ＶＤ＜ＶＧ＜Ｖｍａｘとなるように設定される。なお、ドレイン電圧ＶＤ及びゲート電圧ＶＧは、フィン型電界効果トランジスタが３極管モードで動作するように設定することが望ましい。この時、フィン型電界効果トランジスタにはピエゾ素子５のＢ´点の分極状態に対応したドレイン電流が流れ、これを検出することでデータ‘１’の記憶状態を判定することができる。
【００２６】
一方、図５（ｂ）において、データ‘０’のライトでは、ドレイン電圧ＶＤが０Ｖに設定され、ゲート電圧ＶＧが電圧Ｖｍｉｎまでスイープされる。この時、ピエゾ素子５には負の分極が発生する。
【００２７】
データ‘０’のホールドでは、ドレイン電圧ＶＤおよびゲート電圧ＶＧが０Ｖに設定される。この時、ピエゾ素子５の分極ＰＡは図４のＥ´点で固定され、データ‘０’が保持される。
【００２８】
データ‘０’のリードでは、ドレイン電圧ＶＤが正にバイアスされるとともに、ゲート電圧ＶＧが０＜ＶＤ＜ＶＧ＜Ｖｍａｘとなるように設定される。なお、ドレイン電圧ＶＤ及びゲート電圧ＶＧは、フィン型電界効果トランジスタが３極管モードで動作するように設定することが望ましい。この時、フィン型電界効果トランジスタにはピエゾ素子５のＥ´点の分極状態に対応したドレイン電流が流れ、これを検出することでデータ‘０’の記憶状態を判定することができる。
【００２９】
なお、リード時のゲート電圧ＶＧ（＝ＶＲ）を０＜ＶＲ＜Ｖｍａｘとなるように設定することにより、リード時にデータ反転（‘１’→‘０’）が起こるのを防止することができる。
【００３０】
図１（ａ）のフィン３上にピエゾ素子５が設けられた半導体装置を不揮発性１Ｔメモリとして動作させる方法についての説明は上記のとおりであるが、図１（ａ）のフィン３上にピエゾ素子５が設けられた半導体装置を電界効果トランジスタとして動作させてもよい。電界効果トランジスタのフィン３上にピエゾ素子５を設けることにより、電界効果トランジスタの製品出荷後に移動度を調整してトランジスタ特性を変えることが可能となり、例えば、異なるチップ間の特性ばらつきを改善することができる。
【００３１】
（第２実施形態）
図６（ａ）は、第２実施形態に係る半導体装置の概略構成を示す斜視図、図６（ｂ）は、図６（ａ）のＡ−Ａ線で切断した断面図である。
図６（ａ）および図６（ｂ）において、この半導体装置では、互いに電気的に分離したゲート電極Ｇ１〜Ｇ３が設けられており、ゲート電極Ｇ１、Ｇ２は配線７を介して互いに電気的に接続されている。
【００３２】
ゲート電極Ｇ１、Ｇ２は、フィン３を間にして互いに対向するように埋め込み絶縁層２上に配置されている。ゲート電極Ｇ３は、ゲート電極Ｇ１、Ｇ２に対して長さ方向に位置が揃うようにしてピエゾ素子５上に配置されている。なお、ゲート電極Ｇ１〜Ｇ３の長さは互いに等しくなるように設定することができる。ゲート電極Ｇ１、Ｇ２の高さは、埋め込み絶縁層２上に突出したフィン３の高さと等しくなるように設定することができ、また、ゲート電極Ｇ３の幅は、フィン３の幅さと等しくなるように設定することができる。
【００３３】
そして、図５（ａ）において、データ‘１’のライトでは、ドレイン電圧ＶＤが０Ｖに設定される。また、ゲート電圧ＶＧがゲート電極Ｇ３に印加され、電圧Ｖｍａｘまでスイープされる。
【００３４】
データ‘１’のホールドでは、ドレイン電圧ＶＤおよびゲート電極Ｇ３に印加されたゲート電圧ＶＧが０Ｖに設定される。
【００３５】
データ‘１’のリードでは、ドレイン電圧ＶＤが正にバイアスされ、ゲート電極Ｇ３には０Ｖが印加された状態で、ゲート電極Ｇ１、Ｇ２にＶＧが印加される。この時、ＶＧは０＜ＶＤ＜ＶＧ＜Ｖｍａｘとなるように設定される。
【００３６】
一方、図５（ｂ）において、データ‘０’のライトでは、ドレイン電圧ＶＤが０Ｖに設定される。また、ゲート電圧ＶＧがゲート電極Ｇ３に印加され、電圧Ｖｍｉｎまでスイープされる。
【００３７】
データ‘０’のホールドでは、ドレイン電圧ＶＤおよびゲート電極Ｇ３に印加されたゲート電圧ＶＧが０Ｖに設定される。
【００３８】
データ‘０’のリードでは、ドレイン電圧ＶＤが正にバイアスされ、ゲート電極Ｇ３には０Ｖが印加された状態で、ゲート電極Ｇ１、Ｇ２にＶＧが印加される。この時、ＶＧは０＜ＶＤ＜ＶＧ＜Ｖｍａｘとなるように設定される。
【００３９】
本実施形態では、データのライト時にゲート電極Ｇ１、Ｇ２に電圧をかけないことで、ゲート絶縁膜４への電界負荷を低減でき、ゲート電極Ｇ３に高電圧が印加された場合でもゲート絶縁膜４の信頼性劣化を抑制することができる
【００４０】
また、ゲート電極Ｇ３をゲート電極Ｇ１、Ｇ２と分離することにより、ゲート絶縁膜４の信頼性劣化を抑制しつつ、ゲート電極Ｇ３に高電圧を印加することができる。このため、ピエゾ素子５により大きな歪みを発生させて、フィン３の側面チャネルの移動度の変調を大きくすることが可能となり、メモリの読み出しマージンを増大させることができる。
【００４１】
（第３実施形態）
図７（ａ）は、第３実施形態に係る半導体装置の概略構成を示す断面図、図７（ｂ）は、ゲート電圧印加時のピエゾ素子の分極状態を示す断面図、図７（ｃ）は、ゲート電圧印加時の半導体層の応力発生態を示す断面図である。
【００４２】
図７（ａ）において、この半導体装置では、埋め込み絶縁層２よりも上のフィン３上に半導体層８Ａ〜８Ｃ及びピエゾ素子５Ａ〜５Ｃが設けられており、半導体層８Ａ〜８Ｃとピエゾ素子５Ａ〜５Ｃとはフィン３上に交互に積層されている。
【００４３】
そして、埋め込み絶縁層２よりも上のフィン３上にある半導体層８Ａ〜８Ｃ及びピエゾ素子５Ａ〜５Ｃの積層構造の両側面には、ゲート電極Ｇ１１、Ｇ１２が分離して配置されている。ここで、ゲート電極Ｇ１１、Ｇ１２は、半導体層８Ａ〜８Ｃとピエゾ素子５Ａ〜５Ｃの積層構造を間にして互いに対向するように埋め込み絶縁層２上に配置されている。なお、半導体層８Ａ〜８Ｃの材料は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＩｎＧａＡｓ、ＧａＮ、ＳｉＣなどから選択することができる。また、ゲート電極Ｇ１１、Ｇ１２の長さは互いに等しくなるように設定することができる。また、ゲート電極Ｇ１１、Ｇ１２の高さは、ゲート電極Ｇ１１、Ｇ１２の最上面が半導体層８Ａ〜８Ｃとピエゾ素子５Ａ〜５Ｃとの積層構造の最上面と一致するように設定することができる。半導体層８Ａ〜８Ｃとピエゾ素子５Ａ〜５Ｃとの積層構造の幅は、フィン３の幅と等しくなるように設定することができる。
【００４４】
そして、図７（ｂ）において、ゲート電極Ｇ１１にゲート電圧ＶＧ１が印加され、ゲート電極Ｇ１２にゲート電圧ＶＧ２が印加される。ここで、ゲート電圧ＶＧ１、ＶＧ２の値が互いに異なると、ピエゾ素子５Ａ〜５Ｃに横方向に電圧がかかり、ピエゾ素子５Ａ〜５Ｃが横方向に伸張するのに伴って、縦方向に圧縮する。このため、図７（ｃ）に示すように、半導体層８Ａ〜８Ｃに対して高さ方向に伸張応力がかかる。この結果、ピエゾ素子５Ａ〜５Ｃの歪みの大きさによって半導体層８Ａ〜８Ｃの移動度が変化し、半導体層８Ａ〜８Ｃの移動度の変化に伴う電流の変化を利用した抵抗変化型メモリとすることができる。
【００４５】
ここで、図１（ａ）の半導体装置では、ピエゾ素子５に対して縦方向に分極が発生するのに対し、図７（ａ）の半導体装置では、ピエゾ素子５Ａ〜５Ｃに対して横方向に分極が発生する。このため、図４に示すように、電圧および分極がともにゼロである点に対して非対称なヒステリシスカーブをピエゾ素子５Ａ〜５Ｃに持たせるには、ピエゾ素子５Ａ〜５Ｃに対して横方向にインプリント処理を行う必要がある。
【００４６】
なお、以下の説明では、ゲート電極Ｇ１２からゲート電極Ｇ１１への方向の分極を正の分極と呼び、ゲート電極Ｇ１１からゲート電極Ｇ１２への方向の分極を負の分極と呼ぶ。
【００４７】
そして、データ‘１’のライトでは、ドレイン電圧ＶＤおよびゲート電圧ＶＧ２が０Ｖに設定され、ゲート電圧ＶＧ１が電圧Ｖｍａｘまでスイープされる。この時、ピエゾ素子５Ａ〜５Ｃには正の分極が発生する。
【００４８】
データ‘１’のホールドでは、ドレイン電圧ＶＤおよびゲート電圧ＶＧ１、ＶＧ２が０Ｖに設定される。この時、ピエゾ素子５Ａ〜５Ｃの分極は図４のＢ´点で固定され、データ‘１’が保持される。
【００４９】
データ‘１’のリードでは、フィン型電界効果トランジスタが３極管モードで動作するように、ドレイン電圧ＶＤおよびゲート電圧ＶＧ１、ＶＧ２が設定される。この時、フィン型電界効果トランジスタにはピエゾ素子５Ａ〜５ＣのＢ´点の分極状態に対応したドレイン電流が流れ、これを検出することでデータ‘１’の記憶状態を判定することができる。
【００５０】
一方、データ‘０’のライトでは、ドレイン電圧ＶＤおよびゲート電圧ＶＧ１が０Ｖに設定され、ゲート電圧ＶＧ２が電圧Ｖｍｉｎまでスイープされる。この時、ピエゾ素子５Ａ〜５Ｃには負の分極が発生する。
【００５１】
データ‘０’のホールドでは、ドレイン電圧ＶＤおよびゲート電圧ＶＧ１、ＶＧ２が０Ｖに設定される。この時、ピエゾ素子５Ａ〜５Ｃの分極は図４のＥ´点で固定され、データ‘０’が保持される。
【００５２】
データ‘０’のリードでは、フィン型電界効果トランジスタが３極管モードで動作するように、ドレイン電圧ＶＤおよびゲート電圧ＶＧ１、ＶＧ２が設定される。この時、フィン型電界効果トランジスタにはピエゾ素子５Ａ〜５ＣのＥ´点の分極状態に対応したドレイン電流が流れ、これを検出することでデータ‘０’の記憶状態を判定することができる。
【００５３】
なお、リード時にゲート電圧ＶＧ１、ＶＧ２は互いに等しくすることができる。このため、リード時にピエゾ素子５Ａ〜５Ｃに電圧がかからないようにすることができ、データ反転が起こらないようにすることができる。
【００５４】
本実施形態では、半導体層８Ａ〜８Ｃとピエゾ素子５Ａ〜５Ｃのそれぞれの膜厚を薄くした積層構造を用いることで、ピエゾ素子５Ａ〜５Ｃの歪による半導体層８Ａ〜８Ｃへの歪み量が増大するため、チャネル移動度の変調を大きくすることが可能となる。
【００５５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５６】
１  半導体基板、２  埋め込み絶縁層、３  フィン、４  ゲート絶縁膜、５、５Ａ〜５Ｃ  ピエゾ素子、６  不純物拡散層、７  配線、Ｇ、Ｇ１〜Ｇ３、Ｇ１１、Ｇ１２  ゲート電極、Ｄ  ドレイン層、Ｓ  ソース層、８Ａ〜８Ｃ  半導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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