(57)【要約】【課題】ウェイクアップユニットを有する半導体デバイスを提供する。【解決手段】低電力モードを有する半導体デバイスは、インタフェースパッドに関連付けられるバッファ回路と、電力管理コントローラ（ＰＭＣ）と、デバイスの一部を低電力モードからウェイクアップさせるためのウェイクアップユニットとを含む。バッファ回路は低電力モードにおいて、ＰＭＣに関連付けられるパワー・オン・リセット（ＰＯＲ）信号をアサートすることによってディセーブルされる。ウェイクアップ信号はバッファ回路に関連付けられるアナログ電源から生成され、ウェイクアップユニットに提供される。【選択図】図２
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【特許請求の範囲】
【請求項１】
低電力モードを有する半導体デバイスであって、
少なくとも１つのインタフェースパッドと、
前記インタフェースパッドに結合される電力管理コントローラ（ＰＭＣ）と、
前記半導体デバイスの少なくとも一部を前記低電力モードからウェイクアップさせるためのウェイクアップユニットとを備え、パッドは前記低電力モードにおいて、前記ＰＭＣに関連付けられるパワー・オン・リセット（ＰｏＲ）信号をアサートすることによってディセーブルされ、前記少なくとも１つのインタフェースパッドに関連付けられるアナログ電源から前記ウェイクアップユニットに対してウェイクアップ信号が生成される、半導体デバイス。
【請求項２】
前記半導体デバイスはシステム・オン・チップ（ＳｏＣ）デバイスを含む、請求項１に記載の半導体デバイス。
【請求項３】
前記ウェイクアップ信号はハイ／ロー・レベル・シフタを介して前記ウェイクアップユニットに印加される、請求項１に記載の半導体デバイス。
【請求項４】
前記ウェイクアップ信号はパッケージ関連データを示すゲーティング信号を介してゲーティングされる、請求項１に記載の半導体デバイス。
【請求項５】
前記ゲーティング信号は、前記半導体デバイスに関連付けられる複数のパッケージデータを記憶するようになっているフラッシュメモリから取得される、請求項４に記載の半導体デバイス。
【請求項６】
前記ウェイクアップ信号および前記ゲーティング信号は論理ＡＮＤゲートのそれぞれの入力に印加される、請求項４に記載の半導体デバイス。
【請求項７】
前記ゲーティング信号はロー／ハイ・レベル・シフタを介して前記ＡＮＤゲートに印加される、請求項６に記載の半導体デバイス。
【請求項８】
前記ＡＮＤゲートの出力は前記ウェイクアップユニットに印加される、請求項６に記載の半導体デバイス。
【請求項９】
前記ＡＮＤゲートの前記出力はハイ／ロー・レベル・シフタを介して前記ウェイクアップユニットに印加される、請求項８に記載の半導体デバイス。
【請求項１０】
半導体デバイスに関連付けられるウェイクアップユニットに対するウェイクアップ信号を生成する方法であって、前記半導体デバイスは低電力モードを有するとともに、少なくとも１つのインタフェースパッドと、電力管理コントローラ（ＰＭＣ）と、前記ウェイクアップユニットとを含み、該方法は、
前記ＰＭＣに関連付けられるパワー・オン・リセット（ＰＯＲ）信号をアサートするステップと、
前記少なくとも１つのインタフェースパッドに関連付けられるアナログ電源から前記ウェイクアップ信号を生成するステップとを含む、方法。
【請求項１１】
前記半導体デバイスはシステム・オン・チップ（ＳｏＣ）デバイスを含む、請求項１０に記載の方法。
【請求項１２】
ハイ／ロー・レベル・シフタを介して前記ウェイクアップユニットに前記ウェイクアップ信号を印加するステップを含む、請求項１０に記載の方法。
【請求項１３】
パッケージ関連データを示すゲーティング信号を介して前記ウェイクアップ信号をゲーティングするステップを含む、請求項１０に記載の方法。
【請求項１４】
前記ゲーティング信号は、前記半導体デバイスに関連付けられるパッケージデータを記憶するようになっているフラッシュメモリから取得される、請求項１３に記載の方法。
【請求項１５】
論理ＡＮＤゲートのそれぞれの入力に前記ウェイクアップ信号および前記ゲーティング信号を印加するステップを含む、請求項１３に記載の方法。
【請求項１６】
ロー／ハイ・レベル・シフタを介して前記ＡＮＤゲートに前記ゲーティング信号を印加するステップを含む、請求項１５に記載の方法。
【請求項１７】
前記ウェイクアップユニットに前記ＡＮＤゲートの出力を印加するステップを含む、請求項１５に記載の方法。
【請求項１８】
ハイ／ロー・レベル・シフタを介して前記ウェイクアップユニットに前記ＡＮＤゲートの前記出力を印加するステップを含む、請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体デバイスに関し、より詳細には、複数のパッケージタイプおよびさまざまなピンカウントを採用しているパッケージとともに使用するために設計されるＳＯＣ回路を含む、システム・オン・チップ（ＳＯＣ）半導体デバイスのための低電力ウェイクアップアーキテクチャに関する。
【背景技術】
【０００２】
ＳＯＣ内で使用されるもののようなマイクロコントローラユニット（ＭＣＵ）は通常、ＳＯＣのコアの大部分に対する電力ゲーティングを含む低電力モードを有する。低電力モードから出るために、通常、外部ウェイクアップソースがウェイクアップ信号をＳＯＣの入出力（Ｉ／Ｏ）パッドを通じてＳＯＣに提供する。Ｉ／Ｏパッドは、負荷を駆動しかつ／または静電放電（ＥＳＤ）のような外的ショックに対する分離を提供するためのＩ／Ｏバッファを含む。特許文献１には、低レイテンシウェイクアップ−低電力状態からメモリ動作を再開するための方法および装置について記載されている。
【０００３】
図１は、Ｉ／Ｏパッドから入力信号を受け取りウェイクアップパス信号（Ｉｐｐ＿ｉｎｄ）を生成する入力バッファ１１を有する、Ｉ／Ｏパッド（図示せず）に関連付けられる従来のバッファ回路１０を示す。バッファ回路１０に対する入力信号（Ｉｐｐ＿ｄｏ）は出力バッファまたはドライバ１２を通じてルーティングされる。バッファ回路１０は、パワー・オン・リセット（ＰＯＲ）信号も受け取る。しかしながら、このＰＯＲ信号は一般的なＰＯＲ信号とは別個のものであり、この別個のＰＯＲ信号は、チップウェイクアップ回路に接続されるバッファ回路に提供される。この別個のＰＯＲ信号は低電力モードでは非アクティブである。
【０００４】
出力バッファ１２は低電力モードではディセーブルされることができるが、入力バッファ１１は、ウェイクアップパスをイネーブルするために入力バッファ１１に対するコア供給をアクティブに保持することによってイネーブルされたままであり、これはバッファ回路１０に対する「コア供給ＯＮ」入力として示されている。機能するために、バッファ回路１０に対するＩＯ供給もＯＮであり、「ＩＯ供給ＯＮ」として示されている。しかしながら、入力バッファ１１をアクティブに保持することは、著しい電力オーバヘッドを追加し、これは大規模回路ではさらに５〜１０μＡの電流を使用する可能性がある。
【０００５】
選択されたパッド／バッファに常にＯＮの電源をルーティングしなければならないため、低電力モードにありながらコア供給を入力バッファに提供するための要件も、物理的設計オーバヘッドを呈する。ショートの危険性を最小限に抑えるとともに電流漏れを回避するために、パッド／バッファのための電源のレイアウトおよび設計は、低電力モードにおいてはＯＦＦとなる場合がある電源とは別個のものであるべきである。しかしながら、これらのパッド／バッファに給電するために別個の電源レールが必要とされるため、この要件は、パッドリングの複雑度を増大させる。種々のパッドリング構成要素のためにカスタマイズされたグルーロジックも必要とされ得る。さらに、このようなカスタムロジック要件は一般的なＩ／Ｏライブラリを使用して設計される回路にとって利用可能でない場合がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第６，８８６，１０５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
それゆえ、Ｉ／Ｏパッドを常にＯＮ状態のままにする必要がない半導体デバイスのための低電力アーキテクチャを有することが望ましいであろう。コア電源をＩ／Ｏパッドに提供する要件を除くことが可能であることがさらに望ましいであろう。
【課題を解決するための手段】
【０００８】
１つの態様によれば、本発明は、半導体デバイスであって、低電力モードを有するとともに、少なくとも１つのインタフェースパッドと、電力管理コントローラ（ＰＭＣ）と、上記低電力モードから当該デバイスの少なくとも一部をウェイクアップするためのウェイクアップユニットとを含み、上記低電力モードにおいて、パッドは、上記ＰＭＣに関連付けられるパワー・オン・リセット（ＰＯＲ）信号をアサートすることによってディセーブルされ、上記少なくとも１つのインタフェースパッドに関連付けられるアナログ電源から上記ウェイクアップユニットにウェイクアップパスが提供される、半導体デバイスを提供する。半導体デバイスはシステム・オン・チップ（ＳＯＣ）デバイスを含むことができる。
【０００９】
ウェイクアップ信号がハイ／ロー・レベル・シフタを介してウェイクアップユニットに印加されることができる。ウェイクアップ信号はパッケージ関連データを示すゲーティング信号を介してゲーティングされることができる。ゲーティング信号は半導体デバイスに関連付けられるパッケージデータを記憶するようになっているフラッシュメモリから取得されることができる。
【００１０】
ウェイクアップ信号およびゲーティング信号は論理ＡＮＤゲートのそれぞれの入力に印加されることができる。ゲーティング信号はロー／ハイ・レベル・シフタを介してＡＮＤゲートに印加されることができる。ＡＮＤゲートの出力はハイ／ロー・レベル・シフタを介してウェイクアップユニットに印加されることができる。
【００１１】
本発明の別の態様によれば、半導体デバイスに関連付けられるウェイクアップユニットに対するウェイクアップ信号を生成する方法が提供され、上記半導体デバイスは低電力モードを有するとともに、少なくとも１つのインタフェースパッドと、電力管理コントローラ（ＰＭＣ）と、上記ウェイクアップユニットとを含む。本方法は、上記ＰＭＣに関連付けられるパワー・オン・リセット（ＰＯＲ）信号をアサートするステップと、上記少なくとも１つのインタフェースパッドに関連付けられるアナログ電源から上記ウェイクアップ信号を生成するステップとを含む。
【００１２】
好ましい実施形態の以下の詳細な記載は、添付の図面とともに読まれるとよりよく理解される。本発明は例として示されており、添付の図面によって限定されない。図面において、同様の参照符号は類似の要素を示す。図面は原寸に比例しておらず、本発明の理解を容易にするために簡略化されていることは理解されたい。
【図面の簡単な説明】
【００１３】
【図１】従来のＩ／Ｏパッドバッファ回路の概略回路図である。
【図２】本発明の１つの実施形態によるウェイクアップパスを有するＩ／Ｏパッドバッファ回路の概略回路図である。
【図３】本発明の一実施形態によるウェイクアップアーキテクチャの概略ブロック図である。
【図４】本発明の一実施形態による、マルチパッケージデバイスのためのウェイクアップアーキテクチャの概略ブロック図である。
【図５】図４のウェイクアップアーキテクチャに関連付けられるウェイクアップゲーティング信号のための復号ロジックを示す表である。
【発明を実施するための形態】
【００１４】
図２を参照すると、本発明の一実施形態による、Ｉ／Ｏパッド（図示せず）に関連付けられるバッファ回路２０が示される。従来のバッファ回路１０のように、バッファ回路２０は、パッドから入力信号を受け取るとともに信号Ｉｐｐ＿ｉｎｄをウェイクアップユニット（図示せず）に出力する入力バッファ２１と、内部信号Ｉｐｐ＿ｄｏを受け取るとともにパッドに対する出力信号を生成する出力バッファ２２とを含む。バッファ回路２０に対する電力は、バッファ回路２０に接続されるＩ／Ｏパッドに対するパワー・オン・リセット（ＰＯＲ）信号をアサートすることによってディセーブルされることができる。バッファ回路２０がディセーブルされているか、または低電力モードにある場合、コア供給はＯＦＦまたはフローティングである。ディセーブルされているかまたは低電力モードにあるとき、Ｉ／Ｏパッドに関連付けられる制御信号を特定のまたは安全状態のレベルにあるようにゲーティングする必要はない。これは、関連パッドのルーティング複雑度を低減することができ、ゲートカウントの低減を促進する。
【００１５】
バッファ回路２０のコア電源はＯＦＦであるため、代替的な信号がシステムをウェイクアップするために使用される。代替の信号は関連パッドからの直通抵抗性経路を介して取得されることができる。本発明のこの実施形態において、ウェイクアップ信号２３（Ｐａｄ＿ｒｅｓ）が抵抗Ｒ１（例えば、２００オーム）を介して伝搬されることができる。ウェイクアップ信号２３（Ｐａｄ＿ｒｅｓ）の電圧はＩ／Ｏパッドにおけるアナログ電源電圧と同等（例えば、３．３〜５ボルト）であり、従って好ましくは、ウェイクアップ信号２３はウェイクアップユニットに印加される前にコア供給レベル電圧（例えば、１．２ボルト）にシフトされる。従って、従来のバッファ回路１０については、ウェイクアップバッファ回路に別個のＰＯＲ信号が必要であるのに対して、バッファ回路２０に使用されるＰＯＲ信号は、Ｉ／Ｏパッドバッファ回路の全てに使用される同じＰＯＲ信号であることができる。
【００１６】
図３は、バッファ回路２０のためのウェイクアップパスを示し、これはレベルシフタ３１とウェイクアップユニット３２とを含む。バッファ回路２０の抵抗Ｒ１からのウェイクアップ信号２３はレベルシフタ３１に提供され、当該レベルシフタはウェイクアップ信号２３をレベルシフトさせる。レベルシフタ３１はＤＣレベルシフティング回路とすることができる。レベルシフティング回路３１はオペアンプベースのＤＣシフティング回路などを含むことができる。レベルシフティング回路３１の出力はウェイクアップユニット３２に印加される。
【００１７】
上述のように、単一のＳＯＣデバイスが、さまざまなピンカウントを採用するパッケージを含む複数のパッケージに使用され得る。例えば、いくつかのパッケージにおいて、パッドの多くが非結合であり得（すなわち、ボンドワイヤがパッドに接続されていない）、これによって対応するウェイクアップラインをフロートさせ得る。非結合パッドは関連レベルシフタにおいて機能電流を増大させる可能性もある。レベルシフタにおける目下の問題を回避するために、ウェイクアップ信号をこのような非結合パッドから分離することが望ましい。
【００１８】
個々のパッドは、パッケージ関連情報またはフラッシュメモリ内に記憶されているデータにアクセスするために関連マイクロコントローラユニット（ＭＣＵ）のフラッシュメモリの内部のデバイスオプションにアクセスすることによって分離されることができる。このパッケージデータは、このようなオプションがエンドユーザには一般的にアクセス可能でないにもかかわらず、特定の機能を阻害するのに使用されることができる。本発明の１つの実施形態では、パッケージデータはフラッシュメモリから読み出され、復号され、使用されて、特定のパッケージにおいて使用されていないパッドウェイクアップ信号が分離される。
【００１９】
図４は、複数のパッケージタイプ（例えば、下記の図５を参照して説明されるパッケージタイプ１７６、２０８、３２４）内に取り付けることができるシングルダイＳＯＣデバイスのための低電力アーキテクチャの概略ブロック図である。図４の実施形態において、バッファ回路２０が未使用または非結合のパッドに接続され、パッドに関連付けられるアナログ電源からウェイクアップ信号２３が生成されるようにする。
【００２０】
ウェイクアップ信号を分離するために、当該信号は非結合パッドに関連付けられているため、パッケージ情報がフラッシュメモリから読み出され、復号ロジック４１に提供され、その後復号されてＡＮＤゲート４２の入力に印加される。ＡＮＤゲート４２の出力はウェイクアップユニット３２に提供されるウェイクアップ信号２３をゲーティングするのに使用される。上述のように、ウェイクアップ信号はウェイクアップユニット３２に提供される前にレベルシフタ３１などによってレベルシフトされることができる。復号されたパッケージ情報も、ＡＮＤゲート４２に提供される前にレベルシフタ４３によって（ローからハイへ）レベルシフトされることができる。
【００２１】
電流漏れを低減するために、ＡＮＤゲート３２によるウェイクアップ信号（Ｐａｄ＿ｒｅｓ）２３のゲーティングは、コア電圧レベル（１．２ｖ）ではなくアナログ電圧レベル（３．３ｖ〜５ｖ）において実行される。パッケージ復号ロジック４１から得られる電圧はより低いコア電圧レベル（例えば、１．２ｖ）にあるため、復号されたパッケージ情報信号はロー／ハイ・レベル・シフタ４３を介してより高いレベルにシフトされる。レベルシフタ４３は任意の適切な様式で、かつ任意の適切な手段によって構成されることができる。同様に、ＡＮＤゲート４２の出力におけるゲーティングされたウェイクアップ信号はアナログ電圧レベル（例えば、３．３ｖ〜５ｖ）にあるため、ゲーティングされたウェイクアップ信号は、ウェイクアップユニット３２に印加される前に、ハイ／ロー・レベル・シフタ３１を介してより低いレベル（例えば、１．２ｖ）にシフトされる必要がある。
【００２２】
図５は、パッケージタイプ１７６、２０８、および３２４に関連付けられるウェイクアップゲーティング信号Ｓｉｇ１、Ｓｉｇ２、Ｓｉｇ３の例を含む表である。この表は、パッケージタイプ１７６のためのウェイクアップパッドがＳｉｇ１によってゲーティングされることを示す。パッケージタイプが１７６である場合Ｓｉｇ１は論理「１」であり、パッケージがタイプ１７６でない場合論理「０」である。Ｓｉｇ１は、パッケージタイプ１７６に関連付けられるグループ「Ｇ１」ピン（例えば、ＰＭ１０）をゲーティングするのに使用される。
【００２３】
図５は、パッケージタイプ２０８および３２４も示し、これらはＳｉｇ２によってゲーティングされる。パッケージタイプが１７６である場合Ｓｉｇ２は論理「０」であり、そうでない場合（Ｓｉｇ１の否定）論理「１」である。Ｓｉｇ２は、パッケージタイプ２０８、３２４に関連付けられるグループ「Ｇ２」ピン（例えば、ＰＭ３、ＰＬ９、ＰＫ７、ＰＬ０、ＰＬ２）をゲーティングするのに使用される。
【００２４】
表１は、パッケージタイプ３２４がＳｉｇ３によってゲーティングされることをさらに示す。パッケージタイプが３２４である場合Ｓｉｇ３は論理「１」であり、そうでない（パッケージタイプ３２４でない）場合論理「０」である。Ｓｉｇ３は、パッケージタイプ３２４に関連付けられるグループ「Ｇ３」ピン（例えば、ＰＮ０、ＰＮ２、ＰＮ１０、ＰＯ２）をゲーティングするのに使用される。
【００２５】
提案されるウェイクアップ手法は、低電力モードにおいてウェイクアップパッドの電源を入れる必要をなくす。この手法は、Ｉ／ＯデジタルデバイスをディセーブルするＰＭＣからのグローバルなＰＯＲ信号を使用するため、より低い電力モードにおける安全状態Ｉ／Ｏ制御に対する必要性が回避されることができる。これによってゲート回路面積およびルーティングオーバヘッドが節約される。
【００２６】
提案されるウェイクアップ方式は、Ｉ／Ｏドライバ内部に特別なウェイクアップ機能を必要としないため、多機能および多目的設計によっても良好に機能する。さらに、非結合（例えば、リードフレームのリード線に接続されていないパッド）ウェイクアップＩ／Ｏも、フローティング入力信号に起因する短絡回路電流を回避するためにパッケージ復号ビットデータを使用してマーキングされることができる。
【００２７】
従来のウェイクアップ実施態様においては、このような機構は、非結合パッドを引き上げるために、各パッケージタイプのためのカスタマイズされたＩ／Ｏ設計またはＳｏＣ集積ならびにソフトウェアオーバヘッドを必要としたであろう。
【００２８】
上記の説明から明らかであるように、本発明はＳｏＣ半導体デバイスのための低電力ウェイクアップアーキテクチャを提供する。本発明の好ましい実施形態が例示および説明されてきたが、本発明はこれらの実施形態のみには限定されないことは明らかであろう。特許請求の範囲に記載されているような本発明の精神および範囲から逸脱することなく、多数の改変、変更、変形、置換、および均等物が当業者には明らかであろう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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