(57)【要約】【課題】電源端子がオープン状態となった場合に内部回路の誤動作を防止できる回路装置、印刷材収容体及び印刷装置等を提供すること。【解決手段】回路装置１００は、内部回路１６０と、内部回路１６０に供給される第１の電源電圧ＶＤＤが入力される第１の電源端子ＴＶＤＤと、第１の電源電圧ＶＤＤより低い電圧の第２の電源電圧ＶＳＳが入力される第２の電源端子ＴＶＳＳと、クロック信号ＳＣＫが入力されるクロック端子ＴＳＣＫと、第１の電源端子ＴＶＤＤのオープン状態を検出する第１の検出回路１１０と、第２の電源端子ＴＶＳＳのオープン状態を検出する第２の検出回路１２０と、第１の検出回路１１０及び第２の検出回路１２０の少なくとも一方がオープン状態を検出した場合に、内部回路１６０をリセット状態又はディスエーブル状態に設定する設定回路１３０とを含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
内部回路と、
前記内部回路に供給される第１の電源電圧が入力される第１の電源端子と、
前記内部回路に供給される、前記第１の電源電圧より低い電圧の第２の電源電圧が入力される第２の電源端子と、
前記内部回路に供給されるクロック信号が入力されるクロック端子と、
前記第１の電源端子の電圧と前記第２の電源端子の電圧とを比較することで、前記第１の電源端子のオープン状態を検出する第１の検出回路と、
前記第２の電源端子の電圧と前記クロック端子の電圧とを比較することで、前記第２の電源端子のオープン状態を検出する第２の検出回路と、
前記第１の検出回路及び前記第２の検出回路の少なくとも一方がオープン状態を検出した場合に、前記内部回路をリセット状態又はディスエーブル状態に設定する設定回路とを含むことを特徴とする回路装置。
【請求項２】
請求項１において、
前記第２の電源端子の電圧をプルアップするプルアップ回路を含み、
前記設定回路は、
前記第２の検出回路の出力信号がアクティブレベルに設定された場合に、前記プルアップ回路をアクティブ状態に設定することを特徴とする回路装置。
【請求項３】
請求項１又は２において、
前記第１の検出回路は、前記第１の電源端子の電圧と前記第２の電源端子の電圧との電圧差が所定の電圧値より小さくなった場合に、出力信号をアクティブレベルに設定することを特徴とする回路装置。
【請求項４】
請求項３において、
前記設定回路は、
前記第１の検出回路の出力信号がアクティブレベルに設定された場合に、前記内部回路をリセット状態又はディスエーブル状態に設定することを特徴とする回路装置。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記クロック端子の電圧を前記第２の電源電圧にプルダウンするプルダウン回路を含み、
前記クロック端子がオープン状態である場合には、前記プルダウン回路により前記クロック端子が前記第２の電源電圧に設定されることを特徴とする回路装置。
【請求項６】
請求項５において、
前記クロック端子と前記第２の電源端子が共にオープン状態である場合には、
前記プルダウン回路によって前記クロック端子と前記第２の電源端子とが同電位に設定され、
前記クロック端子及び前記第２の電源端子の電圧が共に上昇することで、前記第１の検出回路の出力信号がアクティブレベルに設定され、
前記第１の検出回路の出力信号がアクティブレベルに設定されることで、前記設定回路が前記内部回路をリセット状態又はディスエーブル状態に設定することを特徴とする回路装置。
【請求項７】
請求項１乃至６のいずれかにおいて、
前記第２の検出回路は、
前記第２の電源端子の電圧と前記クロック端子の電圧とを比較する電圧比較回路と、
前記クロック信号に基づいて前記電圧比較回路の出力信号をラッチし、前記設定回路に対して出力するラッチ回路とを有することを特徴とする回路装置。
【請求項８】
請求項７において、
前記第２の検出回路は、
前記ラッチ回路として、
第１のラッチ回路と第２のラッチ回路とを有し、
前記第１のラッチ回路は、前記クロック信号の第１のエッジタイミングで前記電圧比較回路の出力信号をラッチし、
前記第２のラッチ回路は、前記クロック信号の前記第１のエッジタイミングに続く第２のエッジタイミングで前記電圧比較回路の出力信号をラッチすることを特徴とする回路装置。
【請求項９】
請求項１乃至８のいずれかにおいて、
前記設定回路は、
前記内部回路をリセットする内部リセット信号を生成する内部リセット信号生成回路を有し、
前記リセット信号生成回路は、外部リセット信号のアクティブ期間終了後に前記第１の検出回路の出力信号がアクティブレベルに設定された場合に、前記内部リセット信号をアクティブレベルに設定し、前記外部リセット信号がアクティブレベルに設定されるまで前記内部リセット信号をアクティブレベルに保持することを特徴とする回路装置。
【請求項１０】
請求項９において、
前記リセット信号生成回路は、テストモードの場合には、前記外部リセット信号を前記内部リセット信号として出力することを特徴とする回路装置。
【請求項１１】
請求項１乃至１０のいずれかに記載の回路装置を含むことを特徴とする印刷材収容体。
【請求項１２】
請求項１１に記載の印刷材収容体と、
前記第１の電源端子に前記第１の電源電圧を供給し、前記第２の電源端子に前記第２の電源電圧を供給し、前記クロック端子に前記クロック信号を供給する制御部とを含むことを特徴とする印刷装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路装置、印刷材収容体及び印刷装置等に関する。
【背景技術】
【０００２】
インクジェットプリンターなどの印刷装置では、インクを収容したインクカートリッジに記憶装置を設けて、この記憶装置にインクカートリッジのＩＤ情報やインク残量などを記憶させることが行われている。インクカートリッジの交換は、ユーザーが自分で行うため、装着時にインクカートリッジ側の端子に絶縁物が付着するおそれがある。
【０００３】
一方、特許文献１に開示されているように、集積回路装置のＩ／Ｏ部に設けられるＩ／Ｏセルには、外部からの静電誘導電圧や過電流などの電気的なストレスに対して当該集積回路装置を保護するための静電保護素子（静電保護ダイオード等）が設けられている。
【０００４】
絶縁物の付着などによって、インクカートリッジ側の電源端子がオープン状態になった場合に、静電保護ダイオードを経由する電流パスが構成されて、内部回路が誤動作してしまうという問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−７７９９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の幾つかの態様によれば、電源端子がオープン状態となった場合に内部回路の誤動作を防止できる回路装置、印刷材収容体及び印刷装置等を提供できる。
【課題を解決するための手段】
【０００７】
本発明の一態様は、内部回路と、前記内部回路に供給される第１の電源電圧が入力される第１の電源端子と、前記内部回路に供給される、前記第１の電源電圧より低い電圧の第２の電源電圧が入力される第２の電源端子と、前記内部回路に供給されるクロック信号が入力されるクロック端子と、前記第１の電源端子の電圧と前記第２の電源端子の電圧とを比較することで、前記第１の電源端子のオープン状態を検出する第１の検出回路と、前記第２の電源端子の電圧と前記クロック端子の電圧とを比較することで、前記第２の電源端子のオープン状態を検出する第２の検出回路と、前記第１の検出回路及び前記第２の検出回路の少なくとも一方がオープン状態を検出した場合に、前記内部回路をリセット状態又はディスエーブル状態に設定する設定回路とを含む回路装置に関係する。
【０００８】
本発明の一態様によれば、第１の電源端子及び第２の電源端子の少なくとも一方がオープン状態である場合に、内部回路をリセット状態又はディスエーブル状態に設定することができるから、内部回路の誤動作を防止することなどができる。
【０００９】
また本発明の一態様では、前記第２の電源端子の電圧をプルアップするプルアップ回路を含み、前記設定回路は、前記第２の検出回路の出力信号がアクティブレベルに設定された場合に、前記プルアップ回路をアクティブ状態に設定してもよい。
【００１０】
このようにすれば、第２の電源端子がオープン状態である場合に、第２の電源端子の電圧をプルアップすることができる。
【００１１】
また本発明の一態様では、前記第１の検出回路は、前記第１の電源端子の電圧と前記第２の電源端子の電圧との電圧差が所定の電圧値より小さくなった場合に、出力信号をアクティブレベルに設定してもよい。
【００１２】
このようにすれば、第１の電源端子がオープン状態である場合に、第１の検出回路によりオープン状態を検出することができる。
【００１３】
また本発明の一態様では、前記設定回路は、前記第１の検出回路の出力信号がアクティブレベルに設定された場合に、前記内部回路をリセット状態又はディスエーブル状態に設定してもよい。
【００１４】
このようにすれば、第１の電源端子がオープン状態である場合に、第１の検出回路の出力信号に基づいて、内部回路をリセット状態又はディスエーブル状態に設定することができる。
【００１５】
また本発明の一態様では、前記クロック端子の電圧を前記第２の電源電圧にプルダウンするプルダウン回路を含み、前記クロック端子がオープン状態である場合には、前記プルダウン回路により前記クロック端子が前記第２の電源電圧に設定されてもよい。
【００１６】
このようにすれば、クロック端子がオープン状態である場合には、クロック端子と第２の電源端子とを同電位に設定することができる。
【００１７】
また本発明の一態様では、前記クロック端子と前記第２の電源端子が共にオープン状態である場合には、前記プルダウン回路によって前記クロック端子と前記第２の電源端子とが同電位に設定され、前記クロック端子及び前記第２の電源端子の電圧が共に上昇することで、前記第１の検出回路の出力信号がアクティブレベルに設定され、前記第１の検出回路の出力信号がアクティブレベルに設定されることで、前記設定回路が前記内部回路をリセット状態又はディスエーブル状態に設定してもよい。
【００１８】
このようにすれば、クロック端子と第２の電源端子が共にオープン状態である場合でも、内部回路をリセット状態又はディスエーブル状態に設定することができる。
【００１９】
また本発明の一態様では、前記第２の検出回路は、前記第２の電源端子の電圧と前記クロック端子の電圧とを比較する電圧比較回路と、前記クロック信号に基づいて前記電圧比較回路の出力信号をラッチし、前記設定回路に対して出力するラッチ回路とを有してもよい。
【００２０】
このようにすれば、電圧比較回路の比較結果をラッチ回路でラッチして出力することができるから、オープン状態を検出した場合に、第２の検出回路は出力信号を保持することができる。
【００２１】
また本発明の一態様では、前記第２の検出回路は、前記ラッチ回路として、第１のラッチ回路と第２のラッチ回路とを有し、前記第１のラッチ回路は、前記クロック信号の第１のエッジタイミングで前記電圧比較回路の出力信号をラッチし、前記第２のラッチ回路は、前記クロック信号の前記第１のエッジタイミングに続く第２のエッジタイミングで前記電圧比較回路の出力信号をラッチしてもよい。
【００２２】
このようにすれば、クロック信号の連続する２つのエッジタイミングで第２の電源端子のオープン状態が検出された場合に、出力信号をアクティブレベルに設定することができる。その結果、外部からのノイズ等によるオープン状態の誤検出を低減することができる。
【００２３】
また本発明の一態様では、前記設定回路は、前記内部回路をリセットする内部リセット信号を生成する内部リセット信号生成回路を有し、前記リセット信号生成回路は、外部リセット信号のアクティブ期間終了後に前記第１の検出回路の出力信号がアクティブレベルに設定された場合に、前記内部リセット信号をアクティブレベルに設定し、前記外部リセット信号がアクティブレベルに設定されるまで前記内部リセット信号をアクティブレベルに保持してもよい。
【００２４】
このようにすれば、第１の電源端子又は第２の電源端子のオープン状態が検出された場合に、外部リセット信号がアクティブレベルに設定されるまで内部回路をリセット状態又はディスエーブル状態に設定することができる。
【００２５】
また本発明の一態様では、前記リセット信号生成回路は、テストモードの場合には、前記外部リセット信号を前記内部リセット信号として出力してもよい。
【００２６】
このようにすれば、テストモードの場合には、外部リセット信号により内部回路をリセット状態又はディスエーブル状態に設定することができる。
【００２７】
本発明の他の態様は、上記いずれかに記載の回路装置を含む印刷材収容体に関係する。
【００２８】
本発明の他の態様は、上記に記載の印刷材収容体と、前記第１の電源端子に前記第１の電源電圧を供給し、前記第２の電源端子に前記第２の電源電圧を供給し、前記クロック端子に前記クロック信号を供給する制御部とを含む印刷装置に関係する。
【００２９】
本発明の他の態様によれば、印刷材収容体の装着時に第１の電源端子又は第２の電源端子がオープン状態になった場合に、内部回路の誤動作を防止することができる。その結果、信頼性の高い印刷装置を実現することなどが可能になる。
【図面の簡単な説明】
【００３０】
【図１】図１（Ａ）、図１（Ｂ）は、第１、第２の電源端子がオープン状態になった場合の内部回路の誤動作を説明する図。
【図２】回路装置の基本的な構成例。
【図３】第１の検出回路の詳細な構成例。
【図４】第２の検出回路の詳細な構成例。
【図５】内部リセット信号生成回路の詳細な構成例。
【図６】プルアップ回路の詳細な構成例。
【図７】第２の検出回路の変形例。
【図８】回路シミュレーションによる回路装置における信号波形等。
【図９】印刷装置の基本的な構成例。
【発明を実施するための形態】
【００３１】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３２】
１．内部回路の誤動作が生じる現象についての説明
本発明は、本発明前に、本発明の発明者によって明らかとされた第１の電源端子（ＶＤＤ端子）又は第２の電源端子（グランド端子、ＶＳＳ端子）がオープンとなった場合の回路の動作不良の問題となった現象に関する知見に基づいてなされたものである。よって、本発明の実施形態にかかる回路装置の構成と動作について説明する前に、本発明前に、本発明者によって検討された回路、及び第１、第２の電源端子がオープンとなったときに生じた問題の発生原因等について説明する。
【００３３】
図１（Ａ）、図１（Ｂ）は、第１、第２の電源端子がオープン状態になった場合の内部回路の誤動作を説明する図である。図１（Ａ）、図１（Ｂ）には、第１の電源端子ＴＶＤＤ、第２の電源端子ＴＶＳＳ、信号端子ＴＳＧ、入力回路ＩＮＰ、内部回路１６０を示す。入力回路ＩＮＰには、外部からの静電誘導電圧や過電流などの電気的なストレスに対して当該回路装置や内部回路等を保護するための静電気保護素子（静電保護ダイオードＤ１、Ｄ２、電流制限抵抗ＲＩＮ等）設けられている。また、ＢＦは、信号入力用の入力バッファーである。なお、静電保護ダイオードＤ１、Ｄ２として、複数個のダイオードを直列接続したものを用いてもよい。
【００３４】
図１（Ａ）は、第２の電源端子ＴＶＳＳに絶縁物等が付着して電源がオープン状態になった場合を示す。信号端子ＴＳＧに入力される信号電圧ＶＳＧがＬレベル（低電位レベル、グランドレベル、ＶＳＳレベル）であるときには、内部回路１６０のＶＳＳノードからダイオードＤ２及び電流制限抵抗ＲＩＮを介して信号端子ＴＳＧへ電流ＩＡが流れる場合がある。即ち、信号電圧ＶＳＧがＬレベルであるときには、信号端子ＴＳＧが疑似的なグランド端子として機能し、動作電流ＩＡが流れる場合がある。
【００３５】
この場合、内部回路１６０のＶＳＳノードの電位は、ＶＳＳ＋Ｖｆ２（Ｖｆ２は、静電保護ダイオードＤ２の順方向電圧である）となるが、Ｖｆ２が例えば、数百ｍＶ程度と低い場合には、ＶＳＳノードの電位はそれほど上昇せず、よって、内部回路１６０は動作してしまう。
【００３６】
図１（Ｂ）は、第１の電源端子ＴＶＤＤに絶縁物等が付着して電源がオープン状態になった場合を示す。信号端子ＴＳＧに入力される信号電圧ＶＳＧがＨレベル（高電位レベル、ＶＤＤレベル）であるときには、信号端子ＴＳＧから電流制限抵抗ＲＩＮ及びダイオードＤ１を介して内部回路１６０のＶＤＤノードへ電流ＩＢが流れる場合がある。即ち、信号電圧ＶＳＧがＨレベルであるときには、信号端子ＴＳＧが疑似的なＶＤＤ端子として機能し、動作電流ＩＢが流れる場合がある。
【００３７】
この場合、内部回路１６０のＶＤＤノードの電位は、ＶＤＤ−Ｖｆ１（Ｖｆ１は、静電保護ダイオードＤ１の順方向電圧である）となるが、Ｖｆ１が例えば、数百ｍＶ程度と低い場合には、ＶＤＤノードの電位はそれほど降下せず、よって、内部回路１６０は動作してしまう。
【００３８】
回路の動作保証電圧が、例えば２．７Ｖ〜３．６Ｖのように広く、ダイオード1段分の電圧降下よりも広い場合には、静電保護ダイオードＤ１として、複数個のダイオードを直列に接続することにより、電圧降下を数Ｖ（例えば、２Ｖ）と大きくすることもできる。しかし、このようにしても信号端子ＴＳＧに入力される信号電圧が３．６Ｖである場合には、電圧降下が十分ではなく、内部回路１６０が誤動作してしまうおそれがある。
【００３９】
このように第１、第２の電源端子ＴＶＤＤ、ＴＶＳＳのどちらか一方がオープン状態になった場合には、内部回路１６０に非正規の動作電流が流れてしまい、その結果、内部回路１６０が誤動作するおそれがある。以下に述べるように、本発明の実施形態によれば、第１、第２の電源端子ＴＶＤＤ、ＴＶＳＳのいずれか一方がオープン状態になった場合に、オープン状態を検出して内部回路１６０をリセット状態又はディスエーブル状態に設定することができる。その結果、内部回路１６０の誤動作を防止することができる。
【００４０】
２．回路装置の構成例
図２に本実施形態の回路装置１００の基本的な構成例を示す。本実施形態の回路装置１００は、内部回路１６０、第１の電源端子ＴＶＤＤ、第２の電源端子ＴＶＳＳ、クロック端子ＴＳＣＫ、リセット端子ＴＸＲＳＴ、第１の検出回路１１０、第２の検出回路１２０、設定回路１３０、プルアップ回路ＰＵ、プルダウン回路ＰＤ及び入力回路ＩＮＰ１、ＩＮＰ２を含む。なお、本実施形態の回路装置１００は図２の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００４１】
内部回路１６０は、例えば記憶装置であって、クロック信号ＳＣＫに基づいてデータの書き込み及び読み出し動作を行う。後述するように、回路装置１００が印刷装置の印刷材収容体（インクカートリッジなど）に設けられる場合には、内部回路（記憶装置）１６０は、印刷装置の制御部から供給されるクロック信号ＳＣＫに基づいて、印刷装置の制御部からの書き込みや読み出し指示に従ったメモリー動作を行う。この場合には、回路装置１００は制御部との間でデータ信号のやり取りを行うデータ端子（図示せず）を有する。
【００４２】
第１の電源端子ＴＶＤＤは、内部回路１６０に供給される第１の電源電圧（高電位側電源電圧）ＶＤＤが入力される端子である。第１の電源電圧ＶＤＤは、内部回路１６０、第１、第２の検出回路１１０、１２０、設定回路１３０など回路装置１００に含まれる各回路に供給される。
【００４３】
第２の電源端子ＴＶＳＳは、内部回路１６０に供給される、第１の電源電圧ＶＤＤより低い電圧の第２の電源電圧（低電位側電源電圧、グランド）ＶＳＳが入力される端子である。第２の電源電圧ＶＳＳは、内部回路１６０、第１、第２の検出回路１１０、１２０、設定回路１３０など回路装置１００に含まれる各回路に供給される。
【００４４】
クロック端子ＴＳＣＫは、内部回路１６０に供給されるクロック信号ＳＣＫが入力される端子である。クロック信号ＳＣＫは、入力回路ＩＮＰ２を介して、第２の検出回路１２０及び内部回路１６０に供給される。
【００４５】
プルダウン回路ＰＤは、抵抗素子ＲＡを含み、クロック端子ＴＳＣＫの電圧を第２の電源電圧ＶＳＳにプルダウンすることができる。クロック端子ＴＳＣＫがオープン状態である場合には、プルダウン回路ＰＤによりクロック端子ＴＳＣＫが第２の電源電圧ＶＳＳに設定される。
【００４６】
リセット端子ＴＸＲＳＴは、外部リセット信号ＸＲＳＴが入力される端子である。外部リセット信号ＸＲＳＴは、入力回路ＩＮＰ１を介して、設定回路１３０の内部リセット信号生成回路１４０などに供給される。なお、入力回路ＩＮＰ１、ＩＮＰ２は、図１に示した入力回路ＩＮＰと同じ構成にすることができる。
【００４７】
第１の検出回路１１０は、第１の電源端子ＴＶＤＤの電圧と第２の電源端子ＴＶＳＳの電圧とを比較することで、第１の電源端子ＴＶＤＤのオープン状態を検出する。具体的には、第１の電源端子ＴＶＤＤがオープン状態になることで、ＴＶＤＤの電圧が降下する。そして第１の検出回路１１０は、第１の電源端子ＴＶＤＤの電圧と第２の電源端子ＴＶＳＳの電圧との電圧差が所定の電圧値（例えば２Ｖ）より小さくなった場合に、出力信号ＶＱ１をアクティブレベル（例えばＬレベル）に設定する。
【００４８】
第２の検出回路１２０は、第２の電源端子ＴＶＳＳの電圧とクロック端子ＴＳＣＫの電圧とを比較することで、第２の電源端子ＴＶＳＳのオープン状態を検出する。具体的には、第２の電源端子ＴＶＳＳがオープン状態になることで、ＴＶＳＳの電圧が上昇する。そして第２の検出回路１２０は、第２の電源端子ＴＶＳＳの電圧とクロック信号ＳＣＫのＬレベルとを比較し、第２の電源端子ＴＶＳＳの電圧がクロック信号ＳＣＫのＬレベルより高い場合に出力信号ＶＱ２をアクティブレベル（例えばＬレベル）に設定する。
【００４９】
設定回路１３０は、内部リセット信号生成回路１４０を含み、第１の検出回路１１０及び第２の検出回路１２０の少なくとも一方がオープン状態を検出した場合に、内部回路１６０をリセット状態又はディスエーブル状態に設定する。具体的には、設定回路１３０は、第１の検出回路１１０の出力信号ＶＱ１がアクティブレベル（例えばＬレベル）に設定された場合に、内部回路１６０をリセット状態又はディスエーブル状態に設定する。
【００５０】
プルアップ回路ＰＵは、第２の検出回路１２０の出力信号ＶＱ２がアクティブレベル（例えばＬレベル）に設定された場合に、設定回路１３０によりアクティブ状態に設定されるアクティブ状態に設定されることで、第２の電源端子ＴＶＳＳの電圧をプルアップする。具体的には、設定回路１３０が制御信号ＶＱ３をＨレベルに設定することで、アクティブ状態に設定される。
【００５１】
第２の電源端子ＴＶＳＳの電圧がプルアップされることで、第１の電源端子ＴＶＤＤの電圧と第２の電源端子ＴＶＳＳの電圧との電圧差が小さくなる。そして電圧差が所定の電圧値より小さくなった場合に、第１の検出回路１１０が出力信号ＶＱ１をアクティブレベル（例えばＬレベル）に設定する。その結果、設定回路１３０が内部回路１６０をリセット状態又はディスエーブル状態に設定する。
【００５２】
内部リセット信号生成回路１４０は、第１の検出回路１１０の出力信号ＶＱ１と外部リセット信号ＸＲＳＴとに基づいて、内部回路１６０をリセットする内部リセット信号ｉ＿ＸＲＳＴを生成する。内部リセット信号ｉ＿ＸＲＳＴがアクティブレベル（例えばＬレベル）であるときに、内部回路１６０はリセット状態又はディスエーブル状態に設定される。
【００５３】
具体的には、内部リセット信号生成回路１４０は、外部リセット信号ＸＲＳＴのアクティブ期間（アクティブレベルである期間）終了後に第１の検出回路１１０の出力信号ＶＱ１がアクティブレベル（例えばＬレベル）に設定された場合に、内部リセット信号ｉ＿ＸＲＳＴをアクティブレベル（例えばＬレベル）に設定する。そして外部リセット信号ＸＲＳＴがアクティブレベル（例えばＬレベル）に設定されるまで内部リセット信号ｉ＿ＸＲＳＴをアクティブレベル（例えばＬレベル）に保持する。
【００５４】
また、内部リセット信号生成回路１４０は、テストモードの場合には、外部リセット信号ＸＲＳＴを内部リセット信号ｉ＿ＸＲＳＴとして出力する。
【００５５】
このように本実施形態の回路装置１００によれば、第１、第２の電源端子ＴＶＤＤ、ＴＶＳＳのいずれか一方がオープン状態になった場合に、オープン状態を検出して内部回路１６０をリセット状態又はディスエーブル状態に設定することができる。
【００５６】
さらに本実施形態の回路装置１００によれば、クロック端子ＴＳＣＫと第２の電源端子ＴＶＳＳが共にオープン状態である場合にも、内部回路１６０をリセット状態又はディスエーブル状態に設定することができる。具体的には、クロック端子ＴＳＣＫと第２の電源端子ＴＶＳＳが共にオープン状態である場合には、プルダウン回路ＰＤによってクロック端子ＴＳＣＫと第２の電源端子ＴＶＳＳとが同電位に設定される。そしてクロック端子ＴＳＣＫ及び第２の電源端子ＴＶＳＳの電圧が共に上昇することで、第１の検出回路１１０の出力信号ＶＱ１がアクティブレベルに設定される。第１の検出回路１１０の出力信号ＶＱ１がアクティブレベルに設定されることで、設定回路１３０が内部回路１６０をリセット状態又はディスエーブル状態に設定する。
【００５７】
上述したように、第２の検出回路１２０は、第２の電源端子ＴＶＳＳの電圧とクロック信号ＳＣＫのＬレベルとを比較し、第２の電源端子ＴＶＳＳの電圧がクロック信号ＳＣＫのＬレベルより高い場合に出力信号ＶＱ２をアクティブレベル（例えばＬレベル）に設定する。このため、何らかの原因によりクロック信号ＳＣＫのＬレベルがＶＳＳレベル（グランドレベル、０Ｖ）より低くなった場合には、第２の電源端子ＴＶＳＳがオープン状態でなくても、第２の検出回路１２０の出力信号ＶＱ２がアクティブレベルに設定されてしまう。しかし第２の電源端子ＴＶＳＳがオープン状態でない場合、即ち第２の電源端子ＴＶＳＳが正しくＶＳＳレベルに設定されている場合には、プルアップ回路ＰＵが動作しても第２の電源端子ＴＶＳＳの電圧はＶＳＳレベルを保持する。従って、第１の検出回路１１０の出力信号ＶＱ１は非アクティブレベル（例えばＨレベル）を保持するから、誤検出を防止することができる。
【００５８】
図３に、本実施形態の第１の検出回路１１０の詳細な構成例を示す。第１の検出回路１１０は、Ｐ型トランジスターＭＰ１〜ＭＰ６、Ｎ型トランジスターＭＮ１〜ＭＮ６、ＯＲゲートＯＲ１、インバーターＩＮＶ１〜ＩＮＶ５を含む。なお、本実施形態の第１の検出回路１１０は図３の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００５９】
トランジスターＭＰ１、ＭＰ２、ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４はオフセット電圧を有する比較回路（コンパレーター）を構成する。ＭＮ１及びＭＮ２のゲートには第１の電源電圧ＶＳＳが入力される。一方、ＭＮ３のゲート（ノードＮ１）には、ＭＰ３、ＭＰ４により生成されたＶＤＤより低い電圧Ｖ（Ｎ１）が入力される。
【００６０】
例えばＶＤＤ＝３Ｖ、ＶＳＳ＝０Ｖである場合に、Ｖ（Ｎ１）＝１Ｖとすることができる。そして第１の電源端子ＴＶＤＤがオープン状態になり、ＶＤＤが２Ｖまで降下すると、Ｖ（Ｎ１）は例えば０．５Ｖになる。比較回路のオフセット電圧を０．５Ｖに設定することで、ＶＤＤが２Ｖより低いことを検出することができる。即ち、第１の電源端子ＴＶＤＤの電圧と第２の電源端子ＴＶＳＳの電圧との電圧差が所定の電圧値（例えば２Ｖ）より小さくなったことを検出することができる。
【００６１】
比較回路の出力（ノードＮ２の電圧）Ｖ（Ｎ２）は、ＭＰ５、ＭＰ６、ＭＮ５によりレベルシフトされ、ＩＮＶ４、ＩＮＶ５を介して出力信号ＶＱ１が出力される。
【００６２】
第１の電源端子ＴＶＤＤに第１の電源電圧ＶＤＤが正常に供給されている場合には、ＴＶＤＤの電圧と第２の電源端子ＴＶＳＳの電圧との電圧差が所定の電圧値より大きいから、出力信号ＶＱ１はＨレベルに設定される。
【００６３】
一方、第１の電源端子ＴＶＤＤがオープン状態である場合には、ＴＶＤＤの電圧が降下する。ＴＶＤＤの電圧と第２の電源端子ＴＶＳＳの電圧との電圧差が所定の電圧値より小さくなることで、出力信号ＶＱ１はＬレベルに設定される。
【００６４】
テストイネーブル信号ＴＥＳＴＥＮは、テストモードに回路装置１００をテストモードに設定するための信号である。ＴＥＳＴＥＮがＨレベルである場合にテストモードに設定され、Ｌレベルである場合に通常モード（非テストモード）に設定される。
【００６５】
外部リセット信号ＸＲＳＴがアクティブレベル（Ｌレベル）であるか、又はテストイネーブル信号ＴＥＳＴＥＮがＨレベルである場合には、ＩＮＶ３の出力はＬレベルになりＭＮ４はオフ状態になる。また、ＩＮＶ２の出力はＨレベルになるから、ＭＰ４、ＭＰ５はオフ状態になり、ＭＮ６はオン状態になる。こうすることで、リセット状態又はテストモードに設定された場合に、消費電力を低減することができる。
【００６６】
このように、本実施形態の第１の検出回路１１０によれば、第１の電源端子ＴＶＤＤの電圧と第２の電源端子ＴＶＳＳの電圧とを比較することで、第１の電源端子ＴＶＤＤのオープン状態を検出することができる。オープン状態を検出した場合には、出力信号ＶＱ１をアクティブレベル（Ｌレベル）に設定する。
【００６７】
図４に、本実施形態の第２の検出回路１２０の詳細な構成例を示す。第２の検出回路１２０は、電圧比較回路１２２及びラッチ回路１２４を含む。なお、本実施形態の第２の検出回路１２０は図４の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００６８】
電圧比較回路（コンパレーター）１２２は、差動対を構成するＰ型トランジスターＭＰ１１、ＮＰ１２と、カレントミラー型負荷を構成するＮ型トランジスターＭＮ１１、ＭＮ１２と、電流源を構成するＭＮ１３とを含む。ＭＰ１１のゲートにはクロック信号ＳＣＫが入力され、ＭＰ１２のゲートには第２の電源端子ＴＶＳＳの電圧が入力される。電圧比較回路１２２は、第２の電源端子ＴＶＳＳの電圧とクロック端子ＴＳＣＫの電圧とを比較して、比較結果をノードＮ１１に出力する。
【００６９】
第２の電源端子ＴＶＳＳに第２の電源電圧ＶＳＳが正常に供給されている場合には、ＴＶＳＳの電圧はＴＳＣＫの電圧（即ちＳＣＫの電圧）以下であるから、電圧比較回路１２２の出力電圧Ｖ（Ｎ１１）はＬレベルとなる。一方、第２の電源端子ＴＶＳＳがオープン状態である場合には、ＴＶＳＳの電圧は第２の電源電圧ＶＳＳより高くなる。従って、クロック信号ＳＣＫがＬレベルである期間には、電圧比較回路１２２の出力電圧Ｖ（Ｎ１１）はＨレベルとなり、ＳＣＫがＨレベルである期間には、Ｖ（Ｎ１１）はＬレベルとなる。
【００７０】
ラッチ回路１２４は、ＮＡＮＤゲートＮＤ１１、ＮＤ１２、ＮＤ１３、ＯＲゲートＯＲ１１、インバーターＩＮＶ１３、ＩＮＶ１４を含む。ラッチ回路１２４は、クロック信号ＳＣＫに基づいて電圧比較回路１２２の出力信号をラッチし、設定回路１３０に対して出力する。具体的には、クロック信号ＳＣＫがＬレベルからＨレベルに変化するタイミング（立ち上がりエッジのタイミング）で入力ノードＮＳに入力される信号をラッチし、ＳＣＫがＨレベルである期間において、その信号を保持して出力ノードＮＱに出力する。そして出力ノードＮＱからインバーターＩＮＶ１５を介して出力信号ＶＱ２として出力される。
【００７１】
第２の電源端子ＴＶＳＳに第２の電源電圧ＶＳＳが正常に供給されている場合には、電圧比較回路１２２の出力電圧Ｖ（Ｎ１１）はＬレベルを持続するから、出力ノードＮＱにはＬレベルが出力される。そしてインバーターＩＮＶ１５を介して、出力信号ＶＱ２としてＨレベルが出力される。
【００７２】
一方、第２の電源端子ＴＶＳＳがオープン状態である場合には、クロック信号ＳＣＫがＬレベルである期間には、電圧比較回路１２２の出力電圧Ｖ（Ｎ１１）はＨレベルとなり、出力ノードＮＱにはＨレベルが出力される。ＳＣＫがＨレベルである期間には、Ｖ（Ｎ１１）はＬレベルとなるが、ラッチ回路１２４によりＨレベルが保持され、出力ノードＮＱにはＨレベルが出力される。そしてインバーターＩＮＶ１５を介して、出力信号ＶＱ２としてＬレベルが出力される。
【００７３】
電圧比較回路１２２の電流源であるＭＮ１３のゲートには信号ＳＬＰが入力される。この信号ＳＬＰは第１の検出回路１１０（図３）から供給される信号であって、外部リセット信号ＸＲＳＴがアクティブレベル（Ｌレベル）であるか、又はテストイネーブル信号ＴＥＳＴＥＮがＨレベルである場合に、Ｌレベルに設定される。こうすることで、ＭＮ１３がオフ状態になるから、リセット状態又はテストモードに設定された場合に、消費電力を低減することができる。
【００７４】
このように、本実施形態の第２の検出回路１２０によれば、第２の電源端子ＴＶＳＳの電圧とクロック端子ＴＳＣＫの電圧とを比較することで、第２の電源端子ＴＶＳＳのオープン状態を検出することができる。オープン状態を検出した場合には、出力信号ＶＱ２をアクティブレベル（Ｌレベル）に設定する。
【００７５】
図５に、本実施形態の内部リセット信号生成回路１４０の詳細な構成例を示す。内部リセット信号生成回路１４０は、ＮＡＮＤゲートＮＤ２１〜ＮＤ２５、ＮＯＲゲートＮＲ２１、インバーターＩＮＶ２１〜ＩＮＶ２８、キャパシターＣ１、Ｃ２を含む。なお、本実施形態の内部リセット信号生成回路１４０は図５の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００７６】
ＮＡＮＤゲートＮＤ２１、ＮＤ２２及びＮＯＲゲートＮＲ２１はラッチ回路を構成し、第１の検出回路１１０の出力信号ＶＱ１をラッチする。そして外部リセット信号ＸＲＳＴがアクティブレベル（Ｌレベル）になるまでその信号を保持する。
【００７７】
通常モード（非テストモード）の場合には、ＴＥＳＴＥＮはＬレベルであるから、ＩＮＶ２５の出力レベルはＨレベルであり、ＮＤ２４の出力レベルはＨレベルに固定される。従って、ＮＲ２１の出力信号はＮＤ２３及びＮＤ２５を介してＩＮＶ２７に入力される。そしてＩＮＶ２７、ＩＮＶ２８を介して内部リセット信号ｉ＿ＸＲＳＴとして出力される。
【００７８】
キャパシターＣ１、Ｃ２は、外部リセット信号ＸＲＳＴを遅延させてラッチ回路に入力させるために設けられる。こうすることで、ラッチ回路の動作を安定にすることができる。
【００７９】
このようにすることで、内部リセット信号生成回路１４０は、外部リセット信号ＸＲＳＴのアクティブ期間（アクティブレベルである期間）終了後に第１の検出回路１１０の出力信号ＶＱ１がアクティブレベル（Ｌレベル）に設定された場合に、内部リセット信号ｉ＿ＸＲＳＴをアクティブレベル（Ｌレベル）に設定することができる。そして外部リセット信号ＸＲＳＴがアクティブレベル（Ｌレベル）に設定されるまで、内部リセット信号ｉ＿ＸＲＳＴをアクティブレベル（Ｌレベル）に保持することができる。
【００８０】
また、テストモードの場合には、ＴＥＳＴＥＮはＨレベルであるから、ＮＤ２３の出力レベルはＨレベルに固定され、ＩＮＶ２６の出力レベルはＨレベルに固定される。従って、外部リセット信号ＸＲＳＴはＮＤ２４、ＮＤ２５を介してＩＮＶ２７に入力され、さらにＩＮＶ２７、ＩＮＶ２８を介して内部リセット信号ｉ＿ＸＲＳＴとして出力される。このようにすることで、内部リセット信号生成回路１４０は、テストモードの場合には、外部リセット信号ＸＲＳＴを内部リセット信号ｉ＿ＸＲＳＴとして出力することができる。
【００８１】
図６に、本実施形態のプルアップ回路ＰＵの詳細な構成例を示す。プルアップ回路ＰＵは、Ｎ型トランジスターＭＮ３１、抵抗素子ＲＢを含む。インバーターＩＮＶ３１、ＮＯＲゲートＮＲ３１は、設定回路１３０に含まれる。なお、本実施形態のプルアップ回路ＰＵは図６の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００８２】
第１の電源端子ＴＶＤＤ及び第２の電源端子ＴＶＳＳが共にオープン状態でない場合には、第１の検出回路１１０の出力信号ＶＱ１及び第２の検出回路１２０の出力信号ＶＱ２は、共にＨレベルに設定されている。この場合には、トランジスターＭＮ３１のゲート電圧ＶＱ３はＬレベルになるから、ＭＮ３１はオフ状態である。
【００８３】
第２の電源端子ＴＶＳＳがオープン状態になると、第２の検出回路１２０の出力信号ＶＱ２がＬレベルに設定される。この場合には、ＭＮ３１のゲート電圧ＶＱ３はＨレベルになるから、ＭＮ３１はオン状態になる。その結果、抵抗素子ＲＢ及びＭＮ３１に電流が流れ、第２の電源端子ＴＶＳＳの電圧がプルアップされる。
【００８４】
ＴＶＳＳの電圧が上昇して第１の電源電圧ＶＤＤとの電圧差が所定の電圧値より小さくなると、第１の検出回路１１０が出力信号ＶＱ１をアクティブレベル（Ｌレベル）に設定する。ＶＱ１がＬレベルに変化すると、ＶＱ３はＬレベルに変化するから、ＭＮ３１はオフ状態になる。その結果、第２の電源端子ＴＶＳＳはプルアップされなくなり、電圧が降下するが、オープン状態であるからＬレベルまでは下がらない。
【００８５】
第２の電源端子ＴＶＳＳの電圧が降下することで、第１の電源電圧ＶＤＤとの電圧差が所定の電圧値より大きくなり、第１の検出回路１１０の出力信号ＶＱ１はＨレベルに戻る。一方、第２の検出回路１２０の出力信号ＶＱ２はＬレベルを保持しているから、再びＭＮ３１がオン状態になり第２の電源端子ＴＶＳＳはプルアップされる。
【００８６】
このように第２の電源端子ＴＶＳＳの電圧は上昇と降下を繰り返すが、内部リセット信号生成回路１４０のラッチ回路が第１の検出回路１１０の出力信号ＶＱ１のＬレベルを保持することで、内部リセット信号ｉ＿ＸＲＳＴをＬレベルに設定し、保持することができる。
【００８７】
図７に、本実施形態の第２の検出回路１２０の変形例を示す。第２の検出回路１２０の変形例は、ラッチ回路１２４として、第１のラッチ回路１２４−１と第２のラッチ回路１２４−２とを含む。他の構成要素は、図４に示した第２の検出回路１２０と共通である。
【００８８】
第１のラッチ回路１２４−１は、クロック信号ＳＣＫの第１のエッジタイミングで電圧比較回路１２２の出力信号をラッチする。また、第２のラッチ回路１２４−２は、クロック信号ＳＣＫの第１のエッジタイミングに続く第２のエッジタイミングで電圧比較回路１２２の出力信号をラッチする。第１、第２のエッジタイミングは、例えばクロック信号ＳＣＫの立ち上がりエッジのタイミングである。
【００８９】
このようにすることで、クロック信号ＳＣＫの連続する２つのエッジタイミングで第２の電源端子ＴＶＳＳのオープン状態が検出された場合に、出力信号ＶＱ２をＬレベル（アクティブレベル）に設定することができる。その結果、外部からのノイズ等によるオープン状態の誤検出を低減することができる。
【００９０】
図８に、回路シミュレーションによる本実施形態の回路装置１００における信号波形等を示す。図８には、内部リセット信号ｉ＿ＸＲＳＴ、第１の検出回路１１０の出力信号ＶＱ１、プルアップ回路ＰＵのＭＮ３１のゲート電圧ＶＱ３、クロック信号ＳＣＫ、外部リセット信号ＸＲＳＴ、第１の電源端子ＴＶＤＤの電圧ＶＤＤ、第２の電源端子ＴＶＳＳの電圧ＶＳＳの波形を示す。
【００９１】
図８において、第１の検出期間ＴＤ１は、第１の検出回路１１０が第１の電源端子ＴＶＤＤのオープン状態を検出している期間である。第２の検出期間ＴＤ２は、第２の検出回路１２０が第２の電源端子ＴＶＳＳのオープン状態を検出している期間である。第３の検出期間ＴＤ３は、第１の検出回路１１０がクロック端子ＴＳＣＫと第２の電源端子ＴＶＳＳが共にオープン状態であることを検出している期間である。また、第１、第２、第３のリセット期間ＴＲ１、ＴＲ２、ＴＲ３は、内部リセット信号ｉ＿ＸＲＳＴがＬレベル（アクティブレベル）に設定されている期間である。
【００９２】
第１の電源端子ＴＶＤＤがオープン状態である場合には、図８のＡ１に示すように、第１の電源端子ＴＶＤＤの電圧ＶＤＤが降下する。そしてＶＤＤとＶＳＳとの電圧差が所定の電圧値（例えば２Ｖ）より小さくなると、第１の検出回路１１０の出力信号ＶＱ１がＬレベルに設定される。そして内部リセット信号生成回路１４０により、内部リセット信号ｉ＿ＸＲＳＴがＬレベル（アクティブレベル）に設定される。
【００９３】
図８のＡ２に示すようにオープン状態が解消されるとＶＱ１はＨレベルに復帰するが、内部リセット信号ｉ＿ＸＲＳＴは、外部リセット信号ＸＲＳＴがＬレベル（アクティブレベル）に設定されるまで、Ｌレベルを保持する。即ち、第１の検出期間ＴＤ１の終了後も、第１のリセット期間ＴＲ１において、内部回路１６０はリセット状態（ディスエーブル状態）に設定される。
【００９４】
第２の電源端子ＴＶＳＳがオープン状態である場合には、図８のＢ１に示すように、第２の電源端子ＴＶＳＳの電圧ＶＳＳが上昇する。ＶＳＳが上昇することで、第２の検出回路１２０の出力信号ＶＱ２がＬレベルに設定される。そしてプルアップ回路ＰＵのＭＮ３１のゲート電圧ＶＱ３がＨレベルになり、第２の電源端子ＴＶＳＳがプルアップされるから、ＶＳＳがさらに上昇する。ＶＤＤとＶＳＳとの電圧差が所定の電圧値（例えば２Ｖ）より小さくなると、ＶＱ１がＬレベルに設定される。そして内部リセット信号生成回路１４０により、内部リセット信号ｉ＿ＸＲＳＴがＬレベル（アクティブレベル）に設定される。
【００９５】
そして図８のＢ２に示すようにオープン状態が解消されるまで、ＶＳＳは上昇と降下を繰り返す。ＶＱ１はＨレベルとＬレベルと交互に変化するが、内部リセット信号ｉ＿ＸＲＳＴは、外部リセット信号ＸＲＳＴがＬレベル（アクティブレベル）に設定されるまで、Ｌレベルを保持する。即ち、第２の検出期間ＴＤ２の終了後も、第２のリセット期間ＴＲ２において、内部回路１６０はリセット状態（ディスエーブル状態）に設定される。
【００９６】
クロック端子ＴＳＣＫと第２の電源端子ＴＶＳＳが共にオープン状態である場合には、ＳＣＫとＶＳＳとはプルダウン回路ＰＤによって同電位に設定されるから、図８のＤ１、Ｄ２に示すように、共に電圧が上昇する。そしてＶＤＤとＶＳＳとの電圧差が所定の電圧値（例えば２Ｖ）より小さくなると、ＶＱ１がＬレベルに設定され、第３の検出期間ＴＤ３が開始する。そして内部リセット信号生成回路１４０により、内部リセット信号ｉ＿ＸＲＳＴがＬレベル（アクティブレベル）に設定される。即ち、第３のリセット期間ＴＲ３において、内部回路１６０はリセット状態（ディスエーブル状態）に設定される。
【００９７】
３．印刷装置
図９に、本実施形態の印刷装置の基本的な構成例を示す。図９に示す印刷装置は、印刷材収容体２００、集積回路装置３００、主制御部４００、表示部４３０を含む。なお、本実施形態の印刷装置は図９の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００９８】
印刷材収容体（インクカートリッジ）２００は、印刷に用いる印刷材（インク）を格納する容器であって、本実施形態の回路装置１００を含む。
【００９９】
記憶装置（内部回路）１６０は、例えばＥＥＰＲＯＭなどの不揮発性記憶装置であって、印刷材収容体（インクカートリッジ）２００が収容する印刷材（インク）の印刷材情報を記憶することができる。印刷材情報は、例えばインクカートリッジのＩＤ情報、インク色、インク残量、使用履歴などである。
【０１００】
回路装置１００は、集積回路装置（制御部）３００から第１の電源電圧ＶＤＤ、第２の電源電圧ＶＳＳ、クロック信号ＳＣＫ、外部リセット信号ＸＲＳＴの供給を受け、またデータ信号端子ＴＳＤＡを介して、集積回路装置（制御部）３００との間でデータ信号ＳＤＡのやり取りを行う。
【０１０１】
主制御部（制御部）４００は、ＣＰＵ４１０と、メモリー４２０とを含み、印刷処理の制御を行う。また、制御部３００との間でバスＢＵＳを介して必要な通信を行う。図９に示す構成例では、制御部が主制御部４００と集積回路装置３００とに分かれているが、１つの制御部として構成してもよい。
【０１０２】
表示部４３０は、ユーザーに印刷装置の動作状態やカートリッジの装着状態などの各種の通知を行うためのものである。
【０１０３】
インクジェットプリンターなどの印刷装置では、ユーザーが印刷材収容体（インクカートリッジ）２００を装着する。このため、装着時にインクカートリッジの端子に絶縁物が付着した場合などに、印刷装置側の端子とインクカートリッジ側の端子とが電気的に接触されないおそれがある。このような場合には、例えば第１の電源端子ＴＶＤＤ又は第２の電源端子ＴＶＳＳがオープン状態になる可能性がある。図１（Ａ）、図１（Ｂ）で説明したように、電源端子のいずれか一方がオープン状態になった場合には、記憶装置１６０に非正規の動作電流が流れてしまい、その結果、内部回路１６０が誤動作するおそれがある。
【０１０４】
本実施形態の回路装置１００によれば、第１、第２の電源端子ＴＶＤＤ、ＴＶＳＳのいずれか一方がオープン状態になった場合に、オープン状態を検出して内部回路１６０をリセット状態又はディスエーブル状態に設定することができる。こうすることで、記憶装置１６０の誤動作を防止することができるから、記憶された情報が消失するなどのトラブルを低減することができる。その結果、信頼性の高い印刷装置を実現することなどが可能になる。
【０１０５】
なお、以上のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また回路装置、印刷材収容体及び印刷装置の構成、動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【符号の説明】
【０１０６】
１００  回路装置、１１０  第１の検出回路、１２０  第２の検出回路、
１３０  設定回路、１４０  内部リセット信号生成回路、
１６０  内部回路（記憶装置）、１２２  電圧比較回路、１２４  ラッチ回路、
２００  印刷材収容体、３００  集積回路装置（制御部）、４００  主制御部、
４１０  ＣＰＵ、４２０  メモリー、４３０  表示部、
ＳＣＫ  クロック信号、ＸＲＳＴ  外部リセット信号、
ｉ＿ＸＲＳＴ  内部リセット信号、ＶＤＤ  第１の電源電圧、
ＶＳＳ  第２の電源電圧、ＰＵ  プルアップ回路、ＰＤ  プルダウン回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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