(57)【要約】【課題】光学的に書き込み状態が解析されることがなく、安価に実現することのできる、半導体記憶装置及びその動作方法を提供すること。【解決手段】半導体記憶装置は、書込み処理が行われていない第１半導体記憶素子と、書込み処理が行われた第２半導体記憶素子とを具備する。前記第１半導体記憶素子及び前記第２半導体記憶素子は、それぞれ、不純物が注入された半導体層を備える抵抗部と、前記抵抗部に接続される、第１コンタクトと、前記抵抗部に接続される、第２コンタクトとを具備する。前記第１半導体記憶素子における前記半導体層の不純物の活性化率は、前記第２半導体記憶素子のそれとは異なっている。【選択図】図３
2013045931.tif 000002
【特許請求の範囲】
【請求項１】
書込み処理が行われていない第１半導体記憶素子と、
書込み処理が行われた第２半導体記憶素子と、
を具備し、
前記第１半導体記憶素子及び前記第２半導体記憶素子は、それぞれ、
不純物が注入された半導体層を備える抵抗部と、
前記抵抗部に接続される、第１コンタクトと、
前記抵抗部に接続される、第２コンタクトと、
を具備し、
前記第１半導体記憶素子における前記半導体層の不純物の活性化率は、前記第２半導体記憶素子のそれとは異なっている
半導体装置。
【請求項２】
請求項１に記載された半導体装置であって、
前記抵抗部は、更に、それぞれ前記半導体層上に形成された、第１金属層及び第２金属層を備えており、
前記第１コンタクトは、前記第１金属層に接続されており、
前記第２コンタクトは、前記第２金属層に接続されており、
前記第１半導体記憶素子において、前記第１金属層と前記第２金属層とは、互いに離間しており、
前記第２半導体記憶素子においても、前記第１金属層と前記第２金属層とは、互いに離間している
半導体装置。
【請求項３】
請求項２に記載された半導体装置であって、
前記第１金属層及び第２金属層は、それぞれ、金属シリサイド層である
半導体装置。
【請求項４】
請求項３に記載された半導体装置であって、
前記金属シリサイド層は、Ｎｉシリサイド層、Ｃｏシリサイド層、Ｔｉシリサイド層、Ｗシリサイド層、Ｍｇシリサイド層、Ｃｒシリサイド層、Ｒｅシリサイド層、及びＦｅシリサイド層のいずれかである
半導体装置。
【請求項５】
請求項１乃至４のいずれかに記載された半導体装置であって、
前記半導体層は、ポリシリコン層を含んでいる
半導体装置。
【請求項６】
請求項１乃至４のいずれかに記載された半導体装置であって、
前記半導体層は、アモルファスシリコン層を含んでいる
半導体装置。
【請求項７】
請求項１乃至６のいずれかに記載された半導体装置であって、
前記第１半導体記憶素子における前記不純物の活性化率は、前記第２半導体記憶素子における前記不純物の活性化率よりも、小さい
半導体装置。
【請求項８】
請求項１乃至６のいずれかに記載された半導体装置であって、
前記第１半導体記憶素子における前記不純物の活性化率は、前記第２半導体記憶素子における前記不純物の活性化率よりも、大きい
半導体装置。
【請求項９】
複数の半導体記憶素子を具備し、
前記複数の半導体記憶素子の各々は、
不純物が導入された半導体層を備える、抵抗部と、
前記抵抗部に接続される、第１コンタクトと、
前記抵抗部に接続される、第２コンタクトとを備える
半導体装置の製造方法であって、
前記複数の半導体記憶素子から書き込み対象の半導体記憶素子を選択し、前記選択された半導体記憶素子の前記第１コンタクトに、前記第１コンタクトから前記抵抗部を介して前記第２コンタクトに書込み電流が流れるように、プログラム電圧を印加し、前記半導体層における不純物の活性化率を変化させるステップと、
前記複数の半導体記憶素子の各々の前記抵抗部における抵抗値に基づいて、前記各半導体記憶素子における書込みの有無を判別するステップと、
を具備する
半導体装置の製造方法。
【請求項１０】
請求項９に記載された半導体装置の製造方法であって、
前記変化させるステップは、前記書込み電流を複数回流すステップを含んでいる
半導体装置の製造方法。
【請求項１１】
一対のカラム線と、
前記一対のカラム線に対応して設けられた、一対の半導体記憶素子と、
前記一対のカラム線の間の電位差を検出する、比較回路と、
前記一対の半導体記憶素子に対応して設けられた、一対のスイッチ回路と、
制御回路と、
を具備し、
前記一対の半導体記憶素子の各々は、
不純物が注入された半導体層を備える抵抗部と、
前記抵抗部に接続される、第１コンタクトと、
前記抵抗部に接続される、第２コンタクトとを備え、
前記第１コンタクトは、前記一対のカラム線のうちの対応するカラム線に接続され、
前記第２コンタクトは、前記一対のスイッチ回路のうちの対応するスイッチ回路を介して接地されており、
前記制御回路は、
書込み時に、前記一対の半導体記憶素子のうちの一方に対応する前記スイッチ回路をオンにし、前記一方のカラム線から前記一方の半導体記憶素子に書込み電流が流されるように、前記一方のカラム線に書き込み電圧を印加し、前記一方の半導体記憶素子における前記半導体層の不純物の活性化率を変化させることにより、前記抵抗部の抵抗値を変化させ、読み出し時に、前記一対のスイッチ回路をオンにするように構成され、
前記比較回路は、読み出し時に、前記一対のカラム線の間に生じた電位差を検出するように構成されている
ＯＴＰメモリ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置、及び半導体記憶装置の動作方法に関する。
【背景技術】
【０００２】
ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）には、書き換え不可能な情報（ｃｈｉｐ  ＩＤやｓｅｃｕｒｉｔｙ  ｃｏｄｅなど）を記憶させるため、不揮発性記憶装置（ＯＴＰ：ｏｎｅ  ｔｉｍｅ  ｐｒｏｇｒａｍｍａｂｌｅ  ｄｅｖｉｃｅ）が搭載されることが増えてきている。
【０００３】
不揮発性記憶装置として、ヒューズ素子が用いられる場合がある。ヒューズ素子として、従来、レーザヒューズ素子が用いられていた。これに対し、利便性及び経済性の観点から、電気的に書込みを行うことができるエレクトリカルヒューズ素子が開発されている。エレクトリカルヒューズ素子を用いれば、半導体チップのテストと同時に書込みを行うことができる。
【０００４】
エレクトリカルヒューズ素子は、例えば、シリサイド層が形成されたポリシリコン層、及び導電性配線（例えば銅配線）等により実現される。初期状態において、ヒューズ素子は低抵抗である。書込み時には、ヒューズ素子に大電流が流される。これによって、シリサイド層又は導電性配線が、マイグレート又は溶融する。その結果、ヒューズ素子が高抵抗になる。読み出し時には、ヒューズ素子の抵抗値が検出され、情報が読み出される。
【０００５】
上記に関連して、特許文献１（米国特許第４４９９５５７号  公報）には、不揮発性記憶装置として、電気ヒューズを用いる点が開示されている。
【０００６】
また、特許文献２（米国特許公開公報ＵＳ２００６／００８７００１Ａ１）には、電気ヒューズ素子が開示されている。図１Ａは、この電気ヒューズ素子１００を示す概略図である。電気ヒューズ素子１００は、ポリシリコン層１０１、ポリシリコン層１０１上に形成されたシリサイド層１０２、コンタクト１０３−１、及びコンタクト１０３−２を有している。コンタクト１０３−１及びコンタクト１０３−２は、シリサイド層１０２に接続されている。書き込み時には、コンタクト１０３−１から、シリサイド層１０２及びポリシリコン層１０１を介して、コンタクト１０３−２に大電流が流される。図１Ｂは、書込み後の電気ヒューズ素子１００を示す概略図である。図１Ｂに示されるように、大電流により、シリサイド層１０２がマイグレートし、切断され、電気ヒューズ素子１００が高抵抗化する。これにより、電気ヒューズ素子１００に情報を書き込むことができる。
【０００７】
また、特許文献３（特開２００７−２５８４６１号公報）には、ヒューズ素子の切断ないし高抵抗化方法が開示されている。この高抵抗化方法は、導電性材料で形成されたヒューズに対し、一回の溶融破断できるエネルギー未満であり、固相のマイグレーションを生じさせるエネルギーを持つ電気的パルスを、繰り返し印加して、ヒューズ素子を切断ないし高抵抗化する工程を含む。
【０００８】
一方、不揮発性記憶装置として、アンチヒューズ素子が用いられることもある。アンチヒューズ素子は、例えば、ＭＯＳトランジスタ、及びＭＯＳキャパシタなどにより実現される。例えば、ＭＯＳトランジスタが用いられる場合、書込み時に、ソース、ドレイン及び基板が接地され、ゲート電極に高電圧が印加される。これにより、ゲート絶縁膜が破壊され、ソースとドレインとの間が短絡する。アンチヒューズ素子は、書込み前においては高抵抗であり、書込み後においては低抵抗である。アンチヒューズ素子を用いた場合であっても、情報を書き込むことが可能である。
【０００９】
上記に関連して、特許文献４（米国特許第４３２２８２２号  公報）には、記憶装置が開示されている。この記憶装置においては、Ｖ字状の溝にキャパシタが設けられている。そのキャパシタをブレークダウンさせることにより、抵抗が低くなる。すなわち、この記憶装置は、アンチヒューズにより実現されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特許第４４９９５５７号  公報
【特許文献２】米国特許公開公報ＵＳ２００６／００８７００１Ａ１
【特許文献３】特開２００７−２５８４６１号公報
【特許文献４】米国特許第４３２２８２２号  公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
ところで、近年、著作権保護や端末認識などを目的として、書き込まれた情報の解析が困難である不揮発性記憶装置が望まれている。しかしながら、既述のエレクトリカルヒューズ素子は、この要求に適さない。図１Ｂに示したように、エレクトリカルヒューズ素子は、書込み時に、広範囲にわたって切断（マイグレート又は溶融）される。そのため、光学的な解析により、複数のエレクトリカルヒューズ素子における書込み状態が、一度に把握されてしまう。
【００１２】
これに対して、アンチヒューズ素子を用いた場合には、書き込み状態の解析は難しい。例えば、ＮＭＯＳトランジスタによるアンチヒューズ素子を用いた場合、書込み時に破壊される部分は、微小であり、かつ、ゲート電極の下に形成される。そのため、破壊箇所を光学的に解析することは難しい。しかしながら、アンチヒューズ素子においては、高電界による絶縁破壊現象が利用される。そのため、アンチヒューズ素子に、高い電圧をプログラム電圧として印加しなければならない。例えば、２８ｎｍ世代のゲート絶縁膜を有するトランジスタをアンチヒューズ素子として用いた場合であっても、プログラム電圧として、３．５Ｖ以上の電圧が必要である。さらに、不揮発性記憶装置には、数キロｂｉｔから数メガｂｉｔの容量が要求される。全体の書き込み所要時間を勘案すると、１ｂｉｔあたり、数１０ｕｓ未満で書き込みを行なうことが要求される。絶縁膜の破壊時間は印加する電界に依存するため、書き込み時間の要求が満たされるには、プログラム電圧として、５．５Ｖ以上の電圧が必要になる。そのような高い電圧に対応するために、専用の高耐圧トランジスタなどが必要となり、追加コストが大きくなる、という問題点があった。
【課題を解決するための手段】
【００１３】
本発明に係る半導体記憶装置の一つの実施例は、書込み処理が行われていない第１半導体記憶素子と、書込み処理が行われた第２半導体記憶素子とを具備する。前記第１半導体記憶素子及び前記第２半導体記憶素子は、それぞれ、不純物が注入された半導体層を備える抵抗部と、前記抵抗部に接続される、第１コンタクトと、前記抵抗部に接続される、第２コンタクトとを備えている。前記第１半導体記憶素子における前記半導体層の不純物の活性化率は、前記第２半導体記憶素子のそれとは異なっている。
【００１４】
本発明の一つの実施例によれば、第１半導体記憶素子と第２半導体記憶素子との間で、半導体層における不純物の活性化率が異なっている。不純物の活性化率が異なる為、抵抗部における抵抗値も異なる。したがって、各半導体記憶素子の抵抗値に基づいて、各半導体記憶素子における書込み状態を判別することができ、データを読み出すことができる。ここで、第１半導体記憶素子と第２半導体記憶素子との間には、外観上の差違は生じない。従って、光学的な解析により、書き込まれた情報が解析されることはない。第１半導体記憶素子と第２半導体記憶素子の活性化率の差は書きこみによって生じさせる。書込み時には、抵抗部に書込み電流が流れるように第１コンタクトと第２コンタクトとの間にプログラム電圧が印加される。これにより、抵抗部が発熱し、半導体層における不純物の活性化率が変化する。発熱量は、電流密度によって制御することができるので、プログラム電圧として、大きな電圧が要求されない。専用の高耐圧トランジスタなどを用意する必要はなく、コストが低減される。
【００１５】
本発明に係る一つの実施例の半導体装置の製造方法は、複数の半導体記憶素子を具備し、前記複数の半導体記憶素子の各々は、不純物が導入された半導体層を備える、抵抗部と、前記抵抗部に接続される、第１コンタクトと、前記抵抗部に接続される、第２コンタクトとを備える半導体記憶素子の製造方法である。この製造方法は、前記複数の半導体記憶素子から書き込み対象の半導体記憶素子を選択し、前記選択された半導体記憶素子において、前記第１コンタクトから前記抵抗部を介して前記第２コンタクトに書込み電流が流れるように、プログラム電圧を前記第１コンタクトに印加し、前記半導体層における不純物の活性化率を変動させることにより、前記抵抗部の抵抗値を変化させるステップと、前記複数の半導体記憶素子の各々の前記抵抗部における抵抗値を測定し、測定結果に基づいて、前記各半導体記憶素子における書込みの有無を判別するステップとを具備する。
【発明の効果】
【００１６】
本実施形態によれば、光学的に書き込み状態が解析されることがなく、安価に実現することのできる、半導体記憶装置及びその製造方法が提供される。
【図面の簡単な説明】
【００１７】
【図１Ａ】特許文献２に開示された電気ヒューズ素子を示す概略図である。
【図１Ｂ】書込み後の電気ヒューズ素子を示す概略図である。
【図２】第１の実施形態に係る半導体記憶装置を示す概略図である。
【図３】各半導体記憶素子の構成を概略的に示す断面図である。
【図４】抵抗部を上方から見たときの図である。
【図５】各半導体記憶素子を示す回路図である。
【図６】プログラム電圧Ｖｐｒｏｇｒａｍ及び制御信号ＶＷＬの波形を示す図である。
【図７】プログラム電圧Ｖｐｒｏｇと、最大到達温度との関係の一例を示すグラフである。
【図８】書込み時に投入されるパワーと、書込み後のシート抵抗との関係を示すグラフである。
【図９】第１の実施形態の変形例における抵抗部を示す図である。
【図１０Ａ】半導体記憶装置の製造方法を示す断面図である。
【図１０Ｂ】半導体記憶装置の製造方法を示す断面図である。
【図１０Ｃ】半導体記憶装置の製造方法を示す断面図である。
【図１０Ｄ】半導体記憶装置の製造方法を示す断面図である。
【図１０Ｅ】半導体記憶装置の製造方法を示す断面図である。
【図１０Ｆ】半導体記憶装置の製造方法を示す断面図である。
【図１０Ｇ】半導体記憶装置の製造方法を示す断面図である。
【図１０Ｈ】半導体記憶装置の製造方法を示す断面図である。
【図１１】第２の実施形態に係る半導体記憶装置を概略的に示す断面図である。
【図１２】第３の実施形態に係るＯＴＰメモリ回路を示す回路図である。
【図１３】第４の実施形態における書込み方法を示すフローチャートである。
【発明を実施するための形態】
【００１８】
以下に、図面を参照しつつ、本発明の実施形態を説明する。
【００１９】
（第１の実施形態）
図２は、本実施形態に係る半導体記憶装置３０を示す概略図である。この半導体記憶装置３０は、図示しない半導体チップ上に設けられている。図２に示されるように、半導体記憶装置３０は、複数の半導体記憶素子１（１−１、１−２）を有している。複数の半導体記憶素子１は、第１半導体記憶素子１−１及び第２半導体記憶素子１−２を有している。第１半導体記憶素子１−１は、書込み処理が行われていない素子であり、「０」に対応付けられている。第２半導体記憶素子１−２は、書込み処理が行われた素子であり、「１」に対応付けられている。
【００２０】
第１半導体記憶素子１−１及び第２半導体記憶素子１−２は、外観上、同じ構成を有している。図３は、各半導体記憶素子１の構成を概略的に示す断面図である。図３を参照して、各半導体記憶素子１の構成を説明する。
【００２１】
図３に示されるように、各半導体記憶素子１は、シリコン基板２上に設けられている。詳細には、シリコン基板２上には、素子分離領域３が設けられており、各半導体記憶素子１は、素子分離領域３上に設けられている。
【００２２】
各半導体記憶素子１は、抵抗部６、第１コンタクト群７−１、及び第２コンタクト７−２群を備えている。
【００２３】
抵抗部６は、半導体層４、第１金属シリサイド層５−１、及び第２金属シリサイド層５−２を備えている。
【００２４】
半導体層４は、素子分離領域３上に設けられている。半導体層４としては、ポリシリコン層、及びアモルファスシリコン層などが用いられる。半導体層４には、不純物が注入されている。半導体層４に注入される不純物としては、例えば、ボロン、及びヒ素などが挙げられる。本実施形態では、不純物として、ボロンが用いられるものとする。
【００２５】
第１金属シリサイド層５−１及び第２金属シリサイド層５−２は、半導体層４上に設けられている。第１金属シリサイド層５−１には、第１コンタクト群７−１が接続されており、第２金属シリサイド層５−２には、第２コンタクト群７−２が接続されている。第１金属シリサイド層５−１と第２金属シリサイド層５−２とは、互いに離れている。本実施形態では、これらの金属シリサイド層５は、Ｎｉシリサイド層である。但し、金属シリサイド層５としては、Ｃｏシリサイド層、Ｔｉシリサイド層、Ｗシリサイド層、Ｍｇシリサイド層、Ｃｒシリサイド層、Ｒｅシリサイド層、及びＦｅシリサイド層などが用いられてもよい。
【００２６】
図４は、抵抗部６を上方から見たときの図である。図４には、シリコン基板２に平行な方向として、第１方向及び第２方向が定義されている。第１方向と第２方向とは、互いに直交している。図４に示されるように、抵抗部６は、第１領域、第２領域、及び接続領域を有している。第１領域及び第２領域は、それぞれ、矩形領域であり、第１方向及び第２方向に沿う４つの辺によって形成されている。第１領域と第２領域とは、第１方向において対向している。接続領域は、第１領域と第２領域とを接続するように設けられている。第１領域及び第２領域における第２方向に沿う長さは、Ｗ＿ＣＴａｒｅａである。また、第２方向における接続領域の幅は、Ｗ＿ｆｕｓｅである。Ｗ＿ｆｕｓｅは、Ｗ＿ＣＴａｒｅａよりも小さい。また、接続領域の長さは、Ｌ＿ｆｕｓｅである。第１金属シリサイド層５−１は、第１領域の一部に設けられており、第１領域における接続領域の近傍には設けられていない。また、同様に、第２金属シリサイド層５−２も、第２領域の一部に設けられており、第２領域における接続領域の近傍には設けられていない。
【００２７】
上述のように、第１半導体記憶素子１−１の外観は、第２半導体記憶素子１−２の外観と同じである。しかし、第１半導体記憶素子１−１と第２半導体記憶素子１−２との間では、半導体層４における不純物の活性化率が異なっている。その結果、第１半導体記憶素子１−１と第２半導体記憶素子１−２との間では、抵抗部６の抵抗値が異なっている。具体的には、第２半導体記憶素子１−２における不純物の活性化率のほうが、第１半導体記憶素子１−２における不純物の活性化率よりも、大きい。その結果、第２半導体記憶素子１−２における抵抗部６のほうが、第１半導体記憶素子１−１における抵抗部６よりも、低抵抗になっている。従って、各半導体記憶素子１の抵抗値に基づいて、書き込まれた情報を読み出すことができる。
【００２８】
続いて、第２半導体記憶素子１−２における書込み処理について説明する。図５は、各半導体記憶素子１を示す回路図である。図５に示されるように、書込み処理のために、各半導体記憶素子１には、切断用トランジスタ８が接続されている。各半導体記憶素子１の一端（第１コンタクト群７−１）は、書込み用電源Ｖｐｒｏｇｒａｍに接続される。また、各半導体記憶素子１の他端（第２コンタクト群７−２）は、切断用トランジスタ８を介して、接地されている。切断用トランジスタ８のゲートには、制御信号ＶＷＬが供給される。
【００２９】
書込み処理が行われる前、各半導体記憶素子１において、半導体層４の不純物の活性化率は、初期値になっている。この初期値は、飽和時における不純物の活性化率よりも低い値である。この初期値は、後述するように、製造時における製造条件によって決められる。
【００３０】
図６は、書込み時における、プログラム電圧Ｖｐｒｏｇｒａｍ及び制御信号ＶＷＬの波形を示す図である。書込み時には、複数の半導体記憶素子１の中から、書込み処理を行う半導体記憶素子１（第２半導体記憶素子１−２）が選択される。そして、第２半導体記憶素子１−２において、第１コンタクト群７−１に、プログラム電圧Ｖｐｒｏｇ（例えば、１．５Ｖ）が印加される。更に、制御信号ＶＷＬとして、例えば１Ｖの電圧が、所定の時間（例えば１００ｕｓ）、印加される。これにより、切断トランジスタ８がオンになり、第１コンタクト群７−１から、抵抗部６を介して、第２コンタクト群７−２に書込み電流が流れる。
【００３１】
ここで、図４に示したように、抵抗部６において、接続領域の幅Ｗ＿ｆｕｓｅは、第１領域及び第２領域の第２方向に沿う幅Ｗ＿Ｃｔａｒｅａよりも小さい。従って、書込み時には、接続領域における電流密度が高くなり、接続領域において半導体層４が局所的に加熱する。その結果、半導体層４における不純物（ボロン）が、初期状態からさらに活性化し、抵抗部６の抵抗値が低下する。例えば、初期状態において抵抗部６の抵抗値が６００Ωである場合、抵抗部６における抵抗は、４００Ωに減少する。これにより、外観を変化させることなく、第２半導体記憶素子１−２の抵抗値を変化させることができる。
【００３２】
また、書込み時には、接続領域における最高到達温度が、活性化率が変化するような温度であることが求められる。具体的には、最高到達温度が、１２００℃以上であることが求められる。一方で、最高到達温度が、半導体層４の溶融温度に達すると、半導体層４が溶融し、外観が変化してしまう。従って、最高到達温度は、半導体層４の溶融温度よりも低くてならない。例えば、半導体層４がポリシリコン層である場合、溶融温度は１４１４℃である。
【００３３】
最高到達温度は、接続領域における電流密度に依存する。従って、書込み用電圧（プログラム電圧）及び切断用トランジスタ８の駆動能力を適切に調整することにより、電流密度を制御し、最高到達温度を制御することができる。図７は、プログラム電圧Ｖｐｒｏｇと、最大到達温度との関係の一例を示すグラフである。図７に示されるように、最大到達温度は、プログラム電圧Ｖｐｒｏｇに比例している。従って、プログラム電圧Ｖｐｒｏｇを制御することにより、最大到達温度を容易に制御できることが理解される。
【００３４】
また、最大到達温度は、抵抗部６における抵抗値にも依存する。従って、抵抗部６の抵抗値を調整することにより、最大到達温度を制御することが可能である。具体的には、Ｌ＿ｆｕｓｅ／Ｗ＿ｆｕｓｅ（図４参照）の寸法を調整する事により、抵抗部６における抵抗値を所望する値（例えば、６００Ω）になるように制御することができる。尚、コンタクト７（７−１、７−２）を含む配線抵抗は、抵抗部６における抵抗値（６００Ω）より十分小さい事が望ましく、たとえば合計で１５Ωとなるようにコンタクト個数及び配線幅が決定されることが望ましい。
【００３５】
図８は、書込み時に投入されるパワー（ｐｏｗｅｒ）と、書込み後のシート抵抗（ｒｅｌａｔｉｖｅ  ｓｈｅｅｔ  ｒｅｓｉｓｔａｎｃｅ）との関係を示すグラフである。図８に示されるように、投入パワーが大きいほど、書込み後のシート抵抗が小さくなる。従って、投入パワーに基づいて、書込み後のシート抵抗値を制御することが可能である。
【００３６】
また、書込み時において、金属シリサイド層５（５−１、５−２）における電流密度が高い場合、金属シリサイド層５がエレクトロマイグレーションを起こしてしまう場合がある。エレクトロマイグレーションにより、金属シリサイド層５の外観が変化してしまう場合がある。従って、抵抗部６は、金属シリサイド層５においてエレクトロマイグレーションが起こらないような構造を有していることが好ましい。図４に示した例では、第１領域及び第２領域のそれぞれにおいて、接続領域の近傍には、金属シリサイド層５が設けられていない。このような構成を採用することにより、金属シリサイド層５における電流密度を低くすることができ、エレクトロマイグレーションを防止できる。また、Ｗ＿ＣＴａｒｅａ／Ｗ＿ｆｕｓｅの値を大きくすることによっても、金属シリサイド層５における電流密度を低下させることができ、エレクトロマイグレーションを防ぐことができる。
【００３７】
また、図４に示した例では、第１領域において第１金属シリサイド層５−１が設けられていない部分の幅αは、第２領域において第２金属シリサイド層５−２が設けられていない部分の幅βと同じである。これに対し、幅α及び幅βの大きさを工夫することにより、エレクトロマイグレーションの発生を更に確実に防ぐことができる。図９は、本実施形態の変形例における抵抗部６を示す図である。この変形例では、カソード側（第２領域）の方が、アノード側（第１領域）よりも、金属シリサイド層が設けられていない部分の幅が大きい。すなわち、幅βの方が、幅αよりも大きい。カソード側（第２金属シリサイド層５−２）では、アノード側（第１金属シリサイド層５−１）よりも、エレクトロマイグレーションが発生しやすい。従って、幅βを大きくすることにより、第２金属シリサイド層５−２を、温度勾配が大きい接続領域から離すことができる。これにより、第２金属シリサイド層５−２におけるエレクトロマイグレーションの発生を防止できる。
【００３８】
以上説明したように、本実施形態によれば、書込み処理により、半導体層４における不純物の活性化率が変化し、これによって抵抗部６における抵抗値が変化する。この際、外観は変化しない。従って、光学的な解析により書き込み状態が解析されることを防止でき、秘匿性を高めることが可能である。
【００３９】
また、本実施形態によれば、書き込み処理時に、抵抗部６における発熱が利用される。抵抗部６における発熱量は、電流密度により決まる。従って、プログラム電圧Ｖｐｒｏｇが低い場合であっても、初期状態における抵抗部６の抵抗値を低く設定することなどにより、電流密度を制御することができ、発熱量を制御することができる。すなわち、プログラム電圧Ｖｐｒｏｇが低い場合であっても、書込み処理を行うことができる。具体的には、プログラム電圧を、１．５Ｖ以下に設定することができる。書込み処理に大きな電圧が必要であるアンチヒューズとは異なり、高耐圧トランジスタなどを用意する必要がなく、安価に不揮発性の半導体記憶装置を得ることができる。
【００４０】
続いて、本実施形態に係る半導体記憶装置３０の製造方法を説明する。本実施形態に係る半導体記憶装置３０は、既述のように、半導体チップ上に設けられる。ここで、半導体チップ上には、半導体記憶装置３０の他にも、トランジスタが設けられる。本実施形態に係る半導体記憶装置３０は、以下に説明されるように、トランジスタと同一の製造工程で製造される。
【００４１】
図１０Ａ乃至図１０Ｈは、半導体記憶装置３０の製造方法を示す断面図である。
【００４２】
図１０Ａに示されるように、まず、シリコン基板２が用意される。そして、シリコン基板２に、トランジスタ領域９−１及びＯＴＰ領域９−２が設定される。トランジスタ領域９−１は、トランジスタが形成される領域である。ＯＴＰ領域９−２は、半導体記憶装置３０が形成される領域である。
【００４３】
次いで、図１０Ｂに示されるように、シリコン基板２上に、素子分離領域３が形成される。素子分離領域３は、トランジスタ領域９−１を囲むように形成される。また、ＯＴＰ領域９−２においては、全面に素子分離領域３が形成される。素子分離領域３の厚みは、例えば、２００ｎｍである。
【００４４】
次いで、図１０Ｃに示されるように、トランジスタ領域９−１に、ゲート酸化膜１０を介してゲート電極１１が形成される。また、ＯＴＰ領域９−２において、素子分離領域３上に、ゲート酸化膜１０を介して半導体層４が形成される。ゲート電極１１及び半導体層４は、共にポリシリコン層であり、同一工程で形成される。具体的には、まず、シリコン基板２上に、ゲート酸化膜１０が成長される。次いで、ゲート絶縁膜１０上に、ポリシリコン層が形成され、高濃度の不純物（例えば、１ｅ２０個／ｃｍ３のボロン）が注入される。次いで、リソグラフィ及びドライエッチングにより、ゲート電極１１及び半導体層４が形成される。
【００４５】
次いで、図１０Ｄに示されるように、トランジスタ領域９−１において、シリコン基板２にＨＡＬＯイオンが注入される。また、ゲート電極１１及び半導体層４の側部に、サイドウォール１３が形成される。更に、ゲート電極１１を含め、その両側部において、シリコン基板２に不純物が注入され、ソース及びドレイン領域１２が形成される。次いで、アニール処理（ＲＴＡ（ランプアニール）、ＦＬＡ（フラッシュアニール、又はＬＳＡ（レーザースパイクアニール））が行なわれ、ゲート電極１１及び半導体層４において、欠陥が回復され、不純物が活性化される。アニール処理の条件は、トランジスタを製造するために最適化された条件でよい。例えば、ＲＴＡを用いる場合には、アニール時の温度は、１０２０℃である。ここで、約１２００℃の温度でアニールを行った場合には、不純物の活性化率が飽和し、最大値になる。約１２００℃以下の温度でアニールを行った場合には、不純物は完全には活性化されない。本実施形態においては、アニール後の不純物の活性化率（初期状態における活性化率）が、飽和時における不純物の活性化率よりも低くなるような温度で、アニール処理が実行される。その結果、既述のように、書込み電流が流された場合に、活性化率が上昇することになる。尚、既述のように、ゲート電極１１及び半導体層４は、アモルファスシリコン層により形成されてもよい。
【００４６】
次いで、図１０Ｅに示されるように、半導体層４上の一部に、シリサイドブロック酸化膜１４が形成される。シリサイドブロック酸化膜１４は、金属シリサイド層５が形成される予定の領域が露出し、金属シリサイド層５が形成されない領域が覆われるように、形成される。
【００４７】
次いで、図１０Ｆに示されるように、スパッタにより、全面に、Ｎｉ層１５が形成される。次いで、シンター（シリサイド化反応）が行われる。これにより、Ｎｉ層１５と半導体層４とが接触している部分において、Ｎｉシリサイド層５が形成される。すなわち、半導体層４上には、第１金属シリサイド層５−１及び第２金属シリサイド層５−２が形成される。また、トランジスタ領域９−１においては、ゲート電極１１、ソース領域、及びドレイン領域上に、それぞれ、シリサイド層５−３、５−４、５−５が形成される。
【００４８】
次いで、図１０Ｇに示されるように、Ｎｉ層１５がエッチングにより除去される。そして、全面に、エッチングストッパ窒化膜１７が形成される。更に、エッチングストッパ窒化膜１７上に、層間酸化膜１８が形成される。
【００４９】
次いで、図１０Ｈに示されるように、コンタクト群７が形成される。すなわち、図１０Ｈに示されるように、ＯＴＰ領域９−２においては、第１金属シリサイド層５−１に達するように、第１コンタクト群７−１が設けられる。また、第２金属シリサイド層５−２に達するように、第２コンタクト群７−２が設けられる。また、トランジスタ領域９−１においては、シリサイド層５−４及び５−５に達するように、コンタクト群７−３及び７−４が設けられる。その後、層間酸化膜１８上に、図示しない配線がコンタクト群７に接続されるように形成される。
【００５０】
以上の図１０Ａ乃至図１０Ｈに示される工程により、本実施形態に係る半導体装置３０が製造される。上述の工程によれば、トランジスタの製造工程と同じ工程で半導体記憶装置３０を製造することができ、低コストで半導体装置３０を製造することができる。
【００５１】
（第２の実施形態）
次いで、第２の実施形態について説明する。図１１は、本実施形態に係る半導体記憶装置３０を概略的に示す断面図である。図１１に示されるように、本実施形態に係る半導体記憶装置３０も、第１の実施形態と同様に、書込み処理が行われていない第１半導体記憶素子１−１、及び書込み処理が行なわれた第２半導体記憶素子１−２を有している。但し、第１の実施形態とは異なり、本実施形態では、第２半導体記憶素子１−２における半導体層４の活性化率が、第１半導体記憶素子１−１におけるそれよりも、小さい。すなわち、本実施形態では、第２半導体記憶素子１−２の方が、第１半導体記憶素子１−１よりも高抵抗である。尚、書込み時には、第１の実施形態と同様に、プログラム電圧Ｖｐｒｏｇの印加により半導体層４に書込み電流が流され、これによって半導体層４が発熱する。第１の実施形態とは異なり、発熱により、半導体層４における不純物の活性化率は、低下する。その他の点については、第１の実施形態と同様である。
【００５２】
既述のように、初期状態（書込み処理が行われる前）における半導体層４の活性化率は、製造時におけるアニール（ＦＬＡ又はＬＳＡ）の条件によって決まる。アニール時の温度は、同一チップ上に形成されるトランジスタの製造条件によって最適化される。本実施形態においては、アニール時に、半導体層４における活性化率が飽和するような条件が採用される。具体的には、アニール時の温度が約１２００℃以上である場合には、アニール後に半導体層４における不純物の活性化率が飽和し、活性化率が最大値に近い値になる。すなわち、本実施形態では、約１２００℃以上の温度で、アニール処理が行われる。初期状態における活性化率が最大値に近い場合、書込み電流により半導体層４が発熱すると、第１の実施形態とは異なり、半導体層４が不活性化する。すなわち、活性化率が減少する。その結果、書き込み処理によって、２０％〜５０％の抵抗変化を生じさせることが可能である。
【００５３】
本実施形態のように、書き込み処理によって半導体層４における活性化率が減少する場合であっても、第１の実施形態と同様に、外観上の変化を生じることなく、情報を書き込むことが可能である。また、第１の実施形態と同様に、高耐圧トランジスタなどを用意する必要がなく、安価に不揮発性の半導体記憶装置を得ることができる。
【００５４】
（第３の実施形態）
続いて、第３の実施形態について説明する。本実施形態では、既述の半導体記憶素子１を用いたＯＴＰメモリ回路２０について説明する。図１２は、本実施形態に係るＯＴＰメモリ回路２０を示す回路図である。図１２に示されるように、ＯＴＰメモリ回路２０は、複数の半導体記憶素子１（１−１、１−２）、複数の切断トランジスタ８（８−１、８−２）、複数のワード線（ＷＬ１、ＷＬ２）、コンパレータ１９、アドレス選択回路２１、一対のビット線（ＢＬ１、ＢＬ２）、及び制御回路２３を有している。
【００５５】
複数の半導体記憶素子１の各々としては、既述の実施形態と同じものが用いられる。複数の半導体記憶素子１及び複数の切断トランジスタ８は、複数のワード線（ＷＬ１、ＷＬ２）と一対のビット線（ＢＬ１、ＢＬ２）とによって形成される複数の交点に対応して設けられている。具体的には、各半導体記憶素子１の一端（第１コンタクト群７−１）は、ビット線対（ＢＬ１、ＢＬ２）のうちの一方に接続されている。各半導体記憶素子１の他端（第２コンタクト群７−２）は、各切断トランジスタ８を介して接地されている。各切断トランジスタ８のゲートは、対応するワード線（ＷＬ１又はＷＬ２）に接続されている。
【００５６】
各ワード線ＷＬに対応して設けられた一対の半導体記憶素子１において、一方の半導体記憶素子１は第１半導体記憶素子１−１（書込み処理が行われていない素子）であり、他方の半導体記憶素子１は第２半導体記憶素子（書込み処理が行われた素子）である。図１２に示される例では、ワード線ＷＬ１に対応する一対の半導体記憶素子１において、ビット線ＢＬ１に接続された素子は、第１半導体記憶素子１−１であり、ビット線ＢＬ２に接続された素子は、第２半導体記憶素子１−２となっている。
【００５７】
コンパレータ１９は、一対のビット線（ＢＬ１、ＢＬ２）間に生じた電位差を検出するように構成されている。
【００５８】
制御回路２３は、書込み処理及び読み出し処理を時の動作を制御する回路である。制御回路２３は、トランジスタ２２−１を介して、ビット線ＢＬ１に接続され、トランジスタ２２−２を介してビット線ＢＬ２に接続されている。
【００５９】
アドレス選択回路２１は、トランジスタ２２−１及びトランジスタ２２−２のオン／オフを制御するように構成されている。
【００６０】
次いで、書込み時における動作を説明する。書込み時には、アドレス選択回路２１が、一対のビット線（ＢＬ１、ＢＬ２）のどちらかを選択する。すなわち、アドレス選択回路２１は、トランジスタ２２−１及び２２−２のどちらかをオンにする。そして、制御回路２３が、選択されたビット線ＢＬに、プログラム電圧Ｖｐｒｏｇ（例えば１．５Ｖ）を印加する。また、制御回路２３が、複数のワード線ＷＬのなかから、書込み対象のアドレスに対応するワード線ＷＬを選択し、例えば１．０Ｖの電圧を制御電圧として印加する。これにより、対応する切断トランジスタ８がオンになる。その結果、指定されたアドレスに対応する半導体記憶素子１において、書き込み電流が流され、半導体記憶素子１の抵抗値が変化する。
【００６１】
一方、読み出し時には、アドレス選択回路２２が、トランジスタ２２−１及び２２−２をオンにする。そして、制御回路２３が、一対のビット線（ＢＬ１、ＢＬ２）を、電源電圧Ｖｄｄになるようにプリチャージする。そして、読み出し対象のアドレスに対応するワード線ＷＬが選択され、制御電圧が印加される。これにより、選択されたワード線ＷＬにゲートが接続された一対の切断トランジスタ８がオンになる。選択されたワード線ＷＬに対応する一対の半導体記憶素子１間では、抵抗値が異なっている。従って、ビット線対（ＢＬ１、ＢＬ２）に電位差が生じる。生じた電位差は、コンパレータ１９により検出され、検出結果が判定結果として出力される。これにより、一対のビット線（ＢＬ１、ＢＬ２）のうちのどちらに書込み処理が行なわれていたのかが判別され、書き込まれた情報を精度よく読み出すことができる。
【００６２】
（第４の実施形態）
続いて、第４の実施形態について説明する。本実施形態では、既述の実施形態に対し、書込み処理時における動作方法が工夫されている。その他の点については、既述の実施形態と同様である。
【００６３】
図１３は、本実施形態における書込み方法を示すフローチャートである。既述のように、書込み時には、第１コンタクト７−１にプログラム電圧Ｖｐｒｏｇが印加され、半導体層４が加熱される。ここで、本実施形態では、プログラム電圧Ｖｐｒｏｇが複数回、印加される。すなわち、まず、プログラム電圧Ｖｐｒｏｇの大きさとして初期値（例えば、１．１Ｖ）が設定される。そして、設定された大きさのプログラム電圧Ｖｐｒｏｇが第１コンタクト７−１に印加され、書込み処理が行なわれる（ステップＳ１）。その後、抵抗部６における抵抗値の変化量が測定され、変化量が予め定められた閾値（たとえば５０％）を超えているか否かが確認される（ステップＳ２）。もし、変化量が閾値を超えていない場合には、プログラム電圧Ｖｐｒｏｇの設定値が予め定められた値だけ上昇させられる。そして、再びステップＳ１以降の処理が繰り返される。一方、変化量が閾値を超えていた場合には、書込み処理が終了される。尚、本実施形態における動作は、例えば、第３の実施形態における制御回路２３により実現される。
【００６４】
本実施形態によれば、書き込み時に、プログラム電圧Ｖｐｒｏｇが複数回に分けて印加される。書き込み後における抵抗部６の抵抗値は、最高到達温度に依存する。最高到達温度は電流に依存する。そのため、初期状態における抵抗部６の抗値にばらつきがある場合には、書き込み電流の大きさがばらつき、書き込み後の抵抗値もばらついてしまう。本実施形態によれば、抵抗部６における抵抗値が所望する値になるまで、書込み処理が繰り返し行われる。従って、抵抗部６における抵抗値を、確実に所望する値にすることが可能である。
【００６５】
以上、本発明について、第１乃至第４の実施形態を用いて説明した。但し、これらの実施形態は独立するものではなく、矛盾のない範囲内で組み合わせて用いることも可能である。
【符号の説明】
【００６６】
１  半導体記憶素子
１−１  第１半導体記憶素子
１−２  第２半導体記憶素子
２  シリコン基板
３  素子分離領域
４  半導体層
５  金属シリサイド層
５−１  第１金属シリサイド層
５−２  第２金属シリサイド層
６  抵抗部
７  コンタクト群
７−１  第１コンタクト群
７−２  第２コンタクト群
８  切断トランジスタ
９−１  トランジスタ領域
９−２  ＯＴＰ領域
１０  ゲート酸化膜
１１  ゲート電極
１２  拡散領域（ソース・ドレイン領域）
１３  サイドウォール
１４  シリサイドブロック酸化膜
１５  Ｎｉ層
１６  シリサイド層
１７  エッチングストッパ膜
１８  層間絶縁膜
１９  コンパレータ
２１  アドレス選択回路
２２  アドレス選択用トランジスタ
２３  制御回路
３０  半導体記憶装置
１００  ヒューズ素子
１０１  ポリシリコン層
１０２  金属シリサイド（ＮｉＳｉ）層
１０３（１０３−１、１０３−２）  コンタクト
【図１Ａ】
2013045931.tif 000003
【図１Ｂ】
2013045931.tif 000004
【図２】
2013045931.tif 000005
【図３】
2013045931.tif 000006
【図４】
2013045931.tif 000007
【図５】
2013045931.tif 000008
【図６】
2013045931.tif 000009
【図７】
2013045931.tif 000010
【図８】
2013045931.tif 000011
【図９】
2013045931.tif 000012
【図１０Ａ】
2013045931.tif 000013
【図１０Ｂ】
2013045931.tif 000014
【図１０Ｃ】
2013045931.tif 000015
【図１０Ｄ】
2013045931.tif 000016
【図１０Ｅ】
2013045931.tif 000017
【図１０Ｆ】
2013045931.tif 000018
【図１０Ｇ】
2013045931.tif 000019
【図１０Ｈ】
2013045931.tif 000020
【図１１】
2013045931.tif 000021
【図１２】
2013045931.tif 000022
【図１３】
2013045931.tif 000023