(57)【要約】【課題】２Ｔ１Ｃ方式において、データ信号の電圧のレンジを１Ｔ１Ｃ方式より狭くして消費電力を低減すること。【解決手段】本発明の電気光学装置の駆動方法は、駆動トランジスターのオンオフにかかわらず電気光学素子の光学状態を異ならせない電圧にするステップと、画素トランジスターをオンにする電圧Ｇｏｎを走査線に印加することにより、駆動トランジスターのオンオフを指定するデータ電圧を信号線から駆動トランジスターのゲートに印加するステップと、画素トランジスターをオフにする電圧Ｇｏｆｆを走査線に印加することにより、駆動トランジスターのゲートに印加されたデータ電圧をフィードスルー電圧Ｖｆｔだけ低い電圧にするステップと、素子駆動電源を電圧Ｖｅｐ０よりＶｅｐだけ高く、またはＶｅｐだけ低くした電圧に制御するステップとを有し、各電圧、容量が所定の条件を満たしていることを特徴とする。【選択図】図８
2013083836.tif 000002
【特許請求の範囲】
【請求項１】
複数の走査線と複数の信号線との交差に対応して設けられた画素電極を有する複数の画素と、
前記画素電極と対向電極とに挟まれ、当該画素電極に印加される素子駆動電圧に応じて光学状態を異ならせる電気光学素子と、
前記複数の画素の各々に設けられ、ｎチャネル型の第１のトランジスターおよびｎチャネル型の第２のトランジスターを有する画素回路であって、前記第１のトランジスターのゲート端子が前記走査線に接続され、前記第１のトランジスターの一方のソース・ドレイン端子が前記信号線に接続され、他方のソース・ドレイン端子が前記第２のトランジスターのゲート端子に接続され、前記第２のトランジスターの一方のソース・ドレイン端子が素子駆動電源に接続され、他方のソース・ドレイン端子が前記画素電極に接続された画素回路と
を有する電気光学装置の駆動方法であって、
前記対向電極と前記素子駆動電源との電圧の差が、前記第２のトランジスターの状態にかかわらず前記電気光学素子の光学状態を異ならせない電圧Ｖｅｐ０またはゼロになるように、前記素子駆動電源を制御するステップと、
前記第１のトランジスターをオンにする電圧Ｇｏｎを前記走査線に印加することにより、前記第２のトランジスターをオンさせる電圧Ｖｄｈまたは前記第２のトランジスターをオフさせる電圧Ｖｄｌを前記信号線から前記第１のトランジスターを介して当該第２のトランジスターのゲート端子に印加するステップと、
当該第１のトランジスターをオフにする電圧Ｇｏｆｆを当該走査線に印加することにより、当該第２のトランジスターのゲート端子に印加された当該データ電圧をフィードスルー電圧Ｖｆｔだけ低い電圧にするステップと、
前記素子駆動電源を電圧Ｖｅｐ０またはゼロより電圧Ｖｅｐだけ高くまたは低くした電圧に制御するステップと
を備え、
Ｖｄｈ−Ｖｆｔ＋Ｖｅｐ×α≧Ｖｅｐ＋Ｖｗｏｎ  ・・・式（１）
Ｖｄｌ−Ｖｆｔ＋Ｖｅｐ×α≦Ｖｏｆｆ  ・・・式（２）
Ｖｄｌ−Ｖｆｔ−Ｖｅｐ×β≦−Ｖｅｐ＋Ｖｏｆｆ  ・・・式（３）
Ｖｄｈ−Ｖｄｌ＜２×Ｖｅｐ  ・・・式（４）
ただし、
Ｖｅｐ＞０，
Ｖｏｆｆ：前記第２のトランジスターのソース・ドレイン端子間に流れる電流を、前記電気光学素子のリーク電流Ｅｌｅａｋ未満とするための、当該第２のトランジスターのゲート・ソース端子間電圧の最大値（Ｖｏｆｆ＜０），
Ｖｗｏｎ：前記第２のトランジスターのソース・ドレイン端子間に前記電気光学素子の光学状態を異ならせるために必要な電流を流すための、当該第２のトランジスターのゲート・ソース端子間電圧の最小値，
α＝Ｃｇｄ／（Ｃｔｆｔ＋Ｃｓｔｇ），
β＝Ｃｇｓ／（Ｃｔｆｔ＋Ｃｓｔｇ），
Ｃｔｆｔ：前記第２のトランジスターの容量，
Ｃｇｄ：前記第２のトランジスターのゲート・ドレイン端子間の容量（＝Ｃｔｆｔ×ｘ（０＜ｘ≦１）），
Ｃｇｓ：前記第２のトランジスターのゲート・ソース端子間の容量（＝Ｃｔｆｔ×ｙ（０＜ｙ≦１）），
Ｃｓｔｇ：前記第１のトランジスターの他方のソース・ドレイン端子と前記第２のトランジスターのゲート端子とを接続する部分に接続した、または寄生する容量
であり、
上式（１）乃至（４）を満たす
ことを特徴とする電気光学装置の駆動方法。
【請求項２】
Ｃｓｔｇ／Ｃｔｆｔが「０」より大きく「０．５」以下である
ことを特徴とする請求項１に記載の電気光学装置の駆動方法。
【請求項３】
複数の走査線と複数の信号線との交差に対応して設けられた画素電極を有する複数の画素と、
前記画素電極と対向電極とに挟まれ、当該画素電極に印加される素子駆動電圧に応じて光学状態を異ならせる電気光学素子と、
前記複数の画素の各々に設けられ、ｎチャネル型の第３のトランジスターおよびｎチャネル型の第４のトランジスターを有する画素回路であって、前記第３トランジスターのゲート端子が前記走査線に接続され、前記第３のトランジスターのソース・ドレイン端子の一方が前記信号線に接続され、他方が前記第４のトランジスターのゲート端子に接続され、前記第４のトランジスターの一方のソース・ドレイン端子が素子駆動電源に接続され、他方のソース・ドレイン端子が前記画素電極に接続された画素回路と
を有する電気光学装置の駆動方法であって、
前記対向電極と前記素子駆動電源との電圧の差が、前記第４のトランジスターの状態にかかわらず前記電気光学素子の光学状態を異ならせない電圧Ｖｅｐ０またはゼロになるように、前記対向電極に印加される電圧を第１の電圧または第２の電圧に制御するステップと、
前記第３のトランジスターをオンにする電圧Ｇｏｎを前記走査線に印加することにより、前記第４のトランジスターをオンさせる電圧Ｖｄｈまたは前記第４のトランジスターをオフさせる電圧Ｖｄｌを前記信号線から当該第４のトランジスターのゲート端子に印加するステップと、
当該第３のトランジスターをオフにする電圧Ｇｏｆｆを当該走査線に印加することにより、当該第４のトランジスターのゲート端子に印加された当該データ電圧をフィードスルー電圧Ｖｆｔだけ低い電圧にするステップと、
前記素子駆動電源と前記対向電極との電圧の差が電圧Ｖｅｐまたはゼロ、または電圧Ｖｅｐ０より電圧Ｖｅｐだけ高いまたは低い電圧になるように前記素子駆動電源を制御するステップと
を備え、
Ｖｄｈ−Ｖｆｔ＋Ｖｅｐ×α≧Ｖｅｐ＋Ｖｗｏｎ  ・・・式（５）
Ｖｄｌ−Ｖｆｔ＋Ｖｅｐ×α≦Ｖｏｆｆ  ・・・式（６）
Ｖｄｈ−Ｖｆｔ−Ｖｅｐ×β≦Ｖｗｏｎ  ・・・式（７）
Ｖｄｈ−Ｖｄｌ＜２×Ｖｅｐ  ・・・式（８）
ただし、
Ｖｅｐ＞０，
Ｖｏｆｆ：前記第４のトランジスターのソース・ドレイン端子間に流れる電流を、前記電気光学素子のリーク電流Ｅｌｅａｋ未満とするための、当該第４のトランジスターのゲート・ソース間電圧の最大値（Ｖｏｆｆ＜０）。
Ｖｗｏｎ：前記第４のトランジスターのソース・ドレイン端子間に前記電気光学素子の光学状態を異ならせるために必要な電流を流すための、当該第４のトランジスターのゲート・ソース端子間電圧の最小値，
α＝Ｃｇｄ／（Ｃｔｆｔ＋Ｃｓｔｇ），
β＝Ｃｇｓ／（Ｃｔｆｔ＋Ｃｓｔｇ），
Ｃｔｆｔ：前記第4のトランジスターの容量，
Ｃｇｄ：前記第４のトランジスターのゲート・ドレイン端子間の容量（＝Ｃｔｆｔ×ｘ（０＜ｘ≦１）），
Ｃｇｓ：前記第４のトランジスターのゲート・ソース間の容量（＝Ｃｔｆｔ×ｙ（０＜ｙ≦１）），
Ｃｓｔｇ：前記第３のトランジスターのソース・ドレイン端子と前記第４のトランジスターのゲート端子とを接続する部分に接続した容量，
であり、
上式（５）乃至（８）を満たす
ことを特徴とする電気光学装置の駆動方法。
【請求項４】
Ｃｓｔｇ／Ｃｔｆｔが「０．５」以上「１０」未満である
ことを特徴とする請求項３に記載の電気光学装置の駆動方法。
【請求項５】
前記第３のトランジスターをオフにする電圧Ｇｏｆｆは２×Ｖｏｆｆ以下の電圧である
ことを特徴とする請求項３または請求項４に記載の電気光学装置の駆動方法。
【請求項６】
Ｖｗｏｎが前記第２のトランジスターの閾値電圧よりも低い電圧である
ことを特徴とする請求項１または請求項２に記載の電気光学装置の駆動方法。
【請求項７】
Ｖｗｏｎが前記第４のトランジスターの閾値電圧よりも低い電圧である
ことを特徴とする請求項３乃至請求項５のいずれかに記載の電気光学装置の駆動方法。
【請求項８】
複数の走査線と複数の信号線との交差に対応して設けられた画素電極を有する複数の画素と、
前記画素電極と対向電極とに挟まれ、当該画素電極に印加される素子駆動電圧に応じて光学状態を異ならせる電気光学素子と、
前記複数の画素の各々に設けられ、ｎチャネル型の第５のトランジスターおよびｎチャネル型の第６のトランジスターを有する画素回路であって、前記第５のトランジスターのゲート端子が前記走査線に接続され、前記第５のトランジスターの一方のソース・ドレイン端子が前記信号線に接続され、他方のソース・ドレイン端子が前記第６のトランジスターのゲート端子に接続され、前記第６のトランジスターの一方のソース・ドレイン端子が素子駆動電源に接続され、他方のソース・ドレイン端子が前記画素電極に接続された画素回路と
を有する電気光学装置に制御信号を出力する出力手段と、
前記複数の画素に対応する前記電気光学素子の光学状態を指定する画像データを取得する取得手段と、
前記取得した画像データに基づいて前記電気光学装置を制御する前記制御信号を出力するように、前記出力手段を制御する制御手段と
を具備し、
前記制御手段は、
前記対向電極と前記素子駆動電源との電圧の差が、前記第６のトランジスターの状態にかかわらず前記電気光学素子の光学状態を異ならせない電圧Ｖｅｐ０またはゼロになるように、前記素子駆動電源を制御し、
前記第５のトランジスターをオンにする電圧Ｇｏｎを前記走査線に印加することにより、前記第６のトランジスターをオンせる電圧Ｖｄｈまたは前記第６のトランジスターをオフさせる電圧Ｖｄｌを前記信号線から前記第５のトランジスターを介して当該第６のトランジスターのゲート端子に印加し、
当該第６のトランジスターをオフにする電圧Ｇｏｆｆを当該走査線に印加することにより、当該第６のトランジスターのゲート端子に印加された当該データ電圧をフィードスルー電圧Ｖｆｔだけ低い電圧にし、
前記素子駆動電源を電圧Ｖｅｐ０またはゼロよりＶｅｐだけ高くまたは低くした電圧に制御するように、前記出力手段を制御し、
Ｖｄｈ−Ｖｆｔ＋Ｖｅｐ×α≧Ｖｅｐ＋Ｖｗｏｎ  ・・・式（９）
Ｖｄｌ−Ｖｆｔ＋Ｖｅｐ×α≦Ｖｏｆｆ  ・・・式（１０）
Ｖｄｌ−Ｖｆｔ−Ｖｅｐ×β≦−Ｖｅｐ＋Ｖｏｆｆ  ・・・式（１１）
Ｖｄｈ−Ｖｄｌ＜２×Ｖｅｐ  ・・・式（１２）
ただし、
Ｖｅｐ＞０，
Ｖｏｆｆ：前記第６のトランジスターのソース・ドレイン端子間に流れる電流を、前記電気光学素子のリーク電流Ｅｌｅａｋ未満とするための、当該第６のトランジスターのゲート・ソース端子間電圧の最大値（Ｖｏｆｆ＜０），
Ｖｗｏｎ：前記第６のトランジスターのソース・ドレイン端子間に前記電気光学素子の光学状態を異ならせるために必要な電流を流すための、当該第６のトランジスターのゲート・ソース端子間電圧の最小値，
α＝Ｃｇｄ／（Ｃｔｆｔ＋Ｃｓｔｇ），
β＝Ｃｇｓ／（Ｃｔｆｔ＋Ｃｓｔｇ），
Ｃｔｆｔ：前記第６のトランジスターの容量，
Ｃｇｄ：前記第６のトランジスターのゲート・ドレイン端子間の容量（＝Ｃｔｆｔ×ｘ（０＜ｘ≦１）），
Ｃｇｓ：前記第６のトランジスターのゲート・ソース端子間の容量（＝Ｃｔｆｔ×ｙ（０＜ｙ≦１）），
Ｃｓｔｇ：前記第５のトランジスターのソース・ドレイン端子と前記第６のトランジスターのゲート端子とを接続する部分に接続した、または寄生する容量
であり、
上式（９）乃至（１２）を満たす
ことを特徴とする制御装置。
【請求項９】
複数の走査線と複数の信号線との交差に対応して設けられた画素電極を有する複数の画素と、
前記画素電極と対向電極とに挟まれ、当該画素電極に印加される素子駆動電圧に応じて光学状態を異ならせる電気光学素子と、
前記複数の画素の各々に設けられ、ｎチャネル型の第７のトランジスターおよびｎチャネル型の第８のトランジスターを有する画素回路であって、前記第７のトランジスターのゲート端子が前記走査線に接続され、前記第８のトランジスターの一方のソース・ドレイン端子が前記信号線に接続され、他方のソース・ドレイン端子が前記第８のトランジスターのゲート端子に接続され、前記第８のトランジスターの一方のソース・ドレイン端子が素子駆動電源に接続され、他方のソース・ドレイン端子が前記画素電極に接続された画素回路と
を有する電気光学装置に制御信号を出力する出力手段と、
前記複数の画素に対応する前記電気光学素子の光学状態を指定する画像データを取得する取得手段と、
前記取得した画像データに基づいて前記電気光学装置を制御する前記制御信号を出力するように、前記出力手段を制御する制御手段と
を具備し、
前記制御手段は、
前記対向電極と前記素子駆動電源との電圧の差が、前記第８のトランジスターの状態にかかわらず前記電気光学素子の光学状態を異ならせない電圧Ｖｅｐ０またはゼロになるように、前記対向電極に印加される電圧を第３の電圧または第４の電圧に制御し、
前記第７のトランジスターをオンにする電圧Ｇｏｎを前記走査線に印加することにより、前記第８のトランジスターをオンさせる電圧Ｖｄｈまたは前記第８のトランジスターをオフさせる電圧Ｖｄｌを前記信号線から当該第８のトランジスターのゲート端子に印加し、
当該第７のトランジスターをオフにする電圧Ｇｏｆｆを当該走査線に印加することにより、当該第８のトランジスターのゲート端子に印加された当該データ電圧をフィードスルー電圧Ｖｆｔだけ低い電圧にし、
前記素子駆動電源と前記対向電極との電圧の差が電圧Ｖｅｐまたはゼロ、または電圧Ｖｅｐ０より電圧Ｖｅｐだけ高いまたは低い電圧になるように前記素子駆動電源を制御するように、前記出力手段を制御し、
Ｖｄｈ−Ｖｆｔ＋Ｖｅｐ×α≧Ｖｅｐ＋Ｖｗｏｎ  ・・・式（１３）
Ｖｄｌ−Ｖｆｔ＋Ｖｅｐ×α≦Ｖｏｆｆ  ・・・式（１４）
Ｖｄｈ−Ｖｆｔ−Ｖｅｐ×β≦Ｖｗｏｎ  ・・・式（１５）
Ｖｄｈ−Ｖｄｌ＜２×Ｖｅｐ  ・・・式（１６）
ただし、
Ｖｅｐ＞０，
Ｖｏｆｆ：前記第８のトランジスターのソース・ドレイン端子間に流れる電流を、前記電気光学素子のリーク電流Ｅｌｅａｋ未満とするための、当該第８のトランジスターのゲート・ソース端子間電圧の最大値（Ｖｏｆｆ＜０），
Ｖｗｏｎ：前記第８のトランジスターのソース・ドレイン端子間に前記電気光学素子の光学状態を異ならせるために必要な電流を流すための、当該第８のトランジスターのゲート・ソース端子間電圧の最小値，
α＝Ｃｇｄ／（Ｃｔｆｔ＋Ｃｓｔｇ），
β＝Ｃｇｓ／（Ｃｔｆｔ＋Ｃｓｔｇ），
Ｃｔｆｔ：前記第８のトランジスターの容量，
Ｃｇｄ：前記第８のトランジスターのゲート・ドレイン間の容量（＝Ｃｔｆｔ×ｘ（０＜ｘ≦１）），
Ｃｇｓ：前記第８のトランジスターのゲート・ソース間の容量（＝Ｃｔｆｔ×ｙ（０＜ｙ≦１）），
Ｃｓｔｇ：前記第７のトランジスターのソース・ドレイン端子と前記第８のトランジスターのゲート端子とを接続する部分の容量
であり、
上式（１３）乃至（１６）を満たす
ことを特徴とする制御装置。
【請求項１０】
請求項８または請求項９に記載の制御装置と、
前記制御装置から出力される前記制御信号により制御される前記電気光学装置と
を具備することを特徴とする表示装置。
【請求項１１】
請求項１０に記載の表示装置を具備することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気光学装置を駆動する技術に関する。
【背景技術】
【０００２】
電気光学装置の多くにおいて、１つの画素において１つのトランジスターと１つの容量素子とを有する方式（以下、この方式を「１Ｔ１Ｃ方式」という）が用いられている。電気泳動素子などの記憶性の電気光学素子を用いる場合、１Ｔ１Ｃ方式では、１枚の絵を出力するために１つの画素において複数回の書き込みを行う場合があった。一方、１つの画素において２つのトランジスターと１つの容量素子とを有する方式（以下、この方式を「２Ｔ１Ｃ方式」という）を用いると、１フレームにおける１つの画素に対する書き込み時間を長くすることができるため、書き込み回数を減じることができる。２Ｔ１Ｃ方式については、例えば、特許文献１、２に開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−３１１９２２号公報
【特許文献２】特開２００８−１７６３３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
１Ｔ１Ｃ方式においては、データ信号の電圧が、電気光学素子を駆動する電圧（素子駆動電圧）となる。そのため、データ信号の電圧のレンジは、電気光学素子を駆動する電圧のレンジ（素子駆動電圧の２倍）と同じになる。一方、２Ｔ１Ｃ方式においては、データ信号の電圧が、電気光学素子への素子駆動電圧の印加の有無を制御するトランジスターのゲート電圧となる。そのため、データ電圧のレンジは、電気光学素子を駆動する電圧のレンジよりも拡大してしまう。データ信号における電圧のレンジは、消費電力に大きな影響を与えることから、このレンジが拡大すると望ましくない部分がある。また、この電圧のレンジが拡大すると、駆動回路における素子の信頼性を高める必要もある。
【０００５】
本発明は、上述した事情に鑑みてなされたものであり、その目的の一つは、２Ｔ１Ｃ方式において、データ信号の電圧のレンジを１Ｔ１Ｃ方式より狭くして消費電力を低減することにある。
【課題を解決するための手段】
【０００６】
上述の課題を解決するため、本発明は、複数の走査線と複数の信号線との交差に対応して設けられた画素電極を有する複数の画素と、前記画素電極と対向電極とに挟まれ、当該画素電極に印加される素子駆動電圧に応じて光学状態を異ならせる電気光学素子と、前記複数の画素の各々に設けられ、ｎチャネル型の第１のトランジスターおよびｎチャネル型の第２のトランジスターを有する画素回路であって、前記第１のトランジスターのゲート端子が前記走査線に接続され、前記第１のトランジスターの一方のソース・ドレイン端子が前記信号線に接続され、他方のソース・ドレイン端子が前記第２のトランジスターのゲート端子に接続され、前記第２のトランジスターの一方のソース・ドレイン端子が素子駆動電源に接続され、他方のソース・ドレイン端子が前記画素電極に接続された画素回路と
を有する電気光学装置の駆動方法であって、前記対向電極と前記素子駆動電源との電圧の差が、前記第２のトランジスターの状態にかかわらず前記電気光学素子の光学状態を異ならせない電圧Ｖｅｐ０またはゼロになるように、前記素子駆動電源を制御するステップと、前記第１のトランジスターをオンにする電圧Ｇｏｎを前記走査線に印加することにより、前記第２のトランジスターをオンさせる電圧Ｖｄｈまたは前記第２のトランジスターをオフさせる電圧Ｖｄｌを前記信号線から前記第１のトランジスターを介して当該第２のトランジスターのゲート端子に印加するステップと、当該第１のトランジスターをオフにする電圧Ｇｏｆｆを当該走査線に印加することにより、当該第２のトランジスターのゲート端子に印加された当該データ電圧をフィードスルー電圧Ｖｆｔだけ低い電圧にするステップと、前記素子駆動電源を電圧Ｖｅｐ０またはゼロより電圧Ｖｅｐだけ高くまたは低くした電圧に制御するステップとを備え、
Ｖｄｈ−Ｖｆｔ＋Ｖｅｐ×α≧Ｖｅｐ＋Ｖｗｏｎ  ・・・式（１）
Ｖｄｌ−Ｖｆｔ＋Ｖｅｐ×α≦Ｖｏｆｆ  ・・・式（２）
Ｖｄｌ−Ｖｆｔ−Ｖｅｐ×β≦−Ｖｅｐ＋Ｖｏｆｆ  ・・・式（３）
Ｖｄｈ−Ｖｄｌ＜２×Ｖｅｐ  ・・・式（４）
ただし、
Ｖｅｐ＞０，
Ｖｏｆｆ：前記第２のトランジスターのソース・ドレイン端子間に流れる電流を、前記電気光学素子のリーク電流Ｅｌｅａｋ未満とするための、当該第２のトランジスターのゲート・ソース端子間電圧の最大値（Ｖｏｆｆ＜０），
Ｖｗｏｎ：前記第２のトランジスターのソース・ドレイン端子間に前記電気光学素子の光学状態を異ならせるために必要な電流を流すための、当該第２のトランジスターのゲート・ソース端子間電圧の最小値，
α＝Ｃｇｄ／（Ｃｔｆｔ＋Ｃｓｔｇ），
β＝Ｃｇｓ／（Ｃｔｆｔ＋Ｃｓｔｇ），
Ｃｔｆｔ：前記第２のトランジスターの容量，
Ｃｇｄ：前記第２のトランジスターのゲート・ドレイン端子間の容量（＝Ｃｔｆｔ×ｘ（０＜ｘ≦１）），
Ｃｇｓ：前記第２のトランジスターのゲート・ソース端子間の容量（＝Ｃｔｆｔ×ｙ（０＜ｙ≦１）），
Ｃｓｔｇ：前記第１のトランジスターの他方のソース・ドレイン端子と前記第２のトランジスターのゲート端子とを接続する部分に接続した、または寄生する容量
であり、上式（１）乃至（４）を満たすことを特徴とする電気光学装置の駆動方法を提供する。
この電気光学装置の駆動方法によれば、２Ｔ１Ｃ方式において、データ信号の電圧のレンジを１Ｔ１Ｃ方式より狭くして消費電力を低減することができる。
【０００７】
また、別の好ましい態様において、Ｃｓｔｇ／Ｃｔｆｔが「０」より大きく「０．５」以下であることを特徴とする。
この電気光学装置の駆動方法によれば、さらに消費電力を低減することができる。
【０００８】
また、本発明は、複数の走査線と複数の信号線との交差に対応して設けられた画素電極を有する複数の画素と、前記画素電極と対向電極とに挟まれ、当該画素電極に印加される素子駆動電圧に応じて光学状態を異ならせる電気光学素子と、前記複数の画素の各々に設けられ、ｎチャネル型の第３のトランジスターおよびｎチャネル型の第４のトランジスターを有する画素回路であって、前記第３トランジスターのゲート端子が前記走査線に接続され、前記第３のトランジスターのソース・ドレイン端子の一方が前記信号線に接続され、他方が前記第４のトランジスターのゲート端子に接続され、前記第４のトランジスターの一方のソース・ドレイン端子が素子駆動電源に接続され、他方のソース・ドレイン端子が前記画素電極に接続された画素回路とを有する電気光学装置の駆動方法であって、前記対向電極と前記素子駆動電源との電圧の差が、前記第４のトランジスターの状態にかかわらず前記電気光学素子の光学状態を異ならせない電圧Ｖｅｐ０またはゼロになるように、前記対向電極に印加される電圧を第１の電圧または第２の電圧に制御するステップと、前記第３のトランジスターをオンにする電圧Ｇｏｎを前記走査線に印加することにより、前記第４のトランジスターをオンさせる電圧Ｖｄｈまたは前記第４のトランジスターをオフさせる電圧Ｖｄｌを前記信号線から当該第４のトランジスターのゲート端子に印加するステップと、当該第３のトランジスターをオフにする電圧Ｇｏｆｆを当該走査線に印加することにより、当該第４のトランジスターのゲート端子に印加された当該データ電圧をフィードスルー電圧Ｖｆｔだけ低い電圧にするステップと、前記素子駆動電源と前記対向電極との電圧の差が電圧Ｖｅｐまたはゼロ、または電圧Ｖｅｐ０より電圧Ｖｅｐだけ高いまたは低い電圧になるように前記素子駆動電源を制御するステップとを備え、
Ｖｄｈ−Ｖｆｔ＋Ｖｅｐ×α≧Ｖｅｐ＋Ｖｗｏｎ  ・・・式（５）
Ｖｄｌ−Ｖｆｔ＋Ｖｅｐ×α≦Ｖｏｆｆ  ・・・式（６）
Ｖｄｈ−Ｖｆｔ−Ｖｅｐ×β≦Ｖｗｏｎ  ・・・式（７）
Ｖｄｈ−Ｖｄｌ＜２×Ｖｅｐ  ・・・式（８）
ただし、
Ｖｅｐ＞０，
Ｖｏｆｆ：前記第４のトランジスターのソース・ドレイン端子間に流れる電流を、前記電気光学素子のリーク電流Ｅｌｅａｋ未満とするための、当該第４のトランジスターのゲート・ソース間電圧の最大値（Ｖｏｆｆ＜０）。
Ｖｗｏｎ：前記第４のトランジスターのソース・ドレイン端子間に前記電気光学素子の光学状態を異ならせるために必要な電流を流すための、当該第４のトランジスターのゲート・ソース端子間電圧の最小値，
α＝Ｃｇｄ／（Ｃｔｆｔ＋Ｃｓｔｇ），
β＝Ｃｇｓ／（Ｃｔｆｔ＋Ｃｓｔｇ），
Ｃｔｆｔ：前記第4のトランジスターの容量，
Ｃｇｄ：前記第４のトランジスターのゲート・ドレイン端子間の容量（＝Ｃｔｆｔ×ｘ（０＜ｘ≦１）），
Ｃｇｓ：前記第４のトランジスターのゲート・ソース間の容量（＝Ｃｔｆｔ×ｙ（０＜ｙ≦１）），
Ｃｓｔｇ：前記第３のトランジスターのソース・ドレイン端子と前記第４のトランジスターのゲート端子とを接続する部分に接続した容量，
であり、上式（５）乃至（８）を満たすことを特徴とする電気光学装置の駆動方法を提供する。
この電気光学装置の駆動方法によれば、２Ｔ１Ｃ方式において、データ信号の電圧のレンジを１Ｔ１Ｃ方式より狭くして消費電力を低減することができる。
【０００９】
また、別の好ましい態様において、Ｃｓｔｇ／Ｃｔｆｔが「０．５」以上「１０」未満であることを特徴とする。
この電気光学装置の駆動方法によれば、さらに消費電力を低減することができる。
【００１０】
また、別の好ましい態様において、前記第３のトランジスターをオフにする電圧Ｇｏｆｆは、２×Ｖｏｆｆ以下の電圧であることを特徴とする。
この電気光学装置の駆動方法によれば、走査信号の電圧のレンジを狭くして、さらに消費電力を低減することができる。
【００１１】
また、別の好ましい態様において、Ｖｗｏｎが前記第２トランジスターの閾値電圧よりも低い電圧であることを特徴とする。
この電気光学装置の駆動方法によれば、データ信号の電圧のレンジを狭くして、さらに消費電力を低減することができる。
【００１２】
また、別の好ましい態様において、Ｖｗｏｎが前記第４トランジスターの閾値電圧よりも低い電圧であることを特徴とする。
この電気光学装置の駆動方法によれば、データ信号の電圧のレンジを狭くして、さらに消費電力を低減することができる。
【００１３】
また、本発明は、複数の走査線と複数の信号線との交差に対応して設けられた画素電極を有する複数の画素と、前記画素電極と対向電極とに挟まれ、当該画素電極に印加される素子駆動電圧に応じて光学状態を異ならせる電気光学素子と、前記複数の画素の各々に設けられ、ｎチャネル型の第５のトランジスターおよびｎチャネル型の第６のトランジスターを有する画素回路であって、前記第５のトランジスターのゲート端子が前記走査線に接続され、前記第５のトランジスターの一方のソース・ドレイン端子が前記信号線に接続され、他方のソース・ドレイン端子が前記第６のトランジスターのゲート端子に接続され、前記第６のトランジスターの一方のソース・ドレイン端子が素子駆動電源に接続され、他方のソース・ドレイン端子が前記画素電極に接続された画素回路とを有する電気光学装置に制御信号を出力する出力手段と、前記複数の画素に対応する前記電気光学素子の光学状態を指定する画像データを取得する取得手段と、前記取得した画像データに基づいて前記電気光学装置を制御する前記制御信号を出力するように、前記出力手段を制御する制御手段とを具備し、前記制御手段は、前記対向電極と前記素子駆動電源との電圧の差が、前記第６のトランジスターの状態にかかわらず前記電気光学素子の光学状態を異ならせない電圧Ｖｅｐ０またはゼロになるように、前記素子駆動電源を制御し、前記第５のトランジスターをオンにする電圧Ｇｏｎを前記走査線に印加することにより、前記第６のトランジスターをオンせる電圧Ｖｄｈまたは前記第６のトランジスターをオフさせる電圧Ｖｄｌを前記信号線から前記第５のトランジスターを介して当該第６のトランジスターのゲート端子に印加し、当該第６のトランジスターをオフにする電圧Ｇｏｆｆを当該走査線に印加することにより、当該第６のトランジスターのゲート端子に印加された当該データ電圧をフィードスルー電圧Ｖｆｔだけ低い電圧にし、前記素子駆動電源を電圧Ｖｅｐ０またはゼロよりＶｅｐだけ高くまたは低くした電圧に制御するように、前記出力手段を制御し、
Ｖｄｈ−Ｖｆｔ＋Ｖｅｐ×α≧Ｖｅｐ＋Ｖｗｏｎ  ・・・式（９）
Ｖｄｌ−Ｖｆｔ＋Ｖｅｐ×α≦Ｖｏｆｆ  ・・・式（１０）
Ｖｄｌ−Ｖｆｔ−Ｖｅｐ×β≦−Ｖｅｐ＋Ｖｏｆｆ  ・・・式（１１）
Ｖｄｈ−Ｖｄｌ＜２×Ｖｅｐ  ・・・式（１２）
ただし、
Ｖｅｐ＞０，
Ｖｏｆｆ：前記第６のトランジスターのソース・ドレイン端子間に流れる電流を、前記電気光学素子のリーク電流Ｅｌｅａｋ未満とするための、当該第６のトランジスターのゲート・ソース端子間電圧の最大値（Ｖｏｆｆ＜０），
Ｖｗｏｎ：前記第６のトランジスターのソース・ドレイン端子間に前記電気光学素子の光学状態を異ならせるために必要な電流を流すための、当該第６のトランジスターのゲート・ソース端子間電圧の最小値，
α＝Ｃｇｄ／（Ｃｔｆｔ＋Ｃｓｔｇ），
β＝Ｃｇｓ／（Ｃｔｆｔ＋Ｃｓｔｇ），
Ｃｔｆｔ：前記第６のトランジスターの容量，
Ｃｇｄ：前記第６のトランジスターのゲート・ドレイン端子間の容量（＝Ｃｔｆｔ×ｘ（０＜ｘ≦１）），
Ｃｇｓ：前記第６のトランジスターのゲート・ソース端子間の容量（＝Ｃｔｆｔ×ｙ（０＜ｙ≦１）），
Ｃｓｔｇ：前記第５のトランジスターのソース・ドレイン端子と前記第６のトランジスターのゲート端子とを接続する部分に接続した、または寄生する容量
であり、上式（９）乃至（１２）を満たすことを特徴とする制御装置を提供する。
この制御装置によれば、２Ｔ１Ｃ方式において、データ信号の電圧のレンジを１Ｔ１Ｃ方式より狭くして消費電力を低減することができる。
【００１４】
また、本発明は、複数の走査線と複数の信号線との交差に対応して設けられた画素電極を有する複数の画素と、前記画素電極と対向電極とに挟まれ、当該画素電極に印加される素子駆動電圧に応じて光学状態を異ならせる電気光学素子と、前記複数の画素の各々に設けられ、ｎチャネル型の第７のトランジスターおよびｎチャネル型の第８のトランジスターを有する画素回路であって、前記第７のトランジスターのゲート端子が前記走査線に接続され、前記第８のトランジスターの一方のソース・ドレイン端子が前記信号線に接続され、他方のソース・ドレイン端子が前記第８のトランジスターのゲート端子に接続され、前記第８のトランジスターの一方のソース・ドレイン端子が素子駆動電源に接続され、他方のソース・ドレイン端子が前記画素電極に接続された画素回路とを有する電気光学装置に制御信号を出力する出力手段と、前記複数の画素に対応する前記電気光学素子の光学状態を指定する画像データを取得する取得手段と、前記取得した画像データに基づいて前記電気光学装置を制御する前記制御信号を出力するように、前記出力手段を制御する制御手段とを具備し、前記制御手段は、前記対向電極と前記素子駆動電源との電圧の差が、前記第８のトランジスターの状態にかかわらず前記電気光学素子の光学状態を異ならせない電圧Ｖｅｐ０またはゼロになるように、前記対向電極に印加される電圧を第３の電圧または第４の電圧に制御し、前記第７のトランジスターをオンにする電圧Ｇｏｎを前記走査線に印加することにより、前記第８のトランジスターをオンさせる電圧Ｖｄｈまたは前記第８のトランジスターをオフさせる電圧Ｖｄｌを前記信号線から当該第８のトランジスターのゲート端子に印加し、当該第７のトランジスターをオフにする電圧Ｇｏｆｆを当該走査線に印加することにより、当該第８のトランジスターのゲート端子に印加された当該データ電圧をフィードスルー電圧Ｖｆｔだけ低い電圧にし、前記素子駆動電源と前記対向電極との電圧の差が電圧Ｖｅｐまたはゼロ、または電圧Ｖｅｐ０より電圧Ｖｅｐだけ高いまたは低い電圧になるように前記素子駆動電源を制御するように、前記出力手段を制御し、
Ｖｄｈ−Ｖｆｔ＋Ｖｅｐ×α≧Ｖｅｐ＋Ｖｗｏｎ  ・・・式（１３）
Ｖｄｌ−Ｖｆｔ＋Ｖｅｐ×α≦Ｖｏｆｆ  ・・・式（１４）
Ｖｄｈ−Ｖｆｔ−Ｖｅｐ×β≦Ｖｗｏｎ  ・・・式（１５）
Ｖｄｈ−Ｖｄｌ＜２×Ｖｅｐ  ・・・式（１６）
ただし、
Ｖｅｐ＞０，
Ｖｏｆｆ：前記第８のトランジスターのソース・ドレイン端子間に流れる電流を、前記電気光学素子のリーク電流Ｅｌｅａｋ未満とするための、当該第８のトランジスターのゲート・ソース端子間電圧の最大値（Ｖｏｆｆ＜０），
Ｖｗｏｎ：前記第８のトランジスターのソース・ドレイン端子間に前記電気光学素子の光学状態を異ならせるために必要な電流を流すための、当該第８のトランジスターのゲート・ソース端子間電圧の最小値，
α＝Ｃｇｄ／（Ｃｔｆｔ＋Ｃｓｔｇ），
β＝Ｃｇｓ／（Ｃｔｆｔ＋Ｃｓｔｇ），
Ｃｔｆｔ：前記第８のトランジスターの容量，
Ｃｇｄ：前記第８のトランジスターのゲート・ドレイン間の容量（＝Ｃｔｆｔ×ｘ（０＜ｘ≦１）），
Ｃｇｓ：前記第８のトランジスターのゲート・ソース間の容量（＝Ｃｔｆｔ×ｙ（０＜ｙ≦１）），
Ｃｓｔｇ：前記第７のトランジスターのソース・ドレイン端子と前記第８のトランジスターのゲート端子とを接続する部分の容量
であり、上式（１３）乃至（１６）を満たすことを特徴とする制御装置を提供する。
この制御装置によれば、２Ｔ１Ｃ方式において、データ信号の電圧のレンジを１Ｔ１Ｃ方式より狭くして消費電力を低減することができる。
【００１５】
また、本発明は、上記記載の制御装置と、前記制御装置から出力される前記制御信号により制御される前記電気光学装置とを具備することを特徴とする表示装置を提供する。
この表示装置によれば、２Ｔ１Ｃ方式において、データ信号の電圧のレンジを１Ｔ１Ｃ方式より狭くして消費電力を低減することができる。
【００１６】
また、本発明は、上記記載の表示装置を具備することを特徴とする電子機器を提供する。
この電子機器によれば、２Ｔ１Ｃ方式において、データ信号の電圧のレンジを１Ｔ１Ｃ方式より狭くして消費電力を低減することができる。
【図面の簡単な説明】
【００１７】
【図１】第１実施形態における電子機器１０００の外観を示す図である。
【図２】電子機器１０００のハードウエア構成を示すブロック図である。
【図３】表示部１の断面構造を示す模式図である。
【図４】表示部１の回路構成を示す図である。
【図５】画素１３の等価回路を示す図である。
【図６】コントローラー２の機能構成を示すブロック図である。
【図７】第１実施形態における駆動信号を示すタイミングチャートである。
【図８】第１実施形態における黒書込時の画素１３の等価回路の各部における電圧の変化を示す図である。
【図９】第１実施形態における白書込時の画素１３の等価回路の各部における電圧の変化を示す図である。
【図１０】第１実施形態における容量比と消費電力との関係を示す図である。
【図１１】第２実施形態における駆動信号を示すタイミングチャートである。
【図１２】第２実施形態における黒フレームにおける画素１３の等価回路の各部における電圧の変化を示す図である。
【図１３】第２実施形態における白フレームにおける画素１３の等価回路の各部における電圧の変化を示す図である。
【図１４】第２実施形態における容量比と消費電力との関係を示す図である。
【図１５】変形例１における黒フレームにおける画素１３の等価回路の各部における電圧の変化を示す図である。
【図１６】変形例１における白フレームにおける画素１３の等価回路の各部における電圧の変化を示す図である。
【図１７】変形例１における容量比と消費電力との関係を示す図である。
【図１８】変形例２における黒フレームにおける画素１３の等価回路の各部における電圧の変化を示す図である。
【図１９】変形例２における白フレームにおけるの画素１３の等価回路の各部における電圧の変化を示す図である。
【図２０】変形例２における容量比と消費電力との関係を示す図である。
【発明を実施するための形態】
【００１８】
＜第１実施形態＞
［全体構成］
図１は、第１実施形態における電子機器１０００の外観を示す図である。電子機器１０００は画像を表示する表示装置である。この例においては、電子機器１０００は電子書籍を閲覧するための装置、いわゆる電子ブックリーダーである。電子書籍は複数ページの画像を含むデータである。電子機器１０００は電子書籍をある単位（例えば１ページずつ）で表示部１に表示する。電子書籍に含まれる複数ページのうち、表示の対象となる一のページを「選択ページ」という。選択ページはユーザーによるボタン８Ａ〜８Ｆの操作に応じて変更される。ユーザーはボタン８Ａ〜８Ｆの操作により電子書籍のページをめくること（ページ送りまたはページ戻し）ができる。
【００１９】
図２は、電子機器１０００のハードウェア構成を示すブロック図である。電子機器１０００は、表示部１、コントローラー２、ＣＰＵ（Central Processing Unit）３、ＶＲＡＭ（Video Random Access Memory）４、ＲＡＭ（Random Access Memory）５、ＲＯＭ（Read Only Memory）６、記憶部７、および操作部８を有する。これらの各構成はバスＢＵＳを介して接続されている。
表示部１は、画像を表示する電気光学素子を含むディスプレイパネルを有する電気光学装置である。この例では、電圧の印加等によりエネルギーを与えなくても表示を保持するメモリー性の電気光学素子である、電気泳動粒子を用いている。この電気光学素子により、表示部１はモノクロ複数階調（この例では白黒２階調）の像を表示する。コントローラー２は表示部１を制御する制御装置である。ＣＰＵ３は電子機器１０００の各部を制御する処理装置（プロセッサー）である。
【００２０】
ＣＰＵ３は、ＲＡＭ５をワークエリアとして、ＲＯＭ６または記憶部７に記憶されたプログラムを実行する。ＶＲＡＭ４は表示部１に表示させる画像を示す画像データを記憶するメモリーである。画像データは表示部１に表示させる画像を示すデータであるから、以下に示すように、複数の画素１３に対応する電気泳動層１１０における光学状態を指定するものとなる。
ＲＡＭ５はデータを記憶するメモリーである。記憶部７は電子書籍のデータ（書籍データ）を記憶する不揮発性のメモリーである。記憶部７は複数の電子書籍のデータを記憶することができる。操作部８はユーザーの指示を入力するための入力装置であり、例えばタッチスクリーン、キーパッド、またはボタンを含む。図１に示したボタン８Ａ〜８Ｆは、操作部８を構成する一部である。バスＢＵＳは構成要素間でデータまたは信号を伝送する伝送路である。
【００２１】
図３は、表示部１の断面構造を示す模式図である。表示部１は、第１基板１００、電気泳動層１１０、および第２基板１２０を有する。第１基板１００および第２基板１２０は、電気泳動層１１０を挟持するための基板である。
【００２２】
第１基板１００は、基板１０１、接着層１０２、および回路層１０３を有する。基板１０１は絶縁性および可撓性を有する材料、例えばポリカーボネートで形成されている。なお基板１０１は軽量性、可撓性、弾性および絶縁性を有するものであれば、ポリカーボネート以外の樹脂材料により形成されてもよい。また、基板１０１は可撓性を有しないガラスにより形成されていてもよい。
接着層１０２は基板１０１と回路層１０３とを接着する層である。回路層１０３は電気泳動層１１０を駆動するための回路（後述する画素回路など）を有する層である。回路層１０３は画素電極１０４を有する。
【００２３】
電気泳動層１１０はマイクロカプセル１１１およびバインダー１１２を有する。マイクロカプセル１１１はバインダー１１２によって固定されている。バインダー１１２としては、マイクロカプセル１１１との親和性が良好で電極との密着性が優れ、かつ高抵抗な材料が用いられる。マイクロカプセル１１１は内部に分散媒および電気泳動粒子が格納されたカプセルである。マイクロカプセル１１１は柔軟性を有する材料、例えばアラビアゴム・ゼラチン系の化合物またはウレタン系の化合物等が用いられる。なお、マイクロカプセル１１１と画素電極１０４との間には接着剤により形成された接着層が設けられてもよい。
【００２４】
分散媒は、水、アルコール系溶媒（メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど）、エステル類（酢酸エチル、酢酸ブチルなど）、ケトン類（アセトン、メチルエチルケトン、メチルイソブチルケトンなど）、脂肪族炭化水素（ぺンタン、ヘキサン、オクタンなど）、脂環式炭化水素（シクロへキサン、メチルシクロへキサンなど）、芳香族炭化水素（ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類（キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど））、ハロゲン化炭化水素（塩化メチレン、クロロホルム、四塩化炭素、１，２−ジクロロエタンなど）、またはカルボン酸塩である。別の例で、分散媒はその他の油類であってもよい。また、分散媒はこれらの物質が混合されたものでもよい。さらに別の例で、分散媒には界面活性剤などが配合されてもよい。
【００２５】
電気泳動粒子は分散媒中で電界によって移動する性質を有する粒子（高分子またはコロイド）である。この例においては白の電気泳動粒子と黒の電気泳動粒子がマイクロカプセル１１１内に格納されている。黒の電気泳動粒子は、例えば、アニリンブラックやカーボンブラック等の黒色顔料を含む粒子であり、この例においては正に帯電されている。白の電気泳動粒子は、例えば、二酸化チタンや酸化アルミニウム等の白色顔料を含む粒子であり、この例においては負に帯電されている。
【００２６】
第２基板１２０はフィルム１２１および共通電極１２２を有する。フィルム１２１は電気泳動層１１０の封止および保護をするものである。フィルム１２１は透明で絶縁性を有する材料、例えばポリエチレンテレフタレートにより形成される。共通電極１２２は透明で導電性を有する材料、例えば酸化インジウムスズ（Indium Tin Oxide、ＩＴＯ）により形成される。
マイクロカプセル１１１内の電気泳動粒子は画素電極１０４と共通電極１２２とに印加される電圧に応じてマイクロカプセル１１１内を移動することにより、電気泳動層１１０としての光学状態を異ならせる。電子機器１０００のユーザーは電気泳動層１１０を第２基板１２０側から視認する。
【００２７】
［表示部１の回路構成］
図４は、表示部１の回路構成を示す図である。表示部１は、ｍ本の走査線１１、ｎ本のデータ線１２、ｍ×ｎ個の画素１３、走査線駆動回路１５、データ線駆動回路１６、電源線駆動回路１７、および電源線１８を有する。表示領域１４はｍ×ｎ個の画素１３を含む。以下、第ｊ行第ｉ列の画素を特に、画素１３（ｉ，ｊ）という。画素１３内の各要素についても同様である。
【００２８】
走査線駆動回路１５、データ線駆動回路１６、および電源線駆動回路１７（素子駆動電源）は、コントローラー２により制御される。走査線１１は行方向（Ｘ方向）に沿って配置され、走査線駆動回路１５から出力される走査信号を伝達する。走査信号はｍ本の走査線１１の中から一の走査線１１を順次排他的に選択する信号である。データ線１２（信号線）は列方向（Ｙ方向）に沿って配置され、データ線駆動回路１６から出力されるデータ信号を伝達する。データ信号は各画素１３の階調に応じた信号である。電源線１８は画素電極１０４に印加される素子駆動電圧を供給するための素子電源信号を伝達する配線である。この例においては、電源線駆動回路１７は電源線１８を介して総ての画素１３に共通の素子駆動電圧を供給する。
【００２９】
画素１３は走査線１１およびデータ線１２の交差に対応して設けられ、データ信号に応じた階調を示す。なお、複数の走査線１１のうち第ｉ行の走査線１１を特に、第ｉ行の走査線１１という。データ線１２についても同様である。
以下、データ信号、走査信号および素子電源信号など、画素１３に伝達される各信号を駆動信号という。
【００３０】
［画素１３の回路構成］
図５は、画素１３（ｉ，ｊ）の等価回路（画素回路）を示す図である。この例においては、画素１３は２Ｔ１Ｃ方式の回路構成になっている。画素１３は、画素トランジスター１３１（第１トランジスター）と、駆動トランジスター１３２（第２トランジスター）と、容量素子１３３と、画素電極１０４とを有する。画素トランジスター１３１および駆動トランジスター１３２はスイッチング素子であり、この例ではアモルファスＳｉを用いたｎチャネル型のＴＦＴ（Thin Film Transistor）である。
【００３１】
画素トランジスター１３１のゲート端子は第ｊ行の走査線１１に接続されている。画素トランジスターのゲート電圧ＧＡＴＥは画素トランジスター１３１のゲート端子に印加される電圧である。画素トランジスター１３１のソース・ドレイン端子の一方は第ｉ列のデータ線１２に接続されている。データ電圧ＤＡＴＡは画素トランジスター１３１のデータ線１２に接続されるソース・ドレイン端子に印加される電圧である。画素トランジスター１３１のソース・ドレイン端子の他方は駆動トランジスター１３２のゲート端子および容量素子１３３の一方の電極に接続されている。駆動トランジスターのゲート電圧ＧＴは駆動トランジスター１３２のゲート端子に印加される電圧である。容量素子１３３の他方の電極は図示せぬ容量線に接続され、電圧ＶＳＴＧ（この例では接地電圧（基準電圧））に固定されている。以下の説明において、各電圧は基準電圧（０Ｖ）に対する値を示している。
なお、容量素子１３３は画素トランジスター１３１のソース・ドレイン端子と駆動トランジスター１３２のゲート端子とが接続された部分における寄生容量を含むものであり、必ずしも素子として存在していなくてもよい。
【００３２】
駆動トランジスター１３２のソース・ドレイン端子の一方は電源線１８に接続されている。電源線への供給電圧ＶＥＰは駆動トランジスター１３２の電源線１８に接続されるソース・ドレイン端子に印加される電圧（素子駆動電圧）である。駆動トランジスター１３２のソース・ドレイン端子の他方は画素電極１０４に接続されている。画素電極の電圧ＰＸは画素電極１０４に印加される電圧である。電気泳動層１１０は画素電極１０４および共通電極１２２に挟まれている。共通電極１２２は共通電圧ＣＯＭ（この例では接地電圧（基準電圧））に固定されている。
【００３３】
［コントローラー２の機能構成］
図６は、コントローラー２の機能構成を示すブロック図である。コントローラー２は、出力部２１、取得部２２、および制御部２３を有する。出力部２１は、表示部１に対して、走査線駆動回路１５、データ線駆動回路１６、および電源線駆動回路１７を制御する制御信号を出力する。また、取得部２２は、ＶＲＡＭ４に記憶されている画像データを取得し、制御部２３に出力する。制御部２３は、取得した画像データに基づいて各画素１３に対応する電気泳動層１１０の光学状態を制御する制御信号を出力するように、出力部２１を制御する。
【００３４】
［動作］
ＣＰＵ３は、ＯＳ（Operating System）またはアプリケーションプログラムに従って、コントローラー２の動作とは独立したタイミングでＶＲＡＭ４のデータを書き替える。ＣＰＵ３がＶＲＡＭ４に記憶されている画像データを書き替えると、ＣＰＵ３はＶＲＡＭ４の書き替えを行った旨を示す書き替え通知をコントローラー２に出力する。コントローラー２は書き換え通知を受け取ると、ＶＲＡＭ４に記憶された画像データに基づいて、制御信号を表示部１に対して出力する。走査線駆動回路１５、データ線駆動回路１６、および電源線駆動回路１７からこの制御信号に基づいて出力される駆動信号について、図７を用いて説明する。
【００３５】
図７は、第１実施形態における駆動信号を示すタイミングチャートである。この例においては、階調を白から黒へ変化させていくフレーム（以下、「黒フレーム」という）と階調を黒から白へ変化させていくフレーム（以下、「白フレーム」という）とに区別されている。図７に示す例においては、黒フレーム（ＢＦ）と白フレーム（ＷＦ）とが交互に現れるようになっている。黒フレームと白フレームとを区別して説明する必要がない場合には、単に「フレーム」という。
各フレームにおいては、選択期間Ｔｓおよび書込期間Ｔｗが存在する。
【００３６】
走査線駆動回路１５は、図７のＧＡＴＥ（Ｙｊ：ｊは１〜ｍの何れかの整数）に示すように、各フレームの選択時間Ｔｓにおいて、複数の走査線１１の中から一の走査線１１を順次排他的に選択する走査信号を走査線１１に供給する。選択された走査線１１（電圧Ｇｏｎ）に接続された画素トランジスター１３１はオン状態となり、それ以外の走査線１１（電圧Ｇｏｆｆ）に接続された画素トランジスター１３１はオフ状態となる。
【００３７】
データ線駆動回路１６は、図７のＤＡＴＡに示すように、各フレームの選択時間Ｔｓにおいて、夫々選択された走査線１１に接続されている各画素１３に対応して、表示させる階調に応じたデータ電圧のデータ信号をデータ線１２に供給する。データ信号は、黒フレームにおいては、階調を白から黒へ変化させていく画素１３（以下、「黒書込画素」という）に対してはデータ電圧をＶｄｈとし、階調を黒から白へ変化させていく画素１３（以下、「白書込画素」という）および階調を変化させない画素（以下、「維持画素」という）に対してはデータ電圧をＶｄｌとする。一方、白フレームにおいては、データ信号は、白書込画素に対してはデータ電圧をＶｄｈ、黒書込画素および維持画素に対してはデータ電圧をＶｄｌとする。
【００３８】
電源線駆動回路１７は、図７のＶＥＰに示すように、各フレームの書込時間Ｔｗにおいて、黒フレームにおいては電圧が＋Ｖｅｐとなり、白フレームにおいては電源線への供給電圧ＶＥＰが−Ｖｅｐとなり、選択期間Ｔｓにおいては電源線への供給電圧ＶＥＰが基準電圧となる素子電源信号を電源線１８に供給する。なお、素子電源信号における基準電圧となる期間については必ず基準電圧である必要は無く、電気泳動層１１０の光学状態を異ならせない電圧（Ｖｅｐ０）であればよい。
【００３９】
［画素回路各部における電圧変化］
続いて、図５に示す画素回路各部の電圧（ＧＡＴＥ、ＤＡＴＡ、ＶＥＰ、ＧＴ）についての電圧変化について説明する。まず、この電圧変化についての前提となる画素回路における各部の設計値について説明する。以下に示す設計値は一例であって、本発明の効果を実現する範囲内で適宜変更可能である。
【００４０】
［設計値］
画素トランジスター１３１に関する設計値
・Ｖｓｏｎ＝１０Ｖ（オン電圧）：データ電圧ＤＡＴＡを画素トランジスター１３１を介して駆動トランジスターのゲート電圧ＧＴとして供給するために必要なオン電流を得るためのゲートソース間電圧Ｖｇｓの最小値。
・Ｖｓｏｆｆ＝−５Ｖ（オフ電圧）：書込期間Ｔｗにおいて、駆動トランジスターのゲート電圧ＧＴを保持するのに十分なオフ電流を得るためのゲートソース間電圧Ｖｇｓの最大値（ただし、Ｖｓｏｆｆ＜０）。
・Ｖｆｔ＝３Ｖ（フィードスルー電圧）：画素トランジスター１３１のオン状態からオフ状態への遷移に伴って、ゲート電極とソース・ドレイン電極の容量結合により、ソース・ドレイン電極の電圧が変化する。この現象をフィードスルーと言い、Ｖｆｔはその電圧を指す。ここでは単純化のためゲート電圧振幅依存、ソースドレイン間電圧Ｖｄｓ依存は考慮せず、一定電圧とする。
【００４１】
駆動トランジスター１３２に関する設計値
・Ｖｗｏｎ＝３Ｖ（書込電圧）：電気泳動層１１０の光学状態を異ならせるために必要なオン電流を得るためのゲートソース間電圧Ｖｇｓの最小値。駆動トランジスター１３２の閾値電圧Ｖｔｈよりも低い電圧でもよく、少なくとも電気泳動層１１０のリーク電流Ｅｌｅａｋより大きいオン電流を流せればよい。
・Ｖｏｆｆ＝−５Ｖ（オフ電圧）：電気泳動層１１０のリーク電流Ｅｌｅａｋよりも少ないオフ電流を得るためのゲートソース間電圧Ｖｇｓのうち最大値（ただし、Ｖｏｆｆ＜０）。
・Ｃｔｆｔ：駆動トランジスター１３２の容量。
・Ｃｇｄ＝Ｃｔｆｔ×０．５：この例では単純化のため、駆動トランジスター１３２のゲートドレイン間の容量Ｃｇｄは駆動トランジスター１３２の容量Ｃｔｆｔの半分とする。
・Ｃｇｓ＝Ｃｔｆｔ：この例では単純化のため、駆動トランジスター１３２のゲートソース間の容量Ｃｇｓは駆動トランジスター１３２の容量Ｃｔｆｔと等しいとする。
【００４２】
その他の設計値
・Ｖｅｐ＝１５Ｖ：電気泳動層１１０の光学状態を異ならせるために必要な電圧の絶対値。例えばここでは、電気泳動層１１０を白から黒に遷移させるときは＋Ｖｅｐの電圧を、黒から白に遷移させるときは−Ｖｅｐの電圧を印加する。
・Ｃｓｔｇ＝Ｃｔｆｔ：この設計値の例では、容量素子１３３の容量Ｃｓｔｇは駆動トランジスター１３２の容量Ｃｔｆｔと同じに設定する。
これらの設計値の前提においては、Ｖｄｈ＝＋１７．２５Ｖ、Ｖｄｌ＝−９．５Ｖとなる場合に、データ信号の電圧のレンジが最小となる。以下、その算出方法について、画素回路各部の電圧変化を用いつつ説明する。この説明においては、黒フレームにおける黒書込画素（駆動トランジスター１３２をオン状態に制御）と白書込画素および維持画素（どちらも駆動トランジスター１３２をオフ状態に制御）の場合と、白フレームにおける白書込画素（駆動トランジスター１３２をオン状態に制御）と黒書込画素および維持画素（どちらも駆動トランジスター１３２をオフ状態に制御）の場合とに分けて説明する。
【００４３】
［黒フレームでの電圧変化］
図８は、第１実施形態における黒フレームにおける画素１３の等価回路の各部における電圧の変化を示す図である。図８（ａ）は、黒書込画素（駆動トランジスター１３２をオン状態に制御）における画素回路各部の電圧変化であり、図８（ｂ）は、白書込画素および維持画素（どちらも駆動トランジスター１３２をオフ状態に制御）における画素回路各部の電圧変化である。
【００４４】
まず、選択期間Ｔｓのうちデータ書込期間ｔ１における電圧変化を説明する。データ書込期間ｔ１においては、画素トランジスター１３１がオン状態となる。そのため、駆動トランジスターのゲート電圧ＧＴは、データ電圧ＤＡＴＡが書き込まれて、黒書込画素においてはＶｄｈ、白書込画素においてはＶｄｌとなる。なお、駆動トランジスターのゲート電圧ＧＴは、直前のフレームにおいて黒書込画素であるか否かによってデータ書込期間ｔ１より前の電圧値が異なるが、データ書込期間ｔ１が終わる前迄にはＶｄｈ（＝＋１７．２５Ｖ）またはＶｄｌ（＝−９．５Ｖ）に書き込まれる。
また、データ書込期間ｔ１においては、電源線への供給電圧ＶＥＰは基準電圧（０Ｖ）になっている。このため、駆動トランジスター１３２のオンオフにかかわらず（駆動トランジスターのゲート電圧ＧＴの状態にかかわらず）電気泳動層１１０の光学状態は変化しない。
【００４５】
続いて、選択期間Ｔｓのうちデータ保持期間ｔ２における電圧変化を説明する。画素トランジスターのゲート電圧ＧＡＴＥがＧｏｎからＧｏｆｆに変化することによりフィードスルーが生じ、駆動トランジスターのゲート電圧ＧＴがＶｆｔだけ低い電圧になる。すなわち、駆動トランジスターのゲート電圧ＧＴは、黒書込画素においてはＶｄｈ−Ｖｆｔ（＝＋１４．２５Ｖ）、白書込画素および維持画素においてはＶｄｌ−Ｖｆｔ（＝−１２．５Ｖ）となる。
【００４６】
続いて、書込期間Ｔｗのうち素子駆動期間ｔ３における電圧変化を説明する。この素子駆動期間ｔ３においては、電源線への供給電圧ＶＥＰが基準電圧から＋Ｖｅｐ（＝＋１５Ｖ）に変化する。このとき、駆動トランジスター１３２の寄生容量と容量素子１３３の容量との容量結合により、駆動トランジスターのゲート電圧ＧＴはＶｅｐ×α（α：容量結合比）だけ高くなる。素子駆動期間ｔ３の間、画素電極の電圧ＰＸは常に＋Ｖｅｐ以下になるため、画素電極１０４が接続される側が駆動トランジスター１３２のソース端子側となる。一般に、ＴＦＴの容量はそのほとんどがドレイン端子側よりもソース端子側に多く形成される。この例においては、駆動トランジスター１３２の容量は、そのほとんどがゲートソース間（ゲート端子と画素電極１０４との間）に形成され、ゲートドレイン間（ゲート端子と電源線１８との間）にはオーバーラップ容量が残るのみとなる。この点を考慮し、上記設計値としてはオーバラップ容量よりは若干多めの寄生容量がつくものとしてＣｇｄ＝Ｃｔｆｔ×０．５とした。
【００４７】
この場合、容量結合比αはα＝Ｃｇｄ／（Ｃｔｆｔ＋Ｃｓｔｇ）＝０．２５となる。駆動トランジスターのゲート電圧ＧＴは、Ｖｅｐ×α（＝３．７５Ｖ（＝１５Ｖ×０．２５））だけ上昇し、黒書込画素においてはＶｄｈ−Ｖｆｔ＋Ｖｅｐ×α（＝＋１８Ｖ）、白書込画素および維持画素においてはＶｄｌ−Ｖｆｔ＋Ｖｅｐ×α（＝−８．７５Ｖ）となる。
【００４８】
黒書込画素において画素電極の電圧ＰＸが＋Ｖｅｐとなるようにするためには、駆動トランジスター１３２のゲートソース間電圧ＶｇｓがＶｗｏｎ以上となる必要がある。すなわち、Ｖｂａ（＝「Ｖｄｈ−Ｖｆｔ＋Ｖｅｐ×α」−「Ｖｅｐ」）≧Ｖｗｏｎである必要がある。
一方、白書込画素および維持画素においては、画素電極の電圧ＰＸは基準電圧であるから、駆動トランジスター１３２のゲートソース間電圧ＶｇｓがＶｏｆｆ以下である必要がある。すなわち、Ｖｂｂ（＝「０」−「Ｖｄｌ−Ｖｆｔ＋Ｖｅｐ×α」）≧−Ｖｏｆｆである必要がある。
まとめると、式（１）、（２）が満たされる必要がある。
Ｖｄｈ−Ｖｆｔ＋Ｖｅｐ×α≧Ｖｅｐ＋Ｖｗｏｎ  ・・・式（１）
Ｖｄｌ−Ｖｆｔ＋Ｖｅｐ×α≦Ｖｏｆｆ  ・・・式（２）
【００４９】
そして、素子駆動期間ｔ３の後は、電源線への供給電圧ＶＥＰが基準電圧に戻り、容量結合により、駆動トランジスターのゲート電圧ＧＴがＶｅｐ×αだけ低くなる。すなわち、駆動トランジスターのゲート電圧ＧＴは、黒フレーム終了時に、黒書込画素においてはＶｄｈ−Ｖｆｔ（＝＋１４．２５Ｖ）、白書込画素および維持画素においてはＶｄｌ−Ｖｆｔ（＝−１２．５Ｖ）となる。
【００５０】
［白フレームでの電圧変化］
続いて、白フレームの場合について説明する。
図９は、第１実施形態における白フレームにおける画素１３の等価回路の各部における電圧の変化を示す図である。図９（ａ）は白書込画素（駆動トランジスター１３２をオン状態に制御）における画素回路各部の電圧変化であり、図９（ｂ）は黒書込画素および維持画素（どちらも駆動トランジスター１３２をオフ状態に制御）における画素回路各部の電圧変化である。
選択期間Ｔｓにおけるデータ書込期間ｔ４、データ保持期間ｔ５については、黒フレームにおいて説明したデータ書込期間ｔ１、データ保持期間ｔ２と同様であるため、説明を省略する。
【００５１】
続いて、書込期間Ｔｗのうち素子駆動期間ｔ６における電圧変化を説明する。この素子駆動期間ｔ６においては、電源線への供給電圧ＶＥＰが基準電圧から−Ｖｅｐ（＝−１５Ｖ）に変化する。このとき、駆動トランジスター１３２の寄生容量と容量素子１３３の容量との容量結合により、駆動トランジスターのゲート電圧ＧＴは、Ｖｅｐ×β（β：容量結合比）だけ低くなる。素子駆動期間ｔ６の間、電源線への供給電圧ＶＥＰは常に画素電極の電圧ＰＸよりも低くなるため、電源線１８に接続される側が駆動トランジスター１３２のソース端子側となる。上述したように、ＴＦＴの容量は、そのほとんどがドレイン端子側よりもソース端子側に多く形成される。この例においては、駆動トランジスター１３２の容量はそのほとんどがゲートソース間（ゲート端子と電源線１８との間）に形成される。この点を考慮し、上記設計値としては、Ｃｇｓ＝Ｃｔｆｔとした。
【００５２】
この場合、容量結合比βはβ＝Ｃｇｓ／（Ｃｔｆｔ＋Ｃｓｔｇ）＝０．５となる。駆動トランジスターのゲート電圧ＧＴは、Ｖｅｐ×β（＝７．５Ｖ（＝１５Ｖ×０．５））だけ下降し、白書込画素においてはＶｄｈ−Ｖｆｔ−Ｖｅｐ×β（＝＋６．７５Ｖ）、黒書込画素においてはＶｄｌ−Ｖｆｔ−Ｖｅｐ×β（＝−２０Ｖ）となる。
【００５３】
白書込画素において画素電極の電圧ＰＸが−Ｖｅｐとなるようにするためには、駆動トランジスター１３２のゲートソース間電圧ＶｇｓがＶｗｏｎ以上となる必要がある。すなわち、Ｖｗａ（＝「Ｖｄｈ−Ｖｆｔ−Ｖｅｐ×β」−「−Ｖｅｐ」）≧Ｖｗｏｎである必要がある。この条件は上記式（１）を満たしていれば必ず満たされる。
一方、黒書込画素においては、駆動トランジスター１３２のゲートソース間電圧ＶｇｓがＶｏｆｆ以下である必要がある。すなわち、Ｖｗｂ（＝「−Ｖｅｐ」−「Ｖｄｌ−Ｖｆｔ−Ｖｅｐ×β」）≧−Ｖｏｆｆである必要がある。
まとめると、式（３）が満たされる必要がある。
Ｖｄｌ−Ｖｆｔ−Ｖｅｐ×β≦−Ｖｅｐ＋Ｖｏｆｆ  ・・・式（３）
【００５４】
そして、素子駆動期間ｔ６の後は、電源線への供給電圧ＶＥＰが基準電圧に戻り、容量結合により駆動トランジスターのゲート電圧ＧＴがＶｅｐ×βだけ高くなる。その結果、駆動トランジスターのゲート電圧ＧＴは、白フレーム終了時に、白書込画素においてはＶｄｈ−Ｖｆｔ（＝＋１４．２５Ｖ）、黒書込画素および維持画素においてはＶｄｌ−Ｖｆｔ（＝＋１２．５Ｖ）となる。
【００５５】
黒フレームおよび白フレームにおいては上記のように各電圧が変化するため、上記式（１）、（２）、（３）を満たすようにＶｄｈ、Ｖｄｌを決めると、Ｖｄｈ≧＋１７．２５Ｖであり、Ｖｄｌ≦−９．５Ｖとなる。データ電圧ＤＡＴＡのレンジを最小にするには、Ｖｄｈ＝＋１７．２５Ｖ、Ｖｄｌ＝−９．５Ｖにすれば良い。
このように、電源線への供給電圧ＶＥＰの変化に伴って、容量結合で駆動トランジスターのゲート電圧ＧＴを変化させることにより、電源線への供給電圧ＶＥＰのレンジ（３０Ｖ＝「＋Ｖｅｐ」−「−Ｖｅｐ」）よりも、データ電圧ＤＡＴＡのレンジ（２６．７５Ｖ＝「Ｖｄｈ」−「Ｖｄｌ」）を小さくすることができる。
【００５６】
なお、画素トランジスターのゲート電圧ＧＡＴＥについては、図８（ａ）に示すように、Ｖｓａ（＝Ｇｏｎ−Ｖｄｈ）≧Ｖｓｏｎを満たす必要性から、Ｇｏｎ≧＋２７．２５Ｖとなる。一方、図９（ｂ）に示すように、Ｖｓｂ（＝「Ｖｄｌ−Ｖｆｔ−Ｖｅｐ×β」−「Ｇｏｆｆ」）≧−Ｖｓｏｆｆを満たす必要性から、Ｇｏｆｆ≦−２５Ｖとなる。
【００５７】
［容量比と消費電力との関係］
上記の設計値においては、Ｃｔｆｔ＝Ｃｓｔｇとした例を挙げてデータ電圧ＤＡＴＡのレンジを算出したが、ＣｔｆｔとＣｓｔｇとの容量比が変化すると容量結合比α、βが変化する。したがって、この容量比に応じて、電源線への供給電圧ＶＥＰの変化に伴う駆動トランジスターのゲート電圧ＧＴの変化量も異なってくる。そこで、ＣｔｆｔとＣｓｔｇとの容量比を変化させた場合のデータ電圧ＤＡＴＡおよび消費電力との関係について説明する。
【００５８】
図１０は、第１実施形態における容量比と消費電力との関係を示す図である。この例における消費電力Ｐ（２Ｔ）については、１Ｔ１Ｃ方式における消費電力Ｐ（１Ｔ）に対する消費電力比Ｐｒとして示している。容量比はＣｓｔｇ／Ｃｔｆｔとして示している。１Ｔ１Ｃ方式では電気泳動層の光学状態を変えるのに必要な電力は保持容量に蓄えられた電荷のみに頼っているため、同電力を駆動トランジスターを介して供給できる２Ｔ１Ｃ方式よりも画素への書込回数が多くなり、消費電力が大きくなる。図１０においては方式の違いによる画素への書き込み回数の差を考慮せず、書き込み回数が１Ｔ１Ｃと２Ｔ１Ｃとで同じであるものとして算出している。そのため実動作を考慮すると、消費電力比Ｐｒは更に低くなる。
【００５９】
Ｖｄｈについては、上記式（１）のみで決まる。容量比が減少するほど容量結合比αが増加するため、Ｖｄｈを低くできる。一方、Ｖｄｌについては容量比次第で上記式（２）（３）のいずれかにより制限される。
容量比が比較的小さい場合（この例においては０．５以下）においては、Ｖｄｌは上記式（２）により決まる。この範囲では容量比が増加するほど容量結合比αが減少するため、Ｖｄｌを高くできる。
一方、容量比が比較的大きい場合（この例においては１以上）においては、Ｖｄｌは上記式（３）により決まる。この範囲では容量比が減少するほど容量結合比βが増加するため、Ｖｄｌを高くできる。
【００６０】
上述した本発明の一例を用いると、データ電圧ＤＡＴＡのレンジ（Ｖｄｈ−Ｖｄｌ）を電源線への供給電圧ＶＥＰのレンジ（Ｖｅｐ×２）よりも小さくできるだけでなく、容量比を適当な範囲に設定すると更に小さくできる。この例においては、容量比Ｃｓｔｇ／Ｃｔｆｔを「０」より大きく「０．５」以下にすることにより、この範囲においてデータ電圧ＤＡＴＡのレンジが約２３Ｖ、消費電力比Ｐｒが約５９％と略一定となる。上述したように、Ｃｓｔｇについては、必ずしも容量素子１３３で形成される必要はなく、容量素子１３３以外により形成される寄生容量により実現されてもよい。このようにすれば、各画素１３におけるレイアウトの自由度が向上し、または、各画素１３の大きさを小さくして高精細化することができる。
【００６１】
なお、画素トランジスターのゲート電圧ＧＡＴＥのレンジ（５２．２５Ｖ）については、１Ｔ１Ｃ方式の場合（４５Ｖ＝「Ｖｅｐ（１５Ｖ）」−「−Ｖｅｐ（−１５Ｖ）」＋「Ｖｓｏｎ（＋１０Ｖ）」−「Ｖｓｏｆｆ（−５Ｖ）」）よりも大きくなるが、データ線１２において消費される電力に比べると、走査線１１において消費される電力は圧倒的に小さいため、表示部１全体としては２Ｔ１Ｃ方式の消費電力は必ず１Ｔ１Ｃ方式のそれを下回る。
【００６２】
＜第２実施形態＞
第１実施形態では共通電極１２２に印加される共通電圧ＣＯＭは基準電圧に固定されていたが、第２実施形態では共通電圧ＣＯＭが変化する場合について説明する。共通電圧ＣＯＭは、コントローラー２からの制御信号に基づいて、例えば電源線駆動回路１７が電源線への供給電圧ＶＥＰと同期させる等して電圧出力して得ればよい。
【００６３】
図１１は、第２実施形態における駆動信号を示すタイミングチャートである。第１実施形態と異なるのは、電源線への供給電圧ＶＥＰおよび共通電圧ＣＯＭが基準電圧（０Ｖ）と＋Ｖｅｐとの間で変化するようになっている点である。選択期間Ｔｓにおいては、電源線への供給電圧ＶＥＰと共通電圧ＣＯＭとの電圧の差が「０」（第１実施形態と同様に「Ｖｅｐ０」であってもよい）である。一方、書込期間Ｔｗにおいては、黒フレームでは電源線への供給電圧ＶＥＰが「＋Ｖｅｐ」かつ共通電圧ＣＯＭが「０」となり、白フレームでは電源線への供給電圧ＶＥＰが「０」かつ共通電圧ＣＯＭが「＋Ｖｅｐ」となっている。
【００６４】
［黒フレームでの電圧変化］
図１２は、第２実施形態における黒フレームにおける画素１３の等価回路の各部における電圧の変化を示す図である。図１２（ａ）は、黒書込画素（駆動トランジスター１３２をオン状態に制御）における画素回路各部の電圧変化であり、図１２（ｂ）は、白書込画素および維持画素（どちらも駆動トランジスター１３２をオフ状態に制御）における画素回路各部の電圧変化である。
【００６５】
まず、選択期間Ｔｓのうちデータ書込期間ｔ１における電圧変化を説明する。データ書込期間ｔ１においては、画素トランジスター１３１がオン状態となる。そのため、駆動トランジスターのゲート電圧ＧＴは、データ電圧ＤＡＴＡが書き込まれて、黒書込画素においてはＶｄｈ、白書込画素においてはＶｄｌとなる。なお、駆動トランジスターのゲート電圧ＧＴは、直前のフレームにおいて白書込画素であるか否かによってデータ書込期間ｔ１より前の電圧値が異なるが、データ書込期間ｔ１が終わる前迄にはＶｄｈ（＝＋１７．２５Ｖ）またはＶｄｌ（＝−５．７５Ｖ）に書き込まれる。
また、データ書込期間ｔ１においては、電源線への供給電圧ＶＥＰおよび共通電圧ＣＯＭは両方とも基準電圧（０Ｖ）になっており、ＶＥＰとＣＯＭとの間で電圧の差が生じていない。このため、駆動トランジスター１３２のオンオフにかかわらず（駆動トランジスターのゲート電圧ＧＴの状態にかかわらず）電気泳動層１１０の光学状態は変化しない。
【００６６】
続いて、選択期間Ｔｓのうちデータ保持期間ｔ２における電圧変化を説明する。画素トランジスターのゲート電圧ＧＡＴＥがＧｏｎからＧｏｆｆに変化することにより、フィードスルーが生じ、駆動トランジスターのゲート電圧ＧＴがＶｆｔだけ低い電圧になる。つまり、駆動トランジスターのゲート電圧ＧＴは、黒書込画素においてはＶｄｈ−Ｖｆｔ（＝＋１４．２５Ｖ）、白書込画素および維持画素においてはＶｄｌ−Ｖｆｔ（＝−８．７５Ｖ）となる。
【００６７】
続いて、書込期間Ｔｗのうち素子駆動期間ｔ３における電圧変化を説明する。この素子駆動期間ｔ３においては、電源線への供給電圧ＶＥＰが基準電圧から＋Ｖｅｐ（＝＋１５Ｖ）に変化する。このとき、駆動トランジスター１３２の寄生容量と容量素子１３３の容量との容量結合により、駆動トランジスターのゲート電圧ＧＴは第１実施形態と同様にＶｅｐ×αだけ高くなる。素子駆動期間ｔ３の間は、画素電極の電圧ＰＸは常に＋Ｖｅｐ以下になるため、画素電極１０４が接続される側が駆動トランジスター１３２のソース端子側となる。
、駆動トランジスターのゲート電圧ＧＴはＶｅｐ×α（＝３．７５Ｖ）だけ上昇し、黒書込画素においてはＶｄｈ−Ｖｆｔ＋Ｖｅｐ×α（＝＋１８Ｖ）、白書込画素および維持画素においてはＶｄｌ−Ｖｆｔ＋Ｖｅｐ×α（＝−５Ｖ）となる。
【００６８】
黒書込画素において画素電極の電圧ＰＸが＋Ｖｅｐとなるようにするためには、駆動トランジスター１３２のゲートソース間電圧ＶｇｓがＶｗｏｎ以上となる必要がある。すなわち、Ｖｂａ（＝「Ｖｄｈ−Ｖｆｔ＋Ｖｅｐ×α」−「Ｖｅｐ」）≧Ｖｗｏｎである必要がある。
一方、白書込画素および維持画素においては、画素電極の電圧ＰＸは基準電圧であるから、駆動トランジスター１３２のゲートソース間電圧ＶｇｓがＶｏｆｆ以下である必要がある。すなわち、Ｖｂｂ（＝「０」−「Ｖｄｌ−Ｖｆｔ＋Ｖｅｐ×α」）≧−Ｖｏｆｆである必要がある。
まとめると、式（４）、（５）が満たされる必要がある。
Ｖｄｈ−Ｖｆｔ＋Ｖｅｐ×α≧Ｖｅｐ＋Ｖｗｏｎ  ・・・式（４）
Ｖｄｌ−Ｖｆｔ＋Ｖｅｐ×α≦Ｖｏｆｆ  ・・・式（５）
【００６９】
そして、素子駆動期間ｔ３の後は、共通電圧ＣＯＭを電源線への供給電圧ＶＥＰと同じ＋Ｖｅｐにする。ここでは、電源線への供給電圧ＶＥＰの変化はないため、駆動トランジスターのゲート電圧ＧＴは黒書込画素、白書込画素および維持画素でそのままの電圧となる。
【００７０】
［白フレームでの電圧変化］
続いて、白フレームの場合について説明する。
図１３は、第２実施形態における白フレームにおける画素１３の等価回路の各部における電圧の変化を示す図である。図１３（ａ）は白書込画素（駆動トランジスター１３２をオン状態に制御）における画素回路各部の電圧変化であり、図１３（ｂ）は黒書込画素および維持画素（どちらも駆動トランジスター１３２をオフ状態に制御）における画素回路各部の電圧変化である。
選択期間Ｔｓにおけるデータ書込期間ｔ４、データ保持期間ｔ５については、黒フレームにおいて説明したデータ書込期間ｔ１、データ保持期間ｔ２と同様であるため、説明を省略する。なお、駆動トランジスターのゲート電圧ＧＴは、直前のフレーム（黒フレーム）において黒書込画素であるか否かによってデータ書込期間ｔ１より前の電圧値が異なるが、データ書込期間ｔ１が終わる前迄にはＶｄｈ（＝＋１７．２５Ｖ）またはＶｄｌ（＝−５．７５Ｖ）に書き込まれる。
【００７１】
続いて、書込期間Ｔｗのうち素子駆動期間ｔ６における電圧変化を説明する。この素子駆動期間ｔ６においては、電源線への供給電圧ＶＥＰが＋Ｖｅｐ（＝＋１５Ｖ）から基準電圧（＝０Ｖ）に変化する。このとき、駆動トランジスター１３２の寄生容量と容量素子１３３の容量との容量結合により、駆動トランジスターのゲート電圧ＧＴはＶｅｐ×βだけ低くなる。素子駆動期間ｔ６の間、電源線への供給電圧ＶＥＰは常に画素電極の電圧ＰＸよりも低くなるため、電源線１８に接続される側が駆動トランジスター１３２のソース端子側となる。
そのため、駆動トランジスターのゲート電圧ＧＴはＶｅｐ×β（＝７．５Ｖ（＝１５Ｖ×０．５））だけ下降し、白書込画素においてはＶｄｈ−Ｖｆｔ−Ｖｅｐ×β（＝＋８Ｖ）、黒書込画素および維持画素においてはＶｄｌ−Ｖｆｔ−Ｖｅｐ×β（＝−１６．２５Ｖ）となる。
【００７２】
白書込画素において画素電極の電圧ＰＸが基準電圧となるようにするためには、駆動トランジスター１３２のゲートソース間電圧ＶｇｓがＶｗｏｎ以上となる必要がある。すなわち、Ｖｗａ（＝「Ｖｄｈ−Ｖｆｔ−Ｖｅｐ×β」−「０」）≧Ｖｗｏｎである必要がある。
一方、黒書込画素および維持画素においては、駆動トランジスター１３２のゲートソース間電圧ＶｇｓがＶｏｆｆ以下である必要がある。すなわち、Ｖｗｂ（＝「０」−「Ｖｄｌ−Ｖｆｔ−Ｖｅｐ×β」）≧−Ｖｏｆｆである必要がある。この条件は上記式（５）を満たしていれば必ず満たされる。
まとめると、式（６）が満たされる必要がある。
Ｖｄｈ−Ｖｆｔ−Ｖｅｐ×β≧Ｖｗｏｎ  ・・・式（６）
【００７３】
そして、素子駆動期間ｔ６の後は、共通電圧ＣＯＭを電源線への供給電圧ＶＥＰと同じ基準電圧（０Ｖ）にする。ここでは、電源線への供給電圧ＶＥＰの変化はないため、駆動トランジスターのゲート電圧ＧＴは黒書込画素、白書込画素および維持画素でそのままの電圧となる。
【００７４】
黒フレームおよび白フレームにおいては、上記のように各電圧が変化するため、上記式（４）、（５）、（６）を満たすようにＶｄｈ、Ｖｄｌを決めると、Ｖｄｈ≧＋１７．２５Ｖであり、Ｖｄｌ≦−５．７５Ｖとなる。データ電圧ＤＡＴＡのレンジを最小にするには、Ｖｄｈ＝＋１７．２５Ｖ、Ｖｄｌ＝−５．７５Ｖにすれば良い。
このように、電源線への供給電圧ＶＥＰの変化に伴って、容量結合で駆動トランジスターのゲート電圧ＧＴを変化させることにより、電源線への供給電圧ＶＥＰのレンジの２倍（３０Ｖ＝「＋Ｖｅｐ」×２）よりも、データ電圧ＤＡＴＡのレンジ（２３Ｖ＝「Ｖｄｈ」−「Ｖｄｌ」）を小さくすることができる。
【００７５】
なお、画素トランジスターのゲート電圧ＧＡＴＥについては、図１２（ａ）に示すように、Ｖｓａ（＝Ｇｏｎ−Ｖｄｈ）≧Ｖｓｏｎを満たす必要性から、Ｇｏｎ≧＋２７．２５Ｖとなる。一方、図１３（ｂ）に示すように、Ｖｓｂ（＝「Ｖｄｌ−Ｖｆｔ−Ｖｅｐ×β」−「Ｇｏｆｆ」）≧−Ｖｓｏｆｆを満たす必要性から、Ｇｏｆｆ≦−２１．２５Ｖとなる。
【００７６】
［容量比と消費電力との関係］
第１実施形態と同様に、ＣｔｆｔとＣｓｔｇとの容量比が変化すると容量結合比α、βが変化する。したがって、この容量比に応じて、電源線への供給電圧ＶＥＰの変化に伴う駆動トランジスターのゲート電圧ＧＴの変化量も異なってくる。そこで、ＣｔｆｔとＣｓｔｇとの容量比を変化させた場合のデータ電圧ＤＡＴＡおよび消費電力との関係について説明する。
【００７７】
図１４は、第２実施形態における容量比と消費電力との関係を示す図である。この例における消費電力Ｐ（２Ｔ）については、１Ｔ１Ｃ方式における消費電力Ｐ（１Ｔ）に対する消費電力比Ｐｒとして示している。容量比はＣｓｔｇ／Ｃｔｆｔとして示している。第１実施形態の説明でも述べた通り、１Ｔ１Ｃ方式は２Ｔ１Ｃ方式よりも画素への書込回数が多くなり、消費電力が大きくなる。図１４においては方式の違いによる画素への書き込み回数の差を考慮せず、書き込み回数が１Ｔ１Ｃと２Ｔ１Ｃとで同じであるものとして算出している。そのため実動作を考慮すると、消費電力比Ｐｒは更に低くなる。
【００７８】
Ｖｄｌについては、上記式（５）のみで決まる。容量比が増加するほど容量結合比αが減少するため、Ｖｄｌを高くできる。一方、Ｖｄｈについては容量比次第で上記式（４）（６）のいずれかにより制限される。
容量比が比較的小さい場合（この例においては０．５以下）においては、Ｖｄｈは上記式（６）により決まる。この範囲では容量比が増加するほど容量結合比αが減少するため、Ｖｄｈを低くできる。
一方、容量比が比較的大きい場合（この例においては、１以上）においては、Ｖｄｈは上記式（４）により決まる。この範囲では容量比が減少するほど容量結合比βが増加するため、Ｖｄｈを低くできる。
【００７９】
上述した本発明の一例を用いると、データ電圧ＤＡＴＡのレンジ（Ｖｄｈ−Ｖｄｌ）を電源線への供給電圧ＶＥＰのレンジ（Ｖｅｐ×２）よりも小さくできるだけでなく、容量比を適当な範囲に設定すると更に小さくできる。この例においては、容量比Ｃｓｔｇ／Ｃｔｆｔを「０．５」以上「１０」未満にすることにより、この範囲においてデータ電圧ＤＡＴＡのレンジが約２３Ｖ、消費電力比Ｐｒが約５９％と略一定となる。なお、容量比は「１０」以上であってもよいが、Ｃｓｔｇを大きくし過ぎると駆動トランジスターのゲート電圧ＧＴをＶｄｈ、Ｖｄｌに書き込むまでの時間が長くなるため、容量比は「１０」未満であることが望ましい。
【００８０】
第１実施形態とは異なり第２実施形態においては、容量比が大きい方がよりよい効果をもたらすので、容量素子１３３を明示的に形成する必要がある。その一方で、電源線への供給電圧ＶＥＰが「０Ｖ」までしか下がらないためＧｏｆｆを高くすることができ、画素トランジスターのゲート電圧ＧＡＴＥのレンジを第１実施形態より小さくできる。
また、電源線への供給電圧ＶＥＰが「０Ｖ」までしか下がらないことから、Ｇｏｆｆは駆動トランジスターのゲート電圧ＧＴの一番低い電圧であるときに画素トランジスター１３１をオフする条件で決められていなくてもよく、駆動トランジスターのゲート電圧ＧＴが駆動トランジスター１３２をオフする電圧であるときに、画素トランジスター１３１をオフする条件で決められていればよい。すなわち、Ｇｏｆｆは、Ｖｓｏｆｆ＋（ＶｏｆｆまたはＶｄｌのいずれか低い方）以下であればよい。Ｖｓｏｆｆ＝Ｖｏｆｆ、容量比Ｃｓｔｇ／Ｃｔｆｔが「０．５」以上「１０」未満であれば、Ｇｏｆｆは、２×Ｖｏｆｆ以下の電圧とすればよい。
【００８１】
＜変形例＞
以上、本発明の実施形態について説明したが、本発明は以下のようにさまざまな態様で実施可能である。
［変形例１］
上述した第１実施形態においては、画素トランジスター１３１および駆動トランジスター１３２はｎチャネル型のトランジスターであったが、ｐチャネル型のトランジスターにより構成してもよい。
画素トランジスター１３１および駆動トランジスター１３２をｐチャネルのトランジスターで構成した場合における画素回路各部の電圧変化について、図１５、図１６を用いて説明する。
なおｐチャネル型であるため、設計値のうちトランジスターに関するものは正負が反転し、以下の通りとなる。
【００８２】
画素トランジスター１３１に関する設計値
・Ｖｓｏｎ＝−１０Ｖ（オン電圧）：データ電圧ＤＡＴＡを画素トランジスター１３１を介して駆動トランジスターのゲート電圧ＧＴとして供給するために必要なオン電流を得るためのゲートソース間電圧Ｖｇｓの最大値。
・Ｖｓｏｆｆ＝５Ｖ（オフ電圧）：書込期間Ｔｗにおいて、駆動トランジスターのゲート電圧ＧＴを保持するのに十分なオフ電流を得るためのゲートソース間電圧Ｖｇｓの最小値（ただし、Ｖｓｏｆｆ＞０）。
【００８３】
駆動トランジスター１３２に関する設計値
・Ｖｗｏｎ＝−３Ｖ（書込電圧）：電気泳動層１１０の光学状態を異ならせるために必要なオン電流を得るためのゲートソース間電圧Ｖｇｓの最大値。駆動トランジスター１３２の閾値電圧Ｖｔｈ（＞０）よりも高い電圧でもよく、少なくとも電気泳動層１１０のリーク電流Ｅｌｅａｋより大きいオン電流を流せればよい。
・Ｖｏｆｆ＝５Ｖ（オフ電圧）：電気泳動層１１０のリーク電流Ｅｌｅａｋよりも少ないオフ電流を得るためのゲートソース間電圧Ｖｇｓの最小値（ただし、Ｖｏｆｆ＞０）。
【００８４】
図１５は、変形例１における黒フレームでの画素１３の等価回路の各部における電圧の変化を示す図である。図１５（ａ）は黒書込画素（駆動トランジスター１３２をオン状態に制御）における画素回路各部の電圧変化であり、図１５（ｂ）は白書込画素および維持画素（どちらも駆動トランジスター１３２をオフ状態に制御）における画素回路各部の電圧変化である。
図１６は、変形例１における白フレームでの画素１３の等価回路の各部における電圧の変化を示す図である。図１６（ａ）は白書込画素（駆動トランジスター１３２をオン状態に制御）における画素回路各部の電圧変化であり、図１６（ｂ）は黒書込画素および維持画素（どちらも駆動トランジスター１３２をオフ状態に制御）における画素回路各部の電圧変化である。
各期間ｔ１〜ｔ６における動作については、第１実施形態における説明と同様に考えることができるため詳細な説明を省略し、Ｖｄｈ、Ｖｄｌを決定するための条件についてのみ示す。
【００８５】
この条件としては、図１５（ａ）に示すＶｂｃ（＝「＋Ｖｅｐ」−「Ｖｄｌ＋Ｖｆｔ＋Ｖｅｐ×α」）≧−Ｖｗｏｎ、図１５（ｂ）に示すＶｂｄ（＝「Ｖｄｈ＋Ｖｆｔ＋Ｖｅｐ×α」−「＋Ｖｅｐ」）≧Ｖｏｆｆ、図１６（ａ）に示すＶｗｃ（＝「−Ｖｅｐ」−「Ｖｄｌ＋Ｖｆｔ−Ｖｅｐ×β」）≧−Ｖｗｏｎ、図１６（ｂ）に示すＶｗｄ（＝「Ｖｄｈ＋Ｖｆｔ−Ｖｅｐ×β」−「０」）≧Ｖｏｆｆがある。
まとめると、式（７）、（８）、（９）が満たされる必要がある。
Ｖｄｈ＋Ｖｆｔ＋Ｖｅｐ×α≧Ｖｏｆｆ＋Ｖｅｐ  ・・・式（７）
Ｖｄｌ＋Ｖｆｔ−Ｖｅｐ×β≦Ｖｗｏｎ−Ｖｅｐ  ・・・式（８）
Ｖｄｈ＋Ｖｆｔ−Ｖｅｐ×β≧Ｖｏｆｆ  ・・・式（９）
なお、図１５（ａ）に示すＶｂｃ≧−Ｖｗｏｎについては、式（８）が満たされれば、必ず満たされる。
【００８６】
図１７は、変形例１における容量比と消費電力との関係を示す図である。第１実施形態における場合と同様に、データ電圧ＤＡＴＡのレンジ（Ｖｄｈ−Ｖｄｌ）を電源線への供給電圧ＶＥＰのレンジ（Ｖｅｐ×２）よりも小さくでき、容量比を適当な範囲に設定すると更に小さくできる。この例においては、容量比Ｃｓｔｇ／Ｃｔｆｔを「０」より大きく「０．５」以下にすることにより、この範囲においてデータ電圧ＤＡＴＡのレンジが約２３Ｖ、消費電力比Ｐｒが約５９％と略一定となる。
【００８７】
［変形例２］
上述した第２実施形態においては、画素トランジスター１３１および駆動トランジスター１３２はｎチャネル型のトランジスターであったが、ｐチャネル型のトランジスターにより構成してもよい。変形例２は、変形例１に対して共通電圧ＣＯＭが変化する点が異なる。
画素トランジスター１３１および駆動トランジスター１３２をｐチャネルのトランジスターで構成し、共通電圧ＣＯＭが変化する場合における画素回路各部の電圧変化について、図１８、図１９を用いて説明する。なお、設計値については変形例１の場合と同様である。
【００８８】
図１８は、変形例２における黒フレームでの画素１３の等価回路の各部における電圧の変化を示す図である。図１８（ａ）は黒書込画素（駆動トランジスター１３２をオン状態に制御）における画素回路各部の電圧変化であり、図１８（ｂ）は白書込画素および維持画素（どちらも駆動トランジスター１３２をオフ状態に制御）における画素回路各部の電圧変化である。
図１９は、変形例１における白フレームでの画素１３の等価回路の各部における電圧の変化を示す図である。図１９（ａ）は白書込画素（駆動トランジスター１３２をオン状態に制御）における画素回路各部の電圧変化であり、図１９（ｂ）は黒書込画素および維持画素（どちらも駆動トランジスター１３２をオフ状態に制御）における画素回路各部の電圧変化である。
各期間ｔ１〜ｔ６における動作については、第２実施形態における説明と同様に考えることができるため詳細な説明を省略し、Ｖｄｈ、Ｖｄｌを決定するための条件についてのみ示す。
【００８９】
この条件としては、図１８（ａ）に示すＶｂｃ（＝「＋Ｖｅｐ」−「Ｖｄｌ＋Ｖｆｔ＋Ｖｅｐ×α」）≧−Ｖｗｏｎ、図１８（ｂ）に示すＶｂｄ（＝「Ｖｄｈ＋Ｖｆｔ＋Ｖｅｐ×α」−「＋Ｖｅｐ」）≧Ｖｏｆｆ、図１９（ａ）に示すＶｗｃ（＝「０」−「Ｖｄｌ＋Ｖｆｔ−Ｖｅｐ×β」）≧−Ｖｗｏｎ、図１９（ｂ）に示すＶｗｄ（＝「Ｖｄｈ＋Ｖｆｔ−Ｖｅｐ×β」−「＋Ｖｅｐ」）≧Ｖｏｆｆがある。
まとめると、式（１０）、（１１）、（１２）が満たされる必要がある。
Ｖｄｈ＋Ｖｆｔ＋Ｖｅｐ×α≧−Ｖｗｏｎ＋Ｖｅｐ  ・・・式（１０）
Ｖｄｌ＋Ｖｆｔ−Ｖｅｐ×β≦Ｖｗｏｎ  ・・・式（１１）
Ｖｄｈ＋Ｖｆｔ−Ｖｅｐ×β≧Ｖｏｆｆ＋Ｖｅｐ  ・・・式（１２）
なお、図１８（ｂ）に示すＶｂｄ≧Ｖｏｆｆについては、式（１２）が満たされれば、必ず満たされる。
【００９０】
図２０は、変形例２における容量比と消費電力との関係を示す図である。第２実施形態における場合と同様に、、データ電圧ＤＡＴＡのレンジ（Ｖｄｈ−Ｖｄｌ）を電源線への供給電圧ＶＥＰのレンジ（Ｖｅｐ×２）よりも小さくでき、容量比を適当な範囲に設定すると更に小さくできる。この例においては、容量比Ｃｓｔｇ／Ｃｔｆｔを「０．５」以上「１０」未満にすることにより、この範囲においてデータ電圧ＤＡＴＡのレンジが約２３Ｖ、消費電力比Ｐｒが約５９％と略一定となる。
【００９１】
［変形例３］
上述した各実施形態および各変形例においては、「Ｃｇｄ＝Ｃｔｆｔ×０．５」、「Ｃｇｓ＝Ｃｔｆｔ×１」として定義したが、トランジスターの構成、駆動条件に応じて、他の値として定義されてもよい。この場合、「Ｃｇｄ＝Ｃｔｆｔ×ｘ」、「Ｃｇｓ＝Ｃｔｆｔ×ｙ」として定義されるものとし、ｘ、ｙの範囲が「０＜ｘ≦１」、「０＜ｙ≦１」となっていればよい。
【００９２】
［変形例４］
上述した各実施形態および各変形例においては、スイッチング素子を構成するトランジスターがアモルファスＳｉを用いたものとしていたが、低温ポリシリコン（ＬＴＰＳ）、高温ポリシリコン（ＨＴＰＳ）、単結晶Ｓｉ、酸化物半導体、有機半導体など他の半導体を用いてもよい。
【００９３】
［変形例５］
上述した各実施形態および各変形例においては、例として電気泳動層１１０が２階調表示を行う説明をしたが、３階調以上の多階調表示を行うものであってもよい。この場合、ＶＲＡＭ４の画像データは３階調以上の階調値を示す。多階調とする場合、例えば各画素への書き込み回数が階調に応じて変化するようにコントローラー２によって制御されればよい。
また、表示部１に用いられる電気光学素子は電気泳動素子以外であってもよく、例えば、電気泳動素子、エレクトロクロミック素子、エレクトロウェッティング素子、粉体トナー、液体トナー、構造を機械的に変えることで反射率や透過率を変調させる素子など、電圧または電流が印加されることにより光学状態を異ならせる素子であればよい。
【００９４】
［変形例６］
上述した各実施形態および各変形例においては、黒フレームと白フレームとが１フレームずつ交互に繰り返される構成であったが、別の構成であってもよい。例えば、黒フレームと白フレームとが２フレームずつ繰り返されてもよい。また、黒フレームと白フレームとが同じ回数ずつ繰り返されなくてもよい。
さらに、黒フレームと白フレームとの長さは同じでなくてもよい。例えば、黒フレームと白フレームとの書込期間Ｔｗの長さが異なっていてもよい。
なお、上述した黒フレームおよび白フレーム以外の駆動を行うためのフレームが含まれていてもよい。
【００９５】
［変形例７］
上述した各実施形態および各変形例において、電源線１８は電源線駆動回路１７によって共通の素子駆動電圧が供給されるようになっていたが、画素１３毎に異なる素子駆動電圧が供給されるようにしてもよい。例えば、複数の画素１３のうち走査順で前半の画素１３と後半の画素１３とで異なる素子駆動電圧が供給される電源線１８’および電源線１８”を夫々接続するようにすればよい。画素１３毎に異なる素子駆動電圧を供給可能に構成することで、例えば走査順の前半の画素１３と後半の画素１３とで書込期間Ｔｗのタイミングをずらすことができるため、全画素１３における選択期間Ｔｓが終了するのを待たずに、夫々の画素群で独自に書込期間Ｔｗを設定することができる。また、一部の画素１３を黒フレームとしているときに、他の画素１３を白フレームとすることもできる。これにより、より高速な画像の書き換えが実現できる。
【００９６】
［変形例８］
上述した各実施形態および各変形例において、表示部１は画素電極１０４と共通電極１２２との間に挟まれた電気泳動層１１０の光学状態を変化させて画像を表示していた。本変形例では、この構造以外により画像を表示するものであってもよい。例えば、表示部１は並置された２つ以上の電極の上に荷電粒子層が形成されたものであってもよい。この場合、各電極に電圧を印加することで荷電粒子を電極の配置面の任意の方向に移動させたり、凝集または拡散させたり、局所的に移動させたりして、荷電粒子層の光学状態を変えられる。
また、上述した各実施形態および各変形例において、表示部１は白黒表示をする例を説明したが、電気泳動層１１０または表示部１としてカラー表示ができるものであってもよい。例えば、白黒以外の色がついた電気泳動粒子を用いてもよいし、白黒粒子であっても電気泳動層の着色料を添加したり、カラーフィルタ等の層を別途設けてもよい。
また、表示部１は電源線駆動回路１７を有していなくてもよい。この場合、コントローラー２が電源線１８に素子駆動電圧を供給すればよい。
【００９７】
［変形例９］
上述した各実施形態および各変形例において、電子機器１０００は、電子ブックリーダーとしたが、パーソナルコンピューター、ＰＤＡ（Personal Digital Assistant）、携帯電話、スマートフォン、タブレット端末、携帯ゲーム機、電子棚札、電子ＩＤカードなどであってもよい。これらの電子機器において、コントローラー２が実現する各機能（図６参照）はＣＰＵ３がプログラムを実行することにより実現されてもよい。このプログラムは磁気記録媒体（磁気テープ、磁気ディスク（ＨＤＤ（Hard Disk Drive）、ＦＤ（Flexible Disk））など）、光記録媒体（光ディスク（ＣＤ（Compact Disc）、ＤＶＤ（Digital Versatile Disk））など）、光磁気記録媒体、半導体メモリーなどのコンピューター読取り可能な記録媒体に記憶した状態で提供されてもよい。また、このプログラムは通信回線を介して電子機器１０００にダウンロードされてもよい。このようにして取得されたプログラムは電子機器１０００にインストールされて使用される。
また、表示部１およびコントローラー２を組み合わせて表示装置として提供してもよい。
【符号の説明】
【００９８】
１…表示部、２…コントローラー、３…ＣＰＵ、４…ＶＲＡＭ、５…ＲＡＭ、６…ＲＯＭ、７…記憶部、８…操作部、１１…走査線、１２…データ線、１３…画素、１４…表示領域、１５…走査線駆動回路、１６…データ線駆動回路、１７…電源線駆動回路、１８…電源線、２１…出力部、２２…取得部、２３…制御部、１００…第１基板、１０１…基板、１０２…接着層、１０３…回路層、１０４…画素電極、１１０…電気泳動層、１１１…マイクロカプセル、１１２…バインダー、１２０…第２基板、１２１…フィルム、１２２…共通電極、１３１…画素トランジスター、１３２…駆動トランジスター、１３３…容量素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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