(57)【要約】【課題】本発明は、ゲート駆動回路及び駆動制御装置に係り、出力トランジスタのターンオフ又はターンオンの高速化を図ることにある。【解決手段】ゲート駆動回路は、電源プラス端子と電源マイナス端子との間に直列接続された一対の駆動トランジスタを備え、該一対の駆動トランジスタのオン／オフに従った制御信号を出力トランジスタのゲートに付与するゲート駆動回路であって、電源マイナス端子の電位が出力トランジスタのソース電位よりも低くなるように設定されている。【選択図】図１
2013135524.tif 000002
【特許請求の範囲】
【請求項１】
電源プラス端子と電源マイナス端子との間に直列接続された一対の駆動トランジスタを備え、該一対の駆動トランジスタのオン／オフに従った制御信号を出力トランジスタのゲートに付与するゲート駆動回路であって、
前記電源マイナス端子の電位が前記出力トランジスタのソース電位よりも低いことを特徴とするゲート駆動回路。
【請求項２】
前記出力トランジスタのゲートにローレベル電位が印加される状況において、該出力トランジスタのゲート−ソース間電圧がオフ閾値を上回る状態から下回る状態へ低下した場合に、該出力トランジスタのゲートに印加する電位が上昇されることを特徴とする請求項１記載のゲート駆動回路。
【請求項３】
前記電源マイナス端子側の前記駆動トランジスタは、前記出力トランジスタのゲート側と前記電源マイナス端子との間に介在する第１のトランジスタと、前記出力トランジスタのゲート側と前記電源マイナス端子にカソードが接続するダイオードのアノードとの間に介在する第２のトランジスタと、からなり、
前記第１のトランジスタは、前記出力トランジスタのゲートにローレベル電位が印加される状況において、該出力トランジスタのゲート−ソース間電圧が前記オフ閾値を下回るまでオンされ、かつ、
前記第２のトランジスタは、前記出力トランジスタのゲートにローレベル電位が印加される状況において、該出力トランジスタのゲート−ソース間電圧が前記オフ閾値を下回った後にオンされることを特徴とする請求項２記載のゲート駆動回路。
【請求項４】
前記出力トランジスタのゲートにローレベル電位が印加される状況において、該出力トランジスタのゲート−ソース間電圧が前記オフ閾値を下回るか否かを判定するオフ閾値低下判定手段と、
前記出力トランジスタのゲートにローレベル電位が印加される状況において、該出力トランジスタのゲート−ソース間電圧が前記オフ閾値を上回ると判定される場合には前記第１のトランジスタをオンしかつ前記第２のトランジスタをオフし、一方、該出力トランジスタのゲート−ソース間電圧が前記オフ閾値を下回ると判定される場合には前記第１のトランジスタをオフしかつ前記第２のトランジスタをオンする駆動制御手段と、
を備えることを特徴とする請求項３記載のゲート駆動回路を制御する駆動制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート駆動回路及び駆動制御装置に係り、特に、電源プラス端子と電源マイナス端子との間に直列接続された一対の駆動トランジスタのオン／オフに従った制御信号を出力トランジスタのゲートに付与することでその出力トランジスタを駆動するゲート駆動回路、及び、そのゲート駆動回路を制御する駆動制御装置に関する。
【背景技術】
【０００２】
従来、出力トランジスタのゲートに制御信号を付与することでその出力トランジスタを駆動するゲート駆動回路が知られている（例えば、特許文献１参照）。このゲート駆動回路は、電源プラス端子と電源マイナス端子との間に直列接続された一対の駆動トランジスタを備えている。出力トランジスタとしてのｎチャネルＭＯＳトランジスタがターンオンされるとき、電源プラス端子側の駆動トランジスタがオンされかつ電源マイナス側の駆動トランジスタがオフされることで、ｎチャネルＭＯＳトランジスタのゲートに電源プラス端子に生じているハイレベル電位が印加される。一方、ｎチャネルＭＯＳトランジスタがターンオフされるとき、電源マイナス端子側の駆動トランジスタがオフされかつ電源マイナス側の駆動トランジスタがオンされることで、ｎチャネルＭＯＳトランジスタのゲートに電源マイナス端子に生じているローレベル電位が印加される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−２８７２５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記した特許文献１記載のゲート駆動回路においては、電源マイナス端子側の駆動トランジスタのソースが出力トランジスタのソースに接続されているので、電源マイナス端子の電位すなわちその電源マイナス端子側の駆動トランジスタのソース電位が、出力トランジスタのソース電位に一致している。このため、上記のゲート駆動回路では、出力トランジスタのゲートにローレベル電位が印加される際、すなわち、出力トランジスタとしてのｎチャネルＭＯＳトランジスタがターンオフされる際、そのｎチャネルＭＯＳトランジスタのゲート電位がソース電位に向けてディスチャージされるが、かかる構成では、そのゲート−ソース間の電位差が小さくなるほどゲートからの放電速度が遅くなるので、ｎチャネルＭＯＳトランジスタがターンオフの開始から完全にターンオフされるまでに多くの時間がかかってしまう。
【０００５】
本発明は、上述の点に鑑みてなされたものであり、出力トランジスタのターンオフ又はターンオンの高速化を図ることが可能なゲート駆動回路及び駆動制御装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記の目的は、電源プラス端子と電源マイナス端子との間に直列接続された一対の駆動トランジスタを備え、該一対の駆動トランジスタのオン／オフに従った制御信号を出力トランジスタのゲートに付与するゲート駆動回路であって、前記電源マイナス端子の電位が前記出力トランジスタのソース電位よりも低いゲート駆動回路により達成される。
【発明の効果】
【０００７】
本発明によれば、出力トランジスタのターンオフ又はターンオンの高速化を図ることができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の一実施例であるゲート駆動回路を含む駆動制御装置の構成図である。
【図２】本実施例の駆動制御装置において実現される動作タイムチャートである。
【図３】本実施例のゲート駆動回路を含む駆動制御装置と対比されるゲート駆動回路を含む駆動制御装置の構成図である。
【図４】本実施例の駆動制御装置において出力トランジスタのターンオン時に実現されるゲート−ソース間電圧の時間変化である。
【図５】本実施例の駆動制御装置において出力トランジスタのターンオフ時に実現されるゲート−ソース間電圧の時間変化である。
【発明を実施するための形態】
【０００９】
以下、図面を用いて、本発明に係るゲート駆動回路及び駆動制御装置の具体的な実施の形態について説明する。
【００１０】
図１は、本発明の一実施例であるゲート駆動回路１０を含む駆動制御装置１２の構成図を示す。図１に示す如く、本実施例のゲート駆動回路１０は、例えば三相のモータ１４に電力供給を行うインバータ回路１６に接続されている。インバータ回路１６は、モータ１４の各相に対応して設けられている。各インバータ回路１６は、直流電源ＶＢの電圧（例えば１２ボルト）をモータ１４の対応相へ供給する交流電圧に変換して、モータ１４の対応相へ直流電源ＶＢからの電力を出力する。
【００１１】
インバータ回路１６は、モータ１４へ電力供給を行うための半導体からなる出力トランジスタとして２つのパワーＭＯＳトランジスタＱＨ，ＱＬを備えている。パワーＭＯＳトランジスタＱＨ，ＱＬは共に、ｎチャネルパワーＭＯＳトランジスタである。２つのパワーＭＯＳトランジスタＱＨ，ＱＬは、直流電源ＶＢの正電位が印加されている電源プラス端子１７と接地グランドとの間に直列接続されている。上アーム側トランジスタとしてのパワーＭＯＳトランジスタＱＨは、ドレインが直流電源ＶＢに接続されかつソースがモータ１４の対応相に接続された構成を有している。また、下アーム側トランジスタとしてのパワーＭＯＳトランジスタＱＬは、ドレインがモータ１４の対応相に接続されかつソースが抵抗１８を介して接地グランドに接続された構成を有している。パワーＭＯＳトランジスタＱＨのソースとパワーＭＯＳトランジスタＱＬのドレインとは、互いに接続されており、モータ１４の対応相に接続されている。
【００１２】
パワーＭＯＳトランジスタＱＨのゲート−ソース間には、２つのツェナーダイオードが逆方向に直列接続されたツェナーダイオードＺＤ１が介在している。また、パワーＭＯＳトランジスタＱＬのゲート−ソース間には、２つのツェナーダイオードが逆方向に直列接続されたツェナーダイオードＺＤ２が介在している。ツェナーダイオードＺＤ１，ＺＤ２はそれぞれ、パワーＭＯＳトランジスタＱＨ，ＱＬのターンオン時及びターンオフ時にドレイン−ソース間に発生するサージ電圧を抑制する回路である。
【００１３】
ゲート駆動回路１０は、２つのパワーＭＯＳトランジスタＱＨ，ＱＬをそれぞれ駆動するためそれらパワーＭＯＳトランジスタＱＨ，ＱＬのゲートに付与すべき制御信号を生成する回路である。ゲート駆動回路１０は、パワーＭＯＳトランジスタＱＨに対応した制御信号を生成する上アーム用駆動回路１０Ｈと、パワーＭＯＳトランジスタＱＬに対応した制御信号を生成する下アーム用駆動回路１０Ｌと、からなる。
【００１４】
上アーム用駆動回路１０Ｈは、半導体からなる４つのＭＯＳトランジスタＱ１〜Ｑ４を備えており、それらのＭＯＳトランジスタＱ１〜Ｑ４のオン／オフによりパワーＭＯＳトランジスタＱＨをオン／オフさせる。ＭＯＳトランジスタＱ１，Ｑ２はそれぞれ、ｐチャネルＭＯＳトランジスタである。また、ＭＯＳトランジスタＱ３，Ｑ４はそれぞれ、ｎチャネルＭＯＳトランジスタである。
【００１５】
ＭＯＳトランジスタＱ１とＭＯＳトランジスタＱ３とは、電源プラス端子２０と電源マイナス端子２２との間に直列接続された一対のトランジスタである。具体的には、ＭＯＳトランジスタＱ１のドレインは、ダイオード２４を介して電源プラス端子２０に接続されている。すなわち、ＭＯＳトランジスタＱ１のドレインはダイオード２４のカソードに接続され、かつ、ダイオード２４のアノードは電源プラス端子２０に接続されている。電源プラス端子２０は、上記した電源プラス端子１７に印加されている直流電源ＶＢの正電位よりも高い所定の正電位（例えば２２ボルト）が印加されている直流電源ＶＨの端子である。尚、ダイオード２４は、図１に示す如く一つだけ設けられていてもよいが、複数が順方向に直列接続されたものであってもよい。
【００１６】
ＭＯＳトランジスタＱ１のソースは、抵抗Ｒ１を介してＭＯＳトランジスタＱ３のソースに接続されている。すなわち、ＭＯＳトランジスタＱ１のソースは抵抗Ｒ１の一端に接続され、かつ、抵抗Ｒ１の他端はＭＯＳトランジスタＱ３のソースに接続されている。抵抗Ｒ１の他端及びＭＯＳトランジスタＱ３のソースは、抵抗Ｒｍを介してパワーＭＯＳトランジスタＱＨのゲートに接続されている。
【００１７】
ＭＯＳトランジスタＱ３のドレインは、ダイオードＤｍを介して電源マイナス端子２２に接続されている。すなわち、ＭＯＳトランジスタＱ３のドレインはダイオードＤｍのアノードに接続され、かつ、ダイオードＤｍのカソードは電源マイナス端子２２に接続されている。電源マイナス端子２２は、パワーＭＯＳトランジスタＱＨのソース電位よりも低く具体的にはゼロよりも低い負電位（例えば−８ボルト）が印加されている直流電源ＶＭの端子である。尚、ダイオードＤｍは、図１に示す如く複数（具体的には３つ）が順方向に直列接続されたものであってもよいが、一つだけ設けられていてもよい。
【００１８】
ＭＯＳトランジスタＱ２とＭＯＳトランジスタＱ４とは、電源プラス端子２６と電源マイナス端子２２との間に直列接続された一対のトランジスタである。ＭＯＳトランジスタＱ２のソースは、電源プラス端子２６に接続されている。電源プラス端子２６は、上記した電源プラス端子２０に印加されている直流電源ＶＨの正電位よりも高い所定の正電位（例えば３０ボルト）が印加されている直流電源ＶＨ２の端子である。ＭＯＳトランジスタＱ２のドレインは、ＭＯＳトランジスタＱ４のドレインに接続されている。ＭＯＳトランジスタＱ２，Ｑ４のドレインは、上記した抵抗Ｒｍを介してパワーＭＯＳトランジスタＱＨのゲートに接続されている。ＭＯＳトランジスタＱ４のソースは、上記した電源マイナス端子２２に接続されている。
【００１９】
また、下アーム用駆動回路１０Ｌは、半導体からなる４つのＭＯＳトランジスタＱ５〜Ｑ８を備えており、それらのＭＯＳトランジスタＱ５〜Ｑ８のオン／オフによりパワーＭＯＳトランジスタＱＬをオン／オフさせる。ＭＯＳトランジスタＱ５，Ｑ６はそれぞれ、ｐチャネルＭＯＳトランジスタである。また、ＭＯＳトランジスタＱ７，Ｑ８はそれぞれ、ｎチャネルＭＯＳトランジスタである。
【００２０】
ＭＯＳトランジスタＱ５とＭＯＳトランジスタＱ７とは、上記した直流電源ＶＢの電源プラス端子１７と上記した電源マイナス端子２２との間に直列接続された一対のトランジスタである。具体的には、ＭＯＳトランジスタＱ５のドレインは、ダイオード２８を介して電源プラス端子１７に接続されている。すなわち、ＭＯＳトランジスタＱ５のドレインはダイオード２８のカソードに接続され、かつ、ダイオード２８のアノードは電源プラス端子１７に接続されている。
【００２１】
ＭＯＳトランジスタＱ５のソースは、抵抗Ｒ２を介してＭＯＳトランジスタＱ７のソースに接続されている。すなわち、ＭＯＳトランジスタＱ５のソースは抵抗Ｒ２の一端に接続され、かつ、抵抗Ｒ２の他端はＭＯＳトランジスタＱ７のソースに接続されている。抵抗Ｒ２の他端及びＭＯＳトランジスタＱ７のソースは、抵抗Ｒｎを介してパワーＭＯＳトランジスタＱＬのゲートに接続されている。
【００２２】
ＭＯＳトランジスタＱ７のドレインは、ダイオードＤｎを介して電源マイナス端子２２に接続されている。すなわち、ＭＯＳトランジスタＱ７のドレインはダイオードＤｎのアノードに接続され、かつ、ダイオードＤｎのカソードは電源マイナス端子２２に接続されている。尚、ダイオードＤｎは、図１に示す如く複数（具体的には３つ）が順方向に直列接続されたものであってもよいが、一つだけ設けられていてもよい。
【００２３】
ＭＯＳトランジスタＱ６とＭＯＳトランジスタＱ８は、上記した電源プラス端子２０と上記した電源マイナス端子２２との間に直列接続された一対のトランジスタである。ＭＯＳトランジスタＱ６のソースは、電源プラス端子２０に接続されている。ＭＯＳトランジスタＱ６のドレインは、ＭＯＳトランジスタＱ８のドレインに接続されている。ＭＯＳトランジスタＱ６，Ｑ８のドレインは、上記した抵抗Ｒｎを介してパワーＭＯＳトランジスタＱＬのゲートに接続されている。ＭＯＳトランジスタＱ８のソースは、上記した電源マイナス端子２２に接続されている。
【００２４】
各ＭＯＳトランジスタＱ１〜Ｑ８のゲートには、駆動制御装置１２の備えるマイクロコンピュータを主体に構成されたコントローラ３０が接続されている。コントローラ３０は、モータ１４を適切に回転させるための入力信号などに基づいて、各ＭＯＳトランジスタＱ１〜Ｑ８のゲートに付与して各ＭＯＳトランジスタＱ１〜Ｑ８を駆動するための駆動信号を生成する。
【００２５】
特に、コントローラ３０には、出力トランジスタとしてのパワーＭＯＳトランジスタＱＨ，ＱＬのゲート−ソース間電圧ＶＧＳＨ，ＶＧＳＬが入力されている。コントローラ３０は、後に詳述する如く、パワーＭＯＳトランジスタＱＨのゲート−ソース間電圧ＶＧＳＨに基づいて、パワーＭＯＳトランジスタＱＨのターンオン時及びターンオフ時にＭＯＳトランジスタＱ１〜Ｑ４のゲートへ供給する駆動信号を切り替えると共に、パワーＭＯＳトランジスタＱＬのゲート−ソース間電圧ＶＧＳＬに基づいて、パワーＭＯＳトランジスタＱＬのターンオン時及びターンオフ時にＭＯＳトランジスタＱ５〜Ｑ８のゲートへ供給する駆動信号を切り替える。
【００２６】
次に、図２〜図５を参照して、本実施例のゲート駆動回路１０を含む駆動制御装置１２の動作について説明する。図２は、本実施例の駆動制御装置１２においてゲート駆動回路１０の上アーム用駆動回路１０Ｈによる制御により実現される動作タイムチャートを示す。図３は、本実施例のゲート駆動回路１０を含む駆動制御装置１２と対比されるゲート駆動回路１００を含む駆動制御装置１０２の構成図を示す。図４は、本実施例の駆動制御装置１２においてパワーＭＯＳトランジスタＱＨのターンオン時に実現されるゲート−ソース間電圧の時間変化を示す。また、図５は、本実施例の駆動制御装置１２においてパワーＭＯＳトランジスタＱＨのターンオフ時に実現されるゲート−ソース間電圧の時間変化を示す。
【００２７】
本実施例において、コントローラ３０は、パワーＭＯＳトランジスタＱＨとパワーＭＯＳトランジスタＱＬとを交互にオンさせる。すなわち、パワーＭＯＳトランジスタＱＨとパワートランジスタＱＬとを同時にオンさせることなくオンとオフとを交互に切り替える。コントローラ３０は、パワーＭＯＳトランジスタＱＨをオフさせるとき、ＭＯＳトランジスタＱ１，Ｑ２のゲートにそのＭＯＳトランジスタＱ１，Ｑ２をオフさせる駆動信号を供給する。
【００２８】
コントローラ３０は、上記の如くＭＯＳトランジスタＱ１，Ｑ２をオフさせている状況からパワーＭＯＳトランジスタＱＨをターンオンさせるとき、ＭＯＳトランジスタＱ３，Ｑ４をオフさせると共に、まず、ＭＯＳトランジスタＱ１をオンさせる。ＭＯＳトランジスタＱ１がオンされると、パワーＭＯＳトランジスタＱＨのゲートに抵抗Ｒｍ及びＲ１並びにダイオード２４を介して直流電源ＶＨの正電位が印加される。この際、パワーＭＯＳトランジスタＱＨのゲート−ソース間電圧ＶＧＳＨは、その直流電源ＶＨの正電位（この場合、具体的には、ダイオード２４の電圧分を引いた値）と抵抗（Ｒ１＋Ｒｍ）とで定まるカーブで上昇する。
【００２９】
コントローラ３０は、パワーＭＯＳトランジスタＱＨをターンオンさせるべくＭＯＳトランジスタＱ１をオンさせた以後、入力されるパワーＭＯＳトランジスタＱＨのゲート−ソース間電圧ＶＧＳＨが予め定められたオン閾値ＶＴＨＨ（例えば４ボルト）を上回るか否かを判別する。その結果、ＶＧＳＨ＜ＶＴＨＨが成立すると判別した場合は、継続してＭＯＳトランジスタＱ１をオンさせる。
【００３０】
一方、ＶＧＳＨ≧ＶＴＨＨが成立すると判別した場合は、ＭＯＳトランジスタＱ１をオフさせると共に、ＭＯＳトランジスタＱ２をオンさせる。ＭＯＳトランジスタＱ２がオンされると、パワーＭＯＳトランジスタＱＨのゲートに抵抗Ｒｍを介して直流電源ＶＨ２の正電位が印加される。この際、パワーＭＯＳトランジスタＱＨのゲート−ソース間電圧ＶＧＳＨは、直流電源ＶＨ２の正電位と抵抗Ｒｍとで定まるカーブで上昇する。
【００３１】
このように、本実施例においては、パワーＭＯＳトランジスタＱＨがターンオンされるとき、まず、ＭＯＳトランジスタＱ１がオンされ、その後、パワーＭＯＳトランジスタＱＨのゲート−ソース間電圧ＶＧＳＨがオン閾値ＶＴＨＨを上回るまではそのＭＯＳトランジスタＱ１のオンが継続される。そして、パワーＭＯＳトランジスタＱＨのゲート−ソース間電圧ＶＧＳＨがオン閾値ＶＴＨＨを上回った後は、そのＭＯＳトランジスタＱ１がオフされ、かつ、ＭＯＳトランジスタＱ２がオンされる。
【００３２】
ＭＯＳトランジスタＱ１がオンされているときは、パワーＭＯＳトランジスタＱＨのゲートに比較的小さな直流電源ＶＨの正電位と比較的大きな抵抗（Ｒ１＋Ｒｍ）とで定まる比較的低い電位が印加される。この場合は、パワーＭＯＳトランジスタＱＨのゲート−ソース間電圧ＶＧＳＨの上昇が、その比較的小さな直流電源ＶＨの正電位とその比較的大きな抵抗（Ｒ１＋Ｒｍ）とで定まるカーブで行われるので、その上昇速度が小さい。この現象は、図３に示す如き、パワーＭＯＳトランジスタＱＨのターンオン時にゲートに比較的小さな直流電源ＶＨの正電位と抵抗（Ｒ１０＋ｒ１１）とで定まる比較的低い電位が印加される対比構成でも発生する。
【００３３】
一方、ＭＯＳトランジスタＱ２がオンされているときは、パワーＭＯＳトランジスタＱＨのゲートに比較的大きな直流電源ＶＨ２の正電位と比較的小さな抵抗Ｒｍとで定まる比較的高い電位が印加される。この場合は、上記した図３に示す如き対比構成とは異なり、パワーＭＯＳトランジスタＱＨのゲート−ソース間電圧ＶＧＳＨの上昇が、その直流電源ＶＨ２の正電位とその抵抗Ｒｍとで定まるカーブで行われるので、その上昇速度が大きい。
【００３４】
従って、本実施例によれば、パワーＭＯＳトランジスタＱＨのターンオン時、図２及び図４に示す如く、そのゲート−ソース間電圧ＶＧＳＨがオン閾値ＶＴＨＨを下回っているときは、上記した対比構成と同様に、そのゲート−ソース間電圧ＶＧＳＨを緩やかに上昇させ、かつ、その上昇開始後、ゲート−ソース間電圧ＶＧＳＨがオン閾値ＶＴＨＨを上回った後は、上記した対比構成と異なり、そのゲート−ソース間電圧ＶＧＳＨを速やかに上昇させることができる。
【００３５】
このため、パワーＭＯＳトランジスタＱＨのターンオン時、ダイオードリカバリにより発生するサージ電圧を抑制することができると共に、スイッチングに伴う損失を抑えることができる。また、パワーＭＯＳトランジスタＱＨのターンオンに伴う無駄時間を短縮できるので、その駆動効率を高めることができると共に、オン抵抗を下げることができるので、パワーＭＯＳトランジスタＱＨのオンに伴う定常損失を抑えることができる。更に、パワーＭＯＳトランジスタＱＨのターンオンの後半にそのゲート−ソース間電圧ＶＧＳＨの上昇速度を高めるうえで、その前半時に用いる直流電源ＶＨの電位よりも高い電位を有する直流電源ＶＨ２が用いられるので、パワートランジスタＱ２のサイズを大きくすることは不要であり、ＩＣでのチップ面積を小さくすることができる。
【００３６】
尚、コントローラ３０によるＭＯＳトランジスタＱ２のオンは、パワーＭＯＳトランジスタＱＨのゲート−ソース間電圧ＶＧＳＨが上記のオン閾値ＶＴＨＨよりも大きな予め定められた所定の電圧値に達するか否かに基づいて、或いは、予め定められた所定のオン時間が経過するか否かに基づいて行われるものであればよい。コントローラ３０は、ＭＯＳトランジスタＱ２をオフさせると、ＭＯＳトランジスタＱ１をパワーＭＯＳトランジスタＱＨをターンオフさせるまでオンさせる。
【００３７】
また、本実施例において、コントローラ３０は、パワーＭＯＳトランジスタＱＨをターンオフさせるとき、ＭＯＳトランジスタＱ１をオフさせると共に、まず、ＭＯＳトランジスタＱ４をオンさせる。直流電源ＶＭの電源マイナス端子２２に印加されている電位は、パワーＭＯＳトランジスタＱＨのソース電位よりも低く具体的にはゼロよりも低い負電位である。このため、ＭＯＳトランジスタＱ４がオンされると、そのＭＯＳトランジスタＱ４のソースに生じる電位が、直流電源ＶＭの電源マイナス端子２２に印加されている、パワーＭＯＳトランジスタＱＨのソース電位よりも低くゼロよりも低い負電位となることで、パワーＭＯＳトランジスタＱＨのゲートに抵抗Ｒｍを介して直流電源ＶＭの負電位が印加される。この際、パワーＭＯＳトランジスタＱＨのゲート−ソース間電圧ＶＧＳＨは、その直流電源ＶＭの負電位と抵抗Ｒｍとで定まるカーブで降下する。
【００３８】
コントローラ３０は、パワーＭＯＳトランジスタＱＨをターンオフさせるべくＭＯＳトランジスタＱ４をオンさせた以後、入力されるパワーＭＯＳトランジスタＱＨのゲート−ソース間電圧ＶＧＳＨが予め定められたオフ閾値ＶＴＨＬ（例えば−３ボルト）を下回るか否かを判別する。その結果、ＶＧＳＨ≧ＶＴＨＬが成立すると判別した場合は、継続してＭＯＳトランジスタＱ４をオンさせる。
【００３９】
一方、ＶＧＳＨ＜ＶＴＨＬが成立すると判別した場合は、ＭＯＳトランジスタＱ４をオフさせると共に、ＭＯＳトランジスタＱ３をオンさせる。ＭＯＳトランジスタＱ３がオンされると、そのＭＯＳトランジスタＱ３のソースに生じる電位が、直流電源ＶＭの電源マイナス端子２２に印加されている負電位よりもダイオードＤｍの電圧分だけ正側に高い電位となることで、パワーＭＯＳトランジスタＱＨのゲートに抵抗Ｒｍ及びダイオードＤｍを介して直流電源ＶＭに基づく電位が印加される。この際、パワーＭＯＳトランジスタＱＨのゲート−ソース間電圧ＶＧＳＨは、直流電源ＶＭの負電位よりもダイオードＤｍの電圧分だけ正側に高い電位と抵抗Ｒｍとで定まるカーブで変化する。
【００４０】
このように、本実施例においては、パワーＭＯＳトランジスタＱＨがターンオフされるとき、まず、ＭＯＳトランジスタＱ４がオンされ、その後、パワーＭＯＳトランジスタＱＨのゲート−ソース間電圧ＶＧＳＨがオフ閾値ＶＴＨＬを下回るまではそのＭＯＳトランジスタＱ４のオンが継続される。そして、パワーＭＯＳトランジスタＱＨのゲート−ソース間電圧ＶＧＳＨがオフ閾値ＶＴＨＬを下回った後は、そのＭＯＳトランジスタＱ４がオフされ、かつ、ＭＯＳトランジスタＱ３がオンされる。
【００４１】
ＭＯＳトランジスタＱ４がオンされる直前は、パワーＭＯＳトランジスタＱＨのゲート及びソースに大きな正電位が発生している。かかる状況からＭＯＳトランジスタＱ４がオンされると、パワーＭＯＳトランジスタＱＨのゲートに、そのソース電位よりも低い負側に比較的大きな直流電源ＶＭの負電位が印加される。この点、本実施例の如くパワーＭＯＳトランジスタＱＨのゲートにソース電位よりも低い負電位が印加される構成では、そのゲート電位がソース電位を大きく下回って降下するので、そのゲートにその負電位よりも高い接地電位やソース電位などが印加される構成（例えば、図３に示す如き対比構成）と異なり、そのゲート−ソース間電圧ＶＧＳＨがゼロに近づいたときにその電圧降下（放電の傾き）が緩やかになることは回避されて、パワーＭＯＳトランジスタＱＨのゲート−ソース間電圧ＶＧＳＨが急速に小さくなる。
【００４２】
従って、本実施例によれば、パワーＭＯＳトランジスタＱＨのターンオフ時、図２及び図５に示す如く、そのゲートに接地電位やソース電位と比較しても負側に大きな負電位を印加することで、上記した対比構成と異なり、そのゲート−ソース間電圧ＶＧＳＨを速やかに降下・低下させることができる。このため、パワーＭＯＳトランジスタＱＨがターンオフの開始から完全にターンオフされるまでのターンオフ時間を大幅に短縮することができ、そのターンオフの高速化を図ることができる。また、そのターンオフ時、スイッチングに伴う損失を抑えることができると共に、そのターンオフに伴う無駄時間を短縮することができるので、デッドタイムの設定を抑制してその駆動効率を向上させることができる。
【００４３】
また、ＭＯＳトランジスタＱ４に代えてＭＯＳトランジスタＱ３がオンされると、パワーＭＯＳトランジスタＱＨのゲートに直流電源ＶＭの負電位からダイオードＤｍ分だけ高い電位が印加される。この場合は、ＭＯＳトランジスタＱ４がオンされる場合に比べて、パワーＭＯＳトランジスタＱＨのゲート−ソース間電圧ＶＧＳＨの下降が緩やかになり、そのゲート−ソース間電圧ＶＧＳＨの収束値が高くなる。
【００４４】
従って、本実施例によれば、パワーＭＯＳトランジスタＱＨのターンオフ時、そのゲート−ソース間電圧ＶＧＳＨがオフ閾値ＶＴＨＬを下回った後に、そのゲートに印加する電位を、負側に大きな直流電源ＶＭの負電位からダイオードＤｍ分だけ高めの電位にシフトすることができる。このため、パワーＭＯＳトランジスタＱＨが完全にターンオフされた後、次のターンオン時における対応遅れの影響を小さくすることができる。
【００４５】
尚、本実施例においては、下アーム用駆動回路１０ＬでのパワーＭＯＳトランジスタＱＬのターンオン及びターンオフについても、上記した上アーム用駆動回路１０ＨでのパワーＭＯＳトランジスタＱＨのターンオン及びターンオフと同様の処理が実行される。このため、下アーム用駆動回路１０ＬでのパワーＭＯＳトランジスタＱＬのターンオン及びターンオフについても、同様の効果を得ることが可能である。
【００４６】
ところで、上記の実施例においては、ＭＯＳトランジスタＱ１〜Ｑ８が特許請求の範囲に記載した「駆動トランジスタ」に、パワーＭＯＳトランジスタＱＨ，ＱＬが特許請求の範囲に記載した「出力トランジスタ」に、オフ閾値ＶＴＨＬが特許請求の範囲に記載した「オフ閾値」に、ＭＯＳトランジスタＱ４，Ｑ８が特許請求の範囲に記載した「第１のトランジスタ」に、ＭＯＳトランジスタＱ３，Ｑ７が特許請求の範囲に記載した「第２のトランジスタ」に、ダイオードＤｍ，Ｄｎが特許請求の範囲に記載した「ダイオード」に、それぞれ相当している。
【００４７】
また、上記の実施例においては、コントローラ３０が、パワーＭＯＳトランジスタＱＨ，ＱＬをターンオフさせるべくＭＯＳトランジスタＱ４，Ｑ８をオンさせた以後、入力されるパワーＭＯＳトランジスタＱＨ，ＱＬのゲート−ソース間電圧ＶＧＳが予め定められたオフ閾値ＶＴＨＬを下回るか否かを判別することにより特許請求の範囲に記載した「オフ閾値低下判定手段」が、上述の如くＭＯＳトランジスタＱ３，Ｑ４，Ｑ７，Ｑ８のオン／オフを制御することにより特許請求の範囲に記載した「駆動制御手段」が、それぞれ実現されている。
【００４８】
尚、上記の実施例においては、出力トランジスタとしてのパワーＭＯＳトランジスタＱＨ，ＱＬの出力により駆動される負荷としてモータ１４を用いることとしているが、他の負荷を用いることとしてもよい。
【符号の説明】
【００４９】
１０  ゲート駆動回路
１２  駆動制御装置
１４  インバータ回路
２０  電源プラス端子
２２  電源マイナス端子
３０  コントローラ
ＱＨ，ＱＬ  パワーＭＯＳトランジスタ
Ｑ１〜Ｑ８  ＭＯＳトランジスタ
Ｄｍ，Ｄｎ  ダイオード
ＶＢ，ＶＨ，ＶＨ２，ＶＭ  直流電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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