(57)【要約】【課題】埋め込みゲート電極を含むメモリセル部ではビット線コンタクトを形成するセル層間酸化シリコン膜が形成されているが、周辺回路部ではセル保護酸化シリコン膜は不要であり除去する。ハードマスクとして窒化シリコン膜を形成するとその表面には、レジストマスクの現像時にレジスト再付着が発生して現像欠陥が発生して正常なパターニングが実施できない。【解決手段】半導体基板上にメモリセル部のセル層間酸化シリコン膜、セル保護窒化シリコン膜、及びセル保護酸化シリコン膜を順次形成する工程と、セル保護酸化シリコン膜上にレジストマスクを形成し、周辺回路部のセル保護酸化シリコン膜、セル保護窒化シリコン膜をハードマスクにパターニングした後、該ハードマスクを用いてセル層間酸化シリコン膜を除去する工程とを備え、レジストマスクを酸化シリコン膜上に形成することで水性現像液を用いるレジスト現像の際の現像欠陥を防止する。【選択図】図２−１
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【特許請求の範囲】
【請求項１】
メモリセル部と周辺回路部とを有する半導体装置の製造方法であって、
前記メモリセル部の半導体基板中に埋め込みゲート電極を形成する工程と、
半導体基板上にメモリセル部のセル層間酸化シリコン膜、セル保護窒化シリコン膜、及びセル保護酸化シリコン膜を順次形成する工程と、
前記セル保護酸化シリコン膜上にフォトレジスト膜を形成し、周辺回路部を開口するパターンに露光し、水性の現像液により現像してメモリセル部全面を覆うレジストマスクを形成する工程と、
前記レジストマスクをマスクとして周辺回路部のセル保護酸化シリコン膜、セル保護窒化シリコン膜をハードマスクに加工した後、該ハードマスクをマスクとしてセル層間酸化シリコン膜を除去する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記メモリセル部に残存するセル保護窒化シリコン膜が少なくとも１回のウェットエッチングから前記セル層間酸化シリコン膜を保護することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記少なくとも１回のウェットエッチングは、前記周辺回路部のセル層間酸化シリコン膜を最終的に除去して周辺回路部の半導体基板表面を露出させる工程として実施される請求項２に記載の半導体装置の製造方法。
【請求項４】
前記少なくとも１回のウェットエッチングは、前記周辺回路部にゲート絶縁膜とゲート導体膜を形成した後、前記ゲート導体膜のドライエッチングに続いて露出する前記ゲート絶縁膜を除去する工程として実施される請求項２又は３に記載の半導体装置の製造方法。
【請求項５】
前記周辺回路部のセル層間酸化シリコン膜を除去する工程に続いて、周辺回路部のゲート電極形成と、メモリセル部のビット線形成工程とを含み、周辺回路部のゲート電極の少なくとも一部とメモリセル部のビット線とが同じ導電材料を含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記メモリセル部に残存する前記セル保護窒化シリコン膜とセル層間酸化シリコン膜を貫通してビットコンタクトホールを形成した後、前記導電材料を形成して前記ビットコンタクトホール内にビットコンタクトを形成する請求項５に記載の半導体装置の製造方法。
【請求項７】
前記周辺回路部のゲート電極形成と、メモリセル部のビット線形成工程は、
全面にＨｉｇｈ−ｋ膜を含むゲート絶縁膜と、前記Ｈｉｇｈ−ｋ膜上に形成される第１の金属膜を含む第１の導体膜を形成する工程と、
前記第１の導体膜をドライエッチングし、露出するＨｉｇｈ−ｋ膜を含むゲート絶縁膜とセル保護酸化シリコン膜をウェットエッチングにて除去し、周辺回路部に第１のゲートスタックを形成する工程と、
メモリセル部に前記セル保護窒化シリコン膜とセル層間酸化シリコン膜を貫通してビット線コンタクトホールを形成する工程と、
全面に第２の導体膜を成膜し、該第２の導体膜上に、前記メモリセル部にはビット線パターンマスク、前記周辺回路部にはゲート電極パターンマスクを形成する工程と、
前記メモリセル部では、前記第２の導体膜を前記ビット線パターンマスクを用いてドライエッチングしてビット線を形成すると共に、前記周辺回路部では、前記第２の導体膜、前記第１の導体膜を前記ゲート電極パターンマスクを用いてドライエッチングする工程と、
前記周辺回路部に露出するゲート絶縁膜をウェットエッチングにより除去する工程と
を含むことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記ゲート絶縁膜は、ゲート酸化シリコン膜上に前記Ｈｉｇｈ−ｋ膜を積層した積層膜である請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第１の導体膜は、前記第１の金属膜と第１のアモルファスシリコン膜との積層構造である請求項７又は８に記載の半導体装置の製造方法。
【請求項１０】
前記第２の導体膜は、第２のアモルファスシリコン膜と第２の金属膜の積層構造であり、第２のアモルファスシリコン膜を成膜した後に不純物注入を行い、前記第１のアモルファスシリコン膜及び第２のアモルファスシリコン膜をそれぞれ第１のドープトアモルファスシリコン膜及び第２のドープトアモルファスシリコン膜とする工程を有し、その後前記第２の金属膜を形成する請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記周辺回路部に形成されるゲート電極は、Ｎ−ＭＯＳ領域に形成されるＮＭＯＳゲート電極と、Ｐ−ＭＯＳ領域に形成されるＰＭＯＳゲート電極とを含む請求項７乃至１０のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、詳しくは、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等に代表される、メモリセル部と周辺回路部に二分された領域を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ等のメモリセル部と周辺回路部との特性の異なる領域を有する半導体装置では、それぞれの特性に合わせた半導体素子が形成される。メモリセル部では、できるだけ多くの記憶容量を確保するために微細化が要求され、半導体素子として従来のプレーナ型トランジスタから、埋め込みゲートトランジスタなどの３次元構造を有するトランジスタが採用される。一方、周辺回路部では、高速、高耐圧のトランジスタが要求される。
【０００３】
メモリセル部に形成される埋め込みゲートトランジスタは、半導体基板中にゲート電極を埋め込み、その両側の拡散層の一方にキャパシタが、他方にビット線が接続される。ビット線と拡散層との接続には、半導体基板上のセル層間酸化シリコン膜にビット線コンタクトとなる開孔を形成し、ビットコンタクト及びビット線となる導体膜を形成した後、ビット線形状に加工する。
【０００４】
一方、周辺回路部では、ゲート絶縁膜を形成し、その上に導体膜を形成した後、ゲートパターニングを行う。
【０００５】
メモリセル部と周辺回路部とで相互に共通する材料を用いる場合、工程を共通化して同時形成することが、工程数削減の観点から有利である。メモリセル部のビット線となる導体膜と周辺回路部のゲート電極となる導体膜の一部は共通する材料を用いて形成することができるため、同時に形成することが好ましい。
【０００６】
周辺回路部のゲートパターニングにおいて、ゲート絶縁膜を除去する際には、チャネル保護の観点から、ウェットエッチングによって除去することがある。この時、セル層間酸化シリコン膜がゲート絶縁膜除去の際のウェットエッチングに曝されるという問題があるため、セル層間酸化シリコン膜にはウェットエッチング耐性を有する窒化シリコン膜を保護膜（セル保護窒化シリコン膜という）として表面に形成しておく。
【０００７】
周辺回路部では、セル層間酸化シリコン膜やセル保護窒化シリコン膜は不要なため、ゲート絶縁膜形成前に除去しておく必要がある。周辺回路部のセル層間酸化シリコン膜及びセル保護窒化シリコン膜の除去では、まずはじめにセル保護窒化シリコン膜上にレジストマスクをメモリセル部に形成し、周辺回路部のセル保護窒化シリコン膜を除去した後、セル保護窒化シリコン膜をマスクとして周辺回路部のセル層間酸化シリコン膜を除去する。
【０００８】
また、近年、Ｈｆ酸化物等のＨｉｇｈ−ｋ膜をゲート絶縁膜として使用する電界効果トランジスタ（ＦＥＴ）の研究が精力的に行われている。Ｈｆ系のＨｉｇｈ−ｋ膜をゲート絶縁膜として使用し、ポリシリコンゲート電極と組み合わせると、両者の境界面でフェルミレベルピニングという現象が生じ、トランジスタの閾値電圧が固定される問題がある。この問題を解決するため、Ｈｉｇｈ−ｋ膜上にＴｉＮ等の金属電極を形成するＨｉｇｈ−ｋ／Ｍｅｔａｌ構造が提案されている（特許文献１）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００７−０８８１２２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
レジストマスクはフォトリソグラフィ法により形成され、レジスト膜の露光部と未露光部とで現像液に対する溶解性を異ならしめ、溶解性を有する部分を溶解除去する。昨今は、環境への配慮から、有機溶剤系の現像液から水性の現像液が用いられており、特にＴＭＡＨ（テトラメチルアンモニウムハイドロオキサイド）の水溶液が専ら用いられている。しかしながら、セル保護窒化シリコン膜表面は、水性現像液との親和性が低く、レジスト再付着が発生する場合がある。レジスト再付着が発生すると、現像欠陥が発生し、その部分のセル層間酸化シリコン膜やセル保護窒化シリコン膜が十分に除去されないという問題が発生する。
【００１１】
さらに、周辺回路部にＨｉｇｈ−ｋ／Ｍｅｔａｌ構造のゲート電極を採用する場合、Ｈｉｇｈ−ｋ／Ｍｅｔａｌのゲートスタック構造をメモリセル部のビットコンタクト形成前に形成しておく必要があり、このようなゲートスタック構造では、Ｈｉｇｈ−ｋ膜はドライエッチングが困難であることからウェットエッチングが必須となる。そのため、メモリセル部のセル保護窒化シリコン膜は必要である。さらに、ゲートスタック構造からそれぞれのゲート電極構造に成形する際にも、Ｈｉｇｈ−ｋ膜を除去するためのウェットエッチングが必要となる。
【課題を解決するための手段】
【００１２】
本発明の一実施形態によれば、
メモリセル部と周辺回路部とを有する半導体装置の製造方法であって、
前記メモリセル部の半導体基板中に埋め込みゲート電極を形成する工程と、
半導体基板上にメモリセル部のセル層間酸化シリコン膜、セル保護窒化シリコン膜、及びセル保護酸化シリコン膜を順次形成する工程と、
前記セル保護酸化シリコン膜上にフォトレジスト膜を形成し、周辺回路部を開口するパターンに露光し、水性の現像液により現像してメモリセル部全面を覆うレジストマスクを形成する工程と、
前記レジストマスクをマスクとして周辺回路部のセル保護酸化シリコン膜、セル保護窒化シリコン膜をハードマスクに加工した後、該ハードマスクをマスクとしてセル層間酸化シリコン膜を除去する工程と
を備えることを特徴とする半導体装置の製造方法、が提供される。
【００１３】
特に本発明では、周辺回路部のセル保護酸化シリコン膜、セル保護窒化シリコン膜、セル層間酸化シリコン膜を除去する工程に続いて、周辺回路部のゲート電極形成と、メモリセル部のビット線形成工程とを含み、周辺回路部のゲート電極の一部とメモリセル部のビット線とが同じ導電材料を含むことを特徴とする。
【発明の効果】
【００１４】
本発明の一実施形態によれば、メモリセル部と周辺回路部とを有する半導体装置の製造において、メモリセル部にセル層間酸化シリコン膜を残すパターニングに際して、ハードマスクとして窒化シリコン膜と酸化シリコン膜の積層構造を用いることで、ハードマスクパターニングの際のレジスト現像欠陥が周辺回路部に発生することを防止することができる。
【００１５】
また、周辺回路部のゲート絶縁膜をウェットエッチングで除去する際、メモリセル部のセル層間酸化シリコン膜はセル保護窒化シリコン膜で保護されており、ウェットエッチングによる影響を受けない。
【図面の簡単な説明】
【００１６】
【図１】従来技術の課題を説明する工程断面図である。
【図２−１】本発明の一実施形態例に係る半導体装置の製造方法を説明する工程断面図である。
【図２−２】本発明の一実施形態例に係る半導体装置の製造方法を説明する工程断面図である。
【図２−３】本発明の一実施形態例に係る半導体装置の製造方法を説明する工程断面図である。
【図３−１】本発明の一実施形態例に係る半導体装置の製造方法を説明する工程断面図である。
【図３−２】本発明の一実施形態例に係る半導体装置の製造方法を説明する工程断面図である。
【図３−３】本発明の一実施形態例に係る半導体装置の製造方法を説明する工程断面図である。
【図３−４】本発明の一実施形態例に係る半導体装置の製造方法を説明する工程断面図である。
【図３−５】本発明の一実施形態例に係る半導体装置の製造方法を説明する工程断面図である。
【発明を実施するための形態】
【００１７】
以下、図面を参照して本発明の好ましい実施形態例について説明するが、本発明はこれらの実施形態例のみに限定されるものではない。
【００１８】
〔実施形態例１〕
まず、従来技術の課題について図面を参照して説明する。図１は、メモリセル部と周辺回路部とを有する半導体装置において、埋め込みゲート電極形成後に周辺回路部のセル層間絶縁膜３の除去工程を示している。メモリセル部の埋め込みゲート電極（埋め込みワード線）は、半導体基板１上にセル層間酸化シリコン膜３を形成し、メモリセル部の半導体基板１に所定方向に延在する溝を形成した後、セルゲート絶縁膜４、ワード線メタル５、ワード線窒化シリコン膜６を順次形成する。その後、全面にセル保護窒化シリコン膜７を形成する。或いは、半導体基板１上に図示しないハードマスクを形成して、ワード線トレンチを形成してセルゲート絶縁膜４、ワード線メタル５を埋め込んだ後、ハードマスクを除去し、その後、セル層間酸化シリコン膜３を形成し、ワード線トレンチを再度形成し、ワード線窒化シリコン膜６とセル保護窒化シリコン膜７とを同時に形成してもよい。セル保護窒化シリコン膜７は、周辺回路部のセル層間酸化シリコン膜３除去の際のハードマスクであり、また、周辺回路部のゲート絶縁膜除去などをウェットエッチングする際の保護膜となる。メモリセル部のセル保護窒化シリコン膜７上にレジストマスク９を形成する。この時、レジストマスク９はフォトリソグラフィによりフォトレジスト膜に所望の光学マスクを用いて露光し、露光部と未露光部とで現像液に対する溶解性を異ならしめる。現像液としては、ＴＭＡＨ水溶液を用いるが、セル保護窒化シリコン膜７の表面は、ＴＭＡＨ水溶液との親和性が低いため、レジスト再付着による現像欠陥が発生する（図１（ａ））。このような現像欠陥が生じた状態でセル保護窒化シリコン膜７のパターニングを行うと、現像欠陥が転写され、周辺回路部にエッチング残りが生じる（図１（ｂ））。さらに、パターニングされたセル保護窒化シリコン膜７をマスクにセル層間酸化シリコン膜３のエッチングを行うと、セル保護窒化シリコン膜７のエッチング残りにより周辺回路部に不良部分が発生し、その後の周辺回路部でのゲート電極形成が正常に実施できなくなる。
【００１９】
図２（ａ）〜図２（ｈ）（図２−１〜図２−３）は、本実施形態例に係る半導体装置の製造方法を説明する工程断面図である。
【００２０】
図１の工程とは異なり、本実施例では、セル保護窒化シリコン膜７上にセル保護酸化シリコン膜８を形成した後、レジストマスク９を形成する（図２（ａ））。セル保護酸化シリコン膜８の表面はＴＭＡＨ水溶液との親和性に優れるため、図１で説明したような現像欠陥が発生しない。レジストマスク９をマスクにセル保護酸化シリコン膜８とセル保護窒化シリコン膜７をパターニングした後（図２（ｂ））、さらにセル層間酸化シリコン膜３をエッチングする（図２（ｃ））。この段階でセル保護酸化シリコン膜８はエッチング除去される。セル層間酸化シリコン膜３のエッチングはドライエッチングのみでもよいが、周辺回路部に後から形成するトランジスタのチャネル保護の観点からは少なくとも最終的に基板表面を露出する段階でウェットエッチングにより除去することが好ましい。なお、セル層間酸化シリコン膜３のエッチングを全てウェットエッチングにより実施すると、セル保護窒化シリコン膜７を形成していてもサイドエッチング量が大きくなり問題となる場合がある。したがって、ウェットエッチングを行う場合は、ある程度までドライエッチングによりセル層間酸化シリコン膜３を除去した後、サイドエッチング量が問題とならない範囲で実施するのが望ましい。
【００２１】
次に、レジスト膜１５を全面に形成した後、フォトリソグラフィ及びドライエッチングによりメモリセル部にビットコンタクト開孔１６を形成する（図２（ｄ））。ビットコンタクト開孔１６はビットコンタクト形成位置にそれぞれホールを形成してもよく、また、メモリセル部の活性領域の配置によってはワード線延在方向に溝状に形成してもよい。この時、レジスト膜１５に形成する開口パターンは残りのレジスト面に比較して少ないため、現像によるレジスト再付着はほとんど発生しない。また、この時、周辺回路部には周辺ゲート酸化シリコン膜１０を形成しておく。周辺ゲート酸化シリコン膜１０をセル保護窒化シリコン膜７上にも形成しておけば、メモリセル部の開口パターン内へのレジスト再付着を防止することができる。
【００２２】
全面にポリシリコン１７Ｐを形成する。ポリシリコン１７Ｐはドープトポリシリコンなどで形成する。ポリシリコン１７Ｐ上にＷ／ＷＮ／ＷＳｉの積層構造からなるメタル膜１８を形成し、さらにマスク窒化シリコン膜１９、マスク酸化シリコン膜２０を形成する（図２（ｅ））。
【００２３】
マスク酸化シリコン膜２０上にレジストマスク２１を形成する（図２（ｆ））。レジストマスク２１は、メモリセル部ではビット線パターンに、周辺回路部ではゲート電極パターンに形成される。この場合も、レジスト除去部の面積が大きいため、マスク窒化シリコン膜１９上にレジストマスクを形成すると現像欠陥を生ずる場合があり、これを避けるためマスク酸化シリコン膜２０を形成しておく。
【００２４】
レジストマスク２１をマスクにドライエッチングにより周辺ゲート酸化シリコン膜１０上の構造をエッチングする（図２（ｇ））。エッチング途中でレジストマスク２１、マスク酸化シリコン膜２０もエッチングされ、マスク窒化シリコン膜１９をマスクとしてポリシリコン１７Ｐまでエッチングされる。続いて、チャネル保護の観点から、ウェットエッチングにより周辺回路部の露出する周辺ゲート酸化シリコン膜１０を除去する（図２（ｈ））。この時、セル保護窒化シリコン膜７は、セル層間酸化シリコン膜３がウェットエッチングに曝されるのを再度保護している。なお、セル保護窒化シリコン膜７は、図２（ｇ）に示すドライエッチングと図２（ｈ）のウェットエッチングにより膜厚が減少し、ウェットエッチング後にちょうどなくなるようにしても良い。このようにして、周辺回路部のトランジスタのゲート電極２２と、メモリセル部のビット線２３（ビットコンタクトを含む）が形成される。この後、周辺回路部のトランジスタのそれぞれに拡散層形成のためのイオン注入を実施する。イオン注入は周辺ゲート酸化シリコン膜１０を除去する前に実施してもよい。
【００２５】
その後、層間絶縁膜形成、メモリセル部のキャパシタ形成、周辺回路部のコンタクト及び配線形成等を行い、メモリセル部と周辺回路部とを備えたＤＲＡＭ等の半導体装置が完成する。
〔実施形態例２〕
実施形態例２として周辺回路部のゲートとしてＨｉｇｈ−ｋ／Ｍｅｔａｌ構造を用いる例について説明する。図３（ａ）〜図３（ｎ）（図３−１〜図３−５）は、本実施形態例の半導体装置の製造工程を示す工程断面図である。
【００２６】
まず、半導体基板１に素子分離領域２を形成する。ここでは、簡略化のため、メモリセル部と周辺回路部の境界部分、周辺回路部内の２つのトランジスタ形成部分の境界の素子分離領域２を示しているが、これに限定されるものではない。周辺回路部においてＰＭＯＳを形成する部分には半導体基板中にＮ−ｗｅｌｌが形成され、ＮＭＯＳを形成する部分にはＰ−ｗｅｌｌが形成される。なお、Ｐ型基板を用いる場合はＮ−ｗｅｌｌを形成するイオン注入のみを実施してもよく、Ｐ−ｗｅｌｌを形成するイオン注入は必要に応じて適宜実施できる。
【００２７】
メモリセル部には、公知の方法により埋め込みゲート電極（埋め込みワード線）が形成される。埋め込みワード線は、半導体基板１上にセル層間酸化シリコン膜３を形成し、メモリセル部の半導体基板１に所定方向に延在する溝を形成した後、セルゲート絶縁膜４、ワード線メタル５、ワード線窒化シリコン膜６を順次形成する。その後、全面にセル保護窒化シリコン膜７とセル保護酸化シリコン膜８を形成し、メモリセル部にレジストマスク９を形成する。レジスト形成面が親水性の酸化シリコン膜であることで、周辺回路部ではレジスト現像欠陥が生ずることがない（図３（ａ））。なお、メモリセル部の半導体基板１表面には図示しない拡散層（Ｎ型）が形成される。
【００２８】
次に、レジストマスク９をマスクとして周辺回路部のセル保護酸化シリコン膜８とセル保護窒化シリコン膜７をドライエッチングにて除去する（図３（ｂ））。エッチング後、残存するレジストマスク９は除去する。
【００２９】
次に、メモリセル部のセル保護酸化シリコン膜８とセル保護窒化シリコン膜７をマスクに、周辺回路部のセル層間酸化シリコン膜３をドライエッチングにて除去する。この時、メモリセル部のセル保護酸化シリコン膜８も除去される（図３（ｃ））。
【００３０】
周辺ゲート酸化シリコン膜１０、Ｈｉｇｈ−ｋ膜１１、メタルゲート膜１２、アモルファスシリコン膜１３を順次成膜した後（図３（ｄ））、周辺回路部にゲートスタック形成用のレジストマスク１４を形成する（図３（ｅ））。レジストマスク１４をマスクにアモルファスシリコン膜１３とメタルゲート膜１２をドライエッチングによりパターニングする（図３（ｆ））。続いて、ウェットエッチングによりＨｉｇｈ−ｋ膜１１と周辺ゲート酸化シリコン膜１０を除去することで、図３（ｇ）に示すゲートスタックが形成される。
【００３１】
次に、レジスト膜１５を全面に形成した後、フォトリソグラフィ及びドライエッチングによりメモリセル部にビットコンタクト開孔１６を形成する（図３（ｈ））。ビットコンタクト開孔１６はビットコンタクト形成位置にそれぞれホールを形成してもよく、また、メモリセル部の活性領域の配置によってはワード線延在方向に溝状に形成してもよい。
【００３２】
全面にビットコンタクト用アモルファスシリコン膜１７を形成した後（図３（ｉ））、ビットコンタクト用アモルファスシリコン膜１７にリンをイオン注入してリンドープアモルファスシリコン膜１７Ｄとする（図３（ｊ））。周辺回路部のアモルファスシリコン膜１３にも同様にイオン注入され、リンドープアモルファスシリコン膜１３Ｄとなる。通常のＰＭＯＳとＮＭＯＳの場合は、それぞれ異なる導電型の不純物を注入する必要があるが、Ｈｉｇｈ−ｋ／Ｍｅｔａｌ構造では周辺回路部のゲート電極の仕事関数はメタルゲートで決まり、ゲートシリコンへのドーパントは仕事関数を考慮しなくてもよい。ここでは、メモリセル部の拡散層と同導電型のＮ型不純物を注入する。
【００３３】
リンドープアモルファスシリコン膜１７Ｄ上に、Ｗ／ＷＮ／ＷＳｉの積層構造からなるメタル膜１８を形成し、マスク窒化シリコン膜１９、マスク酸化シリコン膜２０をさらに形成する（図３（ｋ））。
【００３４】
マスク酸化シリコン膜２０上にレジストマスク２１を形成する（図３（ｌ））。レジストマスク２１は、メモリセル部ではビット線パターンに、周辺回路部ではゲート電極パターンに形成される。
【００３５】
レジストマスク２１をマスクにドライエッチングによりＨｉｇｈ−ｋ膜１１上の構造をエッチングする（図３（ｍ））。エッチング途中でレジストマスク２１はなくなるが、マスク酸化シリコン膜２０をマスクとして引き続きエッチングを行うことができる。この例では、マスク酸化シリコン膜２０が残存しているが、マスク酸化シリコン膜２０もエッチングされる場合は、マスク窒化シリコン膜１９をマスクとしてエッチングされる。続いて、２回目のウェットエッチングにより周辺回路部の露出するＨｉｇｈ−ｋ膜１１及びゲート酸化シリコン膜１０を除去する（図３（ｎ））。この時、セル保護窒化シリコン膜７は、セル層間酸化シリコン膜３がウェットエッチングに曝されるのを再度保護している。なお、セル保護窒化シリコン膜７は、図３（ｍ）に示すドライエッチングと図３（ｎ）のウェットエッチングにより膜厚が減少し、ウェットエッチング後にちょうどなくなるようにしても良い。以上により、Ｎ−ＭＯＳ領域にはＮＭＯＳゲート電極２２ｎが、Ｐ−ＭＯＳ領域にはＰＭＯＳゲート電極２２ｐがそれぞれ形成される。また、メモリセル領域にはビット線２３が形成される。この後、Ｎ−ＭＯＳ領域及びＰ−ＭＯＳ領域のそれぞれに拡散層形成のためのイオン注入を実施する。このイオン注入を実施する前にＨｉｇｈ−ｋ膜１１を除去しておかないと、イオン注入時の射影飛程Ｒｐが短くなり、ＬＤＤ注入等の妨げとなり、周辺トランジスタのＩｏｎ減少や短チャネル効果によりトランジスタ特性が劣化する場合がある。
【００３６】
その後、層間絶縁膜形成、メモリセル部のキャパシタ形成、周辺回路部のコンタクト及び配線形成等を行い、メモリセル部と周辺回路部とを備えたＤＲＡＭ等の半導体装置が完成する。
【００３７】
このように、周辺回路部にＨｉｇｈ−ｋ膜を用いると、メモリセル部のセル層間酸化シリコン膜３は２回のウェットエッチングに曝される虞があるが、セル保護窒化シリコン膜７によりウェットエッチングから保護することができる。また、セル保護酸化シリコン膜８により周辺回路部のセル層間酸化シリコン膜３除去時に、レジスト現像欠陥の発生が防止できる。
【符号の説明】
【００３８】
１  半導体基板
２  素子分離領域
３  セル層間酸化シリコン膜
４  セルゲート絶縁膜
５  セルゲート電極（ワード線）
６  ワード線用窒化シリコン膜
７  セル保護窒化シリコン膜
８  セル保護酸化シリコン膜
１０  周辺ゲート酸化シリコン膜
１１  Ｈｉｇｈ−ｋ膜
１２  ゲートメタル膜
１３  アモルファスシリコン膜
１３Ｄ  リンドープアモルファスシリコン膜
１６  ビットコンタクト開孔
１７  アモルファスシリコン膜
１７Ｄ  リンドープアモルファスシリコン膜
１７Ｐ  ポリシリコン膜
１８  メタル膜
１９  マスク窒化シリコン膜
２０  マスク酸化シリコン膜
９、１４、１５、２１  レジストマスク
２２  ゲート電極
２２ｎ  ＮＭＯＳゲート電極
２２ｐ  ＰＭＯＳゲート電極
２３  ビット線
【図１】
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【図２−１】
2013206931.tif 000004
【図２−２】
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【図２−３】
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【図３−１】
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【図３−２】
2013206931.tif 000008
【図３−３】
2013206931.tif 000009
【図３−４】
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【図３−５】
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