(57)【要約】      （修正有）【課題】１Ｆより小さい径の半導体ピラーを形成して、１Ｆ２メモリセルレイアウトが実現できるＤＲＡＭ等の半導体装置及びその製造方法を提供する。【解決手段】第一導電型の半導体基板１０１上に形成した第二導電型の第１の拡散層１０２、第一導電型のチャネル層１０３、第二導電型の第２の拡散層１０４の積層構造からダブルパターニング技術を用いて１Ｆよりも小さい径の半導体ピラーを１Ｆ２アレイに形成し、第１の拡散層１０２を蓄積電極として容量絶縁膜１１２とプレート電極ＰＬＥからなるキャパシタと、チャネル層１０３に対向して形成したゲート電極ＧＥを有する縦型トランジスタとを設ける。【選択図】図３
2013168570.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板にイオンインプランテーション及び熱処理により、第一導電型のウェル層、第一導電型のウェル層上に第二導電型の第１の拡散層、該第１拡散層上に第一導電型のチャネル層、該チャネル層上に第二導電型の第２の拡散層を形成する工程と、
前記半導体基板をダブルパターニング技術で形成されたマスクを用いてエッチングして前記ウェル層を露出するトレンチを形成し、該トレンチで分離され、その径が最小設計寸法Ｆ値基準で１Ｆより小さい複数の半導体ピラーを形成する工程と、
前記半導体ピラーの前記第１の拡散層側面に対向して容量絶縁膜とプレート電極とを形成する工程と、
前記半導体ピラーの前記チャネル層側面にゲート絶縁膜とゲート電極とを形成する工程と、
前記半導体ピラーの前記第２の拡散層の上部に接続するコンタクトプラグを形成する工程と、
第１の方向に延在し、該第１の方向に配置される前記半導体ピラーの複数の前記コンタクトプラグに接続するビット線を形成する工程と
を有する半導体装置の製造方法。
【請求項２】
前記第１の拡散層は、前記容量絶縁膜とプレート電極とともに形成する容量素子の設計容量値を満足する表面積を少なくとも確保し得る深さに形成される請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体ピラーを形成する工程は、
前記半導体基板上に第１マスク層を形成する工程と、
前記第１マスク層に２Ｆピッチのチェッカーパターンを転写する工程と、
パターン転写された第１マスク層側壁にＦ／２未満の幅のサイドウォールを形成する工程と、
前記サイドウォール間の間隙に第２マスク層を形成する工程と、
前記サイドウォールを除去して、１Ｆピッチの第１マスク層と第２マスク層とを形成した後、第１マスク層と第２マスク層をマスクに前記半導体基板のエッチングを行う工程とを含む請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記容量絶縁膜とプレート電極とを形成する工程は、前記トレンチ内に容量絶縁膜とプレート電極を構成する導体膜を堆積した後、前記第１の拡散層の上面よりも低い位置まで前記容量絶縁膜及び導体膜をエッチバックして、前記複数の半導体ピラーに共通するプレート電極を形成する工程である請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記半導体ピラーを形成する工程と、前記容量絶縁膜とプレート電極を形成する工程との間に、前記第１の拡散層表面に選択的にシリサイド層を形成する工程と、該シリサイド層上に金属電極を形成する工程とを含む請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記シリサイド層を形成する前に、前記トレンチの底部にその上面が少なくとも前記第１の拡散層底面よりも上に位置する埋め込み絶縁膜を形成する工程と、前記トレンチの前記半導体ピラーの前記チャネル層と第２の拡散層を保護する保護膜を形成する工程と、を有する請求項５に記載の半導体装置の製造方法。
【請求項７】
前記ゲート電極を形成後、ゲート電極間を埋め込む絶縁膜を形成する工程と、
前記絶縁膜に前記第１の方向と交差する第２の方向に延在し、該第２の方向に配置される半導体ピラーの前記ゲート電極上部を露出する溝を形成する工程と、
前記溝に導電体を埋設し、前記第２の方向に延在するワード線を形成する工程と含む請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記半導体ピラーを含むメモリセル部とともに、周辺回路部を形成する工程を含み、
前記周辺回路部のトランジスタが、前記半導体ピラーを画定するトレンチ形成の際に、同時にエッチングして露出された前記第一導電型のウェル層上面に形成される請求項１乃至７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記周辺回路部のトランジスタを形成した後、周辺回路部の容量絶縁膜及びプレート電極の形成を行う請求項８に記載の半導体装置の製造方法。
【請求項１０】
半導体基板上に立設され、第一導電型の半導体基板の一部上に第二導電型の第１の拡散層と、第一導電型のチャネル層と、第二導電型の第２の拡散層が積層され、その径が最小設計寸法Ｆ値基準で１Ｆより小さい半導体ピラーと、
前記第１の拡散層と容量絶縁膜を介して対向するプレート電極と、
前記チャネル層とゲート絶縁膜を介して対向し、前記プレート電極と電気的に分離されたゲート電極と、
前記第２の拡散層に電気的に接続されたビット線と、
を有する半導体装置。
【請求項１１】
前記第１の拡散層は、前記容量絶縁膜とプレート電極とともに形成する容量素子の設計容量値を満足する表面積を少なくとも有する請求項１０に記載の半導体装置。
【請求項１２】
前記プレート電極は、前記半導体ピラーの前記第１の拡散層を横方向に囲むように形成される請求項１０又は１１に記載の半導体装置。
【請求項１３】
前記プレート電極は、前記半導体ピラーの複数に共通して形成される請求項１２に記載の半導体装置。
【請求項１４】
前記半導体ピラーの複数は、最小設計寸法Ｆ値基準で、１Ｆ２アレイ状に配置される請求項１３に記載の半導体装置。
【請求項１５】
前記ビット線は、第１の方向に隣接する前記半導体ピラー上に延在して配置されており、前記第１の方向と交差する第２の方向に延在し、前記ゲート電極間を接続するワード配線が前記ビット線の下方に配置される請求項１４に記載の半導体装置。
【請求項１６】
前記第１の拡散層表面に金属シリサイド層と金属電極とを有し、該金属電極と前記プレート電極が前記容量絶縁膜を介して対向する請求項１０乃至１５のいずれか１項に記載の半導体装置。
【請求項１７】
前記プレート電極の下方に容量絶縁膜とは異なる埋め込み絶縁膜を有し、前記金属電極は、前記埋め込み絶縁膜により前記第一導電型の半導体基板と隔離される請求項１６に記載の半導体装置。
【請求項１８】
前記半導体ピラーの形成されるメモリセル部と、該メモリセル部周辺に形成される周辺回路部とを備えた半導体装置であって、前記周辺回路部のトランジスタが前記メモリセル部のプレート電極下の半導体基板表面と略同じ平面上に形成される請求項１０乃至１７のいずれか１項に記載の半導体装置。
【請求項１９】
前記周辺回路部のトランジスタに接続される一層の配線が、前記メモリセル部のビット線と同層に形成される請求項１８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、詳しくは、キャパシタを含むＤＲＡＭ（Dynamic Random Access Memory）等の半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、ＤＲＡＭ等のメモリセルにおいては、ビット線とワード線との交点にメモリセルを形成する１交点セルが用いられている。微細化を実現するためにアクセストランジスタを立体化する必要性があり、種々の提案がされている。その際、縦型のアクセストランジスタやビット線およびワード線は、プロセス技術の最小加工寸法で１セル毎に加工して作成される。また、縦型のアクセストランジスタの実現が前提となり、半導体基板内にワード線およびビット線を埋め込む必要がある。また、縦構造のアクセストランジスタをシリコン側壁片側のみに形成して面積縮小化を行う反交点セルも提案されている（特許文献１）。
【０００３】
また、縦型トランジスタを用いた従来の１交点セルでは、ビット線を基板内に埋め込む必要があり、プロセスが複雑となり、また、ビット線の寄生容量が大きくなり、ＤＲＡＭメモリセルの特性マージンを確保するのが困難となる問題がある。また、微細化に伴いキャパシタの高さが高くなるとトランジスタを接続する配線とトランジスタの間が乖離し、抵抗が高くなり動作マージンの確保が困難になる。キャパシタの電極膜厚も薄くなるため、電極の変形や歪みが大きくなるといった問題もある。縦型アクセストランジスタではキャパシタ電極側の拡散層がワード線やビット線と近接しているため、その電位変化の影響を受けやすく、リテンション不良が起きやすいという問題がある。
【０００４】
一方、キャパシタを基板内に形成する方法が提案されている（特許文献２、３、４）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−１７９１６１号公報
【特許文献２】特開平０２−３０９６７１号公報
【特許文献３】特開平０７−０５８２１８号公報
【特許文献４】特開平１１−２８９０７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来、１交点セルでも、反交点セルでも、構造体を最小加工寸法Ｆで形成していることから、セル面積は、２Ｆ×２Ｆ＝４Ｆ２、あるいは１Ｆ×２Ｆ＝２Ｆ２以下にはできないという問題がある。
【課題を解決するための手段】
【０００７】
本発明の一実施形態によれば、半導体基板にイオンインプランテーション及び熱処理により、第一導電型のウェル層、第一導電型のウェル層上に第二導電型の第１の拡散層、該第１拡散層上に第一導電型のチャネル層、該チャネル層上に第二導電型の第２の拡散層を形成する工程と、
前記半導体基板をダブルパターニング技術で形成されたマスクを用いてエッチングして前記ウェル層を露出するトレンチを形成し、該トレンチで分離され、その径が最小設計寸法Ｆ値基準で１Ｆより小さい複数の半導体ピラーを形成する工程と、
前記半導体ピラーの前記第１の拡散層側面に対向して容量絶縁膜とプレート電極とを形成する工程と、
前記半導体ピラーの前記チャネル層側面にゲート絶縁膜とゲート電極とを形成する工程と、
前記半導体ピラーの前記第２の拡散層の上部に接続するコンタクトプラグを形成する工程と、
第１の方向に延在し、該第１の方向に配置される前記半導体ピラーの複数の前記コンタクトプラグに接続するビット線を形成する工程と
を有する半導体装置の製造方法が提供される。
【０００８】
また、本発明の別の実施形態によれば、半導体基板上に立設され、第一導電型の半導体基板の一部上に第二導電型の第１の拡散層と、第一導電型のチャネル層と、第二導電型の第２の拡散層が積層され、その径が最小設計寸法Ｆ値基準で１Ｆより小さい半導体ピラーと、
前記第１の拡散層と容量絶縁膜を介して対向するプレート電極と、
前記チャネル層とゲート絶縁膜を介して対向し、前記プレート電極と電気的に分離されたゲート電極と、
前記第２の拡散層に電気的に接続されたビット線と、
を有する半導体装置、が提供される。
【発明の効果】
【０００９】
本発明の一実施形態に係る製造方法によれば、１Ｆより小さい径の半導体ピラーを形成して、１Ｆ２メモリセルレイアウトが実現できる。また、本発明では、縦型アクセストランジスタの下部に形成される第１の拡散層をキャパシタの蓄積電極として使用し、キャパシタを縦型アクセストランジスタの下部に形成することで、ビット線を埋め込む必要がない。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態例に係るメモリセルのレイアウトパターンを示す図である。
【図２】図１のレイアウトパターンから、実際のメモリセルへ適用した場合の平面図を示す。
【図３】本発明の一実施形態に係るメモリセルの概略断面図であり、（Ａ）は図２のＡ−Ａ線、（Ｂ）は図２のＢ−Ｂ線での断面図である。
【図４】図３に示すメモリセルの製造工程を説明する図であり、（Ａ）は図２のＡ−Ａ線、（Ｂ）は図２のＢ−Ｂ線に相当する断面図である。
【図５】図３に示すメモリセルの製造工程を説明する図であり、（Ａ）は図２のＡ−Ａ線、（Ｂ）は図２のＢ−Ｂ線に相当する断面図である。
【図６】チェッカーパターンの一例を示す図である。
【図７】図３に示すメモリセルの製造工程を説明する図であり、（Ａ）は図２のＡ−Ａ線、（Ｂ）は図２のＢ−Ｂ線に相当する断面図である。
【図８】図３に示すメモリセルの製造工程を説明する図であり、（Ａ）は図２のＡ−Ａ線、（Ｂ）は図２のＢ−Ｂ線に相当する断面図である。
【図９】図３に示すメモリセルの製造工程を説明する図であり、（Ａ）は図２のＡ−Ａ線、（Ｂ）は図２のＢ−Ｂ線に相当する断面図である。
【図１０】図３に示すメモリセルの製造工程を説明する図であり、（Ａ）は図２のＡ−Ａ線、（Ｂ）は図２のＢ−Ｂ線に相当する断面図である。
【図１１】図３に示すメモリセルの製造工程を説明する図であり、（Ａ）は図２のＡ−Ａ線、（Ｂ）は図２のＢ−Ｂ線に相当する断面図である。
【図１２】図１１工程後の平面図である。
【図１３】図３に示すメモリセルの製造工程を説明する図であり、（Ａ）は図２のＡ−Ａ線、（Ｂ）は図２のＢ−Ｂ線に相当する断面図である。
【図１４】図３に示すメモリセルの製造工程を説明する図であり、（Ａ）は図２のＡ−Ａ線、（Ｂ）は図２のＢ−Ｂ線に相当する断面図である。
【図１５】図３に示すメモリセルの製造工程を説明する図であり、（Ａ）は図２のＡ−Ａ線、（Ｂ）は図２のＢ−Ｂ線に相当する断面図である。
【図１６】図３に示すメモリセルの製造工程を説明する図であり、（Ａ）は図２のＡ−Ａ線、（Ｂ）は図２のＢ−Ｂ線に相当する断面図である。
【図１７】図３に示すメモリセルの製造工程を説明する図であり、（Ａ）は図２のＡ−Ａ線、（Ｂ）は図２のＢ−Ｂ線に相当する断面図である。
【図１８】図３に示すメモリセルの製造工程を説明する図であり、（Ａ）は図２のＡ−Ａ線、（Ｂ）は図２のＢ−Ｂ線に相当する断面図である。
【図１９】図３に示すメモリセルの製造工程を説明する図であり、（Ａ）は図２のＡ−Ａ線、（Ｂ）は図２のＢ−Ｂ線に相当する断面図である。
【図２０】図３に示すメモリセルの製造工程を説明する図であり、（Ａ）は図２のＡ−Ａ線、（Ｂ）は図２のＢ−Ｂ線に相当する断面図である。
【図２１】図３に示すメモリセルの製造工程を説明する図であり、（Ａ）は図２のＡ−Ａ線、（Ｂ）は図２のＢ−Ｂ線に相当する断面図である。
【図２２】図３に示すメモリセルの製造工程を説明する図であり、（Ａ）は図２のＡ−Ａ線、（Ｂ）は図２のＢ−Ｂ線に相当する断面図である。
【図２３】図３に示すメモリセルの製造工程を説明する図であり、（Ａ）は図２のＡ−Ａ線、（Ｂ）は図２のＢ−Ｂ線に相当する断面図である。
【図２４】図３に示すメモリセルの製造工程を説明する図であり、（Ａ）は図２のＡ−Ａ線、（Ｂ）は図２のＢ−Ｂ線に相当する断面図である。
【図２５】図３に示すメモリセルの製造工程を説明する図であり、（Ａ）は図２のＡ−Ａ線、（Ｂ）は図２のＢ−Ｂ線に相当する断面図である。
【図２６】図３に示すメモリセルの製造工程を説明する図であり、（Ａ）は図２のＡ−Ａ線、（Ｂ）は図２のＢ−Ｂ線に相当する断面図である。
【図２７】図３に示すメモリセルの製造工程を説明する図であり、（Ａ）は図２のＡ−Ａ線、（Ｂ）は図２のＢ−Ｂ線に相当する断面図である。
【図２８】図３に示すメモリセルの製造工程を説明する図であり、（Ａ）は図２のＡ−Ａ線、（Ｂ）は図２のＢ−Ｂ線に相当する断面図である。
【図２９】図３に示すメモリセルの製造工程を説明する図であり、（Ａ）は図２のＡ−Ａ線、（Ｂ）は図２のＢ−Ｂ線に相当する断面図である。
【図３０】図３に示すメモリセルの製造工程を説明する図であり、（Ａ）は図２のＡ−Ａ線、（Ｂ）は図２のＢ−Ｂ線に相当する断面図である。
【図３１】図３に示すメモリセルの製造工程を説明する図であり、（Ａ）は図２のＡ−Ａ線、（Ｂ）は図２のＢ−Ｂ線に相当する断面図である。
【図３２】図３に示すメモリセルの製造工程を説明する図であり、（Ａ）は図２のＡ−Ａ線、（Ｂ）は図２のＢ−Ｂ線に相当する断面図である。
【図３３】図３に示すメモリセルの製造工程を説明する図であり、（Ａ）は図２のＡ−Ａ線、（Ｂ）は図２のＢ−Ｂ線に相当する断面図である。
【図３４】図３に示すメモリセルの製造工程を説明する図であり、（Ａ）は図２のＡ−Ａ線、（Ｂ）は図２のＢ−Ｂ線に相当する断面図である。
【図３５】図３に示すメモリセルの製造工程を説明する図であり、（Ａ）は図２のＡ−Ａ線、（Ｂ）は図２のＢ−Ｂ線に相当する断面図である。
【図３６】図３に示すメモリセルの製造工程を説明する図であり、（Ａ）は図２のＡ−Ａ線、（Ｂ）は図２のＢ−Ｂ線に相当する断面図である。
【図３７】図３に示すメモリセルの製造工程を説明する図であり、（Ａ）は図２のＡ−Ａ線、（Ｂ）は図２のＢ−Ｂ線に相当する断面図である。
【図３８】図３に示すメモリセルの製造工程を説明する図であり、（Ａ）は図２のＡ−Ａ線、（Ｂ）は図２のＢ−Ｂ線に相当する断面図である。
【図３９】図３に示すメモリセルの製造工程を説明する図であり、（Ａ）は図２のＡ−Ａ線、（Ｂ）は図２のＢ−Ｂ線に相当する断面図である。
【図４０】図３に示すメモリセルの製造工程を説明する図であり、（Ａ）は図２のＡ−Ａ線、（Ｂ）は図２のＢ−Ｂ線に相当する断面図である。
【図４１】図３に示すメモリセルの製造工程を説明する図であり、（Ａ）は図２のＡ−Ａ線、（Ｂ）は図２のＢ−Ｂ線に相当する断面図である。
【図４２】図３に示すメモリセルの製造工程を説明する図であり、（Ａ）は図２のＡ−Ａ線、（Ｂ）は図２のＢ−Ｂ線に相当する断面図である。
【図４３】図３に示すメモリセルの製造工程を説明する図であり、（Ａ）は図２のＡ−Ａ線、（Ｂ）は図２のＢ−Ｂ線に相当する断面図である。
【図４４】図３に示すメモリセルの製造工程を説明する図であり、（Ａ）は図２のＡ−Ａ線、（Ｂ）は図２のＢ−Ｂ線に相当する断面図である。
【図４５】図３に示すメモリセルの製造工程を説明する図であり、（Ａ）は図２のＡ−Ａ線、（Ｂ）は図２のＢ−Ｂ線に相当する断面図である。
【図４６】図３に示すメモリセルの製造工程を説明する図であり、（Ａ）は図２のＡ−Ａ線、（Ｂ）は図２のＢ−Ｂ線に相当する断面図である。
【図４７】図３に示すメモリセルの製造工程を説明する図であり、（Ａ）は図２のＡ−Ａ線、（Ｂ）は図２のＢ−Ｂ線に相当する断面図である。
【図４８】図３に示すメモリセルの製造工程を説明する図であり、（Ａ）は図２のＡ−Ａ線、（Ｂ）は図２のＢ−Ｂ線に相当する断面図である。
【図４９】図３に示すメモリセルの製造工程を説明する図であり、（Ａ）は図２のＡ−Ａ線、（Ｂ）は図２のＢ−Ｂ線に相当する断面図である。
【図５０】図３に示すメモリセルの製造工程を説明する図であり、（Ａ）は図２のＡ−Ａ線、（Ｂ）は図２のＢ−Ｂ線に相当する断面図である。
【図５１】図３に示すメモリセルの製造工程を説明する図であり、（Ａ）は図２のＡ−Ａ線、（Ｂ）は図２のＢ−Ｂ線に相当する断面図である。
【図５２】図３に示すメモリセルの製造工程を説明する図であり、（Ａ）は図２のＡ−Ａ線、（Ｂ）は図２のＢ−Ｂ線に相当する断面図である。
【図５３】本発明の別の実施形態になるメモリセルの一例を示す概略断面図である。
【図５４】図５３に示すメモリセルの製造工程を説明する図であり、（Ａ）はビット線方向、（Ｂ）はワード線方向に相当する断面図である。
【図５５】図５３に示すメモリセルの製造工程を説明する図であり、（Ａ）はビット線方向、（Ｂ）はワード線方向に相当する断面図である。
【図５６】図５３に示すメモリセルの製造工程を説明する図であり、（Ａ）はビット線方向、（Ｂ）はワード線方向に相当する断面図である。
【図５７】図５３に示すメモリセルの製造工程を説明する図であり、（Ａ）はビット線方向、（Ｂ）はワード線方向に相当する断面図である。
【図５８】図５３に示すメモリセルの製造工程を説明する図であり、（Ａ）はビット線方向、（Ｂ）はワード線方向に相当する断面図である。
【図５９】図５３に示すメモリセルの製造工程を説明する図であり、（Ａ）はビット線方向、（Ｂ）はワード線方向に相当する断面図である。
【図６０】図５３に示すメモリセルの製造工程を説明する図であり、（Ａ）はビット線方向、（Ｂ）はワード線方向に相当する断面図である。
【図６１】図５３に示すメモリセルの製造工程を説明する図であり、（Ａ）はビット線方向、（Ｂ）はワード線方向に相当する断面図である。
【図６２】図５３に示すメモリセルの製造工程を説明する図であり、（Ａ）はビット線方向、（Ｂ）はワード線方向に相当する断面図である。
【図６３】図５３に示すメモリセルの製造工程を説明する図であり、（Ａ）はビット線方向、（Ｂ）はワード線方向に相当する断面図である。
【図６４】図５３に示すメモリセルの製造工程を説明する図であり、（Ａ）はビット線方向、（Ｂ）はワード線方向に相当する断面図である。
【図６５】図５３に示すメモリセルの製造工程を説明する図であり、（Ａ）はビット線方向、（Ｂ）はワード線方向に相当する断面図である。
【図６６】図５３に示すメモリセルの製造工程を説明する図であり、（Ａ）はビット線方向、（Ｂ）はワード線方向に相当する断面図である。
【図６７】図５３に示すメモリセルの製造工程を説明する図であり、（Ａ）はビット線方向、（Ｂ）はワード線方向に相当する断面図である。
【図６８】図５３に示すメモリセルの製造工程を説明する図であり、（Ａ）はビット線方向、（Ｂ）はワード線方向に相当する断面図である。
【図６９】図５３に示すメモリセルの製造工程を説明する図であり、（Ａ）はビット線方向、（Ｂ）はワード線方向に相当する断面図である。
【図７０】本発明のさらに別の実施形態に係る半導体装置の一例を示す概略断面図であり、（Ａ）は周辺回路部、（Ｂ）はメモリセル（ワード線方向）の断面図である。
【図７１】図７０に示す半導体装置の製造工程を説明する図であり、（Ａ）は周辺回路部、（Ｂ）はメモリセル（ワード線方向）の断面図である。
【図７２】図７０に示す半導体装置の製造工程を説明する図であり、（Ａ）は周辺回路部、（Ｂ）はメモリセル（ワード線方向）の断面図である。
【図７３】図７０に示す半導体装置の製造工程を説明する図であり、（Ａ）は周辺回路部、（Ｂ）はメモリセル（ワード線方向）の断面図である。
【図７４】図７０に示す半導体装置の製造工程を説明する図であり、（Ａ）は周辺回路部、（Ｂ）はメモリセル（ワード線方向）の断面図である。
【図７５】図７０に示す半導体装置の製造工程を説明する図であり、（Ａ）は周辺回路部、（Ｂ）はメモリセル（ワード線方向）の断面図である。
【図７６】図７０に示す半導体装置の製造工程を説明する図であり、（Ａ）は周辺回路部、（Ｂ）はメモリセル（ワード線方向）の断面図である。
【図７７】図７０に示す半導体装置の製造工程を説明する図であり、（Ａ）は周辺回路部、（Ｂ）はメモリセル（ワード線方向）の断面図である。
【図７８】図７０に示す半導体装置の製造工程を説明する図であり、（Ａ）は周辺回路部、（Ｂ）はメモリセル（ワード線方向）の断面図である。
【図７９】図７０に示す半導体装置の製造工程を説明する図であり、（Ａ）は周辺回路部、（Ｂ）はメモリセル（ワード線方向）の断面図である。
【図８０】図７０に示す半導体装置の製造工程を説明する図であり、（Ａ）は周辺回路部、（Ｂ）はメモリセル（ワード線方向）の断面図である。
【図８１】図７０に示す半導体装置の製造工程を説明する図であり、（Ａ）は周辺回路部、（Ｂ）はメモリセル（ワード線方向）の断面図である。
【図８２】図７０に示す半導体装置の製造工程を説明する図であり、（Ａ）は周辺回路部、（Ｂ）はメモリセル（ワード線方向）の断面図である。
【図８３】図７０に示す半導体装置の製造工程を説明する図であり、（Ａ）は周辺回路部、（Ｂ）はメモリセル（ワード線方向）の断面図である。
【図８４】図７０に示す半導体装置の製造工程を説明する図であり、（Ａ）は周辺回路部、（Ｂ）はメモリセル（ワード線方向）の断面図である。
【図８５】図７０に示す半導体装置の製造工程を説明する図であり、（Ａ）は周辺回路部、（Ｂ）はメモリセル（ワード線方向）の断面図である。
【図８６】図７０に示す半導体装置の製造工程を説明する図であり、（Ａ）は周辺回路部、（Ｂ）はメモリセル（ワード線方向）の断面図である。
【図８７】図７０に示す半導体装置の製造工程を説明する図であり、（Ａ）は周辺回路部、（Ｂ）はメモリセル（ワード線方向）の断面図である。
【図８８】図７０に示す半導体装置の製造工程を説明する図であり、（Ａ）は周辺回路部、（Ｂ）はメモリセル（ワード線方向）の断面図である。
【図８９】図７０に示す半導体装置の製造工程を説明する図であり、（Ａ）は周辺回路部、（Ｂ）はメモリセル（ワード線方向）の断面図である。
【図９０】図７０に示す半導体装置の製造工程を説明する図であり、（Ａ）は周辺回路部、（Ｂ）はメモリセル（ワード線方向）の断面図である。
【図９１】図７０に示す半導体装置の製造工程を説明する図であり、（Ａ）は周辺回路部、（Ｂ）はメモリセル（ワード線方向）の断面図である。
【図９２】図７０に示す半導体装置の製造工程を説明する図であり、（Ａ）は周辺回路部、（Ｂ）はメモリセル（ワード線方向）の断面図である。
【図９３】図７０に示す半導体装置の製造工程を説明する図であり、（Ａ）は周辺回路部、（Ｂ）はメモリセル（ワード線方向）の断面図である。
【図９４】図７０に示す半導体装置の製造工程を説明する図であり、（Ａ）は周辺回路部、（Ｂ）はメモリセル（ワード線方向）の断面図である。
【図９５】図７０に示す半導体装置の製造工程を説明する図であり、（Ａ）は周辺回路部、（Ｂ）はメモリセル（ワード線方向）の断面図である。
【図９６】図７０に示す半導体装置の製造工程を説明する図であり、（Ａ）は周辺回路部、（Ｂ）はメモリセル（ワード線方向）の断面図である。
【図９７】図７０に示す半導体装置の製造工程を説明する図であり、（Ａ）は周辺回路部、（Ｂ）はメモリセル（ワード線方向）の断面図である。
【図９８】図７０に示す半導体装置の製造工程を説明する図であり、（Ａ）は周辺回路部、（Ｂ）はメモリセル（ワード線方向）の断面図である。
【図９９】図７０に示す半導体装置の製造工程を説明する図であり、（Ａ）は周辺回路部、（Ｂ）はメモリセル（ワード線方向）の断面図である。
【図１００】図７０に示す半導体装置の製造工程を説明する図であり、（Ａ）は周辺回路部、（Ｂ）はメモリセル（ワード線方向）の断面図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明の実施形態例を説明するが、本発明はこれらの実施形態例のみ限定されるものではない。
【００１２】
実施形態例１
図１に、本実施形態例に係るメモリセルレイアウトパターンを示す。最小加工寸法Ｆに対して、２Ｆピッチのチェッカーパターンで、アクティブフィールドパターン（蓄積拡散層、アクセストランジスタ）ＡＰを形成する。そのチェッカーパターン１つ置きに２ＦピッチでＹ方向にワード線パターンＷＬＰが配置される。また、ワード線パターンＷＬＰと直交するＸ方向にチェッカーパターンと１／２Ｆオフセットした位置に、２Ｆピッチでビット線パターンＢＬＰが配置される。
【００１３】
図２は、図１のレイアウトパターンから形成される実際のパターンを模式的に示している。２Ｆピッチのチェッカーパターン１Ａから、１Ｆピッチで１Ｆより小さい径のアクティブフィールドおよびビットコンタクト４が形成され、２Ｆピッチのワード線パターンからアクティブフィールドが連なるように１Ｆピッチのワード線用トレンチ２が形成され、２Ｆピッチのビット線パターンからビットコンタクト４が連なるように１Ｆピッチのビット線３が形成される。したがって、１セルの面積は１Ｆ×１Ｆ＝１Ｆ２となり、専有面積の縮小が図れている。
【００１４】
図３（Ａ）、（Ｂ）は、それぞれ、図２におけるビット線方向（Ａ−Ａ線）、ワード線方向（Ｂ−Ｂ線）の断面構造を示す。第一導電型の半導体基板をエッチングして得られた柱状構造体（半導体ピラー）の下部に第二導電型の拡散層（下部Ｎ＋層１０２）を蓄積電極とし、その周囲に容量絶縁膜１１２を介してプレート電極ＰＬＥが形成される。その上部に縦型のアクセストランジスタが形成され、第二導電型のソース及びドレイン拡散層（下部Ｎ＋層１０２及び上部Ｎ＋層１０４）に挟まれたチャネル部（Ｐ−層１０３）を取り囲むようにゲート絶縁膜１１６及びゲート電極ＧＥが形成されている。ゲート電極ＧＥ同士は、トランジスタ上部に形成されたトレンチに埋め込まれたワード配線ＷＬにて接続される。また、アクセストランジスタの上部拡散層（上部Ｎ＋層１０４）上には、ビットコンタクトに埋め込まれた導体プラグＢＬＣＴを介してビット線ＢＬが形成、接続されている。さらに、層間絶縁膜１３６がビット線上に形成され、図示しない上部配線層が必要層数形成され、本発明のＤＲＡＭメモリセルが構成される。
【００１５】
図４以降は、本発明の一実施形態に係るメモリセルを製造する際の主要工程における工程断面図と一部は平面図を示す。これらの工程断面図において、（Ａ）は図２のビット線方向（Ａ−Ａ線）、（Ｂ）はワード線方向（Ｂ−Ｂ線）の断面構造を示す。
【００１６】
まず、シリコン基板１００にイオンインプランテーション及び熱処理により、Ｎ＋層１０４／Ｐ−層１０３／Ｎ＋層１０２／Ｐウェル層１０１を形成する。下部Ｎ＋層１０２は蓄積電極とするため、設計蓄積容量Ｃｓを満足する表面積を少なくとも確保するように、例えば１０μｍの深さに設定される（図４）。イオンインプランテーション時にシリコン基板を保護していたパッド酸化膜(図示せず）を除去し、再度、パッド酸化膜１０５を付け直し、窒化膜１０６及びマスクとなる酸化膜１０７を成膜する。酸化膜１０７上にレジスト層１０８を形成した後、リソグラフィ工程で２Ｆピッチのチェッカーパターンを転写する（図５）。
【００１７】
チェッカーパターンとしては、図６に示すように、矩形のマスクパターン１Ａを用いてレジスト層１０８に転写すると、回折光の影響により略円形のパターンに転写される。
【００１８】
さらにレジスト層１０８をマスクにマスク酸化膜１０７をドライエッチングし（図７）、レジストを除去した後、Ｆ／２未満の薄いサイドウォール窒化膜１０９を成膜する（図８）。
【００１９】
サイドウォール窒化膜１０９をエッチバックしてマスク酸化膜１０７の側壁にサイドウォールを形成し（図９）、酸化膜１１０で埋め戻した後（図１０）、ＣＭＰでサイドウォール窒化膜１０９が露出するまで研磨する（図１１）。研磨後の上面図を図１２に示す。このようにダブルパターニング技術を採用することで、元の２Ｆピッチのチェッカーパターンから１Ｆピッチの酸化膜パターンを得ることができる。その後、サイドウォール窒化膜１０９を選択的に除去する（図１３）。
【００２０】
次に、酸化膜（１０７及び１１０）をマスクとしてシリコン基板を最下層のＰウェル層１０１まで異方性エッチングしてトレンチ１１１を形成する（図１４）。次に形成されたトレンチ１１１内を覆うように容量絶縁膜１１２を形成する（図１５）。容量絶縁膜１１２は例えば２ｎｍ程度の酸窒化膜や窒化膜、或いはシリコン上に成膜可能な誘電率の高い絶縁膜をＡＬＤ法等で成膜しても良い。次に容量絶縁膜１１２を介して蓄積電極（下層Ｎ＋層１０２）と対向するプレート電極となる、例えばポリシリコン膜１１３を成膜し、トレンチ１１１内を埋め込む（図１６）。このポリシリコン膜１１３を下部Ｎ＋層１０２上部までエッチバックし、プレート電極ＰＬＥが形成される（図１７）。
【００２１】
次に、トレンチ上部を窒化膜１１４で埋め込み（図１８）、所望の厚さに窒化膜１１４が残るようにエッチバックを行い、プレート電極ＰＬＥ上にキャップ絶縁膜（Ｃａｐ）を形成する（図１９）。次に、キャップ絶縁膜Ｃａｐ上のトレンチ１１５に露出した容量絶縁膜１１２を除去し、シリコン側壁表面を清浄化した後、ゲート絶縁膜１１６を形成する（図２０）。ゲート絶縁膜１１６は、例えば厚さ４ｎｍ程度の酸窒化膜や酸化膜、或いはシリコン上に成膜可能な誘電率の高い絶縁膜をＡＬＤ法等で成膜しても良い。次に、ゲート電極となるポリシリコンや窒化チタン等の導体膜１１７をトレンチ１１５を埋め込まない程度の膜厚で成膜する（図２１）。
【００２２】
次に、導体膜１１７に対して異方性エッチバックを実施し、シリコンピラーを取り囲むゲート電極（ＧＥ）を形成する（図２２）。次に酸化膜１１８でトレンチ１１５内を埋め込み（図２３）、ＣＭＰ等で平坦化を行う。基板表面にレジスト層１１９を形成し、リソグラフィ技術を用いて、図１に示すように２Ｆピッチのワード線パターンＷＬＰをレジスト層に転写する（図２４）。次に、酸化膜（１０７，１１０，１１８）をレジスト層１１９をマスクにエッチングし、トレンチ状の段差１２０を形成する（図２５）。
【００２３】
次に、フッ酸等を用いた等方的なエッチングで酸化膜の段差を縮小（スリミング）し（図２６）、窒化膜１２１を成膜する（図２７）。この窒化膜１２１をエッチバックし、酸化膜１１８の段差側壁に窒化膜１２１をサイドウォールに加工した後（図２８）、さらに酸化膜１２２で段差を埋め戻す（図２９）。
【００２４】
次に、ＣＭＰ等で窒化膜１２１が露出するまで研磨を行った後（図３０）、窒化膜（１０６，１２１）に対して十分な選択比の保てる異方性ドライエッチングで酸化膜（１０７，１１０，１１８，１２２）のみを掘り下げ、ワード線用トレンチ１２３を形成する（図３１）。ゲート電極ＧＥを接続する窒化チタン等の導体膜１２４をワード線用トレンチ１２３に埋め込み（図３２）、エッチバックしてワード線ＷＬ（１２４）を形成する（図３３）。
【００２５】
次に、酸化膜１２５でワード線用トレンチを埋め戻した後（図３４）、ＣＭＰ等で基板表面上に必要な保護絶縁膜を残した状態まで平坦化を行う（図３５）。次に窒化膜１２６と酸化膜１２７を成膜した後（図３６）、リソグラフィ技術でレジスト１２８に前記アクティブフィールドパターンＡＰと同様に２Ｆピッチのチェッカーパターンを転写する。レジスト１２８をマスクに酸化膜１２７を異方性エッチングし、段差を形成する（図３７）。
【００２６】
次に、フッ酸等を用いた等方性エッチングにより酸化膜１２７の段差を縮小化した後（図３８）、窒化膜１２９を成膜する（図３９）。この窒化膜１２９をエッチバックしてサイドウォールを形成し（図４０）、その後、段差となった酸化膜１２７のみを除去する（図４１）。
【００２７】
次に、柱状シリコン上部の窒化膜（１２６，１０６）を除去するため、異方性エッチバックを行った後（図４２）、ワード線ＷＬとのショートマージンを確保するためのサイドウォールとなる酸化膜１３０を成膜する（図４３）。この酸化膜１３０をエッチバックし、更にオーバーエッチングにより柱状シリコンの上部拡散層１０４を露出させ、ビット線接続用コンタクトホール１３１を形成する（図４４）。
【００２８】
次に、コンタクトホール１３１内に導体膜１３２を埋め込む。導体膜１３２は拡散層１０４との接触抵抗を低減するために、チタンやコバルト等を用いたシリサイドを形成した後、例えば、窒化チタンやチタン、あるいはタングステン等の積層膜を用いる（図４５）。
【００２９】
次に、導体膜１３２に対してＣＭＰあるいはエッチバックを行い、プラグ（ＢＬＣＴ）を形成した後（図４６）、例えばタングステンを用いた導体膜１３３と酸化膜１３４の積層膜を形成する（図４７）。酸化膜１３４上にレジスト膜１３５を形成し、リソグラフィ技術を用いて、図１に示すようにアクティブフィールドパターンＡＰに対してＹ方向にＦ／２ピッチずらしたビット線パターンＢＬＰをレジスト膜１３５に転写した後、酸化膜１３４をレジストマスク１３５でエッチングし、配線方向の段差を形成する（図４８）。フッ酸等を用いた等方性エッチングにより酸化膜１３４の段差を縮小化した後、サイドウォールとなる窒化膜１３６を成膜する（図４９）。
【００３０】
次に、窒化膜１３６をエッチバックしてサイドウォールを形成した後（図５０）、酸化膜１３４を除去し（図５１）、窒化膜１３６をマスクに導体膜１３３を異方性エッチングすることによりビット線（ＢＬ）を形成する（図５２）。
【００３１】
この後、層間絶縁膜や必要な配線層を形成して、図３に示すＤＲＡＭメモリセルが完成する。また、当然のことならが、メモリセルを制御するための周辺回路用ＭＯＳトランジスタや配線層も適宜形成され、メモリセルと接続されてＤＲＡＭが構成される。
【００３２】
以上の本実施形態によれば、半導体プロセスの最小加工寸法Ｆに対して、１Ｆ２のメモリセル面積を実現することができる。
【００３３】
また、ビット線を基板内に埋め込む必要がなく、６Ｆ２〜４Ｆ２セルと同一セルサイズを実現するためのＦ値を大きく設定できることも合わせると、ビット線の寄生容量を抑制できるため、動作マージン向上が図れる。
【００３４】
また、キャパシタがシリコン基板内に柱状シリコンを用いて形成され、微細化の要求が厳しくないことから、基板上にクラウン型で形成されるキャパシタと比較して、容量電極の変形やひずみなどの問題は発生しない。
【００３５】
更に、蓄積電極を基板と電気的に分離するｐｎ接合は、トレンチ底にあり、ワード線やビット線から、例えば１０μｍ程度離れているため、これら配線の電位変化の影響を受けず、データパターンやディスターブによるリテンション不良に対する耐性が向上する。
【００３６】
実施形態例２
実施形態例１ではキャパシタを基板内に形成し、蓄積電極はアクセストランジスタの拡散層から連続する半導体層で構成されており、電位状態によっては空乏化が発生し、蓄積容量値が減少する場合がある。また、半導体上に成膜可能な絶縁膜も限定されるため、容量値を確保するための高誘電体膜の使用に制限がかかる場合がある。本実施形態例ではこれらの点を改善する形態について説明する。
【００３７】
本発実施形態例のメモリセルレイアウトは実施形態例１と同じである。
【００３８】
図５３は、図２におけるワード線延在方向の断面構造図を示す。
半導体基板をエッチングして得られた柱状構造体（半導体ピラー）の下部を蓄積電極とし、その周囲に容量絶縁膜２０６を介してプレート電極ＰＬＥが形成される。本実施形態例では、蓄積電極は下部Ｎ＋層１０２と、その側壁表面に形成されたシリサイド層２０４および金属膜２０５で構成されている点に特徴がある。その上部に縦型のアクセストランジスタが形成され、ソース及びドレイン拡散層（下部Ｎ＋層１０２及び上部Ｎ＋層１０４）に挟まれたチャネル部（Ｐ−層１０３）を取り囲むようにゲート絶縁膜１１６及びゲート電極ＧＥが形成されている。ゲート電極ＧＥ同士は、トランジスタ上部に形成されたトレンチに埋め込まれたワード配線ＷＬにて接続される。また、アクセストランジスタの上部拡散層（上部Ｎ＋層１０４）上には、ビットコンタクトホールに埋め込まれた導体プラグＢＬＣＴを介してビット線ＢＬが形成、接続されている。さらに図示しないが、層間絶縁膜や上部配線層が必要層数形成され、本発明のＤＲＡＭメモリセルが構成されている。
【００３９】
次に、本実施形態のメモリセルを製造する際の主要工程における断面構造図を図５４以降に示す。これらの図において、（Ａ）はビット線方向、（Ｂ）はワード線方向での断面構造を示す。
【００４０】
まず、実施形態例１の図１４工程までは同様に実施した後、形成されたトレンチ１１１内を覆うように保護酸化膜２０１を形成する（図５４）。次に窒化膜２０２を埋め込み（図５５）、トレンチボトムのみに残すようにエッチバックして埋め込み絶縁膜を形成する（図５６）。埋め込み絶縁膜の上面は下部Ｎ＋層１０２の底面より上方に位置するように設定する。次にカバレジの悪いプラズマ酸化膜２０３を成膜し、柱状シリコン上部のトランジスタ部を比較的厚い酸化膜で覆う（図５７）。
【００４１】
次に、トレンチボトムの酸化膜２０３を除去しつつ、上部の酸化膜２０３は保護のために残すようなエッチング時間で等方的にエッチングを行う（図５８）。この時、下部Ｎ＋層１０２の側壁の保護酸化膜２０１も除去される。露出したＮ＋層１０２の側壁にチタンやコバルト（図示せず）を用いて、シリサイド層２０４を形成した後、窒化チタン等の蓄積電極用金属膜２０５を成膜し（図５９）、エッチバックして各メモリセルの蓄積電極毎に蓄積電極用金属膜２０５を分離した後（図６０）、容量絶縁膜２０６を成膜する（図６１）。
【００４２】
次に、容量絶縁膜２０６を挟んで対向するプレート電極となる、例えば窒化チタン膜等の導体膜１１３を成膜、トレンチ内を埋め込む（図６２）。この導体膜１１３を下層Ｎ＋層１０２上部までエッチバックし、プレート電極（ＰＬＥ）が形成される（図６３）。次にトレンチ上部を窒化膜２０７で埋め込み（図６４）、所望の残膜が残るようにエッチバックを行い、プレート電極上の第一の絶縁膜を形成した後、露出した容量絶縁膜２０６と蓄積電極用金属膜２０５を除去する（図６５）。
【００４３】
次に、トレンチ上部を窒化膜２０８で埋め込み（図６６）、所望の残膜が残るようにエッチバックを行い、プレート電極上の第二の絶縁膜を形成する（図６７）。第１の絶縁膜及び第２の絶縁膜によりプレート電極ＰＬＥ上にキャップ絶縁膜Ｃａｐが形成される。その後、露出した酸化膜（２０３，２０１）を除去し（図６８）、シリコン側壁表面を清浄化した後、ゲート酸化膜１１６を形成する（図６９）。ゲート酸化膜１１６は、低温で成膜可能な高誘電体膜を成膜する。
【００４４】
その後は、実施形態例１と同様に、ゲート電極、ワード線、ビット線用コンタクトホールやビット線を形成した後、層間絶縁膜や必要な配線層を形成し、ＤＲＡＭメモリセルが完成する。また、当然メモリセルを制御するための周辺回路用ＭＯＳトランジスタや配線層も適宜形成され、メモリセルと接続されＤＲＡＭが構成される。
【００４５】
本実施形態例では、キャパシタを基板内に形成する場合、蓄積電極となるＮ＋拡散層１０２表面をシリサイド２０４で接続する金属膜２０５で覆うことにより、空乏化による容量の損失が防げる。
【００４６】
また、蓄積電極表面が金属膜２０５で覆われているため、シリコンであるＮ＋拡散層１０２表面に形成する場合と比較して絶縁膜の制限が緩和され、容量値を確保するために必要な高誘電体膜を容量絶縁膜２０６として使用できる。
【００４７】
実施形態例３
実施形態例１，２において、周辺回路の詳細について説明を省略していたが、ある程度の熱処理が必要となる周辺回路のトランジスタの形成工程よりも前にキャパシタを形成しなければならないため、キャパシタの蓄積電極として使用する下部拡散層１０２が半導体化して空乏化による容量低下が懸念されることがある。また、容量絶縁膜として耐熱性が要求されるため、誘電率の大きな材料の使用に制限がかかり、蓄積容量の確保に支障を来す場合がある。
【００４８】
実施形態例２のように、キャパシタの蓄積電極のメタル化を進めて、周辺回路のトランジスタもＡＬＤ法や低温ＣＶＤ法、プラズマ成膜法を用いて熱処理の低温化を図ることも考えられるが、周辺回路のトランジスタに熱負荷の少ないプロセスを用いるとトランジスタの性能を確保することが難しくなり、ひいてはＤＲＡＭの性能を確保することが困難となる場合がある。
【００４９】
更に、元の基板面に周辺回路のトランジスタを形成すると、周辺回路のトランジスタに接続する配線とメモリセルトランジスタに接続する配線とが乖離し、スルーホール抵抗の上昇や動作マージンの確保が困難となる場合がある。
【００５０】
本実施形態例では、これらの不具合を解消した周辺回路構造を適用する例について説明する。ここでは、メモリセル構造として実施形態例２に挙げた構造を用いて説明するが、実施形態例１のメモリセル構造にも適用できることは自明である。
【００５１】
図７０に本実施形態例のＤＲＡＭの周辺回路部（Ａ）とメモリセル部（Ｂ）との断面構造図を示す。メモリセル部は実施形態例２とほぼ同じであり説明を省略する。周辺回路部のトランジスタは、メモリセル部の柱状構造を形成するエッチングで掘り下げられたＳｉ面に形成される。Ｓｉ柱状構造形成を除くと、形成順序は、周辺回路用ＭＯＳトランジスタ、メモリセル用キャバシタ素子、メモリセル用アクセストランジスタとなる。また、メモリセルと周辺回路には大きな段差が存在しており、段差緩衝領域が必要となるが、メモリセルに付帯するセンスアンプやワードドライバは、図示しないが緩衝領域による面積増加を避けるため、メモリセル用アクセストランジスタと同時に形成される。
【００５２】
図７１以降は、本実施形態例に係る半導体装置を製造する際の主要工程における断面構造図を示し、（Ａ）は周辺回路部、（Ｂ）はメモリセル部を示す。
【００５３】
実施形態例１と同様に、Ｓｉ基板１００にインプラントおよび熱処理を用いて、上部Ｎ＋層１０４／Ｐ−チャネル層１０３／下部Ｎ＋層１０２／Ｐウェル層１０１を形成する。下部Ｎ＋層１０２は蓄積電極とするため、蓄積容量Ｃｓを確保するため、例えば３μｍの深さに設定される。実施形態例１と同様にダブルパターニング技術を用いて形成した酸化膜マスク（１０７及び１１０）を形成する（図７１）。酸化膜マスク（１０７及び１１０）をマスクとしてＳｉ基板を最下層のＰウェル層１０１まで異方性でエッチングしてトレンチ１１１を形成する。この際、周辺回路領域もエッチングされＰウェル層１０１レベルの新たなＳｉ表面を露出する（図７２）。
【００５４】
次に、露出したＳｉ表面を酸化して熱酸化膜３０１を形成した後、トレンチ１１１内を覆うように保護酸化膜３０２を成膜する（図７３）。次に、リソグラフィ工程を経て周辺回路部のみ酸化膜（３０１及び３０２）を除去し、メモリセル部は保護酸化膜３０２を残す（図７４）。次に、周辺回路部にパッド酸化膜３０３及び窒化膜３０４を成膜した後（図７５）、レジスト３０５をマスクに、周辺回路部に素子分離領域となるＳｉトレンチ３０６を形成する（図７６）。
【００５５】
次に、周辺回路部に従来方法と同様の素子分離絶縁膜３０７を形成した後（図７７）、エッチバックして素子分離領域３０８を形成する（図７８）。必要なチャネル形成用イオン注入、ゲート酸化膜３０９生成、ゲート電極３１０形成、拡散層３１１形成を経て、周辺回路部にＭＯＳトランジスタが形成される（図７９）。次にゲート上層間膜として酸化膜からなる第１層間膜３１２および窒化膜３１３を成膜する（図８０）。
【００５６】
次に、リソグラフィ工程を経てメモリセル部のみ、窒化膜３１３を及び酸化膜３１２、３０２を除去した後、実施形態例２で説明したように、メモリセル形成を実施する（図８１）。まず、トレンチを埋め込むように窒化膜２０２を成膜し（図８２）、表面の窒化膜２０２をエッチバックで除去した後（図８３）、周辺回路部との段差を埋め込むように酸化膜３１４を成膜する（図８４）。
【００５７】
次に、ＣＭＰ法でメモリセル部の窒化膜２０２が露出するように平坦化を行った後（図８５）、トレンチボトムのみに窒化膜２０２を残すようにエッチバックする（図８６）。次にカバレジの悪いプラズマ酸化膜２０３を成膜し、柱状シリコン上部のトランジスタ部を比較的厚い酸化膜で覆う（図８７）。
【００５８】
次にトレンチボトムの酸化膜２０３を除去しつつ、上部の酸化膜２０３は保護のために残すようなエッチング時間で等方的に酸化膜エッチングを行う（図８８）。
【００５９】
露出したＮ＋層１０２の側壁にチタンやコバルトを用いて、シリサイド層２０４を形成した後、窒化チタン等の蓄積電極用金属膜２０５を成膜し、エッチバックして各メモリセルの蓄積電極毎に蓄積電極用金属膜２０５を分離した後、容量絶縁膜２０６を成膜する（図８９）。次に容量絶縁膜２０６を挟んで対向するプレート電極ＰＬＥとなる、例えば窒化チタン膜等の導体膜１１３を成膜、トレンチ内を埋め込み、導体膜１１３を下層Ｎ＋層１０２上部までエッチバックし、プレート電極ＰＬＥが形成される（図９０）。次に第２実施形態例と同様に、トレンチ上部を窒化膜の埋め込みとエッチバックを行い、プレート電極上の絶縁膜を形成した後、露出した容量絶縁膜２０６と蓄積電極用金属膜２０５を除去し、さらに、窒化膜の埋め込み及びエッチバックを行い、プレート電極上にキャップ絶縁膜Ｃａｐを形成する（図９１）。露出した酸化膜（２０３，３０１）を除去し、シリコン側壁表面を清浄化した後、ゲート絶縁膜１１６として低温で成膜可能な高誘電体膜を成膜した後、ゲート電極となる窒化チタン等の金属導体膜を、トレンチを埋め込まない程度の膜厚で成膜し、異方性エッチバックを行い、柱状シリコンを取り囲むゲート電極ＧＥを形成する（図９２）。
【００６０】
次に酸化膜１１８で残ったトレンチ内を埋め込み、ＣＭＰ等で平坦化を行った後（図９３）、リソグラフィ技術を用いてワード線パターンをレジストに転写、酸化膜１１８をレジストマスクでエッチングし、ワード線用トレンチを形成する（図９４）。この時、周辺回路部はレジスト３１５にて保護しておく。
【００６１】
次に、ゲート電極を接続する窒化チタン等の導体膜を埋め込み成膜した後、エッチバックを行い、ワード線ＷＬを形成し、ワード線上層の層間膜となる酸化膜１２５を成膜する（図９５）。続いて、リソグラフィ工程を経て、メモリセル部にレジストパターン３１６を形成し、周辺回路部のみ窒化膜３１３上の酸化膜（１２５及び３１４）を除去し、さらに窒化膜３１３も除去する（図９６）。
【００６２】
次に、周辺回路部の第１層間膜３１２を貫通して拡散層３１１に接続する基板コンタクト３１７，基板コンタクト３１７に接続する第１層配線３１８を形成した後、周辺回路部の第２層間膜３１９を酸化シリコン膜などで形成する（図９７）。さらに、第２層間膜３１９を貫通するコンタクト３２０，コンタクト３２０に接続する第２層目配線３２１を形成する（図９８）。第３層間膜３２２を形成し、周辺回路部とメモリセル部とを同じ高さに平坦化した後（図９９）、第３層間膜を貫通するコンタクト３２３を形成し、さらに上層配線３２４を形成する。メモリセル部では、ビット線コンタクトＢＬＣＴとビット線ＢＬを形成する。ビット線ＢＬは、上層配線３２４と同材料を用いて、同時に形成することができる。
その後、図示しないが、さらに必要な層間絶縁膜や配線層等を形成し、図７０に示すようなＤＲＡＭが完成する。
【００６３】
本実施形態例によれば、
（１）ＤＲＡＭメモリセルとの段差内に周辺回路部の配線層が形成されるため、スルーホールの抵抗が高くなり動作マージンの確保が困難になる、あるいは断線不良が起こりやすくなるという問題が解消される。
（２）Ｓｉ基板中メモリセルを形成するトレンチ構造であるが、ある程度の熱処理が必要な周辺回路用トランジスタの形成後にキャパシタを形成できるため、金属電極を用いるＭＩＭキャパシタを用いることが可能となり、空乏化による容量低下が対策され、誘電率の大きな容量絶縁膜を採用することもできる。
（３）Ｓｉ基板中にメモリセルを形成するトレンチ構造であるが、周辺回路トランジスタを先に形成するため、性能優先でデバイスを作製することが可能となり、高性能トランジスタを持つトレンチ構造ＤＲＡＭを実現できる。
【００６４】
なお、周辺回路部はプレーナ型のＭＯＳトランジスタでなく、Ｓｉ柱状等の立体ＭＯＳトランジスタで更なる性能向上を図ることも可能である。
【符号の説明】
【００６５】
ＡＰ      アクティブフィールドパターン
ＷＬＰ    ワード線パターン
ＢＬＰ    ビット線パターン
ＰＬＥ    プレート電極
Ｃａｐ    キャップ絶縁膜（キャップ絶縁膜）
ＧＥ      ゲート電極
ＷＬ      ワード配線
ＢＬＣＴ  ビット線コンタクト
ＢＬ      ビット線
１Ａ      チェッカーパターン
２        ワード線用トレンチ
３        ビット線
４        ビット線コンタクト
１００    シリコン基板
１０１    Ｐ−ウェル層
１０２    下部拡散層（下部Ｎ＋層）
１０３    チャネル部（Ｐ−層）
１０４    上部拡散層（上部Ｎ＋層）
１１２、２０６  容量絶縁膜
１１６    ゲート絶縁膜
２０４    シリサイド層
２０５    蓄積電極用金属膜
３０８    素子分離領域（周辺回路部）
３０９    ゲート絶縁膜（周辺回路部）
３１０    ゲート電極（周辺回路部）
３１１    拡散層（周辺回路部）
３１２    第１層間膜（周辺回路部）
３１７    基板コンタクト（周辺回路部）
３１８    第１層配線（周辺回路部）
３１９    第２層間膜（周辺回路部）
３２０，３２３  コンタクト（周辺回路部）
３２１    第２層配線（周辺回路部）
３２４    上層配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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【図９４】
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【図９５】
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【図９６】
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【図９７】
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【図９８】
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【図９９】
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【図１００】
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