(57)【要約】【課題】半導体集積回路で発生するノイズの伝搬を精度よく解析する。【解決手段】位置特定部２が、解析対象の半導体集積回路のレイアウト情報ｄ１から、高耐圧素子部において、可変容量として設定する、異なる導電型の領域間の接合部の位置を特定し、モデル作成部３が、レイアウト情報ｄ１及び半導体集積回路の製造条件（プロセスパラメータｄ２）をもとに、ノイズ伝搬路となる配線または基板を、抵抗及び容量を用いてモデル化し、特定された接合部の位置には可変容量を設定する。【選択図】図１
2013020424.tif 000002
【特許請求の範囲】
【請求項１】
解析対象の半導体集積回路のレイアウト情報から、高耐圧素子部において、可変容量として設定する、異なる導電型の領域間の接合部の位置を特定する位置特定部と、
前記レイアウト情報及び前記半導体集積回路の製造条件をもとに、ノイズ伝搬路となる配線または基板を、抵抗及び容量を用いてモデル化し、特定された前記接合部の位置には前記可変容量を設定するモデル作成部と、
を有することを特徴とするノイズ解析装置。
【請求項２】
前記接合部に印加される電圧に応じて、前記可変容量の容量値を計算する容量計算部を有することを特徴とする請求項１に記載のノイズ解析装置。
【請求項３】
前記容量計算部は、予め求められた前記接合部ごとの印加電圧と容量との関係を示す情報をもとに、前記容量値を計算することを特徴とする請求項２に記載のノイズ解析装置。
【請求項４】
コンピュータによって実行されるノイズ解析方法であって、
解析対象の半導体集積回路のレイアウト情報から、高耐圧素子部において、可変容量として設定する、異なる導電型の領域間の接合部の位置を特定し、
前記レイアウト情報及び前記半導体集積回路の製造条件をもとに、ノイズ伝搬路となる配線または基板を、抵抗及び容量を用いてモデル化し、特定された前記接合部の位置には前記可変容量を設定する、
ことを特徴とするノイズ解析方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ノイズ解析装置及びノイズ解析方法に関する。
【背景技術】
【０００２】
アナログ回路とデジタル回路を混載した半導体集積回路において、これらの回路で発生したノイズがシリコン基板を通して伝搬することで、ノイズに弱いアナログ回路などの特性の劣化や、誤動作が発生することが問題となっている。
【０００３】
特に、近年では、車載向けの半導体集積回路が普及し、たとえば、４０Ｖなどの高電圧の電源と１．２Ｖ系電源といった、電源電圧が大きく異なる回路が１つのチップ上に搭載されるようになってきている。このような半導体集積回路を設計する際には、高電圧の電源で動作する回路にて発生したノイズが、低電圧の電源で動作する回路に与える影響を考慮することが重要である。
【０００４】
従来、半導体集積回路のノイズ解析を行う際に、シリコン基板レイアウトを一定の大きさの領域（メッシュ）ごとに分割し、その領域ごとに抵抗や接合容量をモデル化し、ノイズ解析における基板モデルを作成する技術があった。なお、従来のノイズ解析手法では、基板モデルにおいて、モデル化される容量は固定容量であった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１００７１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、高電圧の電源で動作する回路で使用される高耐圧素子は、大きいバイアス電圧が印加されることから、小さいバイアス電圧が印加される半導体素子に比べ、バイアス電圧印加時に接合部にできる空乏層が大きく広がる。このとき、接合容量はバイアス電圧の値に応じて大きく変化する。そのため、従来のようにモデル化される容量を固定容量とした場合、精度よくノイズを解析できないという問題があった。
【課題を解決するための手段】
【０００７】
発明の一観点によれば、解析対象の半導体集積回路のレイアウト情報から、高耐圧素子部において、可変容量として設定する、異なる導電型の領域間の接合部の位置を特定する位置特定部と、前記レイアウト情報及び前記半導体集積回路の製造条件をもとに、ノイズ伝搬路となる配線または基板を、抵抗及び容量を用いてモデル化し、特定された前記接合部の位置には前記可変容量を設定するモデル作成部と、を備えたノイズ解析装置が提供される。
【発明の効果】
【０００８】
開示のノイズ解析装置及びノイズ解析方法によれば、半導体集積回路で発生するノイズの伝搬を精度よく解析することができる。
【図面の簡単な説明】
【０００９】
【図１】本実施の形態のノイズ解析装置の一例を示す図である。
【図２】ノイズ解析方法の一例の流れを示すフローチャートである。
【図３】ＬＤＭＯＳのある接合部における、容量のドレイン電圧特性の一例を示す図である。
【図４】作成されるモデルの例を示す図である。
【図５】ノイズ解析処理の流れの一例を示すフローチャートである。
【図６】ノイズ解析対象の半導体集積回路を示す図である。
【図７】ノイズ解析結果の一例を示す図である。
【図８】本実施の形態に用いるコンピュータのハードウェアの一構成例を示す図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態を、図面を参照しつつ説明する。
図１は、本実施の形態のノイズ解析装置の一例を示す図である。
ノイズ解析装置１は、位置特定部２、モデル作成部３、ノイズ源モデル化部４、容量計算部５、ノイズ解析部６、記憶部７を有している。記憶部７には、解析対象の半導体集積回路のレイアウト情報ｄ１、配線や基板の、厚さ、抵抗率、容量などの製造条件（以下プロセスパラメータと呼ぶ）ｄ２、回路データｄ３が格納されている。さらに、記憶部７には、半導体集積回路の高耐圧素子部において、モデル化の際に可変容量として設定する異なる導電型（ｎ型とｐ型）の領域間の接合部ごとの、印加電圧と容量との関係を示す容量電圧特性情報ｄ４−１〜ｄ４−ｎなどが格納されている。
【００１１】
なお、解析対象の半導体集積回路は、ＬＤＭＯＳ（Laterally Diffused Metal-Oxide Semiconductor）や、ＤＭＯＳ（Double-diffused MOS）などの高耐圧素子部を含んでいる。
【００１２】
位置特定部２は、レイアウト情報ｄ１から、高耐圧素子部において、可変容量として設定する、異なる導電型の領域間の接合部の位置を特定する。位置特定部２は、大きなバイアス電圧が印加された際に大きな空乏層を形成する接合部の位置をレイアウト情報ｄ１から特定する。
【００１３】
モデル作成部３は、レイアウト情報ｄ１及びプロセスパラメータｄ２をもとに、ノイズ伝搬路となる配線または基板を、抵抗及び容量を用いてモデル化する。このとき、モデル作成部３は、位置特定部２で特定された接合部の位置には可変容量を設定する。なお、モデル化は、たとえば、ネットリストを作成することで行われる。
【００１４】
ノイズ源モデル化部４は、設計対象の半導体集積回路の回路データｄ３を用いて回路解析を行い、ノイズ源情報として、ノイズの時間波形や周波数波形などを求める。
容量計算部５は、位置特定部２で特定された接合部に印加される電圧に応じて、可変容量の容量値を計算する。接合部に印加される電圧（可変容量の２端子間電圧）は、ノイズ解析部６によるノイズ解析処理において計算される。
【００１５】
また、容量計算部５は、予め求められた、可変容量として設定する高耐圧素子部の接合部ごとの容量電圧特性情報ｄ４−１〜ｄ４−ｎをもとに容量計算を行う。
ノイズ解析部６は、作成されたネットリスト、ノイズ源情報、容量値をもとに、ノイズ解析処理を行う。たとえば、ノイズ解析部６は、ネットリストの各ノードにおける電流値や電圧値を算出して、基板ノイズの伝搬を解析する。
【００１６】
このようなノイズ解析装置１によれば、解析対象の半導体集積回路の高耐圧素子部において、可変容量として設定する接合部の位置が特定され、その位置に可変容量を設定したモデルが作成される。これにより、可変容量にバイアス電圧に応じた容量値を設定できるようになり、ノイズ伝搬路である基板のインピーダンスを精度よくモデル化でき、発生するノイズの伝搬を精度よくシミュレーションすることが可能となる。
【００１７】
また、容量計算部５は、予め求められた、可変容量として設定する高耐圧素子部の接合部ごとの容量電圧特性情報ｄ４−１〜ｄ４−ｎをもとに容量計算を行うので、より精度よくバイアス電圧に応じた容量値を計算でき、精度のよいノイズ解析が可能となる。
【００１８】
以下、高耐圧素子部の例として、ＬＤＭＯＳのノイズ解析を例にして本実施の形態のノイズ解析方法を、より詳細に説明する。
図２は、ノイズ解析方法の一例の流れを示すフローチャートである。
【００１９】
まず、位置特定部２は、レイアウト情報ｄ１から、高耐圧素子部において、可変容量として設定する、異なる導電型の領域間の接合部の位置を特定する（ステップＳ１）。
図３は、ＬＤＭＯＳのある接合部における、容量のドレイン電圧特性の一例を示す図である。
【００２０】
図３では、例として、ｎチャネル型のＬＤＭＯＳ１０を図示している。ＬＤＭＯＳ１０は、ｐ型基板（Ｐｓｕｂ）１１に形成されたｎ型ドリフト領域（ｎＤｒｉｆｔ）１２と、ｎ型ドリフト領域１２に形成されたｐ型ボディ領域（ｐＢｏｄｙ）１３を有している。またｎ型ドリフト領域１２には、ドレイン電圧（Ｄｒａｉｎ）が印加されるＮ+領域１４が形成されており、ｐ型ボディ領域１３には接地電圧（０Ｖ）が印加されるＮ+領域１５とＰ+領域１６が形成されている。また、ｐ型基板１１上に、ｎ型ドリフト領域１２と、ｐ型ボディ領域１３とＮ+領域１５に跨って、ゲート電極１７が形成されている。
【００２１】
また、図３のグラフの横軸はドレイン電圧［Ｖ］であり、縦軸は、ｐ型基板１１とｎ型ドリフト領域１２との接合部の容量（接合容量）を示している。また、Ｃ0Vは、ドレイン電圧が０Ｖのときの接合容量、Ｃ10Vは、ドレイン電圧が１０Ｖのときの接合容量、Ｃ20Vは、ドレイン電圧が２０Ｖのときの接合容量、Ｃ30Vは、ドレイン電圧が３０Ｖのときの接合容量を示している。図３のグラフのようにバイアス電圧であるドレイン電圧が変化すると、ｐ型基板１１とｎ型ドリフト領域１２との接合部に印加される電圧が変化し、容量は大きく変わる。Ｃ0VとＣ30Vでは、１桁ほどの差が発生する場合がある。
【００２２】
そこで、位置特定部２では、このような接合部の位置を、後の工程で可変容量１８として設定する位置として特定する。なお、印加される電圧によって大きく容量が変化する接合部としては以下のようなものがある。
【００２３】
たとえば、ｎチャネル型のＬＤＭＯＳにおいては、ｐ型ボディ領域とｎ型ドリフト領域との接合部と、上述したｎ型ドリフト領域とｐ型基板との接合部がある。ｐチャネル型のＬＤＭＯＳにおいては、ｎ型ボディ領域とｐ型ドリフト領域との接合部、ｎ型ボディ領域とｐ型基板との接合部がある。
【００２４】
位置特定部２は特定した接合部の位置を位置情報ｄ５として出力し、たとえば、記憶部７に保持しておく。
次にモデル作成部３により、ノイズ伝搬路のモデル化が行われ、ネットリストｄ６が出力される（ステップＳ２）。モデル作成部３は、レイアウト情報ｄ１及びプロセスパラメータｄ２をもとに、ノイズ伝搬路となる配線または基板を、抵抗及び容量を用いてモデル化する。
【００２５】
図４は、作成されるモデルの例を示す図である。
解析対象の半導体集積回路は、ＬＤＭＯＳが形成されているＬＤＭＯＳ形成領域２０ａと、ＭＯＳトランジスタが形成されているＭＯＳ形成領域２０ｂを含む。また、ＬＤＭＯＳ形成領域２０ａには、ｎチャネル型のＬＤＭＯＳが形成されている領域２０−１と、ｐチャネル型のＬＤＭＯＳが形成されている領域２０−２が含まれている。また、ＭＯＳ形成領域２０ｂには、ｎチャネル型のＭＯＳトランジスタが形成されている領域２０−３と、ｐチャネル型のＭＯＳトランジスタが形成されている領域２０−４が含まれている。
【００２６】
領域２０−１では、ｐ型基板２１にｎ型ドリフト領域２２が形成されており、ｎ型ドリフト領域２２にｐ型ボディ領域２３と、Ｎ+領域２４が形成されている。ｐ型ボディ領域２３には、接地電圧が印加されるＮ+領域２５とＰ+領域２６が形成されている。また、ｐ型基板２１上に、ｎ型ドリフト領域２２、ｐ型ボディ領域２３、Ｎ+領域２５に跨って、ゲート電極２７が形成されている。
【００２７】
領域２０−２では、ｐ型基板２１にｎ型ボディ領域２８が形成されており、ｎ型ボディ領域２８には、ｐ型ドリフト領域２９と、コンタクト領域として、高電圧のソース電圧（図４の例では４０Ｖ）が印加されるＮ+領域３０、Ｐ+領域３１が形成されている。ｐ型ドリフト領域２９には、Ｐ+領域３２が形成されている。また、ｐ型基板２１上に、ｎ型ボディ領域２８、ｐ型ドリフト領域２９、Ｐ+領域３１に跨って、ゲート電極３３が形成されている。
【００２８】
領域２０−１のＮ+領域２４と、領域２０−２のＰ+領域３２は、ビア３４，３５と配線３６を介して接続されている。
一方、ＭＯＳ形成領域２０ｂの領域２０−３では、ｐ型基板２１に、接地電圧が印加されるＰ+領域４１及びＮ+領域４２と、Ｎ+領域４３が形成されている。また、ｐ型基板２１上に、Ｎ+領域４２と、Ｎ+領域４３に跨ってゲート電極４４が形成されている。
【００２９】
領域２０−４では、ｐ型基板２１に、Ｎウェル４０が形成されており、Ｎウェル４０には、ソース電圧（図４の例では１．２Ｖ）が印加されるコンタクト領域であるＮ+領域４５及びＰ+領域４６と、Ｐ+領域４７が形成されている。
【００３０】
領域２０−３のＮ+領域４３と、領域２０−４のＰ+領域４７は、ビア４９，５０と配線５１を介して接続されている。
以上のようなレイアウトの半導体集積回路において、モデル作成部３は、たとえば、ｐ型基板２１をある一定の大きさの領域（メッシュ）ごとに分割し、プロセスパラメータｄ２をもとに、メッシュごとに抵抗と容量をモデル化している。たとえば、メッシュ６０では、この領域における、ｐ型基板２１とＮウェル４０との間の接合容量である容量Ｃ１と、基板抵抗である抵抗Ｒ１がモデル化されている。
【００３１】
また、モデル作成部３は、位置情報ｄ５を参照し、位置特定部２で特定された接合部の位置には可変容量を設定する。たとえば、領域２０−１のメッシュ６１では、この領域における、基板抵抗である抵抗Ｒ２がモデル化されているとともに、ｐ型基板２１とｎ型ドリフト領域２２との間の容量が可変容量Ｃｖ１としてモデル化されている。
【００３２】
モデル作成部３は、可変容量として設定する部分をネットリストｄ６で表現する際に、たとえば、可変容量Ｃｖ１を、Ｃ１＠ｖａｒなどと、他の容量とは異なるように定義する。また、ネットリストｄ６上で可変容量を定義する２端子間のノードに対して、可変容量が接続されるという情報（ｎ１＿ｖａｒなど）を付加するようにしてもよい。
【００３３】
以上のステップＳ１，Ｓ２の処理により、大きなバイアス（印加電圧）がかかる接合部には、可変容量が設定され、大きなバイアスがかからない接合部には、固定容量が設定される。
【００３４】
ステップＳ３の処理では、ノイズ源モデル化部４は、回路データｄ３を用いて回路解析を行い、ノイズの時間波形や周波数波形などを求め、ノイズ源情報ｄ７として出力する。このステップＳ３の処理は、ステップＳ１やステップＳ２の処理の前に行ってもよい。
【００３５】
その後、ノイズ解析部６によるノイズ解析が行われる（ステップＳ４）。ノイズ解析の際には、設定された可変容量の２端子間電圧ｄ８が出力され、それに応じて容量計算部５による、可変容量の容量計算が行われる（ステップＳ５）。
【００３６】
容量計算部５は、容量電圧特性情報ｄ４−１〜ｄ４−ｎを参照して、容量計算を行う。容量電圧特性情報ｄ４−１〜ｄ４−ｎは、たとえば、印加される電圧によって大きく容量が変化する各接合部の容量と印加電圧の関係を示す情報であり、予め実験結果などをもとにして、たとえば、テーブル化または数式化され記憶部７に記憶されている。容量と印加電圧の関係は、たとえば、図３に示したしたような特性を示す。
【００３７】
印加される電圧によって大きく容量が変化する接合部としては、図４の半導体集積回路の領域２０−１では、ｐ型ボディ領域２３とｎ型ドリフト領域２２との接合部と、ｎ型ドリフト領域２２とｐ型基板２１との接合部がある。領域２０−２では、ｎ型ボディ領域２８とｐ型ドリフト領域２９との接合部、ｎ型ボディ領域２８とｐ型基板２１との接合部がある。
【００３８】
容量計算部５は、たとえば、ノイズ解析部６から出力される可変容量の２端子間電圧ｄ８（及び接合部の種類の情報）をもとに、記憶部７に格納されている容量電圧特性情報ｄ４−１〜ｄ４−ｎから、対象となる接合部の情報を参照する。参照した情報をもとに、容量計算部５は、２端子間電圧ｄ８の電圧値に応じた容量値ｄ９を求めて出力し、ノイズ解析部６に返す。ノイズ解析部６は、その容量値ｄ９をもとに、ノイズ解析を進める。
【００３９】
ノイズ解析部６は、たとえば、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）などの回路シミュレータによって、以下に示す処理を行う。回路シミュレータは、ステップＳ２の処理で作成されたネットリストｄ６から、キルヒホッフの法則にもとづく回路方程式を生成し、その方程式を解く。方程式の変数は、回路の各ノード（接点）の電圧値である。また、解くべき式は、たとえば、非線形微分方程式である。回路シミュレータは、たとえば、微分方程式を差分化し、非線形方程式を線形化してニュートン・ラフソン法で反復計算を行い、収束解を求める。
【００４０】
図５は、ノイズ解析処理の流れの一例を示すフローチャートである。
ノイズ解析部６は、まず、初期パラメータの設定を行う（ステップＳ１０）。ここでノイズ解析部６は、ノイズ源情報ｄ７とバイアス電圧とをもとに、方程式の変数である回路の各ノードの電圧値の初期値Ｖ0を決定する。
【００４１】
そして、ノイズ解析部６は、ネットリストｄ６から、キルヒホッフの法則にもとづく回路方程式、Ｇ・Ｖ＝Ｕ、を生成するとともに、容量計算部５にて、前述の可変容量の容量計算を行わせ、計算された容量値を用いてＧとＵの計算を行う（ステップＳ１１）。なお、Ｇはヤコビアン行列、Ｖは変数ベクトル（電圧を示す）、Ｕはアンバランスベクトル（ミスマッチベクトルと呼ばれる場合もあり、電流を示す）である。
【００４２】
ノイズ解析部６は、たとえば、ステップＳ１０の処理で設定された電圧をもとに、モデル作成部３で定義された可変容量の２端子間電圧を計算し、容量計算部５に可変容量の容量値を計算させる。
【００４３】
その後、ノイズ解析部６は、方程式の解であるＵを計算するとともに、初期値Ｖ0をもとに修正量Ｖａを計算し（ステップＳ１２）、Ｕが収束したかを判断するため、ある許容値εと比較する（ステップＳ１３）。｜｜Ｕ｜｜＜εの場合には、処理を終了し、それ以外の場合には、ノイズ解析部６は、ＶをＶn+1＝Ｖn＋Ｖaに更新し（ステップＳ１４）、ステップＳ１１からの処理を繰り返す（このようなループはニュートンループと呼ばれている）。
【００４４】
以上の処理により、Ｕが収束したときの各ノードの電流値や電圧値が、ノイズ解析結果ｄ１０として出力される。
以上のように、本実施の形態のノイズ解析方法では、解析対象の半導体集積回路の高耐圧素子部において、可変容量として設定する接合部の位置を特定され、その位置に可変容量を設定したモデルが作成される。これにより、可変容量にバイアス電圧に応じた容量値を設定できるようになり、ノイズ伝搬路である基板のインピーダンスを精度よくモデル化でき、発生するノイズの伝搬を精度よくシミュレーションすることが可能となる。
【００４５】
また、容量計算部５は、予め求められた、可変容量として設定する高耐圧素子部の接合部ごとの容量電圧特性情報ｄ４−１〜ｄ４−ｎをもとに容量計算を行うので、より精度よくバイアス電圧に応じた容量値を計算でき、精度のよいノイズ解析が可能となる。
【００４６】
本実施の形態のノイズ解析方法の効果を検証するため、以下のようなレイアウトの半導体集積回路に対してノイズの伝搬を解析した結果を示す。
図６は、ノイズ解析対象の半導体集積回路を示す図である。
【００４７】
ｐ型基板７０には、Ｐウェル７１，７２が形成されており、さらに、Ｐウェル７１にはＰ+領域７３、Ｐウェル７２にはＰ+領域７４が形成されている。ｐ型基板７０にはさらに、ｎチャネル型のＬＤＭＯＳを形成するために、ｎ型ドリフト領域７５が形成されており、ｎ型ドリフト領域７５には、ｐ型ボディ領域７６とＮ+領域７７が形成されている。ｐ型ボディ領域７６には、Ｎ+領域７８と、Ｐ+領域７９が形成されている。また、ｐ型基板７０上に、ｎ型ドリフト領域７５と、ｐ型ボディ領域７６と、Ｎ+領域７８とを跨ぐように、ゲート電極８０が形成されている。
【００４８】
上記の半導体集積回路において、ノイズ解析装置１は、ＬＤＭＯＳのドレインのＮ+領域７７に接続した端子Ｐ１にバイアス電圧として１６Ｖを印加し、ノイズとして正弦波を入力する（たとえば、端子Ｐ１にノイズ源情報ｄ７として電流源を設定する）。このとき、ノイズ解析部６にて、Ｐ+領域７３に接続した端子Ｐ２でノイズ伝搬を検出すると、以下のような結果が得られた。
【００４９】
図７は、ノイズ解析結果の一例を示す図である。
横軸はノイズの周波数［ＧＨｚ］、縦軸は、ノイズがどれだけ伝わったかを示す強度［ｄＢ］である。ノイズが多く伝わるほど、強度は０に近づく。この強度はＳパラメータとも呼ばれ、たとえば、ノイズ解析部６が、各ノードの電圧値または電流値の算出結果をもとに計算する。
【００５０】
なお、図７では、ｐ型ボディ領域７６とｎ型ドリフト領域７５との接合部と、ｎ型ドリフト領域７５とｐ型基板７０との接合部に対して可変容量を設定してモデル化した場合のシミュレーション波形が示されている。さらに、接合部を全て固定容量としてモデル化した場合のシミュレーション波形と、実測値の波形が示されている。
【００５１】
図７に示されているように、本実施の形態の処理により、特定の接合部に可変容量を設定してモデル化した場合のノイズ伝搬の解析結果は、実測結果とよく合うことが確認できた。
【００５２】
なお、上記では、高耐圧素子の例として、ＬＤＭＯＳを適用して説明を行ったが、他の高耐圧素子を含む半導体集積回路についても同様に、本実施の形態のノイズ解析装置１及びノイズ解析方法を適用可能である。
【００５３】
たとえば、ＤＭＯＳ構造を有する半導体集積回路において、印加される電圧によって大きく容量が変化する、異なる導電型の領域間の接合部に対して、可変容量を設定してモデル化するようにしても、同様の効果が得られる。ＤＭＯＳ構造において、そのような接合部の例としては、異なる導電型のシリコン層とボディ層間、異なる導電型のシリコン層とシリコン基板間、異なる導電型の埋め込み層とシリコン基板間、などがある。
【００５４】
なお、ＤＭＯＳ構造の例は、たとえば、特開２００９−２６０１５５号公報の第２図などに記載されているので、ここでは説明を省略する。
ところで、上記で説明したノイズ解析装置１及びノイズ解析方法は、たとえば、以下のようなハードウェアのコンピュータにて実現できる。
【００５５】
図８は、本実施の形態に用いるコンピュータのハードウェアの一構成例を示す図である。
コンピュータ１００は、ＣＰＵ（Central Processing Unit）１０１によって装置全体が制御されている。ＣＰＵ１０１には、バス１０８を介してＲＡＭ（Random Access Memory）１０２と複数の周辺機器が接続されている。ＣＰＵ１０１の制御のもと、図１に示した各構成の機能が実現される。
【００５６】
ＲＡＭ１０２は、コンピュータ１００の主記憶装置として使用される。ＲＡＭ１０２には、ＣＰＵ１０１に実行させるＯＳ（Operating System）のプログラムやアプリケーションプログラムの少なくとも一部が一時的に格納される。また、ＲＡＭ１０２には、ＣＰＵ１０１による処理に用いる各種データが格納される。たとえば、図２に示した位置情報ｄ５、ネットリストｄ６、ノイズ源情報ｄ７などが格納される。
【００５７】
バス１０８に接続されている周辺機器としては、ハードディスクドライブ（ＨＤＤ:Hard Disk Drive）１０３、グラフィック処理装置１０４、入力インタフェース１０５、光学ドライブ装置１０６、及び通信インタフェース１０７がある。
【００５８】
ＨＤＤ１０３は、内蔵したディスクに対して、磁気的にデータの書き込み及び読み出しを行う。ＨＤＤ１０３は、コンピュータ１００の二次記憶装置として使用される。ＨＤＤ１０３には、ＯＳのプログラム、ＳＰＩＣＥなどの回路シミュレータなどのアプリケーションプログラム、及び各種データが格納される。たとえば、解析対象の半導体集積回路のレイアウト情報ｄ１、プロセスパラメータｄ２、回路データｄ３、容量電圧特性情報ｄ４−１〜ｄ４−ｎや、ノイズ解析結果ｄ１０などが格納される。なお、二次記憶装置としては、フラッシュメモリなどの半導体記憶装置を使用することもできる。
【００５９】
グラフィック処理装置１０４には、モニタ１０４ａが接続されている。グラフィック処理装置１０４は、ＣＰＵ１０１からの命令にしたがって、図７に示したようなノイズ解析結果などの画像をモニタ１０４ａの画面に表示させる。モニタ１０４ａとしては、ＣＲＴ（Cathode Ray Tube）を用いた表示装置や液晶表示装置などがある。
【００６０】
入力インタフェース１０５には、キーボード１０５ａとマウス１０５ｂとが接続されている。入力インタフェース１０５は、キーボード１０５ａやマウス１０５ｂから送られてくる信号をＣＰＵ１０１に送信する。なお、マウス１０５ｂは、ポインティングデバイスの一例であり、他のポインティングデバイスを使用することもできる。他のポインティングデバイスとしては、タッチパネル、タブレット、タッチパッド、トラックボールなどがある。
【００６１】
光学ドライブ装置１０６は、レーザ光などを利用して、光ディスク１０６ａに記録されたデータの読み取りを行う。光ディスク１０６ａは、光の反射によって読み取り可能なようにデータが記録された可搬型の記録媒体である。光ディスク１０６ａには、ＤＶＤ（Digital Versatile Disc）、ＤＶＤ−ＲＡＭ、ＣＤ−ＲＯＭ（Compact Disc Read Only Memory）、ＣＤ−Ｒ（Recordable）／ＲＷ（ReWritable）などがある。
【００６２】
通信インタフェース１０７は、ネットワーク１０７ａに接続されている。通信インタフェース１０７は、ネットワーク１０７ａを介して、他のコンピュータまたは通信機器との間でデータの送受信を行う。
【００６３】
以上のようなハードウェア構成によって、本実施の形態の処理機能を実現することができる。
以上、実施の形態に基づき、本発明のノイズ解析装置及びノイズ解析方法の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
【００６４】
以上説明した複数の実施の形態に関し、さらに以下の付記を開示する。
（付記１）  解析対象の半導体集積回路のレイアウト情報から、高耐圧素子部において、可変容量として設定する、異なる導電型の領域間の接合部の位置を特定する位置特定部と、
前記レイアウト情報及び前記半導体集積回路の製造条件をもとに、ノイズ伝搬路となる配線または基板を、抵抗及び容量を用いてモデル化し、特定された前記接合部の位置には前記可変容量を設定するモデル作成部と、
を有することを特徴とするノイズ解析装置。
【００６５】
（付記２）  前記接合部に印加される電圧に応じて、前記可変容量の容量値を計算する容量計算部を有することを特徴とする付記１に記載のノイズ解析装置。
（付記３）  前記容量計算部は、予め求められた前記接合部ごとの印加電圧と容量との関係を示す情報をもとに、前記容量値を計算することを特徴とする付記２に記載のノイズ解析装置。
【００６６】
（付記４）  前記高耐圧素子部は、ＬＤＭＯＳであり、前記位置特定部は、ｎチャネル型のＬＤＭＯＳに対しては、ｐ型ボディ領域とｎ型ドリフト領域との接合部または前記ｎ型ドリフト領域とｐ型基板との接合部を、前記可変容量として設定する前記接合部として特定することを特徴とする付記１乃至３の何れか一つに記載のノイズ解析装置。
【００６７】
（付記５）  前記高耐圧素子部は、ＬＤＭＯＳであり、前記位置特定部は、ｐチャネル型のＬＤＭＯＳに対しては、ｎ型ボディ領域とｐ型ドリフト領域との接合部または前記ｎ型ボディ領域とｐ型基板との接合部を、前記可変容量として設定する前記接合部として特定することを特徴とする付記１乃至４の何れか一つに記載のノイズ解析装置。
【００６８】
（付記６）  コンピュータによって実行されるノイズ解析方法であって、
解析対象の半導体集積回路のレイアウト情報から、高耐圧素子部において、可変容量として設定する、異なる導電型の領域間の接合部の位置を特定し、
前記レイアウト情報及び前記半導体集積回路の製造条件をもとに、ノイズ伝搬路となる配線または基板を、抵抗及び容量を用いてモデル化し、特定された前記接合部の位置には前記可変容量を設定する、
ことを特徴とするノイズ解析方法。
【符号の説明】
【００６９】
１  ノイズ解析装置
２  位置特定部
３  モデル作成部
４  ノイズ源モデル化部
５  容量計算部
６  ノイズ解析部
７  記憶部
ｄ１  レイアウト情報
ｄ２  プロセスパラメータ
ｄ３  回路データ
ｄ４−１〜ｄ４−ｎ  容量電圧特性情報
【図１】
2013020424.tif 000003
【図２】
2013020424.tif 000004
【図３】
2013020424.tif 000005
【図４】
2013020424.tif 000006
【図５】
2013020424.tif 000007
【図６】
2013020424.tif 000008
【図７】
2013020424.tif 000009
【図８】
2013020424.tif 000010