(57)【要約】【課題】電子部品間を接続する接続配線の信頼性を向上できる半導体装置、配線板、及び、配線板の製造方法を提供する。【解決手段】半導体装置１０００は、絶縁層と導体パターンとが交互に積層されてなり、第１及び第２主面に第１及び第２電子部品がそれぞれ実装された積層部１２０を備えている。積層部１２０の第２主面を構成する絶縁層の内部には、第１ビア導体１０１と、第１ビア導体１０１よりも大きな径を有する第２ビア導体１０２とが設けられている。積層部１２０においては、第２ビア導体１０２の直上の領域に導体パターンが形成されていない。【選択図】図３
2013135085.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層と導体パターンとが交互に積層されてなり、第１及び第２主面に第１及び第２電子部品がそれぞれ実装された積層部を備え、
前記積層部の第２主面を構成する絶縁層の内部には、第１ビア導体と、前記第１ビア導体よりも大きな径を有する第２ビア導体とが設けられており、
前記積層部においては、前記第２ビア導体の直上の領域に前記導体パターンが形成されていない、
ことを特徴とする半導体装置。
【請求項２】
前記第１ビア導体の表面は略平面であり、前記第２ビア導体は表面に凹部を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１電子部品と第２電子部品とを接続する導体パターンは、前記第２電子部品を厚さ方向に投影した投影領域内に形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１ビア導体は、フィルドビア構造を有し、前記第２ビア導体は、フィルドビア構造を有さないことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記第２ビア導体は、前記第１ビア導体の外側に位置することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記積層部は、矩形状に形成され、前記第１ビア導体は、当該矩形状の積層部の中央領域に形成され、前記第２ビア導体は、前記矩形状の積層部の周辺領域に形成されている、ことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記第２ビア導体上には、マザーボード基板への実装のための半田ボールが形成される、ことを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
前記第１ビア導体上には、前記第２電子部品としての中央制御装置（ＣＰＵ）が実装され、前記第１電子部品は、前記中央制御装置に接続配線を介して接続されるスタック型メモリであることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
【請求項９】
第１ビア導体、及び、前記第１ビア導体よりも大きな径を有する第２ビア導体を有する導体パターンと、
前記導体パターン上に形成された絶縁層と、を備え、
前記第２ビア導体上の前記絶縁層には、導体パターンが形成されていない、
ことを特徴とする配線板。
【請求項１０】
支持板上に、絶縁層と導体パターンとが交互に積層されてなり、第１及び第２主面を有する積層部を形成することと、
前記支持板を前記積層部から剥離することと、
を備え、
前記第２主面を構成する絶縁層の内部に、第１ビア導体と、前記第１ビア導体よりも大きな径を有する第２ビア導体とを設けることをさらに備え、
前記第２ビア導体の直上の領域には、導体パターンを形成しない、
ことを特徴とする配線板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、配線板、及び配線板の製造方法に関する。
【背景技術】
【０００２】
配線板の両面に、配線層を介して電子部品が実装されてなる半導体装置が知られている（例えば、特許文献１を参照）。
【０００３】
近時、このような半導体装置では、電子部品の小型化に伴い、配線板、配線層の厚さが薄くなる傾向がある。そして、配線層を形成した際に、配線層表面に形成された凹凸に伴って、配線層の上層にある層間絶縁層（層間材）の表面にもそれに追従して凹凸が発生することがある。
【０００４】
このような層間絶縁層の表面の凹凸によって、この層間絶縁層上に形成された導体パターンと当該層間絶縁層との密着性が低下する可能性がある。
【０００５】
例えば、配線板に、フィルド構造を有さない大径のビアが形成されている場合では、そのような大径のビアは、他の小径のビアがフィルド構造を有する場合でも、フィルド構造を有さず、表面に凹部が形成される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−３４６３４９号公報（図６等）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
そして、この凹部によって、大径のビアの上層にある層間絶縁層の表面にもそれに追従して窪みが形成される。こうした窪みにより、微細な導体パターンの形成が困難となる。さらに、層間絶縁層に対する導体パターンの密着性も低下することがある。この結果、半導体基板の信頼性が損なわれることがある。
【０００８】
本発明は、上述した事情に鑑みてなされたもので、電子部品間を接続する接続配線の信頼性を向上できる半導体装置、配線板、及び、配線板の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の第１の観点に係る半導体装置は、
絶縁層と導体パターンとが交互に積層されてなり、第１及び第２主面に第１及び第２電子部品がそれぞれ実装された積層部を備え、
前記積層部の第２主面を構成する絶縁層の内部には、第１ビア導体と、前記第１ビア導体よりも大きな径を有する第２ビア導体とが設けられており、
前記積層部においては、前記第２ビア導体の直上の領域に前記導体パターンが形成されていない、
ことを特徴とする。
【００１０】
前記第１ビア導体の表面は略平面であり、前記第２ビア導体は表面に凹部を有することが好ましい。
【００１１】
前記第１電子部品と第２電子部品とを接続する導体パターンは、前記第２電子部品を厚さ方向に投影した投影領域内に形成されていることが好ましい。
【００１２】
前記第１ビア導体は、フィルドビア構造を有し、前記第２ビア導体は、フィルドビア構造を有さないことが好ましい。
【００１３】
前記第２ビア導体は、前記第１ビア導体の外側に位置することが好ましい。
【００１４】
前記積層部は、矩形状に形成され、前記第１ビア導体は、当該矩形状の積層部の中央領域に形成され、前記第２ビア導体は、前記矩形状の積層部の周辺領域に形成されていることが好ましい。
【００１５】
前記第２ビア導体上には、マザーボード基板への実装のための半田ボールが形成されることが好ましい。
【００１６】
前記第１ビア導体上には、前記第２電子部品としての中央制御装置（ＣＰＵ）が実装され、前記第１電子部品は、前記中央制御装置（ＣＰＵ）に接続配線を介して接続されるスタック型メモリであることが好ましい。
【００１７】
本発明の第２の観点に係る配線板は、
第１ビア導体、及び、前記第１ビア導体よりも大きな径を有する第２ビア導体を有する導体パターンと、
前記導体パターン上に形成された絶縁層と、を備え、
前記第２ビア導体上の前記絶縁層には、導体パターンが形成されていないことを特徴とする。
【００１８】
本発明の第３の観点に係る配線板の製造方法は、
支持板上に、絶縁層と導体パターンとが交互に積層されてなり、第１及び第２主面を有する積層部を形成することと、
前記支持板を前記積層部から剥離することと、
を備え、
前記第２主面を構成する絶縁層の内部に、第１ビア導体と、前記第１ビア導体よりも大きな径を有する第２ビア導体とを設けることをさらに備え、
前記第２ビア導体の直上の領域には、導体パターンを形成しない、
ことを特徴とする。
【発明の効果】
【００１９】
本発明に係る半導体装置、配線板、及び配線板の製造方法によれば、電子部品間を接続する接続配線の信頼性を向上することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施形態１に係る半導体装置の断面図である。
【図２】実施形態１に係る半導体装置の平面図（図１をＺ２方向に観た図）である。
【図３】実施形態１に係る半導体装置の拡大断面図である。
【図４】本発明の実施形態２に係る半導体装置の製造方法を示すフローチャートである。
【図５】実施形態２に係るコアレス配線板の製造方法の第１の工程を説明するための図である。
【図６】図５の工程の後の第２の工程を説明するための図である。
【図７】図６の工程の後の第３の工程を説明するための図である。
【図８】図７の工程の後の第４の工程を説明するための図である。
【図９】図８の工程の後の第５の工程を説明するための図である。
【図１０】図９の工程の後の第６の工程を説明するための図である。
【図１１】図１０の工程の後の第７の工程を説明するための図である。
【図１２】図１１の工程の後の第８の工程を説明するための図である。
【図１３】実施形態１に係る半導体装置がマザーボード基板に実装された状態の断面図である。
【図１４】本発明の変形例に係る半導体装置の断面図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施形態について、図面を参照しつつ詳細に説明する。なお、図中、矢印Ｚ１、Ｚ２は、それぞれ各層の主面（表裏面）の法線方向（又は厚み方向）に相当する積層方向を指す。一方、矢印Ｘ１、Ｘ２及びＹ１、Ｙ２は、それぞれ積層方向に直交する方向（各層の主面に平行な方向）を指す。各層の主面は、Ｘ−Ｙ平面に平行な面となる。また、各層の側面は、Ｘ−Ｚ平面又はＹ−Ｚ平面に平行な面となる。
【００２２】
相反する法線方向を向いた２つの主面を、第１主面（Ｚ１側の面）、第２主面（Ｚ２側の面）という。すなわち、第１主面の反対側の主面が第２主面であり、第２主面の反対側の主面が第１主面である。
【００２３】
ビア導体又はその孔（ビアホール）に関しては、Ｚ方向に直交する断面（Ｘ−Ｙ平面）を、横断面という。また、Ｚ方向に平行な断面（Ｘ−Ｚ平面又はＹ−Ｚ平面）を、縦断面という。
【００２４】
導体パターンとは、導体回路を構成する配線（グランドも含む）や、パッド、ランド、ビア導体等を含む場合もあれば、導体回路を構成しないベタパターン等である場合もある。また、電子部品や他のコアレス配線板を内蔵するコアレス配線板では、その電子部品の電極や他のコアレス配線板のパッドも、導体パターンに含まれる。また、ファンアウトとは、端子ピッチの疎な他のデバイスと電気的に接続できるように、デバイスの端子ピッチを拡げることをいう。
【００２５】
開口部には、孔や溝のほか、切欠や切れ目等も含まれる。孔は貫通孔に限られず、非貫通の孔も含めて、孔という。孔には、ビアホール及びスルーホールなどが含まれ、ビアホール内に形成される導体をビア導体といい、スルーホール内に形成される導体をスルーホール導体という。
【００２６】
開口部内に形成される導体（ビア導体やスルーホール導体等）のうち、開口部の内面（側面及び底面）に形成された導体膜をコンフォーマル導体といい、開口部に充填された導体膜をフィルド導体という。
【００２７】
めっきとは、金属や樹脂などの表面に層状に導体（例えば金属）を析出させることと、析出した導体層（例えば金属層）をいう。めっきには、電解めっき等の湿式めっきのほか、ＰＶＤ（Physical Vapor Deposition）やＣＶＤ（Chemical Vapor Deposition）等の乾式めっきも含まれる。
【００２８】
（実施形態１）
本実施形態のフリップチップ型半導体装置１０００は、図１、図２に示すように、コアレス配線板１００と、第１ビア導体１０１と、第２ビア導体１０２と、第３ビア導体１０３と、複数の層間絶縁層１２１〜１２３（積層部１２０）（図３参照）と、を有する。コアレス配線板１００とフリップチップ型半導体装置１０００とは、図２に示すように、図１をＺ２方向から観た場合の全体形状がいずれも矩形状とされている。
具体的には、コアレス配線板１００とフリップチップ型半導体装置１０００との平面形状（Ｘ−Ｙ平面）は、例えば正方形であり、その一辺の長さｄ１は例えば４〜１５ｍｍである。
【００２９】
コアレス配線板１００は、図３に示すように、積層部１２０が３層構造の第１〜第３層間絶縁層１２１〜１２３を含んでいる。最下層の第１層間絶縁層１２１と下層から２番目（中間）の第２層間絶縁層１２２との間、第２層間絶縁層１２２と最上層の第３層間絶縁層１２３との間には、それぞれ、第１導体パターン１０１ａ、第２導体パターン１０３ａが形成されている。
【００３０】
第１ビア導体１０１と第２ビア導体１０２とは、図１、図３に示すように、第１層間絶縁層１２１を貫通して形成されている。第１ビア導体１０１は、第１層間絶縁層１２１を貫通する第１ビアホール１１１内に形成されており、第２ビア導体１０２は、第１層間絶縁層１２１を貫通する第２ビアホール１１２内に形成されている。
【００３１】
第３ビア導体１０３は、第２層間絶縁層１２２を貫通して形成されており、第２層間絶縁層１２２の下面（第１層間絶縁層１２１の上面）に形成される導体パターンと、第２層間絶縁層１２２の上面に形成される導体パターンとを電気的に接続している。
【００３２】
そして、第１ビア導体１０１と第３ビア導体１０３とによって、コアレス配線板１００を貫通し、コアレス配線板１００の第１主面１００ａ及び第２主面１００ｂにそれぞれ形成される導体パターンが電気的に接続されている。このビア導体による、第１主面１００ａ側と第２主面１００ｂ側との接続は、コアレス配線板１００の略中央領域で行われている。
【００３３】
このように第１ビア導体１０１及び第３ビア導体１０３は、コアレス配線板１００の中央領域に形成されている。また、第２ビア導体１０２は、コアレス配線板１００の周辺領域に形成されている。
【００３４】
本実施形態では、図３に示すように、第２ビア導体１０２の直径Ｒ２は、第１ビア導体１０１の直径よりも大きい。具体的には、第１ビア導体１０１、第３ビア導体１０３の直径Ｒ１は、例えば５０〜８０μｍであり、第２ビア導体の直径Ｒ２は、例えば１００〜２００μｍである。第１ビア導体１０１は、第１ビアホール１１１（貫通孔）内が完全に導電材料（例えば、銅）が充填されたフィルドビア構造を有するビアである。一方、第２ビア導体１０２は、第２ビアホール１１２（貫通孔）内が完全に導電材料が充填されず、縦断面で凹部１０２ａ（リセス領域）を有するようにされ、フィルドビア構造を有さないビアである。換言すれば、第２ビア導体１０２は、コンフォーマル導体に類似した形状を有している。
【００３５】
ここで、第１ビア導体１０１、第２ビア導体１０２、第３ビア導体１０３の縦断面の形状は、例えば、コアレス配線板１００の第１主面１００ａ側から第２主面側１００ｂに向けて縮径されるようにテーパしたテーパ円柱（円錐台）である。すなわち、第１〜第３ビア導体１０１、１０２、１０３の横断面（Ｘ−Ｙ平面）の形状は、例えば真円であり、縦断面の形状は、例えば台形である。
【００３６】
このように、第１ビア導体１０１が、フィルドビア構造を有し、第２ビア導体１０２は、フィルドビア構造を有さないのは、第１層間絶縁層１２１に形成された貫通孔に、同一の工程において、電解めっき等によってビアを同時に形成したときに、第１ビア導体１０１、第３ビア導体１０３では、貫通孔の直径が小さく（５０〜８０μｍ）、めっき（導体）がほぼ完全に充填されるためであり、第２ビア導体１０２では、貫通孔の直径が大きく（１００〜２００μｍ）、めっきの充填が不完全となるためである。
【００３７】
図３に示すように、第２ビア導体１０２では、凹部１０２ａの深さｄ３は、例えば１０〜１５μｍである。なお、本実施形態では、第１ビア導体１０１でも、表面に深さ５μｍ以下の微少な凹部（リセス領域）１０１ｃが存在していてもよい。
【００３８】
本実施形態では、第２ビア導体１０２上の第３層間絶縁層１２３には、図１、図３に示すように、第２ビア導体１０２の凹部１０２ａに応じた窪み１２３ａが形成されている。この窪み１２３ａの深さｄ４は、１０〜１５μｍである。そして、この窪み１２３ａが形成されている領域には、導体パターンが形成されていない。これにより、第３層間絶縁層１２３の窪み１２３ａが形成されている領域に導体パターンが形成されている場合と比較し、導体パターンの形成が容易になるとともに、第３層間絶縁層１２３の表面と導体パターンとの密着性が低下することが防止される。
【００３９】
図３に示すように、コアレス配線板１００の第２主面１００ｂ上において、第１ビア導体１０１、第２ビア導体１０２の底部は、それぞれ、第１ランド１０１ｂ、第２ランド１０２ｂとして機能する。コアレス配線板１００の第１主面１００ａ上には、第３ビア導体１０３に接続された導体パターン上に、第３ランド１０３ｂが露出している。第１ランド１０１ｂ上には、第１バンプ２２０、第２ランド１０２ｂ上には、半田ボール１００３、第３ランド１０３ｂ上には、第２バンプ３２０がそれぞれ形成されている。
【００４０】
そして、コアレス配線板１００の第２主面１００ｂ上において、第１ランド１０１ｂ、及び、第１バンプ２２０を介して、中央制御装置（ＣＰＵ）２００が実装されている。第１バンプ２２０は、中央制御装置２００の第１電極パッド２１０と電気的に接触している。
【００４１】
また、コアレス配線板１００の第１主面１００ａ上において、第３ランド１０３ｂ、及び、第２バンプ３２０を介して、スタック型メモリ３００が実装されている。第２バンプ３２０は、スタック型メモリ３００の第２電極パッド３１０と電気的に接触している。
【００４２】
スタック型メモリ３００は、４層のメモリ層３０１を有する４層構造のものであり、コアレス配線板１００との間には、熱膨張率のミスマッチ緩和のため、アンダーフィル材３３０が充填されている。ここで、アンダーフィル材３３０は、第３層間絶縁層１２３の窪み１２３ａ内にも入り込んでいる（図１、図３参照）。
【００４３】
そして、スタック型メモリ３００は、図１、図３を参照して、モールド樹脂（封止樹脂）２３０によって、その全体が覆われるように、コアレス配線板１００にモールドされている。モールド樹脂２３０は、例えば可撓性エポキシ樹脂およびビスフェノール型エポキシ樹脂を含有する樹脂からなる。また、モールド樹脂２３０は、コアレス配線板１００の側面１００ｃと同一平面上に位置する側面２３０ａを有する。これにより、コアレス配線板１００の側面の全面がモールド樹脂２３０で覆われず、露出した状態となっている。
【００４４】
図１及び図２に示すように、スタック型メモリ３００の平面形状（Ｘ−Ｙ平面）は、例えば正方形であり、その一辺の長さｄ１は、例えば２〜１０ｍｍである。また、モールド樹脂２３０の、コアレス配線板１００の側面を覆う部分の厚みｄ２（図１参照）は、０．１〜０．５ｍｍである。
【００４５】
スタック型メモリ３００の中央部には、各メモリ層３０１を電気的に接続するための信号線３０２が設けられている。スタック型メモリ３００には、信号線３０２を介して、中央制御装置２００の動作に必要な各種情報が記憶され、当該各種情報は、必要に応じ、信号線３０２を介して、中央制御装置２００によって呼び出される。このときのスタック型メモリ３００と中央制御装置２００との間で交換される各種情報を含む電気信号は、第１ビア導体１０１、第３ビア導体１０３、及びそれらに接続された第１導体パターン１０１ａ、第２導体パターン１０３ａを介して伝送される。
【００４６】
本実施形態では、中央制御装置２００とスタック型メモリ３００とを接続する接続導体（第１ビア導体１０１と第３ビア導体１０３とによるビア導体接続を含む）は、中央制御装置２００を厚さ方向に投影した投影領域内に形成されている（図１参照）。
【００４７】
本実施形態のフリップチップ型半導体装置１０００は、以上のようにスタック型メモリ３００及び中央制御装置２００がコアレス配線板１００に実装されてなり、例えば図１３に示すように、半田ボール１００３を介して、マザーボード基板２０００に実装される。
【００４８】
本実施形態のフリップチップ型半導体装置１０００では、コアレス配線板１００によって端子が再配置されることにより、端子ピッチは、中央制御装置２００から第２ランド１０２ｂへファンアウトしている。これにより、端子ピッチの密な中央制御装置２００を、端子ピッチの疎なマザーボード（図１３参照）等と電気的に接続することが可能になる。
【００４９】
本実施形態では、上述したように、第３層間絶縁層１２３に第２ビア導体１０２の凹部１０２ａに応じた窪み１２３ａが形成される。この窪み１２３ａ上の積層部１２０には導体パターンが形成されていないので、第３層間絶縁層１２３の表面と導体パターンとの密着性が低下することが防止される。この結果、フリップチップ型半導体装置１０００が、高い信頼性を有するものとなる。
【００５０】
（実施形態２）
次に、上記フリップチップ型半導体装置１０００の製造方法の一例について説明するが、フリップチップ型半導体装置１０００の製造方法は以下に限定されない。本実施形態では、フリップチップ型半導体装置１０００が、図４のフローチャートに示す手順で製造される。
【００５１】
まず、ステップＳ１１（図４）では、図５に示すように、支持板１００１（支持材）を準備する。支持板１００１は、例えばガラスからなる。そして、支持板１００１上に、剥離層１００２を形成する。
【００５２】
次いで、ステップＳ１２（図４）では、支持板１００１上に、剥離層１００２を介して、積層部１２０を形成する。この積層部１２０は、樹脂からなる絶縁層１１０ａ（積層部１２０）と、第１導体パターン１０１ａ、第２導体パターン１０３ａ（配線層）とが交互に積層されてなる３層構造のものである。
【００５３】
具体的には、図６に示すように、剥離層１００２上に、例えば樹脂からなる絶縁層１１０ａ（第１層間絶縁層１２１）を配置する。絶縁層１１０ａと剥離層１００２とは、例えば加熱処理により接着する。
【００５４】
続いて、例えばレーザにより、絶縁層１１０ａに第１ビアホール１１１、第２ビアホール１１２を形成する。ここでは、第１ビアホール１１１の直径は５０〜８０μｍとし、第２ビアホール１１２の直径は１００〜２００μｍとする。そして、第１ビアホール１１１、第２ビアホール１１２は、剥離層１００２に達する。その後、必要に応じて、デスミアやソフトエッチをする。
【００５５】
続いて、例えばフルアディティブ法、セミアディティブ（ＳＡＰ）法、又はサブトラクティブ法などのめっき形成法により、絶縁層１１０ａ上に第１導体パターン１０１ａとなる導体層を形成するとともに、第１ビアホール１１１、第２ビアホール１１２内に導体（めっき）を導入し、第１ビアホール１１１、第２ビアホール１１２内に、それぞれ、フィルド導体としての、第１ビア導体１０１、第２ビア導体１０２を同一の工程で同時に形成する。
【００５６】
そうすると、第１ビア導体１０１が、フィルドビア構造を有し、第２ビア導体１０２は、フィルドビア構造を有さないようになる。これは、絶縁層１１０ａ（第１層間絶縁層１２１）に形成された第１ビアホール１１１、第２ビアホール１１２（貫通孔）に、同一の工程において、電解めっき等によって同時にビアを形成したときに、第１ビア導体１０１、第３ビア導体１０３では、貫通孔（第１ビアホール１１１）の直径が小さく（５０〜８０μｍ）、導体がほぼ完全に充填されるためであり、第２ビア導体１０２では、貫通孔（第２ビアホール１１２）の直径が大きく（１００〜２００μｍ）、導体の充填が不完全となるためである。
【００５７】
そして、図３に示すように、第２ビア導体１０２の直径Ｒ２は、第１ビア導体１０１の直径Ｒ１よりも大きくなる。
具体的には、第１ビア導体１０１、第３ビア導体１０３の直径Ｒ１は、５０〜８０μｍであり、第２ビア導体１０２の直径Ｒ２は、１００〜２００μｍである。ここで、第２ビア導体１０２では、凹部（リセス領域）１０２ａの深さｄ３は、１０〜１５μｍである。なお、第１ビア導体１０１でも、表面に深さ５μｍ以下の微少な凹部（リセス領域）が存在してもよい。
【００５８】
続いて、絶縁層１１０ａ上に第１導体パターン１０１ａを形成する。
ここでは、第２ビア導体１０２上の絶縁層１１０ａ上には第１導体パターン１０１ａを形成せず、第１ビア導体１０１上の絶縁層１１０ａ上に第１導体パターン１０１ａを形成する。即ち、積層部１２０においては、第２ビア導体１０２の直上の領域には第１導体パターン１０１ａ（導体層）を形成しない。
【００５９】
なお、本実施形態では、第１導体パターン１０１ａ（第１ビア導体１０１及び第２ビア導体１０２を含む）は、２層構造のものであり、下層の第１導体膜は、ＴｉＮ層（下層）とＴｉ層（中間層）とＣｕ層（上層）の３層からなり、上層の第２導体膜は電解めっき膜からなる。
【００６０】
続いて、図６に示すように、絶縁層１１０ａ上に、例えばラミネート等により、絶縁層１１０ｂ（第２層間絶縁層１２２）を、第１導体パターン１０１ａを覆うように形成する。
【００６１】
続いて、例えばレーザにより、絶縁層１１０ｂに第３ビアホール１１３を形成する。ここでは、第３ビアホール１１３の直径は５０〜８０μｍとする。第３ビアホール１１３は、第１導体パターン１０１ａに達し、第１導体パターン１０１ａの一部が露出する。その後、必要に応じて、デスミアやソフトエッチをする。
【００６２】
続いて、例えばフルアディティブ法、セミアディティブ（ＳＡＰ）法、又はサブトラクティブ法などのめっき形成法により、絶縁層１１０ｂ上に第２導体パターン１０３ａとなる導体層を形成するとともに、第３ビアホール１１３内に第３ビア導体１０３（フィルド導体）を形成する。
【００６３】
続いて、絶縁層１１０ｂ上に、エッチングレジストによって、第２導体パターン１０３ａを形成する。
ここでは、第２ビア導体１０２上の絶縁層１１０ｂ上には第２導体パターン１０３ａを形成せず、第１ビア導体１０１上の絶縁層１１０ｂ上に第２導体パターン１０３ａを形成する。即ち、積層部１２０においては、第２ビア導体１０２の直上の領域には第２導体パターン１０３ａ（導体層）を形成しない。
【００６４】
ここで、第２導体パターン１０３ａ及び第３ビア導体１０３は、第１導体パターン１０１ａと同様に２層構造のものであり、下層の第１導体膜は、ＴｉＮ層（下層）とＴｉ層（中間層）とＣｕ層（上層）の３層からなり、上層の第２導体膜は電解めっき膜からなる。
【００６５】
続いて、図７に示すように、第２導体パターン１０３ａを覆うように、絶縁層１１０ｃを形成し、化学機械研磨法などによって絶縁層１１０ｃの表面を平坦化し、第２導体パターン１０３ａの表面を露出させる。このとき、第２ビア導体１０２上の第３層間絶縁層１２３には、第２ビア導体１０２の凹部１０２ａに応じた、深さ１０〜１５μｍの窪み１２３ａが形成される。この窪み１２３ａは、第２ビア導体１０２の凹部１０２ａの影響により、第１層間絶縁層１２１と、第２層間絶縁層１２２とに順次に形成された窪みが上層に移るに従って大きくなったものである。
【００６６】
次いで、ステップＳ１３（図４）では、ソルダーレジスト（ＳＲ層；Solder Resist layer）１３０）を形成し、スタック型メモリ３００の実装のための第２バンプ３２０を形成する。
具体的には、図７に示すように、絶縁層１１０ｃ上に、ソルダーレジストを形成する。これにより、支持板１００１上に、絶縁層１１０ａ、１１０ｂ、１１０ｃ（第１〜第３層間絶縁層１２１〜１２３）、第１導体パターン１０１ａ、第２導体パターン１０３ａ、及びソルダーレジスト１３０から構成される積層部１２０（図３参照）が形成される。ソルダーレジスト１３０は、例えば感光性樹脂からなる。また、これにより、コアレス配線板１００が完成する。
続いて、図７に示すように、ソルダーレジスト１３０に開口部１３２を形成する。これにより、第２導体パターン１０３ａの一部が開口部１３２を通して露出する。この露出した領域に形成された第３ランド１０３ｂ（図３参照）に第２バンプ３２０を形成する。これにより、支持板１００１と積層部１２０とからなる中間部品２４０が製造される（図７参照）。
【００６７】
次いで、ステップＳ１４（図４）では、コアレス配線板１００にスタック型メモリ３００（半導体素子）をフリップチップ実装する。
具体的には、第２電極パッド３１０を有するスタック型メモリ３００を準備し、図８に示すように、本実施形態ではフリップチップ実装により、第２バンプ３２０上に、第２電極パッド３１０を介して、スタック型メモリ３００を実装する。なお、第２バンプ３２０は例えば半田バンプである。
続いて、コアレス配線板１００とスタック型メモリ３００との間に、絶縁性を有するアンダーフィル材３３０を注入する。その結果、最外層に配置される第２導体パターン１０３ａ上に、第２バンプ３２０を介して、スタック型メモリ３００が実装されたコアレス配線板１００が得られる。ここで、アンダーフィル材３３０は、第３層間絶縁層１２３の窪み１２３ａ内にも入り込むようになる（図３参照）。
【００６８】
上述したように、第２ビア導体１０２上の第３層間絶縁層１２３には、第２ビア導体１０２の凹部１０２ａに応じた窪み１２３ａが形成されている。そして、この窪み１２３ａが形成されている領域には、導体パターン（配線層）を形成していない。これにより、第３層間絶縁層１２３の窪み１２３ａが形成されている領域に導体パターンが形成されている場合に、第３層間絶縁層１２３の表面と導体パターンとの密着性が低下することが防止される。
【００６９】
次いで、ステップＳ１５（図４）では、モールド樹脂２３０でスタック型メモリ３００を被覆する。
具体的には、図９に示すように、コアレス配線板１００上に、スタック型メモリ３００を封止するためのモールド樹脂２３０を形成する。これにより、スタック型メモリ３００がアンダーフィル材３３０及びモールド樹脂２３０で覆われる。すなわち、スタック型メモリ３００は、アンダーフィル材３３０及びモールド樹脂２３０によって封止される。
【００７０】
次いで、ステップＳ１６（図４）では、コアレス配線板１００から支持板１００１（支持材）を取り外すとともに、コアレス配線板１００の第２主面１００ｂに付着した剥離材を洗浄する。
具体的には、例えば図１０に示すように、例えばレーザを照射して剥離層１００２を軟化させた後、Ｘ方向（又はＹ方向）に支持板１００１をＸ２方向にスライド移動させることにより、コアレス配線板１００の第２主面１００ｂから支持板１００１を剥離させる。これにより、コアレス配線板１００の第２主面１００ｂに、第１ビア導体１０１（第１ランド１０１ｂ）、第２ビア導体１０２（第２ランド１０２ｂ）が露出する（図１１参照）。そして、コアレス配線板１００から支持板１００１を剥離した後において、剥離層１００２の一部がコアレス配線板１００の第２主面１００ｂ上に残っている場合には、洗浄を行い、その剥離層１００２の一部を除去する。また、支持板１００１は、例えば洗浄等をして、再利用することができる。
続いて、図１１に示すように、例えばダイシングソーにより、所定の箇所でカットして、スタック型メモリ３００が実装されているコアレス配線板１００の領域ＲＡと、その領域ＲＡの全ての側面（４つの側面）の全部分を覆うモールド樹脂２３０と、を切り取る。これにより、図１１に示すように、コアレス配線板１００が切り出される。
【００７１】
次いで、ステップＳ１７（図４）では、中央制御装置２００の実装のための第１バンプ２２０を形成する。
具体的には、図１１に示すように、コアレス配線板１００の第２主面１００ｂに、第１開口部１４１、第２開口部１４２を有するソルダーレジスト１４０を形成する。
そして、図１２に示すように、その第１開口部１４１、第２開口部１４２からそれぞれ露出する第１ランド１０１ｂ、第２ランド１０２ｂ上に、それぞれ、第１バンプ２２０、半田バンプ（第３バンプ）１００３を形成する。
【００７２】
続いて、ステップＳ１８（図４）では、第１バンプ２２０上に中央制御装置２００をフリップチップ実装する（図１２参照）。
これにより、先の図１に示したフリップチップ型半導体装置１０００が完成する。この半導体装置１０００は、例えばマザーボード２０００等の外部基板上に実装される（図１３参照）。
【００７３】
本実施形態の製造方法は、このようなフリップチップ型半導体装置１０００の製造に適している。こうした製造方法であれば、導体パターン（第１、第２導体パターン１０１ａ、１０３ａ）と層間絶縁層（第１、第２、第３層間絶縁層１２１、１２２、１２３）との密着性が維持された高信頼性のフリップチップ型半導体装置１０００が得られる。
【００７４】
以上、本発明の実施形態に係る半導体装置及びその製造方法について説明したが、本発明は、上記実施形態に限定されるものではない。
【００７５】
上記実施形態では、図１及び図２に示したように、モールド樹脂２３０が、コアレス配線板１００の第１主面１００ａは覆い、コアレス配線板１００の全ての側面（４つの側面）の全部分を覆わない状態とした。しかしこれに限られず、本実施形態の効果を発揮する上で（即ち、第３層間絶縁層１２３に窪み１２３ａが形成されるために）、コアレス配線板１００の全ての側面がモールド樹脂２３０で覆われないことは必須ではない。つまり、図１５に示すように、コアレス配線板１００の全ての側面がモールド樹脂２３０で覆われている場合でも、第３層間絶縁層１２３に第２ビア導体１０２の凹部１０２ａに応じた窪み１２３ａが形成される。そして、この変形例でも本実施形態と同様に、この第２ビア導体１０２の凹部１０２ａ上には導体パターン（配線層）が形成されていないので、層間絶縁層（第１、第２、第３層間絶縁層１２１、１２２、１２３）の表面と導体パターンとの密着性が低下することが防止される。この結果、フリップチップ型半導体装置１０００が、高い信頼性を有するものとなる。
【００７６】
上記実施形態では、第１〜第３ビア導体１０１、１０２、１０３の横断面（Ｘ−Ｙ平面）の形状は、例えば真円であり、縦断面の形状は、例えば台形である。しかしこれに限定されず、第１、第２、第３ビア導体１０１、１０２、１０３の全体形状は任意であり、例えば円柱であってもよい。
【００７７】
上記実施形態では、第１ビア導体１０１、第３ビア導体１０３の直径Ｒ１は、例えば５０〜８０μｍであり、第２ビア導体の直径Ｒ２は、例えば１００〜２００μｍである状態を想定したが、第２ビア導体１０２の直径Ｒ２は、第１ビア導体１０１の直径よりも大きければよい。即ち、第１ビア導体１０１、第３ビア導体１０３の直径Ｒ１、第２ビア導体の直径Ｒ２はこのような数値範囲以外であってもよい。
【００７８】
上記実施形態では、第１ビア導体１０１でも、表面に深さ５μｍ以下の微少な凹部（リセス領域）１０１ｃが存在していた。しかしこれに限られず、第１ビア導体１０１において、このような凹部１０１ｃが形成されず、完全なフィルドビア構造であってもよい。
【００７９】
上記実施形態では、中央制御装置２００とスタック型メモリ３００とを接続する接続導体（第１ビア導体１０１と第３ビア導体１０３とによるビア導体接続を含む）は、中央制御装置２００を厚さ方向に投影した投影領域内に形成したが、これに限られず、接続導体は、中央制御装置２００を厚さ方向に投影した投影領域外に形成されていてもよい。
【００８０】
上記実施形態では、半導体装置として、以上のようにスタック型メモリ３００及び中央制御装置２００がコアレス配線板１００に実装されてなるフリップチップ型半導体装置１０００を例として説明した。しかしこれに限られず、その他の半導体素子、電子部品が実装された実装基板であってもよく、実装方式もフリップチップ型などのベアチップ実装に限定されないことは言うまでもない。
【００８１】
本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明を説明するためのものであり、本発明の範囲を限定するものではない。
【符号の説明】
【００８２】
１００  コアレス配線板（配線板）
１００ａ  第１主面
１００ｂ  第２主面
１００ｃ  側面
１０１  第１ビア導体
１０１ａ  第１導体パターン（導体層）
１０１ｂ  第１ランド
１０１ｃ  凹部
１０２  第２ビア導体
１０２ａ  凹部
１０２ｂ  第２ランド
１０３  第３ビア導体
１０３ａ  第２導体パターン（導体層）
１０３ｂ  第３ランド
１１０ａ  絶縁層
１１０ｂ  絶縁層
１１０ｃ  絶縁層
１１１  第１ビアホール
１１２  第２ビアホール
１１３  第３ビアホール
１２０  積層部
１２１  第１層間絶縁層
１２２  第２層間絶縁層
１２３  第３層間絶縁層
１２３ａ  窪み
１３０  ソルダーレジスト（ＳＲ層）
１３２  開口部
１４０  ソルダーレジスト（ＳＲ層）
１４１  第１開口部
１４２  第２開口部
２００  中央制御装置（第１電子部品）
２１０  第１電極パッド
２２０  第１バンプ
２３０  モールド樹脂
２３０ａ  側面
２４０  中間部品
３００  スタック型メモリ（第２電子部品）
３０１  メモリ層
３０２  信号線
３１０  第２電極パッド
３２０  第２バンプ
３３０  アンダーフィル材
１０００  フリップチップ型半導体装置（半導体装置）
１００１  支持板（支持材）
１００２  剥離層
１００３  半田バンプ（第３バンプ）
２０００  マザーボード基板
【図１】
2013135085.tif 000003
【図２】
2013135085.tif 000004
【図３】
2013135085.tif 000005
【図４】
2013135085.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
2013135085.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
2013135085.tif 000014
【図１３】
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【図１４】
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