(57)【要約】【課題】半導体装置の性能を向上させる。【解決手段】半導体装置ＳＭ１は、平面視において、４つの辺ＳＤＡ，ＳＤＢ，ＳＤＣ，ＳＤＤを備えた四角形状のパッケージＰＡを有し、パッケージＰＡ内に半導体チップＣＰ１とリードＬＤＣ１，ＬＤＣ２，ＬＤＥの一部とが封止されたものである。そして、４つの辺ＳＤＡ，ＳＤＢ，ＳＤＣ，ＳＤＤのうち３つの辺ＳＤＡ，ＳＤＢ，ＳＤＣには、それぞれリードＬＤＣ１，ＬＤＥ，ＬＤＣ２が配置されているが、残りの１つの辺ＳＤＤにはリードが配置されていない。【選択図】図８
2013161941.tif 000002
【特許請求の範囲】
【請求項１】
複数の電極が形成された半導体チップと、
各々が、前記半導体チップの前記複数の電極のいずれかと電気的に接続された３つ以上のリード端子と、
平面視において、第１辺、前記第１辺と交差する第２辺、前記第１辺と対向する第３辺、および前記第２辺と対向する第４辺を有し、前記半導体チップと、前記３つ以上のリード端子の各々の一部とを封止する封止体と、
を有し、
前記第１辺、前記第２辺および前記第３辺のいずれにも、前記３つ以上のリード端子のいずれかが配置されているが、前記第４辺には、前記３つ以上のリード端子のいずれも配置されていないことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記半導体チップを搭載する搭載部を有し、
前記半導体チップは、前記複数の電極のいずれかが前記搭載部と電気的に接続された状態で、前記搭載部に搭載されており、
前記封止体は、前記搭載部を封止し、
前記３つ以上のリード端子は、第１リード端子、第２リード端子および第３リード端子を含み、
前記第１リード端子は、前記第１辺に配置されており、
前記第２リード端子は、前記第２辺に配置されており、
前記第３リード端子は、前記第３辺に配置されており、
前記第１リード端子および前記第３リード端子は、いずれも前記搭載部に一体的に連結されていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１リード端子および前記第３リード端子は、いずれも前記第２辺よりも前記第４辺に近くなるように配置されていることを特徴とする半導体装置。
【請求項４】
請求項２記載の半導体装置において、
前記半導体チップは、ＩＧＢＴが形成されたものであり、
前記複数の電極は、前記ＩＧＢＴのコレクタに電気的に接続されたコレクタ電極、前記ＩＧＢＴのエミッタに電気的に接続されたエミッタ電極、および前記ＩＧＢＴのゲートに電気的に接続されたゲート電極を含み、
前記３つ以上のリード端子は、さらに第４リード端子を含み、
前記第１リード端子および前記第３リード端子は、いずれも前記搭載部を介して前記コレクタ電極に電気的に接続されており、
前記第２リード端子は、前記エミッタ電極に電気的に接続されており、
前記第４リード端子は、前記ゲート電極に電気的に接続されており、
前記第２リード端子および前記第４リード端子は、前記第２辺に沿って配置されていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記半導体装置は、発光用の放電管と、前記放電管の放電スイッチ用の前記ＩＧＢＴと、前記放電管を放電させるためのコンデンサと、前記コンデンサの充電スイッチ用のＭＩＳＦＥＴと、前記ＩＧＢＴの駆動回路および前記ＭＩＳＦＥＴの制御回路とを含む発光装置に用いられるものであることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、フラッシュ撮影用の発光装置に用いられる半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
カメラ、あるいは、携帯電話に搭載されたカメラユニットには、フラッシュ撮影用の発光装置が備えられている。このような発光装置は、発光用の放電管と、放電管の放電スイッチ用のＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）と、放電管を放電させるためのコンデンサと、コンデンサの充電スイッチ用のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を備えている。
【０００３】
このようなカメラのフラッシュ撮影用の発光装置に用いられる半導体装置として、放電スイッチ用のＩＧＢＴが形成された半導体チップなどを封止体からなるパッケージにより封止して表面実装部品としたものがある。
【０００４】
特開２０１０−２４４９７７号公報（特許文献１）には、発光装置に用いられる半導体装置として、放電スイッチ用のＩＧＢＴが形成された半導体チップと、半導体チップの電極と電気的に接続されたリードと、半導体チップとリードの一部とを封止するパッケージとを有する半導体装置が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−２４４９７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明者の検討によれば、次のことが分かった。
【０００７】
上記したような、ＩＧＢＴが形成された半導体チップがパッケージにより封止されている半導体装置では、半導体チップは、半導体チップの下面に形成されたコレクタ電極がダイパッドに電気的に接続された状態で、ダイパッドに搭載されている。ダイパッドには、コレクタ用のリードが、一体的に連結されている。また、半導体チップのエミッタ電極は、金属からなるリボンまたはワイヤにより、エミッタ用のリードに電気的に接続されており、半導体チップのゲート電極は、金属からなるワイヤにより、ゲート用のリードに電気的に接続されている。パッケージは、平面視において、４辺を備えた四角形状を有しており、ダイパッドも、平面視において、４辺を備えた四角形状を有している。
【０００８】
半導体装置の製造工程前は、ダイパッドは、ダイパッドの４辺のうち互いに対向する２辺の各々において、吊りリードを介してリードフレームのフレーム枠に支持されている。半導体装置の製造工程において、半導体チップをダイパッドに搭載し、半導体チップと各リードとを電気的に接続し、半導体チップ、ダイパッドおよび各リードの一部をパッケージにより封止した後、半導体装置を個片化する際に、吊りリードはフレーム枠から切断される。そして、半導体装置の製造工程後は、切断された吊りリードが、パッケージの４辺のうち互いに対向する２辺の各々に残る。
【０００９】
このように、パッケージの４辺のうち互いに対向する２辺の各々に吊りリードが残るため、他の２辺のうち、１辺にコレクタ用のリードが配置され、さらに残りの１辺にエミッタ用のリードおよびゲート用のリードが配置される。したがって、パッケージの４辺のうち３辺の各々において、コレクタ用のリードまたは吊りリードが露出することになる。コレクタ用のリードおよび吊りリードは、ダイパッドに一体的に連結されており、コレクタ用のリードには高電圧が印加されるため、パッケージの４辺のうち３辺において高電圧が印加されたリードまたは吊りリードが露出することになり、パッケージの周辺では、４辺のうち３辺の外部の領域で、他の配線または他の部品に影響を及ぼすことが懸念される。そのため、半導体装置の周辺の配線または部品の配置の自由度を向上させることができず、結果として、半導体装置の性能を向上させることができない。
【００１０】
本発明の目的は、半導体装置の性能を向上させることができる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
代表的な実施の形態による半導体装置は、平面視において、４辺を備えた四角形状のパッケージを有し、パッケージ内に半導体チップとリードの一部とが封止されたものである。そして、４辺のうち３辺にはリードが配置されているが、残りの１辺にはリードが配置されていない。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１５】
代表的な実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態１の発光装置の回路構成を示す回路図である。
【図２】実施の形態１の発光装置の全体構成を示す説明図である。
【図３】実施の形態１の半導体装置の上面図である。
【図４】実施の形態１の半導体装置の下面図である。
【図５】実施の形態１の半導体装置の断面図である。
【図６】実施の形態１の半導体装置の断面図である。
【図７】実施の形態１の半導体装置の断面図である。
【図８】実施の形態１の半導体装置の平面透視図である。
【図９】実施の形態１の半導体装置の平面透視図である。
【図１０】実施の形態１の半導体装置の平面透視図である。
【図１１】実施の形態１の半導体装置の周辺の配線および部品との接続関係について示す説明図である。
【図１２】実施の形態１の半導体装置の変形例を示す平面透視図である。
【図１３】実施の形態１の半導体装置を形成するためのリードフレーム全体を示す平面図である。
【図１４】実施の形態１の半導体装置を形成するためのリードフレームのうち１つの半導体装置に対応する部分を示す平面図である。
【図１５】実施の形態１の半導体装置の製造工程中の断面図である。
【図１６】実施の形態１の半導体装置の製造工程中の断面図である。
【図１７】実施の形態１の半導体装置の製造工程中の断面図である。
【図１８】実施の形態１の半導体装置の製造工程中の断面図である。
【図１９】実施の形態１の半導体装置の製造工程中の断面図である。
【図２０】実施の形態１の半導体装置の製造工程中の断面図である。
【図２１】実施の形態１の半導体装置の製造工程中の断面図である。
【図２２】実施の形態１の半導体装置の製造工程中の断面図である。
【図２３】実施の形態１の半導体装置の製造工程中の断面図である。
【図２４】実施の形態１の半導体装置の製造工程中の断面図である。
【図２５】実施の形態１の半導体装置の製造工程中の断面図である。
【図２６】比較例の半導体装置の平面透視図である。
【図２７】比較例の半導体装置の断面図である。
【図２８】比較例の半導体装置を形成するためのリードフレームのうち１つの半導体装置に対応する部分を示す平面図である。
【図２９】実施の形態２の半導体装置の平面透視図である。
【図３０】実施の形態２の半導体装置を形成するためのリードフレームのうち１つの半導体装置に対応する部分を示す平面図である。
【発明を実施するための形態】
【００１７】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１９】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２０】
（実施の形態１）
＜発光装置の回路構成について＞
図１は、実施の形態１の発光装置１の回路構成を示す回路図である。
【００２１】
本実施の形態の発光装置（フラッシュ、ストロボ）１は、写真撮影などに用いられる発光装置である。図１に基本的な回路構成例を示すように、発光装置（フラッシュ、ストロボ）１は、発光用の放電管（放電ランプ）であるキセノン管（放電管、放電ランプ、発光管）ＸＣと、キセノン管ＸＣに直列に接続されたＩＧＢＴ２と、キセノン管ＸＣおよびＩＧＢＴ２の直列回路に並列に接続された主コンデンサ（コンデンサ）ＣＭとを有している。ＩＧＢＴ２は、キセノン管ＸＣの放電スイッチ用のスイッチング素子として機能し、主コンデンサＣＭは、キセノン管ＸＣを放電させるためのコンデンサである。より具体的には、ＩＧＢＴ２のコレクタが、キセノン管ＸＣの一方の内部電極に接続され、ＩＧＢＴ２のエミッタが、主コンデンサＣＭの一方の電極に接続され、主コンデンサＣＭの他方の電極が、キセノン管ＸＣの他方の内部電極に接続されている。キセノン管ＸＣは、キセノンガスを封入したガラス管からなり、ガラス管内部の両端近傍にそれぞれ内部電極が配置されて、内部電極間で放電可能に構成されている。また、キセノン管ＸＣにはトリガ電極（外部トリガ電極）も設けられている。
【００２２】
図１に示される発光装置１は、更に、昇圧トランス（変圧器）ＴＳを介して主コンデンサＣＭを充電するためのバッテリＢＴと、主コンデンサＣＭの充電スイッチ用のスイッチング素子として機能するＭＩＳＦＥＴ３とを有している。具体的には、ＭＩＳＦＥＴ３のドレインが、昇圧トランスＴＳの一次コイルの一端に接続され、この一次コイルの他端が、バッテリＢＴの正極に接続され、ＭＩＳＦＥＴ３のソースが、バッテリＢＴの負極に接続され、昇圧トランスＴＳの二次コイルの両端が、主コンデンサＣＭの両電極にそれぞれ接続されている。
【００２３】
図１に示される発光装置１は、更に、ＭＩＳＦＥＴ３を制御する制御回路（充電制御回路、ＭＩＳＦＥＴ制御回路）４ａと、ＩＧＢＴ２を駆動させるための駆動回路（ドライバ回路、ＩＧＢＴドライバ回路、ＩＧＢＴ制御回路）４ｂとを有している。制御回路４ａは、ＭＩＳＦＥＴ３のゲートに接続されている。駆動回路４ｂは、電源電圧ＶＣＣが印加されており、抵抗Ｒ１を介してＩＧＢＴ２のゲートに接続されている。
【００２４】
図１に示される発光装置１は、更に、キセノン管ＸＣのトリガ電極（外部トリガ電極）に接続されたトリガコイル（トリガ用コイル）ＬＴＲと、トリガコイルＬＴＲに電流を流すためのトリガコンデンサ（トリガ用コンデンサ）ＣＴＲと、抵抗Ｒ２，Ｒ３とを有している。
【００２５】
＜発光装置の動作について＞
図１に示される発光装置１の基本的な動作について説明する。
【００２６】
まず、発光装置１の充電動作（主コンデンサＣＭの充電動作）について説明する。
【００２７】
制御回路４ａに充電開始制御信号が入力されると、主コンデンサＣＭの充電を開始するために、制御回路４ａによってＭＩＳＦＥＴ３のゲートに所定の電圧（オン電圧、ＭＩＳＦＥＴ３のしきい値電圧以上の電圧）を印加してＭＩＳＦＥＴ３をオンさせる。
【００２８】
ＭＩＳＦＥＴ３がオン状態（導通状態）になると、昇圧トランスＴＳのコイルに電流が流れ得るため、バッテリＢＴの電圧が昇圧トランスＴＳで昇圧（高電圧に変換）されて主コンデンサＣＭに印加され、主コンデンサＣＭが充電される。すなわち、ＭＩＳＦＥＴ３がオン状態になると、バッテリＢＴの電圧によって昇圧トランスＴＳの一次コイルに電流が流れ、それによって昇圧トランスＴＳの二次コイルにも電流が流れるため、主コンデンサＣＭが充電されるのである。従って、制御回路４ａによってＭＩＳＦＥＴ３がオン状態にされることで、主コンデンサＣＭが充電されると言うことができる。この際の主コンデンサＣＭの充電電圧は、例えば３００〜４００Ｖ程度とすることができる。主コンデンサＣＭの充電時には、トリガコンデンサＣＴＲも充電され得る。主コンデンサＣＭの充電中（ＭＩＳＦＥＴ３がオン状態とされている間）は、ＩＧＢＴ２はオフ状態とされている。
【００２９】
主コンデンサＣＭが十分に充電されると、制御回路４ａによってＭＩＳＦＥＴ３をオフする。すなわち、ＭＩＳＦＥＴ３のゲートへのオン電圧の印加が停止されてＭＩＳＦＥＴ３がオフされる。ＭＩＳＦＥＴ３がオフ状態になると、昇圧トランスＴＳを介したバッテリＢＴから主コンデンサＣＭへの電圧印加が停止され、主コンデンサＣＭの充電動作が終了する。
【００３０】
なお、本願明細書において、あるリードまたは電極に所定の電圧を印加するとは、接地電位を基準としたときのそのリードまたは電極の電位が、その所定の電圧となるように、そのリードまたは電極の電位を一定の電位に保持することを意味する。
【００３１】
次に、発光装置１の発光動作について説明する。
【００３２】
上記充電動作により主コンデンサＣＭを充電させた後、駆動回路４ｂにオン信号（ＩＧＢＴ駆動信号）が入力されると、ＩＧＢＴ２用の駆動電圧（ＩＧＢＴ駆動電圧）が駆動回路４ｂで生成され、このＩＧＢＴ駆動電圧が駆動回路４ｂから抵抗Ｒ１を経由してＩＧＢＴ２のゲートに印加され、それによってＩＧＢＴ２がオンされる。ＩＧＢＴ２がオン状態（導通状態）になると、主コンデンサＣＭに充電されている電圧がキセノン管ＸＣの内部電極に印加される。駆動回路４ｂによってＩＧＢＴ２がオン状態にされることで、主コンデンサＣＭが供給する電圧により、キセノン管ＸＣが放電して発光するのである。
【００３３】
しかしながら、主コンデンサＣＭに充電されている電圧がキセノン管ＸＣの内部電極に印加されるだけでは、キセノン管ＸＣのアーク放電を開始するには電圧不足である場合がある。このため、ＩＧＢＴ２がオン状態になると、図１において一点鎖線で模式的に示した経路５でトリガコンデンサＣＴＲがまず放電し、それによってトリガコイルＬＴＲを介してキセノン管ＸＣのトリガ電極（外部トリガ電極）に高電圧のトリガ電圧（例えば５ｋＶ程度）が印加される。このトリガ電圧の印加により、キセノン管ＸＣ内のガスがイオン化され、急激にインピーダンスが低下するので、主コンデンサＣＭからの放電（主コンデンサＣＭが供給する電圧）によってキセノン管ＸＣがアーク放電し、キセノン管ＸＣが発光する。この際の放電電流は、例えば１００〜２００Ａ程度とすることができる。
【００３４】
キセノン管ＸＣが発光した後、駆動回路４ｂにオフ信号が入力されると、駆動回路４ｂによるＩＧＢＴ２のゲートへのＩＧＢＴ駆動電圧の印加が停止されてＩＧＢＴ２がオフされ、それによって、キセノン管ＸＣに流れる電流が停止されて、キセノン管ＸＣの発光が停止する。従って、駆動回路４ｂによるＩＧＢＴ２のオン状態とオフ状態の切り換えにより、キセノン管ＸＣの発光開始と発光停止が切り換えられ、ＩＧＢＴ２のオン状態の時間を調節することにより、キセノン管ＸＣの発光時間を制御することができる。例えば、カメラのシャッターに連動させて駆動回路４ｂにオン信号を入力することで、ＩＧＢＴ２のゲートにＩＧＢＴ駆動電圧を印加してＩＧＢＴ２をオンし、最適な発光時間が経過した後で駆動回路４ｂにオフ信号を入力することで、ＩＧＢＴ２のゲートへのＩＧＢＴ駆動電圧の印加を停止してＩＧＢＴ２をオフすることができる。キセノン管ＸＣの発光動作中（ＩＧＢＴ２がオン状態とされている間）は、ＭＩＳＦＥＴ３はオフ状態とされている。
【００３５】
＜発光装置の全体構成について＞
図２は、実施の形態１の発光装置１の全体構成を示す説明図（平面図）である。
【００３６】
図２に示される発光装置１は、配線基板ＰＣＢ上に、主コンデンサＣＭ、トリガコイルＬＴＲ、昇圧トランスＴＳおよびキセノン管ＸＣなどの部品が搭載（実装）され、更に、半導体装置（半導体パッケージ）ＳＭ１，ＳＭ２，ＳＭ３が配線基板ＰＣＢ上に搭載されている。半導体装置ＳＭ１内には、ＩＧＢＴ２（図１参照）が形成された半導体チップＣＰ１（後述する図８参照）が内蔵されている。半導体装置ＳＭ２内には、ＭＩＳＦＥＴ３（図１参照）が形成された半導体チップＣＰ２（後述する図１２参照）が内蔵されている。半導体装置ＳＭ３内には、制御回路４ａ（図１参照）および駆動回路４ｂ（図１参照）が形成された半導体チップ（図示せず）が内蔵されている。
【００３７】
＜半導体装置の具体的構成について＞
図３は、実施の形態１の半導体装置ＳＭ１の上面図、図４は、実施の形態１の半導体装置ＳＭ１の下面図（裏面図）、図５〜図７は、実施の形態１の半導体装置ＳＭ１の断面図（側面断面図）、図８〜図１０は、実施の形態１の半導体装置ＳＭ１の平面透視図である。図８には、パッケージＰＡの内部を透視して見せた全体平面図が示されている。図９は、図８において、更に金属板ＭＰＬおよびワイヤＢＷを外した（透視した）状態の半導体装置ＳＭ１の平面透視図である。図１０は、図９において、更に半導体チップＣＰ１を外した（透視した）状態の半導体装置ＳＭ１の平面透視図である。なお、図８のＡ−Ａ線の位置での半導体装置ＳＭ１の断面が図５にほぼ対応し、図８のＢ−Ｂ線の位置での半導体装置ＳＭ１の断面が図６にほぼ対応し、図８のＣ−Ｃ線の位置での半導体装置ＳＭ１の断面が図７にほぼ対応する。また、図８から図１０では、パッケージＰＡの外形位置を二点鎖線で示してある。
【００３８】
本実施の形態の半導体装置ＳＭ１は、上述のように、発光装置１の少なくとも一部を構成する半導体装置である。そして、半導体装置ＳＭ１は、発光用のキセノン管ＸＣの放電スイッチ（発光スイッチ、スイッチング素子）用のＩＧＢＴ２が形成された半導体チップＣＰ１を有している。
【００３９】
本実施の形態の半導体装置ＳＭ１は、例えばＱＦＮ（Quad Flat Non-leaded package）型の面実装型のパッケージ（封止体、封止樹脂体、封止樹脂）ＰＡを有している。すなわち、半導体装置ＳＭ１を構成するパッケージＰＡは、封止体であり、その外観が、互いに厚さ方向に沿って反対側に位置する主面（上面）および裏面（下面）と、これに交差する側面とで囲まれた薄板状とされている。パッケージＰＡの主面および裏面の平面形状は、矩形状に形成されている。すなわち、パッケージＰＡは、平面視において、辺ＳＤＡ，ＳＤＢ，ＳＤＣ，ＳＤＤからなる４辺を備えた四角形状を有している。
【００４０】
平面視において、辺ＳＤＢは辺ＳＤＡと交差し、辺ＳＤＣは辺ＳＤＢと交差し、辺ＳＤＤは辺ＳＤＣと交差し、辺ＳＤＡは辺ＳＤＤと交差し、辺ＳＤＣは辺ＳＤＡと対向し、辺ＳＤＤは辺ＳＤＢと対向する。なお、パッケージＰＡは、辺ＳＤＡ，ＳＤＢの間、辺ＳＤＢ，ＳＤＣの間、辺ＳＤＣ，ＳＤＤの間、および辺ＳＤＤ，ＳＤＡの間の全部またはいずれか、すなわちパッケージＰＡの４隅（角部）の全部またはいずれかにおいて面取りされ、多角形状を有するものでもよい。
【００４１】
パッケージＰＡを構成する封止樹脂は、例えばエポキシ系の樹脂からなるが、低応力化を図る等の理由から、例えばフェノール系硬化剤、シリコーンゴムおよびフィラー等が添加されたビフェニール系の熱硬化性樹脂を用いてもよい。
【００４２】
本実施の形態の半導体装置ＳＭ１には、パッケージＰＡの外周に沿って、複数のリード（リード端子、外部端子）ＬＤが設けられている。図４にも示されるように、パッケージＰＡの裏面において、各リードＬＤの少なくとも一部の下面が、パッケージＰＡの外周（辺ＳＤＡ，ＳＤＢ，ＳＤＣ，ＳＤＤで構成された外周）に沿って露出され、半導体装置ＳＭ１の外部端子（外部接続用端子）を構成している。パッケージＰＡの裏面での各リードＬＤの露出面は、半導体装置ＳＭ１を上記配線基板ＰＣＢ上に実装する際に、上記配線基板ＰＣＢの端子に半田などの導電性接合材を介して接合され、電気的に接続される。
【００４３】
本実施の形態では、図４にも示されるように、４辺（辺ＳＤＡ，ＳＤＢ，ＳＤＣ，ＳＤＤ）のうち、３辺（辺ＳＤＡ，ＳＤＢ，ＳＤＣ）には、リードＬＤが配置されているが、残りの１辺（辺ＳＤＤ）には、リードＬＤが配置されていない。具体的には、後述するように、リードＬＤとして、ＬＤＥ，ＬＤＧ，リードＬＤＣ１，ＬＤＣ２が設けられており、辺ＳＤＢにはリードＬＤＥ，ＬＤＧが配置され、辺ＳＤＡ，ＳＤＣにはリードＬＤＣ１，ＬＤＣ２が配置されているが、辺ＳＤＤにはリードＬＤＥ，ＬＤＧ，ＬＤＣ１，ＬＤＣ２のいずれも配置されていない。リードＬＤをこのように配置することにより、後述するように、半導体装置の周辺の配線または部品の配置の自由度を向上させることができる。
【００４４】
パッケージＰＡの内部には、ダイパッド（タブ、搭載部）ＤＰ１と、そのダイパッドＤＰ１の主面（上面）上に搭載された半導体チップＣＰ１と、金属板（導体板）ＭＰＬと、ボンディングワイヤ（導電性ワイヤ、以下単にワイヤという）ＢＷと、複数のリード（リード端子）ＬＤの一部と、リード配線（配線部）ＬＤＡ，ＬＤＢが封止されている。すなわち、ダイパッドＤＰ１と、半導体チップＣＰ１と、金属板ＭＰＬと、ワイヤＢＷと、複数のリードＬＤの一部と、リード配線ＬＤＡ，ＬＤＢとが、パッケージＰＡを構成する封止樹脂（封止体）で覆われて封止されている。
【００４５】
具体的には、図５〜図７の断面図からも分かるように、パッケージＰＡの内部において、各リードＬＤは、ダイパッドＤＰ１およびリード配線ＬＤＡ，ＬＤＢが持ち上げられるように折り曲げ加工されている。そして、各リードＬＤのうちダイパッドＤＰ１およびリード配線ＬＤＡ，ＬＤＢに近い部分は、下面もパッケージＰＡで覆われ、各リードＬＤのうち、ダイパッドＤＰ１およびリード配線ＬＤＡ，ＬＤＢから遠い部分がパッケージＰＡの側面および裏面から露出している。これにより、各リードＬＤの一部が、パッケージＰＡの外周に沿って、パッケージＰＡの側面および裏面に露出するとともに、金属板ＭＰＬまたはワイヤＢＷとリードＬＤとを接続しやすくすることができる。
【００４６】
なお、各リードＬＤのうち、ダイパッドＤＰ１およびリード配線ＬＤＡ，ＬＤＢから遠い部分がパッケージＰＡの側面から露出し、各リードＬＤが、パッケージＰＡの外部で折り曲げ加工されている場合もある。これは以降の変形例および実施の形態についても同様である。
【００４７】
ダイパッドＤＰ１、リードＬＤおよびリード配線ＬＤＡ，ＬＤＢは、導電性を有しており、半導体装置の製造工程で後述するように、同じリードフレームを用いて製造されるため、同じ金属材料で形成されている。ダイパッドＤＰ１、リードＬＤおよびリード配線ＬＤＡ，ＬＤＢは、好ましくは、銅（Ｃｕ）または銅（Ｃｕ）合金のような金属（金属材料）を主材料として形成されている。
【００４８】
ダイパッドＤＰ１の平面形状は、矩形状に形成されている。すなわち、ダイパッドＤＰ１は、平面視において、辺ＳＤＰＡ，ＳＤＰＢ，ＳＤＰＣ，ＳＤＰＤからなる４辺を備えた四角形状を有している。ダイパッドＤＰ１は、ダイパッドＤＰ１の中心から見て辺ＳＤＰＡ側、辺ＳＤＰＢ側、辺ＳＤＰＣ側、辺ＳＤＰＤ側の各々が、ダイパッドＤＰ１の中心から見てパッケージＰＡの辺ＳＤＡ側、辺ＳＤＢ側、辺ＳＤＣ側、辺ＳＤＤ側の各々を向くように、形成されている。したがって、辺ＳＤＰＢは辺ＳＤＰＡと交差し、辺ＳＤＰＣは辺ＳＤＰＢと交差し、辺ＳＤＰＤは辺ＳＤＰＣと交差し、辺ＳＤＰＡは辺ＳＤＰＤと交差し、辺ＳＤＰＣは辺ＳＤＰＡと対向し、辺ＳＤＰＤは辺ＳＤＰＢと対向する。ダイパッドＤＰ１は、ダイパッドＤＰ１に搭載される半導体チップＣＰ１の面積よりも大きく形成されており、ダイパッドＤＰ１に平面的に内包されるように、半導体チップＣＰ１が搭載されている。
【００４９】
また、ダイパッドＤＰ１の主面（上面）において、半導体チップＣＰ１を搭載する領域にメッキ層（図示せず）を設けて、半導体チップＣＰ１とダイパッドＤＰ１との接合の安定性を向上させることもできる。また、リード配線ＬＤＡの主面（上面）において金属板ＭＰＬが接合される領域にメッキ層（図示せず）を設けて、金属板ＭＰＬとリード配線ＬＤＡとの接合の安定性を向上させることもできる。また、リード配線ＬＤＢの主面（上面）においてワイヤＢＷが接続される領域にメッキ層（図示せず）を設けて、ワイヤＢＷとリード配線ＬＤＢとの接合の安定性を向上させることもできる。
【００５０】
また、パッケージＰＡの裏面（下面）で、各リードＬＤの下面が露出しているが、パッケージＰＡの裏面で露出する各リードＬＤの下面上には、パッケージＰＡ形成後に半田メッキ層のようなメッキ層（図示せず）が形成されていることが好ましく、これにより、半導体装置ＳＭ１を上記配線基板ＰＣＢなどに実装しやすくなる。
【００５１】
辺ＳＤＰＡにおいて、上記複数のリードＬＤのうちのリードＬＤＣ１が、ダイパッドＤＰ１に一体的に連結されている。すなわち、ダイパッドＤＰ１とリードＬＤＣ１とは、一体的に形成されている。また、辺ＳＤＰＣにおいて、上記複数のリードＬＤのうちのリードＬＤＣ２が、ダイパッドＤＰ１に一体的に連結されている。すなわち、ダイパッドＤＰ１とリードＬＤＣ２とは、一体的に形成されている。
【００５２】
図５〜図９に示されるように、このダイパッドＤＰ１の主面（上面）上には、上記ＩＧＢＴ２が形成された半導体チップＣＰ１が、その主面（表面、上面）を上に向け、かつ、その裏面（下面、裏面電極ＢＥ形成面）をダイパッドＤＰ１に向けた状態で搭載されている。半導体チップＣＰ１は、平面視において、４辺を備えた四角形状を有しており、半導体チップＣＰ１の４辺の各々がダイパッドＤＰ１の４辺（辺ＳＤＰＡ，ＳＤＰＢ，ＳＤＰＣ，ＳＤＰＤ）の各々に沿うように配置されている。
【００５３】
図５〜図７に示されるように、半導体チップＣＰ１の裏面（下面）には裏面電極（コレクタ電極）ＢＥが形成されており、この半導体チップＣＰ１の裏面電極ＢＥは、導電性の接着材層ＧＬを介して、ダイパッドＤＰ１に接合されて固定されるとともに電気的に接続されている。この裏面電極ＢＥは、半導体チップＣＰ１の裏面全面に形成されている。半導体チップＣＰ１の裏面電極ＢＥは、半導体チップＣＰ１内に形成された上記ＩＧＢＴ２のコレクタに電気的に接続されている。半導体チップＣＰ１の裏面電極ＢＥをダイパッドＤＰ１に接合する接着材層ＧＬは導電性を有していることが必要であり、例えば銀ペーストのような導電性ペースト型接着材あるいは半田などを接着材層ＧＬの材料として用いることができる。
【００５４】
上記複数のリードＬＤＣ１，ＬＤＣ２は、ダイパッドＤＰ１および導電性の接着材層ＧＬを介して、半導体チップＣＰ１の裏面電極ＢＥ（すなわち上記ＩＧＢＴ２のコレクタ）に電気的に接続されているので、上記ＩＧＢＴ２のコレクタ用のリード端子であり、上記キセノン管ＸＣ（の一方の内部電極）および上記トリガコイルＬＴＲに接続されるべきリード端子である。
【００５５】
コレクタ用のリードＬＤＣ１，ＬＤＣ２は、少なくとも１つずつ設けられているが、それぞれ複数設けられていれば、抵抗成分を低減できるので、より好ましい。ＩＧＢＴ２のコレクタ用のリードＬＤＣ１，ＬＤＣ２がそれぞれ複数設けられ、各々が複数設けられたリードＬＤＣ１，ＬＤＣ２が、ダイパッドＤＰ１に一体的に連結されたことにより、配線抵抗を低減でき、キセノン管ＸＣの発光効率を向上させることができる。
【００５６】
また、図５〜図９に示されるように、半導体チップＣＰ１の主面（表面、上面）には、ゲート用のパッド電極（ゲート電極）ＰＤＧと、エミッタ用のパッド電極（エミッタ電極）ＰＤＥとが設けられている。このうち、ゲート用のパッド電極ＰＤＧは、ワイヤＢＷ接続用の電極（パッド電極、電極パッド、ボンディングパッド）であり、エミッタ用のパッド電極ＰＤＥは、金属板ＭＰＬ接続用の電極（パッド電極、電極パッド、ボンディングパッド）である。
【００５７】
具体的には、半導体チップＣＰ１の主面は、絶縁膜ＩＮＳで覆われており、絶縁膜ＩＮＳには複数の開口が形成されている。そして、絶縁膜ＩＮＳに形成された複数の開口において、ゲート用のパッド電極ＰＤＧまたはエミッタ用のパッド電極ＰＤＥが露出している。
【００５８】
半導体チップＣＰ１のゲート用のパッド電極ＰＤＧは、半導体チップＣＰ１内に形成された上記ＩＧＢＴ２のゲートに電気的に接続されている。このゲート用のパッド電極ＰＤＧは、半導体チップＣＰ１の表面（上面）に配置されており、例えば、半導体チップＣＰ１の表面（上面）において、パッケージＰＡの辺ＳＤＢ側に位置するように、配置されている。
【００５９】
図６および図８に示されるように、半導体チップＣＰ１のゲート用のパッド電極ＰＤＧは、ワイヤＢＷを介して、リード配線ＬＤＢと電気的に接続されている。具体的には、ワイヤＢＷの一端が半導体チップＣＰ１のゲート用のパッド電極ＰＤＧに接続され、そのワイヤＢＷの他端がリード配線ＬＤＢに接続されている。ワイヤＢＷは、導電性部材であり、導電性を有しており、例えば金（Ａｕ）などの金属の細線によって形成されている。
【００６０】
リード配線ＬＤＢは、ダイパッドＤＰ１の辺ＳＤＰＢに沿って、ダイパッドＤＰ１から離れた状態で隣り合うように配置されている。リード配線ＬＤＢとダイパッドＤＰ１との間は、パッケージＰＡを構成する封止樹脂で満たされており、リード配線ＬＤＢとダイパッドＤＰ１とは互いに電気的に絶縁されている。リード配線ＬＤＢには、上記複数のリードＬＤのうちのリードＬＤＧが一体的に連結されている。すなわち、リード配線ＬＤＢとリードＬＤＧとは、一体的に形成されている。このリードＬＤＧは、上述のようにリード配線ＬＤＢおよびワイヤＢＷを介して、半導体チップＣＰ１のゲート用のパッド電極ＰＤＧ（すなわち上記ＩＧＢＴ２のゲート）に電気的に接続されているので、リードＬＤＧは、上記ＩＧＢＴ２のゲート用のリード端子である。
【００６１】
半導体チップＣＰ１のエミッタ用のパッド電極ＰＤＥは、半導体チップＣＰ１内に形成された上記ＩＧＢＴ２のエミッタに電気的に接続されている。このエミッタ用のパッド電極ＰＤＥは、半導体チップＣＰ１の表面（上面）に配置されており、辺ＳＤＰＢ（または辺ＳＤＢ）および辺ＳＤＰＤ（または辺ＳＤＤ）に沿って延在する長方形状に形成されている。
【００６２】
図５および図８に示されるように、半導体チップＣＰ１のエミッタ用のパッド電極ＰＤＥは、金属板ＭＰＬを介して、リード配線ＬＤＡと電気的に接続されている。具体的には、金属板ＭＰＬの一方の端部は、半導体チップＣＰ１のエミッタ用のパッド電極ＰＤＥに例えば超音波接合されることで電気的に接続され、金属板ＭＰＬの他方の端部は、リード配線ＬＤＡの主面（上面）に例えば超音波接合されることで電気的に接続されている。
【００６３】
リード配線ＬＤＡは、ダイパッドＤＰ１の辺ＳＤＰＢに沿って、ダイパッドＤＰ１から離れた状態で隣り合うように配置されている。リード配線ＬＤＡとダイパッドＤＰ１との間は、パッケージＰＡを構成する封止樹脂で満たされており、リード配線ＬＤＡとダイパッドＤＰ１とは互いに電気的に絶縁されている。リード配線ＬＤＡには、上記複数のリードＬＤのうちのリードＬＤＥが一体的に連結されている。すなわち、リード配線ＬＤＡとリードＬＤＥとは、一体的に形成されている。このリードＬＤＥは、上述のようにリード配線ＬＤＡおよび金属板ＭＰＬを介して、半導体チップＣＰ１のエミッタ用のパッド電極ＰＤＥ（すなわち上記ＩＧＢＴ２のエミッタ）に電気的に接続されているので、リードＬＤＥは、上記ＩＧＢＴ２のエミッタ用のリード端子である。
【００６４】
エミッタ用のリードＬＤＥは、少なくとも１つ設けられているが、複数設けられていれば、抵抗成分を低減できるので、より好ましい。ＩＧＢＴ２のエミッタ用のリードＬＤＥが複数設けられ、複数設けられたリードＬＤＥが、リード配線ＬＤＡに一体的に連結されたことにより、配線抵抗を低減することができ、キセノン管ＸＣの発光効率を向上させることができる。
【００６５】
金属板ＭＰＬは、導電性部材であり、例えばアルミニウム（Ａｌ）、アルミニウム（Ａｌ）合金、銅（Ｃｕ）または銅（Ｃｕ）合金等のような導電性および熱伝導性の高い金属によって形成されている。金属板ＭＰＬを用いたことにより、エミッタ用のパッド電極ＰＤＥとリード配線ＬＤＡとを複数のワイヤによって接続する場合に比べて、上記キセノン管ＸＣの発光（放電）に伴って流れる大電流に対する耐性を向上させることができ、また、配線抵抗を低減できるため、キセノン管ＸＣの発光効率を向上させることができる。また、金（Ａｕ）で形成されるワイヤを複数用いるのに代えて、金よりも安価な金属材料で形成される金属板ＭＰＬを用いることにより、半導体装置の製造コストを低減することもできる。
【００６６】
金属板ＭＰＬは、以下のような第１部分ＭＰＬＡと、第２部分ＭＰＬＢと、第３部分ＭＰＬＣとを一体的に有している。
【００６７】
第１部分（チップコンタクト部）ＭＰＬＡは、例えば超音波接合を用いて半導体チップＣＰ１のエミッタ用のパッド電極ＰＤＥと接合された部分であり、例えば、平面視において、矩形状である。第２部分（リードコンタクト部）ＭＰＬＢは、例えば超音波接合を用いてリード配線ＬＤＡと接合された部分である。第２部分ＭＰＬＢは、平面視において、リード配線ＬＤＡの一部に重なっている。
【００６８】
なお、金属板ＭＰＬの接合については、超音波接合を用いて接合する場合に代え、例えば導電性の接着材層を用いて接合する場合もある。これは以降の変形例および実施の形態についても同様である。
【００６９】
第３部分（中間部）ＭＰＬＣは、第１部分ＭＰＬＡと第２部分ＭＰＬＢとをつなぐ（連結する）部分である。第３部分ＭＰＬＣは、例えば、図５に示されるように、断面視において、半導体チップＣＰ１の主面（上面）に沿うように平坦に形成されている。
【００７０】
なお、図８に示されるように、ＩＧＢＴ２の表面（上面）において、表面（上面）を覆う絶縁膜ＩＮＳに、エミッタ用のパッド電極ＰＤＥを露出させるための開口を複数形成し、形成した複数の開口のそれぞれにおいてエミッタ用のパッド電極ＰＤＥを露出させ、金属板ＭＰＬが、複数の開口において、パッド電極ＰＤＥと例えば超音波接合されることで電気的に接続されるようにすることもできる。このとき、金属板ＭＰＬは、第１部分（チップコンタクト部）ＭＰＬＡを複数有し、さらに、複数の第１部分ＭＰＬＡをつなぐ（連結する）部分である第４部分ＭＰＬＤを有する。これにより、エミッタ用のパッド電極ＰＤＥとリード配線ＬＤＡとの間の配線抵抗を低減することができる。図５および図８に示す例では、金属板ＭＰＬは、第１部分（チップコンタクト部）ＭＰＬＡを２箇所に有しており、さらに、複数の第１部分ＭＰＬＡをつなぐ（連結する）部分である第４部分ＭＰＬＤを１箇所に有している。
【００７１】
＜半導体装置のリードの接続関係について＞
次に、半導体装置ＳＭ１の各リードＬＤの接続関係について、図１１を参照して説明する。図１１は、実施の形態１の半導体装置ＳＭ１の周辺の配線および部品との接続関係について示す説明図である。図１１には、上記図８と同様の平面透視図に重ねて、各リードＬＤに接続される上記配線基板ＰＣＢの配線ＷＲおよび上記配線基板ＰＣＢ上の各部品（ここでは主コンデンサＣＭ、キセノン管ＸＣ、および抵抗Ｒ１）を模式的に示してある。なお、図１１は平面図であるが、図面を見易くするために、図１１においては上記配線基板ＰＣＢの配線ＷＲにハッチングを付してある。なお、上記配線基板ＰＣＢの配線ＷＲは、下記配線ＷＲ１，ＷＲ２，ＷＲ３を有している。また、図１１においては、主コンデンサＣＭ、キセノン管ＸＣ、および抵抗Ｒ１を四角形のブロックで模式的に示してある。
【００７２】
上記図４、図８および図１１から分かるように、半導体装置ＳＭ１を構成するパッケージＰＡにおいては、辺ＳＤＢに沿って複数のリードＬＤＥおよび１つのリードＬＤＧが配置されている。上述のように、これら複数のリードＬＤＥは、半導体チップＣＰ１内に形成されたＩＧＢＴ２のエミッタに金属板ＭＰＬなどを介して電気的に接続されている。これら複数のリードＬＤＥは、図１１からも分かるように、上記配線基板ＰＣＢ（図２参照）の配線ＷＲ１（の端子部）に半田接続され、この配線ＷＲ１を介して、上記配線基板ＰＣＢ上に搭載された主コンデンサＣＭ（具体的には主コンデンサＣＭの一方の電極）に電気的に接続されている。また、リードＬＤＧは、図１１からも分かるように、上記配線基板ＰＣＢ（図２参照）の配線ＷＲ２（の端子部）に半田接続され、この配線ＷＲ２を介して、抵抗Ｒ１（図１参照）に電気的に接続されている。
【００７３】
また、半導体装置ＳＭ１を構成するパッケージＰＡにおいては、辺ＳＤＡに沿って複数のリードＬＤＣ１が配置され、辺ＳＤＣに沿って複数のリードＬＤＣ２が配置されている。複数のリードＬＤＣ１，ＬＤＣ２は、上述のように、半導体チップＣＰ１内に形成されたＩＧＢＴ２のコレクタに電気的に接続されている。これら複数のリードＬＤＣ１，ＬＤＣ２は、図１１からも分かるように、上記配線基板ＰＣＢ（図２参照）の配線ＷＲ３（の端子部）に半田接続され、この配線ＷＲ３を介して、上記配線基板ＰＣＢ上に搭載されたキセノン管ＸＣ（具体的にはキセノン管ＸＣの内部電極の一方）に電気的に接続されている。
【００７４】
半導体装置ＳＭ１のリードＬＤＣ１，ＬＤＣ２は、上述のように、ダイパッドＤＰ１および導電性の接着材層ＧＬを介して半導体チップＣＰ１の裏面電極（コレクタ電極）ＢＥに電気的に接続されている。また、半導体装置ＳＭ１のリードＬＤＥは、上述のように、金属板ＭＰＬなどを介して半導体チップＣＰ１のエミッタ用のパッド電極（エミッタ電極）ＰＤＥに電気的に接続されている。また、上述のように、半導体装置ＳＭ１のリードＬＤＣ１，ＬＤＣ２は、キセノン管ＸＣを介して主コンデンサＣＭの一方の電極に接続され、半導体装置ＳＭ１のリードＬＤＥは、主コンデンサＣＭの他方の電極に接続されている。このため、駆動回路４ｂ（図１参照）から半導体チップＣＰ１のゲート用のパッド電極（ゲート電極）ＰＤＧにオン電圧（ＩＧＢＴ駆動電圧）が入力され、半導体チップＣＰ１内のＩＧＢＴ２がオン状態になると、キセノン管ＸＣの発光（放電）に伴い、ＩＧＢＴ２のコレクタ・エミッタ電流が、半導体装置ＳＭ１のリードＬＤＣ１，ＬＤＣ２とリードＬＤＥとの間に流れることになる。
【００７５】
＜半導体装置のリード配置＞
上述のように、半導体装置ＳＭ１は複数の種類のリードＬＤ（すなわちリードＬＤＣ１，ＬＤＣ２，ＬＤＥ，ＬＤＧ）を有しているが、各リードＬＤに印加される電圧は同じではない。特に、キセノン管ＸＣを発光（放電）させるための主コンデンサＣＭの充電電圧が印加されるＩＧＢＴ２のコレクタとエミッタの間（すなわちリードＬＤＣ１，ＬＤＣ２とリードＬＤＥとの間）の電位差、すなわちリードＬＤＣ１，ＬＤＣ２に印加される電圧は、非常に大きい（例えば３００〜４００Ｖ）。また、キセノン管ＸＣの発光（放電）に伴い、上記ＩＧＢＴ２のコレクタとエミッタとの間（すなわちリードＬＤＣ１，ＬＤＣ２とリードＬＤＥとの間）に流れる電流は、非常に大きい（例えば１００〜２００Ａ程度）。
【００７６】
リードＬＤ間の電位差が大きい場合でも、また、リードＬＤ間を流れる電流が大きい場合でも、リードＬＤのうちパッケージＰＡ内に完全に封止されている部分同士は、リードＬＤ間にある封止樹脂（パッケージＰＡを構成する封止樹脂）により十分に絶縁される。そのため、各リードＬＤがパッケージＰＡから全く露出していなければ、半導体装置ＳＭ１におけるリードＬＤの配置位置を気にする必要はない。しかしながら、リードＬＤは半導体装置ＳＭ１の外部端子として機能するため、各リードＬＤ（リードＬＤＣ１，ＬＤＣ２，ＬＤＥ，ＬＤＧの各々）は、少なくとも一部がパッケージＰＡから露出している必要がある。リードＬＤのうちパッケージＰＡから露出した部分同士は、リードＬＤ間の電位差が大きかったり、リードＬＤ間を流れる電流が大きかったりすると、その影響を受けてしまう可能性がある。
【００７７】
本実施の形態では、半導体装置ＳＭ１に設けられた複数のリードＬＤは、ＩＧＢＴ２のエミッタに電気的に接続されたエミッタ用のリードＬＤＥと、ＩＧＢＴ２のゲートに電気的に接続されたゲート用のリードＬＤＧと、ＩＧＢＴ２のコレクタに電気的に接続されたコレクタ用のリードＬＤＣ１，ＬＤＣ２とを有している。そして、平面視において、エミッタ用のリードＬＤＥと、コレクタ用のリードＬＤＣ１，ＬＤＣ２とが、パッケージＰＡの互いに異なる辺に配置されている。なお、平面視において、というときは、パッケージＰＡの下面（裏面）に平行な平面で見た場合に対応する。
【００７８】
具体的に説明すると、図４および図８などに示されるように、複数のリードＬＤのうち、ＩＧＢＴ２のコレクタに接続されたリードＬＤＣ１，ＬＤＣ２は、パッケージＰＡの辺ＳＤＡ，ＳＤＣに配置されており、ＩＧＢＴ２のエミッタに接続されたリードＬＤＥは、パッケージＰＡの辺ＳＤＢに配置されている。
【００７９】
すなわち、辺ＳＤＢにはリードＬＤＥ，ＬＤＧが配置され、辺ＳＤＡ，ＳＤＣにはリードＬＤＣ１，ＬＤＣ２が配置されているが、辺ＳＤＤにはリードＬＤＥ，ＬＤＧ，ＬＤＣ１，ＬＤＣ２のいずれも配置されていない。つまり、辺ＳＤＡ，ＳＤＢ，ＳＤＣのいずれにも、リードＬＤが配置されているが、辺ＳＤＤにはいずれのリードＬＤも配置されていない。これにより、リードＬＤＣ１，ＬＤＣ２に高電圧が印加された場合でも、半導体装置ＳＭ１の外部の領域であって辺ＳＤＤ側の部分（図１１において二点鎖線で囲まれた領域ＡＲＤ）には、リードＬＤＣ１，ＬＤＣ２に印加される高電圧の影響がほとんど生じなくなる。また、キセノン管ＸＣの発光に伴ってリードＬＤＣ１，ＬＤＣ２とリードＬＤＥとの間に大電流が流れた場合でも、半導体装置ＳＭ１の外部の領域であって辺ＳＤＤ側の部分（図１１において二点鎖線で囲まれた領域ＡＲＤ）には、リードＬＤＣ１，ＬＤＣ２とリードＬＤＥとの間に流れる大電流の影響がほとんど生じなくなる。このため、リードＬＤＣ１，ＬＤＣ２に印加された高電圧、または、リードＬＤＣ１，ＬＤＣ２とリードＬＤＥとの間に流れる大電流が、半導体装置ＳＭ１の外部の領域であって辺ＳＤＤ側の部分（図１１において二点鎖線で囲まれた領域ＡＲＤ）に配置された他の配線または他の部品に影響を及ぼすことを抑制し、その部品の誤動作などを抑制することができる。従って、半導体装置の性能や信頼性を向上させつつ、半導体装置の周辺の配線または部品の配置の自由度を向上させることができる。
【００８０】
また、リードＬＤＣ１，ＬＤＣ２が辺ＳＤＡ，ＳＤＣに配置され、リードＬＤＧが辺ＳＤＡ，ＳＤＣとは異なる辺ＳＤＢに配置されている。これにより、リードＬＤＣ１，ＬＤＣ２に印加された高電圧が、リードＬＤＧに印加される電圧に影響を及ぼすことを抑制し、半導体装置の誤動作などを抑制することができる。従って、半導体装置およびこれを用いた発光装置の性能や信頼性を向上させることができる。
【００８１】
＜半導体装置の変形例＞
図１２は、実施の形態１の半導体装置の変形例を示す平面透視図である。なお、図１２は上記図８に対応するものである。
【００８２】
本変形例の半導体装置ＳＭ２は、上記ＩＧＢＴ２（図１参照）が形成された半導体チップＣＰ１（図８参照）に代え、上記ＭＩＳＦＥＴ３（図１参照）が形成された半導体チップＣＰ２を有している。半導体チップＣＰ２は、裏面電極（ドレイン電極）ＢＥと、ゲート用のパッド電極（ゲート電極）ＰＤＧと、ソース用のパッド電極（ソース電極）ＰＤＳとを有している。裏面電極（ドレイン電極）ＢＥは、図１２では図示しないが、半導体チップＣＰ２内に形成された上記ＭＩＳＦＥＴ３のドレインに電気的に接続されている。ゲート用のパッド電極（ゲート電極）ＰＤＧは、半導体チップＣＰ２内に形成された上記ＭＩＳＦＥＴ３のゲートに電気的に接続されている。ソース用のパッド電極（ソース電極）ＰＤＳは、半導体チップＣＰ２内に形成された上記ＭＩＳＦＥＴ３のソースに電気的に接続されている。
【００８３】
また、本変形例の半導体装置ＳＭ２にも、パッケージＰＡの外周に沿って、複数のリード（リード端子、外部端子）ＬＤが設けられている。リードＬＤとして、リードＬＤＤ１，ＬＤＤ２，ＬＤＧ，ＬＤＳが設けられている。リードＬＤＤ１，ＬＤＤ２は、ダイパッドＤＰ１および導電性の接着材層を介して、半導体チップＣＰ２の裏面電極（ドレイン電極）ＢＥに電気的に接続されている。リードＬＤＧは、リード配線ＬＤＢおよびワイヤＢＷを介して、半導体チップＣＰ２のゲート用のパッド電極（ゲート電極）ＰＤＧに電気的に接続されている。リードＬＤＳは、リード配線ＬＤＡおよび金属板ＭＰＬを介して、半導体チップＣＰ２のソース用のパッド電極（ソース電極）ＰＤＳに電気的に接続されている。
【００８４】
半導体装置ＳＭ２の裏面電極（ドレイン電極）ＢＥは、実施の形態１の半導体装置ＳＭ１の裏面電極（コレクタ電極）ＢＥに相当するものである。また、半導体装置ＳＭ２のゲート用のパッド電極（ゲート電極）ＰＤＧは、実施の形態１の半導体装置ＳＭ１のゲート用のパッド電極（ゲート電極）ＰＤＧに相当するものである。また、半導体装置ＳＭ２のソース用のパッド電極（ソース電極）ＰＤＳは、実施の形態１の半導体装置ＳＭ１のエミッタ用のパッド電極（エミッタ電極）ＰＤＥに相当するものである。また、半導体装置ＳＭ２のリードＬＤＤ１，ＬＤＤ２は、実施の形態１の半導体装置ＳＭ１のリードＬＤＣ１，ＬＤＣ２に相当するものである。また、半導体装置ＳＭ２のリードＬＤＧは、実施の形態１の半導体装置ＳＭ１のリードＬＤＧに相当するものである。また、半導体装置ＳＭ２のリードＬＤＳは、実施の形態１の半導体装置ＳＭ１のリードＬＤＥに相当するものである。上記部分以外の部分については、半導体装置ＳＭ２は、実施の形態１の半導体装置ＳＭ１の対応する部分と同一である。したがって、本変形例でも、辺ＳＤＡ，ＳＤＢ，ＳＤＣのいずれにも、リードが配置されているが、辺ＳＤＤには、リードが配置されていない。
【００８５】
＜半導体装置の製造工程＞
図１３は、実施の形態１の半導体装置を形成するためのリードフレームＬＦ全体を示す平面図である。図１４は、実施の形態１の半導体装置を形成するためのリードフレームＬＦのうち１つの半導体装置ＳＭ１に対応する部分ＬＦＰ１を示す平面図である。図１４では、半導体装置ＳＭ１のパッケージＰＡの辺ＳＤＡ，ＳＤＢ，ＳＤＣ，ＳＤＤの位置が二点鎖線で示されている。図１５〜図２５は、実施の形態１の半導体装置の製造工程中の断面図である。なお、図１５、図１７、図２０および図２３は、上記図５に対応する断面を示す。図１８、図２１および図２４は、上記図６に対応する断面を示す。図１６、図１９、図２２および図２５は、上記図７に対応する断面を示す。
【００８６】
半導体装置ＳＭ１を製造するには、まず、半導体装置ＳＭ１を構成するのに必要な上記ダイパッドＤＰ１、リードＬＤおよびリード配線ＬＤＡ，ＬＤＢを一体的に有するリードフレームＬＦを準備する。図１３に示されるように、リードフレームＬＦ全体は、各々が１つの半導体装置ＳＭ１に対応した部分ＬＦＰ１が、平面視において、格子状に形成されたフレーム枠ＦＲを介して複数縦横につながった状態で構成されている。
【００８７】
図１４に示されるように、リードフレームＬＦのうち１つの半導体装置ＳＭ１に対応する部分ＬＦＰ１は、ダイパッドＤＰ１、リードＬＤおよびリード配線ＬＤＡ，ＬＤＢからなり、リードフレームＬＦのフレーム枠ＦＲに支持されている。図１３および図１４に示すように、ダイパッドＤＰ１は、ダイパッドＤＰ１と一体的に形成された吊りリードＳＬＤ１，ＳＬＤ２を介して、リードフレームＬＦのフレーム枠ＦＲに一体的に連結されている。
【００８８】
前述したように、ダイパッドＤＰ１は、平面視において、辺ＳＤＰＡ，ＳＤＰＢ，ＳＤＰＣ，ＳＤＰＤからなる４辺を備えた四角形状を有しており、辺ＳＤＰＣは辺ＳＤＰＡと対向し、辺ＳＤＰＤは辺ＳＤＰＢと対向する。そして、ダイパッドＤＰ１の辺ＳＤＰＡ側は、吊りリードＳＬＤ１を介してフレーム枠ＦＲに連結されており、ダイパッドＤＰ１の辺ＳＤＰＣ側は、吊りリードＳＬＤ２を介してフレーム枠ＦＲに連結されている。すなわち、ダイパッドＤＰ１は、互いに対向する２辺（辺ＳＤＰＡ，ＳＤＰＣ）において、それぞれ吊りリードＳＬＤ１，ＳＬＤ２を介して、フレーム枠ＦＲに連結されている。
【００８９】
また、リードフレームＬＦのうち１つの半導体装置ＳＭ１に対応する部分ＬＦＰ１は、リードＬＤとして、複数のリードＬＤＥと１つのリードＬＤＧとを有しており、複数のリードＬＤＥは、リード配線ＬＤＡと一体的に連結されており、１つのリードＬＤＧは、リード配線ＬＤＢと一体的に連結されている。リード配線ＬＤＡは、パッケージＰＡの辺ＳＤＣ側において、フレーム枠ＦＲに連結されており、リードＬＤＥは、パッケージＰＡの辺ＳＤＢ側において、フレーム枠ＦＲに連結されている。また、リード配線ＬＤＢは、パッケージＰＡの辺ＳＤＡ側において、フレーム枠ＦＲに連結されており、リードＬＤＧは、パッケージＰＡの辺ＳＤＢ側において、フレーム枠ＦＲに連結されている。
【００９０】
なお、図１５および図１６に示されるように、各リードＬＤは、ダイパッドＤＰ１およびリード配線ＬＤＡ，ＬＤＢが持ち上げられるように、折り曲げ加工されている（リード配線ＬＤＢの折り曲げ加工については、図１８参照）。あるいは、当初準備するリードフレームＬＦとして折り曲げ加工がされていないものを準備し、後述するモールド工程が行われるまでに、折り曲げ加工を行うようにしてもよい。
【００９１】
また、リードフレームＬＦの他に、半導体チップＣＰ１を準備する。半導体チップＣＰ１は、それぞれ、半導体ウェハ（半導体基板）に必要な半導体素子などを形成してから、ダイシングなどにより半導体ウェハを各半導体チップに分離することなどにより、準備することができる。
【００９２】
このようにしてリードフレームＬＦおよび半導体チップＣＰ１を準備した後、ダイボンディング工程を行う。このダイボンディング工程では、リードフレームＬＦのダイパッドＤＰ１上に、半導体チップＣＰ１を搭載し、ダイボンディングする。これにより、図１７〜図１９に示されるように、半導体チップＣＰ１はダイパッドＤＰ１上に接着材層ＧＬを介して接合される。このダイボンディング工程の際に、ダイパッドＤＰ１が、ダイパッドＤＰ１の４辺のうち互いに対向する２辺（辺ＳＤＰＡ，ＳＤＰＣ）において、それぞれ吊りリードＳＬＤ１，ＳＬＤ２を介してフレーム枠ＦＲに支持されているため、半導体チップＣＰ１を接合する作業が容易になり、また、半導体チップＣＰ１を接合する接合強度を向上させることができる。
【００９３】
次に、リボンボンディング工程（金属板ＭＰＬの接続工程）を行う。このリボンボンディング工程では、例えばアルミニウム（Ａｌ）、アルミニウム（Ａｌ）合金、銅（Ｃｕ）または銅（Ｃｕ）合金等からなる金属板ＭＰＬを介して、半導体チップＣＰ１のパッド電極ＰＤＥとリード配線ＬＤＡとを電気的に接続する。具体的には、図２０および図２２に示されるように、金属板ＭＰＬの第１部分ＭＰＬＡを、例えば超音波接合により半導体チップＣＰ１のパッド電極ＰＤＥに接合し、金属板ＭＰＬの第２部分ＭＰＬＢを、例えば超音波接合によりリード配線ＬＤＡに接合する。この金属板ＭＰＬの接続工程の際にも、ダイパッドＤＰ１が、ダイパッドＤＰ１の４辺のうち互いに対向する２辺（辺ＳＤＰＡ，ＳＤＰＣ）において、それぞれ吊りリードＳＬＤ１，ＳＬＤ２を介してフレーム枠ＦＲに支持されているため、金属板ＭＰＬを接合する作業が容易になり、また、金属板ＭＰＬを接合する接合強度を向上させることができる。
【００９４】
なお、金属板ＭＰＬに代え、例えばアルミニウム（Ａｌ）、アルミニウム（Ａｌ）合金、銅（Ｃｕ）または銅（Ｃｕ）合金等からなるワイヤを介して、半導体チップＣＰ１のパッド電極ＰＤＥとリード配線ＬＤＡとを電気的に接続することもできる。
【００９５】
次に、ワイヤボンディング工程（ワイヤＢＷの接続工程）を行う。このワイヤボンディング工程では、ワイヤＢＷを介して、半導体チップＣＰ１のパッド電極ＰＤＧとリード配線ＬＤＢとを電気的に接続する。具体的には、図２１に示されるように、ワイヤＢＷの一端を半導体チップＣＰ１のパッド電極ＰＤＧに接続し、そのワイヤＢＷの他端をリード配線ＬＤＢに接続する。このワイヤＢＷの接続工程の際にも、ダイパッドＤＰ１が、ダイパッドＤＰ１の４辺のうち互いに対向する２辺（辺ＳＤＰＡ，ＳＤＰＣ）において、それぞれ吊りリードＳＬＤ１，ＳＬＤ２を介してフレーム枠ＦＲに支持されているため、ワイヤＢＷを接合する作業が容易になり、また、ワイヤＢＷを接合する接合強度を向上させることができる。
【００９６】
次に、モールド工程（樹脂封止工程、例えばトランスファモールド工程）を行う。このモールド工程では、半導体チップＣＰ１、リード配線ＬＤＡ，ＬＤＢ、ダイパッドＤＰ１、金属板ＭＰＬおよびワイヤＢＷと、各リードＬＤ（リードＬＤＥ，ＬＤＧ）の一部と、吊りリードＳＬＤ１，ＳＬＤ２の各々の一部とを、パッケージＰＡを構成する封止樹脂により封止する。図２３〜図２５は、モールド工程を行った段階の断面図である。このモールド工程の後、パッケージＰＡから露出する各リードＬＤ（リードＬＤＥ，ＬＤＧ）および吊りリードＳＬＤ１，ＳＬＤ２の表面に、メッキ層（半田メッキ層）を形成することもできる。
【００９７】
次に、切断工程を行う。この切断工程では、パッケージＰＡから突出する各リードＬＤ（リードＬＤＥ，ＬＤＧ）および吊りリードＳＬＤ１，ＳＬＤ２をフレーム枠ＦＲから切断する。具体的には、パッケージＰＡの辺ＳＤＡ（図１４参照）に沿って、吊りリードＳＬＤ１およびリード配線ＬＤＢをフレーム枠ＦＲから切断し、パッケージＰＡの辺ＳＤＢ（図１４参照）に沿って、リードＬＤＧ，ＬＤＥをフレーム枠ＦＲから切断し、パッケージＰＡの辺ＳＤＣ（図１４参照）に沿って、吊りリードＳＬＤ２およびリード配線ＬＤＡをフレーム枠ＦＲから切断する。吊りリードＳＬＤ１は、フレーム枠ＦＲから切断されることで、半導体チップＣＰ１の裏面電極ＢＥに電気的に接続されたリードＬＤＣ１となる。また、吊りリードＳＬＤ２は、フレーム枠ＦＲから切断されることで、半導体チップＣＰ１の裏面電極ＢＥに電気的に接続されたリードＬＤＣ２となる。このようにして、図５〜図７に示すような断面構造および図８に示すような平面構造を有する半導体装置ＳＭ１を製造することができる。
【００９８】
なお、上記半導体装置の製造工程では、上記実施の形態１の半導体装置ＳＭ１を製造する場合について説明したが、上記実施の形態１の変形例として半導体装置ＳＭ２を製造する場合も、また、後述する実施の形態２の半導体装置ＳＭ１ａを製造する場合も、ほぼ同様にして製造することができる。
【００９９】
＜半導体装置の周辺の他の配線および他の部品の配置について＞
図２６は、比較例の半導体装置ＳＭ１０１の平面透視図である。図２７は、比較例の半導体装置ＳＭ１０１の断面図（側面断面図）である。図２８は、比較例の半導体装置を形成するためのリードフレームのうち１つの半導体装置ＳＭ１０１に対応する部分ＬＦＰ１０１を示す平面図である。なお、図２６には、パッケージＰＡの内部を透視して見せた全体平面図が示されている。また、図２７は、図２６のＤ−Ｄ線の位置での半導体装置ＳＭ１０１の断面にほぼ対応する。
【０１００】
図２６に示すように、比較例の半導体装置ＳＭ１０１は、ＱＦＮ型の面実装型のパッケージＰＡを有しており、パッケージＰＡは、辺ＳＤＡ，ＳＤＢ，ＳＤＣ，ＳＤＤからなる４辺を備えた四角形状を有している。また、半導体装置ＳＭ１０１は、パッケージＰＡ内に、ＩＧＢＴが形成された半導体チップＣＰ１を有している。半導体チップＣＰ１は、実施の形態１の半導体装置ＳＭ１の半導体チップＣＰ１と同一であるものとする。
【０１０１】
図２６および図２７に示すように、比較例の半導体装置ＳＭ１０１では、パッケージＰＡの辺ＳＤＢには、リードＬＤＥ，ＬＤＧが配置されている。リードＬＤＥは、半導体チップＣＰ１のエミッタ用のパッド電極ＰＤＥと電気的に接続されており、実施の形態１の半導体装置ＳＭ１のリードＬＤＥと同一である。また、リードＬＤＧは、半導体チップＣＰ１のゲート用の電極パッドＰＤＧと電気的に接続されており、実施の形態１の半導体装置ＳＭ１のリードＬＤＧと同一である。
【０１０２】
一方、比較例の半導体装置ＳＭ１０１では、実施の形態１の半導体装置ＳＭ１と異なり、半導体チップＣＰ１の裏面電極ＢＥと電気的に接続され、ダイパッドＤＰ１０１と一体的に形成されたリードＬＤＣ１０１が、パッケージＰＡの辺ＳＤＤに配置されている。
【０１０３】
また、パッケージＰＡの辺ＳＤＡ，ＳＤＣには、リードＬＤが配置されていないものの、吊りリードＳＬＤ１０１，ＳＬＤ１０２が残されている。この吊りリードＳＬＤ１０１，ＳＬＤ１０２は、半導体装置ＳＭ１０１を製造するためのリードフレームのうち１つの半導体装置ＳＭ１０１に対応する部分ＬＦＰ１０１（図２８参照）に備えられていたものであり、半導体装置の製造工程において、半導体装置ＳＭ１０１の個片化の際に、フレーム枠ＦＲ（図２８参照）から切断されたものである。
【０１０４】
このように、比較例の半導体装置ＳＭ１０１では、パッケージＰＡの４辺のうち３辺（辺ＳＤＡ，ＳＤＣ，ＳＤＤ）の各々において、コレクタ用のリードＬＤＣ１０１および吊りリードＳＬＤ１０１，ＳＬＤ１０２のいずれかが露出することになる。コレクタ用のリードＬＤＣ１０１および吊りリードＳＬＤ１０１，ＳＬＤ１０２は、ダイパッドＤＰ１０１に一体的に連結されており、コレクタ用のリードＬＤＣ１０１に印加される電圧は定格４００Ｖ程度と比較的高い高電圧である。そのため、パッケージＰＡの４辺のうち３辺（辺ＳＤＡ，ＳＤＣ，ＳＤＤ）において高電圧が印加されたリードＬＤＣ１０１または吊りリードＳＬＤ１０１，ＳＬＤ１０２が露出することになり、パッケージＰＡの周辺では、４辺のうち３辺（辺ＳＤＡ，ＳＤＣ，ＳＤＤ）の外部の領域で、他の配線または他の部品に影響を及ぼすことが懸念される。
【０１０５】
一方、上記した高電圧が印加される吊りリードがパッケージの２辺において露出する問題を解決するためには、吊りリードを削除したリードフレームを用いることも考えられる。しかし、材料費を削減し、半導体装置の特性を改善するためには、半導体チップＣＰ１のパッド電極（エミッタ電極）ＰＤＥをリード配線ＬＤＡに電気的に接続する接続部材として、例えばアルミニウム（Ａｌ）、アルミニウム（Ａｌ）合金、銅（Ｃｕ）または銅（Ｃｕ）合金等からなる金属板またはワイヤを用いる必要がある。接続部材として上記した材料からなる金属板またはワイヤを用いて半導体チップＣＰ１のパッド電極ＰＤＥに接合する場合、他の接続部材を用いる場合よりも、例えば接合部分に加えられる力が大きくなるなど、接合の条件が厳しくなる。したがって、そのような厳しい条件で接続部材を接合する作業を確実に行うために、例えば半導体チップＣＰ１をリードフレームにより確実に支持した条件で作業を行う必要があり、リードフレームから吊りリードを削除することはできない。そのため、半導体装置の周辺の配線および部品の配置の自由度を向上させることができず、結果として、半導体装置の性能を向上させることができない。
【０１０６】
＜本実施の形態の主要な特徴と効果＞
一方、本実施の形態の半導体装置ＳＭ１（図８参照）では、辺ＳＤＢにはリードＬＤＥ，ＬＤＧが配置されており、辺ＳＤＡ，ＳＤＣにはリードＬＤＣ１，ＬＤＣ２が配置されているが、辺ＳＤＤにはリードＬＤＥ，ＬＤＧ，ＬＤＣ１，ＬＤＣ２のいずれも配置されていない。つまり、辺ＳＤＡ，ＳＤＢ，ＳＤＣのいずれにも、リードＬＤが配置されているが、辺ＳＤＤにはいずれのリードＬＤも配置されていない。これにより、リードＬＤＣ１，ＬＤＣ２に高電圧が印加された場合でも、半導体装置ＳＭ１の外部の領域であって辺ＳＤＤ側の部分には、リードＬＤＣ１，ＬＤＣ２に印加される高電圧の影響がほとんど生じなくなる。また、キセノン管ＸＣの発光に伴ってリードＬＤＣ１，ＬＤＣ２とリードＬＤＥとの間に大電流が流れた場合でも、半導体装置ＳＭ１の外部の領域であって辺ＳＤＤ側の部分には、リードＬＤＣ１，ＬＤＣ２とリードＬＤＥとの間に流れる大電流の影響がほとんど生じなくなる。このため、リードＬＤＣ１，ＬＤＣ２に印加された高電圧、または、リードＬＤＣ１，ＬＤＣ２とリードＬＤＥとの間に流れる大電流が、半導体装置ＳＭ１の外部の領域であって辺ＳＤＤ側の部分に配置された他の配線または他の部品に影響を及ぼすことを抑制し、その部品の誤動作などを抑制することができる。従って、半導体装置の性能や信頼性を向上させつつ、半導体装置の周辺の配線または部品の配置の自由度を向上させることができる。
【０１０７】
また、リードＬＤＣ１，ＬＤＣ２が辺ＳＤＡ，ＳＤＣに配置され、リードＬＤＧが辺ＳＤＡ，ＳＤＣとは異なる辺ＳＤＢに配置されている。これにより、リードＬＤＣ１，ＬＤＣ２に印加された高電圧が、リードＬＤＧに印加される電圧に影響を及ぼすことを抑制し、半導体装置の誤動作などを抑制することができる。従って、半導体装置およびこれを用いた発光装置の性能や信頼性を向上させることができる。
【０１０８】
なお、上記した変形例においても、ドレイン用のリードＬＤＤ１，ＬＤＤ２に数十Ｖ程度（例えば６０Ｖ程度）の大きな電圧が印加されることがある。しかし、上記した変形例（図１２参照）においても、辺ＳＤＢにはリードＬＤＳ，ＬＤＧが配置され、辺ＳＤＡ，ＳＤＣにはリードＬＤＤ１，ＬＤＤ２が配置されているが、辺ＳＤＤにはリードＬＤＳ，ＬＤＧ，ＬＤＤ１，ＬＤＤ２のいずれも配置されていない。これにより、リードＬＤＤ１，ＬＤＤ２に高電圧が印加された場合でも、半導体装置ＳＭ２の外部の領域であって辺ＳＤＤ側の部分には、リードＬＤＤ１，ＬＤＤ２に印加される高電圧の影響がほとんど生じなくなる。このため、リードＬＤＤ１，ＬＤＤ２に印加された高電圧が、半導体装置ＳＭ２の外部の領域であって辺ＳＤＤ側の部分に配置された他の配線または他の部品に影響を及ぼすことを抑制し、その部品の誤動作などを抑制することができる。
【０１０９】
また、上記した変形例においても、リードＬＤＤ１，ＬＤＤ２が辺ＳＤＡ，ＳＤＣに配置され、リードＬＤＧが辺ＳＤＡ，ＳＤＣとは異なる辺ＳＤＢに配置されている。これにより、リードＬＤＤ１，ＬＤＤ２に印加された高電圧が、リードＬＤＧに印加される電圧に影響を及ぼすことを抑制し、半導体装置の誤動作などを抑制することができる。
【０１１０】
（実施の形態２）
図２９は、実施の形態２の半導体装置ＳＭ１ａの平面透視図である。図３０は、実施の形態２の半導体装置を形成するためのリードフレームのうち１つの半導体装置ＳＭ１ａに対応する部分ＬＦＰ１ａを示す平面図である。なお、図２９には、パッケージＰＡの内部を透視して見せた全体平面図が示されている。また、本実施の形態の半導体装置ＳＭ１ａにおいて、図２９のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線（図８のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線と同一）のそれぞれの位置での断面が上記図５、図６、図７に示される断面と同様であるので、ここでは断面の図示は省略する。
【０１１１】
図２９と上記図８とを比べると分かるように、本実施の形態の半導体装置ＳＭ１ａは、リードＬＤＣ１が、辺ＳＤＡに沿って、辺ＳＤＢよりも辺ＳＤＤに近くなるように配置されており、リードＬＤＣ２が、辺ＳＤＣに沿って、辺ＳＤＢよりも辺ＳＤＤに近くなるように配置されている点で、上記実施の形態１の半導体装置ＳＭ１と相違する。それ以外の半導体装置ＳＭ１ａの構成および機能は、上記実施の形態１の半導体装置ＳＭ１とほぼ同様であるので、ここでは主として相違点について説明する。
【０１１２】
図２９に示されるように、本実施の形態の半導体装置ＳＭ１ａは、ＱＦＮ型の面実装型のパッケージＰＡを有しており、パッケージＰＡは、辺ＳＤＡ，ＳＤＢ，ＳＤＣ，ＳＤＤからなる４辺を備えた四角形状を有している。また、半導体装置ＳＭ１ａは、パッケージＰＡ内に、ＩＧＢＴ２（図１参照）が形成された半導体チップＣＰ１を有している。半導体チップＣＰ１は、実施の形態１の半導体装置ＳＭ１の半導体チップＣＰ１と同一であるものとする。
【０１１３】
本実施の形態の半導体装置ＳＭ１ａでも、実施の形態１の半導体装置ＳＭ１と同様に、辺ＳＤＢにはリードＬＤＥ，ＬＤＧが配置されており、辺ＳＤＡ，ＳＤＣにはリードＬＤＣ１，ＬＤＣ２が配置されているが、辺ＳＤＤにはリードＬＤＥ，ＬＤＧ，ＬＤＣ１，ＬＤＣ２のいずれも配置されていない。これにより、リードＬＤＣ１，ＬＤＣ２に高電圧が印加された場合でも、半導体装置ＳＭ１ａの外部の領域であって辺ＳＤＤ側の部分には、リードＬＤＣ１，ＬＤＣ２に印加される高電圧の影響がほとんど生じなくなる。また、キセノン管ＸＣの発光に伴ってリードＬＤＣ１，ＬＤＣ２とリードＬＤＥとの間に大電流が流れた場合でも、半導体装置ＳＭ１ａの外部の領域であって辺ＳＤＤ側の部分には、リードＬＤＣ１，ＬＤＣ２とリードＬＤＥとの間に流れる大電流の影響がほとんど生じなくなる。このため、リードＬＤＣ１，ＬＤＣ２に印加された高電圧、または、リードＬＤＣ１，ＬＤＣ２とリードＬＤＥとの間に流れる大電流が、半導体装置ＳＭ１ａの外部の領域であって辺ＳＤＤ側の部分に配置された他の配線または他の部品に影響を及ぼすことを抑制し、その部品の誤動作などを抑制することができる。
【０１１４】
ところが、リードＬＤＣ１，ＬＤＣ２が辺ＳＤＡ，ＳＤＣに配置され、リードＬＤＧが辺ＳＤＡ，ＳＤＣとは異なる辺ＳＤＢに配置されている場合でも、リードＬＤＣ１，ＬＤＣ２に高電圧が印加され、かつ、リードＬＤＣ１，ＬＤＣ２がリードＬＤＧからあまり離れていないときは、リードＬＤＧに印加される電圧に、リードＬＤＣ１，ＬＤＣ２に印加される高電圧の影響が生じるおそれがある。したがって、リードＬＤＣ１，ＬＤＣ２の各々を、リードＬＤＣ１，ＬＤＣ２に印加される高電圧の影響が生じないように、辺ＳＤＡ，ＳＤＣの各々に沿ってリードＬＤＧから離れた位置に配置することが好適である。
【０１１５】
例えば、図３０に示されるように、リードフレームのうち１つの半導体装置ＳＭ１ａに対応する部分ＬＦＰ１ａにおいて、ダイパッドＤＰ１ａが、ダイパッドＤＰ１ａと一体的に形成された吊りリードＳＬＤ１，ＳＬＤ２を介してフレーム枠ＦＲに一体的に連結されているものとする。このとき、吊りリードＳＬＤ１を、辺ＳＤＡに沿って、辺ＳＤＢよりも辺ＳＤＤに近くなるように配置し、吊りリードＳＬＤ２を、辺ＳＤＣに沿って、辺ＳＤＢよりも辺ＳＤＤに近くなるように配置することが好適である。そして、図２９に示されるように、製造された半導体装置ＳＭ１ａにおいて、リードＬＤＣ１を、辺ＳＤＡに沿って、辺ＳＤＢよりも辺ＳＤＤに近くなるように配置し、リードＬＤＣ２を、辺ＳＤＣに沿って、辺ＳＤＢよりも辺ＳＤＤに近くなるように配置することが好適である。これにより、リードＬＤＣ１，ＬＤＣ２に高電圧が印加された場合でも、リードＬＤＧに印加される電圧に生じる影響が、実施の形態１に比べてさらに少なくなる。このため、リードＬＤＣ１，ＬＤＣ２に印加された高電圧が、リードＬＤＧに印加される電圧に影響を及ぼすことを、実施の形態１に比べてさらに抑制し、半導体装置の誤動作などを、実施の形態１に比べてさらに抑制することができる。従って、実施の形態１に比べ、半導体装置の性能や信頼性をさらに向上させることができる。
【０１１６】
なお、本実施の形態でも、実施の形態１とその変形例との関係と同様に、実施の形態２の半導体装置ＳＭ１ａの裏面電極（コレクタ電極）ＢＥを裏面電極（ドレイン電極）ＢＥとし、実施の形態２の半導体装置ＳＭ１ａのエミッタ用のパッド電極（エミッタ電極）ＰＤＥをソース用のパッド電極（ソース電極）ＰＤＳとしたものを実施の形態２の変形例とすることができる。このとき、この変形例では、実施の形態２の半導体装置ＳＭ１ａのコレクタ用のリードＬＤＣ１，ＬＤＣ２が、ドレイン用のリードＬＤＤ１，ＬＤＤ２とされ、実施の形態２の半導体装置ＳＭ１ａのエミッタ用のリードＬＤＥが、ソース用のリードＬＤＳとされる。そして、この変形例では、リードＬＤＤ１，ＬＤＤ２に印加された高電圧が、リードＬＤＧに印加される電圧に影響を及ぼすことを、実施の形態１の変形例に比べてさらに抑制し、半導体装置の誤動作などを、実施の形態１の変形例に比べてさらに抑制することができる。従って、実施の形態１の変形例に比べ、半導体装置の性能や信頼性をさらに向上させることができる。
【０１１７】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１１８】
例えば、前記実施の形態では、半導体装置が発光装置に用いられる例について説明したが、本発明は、半導体装置が発光装置に用いられる場合に限定されるものではなく、例えばＩＧＢＴまたはＭＩＳＦＥＴなどの半導体チップを封止した各種の半導体装置に適用可能である。
【産業上の利用可能性】
【０１１９】
本発明は、半導体装置に適用して有効である。
【符号の説明】
【０１２０】
１  発光装置
２  ＩＧＢＴ
３  ＭＩＳＦＥＴ
４ａ  制御回路
４ｂ  駆動回路
５  経路
ＡＲＤ  領域
ＢＥ  裏面電極
ＢＴ  バッテリ
ＢＷ  ワイヤ
ＣＭ  主コンデンサ
ＣＰ１，ＣＰ２  半導体チップ
ＣＴＲ  トリガコンデンサ
ＤＰ１，ＤＰ１ａ  ダイパッド
ＦＲ  フレーム枠
ＧＬ  接着材層
ＩＮＳ  絶縁膜
ＬＤ，ＬＤＣ１，ＬＤＣ２，ＬＤＤ１，ＬＤＤ２，ＬＤＥ，ＬＤＧ，ＬＤＳ  リード
ＬＤＡ，ＬＤＢ  リード配線
ＬＦ  リードフレーム
ＬＦＰ１，ＬＦＰ１ａ  部分
ＬＴＲ  トリガコイル
ＭＰＬ  金属板
ＭＰＬＡ  第１部分
ＭＰＬＢ  第２部分
ＭＰＬＣ  第３部分
ＭＰＬＤ  第４部分
ＰＡ  パッケージ
ＰＣＢ  配線基板
ＰＤ，ＰＤＥ，ＰＤＧ，ＰＤＳ  パッド電極
Ｒ１〜Ｒ３  抵抗
ＳＤＡ，ＳＤＢ，ＳＤＣ，ＳＤＤ，ＳＤＰＡ，ＳＤＰＢ，ＳＤＰＣ，ＳＤＰＤ  辺
ＳＬＤ１，ＳＬＤ２  吊りリード
ＳＭ１，ＳＭ１ａ，ＳＭ２，ＳＭ３  半導体装置
ＴＳ  昇圧トランス
ＷＲ，ＷＲ１〜ＷＲ３  配線
ＸＣ  キセノン管
【図１】
2013161941.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2013161941.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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