(57)【要約】【課題】読み出し時間の増加を防ぎつつ、ビット線の不良を救済すること。【解決手段】階層ビット線方式に基づく半導体記憶装置は、グローバルビット線と、第１のロウブロックアドレス選択信号に応じてグローバルビット線に接続または非接続とされる第１のローカルビット線と、第１のローカルビット線に不良が存在する場合に第１のローカルビット線を代替するローカルビット線であって、第２のロウブロックアドレス選択信号に応じてグローバルビット線に接続または非接続とされる第２のローカルビット線と、を備える。【選択図】図２
2013175256.tif 000002
【特許請求の範囲】
【請求項１】
階層ビット線方式に基づく半導体記憶装置であって、
グローバルビット線と、
第１のロウブロックアドレス選択信号に応じて前記グローバルビット線に接続または非接続とされる第１のローカルビット線と、
前記第１のローカルビット線に不良が存在する場合に前記第１のローカルビット線を代替するローカルビット線であって、第２のロウブロックアドレス選択信号に応じて前記グローバルビット線に接続または非接続とされる第２のローカルビット線と、を備えることを特徴とする半導体記憶装置。
【請求項２】
前記第１のロウブロックアドレス選択信号に応じて、前記第１のローカルビット線と前記グローバルビット線とを接続または非接続とする第１のロウスイッチと、
前記第２のロウブロックアドレス選択信号に応じて、前記第２のローカルビット線と前記グローバルビット線とを接続または非接続とする第２のロウスイッチと、を備えることを特徴とする、請求項１に記載の半導体記憶装置。
【請求項３】
前記第１のローカルビット線に不良が存在する場合に、前記第１のロウスイッチは前記第１のロウブロックアドレス選択信号に基づいて前記第１のローカルビット線と前記グローバルビット線とを非接続とし、前記第２のロウスイッチは前記第２のロウブロックアドレス選択信号に基づいて前記第２のローカルビット線と前記グローバルビット線とを接続することを特徴とする、請求項２に記載の半導体記憶装置。
【請求項４】
前記第１のローカルビット線に接続された複数の第１のメモリセルと、
前記第２のローカルビット線に接続された複数の第２のメモリセルと、を備えることを特徴とする、請求項１ないし３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記グローバルビット線に接続されたセンスアンプを備え、
前記センスアンプは、前記第１のローカルビット線に不良が存在しない場合、前記複数の第１のメモリセルのいずれかから出力され、前記第１のローカルビット線および前記グローバルビット線を経由して受信した信号を増幅し、前記第１のローカルビット線に不良が存在する場合、前記複数の第２のメモリセルのいずれかから出力され、前記第２のローカルビット線および前記グローバルビット線を経由して受信した信号を増幅することを特徴とする、請求項４に記載の半導体記憶装置。
【請求項６】
前記複数の第１のメモリセルと前記複数の第２のメモリセルは、前記グローバルビット線が延伸する方向について異なる箇所、かつ、該方向に直交する方向について実質的に同一箇所に設けられていることを特徴とする、請求項１ないし５のいずれか１項に記載の半導体記憶装置。
【請求項７】
前記グローバルビット線が延伸する方向に直交する方向に対して、前記グローバルビット線、前記第１のローカルビット線、前記第２のローカルビット線、前記複数の第１のメモリセル、前記複数の第２のメモリセル、および、前記センスアンプを含む組を複数備えていることを特徴とする、請求項６に記載の半導体記憶装置。
【請求項８】
前記複数の第１のメモリセルと前記複数の第２のメモリセルは、前記グローバルビット線が延伸する方向について実質的に同一箇所、かつ、該方向に直交する方向について異なる箇所に設けられていることを特徴とする、請求項１ないし５のいずれか１項に記載の半導体記憶装置。
【請求項９】
前記グローバルビット線が延伸する方向に対して、前記第１のローカルビット線、前記第２のローカルビット線、前記複数の第１のメモリセル、および、前記複数の第２のメモリセルを含む組を複数備えていることを特徴とする、請求項８に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特に、ビット線の不良を救済する機能を備えた半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置は、２次元のマトリクス状にメモリセルを配置したメモリセルアレイを備えている。メモリセルアレイに配置されたメモリセルにアクセスする際には、ワード線（Word Line）を選択するロウアドレスとビット線（Bit Line）を選択するカラムアドレスを、ロウアドレス、カラムアドレスの順に入力するアドレスマルチプレクス方式が広く用いられている。
【０００３】
アドレスマルチプレクス方式を採用した半導体記憶装置の中には、さらに、階層ビット線方式に基づくものが存在する。階層ビット線方式とは、ビット線をグローバルビット（Global Bit Line）とローカルビット線（Local Bit Line）に階層化し、１本のグローバルビット線に１個のセンスアンプ（Sense Amplifier）を接続し、１本のグローバルビット線に沿って細分化された複数本のローカルビット線を配置し、その中の１本のローカルビット線をグローバルビット線に選択的に接続する方式をいう。
【０００４】
また、特許文献１には、エラー訂正符号（ＥＣＣ：Error Correcting Code）を用いて誤読み出しデータを訂正する回路をセンスアンプに隣接して配置した半導体記憶装置が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第４８０２５１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
発明者は、階層ビット線方式に基づく半導体記憶装置において、次のような問題があることを見出した。以下、図９を参照しつつ、詳述する。図９は、階層ビット線方式に基づくメモリセルアレイ（以下、「階層ＢＬアレイ」という。）において、ローカルビット線の不良を救済する方式を一例として示す図である。図９は、説明の簡略化のため、メモリセルアレイ全体の一部を示している。
【０００７】
図９を参照すると、半導体記憶装置は、８本のグローバルビット線ＧＢＬ０〜ＧＢＬ７と、グローバルビット線ＧＢＬ０〜ＧＢＬ７のそれぞれに接続されるセンスアンプＳＡと、センスアンプＳＡと入出力線Ｉ／Ｏを接続するカラムスイッチＣＳＷとを備える。センスアンプＳＡは、カラムアドレスにより制御されるカラム選択線ＹＳ０〜ＹＳ７によって、選択的に入出力線Ｉ／Ｏに接続される。
【０００８】
また、ローカルビット線ＬＢＬは、グローバルビット線ＧＢＬ０〜ＧＢＬ７が延伸する方向について、８本に区分されている。各ローカルビット線ＬＢＬは、各区分のロウアドレスに対応するロウブロックアドレス選択信号ＸＢ０〜ＸＢ７により制御されるロウスイッチＲＳＷ（Row Switch）によって、グローバルビット線に選択的に接続される。例えば、ロウブロックアドレス選択信号ＸＢ１によって選択されるロウブロックアドレスに属するワード線ＷＬが選択された場合、選択されたワード線ＷＬで制御されるメモリセルが属するローカルビット線ＬＢＬは、ロウブロックアドレス選択信号ＸＢ１で制御されるロウスイッチＲＳＷによってグローバルビット線に接続される。
【０００９】
さらに、半導体記憶装置は、図９において破線で囲まれた冗長部を備える。冗長部は、カラム救済用の冗長グローバルビット線（Redundant Global Bit Line）ＲＧＢＬと、冗長ローカルビット線（Redundant Local Bit Line）ＲＬＢＬと、冗長グローバルビット線ＲＧＢＬに接続されたセンスアンプＳＡと、カラムスイッチＣＳＷと、冗長グローバルビット線ＲＧＢＬに接続されたセンスアンプＳＡを選択するための冗長カラム選択線ＲＹＳとを備える。
【００１０】
例えば、ロウブロックアドレス選択信号ＸＢ１により選択されるロウブロックアドレスに属し、かつ、グローバルビット線ＧＢＬ２に接続されるローカルビット線ＬＢＬに不良が存在する場合、ロウアドレス系のロウブロックアドレス選択信号ＸＢ１が選択され、次に、カラムアドレス系のカラム選択線ＹＳ２が選択されると、カラム選択線ＹＳ２の代わりに冗長カラム選択線ＲＹＳが選択され、不良が存在するローカルビット線ＬＢＬは、同一のロウブロックアドレス属する冗長ローカルビット線ＲＬＢＬに置換される。
【００１１】
同様に、ロウブロックアドレス選択信号ＸＢ６により選択されるロウブロックアドレスに属し、かつ、グローバルビット線ＧＢＬ７に接続されるローカルビット線ＬＢＬに不良が存在する場合、ロウアドレス系のロウブロックアドレス選択信号ＸＢ６が選択され、次に、カラムアドレス系のカラム選択線ＹＳ７が選択されると、カラム選択線ＹＳ７の代わりに冗長カラム選択線ＲＹＳが選択され、不良が存在するローカルビット線ＬＢＬは、同一のロウブロックアドレスに属する冗長ローカルビット線ＲＬＢＬに置換される。
【００１２】
すなわち、ローカルビット線ＬＢＬが８×８＝６４本、グローバルビット線ＧＢＬ０〜ＧＢＬ７が８本、センスアンプＳＡが８個で構成される範囲のメモリセルアレイに対して、１本の冗長グローバルビット線ＲＧＢＬ、８本の冗長ローカルビット線ＲＬＢＬ、および、１個のセンスアンプＳＡをカラム救済用に追加することで、各ロウブロックアドレスに１本ずつ、最大８本の不良ローカルビット線ＬＢＬを冗長ローカルビット線ＲＬＢＬで置換することができる。
【００１３】
図９に示したカラム救済方式によると、不良ローカルビット線ＬＢＬを冗長ローカルビット線ＲＬＢＬで置換するには、カラムアドレスが入力されてから、そのアドレスに対応するローカルビット線ＬＢＬに不良が存在するかを判定し、その後、カラム選択線ＹＳ０〜ＹＳ７の選択を停止し、冗長カラム選択線ＲＹＳを選択する、という一連の動作が必要とされる。一般に、カラムアドレスが入力されてからメモリセルのデータが読み出されるまでの時間は、ロウアドレスが入力されてからメモリセルのデータが読み出されるまでの時間よりも短い。したがって、この読み出し期間中に上記アドレス判定およびカラム選択線切り換え動作が挿入されると、読み出し時間の増加に伴う性能劣化が生じるという問題がある。
【００１４】
また、図９に示したように、冗長グローバルビット線ＲＧＢＬに接続されたセンスアンプＳＡを用いて、通常のグローバルビット線ＧＢＬ０〜ＧＢＬ７に接続されたセンスアンプＳＡを置き換える方法を、特許文献１に記載された方式に基づく半導体記憶装置に適用すると、ＥＣＣ回路の構成が複雑となり、ＥＣＣ回路の面積の増加、および、ＥＣＣ回路を制御するための制御信号線の増加を招き、チップ面積および消費電流が増大するという問題もある。
【課題を解決するための手段】
【００１５】
本発明の一視点に係る半導体記憶装置は、
階層ビット線方式に基づく半導体記憶装置であって、
グローバルビット線と、
第１のロウブロックアドレス選択信号に応じて前記グローバルビット線に接続または非接続とされる第１のローカルビット線と、
前記第１のローカルビット線に不良が存在する場合に前記第１のローカルビット線を代替するローカルビット線であって、第２のロウブロックアドレス選択信号に応じて前記グローバルビット線に接続または非接続とされる第２のローカルビット線と、を備える。
【発明の効果】
【００１６】
本発明に係る半導体記憶装置によると、アドレスマルチプレクス方式に基づく半導体記憶装置において階層ビット線方式を採用したときに、不良ローカルビット線の置換をロウブロックアドレスの比較のみで行うことにより、読み出し時間の増加を防ぎつつ、ビット線の不良を救済することが可能となる。
【図面の簡単な説明】
【００１７】
【図１】半導体記憶装置のチップ全体の構成を一例として示すブロック図である。
【図２】第１の実施形態に係る半導体記憶装置におけるカラム救済方式を説明するための図である。
【図３】第１の実施形態に係る半導体記憶装置におけるビット線の冗長構成を一例として示す図である。
【図４】第２の実施形態に係る半導体記憶装置におけるカラム救済方式を説明するための図である。
【図５】第２の実施形態に係る半導体記憶装置におけるビット線の冗長構成を一例として示す図である。
【図６】第２の実施形態に係る半導体記憶装置の詳細な回路構成を示す回路図である。
【図７】第２の実施形態に係る半導体記憶装置の動作波形図である。
【図８】マルチプロセッサコアおよび実施形態に係る半導体記憶装置を備えたコンピュータシステムの構成を一例として示すブロック図である。
【図９】階層ビット線方式に基づく、関連技術の半導体記憶装置におけるカラム救済方式を説明するための図である。
【発明を実施するための形態】
【００１８】
はじめに、本発明の一実施形態の概要について説明する。なお、この概要に付記する図面参照符号は、専ら理解を助けるための例示であり、本発明を図示の態様に限定することを意図するものではない。
【００１９】
図１は、半導体記憶装置の一実施形態の構成を示すブロック図である。図１を参照すると、半導体記憶装置は、入力バッファ（１１）、メモリセルアレイ（１２）、センスアンプ（１３）、カラムデコーダ（１４）、カラムアドレスバッファ（１５）、ロウデコーダ（１６）、ロウアドレスバッファ（１７）および出力バッファ（１８）を備える。メモリセルアレイ（１２）には、２次元マトリクス状にメモリセルが配置されている。また、メモリセルアレイには、ワード線（ＷＬ）およびビット線（ＢＬ）が配線され、メモリセルはワード線（ＷＬ）とビット線（ＢＬ）との交点に配置される。入力されたアドレス信号は、ロウアドレスバッファ（１７）およびカラムアドレスバッファ（１５）を介して、それぞれ、ロウデコーダ（１６）およびカラムデコーダ（１４）に送信される。なお、アドレスマルチプレクス方式においては、アドレス信号は、ロウアドレス、カラムアドレスの順に入力される。
【００２０】
データの読み出し動作は、概略次のように行われる。ロウデコーダ（１６）によって、１本のワード線（ＷＬ）が選択される。これにより、１列分のメモリセルがビット線（ＢＬ）に接続される。各ビット線（ＢＬ）には、メモリセルに記録されたデータに応じた信号が現れる。センスアンプ（１３）は、各ビット線に誘起された信号をセンス増幅する。次に、カラムデコーダ（１４）によって１つのセンスアンプが選択され、選択されたセンスアンプからの出力信号が出力バッファ（１８）に出力される。一方、データの書き込み動作においては、入力バッファ（１１）から出力された入力データは、カラムデコーダ（１４）で選択されたビット線（ＢＬ）に転送され、ワード線（ＷＬ）で選択されたメモリセルに記録される。
【００２１】
階層ビット線方式に基づく半導体記憶装置においては、図１のビット線（ＢＬ）は、上位階層のグローバルビット線と下位階層のローカルビット線に階層化されており、グローバルビット線が延伸する方向に複数本のローカルビット線が接続されている。
【００２２】
図２および図４は、本発明に係る、階層ビット線方式に基づく半導体記憶装置におけるビット線と、不良が生じたビット線を救済する冗長ビット線の構成を例示する。
【００２３】
図２および図４を参照すると、本発明に係る半導体記憶装置は、階層ビット線方式に基づく半導体記憶装置であって、グローバルビット線（例えば、図２のＧＢＬ２、図４のＧＢＬ）と、第１のロウブロックアドレス選択信号（例えば、図２のＸＢ１、図４のＸＢ１−２）に応じてグローバルビット線（図２のＧＢＬ２、図４のＧＢＬ）に接続または非接続とされる第１のローカルビット線（図２のＬＢＬ、図４のＬＢＬ２）と、第１のローカルビット線（図２のＬＢＬ、図４のＬＢＬ２）に不良が存在する場合に第１のローカルビット線（図２のＬＢＬ、図４のＬＢＬ２）を代替するローカルビット線であって、第２のロウブロックアドレス選択信号（図２のＲＸＢ、図４のＲＸＢ１）に応じてグローバルビット線（図２のＧＢＬ２、図４のＧＢＬ）に接続または非接続とされる第２のローカルビット線（図２の冗長ローカルビット線ＲＬＢＬ、図４の冗長ローカルビット線ＲＬＢＬ）と、を備える。
【００２４】
また、図２および図４を参照すると、半導体記憶装置は、第１のロウブロックアドレス選択信号（図２のＸＢ１、図４のＸＢ１−２）に応じて、第１のローカルビット線（図２のＬＢＬ、図４のＬＢＬ２）とグローバルビット線（図２のＧＢＬ２、図４のＧＢＬ）とを接続または非接続とする第１のロウスイッチ（図２のＲＳＷ１、図４のＲＳＷ１）と、第２のロウブロックアドレス選択信号（図２のＲＸＢ、図４のＲＸＢ１）に応じて、第２のローカルビット線（図２のＲＬＢＬ、図４のＲＬＢＬ）とグローバルビット線（図２のＧＢＬ２、図４のＧＢＬ）とを接続または非接続とする第２のロウスイッチ（図２のＲＳＷ２、図４のＲＳＷ２）と、を備えていてもよい。
【００２５】
さらに、図２および図４を参照すると、第１のローカルビット線（図２のＬＢＬ、図４のＬＢＬ２）に不良が存在する場合に、第１のロウスイッチ（図２のＲＳＷ１、図４のＲＳＷ１）は第１のロウブロックアドレス選択信号（図２のＸＢ１、図４のＸＢ１−２）に基づいて第１のローカルビット線（図２のＬＢＬ、図４のＬＢＬ２）とグローバルビット線（図２のＧＢＬ２、図４のＧＢＬ）とを非接続とし、第２のロウスイッチ（図２のＲＳＷ２、図４のＲＳＷ２）は第２のロウブロックアドレス選択信号（図２のＲＸＢ、図４のＲＸＢ１）に基づいて第２のローカルビット線（図２のＲＬＢＬ、図４のＲＬＢＬ）とグローバルビット線（図２のＧＢＬ２、図４のＧＢＬ）とを接続するようにしてもよい。
【００２６】
図３は、図２に示したビット線構造を備えた半導体記憶装置における、メモリセルおよびワード線の配置を示す図である。一方、図５は、図４に示したビット線構造を備えた半導体記憶装置における、メモリセルおよびワード線の配置を示す図である。図３および図５を参照すると、半導体記憶装置は、第１のローカルビット線（図３のＬＢＬ、図５のＬＢＬｎ）に接続された複数の第１のメモリセル（ＭＣ）と、第２のローカルビット線（図３のＲＬＢＬ、図５のＲＬＢＬ）に接続された複数の第２のメモリセル（冗長メモリセルＲＭＣ）と、を備えることが好ましい。
【００２７】
また、図３および図５を参照すると、半導体記憶装置は、グローバルビット線（図３のＧＢＬｎ、図５のＧＢＬ）に接続されたセンスアンプ（ＳＡ）を備えることが好ましい。第１のローカルビット線（図３のＬＢＬ、図５のＬＢＬｎ）に不良が存在しない場合、センスアンプ（ＳＡ）は、複数の第１のメモリセル（ＭＣ）のいずれかから出力され、第１のローカルビット線（図３のＬＢＬ、図５のＬＢＬｎ）およびグローバルビット線（図３のＧＢＬｎ、図５のＧＢＬ）を経由して受信した信号をセンス増幅する。一方、第１のローカルビット線（図３のＬＢＬ、図５のＬＢＬｎ）に不良が存在する場合、センスアンプ（ＳＡ）は、複数の第２のメモリセル（ＲＭＣ）のいずれかから出力され、第２のローカルビット線（図３のＲＬＢＬ、図５のＲＬＢＬ）およびグローバルビット線（図３のＧＢＬｎ、図５のＧＢＬ）を経由して受信した信号をセンス増幅する。
【００２８】
さらに、図３を参照すると、複数の第１のメモリセル（ＭＣ）と複数の第２のメモリセル（ＲＭＣ）は、グローバルビット線（ＧＢＬｎ）が延伸する方向（図３の横方向）について異なる箇所、かつ、当該方向に直交する方向（図３の縦方向）について実質的に同一箇所に設けられていてもよい。
【００２９】
また、図２を参照すると、半導体記憶装置は、グローバルビット線（ＧＢＬ０〜ＧＢＬ７）が延伸する方向に直交する方向（図２の縦方向）に対して、グローバルビット線、第１のローカルビット線（ＬＢＬ）、第２のローカルビット線（ＲＬＢＬ）、複数の第１のメモリセル（ＭＣ）、複数の第２のメモリセル（ＲＭＣ）、および、センスアンプ（ＳＡ）を含む組を複数備えていてもよい。
【００３０】
さらに、図５を参照すると、複数の第１のメモリセル（ＭＣ）と複数の第２のメモリセル（ＲＭＣ）は、グローバルビット線（ＧＢＬ）が延伸する方向（図５の横方向）について実質的に同一箇所、かつ、当該方向に直交する方向（図５の縦方向）について異なる箇所に設けられていてもよい。
【００３１】
また、図４を参照すると、半導体記憶装置は、グローバルビット線（ＧＢＬ）が延伸する方向（図４の横方向）に対して、第１のローカルビット線（ＬＢＬ２）、第２のローカルビット線（ＲＬＢＬ）、複数の第１のメモリセル（ＭＣ）、および、複数の第２のメモリセル（ＲＭＣ）を含む組を複数備えていてもよい。
【００３２】
（実施形態１）
第１の実施形態に係る半導体記憶装置について、図面を参照して説明する。図２は、本実施形態に係る半導体記憶装置におけるカラム救済方式を説明するための図である。図２の構成と図９の構成の共通部分については説明を省略し、異なる部分について説明する。
【００３３】
本実施形態の半導体記憶装置においては、図２の破線で囲まれた箇所が、ローカルビット線ＬＢＬの故障を救済する冗長部に相当する。
【００３４】
図２を参照すると、本実施形態の半導体記憶装置は、図９に示した半導体記憶装置における冗長グローバルビット線ＲＧＢＬと、冗長グローバルビット線ＲＧＢＬに接続されたセンスアンプＳＡと、冗長カラム選択線ＲＹＳを備える代わりに、グローバルビット線ＧＢＬ０〜ＧＢＬ７のそれぞれに対して、冗長ブロック選択信号ＲＸＢで制御されるロウスイッチＲＳＷ２によって冗長ローカルビット線ＲＬＢＬが選択的に接続される構成を備える。
【００３５】
例えば、ロウブロックアドレス選択信号ＸＢ１で選択されるロウブロックアドレスに属し、かつ、グローバルビット線ＧＢＬ２に接続されるローカルビット線ＬＢＬに不良が存在する場合には、ロウアドレス系のロウブロックアドレス選択信号ＸＢ１が選択されると、ロウブロックアドレス選択信号ＸＢ１の代わりに冗長ブロック選択信号ＲＸＢが選択され、不良が存在するローカルビット線ＬＢＬは、同一のグローバルビット線ＧＢＬ２に属する冗長ローカルビット線ＲＬＢＬに置換される。
【００３６】
図３は、本実施形態に係る半導体記憶装置におけるメモリセル（冗長部を含む）の構成を示す図である。図３の破線で囲まれた箇所が、ローカルビット線ＬＢＬの故障を救済する冗長部に相当する。図３を参照すると、センスアンプＳＡに接続されたグローバルビット線ＧＢＬｎ（ｎ＝０〜７）に対して、ロウスイッチＲＳＷ１を介してローカルビット線ＬＢＬが接続されるとともに、ロウスイッチＲＳＷ２を介して冗長ローカルビット線ＲＬＢＬが接続されている。冗長ローカルビット線ＲＬＢＬは、ローカルビット線ＬＢＬに不良が生じた場合に、ローカルビット線ＬＢＬを代替する。
【００３７】
図３を参照すると、ローカルビット線ＬＢＬとワード線ＷＬ０〜ＷＬ１２７とが交差する箇所に、それぞれ、メモリセルＭＣが配置されている。同様に、冗長ローカルビット線ＲＬＢＬと冗長ワード線ＲＷＬ０〜ＲＷＬ１２７とが交差する箇所に、それぞれ、冗長メモリセルＲＭＣが配置されている。ローカルビット線ＬＢＬに不良が生じ、ローカルビット線ＬＢＬが冗長ローカルビット線ＲＬＢＬによって代替された場合に、冗長メモリセルＲＭＣはメモリセルＭＣを代替し、冗長ワード線ＲＷＬ０〜ＲＷＬ１２７はワード線ＷＬ０〜ＷＬ１２７を代替する。
【００３８】
図２および図３に示した本実施形態の構成によると、階層ビット線方式に基づく半導体記憶装置において、不良ローカルビット線ＬＢＬの置換を、ロウアドレスの比較のみで行うことができ、カラムアドレスが入力されてからメモリセルのデータが読み出されるまでの時間が短縮される。
【００３９】
また、特許文献１に記載されているように、センスアンプＳＡに隣接してＥＣＣ回路を配置する場合でも、本実施形態の半導体記憶装置によると、ＥＣＣ回路の構成が複雑化することがない。したがって、チップ面積および消費電流の増大を防ぐことができる。
【００４０】
本実施形態の半導体記憶装置によると、例えば、異なるロウブロックアドレスに属する２本のローカルビット線ＬＢＬのそれぞれに不良が存在する場合に、１本の不良ローカルビット線ＬＢＬしか置換することができない。したがって、図９を参照して説明した関連技術と比較して、ローカルビット線の救済効率が低下する。ただし、以下で説明する第２の実施形態に係る半導体記憶装置によると、図９の関連技術と比較して救済効率が低下することを防ぐことが可能となる。
【００４１】
（実施形態２）
第２の実施形態に係る半導体記憶装置について、図面を参照して説明する。図４は、本実施形態に係る半導体記憶装置におけるカラム救済方式を説明するための図である。図９の関連技術および第１の実施形態は、例えば、ＤＲＡＭに用いられるメモリセルのように、破壊読み出しを行うメモリセルに対して好適に適用することができる。一方、本実施形態に係る半導体記憶装置は、非破壊読み出しを行うメモリセルに対して好適に適用することができる。
【００４２】
非破壊読み出し型のメモリセルとして、例えば、ＲｅＲＡＭ（Resistive Random Access Memory）やＭＲＡＭ（Magnetoresistive RAM）のように、抵抗値が変化するメモリセルが用いられている。なお、後述の制御によると、本実施形態の半導体記憶装置は、破壊読み出し型の抵抗値変化型メモリセルにも適用することができる。
【００４３】
図４は、本実施形態に係る半導体記憶装置の構成を一例として示す図である。図４を参照すると、本実施形態の半導体記憶装置は、図９に示した関連技術と同様に、８×８＝６４本のローカルビット線ＬＢＬｎ（ｎ＝０〜７）と、グローバルビット線ＧＢＬが延伸する方向に１列に並んで配置される８本の冗長ローカルビット線ＲＬＢＬとを備える。ただし、本実施形態の半導体記憶装置は、グローバルビット線ＧＢＬが１本、センスアンプＳＡが１個、カラム選択線ＹＳ０で制御されるカラムスイッチＣＳＷが１個である点において、図９に示した関連技術と相違する。
【００４４】
また、ロウブロックアドレスＸＢ０〜ＸＢ７毎にロウブロックアドレス選択信号ＸＢｎ−０〜ＸＢｎ−７（ｎ＝０〜７）およびロウアドレスの比較によって選択される冗長ブロック選択信号ＲＸＢｎ（ｎ＝０〜７）で制御される９個のロウスイッチＲＳＷにより、ローカルビット線ＬＢＬ０〜ＬＢＬ７および冗長ローカルビット線ＲＬＢＬがグローバルビット線ＧＢＬに対して選択的に接続される。なお、本実施形態では、ロウブロックアドレス選択信号ＸＢｎ−０〜ＸＢｎ−７（ｎ＝０〜７）によって選択されるロウブロックアドレスを、それぞれ、「ロウブロックアドレスＸＢｎ（ｎ＝０〜７）」と呼ぶ。
【００４５】
例えば、ロウブロックアドレスＸＢ１に属するローカルビット線ＬＢＬ２に不良が存在する場合には、ロウアドレス系のロウブロックアドレス選択信号ＸＢ１−２が選択されると、ロウブロックアドレス選択信号ＸＢ１−２の代わりに冗長ブロック選択信号ＲＸＢ１が選択され、不良が存在するローカルビット線ＬＢＬ２は、同一のロウブロックアドレスＸＢ１に属する冗長ローカルビット線ＲＬＢＬに置換される。
【００４６】
同様に、ロウブロックアドレスＸＢ６に属するローカルビット線ＬＢＬ７に不良が存在する場合には、ロウアドレス系のロウブロックアドレスＸＢ６−７が選択されると、ロウブロックアドレスＸＢ６−７の代わりに冗長ブロック選択信号ＲＸＢ６が選択され、不良が存在するローカルビット線ＬＢＬ７は、同一のロウブロックアドレスＸＢ６に属する冗長ローカルビット線ＲＬＢＬに置換される。
【００４７】
図５は、本実施形態に係る半導体記憶装置におけるメモリセル（冗長部を含む）の構成を示す図である。図５の破線で囲まれた箇所は、ローカルビット線ＬＢＬの故障を救済する冗長部に相当する。図５を参照すると、センスアンプＳＡに接続されたグローバルビット線ＧＢＬに対して、ロウスイッチＲＳＷ１を介してローカルビット線ＬＢＬｎ（ｎ＝０〜７）が接続されるとともに、ロウスイッチＲＳＷ２を介して冗長ローカルビット線ＲＬＢＬが接続されている。冗長ローカルビット線ＲＬＢＬは、ローカルビット線ＬＢＬｎ（ｎ＝０〜７）のいずれかに不良が生じた場合に、不良が生じたローカルビット線ＬＢＬｎを代替する。
【００４８】
図５を参照すると、ローカルビット線ＬＢＬｎ（ｎ＝０〜７）とワード線ＷＬ０〜ＷＬ１２７とが交差する箇所に、それぞれ、メモリセルＭＣが配置されている。同様に、冗長ローカルビット線ＲＬＢＬとワード線ＷＬ０〜ＷＬ１２７とが交差する箇所に、それぞれ、冗長メモリセルＲＭＣが配置されている。ローカルビット線ＬＢＬｎに不良が生じ、ローカルビット線ＬＢＬｎが冗長ローカルビット線ＲＬＢＬによって代替された場合に、冗長メモリセルＲＭＣはメモリセルＭＣを代替する。
【００４９】
図４および図５に示した本実施形態の半導体記憶装置によると、ローカルビット線ＬＢＬが８×８＝６４本、グローバルビット線ＧＢＬが１本、センスアンプＳＡが１個で構成される範囲のアレイに対して、８本の冗長ローカルビット線ＲＬＢＬ、８個のロウスイッチＲＳＷをカラム救済用に追加することで、図９に示した関連技術と同様に、各ロウブロックアドレスＸＢ０〜ＸＢ７に１本ずつ、最大８本の不良ローカルビット線ＬＢＬを冗長ローカルビット線ＲＬＢＬで置換することができる。
【００５０】
したがって、本実施形態の半導体記憶装置によると、関連技術（図９）と比較して救済効率が低下することがない。また、本実施形態によると、不良ローカルビット線ＬＢＬの置換をロウアドレスの比較のみで行うことができ、カラムアドレスが入力されてからメモリセルのデータが読み出されるまでの時間が短縮される。
【００５１】
さらに、本実施形態の半導体記憶装置によると、センスアンプＳＡに隣接してＥＣＣ回路を配置する場合でも、ＥＣＣ回路が複雑化することがないため、チップ面積および消費電流の増大を防ぐことができる。
【００５２】
図６は、図４において、ロウブロックアドレス選択信号ＸＢ６−０〜ＸＢ６−７および冗長ブロック選択信号ＲＸＢ６によって選択されるロウブロックアドレスＸＢ６に属する８本のローカルビット線ＬＢＬ０〜ＬＢＬ７と１本の冗長ローカルビット線ＲＬＢＬ、および、これらの制御回路を含むメモリマット２３の回路図を示す。図６を参照すると、メモリマット２３は、ＬＣＳ制御回路２１（図４では省略）、ＬＢＬプリチャージ回路２２（図４では省略）、メモリセルアレイ２４、および、ＬＢＬ選択回路２５（すなわち、ロウスイッチＲＳＷ群）を備える。
【００５３】
メモリセルアレイ２４は、１２８本のワード線ＷＬ０〜ＷＬ１２７と８本のローカルビット線ＬＢＬ０〜ＬＢＬ７および１本の冗長ローカルビット線ＲＬＢＬと、それらの交点に配置される１１５２（＝１２８×（８＋１））個の抵抗値変化型メモリセルＭＣを備える。特に制限されないが、ここでは、メモリセルＭＣとして破壊読み出し型の抵抗値変化型メモリセルを想定する。また、ワード線、ローカルビット線および冗長ローカルビット線の本数も、これらの本数に制限されない。
【００５４】
ＬＣＳ制御回路２１は、ロウブロックアドレスセグメント選択信号ＳＥＬがゲートに接続されたｎＭＯＳＦＥＴ３２と、その反転選択信号ＳＥＬＢがゲートに接続されたｎＭＯＳＦＥＴ３１を備える。半導体記憶装置がプリチャージ状態、および、メモリマット２３が非選択状態の場合、選択信号ＳＥＬがロウレベル、反転選択信号ＳＥＬＢがハイレベルに制御される。このとき、ｎＭＯＳＦＥＴ３１のソース・ドレイン間が導通状態となるとともに、ｎＭＯＳＦＥＴ３２のソース・ドレイン間が非導通状態となる。したがって、ローカルコモンソース線ＬＣＳはプリチャージ電位ＶＣＳに制御され、ローカルコモンソース線ＬＣＳとグローバルコモンソース線ＧＣＳ（図４では省略）は切り離される。一方、メモリマット２３が選択され、活性化される際には、選択信号ＳＥＬがハイレベル、反転選択信号ＳＥＬＢがロウレベルに制御される。このとき、ｎＭＯＳＦＥＴ３１のソース・ドレイン間が非導通状態となるとともに、ｎＭＯＳＦＥＴ３２のソース・ドレイン間が導通状態となる。したがって、ローカルコモンソース線ＬＣＳは電位ＶＣＳから切り離されてグローバルコモンソース線ＧＣＳに接続される。
【００５５】
ＬＢＬプリチャージ回路２２は、８本のローカルビット線ＬＢＬ０〜ＬＢＬ７に対応した８本のプリチャージ信号ＰＣ６−０〜ＰＣ６−７と、１本の冗長ローカルビット線ＲＬＢＬに対応した１本の冗長プリチャージ信号ＲＰＣ６がそれぞれのゲートに接続された９個のｎＭＯＳＦＥＴ４１〜４９を備える。ｎＭＯＳＦＥＴ４１〜４９は、それぞれ、プリチャージ信号（ＰＣ６−０〜ＰＣ６−７、ＲＰＣ６）がハイレベルに制御されると、ローカルビット線（ＬＢＬ０〜ＬＢＬ７、ＲＬＢＬ）をローカルコモンソース線ＬＣＳに接続して電位ＶＣＳにプリチャージする。メモリマット２３が選択され、活性化される際には、選択される１本のローカルビット線または冗長ローカルビット線に対応するプリチャージ信号のみがロウレベルに制御され、選択されたローカルビット線または冗長ローカルビット線はローカルコモンソース線ＬＣＳから切り離される。
【００５６】
ＬＢＬ選択回路２５は、８本のローカルビット線ＬＢＬ０〜ＬＢＬ７に対応した８本のロウブロックアドレス選択信号ＸＢ６−０〜ＸＢ６−７と１本の冗長ローカルビット線ＲＬＢＬに対応した冗長ブロック選択信号ＲＸＢ６がそれぞれのゲートに接続された９個のｎＭＯＳＦＥＴ５１〜５９を備える。ｎＭＯＳＦＥＴ５１は、図４および図５のロウスイッチＲＳＷ２に相当する。一方、ｎＭＯＳＦＥＴ５２〜５９は、図４および図５におけるロウスイッチＲＳＷ１に相当する。
【００５７】
半導体記憶装置がプリチャージ状態の場合、ロウブロックアドレス選択信号および冗長ブロック選択信号がロウレベルに制御され、各ローカルビット線ＬＢＬまたは冗長ローカルビット線はグローバルビット線ＧＢＬから切り離された状態になる。一方、メモリマットが選択されて活性化される際には、選択されたローカルビット線または冗長ローカルビット線（「選択ローカルビット線」という。）に対応するロウブロックアドレス選択信号または冗長ブロック選択信号のみがハイレベルに制御され、選択ローカルビット線のみがグローバルビット線ＧＢＬに接続される。
【００５８】
選択されて活性化された状態のメモリマット２３においては、ローカルコモンソース線ＬＣＳは電位ＶＣＳから切り離されてグローバルコモンソース線ＧＣＳに接続される。また、１本のワード線ＷＬと１本のローカルビット線が選択され、選択ローカルビット線はローカルコモンソース線ＬＣＳから切り離されてグローバルビット線ＧＢＬに接続され、残りの非選択ローカルビット線はローカルコモンソース線ＬＣＳに接続される。選択ワード線ＷＬと選択ローカルビット線に接続する１個のメモリセルＭＣでは、ｎＭＯＳＦＥＴに接続される端子がローカルコモンソース線ＬＣＳとグローバルコモンソース線ＧＣＳを経由してセンスアンプＳＡに接続され、抵抗値変化素子に接続する端子がローカルビット線とグローバルビット線ＧＢＬを経由してセンスアンプＳＡに接続される。一方、選択ワード線ＷＬと非選択ローカルビット線に接続する残りの８個のメモリセルＭＣは、選択ｎＭＯＳＦＥＴに接続される端子と抵抗変化素子に接続する端子の双方がローカルコモンソース線ＬＣＳに接続される。したがって、選択ｎＭＯＳＦＥＴがオン状態となっても、これらの８個のメモリセルＭＣの抵抗変化素子には電圧が印加されず電流も流れないため、後述するようにローカルコモンソース線ＬＣＳの電位を電位ＶＤＤまたは電位ＶＳＳに駆動しても、記憶情報が破壊されることがない。
【００５９】
ここで、例えば、ワード線ＷＬ１２７とローカルビット線ＬＢＬ７の交点に接続されたメモリセルＭＣに不良が存在する場合には、ロウブロックアドレスＸＢ６−７がロウブロックアドレス選択信号により選択されると、ロウブロックアドレス選択信号ＸＢ６−７がハイレベルに制御される代わりに冗長ブロック選択信号ＲＸＢ６がハイレベルに制御され、プリチャージ信号ＰＣ６−７がロウレベルに制御される代わりに冗長プリチャージ信号ＲＰＣ６がロウレベルに制御される（図４では説明省略）。この結果、不良が存在するローカルビット線ＬＢＬ７は、冗長ローカルビット線ＲＬＢＬに置換される。
【００６０】
図７は、選択されたメモリマットにおいて、ワード線ＷＬ０とローカルビット線ＬＢＬ０が選択された場合の各信号の動作波形を示す。図７の期間Ａにおいて、「０データ読み出し⇒再書き込み⇒１データ書き込み」の動作が行われる。ここでは、一例として、「０データ」は抵抗値変化素子の高抵抗状態に対応し、「１データ」は抵抗変化素子の低抵抗状態に対応するものとする。
【００６１】
プリチャージ期間において、反転選択信号ＳＥＬＢ、プリチャージ信号ＰＣ６−０〜ＰＣ６−７、冗長プリチャージ信号ＲＰＣ６は電位ＶＰＰに制御され、選択信号ＳＥＬ、ロウブロックアドレス選択信号ＸＢ６−０〜ＸＢ６−７、冗長ブロック選択信号ＲＸＢ６、ワード線ＷＬ０〜ＳＷＬ１２７は、いずれも電位ＶＳＳに制御される。ローカルビット線ＬＢＬおよびローカルコモンソース線ＬＣＳは電位ＶＣＳにプリチャージされており、グローバルビット線ＧＢＬおよびグローバルコモンソース線ＧＣＳも図示しないプリチャージ回路により電位ＶＣＳにプリチャージされている。
【００６２】
次に、セル選択期間になると、反転選択信号ＳＥＬＢとプリチャージ信号ＰＣ６−０が電位ＶＳＳに制御される。また、選択信号ＳＥＬ、ロウブロックアドレス選択信号ＸＢ６−０およびワード線ＷＬ０が電位ＶＰＰに制御される。さらに、ローカルビット線ＬＢＬ０がグローバルビット線ＧＢＬに接続され、ローカルコモンソース線ＬＣＳがグローバルコモンソース線ＧＣＳに接続される。
【００６３】
センス増幅期間の開始に先立って、グローバルビット線ＧＢＬとローカルビット線ＬＢＬ０の電位は読み出し電位Ｖｒｅａｄに設定・保持され、メモリセルに読み出し電流Ｉｒｅａｄ０が流れる。センス増幅期間になると、読み出し電流Ｉｒｅａｄ０は高抵抗状態に対応した小さな値であるため、電流センス型のセンスアンプＳＡに供給される参照電流Ｉｒｅｆ（非図示）よりも小さく、この電流差がセンスアンプＳＡによってセンス増幅される。この間、グローバルコモンソース線ＧＣＳとローカルコモンソース線ＬＣＳの電位は電位ＶＣＳに保持され、グローバルビット線ＧＢＬとローカルビット線ＬＢＬ０の電位はほぼ読み出し電位Ｖｒｅａｄに保持される。
【００６４】
本実施形態では、抵抗値変化型メモリセルは破壊読み出し型であるため、再書き込みが行われる。再書き込み期間になると、センスアンプＳＡに併設されている書き込み回路（非図示）は、読み出した０データに対応してグローバルビット線ＧＢＬとローカルビット線ＬＢＬ０の電位を電位ＶＳＳに駆動するととともに、グローバルコモンソース線ＧＣＳとローカルコモンソース線ＬＣＳを電位ＶＤＤに駆動し、０データが再書き込みされる。
【００６５】
次に、反転書き込み期間になり、１データに対応してグローバルビット線ＧＢＬとローカルビット線ＬＢＬ０の電位を電位ＶＤＤに駆動するとともに、グローバルコモンソース線ＧＣＳとローカルコモンソース線ＬＣＳを電位ＶＳＳに駆動すると、１データが反転書き込みされる。
【００６６】
次に、選択解除期間になると、ワード線ＷＬ０、ロウブロックアドレス選択信号ＸＢ６−０および選択信号ＳＥＬは電位ＶＳＳに制御される。
【００６７】
次に、プリチャージ期間になると、反転選択信号ＳＥＬＢとプリチャージ信号ＰＣ６−０が電位ＶＤＤに制御されて、ローカルコモンソース線ＬＣＳとローカルビット線ＬＢＬ０は電位ＶＣＳにプリチャージされる。グローバルコモンソース線ＧＣＳとグローバルビット線ＧＢＬは、図示しないプリチャージ回路によって電位ＶＣＳにプリチャージされる。
【００６８】
図７の期間Ｂにおいて、「１データ（抵抗値変化素子が低抵抗状態）読み出し⇒再書き込み⇒０データ書き込み」の動作が行われる。プリチャージ期間からセル選択期間の動作は、期間Ａにおける対応する動作と同様であるため、説明を省略する。
【００６９】
センス増幅期間の開始に先立って、グローバルビット線ＧＢＬとローカルビット線ＬＢＬ０の電位は読み出し電位Ｖｒｅａｄに設定・保持され、メモリセルに読み出し電流Ｉｒｅａｄ１が流れる。
【００７０】
センス期間になると、読み出し電流Ｉｒｅａｄ１は低抵抗状態に対応した大きな値であるため、参照電流Ｉｒｅｆよりも大きく、この電流差がセンスアンプＳＡによりセンス増幅される。この間、グローバルコモンソース線ＧＣＳとローカルコモンソース線ＬＣＳの電位は電位ＶＣＳに保持され、グローバルビット線ＧＢＬとローカルビット線ＬＢＬ０の電位は、ほぼ読み出し電位Ｖｒｅａｄに保持されている。
【００７１】
再書き込み期間になると、センスアンプＳＡに併設されている書き込み回路は読み出した１データに対応してグローバルビット線ＧＢＬとローカルビット線ＬＢＬ０の電位を電位ＶＤＤに駆動するとともに、グローバルコモンソース線ＧＣＳとローカルコモンソース線ＬＣＳを電位ＶＳＳに駆動し、１データが再書き込みされる。
【００７２】
次に、反転書き込み期間になり、０データに対応してグローバルビット線ＧＢＬとローカルビット線ＬＢＬ０の電位を電位ＶＳＳに駆動するとともに、グローバルコモンソース線ＧＣＳとローカルコモンソース線ＬＣＳを電位ＶＤＤに駆動すると、０データが反転書き込みされる。以後、選択解除期間からプリチャージ期間の動作は、期間Ａにおける対応する動作と同様であるため、説明を省略する。
【００７３】
以上より、本発明にかかる半導体記憶装置によると、アドレスマルチプレクス方式を用いる半導体記憶装置において階層ビット線方式を用いる際に、不良ローカルビット線の置換をロウアドレスの比較のみで行うことにより、カラムアドレスが入力されてからメモリセルのデータが読み出されるまでの時間を関連技術（図９）と比較して短縮することができる。また、本発明に係る半導体記憶装置によると、センスアンプＳＡに隣接してＥＣＣ回路を配置した場合にも、ＥＣＣ回路の構成が複雑化することがないため、チップ面積および消費電流の増大を防ぐことができる。さらに上記効果に加えて、図６に示すような構成で抵抗値変化型メモリセルＭＣを備える半導体記憶装置に適用することで、非選択メモリセルのデータ破壊を防ぎつつ、グローバルコモンソース線ＧＣＳで駆動されるローカルコモンソース線ＬＣＳの領域が選択メモリマット２３のみ限定されてローカルコモンソース線ＬＣＳの寄生容量が削減されることによる書き込み電流の削減や、破壊読み出し型の抵抗値変化型メモリセルへ適用しても再書き込み電流を削減できるという効果もある。
【００７４】
また、本発明に係る半導体記憶装置は、様々な用途に好適に適用し得る。図８は、一例として、本発明に係る半導体記憶装置を適用したコンピュータシステムの構成を示すブロック図である。図８を参照すると、コンピュータシステムは、マルチコアプロセッサ７０を備えるとともに、メインメモリとして本発明に係る半導体記憶装置８０を備える。また、マルチコアプロセッサ７０は、コアプロセッサ７１〜７４、Ｉ／Ｏ部７５、外部記憶装置制御ブロック７６、および、オンチップメモリ７７を備え、これらの各部はバスに接続されている。外部記憶装置制御ブロック７６は、コマンド信号およびアドレス信号を半導体記憶装置８０に送出することで半導体記憶装置８０を制御するとともに、半導体記憶装置８０との間でデータ信号をやり取りする。本発明に係る半導体記憶装置によると、図８に例示するようなマルチコアプロセッサ７０にも対応し得る、大容量かつ高速のメインメモリを提供することができる。また、本発明に係る半導体記憶装置によると、ＥＣＣ回路をセンスアンプＳＡに隣接して設けることで、信頼性が高く低消費電流のメインメモリを提供することができる。また、半導体記憶装置８０とマルチコアプロセッサ７０を同じ半導体基板上に混載してコンピュータシステムを構成しても良い。
【００７５】
なお、上記の特許文献等の先行技術文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００７６】
１１    入力バッファ
１２    メモリセルアレイ
１３    センスアンプ
１４    カラムデコーダ
１５    カラムアドレスバッファ
１６    ロウデコーダ
１７    ロウアドレスバッファ
１８    出力バッファ
２１    ＬＣＳ制御回路
２２    ＬＢＬプリチャージ回路
２３    メモリマット
２４    メモリセルアレイ
２５    ＬＢＬ選択回路
３１、３２、４１〜４９、５１〜５９    ｎＭＯＳＦＥＴ
７０    マルチコアプロセッサ
７１〜７４  コアプロセッサ
７５    Ｉ／Ｏ部
７６    外部記憶装置制御ブロック
７７    オンチップメモリ
８０    半導体記憶装置
ＢＬ    ビット線
ＣＳＷ    カラムスイッチ
ＧＢＬ、ＧＢＬ０〜ＧＢＬ７    グローバルビット線
ＧＣＳ    グローバルコモンソース線
Ｉ／Ｏ    入出力線
Ｉｒｅａｄ１    読み出し電流
Ｉｒｅｆ    参照電流
ＬＢＬ    ローカルビット線
ＬＣＳ    ローカルコモンソース線
ＭＣ    メモリセル
ＰＣ６−０〜ＰＣ６−７    プリチャージ信号
ＲＭＣ    冗長メモリセル
ＲＬＢＬ    冗長ローカルビット線
ＲＰＣ６    冗長プリチャージ信号
ＲＳＷ    ロウスイッチ
ＲＷＬ０〜ＲＷＬ１２７    冗長ワード線
ＲＸＢ    冗長ブロック選択信号
ＲＸＢ０〜ＲＸＢ７    冗長ブロック選択信号
ＲＹＳ    冗長カラム選択線
ＳＡ    センスアンプ
ＳＥＬ    ロウブロックアドレスセグメント選択信号
ＳＥＬＢ  反転選択信号
ＶＣＳ    プリチャージ電位
ＶＤＤ    電位
Ｖｒｅａｄ    読み出し電位
ＶＳＳ    電位
ＷＬ、ＷＬ０〜ＷＬ１２７    ワード線
ＸＢ０〜ＸＢ７    ロウブロックアドレス選択信号
ＸＢ０−０〜ＸＢ７−７    ロウブロックアドレス選択信号
ＹＳ０〜ＹＳ７    カラム選択線
【図１】
2013175256.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2013175256.tif 000009
【図８】
2013175256.tif 000010
【図９】
2013175256.tif 000011