(57)【要約】【課題】実施形態は、セルフアライメントにより形成されるトレンチゲート構造を備えた半導体装置およびその製造方法を提供する。【解決手段】実施形態に係る半導体装置の製造方法は、半導体層に並設された複数のトレンチの内面に第１絶縁膜を形成する工程と、前記第１絶縁膜を介して制御電極を形成する工程と、前記制御電極の上に設けられた第２絶縁膜であって、その上面が前記トレンチの壁面に沿って延在する前記第１絶縁膜の上端よりも下の位置にある第２の絶縁膜を形成する工程と、を備える。さらに、前記半導体層を、前記制御電極の前記上端の近傍の深さまでエッチングする工程と、第１半導体領域を形成する工程と、を備える。そして、導電膜を形成し、前記第１半導体領域の上部に第２半導体領域を形成する工程と、前記導電層をエッチバックし、コンタクトホールを形成する工程と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電形の半導体層に並設された複数のトレンチの内面に第１絶縁膜を形成する工程と、
前記トレンチのそれぞれの内部に前記第１絶縁膜を介して制御電極を形成する工程と、
前記トレンチのそれぞれの内部において、前記制御電極の上に設けられた第２絶縁膜であって、その上面が前記トレンチの壁面に沿って延在する前記第１絶縁膜の上端よりも下の位置にある第２の絶縁膜を形成する工程と、
隣り合う前記トレンチの間の前記半導体層を、前記制御電極の前記上端の近傍の深さまでエッチングする工程と、
前記半導体層の表面から、前記制御電極の上端と、前記制御電極の下端と、の間の深さに至る第２導電形の第１半導体領域を形成する工程と、
前記第１絶縁膜、前記第２絶縁膜および前記第１半導体領域を覆う第１導電形の導電層を形成し、前記第１半導体領域の上部に第１導電形の不純物が拡散した第２半導体領域を形成する工程と、
前記導電層をエッチバックし、前記第２半導体領域の前記表面にコンタクトホールを形成する工程と、
を備えた半導体装置の製造方法。
【請求項２】
前記コンタクトホールの底面に前記第２導電形の第３半導体領域を形成する工程と、
前記第２半導体領域および前記第３半導体領域に接し、前記第１絶縁膜および前記第２絶縁膜を覆う主電極を形成する工程と、
をさらに備えた請求項１記載の半導体装置の製造方法。
【請求項３】
前記半導体層はシリコン層であり、前記第１絶縁膜は、前記半導体層を熱酸化したシリコン酸化膜である請求項１または２に記載の半導体装置の製造方法。
【請求項４】
第１導電形の半導体層と、
前記半導体層の上に設けられた第２導電形の第１半導体領域と、
前記第１半導体領域を貫通し前記半導体層に至る深さのトレンチの内部に設けられた第１制御電極であって、前記トレンチの内部に第１絶縁膜を介して設けられた第１制御電極と、
前記第１半導体領域の上に設けられた第２半導体領域と、
前記第２半導体領域に設けられたコンタクトホールの底面に選択的に設けられ、前記第１半導体領域につながった第３半導体領域と、
前記第１制御電極の上に設けられた第２絶縁膜と、
前記第２半導体領域および前記第３半導体領域に接した主電極と、
を備え、
前記第１絶縁膜は前記第２絶縁膜の側面に沿って延在し、前記第１絶縁膜の上端が前記第２絶縁膜の上面よりも突出した半導体装置。
【請求項５】
前記トレンチの底部と、前記第１制御電極と、の間に設けられた第２制御電極をさらに備えた請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
パワー半導体装置のオン抵抗を低減するためにチップ構造の微細化が進められている。例えば、トレンチゲート構造を有するＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）では、ゲート間隔を狭めて高密度化することにより、チャネル幅を広げ、オン抵抗を小さくすることができる。
【０００３】
しかしながら、チップ構造の微細化には、フォトリソグラフィの高度化が不可欠であり、製造コストの上昇を招く。そこで、フォトリソグラフィに依存しないセルフアライメント技術を用いた製造方法が必要とされている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１５７０１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態は、セルフアライメントにより形成されるトレンチゲート構造を備えた半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体装置の製造方法は、第１導電形の半導体層に並設された複数のトレンチの内面に第１絶縁膜を形成する工程と、前記トレンチのそれぞれの内部に前記第１絶縁膜を介して制御電極を形成する工程と、前記トレンチのそれぞれの内部において、前記制御電極の上に設けられた第２絶縁膜であって、その上面が前記トレンチの壁面に沿って延在する前記第１絶縁膜の上端よりも下の位置にある第２の絶縁膜を形成する工程と、を備える。さらに、隣り合う前記トレンチの間の前記半導体層を、前記制御電極の前記上端の近傍の深さまでエッチングする工程と、前記半導体層の表面から、前記制御電極の上端と、前記制御電極の下端と、の間の深さに至る第２導電形の第１半導体領域を形成する工程と、を備える。そして、前記第１絶縁膜、前記第２絶縁膜および前記第１半導体領域を覆う第１導電形の導電膜を形成し、前記第１半導体領域の上部に第１導電形の不純物が拡散した第２半導体領域を形成する工程と、前記導電層をエッチバックし、前記第２半導体領域の前記表面にコンタクトホールを形成する工程と、を備える。
【図面の簡単な説明】
【０００７】
【図１】実施形態に係る半導体装置を表す模式断面図である。
【図２】実施形態に係る半導体装置の製造過程を表す模式断面図である。
【図３】図２に続く製造過程を表す模式断面図である。
【図４】図３に続く製造過程を表す模式断面図である。
【図５】図４に続く製造過程を表す模式断面図である。
【図６】図５に続く製造過程を表す模式断面図である。
【図７】図６に続く製造過程を表す模式断面図である。
【図８】図７に続く製造過程を表す模式断面図である。
【図９】図８に続く製造過程を表す模式断面図である。
【図１０】実施形態に係る半導体装置の製造過程におけるウェーハ断面を表す模式図である。
【図１１】実施形態に係る半導体装置の製造過程におけるエッチング過程を表す模式断面である。
【発明を実施するための形態】
【０００８】
以下、実施の形態について図面を参照しながら説明する。なお、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。下記の実施形態では、第１導電形をｎ形、第２導電形をｐ形として説明するが、第１導電形をｐ形、第２導電形をｎ形としても良い。また、図中に記載したＸ−Ｙ直交座標を適宜参照して説明する。
【０００９】
図１は、実施形態に係る半導体装置１００を表す模式断面図である。半導体装置１００は、例えば、トレンチゲート構造を有するパワーＭＯＳＦＥＴであり、シリコンウェーハを用いて形成することができる。例えば、ｎ形シリコンウェーハの上に、低濃度のｎ形シリコン層をエピタキシャル成長したウェーハを用いる。
【００１０】
以下の説明では、シリコンウェーハを用いて製造される例を示すが、これに限定される訳ではない。例えば、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）などの化合物半導体を用いても良い。
【００１１】
半導体装置１００は、例えば、ｎ形シリコン層であるｎ形ドリフト層１０（半導体層）と、ｐ形ベース領域２０（第１半導体領域）と、を備える。ｐ形ベース領域２０は、ｎ形ドリフト層１０の上に設ける。そして、ｐ形ベース領域２０を貫通してｎ形ドリフト層１０に至る深さに設けられたトレンチ３の内部に、ゲート電極３０（第１制御電極）を備える。ゲート電極３０は、トレンチ３の内面に設けられたゲート絶縁膜５（第１絶縁膜）を介してｐ形ベース領域２０に対向する。トレンチ３は、例えば、図１の奥行き方向に延在するストライプ状に設けられる。
【００１２】
半導体装置１００は、ｐ形ベース領域２０の上に設けられたｎ形ソース領域２７（第２半導体領域）と、ｐ形コンタクト領域３５（第３半導体領域）と、をさらに備える。ｐ形コンタクト領域３５は、ｎ形ソース領域２７に設けられたコンタクトホール３３の底面に選択的に設けられる。
【００１３】
また、トレンチ３の底部と、ゲート電極３０と、の間には、フィールドプレート電極７（第２制御電極）が設けられる。フィールドプレート電極７は、フィールドプレート絶縁膜９を介してｎ形ドリフト層１０に対向する。
【００１４】
さらに、コンタクトホール３３の内部において、ｎ形ソース領域２７およびｐ形コンタクト領域３５に接したソース電極４０が設けられる。ソース電極４０は、ゲート電極３０の上に設けられた絶縁膜１５（第２絶縁膜）と、絶縁膜１５の側面に延在するゲート絶縁膜５と、ｎ形ソース領域２７の上に設けられたｎ形ポリシリコン層２５（導電層）と、を覆う。一方、ｎ形ドリフト層１０の下面側にはドレイン電極５０が設けられる。ドレイン電極５０は、ｎ形ドリフト層１０の下面１０ｂに接したｎ形ドレイン層４３を介してｎ形ドリフト層１０に電気的に接続する。
【００１５】
本実施形態では、ゲート絶縁膜５は、絶縁膜１５の側面に沿って上方に延在し、その上端５ａは、絶縁膜１５の上面１５ａよりも突出する。これにより、コンタクトホール３３の形成を容易にする。以下、図２〜図９を参照して、半導体装置１００の製造方法を説明する。図２（ａ）〜図９（ｂ）は、半導体装置１００の製造過程を表す模式断面図である。
【００１６】
図２（ａ）に示すように、ｎ形半導体層１０にトレンチ３を形成する。ｎ形半導体層１０は、例えば、厚さ５〜１０μｍ、１×１０１６〜３×１０１６ｃｍ−３の不純物濃度を有するｎ形シリコン層である。
【００１７】
ｎ形半導体層１０の上面１０ａに、例えば、シリコン酸化膜からなるエッチングマスク５３を形成し、ＲＩＥ（Reactive Ion Etching）法を用いて複数のトレンチ３を形成する。トレンチ３は、ｎ形半導体層１０の上面１０ａに沿って並設され、例えば、図２（ａ）の奥行き方向に延在するストライプ状に形成される。隣り合うトレンチ３の開口部の間隔は、例えば、１μｍ以下である。
【００１８】
続いて、図２（ｂ）に示すように、トレンチ３の内面を、例えば、ＣＤＥ（Chemical Dry Etching）法を用いてエッチングし、その幅を広げる。これにより、ＲＩＥの過程において、トレンチ３の内面に形成されたダメージ層を除去する。この結果、トレンチ３の幅は、例えば、０．３〜１．０μｍとなり、その深さＤＴは、１〜１０μｍである。
【００１９】
次に、エッチングマスク５３を除去し、図２（ｃ）に示すように、トレンチ３の内面を覆うフィールドプレート絶縁膜９を形成する。フィールドプレート絶縁膜９は、例えば、ｎ形半導体層１０（ｎ形シリコン層）を熱酸化したシリコン酸化膜（ＳｉＯ２膜）であり、５０〜３００ｎｍの厚さに形成する。
【００２０】
次に、図３（ａ）に示すように、トレンチ３の内部を埋め込むポリシリコン層（多結晶シリコン層）７ａを形成する。ポリシリコン層７ａは、例えば、ＣＶＤ（Chemical Vapor Ceposition）法を用いて形成される。さらに、ポリシリコン層７ａにｎ形不純物を拡散し、導電性を持たせる。
【００２１】
続いて、図３（ｂ）に示すように、ポリシリコン層７ａをエッチバックし、トレンチ３の下部にフィールドプレート電極７を形成する。ポリシリコン層７ａのエッチングには、例えば、ＣＤＥ法を用いる。
次に、図４（ａ）に示すように、トレンチ３の開口３ａと、フィールドプレート電極７と、の間のフィールドプレート絶縁膜９を、例えば、ウェットエッチングにより除去し、フィールドプレート電極７の上端７ｂを露出させる。
【００２２】
続いて、図４（ｂ）に示すように、トレンチ３の上部の壁面３ｂにゲート絶縁膜５（第１絶縁膜）を形成する。ゲート絶縁膜５は、例えば、シリコン酸化膜であり、壁面３ｂに露出したｎ形半導体層１０を熱酸化することにより形成する。そして、ゲート絶縁膜７の厚さは、フィールドプレート絶縁膜９よりも薄くする。同時に、フィールドプレート電極７の上端７ｂも熱酸化され、絶縁層５７が形成される。
【００２３】
次に、図５（ａ）に示すように、トレンチ３の上部を埋め込むポリシリコン層（多結晶シリコン層）３０ａを形成する。ポリシリコン層３０ａは、例えば、ＣＶＤ法を用いて形成される。さらに、ポリシリコン層３０ａにｎ形不純物を拡散し、導電性を持たせる。
【００２４】
続いて、図５（ｂ）に示すように、ポリシリコン層３０ａをエッチバックし、フィールドプレート電極７の上にゲート電極３０を形成する。ポリシリコン層３０ａは、トレンチ３の内部の所定の深さまでエッチバックする。これにより、ゲート電極３０の上に空間３ｃが形成される。また、ゲート電極３０は、ゲート絶縁膜５を介して、ｎ形半導体層１０対向する。フィールドプレート電極７と、ゲート電極３０と、の間は、絶縁層５７により絶縁される。
【００２５】
次に、図６（ａ）に示すように、ゲート電極３０の上の空間３ｃを埋め込む絶縁膜１５ｂ（第２絶縁膜）を形成する。絶縁膜１５ｂは、例えば、シリコン酸化膜であり、ＴＥＯＳ（TetraEthOxySilane）を用いたＣＶＤ法により形成できる。
【００２６】
続いて、図６（ｂ）に示すように、例えば、ＲＩＥ法を用いて絶縁膜１５ｂをエッチバックし、ゲート電極３０の上に空間３ｃを埋め込んだ絶縁膜１５を形成する。すなわち、絶縁膜１５の上面１５ａがｎ形半導体層１０の上面１０ａとほぼ同じ位置となるように、エッチング量を制御する。
【００２７】
さらに、絶縁膜１５の上面１５ａをウェットエッチングすることにより、ｎ形半導体層１０の上面１０ａよりも内側に窪ませる。例えば、希釈したフッ酸を含むエッチング液によるエッチング速度は、熱酸化により形成されたシリコン酸化膜の方が、ＣＶＤ法を用いて形成されたシリコン酸化膜よりも遅い。すなわち、ゲート絶縁膜５のエッチング速度は、絶縁膜１５のエッチング速度よりも遅い。このため、ウェットエッチング後の絶縁膜１５の上面１５ａは、トレンチ３の壁面に沿って延在するゲート絶縁膜５の上端５ａよりも下に位置する。言い換えれば、ゲート絶縁膜５の上端５ａは、絶縁膜１５の上面１５ａよりも上方に突出する。
【００２８】
次に、図７（ａ）に示すように、隣り合うトレンチ３の間のｎ形半導体層１０を、ゲート電極３０の上端３０ａの近傍の深さまでエッチングする。例えば、ＲＩＥ法を用いて、シリコン酸化膜と、シリコンと、の選択比が１：７となる条件でエッチングを行う。
【００２９】
続いて、図７（ｂ）に示すように、ｎ形半導体層１０の上面１０ａから深さ方向（Ｙ方向）にｐ形ベース領域２０を形成する。例えば、ｐ形不純物であるボロン（Ｂ）をｎ形半導体層１０の上面１０ａにイオン注入し、熱処理を加えてボロンを活性化させるとともに、Ｙ方向に拡散させる。ｐ形ベース領域のｐ形不純物の濃度は、例えば、５×１０１６〜５×１０１７ｃｍ−３である。
【００３０】
ｐ形ベース領域２０は、ｎ形半導体層１０の上面１０ａからゲート電極３０の上端３０ａと下端３０ｂとの間の深さに設けられる。すなわち、その下端がゲート電極３０の下端３０ｂを越えない深さとなるように形成する。
【００３１】
次に、図８（ａ）に示すように、ｎ形不純物、例えば、リン（Ｐ）を含んだｎ形ポリシリコン層２５（導電層）を形成する。ｎ形ポリシリコン層２５は、絶縁膜１５、ゲート絶縁膜５およびｐ形ベース領域２０の表面を覆う。この過程において、ｎ形ポリシリコン層２５に含まれるｎ形不純物がｐ形ベース領域２０の上部に拡散し、ｎ形ソース領域２７が形成される。ｎ形不純物は、ゲート電極３０の上端３０ａよりも深い位置まで拡散する。これにより、ゲート絶縁膜５を介してゲート電極３０に対向するｎ形ソース領域２７が形成される。言い換えれば、図７（ａ）に示すｎ形半導体層１０のエッチング工程では、ｎ形ポリシリコン層２５を形成する過程におけるｎ形不純物の拡散深さを勘案して、エッチング後のｎ形半導体層１０の上面１０ａの位置を制御する。
【００３２】
次に、図８（ｂ）に示すように、ｎ形ポリシリコン層２５をエッチバックし、ｎ形ソース領域２７の中央にコンタクトホール３３を形成する。ｎ形ポリシリコン層２５は、例えば、深さ方向（Ｙ方向）のエッチング速度が、横方向（Ｘ方向）よりも速い条件のＲＩＥ法を用いて形成する。この際、ｎ形ポリシリコン層２５の全面がエッチングされるが、絶縁層１５の側面に形成された部分は、Ｙ方向の厚さが他の部分よりも厚いため、ｎ形ソース領域２７のエッチングに対してマスクとなる。すなわち、隣り合うトレンチ３の間において、ｎ形ポリシリコン層２５の厚さが薄い中央の部分では、ｎ形ポリシリコン層２５が完全にエッチバックされ、さらにｎ形ソース領域２７がエッチングされる。一方、絶縁膜１５の側面に形成されたｎ形ポリシリコン層２５は、完全にエッチバックされることはなく、その下のｎ形ソース領域２７が保持される。
【００３３】
このように、トレンチ３に上部に設けられた絶縁膜１５と、ｎ形ソース領域２７と、の間の段差を利用したセルフアライメント（self-alignment）により、ｎ形ソース領域２７の中央にコンタクトホール３３を形成することができる。
【００３４】
次に、図９（ａ）に示すように、コンタクトホール３３の底面にｐ形不純物、例えば、ボロン（Ｂ）をイオン注入し、ｐ形コンタクト領域３５を形成する。ｐ形コンタクト領域３５のｐ形不純物濃度は、例えば、１×１０１８〜５×１０１８ｃｍ−３であり、ｐ形ベース領域２０のｐ形不純物濃度よりも高い。また、ｐ形コンタクト領域３５は、ｐ形ベース領域２０につながったｐ形領域として形成される。
【００３５】
続いて、図９（ｂ）絶縁膜１５およびゲート絶縁膜５を覆い、ｐ形コンタクト領域３５およびｎ形ソース領域２７に接するソース電極４０を形成する。ソース電極４０は、コンタクトホール３３の内部に延設される。そして、ソース電極４０がコンタクトホール３３の底面に形成されたｐ形コンタクト領域３５と、側面に露出したｎ形ソース領域２７と、に接した、所謂トレンチコンタクト構造が形成される。さらに、ｎ形半導体層１０（ｎ形ドリフト層）の下面側に、ドレイン電極５０を形成して、ウェーハプロセスを完了する（図１参照）。
【００３６】
図１０は、半導体装置１００の製造過程におけるウェーハ断面を表す模式図である。図１０（ａ）は、トレンチ３の上部の空間３ｃに、絶縁膜１５を形成した状態の断面図である。図１０（ｂ）は、隣り合うトレンチ３の間のｎ形半導体層１０をエッチングした状態の断面図である。図１０（ｃ）は、半導体層隣り合う絶縁膜１５の間を拡大した断面図である。
【００３７】
図１０（ａ）に示すように、絶縁膜１５は、トレンチ３の内部において、ゲート電極３０の上に設けられる。そして、絶縁膜１５の上面１５ａは、ｎ形半導体層１０の上面１０ａよりもやや低い位置に形成される。
【００３８】
図１０（ｂ）に示すように、エッチング後のｎ形半導体層１０の上面１０ａは、ゲート電極３０の上端３０ａの近傍に位置する。また、絶縁膜１５の両側の部分が、その上面１５ａよりも上方に突出している。
【００３９】
図１０（ｃ）に示す例では、絶縁膜１５の側面に沿ってゲート絶縁膜５が上方に延在し、その上端５ａは、絶縁膜１５の上面１５ａよりも突出している。
【００４０】
このような構造の絶縁膜１５およびゲート絶縁膜５の上に、ｎ形ポリシリコン層２５を形成した場合、絶縁膜１５の両側に突出して設けられた部分の効果により、絶縁膜１５の上に形成されるｎ形ポリシリコン層２５の膜厚は、突出した部分が無い場合に比べて厚くなる。これにより、絶縁膜１５の上に形成されたｎ形ポリシリコン層２５をエッチバックする時間を長くすることができる。
【００４１】
図１１は、半導体装置１００の製造過程におけるｎ形ポリシリコン層２５のエッチング過程を表す模式断面である。絶縁膜１５およびゲート絶縁膜５を覆うｎ形ポリシリコン層２５のエッチング前の表面を破線で示す。
【００４２】
ｎ形ポリシリコン層２５のエッチング工程において、そのエッチング時間は、絶縁膜１５の上に形成されたｎ形ポリシリコン層２５の厚さｄＰ１により制限される。すなわち、絶縁膜１５の上に形成されたｎ形ポリシリコン層２５を完全に除去した後、エッチングを継続すると、絶縁膜１５の厚さが薄くなりゲートソース間の絶縁耐圧が低下してします。このため、絶縁膜１５の上のｎ形ポリシリコン層２５が完全にエッチバックされた後、さらにエッチングを継続することは好ましくない。
【００４３】
一方、隣り合うトレンチ３の間では、ｎ形ソース領域２７の上に形成されたｎ形ポリシリコン層２５をエッチバックした後、ｎ形ソース領域２７をエッチングし、選択的にコンタクトホール３３を形成する。このため、ｎ形ポリシリコン層２５を完全にエッチバックした後もエッチングを継続する。
【００４４】
したがって、ｎ形ソース領域２７の上に形成されたｎ形ポリシリコン層２５が完全にエッチバックされた時、絶縁膜１５の上にｎ形ポリシリコン層２５が残っていることが望ましい。すなわち、絶縁膜１５の上に形成されたｎ形ポリシリコン層２５の厚さｄＰ１が、ｎ形ソース領域２７の上に形成されたｎ形ポリシリコン層２５の厚さｄＰ２よりも厚いことが望ましい。そして、ｄＰ１とｄＰ２との差が大きいほど、ｎ形ソース領域２７のエッチング時間を長くすることが可能となり、コンタクトホール３３の深さｄＨを深くすることができる。
【００４５】
本実施形態では、絶縁膜１５の側面に沿って延在するゲート絶縁膜５の上端５ａが、絶縁膜１５の上面よりも上方に突出する。これにより、絶縁膜１５の上に形成されるｎ形ポリシリコン層２５の厚さｄＰ１は、ゲート絶縁膜５の上端５ａが絶縁膜１５の上面と同じ位置か、それよりも下に位置する場合に比べて厚くなる。一方、ｎ形ソース領域２７の上のｎ形ポリシリコン層２５の厚さｄＰ２は、ゲート絶縁膜５の上端５ａの位置に依存しない。したがって、絶縁膜１５の上に形成されるｎ形ポリシリコン層２５の厚さｄＰ１を、ｎ形ソース領域２７の上に形成されるｎ形ポリシリコン層２５の厚さｄＰ２よりも厚くすることが可能であり、コンタクトホール３３を深くすることができる。
【００４６】
上記の通り、本実施形態では、コンタクトホール３３をセルフアライメントにより形成する工程において、絶縁膜１５の上に形成するｎ形ポリシリコン層２５を厚く形成する。そして、コンタクトホール３３を深く形成し、ｐ形コンタクト領域３５を深い位置に形成することができる。これにより、ｐ形コンタクト領域３５を介したホールの排出経路における排出抵抗を低減することができる。そして、ｐ形ベース領域２０に蓄積されたホールをソース電極４０にスムーズに排出することにより、スイッチング特性を向上させ、スイッチング損失を低減することが可能となる。
【００４７】
さらに、ｎ形ドリフト層１０で発生するホールも効率的に排出されるため、アバランシェ耐圧も向上する。また、ｎ形ドリフト層１０、ｐ形ベース領域２０およびｎ形ソース領域２７の間の寄生トランジスタのターンオンを抑制し、ラッチアップを防ぐこともできる。
【００４８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４９】
３・・・トレンチ、３ａ・・・開口、  ３ｂ・・・壁面、  ３ｃ・・・空間、  ５・・・ゲート絶縁膜、  ５ａ・・・上端、  ７・・・フィールドプレート電極、  ７ａ、３０ａ・・・ポリシリコン層、  ７ｂ・・・上端、  ９・・・フィールドプレート絶縁膜、  １０・・・ｎ形半導体層（ｎ形ドリフト層）、  １０ａ・・・上面、  １０ｂ・・・下面、  １５、１５ｂ・・・絶縁膜、  １５ａ・・・上面、  ２０・・・ｐ形ベース領域、  ２５・・・ｎ形ポリシリコン層、  ２７・・・ｎ形ソース領域、  ３０・・・ゲート電極、  ３０ａ・・・上端、  ３０ｂ・・・下端、  ３３・・・コンタクトホール、  ３５・・・ｐ形コンタクト領域、  ４０・・・ソース電極、  ４３・・・ｎ形ドレイン層、  ５０・・・ドレイン電極、  ５３・・・エッチングマスク、  ５７・・・絶縁層、  １００・・・半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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