(57)【要約】【課題】表示品位の良好な液晶表示装置を提供する。【解決手段】第１方向に沿って延出したゲート配線と、第１方向に直交する第２方向に沿って延出したソース配線と、前記ゲート配線及び前記ソース配線と電気的に接続されたスイッチング素子と、前記ソース配線及び前記スイッチング素子の上に配置された第１層間絶縁膜と、前記第１層間絶縁膜上に形成されるとともに前記ソース配線と対向する位置に第２方向に延出した開口部が形成され前記開口部のエッジが前記ソース配線上に位置する共通電極と、前記共通電極の上に配置された第２層間絶縁膜と、前記第２層間絶縁膜上に形成され前記スイッチング素子と電気的に接続されるとともに前記共通電極と対向する位置に第２方向に延出したスリットが形成された画素電極と、を備えた第１基板を備えた液晶表示装置。【選択図】      図３
2013127558.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に沿って延出したゲート配線と、第１方向に直交する第２方向に沿って延出したソース配線と、前記ゲート配線及び前記ソース配線と電気的に接続されたスイッチング素子と、前記ソース配線及び前記スイッチング素子の上に配置された第１層間絶縁膜と、前記第１層間絶縁膜上に形成されるとともに前記ソース配線と対向する位置に第２方向に延出した開口部が形成され前記開口部のエッジが前記ソース配線上に位置する共通電極と、前記共通電極の上に配置された第２層間絶縁膜と、前記第２層間絶縁膜上に形成され前記スイッチング素子と電気的に接続されるとともに前記共通電極と対向する位置に第２方向に延出したスリットが形成された画素電極と、を備えた第１基板と、
前記ソース配線の上方に位置するブラックマトリクスを備えた第２基板と、
前記第１基板と前記第２基板との間に保持された液晶層と、
を備えたことを特徴とする液晶表示装置。
【請求項２】
前記画素電極は、第２方向に沿って延出し前記ソース配線よりも画素の内側に位置する長辺を有することを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記共通電極は、前記ゲート配線と前記ソース配線との交差部上に延在したことを特徴とする請求項１または２に記載の液晶表示装置。
【請求項４】
第１方向に沿って延出したゲート配線と、第１方向に直交する第２方向に沿って延出したソース配線と、前記ゲート配線及び前記ソース配線と電気的に接続されたスイッチング素子と、前記ソース配線及び前記スイッチング素子の上に配置された第１層間絶縁膜と、前記第１層間絶縁膜上に形成されるとともに前記ソース配線上に延在した共通電極と、前記共通電極の上に配置された第２層間絶縁膜と、前記第２層間絶縁膜上に形成され前記スイッチング素子と電気的に接続されるとともに前記共通電極と対向する位置にスリットが形成された画素電極と、前記第２層間絶縁膜上において前記ソース配線と対向し前記画素電極から離間し前記共通電極と同電位の第１シールド電極と、を備えた第１基板と、
前記第１シールド電極の上方に位置するブラックマトリクスを備えた第２基板と、
前記第１基板と前記第２基板との間に保持された液晶層と、
を備えたことを特徴とする液晶表示装置。
【請求項５】
前記第１シールド電極は、前記画素電極と同一材料によって形成されたことを特徴とする請求項４に記載の液晶表示装置。
【請求項６】
前記画素電極と前記第１シールド電極との第１方向に沿った間隔は、前記スリットの幅よりも小さいことを特徴とする請求項４または５に記載の液晶表示装置。
【請求項７】
前記第１基板は、さらに、前記第２層間絶縁膜上において前記ゲート配線と対向し前記第１シールド電極と繋がった第２シールド電極を備えたことを特徴とする請求項４乃至６のいずれか１項に記載の液晶表示装置。
【請求項８】
第１方向に沿って延出したゲート配線と、第１方向に直交する第２方向に沿って延出したソース配線と、前記ゲート配線及び前記ソース配線と電気的に接続されたスイッチング素子と、前記ソース配線及び前記スイッチング素子の上に配置された第１層間絶縁膜と、前記第１層間絶縁膜上に形成された共通電極と、前記共通電極の上に配置された第２層間絶縁膜と、前記第２層間絶縁膜上に形成され前記スイッチング素子と電気的に接続されるとともに前記共通電極と対向する位置にスリットが形成された画素電極と、を備えた第１基板と、
前記ソース配線の上方に位置し前記共通電極と同電位の第１シールド電極を備えた第２基板と、
前記第１基板と前記第２基板との間に保持された液晶層と、
を備えたことを特徴とする液晶表示装置。
【請求項９】
前記共通電極には、前記ソース配線と対向する位置に第２方向に延出した開口部が形成され、前記開口部のエッジが前記ソース配線上に位置することを特徴とする請求項８に記載の液晶表示装置。
【請求項１０】
前記第１基板は、さらに、前記第２層間絶縁膜上において前記ソース配線と対向し前記画素電極から離間し前記共通電極と同電位の第２シールド電極を備えたことを特徴とする請求項８に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、液晶表示装置に関する。
【背景技術】
【０００２】
液晶表示装置は、軽量、薄型、低消費電力などの特徴を生かして、パーソナルコンピュータなどのＯＡ機器やテレビなどの表示装置として各種分野で利用されている。近年では、液晶表示装置は、携帯電話などの携帯端末機器や、カーナビゲーション装置、ゲーム機などの表示装置としても利用されている。
【０００３】
近年では、Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ（ＦＦＳ）モードの液晶表示パネルが実用化されている。このＦＦＳモードの液晶表示パネルは、画素電極及び共通電極を備えたアレイ基板と、対向基板との間に液晶層を保持した構成である。このようなＦＦＳモードでは、画素電極と共通電極との間に形成されるフリンジ電界を利用して液晶分子をスイッチングするものであり、特に、画素電極に形成されたスリットのエッジや、ソース配線と略平行に延出した画素電極周縁のエッジの付近において、比較的高い透過率（変調率）が得られる。
【０００４】
しかしながら、隣接する画素間での画素電位差などに起因して隣接画素間に跨る不所望な漏れ電界の影響により、画素電極の周縁付近での透過率の低下や、画素境界での透過率の上昇といった課題が生じるおそれがある。画素電極周縁での透過率の低下は、１画素当たりの輝度の低下を招くおそれがある。画素境界での透過率の上昇は、本来は画素境界付近がブラックマトリクスによって遮光されるため、その影響はほとんどないが、アレイ基板と対向基板との合せズレが生じた場合や、斜め視野から観察した場合には、隣接する画素のカラーフィルタを介して視認され、混色を招くおそれがある。
【０００５】
また、近年では、小型の表示装置において高精細化の要求が高まっており、１画素のサイズが縮小する傾向にある。このため、隣接する画素間のスペースが小さくなり、不所望な漏れ電界の影響がさらに大きくなっている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１５０９２５号公報
【特許文献２】特開２０１０−１４５８６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本実施形態の目的は、表示品位の良好な液晶表示装置を提供することにある。
【課題を解決するための手段】
【０００８】
本実施形態によれば、
第１方向に沿って延出したゲート配線と、第１方向に直交する第２方向に沿って延出したソース配線と、前記ゲート配線及び前記ソース配線と電気的に接続されたスイッチング素子と、前記ソース配線及び前記スイッチング素子の上に配置された第１層間絶縁膜と、前記第１層間絶縁膜上に形成されるとともに前記ソース配線と対向する位置に第２方向に延出した開口部が形成され前記開口部のエッジが前記ソース配線上に位置する共通電極と、前記共通電極の上に配置された第２層間絶縁膜と、前記第２層間絶縁膜上に形成され前記スイッチング素子と電気的に接続されるとともに前記共通電極と対向する位置に第２方向に延出したスリットが形成された画素電極と、を備えた第１基板と、前記ソース配線の上方に位置するブラックマトリクスを備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、を備えたことを特徴とする液晶表示装置が提供される。
【０００９】
本実施形態によれば、
第１方向に沿って延出したゲート配線と、第１方向に直交する第２方向に沿って延出したソース配線と、前記ゲート配線及び前記ソース配線と電気的に接続されたスイッチング素子と、前記ソース配線及び前記スイッチング素子の上に配置された第１層間絶縁膜と、前記第１層間絶縁膜上に形成されるとともに前記ソース配線上に延在した共通電極と、前記共通電極の上に配置された第２層間絶縁膜と、前記第２層間絶縁膜上に形成され前記スイッチング素子と電気的に接続されるとともに前記共通電極と対向する位置にスリットが形成された画素電極と、前記第２層間絶縁膜上において前記ソース配線と対向し前記画素電極から離間し前記共通電極と同電位の第１シールド電極と、を備えた第１基板と、前記第１シールド電極の上方に位置するブラックマトリクスを備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、を備えたことを特徴とする液晶表示装置が提供される。
【００１０】
本実施形態によれば、
第１方向に沿って延出したゲート配線と、第１方向に直交する第２方向に沿って延出したソース配線と、前記ゲート配線及び前記ソース配線と電気的に接続されたスイッチング素子と、前記ソース配線及び前記スイッチング素子の上に配置された第１層間絶縁膜と、前記第１層間絶縁膜上に形成された共通電極と、前記共通電極の上に配置された第２層間絶縁膜と、前記第２層間絶縁膜上に形成され前記スイッチング素子と電気的に接続されるとともに前記共通電極と対向する位置にスリットが形成された画素電極と、を備えた第１基板と、前記ソース配線の上方に位置し前記共通電極と同電位の第１シールド電極を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、を備えたことを特徴とする液晶表示装置が提供される。
【図面の簡単な説明】
【００１１】
【図１】図１は、本実施形態の液晶表示装置を構成する液晶表示パネルの構成及び等価回路を概略的に示す図である。
【図２】図２は、図１に示したアレイ基板における画素の構造を対向基板の側から見た概略平面図である。
【図３】図３は、図２に示したアレイ基板をＩＩＩ−ＩＩＩ線で切断したときの液晶表示パネルの断面構造を概略的に示す図である。
【図４】図４は、本実施形態の他の構成例のアレイ基板における画素の構造を対向基板の側から見た概略平面図である。
【図５】図５は、図４に示したアレイ基板をＶ−Ｖ線で切断したときの液晶表示パネルの断面構造を概略的に示す図である。
【図６】図６は、本実施形態の他の構成例の液晶表示パネルの断面構造を概略的に示す図である。
【図７】図７は、本実施形態の他の構成例の液晶表示パネルの断面構造を概略的に示す図である。
【図８】図８は、本実施形態の他の構成例の液晶表示パネルの断面構造を概略的に示す図である。
【発明を実施するための形態】
【００１２】
以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。
【００１３】
図１は、本実施形態の液晶表示装置を構成する液晶表示パネルＬＰＮの構成及び等価回路を概略的に示す図である。
【００１４】
すなわち、液晶表示装置は、アクティブマトリクスタイプの透過型の液晶表示パネルＬＰＮを備えている。液晶表示パネルＬＰＮは、アレイ基板ＡＲと、アレイ基板ＡＲに対向して配置された対向基板ＣＴと、これらのアレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えている。このような液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。このアクティブエリアＡＣＴは、ｍ×ｎ個のマトリクス状に配置された複数の画素ＰＸによって構成されている（但し、ｍ及びｎは正の整数である）。
【００１５】
アレイ基板ＡＲは、アクティブエリアＡＣＴにおいて、第１方向Ｘに沿ってそれぞれ延出したｎ本のゲート配線Ｇ（Ｇ１〜Ｇｎ）及びｎ本の容量線Ｃ（Ｃ１〜Ｃｎ）、第１方向Ｘに直交する第２方向Ｙに沿ってそれぞれ延出したｍ本のソース配線Ｓ（Ｓ１〜Ｓｍ）、各画素ＰＸにおいてゲート配線Ｇ及びソース配線Ｓと電気的に接続されたスイッチング素子ＳＷ、各画素ＰＸにおいてスイッチング素子ＳＷに各々電気的に接続された画素電極ＰＥ、画素電極ＰＥと向かい合う共通電極ＣＥなどを備えている。
【００１６】
共通電極ＣＥは、複数の画素ＰＸに亘って共通に形成されている。画素電極ＰＥは、各画素ＰＸにおいて島状に形成されている。
【００１７】
各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。各容量線Ｃは、アクティブエリアＡＣＴの外側に引き出され、補助容量電圧が供給される電圧印加部ＶＣＳと電気的に接続されている。共通電極ＣＥは、コモン電圧が供給される給電部ＶＳと電気的に接続されている。ゲートドライバＧＤ及びソースドライバＳＤは、例えばその少なくとも一部がアレイ基板ＡＲに形成され、駆動ＩＣチップ２と接続されている。図示した例では、液晶表示パネルＬＰＮを駆動するのに必要な信号源としての駆動ＩＣチップ２は、液晶表示パネルＬＰＮのアクティブエリアＡＣＴの外側において、アレイ基板ＡＲに実装されている。
【００１８】
また、図示した例の液晶表示パネルＬＰＮは、ＦＦＳモードに適用可能な構成であり、アレイ基板ＡＲに画素電極ＰＥ及び共通電極ＣＥを備えている。このような構成の液晶表示パネルＬＰＮでは、画素電極ＰＥ及び共通電極ＣＥの間に形成される横電界（例えば、フリンジ電界のうちの基板の主面にほぼ平行な電界）を主に利用して液晶層ＬＱを構成する液晶分子をスイッチングする。
【００１９】
図２は、図１に示したアレイ基板ＡＲにおける画素ＰＸの構造を対向基板ＣＴの側から見た概略平面図である。なお、ここでは、説明に必要な主要部のみを図示している。
【００２０】
ゲート配線Ｇ１及びゲート配線Ｇ２は、第１方向Ｘに沿ってそれぞれ延出している。このようなゲート配線Ｇ１及びゲート配線Ｇ２は、第２方向Ｙに沿って第１ピッチで配置されている。容量線Ｃ１は、ゲート配線Ｇ１とゲート配線Ｇ２との間において、第１方向Ｘに沿って延出している。ソース配線Ｓ１及びソース配線Ｓ２は、第２方向Ｙに沿ってそれぞれ延出している。このようなソース配線Ｓ１及びソース配線Ｓ２は、第１方向Ｘに沿って第１ピッチよりも小さい第２ピッチで配置されている。
【００２１】
ゲート配線Ｇ１及びゲート配線Ｇ２とソース配線Ｓ１及びソース配線Ｓ２とで規定された第１画素ＰＸ１は、第１方向Ｘに沿った長さが第２方向Ｙに沿った長さよりも短い縦長の長方形状である。第１画素ＰＸ１に隣接する第２画素ＰＸ２についても同一形状である。つまり、第１画素ＰＸ１及び第２画素ＰＸ２の第２方向Ｙに沿った長さはゲート配線間の第１ピッチに相当し、第１画素ＰＸ１及び第２画素ＰＸ２の第１方向Ｘに沿った長さはソース配線間の第２ピッチに相当する。ここでは、第１方向Ｘに隣接する第１画素ＰＸ１及び第２画素ＰＸ２は、それぞれ異なる色を表示する。
【００２２】
第１画素ＰＸ１は、スイッチング素子ＳＷ１及び画素電極ＰＥ１を備えている。第２画素ＰＸ２は、スイッチング素子ＳＷ２及び画素電極ＰＥ２を備えている。なお、いずれの画素についても同一構成であり、ここでは、図中の左側の第１画素ＰＸ１の構成について説明する。
【００２３】
第１画素ＰＸ１において、スイッチング素子ＳＷ１は、ゲート配線Ｇ２とソース配線Ｓ１との交差部付近に配置され、ゲート配線Ｇ２及びソース配線Ｓ１と電気的に接続されている。このスイッチング素子ＳＷ１は、例えば薄膜トランジスタ（ＴＦＴ）である。このスイッチング素子ＳＷ１は、ポリシリコンやアモルファスシリコンによって形成された半導体層ＳＣを備えている。なお、スイッチング素子ＳＷ１は、トップゲート型あるいはボトムゲート型のいずれであっても良いが、図示した例では、トップゲート型を採用している。
【００２４】
このようなスイッチング素子ＳＷ１は、ゲート配線Ｇ２と電気的に接続されたゲート電極ＷＧ、ソース配線Ｓ１と電気的に接続され半導体層ＳＣにコンタクトしたソース電極ＷＳ、及び、半導体層ＳＣにコンタクトしたドレイン電極ＷＤを備えている。なお、図示した例では、ゲート電極ＷＧはゲート配線Ｇ２と一体的に形成されており、また、ソース電極ＷＳはソース配線Ｓ１と一体的に形成されている。
【００２５】
共通電極ＣＥは、第１方向Ｘに隣接する複数の画素にわたって共通に形成されるとともに、第２方向Ｙに隣接する複数の画素にわたって共通に形成されている。図示した例では、共通電極ＣＥは、第１方向Ｘに隣接する第１画素ＰＸ１及び第２画素ＰＸ２にそれぞれ配置されるとともに互いに繋がっている。図示した例では、共通電極ＣＥは、ゲート配線Ｇ１及びゲート配線Ｇ２の上に延在し、第１方向Ｘ及び第２方向Ｙに隣接するそれぞれの画素にわたって形成されている。
【００２６】
このような共通電極ＣＥには、ソース配線Ｓと対向する位置に第２方向Ｙに延出した開口部ＯＰが形成されている。この開口部ＯＰのエッジＯＰＥは、対向するソース配線Ｓ上に位置している。ここに示した共通電極ＣＥには、図示したソース配線Ｓ１及びソース配線Ｓ２と対向する位置にそれぞれ開口部ＯＰが形成されており、他の図示しないソース配線Ｓと対向する位置にもそれぞれ開口部が形成されている。ソース配線Ｓ１と対向する位置に形成された開口部ＯＰは、ゲート配線Ｇ１とソース配線Ｓ１との交差部と、ゲート配線Ｇ２とソース配線Ｓ１との交差部との間において、第２方向Ｙに沿って直線的に延出しており、そのエッジＯＰＥはいずれもソース配線Ｓ１の上に位置している。同様に、ソース配線Ｓ２と対向する位置に形成された開口部ＯＰは、ゲート配線Ｇ１とソース配線Ｓ２との交差部と、ゲート配線Ｇ２とソース配線Ｓ２との交差部との間において、第２方向Ｙに沿って直線的に延出しており、そのエッジＯＰＥはいずれもソース配線Ｓ２の上に位置している。これらの開口部ＯＰあるいはそのエッジＯＰＥの形状は、図示した例では、長方形状であるが、この例に限らない。
【００２７】
このように、開口部ＯＰは、ゲート配線Ｇとソース配線Ｓとの交差部で途切れている。換言すると、共通電極ＣＥは、ゲート配線Ｇとソース配線Ｓとの交差部に延在し、隣接する画素間で電気的に接続されている。
【００２８】
第１画素ＰＸ１の画素電極ＰＥ１は、共通電極ＣＥの上方に配置されている。この画素電極ＰＥ１は、第１画素ＰＸ１において長方形状の画素形状に対応した島状に形成されている。図示した例では、画素電極ＰＥ１は、第１方向Ｘに沿って延出した短辺及び第２方向Ｙに沿って延出した長辺を有する概略長方形状に形成されている。このような画素電極ＰＥ１は、スイッチング素子ＳＷ１のドレイン電極ＷＤと電気的に接続されている。
【００２９】
例えば、画素電極ＰＥ１は、ソース配線Ｓ１側に位置する長辺Ｌ１及びソース配線Ｓ２側に位置する長辺Ｌ２を有している。長辺Ｌ１は、ソース配線Ｓ１よりも第１画素ＰＸ１の内側に位置しており、ソース配線Ｓ１及び開口部ＯＰとは重ならず、共通電極ＣＥと重なっている。同様に、長辺Ｌ２は、ソース配線Ｓ２よりも第１画素ＰＸ１の内側に位置しており、ソース配線Ｓ２及び開口部ＯＰとは重ならず、共通電極ＣＥと重なっている。つまり、ソース配線Ｓ１及びソース配線Ｓ２と画素電極ＰＥ１との間には、透過領域が形成されている。
【００３０】
また、この画素電極ＰＥ１には、共通電極ＣＥと向かい合う複数のスリットＰＳＬが形成されている。図示した例では、スリットＰＳＬのそれぞれは、第２方向Ｙに沿って延出しており、第２方向Ｙと平行な長軸を有している。画素電極ＰＥのスリットＰＳＬは、いずれもソース配線Ｓ１とソース配線Ｓ２との間に位置している。また、いずれのスリットＰＳＬも共通電極ＣＥの上方に位置している。
【００３１】
第２画素ＰＸ２の画素電極ＰＥ２についても、画素電極ＰＥ１と同一形状であり、スイッチング素子ＳＷ２と電気的に接続されている。
【００３２】
図３は、図２に示したアレイ基板ＡＲをＩＩＩ−ＩＩＩ線で切断したときの液晶表示パネルＬＰＮの断面構造を概略的に示す図である。なお、ここでは、説明に必要な主要部のみを図示している。
【００３３】
すなわち、アレイ基板ＡＲは、ガラス基板などの光透過性を有する第１絶縁基板１０を用いて形成されている。このアレイ基板ＡＲは、第１絶縁基板１０の内面（すなわち対向基板ＣＴに対向する側）１０Ａにスイッチング素子、共通電極ＣＥ、画素電極ＰＥ１、画素電極ＰＥ２などを備えている。
【００３４】
第１絶縁基板１０の内面１０Ａに形成された第１絶縁膜１１の上には、ソース配線Ｓ１及びソース配線Ｓ２が形成されている。なお、図示しないスイッチング素子のソース電極及びドレイン電極も、第１絶縁膜１１の上に形成されている。第１絶縁基板１０と第１絶縁膜１１との間には、図示しないゲート配線及びゲート電極が形成されている。
【００３５】
このようなソース配線Ｓ１及びソース配線Ｓ２は、第２絶縁膜１２によって覆われている。この第２絶縁膜１２は、第１絶縁膜１１の上にも配置されている。このような第２絶縁膜１２は、スイッチング素子、ソース配線Ｓ１及びソース配線Ｓ２を覆う第１層間絶縁膜として機能する。なお、この第２絶縁膜１２は、例えば、透明な樹脂材料によって形成されている。
【００３６】
共通電極ＣＥは、第２絶縁膜１２の上に形成されている。このような共通電極ＣＥは、透明な導電材料、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などによって形成されている。この共通電極ＣＥに形成された開口部ＯＰは、それぞれソース配線Ｓ１及びソース配線Ｓ２の上方に位置している。例えば、ソース配線Ｓ２のエッジの直上には、共通電極ＣＥが位置しており、開口部ＯＰのエッジＯＰＥはソース配線Ｓ２の上方に位置している。つまり、エッジＯＰＥ付近の共通電極ＣＥは、第２絶縁膜１２を介してソース配線Ｓ２に対向している。
【００３７】
この共通電極ＣＥの上には、第３絶縁膜１３が配置されている。また、この第３絶縁膜１３は、開口部ＯＰにおいて第２絶縁膜１２の上にも配置されている。このような第３絶縁膜１３は、共通電極ＣＥの上に配置された第２層間絶縁膜として機能する。なお、第３絶縁膜１３は、例えば、シリコン窒化物（ＳｉＮｘ）によって形成されている。
【００３８】
画素電極ＰＥ１及び画素電極ＰＥ２は、第３絶縁膜１３の上に形成され、共通電極ＣＥと対向している。これらの画素電極ＰＥ１及び画素電極ＰＥ２には、それぞれスリットＰＳＬが形成されている。このような画素電極ＰＥ１及び画素電極ＰＥ２は、透明な導電材料、例えば、ＩＴＯやＩＺＯなどによって形成されている。
【００３９】
これらの画素電極ＰＥ１及び画素電極ＰＥ２は、いずれもソース配線Ｓの直上の位置、及び、開口部ＯＰのエッジＯＰＥの直上の位置には延在していない。共通電極ＣＥは、画素電極ＰＥ１よりも第１画素ＰＸ１の外方に向かって延在し、同様に、画素電極ＰＥ２よりも第２画素ＰＸ２の外方に向かって延在している。
【００４０】
このような画素電極ＰＥ１及び画素電極ＰＥ２は、第１配向膜ＡＬ１によって覆われている。また、この第１配向膜ＡＬ１は、第３絶縁膜１３も覆っている。このような第１配向膜ＡＬ１は、水平配向性を示す材料によって形成され、アレイ基板ＡＲの液晶層ＬＱに接する面に配置されている。
【００４１】
一方、対向基板ＣＴは、ガラス基板などの光透過性を有する第２絶縁基板３０を用いて形成されている。この対向基板ＣＴは、第２絶縁基板３０の内面（すなわちアレイ基板ＡＲに対向する側）３０Ａに、各画素ＰＸを区画するブラックマトリクス３１、カラーフィルタ３２、オーバーコート層３３などを備えている。
【００４２】
ブラックマトリクス３１は、第２絶縁基板３０の内面３０Ａにおいて、アレイ基板ＡＲに設けられたゲート配線Ｇやソース配線Ｓ、さらにはスイッチング素子ＳＷなどの配線部に対向するように形成されている。図示した例では、ブラックマトリクス３１は、ソース配線Ｓ１及びソース配線Ｓ２の上方に位置している。このようなブラックマトリクス３１は、黒色の樹脂材料や、遮光性の金属材料によって形成されている。
【００４３】
カラーフィルタ３２は、第２絶縁基板３０の内面３０Ａに形成され、ブラックマトリクス３１の上にも延在している。このカラーフィルタ３２は、互いに異なる複数の色、例えば赤色、青色、緑色といった３原色にそれぞれ着色された樹脂材料によって形成されている。異なる色のカラーフィルタ３２間の境界は、ブラックマトリクス３１上に位置している。図示したように、第１画素ＰＸ１及び第２画素ＰＸ２にそれぞれ配置されるカラーフィルタ３２は互いに異なる色のカラーフィルタであり、それらの境界はブラックマトリクス３１と重なっている。
【００４４】
オーバーコート層３３は、カラーフィルタ３２を覆っている。このオーバーコート層３３は、ブラックマトリクス３１やカラーフィルタ３２の表面の凹凸を平坦化する。このようなオーバーコート層３３は、透明な樹脂材料によって形成されている。また、オーバーコート層３３は、第２配向膜ＡＬ２によって覆われている。この第２配向膜ＡＬ２は、水平配向性を示す材料によって形成され、対向基板ＣＴの液晶層ＬＱに接する面に配置されている。
【００４５】
上述したようなアレイ基板ＡＲと対向基板ＣＴとは、第１配向膜ＡＬ１及び第２配向膜ＡＬ２が向かい合うように配置されている。このとき、アレイ基板ＡＲと対向基板ＣＴの間には、一方の基板に形成された柱状スペーサにより、所定のセルギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、セルギャップが形成された状態でシール材によって貼り合わせられている。液晶層ＬＱは、これらのアレイ基板ＡＲの第１配向膜ＡＬ１と対向基板ＣＴの第２配向膜ＡＬ２との間に形成されたセルギャップに封入された液晶分子ＬＭを含む液晶組成物によって構成されている。
【００４６】
このような構成の液晶表示パネルＬＰＮに対して、その背面側には、バックライトＢＬが配置されている。バックライトＢＬとしては、種々の形態が適用可能であり、また、光源として発光ダイオード（ＬＥＤ）を利用したものや冷陰極管（ＣＣＦＬ）を利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。
【００４７】
アレイ基板ＡＲの外面、すなわち第１絶縁基板１０の外面１０Ｂには、第１偏光板ＰＬ１を含む第１光学素子ＯＤ１が配置されている。また、対向基板ＣＴの外面、すなわち第２絶縁基板３０の外面３０Ｂには、第２偏光板ＰＬ２を含む第２光学素子ＯＤ２が配置されている。第１偏光板ＰＬ１の第１偏光軸（あるいは第１吸収軸）と第２偏光板ＰＬ２の第２偏光軸（あるいは第２吸収軸）とは、例えば、クロスニコルの位置関係にある。
【００４８】
第１配向膜ＡＬ１及び第２配向膜ＡＬ２は、図２に示したように、基板主面（あるいは、Ｘ−Ｙ平面）と平行な面内において、互いに平行な方位に配向処理（例えば、ラビング処理や光配向処理）されている。第１配向膜ＡＬ１は、スリットＰＳＬの長軸（図２に示した例では第２方向Ｙ）に対して４５°以下の鋭角に交差する方向に沿って配向処理されている。第１配向膜ＡＬ１の配向処理方向Ｒ１は、例えば、スリットＰＳＬが延出した第２方向Ｙに対して５°〜１５°の角度をもって交差する方向である。また、第２配向膜ＡＬ２は、第１配向膜ＡＬ１の配向処理方向Ｒ１と平行な方向に沿って配向処理されている。第１配向膜ＡＬ１の配向処理方向Ｒ１と第２配向膜ＡＬ２の配向処理方向Ｒ２とは互いに逆向きである。
【００４９】
なお、このとき、第１偏光板ＰＬ１の第１偏光軸は、例えば、第１配向膜ＡＬ１の配向処理方向Ｒ１と平行な方位に設定され、第２偏光板ＰＬ２の第２偏光軸は、第１配向膜ＡＬ１の配向処理方向Ｒ１と直交する方位に設定されている。
【００５０】
以下に、上記構成の液晶表示装置における動作について説明する。
【００５１】
画素電極ＰＥと共通電極ＣＥとの間に電位差を形成するような電圧が印加されていないＯＦＦ時においては、液晶層ＬＱに電圧が印加されていない状態であり、画素電極ＰＥと共通電極ＣＥとの間に電界が形成されていない。このため、液晶層ＬＱに含まれる液晶分子ＬＭは、図２に実線で示したように、Ｘ−Ｙ平面内において、第１配向膜ＡＬ１及び第２配向膜ＡＬ２の配向処理方向（Ｒ１及びＲ２）に初期配向する（液晶分子ＬＭが初期配向する方向を初期配向方向と称する）。
【００５２】
ＯＦＦ時には、バックライトＢＬからのバックライト光の一部は、第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光は、第１偏光板ＰＬ１の第１偏光軸と直交する直線偏光である。このような直線偏光の偏光状態は、ＯＦＦ時の液晶表示パネルＬＰＮを通過した際にほとんど変化しない。このため、液晶表示パネルＬＰＮを透過した直線偏光は、第１偏光板ＰＬ１に対してクロスニコルの位置関係にある第２偏光板ＰＬ２によって吸収される（黒表示）。
【００５３】
一方、画素電極ＰＥと共通電極ＣＥとの間に電位差を形成するような電圧が印加されたＯＮ時においては、液晶層ＬＱに電圧が印加された状態であり、画素電極ＰＥと共通電極ＣＥとの間にフリンジ電界が形成される。このため、液晶分子ＬＭは、図２に破線で示したように、Ｘ−Ｙ平面内において、初期配向方向とは異なる方位に配向する。ポジ型の液晶材料においては、液晶分子ＬＭは、電界と略平行な方向（つまり、スリットＰＳＬの長軸と略直交する方向）に配向する。
【００５４】
このようなＯＮ時には、第１偏光板ＰＬ１の第１偏光軸と直交する直線偏光は、液晶表示パネルＬＰＮに入射し、その偏光状態は、液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態に応じて変化する。このため、ＯＮ時においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。
【００５５】
例えば、第１画素ＰＸ１において、ＯＮ時に形成されるフリンジ電界は、図３に示したように、画素電極ＰＥ１からスリットＰＳＬを介して共通電極ＣＥに向かって形成される。このとき、画素電極ＰＥ１とソース配線Ｓ１との間、及び、画素電極ＰＥ１とソース配線Ｓ２との間の領域においても、画素電極ＰＥ１から共通電極ＣＥに向かうフリンジ電界が形成される。このようなフリンジ電界により、スリットＰＳＬ付近のみならず、画素電極ＰＥとソース配線Ｓ１及びソース配線Ｓ２との間の領域においても高い透過率が得られる。
【００５６】
また、図３に示したように、画素電極ＰＥ１からの共通電極ＣＥに向かうフリンジ電界は、第１方向Ｘに隣接する他の画素に向かって広がるが、隣接画素間に開口部ＯＰが形成されているため、その広がりが抑制される。例えば、第１画素ＰＸ１のソース配線Ｓ２近傍においては、第２画素ＰＸ２に向かってフリンジ電界が広がるが、第１画素ＰＸ１と第２画素ＰＸ２との境界においては、ソース配線Ｓ２に対向する開口部ＯＰが形成されているため、コモン電位の共通電極ＣＥが途切れている。つまり、第１画素ＰＸ１と第２画素ＰＸ２との境界付近において、画素電極ＰＥ１から共通電極ＣＥに向かうフリンジ電界は、開口部ＯＰのエッジＯＰＥ付近に収束する一方で、開口部ＯＰを超えた第２画素ＰＸ２側への広がりは抑制される。同様に、画素電極ＰＥ２から共通電極ＣＥに向かうフリンジ電界は、ソース配線Ｓ２に対向する開口部ＯＰのエッジＯＰＥ付近に収束する一方で、開口部ＯＰを超えた第１画素ＰＸ１側への広がりは抑制される。
【００５７】
したがって、隣接画素間に跨る不所望な漏れ電界の影響を緩和することが可能となる。また、１画素サイズの縮小に伴って隣接画素間のスペースが小さくなっても、共通電極ＣＥに開口部ＯＰを形成した構成を適用することにより、不所望な漏れ電界の影響を緩和することが可能となる。
【００５８】
これにより、画素電極の周縁付近での透過率の低下を抑制することが可能となるとともに、画素境界での透過率の上昇を抑制することが可能となる。このため、画素電極周縁での透過率の低下に起因した１画素当たりの輝度の低下を抑制することができる。また、画素境界での透過率の上昇に起因した混色の発生を抑制することができる。したがって、表示品位の良好な液晶表示装置を提供することができる。
【００５９】
また、共通電極ＣＥの開口部ＯＰは、ソース配線Ｓと対向する位置に形成され、しかも、開口部ＯＰのエッジＯＰＥはソース配線Ｓの上に位置している。つまり、開口部ＯＰの第１方向Ｘに沿った幅は、ソース配線Ｓの第１方向Ｘに沿った幅よりも小さく、ソース配線Ｓのエッジ付近は、コモン電位の共通電極ＣＥと対向している。このため、ソース配線Ｓと画素電極ＰＥとの間に電位差が形成された状態であっても、その間に介在する共通電極ＣＥによってソース配線Ｓからの電界をシールドすることが可能となる。このため、ソース配線Ｓと画素電極ＰＥとの間に表示不良の原因となる不所望な電界が形成されるのを抑制することが可能となる。
【００６０】
一方で、ソース配線Ｓと共通電極ＣＥとの間には、第２絶縁膜１２が介在しているが、この第２絶縁膜１２の膜厚は、例えば２〜３μｍ程度であり、第３絶縁膜１３などの膜厚と比較して厚い。このため、ソース配線Ｓと共通電極ＣＥとの間に電位差が形成された状態であっても、これらの間に形成される電界は微小であって、各画素の表示に及ぼす影響は極めて小さい。
【００６１】
また、共通電極ＣＥは、ゲート配線Ｇとソース配線との交差部上に延在して第１方向Ｘ及び第２方向Ｙに隣接する画素に亘って共通に形成されている。特に、共通電極ＣＥは、ゲート配線Ｇと対向するようにゲート配線Ｇの上を第１方向Ｘに沿って延在している。このため、ゲート配線Ｇからの電界をシールドすることが可能である。また、共通電極ＣＥの一部で断線が生じたとしても、冗長化されているため、一部の画素にコモン電位が供給されないことに起因した表示不良の発生を抑制することが可能となる。
【００６２】
次に、本実施形態の他の構成例について説明する。
【００６３】
図４は、本実施形態の他の構成例のアレイ基板ＡＲにおける画素ＰＸの構造を対向基板ＣＴの側から見た概略平面図である。図５は、図４に示したアレイ基板ＡＲをＶ−Ｖ線で切断したときの液晶表示パネルＬＰＮの断面構造を概略的に示す図である。なお、ここでは、説明に必要な主要部のみを図示している。
【００６４】
ここに示した構成例は、図２及び図３に示した構成例と比較して、共通電極ＣＥにはソース配線Ｓに対向する開口部が形成されず、アレイ基板ＡＲが第３絶縁膜１３の上においてソース配線Ｓと対向し画素電極ＰＥから離間し共通電極ＣＥと同電位のシールド電極ＳＥ１を備えた点で相違している。
【００６５】
図示した例では、シールド電極ＳＥ１は、第３絶縁膜１３の上に形成され、第２方向Ｙに沿って直線的に延出し、ソース配線Ｓ１及びソース配線Ｓ２とそれぞれ対向している。例えば、ソース配線Ｓ２と対向するシールド電極ＳＥ１は、画素電極ＰＥ１と画素電極ＰＥ２との間に位置しており、画素電極ＰＥ１及び画素電極ＰＥ２の双方から離間している。つまり、シールド電極ＳＥ１と画素電極ＰＥ１との間、及び、シールド電極ＳＥ１と画素電極ＰＥ２との間には、それぞれ第１方向Ｘに沿って略同等の間隔Ｄ１が形成されている。この間隔Ｄ１は、スリットＰＳＬの第１方向Ｘに沿った幅Ｄ２よりも小さい。このようなシールド電極ＳＥ１は、画素電極ＰＥと同一材料（例えば、ＩＴＯなど）によって形成され、アクティブエリアＡＣＴの外側、あるいは、アクティブエリア内において、共通電極ＣＥあるいは給電部ＶＳと電気的に接続されている。
【００６６】
また、図示した例では、アレイ基板ＡＲは、さらに、第３絶縁膜１３上においてゲート配線Ｇと対向しシールド電極ＳＥ１と繋がったシールド電極ＳＥ２を備えている。このシールド電極ＳＥ２は、第１方向Ｘに沿って直線的に延出し、いずれの画素電極ＰＥからも離間している。このようなシールド電極ＳＥ２は、シールド電極ＳＥ１及び画素電極ＰＥと同一材料によって形成され、ゲート配線とソース配線との交差部においてシールド電極ＳＥ１と一体的あるいは連続的に形成されている。つまり、シールド電極ＳＥ１及びシールド電極ＳＥ２は、アレイ基板ＡＲにおいて格子状に形成されている。
【００６７】
このような構成のアレイ基板ＡＲに対して、対向基板ＣＴは、上記構成例と同一構成であり、ブラックマトリクス３１は、図５に示したように、シールド電極ＳＥ１の上方に位置している。
【００６８】
このような構成例によれば、ソース配線Ｓ及びゲート配線Ｇと対向する位置には、コモン電位の共通電極ＣＥが配置されているため、ソース配線Ｓ及びゲート配線Ｇからの不所望な電界をシールドすることが可能となる。
【００６９】
また、画素電極ＰＥが形成される第３絶縁膜１３上において、ソース配線Ｓと対向する位置にシールド電極ＳＥ１が形成されている。このシールド電極ＳＥ１は共通電極ＣＥと電気的に接続されているため、コモン電位である。このため、第１画素ＰＸ１の画素電極ＰＥ１から第１方向Ｘに隣接する第２画素ＰＸ２に向かって広がるフリンジ電界は、シールド電極ＳＥ１に向かって収束する一方で、シールド電極ＳＥ１と画素電極ＰＥ２との間には間隔Ｄ１が形成されているため、当該フリンジ電界のシールド電極ＳＥ１を超えた第２画素ＰＸ２側への広がりは抑制される。同様に、第２画素ＰＸ２の画素電極ＰＥ２から第１画素ＰＸ１に向かって広がるフリンジ電界は、シールド電極ＳＥ１に向かって収束し、シールド電極ＳＥ１を超えた第１画素ＰＸ１側への広がりは抑制される。したがって、上記構成例と同様に、隣接画素間に跨る不所望な漏れ電界の影響を緩和することが可能となり、表示品位の良好な液晶表示装置を提供することができる。
【００７０】
また、シールド電極ＳＥ１は、画素電極ＰＥと同一材料によって形成されるため、シールド電極を形成するために別途工程を設ける必要がない。
【００７１】
また、画素電極ＰＥとシールド電極ＳＥ１との第１方向Ｘに沿った間隔Ｄ１は、スリットＰＳＬの幅Ｄ２よりも小さいため、画素電極ＰＥから第１方向Ｘに広がる電界を、隣接する画素のより手前側で収束させることが可能となる。
【００７２】
また、ゲート配線Ｇと対向する位置には、シールド電極ＳＥ２が形成されているため、シールド電極ＳＥ１の断線に対する冗長性を向上することが可能となる。
【００７３】
次に、本実施形態の他の構成例について説明する。
【００７４】
図６は、本実施形態の他の構成例の液晶表示パネルＬＰＮの断面構造を概略的に示す図である。
【００７５】
ここに示した構成例は、図４及び図５に示した構成例と比較して、対向基板ＣＴがソース配線Ｓの上方に位置し共通電極ＣＥと同電位のシールド電極ＳＥ１１を備えた点で相違している。
【００７６】
図示した例では、シールド電極ＳＥ１１は、対向基板ＣＴのオーバーコート層３３のアレイ基板ＡＲと対向する側に形成され、第２方向Ｙに沿って直線的に延出し、ソース配線Ｓ１及びソース配線Ｓ２のそれぞれの上方に位置している。また、このシールド電極１１は、ブラックマトリクス３１の直下に位置している。このようなシールド電極ＳＥ１は、例えば、ＩＴＯなどによって形成され、アクティブエリアＡＣＴの外側、あるいは、アクティブエリア内において、共通電極ＣＥあるいは給電部ＶＳと電気的に接続されているため、コモン電位である。
【００７７】
このような構成例によれば、アレイ基板ＡＲ側においては、ソース配線Ｓ及びゲート配線Ｇは、コモン電位の共通電極ＣＥと対向しているため、ソース配線Ｓ及びゲート配線Ｇからの不所望な電界をシールドすることが可能となる。
【００７８】
また、対向基板ＣＴにおいて、ソース配線Ｓと対向する位置に、共通電極ＣＥと電気的に接続されたシールド電極ＳＥ１１が形成されているため、第１画素ＰＸ１の画素電極ＰＥ１から第１方向Ｘに隣接する第２画素ＰＸ２に向かって広がるフリンジ電界は、画素電極ＰＥ１と画素電極ＰＥ２との間の共通電極ＣＥに向かって収束するとともにシールド電極ＳＥ１１に向かって収束する一方で、シールド電極ＳＥ１１を超えた第２画素ＰＸ２側への広がりは抑制される。同様に、第２画素ＰＸ２の画素電極ＰＥ２から第１画素ＰＸ１に向かって広がるフリンジ電界は、共通電極ＣＥ及びシールド電極ＳＥ１１に向かって収束し、シールド電極ＳＥ１１を超えた第１画素ＰＸ１側への広がりは抑制される。したがって、上記構成例と同様に、隣接画素間に跨る不所望な漏れ電界の影響を緩和することが可能となり、表示品位の良好な液晶表示装置を提供することができる。
【００７９】
なお、対向基板ＣＴは、シールド電極ＳＥ１１に加えて、ゲート配線Ｇの上方に位置し第１方向Ｘに沿って直線的に延出しシールド電極ＳＥ１１と繋がったシールド電極ＳＥを備えていても良い。この場合には、シールド電極ＳＥ１１の断線に対する冗長性を向上することが可能となる。
【００８０】
図７は、本実施形態の他の構成例の液晶表示パネルＬＰＮの断面構造を概略的に示す図である。
【００８１】
ここに示した構成例は、図６に示した構成例と比較して、アレイ基板ＡＲの共通電極ＣＥに開口部ＯＰが形成された点で相違している。なお、この開口部ＯＰについては、図２及び図３に示した構成例と同一であり、説明を省略する。
【００８２】
このような構成例によれば、第１画素ＰＸ１の画素電極ＰＥ１から第２画素ＰＸ２に向かって広がるフリンジ電界は、画素電極ＰＥ１と画素電極ＰＥ２との間の共通電極ＣＥに向かって収束するとともにシールド電極ＳＥ１１に向かって収束する一方で、シールド電極ＳＥ１１及び開口部ＯＰを超えた第２画素ＰＸ２側への広がりは抑制される。同様に、第２画素ＰＸ２の画素電極ＰＥ２から第１画素ＰＸ１に向かって広がるフリンジ電界は、共通電極ＣＥ及びシールド電極ＳＥ１１に向かって収束し、シールド電極ＳＥ１１及び開口部ＯＰを超えた第１画素ＰＸ１側への広がりは抑制される。したがって、上記構成例と同様に、隣接画素間に跨る不所望な漏れ電界の影響を緩和することが可能となり、表示品位の良好な液晶表示装置を提供することができる。
【００８３】
図８は、本実施形態の他の構成例の液晶表示パネルＬＰＮの断面構造を概略的に示す図である。
【００８４】
ここに示した構成例は、図６に示した構成例と比較して、アレイ基板ＡＲのソース配線Ｓと対向する位置にシールド電極ＳＥ１が形成された点で相違している。なお、このシールド電極ＳＥ１については、図４及び図５に示した構成例と同一であり、説明を省略する。
【００８５】
このような構成例によれば、第１画素ＰＸ１の画素電極ＰＥ１から第２画素ＰＸ２に向かって広がるフリンジ電界は、画素電極ＰＥ１と画素電極ＰＥ２との間のシールド電極ＳＥ１に向かって収束するとともに対向基板ＣＴのシールド電極ＳＥ１１に向かって収束する一方で、シールド電極ＳＥ１及びシールド電極ＳＥ１１を超えた第２画素ＰＸ２側への広がりは抑制される。同様に、第２画素ＰＸ２の画素電極ＰＥ２から第１画素ＰＸ１に向かって広がるフリンジ電界は、シールド電極ＳＥ１及びシールド電極ＳＥ１１に向かって収束し、シールド電極ＳＥ１及びシールド電極ＳＥ１１を超えた第１画素ＰＸ１側への広がりは抑制される。したがって、上記構成例と同様に、隣接画素間に跨る不所望な漏れ電界の影響を緩和することが可能となり、表示品位の良好な液晶表示装置を提供することができる。
【００８６】
以上説明したように、本実施形態によれば、表示品位の良好な液晶表示装置を提供することができる。
【００８７】
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００８８】
例えば、上記の実施形態において、アレイ基板ＡＲがシールド電極ＳＥ２を備えている場合には、ブラックマトリクス３１は、シールド電極ＳＥ２の上方の位置に設けても良い。また、上記の実施形態においては、画素電極ＰＥのスリットＰＳＬは第２方向Ｙに平行な長軸を有するような直線状に形成したが、第１方向Ｘに平行な長軸を有するように形成しても良いし、第１方向Ｘ及び第２方向Ｙに交差する方向に平行な長軸を有するように形成しても良いし、くの字形に屈曲した形状に形成しても良い。
【符号の説明】
【００８９】
ＬＰＮ…液晶表示パネル  ＡＲ…アレイ基板  ＣＴ…対向基板  ＬＱ…液晶層
ＰＥ…画素電極  ＰＳＬ…スリット
ＣＥ…共通電極  ＯＰ…開口部
Ｇ…ゲート配線  Ｓ…ソース配線  ＳＷ…スイッチング素子
ＳＥ１、ＳＥ２、ＳＥ１１…シールド電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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