(57)【要約】【課題】ダミーマットの占有面積を縮小する。【解決手段】半導体装置は、ビット線３２と、ビット線に接続された複数のメモリセル３１と、ダミービット線５２と、ダミービット線にソース及びドレインの一方が接続された複数のダミーセルトランジスタ５１と、ビット線とダミービット線との間に接続されたセンスアンプ３３とを有し、複数のダミーセルトランジスタの各々のソース及びドレインの他方は、フローティング状態にされるか、又はダミービット線に接続されている。【選択図】図５
2013097829.tif 000002
【特許請求の範囲】
【請求項１】
ビット線と、
前記ビット線に接続された複数のメモリセルと、
ダミービット線と、
前記ダミービット線にソース及びドレインの一方が接続された複数のダミーセルトランジスタと、
前記ビット線と前記ダミービット線との間に接続されたセンスアンプと、を含み、
前記複数のダミーセルトランジスタの各々のソース及びドレインの他方は、フローティング状態にされるか、又は前記ダミービット線に接続されている、
ことを特徴とする半導体装置。
【請求項２】
前記ダミービット線の静電容量と前記複数のダミーセルトランジスタのチャネル容量との総量が、前記ビット線の静電容量と実質的に等しくなるように、前記複数のダミーセルトランジスタの数が設定されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数のダミーセルトランジスタのゲートに接続される複数のダミーワード線と、
前記複数のダミーワード線を制御するダミーワード線制御回路と、をさらに含み、
前記複数のダミーワード線を同時に活性化することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記複数のダミーセルトランジスタのゲートに接続される複数のダミーワード線と、
前記複数のダミーワード線を制御するダミーワード線制御回路と、をさらに含み、
前記ダミービット線の静電容量と前記複数のダミーセルトランジスタのチャネル容量との総量が、前記ビット線の静電容量と実質的に等しくなるように、前記複数のダミーワード線を選択的に活性化することを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記ダミービット線は、互いに平行に配置された第１の部分及び第２の部分と、これらを接続する接続部分とを含み、
前記複数のダミーセルトランジスタは、前記第１の部分に接続される第１のグループと前記第２の部分に接続される第２のグループとに分割されている、
ことを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
前記ビット線は、階層化された下位のローカルビット線であり、一対のスイッチを介して上位のグローバルビット線に並列に接続され、該グローバルビット線を介して前記センスアンプに接続され、
前記第１の部分及び前記第２の部分は、それぞれ階層化された下位の第１及び第２のダミーローカルビット線であり、
前記接続部分は、階層化された上位の第１及び第２のダミーグローバルビット線を含み、
前記第１及び第２のダミーローカルビット線は前記第１及び第２の上位ダミービット線に並列に接続され、
第１及び第２のグローバルビット線は互いに直列に接続され、
第１及び第２のグローバルビット線の一方が前記センスアンプに接続されている、
ことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記上位のグローバルビット線には、複数のローカルビット線がそれぞれ一対のスイッチを介して接続されていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
複数のメモリマットと、一対のダミーマットと、複数のセンスアンプ列とを有し、
前記複数のメモリマットと前記複数のセンスアンプ列とは、両端にセンスアンプ列が位置するように、第１の方向に沿って交互に配置され、
前記一対のダミーマットは、両端に位置するセンスアンプ列のさらに外側に配置され、
前記複数のメモリマット及び前記一対のダミーマットは、オープンビット線方式で隣接するセンスアンプ列に接続され、
前記ダミーマットは、隣接するセンスアンプ列に接続されるダミービット線と、ソース及びドレインの一方が前記ダミービット線に接続されたダミーセルトランジスタとを含み、
前記ダミーセルトランジスタのソース及びドレインの他方は、フローティング状態にされるか、又は前記ダミービット線に接続されている、
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、オープンビット線方式を採用する半導体装置に関する。
【背景技術】
【０００２】
オープンビット線方式を採用する半導体装置では、複数のメモリマットと複数のセンスアンプ列とが、ビット線の延在方向に沿って交互に配置され、その両端にダミーマットが配置される。
【０００３】
ダミーマットは、以前は、通常のメモリマットと同一に構成されていたが、半導体装置の高集積化及び小型化の要求に伴い、その占有面積を縮小するための様々な工夫がなされるようになった。
【０００４】
例えば、特許文献１には、階層化されたビット線を有し、各メモリマットがローカルビット線にそれぞれ対応する複数のメモリブロックを有する半導体装置が示されている。この半導体装置では、ダミーマットとして、一つのメモリブロックを用い、その占有面積を、通常のメモリマットよりも小さくしている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−３４６１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
今後の半導体装置に対するさらなる高集積化と小型化の要求に応えるには、ダミーマットが占有する面積をさらに縮小することが求められる。
【課題を解決するための手段】
【０００７】
本発明の一実施の形態に係る半導体装置は、ビット線と、前記ビット線に接続された複数のメモリセルと、ダミービット線と、前記ダミービット線にソース及びドレインの一方が接続された複数のダミーセルトランジスタと、前記ビット線と前記ダミービット線との間に接続されたセンスアンプと、を含み、前記複数のダミーセルトランジスタの各々のソース及びドレインの他方は、フローティング状態にされるか、又は前記ダミービット線に接続されている、ことを特徴とする。
【発明の効果】
【０００８】
ダミービット線に接続されるトランジスタのチャネル容量をダミービット線に接続することにより、センスアンプから見たダミービット線の静電容量を見かけ上大きくする。これにより、ダミービット線の長さをビット線の長さよりも短くしつつ、センスアンプから見たダミービット線とビット線の静電容量を見かけ上等しくすることができる。その結果、ダミーマットの占有面積を縮小することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施の形態に係る半導体装置の概略構成を示すブロック図である。
【図２】関連する半導体装置におけるメモリマットとセンスアンプ列の配列について説明するための図である。
【図３】図２の配列に含まれるメモリマットの概略内部構成を示す図である。
【図４】本発明の第１の実施の形態に係る半導体装置におけるメモリマットとセンスアンプ列の配列について説明するための図である。
【図５】図４の配列に含まれるメモリマット及びダミーマットの概略内部構成を示す図である。
【図６】ダミーマットに含まれるダミーセルトランジスタの接続を示す図である。
【図７】ダミーマットのより詳細な構成を示す図である。
【図８】（ａ）は、メモリマットの部分断面構造図、（ｂ）は、ダミーマットの部分断面構造図である。
【図９】ダミーマットの変形例の部分断面構造図である。
【図１０】ダミーマットの制御回路を説明するための図である。
【図１１】（ａ）は、サブワードドライバの回路図、（ｂ）は、その動作波形図である。
【図１２】（ａ）は、ダミーセルトランジスタ制御回路の回路図、（ｂ）は、その動作波形図である。
【図１３】（ａ）は、ダミーセルトランジスタ制御回路の変形例の回路図、（ｂ）及び（Ｃ）は、その動作波形図である。
【図１４】本発明の第２の実施の形態に係る半導体装置における階層化ビット線の概略構成図である。
【図１５】階層化ビット線におけるローカルビット線とメモリセルの接続関係を示す図である。
【図１６】本発明の第２の実施の形態に係る半導体装置におけるメモリセルへのアクセス動作を説明するための信号波形図である。
【図１７】ダミーマットの概略内部構成を説明するための図である。
【図１８】メモリマットとダミーマットの占有面積を示す図である。
【図１９】メモリセルアクセス時のダミーマットにおける動作を説明するための波形図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
【００１１】
図１は、本発明の第１の実施の形態に係る半導体装置の概略構成を示すブロック図である。図１の半導体装置は、ＤＲＡＭ（Dynamic Random Access Memory）であるが、本発明は、ＤＲＡＭに限らず、オープンビット線方式を採用する他の半導体記憶装置にも適用可能である。
【００１２】
図示の半導体装置１０は、内部クロック発生回路１０１、コマンドデコーダ１０２、制御回路１０３、モードレジスタ１０４、ロウアドレスバッファ・リフレッシュカウンタ１０５、カラムアドレスバッファ・バーストカウンタ１０６、メモリセルアレイ１０７、ロウデコーダ１０８、カラムデコーダ１０９、センスアンプ列１１０、データ制御回路１１１、ラッチ回路１１２、ＤＬＬ（Dray Locked Loop）１１３、ＤＱ（データ信号）入出力回路１１４を備えている。
【００１３】
外部からクロック信号（ＣＫ，／ＣＫ，ＣＫＥ）、アドレス信号（Ａｄｄｒｅｓｓ）及びコマンド信号（／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ）を与えることで、メモリセルアレイ１０７に含まれるメモリセルに対してデータ（ＤＱ）信号（情報）の書き込み及び読み出しが行われる。これらの書き込み動作及び読み出し動作については、よく知られているので、その詳細な説明は省略する。なお、記号／は、負論理を表している。
【００１４】
本発明は、上記構成のうち、特にメモリセルアレイ１０７の構成及びその制御に関するものである。
【００１５】
図１では、メモリセルアレイ１０７に隣接してセンスアンプ列１１０が設けられているように描かれている。しかしながら、実際には、メモリセルの微細化及び高集積化に伴い、メモリセルアレイ１０７は、メモリマットと呼ばれるより小さな単位に分割されている。センスアンプ列１１０もまた、それらのメモリマットに対応するように分割されている。さらに、セルサイズが６Ｆ２あるいは４Ｆ２と呼ばれるものでは、オープンビット線方式が採用され、各センスアンプ列は互いに隣り合う２つのメモリマット間にそれぞれ配置されている。
【００１６】
図２に、参考例として、関連する半導体装置におけるメモリマット２０とセンスアンプ列２２の配列の一例を示す。ここでは、複数（Ｎ＋１個）のメモリマット２０（ＭＡＴ ０〜ＭＡＴ Ｎ）と複数のセンスアンプ列２２（ＳＡ ０〜ＳＡ （Ｎ−１））とが、図の左右方向（第１の方向）に沿って、交互に一列に配列されている。通常、複数のメモリマット２０及びセンスアンプ列２２は、図の上下方向（第２の方向）にも配列される。
【００１７】
ハッチングを施した両端に位置するメモリマット２０（ＭＡＴ ０及びＭＡＴ Ｎ：以下、端マット２０−Ｅと呼ぶことがある）は、他のメモリマット２０（ＭＡＴ １〜ＭＡＴ （Ｎ−１）：以下、通常マットと呼ぶことがある）と同一に構成されている。したがって、これらのメモリマット２０は同一のサイズを持つ。特に、図の左右方向長さは、後述するビット線の長さに依存する長さ（ＢＬ長と呼ぶ）である。しかしながら、端マット２０−Ｅ（ＭＡＴ ０及びＭＡＴ Ｎ）は、通常マット２０（ＭＡＴ １〜ＭＡＴ （Ｎ−１））と、以下の点で異なる。
【００１８】
図３に示すように、各メモリマット２０は、２次元的に配列形成された複数のメモリセル３１を有している。各メモリセル３１は、セルトランジスタ３１１とセルキャパシタ３１２とを含む。これらのメモリセル３１は、第１の方向に延在し、かつ第２の方向に配列された複数のビット線３２に、列単位で接続される。また、これらのメモリセル３１は、第２の方向に延在し、かつ第１の方向に配列された複数のワード線（図示せず）に、行単位で接続される。
【００１９】
各メモリマット２０に含まれる複数のビット線３２は、第２の方向沿った順序で、交互に、左右のセンスアンプ列２１に含まれるセンスアンプ３３に接続される。その結果、各センスアンプ３３には、両側に位置するメモリマット２０にそれぞれ含まれるビット線３２が一本ずつ、計二本接続される。
【００２０】
各センスアンプ３３は、接続される二本のビット線３２の電位差を増幅するように動作する。セルキャパシタ３１２に蓄積される微小な電荷によって生じるビット線３２間の電位差を精度よく増幅するために、各センスアンプ３３に接続される二本のビット線３２は、同一の静電容量を有することが望まれる。それゆえ、図３の構成では、端マット２０−Ｅが、通常マット２０と同一に構成されている。その結果、端マット２０−Ｅが形成される領域は、ビット線３２の長さによって定まる幅（ＢＬ長）を持ち、その占有面積は、通常マット２０の占有面積に等しい。
【００２１】
ところが、通常マット２０に含まれるビット線３２が全てセンスアンプ３３に接続されているのに対して、端マット２０−Ｅに含まれるビット線３２のうちの半分は、センスアンプ３３に接続されていない。これらのビット線３２は、常時電圧ＶＢＬＰが供給されるダミービット線である。つまり、これらのダミービット線及びそれらに接続されるメモリセル３１は、ＤＲＡＭ本来の動作である情報の書き込み・読み出しには全く関係が無い。したがって、これらのメモリセルを除去すれば、端マット２０−Ｅの占有面積を縮小することが可能のように思われる。
【００２２】
しかしながら、ダミービット線とそれに接続されるメモリセルを単純に除去しただけでは、端マットの占有面積を縮小することはできない。端マットの占有面積は、残りのビット線３２の長さと配置間隔とに依存するからである。
【００２３】
そこで、本実施の形態では、以下のようにして、端マット２０−Ｅの占有面積を縮小し、半導体装置全体としてのサイズの縮小を可能にする。
【００２４】
図４に、本実施の形態に係る半導体装置における、複数（ここではＮ個）のメモリマット２０（ＭＡＴ ０〜ＭＡＴ （Ｎ−１））と複数（Ｎ＋１個）のセンスアンプ列２２（ＳＡ ０〜ＳＡ Ｎ）の配列の一例を示す。配列の両端には、メモリマット２０ではなくダミーマット４１が配置されている。
【００２５】
図５を参照すると、ダミーマット４１は、２次元的に配列形成された複数のダミーセルトランジスタ５１を有している。複数のダミーセルトランジスタ５１のソース及びドレインの一方は、図の左右方向（第１の方向）に延在し、図の上下方向（第２の方向）に配列された複数のダミービット線５２に、列単位で接続されている。
【００２６】
複数のダミービット線５２は、１つ置きにその一端がセンスアンプ３３に接続されている。センスアンプ３３に接続されていないダミービット線５２は、隣接するダミービット線５２の一つ、即ちセンスアンプ３３に接続されたダミービット線５２に、他端側で接続されている。
【００２７】
なお、互いに接続される二本のダミービット線５２を、一本のダミービット線とみなすならば、そのダミービット線は、互いに平行に配置された第１の部分及び第２の部分と、それらを接続する接続部分とを含む。そして、複数のダミーセルトランジスタ５１は、第１の部分に接続された第１のグループと、第２の部分に接続された第２のグループとに分けることができる。
【００２８】
複数のダミーセルトランジスタ５１のソース及びドレインの他方はフローティング状態、即ち電気的には何処にも接続されていない状態、とされている。また、これらのダミーセルトランジスタ５１のゲートは、図の上下方向（第２の方向）に延在し、図の左右方向（第１の方向）に配列された複数のダミーワード線（図６の６１）に、行単位で接続されている。図６に、各ダミーセルトランジスタ５１の接続関係を示す。
【００２９】
前述のように、センスアンプ３３に接続される２本のビット線の静電容量は、互いに等しいことが求められる。そこで、本実施の形態では、ダミーマット４１においてダミービット線５２を２本直列に接続するとともに、これらダミービット線５２に接続されているダミーセルトランジスタ５１を利用する。即ち、ダミーセルトランジスタ５１を導通状態に制御することで、そのチャネル静電容量をダミービット線５２に接続した状態にする。これにより、ダミービット線５２とビット線３２とに接続されたセンスアンプ３３から見たときに、両者の静電容量が等しく見えるようにすることができる。また、ダミービット線５２を２本直列接続したときの合計の長さをメモリセルマット２０のビット線３２の長さよりも短くすることができる。その結果、ダミーマット４１の幅Ｗを、メモリマット２０の幅（ＢＬ長）の１／２よりも小さくすることができる。なお、ダミーマット４１の幅Ｗをメモリマット幅よりも小さくするだけなら、一本のダミービット線５２に必要な数のダミーセルトランジスタ５１を接続すればよい。
【００３０】
ダミーマット４１のより詳細な構成を図７に示す。配列形成されるダミーセルトランジスタ５１は、通常マット２０に形成されるセルトランジスタ３１１と同一に構成される。ダミーセルトランジスタ５１は、一方のソース・ドレイン領域を他のダミーセルトランジスタ５１と共用するトランジスタ対７１として形成される。ダミービット線は、２個のダミーセルトランジスタ５１が共用するソース・ドレイン領域に接続される。
【００３１】
ダミーワード線６１は、ダミーセルトランジスタ５１に行毎に接続される。ダミーワード線６１に、固定電圧ＶＤＭＹ（≧ＶＡＲＹ＋閾値）を印加し、ダミーワード線６１を活性化する。これにより、ダミーワード線６１にゲートが接続されているダミーセルトランジスタ５１を導通状態にする。なお、ＶＡＲＹはビット線に与えられる高電位側電圧（周辺回路正電圧）であり、閾値はダミーセルトランジスタ５１の閾値電圧である。
【００３２】
例えば、５１２個のセルトランジスタが接続されるビット線３２の静電容量Ｃｂが、Ｃｂ＝４０ｆＦであり、ダミーセルトランジスタ５１のチャネル容量Ｃchが、Ｃch＝１００ａＦ、であるとすると、ダミーセルトランジスタ５１は４００個あればよい。４００個のダミーセルトランジスタ５１を直列接続された２本のダミービット線５２に接続する場合、各ダミービット線５２の長さは、２００個のダミーセルトランジスタ５１が接続される長さとなり、その長さは、通常マットのビット線３２の半分以下である。なお、ダミービット線５２自体の静電容量を考慮すれば、その長さは、さらに短くできる。こうして、本実施の形態では、ダミーマット４１の幅Ｗをメモリマット２０の幅（ＢＬ長）の半分以下にできる。換言すると、ダミーマット４１の占有面積をメモリマット２０の占有面積の半分以下にできる。
【００３３】
図８（ａ）にメモリマット２０の部分断面構造を、図８（ｂ）にダミーマット４１の部分断面構造を、それぞれ示す。
【００３４】
メモリマット及びダミーマットは、共にトランジスタが形成されている点で共通する。詳述すると、半導体基板（Ｓｉ基板）８０１にＳＴＩ（Shallow Trench Isolation）８０２が形成され、それらの間に素子形成領域８０３が規定されている。素子形成領域８０３には、図示しない不純物拡散領域が、メモリセルトランジスタを構成するソース・ドレイン領域として形成されている。また、素子形成領域８０３には、ゲート絶縁膜８０４と、ゲート電極を兼ねるワード線８０５とが形成されている。図の素子形成領域８０３の各々は、一方のソース・ドレイン領域を共通にするトランジスタ対が形成される領域に相当するそのため、この領域には、ワード線８０５が２本存在する。これらワード線８０５の間の領域がトランジスタ対に共通のソース・ドレイン領域である。そして、この領域の上には、ビット線コンタクト８０６及びビット線８０７（図７の３２に相当）が形成されている。
【００３５】
メモリマット２０では、さらに、２本のワード線８０５の外側に位置するソース・ドレイン領域の上に、コンタクトプラグ８０８及びストレージノードコンタクト８０９が形成されている。また、ストレージコンタクト８０９の上には、キャパシタ下部電極（ストレージノード）８１０が形成されている。さらに、図示しない容量絶縁膜を介して、上部電極であるポリシリコン層８１１が形成され、その上にセルプレート８１２が形成されている。
【００３６】
一方、ダミーマット４１では、２本の（ダミー）ワード線８０５（図７の６１）の外側に位置するソース・ドレイン領域の上は、絶縁膜８２１で覆われている。絶縁膜８２１の上には、さらに層間絶縁膜８２２，８２３が積層されている。こうして、トランジスタ対７１を構成する２つのダミーセルトランジスタ５１の共通のソース・ドレインは（ダミー）ビット線８０７（図７の５２）に電気的に接続され、他方のソース・ドレインはともにフローティング状態とされる。
【００３７】
あるいは、ダミーマット４１は、図９に示すように構成されてもよい。即ち、２本のワード線８０５の外側のソース・ドレイン領域の上にもビット線コンタクト８０６を形成し、ダミーセルトランジスタ５１のソース・ドレインの両方をビット線８０７に電気的に接続するようにしてもよい。
【００３８】
次に、ダミーマット４１の制御回路について説明する。ダミーマット４１の制御は、固定電圧ＶＤＭＹをダミーワード線６１（８０５）に供給するだけなので特別な制御回路は必要ない。即ち、メモリマット２０において用いられるサブワードドライバをそのまま利用することができる。
【００３９】
詳述すると、複数のサブワードドライバ（図示せず）を含むサブワードドライバ列（ＳＷＤ）１０００が、図１０に示すように、ダミーマット４１の図の上下両側に配置（下側のみ図示）される。ダミーワード線６１は、図の左又は右方向に沿った順序で、上下のサブワードドライバ列に含まれるサブワードドライバに交互に接続される。
【００４０】
メモリマット２０におけるサブワードドライバを図１１（ａ）に、そのタイミングチャートを図１１（ｂ）に示す。メモリマット２０では、メインワード線選択信号ＭＷＬＢとサブワード線選択信号ＦＸＴ及びＦＸＢの入力に応じて、サブワードドライバからサブワード線駆動信号ＳＷＬが出力される。
【００４１】
ダミーマット４１におけるサブワードドライバ（ダミーセルトランジスタ制御回路）を図１２（ａ）に、そのタイミングチャートを図１２（ｂ）に示す。ダミーセルトランジスタ制御回路の構成は、メモリマットのサブワードドライバと全く同じである。しかし、その入力信号は、メモリマットのサブワードドライバとは異なる。即ち、ダミーセルトランジスタ制御回路には、固定電圧ＶＤＭＹ−Ｆｉｘ及びＶＫＫ−Ｆｉｘが入力され、固定電圧ＶＤＭＹが出力される。なお、ＶＫＫはビット線に与えられる低電位側電圧（周辺回路負電圧）である。
【００４２】
あるいは、図１３（ａ）に示すように、メインワード線選択信号ＭＷＬＢに代えて、テストモード信号ＴＤＭＹＣＮＴ＿ｘを、ダミーセルトランジスタ制御回路に入力するようにしてもよい。テストモード信号ＴＤＭＹＣＮＴ＿ｘは、固定電圧ＶＤＭＹ−Ｆｉｘ及びＶＫＫ−Ｆｉｘのいずれか一方である。
【００４３】
テストモード信号ＴＤＭＹＣＮＴ＿ｘとして固定電圧ＶＫＫ−Ｆｉｘをダミーセルトランジスタ制御回路に入力した場合、図１３（ｂ）に示すように、図１２（ｂ）と同様に、サブワード線駆動信号ＳＷＬとして固定電圧ＶＤＭＹが出力される。この場合、上述したように、ダミーセルトランジスタが導通状態となり、見かけ上のダミービット線５２の静電容量の一部として貢献する。
【００４４】
一方、テストモード信号ＴＤＭＹＣＮＴ＿ｘとして固定電圧ＶＤＭＹ−Ｆｉｘをダミーセルトランジスタ制御回路入力した場合は、図１３（ｃ）に示すように、サブワード線駆動信号ＳＷＬとして固定電圧ＶＫＫが出力される。この場合、ダミーセルトランジスタは非導通状態となり、見かけ上のダミービット線５２の静電容量の一部として貢献しない。
【００４５】
ダミーマット４１に含まれる複数のダミーワード線６１にそれぞれ固定電圧ＶＤＭＹ又は固定電圧ＶＫＫを供給することにより、複数のダミーセルトランジスタを選択的に導通状態又は非導通状態にすることができる。つまり、導通状態となるダミーセルトランジスタの数を調節することができ、これによってダミービット線５２の見かけ上の静電容量を調節することができる。例えば、プロセスバラツキ等によりビット線の静電容量にバラツキが生じている場合に、導通状態のダミーセルトランジスタの数を適切に調節することで、ダミービット線５２の見かけ上の静電容量をそのビット線３２の静電容量と等しくすることができる。
【００４６】
上記第１の実施の形態では、ビット線は階層化されていないが、本発明はビット線が階層化されている半導体装置にも適用できる。
【００４７】
次に、第２の実施の形態として、ビット線が階層化されている半導体装置に本発明を適用した例について説明する。
【００４８】
図１４に、メモリマット１４０における階層化ビット線の概略構成を示す。
【００４９】
センスアンプ３３に接続されるビット線３２を上位のビット線であるグローバルビット線ＧＢＬと呼び、一対のスイッチ１４１を介してグローバルビット線ＧＢＬに並列に接続される下位のビット線１４２をローカルビットＬＢＬと呼ぶ。１本のグローバルビット線ＧＢＬには、その延在方向に沿って配置された複数のローカルビット線ＬＢＬが、それぞれ一対のスイッチ１４１を介して並列接続される。
【００５０】
グローバルビット線ＧＢＬは、半導体装置内において上層側に位置する金属配線層により形成される。一方、ローカルビット線ＬＢＬは、半導体装置内において下層側に位置するポリシリコン等の導電性層により形成される。したがって、グローバルビット線ＧＢＬの静電容量は、ローカルビット線ＬＢＬの静電容量に比べて著しく小さい。スイッチ１４１を制御し、複数のローカルビット線ＬＢＬのうちの一つを選択的にグローバルビット線ＧＢＬに電気的に接続すると、センスアンプ３３から見たグローバルビット線ＧＢＬの見かけ上の静電容量は、ほぼローカルビット線ＬＢＬ一本分の静電容量となる。
【００５１】
メモリマット１４０に含まれる複数のメモリセル３１は、図１５に示すように、ローカルビット線ＬＢＬに接続される。各メモリセル３１は、また、図示しないワード線に接続されている。
【００５２】
ローカルビット線ＬＢＬとグローバルビット線ＧＢＬとの間に接続される一対のスイッチ１４１は、ローカルスイッチ制御信号ＬＳＷにより制御される。また、ローカルビット線ＬＢＬは、ローカルプリチャージ信号ＬＰＲにより制御される一対のスイッチ１５１を介して、正電圧源ＶＢＬＰに接続されている。
【００５３】
ローカルビット線ＬＢＬに接続されたメモリセル３１へのアクセスは、図１６に示すタイミングチャートに従って行われる。
【００５４】
まず、ビット線イコライズ信号ＢＬＥＱがローレベルへ、ローカルスイッチ制御信号ＬＳＷがハイレベルへ、ローカルプリチャージ信号ＬＰＲがローレベルへ、それぞれ遷移する。
【００５５】
続いて、サブワード線駆動信号ＳＷＬがハイレベルに遷移し、いずれかのメモリセル３１が選択されると、ローカルビット線ＬＢＬ及びスイッチ１４１を介して選択されたメモリセル３１が接続されているグローバルビット線ＧＢＬに電位変化が生じる。
【００５６】
次に、センスアンプ活性化信号ＳＡ Ｅｎａｂｌｅがハイレベルに遷移すると、グローバルビット線ＧＢＬの電位変化が増幅される。
【００５７】
その後、サブワード線駆動信号ＳＷＬ及びセンスアンプ活性化信号ＳＡ Ｅｎａｂｌｅがともにローレベルに遷移する。また、ビット線イコライズ信号ＢＬＥＱがハイレベルへ遷移する。さらに、ローカルスイッチ制御信号ＬＳＷがローレベルへ、ローカルプリチャージ信号ＬＰＲがハイレベルへ、それぞれ遷移する。
【００５８】
以上により、ローカルビット線ＬＢＬに接続されたメモリセルへのアクセスが実現される。
【００５９】
一方、ダミーマットは、図１７に示すように構成される。図示のダミーマット１７０は、複数のダミーグローバルビット線１７１と、各ダミーグローバルビット線１７１に一対のスイッチ１７２を介して接続されるダミーローカルビット線１７３とを含む。なお、図１７において導通状態にあるスイッチ１７２及び１４１は、黒丸で示されている。
【００６０】
複数のダミーグローバルビット線１７１は、一つ置きにセンスアンプ３３に接続されている。一端がセンスアンプ３３に接続されたダミーグローバルビット線１７１の他端は、隣接するダミーグローバルビット線１７１に接続されている。相互に接続された二本のダミーグローバルビット線１７１は、二本のダミーローカルビット線１７３（第１の部分及び第２の部分）を接続する接続部分として機能する。ダミーグローバルビット線１７１及びダミーローカルビット線１７３は、上述したグローバルビット線ＧＢＬ及びローカルビット線ＬＢＬとそれぞれ同一の配線層を用いて形成される。
【００６１】
各ダミーローカルビット線１７３には、第１の実施の形態と同様にダミーセルトランジスタ（図示せず）が接続される。第１の実施の形態と同様に、これらのダミーセルトランジスタを全て導通状態にし、そのチャネル容量を利用する。センスアンプ３３からみたダミーグローバルビット線１７１の見かけ上の静電容量は、そこに接続されるダミーローカルビット線１７３の静電容量とダミーセルトランジスタのチャネル容量の合計となる。
【００６２】
センスアンプ３３に接続されるグローバルビット線ＧＢＬとダミーグローバルビット線１７１の見かけ上の静電容量を等しくするには、ダミーセルトランジスタのチャネル容量を利用しない場合、各ダミーローカルビット線１７３の長さを、ローカルビット線１４２の長さの１／２にすればよい。本実施の形態では、ダミーセルトランジスタのチャネル容量を利用するので、各ダミーローカルビット線１７３の長さを、ローカルビット線１４２の長さの１／２よりも短くすることができる。これにより、図１８に示すように、ダミーマット１７０の幅Ｗを縮小し、その占有面積を縮小することができる。
【００６３】
メモリマット２０のいずれかのメモリセル３１へのアクセスが行われる際、ダミーマット１７０の制御は、図１９に示すタイミングチャートに従って行われる。
【００６４】
即ち、ローカルスイッチ制御信号ＬＳＷをハイレベルに固定し、ローカルプリチャージ信号をローレベルに固定する。また、サブワード線駆動信号ＳＷＬをハイレベルに固定する。これにより、上述したメモリセルへのアクセスが可能となる。
【００６５】
以上、本発明についていくつかの実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で、種々の変形・変更が可能である。
【００６６】
例えば、上記実施の形態では、一対のスイッチを用いてローカルビット線をグローバルビット線に接続したが、ローカルビット線の中央に一つのスイッチを設けるようにしてもよい。
【符号の説明】
【００６７】
１０    半導体装置
１０１    内部クロック発生回路
１０２    コマンドデコーダ
１０３    制御回路
１０４    モードレジスタ
１０５    ロウアドレスバッファ・リフレッシュカウンタ
１０６    カラムアドレスバッファ・バーストカウンタ
１０７    メモリセルアレイ
１０８    ロウデコーダ
１０９    カラムデコーダ
１１０    センスアンプ列
１１１    データ制御回路
１１２    ラッチ回路
１１３    ＤＬＬ
１１４    ＤＱ入出力回路
２０    メモリマット
２２    センスアンプ列
３１    メモリセル
３１１    セルトランジスタ
３１２    セルキャパシタ
３２    ビット線
３３    センスアンプ
４１    ダミーマット
５１    ダミーセルトランジスタ
５２    ダミービット線
６１    ダミーワード線
７１    トランジスタ対
８０１    半導体基板
８０２    ＳＴＩ
８０３    素子形成領域
８０４    ゲート絶縁膜
８０５    ワード線
８０６    ビット線コンタクト
８０７    ビット線
８０８    コンタクトプラグ
８０９    ストレージノードコンタクト
８１０    下部電極
８１１    ポリシリコン層
８１２    セルプレート
８２１    絶縁膜
８２２，８２３    層間絶縁膜
１０００    サブワードドライバ列
１４０    メモリマット
１４１    スイッチ
１４２    ローカルビット線
１５１    スイッチ
１７０    ダミーマット
１７１    ダミーグローバルビット線
１７２    スイッチ
１７３    ダミーローカルビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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