(57)【要約】【課題】セットアップ時間の減少を抑制しつつ、帰還時間マージンを増加すること。【解決手段】本発明の等化装置５は、サンプリングタイミングと直前のエッジタイミング間が、サンプリングタイミングと直後のエッジタイミング間よりも短くなるように、サンプリングタイミングを通知するデータクロックを出力するクロック出力部５０と、サンプリングタイミングで入力信号の値をサンプリングするデータサンプリング部５２と、入力信号の値をエッジタイミングに帰還する等化部５１を備える。データサンプリング部５２は、基準電圧値より高いプラス閾電圧値で入力信号の値を判定する第１の判定部５２０と、基準電圧値よりも低いマイナス閾電圧値で入力信号の値を判定する第２の判定部５２１と、前回にサンプリングした入力信号の値に対応する電圧値側の電圧値を基準電圧値とする判定部によって判定された入力信号の値を選択する選択部５２２を含む。【選択図】図１
2013153313.tif 000002
【特許請求の範囲】
【請求項１】
所定の基準電圧値よりも電圧値が高いか低いかによって異なる値を示す入力信号を等化する等化装置であって、
前記入力信号のエッジタイミング間のデータサンプリングタイミングを通知するデータクロックを出力するクロック出力部と、
前記データクロックに基づいて前記データサンプリングタイミングで前記入力信号の値をサンプリングするデータサンプリング部と、
前記データサンプリング部によってサンプリングされた入力信号の値を、当該入力信号の値をサンプリングしたデータサンプリングタイミング後のエッジタイミングにおける前記入力信号に帰還することで、前記入力信号を等化する等化部と、を備え、
前記クロック出力部は、前記データサンプリングタイミングからその直前のエッジタイミングまでの期間が、当該データサンプリングタイミングからその直後のエッジタイミングまでの期間よりも短くなるように、前記データクロックを出力し、
前記データサンプリング部は、
前記基準電圧値よりも第１の所定の電圧値分高いプラス閾電圧値を前記基準電圧値として、前記データサンプリングタイミングにおける前記入力信号の値を判定する第１の判定部と、
前記基準電圧値よりも第２の所定の電圧値分低いマイナス閾電圧値を前記基準電圧値として、前記データサンプリングタイミングにおける前記入力信号の値を判定する第２の判定部と、
前記第１の判定部及び前記第２の判定部のうち、前回にサンプリングした入力信号の値に対応する電圧値側の電圧値を前記基準電圧値とする判定部によって判定された入力信号の値を、前記サンプリングした入力信号の値として選択する選択部と、を含む、
等化装置。
【請求項２】
前記等化部は、前記サンプリングされた入力信号の値を、当該入力信号の値をサンプリングしたデータサンプリングタイミングの次の次以降のエッジタイミングにおける入力信号に帰還し、
前記等化部は、
前記入力信号の値に基づいて、前記エッジタイミングにおける入力信号の電圧値を、前記基準電圧値に補正するためのエッジ加算電圧値を算出するエッジ演算部と、
前記エッジ演算部によって算出されたエッジ加算電圧値を、前記入力信号に加算するエッジ加算部と、を含む、
請求項１に記載の等化装置。
【請求項３】
前記第１の所定の電圧値及び前記第２の所定の電圧値は、それぞれ同じ電圧値である請求項１又は２に記載の等化装置。
【請求項４】
前記クロック出力部は、前記データサンプリングタイミングの直前のエッジタイミングまでの期間と、当該データサンプリングタイミングの直後のエッジタイミングまでの期間の比率が、略１対３となるように、前記データクロックを出力し、
前記プラス閾電圧値は、前記プラス閾電圧値で判定される入力信号の信号波形のアイパターンにおいて、前記データサンプリングタイミングにおける電圧方向の直線のうち、アイ開口で囲まれた線分の略中間に位置する電圧値であり、
前記マイナス閾電圧値は、前記マイナス閾電圧値で判定される入力信号の信号波形のアイパターンにおいて、前記データサンプリングタイミングにおける電圧方向の直線のうち、アイ開口で囲まれた線分の略中間に位置する電圧値である、
請求項３に記載の等化装置。
【請求項５】
前記クロック出力部は、さらに前記エッジタイミングを通知するエッジクロックを出力し、
前記等化装置は、前記エッジクロックに基づいて前記エッジタイミングで前記入力信号の値をサンプリングするエッジサンプリング部をさらに備え、
前記クロック出力部は、前記エッジサンプリング部によってサンプリングされた入力信号の値と、前記データサンプリング部によってサンプリングされた入力信号の値とに基づいて、クロック・データ・リカバリによって、前記データクロック及び前記エッジクロックを生成する、
請求項１乃至４のいずれか１項に記載の等化装置。
【請求項６】
前記等化装置は、さらに、
前記入力信号から前記第１の所定の電圧値を減算して出力する第１のオフセット部と、
前記入力信号に前記第２の所定の電圧値を加算して出力する第２のオフセット部と、を備え、
前記第１の判定部は、前記第１のオフセット部から出力された入力信号を前記基準電圧値と比較することで、前記プラス閾電圧値を前記基準電圧値として前記入力信号の値を判定し、
前記第２の判定部は、前記第２のオフセット部から出力された入力信号を前記基準電圧値と比較することで、前記マイナス閾電圧値を前記基準電圧値として前記入力信号の値を判定する、
請求項１乃至５のいずれか１項に記載の等化装置。
【請求項７】
前記等化部は、前記サンプリングされた入力信号の値を、さらに、当該入力信号の値をサンプリングしたデータサンプリングタイミングの次の次以降のデータサンプリングタイミングにおける入力信号に帰還し、
前記等化部は、
前記入力信号の値に基づいて、前記データサンプリングタイミングにおける入力信号の電圧値を、前記基準電圧値に補正するためのデータ加算電圧値を算出するデータ演算部と、
前記データ演算部によって算出されたデータ加算電圧値を、前記入力信号に加算するデータ加算部と、を含む、
請求項２に記載の等化装置。
【請求項８】
前記入力信号は、前記基準電圧値よりも高い場合に１を示し、前記基準電圧値よりも低い場合に０を示す信号であって、
前記選択部は、前記前回にサンプリングした入力信号の値が１である場合に前記第１の判定部によって判定された入力信号の値を選択し、前記前回にサンプリングした入力信号の値が０である場合に前記第２の判定部によって判定された入力信号の値を選択する、
請求項１乃至７のいずれか１項に記載の等化装置。
【請求項９】
所定の基準電圧値よりも電圧値が高いか低いかによって異なる値を示す入力信号を等化する等化方法であって、
前記入力信号のエッジタイミング間のデータサンプリングタイミングを通知するデータクロックを出力するクロック出力ステップと、
前記データクロックに基づいて前記データサンプリングタイミングで前記入力信号の値をサンプリングするデータサンプリングステップと、
前記サンプリングされた入力信号の値を、当該入力信号の値をサンプリングしたデータサンプリングタイミング後のエッジタイミングにおける前記入力信号に帰還することで、前記入力信号を等化する等化ステップと、を備え、
前記クロック出力ステップでは、前記データサンプリングタイミングからその直前のエッジタイミングまでの期間が、当該データサンプリングタイミングからその直後のエッジタイミングまでの期間よりも短くなるように、前記データクロックを出力し、
前記データサンプリングステップは、
前記データサンプリングタイミングにおいて、前記基準電圧値よりも第１の所定の電圧値分高いプラス閾電圧値を前記基準電圧値とした前記入力信号の値の判定、及び、前記基準電圧値よりも第２の所定の電圧値分低いマイナス閾電圧値を前記基準電圧値とした前記入力信号の値の判定を行うステップと、
前回にサンプリングした入力信号の値に対応する電圧値側の電圧値を前記基準電圧値として判定された入力信号の値を、前記サンプリングした入力信号の値として選択するステップと、を含む、
等化方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、等化装置及び等化方法に関し、特に信号波形が劣化した入力信号を等化する技術に関する。
【背景技術】
【０００２】
近年、通信速度の高速化に伴って伝送線路の帯域不足が顕在化してきている。この伝送線路の帯域不足によって、信号波形が歪み、符号間干渉が引き起こされる。符号間干渉とは、信号中のあるシンボルが他のシンボルへ干渉することである。この符号間干渉によってアイ開口が小さくなり、受信側へ入力された入力信号のビット値を判定しにくくなる。この符号間干渉を解決する方法として、波形等化が挙げられる。
【０００３】
波形等化とは、信号の波形の一部を意図的に変え、符号間干渉の影響を除去する技術である。この波形等化技術の一つとして受信側だけで処理する判定帰還型等化がある。判定帰還型等化では、入力信号の波形からその入力信号が示すビット値を判定する。そして、その判定結果に基づき、次に受信側へ入力される入力信号から、既に受信した入力信号の波形による劣化の影響を除去する。
【０００４】
図９に符号間干渉によって劣化した入力信号の一例を示す。この入力信号は、その電圧値によって、０又は１のビット値として判定される信号を示している。図９では、メインタップにおけるシンボルのビット値が１であり、他のタップにおけるシンボルのビット値が０であることを期待値とする入力信号を一例として示している。この入力信号は、メインタップにおける電圧値の干渉を受けて、第１〜３ポストタップのそれぞれの電圧値が下がりきっていない。そのため、例えば、第１ポストタップの電圧値が、０又は１のビット値を規定する基準電圧値よりも高くなってしまっている場合は、第１ポストタップにおけるシンボルのビット値が１と誤判定されてしまう。
【０００５】
これに対して、判定帰還型等化では、第１ポストタップ以降の符号間干渉を除去可能である。具体的には、メインタップにおけるビット値の判定結果を、各ポストタップに帰還することによって、各ポストタップにおける符号間干渉を除去することができる。
【０００６】
一方、通信速度の高速化に伴い、判定帰還型等化の高速化が求められている。しかしながら、判定帰還型等化器では、次のビット値の判定タイミングまでに判定結果を帰還する必要がある。そのため、回路の性能律速により、帰還時間がマージンの１ＵＩに間に合わず通信速度を高速化することが難しくなっている。なお、１ＵＩとは、１シンボル長のことである。
【０００７】
この問題を解決するために、判定帰還型等化の高速化技術として、例えば、非特許文献１に開示されているループアンロール方式を用いることが提案されている。ループアンロール方式は、第１ポストタップを帰還せずに投機実行しつつ、入力信号を等化する方式である。このため、ループアンロール方式を用いることで、１ＵＩであった帰還時間マージンを、次のビット値の判定タイミングまでではなく、図１０Ａに示すように、２ビット後のビット値の判定タイミングまでとすることができる。例えば、図１０Ａでは、ビット値「ｄ１」の判定タイミングは、メインタップに対応し、ビット値「ｄ３」の判定タイミングは、第２ポストタップに対応する。そのため、帰還時間マージンが２ＵＩに緩和され、通信速度の高速化を達成することができる。
【先行技術文献】
【特許文献】
【０００８】
【非特許文献１】John F. Bulzacchelli, et al., "A 10-Gb/s 5-Tap DFE/4-Tap FFE Transceiver in 90-nm CMOS Technology," IEEE Journal of Solid-State Circuit, vol.41, no.12, pp.2885-2900, Dec., 2006.
【発明の概要】
【発明が解決しようとする課題】
【０００９】
近年の通信システムでは、受信側で入力信号からクロックのタイミングを再生するクロック・データ・リカバリ(ＣＤＲ:Clock Data Recovery)をすることが一般的に行われている。このＣＤＲをするためには、入力信号のビット値の切り替わりタイミングであるエッジタイミングでも入力信号のビット値をサンプリングする必要がある。よって、ＣＤＲを実施する場合は、このエッジタイミングにも判定結果を帰還することが好ましい。この場合、エッジタイミングを考慮しない場合よりも、帰還時間マージンが０．５ＵＩ減少する。つまり、ループアンロール方式を実施しても、帰還時間マージンは、図１０Ｂに示すように、１．５ＵＩが最大となる。このため、さらなる通信速度の高速化には帰還時間マージンの拡大が課題となる。
【００１０】
一方、入力信号のビット値を判定するためには、一定のセットアップ時間が必要とされている。セットアップ時間は、エッジタイミングからその次の判定タイミングまでの時間となる。すなわち、セットアップ時間は、入力信号のビット値が切り替わってから、そのビット値を判定するまでの時間となる。このセットアップ時間が、必要とされる時間とれない場合、入力信号のビット値を正常に判定することができなくなってしまうという問題がある。つまり、ビット値の判定におけるエラーレートが悪化してしまう。
【００１１】
本発明の目的は、上述した課題を解決するために、セットアップ時間の減少を抑制しつつ、帰還時間マージンを増加することができる等化装置及び等化方法を提供することである。
【課題を解決するための手段】
【００１２】
本発明の第１の態様にかかる等化装置は、所定の基準電圧値よりも電圧値が高いか低いかによって異なる値を示す入力信号を等化する等化装置であって、前記入力信号のエッジタイミング間のデータサンプリングタイミングを通知するデータクロックを出力するクロック出力部と、前記データクロックに基づいて前記データサンプリングタイミングで前記入力信号の値をサンプリングするデータサンプリング部と、前記データサンプリング部によってサンプリングされた入力信号の値を、当該入力信号の値をサンプリングしたデータサンプリングタイミング後のエッジタイミングにおける前記入力信号に帰還することで、前記入力信号を等化する等化部と、を備え、前記クロック出力部は、前記データサンプリングタイミングからその直前のエッジタイミングまでの期間が、当該データサンプリングタイミングからその直後のエッジタイミングまでの期間よりも短くなるように、前記データクロックを出力し、前記データサンプリング部は、前記基準電圧値よりも第１の所定の電圧値分高いプラス閾電圧値を前記基準電圧値として、前記データサンプリングタイミングにおける前記入力信号の値を判定する第１の判定部と、前記基準電圧値よりも第２の所定の電圧値分低いマイナス閾電圧値を前記基準電圧値として、前記データサンプリングタイミングにおける前記入力信号の値を判定する第２の判定部と、前記第１の判定部及び前記第２の判定部のうち、前回にサンプリングした入力信号の値に対応する電圧値側の電圧値を前記基準電圧値とする判定部によって判定された入力信号の値を、前記サンプリングした入力信号の値として選択する選択部と、を含むものである。
【００１３】
本発明の第２の態様にかかる等化方法は、所定の基準電圧値よりも電圧値が高いか低いかによって異なる値を示す入力信号を等化する等化方法であって、前記入力信号のエッジタイミング間のデータサンプリングタイミングを通知するデータクロックを出力するクロック出力ステップと、前記データクロックに基づいて前記データサンプリングタイミングで前記入力信号の値をサンプリングするデータサンプリングステップと、前記サンプリングされた入力信号の値を、当該入力信号の値をサンプリングしたデータサンプリングタイミング後のエッジタイミングにおける前記入力信号に帰還することで、前記入力信号を等化する等化ステップと、を備え、前記クロック出力ステップでは、前記データサンプリングタイミングからその直前のエッジタイミングまでの期間が、当該データサンプリングタイミングからその直後のエッジタイミングまでの期間よりも短くなるように、前記データクロックを出力し、前記データサンプリングステップは、前記データサンプリングタイミングにおいて、前記基準電圧値よりも第１の所定の電圧値分高いプラス閾電圧値を前記基準電圧値とした前記入力信号の値の判定、及び、前記基準電圧値よりも第２の所定の電圧値分低いマイナス閾電圧値を前記基準電圧値とした前記入力信号の値の判定を行うステップと、前回にサンプリングした入力信号の値に対応する電圧値側の電圧値を前記基準電圧値として判定された入力信号の値を、前記サンプリングした入力信号の値として選択するステップと、を含むものである。
【発明の効果】
【００１４】
上述した本発明の各態様によれば、セットアップ時間の減少を抑制しつつ、帰還時間マージンを増加することができる等化装置及び等化方法を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態にかかる等化装置の構成を示すブロック図である。
【図２】本発明の実施の形態にかかる判定帰還型等化装置の構成を示すブロック図である。
【図３】本発明の実施の形態にかかる入力信号波形のアイパターンを示す図である。
【図４】本発明の実施の形態にかかる入力信号波形のアイパターンを示す図である。
【図５】本発明の実施の形態にかかる入力信号波形のアイパターンを示す図である。
【図６】本発明の実施の形態にかかる判定帰還型等化部の動作を示すフローチャートである。
【図７Ａ】エッジクロックとデータクロックの位相差が９０度の場合における帰還時間マージンを示した図である。
【図７Ｂ】エッジクロックとデータクロックの位相差が４５度の場合における帰還時間マージンを示した図である。
【図７Ｃ】エッジクロックとデータクロックの位相差が０度の場合における帰還時間マージンを示した図である。
【図８Ａ】ゼロ閾値をビット値の判定基準として、エッジクロックとデータクロックの位相差が９０度の場合におけるセットアップ時間及びホールド時間を示した図である。
【図８Ｂ】本発明の実施の形態において、エッジクロックとデータクロックの位相差が４５度の場合におけるセットアップ時間及びホールド時間を示した図である。
【図８Ｃ】本発明の実施の形態において、エッジクロックとデータクロックの位相差が０度の場合におけるセットアップ時間及びホールド時間を示した図である。
【図９】符号間干渉によって劣化した入力信号の一例を示す図である。
【図１０Ａ】本発明の課題を説明するための図である。
【図１０Ｂ】本発明の課題を説明するための図である。
【発明を実施するための形態】
【００１６】
まず、図１を参照して、本発明の実施の形態にかかる判定帰還型等化装置１の概要となる等化装置５の構成について説明する。図１は、本発明の実施の形態にかかる等化装置５の構成を示すブロック図である。
【００１７】
等化装置５は、クロック出力部５０、等化部５１、及びデータサンプリング部５２を有する。データサンプリング部５２は、第１の判定部５２０、第２の判定部５２１、及び選択部５２２を有する。等化装置５は、所定の基準電圧値よりも電圧値が高いか低いかによって異なる値を示す入力信号を等化する。
【００１８】
クロック出力部５０は、入力信号のエッジタイミング間のデータサンプリングタイミングを通知するデータクロックｃｌｋｄを出力する。ここで、クロック出力部５０は、データサンプリングタイミングからその直前のエッジタイミングまでの期間が、そのデータサンプリングタイミングからその直後のエッジタイミングまでの期間よりも短くなるように、データクロックを出力する。
【００１９】
等化部５１は、データサンプリング部５２によってサンプリングされた入力信号の値を、入力信号の値をサンプリングしたデータサンプリングタイミングの１ｂｉｔ後のエッジタイミングにおける入力信号に帰還する。これによって、入力信号が等化される。
【００２０】
データサンプリング部５２は、データクロックｃｌｋｄに基づいてデータサンプリングタイミングで入力信号の値をサンプリングする。
【００２１】
第１の判定部５２０は、基準電圧値よりも第１の所定の電圧値分高いプラス閾電圧値を基準電圧値として、データサンプリングタイミングにおける入力信号の値を判定する。第２の判定部５２１は、基準電圧値よりも第２の所定の電圧値分低いマイナス閾電圧値を基準電圧値として、データサンプリングタイミングにおける入力信号の値を判定する。選択部５２２は、第１の判定部５２０及び第２の判定部５２１のうち、前回にサンプリングした入力信号の値に対応する電圧値側の電圧値を基準電圧値とする判定部によって判定された入力信号の値を、サンプリングした入力信号の値として選択する。
【００２２】
続いて、本発明の実施の形態にかかる等化装置５の処理について説明する。
【００２３】
クロック出力部５０は、入力信号のエッジタイミング間のデータサンプリングタイミングを通知するデータクロックを出力する。このときに、クロック出力部５０は、データサンプリングタイミングからその直前のエッジタイミングまでの期間が、そのデータサンプリングタイミングからその直後のエッジタイミングまでの期間よりも短くなるように、データクロックを出力する。
【００２４】
データサンプリング部５２は、データクロックｃｌｋｄに基づいてデータサンプリングタイミングで入力信号の値をサンプリングする。このときに、第１の判定部５２０は、基準電圧値よりも第１の所定の電圧値分高いプラス閾電圧値を基準電圧値として、データサンプリングタイミングにおける入力信号の値を判定する。また、第２の判定部５２１は、基準電圧値よりも第２の所定の電圧値分低いマイナス閾電圧値を基準電圧値として、データサンプリングタイミングにおける入力信号の値を判定する。そして、選択部５２２は、第１の判定部５２０及び第２の判定部５２１のうち、前回にサンプリングした入力信号の値に対応する電圧値側の電圧値を基準電圧値とする判定部によって判定された入力信号の値を、サンプリングした入力信号の値として選択する。
【００２５】
等化部５１は、データサンプリング部５２によってサンプリングされた入力信号の値を、入力信号の値をサンプリングしたデータサンプリングタイミングから１ｂｉｔ後のエッジタイミングにおける入力信号に帰還する。
【００２６】
以上に説明したように、本実施の形態にかかる等化装置５では、データサンプリングタイミングからその直前のエッジタイミングまでの期間が、そのデータサンプリングタイミングからその直後のエッジタイミングまでの期間よりも短くなるように、データクロックを出力するようにしている。これによれば、入力信号の値を取得するデータサンプリングタイミングから、その入力信号の値を帰還するエッジタイミングまでの期間を長くすることができる。そのため、帰還時間マージンを増加させることができる。
【００２７】
また、このときに、エッジタイミングからデータサンプリングタイミングまでの期間が短くなるため、セットアップ時間が短くなるようにも思える。しかしながら、本実施の形態では、プラス閾電圧値で入力信号の値を判定する第１の判定部と、マイナス閾電圧値で入力信号の値を判定する第２の判定部のうち、前回にサンプリングした入力信号の値に対応する電圧値側の電圧値を基準電圧値とする判定部によって判定された入力信号の値を、サンプリングした入力信号の値として選択するようにしている。これによれば、入力信号のビット値が遷移する場合に、遷移後のビット値を認識するタイミングを早めることができる。よって、エッジタイミングからデータサンプリングタイミングまでの期間を短くしたとしても、セットアップ時間の減少を抑制することができる。
【００２８】
続いて、図２を参照して、本発明の実施の形態にかかる判定帰還型等化装置１の構成について説明する。図２は、本発明の実施の形態にかかる判定帰還型等化装置１の構成を示すブロック図である。
【００２９】
判定帰還型等化装置１は、判定帰還型等化部１０及びＣＤＲ部２０を有する。判定帰還型等化部１０は、加算部１０１〜１０３、演算部１０４、１０５、閾値オフセット部１０６〜１０８、判定部１０９〜１１１、選択部１１２、及びデータ保持部１１３を有する。ＣＤＲ部２０は、クロック出力部２０１、クロック位相検出部２０２、及びクロック位相調整部２０３を有する。判定帰還型等化部１０及びＣＤＲ部２０のそれぞれは、例えば、後述するそれぞれの機能を実現する回路によって構成される。
【００３０】
ここで、判定帰還型等化装置１には、図３に示す入力信号が入力される。図３は、入力信号波形等化後のアイパターンを示す図である。本実施の形態では、図３に示すように、入力信号として、２値信号が入力される場合について例示する。入力信号を０及び１の２値で判定する場合、入力信号の電圧値がゼロ閾値よりも高ければビット値は１と判定され、入力信号の電圧値がゼロ閾値よりも低ければビット値は０と判定される。本実施の形態では、ゼロ閾値が０Ｖである場合について説明する。なお、図３において、「エッジクロックタイミング」とは、エッジタイミングに相当し、「データクロックタイミング」とは、判定タイミングに相当する。入力信号は、例えば、他の装置から受信した信号である。
【００３１】
加算部１０１は、入力信号に、演算部１０４から出力された加算信号を加算して、入力信号を閾値オフセット部１０６に出力する。加算部１０２、１０３のそれぞれは、入力信号に、演算部１０５から出力された加算信号を加算して、入力信号を閾値オフセット部１０７、１０８のそれぞれに出力する。
【００３２】
演算部１０４、１０５のそれぞれは、データ保持部１１３から出力された保持ビット値信号に基づいて、第１ポストタップ以降のエッジタイミングでの符号間干渉を除去するための加算電圧値を算出する。保持ビット値信号は、データ保持部１１３に保持されている、過去に判定された入力信号のビット値を示す信号である。演算部１０４、１０５のそれぞれは、算出した加算電圧値をとる加算信号を加算部１０２、１０３に出力する。
【００３３】
ここで、演算部１０４、１０５による加算電圧値の算出方法について、図９を参照して説明する。図９に示す入力信号において、例えば、第１ポストタップと第２ポストタップ間のエッジタイミングにおける電圧値が、符号間干渉によって０．４Ｖとなっている場合、演算部１０４、１０５のそれぞれは、その電圧値を除去する−０．４Ｖを加算電圧値として算出する。この加算電圧値は、例えば、メインタップにおける電圧値に予め定められている重みを乗ずることによって算出する。この重みは、エッジタイミングのそれぞれに合わせて異なるものを用意してもよい。
【００３４】
そして、演算部１０４は、第１ポストタップと第２ポストタップ間のエッジタイミングまでに、算出した加算電圧値をとる加算信号を加算部１０１に出力する。これによって、加算部１０１は、第１ポストタップと第２ポストタップ間のエッジタイミングにおいて符号間干渉を除去した入力信号を生成することができる。また、演算部１０５も、第２ポストタップのタイミング（判定タイミング）までに、算出した加算電圧値をとる加算信号を加算部１０２、１０３に出力する。これによって、加算部１０２、１０３は、第２ポストタップにおいて符号間干渉を除去した入力信号を生成することができる。
【００３５】
しかしながら、図９に示すように、第１ポストタップと第２ポストタップ間のエッジタイミングにおける符号間干渉による電圧値と、第２ポストタップにおける符号間干渉による電圧値は、それぞれ、近い値ではあるものの厳密には異なる値となる。そのため、上述したように、エッジタイミングにおける電圧値のみを基準として、符号間干渉を除去した場合には、ポストタップにおいて符号間干渉を除去する精度は低下することになる。しかしながら、このようにすることで、演算部１０４、１０５における処理内容を同一論理とすることができるため、開発コストを低減することができる。このように、エッジタイミングの電圧値を基準としてエッジタイミングにおける符号間干渉を除去する方法を「エッジイコライズ」という。なお、逆に、判定タイミングの電圧値を基準として判定タイミングにおける符号間干渉を除去する方法を「センターイコライズ」という。ここで、演算部１０４、１０５は、同様の処理を行っているため、１つの回路で構成するようにして、加算信号を加算部１０１〜１０３に出力するようにしてもよい。そのようにすることで、回路規模を削減することができる。
【００３６】
ここで、符号間干渉の除去方法は、エッジイコライズに限られない。すなわち、演算部１０５において、ポストタップにおける符号間干渉による電圧値を除去する加算電圧値を算出して、算出した加算電圧値をとる加算信号を加算部１０２、１０３に出力するようにしてもよい。この場合、さらにポストタップ毎に、加算電圧値を算出する重みも用意する。このようにすることで、より正確に符号間干渉を除去することができる。つまり、エッジイコライズとセンターイコライズとを組み合わせた符号間干渉の除去方法を実施するようにしてもよい。
【００３７】
なお、第１ポストタップと第２ポストタップ間のエッジタイミングと、第２ポストタップのタイミング以外の判定タイミングにおいても、符号間干渉の除去を実施するが、それらの処理についても、上述した処理と同様となるため、説明は省略する。例えば、図９に示すように、第４ポストタップよりも前で符号間干渉が発生する場合、第４ポストタップよりも前のエッジタイミング及び判定タイミングのそれぞれにおいて、符号間干渉の除去を行う。なお、加算部１０１〜１０３及び演算部１０４及び１０５は、等化部５１に対応する。
【００３８】
閾値オフセット部１０６は、加算部１０１からの入力信号にオフセット電圧を加算して、入力信号を判定部１０９に出力する。ここで、閾値オフセット部１０６においては、入力信号をオフセットする必要がないので、オフセット電圧として０Ｖを用いる。よって、閾値オフセット部１０６を有しない構成としもよい。
【００３９】
閾値オフセット部１０７は、加算部１０２から出力された入力信号に、プラス閾値（＋α）であるオフセット電圧を加算して、判定部１１０に出力する。閾値オフセット部１０８は、加算部１０３から出力された入力信号に、マイナス閾値（−α）であるオフセット電圧を加算して、判定部１１１に出力する。つまり、プラス閾値（＋α）は、ゼロ閾値にオフセット電圧を加算した電圧値であり、マイナス閾値（−α）は、ゼロ閾値からオフセット電圧を減算した電圧値である。
【００４０】
プラス閾値（＋α）及びマイナス閾値（−α）として、予め任意の電圧値を定めることができる。プラス閾値（＋α）及びマイナス閾値（−α）は、例えば、アイパターンにおいて、データクロックタイミングにおける電圧方向の直線のうち、アイ開口で囲まれた線分の中間に位置する電圧値として予め定められる。具体的には、図４に示すように、プラス閾値（＋α）は、プラス閾値（＋α）によって判定される入力信号波形のアイパターンにおいて、データクロックタイミングにおける電圧方向の直線のうち、アイ開口で囲まれた線分の中間に位置する電圧値として定められ、マイナス閾値（−α）は、マイナス閾値（−α）によって判定される入力信号波形のアイパターンにおいて、データクロックタイミングにおける電圧方向の直線のうち、アイ開口で囲まれた線分の中間に位置する電圧値として定められる。なお、プラス閾値（＋α）及びマイナス閾値（−α）のそれぞれにおいて判定対象となる入力信号波形については、後に詳述する。
【００４１】
判定部１０９は、エッジクロックｃｌｋｅの立ち上がりタイミングで閾値オフセット部１０６から出力された入力信号のビット値を、ゼロ閾値を基準として判定する。判定部１０９は、判定したビット値をクロック位相検出部２０２に出力する。ここで、エッジクロックｃｌｋｅは、エッジタイミングにおいて立ち上がりエッジが発生するクロック信号である。
【００４２】
判定部１１０は、データクロックｃｌｋｄの立ち上がりタイミングで閾値オフセット部１０７から出力された入力信号のビット値を、ゼロ閾値を基準として判定する。判定部１１０は、判定したビット値を選択部１１２に出力する。ここで、判定部１１０には、閾値オフセット部１０７によって、プラス閾値であるオフセット電圧が加算された入力信号が入力されている。そのため、判定部１１０では、実質的には、マイナス閾値をゼロ閾値と見なして入力信号のビット値を判定していることになる。なお、データクロックｃｌｋｄは、判定タイミングにおいて立ち上がりエッジが発生するクロック信号である。閾値オフセット部１０７及び判定部１１０は、第２の判定部５２１に対応する。
【００４３】
判定部１１１は、データクロックｃｌｋｄの立ち上がりタイミングで閾値オフセット部１０８から出力された入力信号のビット値を、ゼロ閾値を基準として判定する。判定部１１１は、判定したビット値を選択部１１２に出力する。ここで、判定部１１１には、閾値オフセット部１０８によって、マイナス閾値であるオフセット電圧が加算された入力信号が入力されている。そのため、判定部１１１では、実質的には、プラス閾値をゼロ閾値と見なして入力信号のビット値を判定していることになる。閾値オフセット部１０８及び判定部１１１は、第１の判定部５２０に対応する。
【００４４】
選択部１１２は、データ保持部１１３から出力された保持ビット値信号に基づいて、判定部１１０及び判定部１１１のいずれか一方から出力されたビット値を選択して、データ保持部１１３に入力信号のビット値として出力する。図５に示す入力信号波形７０、７１のように、データクロックタイミングで１のビット値をとった後、次のデータクロックタイミングで０のビット値８０をとる場合に、入力信号が符号間干渉によってゼロ閾値よりも低い電圧値まで下がりきらないことがある。そのため、保持ビット値において前回のデータクロックタイミングにおける入力信号のビット値が１である場合、選択部１１２は、判定部１１１から出力されたビット値を選択して、データ保持部１１３に出力する。言い換えると、プラス閾値をゼロ閾値と見なして入力信号のビット値を判定する。これによれば、入力信号の電圧値が符号間干渉によってゼロ閾値よりも低い電圧値まで下がりきらず、ゼロ閾値を少しだけ上回ってしまった場合であっても、誤ってビット値が１であると誤判定しないようにすることができる。つまり、図９において、メインタップにおける電圧値の干渉を受けて、第１のポストタップの電圧値がゼロ閾値以下に下がりきっていない場合であっても、ビット値を誤判定しないようにすることができる。よって、第１のポストタップにメインタップにおけるビット値を帰還しなくても、第１のポストタップにおけるビット値を正しく判定することができるため、ループアンロールを実施することが可能となる。
【００４５】
また、図５に示す入力信号波形７２、７３のように、データクロックタイミングで０のビット値をとった後、次のデータクロックタイミングで１のビット値８１をとる場合に、入力信号が符号間干渉によってゼロ閾値よりも高い電圧値まで上がりきらないことがある。そのため、保持ビット値において前回のデータクロックタイミングにおける入力信号のビット値が０である場合、選択部１１２は、判定部１１０から出力されたビット値を選択して、データ保持部１１３に出力する。言い換えると、マイナス閾値をゼロ閾値と見なして入力信号のビット値を判定する。これによれば、入力信号の電圧値が符号間干渉によってゼロ閾値よりも高い電圧値まで上がりきらず、ゼロ閾値を少しだけ下回ってしまった場合であっても、誤ってビット値が０であると誤判定しないようにすることができる。選択部１１２は、選択部５２２に対応する。
【００４６】
データ保持部１１３は、選択部１１２から出力されたビット値を保持する。また、データ保持部１１３は、保持しているビット値を示す保持ビット値信号を選択部１１２、及び演算部１０４、１０５に出力する。例えば、図９に示すように、メインタップにおける電圧値による干渉が第３ポストタップにまで及ぶ場合、少なくとも３つ前までのビット値を保持する。そのようにすることで、メインタップにおけるビット値を第３ポストタップに帰還することができる。いくつ前までのビット値を保持するかは、符号間干渉の影響に応じて予め任意に定めるようにしてよい。なお、本実施の形態では、ループアンロールを実施するため、メインタップにおけるビット値を第１ポストタップよりも後のエッジタイミング及び判定タイミングにおける入力信号に帰還すればよい。
【００４７】
クロック出力部２０１は、データクロックｃｌｋｄとエッジクロックｃｌｋｅを出力する。データクロックｃｌｋｄの位相は、エッジクロックｃｌｋｅを基準として０度から９０度未満までの間の位相差をとるように予め任意に定められる。クロック出力部２０１は、クロック出力部５０に対応する。
【００４８】
クロック位相検出部２０２は、判定部１０９及び選択部１１２から出力されたエッジクロックタイミング及びデータクロックタイミングにおけるビット値に基づいて、データクロック及びエッジクロックの位相が入力信号のシンボルに対して進んでいるか又は遅れているかを判定する。クロック位相検出部２０２は、判定結果を示す判定結果信号をクロック位相調整部２０３に出力する。
【００４９】
クロック位相調整部２０３は、クロック位相検出部２０２から出力された判定結果信号に基づいて、データクロックｃｌｋｄ及びエッジクロックｃｌｋｅの位相を適切な位相となるように調整する位相調整信号をクロック出力部２０４に出力する。これによって、クロック出力部２０４が出力するデータクロックｃｌｋｄ及びエッジクロックｃｌｋｅの位相が適切な位相に調整される。つまり、クロック位相検出部２０２、クロック位相調整部２０３及びクロック出力部２０４によってＣＤＲが行われる。
【００５０】
続いて、図６を参照して、本発明の実施の形態にかかる判定帰還型等化部１０の動作について説明する。図６は、本発明の実施の形態にかかる判定帰還型等化部１０の動作を示すフローチャートである。
【００５１】
判定帰還型等化装置１に入力された入力信号は、加算部１０１〜１０３のそれぞれに入力される。加算部１０２は、入力信号に演算部１０５から出力された加算信号を加算して、入力信号を閾値オフセット部１０７に出力する（Ｓ１）。加算部１０３は、入力信号に演算部１０５から出力された加算信号を加算して、入力信号を閾値オフセット部１０８に出力する（Ｓ２）。加算部１０１は、入力信号に演算部１０４から出力された加算信号を加算して、入力信号を閾値オフセット部１０６に出力する（Ｓ３）。
【００５２】
閾値オフセット部１０７は、入力信号にプラス閾値に相当するオフセット電圧を加算して、入力信号を判定部１１０に出力する（Ｓ４）。閾値オフセット部１０８は、入力信号にプラス閾値に相当するオフセット電圧を加算して、入力信号を判定部１１１に出力する（Ｓ５）。閾値オフセット部１０６は、入力信号に０Ｖのオフセット電圧を加算して、入力信号を判定部１０９に出力する（Ｓ６）。
【００５３】
判定部１１０は、クロック出力部２０１からのデータクロックの立ち上がりエッジが入力されたときに、閾値オフセット部１０７から出力された入力信号のビット値を判定する（Ｓ７）。判定部１０９は、判定したビット値を選択部１１２に出力する。判定部１１１は、クロック出力部２０１からのデータクロックの立ち上がりエッジが入力されたときに、閾値オフセット部１０８から出力された入力信号のビット値を判定する（Ｓ８）。判定部１１１は、判定したビット値を選択部１１２に出力する。判定部１０９は、クロック出力部２０１からのエッジクロックの立ち上がりエッジが入力されたときに、閾値オフセット部１０６から出力された入力信号のビット値を判定する（Ｓ９）。判定部１０９は、判定したビット値をクロック位相検出部２０２に出力する。
【００５４】
選択部１１２は、データ保持部１１３から出力された保持ビット値のうち、前回に判定したビット値が１であるか否かを判定する（Ｓ１０）。前回に判定したビット値が１である場合（Ｓ１０：Ｙｅｓ）、選択部１１２は、判定部１１１から出力されたビット値を選択して、データ保持部１１３に出力する。前回に判定したビット値が０である場合（Ｓ１０：Ｎｏ）、選択部１１２は、判定部１１０から出力されたビット値を選択して、データ保持部１１３に出力する。
【００５５】
データ保持部１１３は、選択部１１２から出力されたビット値を保持する。データ保持部１１３は、保持しているビット値を演算部１０４、１０５に出力する。演算部１０４、１０５のそれぞれは、データ保持部１１３から出力されたビット値に基づいて、加算信号を算出する（Ｓ１４、Ｓ１３）。演算部１０４は、算出した加算信号を加算部１０１に出力する。この加算信号は、加算部１０１によって入力信号に加算される（Ｓ３）。演算部１０５は、算出した加算信号を加算部１０２、１０３のそれぞれに出力する。この加算信号は、加算部１０２、１０３のそれぞれによって入力信号に加算される（Ｓ１、Ｓ２）。
【００５６】
続いて、図７及び図８を参照して、本発明の実施の形態による効果について説明する。
【００５７】
エッジクロックｃｌｋｄとデータクロックｃｌｋｅとの位相差が９０度の場合、図７Ａに示すように、メインタップを第１ポストタップと第２ポストタップ間のエッジタイミングに帰還するときにおける帰還時間マージンは１．５ＵＩとなる。これについては、図１０Ｂと同様である。これに対して、本実施の形態のように、エッジクロックｃｌｋｄとデータクロックｃｌｋｅとの位相差を０度から９０度未満の位相差とすることで、帰還時間マージンを拡大することが可能となる。
【００５８】
例えば、エッジクロックｃｌｋｄとデータクロックｃｌｋｅとの位相差が４５度の場合、図７Ｂに示すように、メインタップを第１ポストタップと第２ポストタップ間のエッジタイミングに帰還するときにおける帰還時間マージンは１．７５ＵＩとなる。また、エッジクロックｃｌｋｄとデータクロックｃｌｋｅとの位相差が０度の場合、図７Ｃに示すように、メインタップを第１ポストタップと第２ポストタップ間のエッジタイミングに帰還するときにおける帰還時間マージンは２．０ＵＩとなる。
【００５９】
このように、本実施の形態では、エッジクロックｃｌｋｄとデータクロックｃｌｋｅとの位相差を０度から９０度未満の位相差とすることで、位相差が９０度の場合と比較して、帰還時間マージンを増加させることができる。そのため、通信速度の高速化を達成することができる。また、その中でも、位相差を０度とすることで、帰還時間マージンを最大とすることができる。
【００６０】
ここで、上述したように、回路によって、入力信号のビット値を判定する場合には、一定のセットアップ時間が必要となる。しかしながら、図７Ａ〜Ｃに示すように、エッジクロックｃｌｋｄとデータクロックｃｌｋｅとの位相差を小さくするにしたがって、一般的にセットアップ時間も少なくなってしまう。
【００６１】
それに対して、本実施の形態のように、エッジクロックｃｌｋｄとデータクロックｃｌｋｅとの位相差を０度から９０度未満とする構成と、ループアンロールを実施可能とするための異なる閾値によって入力信号のビット値を判定する構成とを組み合わせることによって、セットアップ時間の減少を抑制しつつ、帰還時間マージンを増加することを可能としている。以下、その理由について説明する。
【００６２】
一般的には、ゼロ閾値を基準としてビット値を判定するため、図８Ａに示すように、エッジクロックタイミングから遷移後のビット値が認識可能となる。なお、図８Ａは、エッジクロックとデータクロックとの位相差が９０度である場合について示している。この場合、セットアップ時間９０は、エッジクロックタイミングから次のデータクロックタイミングまでとなる。また、ホールド時間９１は、データクロックタイミングから次のエッジクロックタイミングまでとなる。したがって、単純に、エッジクロックｃｌｋｄとデータクロックｃｌｋｅとの位相差を０度から９０度未満とした場合、セットアップ時間が少なくなってしまうという問題がある。すなわち、帰還時間マージンとセットアップ時間はトレードオフの関係となっている。なお、セットアップ時間９０とホールド時間９１は、最小のセットアップ時間及びホールド時間を示したものである。
【００６３】
図８Ｂは、エッジクロックｃｌｋｄとデータクロックｃｌｋｅとの位相差が４５度である場合について示している。ここで、本実施の形態では、例えば、図８Ｂに示すように、入力信号波形７０、７４で示される入力信号が入力された場合、図示するデータクロックタイミングでビット値を判定するときは、判定部１１１によってプラス閾値を基準としてビット値が判定されることになる。これによれば、エッジクロックタイミングよりも前のタイミングから遷移後のビット値を認識することができる。したがって、エッジクロックｃｌｋｄとデータクロックｃｌｋｅとの位相差を０度から９０度未満とした場合であっても、セットアップ時間の減少を抑制することができる。
【００６４】
しかしながら、図８Ｃに示すように、エッジクロックｃｌｋｄとデータクロックｃｌｋｅとの位相差を更に少なくした場合、ホールド時間９１は増加するが、セットアップ時間９０は減少してしまう。なお、図８Ｃは、プラス閾値が図８Ｂと同一であり、位相差が０度の場合について例示している。すなわち、上述したように、帰還マージンとセットアップ時間は、トレードオフの関係となるため、最適な位相差を選択するとよい。
【００６５】
ここで、図８Ｃに示す場合においても、プラス閾値をさらに高い電圧値とした場合、セットアップ時間を増加させることができる。しかしながら、プラス閾値をあまり高い電圧値としすぎると、ジッタ等の影響で入力信号の電圧値がプラス閾値を下回り、１と判定されるべきビット値が０と誤判定されてしまうおそれがある。そのため、好ましくは、位相差を４５度とし、さらに、上述したように、アイパターンにおいて、データクロックタイミングにおける電圧方向の直線のうち、アイ開口で囲まれた線分の中間に位置する電圧値をプラス閾値として定めるとよい。そのようにすることで、それぞれ同様の傾斜の入力信号波形７０、７４で囲まれたアイ開口６０のほぼ中心を、セットアップ時間からホールド時間に切り替わるタイミングとすることができる。そのため、図８Ｂに示すように、セットアップ時間９０とホールド時間９１を、ほぼ同様の時間とすることができる。また、位相差を０度とした場合と比較して、プラス閾値が高すぎる電圧値とならないようにすることができるため、上述したような誤判定を抑制することができる。なお、マイナス閾値側についても、同様のことが言えるため、その説明は省略する。
【００６６】
さらに、ループアンロール方式では、第１ポストタップを帰還せずに等化しているため、その分だけ、多少、入力信号のジッタが増加してしまうという問題がある。しかしながら、ＣＤＲでは、エッジを正しく検出することが要求される。それに対して、本実施の形態では、エッジイコライズを実施している。エッジイコライズをすることで、エッジタイミングの符号間干渉を精度良く除去することができるので、エッジタイミングにおけるジッタをより低減することができる。
【００６７】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【００６８】
本実施の形態では、判定帰還型等化部を１つ有する場合について例示したが、判定帰還型等化部を複数備えたｎ相（ｎは自然数）の構成としてもよい。また、判定帰還型等化部１０及びＣＤＲ部２０を構成する回路は、上述した本実施の形態における動作を満たす回路であれば、本実施の形態そのままの構成に限らない。
【００６９】
本実施の形態では、ゼロ閾値からプラス閾値までのオフセット電圧と、ゼロ閾値からマイナス閾値までのオフセット電圧とを同じ電圧値としたが、それぞれのオフセット電圧が異なる電圧値であってもよい。また、ゼロ閾値についても、０Ｖに限られず、他の電圧値としてもよい。
【００７０】
本実施の形態では、ループアンロールを実施するようにしているが、入力信号の入力速度に応じて、ループアンロールを実施しないようにしてもよい。つまり、メインタップから、第１ポストタップと、メインタップ及び第１ポストタップ間のエッジタイミングのそれぞれへの帰還が間に合う速度の入力信号に対しては、ループアンロールを実施しないようにしてもよい。
【００７１】
本実施の形態では、好適な例として、位相差が４５度であり、さらに、アイパターンにおいて、データクロックタイミングにおける電圧方向の直線のうち、アイ開口で囲まれた線分の中間に位置する電圧値をプラス閾値又はマイナス閾値として定める場合を挙げたが、必ずしも丁度それらの値には限定されない。つまり、位相差を略４５度とし、プラス閾値又はマイナス閾値のそれぞれをアイ開口で囲まれた線分の略中間に位置する電圧値としてもよい。すなわち、位相差は、４５度から数度のズレがあってもよい。言い換えると、データクロックタイミングの直前のエッジクロックタイミングまでの期間と、そのデータクロックタイミングの直後のエッジクロックタイミングまでの期間の比率が、略１対３となるようにしてもよい。また、プラス閾値又はマイナス閾値とする電圧値は、アイ開口で囲まれた線分の中間から、線分の全体の長さに対する数パーセントのズレがあってもよい。
【符号の説明】
【００７２】
１    判定帰還型等化装置
５    等化装置
１０    判定帰還型等化部
２０    ＣＤＲ部
５０    クロック出力部
５１    等化部
５２    データサンプリング部
１０１、１０２、１０３    加算部
１０４、１０５            演算部
１０６、１０７、１０８    閾値オフセット部
１０９、１１０、１１１    判定部
１１２    選択部
１１３    データ保持部
２０１    クロック出力部
２０２    クロック位相検出部
２０３    クロック位相調整部
５２０    第１の判定部
５２１    第２の判定部
５２２    選択部
【図１】
2013153313.tif 000003
【図２】
2013153313.tif 000004
【図３】
2013153313.tif 000005
【図４】
2013153313.tif 000006
【図５】
2013153313.tif 000007
【図６】
2013153313.tif 000008
【図７Ａ】
2013153313.tif 000009
【図７Ｂ】
2013153313.tif 000010
【図７Ｃ】
2013153313.tif 000011
【図８Ａ】
2013153313.tif 000012
【図８Ｂ】
2013153313.tif 000013
【図８Ｃ】
2013153313.tif 000014
【図９】
2013153313.tif 000015
【図１０Ａ】
2013153313.tif 000016
【図１０Ｂ】
2013153313.tif 000017