(57)【要約】【課題】メモリ部を有する画素構造において、配線数の増加を抑制することができるようにする。【解決手段】ＣＭＯＳイメージセンサは、フォトダイオードと、メモリ部と、浮遊拡散領域と、フォトダイオードからメモリ部に電荷を転送する第１転送ゲートと、メモリ部から浮遊拡散領域に電荷を転送する第２転送ゲートと、浮遊拡散領域の電荷をリセットするリセット部を備える複数の単位画素を有する。第１転送ゲートとリセット部は共通の駆動線を介して同一の駆動部に接続され、その駆動部により同時に駆動される。本技術は、例えば、グローバルシャッタに対応したＣＭＯＳイメージセンサに適用できる。【選択図】図８
2013254805.tif 000002
【特許請求の範囲】
【請求項１】
入射光量に応じた電荷を発生して内部に蓄積する光電変換素子と、
前記光電変換素子に蓄積された電荷を転送する第１転送ゲートと、
前記第１転送ゲートによって前記光電変換素子から転送される電荷を保持する電荷保持領域と、
前記電荷保持領域に保持された電荷を転送する第２転送ゲートと、
前記第２転送ゲートによって前記電荷保持領域から転送される電荷を信号として読み出すために保持する浮遊拡散領域と、
前記浮遊拡散領域の電荷をリセットするリセット部と
を有する複数の単位画素を備え、
前記第１転送ゲートと前記リセット部は、共通の駆動線を介して同一の駆動部に接続され、前記駆動部より同時に駆動される
固体撮像素子。
【請求項２】
前記第１転送ゲートは、前記電荷保持領域の一部又は全部を覆っている
請求項１に記載の固体撮像素子。
【請求項３】
前記駆動部は、前記リセット部を駆動する際の第１の電圧が、前記第１転送ゲートを駆動する際の第２の電圧よりも低くなるようにする
請求項１に記載の固体撮像素子。
【請求項４】
入射光量に応じた電荷を発生して内部に蓄積する光電変換素子と、
前記光電変換素子に蓄積された電荷を転送する第１転送ゲートと、
前記第１転送ゲートによって前記光電変換素子から転送される電荷を保持する電荷保持領域と、
前記電荷保持領域に保持された電荷を転送する第２転送ゲートと、
前記第２転送ゲートによって前記電荷保持領域から転送される電荷を信号として読み出すために保持する浮遊拡散領域と、
前記浮遊拡散領域の電荷をリセットするリセット部と
を有する複数の単位画素と、
前記複数の単位画素を駆動する駆動部と
を備える固体撮像素子の制御方法において、
前記第１転送ゲートと前記リセット部に共通の駆動線を介して接続された前記駆動部が、前記第１転送ゲートと前記リセット部を同時に駆動する
ステップを含む制御方法。
【請求項５】
入射光量に応じた電荷を発生して内部に蓄積する光電変換素子と、
前記光電変換素子に蓄積された電荷を転送する第１転送ゲートと、
前記第１転送ゲートによって前記光電変換素子から転送される電荷を保持する電荷保持領域と、
前記電荷保持領域に保持された電荷を転送する第２転送ゲートと、
前記第２転送ゲートによって前記電荷保持領域から転送される電荷を信号として読み出すために保持する浮遊拡散領域と、
前記浮遊拡散領域の電荷をリセットするリセット部と
を有する複数の単位画素を備え、
前記第１転送ゲートと前記リセット部は、共通の駆動線を介して同一の駆動部に接続され、前記駆動部より同時に駆動される
固体撮像素子を搭載した電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、固体撮像素子及びその制御方法、並びに電子機器に関し、特に、メモリ部を有する画素構造において、配線数の増加を抑制することができるようにした固体撮像素子及びその制御方法、並びに電子機器に関する。
【背景技術】
【０００２】
固体撮像素子として、例えば、光電変換素子であるフォトダイオードのＰＮ接合容量に蓄積された光電荷（電荷）を、ＭＯＳトランジスタを介して読み出すＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサがある。
【０００３】
このＣＭＯＳイメージセンサでは、画素ごと、行ごとなどでフォトダイオードに蓄積された電荷の読み出し動作が実行される。そのため、電荷を蓄積する露光期間を全ての画素で一致させることができず、被写体が動いている場合などに撮影した画像に歪が生ずる。
【０００４】
図１は、単位画素の構成例を示す。
【０００５】
図１に示すように、単位画素２０Ａは、フォトダイオード（ＰＤ）２１に加えて、転送ゲート２４、浮遊拡散領域（ＦＤ：Floating Diffusion）２５、リセットトランジスタ２６、増幅トランジスタ２７、及び選択トランジスタ２８を有する構成となっている。
【０００６】
この単位画素２０Ａにおいて、フォトダイオード２１は、例えば、Ｎ型基板３１上に形成されたＰ型ウェル層３２に対して、Ｐ型層３３を表面に形成してＮ型埋め込み層３４を埋め込むことによって形成される埋め込み型フォトダイオードである。転送ゲート２４の下部にはＰ型ウェル層３２が形成されており、転送ゲート２４がオフ状態の場合には、ポテンシャルバリアにより電荷の移動が妨げられている。一方、転送ゲート２４がオンの場合には、転送ゲート２４の下部のポテンシャルバリアが低下し、フォトダイオード２１のｐｎ接合で蓄積された電荷が浮遊拡散領域２５に転送され、その電圧変動が増幅トランジスタ２７を介して信号線１７に出力される。
【０００７】
（メカニカルシャッタ方式）
上記構成の単位画素２０Ａを有する固体撮像素子において、全画素同一の露光期間で撮像を行うグローバル露光を実現する方法のひとつとして、機械的な遮光手段を用いるメカニカルシャッタ方式が広く使われている。全画素同時に露光を開始し、全画素同時に露光を終了することによってグローバル露光が行われる。
【０００８】
このメカニカルシャッタ方式は、機械的に露光時間を制御することで、フォトダイオード２１に光が入射して電荷が発生する期間を全画素で一致させる。そして、メカニカルシャッタが閉じて実質的に電荷が蓄積されない状態になってから、信号を順次読み出す方式である。ただし、機械的な遮光手段が必要となるため、小型化が難しく、また、機械駆動速度に限界があるため、電気的な方式よりも同時性に劣る。
【０００９】
（従来のグローバル露光）
ここで、図１の単位画素２０Ａにおいて、全画素の露光期間を一致させて歪みのない撮像を実現するための動作について、図２及び図３を参照して説明する。
【００１０】
なお、図２は、単位画素２０Ａが行列状に２次元配置された画素アレイ部のｉ行目及びｉ＋１行目の単位画素２０Ａの選択パルスＳＥＬ、転送パルスＴＲＧ、及びリセットパルスＲＳＴの、１フレーム期間におけるタイミングチャートを示している。
【００１１】
また、図３は、図２の時刻ｔ１乃至ｔ６における、単位画素２０Ａのポテンシャル図を示している。なお、このポテンシャル図において、縦方向が電位を示し、上方向は電位が低くなる方向である。また、図中のＴＲＧ、ＲＳＴの文字の下に記述される四角は、転送パルスＴＲＧ、リセットパルスＲＳＴの状態を示している。すなわち、黒塗りの四角は、そのパルスがオンされていることを示し、白抜きの四角は、そのパルスがオフされていることを示している。
【００１２】
図２において、時刻ｔ１から時刻ｔ３までの期間は、入射光量に応じた電荷を全画素同時に蓄積する蓄積期間である。
【００１３】
具体的には、時刻ｔ１において、全画素同時に転送パルスＴＲＧ及びリセットパルスＲＳＴがオンされ、フォトダイオード２１及び浮遊拡散領域２５の電荷が排出される。その後、転送パルスＴＲＧ及びリセットパルスＲＳＴがオフされ、全画素同時に露光が開始され、時刻ｔ２に示すように、入射光量に応じた量の電荷がフォトダイオード２１に蓄積される。
【００１４】
時刻ｔ３において、全画素同時に転送パルスＴＲＧがオンされ、フォトダイオード２１に蓄積されている電荷が浮遊拡散領域２５に転送された後、転送パルスＴＲＧがオフされる。これにより、全画素同一の露光期間で蓄積された電荷が、浮遊拡散領域２５で保持される。
【００１５】
その後、ｉ行目及びｉ＋１行目読み出し期間において、蓄積された電荷が行単位で順次読み出される。
【００１６】
具体的には、時刻ｔ４において、浮遊拡散領域２５に蓄積されている電荷に基づく電圧（以下、信号レベルという）を示す画素信号が読み出される。また、時刻ｔ５において、浮遊拡散領域２５がリセットされる。なお、以下、信号レベルの読み出し期間をＤ期間と称する。
【００１７】
そして、時刻ｔ６において、電荷が排出された浮遊拡散領域２５の電圧（以下、リセットレベルという）を示す信号が読み出される。なお、以下、リセットレベルの読み出し期間をＰ期間と称する。
【００１８】
以上のようにして、信号レベル及びリセットレベルを示す信号が読み出されると、後段の信号処理によって、リセットレベルを用いた信号レベルのノイズ除去が行われる。このノイズ除去処理では、信号レベルの読み出し後に実行されるリセット動作のリセットレベルを読み出すことになるため、リセット動作におけるｋＴＣノイズ（熱雑音）を除去することができず、画質劣化となる。
【００１９】
リセット動作におけるｋＴＣノイズは、リセット動作時にリセットトランジスタのスイッチ動作で発生するランダムノイズであるため、浮遊拡散領域２５へ電荷を転送する前のレベルを用いなければ、信号レベルのノイズを正確に除去できない。ここでは、全画素同時に浮遊拡散領域２５へ電荷が転送されるため、信号レベルを読み出した後に再度リセット動作を実行してノイズ除去を行うことになる。そのため、オフセット誤差などのノイズは除去可能であるが、ｋＴＣノイズについては除去できない。
【００２０】
また、Ｓｉ−ＳｉＯ２の界面では結晶欠陥が多く暗電流が発生しやすいことが知られており、浮遊拡散領域２５に電荷を保持する場合に、読み出す順番によって信号レベルに加わる暗電流に差が生じることになるが、これもリセットレベルによるノイズ除去ではキャンセルすることができない。
【００２１】
このような固体撮像素子としては、例えば、特許文献１，２に記載されているものが提案されている。
【００２２】
（メモリ部を有する画素構造）
上述したｋＴＣノイズを除去できないという問題を解決するための構造として、図４に示すように、単位画素内に、浮遊拡散領域とは別に電荷保持領域を搭載したものが提案されている。
【００２３】
図４に示すように、単位画素２０Ｂでは、浮遊拡散領域（ＦＤ）２５とは別に、メモリ部（ＭＥＭ）２３が搭載されている。メモリ部２３は、フォトダイオード（ＰＤ）２１により蓄積された電荷を一時的に保持する。単位画素２０Ｂにはさらに、フォトダイオード（ＰＤ）２１により蓄積された電荷をメモリ部２３に転送する第１転送ゲート２２が設けられている。
【００２４】
このメモリ部２３を有する単位画素２０Ｂでは、フォトダイオード（ＰＤ）２１により蓄積された電荷を、一旦メモリ部２３に転送した後、順次、浮遊拡散領域（ＦＤ）２５に転送して読み出し動作を行う。
【００２５】
ここで、メモリ部２３を有する単位画素２０Ｂにおいて、グローバル露光を実行する際の動作について、図５を参照して説明する。なお、図５は、時刻ｔ１乃至ｔ７における単位画素２０Ｂのポテンシャル図を示している。また、図中のＴＲＸ、ＴＲＧ、ＲＳＴの文字に記述される四角は、転送パルスＴＲＸ、転送パルスＴＲＧ、リセットパルスＲＳＴの状態を示している。
【００２６】
時刻ｔ１から時刻ｔ３までの期間は、入射光量に応じた電荷を全画素同時に蓄積する蓄積区間である。
【００２７】
具体的には、時刻ｔ１において、全画素同時に転送パルスＴＲＸ、転送パルスＴＲＧ、リセットパルスＲＳＴがオンされ、フォトダイオード２１、メモリ部２３、浮遊拡散領域２５の電荷が排出される。その後、転送パルスＴＲＸ、転送パルスＴＲＧ、リセットパルスＲＳＴがオフされ、全画素同時に露光が開始され、時刻ｔ２に示されるように、入射光量に応じた量の電荷がフォトダイオード２１に蓄積される。
【００２８】
時刻ｔ３において、全画素同時に転送パルスＴＲＸがオンされ、フォトダイオード２１に蓄積されている電荷がメモリ部２３に転送された後、転送パルスＴＲＸがオフされる。
【００２９】
時刻ｔ４から時刻ｔ７までの期間は、蓄積した電荷を行単位で順に読み出す読み出し期間である。
【００３０】
具体的には、時刻ｔ４において、リセットパルスＲＳＴがオンされ、浮遊拡散領域２５がリセットされ、浮遊拡散領域２５から電荷が排出された後、リセットパルスＲＳＴがオフされる。
【００３１】
時刻ｔ５において、リセットレベルを示す画素信号が読み出される。また、時刻ｔ６において、転送パルスＴＲＧがオンされ、メモリ部２３に蓄積されている電荷が浮遊拡散領域２５に転送された後、転送パルスＴＲＧがオフされる。
【００３２】
時刻ｔ７において、信号レベルを示す画素信号が読み出される。このとき、信号レベルに含まれるリセットノイズは、リセットレベルの読み出しで読み出されたリセットノイズと一致するため、ｋＴＣノイズをも含めたノイズ低減処理が可能となる。
【００３３】
このことから明らかなように、浮遊拡散領域とは別にフォトダイオードで蓄積した電荷を一時的に保持するメモリ部を有する画素構造によれば、ｋＴＣノイズをも含めたノイズ低減処理を実現することができる。
【００３４】
このような固体撮像素子としては、例えば、特許文献３，４に記載されているものが提案されている。
【先行技術文献】
【特許文献】
【００３５】
【特許文献１】特開平０１−２４３６７５号公報
【特許文献２】特開２００４−１４０１４９号公報
【特許文献３】特開２００６−３１１５１５号公報
【特許文献４】特開平１１−１７７０７６号公報
【発明の概要】
【発明が解決しようとする課題】
【００３６】
ところで、メモリ部を有する画素構造では、従来の固体撮像素子と比べて、単位画素を構成するトランジスタの数が増加するため、それらを駆動するための駆動線の数も増加することになる。
【００３７】
駆動線の数が増加すると、次のような問題が引き起こされる可能性がある。すなわち、フォトダイオードに光を入射するための開口領域が狭くなることで、感度低下が引き起こされたり、配線のショートやオープンの確率が増加することで、歩留まり低下が引き起こされたりする可能性がある。そのため、配線数はできるだけ少ないほうが望ましい。
【００３８】
本技術はこのような状況に鑑みてなされたものであり、メモリ部を有する画素構造において、配線数の増加を抑制することができるようにするものである。
【課題を解決するための手段】
【００３９】
本技術の第１の側面の固体撮像素子は、入射光量に応じた電荷を発生して内部に蓄積する光電変換素子と、前記光電変換素子に蓄積された電荷を転送する第１転送ゲートと、前記第１転送ゲートによって前記光電変換素子から転送される電荷を保持する電荷保持領域と、前記電荷保持領域に保持された電荷を転送する第２転送ゲートと、前記第２転送ゲートによって前記電荷保持領域から転送される電荷を信号として読み出すために保持する浮遊拡散領域と、前記浮遊拡散領域の電荷をリセットするリセット部とを有する複数の単位画素を備え、前記第１転送ゲートと前記リセット部は、共通の駆動線を介して同一の駆動部に接続され、前記駆動部より同時に駆動される。
【００４０】
前記第１転送ゲートは、前記電荷保持領域の一部又は全部を覆っている。
【００４１】
前記駆動部は、前記リセット部を駆動する際の第１の電圧が、前記第１転送ゲートを駆動する際の第２の電圧よりも低くなるようにする。
【００４２】
本技術の第１の側面の制御方法は、上述した本技術の第１の側面の固体撮像素子に対応する制御方法である。
【００４３】
本技術の第１の側面の固体撮像素子及び制御方法においては、第１転送ゲートとリセット部は、共通の駆動線を介して同一の駆動部に接続され、その駆動部より同時に駆動される。
【００４４】
本技術の第２の側面の電子機器は、入射光量に応じた電荷を発生して内部に蓄積する光電変換素子と、前記光電変換素子に蓄積された電荷を転送する第１転送ゲートと、前記第１転送ゲートによって前記光電変換素子から転送される電荷を保持する電荷保持領域と、前記電荷保持領域に保持された電荷を転送する第２転送ゲートと、前記第２転送ゲートによって前記電荷保持領域から転送される電荷を信号として読み出すために保持する浮遊拡散領域と、前記浮遊拡散領域の電荷をリセットするリセット部とを有する複数の単位画素を備え、前記第１転送ゲートと前記リセット部は、共通の駆動線を介して同一の駆動部に接続され、前記駆動部より同時に駆動される。
【００４５】
本技術の第２の側面の電子機器は、第１転送ゲートとリセット部は、共通の駆動線を介して同一の駆動部に接続され、その駆動部より同時に駆動される。
【発明の効果】
【００４６】
本技術の第１の側面及び第２の側面によれば、メモリ部を有する画素構造において、配線数の増加を抑制することができる。
【図面の簡単な説明】
【００４７】
【図１】従来の単位画素の構成例を示す断面図である。
【図２】従来の単位画素の駆動方法を説明するためのタイミングチャートである。
【図３】従来の単位画素の駆動方法を説明するためのポテンシャル図である。
【図４】従来の単位画素の構成例を示す断面図である。
【図５】従来の単位画素の駆動方法を説明するためのポテンシャル図である。
【図６】ＣＭＯＳイメージセンサの構成例を示す図である。
【図７】単位画素の構成例を示す平面図である。
【図８】単位画素の構成例を示す断面図である。
【図９】単位画素の駆動方法を説明するためのタイミングチャートである。
【図１０】時刻ｔ１におけるポテンシャル図である。
【図１１】時刻ｔ２におけるポテンシャル図である。
【図１２】時刻ｔ２'におけるポテンシャル図である。
【図１３】時刻ｔ３におけるポテンシャル図である。
【図１４】時刻ｔ４におけるポテンシャル図である。
【図１５】時刻ｔ５におけるポテンシャル図である。
【図１６】時刻ｔ６におけるポテンシャル図である。
【図１７】時刻ｔ７におけるポテンシャル図である。
【図１８】時刻ｔ８におけるポテンシャル図である。
【図１９】時刻ｔ９におけるポテンシャル図である。
【図２０】時刻ｔ１０におけるポテンシャル図である。
【図２１】時刻ｔ１１におけるポテンシャル図である。
【図２２】ＣＭＯＳイメージセンサの他の構成例を示す図である。
【図２３】ＣＭＯＳイメージセンサの他の構成例を示す図である。
【図２４】撮像装置の構成例を示す図である。
【発明を実施するための形態】
【００４８】
以下、図面を参照しながら本技術の実施の形態について説明する。
【００４９】
［固体撮像装置の構成例］
図６は、本技術が適用される固体撮像装置としてのＣＭＯＳイメージセンサの構成例を示すブロック図である。
【００５０】
図６に示すように、本適用例に係るＣＭＯＳイメージセンサ１００は、図示せぬ半導体基板（チップ）上に形成された画素アレイ部１１１と、当該画素アレイ部１１１と同じ半導体基板上に集積された周辺回路部とを有する構成となっている。周辺回路部は、垂直駆動部１１２、カラム処理部１１３、水平駆動部１１４、及びシステム制御部１１５からなる。
【００５１】
ＣＭＯＳイメージセンサ１００はさらに、信号処理部１１８及びデータ格納部１１９を備えている。信号処理部１１８及びデータ格納部１１９については、ＣＭＯＳイメージセンサ１００とは別の基板に設けられる外部信号処理部、例えばＤＳＰ(Digital Signal Processor)やソフトウェアによる処理でも構わないし、ＣＭＯＳイメージセンサ１００と同じ基板上に搭載しても構わない。
【００５２】
画素アレイ部１１１には、入射光量に応じた電荷量の電荷を発生して内部に蓄積する光電変換素子を有する単位画素（以下、単に「画素」と記述する場合もある）が行列状に２次元配置されている。単位画素の具体的な構成については後述する。
【００５３】
画素アレイ部１１１にはさらに、行列状の画素配列に対して行ごとに画素駆動線１１６が図の左右方向（画素行の画素の配列方向）に沿って形成され、列ごとに垂直信号線１１７が図の上下方向（画素列の画素の配列方向）に沿って形成されている。図６では、画素駆動線１１６について１本として示しているが、１本に限られるものではない。画素駆動線１１６の一端は、垂直駆動部１１２の各行に対応した出力端に接続されている。
【００５４】
垂直駆動部１１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１１の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。この垂直駆動部１１２は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
【００５５】
読出し走査系は、単位画素から信号を読み出すために、画素アレイ部１１１の単位画素を行単位で順に選択走査する。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
【００５６】
この掃出し走査系による掃出し走査により、読出し行の単位画素の光電変換素子から不要な電荷が掃き出される（リセットされる）。そして、この掃出し走査系による不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の電荷を捨てて、新たに露光を開始する（電荷の蓄積を開始する）動作のことを言う。
【００５７】
読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に入射した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における電荷の蓄積時間（露光時間）となる。
【００５８】
垂直駆動部１１２によって選択走査された画素行の各単位画素から出力される信号は、垂直信号線１１７の各々を通してカラム処理部１１３に供給される。カラム処理部１１３は、画素アレイ部１１１の画素列ごとに、選択行の各単位画素から垂直信号線１１７を通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
【００５９】
具体的には、カラム処理部１１３は、信号処理として少なくとも、ノイズ除去処理、例えばＣＤＳ(Correlated Double Sampling;相関二重サンプリング）処理を行う。このカラム処理部１１３によるＣＤＳ処理により、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。カラム処理部１１３にノイズ除去処理以外に、例えば、ＡＤ（Analog Digital）変換機能を持たせ、信号レベルをデジタル信号で出力することも可能である。
【００６０】
水平駆動部１１４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１１３の画素列に対応する単位回路を順番に選択する。この水平駆動部１１４による選択走査により、カラム処理部１１３で信号処理された画素信号が順番に出力される。
【００６１】
システム制御部１１５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、当該タイミングジェネレータで生成された各種のタイミング信号を基に、垂直駆動部１１２、カラム処理部１１３、及び水平駆動部１１４などの駆動制御を行う。
【００６２】
信号処理部１１８は、少なくとも加算処理機能を有し、カラム処理部１１３から出力される画素信号に対して加算処理等の種々の信号処理を行う。データ格納部１１９は、信号処理部１１８での信号処理に当たって、その処理に必要なデータを一時的に格納する。
【００６３】
［単位画素の構造］
次に、図７及び図８を参照して、図６の画素アレイ部１１１に行列状に配置されている単位画素１２０の具体的な構造について説明する。なお、図７は、単位画素１２０の構成を示す平面図である。また、図８は、図７の右側の平面図に示されるＡ−Ａ’方向の単位画素１２０の断面の構成例を示している。
【００６４】
単位画素１２０は、光電変換素子として、例えばフォトダイオード（ＰＤ）１２１を有している。フォトダイオード１２１は、例えば、Ｎ型基板１３１上に形成されたＰ型ウェル層１３２に対して、Ｐ型層１３３を基板表面側に形成してＮ型埋め込み層１３４を埋め込むことによって形成される埋め込み型のフォトダイオードである。なお、Ｐ型層１３３及びＮ型埋め込み層１３４は、電荷排出時に空乏状態となる不純物濃度とされる。
【００６５】
単位画素１２０は、フォトダイオード１２１に加えて、第１転送ゲート（ＴＲＸ）１２２、メモリ部（ＭＥＭ）１２３、第２転送ゲート（ＴＲＧ）１２４、及び浮遊拡散領域（ＦＤ：Floating Diffusion）１２５を有する。
【００６６】
第１転送ゲート１２２は、ポリシリコンからなるゲート電極１２２Ａ及びゲート絶縁膜１２２Ｂを含むように構成される。ゲート電極１２２Ａは、ゲート絶縁膜１２２Ｂを介して、フォトダイオード１２１とメモリ部１２３の間と、メモリ部１２３の上部の一部又は全部を覆うように形成されている。ゲート電極１２２Ａのメモリ部１２３側の上部には、配線用のコンタクト１４１が接続されている。そして、第１転送ゲート１２２は、コンタクト１４１を介してゲート電極１２２Ａに転送パルスＴＲＸが印加されることにより、フォトダイオード１２１に蓄積されている電荷を転送する。
【００６７】
メモリ部１２３は、ゲート電極１２２Ａの下に形成された、電荷排出時に空乏状態となる不純物濃度のＮ型埋め込みチャネル１３５によって形成され、第１転送ゲート１２２によってフォトダイオード１２１から転送された電荷を蓄積する。なお、メモリ部１２３が、埋め込みチャネル１３５によって形成されているため、Ｓｉ−ＳｉＯ２界面での暗電流の発生を抑えることができ、画質の向上に寄与できる。
【００６８】
また、メモリ部１２３の上部にゲート電極１２２Ａを配置し、そのゲート電極１２２Ａに転送パルスＴＲＸを印加することにより、メモリ部１２３に変調をかけることができる。すなわち、ゲート電極１２２Ａに転送パルスＴＲＸが印加されることにより、メモリ部１２３のポテンシャルが深くなる。これにより、メモリ部１２３の飽和電荷量を、変調をかけない場合よりも増やすことができる。
【００６９】
第２転送ゲート１２４は、ポリシリコンからなるゲート電極１２４Ａ及びゲート絶縁膜１２４Ｂを含むように構成される。ゲート電極１２４Ａは、ゲート絶縁膜１２４Ｂを介して、メモリ部１２３と浮遊拡散領域１２５の間の上部に形成されている。また、ゲート電極１２４Ａの上部には、配線用のコンタクト１４２が接続されている。そして、第２転送ゲート１２４は、コンタクト１４２を介してゲート電極１２４Ａに転送パルスＴＲＧが印加されることにより、メモリ部１２３に蓄積された電荷を転送する。
【００７０】
浮遊拡散領域１２５は、配線用のコンタクト１４３を電気的に接続できる不純物濃度のＮ型層からなる電荷電圧変換部であり、第２転送ゲート１２４によってメモリ部１２３から転送された電荷を電圧に変換する。浮遊拡散領域１２５の上部には、配線用のコンタクト１４３が接続されている。
【００７１】
リセットゲート１２６は、ポリシリコンからなるゲート電極１２６Ａ及びゲート絶縁膜１２６Ｂを含むように構成される。ゲート電極１２６Ａは、ゲート絶縁膜１２６Ｂを介して、浮遊拡散領域１２５と電荷排出部（ＶＤＤ）１２７の間の上部に形成されている。また、ゲート電極１２６Ａの上部には、配線用のコンタクト１４４が接続されている。そして、リセットゲート１２６は、コンタクト１４４を介してゲート電極１２６ＡにリセットパルスＲＳＴが印加されることにより、浮遊拡散領域１２５から電荷排出部１２７に電荷が転送され、浮遊拡散領域１２５がリセットされる。
【００７２】
なお、詳細は後述するが、第１転送ゲート１２２のコンタクト１４１と、リセットゲート１２６のコンタクト１４４は、共通の画素駆動線１１６を介して垂直駆動部１１２に接続されているため、ゲート電極１２２Ａに印加される転送パルスＴＲＸと、ゲート電極１２６Ａに印加されるリセットパルスＲＳＴは、同電位となる。
【００７３】
単位画素１２０は、さらに、増幅回路１６１及び選択回路１６２を有している。増幅回路１６１は、浮遊拡散領域１２５と接続されている。そして、増幅回路１６１は、選択回路１６２によって画素信号を読み出す対象となる単位画素１２０が選択された場合、浮遊拡散領域１２５の電圧を示す画素信号を読み出し、垂直信号線１１７を介して、カラム処理部１１３に供給する。
【００７４】
単位画素１２０は、さらに、電荷排出ゲート（ＡＢＧ）１２８及び電荷排出部（ＡＢＤ）１２９を有している。電荷排出ゲート１２８は、配線用のコンタクト１４６を介してゲート電極１２８Ａに制御パルスＡＢＧが印加されることにより、フォトダイオード１２１に蓄積されている電荷を転送する。すなわち、電荷排出ゲート１２８によって、フォトダイオード１２１から電荷排出部１２９に電荷が転送され、排出されることになる。
【００７５】
電荷排出部１２９の上部には、配線用のコンタクト１４７が接続されている。また、電荷排出ゲート１２８及び電荷排出部１２９は、露光終了後の読み出し期間中に、フォトダイオード１２１が飽和して電荷が溢れるのを防ぐ作用をなす。
【００７６】
なお、単位画素１２０の上面には、例えば酸化膜−窒化膜−酸化膜の３層構造からなる絶縁膜１５１が形成されている。この絶縁膜１５１は、光学的な反射防止膜としての機能も有する。絶縁膜１５１は、コンタクト１４１乃至１４７が形成されている部分のみ開口されている。なお、絶縁膜１５１を構成する各層は、耐圧や光学感度特性を考慮して、最適な膜圧に設定される。
【００７７】
さらに、絶縁膜１５１の上面には、タングステンなどの金属からなる遮光膜１５２が形成されている。図８に示されるように、遮光膜１５２は、フォトダイオード１２１の受光部とコンタクト１４１乃至１４７が形成されている部分のみ開口されている。
【００７８】
フォトダイオード１２１の受光部に対する遮光膜１５２の開口部は、フォトダイオード１２１の光学感度と、メモリ部１２３で発生するノイズとのトレードオフにより、最適な大きさおよび位置に設定される。なお、ここでいうメモリ部１２３で発生するノイズとは、ＣＣＤ（Charge Coupled Device）イメージセンサのスミアと同じ原理で発生するノイズである。例えば、遮光膜１５２の開口から光が、メモリ部１２３やその近傍に入射し、メモリ部１２３内で電荷が発生したり、外部で発生した電荷が拡散してメモリ部１２３に流入したりすることにより発生するノイズである。
【００７９】
また、コンタクト１４１乃至１４７に対する遮光膜１５２の開口部は、各コンタクトと遮光膜１５２との間の短絡を防ぐために、各コンタクトの断面より一回り大きく開口され、両者の間に所定の間隔が確保される。ただし、各コンタクトと遮光膜１５２の間隔が狭すぎると、短絡が発生しやすくなる。また、各コンタクトと遮光膜１５２の間隔が広すぎると、開口部から迷い光が入射し、この迷い光により、上述したスミアと同じ原理で発生するノイズが増加する。従って、各コンタクトに対する開口部も、この２つの特性のトレードオフにより、最適な大きさに設定される。
【００８０】
［単位画素の駆動方法］
次に、図９乃至図２１を参照して、単位画素１２０の駆動方法について説明する。
【００８１】
なお、図９は、画素アレイ部１１１のｉ行目及びｉ＋１行目の単位画素１２０の選択パルスＳＥＬ、リセットパルスＲＳＴ、転送パルスＴＲＸ、転送パルスＴＲＧ、及び制御パルスＡＢＧの、１フレーム期間におけるタイミングチャートを示している。また、図１０乃至図２１は、図９の時刻ｔ１乃至ｔ１１における、図８のＡ−Ａ’方向の単位画素１２０のポテンシャル図を示しており、適宜参照しながら説明する。
【００８２】
また、このポテンシャル図において、縦方向が電位を示し、上方向は電位が低くなる方向であり、各バリアの高さが高くなる方向である。逆に、下方向は、電位が高くなる方向であり、各バリアの高さが低くなる方向である。さらに、図中のＡＢＧ、ＴＲＸ、ＴＲＧ、ＲＳＴの文字の下に記述される四角は、制御パルスＡＢＧ、転送パルスＴＲＸ、転送パルスＴＲＧ、リセットパルスＲＳＴの各ゲート電極とその状態を示している。すなわち、ゲート電極が黒塗りとなる場合は、そのパルスがオンされていることを示し、白抜きとなる場合は、そのパルスがオフされていることを示している。
【００８３】
以下、制御パルスＡＢＧ、転送パルスＴＲＸ、転送パルスＴＲＧ、リセットパルスＲＳＴがオンされているときの各パルスの電圧をオン電圧と称し、オフされているときの各パルスの電圧をオフ電圧と称する。
【００８４】
まず、時刻ｔ１において、制御パルスＡＢＧがオンされると、フォトダイオード１２１が空乏化、すなわち、リセットされ続けている状態となる。その結果、フォトダイオード１２１には光が入射されているが、その光を光電変換することで得られる電荷は常に、電荷排出部（ＡＢＤ）１２９へ排出されることになる（図１０）。
【００８５】
次に、制御パルスＡＢＧがオフされると、全画素同時に、入射光を光電変換して得られる電荷が、フォトダイオード１２１に蓄積され始める。すなわち、制御パルスＡＢＧがオンからオフに切り替わることで、入射光量に応じた電荷が蓄積され、全画素同時に露光が開始される。そして、露光が始まると、時間に比例してフォトダイオード１２１に電荷が蓄積される（時刻ｔ２，図１１）。また、フォトダイオード１２１に電荷が蓄積されると同時に、メモリ部１２３にもスミアや暗電流などのノイズ成分が蓄積されることになる（時刻ｔ２'，図１２）。
【００８６】
そのため、次に、フォトダイオード１２１に蓄積された電荷を、メモリ部１２３に転送する前に、上記のメモリ部１２３に蓄積されたノイズ成分をリセットする目的で、転送パルスＴＲＧをオンにする。これにより、メモリ部１２３に蓄積されたノイズ成分が、浮遊拡散領域１２５に転送される（時刻ｔ３，図１３）。そして、ノイズ成分の転送が終了すると、転送パルスＴＲＧがオフにされる。また、このとき、リセットパルスＲＳＴはオフのままであるので、当該ノイズ成分は、メモリ部１２３から浮遊拡散領域１２５へ転送されただけとなる。
【００８７】
そして、時刻ｔ４において、全画素同時に露光が終了し、電荷の蓄積期間が終了する（図１４）。また、メモリ部１２３がリセットされているので、転送パルスＴＲＸをオンにして、フォトダイオード１２１に蓄積された電荷を、メモリ部１２３に全画素同時に転送する（時刻ｔ５，図１５）。このとき、転送パルスＴＲＸと共通の駆動線により伝送されるリセットパルスＲＳＴが同時にオンされ、さらに、リセットパルスＲＳＴが転送パルスＴＲＸと同電位となるため、浮遊拡散領域１２５も同時にリセット状態となる（時刻ｔ５，図１５）。
【００８８】
次に、転送パルスＴＲＸ及びリセットパルスＲＳＴが共にオフにされると、フォトダイオード１２１から転送された電荷が、メモリ部１２３に蓄積されることになる（時刻ｔ６，図１６）。
【００８９】
その後、制御パルスＡＢＧがオンされ、フォトダイオード１２１がリセットされる（時刻ｔ７，図１７）。これにより、フォトダイオード１２１にて発生した電荷がメモリ部１２３に流入（ブルーミング）されるのを防止することができる。その結果、保持中の信号が破壊されるのを防止することができる。
【００９０】
蓄積期間が終了した後、各画素１２０に蓄積した電荷に基づく画素信号を読み出す読み出し期間となる。画素信号の読み出しは、画素ごとあるいは複数の画素単位で実行される。例えば、ｉ行目の単位画素１２０の画素信号を読み出す場合、ｉ行目の選択回路１６２に対する選択パルスＳＥＬがオンされ、ｉ行目の単位画素１２０が画素信号を読み出す対象に選択される。
【００９１】
以下、メモリ部１２３に蓄積された電荷が、行ごとに浮遊拡散領域１２５へ転送され、出力される例を示す。この際、メモリ部１２３から浮遊拡散領域１２５へ転送する前に、浮遊拡散領域１２５をリセットする必要がある。このとき、リセットパルスＲＳＴをオンすると、駆動線が共通化された転送パルスＴＲＸもオンされることになり、メモリ部１２３からフォトダイオード１２１に電荷が流れ出すことが懸念される。そこで、単位画素１２０においては、第２転送ゲート１２４のゲート電極１２４Ａが、メモリ部１２３の上部の一部又は全部を覆うように形成されるようにしている。これにより、転送パルスＴＲＸが印加されると、メモリ部１２３のポテンシャルが深くなり、転送パルスＴＲＸがオンになってもメモリ部１２３から電荷が逆流しないことになる。
【００９２】
また、このとき、リセットパルスＲＳＴ及び転送パルスＴＲＸとして印加するオン電圧は、時刻ｔ５においてフォトダイオード１２１からメモリ部１２３に電荷を転送したときに印加したオン電圧よりも低い電圧（以下、中間電圧という）であることが望ましい。具体的には、例えば、時刻ｔ５において印加したオン電圧が３Ｖである場合には、時刻ｔ８において印加されるオン電圧として、２Ｖの中間電圧が印加される。
【００９３】
すなわち、この中間電圧は、リセットパルスＲＳＴにより浮遊拡散領域１２５を完全にリセットすることができ、かつ、転送パルスＴＲＸによりフォトダイオード１２１とメモリ部１２３との間で電荷の転送が行われない状態とさせるような電圧となる。
【００９４】
なお、中間電圧の代わりに、時刻ｔ５において印加されたオン電圧と同電位の電圧を印加することでもメモリ部１２３に保持中の電荷を破壊しないようにする方法はある。すなわち、制御パルスＡＢＧをオンしたときに、転送パルスＴＲＸをオンしても、電荷排出部（ＡＢＤ）１２９にのみ、フォトダイオード１２１にて発生した電荷が流れ込むようなポテンシャル設計を行えばよい。しかし、入射光量が大きく、発生する電荷が大きい場合には、当該方法を採用しても、メモリ部１２３への電荷の流入を十分に防ぐことが難しいため、中間電圧を用いた方法を採用するのが好適である。
【００９５】
以上により、メモリ部１２３で保持されている電荷を破壊することなく、浮遊拡散領域１２５をリセットすることができる（時刻ｔ８，図１８）。また、浮遊拡散領域１２５がリセットされた後、転送パルスＴＲＸ及びリセットパルスＲＳＴがオフにされる。そして、Ｐ期間において、ＣＤＳのＰ相（リセットレベルを示す信号）が読み出される（時刻ｔ９，図１９）。
【００９６】
続いて、転送パルスＴＲＧがオンされ、メモリ部１２３に蓄積されている電荷、すなわち、蓄積期間中にフォトダイオード１２１に蓄積され、メモリ部１２３に転送された電荷が、浮遊拡散領域１２５に転送される（時刻ｔ１０，図２０）。そして、転送パルスＴＲＧがオフされた後、Ｄ期間において、浮遊拡散領域１２５に転送された電荷に基づく信号レベルを示す画素信号が読み出される（時刻ｔ１１，図２１）。
【００９７】
その後、選択パルスＳＥＬがオフされ、ｉ行目の単位画素１２０の読み出し期間が終了し、ｉ＋１行目の単位画素１２０の読み出し期間に遷移する。そして、全ての行の画素信号の読み出しが終了した後、必要に応じて、図９のタイミングチャートの先頭に遷移し、次のフレームの蓄積期間が開始される。
【００９８】
以上のように、単位画素１２０は、メモリ部を有する画素構造であって、転送パルスＴＲＸとリセットパルスＲＳＴを伝送する駆動線を共通化して、駆動線数を減らしたものであるが、ｋＴＣノイズを除外した信号を出力することが可能となる。すなわち、転送パルスＴＲＸとリセットパルスＲＳＴを共通化した場合であっても、例えば、浮遊拡散領域１２５のリセットを行うに際し、中間電圧が印加されるようにすることで、フォトダイオード１２１からメモリ部１２３への転送と、浮遊拡散領域１２５のリセットの動作を両立させることができる。
【００９９】
なお、上記の説明では、第１転送ゲート１２２は、メモリ部１２３の上部の一部又は全部を覆うように形成されるとして説明したが、例えば、第１転送ゲート１２２がメモリ部１２３の少なくとも一部を覆った、ＣＣＤのレジスタのような構造であることが望ましい。
【０１００】
また、単位画素１２０の構造としては、図８の構造に限らず他の構造を採用することができる。例えば、フォトダイオード１２１と同様に、メモリ部１２３の基板表面側にＰ型層が形成されるようにして、フォトダイオード１２１とメモリ部１２３の間に転送ゲートを設けた構造とすることもできる。この構造で、図９に示した駆動方法を採用する場合、時刻ｔ８（図１８）にて、リセットパルスＲＳＴ及び転送パルスＴＲＸとして中間電圧を印加しても、メモリ部１２３のポテンシャルは転送パルスＴＲＸと連動して深くならないため、メモリ部１２３で保持している電荷が、フォトダイオード１２１側に逆流してしまうことになる。従って、当該構造において、図９の駆動を行う場合に中間電圧を用いたとき、メモリ部１２３で保持できる電荷（メモリ部１２３の飽和電荷量）は、中間電圧の状態で決まる電荷量ということになる。
【０１０１】
以上のように、グローバル露光を実現する画素において、転送パルスＴＲＸとリセットパルスＲＳＴを共有化することで、駆動線数を減らすことができる。その結果、フォトダイオードへ入射光を導く開口面積を増大できるため、感度を向上させることができる。また、駆動線数を減らすことで、配線ショートなどの歩留まり低下リスクも減少させることができる。
【０１０２】
［固体撮像装置の構成の変形例］
上記の説明では、図６に示したように、データ格納部１１９をカラム処理部１１３の後段において信号処理部１１８に対して並列的に設ける構成としたが、これに限られるものではない。例えば、図２２に示すように、データ格納部１１９をカラム処理部１１３と並列的に設け、水平駆動部１１４による水平走査によって同時に読み出されたデータに対し、後段の信号処理部１１８で信号処理を実行する構成を採ることも可能である。
【０１０３】
さらに、図２３に示すように、画素アレイ部１１１の列ごとあるいは複数列ごとにＡＤ変換するＡＤ変換機能をカラム処理部１１３に持たせるとともに、当該カラム処理部１１３に対してデータ格納部１１９及び信号処理部１１８を並列的に設け、信号処理部１１８においてアナログ又はデジタルでノイズ除去処理を行った後、データ格納部１１９及び信号処理部１１８での各処理を列ごとあるいは複数列ごと実行する構成を採ることも可能である。
【０１０４】
なお、本技術は、固体撮像素子への適用に限られるものではない。すなわち、本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機など、画像取込部（光電変換部）に固体撮像素子を用いる電子機器全般に対して適用可能である。固体撮像素子は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
【０１０５】
［本技術を適用した電子機器の構成例］
図２４は、本技術を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
【０１０６】
図２４の撮像装置３００は、レンズ群などからなる光学部３０１、上述した単位画素１２０の各構成が採用される固体撮像素子（撮像デバイス）３０２、及びカメラ信号処理回路であるＤＳＰ(Digital Signal Processor)回路３０３を備える。また、撮像装置３００は、フレームメモリ３０４、表示部３０５、記録部３０６、操作部３０７、及び電源部３０８も備える。ＤＳＰ回路３０３、フレームメモリ３０４、表示部３０５、記録部３０６、操作部３０７、及び電源部３０８は、バスライン３０９を介して相互に接続されている。
【０１０７】
光学部３０１は、被写体からの入射光（像光）を取り込んで固体撮像素子３０２の撮像面上に結像する。固体撮像素子３０２は、光学部３０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像素子３０２として、上述した実施の形態に係るＣＭＯＳイメージセンサ１００等の固体撮像素子、すなわちグローバル露光によって歪みのない撮像を実現できる固体撮像素子を用いることができる。
【０１０８】
表示部３０５は、例えば、液晶パネルや有機ＥＬ(electro luminescence)パネル等のパネル型表示装置からなり、固体撮像素子３０２で撮像された動画または静止画を表示する。記録部３０６は、固体撮像素子３０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。
【０１０９】
操作部３０７は、ユーザによる操作の下に、撮像装置３００が持つ様々な機能について操作指令を発する。電源部３０８は、ＤＳＰ回路３０３、フレームメモリ３０４、表示部３０５、記録部３０６、及び操作部３０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０１１０】
上述したように、固体撮像素子３０２として、上述した実施の形態に係るＣＭＯＳイメージセンサ１００を用いることで、ｋＴＣノイズをも含めたノイズ低減処理が可能となるので、高いＳ／Ｎを確保することができる。従って、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置３００においても、撮像画像の高画質化を図ることができる。
【０１１１】
また、上述した実施形態においては、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に配置されてなるＣＭＯＳイメージセンサに適用した場合を例に挙げて説明した。しかしながら、本技術はＣＭＯＳイメージセンサへの適用に限られるものではなく、画素アレイ部の画素列ごとにカラム処理部を配置してなるカラム方式の固体撮像素子全般に対して適用可能である。
【０１１２】
また、本技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像素子（物理量分布検知装置）全般に対して適用可能である。
【０１１３】
なお、本明細書において、フローチャートに記述されたステップは、記載された順序に沿って時系列的に行われる場合はもちろん、必ずしも時系列的に処理されなくとも、並列に、あるいは呼び出しが行われたとき等の必要なタイミングで実行されてもよい。
【０１１４】
本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０１１５】
なお、本技術は、以下のような構成をとることができる。
【０１１６】
（１）
入射光量に応じた電荷を発生して内部に蓄積する光電変換素子と、
前記光電変換素子に蓄積された電荷を転送する第１転送ゲートと、
前記第１転送ゲートによって前記光電変換素子から転送される電荷を保持する電荷保持領域と、
前記電荷保持領域に保持された電荷を転送する第２転送ゲートと、
前記第２転送ゲートによって前記電荷保持領域から転送される電荷を信号として読み出すために保持する浮遊拡散領域と、
前記浮遊拡散領域の電荷をリセットするリセット部と
を有する複数の単位画素を備え、
前記第１転送ゲートと前記リセット部は、共通の駆動線を介して同一の駆動部に接続され、前記駆動部より同時に駆動される
固体撮像素子。
（２）
前記第１転送ゲートは、前記電荷保持領域の一部又は全部を覆っている
（１）に記載の固体撮像素子。
（３）
前記駆動部は、前記リセット部を駆動する際の第１の電圧が、前記第１転送ゲートを駆動する際の第２の電圧よりも低くなるようにする
（１）又は（２）に記載の固体撮像素子。
（４）
入射光量に応じた電荷を発生して内部に蓄積する光電変換素子と、
前記光電変換素子に蓄積された電荷を転送する第１転送ゲートと、
前記第１転送ゲートによって前記光電変換素子から転送される電荷を保持する電荷保持領域と、
前記電荷保持領域に保持された電荷を転送する第２転送ゲートと、
前記第２転送ゲートによって前記電荷保持領域から転送される電荷を信号として読み出すために保持する浮遊拡散領域と、
前記浮遊拡散領域の電荷をリセットするリセット部と
を有する複数の単位画素と、
前記複数の単位画素を駆動する駆動部と
を備える固体撮像素子の制御方法において、
前記第１転送ゲートと前記リセット部に共通の駆動線を介して接続された前記駆動部が、前記第１転送ゲートと前記リセット部を同時に駆動する
ステップを含む制御方法。
（５）
入射光量に応じた電荷を発生して内部に蓄積する光電変換素子と、
前記光電変換素子に蓄積された電荷を転送する第１転送ゲートと、
前記第１転送ゲートによって前記光電変換素子から転送される電荷を保持する電荷保持領域と、
前記電荷保持領域に保持された電荷を転送する第２転送ゲートと、
前記第２転送ゲートによって前記電荷保持領域から転送される電荷を信号として読み出すために保持する浮遊拡散領域と、
前記浮遊拡散領域の電荷をリセットするリセット部と
を有する複数の単位画素を備え、
前記第１転送ゲートと前記リセット部は、共通の駆動線を介して同一の駆動部に接続され、前記駆動部より同時に駆動される
固体撮像素子を搭載した電子機器。
【符号の説明】
【０１１７】
１００  ＣＭＯＳイメージセンサ，  １１１  画素アレイ部，  １１２  垂直駆動部，  １１３  カラム処理部，  １１４  水平駆動部，  １１５  システム制御部，  １１８  信号処理部，  １１９  データ格納部，  １２０  単位画素，  １２１  フォトダイオード，  １２２  第１転送ゲート，  １２３  メモリ部，  １２４  第２転送ゲート，  １２５  浮遊拡散領域，  １２６  リセットゲート，  １２７  電荷排出部，  １２８  電荷排出ゲート，  １２９  電荷排出部，  １５１  絶縁膜，  １５２  遮光膜，  １６１  増幅回路，  １６２  選択回路，  ３００  撮像装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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