(57)【要約】【課題】回路面積の増大を抑制しつつ、リテンション電圧の変動を低減させる。【解決手段】制御電圧に基づいてＶＲＴＮを出力するドライバ５と、クロック信号ＣＬＫに従ってリテンション電圧ＶＲＴＮと基準電圧ＶＲＥＦを間欠的に比較するコンパレータ２と、コンパレータ２による比較結果に基づいて制御電圧を制御する制御回路３とを備える。【選択図】図１
2013134688.tif 000002
【特許請求の範囲】
【請求項１】
ｎ（ｎは正の整数）個の回路ブロックと、
制御電圧に基づいてリテンション電圧を前記回路ブロックごとに出力するとともに、駆動力を可変できるｎ個の可変ドライバと、
前記ｎ個の回路ブロックにて共有され、クロック信号に従って前記リテンション電圧と基準電圧を比較するコンパレータと、
前記ｎ個の回路ブロックにて共有され、前記コンパレータによる比較結果に基づいて前記制御電圧および前記可変ドライバの駆動力を制御する制御回路と、
前記ｎ個の回路ブロックにて共有され、前記制御回路による制御結果に基づいて、前記制御電圧を発生する電圧発生回路と、
前記ｎ個の回路ブロックにて共有され、前記クロック信号が前記コンパレータに入力されるタイミングを制御するクロック制御回路と、
前記制御回路にて制御された前記駆動力の設定値を前記回路ブロックごとに保持するｎ個のレジスタと、
前記ｎ個のレジスタの出力を切り替えて前記制御回路に入力する第１のマルチプレクサと、
前記ｎ個の可変ドライバから出力されるリテンション電圧を切り替えて前記コンパレータに入力する第２のマルチプレクサと、
前記制御回路にて制御された前記駆動力の設定値を切り替えて前記レジスタに入力するデマルチプレクサとを備えることを特徴とするリテンション電圧生成回路。
【請求項２】
制御電圧に基づいてリテンション電圧を出力するドライバと、
クロック信号に従って前記リテンション電圧と基準電圧を間欠的に比較するコンパレータと、
前記コンパレータによる比較結果に基づいて前記制御電圧を制御する制御回路とを備えることを特徴とするリテンション電圧生成回路。
【請求項３】
前記ドライバは、ソースフォロワ動作するトランジスタであることを特徴とする請求項２に記載のリテンション電圧生成回路。
【請求項４】
前記ドライバは、ソース接地動作するトランジスタであることを特徴とする請求項２に記載のリテンション電圧生成回路。
【請求項５】
前記制御回路による制御結果に基づいて、前記トランジスタのゲート電圧を発生する電圧発生回路をさらに備えることを特徴とする請求項３または４に記載のリテンション電圧生成回路。
【請求項６】
前記ゲート電圧の設定値を保持するレジスタをさらに備えることを特徴とする請求項５に記載のリテンション電圧生成回路。
【請求項７】
前記クロック信号が前記コンパレータに入力されるタイミングを制御するクロック制御回路をさらに備えることを特徴とする請求項２から６のいずれか１項に記載のリテンション電圧生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態はリテンション電圧生成回路に関する。
【背景技術】
【０００２】
半導体集積回路の微細化に伴いリーク電流が増大しているため、非動作時に電源供給を止められるよう電源スイッチを持つロジック回路やＳＲＡＭがある。一方、非動作時に供給電圧を下げ、フリップフロップやＳＲＡＭセルのデータは保持しつつリーク電流を削減するリテンションモードを搭載したものもある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−１５５６１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態の目的は、回路面積の増大を抑制しつつ、リテンション電圧の変動を低減させることが可能なリテンション電圧生成回路を提供することである。
【課題を解決するための手段】
【０００５】
実施形態のリテンション電圧生成回路によれば、ドライバと、コンパレータと、制御回路とが設けられている。ドライバは、制御電圧に基づいてリテンション電圧を出力する。コンパレータは、クロック信号に従って前記リテンション電圧と基準電圧を間欠的に比較する。制御回路は、前記コンパレータによる比較結果に基づいて前記制御電圧を制御する。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係るリテンション電圧生成回路の概略構成を示すブロック図である。
【図２】図２は、図１のドライバの構成の一例を示す回路図である。
【図３】図３は、図２のソースフォロワ回路の電流電圧特性を示す図である。
【図４】図４は、図１のドライバの構成のその他の例を示す回路図である。
【図５】図５は、図４のソース接地回路の電流電圧特性を示す図である。
【図６】図６は、図１のクロック制御回路の構成の一例を示すブロック図である。
【図７】図７は、図６のクロック制御回路の各部の電圧波形を示すタイミングチャートである。
【図８】図８は、図１のクロック制御回路の構成のその他の例を示すブロック図である。
【図９】図９は、図８のクロック制御回路の各部の電圧波形を示すタイミングチャートである。
【図１０】図１０は、図１のクロック制御回路の構成のさらにその他の例を示すブロック図である。
【図１１】図１１は、第２実施形態に係るリテンション電圧生成回路の概略構成を示すブロック図である。
【図１２】図１２は、第３実施形態に係るリテンション電圧生成回路の概略構成を示すブロック図である。
【図１３】図１３は、第４実施形態に係るリテンション電圧生成回路の概略構成を示すブロック図である。
【図１４】図１４は、第５実施形態に係るリテンション電圧生成回路の概略構成を示すブロック図である。
【図１５】図１５は、第６実施形態に係るリテンション電圧生成回路の概略構成を示すブロック図である。
【図１６】図１６は、図１５のリセット信号生成回路の構成の一例を示すブロック図である。
【図１７】図１７は、第７実施形態に係るリテンション電圧生成回路の概略構成を示すブロック図である。
【図１８】図１８は、図１７のリテンション電圧生成回路の各部の電圧波形を示すタイミングチャートである。
【発明を実施するための形態】
【０００７】
以下、実施形態に係るリテンション電圧生成回路について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１実施形態）
図１は、第１実施形態に係るリテンション電圧生成回路の概略構成を示すブロック図である。
図１において、リテンション電圧生成回路には、クロック制御回路１、コンパレータ２、制御回路３、電圧発生回路４、ドライバ５、トランジスタ６および回路ブロック７が設けられている。回路ブロック７は、電源電圧ＶＤＤまたはリテンション電圧ＶＲＴＮが電源に供給される。なお、回路ブロック７としては、ロジック回路であってもよいし、ＳＲＡＭであってもよいし、ＤＲＡＭであってもよい。ロジック回路には、フリップフロップやレジスタが搭載されていてもよい。トランジスタ６は、待機信号ＳＬＰに基づいて電源電圧ＶＤＤを回路ブロック７に供給することができる。また、トランジスタ６は、例えば、Ｐチャンネル電界効果トランジスタを用いることができる。ドライバ５は、制御電圧に基づいてリテンション電圧ＶＲＴＮを回路ブロック７に出力することができる。なお、ドライバ５としては、電界効果トランジスタを用いるようにしてもよいし、バイポーラトランジスタを用いるようにしてもよい。電界効果トランジスタは、Ｐチャンネル電界効果トランジスタであってもよいし、Ｎチャンネル電界効果トランジスタであってもよい。また、制御電圧としては、電界効果トランジスタのゲート電圧Ｖｂを用いることができる。コンパレータ２は、クロック信号ＣＬＫに従ってリテンション電圧ＶＲＴＮと基準電圧ＶＲＥＦを間欠的に比較することができる。なお、コンパレータ２は、エッジトリガコンパレータを用いることができる。制御回路３は、コンパレータ２による比較結果に基づいてドライバ５の制御電圧を制御することができる。なお、制御回路３は、例えば、アップダウンカウンタなどを用いることができる。電圧発生回路４は、制御回路３による制御結果に基づいて、ドライバ５として用いられるトランジスタのゲート電圧Ｖｂを発生することができる。クロック制御回路１は、クロック信号ＣＬＫがコンパレータ２および制御回路３に入力されるタイミングを制御することができる。
【０００９】
そして、待機信号ＳＬＰがロウレベルになると、クロック制御回路１からのクロック信号ＣＬＫが停止され、コンパレータ２および制御回路３が非動作になる。また、待機信号ＳＬＰがロウレベルになると、トランジスタ６がオンする。このため、回路ブロック７には電源電圧ＶＤＤが供給され、回路ブロック７が通常動作できるようにされる。
【００１０】
一方、待機信号ＳＬＰがハイレベルになると、トランジスタ６がオフする。このため、回路ブロック７への電源電圧ＶＤＤの供給が遮断され、回路ブロック７は待機状態（リテンションモード）に移行される。この時、クロック制御回路１からクロック信号ＣＬＫが供給されるようになり、コンパレータ２および制御回路３が動作できるようになる。
【００１１】
そして、コンパレータ２において、リテンション電圧ＶＲＴＮと基準電圧ＶＲＥＦとが比較され、その比較結果が制御回路３に出力される。そして、制御回路３において、コンパレータ２による比較結果に基づいてドライバ５の制御電圧が制御され、その制御結果が電圧発生回路４に出力される。なお、制御回路３は、リテンション電圧ＶＲＴＮと基準電圧ＶＲＥＦとの差分が０に近づくようにドライバ５の制御電圧を制御することができる。そして、電圧発生回路４において、制御回路３による制御結果に基づいて、ドライバ５に設けられたトランジスタのゲート電圧Ｖｂが発生され、ドライバ５に出力される。そして、ドライバ５において、ゲート電圧Ｖｂに基づいてリテンション電圧ＶＲＴＮが生成され、回路ブロック７に出力される。なお、リテンション電圧ＶＲＴＮは、例えば、回路ブロック７にデータを保持させつつ、通常動作よりもリーク電流が削減できるように設定することができる。
【００１２】
なお、２回目以降にリテンションモードに移行される時に、リテンション電圧ＶＲＴＮを素早く安定させることができるようにするため、前回のゲート電圧Ｖｂの設定値をレジスタに保持するようにしてもよい。
【００１３】
ここで、クロック制御回路１にてコンパレータ２の動作タイミングを制御することにより、コンパレータ２を間欠的に動作させることができる。このため、コンパレータ２のゲインを小さくした場合においても、リテンション電圧ＶＲＴＮの安定性を向上させることができ、回路面積の増大を抑制しつつ、リテンション電圧ＶＲＴＮの変動を低減させることが可能となる。
【００１４】
図２は、図１のドライバの構成の一例を示す回路図である。
図２において、この構成例では、ドライバ５にはトランジスタ９が設けられている。なお、トランジスタ９としてはＮチャンネル電界効果トランジスタを用いることができる。そして、トランジスタ９のドレインが電源電圧ＶＤＤに接続され、トランジスタ９のソースから回路ブロック７にリテンション電圧ＶＲＴＮが供給されることで、トランジスタ９がソースフォロワ動作される。
【００１５】
図３は、ソースフォロワ回路の電流電圧特性を示す図である。
図３において、ソースフォロワの電流特性はＶｇｓ＜Ｖｔｈの範囲では指数関数的な特性を持つ。なお、Ｖｔｈは、ソースフォロワ動作されるトランジスタ９のしきい値電圧、Ｖｇｓは、ソースフォロワ動作されるトランジスタ９のゲート／ソース間電圧である。このため、ゲート電圧Ｖｂを適切な値に取れば回路ブロック７のリーク電流とソースフォロワの出力電流Ｉｄｓの温度特性がある程度一致し、リテンション電圧ＶＲＴＮが温度Ｔに依らずほぼ一定となる。また、ソースフォロワの出力電流Ｉｄｓがゲート／ソース間電圧Ｖｇｓで決まるため、電源電圧ＶＤＤの変動によってリテンション電圧ＶＲＴＮが変動するのを抑制することができる。
【００１６】
また、この特性を利用し、前回のゲート電圧Ｖｂの設定値をレジスタに保持しておくことで、次回以降にリテンションモードに移る際には短時間で所望のリテンション電圧ＶＲＴＮに移行することができる。
ここで、トランジスタ９のソースフォロワ動作に基づいてリテンション電圧ＶＲＴＮを生成することにより、電源電圧ＶＤＤの変動によるリテンション電圧ＶＲＴＮの変動を低減させることができる。
【００１７】
図４は、図１のドライバの構成のその他の例を示す回路図である。
図４において、この構成例では、ドライバ５にはトランジスタ１０が設けられている。なお、トランジスタ１０としてはＰチャンネル電界効果トランジスタを用いることができる。そして、トランジスタ１０のソースが電源電圧ＶＤＤに接続され、トランジスタ１０のドレインから回路ブロック７にリテンション電圧ＶＲＴＮが供給されることで、トランジスタ１０がソース接地動作される。
【００１８】
図５は、図４のソース接地回路の電流電圧特性を示す図である。
図５において、ソース接地の電流特性はＶｂ−Ｖｔｈ＜ＶＲＴＮの範囲では一定となる。なお、Ｖｔｈは、ソース接地動作されるトランジスタ１０のしきい値電圧である。このため、ソース接地では、ソースフォロワと異なり、リテンション電圧ＶＲＴＮが下がっても電流は増えない。また、電流値は電源電圧ＶＤＤに依存する。
【００１９】
図６は、図１のクロック制御回路の構成の一例を示すブロック図である。
図６において、このクロック制御回路には、遅延素子ＤＬ１およびＡＮＤ回路Ｎ１、Ｎ２が設けられている。
【００２０】
図７は、図６のクロック制御回路の各部の電圧波形を示すタイミングチャートである。
図７において、ＡＮＤ回路Ｎ１の一方の入力端子には、待機信号ＳＬＰが遅延素子ＤＬ１を介して入力され、ＡＮＤ回路Ｎ１の他方の入力端子には、待機信号ＳＬＰが遅延素子ＤＬ１を介することなく入力される。そして、ＡＮＤ回路Ｎ１において、これらの入力の論理積がとられることで待機信号ＳＬＰＤが生成される。そして、ＡＮＤ回路Ｎ２において、待機信号ＳＬＰＤとクロック信号ＣＬＫとの論理積がとられることで出力信号ＯＵＴが生成される。
【００２１】
ここで、待機信号ＳＬＰＤは待機信号ＳＬＰに比べて遅延素子ＤＬ１の遅延時間分だけ立ち上がりが遅れることから、その分だけ遅れてクロック信号ＣＬＫが出力信号ＯＵＴとして出力される。このため、待機信号ＳＬＰが立ち上がった直後のリテンション電圧ＶＲＴＮが不安定な状態で、コンパレータ２による比較動作が開始されるのを防止することができる。
【００２２】
図８は、図１のクロック制御回路の構成のその他の例を示すブロック図である。
図８において、このクロック制御回路には、図６のＡＮＤ回路Ｎ２の代わりにインバータＶ１、フリップフロップＦ１、カウンタＡ１、Ａ２およびＡＮＤ回路Ｎ３〜Ｎ５が設けられている。
【００２３】
図９は、図８のクロック制御回路の各部の電圧波形を示すタイミングチャートである。
図９において、待機信号ＳＬＰＤが立ち上がる前は、カウンタＡ１、Ａ２はリセットされている。なお、カウンタＡ１は比較間隔時間Ｔ１、カウンタＡ２は比較継続時間Ｔ２を設定することができる。また、フリップフロップＦ１の出力がロウレベルの場合、ＡＮＤ回路Ｎ５にてクロック信号ＣＬＫが遮断され、クロック信号ＣＬＫが出力信号ＯＵＴとして出力されない。そして、待機信号ＳＬＰＤが立ち上がると、クロック信号ＣＬＫがＡＮＤ回路Ｎ３、Ｎ４を介してカウンタＡ１に入力され、カウンタＡ１によるカウントが開始される。カウンタＡ１がカウントアップすると、カウンタＡ１の出力が立ち上がり、フリップフロップＦ１の出力がハイレベルにセットされる。なお、カウンタＡ１の初期値は、コンパレータ２にクロック信号ＣＬＫを入力するタイミングの手前に設定することができる。
【００２４】
フリップフロップＦ１の出力がハイレベルにセットされると、ＡＮＤ回路Ｎ５を介してクロック信号ＣＬＫが出力信号ＯＵＴとして出力されるとともに、カウンタＡ２による出力信号ＯＵＴのカウントが開始される。また、フリップフロップＦ１の出力はインバータＶ１にて反転され、ＡＮＤ回路Ｎ３を通過したクロック信号ＣＬＫがＡＮＤ回路Ｎ４にて遮断されることから、カウンタＡ１によるカウントが停止される。
【００２５】
そして、カウンタＡ２がカウントアップすると、フリップフロップＦ１がリセットされ、フリップフロップＦ１の出力がロウレベルにセットされる。このため、ＡＮＤ回路Ｎ５にてクロック信号ＣＬＫが遮断され、クロック信号ＣＬＫが出力信号ＯＵＴとして出力されない。この時、フリップフロップＦ１の出力はインバータＶ１にて反転され、クロック信号ＣＬＫがＡＮＤ回路Ｎ３、Ｎ４を介してカウンタＡ１に入力されることから、カウンタＡ１によるカウントが開始される。
【００２６】
このように、図８のクロック制御回路では、リテンションモードにおいて、リテンション電圧ＶＲＴＮが安定した後に、クロック信号ＣＬＫを一定の間隔で間欠的にコンパレータ２に出力することができる。このため、リテンション電圧ＶＲＴＮと基準電圧ＶＲＥＦとの比較精度の低下を抑制しつつ、コンパレータ２による比較回数を減らすことができる。
【００２７】
図１０は、図１のクロック制御回路の構成のさらにその他の例を示すブロック図である。
図１０において、このクロック制御回路では、図８のＡＮＤ回路Ｎ３が省略されるとともに、図８のカウンタＡ１の代わりにカウンタＡ３が設けられている。ここで、カウンタＡ１が待機信号ＳＬＰＤの立ち下がりでリセットされるのに対し、カウンタＡ３は待機信号ＳＬＰＤの立ち下がりでリセットされない。
【００２８】
このため、クロック制御回路では、コンパレータ２による比較動作の途中で通常モードに移行した場合は次にリテンションモードに入る時に改めて比較が行われる。そして、コンパレータ２による比較動作が完了したら次の比較動作まで再び一定時間だけ待機させるような動作をする。
【００２９】
（第２実施形態）
図１１は、第２実施形態に係るリテンション電圧生成回路の概略構成を示すブロック図である。
図１１において、このリテンション電圧生成回路では、図１の電圧発生回路４が省略されるとともに、図１のドライバ５の代わりに可変ドライバ８が設けられている。なお、可変ドライバ８は、制御電圧に基づいてリテンション電圧ＶＲＴＮを回路ブロック７に出力するとともに、可変ドライバ８の駆動力を変化させることができる。この制御電圧としてはゲート電圧Ｖｂを用いることができる。可変ドライバ８の駆動力を変化させる方法としては、例えば、互いに並列に接続された複数のトランジスタを設け、活性化されるトランジスタの個数を変化させるようにすることができる。
【００３０】
また、図１の制御回路３は、コンパレータ２による比較結果に基づいてドライバ５の制御電圧を制御することができる。これに対して、図１１の制御回路３は、コンパレータ２による比較結果に基づいて可変ドライバ８の駆動力を制御することができる。この時、可変ドライバ８の各トランジスタのゲート電圧Ｖｂは一定値に固定することができる。
【００３１】
ここで、コンパレータ２を間欠的に動作させることにより、リテンション電圧ＶＲＴＮの安定性を向上させることが可能となるとともに、コンパレータ２による比較結果に基づいて可変ドライバ８の駆動力を制御することにより、リテンション電圧ＶＲＴＮを制御することが可能となる。
【００３２】
（第３実施形態）
図１２は、第３実施形態に係るリテンション電圧生成回路の概略構成を示すブロック図である。
図１２において、このリテンション電圧生成回路では、図１のドライバ５の代わりに可変ドライバ８が設けられている。また、図１の制御回路３は、コンパレータ２による比較結果に基づいてドライバ５の制御電圧を制御することができる。これに対して、図１２の制御回路３は、コンパレータ２による比較結果に基づいて、可変ドライバ８の制御電圧を制御するとともに、可変ドライバ８の駆動力を制御することができる。この制御電圧としてはゲート電圧Ｖｂを用いることができる。
【００３３】
ここで、可変ドライバ８の駆動力を制御することにより、リテンション電圧ＶＲＴＮの荒い電圧調整と細かい電圧調整を使い分けることができ、リテンション電圧ＶＲＴＮの制御性を向上させることが可能となる。
【００３４】
（第４実施形態）
図１３は、第４実施形態に係るリテンション電圧生成回路の概略構成を示すブロック図である。
図１３において、このリテンション電圧生成回路では、図１２の構成に加え、デマルチプレクサ１１およびマルチプレクサ１２、１３が設けられている。また、図１２のトランジスタ６、回路ブロック７および可変ドライバ８の代わりに、ｎ（ｎは正の整数）のブロックＢ１〜Ｂｎが設けられている。各ブロックＢ１〜Ｂｎには、トランジスタ６、回路ブロック７および可変ドライバ８が設けられるとともに、ＡＮＤ回路１４およびレジスタ１５が設けられている。
【００３５】
ここで、クロック制御回路１、コンパレータ２、制御回路３および電圧発生回路４は、ｎのブロックＢ１〜Ｂｎにて共有されている。レジスタ１５は、制御回路３にて制御された駆動力の設定値をブロックＢ１〜Ｂｎごとに保持することができる。ＡＮＤ回路１４は、切替信号ＳＥＬに基づいてクロック信号ＣＬＫをレジスタ１５に出力することができる。なお、切替信号ＳＥＬは、ブロックＢ１〜Ｂｎを選択する信号である。マルチプレクサ１２は、ｎ個のレジスタ１５の出力を切り替えて制御回路３に入力することができる。マルチプレクサ１３は、ｎ個の可変ドライバ８から出力されるリテンション電圧ＶＲＴＮを切り替えてコンパレータ２に入力することができる。デマルチプレクサ１１は、制御回路３にて制御された駆動力の設定値を切り替えてレジスタ１５に入力することができる。
【００３６】
そして、切替信号ＳＥＬにてブロックＢ１〜Ｂｎのうちのいずれか１つが選択されると、その選択ブロックのレジスタ１５の入力がデマルチプレクサ１１を介して制御回路３の出力と接続される。また、その選択ブロックのレジスタ１５の出力がマルチプレクサ１２を介して制御回路３の入力と接続される。また、その選択ブロックのリテンション電圧ＶＲＴＮがマルチプレクサ１３を介してコンパレータ２に入力される。
【００３７】
そして、コンパレータ２において、その選択ブロックのリテンション電圧ＶＲＴＮと基準電圧ＶＲＥＦとが比較され、その比較結果が制御回路３に出力される。そして、制御回路３において、コンパレータ２による比較結果に基づいて、選択ブロックの可変ドライバ８の制御電圧が制御されるとともに、選択ブロックの可変ドライバ８の駆動力が制御される。そして、電圧発生回路４において、制御回路３による制御結果に基づいて、可変ドライバ８に用いられるトランジスタのゲート電圧Ｖｂが発生され、選択ブロックの可変ドライバ８に出力される。そして、選択ブロックの可変ドライバ８において、ゲート電圧Ｖｂに基づいてリテンション電圧ＶＲＴＮが生成され、選択ブロックの回路ブロック７に出力される。
【００３８】
また、制御回路３にて制御された駆動力の設定値がデマルチプレクサ１１を介してレジスタ１５に入力され、その設定値が保持されるとともに、その設定値に基づいて可変ドライバ８の駆動力が制御される。
【００３９】
切替信号ＳＥＬを介してブロックＢ１〜Ｂｎが一定時間ごとに順次選択されることにより、全てのブロックＢ１〜Ｂｎのリテンション電圧ＶＲＴＮが基準電圧ＶＲＥＦに近づくように間欠的に制御される。
【００４０】
ここで、クロック制御回路１、コンパレータ２、制御回路３および電圧発生回路４をｎのブロックＢ１〜Ｂｎにて共有させることにより、クロック制御回路１、コンパレータ２、制御回路３および電圧発生回路４をブロックＢ１〜Ｂｎごとに設ける必要がなくなり、回路面積を削減することが可能となる。
【００４１】
（第５実施形態）
図１４は、第５実施形態に係るリテンション電圧生成回路の概略構成を示すブロック図である。
図１４において、このリテンション電圧生成回路では、図１２の制御回路３の代わりに制御回路２１が設けられている。ここで、制御回路２１には待機信号ＳＬＰが入力される。そして、制御回路２１は、リテンションモードの開始または終了時に制御回路２１の出力を一旦リセットすることができる。あるいは、制御回路２１は、リテンションモードの開始または終了時に可変ドライバ８からの供給電流にマージンを持たせるようにしてもよい。
【００４２】
これにより、前回のリテンションモード時からの温度変化などで可変ドライバ８からの供給電流と、回路ブロック７のリーク電流とのバランスが変化した場合においても、リテンション電圧ＶＲＴＮが下がり過ぎないように調整させることができる。
【００４３】
（第６実施形態）
図１５は、第６実施形態に係るリテンション電圧生成回路の概略構成を示すブロック図である。
図１５において、このリテンション電圧生成回路では、図１４の構成に加えリセット信号生成回路２２が設けられている。また、制御回路２１には、待機信号ＳＬＰの代わりにリセット信号ＲＥＳＥＴが入力される。ここで、リセット信号生成回路２２は、リテンションモードの終了後に一定時間立った時にリセット信号ＲＥＳＥＴを出力することができる。そして、制御回路２１は、リセット信号ＲＥＳＥＴが入力された時に制御回路２１の出力を一旦リセットすることができる。あるいは、制御回路２１は、リセット信号ＲＥＳＥＴが入力された時に可変ドライバ８からの供給電流にマージンを持たせるようにしてもよい。
【００４４】
これにより、前回のリテンションモードから直ぐに今回のリテンションモードに入る場合においても、制御回路２１は、前回のリテンションモードの値を引き継ぐことができ、リテンション電圧ＶＲＴＮの制御におけるタイムラグを減らすことができる。この時、前回のリテンションモードから直ぐに今回のリテンションモードに入る場合、前回のリテンションモード時からの温度変化は少なく、リテンション電圧ＶＲＴＮが大きく変化するのを防止することができる。
【００４５】
図１６は、図１５のリセット信号生成回路の構成の一例を示すブロック図である。
図１６において、リセット信号生成回路２２には、ＡＮＤ回路Ｎ６、カウンタＡ４およびフリップフロップＦ２が設けられている。
【００４６】
そして、待機信号ＳＬＰがロウレベルになると、クロック信号ＣＬＫがカウンタＡ４にてカウントされる。そして、カウンタＡ４がカウントアップすると、カウンタＡ４の出力が立ち上がり、フリップフロップＦ２を介してリセット信号ＲＥＳＥＴが出力される。
【００４７】
一方、待機信号ＳＬＰがハイレベルになると、カウンタＡ４およびフリップフロップＦ２がリセットされるとともに、カウンタＡ４の動作が停止される。
【００４８】
（第７実施形態）
図１７は、第７実施形態に係るリテンション電圧生成回路の概略構成を示すブロック図である。
図１７において、このリテンション電圧生成回路では、図１４のリテンション電圧生成回路の構成に加え、アンプ２３、インバータＶ２、遅延素子ＤＬ２、ＡＮＤ回路Ｎ７、ＯＲ回路Ｎ９およびＮＯＲ回路Ｎ８が設けられている。なお、ＶＲＥＦはリテンションモードの基準電圧、ＶＣＳＲＥＦは通常動作モード動作の基準電圧である。
【００４９】
イネーブル信号ＥＮは、ＡＮＤ回路Ｎ７の一方の入力端子に入力されるとともに、インバータＶ２を介してＮＯＲ回路Ｎ８の一方の入力端子に入力される。また、待機信号ＳＬＰ０は、ＡＮＤ回路Ｎ７の他方の入力端子およびＮＯＲ回路Ｎ８の他方の入力端子に入力される。また、ＡＮＤ回路Ｎ７の出力は遅延素子ＤＬ２を介してＯＲ回路Ｎ９の一方の入力端子に入力されるとともに、遅延素子ＤＬ２を介することなくＯＲ回路Ｎ９の他方の入力端子に入力される。
【００５０】
また、トランジスタ６のゲートには、待機信号ＳＬＰが入力される代わりにアンプ２３の出力が入力される。コンパレータ２３の反転入力端子には基準電圧ＶＣＳＲＥＦが入力され、アンプ２３の非反転入力端子にはリテンション電圧ＶＲＴＮが入力される。
【００５１】
図１８は、図１７のリテンション電圧生成回路の各部の電圧波形を示すタイミングチャートである。
図１８において、イネーブル信号ＥＮがハイレベルの場合、待機信号ＳＬＰ０を反転させた反転待機信号ＲＥＧＥＮがＮＯＲ回路Ｎ８を介して出力され、反転待機信号ＲＥＧＥＮがハイレベルの時はアンプがオンし、トランジスタ６を介してリテンション電圧ＶＲＴＮを制御する。反転待機信号ＲＥＧＥＮがロウレベルの時はアンプがオフし、トランジスタ６もオフ状態になる。なお、図１８の例では、待機信号ＳＬＰ０にてリテンションモードの開始および終了が指定される。
【００５２】
また、待機信号ＳＬＰ０が、ＡＮＤ回路Ｎ７およびＯＲ回路Ｎ９を順次介して出力されるとともに、ＡＮＤ回路Ｎ７、遅延素子ＤＬ２およびＯＲ回路Ｎ９を順次介して出力されることで、待機信号ＳＬＰが生成される。この時、待機信号ＳＬＰは、待機信号ＳＬＰ０よりも遅延素子ＤＬ２の遅延時間分だけ立ち下がりが遅れる。このため、リテンションモードから通常動作モードに移行しても、クロック制御回路１、コンパレータ２、制御回路２１および電圧発生回路４は一定の時間だけ動作を継続する。
【００５３】
そして、リテンションモードから通常動作モードに移行すると、リテンション電圧ＶＲＴＮと基準電圧ＶＣＳＲＥＦがアンプ２３にて比較される。そして、アンプ２３において、リテンション電圧ＶＲＴＮと基準電圧ＶＣＳＲＥＦが等しくなるようにトランジスタ６が駆動され、そのリテンション電圧ＶＲＴＮがトランジスタ６を介して回路ブロック７に供給される。
【００５４】
これにより、リテンションモードから通常動作モードに移行する時に、基準電圧ＶＣＳＲＥＦが回路ブロック７に供給されるようになるまでリテンション電圧ＶＲＴＮを回路ブロック７に供給し続けることができ、回路ブロック７の電源電圧の急降下を防止することができる。
【００５５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５６】
１  クロック制御回路、２  コンパレータ、３、２１  制御回路、４  電圧発生回路、５  ドライバ、６、９、１０  トランジスタ、７  回路ブロック、ＤＬ１、ＤＬ２  遅延素子、Ｎ１〜Ｎ７、１４  ＡＮＤ回路、Ｖ１、Ｖ２  インバータ、Ｆ１、Ｆ２  フリップフロップ、Ａ１〜Ａ４  カウンタ、８  可変ドライバ、Ｂ１〜Ｂｎ  ブロック、１１  デマルチプレクサ、１２、１３  マルチプレクサ、１５  レジスタ、２２  リセット信号生成回路、Ｎ８  ＮＯＲ回路、Ｎ９  ＯＲ回路、２３  アンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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