(57)【要約】【課題】突入電流を防止し、消費電流を低減させることができるボルテージレギュレータを提供する。【解決手段】基準電圧を生成する基準電圧生成回路と、基準電圧と出力トランジスタが出力する電圧を分圧した分圧電圧との差を増幅して出力し、出力トランジスタのゲートを制御するアンプと、外部より回路をオンオフさせる信号が入力される外部端子と、基準電圧を前記アンプへ電圧する起動回路と、を備えたボルテージレギュレータであって、出力トランジスタが出力する電圧を検出する電圧検出回路と、起動回路に接続され、前記電圧検出回路からの信号を受けて前記起動回路に流れる電流を遮断するスイッチ回路で構成する。【選択図】図１
2013190932.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧を生成する基準電圧生成回路と、
前記基準電圧と出力トランジスタが出力する電圧を分圧した分圧電圧との差を増幅して出力し、前記出力トランジスタのゲートを制御するアンプと、
外部より回路をオンオフさせる信号が入力される外部端子と、
前記基準電圧を前記アンプへ伝達する突入電流防止回路と、
を備えたボルテージレギュレータであって、
前記出力トランジスタが出力する電圧に基づく電圧を検出する電圧検出回路と、
前記突入電流防止回路に接続され、前記電圧検出回路からの信号を受けて前記突入電流防止回路に流れる電流を遮断するスイッチ回路と、
を備えたことを特徴とするボルテージレギュレータ。
【請求項２】
前記電圧検出回路は、
前記出力トランジスタが出力する電圧を分圧した分圧電圧を検出することを特徴とする請求項１に記載のボルテージレギュレータ。
【請求項３】
前記スイッチ回路は、ＰＭＯＳトランジスタもしくはＮＭＯＳトランジスタで構成されることを特徴とする請求項１または２に記載のボルテージレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ボルテージレギュレータの突入電流防止回路に関する。
【背景技術】
【０００２】
従来のボルテージレギュレータについて説明する。図３は、従来のボルテージレギュレータを示す回路図である。
【０００３】
従来のボルテージレギュレータは、バイアス回路１１０と、アンプ１１１と、Ｎｃｈデプレッショントランジスタ１０７、１１２と、ＮＭＯＳトランジスタ１１３と、ＰＭＯＳトランジスタ１１６と、ダイオード１１４と、抵抗１０５、１１７、１１８と、容量１０６と、インバータ１０８、１０９と、グラウンド端子１００と、出力端子１０４と、電源端子１０１と、ＣＥ端子１０３と、ＥＮ端子１０２で構成されている。
【０００４】
電源端子１０１に電源電圧ＶＤＤが印加されＥＮ端子１０２にＬｏからＨｉの信号が入力されると、抵抗１０５、容量１０６の作用によってＣＥ端子１０３の電圧が緩やかに立ち上がる。インバータ１０８、１０９を介してＥＮ端子１０２の信号が入力されるバイアス回路１１０は、少し遅れて立ち上がり、ダイオード１１４とアンプ１１１に電流を流す。そして、ダイオード１１４とバイアス回路１１０との接続点に基準電圧ＶＲＥＦを発生させ、アンプ１１１を動作させる。Ｎｃｈデプレッショントランジスタ１０７のソースをノードＮ１とすると、ＣＥ端子１０３が徐々に立ち上がるとＮｃｈデプレッショントランジスタ１０７も徐々にオンしノードＮ１の電圧が徐々に立ち上がる。この時ノードＮ１の電圧は、Ｎｃｈデプレッショントランジスタ１０７とＮｃｈデプレッショントランジスタ１１２のオン抵抗の比で電源電圧ＶＤＤを分圧した値でありＶＤＤより低いためＮｃｈデプレッショントランジスタ１０７をオン状態で維持する。
【０００５】
ノードＮ１の電圧が徐々に立ち上がることでＮＭＯＳトランジスタ１１３が徐々にオンし、基準電圧ＶＲＥＦがアンプ１１１の反転入力端子に伝達される。こうして、アンプ１１１の反転入力端子の電圧はゆっくり上昇し、アンプ１１１の出力がゆっくり下がる。そして、ＰＭＯＳトランジスタ１１６がゆっくりオンするように制御されて、出力端子１０４へ流れるラッシュ電流が抑制される。（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−１７０３６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の技術では、出力電圧が立ち上がった後Ｎｃｈデプレッショントランジスタ１１２に電流が流れ続け消費電流が増加するという課題があった。
本発明は、上記課題に鑑みてなされ、出力電圧が立ち上がった後Ｎｃｈデプレッショントランジスタ１１２に電流が流れることを防止し、ボルテージレギュレータの消費電流を低減させるボルテージレギュレータを提供する。
【課題を解決するための手段】
【０００８】
従来の課題を解決するため、本発明のボルテージレギュレータは以下のような構成とした。
基準電圧を生成する基準電圧生成回路と、基準電圧と出力トランジスタが出力する電圧を分圧した分圧電圧との差を増幅して出力し、出力トランジスタのゲートを制御するアンプと、外部より回路をオンオフさせる信号が入力される外部端子と、基準電圧を前記アンプへ電圧する起動回路と、を備えたボルテージレギュレータであって、出力トランジスタが出力する電圧を検出する電圧検出回路と、起動回路に接続され、前記電圧検出回路からの信号を受けて前記起動回路に流れる電流を遮断するスイッチ回路で構成する。
【発明の効果】
【０００９】
本発明の突入電流防止回路を備えたボルテージレギュレータは、出力電圧が立ち上がった後、突入電流防止回路の動作を停止してボルテージレギュレータの消費電流を低減させることができる。
【図面の簡単な説明】
【００１０】
【図１】第一の実施形態のボルテージレギュレータを示す回路図である。
【図２】第二の実施形態のボルテージレギュレータを示す回路図である。
【図３】従来のボルテージレギュレータを示す回路図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態について図面を参照して説明する。
＜第一の実施形態＞
図１は、第一の実施形態のボルテージレギュレータの回路図である。
第一の実施形態のボルテージレギュレータは、バイアス回路１１０と、アンプ１１１と、電圧検出回路１２２と、Ｎｃｈデプレッショントランジスタ１０７、１１２と、ＮＭＯＳトランジスタ１１３、１２１と、ＰＭＯＳトランジスタ１１６と、ダイオード１１４と、抵抗１０５、１１７、１１８と、容量１０６と、インバータ１０８、１０９と、グラウンド端子１００と、出力端子１０４と、電源端子１０１と、ＣＥ端子１０３と、ＥＮ端子１０２で構成されている。スイッチ回路１３１はＮＭＯＳトランジスタ１２１で構成されている。突入電流防止回路１３２はＮｃｈデプレッショントランジスタ１０７、１１２と、ＮＭＯＳトランジスタ１１３で構成されている。
【００１２】
次に、第一の実施形態のボルテージレギュレータの接続について説明する。ＥＮ端子１０２とＣＥ端子１０３の間に抵抗１０５が接続される。ＣＥ端子１０３とグラウンド端子１００の間に容量１０６が接続される。Ｎｃｈデプレッショントランジスタ１０７は、ゲートはＣＥ端子１０３及びインバータ１０８の入力に接続され、ドレインは電源端子１０１に接続され、ソースはＮｃｈデプレッショントランジスタ１１２のドレインに接続される。Ｎｃｈデプレッショントランジスタ１１２は、ゲートはグラウンド端子１００に接続され、ソースはＮＭＯＳトランジスタ１２１に接続される。ＮＭＯＳトランジスタ１２１は、ゲートは電圧検出回路１２２の出力に接続され、ソースはグラウンド端子１００に接続される。電圧検出回路１２２の入力は出力端子１０４に接続される。インバータ１０９は、入力はインバータ１０８の出力に接続され、出力はバイアス回路１１０の入力に接続される。バイアス回路１１０は、第一の出力はＮＭＯＳトランジスタ１１３のドレイン及びダイオード１１４のカソードに接続され、第二の出力はアンプ１１１に接続される。ダイオード１１４のアノードはグラウンド端子１００に接続される。ＮＭＯＳトランジスタ１１３は、ゲートはＮｃｈデプレッショントランジスタ１０７のソースに接続され、ソースはアンプ１１１の反転入力端子に接続される。アンプ１１１は、非反転入力端子は抵抗１１７の一方の端子と抵抗１１８の一方の端子の接続点に接続され、出力はＰＭＯＳトランジスタ１１６のゲートに接続される。ＰＭＯＳトランジスタ１１６は、ドレインは出力端子１０４及び抵抗１１７のもう一方の端子に接続され、ソースは電源端子１０１に接続される。抵抗１１８のもう一方の端子はグラウンド端子１００に接続される。
【００１３】
次に、第一の実施形態のボルテージレギュレータの動作について説明する。電源端子１０１に電源電圧ＶＤＤが印加され、ＥＮ端子１０２にＬｏからＨｉの信号が入力されると、抵抗１０５、容量１０６の作用によってＣＥ端子１０３の電圧が緩やかに立ち上がる。少し遅れてインバータ１０８、１０９を介してバイアス回路１１０が立ち上がり、ダイオード１１４とアンプ１１１に電流を流す。そして、ダイオード１１４とバイアス回路１１０との接続点に基準電圧ＶＲＥＦを発生させ、アンプ１１１を動作させる。
【００１４】
Ｎｃｈデプレッショントランジスタ１０７のソースをノードＮ１とすると、ＣＥ端子１０３が徐々に立ち上がるとＮｃｈデプレッショントランジスタ１０７も徐々にオンしノードＮ１の電圧が徐々に立ち上がる。この時ノードＮ１の電圧は、Ｎｃｈデプレッショントランジスタ１０７とＮｃｈデプレッショントランジスタ１１２のオン抵抗の比で電源電圧ＶＤＤを分圧した値でありＶＤＤより低いためＮｃｈデプレッショントランジスタ１０７をオン状態で維持する。
【００１５】
ノードＮ１の電圧が徐々に立ち上がることでＮＭＯＳトランジスタ１１３が徐々にオンし、基準電圧ＶＲＥＦがアンプ１１１の反転入力端子に伝達される。こうして、アンプ１１１の反転入力端子の電圧はゆっくり上昇し、アンプ１１１の出力がゆっくり下がる。そして、ＰＭＯＳトランジスタ１１６がゆっくりオンするように制御されて、出力端子１０４へ流れる突入電流が抑制される。
【００１６】
ＰＭＯＳトランジスタ１１６がゆっくりオンすることで出力端子１０４の出力電圧ＶＯＵＴが徐々に立ち上がる。抵抗１１７、１１８によって出力電圧Ｖｏｕｔは分圧されアンプ１１１の非反転入力端子にフィードバックされる。アンプ１１１はフィードバックされた電圧と基準電圧ＶＲＥＦの電位差に応じてＰＭＯＳトランジスタ１１６を制御し、出力電圧ＶＯＵＴが所望の電圧になるまで制御する。
【００１７】
出力電圧ＶＯＵＴが立ち上がった後、電圧検出回路１２２は出力電圧ＶＯＵＴを検出してＮＭＯＳトランジスタ１２１をオフさせる信号を出力する。こうして、Ｎｃｈデプレッショントランジスタ１１２から電流が流れることを防止し、低消費電力化することができる。
【００１８】
なお、Ｎｃｈデプレッショントランジスタ１１２の電流を遮断するスイッチ回路としてＮＭＯＳトランジスタ１２１を用いたが、電流を遮断することが可能な回路であればＰＭＯＳトランジスタを用いる等どのような構成であってもよい。
【００１９】
以上により、第一の実施形態のボルテージレギュレータは、出力電圧ＶＯＵＴを徐々に立ち上げ突入電流を抑制し、出力電圧ＶＯＵＴが立ち上がった後、Ｎｃｈデプレッショントランジスタ１１２から電流が流れることを防止し、低消費電力化をすることができる。
【００２０】
＜第二の実施形態＞
図２は、第二の実施形態のボルテージレギュレータの回路図である。図1の回路との違いは、電圧検出回路１２２の接続を抵抗１１７と抵抗１１８の接続点にした点である。このような構成でも、抵抗１１７、１１８によって出力電圧ＶＯＵＴを分圧された電圧を検出してＮＭＯＳトランジスタ１２１をオフさせる信号を出力することができる。そして、Ｎｃｈデプレッショントランジスタ１１２から電流が流れることを防止し、低消費電力化することができる。
【００２１】
なお、本実施形態では、電圧検出回路１２２が出力電圧ＶＯＵＴを検出する電圧を、抵抗１１７と抵抗１１８の接続点の電圧にしたが、所望の電圧が取り出せるように抵抗回路を適宜変更してもよい。
【００２２】
また、第一の実施形態と同様に、Ｎｃｈデプレッショントランジスタ１１２の電流を遮断するスイッチ回路としてＮＭＯＳトランジスタ１２１を用いたが、電流を遮断することが可能な回路であればＰＭＯＳトランジスタを用いる等どのような構成であってもよい。
【００２３】
以上により、第二の実施形態のボルテージレギュレータは、出力電圧ＶＯＵＴを徐々に立ち上げ突入電流を抑制し、出力電圧ＶＯＵＴが立ち上がった後、Ｎｃｈデプレッショントランジスタ１１２から電流が流れることを防止し、低消費電力化することができる。
【符号の説明】
【００２４】
１００  グラウンド端子
１０１  電源端子
１０２  ＥＮ端子
１０３  ＣＥ端子
１０４  出力端子
１０８、１０９  インバータ
１１０  バイアス回路
１１１  アンプ
１２２  電圧検出回路
１３１  スイッチ回路
１３２  突入電流防止回路
【図１】
2013190932.tif 000003
【図２】
2013190932.tif 000004
【図３】
2013190932.tif 000005