(57)【要約】【課題】本発明は、ＡＳＩＣ等の集積回路を単体で工数を削減しつつ、安価かつ適切に評価する。【解決手段】エンジンＡＳＩＣ１１は、動作モード切り替え用レジスタ３９にテストモードが設定されると、スキャナ５から入力される画像データに対して、Ｓ２Ｍ画像処理モジュール３１が、ライン同期信号s_lsync_n及びフレーム有効信号s_fgate_nに基づいて画像処理を施して、ＷＤＭＡＣ３３ａ〜３３ｄがライト用アービタ３５、リードデータセレクタ（R_SEL）４０を介してバッファ制御部３８に保管し、バッファ制御部３８の画像データをＲＤＭＡＣ３４ａ〜３４ｄがリード用アービタ３６、リードデータセレクタ（R_SEL）４１を介して読み取ってＭ２Ｐ画像処理モジュール３２に送る。Ｍ２Ｐ画像処理モジュール３２は、該画像データに対して画像処理してプロッタ６に出力する。【選択図】          図２
2013033323.tif 000002
【特許請求の範囲】
【請求項１】
入力される画像データに対して、入力ライン同期信号及び入力フレーム有効信号に基づいて所定の画像処理を施す入力データ画像処理手段と、
前記入力データ画像処理手段で処理された画像データを外部記憶手段に転送する際のタイミング調整を行うために該画像データを一時記憶するデータ記憶手段と、
前記入力データ画像処理手段で処理された画像データを前記データ記憶手段を介して前記外部記憶手段に転送出力するデータ転送出力手段と、
前記外部記憶手段の前記画像データを前記データ記憶手段を介して取り込むデータ取り込み手段と、
前記データ取り込み手段の取り込んだ画像データに対して、出力ライン同期信号及び出力フレーム有効信号に基づいて所定の画像処理を施して出力する出力データ画像処理手段と、
通常モードと検査モードの動作モードを指定するモード信号が入力され、該モード信号が通常モードであると、前記データ転送出力手段による前記画像データの出力先を前記外部記憶手段に設定し、該モード信号が検査モードであると、該データ転送出力手段による該画像データの出力先を前記データ記憶手段に設定する出力先切り替え手段と、
前記モード信号が入力され、該モード信号が通常モードであると、前記データ取り込み手段による前記画像データの取り込み先を前記外部記憶手段に設定し、該モード信号が検査モードであると、該データ取り込み手段による該画像データの取り込み先を前記データ記憶手段に設定する入力先切り替え手段と、
前記モード信号が入力され、該モード信号が検査モードであると、前記出力ライン同期信号に代えて前記入力ライン同期信号を前記出力データ画像処理手段に入力するとともに、前記出力フレーム有効信号に代えて前記入力フレーム有効信号を所定遅延量だけ遅延させた遅延入力フレーム有効信号を該出力データ画像処理手段に入力する信号切り替え手段と、
を備えていることを特徴とする集積回路。
【請求項２】
前記集積回路は、
複数チャネル分の前記入力データ画像処理手段、前記データ転送出力手段、前記データ取り込み手段及び前記出力データ画像処理手段と、
各チャネルの前記データ転送出力手段からのデータ転送出力要求を調停する出力要求調停手段と、
各チャネルの前記データ取り込み手段からのデータ取り込み要求を調停する取り込み要求調停手段と、
を備え、
前記データ記憶手段は、
前記入力データ画像処理手段及び前記出力データ画像処理手段の前記チャネル数の倍のラインバッファと、
前記モード信号が検査モードのときに、前記出力要求調停手段から入力されるデータ転送出力要求に基づいてチャネルを判定して、該当するチャネルの前記ラインバッファへ前記データ転送出力手段に画像データを書き込ませる書き込みアドレスデコード手段と、
前記モード信号が検査モードのときに、前記取り込み要求調停手段から入力されるデータ取り込み要求に基づいてチャネルを判定して、該当するチャネルの前記ラインバッファから前記データ取り込み手段に画像データを取り込ませる取り込みアドレスデコード手段と、
を備えていることを特徴とする請求項１記載の集積回路。
【請求項３】
前記集積回路は、
前記遅延量が外部から適宜設定される遅延量設定手段を備えており、
前記信号切り替え手段は、
前記遅延量設定手段に設定された前記遅延量だけ前記入力フレーム有効信号を遅延させた前記遅延入力フレーム有効信号を前記出力フレーム有効信号に代えて前記出力データ画像処理手段に入力することを特徴とする請求項１または請求項２記載の集積回路。
【請求項４】
前記集積回路は、
外部から設定される動作モードに応じた前記モード信号を出力するモード設定手段または外部から該モード信号が入力される信号入力手段を備えていることを特徴とする請求項１から請求項３のいずれかに記載の集積回路。
【請求項５】
入力ライン同期信号及び入力フレーム有効信号に基づいて原稿の画像を読み取って画像データを出力する画像読み取り手段と、
出力ライン同期信号及び出力フレーム有効信号に基づいて、画像データに応じた画像を記録出力する画像出力手段と、
画像データを記憶する外部記憶手段と、
前記画像読み取り手段の出力する画像データに所定の画像処理を施して前記外部記憶手段に記憶させるとともに、該外部記憶手段の画像データを取り込んで所定の画像処理を施して前記画像出力手段に出力する集積回路と、
を備え、
前記集積回路は、
前記画像読み取り手段から入力される前記入力ライン同期信号及び前記入力フレーム有効信号に基づいて、該画像読み取り手段から入力される画像データに対して所定の画像処理を施す入力データ画像処理手段と、
前記入力データ画像処理手段で処理された画像データを前記外部記憶手段に転送する際にタイミング調整を行うために該画像データを一時記憶するデータ記憶手段と、
前記入力データ画像処理手段で処理された画像データを前記データ記憶手段を介して前記外部記憶手段に転送出力するデータ転送出力手段と、
前記外部記憶手段の前記画像データを前記データ記憶手段を介して取り込むデータ取り込み手段と、
前記データ取り込み手段の取り込んだ画像データに対して、前記画像出力手段からから入力される前記出力ライン同期信号及び前記出力フレーム有効信号に基づいて所定の画像処理を施して該画像出力手段に出力する出力データ画像処理手段と、
通常モードと検査モードの動作モードを指定するモード信号が入力され、該モード信号が通常モードであると、前記データ転送出力手段による前記画像データの出力先を前記外部記憶手段に設定し、該モード信号が検査モードであると、該データ転送出力手段による該画像データの出力先を前記データ記憶手段に設定する出力先切り替え手段と、
前記モード信号が入力され、該モード信号が通常モードであると、前記データ取り込み手段による前記画像データの取り込み先を前記外部記憶手段に設定し、該モード信号が検査モードであると、該データ取り込み手段による該画像データの取り込み先を前記データ記憶手段に設定する入力先切り替え手段と、
前記モード信号が入力され、該モード信号が検査モードであると、前記出力ライン同期信号に代えて前記入力ライン同期信号を前記出力データ画像処理手段に入力するとともに、前記出力フレーム有効信号に代えて前記入力フレーム有効信号を所定遅延量だけ遅延させた遅延入力フレーム有効信号を該出力データ画像処理手段に入力する信号切り替え手段と、
を備えていることを特徴とする画像形成装置。
【請求項６】
入力される画像データに対して、入力ライン同期信号及び入力フレーム有効信号に基づいて所定の画像処理を施す入力データ画像処理ステップと、
前記入力データ画像処理ステップで処理された画像データを外部記憶手段に転送する際のタイミング調整を行うために該画像データをデータ記憶手段に一時記憶するデータ記憶処理ステップと、
前記入力データ画像処理ステップで処理された画像データを前記データ記憶手段を介して前記外部記憶手段に転送出力するデータ転送出力処理ステップと、
前記外部記憶手段の前記画像データを前記データ記憶手段を介して取り込むデータ取り込み処理ステップと、
前記データ取り込み処理ステップで取り込まれた画像データに対して、出力ライン同期信号及び出力フレーム有効信号に基づいて所定の画像処理を施して出力する出力データ画像処理ステップと、
通常モードと検査モードの動作モードを指定するモード信号が通常モードであると、前記データ転送出力処理ステップでの前記画像データの出力先を前記外部記憶手段に設定し、該モード信号が検査モードであると、該データ転送出力処理ステップでの該画像データの出力先を前記データ記憶手段に設定する出力先切り替え処理ステップと、
前記モード信号が通常モードであると、前記データ取り込み処理ステップによる前記画像データの取り込み先を前記外部記憶手段に設定し、該モード信号が検査モードであると、該データ取り込み処理ステップによる該画像データの取り込み先を前記データ記憶手段に設定する入力先切り替え処理ステップと、
前記モード信号が検査モードであると、前記出力ライン同期信号に代えて前記入力ライン同期信号を前記出力データ画像処理ステップへ入力するとともに、前記出力フレーム有効信号に代えて前記入力フレーム有効信号を所定遅延量だけ遅延させた遅延入力フレーム有効信号を該出力データ画像処理ステップへ入力する信号切り替え処理ステップと、
を有していることを特徴とする集積回路検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路、画像形成装置及び集積回路検査方法に関し、詳細には、複合装置等のエンジンボードに搭載されているＡＳＩＣ（Application Specific Integrated Circuit）等の画像処理用の集積回路を該エンジンボード単体で評価する集積回路、画像形成装置及び集積回路検査方法に関する。
【背景技術】
【０００２】
近年、複写装置、プリンタ装置、複合装置、スキャナ装置等の画像形成装置においては、原稿の画像を読み取るスキャナや用紙等に画像を形成出力するプロッタに接続され、これらのスキャナやプロッタとの間でデータの授受を行うＤＭＡ（Direct Memory Access）や必要な画像処理を行う、ＡＳＩＣ（Application Specific Integrated Circuit）等の画像処理用の集積回路を搭載するエンジンボードを搭載している。
【０００３】
このような集積回路においては、様々な入力を与え、集積回路からの出力信号と出力期待値との比較を行なって、期待通りの動作をすることを検証した上で、実際のデバイスを評価している。
【０００４】
例えば、従来、図７に示すように、図示しないエンジンボード上にエンジンＡＳＩＣ１００及び図示しないエンジンＣＰＵ（Central Processing Unit）等が搭載されており、エンジンＡＳＩＣ１００には、エンジンとしてのスキャナ１０１とプロッタ１０２が接続されているとともに、コントローラボード１０３に接続されている。コントローラボード１０３は、図示しないが、コントローラＡＳＩＣ、ＣＰＵ、ハードディスク、メモリ等が搭載されており、エンジンＡＳＩＣ１００とコントローラボード１０３上のコントローラＡＳＩＣとが、要求と応答が分離されて、応答を待たずに次の要求を発行できるＰＣＩ（Peripheral Component Interconnect） Express（以下、ＰＣＩｅという。）で接続されている。
【０００５】
エンジンＡＳＩＣ１００は、Ｓ２Ｍ画像処理モジュール１１１、Ｍ２Ｐ画像処理モジュール１１２、０チャネルから３チャネルまでの４つのＷＤＭＡＣ（ライトＤＭＡＣ）１１３ａ〜１１３ｄと４つのＲＤＭＡＣ（リードＤＭＡＣ）１１４ａ〜１１４ｄ、ライト用アービタ１１５、リード用アービタ１１６、ＥＰ（エンドポイント）１１７及びＰＣＩｅ転送バッファ部１１８等を備えている。なお、Ｓ２Ｍは、Scanner to Memoryの略、Ｍ２Ｐは、Memory to Plotterの略であり、以下、同様である。
【０００６】
エンジンＡＳＩＣ１００は、そのＳ２Ｍ画像処理モジュール１１１に、スキャナ１０１からライン同期信号s_lsync_n、フレーム有効信号s_fgate_n及び４チャネル（４ｃｈ）分の画像データが入力され、そのＭ２Ｐ画像処理モジュール１１２に、プロッタ１０２からライン同期信号p_lsync_nとフレーム有効信号p_fgate_nが入力されるとともに、ＲＤＭＡＣ１１４ａ〜１１４ｄから４ｃｈ分の画像データが入力される。
【０００７】
Ｓ２Ｍ画像処理モジュール１１１は、ライン同期信号ｓ＿ｌｓｙｎｃ＿ｎ及びフレーム有効信号s_fgate_nに同期して、スキャナ１０１から入力される画像データの１ライン分及び１ページ分の画像処理を行い、Ｍ２Ｐ画像処理モジュール１１２は、プロッタから入力されるライン同期信号p_lsync_n及びフレーム有効信号p_fgate_nに同期して１ライン単位及び１ページ分の画像処理を行う。
【０００８】
ＷＤＭＡＣ１１３ａ〜１１３ｄは、Ｓ２Ｍ画像処理モジュール１１１から入力される画像データを、ＰＣＩｅを介して接続されるコントローラ１０３に転送して、コントローラ１０３のメモリに書き込ませ、ライト用アービタ１１５は、４ｃｈ分のＷＤＭＡＣ１１３ａ〜１１３ｄから入力されるライトリクエストを調停する。
【０００９】
ＲＤＭＡＣ１１４ａ〜１１４ｄは、ＰＣＩｅを介して接続されるコントローラ１０３のメモリに保管されている画像データをリードし、Ｍ２Ｐ画像処理モジュール１１２に出力する。
【００１０】
リード用アービタ１１６は、４ｃｈ分のＲＤＭＡＣ１１４ａ〜１１４ｄから入力されるリードリクエストを調停する。
【００１１】
ＥＰ１１７は、ＰＣＩｅ規格に準じてエンジンＡＳＩＣ１００とコントローラ１０３との間のデータ転送を制御し、このデータ転送時のフローを制御するために、ライト及びリードする画像データを一時的にＰＣＩｅ転送バッファ部１１８に保存させる。
【００１２】
そして、このようなエンジンＡＳＩＣ１００においては、従来から、その動作が正常に行われるかを、スキャナ１０１側から画像データをエンジンＡＳＩＣ１００に入力して評価することが行われている（特許文献１参照）。
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、上記従来技術にあっては、エンジンＡＳＩＣの評価、特に、エンジンＡＳＩＣ内の画像バスであるＳ２Ｍバス及びＭ２Ｐバスの評価においては、Ｓ２Ｍパスを用いたライトデータの転送先であるコントローラのメモリやＭ２Ｐパスを用いたリードデータの読み取り元であるメモリを使用するため、エンジンＡＳＩＣを搭載するエンジンボード単体で評価を行うことができず、評価用のコントローラボードを準備する必要があり、評価用のコントローラボードを用いることで、コストの高騰、評価用のスペースの増大及びコントローラボードを制御する手間等の評価工数が多く必要とするという問題があった。
【００１４】
この場合、エンジンボード単体で評価を行うために、例えば、エンジンボード上またはエンジンＡＳＩＣ内部にページメモリを実装すると、回路規模が増大して、エンジンボードのコストが高くなる。また、Ｓ２ＭパスとＭ２Ｐパスは非同期で動作するため、単純にメモリを実装するだけでは、Ｓ２Ｍパスからのライト速度とＭ２Ｐパスからのリード速度に不整合がある場合には異常画像となり、適切な評価を行うことができない。
【００１５】
そこで、本発明は、集積回路の評価、特に、画像バスの評価を工数を削減しつつ安価かつ適切に行うことを目的としている。
【課題を解決するための手段】
【００１６】
本発明の集積回路は、上記目的を達成するために、入力される画像データに対して、入力ライン同期信号及び入力フレーム有効信号に基づいて所定の画像処理を施す入力データ画像処理手段と、前記入力データ画像処理手段で処理された画像データを外部記憶手段に転送する際のタイミング調整を行うために該画像データを一時記憶するデータ記憶手段と、前記入力データ画像処理手段で処理された画像データを前記データ記憶手段を介して前記外部記憶手段に転送出力するデータ転送出力手段と、前記外部記憶手段の前記画像データを前記データ記憶手段を介して取り込むデータ取り込み手段と、前記データ取り込み手段の取り込んだ画像データに対して、出力ライン同期信号及び出力フレーム有効信号に基づいて所定の画像処理を施して出力する出力データ画像処理手段と、通常モードと検査モードの動作モードを指定するモード信号が入力され、該モード信号が通常モードであると、前記データ転送出力手段による前記画像データの出力先を前記外部記憶手段に設定し、該モード信号が検査モードであると、該データ転送出力手段による該画像データの出力先を前記データ記憶手段に設定する出力先切り替え手段と、前記モード信号が入力され、該モード信号が通常モードであると、前記データ取り込み手段による前記画像データの取り込み先を前記外部記憶手段に設定し、該モード信号が検査モードであると、該データ取り込み手段による該画像データの取り込み先を前記データ記憶手段に設定する入力先切り替え手段と、前記モード信号が入力され、該モード信号が検査モードであると、前記出力ライン同期信号に代えて前記入力ライン同期信号を前記出力データ画像処理手段に入力するとともに、前記出力フレーム有効信号に代えて前記入力フレーム有効信号を所定遅延量だけ遅延させた遅延入力フレーム有効信号を該出力データ画像処理手段に入力する信号切り替え手段と、を備えていることを特徴としている。
【００１７】
また、本発明の画像形成装置は、上記目的を達成するために、入力ライン同期信号及び入力フレーム有効信号に基づいて原稿の画像を読み取って画像データを出力する画像読み取り手段と、出力ライン同期信号及び出力フレーム有効信号に基づいて、画像データに応じた画像を記録出力する画像出力手段と、画像データを記憶する外部記憶手段と、前記画像読み取り手段の出力する画像データに所定の画像処理を施して前記外部記憶手段に記憶させるとともに、該外部記憶手段の画像データを取り込んで所定の画像処理を施して前記画像出力手段に出力する集積回路と、を備え、前記集積回路は、前記画像読み取り手段から入力される前記入力ライン同期信号及び前記入力フレーム有効信号に基づいて、該画像読み取り手段から入力される画像データに対して所定の画像処理を施す入力データ画像処理手段と、前記入力データ画像処理手段で処理された画像データを前記外部記憶手段に転送する際にタイミング調整を行うために該画像データを一時記憶するデータ記憶手段と、前記入力データ画像処理手段で処理された画像データを前記データ記憶手段を介して前記外部記憶手段に転送出力するデータ転送出力手段と、前記外部記憶手段の前記画像データを前記データ記憶手段を介して取り込むデータ取り込み手段と、前記データ取り込み手段の取り込んだ画像データに対して、前記画像出力手段からから入力される前記出力ライン同期信号及び前記出力フレーム有効信号に基づいて所定の画像処理を施して該画像出力手段に出力する出力データ画像処理手段と、通常モードと検査モードの動作モードを指定するモード信号が入力され、該モード信号が通常モードであると、前記データ転送出力手段による前記画像データの出力先を前記外部記憶手段に設定し、該モード信号が検査モードであると、該データ転送出力手段による該画像データの出力先を前記データ記憶手段に設定する出力先切り替え手段と、前記モード信号が入力され、該モード信号が通常モードであると、前記データ取り込み手段による前記画像データの取り込み先を前記外部記憶手段に設定し、該モード信号が検査モードであると、該データ取り込み手段による該画像データの取り込み先を前記データ記憶手段に設定する入力先切り替え手段と、前記モード信号が入力され、該モード信号が検査モードであると、前記出力ライン同期信号に代えて前記入力ライン同期信号を前記出力データ画像処理手段に入力するとともに、前記出力フレーム有効信号に代えて前記入力フレーム有効信号を所定遅延量だけ遅延させた遅延入力フレーム有効信号を該出力データ画像処理手段に入力する信号切り替え手段と、を備えていることを特徴としている。
【００１８】
さらに、本発明の集積回路検査方法は、上記目的を達成するために、入力される画像データに対して、入力ライン同期信号及び入力フレーム有効信号に基づいて所定の画像処理を施す入力データ画像処理ステップと、前記入力データ画像処理ステップで処理された画像データを外部記憶手段に転送する際のタイミング調整を行うために該画像データをデータ記憶手段に一時記憶するデータ記憶処理ステップと、前記入力データ画像処理ステップで処理された画像データを前記データ記憶手段を介して前記外部記憶手段に転送出力するデータ転送出力処理ステップと、前記外部記憶手段の前記画像データを前記データ記憶手段を介して取り込むデータ取り込み処理ステップと、前記データ取り込み処理ステップで取り込まれた画像データに対して、出力ライン同期信号及び出力フレーム有効信号に基づいて所定の画像処理を施して出力する出力データ画像処理ステップと、通常モードと検査モードの動作モードを指定するモード信号が通常モードであると、前記データ転送出力処理ステップでの前記画像データの出力先を前記外部記憶手段に設定し、該モード信号が検査モードであると、該データ転送出力処理ステップでの該画像データの出力先を前記データ記憶手段に設定する出力先切り替え処理ステップと、前記モード信号が通常モードであると、前記データ取り込み処理ステップによる前記画像データの取り込み先を前記外部記憶手段に設定し、該モード信号が検査モードであると、該データ取り込み処理ステップによる該画像データの取り込み先を前記データ記憶手段に設定する入力先切り替え処理ステップと、前記モード信号が検査モードであると、前記出力ライン同期信号に代えて前記入力ライン同期信号を前記出力データ画像処理ステップへ入力するとともに、前記出力フレーム有効信号に代えて前記入力フレーム有効信号を所定遅延量だけ遅延させた遅延入力フレーム有効信号を該出力データ画像処理ステップへ入力する信号切り替え処理ステップと、を有していることを特徴としている。
【発明の効果】
【００１９】
本発明によれば、エンジンＡＳＩＣの評価、特に、画像バスの評価を工数を削減しつつ、安価かつ適切に行うことができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施例を適用した画像形成装置の要部ブロック構成図。
【図２】エンジンＡＳＩＣのブロック構成図。
【図３】バッファ制御部のブロック構成図。
【図４】テストモード時のシーケンス図。
【図５】バッファ制御部のテストモード時における０ｃｈのタイミング図。
【図６】外部からモード信号が入力されるエンジンＡＳＩＣのブロック構成図。
【図７】従来のエンジンＡＳＩＣのブロック構成図。
【発明を実施するための形態】
【００２１】
以下、本発明の好適な実施例を添付図面に基づいて詳細に説明する。なお、以下に述べる実施例は、本発明の好適な実施例であるので、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明によって不当に限定されるものではなく、また、本実施の形態で説明される構成の全てが本発明の必須の構成要件ではない。
【実施例１】
【００２２】
図１〜図６は、本発明の集積回路、画像形成装置及び集積回路検査方法の一実施例を示す図であり、図１は、本発明の集積回路、画像形成装置及び集積回路検査方法の一実施例を適用した画像形成装置１のブロック構成図である。
【００２３】
図１において、画像形成装置１は、エンジンボード２とコントローラボード３及び図示しない操作表示部等を備えており、エンジンボード２とコントローラボード３は、ＰＣＩｅバス４により接続されている。
【００２４】
エンジンボード２は、エンジンＡＳＩＣ１１及びエンジンＣＰＵ１２等を搭載しており、エンジンＡＳＩＣ１１には、スキャナ５及びプロッタ６が接続されている。
【００２５】
スキャナ（画像読み取り手段）５は、ＣＣＤ（Charge Coupled Device ）またはＣＭＯＳ（Complementary Metal Oxide Semiconductor ）を光電変換素子として用いて、図示しない原稿搬送機構部によって副走査方向に搬送される原稿を主走査方向に走査して、該原稿に照射した読み取り光の反射光を光電変換素子で光電変換することで、該原稿の画像をライン毎に読み取って、Ａ（アナログ）／Ｄ（デジタル）変換した後、エンジンＡＳＩＣ１１に出力する。
【００２６】
プロッタ（画像出力手段）６は、例えば、電子写真式記録装置等であり、スキャナで読み取られた原稿の画像や図示しないネットワーク通信部で受信した受信画像等を用紙に記録出力するとともに、必要なレポートを用紙に記録出力する。
【００２７】
コントローラボード３は、コントローラＡＳＩＣ２１、ハードディスク（ＨＤＤ）２２、ノースブリッジ（ＮＢ）２３、コントローラＣＰＵ２４及びメモリ（外部記憶手段）２５等を搭載しており、コントローラＡＳＩＣ２１とノースブリッジ（ＮＢ）２３とは、ＰＣＩｅバスによって接続されている。
【００２８】
ノースブリッジ（ＮＢ）２３は、コントローラＣＰＵ２４、メモリ２５及びコントローラＡＳＩＣ２１等を接続するためのブリッジであり、メモリ２５は、画像読み取り装置１のスキャナ５で読み取られた画像データを一時蓄積するメモリ等として用いられる。
【００２９】
コントローラＣＰＵ２４は、ハードディスク（ＨＤＤ）２２等に格納されているプログラムに基づいて画像読み取り装置１の各部を制御して画像読み取り装置１としての基本動作処理を制御する。
【００３０】
ハードディスク（ＨＤＤ）２２は、プログラム及び画像データの蓄積に利用され、コントローラＣＰＵ２４の制御下で、コントローラＡＳＩＣ２１によってデータ等の書き込み及び読み出しが行われる。
【００３１】
コントローラＡＳＩＣ２１は、ＣＰＵ２３の制御下で、データの圧縮・伸長等の各種画像処理を行う。
【００３２】
エンジンＡＳＩＣ（集積回路）１１は、図２に示すように、Ｓ２Ｍ画像処理モジュール３１、Ｍ２Ｐ画像処理モジュール３２、ＷＤＭＡＣ（ライト・ダイレクト・メモリアクセス・コントローラ：Write Direct Memory Access Controller）３３ａ〜３３ｄ、ＲＤＭＡＣ（ライト・ダイレクト・メモリアクセス・コントローラ：Read Direct Memory Access Controller）３４ａ〜３４ｄ、ライト用アービタ３５、リード用アービタ３６、エンドポイント（ＥＰ）３７、バッファ制御部３８、動作モード切り替え用レジスタ３９、ライトデータセレクタ（W_SEL）４０、リードデータセレクタ（R_SEL）４１、プロッタLSYNCセレクタ（P_LS_SEL）４２、フレーム有効信号遅延量設定レジスタ４３、P_FGATE生成部４４、プロッタFGATEセレクタ（P_FG_SEL）４５等を備えている。
【００３３】
エンジンＡＳＩＣ１１は、エンジンＣＰＵ１２の設定する所定の書き込み間隔であるタイムアウト間隔で画像データをコントローラボード３のコントローラＡＳＩＣ２１に転送するとともに、エンジンＣＰＵ１２の設定するパラメータに基づいて、スキャナ１１の出力する画像データに対して必要な画像処理を施す。また、エンジンＡＳＩＣ１１は、コントローラボード３から取得した画像データに対してプロッタ６で画像形成するのに必要な画像処理を施してプロッタ６に転送する。
【００３４】
Ｓ２Ｍ画像処理モジュール（入力データ画像処理手段）３１には、スキャナ５からライン同期信号（入力ライン同期信号）s_lsync_n、フレーム有効信号（入力フレーム有効信号）s_fgate_n及び４チャネル（４ｃｈ）分の画像データが入力され、Ｓ２Ｍ画像処理モジュール３１は、ライン同期信号s_lsync_n及びフレーム有効信号s_fgate_nに同期して、スキャナ５から入力される画像データの１ライン分及び１ページ分の画像処理を行う。
【００３５】
Ｍ２Ｐ画像処理モジュール（出力データ画像処理手段）３２には、プロッタ６からライン同期信号（出力ライン同期信号）p_lsync_nとフレーム有効信号（出力フレーム有効信号）p_fgate_nが入力されるとともに、ＲＤＭＡＣ３４ａ〜３４ｄから４ｃｈの画像データが転送され、Ｍ２Ｐ画像処理モジュール３２は、ライン同期信号p_lsync_n及びフレーム有効信号p_fgate_nに同期して、ＲＤＭＡＣ３４ａ〜３４ｄから転送されてくる４ｃｈの画像データに対して１ライン単位及び１ページ分の画像処理を行う。
【００３６】
ＷＤＭＡＣ（データ転送出力手段）３３ａ〜３３ｄは、Ｓ２Ｍ画像処理モジュール１１１から入力される画像データを、ライト用アービタ３５、ライトデータセレクタ（W_SEL）４０、エンドポイント（ＥＰ）３７に送って、エンドポイント（ＥＰ）３７からＰＣＩｅ４を介して接続されるコントローラ３に転送して、コントローラ３のメモリ２５またはバッファ制御部３８に書き込ませる。
【００３７】
ライト用アービタ（取り込み要求調停手段）３５は、４ｃｈ分のＷＤＭＡＣ３３ａ〜３３ｄから入力されるライトリクエストを調停する。
【００３８】
ＲＤＭＡＣ（データ取り込み手段）３４ａ〜３４ｄは、リードデータセレクタ（R_SEL）４１及びリード用アービタ３６を介して、コントローラ３のメモリ２５に保管されている画像データまたはバッファ制御部３８に保管されている画像データをリードし、Ｍ２Ｐ画像処理モジュール３２に出力する。
【００３９】
リード用アービタ（取り込み要求調停手段）３６は、４ｃｈ分のＲＤＭＡＣ３４ａ〜３４ｄから入力されるリードリクエストを調停する。
【００４０】
ＥＰ３７は、ＰＣＩｅ規格に準じてエンジンＡＳＩＣ１１とコントローラ３との間のデータ転送を制御し、このデータ転送時のフローを制御するために、ライト及びリードする画像データを一時的にＰＣＩｅ転送用のバッファ制御部３８に保存させる。
【００４１】
動作モード切り替え用レジスタ（モード設定手段）３９は、エンジンＣＰＵ１２によって、通常モードとテストモードの動作モードが設定され、設定された動作モードに応じてモード信号mode（通常モード時に、mode＝０、テストモード時に、mode＝１）をライトデータセレクタ（W＿SEL）４０、リードデータセレクタ（R＿SEL）４１、プロッタLSYNCセレクタ（P_LS_SEL）４２及びプロッタFGATEセレクタ（P_FG_SEL）４５に出力する。すなわち、エンジンＡＳＩＣ１１は、通常に動作する通常モードと、エンジンＡＳＩＣ１１の検査、特に、画像データの転送バスの検査を行うテストモードと、を有し、エンジンＣＰＵ１２によってその動作モードが動作モード切り替え用レジスタ３９に設定される。
【００４２】
バッファ制御部（データ記憶手段）３８は、通常モード（mode＝０）時は、ＰＣＩｅ転送用バッファとして機能し、テストモード（mode＝１）時は、テストモード時の画像データを保管して、Ｓ２Ｍパスのライト先またＭ２Ｐパスのリード先のメモリとして機能するが、詳細については、後で説明する。
【００４３】
ライトデータセレクタ（W_SEL）（出力先切り替え手段）４０は、動作モード切り替え用レジスタ３９から入力されるモード信号modeに応じて、ライト用アービタ３５を介してＷＤＭＡＣ３３ａ〜３３ｄから送られてくるライト要求（書き込み要求）による画像データの転送先を、エンドポイント（ＥＰ）３７とバッファ制御部３８とに切り替える。すなわち、ライトデータセレクタ（W_SEL）４０は、モード信号modeがmode＝０で通常モードのときには、画像データの書き込み要求先である転送先をエンドポイント（ＥＰ）３７とし、モード信号modeがmode＝１でテストモードのときには、画像データの転送先をバッファ制御部３８とする。
【００４４】
リードデータセレクタ（R_SEL）（入力先切り替え手段）４１は、動作モード切り替え用レジスタ３９から入力されるモード信号modeに応じて、リードアービタ３６からのリードリクエスト（読み取り要求）と画像データの行き先（画像データの読み取り元）を、エンドポイント（ＥＰ）３７とバッファ制御部３８とに切り替えて、リードリクエストに応じて返ってきた画像データをリード用アービタ３６に出力する。すなわち、リードデータセレクタ（R_SEL）４１は、モード信号modeがmode＝０で通常モードのときには、リードアクセスをエンドポイント（ＥＰ）３７に送ってエンドポイント（ＥＰ）３７から返ってくる画像データをリード用アービタ３６に出力し、モード信号modeがmode＝１でテストモードのときには、リードアクセスをバッファ制御部３８に送ってバッファ制御部３８から返ってくる画像データをリード用アービタ３６に出力する。
【００４５】
プロッタLSYNCセレクタ（P_LS_SEL）４２は、モード信号modeに応じて、スキャナ５から入力されるライン同期信号s_lsync_nとプロッタ６から入力されるライン同期信号p_lsync_nを切り替えてＭ２Ｐ画像処理モジュール３２に出力する。すなわち、プロッタLSYNCセレクタ（P_LS_SEL）４２は、モード信号modeがmode＝０で通常モードのときには、プロッタ６からのライン同期信号p_lsync_nをＭ２Ｐ画像処理モジュール３２に出力し、モード信号modeがmode＝１でテストモードのときには、スキャナ５からのライン同期信号s_lsync_nをＭ２Ｐ画像処理モジュール３２に出力する。
【００４６】
フレーム有効信号遅延設定レジスタ（遅延量設定手段）４３は、後述するP_FGATE生成部４４が生成する検査モード用フレーム同期信号p_fgate_test_nをスキャナ５からのフレーム有効信号s_fgate_nのアサートから何ライン分遅延させるかを設定するフレーム有効信号遅延量fg_dlyを、P_FGATE生成部４４に出力する。
【００４７】
P_FGATE生成部４４には、上記フレーム有効信号遅延設定レジスタ４３からのフレーム有効信号遅延量fg_dlyとスキャナ５からのフレーム有効信号s_fgate_nが入力され、P_FGATE生成部４４は、スキャナ５からのフレーム有効信号s_fgate_nを、フレーム有効信号遅延設定レジスタ４３で設定されたフレーム有効信号遅延量fg_dlyの値分だけ遅延させて、テストモード時にＭ２Ｐ画像処理モジュール３２が用いる遅延フレーム有効信号p_fgate_test_nとしてプロッタFGATEセレクタ（P_FG_SEL）４５へ出力する。
【００４８】
プロッタFGATEセレクタ（P_FG_SEL）４５は、モード信号modeに応じて、P_FGATE生成部４４からの遅延フレーム有効信号p_fgate_test_nとプロッタ６からのフレーム有効信号p_fgate_nを切り替えてＭ２Ｐ画像処理モジュール３２に出力する。すなわち、プロッタFGATEセレクタ（P_FG_SEL）４５は、モード信号modeがmode＝０で通常モードのときには、プロッタ６から入力されるフレーム有効信号p_fgate_nをＭ２Ｐ画像処理モジュール３２に出力し、モード信号modeがmode＝１でテストモードのときには、P_FGATE生成部４４からの遅延フレーム有効信号p_fgate_test_nをＭ２Ｐ画像処理モジュール３２に出力する。上記プロッタLSYNCセレクタ（P_LS_SEL）４２、フレーム有効信号遅延設定レジスタ４３及びプロッタFGATEセレクタ（P_FG_SEL）４５は、全体として信号切り替え手段として機能している。
【００４９】
そして、上記バッファ制御部３８は、図３に示すように、ライト用のアドレスデコーダ５１、４ｃｈのライトデータセレクタ（W_SEL*、*＝０〜３）５２ａ〜５２ｄ、バッファ５３、４ｃｈ分のリードデータセレクタ（R_SEL*、*＝０〜３）５４ａ〜５４ｄ、リード用のアドレスレコーダ５５及びセレクト信号生成部５６等を備えており、バッファ５３は、各チャネル一対の４ｃｈ分のＦＩＦＯ０＿ａ、ＦＩＦＯ０＿ｂ、ＦＩＦＯ１＿ａ、ＦＩＦＯ１＿ｂ、ＦＩＦＯ２＿ａ、ＦＩＦＯ２＿ｂ、ＦＩＦＯ３＿ａ、ＦＩＦＯ３＿ｂを備えている。
【００５０】
バッファ（ラインバッファ）５３は、各チャネル一対の４ｃｈ分のＦＩＦＯ※＿ａ、ＦＩＦＯ※＿ｂ（※＝０〜３）を、通常モード（mode＝０）時には、ＰＣＩｅ転送用バッファとして動作させ、エンドポイント（ＥＰ）３７からのデータを一時保管した後、エンドポイント（ＥＰ）３７に送り出す。
【００５１】
バッファ５３は、テストモード（mode＝１）時には、Ｓ２Ｍパスのライト先またＭ２Ｐパスのリード先のメモリとして動作させ、２ライン×４ｃｈ分のラインＦＩＦＯ※＿ａ、ＦＩＦＯ※＿ｂ（※＝０〜３）をトグルで動作させる。
【００５２】
セレクト信号生成部５６には、スキャナ５からライン同期信号s_lsync_nが入力され、セレクト信号生成部５６は、バッファ５３のラインＦＩＦＯ※＿ａ、ＦＩＦＯ※＿ｂ（※＝０〜３）のトグル動作を制御するセレクト信号selを、ライン同期信号s_lsync_nが入力される毎に反転させて出力する。
【００５３】
ライト用のアドレスデコーダ（書き込みアドレスデコード手段）５１には、ライトデータセレクタ（W_SEL）４０から画像データとライトアドレスが入力され、アドレスデコーダ５１は、Ｓ２Ｍパスのどのチャネル（ｃｈ）からのライトリクエストであるかを判定して、ライトデータセレクタ（W_SEL*、*＝０〜３）５２ａ〜５２ｄを介して、バッファ５３の該当するチャネルのラインＦＩＦＯ※＿ａ、ＦＩＦＯ※＿ｂ（※＝０〜３）へ画像データｗｄ※（※＝０〜３）をライトする。
【００５４】
リード用のアドレスデコーダ（取り込みアドレスデコード手段）５５には、リードデータセレクタ（R_SEL）４１からのリードアドレスによって、Ｍ２Ｐパスのどのチャネル（ｃｈ）からのリードリクエストであるかを判定し、リードデータセレクタ（R_SEL*、*＝０〜３）５４ａ〜５４ｄを介して、該当するチャネルのラインＦＩＦＯ※＿ａ、ＦＩＦＯ※＿ｂ（※＝０〜３）から画像データｒｄ※（※＝０〜３）をリードしてリードデータセレクタ（R_SEL）４１に転送する。
【００５５】
ライトデータセレクタ（W_SEL*、*＝０〜３）５２ａ〜５２ｄは、セレクト信号生成部５６からのセレクト信号selに基づいて、Ｓ２Ｍパスからライトされる画像データであるアドレスデコーダ５１からの画像データｗｄ※（※＝０〜３）を、画像データｗｄ※＿ａと画像データｗｄ※＿ｂ（※＝０〜３）とに切り替えて、ＦＩＦＯ※＿ａとＦＩＦＯ※＿ｂ（※＝０〜３）とに切り替えて書き込む。
【００５６】
リードデータセレクタ（R_SEL*、*＝０〜３）５４ａ〜５４ｄは、セレクト信号生成部５６からのセレクト信号selに基づいて、Ｍ２Ｐパスからの画像データのリード先であるアドレスデコーダ５５によるリード先バッファを、ＦＩＦＯ※＿ａとＦＩＦＯ※＿ｂ（※＝０〜３）とに切り替えて、リードした画像データｒｄ※＿ａと画像データｒｄ※＿ｂ（※＝０〜３）をｒｄ※（※＝０〜３）としてリードデータセレクタ（R_SEL）４１に出力する。
【００５７】
次に、本実施例の作用を説明する。本実施例の画像形成装置１は、エンジンＡＳＩＣ１１の評価、特に、画像バスの評価を工数を削減しつつ、安価かつ適切に行う。
【００５８】
画像形成装置１は、通常モード時、エンジンＣＰＵ１２が動作モード切り替え用レジスタ３９に通常モードを設定し、動作モード切り替え用レジスタ３９は、通常モードが設定されると、「０」のモード信号mode（mode＝０）をライトデータセレクタ（W＿SEL）４０、リードデータセレクタ（R＿SEL）４１、プロッタLSYNCセレクタ（P_LS_SEL）４２及びプロッタFGATEセレクタ（P_FG_SEL）４５に出力する。
【００５９】
この通常モードでは、エンジンＡＳＩＣ１１は、スキャナ５から入力される４ｃｈの画像データを、Ｓ２Ｍ画像処理モジュール３１が、ライン同期信号s_lsync_n及びフレーム有効信号s_fgate_nに同期して、１ライン分及び１ページ分毎に画像処理を行ってＷＤＭＡＣ３３ａ〜３３ｄに出力し、ＷＤＭＡＣ３３ａ〜３３ｄが、Ｓ２Ｍ画像処理モジュール１１１から入力される画像データを、ライト用アービタ３５、ライトデータセレクタ（W_SEL）４０、エンドポイント（ＥＰ）３７に送って、エンドポイント（ＥＰ）３７からＰＣＩｅ４を介してコントローラ３に転送して、コントローラ３のメモリ２５に書き込ませる。
【００６０】
そして、エンジンＡＳＩＣ１１は、ＰＣＩｅ４を介した画像データのコントローラ３への転送に際して、バッファ制御部３８の４ｃｈ分のＦＩＦＯ※＿ａ、ＦＩＦＯ※＿ｂ（※＝０〜３）を、ＰＣＩｅ転送用バッファとして動作させ、エンドポイント（ＥＰ）３７からの画像データを一時保管した後、エンドポイント（ＥＰ）３７に送り出す。
【００６１】
エンジンＡＳＩＣ１１は、ＲＤＭＡＣ３４ａ〜３４ｄが、リードデータセレクタ（R_SEL）４１及びリード用アービタ３６を介して、コントローラ３のメモリ２５に保管されている画像データをリードし、Ｍ２Ｐ画像処理モジュール３２に出力する。このとき、エンジンＡＳＩＣ１１は、ＰＣＩｅ４を介した画像データのＭ２Ｐ画像処理モジュール３２への転送に際して、バッファ制御部３８の４ｃｈ分のＦＩＦＯ※＿ａ、ＦＩＦＯ※＿ｂ（※＝０〜３）を、ＰＣＩｅ転送用バッファとして動作させ、エンドポイント（ＥＰ）３７からの画像データを一時保管した後、エンドポイント（ＥＰ）３７に送り出して、エンドポイント（ＥＰ）３７がリードデータセレクタ（R_SEL）４１及びリード用アービタ３６を介してＲＤＭＡＣ３４ａ〜３４ｄに渡す。エンジンＡＳＩＣ１１は、Ｍ２Ｐ画像処理モジュール３２が、ＲＤＭＡＣ３４ａ〜３４ｄから受け取った画像データに必要な画像処理を施して、プロッタ６に送り、プロッタ６が、画像データに基づいて用紙に画像形成する。
【００６２】
一方、画像形成装置１は、テストモード時、スキャナ５から適宜のデータをエンジンＡＳＩＣ１１に送ってエンジンＡＳＩＣ１１のテスト（検査）、特に、バスのテストを行う。このとき、エンジンＣＰＵ１２が、図４に示すように、エンジンＡＳＩＣ１１の動作モード切り替え用レジスタ３９にテストモードを設定するとともに、エンジンＡＳＩＣ１１に、Ｓ２Ｍ画像処理モジュール３１及びＭ２Ｐ画像処理モジュール３２の制御パラメータを設定し、動作モード切り替え用レジスタ３９は、テストモードが設定されると、「１」のモード信号mode（mode＝１）をライトデータセレクタ（W＿SEL）４０、リードデータセレクタ（R＿SEL）４１、プロッタLSYNCセレクタ（P_LS_SEL）４２及びプロッタFGATEセレクタ（P_FG_SEL）４５に出力する。
【００６３】
エンジンＣＰＵ１１は、次に、ＷＤＭＡＣ３３ａ〜３３ｄ及びＲＤＭＡＣ３４ａ〜３４ｄに起動をかける。
【００６４】
このテストモードでは、エンジンＡＳＩＣ１１は、スキャナ５から入力される４ｃｈの画像データを、Ｓ２Ｍ画像処理モジュール３１が、通常モードと同様に、ライン同期信号s_lsync_n及びフレーム有効信号s_fgate_nに同期して、１ライン分及び１ページ分毎に画像処理を行ってＷＤＭＡＣ３３ａ〜３３ｄに出力し、ＷＤＭＡＣ３３ａ〜３３ｄが、Ｓ２Ｍ画像処理モジュール３１から入力される画像データを、ライト用アービタ３５を介してライトデータセレクタ（W_SEL）４０に送る。このとき、ライトデータセレクタ（W_SEL）４０は、動作モード切り替え用レジスタ３９から入力されるモード信号modeに応じて、ライト用アービタ３５を介してＷＤＭＡＣ３３ａ〜３３ｄから送られてくる画像データの転送先を、エンドポイント（ＥＰ）３７からバッファ制御部３８に切り替え、バッファ制御部３８は、バッファ５３を、Ｓ２Ｍパスのライト先のメモリとして動作させ、２ライン×４ｃｈ分のラインＦＩＦＯ※＿ａ、ＦＩＦＯ※＿ｂ（※＝０〜３）をトグルで動作させる。
【００６５】
そして、エンジンＡＳＩＣ１１は、図４に示すように、スキャナ５からのフレーム有効信号s_fgate_nがアサートして、画像データの入力が開始されると、上述のようにして、該画像データに必要な画像処理をＳ２Ｍ画像処理モジュール３１で施してバッファ制御部３８に保管し、そのフレーム有効信号s_fgate_nを、フレーム有効信号遅延設定レジスタ４３に設定されたフレーム有効信号遅延量fg_dlyの値分だけ遅延させて、テストモード時にＭ２Ｐ画像処理モジュール３２が用いる遅延フレーム有効信号p_fgate_test_nとしてプロッタFGATEセレクタ（P_FG_SEL）４５へ出力する。
【００６６】
プロッタFGATEセレクタ（P_FG_SEL）４５は、モード信号modeがmode＝１でテストモードのときには、P_FGATE生成部４４からの遅延フレーム有効信号p_fgate_test_nをＭ２Ｐ画像処理モジュール３２に出力する。
【００６７】
次いで、エンジンＡＳＩＣ１１は、ＲＤＭＡＣ３４ａ〜３４ｄが、リードリクエストを、リードアービタ３６を介してリードデータセレクタ（R_SEL）４１に送り、リードデータセレクタ（R_SEL）４１が、テストモードのときには、リードアクセスをバッファ制御部３８に送ってバッファ制御部３８から返ってくる画像データをリード用アービタ３６を介してＲＤＭＡＣ３４ａ〜３４ｄに送る。
【００６８】
エンジンＡＳＩＣ１１は、ＲＤＭＡＣ３４ａ〜３４ｄが、リードした画像データをＭ２Ｐ画像処理モジュール３２に送って、Ｍ２Ｐ画像処理モジュール３２が、プロッタ６からのフレーム有効信号p_fgate_n及びプロッタFGATEセレクタ（P_FG_SEL）からの遅延フレーム有効信号p_fgate_test_nに基づいて該画像データに対して必要な画像処理を行い、プロッタ６に送って、プロッタ６で用紙に画像を形成する。このプロッタ６への画像データの出力開始タイミングは、上述のように、フレーム有効信号s_fgate_nのアサートからフレーム有効信号遅延設定レジスタ４３に設定されたフレーム有効信号遅延量fg_dlyのライン数分遅延したタイミングである。
【００６９】
そして、エンジンＡＳＩＣ１１のバッファ制御部３８は、０ｃｈのタイミング図を、図５に示すように、セレクト信号生成部５６が、ライン同期信号s_lsync_n周期で、バッファ５３のラインＦＩＦＯ※＿ａ、ＦＩＦＯ※＿ｂ（※＝０〜３）のトグル動作を制御するセレクト信号selを反転し、このセレクト信号selによって選択されたラインＦＩＦＯ※＿ａ、ＦＩＦＯ※＿ｂ（※＝０〜３）に対して、Ｓ２Ｍ画像処理モジュール３１からＳ２Ｍパスを通して送られてくる画像データ（ｗｄ０＿ａ／ｗｄ０＿ｂ）をライトする。
【００７０】
そして、バッファ制御部５６は、フレーム有効信号s_fgate_nのアサートからフレーム有効信号遅延設定レジスタ４３に設定されたフレーム有効信号遅延量fg_dlyのライン数分遅延したタイミングでディアサートされて、このタイミングで、ラインＦＩＦＯ※＿ａ、ＦＩＦＯ※＿ｂ（※＝０〜３）の画像データを、Ｍ２Ｐ画像処理モジュール３２への画像データ（ｒｄ０＿ａ／ｒｄ０＿ｂ）としてリードする。
【００７１】
上記各ＷＤＭＡＣ３３ａ〜３３ｄ及びＲＤＭＡＣ３４ａ〜３４ｄは、テストモード時においても通常モード時と同様の制御を行い、あたかもコントローラボード３のメモリ２５にアクセスしているかのように動作する。
【００７２】
そして、上記テストモードにおいて、スキャナ５から入力する画像データに対して、エンジンＡＳＩＣ１１で実施する画像処理と同等の画像処理をソフトウェア等を用いて実施することで期待値を作成し、プロッタ６へ出力された画像データと該期待値を比較することで、エンジンＡＳＩＣ１１において所望の画像処理が実現でてきているかどうかを検査・確認する。
【００７３】
なお、上記説明では、エンジンＡＳＩＣ１１は、エンジンＣＰＵ１２によって通常モードとテストモードの動作モードが設定されて該動作モードに応じたモード信号modeを出力する動作モード切り替え用レジスタ３９を搭載しているが、モード信号modeは、動作モード切り替え用レジスタ３９が出力するものに限るものではなく、例えば、図６に示すように、動作モード切り替え用レジスタ３９を搭載せず、外部からモード信号modeを入力してもよい。この場合、エンジンＡＳＩＣ１１ａは、モード信号modeを入力する外部端子を備えている。
【００７４】
このように、本実施例の画像形成装置１は、エンジンボード２に搭載されているエンジンＡＳＩＣ１１が、入力される画像データに対して、ライン同期信号（入力ライン同期信号）s_lsync_n及びフレーム有効信号（入力フレーム有効信号）s_fgate_nに基づいて所定の画像処理を施すＳ２Ｍ画像処理モジュール（入力データ画像処理手段）３１と、Ｓ２Ｍ画像処理モジュール３１で処理された画像データをコントローラボード３のメモリ（外部記憶手段）２５に転送する際のタイミング調整を行うために該画像データを一時記憶するバッファ制御部（データ記憶手段）３８と、Ｓ２Ｍ画像処理モジュール３１で処理された画像データをバッファ制御部３８を介してメモリ２５に転送出力するＷＤＭＡＣ（データ転送出力手段）３３ａ〜３３ｄと、メモリ２５の画像データをバッファ制御部３８を介して取り込むＲＤＭＡＣ（データ取り込み手段）３４ａ〜３４ｄと、ＲＤＭＡＣ３４ａ〜３４ｄの取り込んだ画像データに対して、ライン同期信号（出力ライン同期信号）p_lsync_n及びフレーム有効信号（出力フレーム有効信号）p_fgate_nに基づいて所定の画像処理を施して出力するＭ２Ｐ画像処理モジュール（出力データ画像処理手段）３２と、通常モードとテストモード（検査モード）の動作モードを指定するモード信号modeが入力され、該モード信号が通常モードであると、ＷＤＭＡＣ３３ａ〜３３ｄによる画像データの出力先をメモリ２５に設定し、該モード信号がテストモードであると、ＷＤＭＡＣ３３ａ〜３３ｄによる該画像データの出力先をバッファ制御部３８に設定するライトデータセレクタ（W_SEL）（出力先切り替え手段）４０と、モード信号modeが入力され、該モード信号modeが通常モードであると、ＲＤＭＡＣ３４ａ〜３４ｄによる画像データの取り込み先をメモリ２５に設定し、モード信号modeがテストモードであると、ＲＤＭＡＣ３４ａ〜３４ｄによる画像データの取り込み先をバッファ制御部３８に設定するリードデータセレクタ（R_SEL）（入力先切り替え手段）４１と、モード信号modeが入力され、モード信号modeがテストモードであると、ライン同期信号p_lsync_nに代えてスキャナ５の出力するライン同期信号s_lsync_nをＭ２Ｐ画像処理モジュール３２に入力するとともに、フレーム有効信号p_fgate_nに代えてフレーム有効信号s_fgate_nをフレーム有効信号遅延量（所定遅延量）fg_dlyだけ遅延させたフレーム有効信号（遅延入力フレーム有効信号）p_fgate_test_nをＭ２Ｐ画像処理モジュール３２に入力するプロッタFGATEセレクタ（P_FG_SEL）（信号切り替え手段）４５と、を備えている。
【００７５】
したがって、エンジンボード２やエンジンＡＳＩＣ１１にテスト用のページメモリを設けることなく、また、テスト用のコントローラボードを用意してエンジンボード２に接続することなく、画像データのメモリへの書き込み時と読み出し時の不整合による異常画像の発生を防止しつつテストを実行することができ、エンジンＡＳＩＣ１１の評価、特に、画像バスの評価を工数を削減しつつ、安価かつ適切に行うことができる。
【００７６】
また、本実施例の画像形成装置１は、ライン同期信号（入力ライン同期信号）s_lsync_n及びフレーム有効信号（入力フレーム有効信号）s_fgate_nに基づいて、原稿の画像を読み取って画像データを出力するスキャナ（画像読み取り手段）５と、ライン同期信号（出力ライン同期信号）p_lsync_n及びフレーム有効信号（出力フレーム有効信号）p_fgate_nに基づいて、画像データに応じた画像を記録出力するプロッタ（画像出力手段）６と、画像データを記憶するメモリ（外部記憶手段）２５と、スキャナ５の出力する画像データに所定の画像処理を施してメモリ２５に記憶させるとともに、メモリ２５の画像データを取り込んで所定の画像処理を施してプロッタ６に出力するエンジンＡＳＩＣ（集積回路）と、を備え、エンジンＡＳＩＣ１１が、スキャナ５から入力されるライン同期信号s_lsync_n及びフレーム有効信号s_fgate_nに基づいて、スキャナ５から入力される画像データに対して所定の画像処理を施すＳ２Ｍ画像処理モジュール３１と、Ｓ２Ｍ画像処理モジュール３１で処理された画像データをコントローラボード３のメモリ２５に転送する際のタイミング調整を行うために該画像データを一時記憶するバッファ制御部３８と、Ｓ２Ｍ画像処理モジュール３１で処理された画像データをバッファ制御部３８を介してメモリ２５に転送出力するＷＤＭＡＣ３３ａ〜３３ｄと、メモリ２５の画像データをバッファ制御部３８を介して取り込むＲＤＭＡＣ３４ａ〜３４ｄと、ＲＤＭＡＣ３４ａ〜３４ｄの取り込んだ画像データに対して、ライン同期信号p_lsync_n及びフレーム有効信号p_fgate_nに基づいて所定の画像処理を施して出力するＭ２Ｐ画像処理モジュール３２と、通常モードとテストモードの動作モードを指定するモード信号modeが入力され、該モード信号が通常モードであると、ＷＤＭＡＣ３３ａ〜３３ｄによる画像データの出力先をメモリ２５に設定し、該モード信号がテストモードであると、ＷＤＭＡＣ３３ａ〜３３ｄによる該画像データの出力先をバッファ制御部３８に設定するライトデータセレクタ（W_SEL）４０と、モード信号modeが入力され、該モード信号modeが通常モードであると、ＲＤＭＡＣ３４ａ〜３４ｄによる画像データの取り込み先をメモリ２５に設定し、モード信号modeがテストモードであると、ＲＤＭＡＣ３４ａ〜３４ｄによる画像データの取り込み先をバッファ制御部３８に設定するリードデータセレクタ（R_SEL）４１と、モード信号modeが入力され、モード信号modeがテストモードであると、ライン同期信号p_lsync_nに代えてスキャナ５の出力するライン同期信号s_lsync_nをＭ２Ｐ画像処理モジュール３２に入力するとともに、フレーム有効信号p_fgate_nに代えてフレーム有効信号s_fgate_nをフレーム有効信号遅延量fg_dlyだけ遅延させたフレーム有効信号p_fgate_test_nをＭ２Ｐ画像処理モジュール３２に入力するプロッタFGATEセレクタ（P_FG_SEL）４５と、を備えている。
【００７７】
したがって、エンジンボード２やエンジンＡＳＩＣ１１にテスト用のページメモリを設けることなく、また、テスト用のコントローラボードを用意してエンジンボード２に接続することなく、画像データのメモリへの書き込み時と読み出し時の不整合による異常画像の発生を防止しつつテストを実行することができ、エンジンＡＳＩＣ１１の評価、特に、画像バスの評価を工数を削減しつつ、安価かつ適切に行うことができる。
【００７８】
さらに、本実施例の画像形成装置１は、入力される画像データに対して、ライン同期信号（入力ライン同期信号）s_lsync_n及びフレーム有効信号（入力フレーム有効信号）s_fgate_nに基づいて所定の画像処理を施す入力データ画像処理ステップと、入力データ画像処理ステップで処理された画像データをメモリ２５に転送する際のタイミング調整を行うために該画像データをバッファ制御部３８に一時記憶するデータ記憶処理ステップと、入力データ画像処理ステップで処理された画像データをバッファ制御部３８を介してメモリ２５に転送出力するデータ転送出力処理ステップと、メモリ２５の画像データをバッファ制御部３８を介して取り込むデータ取り込み処理ステップと、データ取り込み処理ステップで取り込まれた画像データに対して、ライン同期信号（出力ライン同期信号）p_lsync_n及びフレーム有効信号（出力フレーム有効信号）p_fgate_nに基づいて所定の画像処理を施して出力する出力データ画像処理ステップと、通常モードとテストモードの動作モードを指定するモード信号modeが通常モードであると、データ転送出力処理ステップでの画像データの出力先をメモリ２５に設定し、モード信号modeがテストモードであると、データ転送出力処理ステップでの画像データの出力先をバッファ制御部３８に設定する出力先切り替え処理ステップと、モード信号modeが通常モードであると、データ取り込み処理ステップによる画像データの取り込み先をメモリ２５に設定し、モード信号modeがテストモードであると、データ取り込み処理ステップによる画像データの取り込み先をバッファ制御部３８に設定する入力先切り替え処理ステップと、モード信号modeがテストモードであると、ライン同期信号p_lsync_nに代えてライン同期信号s_lsync_nを出力データ画像処理ステップへ入力するとともに、フレーム有効信号p_fgate_nに代えてフレーム有効信号（入力フレーム有効信号）s_fgate_nをフレーム有効信号遅延量fg_dlyだけ遅延させたフレーム有効信号p_fgate_test_nを出力データ画像処理ステップへ入力する信号切り替え処理ステップと、を有する集積回路検査方法を実行している。
【００７９】
したがって、エンジンボード２やエンジンＡＳＩＣ１１にテスト用のページメモリを設けることなく、また、テスト用のコントローラボードを用意してエンジンボード２に接続することなく、画像データのメモリへの書き込み時と読み出し時の不整合による異常画像の発生を防止しつつテストを実行することができ、エンジンＡＳＩＣ１１の評価、特に、画像バスの評価を工数を削減しつつ、安価かつ適切に行うことができる。
【００８０】
また、本実施例の画像形成装置１は、集積回路であるエンジンＡＳＩＣ１１が、複数チャネル（実施例では、４ｃｈ）分のＳ２Ｍ画像処理モジュール（入力データ画像処理手段）３１、ＷＤＭＡＣ（データ転送出力手段）３３ａ〜３３ｄ、ＲＤＭＡＣ（データ取り込み手段）３４ａ〜３４ｄ及びＭ２Ｐ画像処理モジュール（出力データ画像処理手段）３２と、各チャネルのＷＤＭＡＣ３３ａ〜３３ｄからのライト要求（データ転送出力要求）を調停するライト用アービタ（出力要求調停手段）３５と、各チャネルのＲＤＭＡＣ３４ａ〜３４ｄからのリード要求（データ取り込み要求）を調停するリード用アービタ（取り込み要求調停手段）３６と、を備え、バッファ制御部（データ記憶手段）３８が、Ｓ２Ｍ画像処理モジュール３１及びＭ２Ｐ画像処理モジュール３２のチャネル数の倍のラインバッファであるＦＩＦＯ０＿ａ、ＦＩＦＯ０＿ｂ、ＦＩＦＯ１＿ａ、ＦＩＦＯ１＿ｂ、ＦＩＦＯ２＿ａ、ＦＩＦＯ２＿ｂ、ＦＩＦＯ３＿ａ、ＦＩＦＯ３＿ｂと、モード信号modeがテストモードのときに、ライト用アービタ３５から入力されるライト要求に基づいてチャネルを判定して、該当するチャネルのＦＩＦＯ０＿ａ、ＦＩＦＯ０＿ｂ、ＦＩＦＯ１＿ａ、ＦＩＦＯ１＿ｂ、ＦＩＦＯ２＿ａ、ＦＩＦＯ２＿ｂ、ＦＩＦＯ３＿ａ、ＦＩＦＯ３＿ｂへＷＤＭＡＣ３３ａ〜３３ｄに画像データを書き込ませるアドレスデコーダ（書き込みアドレスデコード手段）５１と、モード信号modeがテストモードのときに、リード用アービタ３６から入力されるリード要求に基づいてチャネルを判定して、該当するチャネルのＦＩＦＯ０＿ａ、ＦＩＦＯ０＿ｂ、ＦＩＦＯ１＿ａ、ＦＩＦＯ１＿ｂ、ＦＩＦＯ２＿ａ、ＦＩＦＯ２＿ｂ、ＦＩＦＯ３＿ａ、ＦＩＦＯ３＿ｂからＲＤＭＡＣ３４ａ〜３４ｄに画像データを取り込ませるアドレスデコーダ（取り込みアドレスデコード手段）５５と、を備えている。
【００８１】
したがって、複数色の画像データの各色成分に対応した複数のチャネルを設定してテストを行うことができ、複数色の画像データを取り扱うエンジンＡＳＩＣ１１の評価、特に、画像バスの評価を工数を削減しつつ、安価かつ適切に行うことができる。
【００８２】
さらに、本実施例の画像形成装置１は、エンジンＡＳＩＣ１１が、フレーム有効信号遅延量fg_dlyが外部から適宜設定されるフレーム有効信号遅延設定レジスタ（遅延量設定手段）４３を備えており、プロッタFGATEセレクタ（P_FG_SEL）（信号切り替え手段）４５が、フレーム有効信号遅延設定レジスタ４３に設定されたフレーム有効信号遅延量fg_dlyだけフレーム有効信号s_fgate_nを遅延させたフレーム有効信号p_fgate_test_nをフレーム有効信号p_fgate_nに代えてＭ２Ｐ画像処理モジュール３２に入力している。
【００８３】
したがって、Ｓ２Ｍ画像処理モジュール３１が内部でライン遅延の生じる場合であっても、その遅延量に応じてソフトウェア等によりフレーム有効信号p_fgate_nのフレーム有効信号s_fgate_nに対する遅延量をフレーム有効信号遅延量fg_dlyとしてフレーム有効信号遅延設定レジスタ４３設定することで、異常画像を生じさせることなく、適切に評価することができる。
【００８４】
また、本実施例の画像形成装置１は、エンジンＡＳＩＣ１１が、外部から設定される動作モードに応じたモード信号modeを出力する動作モード切り替え用レジスタ（モード設定手段）３９または外部からモード信号modeが入力される入力端子（信号入力手段）を備えている。
【００８５】
したがって、ソフトウェアの制御または外部からテストモードに設定して、エンジンＡＳＩＣ１１のテストを実行させることができ、利用性を向上させることができる。
【００８６】
以上、本発明者によってなされた発明を好適な実施例に基づき具体的に説明したが、本発明は上記実施例で説明したものに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００８７】
１  画像形成装置
２  エンジンボード
３  コントローラボード
４  ＰＣＩｅバス
５  スキャナ
６  プロッタ
１１  エンジンＡＳＩＣ
１２  エンジンＣＰＵ
２１  コントローラＡＳＩＣ
２２  ハードディスク（ＨＤＤ）
２３  ノースブリッジ（ＮＢ）
２４  コントローラＣＰＵ
２５  メモリ
３１  Ｓ２Ｍ画像処理モジュール
３２  Ｍ２Ｐ画像処理モジュール
３３ａ〜３３ｄ  ＷＤＭＡＣ
３４ａ〜３４ｄ  ＲＤＭＡＣ
３５  ライト用アービタ
３６  リード用アービタ
３７  エンドポイント（ＥＰ）
３８  バッファ制御部
３９  動作モード切り替え用レジスタ
４０  ライトデータセレクタ（W_SEL）
４１  リードデータセレクタ（R_SEL）
４２  プロッタLSYNCセレクタ（P_LS_SEL）
４３  フレーム有効信号遅延量設定レジスタ
４４  P_FGATE生成部
４５  プロッタFGATEセレクタ（P_FG_SEL）
５１  アドレスデコーダ
５２ａ〜５２ｄ  ライトデータセレクタ（W_SEL*、*＝０〜３）
５３  バッファ
５４ａ〜５４ｄ  リードデータセレクタ（R_SEL*、*＝０〜３）
５５  アドレスレコーダ
５６  セレクト信号生成部
０＿ａ、０＿ｂ、１＿ａ、１＿ｂ、２＿ａ、２＿ｂ、３＿ａ、３＿ｂ  ＦＩＦＯ
【先行技術文献】
【特許文献】
【００８８】
【特許文献１】特開２００８−２２６１８６号公報
【図１】
2013033323.tif 000003
【図２】
2013033323.tif 000004
【図３】
2013033323.tif 000005
【図４】
2013033323.tif 000006
【図５】
2013033323.tif 000007
【図６】
2013033323.tif 000008
【図７】
2013033323.tif 000009