(57)【要約】【課題】電極端部への電界集中を抑えるとともに、ゲート電極の変形や、ゲート−フィールドプレート間に生じる容量による特性劣化を抑える。【解決手段】半導体装置において、第１の基板と、第１の基板表面に形成された素子領域と、素子領域と接続され、第１の基板上に形成されたゲート電極、ソース電極及びドレイン電極と、第１の基板と、第１の面で積層される第２の基板と、第２の基板を貫通し、電極上に配置されるビアホールと、ビアホール内に形成され、電極と接続される金属層と、第２の基板に設けられ、ゲート電極、ソース電極及びドレイン電極のいずれかと接続されるフィールドプレート電極と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の基板と、
前記第１の基板表面に形成された素子領域と、
前記素子領域と接続され、前記第１の基板上に形成されたゲート電極、ソース電極及びドレイン電極と、
前記第１の基板と、第１の面で積層される第２の基板と、
前記第２の基板を貫通し、前記電極上に配置されるビアホールと、
前記ビアホール内に形成され、前記電極と接続される金属層と、
前記第２の基板に設けられ、前記ゲート電極、前記ソース電極及び前記ドレイン電極のいずれかと接続されるフィールドプレート電極と、
を備えることを特徴とする半導体装置。
【請求項２】
前記フィールドプレート電極は、前記第２の基板の、前記第１の面の表面に設けられることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記フィールドプレート電極は、前記第２の基板に設けられたビアホール内に形成されることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記フィールドプレート電極は、前記ソース電極と接続され、前記ゲート電極と前記ドレイン電極間の前記第１の基板表面と前記フィールドプレート電極との距離が、前記ゲート電極と前記フィールドプレート電極との距離より小さいことを特徴とする請求項１から請求項３のいずれか１項に記載の半導体装置。
【請求項５】
前記ゲート電極と前記ドレイン電極間の前記第１の基板と前記フィールドプレート電極との距離が、前記ゲート電極の高さより小さいことを特徴とする請求項４に記載の半導体装置。
【請求項６】
第１の基板に素子領域を形成し、
前記第１の基板上に、前記素子領域と接続する電極を形成し、
第２の基板を貫通するビアホールを形成し、
前記電極上に前記ビアホールが配置されるように、前記第１の基板と前記第２の基板を積層し、
前記積層の前又は後に、前記ビアホール内を含む領域に、フィールドプレート電極となる金属層を含む金属層を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
一般に、ＧａＡｓ、ＧａＮなどの化合物半導体素子を用いたＨＥＭＴ(High Electron Mobility Transistor)、ＦＥＴ(Field Effect Transistor)などのパワーデバイスにおいて、耐圧の向上などの特性改善のために、フィールドプレート構造が用いられる。
【０００３】
例えば、ゲート電極の上を通過しソース電極と同電位のフィールドプレート電極を、ゲート電極とドレイン電極間の基板表面に近接するように設けることにより、ゲート電極のドレイン電極側の端部への電界集中を抑えることができる。
【０００４】
しかしながら、近年のデバイスサイズの微細化に伴い、ソース・ドレイン間距離が短くなる。そして、フィールドプレート電極を形成する際、近接効果によりゲート電極が変形し、特性が劣化する、という問題が生じる。
【０００５】
また、フィールドプレート電極は、ゲート電極上及びゲート電極−ドレイン電極間の基板表面上に絶縁膜を介して形成される。フィールドプレート電極は、フィールドプレート電極−ゲート電極間に生じる電気容量による損失を抑えるために、ゲート電極からできるだけ離れて設けられることが好ましい。一方で、上述したように、ゲート電極とドレイン電極間の基板表面に近接させる必要があるため、絶縁膜を形成する際、ゲート電極上と、ゲート電極−ドレイン電極間の基板表面上の膜厚を変える必要がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−３１１２１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
電極端部への電界集中を抑えるとともに、ゲート電極の変形や、ゲート−フィールドプレート間に生じる容量による特性劣化を抑えることを可能とする。
【課題を解決するための手段】
【０００８】
実施形態の半導体装置は、第１の基板と、第１の基板表面に形成された素子領域と、素子領域と接続され、第１の基板上に形成されたゲート電極、ソース電極及びドレイン電極と、第１の基板と、第１の面で積層される第２の基板と、第２の基板を貫通し、電極上に配置されるビアホールと、ビアホール内に形成され、電極と接続される金属層と、第２の基板に設けられ、ゲート電極、ソース電極及びドレイン電極のいずれかと接続されるフィールドプレート電極と、を備えるものである。
【０００９】
また、実施形態の半導体装置の製造方法は、第１の基板に素子領域を形成し、第１の基板上に、素子領域と接続する電極を形成し、第２の基板を貫通するビアホールを形成し、電極上に前記ビアホールが配置されるように、第１の基板と第２の基板を積層し、積層の前又は後に、ビアホール内を含む領域に、フィールドプレート電極となる金属層を含む金属層を形成するものである。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係る半導体装置の分解斜視図である。
【図２Ａ】図１のＡ−Ａ’断面図である。
【図２Ｂ】図１のＢ−Ｂ’断面図である。
【図３Ａ】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図３Ｂ】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図３Ｃ】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図３Ｄ】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図３Ｅ】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図４Ａ】第１の実施形態の変形例に係る半導体装置の断面図である。
【図４Ｂ】第１の実施形態の変形例に係る半導体装置の断面図である。
【図４Ｃ】第１の実施形態の変形例に係る半導体装置の断面図である。
【図５】第１の実施形態の変形例に係る半導体装置の断面図である。
【図６Ａ】第１の実施形態の変形例に係る半導体装置の断面図である。
【図６Ｂ】第１の実施形態の変形例に係る半導体装置の断面図である。
【図７Ａ】第１の実施形態の変形例に係る半導体装置の断面図である。
【図７Ｂ】第１の実施形態の変形例に係る半導体装置の断面図である。
【図７Ｃ】第１の実施形態の変形例に係る半導体装置の断面図である。
【図８】第２の実施形態に係る半導体装置の分解斜視図である。
【図９Ａ】図８における半導体基板の上面図である。
【図９Ｂ】図８におけるカバー基板の上面図である。
【図１０】図８のＣ−Ｃ’断面図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１２】
〈第１の実施形態〉
図１に本実施形態の半導体装置の分解斜視図を、図２Ａに図１のＡ−Ａ’断面図、図２Ｂに図１のＢ−Ｂ’断面図を示す。なお、図１において、（Ａ）は半導体基板、（Ｂ）はカバー基板の表面側、（Ｃ）はカバー基板の裏面側を示す。
【００１３】
図１、２Ａ、２Ｂに示すように、ＧａＡｓなどの半導体基板１１に、素子領域を構成する不純物拡散領域１２、１３が形成されており、それぞれ半導体基板１１上に形成されたソース電極１４、ドレイン電極１５ａと接続されている。ソース電極１４とドレイン電極１５ａの間には、ゲート電極１６ａが形成されている。ドレイン電極１５ａと、ゲート電極１６ａは、それぞれドレインパッド１５ｂ、ゲートパッド１６ｂにつながっている。
【００１４】
半導体基板１１上には、裏面に凹凸を有するＧａＡｓなどからなるカバー基板１７が積層されている。カバー基板には、ソース電極１４、ドレインパッド１５ｂ、ゲートパッド１６ｂ上に配置されるビアホール１８ａ、１８ｂ、１８ｃが形成されている。ビアホール内及びカバー基板１７上には金属層１９ａ、１９ｂ、１９ｃが形成されている。さらに、カバー基板の裏面にフィールドプレート電極２０が形成されている。
【００１５】
このような半導体装置は、以下のようにして形成される。図３Ａに示すように、先ず、半導体基板１１の所定領域に、ゲート電極１６ａ、不純物拡散領域１２、１３を形成し、素子領域となる不純物拡散領域１２、１３上にソース電極１４、ドレイン電極１５ａを形成する。このとき、例えば、各電極はＡｕなどにより形成され、ソース電極１４、ドレイン電極１５ａの電極厚が、ゲート電極１６ａの電極厚より厚くなるように形成されている。なお、このようにして形成される半導体素子の素子領域は、パシベーション膜などにより保護されることが好ましい。
【００１６】
次いで、図３Ｂに示すように、カバー基板１７を、通常のフォトリソグラフィ法などを用いて、半導体素子のソース電極１４、ドレイン電極１５ａ、ゲート電極１６ａの電極厚及びフィールドプレート電極の高さに合わせて、エッチングにより、カバー基板１７に高さの異なる凸パターンを形成する。
【００１７】
次いで、図３Ｃに示すように、エッチングにより、カバー基板１７を貫通するビアホール１８ａ（１８ｂ、１８ｃ）を形成する。このとき、エッチング方向は、エッチングレシピ、フォトレジストパターンのカバー率、アライメント精度などに基づき、適宜決めることができる。
【００１８】
次いで、図３Ｄに示すように、裏面及び表面の所定の領域にフォトレジストパターンを形成し、表面にフィールドプレート電極２０を形成する。さらに、図３Ｅに示すように、半導体基板１１上にビアホール１８ａ、１８ｂ、１８ｃが形成されたカバー基板１７を圧着させることにより積層する。このとき、ソース電極１４、ドレイン電極１５、ゲート電極１６がＡｕなどのやわらかい金属で形成されていると、若干のエッチング誤差は許容される。なお、圧着しながら加熱する低温メタル接着方法などを用いることにより、より接着性を向上させることができる。
【００１９】
そして、Ａｕなどの金属層１９ａ、１９ｂ、１９ｃをメタルデポジッションにより形成し、フォトレジストパターンを除去することにより、図１に示すような半導体装置が形成される。なお、金属層１９ａ、１９ｂ、１９ｃは、半導体基板１１とカバー基板１７を積層する前に形成してもよく、半導体基板１１と、カバー基板１７の間隙には、パシベーション膜などが形成されていることが好ましい。
【００２０】
本実施形態によれば、カバー基板を貫通するビアホールを形成した後、カバー基板にフィールドプレート電極を形成するため、半導体基板における電極配置に影響することなく、所望の位置にフィールドプレート電極を形成することができる。従って、半導体基板上の電気力線の分布を最適化し、ゲート電極端部への電界集中を抑えるとともに、ゲート電極の変形や、ゲート−フィールドプレート間に生じる容量による特性劣化を抑えることが可能となる。
【００２１】
なお、フィールドプレート電極の配置・形状は特に限定されるものではなく、ゲート電極１６上のフィールドプレート電極２０の高さは、ゲート電極１６から離間し、カバー基板１６がある程度の強度を持つことができる範囲で、変動させることができる。例えば、それぞれ部分拡大図を示すように、図４Ａに示すように、ソース電極１４より高くしたり、図４Ｂに示すように、ソース電極１４の高さと同程度或いはそれより低くなるように形成したり、図４Ｃに示すように、テーパを有していてもよい。
【００２２】
また、図５に示すように、フィールドプレート電極２０は、ドレイン電極１５上にも形成されていてもよい。表面側の全面に形成することにより、フォトレジストパターンを形成する必要がないため、工程を簡略化することができる。
【００２３】
また、フィールドプレート電極２０のゲート電極１６とドレイン電極１５間の半導体基板１１表面に近接する部分の長さも、ゲート電極１６、ドレイン電極１５に接触しない範囲であれば、図６Ａに示すように長くしても、図６Ｂに示すように、短くしてもよい。
【００２４】
さらに、ゲート電極１６とドレイン電極１５間の半導体基板１１表面に近接する部分の高さも、半導体基板１１から離間し、カバー基板１６がある程度の強度を持つことができる範囲で、変動させることができる。例えば、図７Ａに示すように、ゲート電極１６より高くしたり、図７Ｂに示すように、ゲート電極１６と同程度の高さとしたり、図７Ｃに示すように、ゲート電極１６より低くすることができる。
【００２５】
但し、ゲート−フィールドプレート間に生じる容量を抑え、ゲート電極のドレイン電極側端部の電界集中を抑えるために、ゲート電極からできるだけ離間させ、ゲート電極とドレイン電極間の半導体基板表面にできるだけ長く近接するように設けることが好ましい。
【００２６】
なお、本実施形態において、半導体基板、カバー基板にＧａＡｓ基板を用いているが、基板は特に限定されるものではない。半導体基板としては、その他ＧａＮ、ＳｉＣ、Ｓｉなどを用いることができる。また、熱膨張率の観点から、カバー基板は、半導体素子が形成される半導体基板と同じ材料のものを用いることが好ましいが、異なる材料でもよい。例えば、カバー基板として、透明なＳｉＣ基板を用いることにより、積層時のアライメントが容易となる。また、カバー基板として、汎用されているＳｉ基板を用いることにより、材料コストを抑えるとともに、既に様々なエッチングレシピが知られていることから、エッチングプロセスの最適化が容易であり、プロセスコストを低減することが可能となる。
【００２７】
〈第２の実施形態〉
本実施形態においては、第１の実施形態と同様に、カバー基板にフィールドプレート電極が形成されているが、ゲート電極−ドレイン電極上に、半導体基板に近接するように配置されており、ゲート電極上には配置されていない。
【００２８】
図８に本実施形態の半導体装置の分解斜視図を、図９Ａに半導体基板の上面図を、図９Ｂにカバー基板の上面図を示す。また、図１０に図８のＣ−Ｃ’断面図を示す。なお、図１において、（Ａ）は半導体基板、（Ｂ）はカバー基板の表面側、（Ｃ）はカバー基板の裏面側を示す。
【００２９】
図に示すように、半導体基板２１上に、ソース電極２４ａ、ドレイン電極２５、ゲート電極２６ａが形成されている。ソース電極２４ａ、ゲート電極２６ａは、それぞれソースパッド２４ｂ、ゲートパッド２６ｂと接続されている。
【００３０】
一方、カバー基板２７には、ゲート電極２６ａとドレイン電極２５の間に配置されるように、ビアホールが形成され、ビアホール内にフィールドプレート電極３０が形成されている。そして、ソース電極２４ａ、ドレイン電極２５、ゲートパッド２６ｂ上に配置される部分には、それぞれビアホール内に、金属層２９ａ、２９ｂ、２９ｃが形成されている。金属層２９ｂは、ドレイン電極２５毎に複数形成され、複数のドレイン電極２５は、カバー基板２７の裏面において、接続されている。
【００３１】
このような半導体装置は、第１の実施形態と同様に形成される。
【００３２】
本実施形態によれば、第１の実施形態と同様に、カバー基板を貫通するビアホールを形成した後、カバー基板にフィールドプレート電極を形成するため、半導体基板における電極配置に影響することなく、所望の位置にフィールドプレート電極を形成することができる。また、ゲート電極上にフィールドプレート電極が配置されないため、ゲート−フィールドプレート間の容量発生が抑えられる。従って、半導体基板上の電気力線の分布を最適化し、電極端部への電界集中を抑えるとともに、ゲート電極の変形や、ゲート−フィールドプレート間に生じる容量による特性劣化を抑えることが可能となる。
【００３３】
なお、これら実施形態において、ソース電極と同電位のソースフィールドプレート電極を設けているが、ドレイン電極、ゲート電極と同電位のフィールドプレート電極も、同様に形成することができる。
【００３４】
また、これら実施形態において、デバイス構造については特に言及していないが、ＧａＡｓ、ＧａＮなどの化合物半導体素子を用いたＨＥＭＴ、ＦＥＴなどのパワーデバイスにおいて、好適に用いることができる。
【００３５】
なお、いくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００３６】
１１、２１…半導体基板、１２、１３…不純物拡散領域、１４、２４ａ…ソース電極、１５ａ、２５…ドレイン電極、１６ａ、２６ａ…ゲート電極、１７、２７…カバー基板、１８ａ、１８ｂ、１８ｃ…ビアホール、１９ａ、１９ｂ、１９ｃ、２９ａ、２９ｂ、２９ｃ…金属層、１５ｂ…ドレインパッド、１６ｂ、２６ｂ…ゲートパッド、２０、３０…フィールドプレート電極、２４ｂ…ソースパッド。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
2013055241.tif 000007
【図３Ｃ】
2013055241.tif 000008
【図３Ｄ】
2013055241.tif 000009
【図３Ｅ】
2013055241.tif 000010
【図４Ａ】
2013055241.tif 000011
【図４Ｂ】
2013055241.tif 000012
【図４Ｃ】
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【図５】
2013055241.tif 000014
【図６Ａ】
2013055241.tif 000015
【図６Ｂ】
2013055241.tif 000016
【図７Ａ】
2013055241.tif 000017
【図７Ｂ】
2013055241.tif 000018
【図７Ｃ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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