(57)【要約】【課題】メモリを試験するためのシステムおよび方法を提供すること。【解決手段】複数のメモリを試験するためのシステムは、複数のメモリ試験デバイスおよびコントローラを含む。メモリ試験デバイスの各々は、メモリの1つに結合される。コントローラは、試験ベクトルを生成し、その試験ベクトルをメモリ試験デバイスに送るように構成される。メモリ試験デバイスの各々は、その結合されたメモリを試験ベクトルに従ってそれぞれ試験し、試験結果をコントローラに送る。【選択図】図1
2013097861.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリを試験するためのシステムであって、
各々が前記メモリの1つにそれぞれ結合される複数のメモリ試験デバイスと、
試験ベクトルを生成し、前記試験ベクトルを前記メモリ試験デバイスに送るように構成されるコントローラとを含み、
前記メモリ試験デバイスの各々は、その結合されたメモリを前記試験ベクトルに従って試験し、試験結果を前記コントローラに送る、システム。
【請求項２】
前記試験ベクトルは、試験データおよび試験アドレスを含み、前記試験アドレスは、前記メモリ各々の中の記憶ユニットについての読出し動作アドレスおよび書込み動作アドレスを含む、請求項1に記載のシステム。
【請求項３】
前記コントローラは、
前記試験データを所定のアルゴリズムに従って生成し、前記試験データを前記メモリ試験デバイスにバスを介して送るように構成される試験データ生成ユニットであって、前記試験データは、前記メモリ試験デバイスにそれぞれ結合される前記メモリに書き込まれる、試験データ生成ユニットと、
前記試験アドレスを生成し、前記試験アドレスを前記メモリ試験デバイスに前記バスを介して送るように構成される試験アドレス生成ユニットとを含む、請求項1に記載のシステム。
【請求項４】
前記試験データ生成ユニットは、前記メモリ試験デバイスにそれぞれ結合される前記メモリの複数の容量のうちの最大容量に従って前記試験データを生成する、請求項3に記載のシステム。
【請求項５】
前記試験アドレス生成ユニットは、前記メモリ試験デバイスにそれぞれ結合される前記メモリの複数のアドレスのうちの最大アドレスに従って前記試験アドレスを生成する、請求項3に記載のシステム。
【請求項６】
前記試験ベクトルは、読出しコマンドおよび書込みコマンドの少なくとも1つを含む、請求項2に記載のシステム。
【請求項７】
前記メモリ試験デバイスの各々は、アドレス比較ユニットおよびデータ比較ユニットを含み、
前記アドレス比較ユニットは、前記コントローラからの前記試験アドレスを前記各メモリ試験デバイスに対応するメモリの最大アドレスと比較し、前記試験アドレスが前記メモリの最大アドレス範囲内であるときは、前記書込みコマンドに従って前記試験ベクトル中の前記試験データを前記データ比較ユニットおよび前記メモリ中の前記試験アドレスを持つ記憶ユニットに書き込むように構成され、
前記データ比較ユニットは、前記読出しコマンドに従って前記記憶ユニットに書き込まれた前記試験データを読み出し、前記記憶ユニットから読み出された前記データを前記データ比較ユニットに書き込まれた前記試験データと比較し、試験結果を生成するように構成される、請求項6に記載のシステム。
【請求項８】
前記アドレス比較ユニットは、前記試験アドレス生成ユニットにバス中のアドレスバスを介して結合され、前記データ比較ユニットは、前記試験データ生成ユニットに前記バス中のデータバスを介して結合される、請求項7に記載のシステム。
【請求項９】
前記データ比較ユニットは、前記記憶ユニットから読み出された前記データが、前記データ比較ユニットに書き込まれた前記試験データに等しい場合、前記試験結果を第1の論理状態に設定し、前記データ比較ユニットは、前記記憶ユニットから読み出された前記データが、前記データ比較ユニットに書き込まれた前記試験データに等しくない場合、前記試験結果を第2の論理状態に設定する、請求項7に記載のシステム。
【請求項１０】
前記コントローラは、
前記メモリ試験デバイスからの試験結果をそれぞれ記憶するように構成される試験結果記憶ユニットと、
前記試験結果記憶ユニットに結合され、前記メモリ試験デバイスの各々に対応するメモリが不良であるかどうかを前記試験結果に基づいて決定するために前記試験結果を出力するように構成される出力ユニットとをさらに含む、請求項1に記載のシステム。
【請求項１１】
前記試験結果記憶ユニットの記憶容量は、前記メモリ試験デバイスの数に従って決定され、前記メモリ試験デバイスは、バスを介してパラレルで、前記試験結果を前記試験結果記憶ユニット中の前記試験結果にそれぞれ対応している記憶位置に送る、請求項10に記載のシステム。
【請求項１２】
複数のメモリを試験するための方法において、
試験ベクトルを生成するステップと、
前記試験ベクトルを複数のメモリ試験デバイスに送るステップであって、前記メモリ試験デバイスの各々は、前記メモリの1つに結合され、前記結合メモリを前記試験ベクトルに従って試験する、ステップと、
複数の試験結果を前記メモリ試験デバイスから受け取るステップとを含む、方法。
【請求項１３】
前記試験ベクトルは、試験データおよび試験アドレスを含み、前記試験アドレスは、前記メモリ各々の中の記憶ユニットについての読出し動作アドレスおよび書込み動作アドレスを含む、請求項12に記載の方法。
【請求項１４】
前記試験ベクトルを生成する前記ステップは、
前記試験データを所定のアルゴリズムに従って生成するステップであって、前記試験データは、前記メモリ試験デバイスにそれぞれ結合される前記メモリに書き込まれる、ステップと、
前記試験アドレスを生成するステップと、
前記試験データおよび前記試験アドレスを前記メモリ試験デバイスにバスを介して送るステップとをさらに含む、請求項13に記載の方法。
【請求項１５】
前記試験データを所定のアルゴリズムに従って生成する前記ステップは、
前記試験データを前記メモリ試験デバイスにそれぞれ結合される前記メモリの複数の容量のうちの最大容量に従って生成するステップをさらに含む、請求項14に記載の方法。
【請求項１６】
前記試験アドレスを生成する前記ステップは、
前記試験アドレスを前記メモリ試験デバイスにそれぞれ結合される前記メモリの複数のアドレスのうちの最大アドレスに従って生成するステップを含む、請求項14に記載の方法。
【請求項１７】
前記メモリ試験デバイスは、
前記試験アドレスを各メモリ試験デバイスに対応しているメモリの最大アドレスと前記各メモリ試験デバイス中のアドレス比較ユニットによって比較するステップと、
前記試験アドレスが前記メモリの最大アドレス範囲内であるときは、前記試験ベクトル中の前記試験データを前記各メモリ試験デバイス中のデータ比較ユニットおよび前記メモリ中の前記試験アドレスを持つ記憶ユニットに書き込むステップと、
前記記憶ユニットに書き込まれた前記試験データを前記試験ベクトル中の読出しコマンドに従って読み出すステップと、
前記記憶ユニットから読み出されたデータを前記データ比較ユニットに書き込まれた前記試験データと前記データ比較ユニットによって比較するステップと、
前記記憶ユニットから読み出された前記データの前記データ比較ユニットに書き込まれた前記試験データとの比較に従って試験結果を生成するステップとを行うことによって前記試験ベクトルに従って前記複数のメモリを試験する、請求項13に記載の方法。
【請求項１８】
前記記憶ユニットから読み出された前記データの前記データ比較ユニットに書き込まれた前記試験データとの比較に従って前記試験結果を生成する前記ステップは、
前記記憶ユニットから読み出された前記データが、前記データ比較ユニットに書き込まれた前記試験データに等しい場合、前記試験結果を第1の論理状態に設定するステップと、
前記記憶ユニットから読み出された前記データが、前記データ比較ユニットに書き込まれた前記試験データに等しくない場合、前記試験結果を第2の論理状態に設定するステップとを含む、請求項17に記載の方法。
【請求項１９】
前記試験結果を前記コントローラの複数の所定位置に記憶するステップをさらに含む、請求項12に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願
この出願は、参照により本明細書に組み込まれる、2011年10月27日に中華人民共和国国家知識産権局(SIPO)に出願された中国特許出願第201110332054.4号への優先権を主張するものである。
【０００２】
本教示は、メモリ技術に関し、より詳しくはメモリを試験するためのシステムおよび方法に関する。
【背景技術】
【０００３】
メモリがデータを適切に記憶し、データを記憶している間エラーなく正常に動作することを確実にするために、メモリを試験することが、必要とされる。従来は、組込み自己試験(BIST)技術が、メモリを試験するために採用される。各BIST回路は、メモリに対応しており、対応するメモリを試験することに対して責任を持つ。メモリのBIST回路は、互いに独立しているので、異なる論理回路が、異なるメモリを試験するために必要とされる。従って、かなりの数の論理回路が、従来の技術を使用して複数のメモリを試験するために必要とされる。これは、チップサイズおよび製造コストを増加させる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本教示は、メモリ技術に関し、より詳しくはメモリを試験するためのシステムおよび方法に関する。
【課題を解決するための手段】
【０００５】
一実施形態では、複数のメモリを試験するためのシステムが、提供される。システムは、複数のメモリ試験デバイスおよびコントローラを含む。メモリ試験デバイスの各々は、メモリの1つに結合される。コントローラは、試験ベクトルを生成し、その試験ベクトルをメモリ試験デバイスに送るように構成される。メモリ試験デバイスの各々は、その結合されたメモリを試験ベクトルに従って試験し、試験結果をコントローラに送る。
【０００６】
別の実施形態では、複数のメモリを試験するための方法が、提供される。試験ベクトルが、生成される。その試験ベクトルは、複数のメモリ試験デバイスに送られる。メモリ試験デバイスの各々は、メモリの1つにそれぞれ結合され、その結合されたメモリを試験ベクトルに従って試験する。複数の試験結果が、メモリ試験デバイスから受け取られる。
【０００７】
特許請求される主題の実施形態の特徴および利点は、次の詳細な説明が進むにつれ、類似の数字が類似の部分を表す図面を参照することで明らかになろう。これらの例示的な実施形態は、図面を参照して詳細に述べられる。これらの実施形態は、類似の参照数字が図面のいくつかの図全体にわたって同様の構造を表す、限定されない例示的な実施形態である。
【図面の簡単な説明】
【０００８】
【図１】本教示の実施形態による、メモリを試験するためのシステムの概略図を例示する図である。
【図２】本教示の実施形態による、メモリを試験するためのシステムの詳細図を例示する図である。
【図３】本教示の実施形態による、複数のメモリに対してコントローラによって行われる読出し動作および書込み動作のタイミング図を例示する図である。
【図４】本教示の実施形態による、メモリを試験するためのシステムによって行われる動作の流れ図を示す図である。
【図５】本教示の実施形態による、メモリを試験するためのシステムによって行われる動作の流れ図を示す図である。
【発明を実施するための形態】
【０００９】
次に、本教示の実施形態を詳細に参照する。本教示は、これらの実施形態と併せて述べられることになるが、それらは、本教示をこれらの実施形態に限定することを意図していないことが理解されよう。それどころか、本教示は、添付のクレームによって定義されるような本教示の精神および範囲内に含まれてもよい、代替形態、変更形態および等価物を含めることを意図している。
【００１０】
さらに、本教示の次の詳細な説明では、多数の特定の詳細が、本教示の完全な理解を提供するために説明される。しかしながら、本教示は、これらの特定の詳細なしに実施できることが当業者には認識されよう。他の事例では、周知の方法、手順、構成要素、および回路は、本教示の態様を不必要に不明瞭にしないように詳細に述べられていない。
【００１１】
図1は、本教示の実施形態による、メモリを試験するためのシステムの概略図を例示する。図1で示されるように、システム100は、コントローラ110および複数のメモリ試験デバイス120-1から120-Nを含む。メモリの数およびメモリ試験デバイスの数は、Nであると仮定される(Nは整数であり、1よりも大きい)。そしてNは、本教示の実施形態への制限ではないことを理解されたい。
【００１２】
一実施形態では、コントローラ110は、メモリ試験デバイス120-1から120-Nにバスを介して結合される。コントローラ110は、試験ベクトルを生成し、その試験ベクトルをメモリ試験デバイス120-1から120-Nにバスを介して送る。メモリ試験デバイス120-1から120-Nの各々は、対応するメモリを試験ベクトルに従って試験し、対応する結果をコントローラ110に送る。例えば、メモリ試験デバイス120-1は、対応するメモリを試験ベクトルに従って試験し、試験結果を生成し、その試験結果をコントローラ110に送る。
【００１３】
一実施形態では、試験ベクトルは、試験アドレスおよび試験データを含む。高速クロック信号は、試験ベクトルに含まれる試験アドレスおよび試験データを生成するようにコントローラ110を制御するために使用できる。結果として、すべてのメモリ試験デバイス120-1から120-Nは、同じ読出し/書込みタイミングを有する。従って、メモリによって採用される異なる試験回路によって引き起こされる、従来技術でのような一貫性のない試験タイミングの欠点は、回避できる。それ故に、メモリ試験デバイスの試験タイミングを管理することは、都合が良い。
【００１４】
図1で示されるように、コントローラ110によって生成される試験ベクトルは、メモリ試験デバイスに対応しているメモリを試験するために使用される。それ故に、従来技術でのように各メモリについてBIST回路を有する必要がない。従って、複数のメモリを試験するために必要とされる制御論理回路は、最小限にされ、制御論理回路を製造するためのチップのダイサイズは、減らされる。その上、ハードウェアコストは、著しく低減できる。
【００１５】
図2は、本教示の実施形態による、メモリを試験するためのシステム200の詳細図を示す。図1でと同様の機能を有する要素は、同じラベルを付けられ、簡潔さおよび明瞭さのために本明細書では繰り返し述べられない。
【００１６】
図2で示されるように、メモリ試験デバイス120-1から120-Nの各々は、対応するメモリに結合される。例えば、メモリ試験デバイス120-1は、対応するメモリ210-1に結合され、メモリ試験デバイス120-Nは、対応するメモリ210-Nに結合される。メモリ試験デバイス120-1から120-Nの各々はさらに、アドレス比較ユニットおよびデータ比較ユニットを含む。例えば、メモリ試験デバイス120-1は、アドレス比較ユニット211-1およびデータ比較ユニット212-1を含み、メモリ試験デバイス120-Nは、アドレス比較ユニット211-Nおよびデータ比較ユニット212-Nを含む。
【００１７】
コントローラ110は、試験データ生成ユニット221、試験アドレス生成ユニット222、試験結果記憶ユニット223および出力ユニット224を含む。その上、データ比較ユニット212-1から212-Nの各々は、試験データ生成ユニット221にバス中のデータバスを通じて結合され、アドレス比較ユニット211-1から211-Nの各々は、試験アドレス生成ユニット222にバス中のアドレスバスを通じて結合される。
【００１８】
一実施形態では、コントローラ110は、試験アドレス、試験データ、読出しコマンド、書込みコマンドなどを含む試験ベクトルを生成する。図2で示されるように、コントローラ110の試験データ生成ユニット221は、メモリ210-1から210-Nに書き込む必要がある試験データを所定のアルゴリズムに従って生成し、その試験データをメモリ試験デバイス120-1から120-Nにバスを介して一斉送信する。コントローラ110の試験アドレス生成ユニット222は、試験アドレスを生成し、その試験アドレスをメモリ試験デバイス120-1から120-Nにバスを介して一斉送信する。
【００１９】
より具体的には、試験データ生成ユニット221は、メモリ試験デバイス120-1から120-Nにそれぞれ対応しているメモリ210-1から210-Nの容量のうちの最大容量に基づいて試験データを生成する。例えば、メモリ210-1から210-Nの容量のうちの最大容量が、32ビットである場合、コントローラ110は、すべてのメモリ210-1から210-Nを試験するために、試験データを32ビットに基づいて生成する。試験アドレス生成ユニット222は、メモリ試験デバイス120-1から120-Nに対応しているメモリ210-1から210-Nのアドレスのうちの最大アドレスに基づいて試験アドレスを生成する。例えば、メモリ210-1から210-Nのアドレスのうちの最大アドレスが、0fffである場合、生成される試験アドレスは、すべてのメモリ210-1から210-Nにアクセスできるように、最大アドレス0fffを超えないはずである。
【００２０】
メモリ試験デバイス120-1から120-Nは、試験データおよび試験アドレスをコントローラ110から受け取る。具体的には、メモリ試験デバイス120-1を例に挙げる。メモリ試験デバイス120-1のアドレス比較ユニット211-1は、コントローラ110からの試験アドレスをメモリ試験デバイス120-1に対応しているメモリ210-1の最大アドレスと比較する。試験アドレスが、メモリ210-1の最大アドレス範囲内である場合、試験データは、試験ベクトル中の書込みコマンドに従ってメモリ210-1中の試験アドレスを持つ記憶ユニットおよびデータ比較ユニット212-1に書き込まれる。例えば、試験アドレスが0001であり、メモリ210-1の最大アドレスが0fffである場合、そのとき試験アドレスは、0000から0fffの最大アドレス範囲内である。従って、試験データは、試験ベクトル中の書込みコマンドに従ってメモリ210-1中の試験アドレス0001を持つ記憶ユニットおよびデータ比較ユニット212-1に書き込まれる。
【００２１】
データ比較ユニット212-1は、試験ベクトル中の読出しコマンドに従ってメモリ210-1中の試験アドレスを持つ記憶ユニットに書き込まれた試験データを読み出し、メモリ210-1から読み出されたデータをデータ比較ユニット212-1に書き込まれた試験データと比較し、試験結果を生成する。具体的には、メモリ210-1から読み出されたデータが、コントローラ110によってデータ比較ユニット212-1に書き込まれた試験データに等しい場合、データ比較ユニット212-1は、試験結果を第1の論理状態に設定し、そうでない場合、データ比較ユニット212-1は、試験結果を第2の論理状態に設定する。
【００２２】
他方では、コントローラ110からの試験アドレスが、メモリ試験デバイス120-1に対応しているメモリ210-1の最大アドレス範囲を超える場合、メモリ210-1に対して何も行われないことになる。すなわち、アドレス比較ユニット211-1は、試験ベクトル中の書込みコマンドに応答して書込み動作を行わず、データ比較ユニット212-1は、読出し動作またはデータ比較動作を行わない。
【００２３】
より具体的には、第1の論理状態は、論理ハイとすることができ、第2の論理状態は論理ローとすることができる、または第1の論理状態は、論理ローとすることができ、第2の論理状態は、論理ハイとすることができる。本教示では、第1および第2の論理状態は、限定されない。そしてその他のメモリ試験デバイス120-2から120-Nによって行われる試験動作は、上で例示されるようなメモリ試験デバイス120-1によって行われる試験動作に似ており、明瞭さおよび簡潔さのためにここでは繰り返し述べられない。
【００２４】
コントローラ110の試験結果記憶ユニット223は、試験結果をメモリ試験デバイス120-1から120-Nからバスを介して受け取り、受け取った試験結果を記憶する。試験結果は、出力ユニット224によって出力される。より具体的には、試験結果記憶ユニット223の記憶容量は、メモリ試験デバイスの数によって決定され、それは、整数Nである。メモリ試験デバイス120-1から120-Nのデータ比較ユニット212-1から212-Nは、クロック信号によってトリガされると試験結果をコントローラ110の試験結果記憶ユニット223にパラレルで送る。試験結果記憶ユニット223は、受け取った試験結果の各々を対応する位置に所定の位置配置に基づいて記憶する。試験結果記憶ユニット223は、受け取った試験結果を所定の位置配置に基づいて記憶するので、ユーザは、出力ユニット224によって出力される受け取った試験結果を検出することによって受け取った試験結果にそれぞれ対応しているメモリ210-1から210-Nのうちの1つまたは複数の不良メモリを見いだすことができる。
【００２５】
その上、試験結果記憶ユニット223の記憶容量は、整数Nであるメモリ試験デバイスの数によって決定される。メモリ試験デバイス120-1から120-Nの各々は、対応する試験結果を試験結果記憶ユニット223中の対応する記憶位置にバスを介してパラレルで送る。
【００２６】
例えば、試験結果は、対応するメモリが正常であるときは第1の論理状態(論理1)にあり、一方試験結果は、メモリが不良であるときは第2の論理状態(論理0)にある。第Mのメモリ試験デバイス120-Mに対応している第Mのメモリ210-Mが、不良である場合(例えば、第Mのメモリ210-Mはデータを正常に読み出すことができない)、試験結果は、1(第1)、・・・、1、・・・、0(第M)、・・・、および1(第N)である。試験結果記憶ユニット223は、試験結果を所定位置に記憶する(例えば、試験結果は連続して記憶される)。試験結果および試験結果記憶ユニット223の対応する記憶位置は、Table 1(表1)で示される。
【００２７】
【表１】
2013097861.tif 000003
【００２８】
試験結果は、試験結果記憶ユニット223に連続して記憶され、出力ユニット224によって連続して出力される。第Mのメモリ210-Mの試験結果は、ゼロであり、そのため試験結果に従って、第Mのメモリ210-Mは、不良であると決定され、データを正常に記憶することができない。データを正常に記憶することができない不良の第Mのメモリは、単に例として挙げられる。メモリ試験デバイス120-1から120-Nによって試験できる、データを正常に記憶できない2つ以上のメモリもまたあり得ることに留意されたい。詳細な説明は、簡潔さよび明瞭さのために本明細書では省略される。
【００２９】
上記のTable 1(表1)は、試験結果を記憶する試験結果記憶ユニット223の例示的な説明にすぎないことを理解されたい。当業者は、多数のメモリが試験される必要があるときは、試験結果記憶ユニット223が行列形式でデータを記憶することができることを理解するはずである。例えば、1024ビットの試験結果を記憶するときは、試験結果記憶ユニット223は、試験結果を32×32行列形式で所定位置に記憶することができ、それは、1024ビットを一列に記憶するよりもはるかに効率的であり、実施するのにはるかにより都合が良い。
【００３０】
図3は、本教示の実施形態による、複数のメモリに対してコントローラによって行われる読出し動作および書込み動作のタイミング図を示す。一実施形態では、複数のシングルポートメモリを例に挙げる。図3での複数のメモリへの読出し動作および書込み動作は、本教示の一実施形態に従って、図2に関連して述べられる。
【００３１】
コントローラ110の試験データ生成ユニット221および試験アドレス生成ユニット222は、所定のアルゴリズム(例えば、所定のアルゴリズムはMarch C+とすることができる)に従ってクロック信号(CLK)の制御の下で試験データおよび試験アドレスをそれぞれ生成する。図3で示されるように、コントローラ110は、チップ選択イネーブル信号(CEN)および書込みイネーブル信号(WEN)をメモリ試験デバイス120-1から120-Nにそれぞれ対応しているメモリ210-1から210-Nに送る。CLK信号の第1の立ち上がりエッジが、時間T1にやって来ると、チップ選択イネーブル信号CENおよび書込みイネーブル信号WENは両方とも、論理ハイから論理ローに下がり、コントローラ110は、試験アドレスおよび試験データを提供し、試験データは次いで、メモリ210-1から210-N各々の中の試験アドレスを持つ記憶ユニットに書き込まれる。
【００３２】
CLK信号の第2の立ち上がりエッジが、時間T2にやって来ると、チップ選択イネーブル信号CENおよび書込みイネーブル信号WENは、論理ローから論理ハイに上がる。メモリ210-1から210-Nへの読出し動作および書込み動作は、終了する。
【００３３】
CLK信号の第3の立ち上がりエッジが、時間T3にやって来ると、チップ選択イネーブル信号CENは、論理ハイから論理ローに下がり、一方書込みイネーブル信号WENは、論理ハイ状態を維持し、コントローラ110は、読出し動作アドレスを提供する。
【００３４】
CLK信号の第4の立ち上がりエッジが、時間T4にやって来ると、メモリ試験デバイス120-1から120-Nの各々は、対応するメモリ中の試験アドレスを持つ記憶ユニットにアクセスし、それ故に、記憶ユニットに記憶された試験データが、得られる。
【００３５】
当業者は、コントローラ110がCLK信号の第2の立ち上がりエッジで読出し動作アドレスを提供することができることを理解するはずである。そしてメモリ試験デバイスの各々は、読出し動作アドレスに従って対応するメモリ中の試験アドレスを持つ記憶ユニットにアクセスする、すなわち、データは、連続したタイミングでメモリから読み出しまたはメモリに書き込むことができる。従って、試験時間は、節約できる。
【００３６】
図3は、説明に役立つ例である。当業者は、デジタル回路では、CLK信号を使用してデジタル回路のタイミング制御を実施することができ、従ってデータおよびアドレスをメモリから読み出しかつメモリに書き込むことができることを理解するはずである。
【００３７】
図4は、本教示の実施形態による、メモリを試験するためのシステムによって行われる動作の流れ図を示す。本教示の実施形態で例示されるメモリを試験するための方法は、図1および図2で例示されるシステムによって実施できる。そして図4は、図2に関連して述べられる。
【００３８】
401において、コントローラ110は、試験ベクトルを生成する。一実施形態では、試験ベクトルは、試験アドレスおよび試験データなどを含む。
【００３９】
402において、コントローラ110は、複数の対応するメモリ210-1から210-Nを試験ベクトルに従ってそれぞれ試験することができる複数のメモリ試験デバイス120-1から120-Nに試験ベクトルを送る。
【００４０】
403において、コントローラ110は、複数の試験結果をメモリ試験デバイス120-1から120-Nから受け取る。
【００４１】
図4で示されるように、コントローラ110によって生成される試験ベクトルは、メモリ試験デバイスに対応しているメモリを試験するために使用される。それ故に、従来技術でのような各メモリについて1つのBIST回路の要件は、回避される。従って、メモリを試験するために必要とされる制御論理回路は、最小限にされ、制御論理回路を製造するためのチップのダイサイズは、減らされる。その上、ハードウェアコストは、著しく低減できる。
【００４２】
図5は、本教示の実施形態による、メモリを試験するためのシステムによって行われる動作の流れ図を示す。図5で例示される方法は、図1および図2で例示されるシステムによって実施できる。次に、図5について図2に関連して述べる。
【００４３】
501において、コントローラ110は、外部試験イネーブル信号を受け取る。502において、コントローラ110は、受け取った試験イネーブル信号に応答し、試験ベクトル中の試験データを所定のアルゴリズムに基づいて生成する。503において、コントローラ110は、受け取った試験イネーブル信号に応答し、試験ベクトル中の試験アドレスを生成する。504において、コントローラ110は、試験データおよび試験アドレスをメモリ試験デバイス120-1から120-Nにバスを介して送る。
【００４４】
505において、メモリ試験デバイス120-1から120-Nの各々は、対応するメモリを試験データおよび試験アドレスに従って試験し、対応する試験結果を生成する。506において、メモリ試験デバイス120-1から120-Nは、複数の試験結果をコントローラ110に送る。一実施形態では、試験結果は、コントローラ110にパラレルで送られる。507において、コントローラ110は、メモリ試験デバイス120-1から120-Nからの試験結果を記憶し、出力する。
【００４５】
より具体的には、501において、試験イネーブル信号は、メモリ試験デバイス120-1から120-Nに対応しているメモリ210-1から210-Nを試験するようにコントローラ110をトリガすることができるトリガ信号とすることができる。
【００４６】
502において、コントローラ110は、試験ベクトルをMarch C+アルゴリズムに従って生成する。生成された試験ベクトルに従ってシングルポートメモリについて行われる読出し動作および書込み動作は、図4で示され、繰り返しの説明は、簡潔さおよび明瞭さのためにここでは省略される。さらに、メモリ試験デバイス120-1から120-Nに対応しているメモリ210-1から210-Nに試験データを書き込むために、試験データが、メモリの容量のうちの最大容量に従って生成される。
【００４７】
503において、メモリ210-1から210-Nについて読出し動作および書込み動作を実施するために、試験アドレスが、メモリ210-1から210-Nのアドレスのうちの最大アドレスに従って生成される。
【００４８】
さらに、コントローラ110は、同じクロック信号の下で前述のステップ502および503を行うことができ、同じクロック信号によってトリガされると、試験データおよび試験アドレスをメモリ試験デバイス120-1から120-Nにバスを介して送ることができる。
【００４９】
505において、各メモリ試験デバイスは、試験アドレスを対応するメモリの最大アドレスと比較し、試験アドレスが対応するメモリの最大アドレス範囲内であるときは、受け取った試験ベクトルに含まれる試験データを対応するメモリ中の試験アドレスを持つ記憶ユニットおよびデータ比較ユニット212-1に書き込む。各メモリ試験デバイスは、読出しコマンドに従って記憶ユニット書き込まれた試験データを読み出し、記憶ユニットから読み出されたデータをデータ比較ユニット212-1に書き込まれた試験データと比較し、対応する試験結果を生成する。記憶ユニットから読み出されたデータが、データ比較ユニット212-1に書き込まれた試験データに等しいときは、試験結果は、第1の論理状態に設定され、そうでない場合試験結果は、第2の論理状態に設定される。
【００５０】
他方では、試験アドレスが、メモリの最大アドレス範囲を超えるときは、メモリに対して何も行われないことになる。具体的には、書込み動作も読出し動作も、メモリについて行われない。
【００５１】
507において、コントローラ110は、受け取った試験結果を所定位置に記憶することができる。試験結果が、コントローラ110によって出力されると、ユーザは、出力された試験結果に従ってメモリ試験デバイス120-1から120-Nによって試験されたメモリのうちのどのメモリが不良であるかを検出することができる。さらに、コントローラ110は、試験結果をシリアルで出力することができる。
【００５２】
図5で示されるように、コントローラ110によって生成される試験ベクトルは、メモリ試験デバイスに対応しているメモリを試験するために使用される。それ故に、従来技術でのような各メモリについて1つのBIST回路の要件は、回避される。従って、メモリを試験するために必要とされる制御論理回路は、最小限にされ、制御論理回路を製造するためのチップのダイサイズは、減らされる。その上、ハードウェアコストは、著しく低減できる。
【００５３】
さらに、本教示でのメモリは、シングルポートスタティックランダムアクセスメモリ(SRAM)、シングルポートRAM、デュアルポートSRAM、デュアルポートRAM、シングルポートレジスタファイルおよびデュアルポートレジスタファイルなどとすることができる。当業者は、メモリ試験デバイスの各々が、ラインラッチ、カラムラッチおよび復号化回路などの特定のハードウェア回路によって対応するメモリ中の記憶ユニットを試験アドレスに従って選択することができることを理解するはずである。本教示で特定のハードウェア回路によってメモリ試験デバイスをどのように設計するかについての制限はない。
【００５４】
前述の説明および図面は、本教示の実施形態を表すが、様々な追加、変更および置換が、添付のクレームで定義されるような本教示の原理の精神および範囲から逸脱することなくその中でなされてもよいことが理解されよう。当業者は、本教示が、本教示の実施で使用される形態、構造、配置、割合、材料、要素、および構成要素ならびにその他の多くの変更とともに使用されてもよく、それらは、本教示の原理から逸脱することなく特定の環境および動作要件に特に適合されることを理解することになる。現在開示される実施形態は従って、あらゆる点で例示的であり、限定的でないと考えるべきであり、本教示の範囲は、添付のクレームおよびそれらの法的等価物によって示され、前述の説明に限定されない。
【符号の説明】
【００５５】
100  システム
110  コントローラ
120-1  メモリ試験デバイス
120-M  メモリ試験デバイス
120-N  メモリ試験デバイス
200  システム
210-1  メモリ
210-M  メモリ
210-N  メモリ
211-1  アドレス比較ユニット
211-N  アドレス比較ユニット
212-1  データ比較ユニット
212-N  データ比較ユニット
221  試験データ生成ユニット
222  試験アドレス生成ユニット
223  試験結果記憶ユニット
224  出力ユニット
【図１】
2013097861.tif 000004
【図２】
2013097861.tif 000005
【図３】
2013097861.tif 000006
【図４】
2013097861.tif 000007
【図５】
2013097861.tif 000008
【外国語明細書】
2013097861000001.pdf