(57)【要約】【課題】複数のセレクター素子の特性にばらつきが生じることと避けることができる半導体記憶装置及びその製造方法を提供する。【解決手段】実施形態にかかる半導体記憶装置は、半導体基板上方に形成された第１の導電型の不純物を含む第１の結晶層と、第１の結晶層上に形成された不純物を含まない第２の結晶層と、第２の結晶層上に形成され、且つ、第２の導電型の不純物を含む第３の結晶層と、第３の結晶層上に形成された不純物を含まない第４の結晶層と、第４の結晶層上に形成された前記第１の導電型の不純物を含む第５の結晶層と、からなるセレクター素子を有する。第２の導電型の不純物は、０．０４５ｅＶ以上の不純物準位を有し、且つ、Ｇａ、Ａｌ、Ｉｎ、Ｔｉ、Ｃ、Ｐｔのうちから選択される不純物である。【選択図】図２
2013153104.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上方に形成された第１の導電型の不純物を含む第１の結晶層と、
前記第１の結晶層上に形成された不純物を含まない第２の結晶層と、
前記第２の結晶層上に形成され、且つ、第２の導電型の不純物を含む第３の結晶層と、
前記第３の結晶層上に形成された不純物を含まない第４の結晶層と、
前記第４の結晶層上に形成された前記第１の導電型の不純物を含む第５の結晶層と、
からなるセレクター素子を備え、
前記第２の導電型の不純物は、０．０４５ｅＶ以上の不純物準位を有し、且つ、Ｇａ、Ａｌ、Ｉｎ、Ｔｉ、Ｃ、Ｐｔのうちから選択される不純物である、
ことを特徴とする半導体記憶装置。
【請求項２】
前記第３の結晶層に含まれる前記第２の導電型の不純物は、前記第１の結晶層及び前記第５の結晶層のうちの少なくとも一方に含まれる前記第１の導電型の不純物に比べて、活性化率が低いことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第５の結晶層の上方に抵抗変化膜をさらに備える請求項１又は２に記載の半導体記憶装置。
【請求項４】
半導体基板上方に、第１の導電型の不純物を含む第１のアモルファス層を形成し、
前記第１のアモルファス層上に不純物を含まない第２のアモルファス層を形成し、
前記第２のアモルファス層上に、前記第１の導電型の不純物に比べて活性化率の低い第２の導電型の不純物を含む第３のアモルファス層を形成し、
前記第３のアモルファス層上に不純物を含まない第４のアモルファス層を形成し、
前記第４のアモルファス層上に前記第１の導電型の不純物を含む第５のアモルファス層を形成し、
アニールを行うことにより、前記第１から第５のアモルファス層を結晶化して、セレクター素子を形成する、
ことを備える半導体記憶装置の製造方法。
【請求項５】
前記活性化率の低い第２の導電型の不純物として、Ｇａ、Ａｌ、Ｉｎ、Ｔｉ、Ｃ、Ｐｔのうちから選択される不純物を用いることを特徴とする請求項４に記載の半導体記憶装置の製造方法。
【請求項６】
前記第５のアモルファス層の上方に抵抗変化膜を形成することをさらに備える請求項４又は５に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
次世代以降の３次元メモリ（半導体記憶装置）では、セレクター素子を用いる半導体デバイスが検討されている。例えば、抵抗変化膜を用いるＲｅＲＡＭ（Resistance Change Random Access Memory）では、抵抗変化膜に電流を流すためにセレクター素子が用いられる。
【０００３】
従来、ＲｅＲＡＭ等の３次元メモリの有するセレクター素子としては、ダイオードによるモノポーラ型の素子が提案されてきた。
【０００４】
しかし、近年、３次元メモリの有するメモリセルにおいて、所望の電気特性を確保するために、セレクター素子として、モノポーラ型では無く、両極性で電流を流すことができるバイポーラ型のセレクター素子（パンチスルー型セレクター素子）が必要とされてきている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開第２００９／０１１１１３号
【特許文献２】特開２０１１−６０９５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、複数のセレクター素子の特性にばらつきが生じることと避けることができる半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の実施形態によれば、半導体記憶装置は、半導体基板上方に形成された第１の導電型の不純物を含む第１の結晶層と、前記第１の結晶層上に形成された不純物を含まない第２の結晶層と、前記第２の結晶層上に形成され、且つ、第２の導電型の不純物を含む第３の結晶層と、前記第３の結晶層上に形成された不純物を含まない第４の結晶層と、前記第４の結晶層上に形成された前記第１の導電型の不純物を含む第５の結晶層と、からなるセレクター素子を備え、前記第２の導電型の不純物は、０．０４５ｅＶ以上の不純物準位を有し、且つ、Ｇａ、Ａｌ、Ｉｎ、Ｔｉ、Ｃ、Ｐｔのうちから選択される不純物である。
【図面の簡単な説明】
【０００８】
【図１】図１は、実施形態にかかる半導体記憶装置の基本的な構造を示す斜視図である。
【図２】図２は、実施形態にかかる半導体記憶装置の断面図である。
【図３】図３は、実施形態にかかる半導体記憶装置の製造方法を説明するための図（その１）である。
【図４】図４は、実施形態にかかる半導体記憶装置の製造方法を説明するための図（その２）である。
【図５】図５は、実施形態にかかる半導体記憶装置の製造方法を説明するための図（その３）である。
【図６】図６は、実施形態にかかる半導体記憶装置の製造方法を説明するための図（その４）である。
【図７】図７は、実施形態にかかる半導体記憶装置の製造方法を説明するための図（その５）である。
【図８】図８は、実施形態にかかる半導体記憶装置の製造方法を説明するための図（その６）である。
【図９】図９は、実施形態にかかる半導体記憶装置の製造方法を説明するための図（その７）である。
【図１０】図１０は、実施形態にかかる半導体記憶装置の製造方法を説明するための図（その８）である。
【図１１】図１１は、実施形態を説明するための図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して実施形態を説明する。ただし、本発明はこの実施形態に限定されるものではない。なお、全図面にわたり共通する部分には、共通する符号を付すものとし、重複する説明は省略する。また、図面は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置とは異なる個所もあるが、これらは以下の説明と公知の技術とを参酌して適宜、設計変更することができる。
【００１０】
（第１の実施形態）
以下、図１から図１１を参照して、本実施形態を説明する。以下、セレクター素子３１として、ＮＰ−Ｎ型のバイポーラ素子を有するＲｅＲＡＭ（半導体記憶装置）３０を例に説明するが、本発明は、このような半導体記憶装置に限るものではなく、ＭＲＡＭ（Magnetic Random Access Memory）等の他の種類の半導体装置に対しても適用することができる。
【００１１】
図１は、本実施形態にかかるＲｅＲＡＭ３０の基本的構成を模式的に示した斜視図である。図１に示されるように、本実施形態にかかるＲｅＲＡＭ３０は、平行に並んだ複数の上部配線２２と、それと立体的に交差するような複数の下部配線２３とを有し、上部配線２２と下部配線２３とが立体的に交差する個所に、上面から見て一辺の長さが例えば２２ｎｍの四角形のメモリセル２１が形成されているような構造を有する。なお、上部配線２２をワード線とし、下部配線２３をビット線としても良く、反対に、上部配線２２をビット線とし、下部配線２３をワード線としても良い。また、以下の説明においては、このような基本構造が１層形成されたＲｅＲＡＭ３０について説明するが、このような基本構造が複数積層されていても良い。
【００１２】
次に、図２を用いて、本実施形態にかかるＲｅＲＡＭ３０の有するメモリセル２１について説明する。図２（ａ）は、上部配線２２に沿ったメモリセル２１の断面図であり、図２（ｂ）は、下部配線２３に沿ったメモリセル２１の断面図である。
【００１３】
図２（ａ）及び（ｂ）に示されるように、ＲｅＲＡＭ３０においては、半導体基板１の上に絶縁膜２が形成されており、絶縁膜２に形成された溝２０には、バリアメタル膜３を介して下部配線２３が埋め込まれている。そして、その下部配線２３上には、メモリセル２１が形成されており、メモリセル２１上には、電極膜１３を介して上部配線２２が形成されている。また、隣り合うメモリセル２１の間には、絶縁膜１５が埋め込まれている。なお、絶縁膜２及び１５は例えばシリコン酸化膜からなり、バリアメタル膜３は例えばチタン窒化膜からなり、上部配線２２と下部配線２３と電極膜１３とは、例えばタングステン膜からなる。
【００１４】
さらに、メモリセル２１は、下部配線２３上にバリアメタル膜５を介して形成されたセレクター素子３１と、セレクター素子３１上にバリアメタル膜１１を介して形成された抵抗変化膜１２とを有する。なお、バリアメタル膜５は例えばチタン窒化膜からなり、抵抗変化膜１２は例えばニッケル酸化膜からなる。
【００１５】
そして、セレクター素子３１は、先に説明したように、ＮＰ−Ｎ型のバイポーラ素子であり、詳細には、下部配線２３上に形成され、且つ、例えば膜厚が２から１０ｎｍであるようなＮ型の不純物を含むシリコン結晶層３６と、シリコン結晶層３６上に形成され、且つ、例えば膜厚が５から８０ｎｍであるような不純物を含まないシリコン結晶層３７と、シリコン結晶層３７上に形成され、且つ、例えば膜厚が１０ｎｍ以下であるような活性化率の低いＰ型の不純物を含むシリコン結晶層３８と、シリコン結晶層３８上に形成され、且つ、例えば膜厚が５から８０ｎｍであるような不純物を含まないシリコン結晶層３９と、シリコン結晶層３９上に形成され、且つ、例えば膜厚が２から１０ｎｍであるようなＮ型の不純物を含むシリコン結晶層４０とからなる。なお、活性化率の低いＰ型の不純物を含むシリコン結晶層３８の膜厚は、セレクター素子３１に要求される特性に応じて定められることが好ましい。
【００１６】
このセレクター素子３１においては、Ｎ型の不純物としては、Ｐ（リン）等の不純物を用い、さらに、活性化率の低いＰ型の不純物としては、Ｇａ、Ａｌ、Ｉｎのうちから選択される不純物を用いる。この活性化率の低いＰ型の不純物の詳細については、後で説明する。なお、Ｎ型の不純物の濃度としては、例えば３ｅ１４ａｔｏｍ／ｃｍ２以上であり、活性化率の低いＰ型の不純物の濃度としては、１ｅ１４ａｔｏｍ／ｃｍ２以上であることが好ましい。また、シリコン結晶層３８に含まれる活性化率の低いＰ型の不純物の濃度は、セレクター素子３１に要求される特性に応じて定められることが好ましい。さらに、セレクター素子３１中における活性化率の低いＰ型の導電型の不純物の分布については、シリコン結晶層３８の中層部を対称軸として、対称軸の上側の部分における不純物の分布と対称軸の下側の部分における不純物の分布とが対称になっていることが好ましい。
【００１７】
以下、図３から図１０を参照して、本実施形態にかかるＲｅＲＡＭ３０の製造方法を説明する。なお、本発明は、このような半導体記憶装置の製造方法に限定されるものではなく、他の種々の工程を用いることができる。図３から図１０は、本実施形態にかかるＲｅＲＡＭ３０の製造方法を示す図であり、詳細には、図３から図１０の（ａ）は、図２（ａ）に対応するものであり、言い換えると上部配線２２に沿ったメモリセル２１の断面図に対応するものであり、図３から図１０の（ｂ）は、図２（ｂ）に対応するものであり、言い換えると下部配線２３に沿ったメモリセル２１の断面図に対応するものである。
【００１８】
まず、シリコン等からなる半導体基板１の表面上に、例えば膜厚４００ｎｍであるようなシリコン酸化膜等からなる絶縁膜２を成膜する。次に、パターニングしたレジスト（不図示）をマスクとして用い、絶縁膜２の一部を除去して溝２０を形成する。そして、溝２０の側壁及び底面を覆うように、例えばチタン窒化膜からなるバリアメタル膜３を成膜した後、例えばタングステン膜等からなる電極材料膜を、スパッタ法等を用いて溝２０を埋め込むように形成する。その後、絶縁膜２をストップ膜として用いて、ＣＭＰ（Chemical mechanical polish）を用いて余分な電極材料膜を除去して、図３（ａ）及び（ｂ）に示すような下部配線２３を得る。なお、バリアメタル膜３は、下部配線２３からの金属原子等からの拡散を防ぐために設けられる。
【００１９】
次に、半導体基板１の表面上に、例えば窒化チタン膜等からなるバリアメタル膜５を形成する。このバリアメタル膜５も、下部配線２３からの金属原子等の拡散を防ぐために設けられる。バリアメタル膜５の上に、ＣＶＤ（Chemical Vapor Deposition）法といった周知の技術を用いて、Ｎ型の導電型を有する不純物、例えばＰをドープしたアモルファスシリコン層６を形成する。アモルファスシリコン層６の膜厚は、例えば２から１０ｎｍ程度である。さらに、その上に、ＣＶＤ法等の周知の技術を用いて、不純物を含まないノンドープのアモルファスシリコン層７を例えばその膜厚が５から８０ｎｍとなるように形成し、図４（ａ）及び（ｂ）に示すような構造を得る。
【００２０】
さらに、図５（ａ）及び（ｂ）に示すように、活性化率の低いＰ型の導電型の不純物をインプランテーション法により、アモルファスシリコン層７の例えば表面近傍に導入し、活性化率の低いＰ型の不純物を含むアモルファスシリコン層８を形成する。活性化率の低いＰ型の導電型の不純物としては、Ｇａ、Ａｌ、Ｉｎ等を用いることができる。この詳細については後で説明する。なお、この際、インプランテーション法ではなく、スパッタ法により導入しても良い。また、活性化率の低いＰ型の導電型の不純物は、例えば１ｅ１４ａｔｏｍ／ｃｍ２以上の濃度となるようにすることが好ましく、不純物を導入する深さや不純物の濃度等については、セレクター素子３１に要求される特性に応じて定めることが好ましい。さらに、最終的にセレクター素子３１中における活性化率の低いＰ型の導電型の不純物の分布が、シリコン結晶層３８の中層部を対称軸として、対称軸の上側の部分と対称軸の下側の部分とが対称になるように、活性化率の低いＰ型の導電型の不純物を導入することが好ましい。
【００２１】
そして、アモルファスシリコン層８の上に、ＣＶＤ法等の周知の技術を用いて、不純物を含まないノンドープのアモルファスシリコン層９を例えばその膜厚が５から８０ｎｍとなるように形成し、さらに、その上に、ＣＶＤ法等の周知の技術を用いて、Ｎ型の導電型を有する不純物、例えばＰをドープしたアモルファスシリコン層１０をその膜厚が２から１０ｎｍ程度となるように形成し、図６（ａ）及び（ｂ）に示すような構造を得る。
【００２２】
次に、図７（ａ）及び（ｂ）に示すように、アモルファスシリコン層１０の上に、例えば窒化チタン膜等からなるバリアメタル膜１１を形成する。バリアメタル膜１１は、アモルファスシリコン層１０や抵抗変化膜１２からの金属原子等の拡散を防止するために設けられる。さらに、バリアメタル膜１１の上に例えば酸化ニッケル等からなる抵抗変化膜１２を形成し、その上から例えばタングステン膜等からなる電極膜１３を形成する。
【００２３】
そして、電極膜１３の上にシリコン酸化膜１４を形成し、パターニングしたレジスト（不図示）をマスクとして用いて、シリコン酸化膜１４の一部を除去し、シリコン酸化膜１４に対してパターニングを行う。この後、パターニングされたシリコン酸化膜１４をマスクとして用いて、電極膜１３からバリアメタル膜５までの積層された膜の一部をそれぞれ除去すると、図８（ａ）及び（ｂ）に示すようなメモリセル２１を得ることができる。
【００２４】
さらに、隣り合うメモリセル２１の間を埋め込むように、例えばシリコン酸化膜からなる絶縁膜１５を形成する。その後、ＣＭＰを用いて余分な絶縁膜１５を除去し、図９（ａ）及び（ｂ）に示すような構造を得る。
【００２５】
次に、メモリセル２１及び絶縁膜１５の上面を覆うように、例えばタングステン等からなる電極材料膜を、スパッタ法等を用いて形成し、電極材料膜に対してレジスト（不図示）を用いてパターニングした後、余分な電極材料膜を除去して、上部配線２２を形成する。さらに、窒素雰囲気下で、例えば８００℃、５秒間のアニールを行い、アモルファスシリコン層６から１０を結晶化させて、シリコン結晶層３６から４０を得る。この際、メモリセル２１が有する各膜等を熱により劣化させないようにするために、なるべく低い温度でアニールすることが好ましい。これにより、図１０（ａ）及び（ｂ）に示すような構造を得る。
【００２６】
なお、上記の本実施形態では、１層構造のメモリセル２１を有するＲｅＲＡＭ３０について説明したが、このような構造を基本構造としてさらに重ね合わせた多層構造を有するＲｅＲＡＭ３０を形成しても良い。このような場合、窒素雰囲気でのアモルファスシリコン層６から１０の結晶化のためのアニールは１回だけでも良く、数回に分けて行っても良い。
【００２７】
本実施形態によれば、ＲｅＲＡＭ３０の有する複数のセレクター素子３１の特性にばらつきが生じることと避けることができる。詳細には、以下のとおりである。
【００２８】
本実施形態においてはＲｅＲＡＭ３０のセレクター素子３１として、バイポーラ型の素子を用いているが、バイポーラ型の素子として、ＮＰ−Ｎ型のバイポーラ素子、ＰＮ−Ｐ型のバイポーラ素子が挙げられる。以下においては、セレクター素子３１としてＮＰ-Ｎ型のバイポーラ素子を用いた場合を例に説明する。
【００２９】
このセレクター素子３１は、Ｂ（ボロン）等の不純物を備えるＰ型シリコン結晶層を、不純物を含まないＩ型シリコン結晶層を介して一対のＰ等の不純物を備えるＮ型シリコン結晶層で挟んだ積層構造を有する。中央に位置するＰ型シリコン結晶層の膜厚及びそこに含まれる不純物濃度は、セレクター素子３１のパンチスルーによる電圧／電流特性に影響を与えるものであり、セレクター素子３１の特性を所望のものとするために、Ｐ型シリコン結晶層の膜厚及びそこに含まれる不純物濃度を精度良く制御することが好ましい。
【００３０】
発明者らがこれまで検討していたセレクター素子３１においては、Ｐ型シリコン結晶層が所望の電圧においてその全体が空乏層化するように、不純物の濃度を低濃度にすることを検討していた。しかしながら、不純物の導入量をこのような低濃度に制御することは難しい。さらに、ＲｅＲＡＭ３０が微細化するに従い、セレクター素子３１に必要とされる不純物の導入量も少なくなることから、不純物の導入量の制御はさらに難しくなってきている。加えて、制御の難しさに起因して不純物の導入量がセレクター素子３１ごとに異なってしまうことから、１つのＲｅＲＡＭ３０における複数のセレクター素子３１の間に特性のばらつきが生じることとなる。
【００３１】
そこで、本実施形態においては、従来用いられていたＢ等のＰ型の導電性を有する不純物に比べて、Ｇａ、Ａｌ、Ｉｎといった活性化率の低い不純物を利用する。シリコン中の様々な不純物の不純物準位を示した図１１に示されるように、従来用いられていたＢ等のＰ型の導電性を有する不純物の準位（Ｂの不純物準位は０．０４５ｅＶ）に比べて、Ｇａ（不純物準位０．０７２ｅＶ）、Ａｌ（不純物準位０．０６７ｅＶ）、Ｉｎ（不純物準位０．１６ｅＶ）等の不純物の準位は大きく、よって、深くシリコンのバンドギャップに入り込んでいる。従って、Ｇａ、Ａｌ、Ｉｎ等の不純物が熱エネルギー等により活性化されてキャリアが発生するためには、Ｂ等の不純物の場合と比べて多くのエネルギーを必要とする。言い換えると、Ｇａ、Ａｌ、Ｉｎ等の不純物は活性化するためにより多くエネルギーを必要とすることから、同じエネルギー状態に置かれた場合には、Ｇａ、Ａｌ、Ｉｎ等の不純物は、Ｂ等の不純物と比べて活性化率が低いこととなる。従って、上記のセレクター素子３１においては、シリコン結晶層３８に含まれるＰ型の不純物は、シリコン結晶層３６及び４０に含まれるＮ型の不純物に比べて活性化率が低くなっている。
【００３２】
従って、本実施形態においては、このようなＧａ、Ａｌ、Ｉｎといった活性化率の低い不純物を利用することにより、活性化する不純物の量が導入した不純物の量に対してより少なくなるため、従来用いられていたＢ等の不純物と比べて、導入する不純物量自体を増やすことができる。従って、導入する不純物量を多くできることから、精度よく所望の量の不純物を導入することができる。言い換えると、Ｐ型シリコン結晶層中の不純物の実効的な濃度を低濃度のものとして精度よく制御することが容易となる。よって、制御性が高まることから、１つのＲｅＲＡＭ３０における複数のセレクター素子３１の間に特性のばらつきを抑えることができ、さらに、所望の特性を有し、且つ、セレクター径の小さい微細化されたセレクター３１を形成することができる。なお、本実施形態においては、不純物準位が０．０４５ｅＶ以上の不純物を用いることが好ましく、０．０４５ｅＶ以上のＡｌ、Ｇａ、Ｉｎ等を用いた場合には制御性が高まることを本発明者らは実験により確かめている。
【００３３】
（第２の実施形態）
本実施形態のＲｅＲＡＭ３０は、セレクター素子３１としてＰＮ−Ｐ型のバイポーラ素子を有する点で、第１の実施形態と異なる。以下、図１及び図２を参照して本実施形態を説明するが、本発明は、このような半導体記憶装置に限るものではなく、ＭＲＡＭ等の他の種類の半導体装置に対しても適用することができる。また、第１の実施形態と共通する個所については、その説明を省略する。
【００３４】
本実施形態のＲｅＲＡＭ３０も、第１の実施形態と同様に、図１のＲｅＲＡＭ３０の基本的構成を模式的に示した斜視図で示される。すなわち、本実施形態のＲｅＲＡＭ３０も、上部配線２２と下部配線２３とが立体的に交差する個所に、メモリセル２１が形成されているような構造を有する。なお、以下の説明においては、第１の実施形態と同様に、このような基本構造が１層形成されたＲｅＲＡＭ３０について説明するが、このような基本構造が複数積層されていても良い。
【００３５】
本実施形態のＲｅＲＡＭ３０の有するメモリセル２１も、第１の実施形態と同様に、図２の断面図で示される。詳細には、図２（ａ）は、上部配線２２に沿ったメモリセル２１の断面図であり、図２（ｂ）は、下部配線２３に沿ったメモリセル２１の断面図である。
【００３６】
図２（ａ）及び（ｂ）に示されるように、ＲｅＲＡＭ３０においては、半導体基板１の上に絶縁膜２が形成されており、絶縁膜２に形成された溝２０には、バリアメタル膜３を介して下部配線２３が埋め込まれている。そして、その下部配線２３上には、メモリセル２１が形成されており、メモリセル２１上には、電極膜１３を介して上部配線２２が形成されている。また、隣り合うメモリセル２１の間には、絶縁膜１５が埋め込まれている。さらに、メモリセル２１は、下部配線２３上にバリアメタル膜５を介して形成されたセレクター素子３１と、セレクター素子３１上にバリアメタル膜１１を介して形成された抵抗変化膜１２とを有する。
【００３７】
そして、セレクター素子３１は、先に説明したように、ＰＮ−Ｐ型のバイポーラ素子であり、詳細には、下部配線２３上に形成されたＰ型の不純物を含むシリコン結晶層３６と、シリコン結晶層３６上に形成された不純物を含まないシリコン結晶層３７と、シリコン結晶層３７上に形成された活性化率の低いＮ型の不純物を含むシリコン結晶層３８と、シリコン結晶層３８上に形成された不純物を含まないシリコン結晶層３９と、シリコン結晶層３９上に形成されたＰ型の不純物を含むシリコン結晶層４０とからなる。なお、活性化率の低いＮ型の不純物を含むシリコン結晶層３８の膜厚は、セレクター素子３１に要求される特性に応じて定められることが好ましい。
【００３８】
このセレクター素子３１においては、Ｐ型の不純物としては、Ｂ（ボロン）等の不純物を用い、さらに、活性化率の低いＮ型の不純物としては、Ｔｉ、Ｃ、Ｐｔのうちから選択される不純物を用いる。なお、Ｐ型の不純物の濃度としては、例えば３ｅ１４ａｔｏｍ／ｃｍ２以上であり、活性化率の低いＮ型の不純物の濃度としては、１ｅ１４ａｔｏｍ／ｃｍ２以上であることが好ましい。また、シリコン結晶層３８に含まれる活性化率の低いＮ型の不純物の濃度は、セレクター素子３１に要求される特性に応じて定められることが好ましい。
【００３９】
本実施形態のＲｅＲＡＭ３０の製造方法も、第１の実施形態と同様に、図３から図１０の製造方法を示す図により示される。以下、図３から図１０を参照して、本実施形態にかかるＲｅＲＡＭ３０の製造方法を説明する。なお、本発明は、このような半導体記憶装置の製造方法に限定されるものではなく、他の種々の工程を用いることができる。図３から図１０の（ａ）は、図２（ａ）に対応するものであり、図３から図１０の（ｂ）は、図２（ｂ）に対応するものである。
【００４０】
まず、第１の実施形態と同様に、図３（ａ）及び（ｂ）に示す工程を行い、下部配線２３を得る。
【００４１】
次に、第１の実施形態と同様に、半導体基板１の表面上に、例えば窒化チタン膜等からなるバリアメタル膜５を形成する。バリアメタル膜５の上に、ＣＶＤ法等の周知の技術を用いて、Ｐ型の導電型を有する不純物、例えばＢをドープしたアモルファスシリコン層６を形成する。さらに、その上に、ＣＶＤ法等の周知の技術を用いて、不純物を含まないノンドープのアモルファスシリコン層７を形成し、図４（ａ）及び（ｂ）に示すような構造を得る。
【００４２】
さらに、第１の実施形態と同様に、図５（ａ）及び（ｂ）に示すように、活性化率の低いＮ型の導電型の不純物をインプランテーション法により、アモルファスシリコン層７の例えば表面近傍に導入し、活性化率の低いＮ型の不純物を含むアモルファスシリコン層８を形成する。この活性化率の低いＮ型の導電型の不純物としては、Ｔｉ、Ｃ、Ｐｔ等を用いることができる。この詳細については後で説明する。なお、この際、インプランテーション法ではなく、スパッタ法により導入しても良い。また、活性化率の低いＮ型の導電型の不純物は、例えば１ｅ１４ａｔｏｍ／ｃｍ２以上の濃度となるようにすることが好ましく、不純物を導入する深さや不純物の濃度等については、セレクター素子３１に要求される特性に応じて定めることが好ましい。
【００４３】
そして、第１の実施形態と同様に、アモルファスシリコン層８の上に、ＣＶＤ法等の周知の技術を用いて、不純物を含まないノンドープのアモルファスシリコン層９を形成し、さらに、その上に、ＣＶＤ法等の周知の技術を用いて、Ｐ型の導電型を有する不純物、例えばＢをドープしたアモルファスシリコン層１０を形成し、図６（ａ）及び（ｂ）に示すような構造を得る。
【００４４】
さらに、この後は、図７から図１０に示される第１の実施形態にかかる半導体記憶装置の製造方法と同様であるため、説明を省略する。すなわち、バリアメタル膜１１、抵抗変化膜１２、電極膜１３を形成し、電極膜１３からバリアメタル膜５までの積層された膜の一部をそれぞれ除去してメモリセル２１を形成する。そして、隣り合うメモリセル２１の間を埋め込むように絶縁膜１５を形成した後、上部電極２２を形成し、アニールを行いアモルファスシリコン層６から１０を結晶化させてシリコン結晶層３６から４０を得る。
【００４５】
なお、本実施形態では、１層構造のメモリセル２１を有するＲｅＲＡＭ３０について説明したが、第１の実施形態と同様に、このような構造を基本構造としてさらに重ね合わせた多層構造を有するＲｅＲＡＭ３０を形成しても良い。このような場合、窒素雰囲気でのアモルファスシリコン層６から１０の結晶化のためのアニールは１回だけでも良く、数回に分けて行っても良い。
【００４６】
本実施形態によれば、このようなＴｉ、Ｃ、Ｐｔといった活性化率の低い不純物を利用することにより、活性化する不純物の量が導入した不純物の量に対してより少なくなるため、従来用いられていたＰ等の不純物と比べて、導入する不純物量自体を増やすことができる。従って、導入する不純物量を多くできることから、精度よく所望の量の不純物を導入することができる。よって、制御性が高まることから、１つのＲｅＲＡＭ３０における複数のセレクター素子３１の間に特性のばらつきを抑えることができ、さらに、所望の特性を有し、且つ、セレクター径の小さい微細化されたセレクター３１を形成することができる。
【００４７】
詳細には、本実施形態においては、従来用いられていたＰ等のＮ型の不純物に比べて、Ｔｉ、Ｃ、Ｐｔといった活性化率の低い不純物を利用する。シリコン中の様々な不純物の不純物準位を示した図１１に示されるように、従来用いられていたＰ等のＮ型不純物準位（Ｐの不純物準位は０．０４５ｅＶ）に比べて、Ｔｉ（不純物準位０．２１ｅＶ）、Ｃ（不純物準位０．２５ｅＶ）、Ｐｔ（不純物準位０．２５ｅＶ）等の不純物の準位は大きく、よって、深くシリコンのバンドギャップに入り込んでいる。従って、Ｔｉ、Ｃ、Ｐｔ等の不純物が熱エネルギー等により活性化されてキャリアが発生するためには、Ｐ等の不純物の場合と比べて多くのエネルギーを必要とする。言い換えると、Ｔｉ、Ｃ、Ｐｔ等の不純物は活性化するためにより多くのエネルギーを必要とすることから、同じエネルギー状態に置かれた場合には、Ｔｉ、Ｃ、Ｐｔ等の不純物はＰ等の不純物と比べて活性化率が低い。よって、上記のセレクター素子３１においては、シリコン結晶層３８に含まれるＮ型の不純物は、シリコン結晶層３６及び４０に含まれるＰ型の不純物に比べて活性化率が低くなっている。
【００４８】
従って、本実施形態においては、第１の実施形態と同様に、このような活性化率の低い不純物を利用することにより、１つのＲｅＲＡＭ３０における複数のセレクター素子３１の間の特性のばらつきを抑えることができる。なお、本実施形態においては、不純物準位が０．０４５ｅＶ以上の不純物を用いることが好ましく、０．０４５ｅＶ以上のＴｉ、Ｃ、Ｐｔ等を用いた場合には制御性が高まることを本発明者らは実験により確かめている。
【００４９】
第１及び第２の実施形態においては、シリコン結晶層３６及び４０に含まれる不純物の活性化率は限定されるものではなく、セレクター素子３１の特性に応じて調整することができる。従って、シリコン結晶層３６及び４０に含まれる不純物として、シリコン結晶層３８と同様に、Ｇａ、Ａｌ、Ｉｎ、Ｔｉ、Ｃ、Ｐｔ等の不純物を用いても良い。言い換えると、第１及び第２の実施形態においては、シリコン結晶層３８に含まれる不純物が、シリコン結晶層３６及び４０に含まれる不純物に比べて活性化率が低くなっているような構成に限定するものではなく、シリコン結晶層３６及び４０のうちのいずれか一方に含まれる不純物に比べて活性化率が低くなっているような構成であっても良く、特に限定するものではない。
【００５０】
なお、これまで説明してきた実施形態においては、半導体基板１は、必ずしもシリコン基板でなくてもよく、他の基板（例えばＳｉＧｅ基板など）でも良い。また、このような種々の基板上に半導体構造等が形成されたものでも良い。
【００５１】
本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５２】
１                            半導体基板
２、１５                      絶縁膜
３、５、１１                  バリアメタル膜
１３                          電極膜
６、７、８、９、１０          アモルファスシリコン層
１２                          抵抗変化膜
１４                          シリコン酸化膜
２０                          溝
２１                          メモリセル
２２                          上部配線
２３                          下部配線
３０                          ＲｅＲＡＭ（半導体記憶装置）
３１                          セレクター素子
３６、３７、３８、３９、４０  シリコン結晶層
【図１】
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【図３】
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【図１１】
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【図２】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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