(57)【要約】【課題】特性の優れた半導体装置を提供する。【解決手段】本発明の一態様にかかる半導体装置は、半導体基板１に設けられた第１導電型のＮ−型オフセット層８と、トレンチ１２を有し、Ｎ−型オフセット層８の間に設けられた第２の導電型のチャネル領域１３と、チャネル領域１３の上に形成され、トレンチ１２に埋設されたトレンチゲート１０を有するゲート電極４と、を備えたトランジスタを含み、ゲート幅方向におけるトレンチゲート１０の幅がゲート長方向の位置に応じて変化しているものである。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板に設けられた第１導電型のソース領域及びドレイン領域と、
トレンチを有し、前記ソース領域と前記ドレイン領域の間に設けられた第２の導電型のチャネル領域と、
前記チャネル領域の上に形成され、前記トレンチに埋設されたトレンチゲートを有するゲート電極と、を備えたトランジスタを含み、
前記ゲート幅方向における前記トレンチゲートの幅がゲート長方向の位置に応じて変化している半導体装置。
【請求項２】
前記ゲート長方向における前記トレンチゲートの中央部では、ドレイン側端部よりも、前記トレンチゲートの前記幅が狭くなっていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート長方向における前記トレンチゲートの中央部では、前記トレンチゲートの両端よりも前記トレンチゲートの前記幅が広くなっていることを特徴とする請求項１、又は２に記載の半導体装置。
【請求項４】
前記ゲート長方向における前記トレンチゲートの中央部から前記トレンチゲートの両端に向けて、前記トレンチゲートの前記幅が連続的に狭くなっていくことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記トレンチゲートが対称に形成されている請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記ゲート長方向の一端における前記トレンチゲートの前記幅が、前記ゲート長方向の他端における前記トレンチゲートの前記幅よりも狭くなっていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項７】
前記ゲート長方向における前記トレンチゲートの前記一端から前記トレンチゲートの前記他端に向けて、前記トレンチゲートの前記幅が連続的に狭くなっていくことを特徴とする請求項５に記載の半導体装置。
【請求項８】
複数の前記トレンチゲートが前記ゲート幅方向に沿って配列されていることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
基板に設けられた第１導電型のソース領域及びドレイン領域と、
ゲート幅方向に配列された複数のトレンチを有し、前記ソース領域と前記ドレイン領域の間に設けられた第２の導電型のチャネル領域と、
前記チャネル領域の上に形成され、前記複数のトレンチのそれぞれに埋設されたトレンチゲートを有するゲート電極と、を備えたトランジスタを含み、
前記ゲート長方向における前記トレンチゲートの一端の位置が、隣の前記トレンチゲートの一端の位置と異なっている半導体装置。
【請求項１０】
前記トレンチゲートのドレイン側の一端の位置が、隣の前記トレンチゲートのドレイン側の一端の位置と異なっている請求項９に記載の半導体装置。
【請求項１１】
隣接する２つの前記トレンチゲートが前記ゲート長方向においてほぼ同じ長さで形成され、
隣接する２つの前記トレンチゲートが、前記ゲート長方向においてずれて配置されていることを特徴とする請求項９、又は１０に記載の半導体装置。
【請求項１２】
隣接する２つの前記トレンチゲートが前記ゲート長方向において異なる長さで形成されていることを特徴とする請求項９〜１１のいずれか１項に記載の半導体装置。
【請求項１３】
一の前記トレンチゲートの両側に配置された２つの前記トレンチゲートで、前記ゲート長方向における前記トレンチゲートの両端の位置が一致している請求項９〜１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記ゲート幅方向における前記トレンチゲートの前記幅が前記ゲート長方向の位置に応じて変化している請求項９〜１３のいずれか１項に記載の半導体装置。
【請求項１５】
隣接する２つの前記トレンチゲートの間隔が前記ゲート長方向の位置によらず一定である請求項９〜１４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に詳しくはトレンチゲートを有する半導体装置に関する。
【背景技術】
【０００２】
トレンチゲート（溝ゲート）が形成された横型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の構成が特許文献１に開示されている。特許文献１では、平面視において、トレンチゲートの形状が矩形となっている。また、ドリフト領域に溝を形成した半導体素子が特許文献２に開示されている。特許文献２の図７に示す平面図では、トレンチの幅がドレイン側で細くなっている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−１０３０５８号公報
【特許文献２】特開２００１−４４４２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１では、チャネル領域に設けられたトレンチゲートの平面形状が矩形になっている。この構成に対して、本出願の発明者が見出した問題点を以下に説明する。トレンチゲートを有する横型ＭＯＳＦＥＴにおいて、基板電流が大きいという問題点があり、溝間隔を広くすることで低減されることが分かった。一方、しきい値電圧の基板バイアス依存性は小さい方が望ましいが、溝間隔が狭いほどより小さくできる。すなわち、トレンチゲートを有する横型ＭＯＳＦＥＴにおいて、基板電流としきい値電圧の基板バイアス依存性とはトレードオフの関係にあり、両方を同時に小さくすることが困難であった。
【０００５】
特許文献２では、ドレイン端でトレンチの幅が細くなっている。ただしトレンチを形成しているのはドリフト領域であってチャネル領域ではないため、しきい値電圧の基板バイアス依存性を低減することができない。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る半導体装置は、基板に設けられた第１導電型のソース領域及びドレイン領域と、トレンチを有し、前記ソース領域と前記ドレイン領域の間に設けられた第２の導電型のチャネル領域と、前記チャネル領域の上に形成され、前記トレンチに埋設されたトレンチゲートを有するゲート電極と、を備えたトランジスタを含み、前記ゲート幅方向における前記トレンチゲートの幅がゲート長方向の位置に応じて変化しているものである。この構成によれば、しきい値電圧の基板バイアス依存性を小さく保ったまま、基板電流を小さくすることができるため、特性の優れた半導体装置を提供することができる。
【０００７】
本発明の一態様に係る半導体装置は、基板に設けられた第１導電型のソース領域及びドレイン領域と、ゲート幅方向に配列された複数のトレンチを有し、前記ソース領域と前記ドレイン領域の間に設けられた第２の導電型のチャネル領域と、前記チャネル領域の上に形成され、前記複数のトレンチのそれぞれに埋設されたトレンチゲートを有するゲート電極と、を備えたトランジスタを含み、前記ゲート長方向における前記トレンチゲートの一端の位置が、隣の前記トレンチゲートの一端の位置と異なっているものである。この構成によれば、しきい値電圧の基板バイアス依存性を小さく保ったまま、基板電流を小さくすることができるため、特性の優れた半導体装置を提供することができる。
【発明の効果】
【０００８】
本発明によれば、特性の優れた半導体装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１に係る半導体装置の構成を示す平面図である。
【図２】図１に示す半導体装置のＩＩ−ＩＩ断面図である。
【図３】図１に示す半導体装置のＩＩＩ−ＩＩＩ断面図である。
【図４】図１に示す半導体装置のＩＶ−ＩＶ断面図である。
【図５】図１に示す半導体装置のＶ−Ｖ面図である。
【図６】基板電極をゼロバイアスとした時の空乏層の拡がりを模式的に示す断面図である。
【図７】基板電極を負バイアスとした時の空乏層の拡がりを模式的に示す断面図である。
【図８】トレンチゲートの中央部溝間隔と基板バイアスによるしきい値変動を示すグラフである。
【図９】インパクトイオン化により、素子内に生じる電流の流れを模式的に示す図である。
【図１０】溝間隔が一定の場合の電流の流れを模式的に示す平面図である。
【図１１】ドレイン側で溝間隔が狭くなっている場合の電流の流れを模式的に示す平面図である。
【図１２】トレンチゲートの端部溝間隔と、基板電流の比率を示すグラフである。
【図１３】基板バイアスによるしきい値変動と基板電流の比率を示すグラフである。
【図１４】実施の形態２に係る半導体装置の構成を示す平面図である。
【図１５】実施の形態３に係る半導体装置の構成を示す平面図である。
【図１６】実施の形態３に係る半導体装置の別の構成を示す平面図である。
【図１７】実施の形態４に係る半導体装置の構成を示す平面図である。
【図１８】半導体装置に用いられるトレンチゲートの例を示す平面図である。
【発明を実施するための形態】
【００１０】
実施の形態１．
以下、図面を参照して本発明の実施の形態について説明する。図１は、本実施の形態１に係る半導体装置の素子の構成を示す平面図である。図２は図１のＩＩ−ＩＩ断面図であり、図３は図１のＩＩＩ−ＩＩＩ断面図であり、図４は図１のＩＶ−ＩＶ断面図であり、図５は図１のＶ−Ｖ断面図である。なお、図１では構成を分かりやすくするため、一部の構成に付いて省略している。
【００１１】
図１〜５に示されているように、本実施の形態にかかる半導体装置はトレンチ構造を有する横型ＭＯＳＦＥＴであり、以下、横型ＭＯＳＦＥＴを素子１００とする。図１において左右方向がゲート長方向であり、上下方向がゲート幅方向となる。図２が溝間隔部分におけるゲート長方向の断面を示しており、図３が溝部分におけるゲート長方向の断面を示しており、図４が溝中央部におけるゲート幅方向の断面を示しており、図５が溝端部におけるゲート幅方向の断面を示している。本実施の形態では、半導体装置がＮ型ＭＯＳＦＥＴの場合を例として説明するが、第１導電型であるＮ型層と第２導電型であるＰ型層を交換すれば、Ｐ型ＭＯＳＦＥＴについても適用することができる。
【００１２】
図２〜５に示すように、素子１００は、例えばシリコン基板である半導体基板１内に形成されている。絶縁層等からなる素子分離領域２の間に素子領域１４が配置され、素子領域１４に素子１００が形成されている。素子領域１４にはＰ型ウェル層７が形成されている。Ｐ型ウェル層７の不純物濃度は、例えば、１Ｅ１５〜１Ｅ１７ａｔｍｓ/ｃｍ３である。素子領域１４の一部において、半導体基板１の表面にはＮ＋型ソースドレイン層９が形成されている。Ｎ＋型ソースドレイン層９の不純物濃度は、例えば、１Ｅ２０〜１Ｅ２２ａｔｍｓ/ｃｍ３である。Ｎ＋型ソースドレイン層９は素子分離領域２の近傍に配置されている。
【００１３】
さらに、Ｎ−型オフセット層８がＮ＋型ソースドレイン層９を覆うように形成されている。すなわち、Ｎ−型オフセット層８がＮ＋型ソースドレイン層９の外周に形成され、Ｎ＋型ソースドレイン層９を囲んでいる。Ｎ−型オフセット層８の不純物濃度は、たとえば１Ｅ１６〜１Ｅ１８ａｔｍｓ/ｃｍ３である。図２に示すように、Ｎ−型オフセット層８は素子分離領域２の近傍に形成され、左右のＮ−型オフセット層８の間がＰ型ウェル層７となっている。
【００１４】
Ｎ＋型ソースドレイン層９の上には、ソース電極５及びドレイン電極６が形成されている。なお、図１〜図３では、左側をソース側とし、右側をドレイン側としている。従って、左側のＮ＋型ソースドレイン層９がソース領域となり、右側のＮ＋型ソースドレイン層９がドレイン領域となる。左側のＮ＋型ソースドレイン層９の上にソース電極５が形成され、右側のＮ＋型ソースドレイン層９の上にドレイン電極６が形成されている。Ｐ型ウェル層７のうち、Ｎ＋型ソースドレイン層９の間に設けられ、Ｎ−型オフセット層８によって規定される領域がチャネル領域１３となる。ゲート長方向において、左右のＮ−型オフセット層８の間にチャネル領域１３が配置される。
【００１５】
ソース電極５とドレイン電極６の間には、ゲート電極４が配置されている。ゲート電極４は、チャネル領域１３の上からＮ−型オフセット層８の上まで延在している。図２等に示すように、ゲート電極４の下には、ゲート絶縁膜３が形成されている。ゲート絶縁膜３は、ゲート電極４とチャネル領域１３の間、及びゲート電極４とＮ−型オフセット層８の間に形成されている。
【００１６】
図３、図５に示すように、Ｎ−型オフセット層８の間の半導体基板１には、複数のトレンチ（溝）１２が形成され、トレンチ１２のそれぞれにトレンチゲート（溝ゲート）１０が埋設されている。例えば、エッチング等によって形成されたトレンチ１２にゲート電極４の材料が埋め込まれることで、トレンチゲート１０が形成される。それぞれのトレンチゲート１０は、ゲート長方向に沿って形成されている。トレンチゲート１０は、ゲート電極４から下方に延設された構成となっており、チャネル領域１３の上に形成される。図１に示すように、トレンチゲート１０の平面形状が横長の左右対称な六角形となっている。
【００１７】
また、トレンチ１２においても、トレンチゲート１０の直下には、ゲート絶縁膜３が形成されているため、すなわち、ゲート絶縁膜３がトレンチ１２に埋設され、トレンチゲート１０とチャネル領域１３の間に配置される。トレンチ１２の深さは、例えば、０．５〜２μｍとすることができる。例えば、複数のトレンチゲート１０は等間隔に配列されている。図１では、４つのトレンチゲート１０が、ゲート幅方向に沿って配列されている。もちろん、トレンチゲート１０の数は４つに限られるものではない。さらに、複数のトレンチゲート１０がほぼ同じ形状、大きさで形成されている。また、ゲート長方向における複数のトレンチゲート１０の位置は一致している。
【００１８】
図１に示すように、ゲート幅方向におけるトレンチゲート１０の幅がゲート長方向の位置に応じて変化している。より具体的には、ゲート長方向における中央部から端部に向かうにつれて、トレンチゲート１０の幅が狭くなっていく。ここで、ゲート長方向におけるトレンチゲート１０の中央部での溝間隔をＳ１とし、端部での溝間隔をＳ２とする。溝間隔Ｓ１、Ｓ２は隣接するトレンチゲート１０までの距離である。
【００１９】
ゲート長方向におけるトレンチゲート１０の中央部ではトレンチゲート１０の幅が広くなっており、端部ではトレンチゲート１０の幅が狭くなっている。従って、端部の溝間隔Ｓ２は、中央部の溝間隔Ｓ１よりも大きくなる。
【００２０】
本実施の形態の素子１００は、通常のＭＯＳＦＥＴと同様であり、ＯＮ状態においてゲート絶縁膜３に沿ってチャネルが形成される。これにより、ソースドレイン間に電流が流れる。平面型のＭＯＳＦＥＴと比べて、単位面積あたりの実効的なチャネル幅が広いため、オン電流を大きくすることができる。上記の素子１００の製造方法については、公知の方法を用いることができる。
【００２１】
以下に、しきい値の基板バイアス依存性に付いて説明する。
一般の平面型のＭＯＳＦＥＴについて、基板に負バイアスが与えられると基板側に空乏層が広がり、しきい値電圧が上昇する。トレンチゲート１０を有する素子１００においては、通常の平面型のＭＯＳＦＥＴと比べてしきい値電圧の基板バイアス依存性が小さい。このしきい値電圧基板バイアス依存性が小さい特性は回路設計上の利点となる。
【００２２】
図６、図７はチャネル中央部のゲート幅方向断面図で、図４の一部分を拡大した図である。図６は基板電極をゼロバイアスとした場合、図７は基板電極を負バイアスとした場合の空乏層広がりを模式的に示している。
【００２３】
ゲート電極４に正のバイアスＶｇが印加されると、半導体領域内にゲート絶縁膜３に沿って空乏層１１が形成される。図６、図７において、空乏層１１の端は破線で示されている。基板のバイアスＶｓｕｂを負の値とすると、さらに空乏層領域が広がる。ある一定の基板負バイアスＶｓｕｂを印加すると、図７に示すようにトレンチゲート１０の間に挟まれた領域全体に空乏層１１が達する。すると、基板バイアスＶｓｕｂをさらに下げても、空乏層１１が広がる余地がないためにしきい値電圧が一定となる。
【００２４】
ここで、ゲート長方向の中央部における溝間隔Ｓ１が狭いほど、しきい値電圧の基板バイアス依存性は小さくなる。なぜならば、溝間隔Ｓ１が小さいほど、より小さい基板負バイアスでトレンチ１２に挟まれた領域全体に空乏層１１が達するためである。このときに端部の溝間隔Ｓ２に関しては狭い必要はない。実施形態１の構成において溝端部はＮ−型オフセット層８で覆われていてチャネル領域１３ではないため，しきい値電圧に影響しないからである。
【００２５】
図８にしきい値電圧基板バイアス依存性のデータ例を示す。縦軸に基板ゼロバイアス時からある一定の負バイアス印加時のしきい値電圧の変化量をとっている。横軸にトレンチゲート１０の中央部の溝間隔Ｓ１をとっている。このとき端部の溝間隔Ｓ２を固定して中央部の溝間隔Ｓ１のみを変えている。中央部の溝間隔Ｓ１が狭いほど、しきい値電圧基板バイアス依存性が小さくなることが分かる。従って、中央部の溝間隔Ｓ１を狭くすることで、しきい値電圧基板バイアス依存性を小さくすることができる。すなわち、中央部の溝間隔Ｓ１を狭くすることで、基板のバイアスに対して、しきい値電圧の変動が小さい素子１００を実現することができる。
【００２６】
次に、基板電流について説明する。
ドレイン電極６に高バイアスを印加したときに、ドレイン側ＰＮ接合付近でインパクトイオン化により電子正孔対が発生する。インパクトイオン化によって発生した正孔は半導体基板１側へ流れ、電流として観測される。回路設計およびデバイスの信頼性の面から、基板電流は十分に小さいことが望ましい。
【００２７】
図９に素子内の電流の流れを模式的に示している。ドレイン電極６とゲート電極４が正バイアス時に、電子ｅ−がソース電極５からドレイン電極６へ向かって流れる。特にドレイン電極６が高電圧のときにインパクトイオン化（図９中ではＡで示されている）が発生し、電子ｅ−と正孔ｈ＋の対が生成される。インパクトイオン化により発生した正孔ｈ＋は基板へ流れ、基板電流として観測される。
【００２８】
通常インパクトイオン化による電子正孔対発生率Ｇは以下の式で与えられる。
Ｇ＝α（Ｅ）・ｎ・ｖ∝α（E）・I
【００２９】
ここで、αはイオン化率、ｎはキャリア数、ｖはキャリア速度、Iは電流である（S.M.Sze, Physics of Semiconductor Devices, P.45〜47）。イオン化率αは電界が大きくなると急激に大きくなる傾向がある。このため、インパクトイオン化は、電界が強く、かつ電流が大きい程大きくなる傾向がある。
【００３０】
ドレイン側端部の溝間隔Ｓ２が広いほど、ドレイン部分での電流が分散され電流密度が低くなる。このため、インパクトイオン化の発生が抑制され、電子・正孔対生成による基板電流が減少する。
【００３１】
図１０と図１１はそれぞれ特許文献１と実施形態１の構成における電流の流れを模式的に示す平面図である。図１０では、特許文献１のようにトレンチゲート１０の平面形状が矩形となっている。図１１に示す構成では図１０に示す構成と比較してドレイン側オフセット部分での電流密度が低くなる。このため、インパクトイオン化の発生が抑制され、基板電流が減少する。
【００３２】
図１２に基板電流のデータ例を示す。グラフの縦軸には、あるドレイン高電圧バイアス条件下において発生する基板電流の全電流に対する比率をとっている。横軸には端部の溝間隔Ｓ２をとっている。このとき中央部の溝間隔Ｓ１を一定としたまま端部の溝間隔Ｓ２を変えている。端部の溝間隔Ｓ２を広くするほど基板電流が小さくなることが分かる。
【００３３】
以上に述べたように、しきい値電圧基板バイアス依存性と基板電流とは、どちらも小さい方が望ましい特性であるが、しきい値電圧基板バイアス依存性は溝中央のチャネル領域１３の溝間隔Ｓ１が狭いほど小さく、基板電流はドレイン側端部の溝間隔が広いほど小さくなる。実施の形態１においては端部の溝間隔Ｓ２が中央部の溝間隔Ｓ１よりも広いため、溝間隔が位置によらずに等しい特許文献１と比べて、しきい値電圧の基板バイアス依存性を小さく保ったまま基板電流を小さくすることができる。これにより、特性の優れた半導体装置を実現することができる。
【００３４】
図１３にしきい値電圧基板バイアス依存性と基板電流の関係について実施形態１の構成と特許文献１の構成とを比較したデータを示す。図１３では、縦軸を基板電流の比率とし、横軸を基板バイアスによるしきい値電圧変動としている。また、図１３において、実施の形態１の構成のデータを黒丸Ｄで示し、特許文献１の構成のデータを白丸で示している。特許文献１の構成ではしきい値電圧基板バイアス依存性と基板電流とはトレードオフの関係にあるが、実施形態１の構成では特許文献１の構成と比較して両方の特性を小さくすることができる。なお、特許文献１の構成と実施形態１の構成とでは,トレンチゲート１０のピッチが一定であれば単位面積あたりの実効的なチャネル幅は等しいことから，オン電流に関してもほぼ同等となる。よって、特性の優れた素子１００を実現することができる。
【００３５】
なお、ソースとドレインについて対称な形状とすれば、ソースとドレインを交換して使用可能である。すなわち、トレンチゲート１０を左右対称な配置とすることで、素子１００の向きを反転させても同じ配置となるため、ソースとドレインを交換して用いることができる。上記のように、左右対称なトレンチゲート１０を用いているため、ゲート長方向におけるトレンチゲート１０の中央部では、トレンチゲート１０の両端よりもトレンチゲートの幅が広くなっている。もちろん、左右非対称のトレンチゲート１０を用いること子も可能である。ドレイン側端部のトレンチゲート１０の幅が、中央部の幅よりも狭くして、ドレイン側端部の溝間隔Ｓ１を中央部の溝間隔Ｓ２よりも狭くすればよい。
【００３６】
このように、ゲート長方向における位置に応じて、トレンチゲート１０の幅を変えている。より具体的には、ドレイン側端部において、トレンチゲート１０の幅を中央部におけるトレンチゲートの幅よりも狭くすることで、端部の溝間隔Ｓ２を中央部の溝間隔Ｓ１よりも大きくしている。端部、すなわちＮ−型オフセット層８での溝間隔Ｓ２を、中央部、すなわちチャネル領域１３での溝間隔Ｓ１よりも大きくする。このような平面形状のトレンチゲート１０を用いることで、しきい値電圧基板バイアス依存性を小さく保ったまま、基板電流を低くすることができる。なお、図１では、トレンチゲート１０の幅がゲート長方向の位置に応じて連続的に変化する構成としてが、段階的に変化する構成としても良い。例えば、チャネル領域１３の中央部では溝間隔が一定で、Ｎ−型オフセット層８での溝間隔がチャネル領域１３の溝間隔よりも小さくなっていてもよい。
【００３７】
実施の形態２．
本実施の形態では、トレンチゲート１０の平面形状が実施の形態１と異なっている。なお、トレンチゲート１０以外の基本的構成及び動作については、実施の形態１と同様であるため説明を省略する。本実施の形態にかかる素子１００の構成を図１４に示す。図１４は、素子１００の構成を模式的に示す平面図である。本実施の形態２では、トレンチゲート１０の平面形状が台形になっている。より具体的には、ソース側でトレンチゲート１０の幅が最も広くなっており、ドレイン側に向かうにつれて徐々に幅が狭くなっている。すなわち、トレンチゲート１０の幅が連続的に狭くなっている。ドレイン側の端部における溝間隔Ｓ２が中央部の溝間隔Ｓ１およびソース端の溝間隔よりも広い形状となっている点を特徴の一つとしている。
【００３８】
本実施の形態では、トレンチゲート１０の中央部の溝間隔Ｓ１が狭くなっているため、しきい値電圧の基板バイアス依存性を小さく保つことができる。加えて、ドレイン側のトレンチゲート１０の幅が狭くなっているため、ドレイン側の端部における溝間隔Ｓ２を広くすることができる。これにより、基板電流を小さくすることができる。なお、本実施形態２では、ソースとドレインの形状が非対称であるため、ソースとドレインの向きが固定されている場合に有効である。このような平面形状のトレンチゲート１０を用いることで、実施の形態１と同様に、しきい値電圧基板バイアス依存性を小さく保ったまま、基板電流を低くすることができる。
【００３９】
なお、実施の形態１、２では、トレンチゲート１０が複数設けられている構成に付いて説明したが、トレンチゲート１０は１つであってもよい。例えば、トレンチゲート１０の端部において、トレンチゲート１０から両側の素子分離領域２までの間隔が狭い場合、インパクトイオン化により基板電流が生じる。よって、端部では、トレンチゲート１０の幅を狭くして、トレンチゲート１０から素子分離領域２までの間隔を広く取ることが好ましい。また、トレンチゲート１０の中央部においてトレンチゲート１０から素子分離領域２までの間隔が狭い場合、空乏層１１の広がる余地が無くなり、しきい値電圧変動が低減される。よって、中央部では、トレンチゲート１０の幅を広くして、トレンチゲート１０から素子分離領域２までの間隔を狭くすることが好ましい。このように、素子１００にトレンチゲート１０が一つしかない構成であって、トレンチゲート１０を図１等に示した平面形状とすることで同様の効果を得ることができる。もちろん、素子１００に複数のトレンチゲート１０が設けられている場合、全てのトレンチゲート１０を同じ平面形状にしなくてもよい。さらには、１つの素子１００に複数のトレンチゲート１０が設けられている場合、図１に示すトレンチゲート１０と図１４に示すトレンチゲート１０を１つの素子１００内に配置してもよい。
【００４０】
実施の形態３．
本実施の形態にかかる半導体装置について、図１５を用いて説明する。図１５は、実施の形態３にかかる半導体装置の構成を示す平面図である。なお、本実施の形態では、トレンチゲート１０の形状及び配置が実施の形態１と異なっており、トレンチゲート１０以外の基本的構成及び動作については、実施の形態１と同様であるため、説明を省略する。
【００４１】
実施の形態３では、トレンチゲート１０の平面形状が矩形となっている。従って、隣接する２つのトレンチゲート１０の溝間隔がゲート長方向の位置によらず一定となっている。そして、ゲート長方向における複数のトレンチゲート１０の位置を交互にずらして配置している。すなわち、奇数番目（図１５において上から１番目と３番目）のトレンチゲート１０が偶数番目（図１５において上から２番目と４番目）のトレンチゲート１０と互い違いに配置されている。このように、隣接する２つのトレンチゲート１０で、ゲート長方向における位置がずれている。換言すると、ゲート長方向におけるトレンチゲート１０の一端の位置が、隣のトレンチゲート１０の一端の位置と異なっている。
【００４２】
この場合、１番目のトレンチゲート１０のドレイン側端部において、２番目のトレンチゲート１０が離れた構成となる。１番目のトレンチゲート１０の端部における溝間隔Ｓ２は、２番目のトレンチゲート１０までの間隔ではなく、３番目のトレンチゲート１０までの間隔とみなすことができる。従って、ゲート長方向における端部の溝間隔Ｓ２が中央部の溝間隔Ｓ１と比べて広いと見なせる。また、中央部では、溝間隔Ｓ１は狭くなっている。よって、実施形態１と同様に、しきい値電圧の基板バイアス依存性を小さく保ったまま、基板電流を小さくすることができると考えられる。また、トレンチゲート１０のドレイン側端部の位置をずらせばよく、ソース側の位置は同じであってもよい。
【００４３】
図１５では、トレンチゲート１０が４つ設けられており、全て同じ大きさとなっている。さらに、奇数番目のトレンチゲート１０は、ゲート長方向における位置が同じになっている。同様に、偶数番目のトレンチゲート１０は、ゲート長方向における位置が同じになっている。この場合、トレンチゲート１０の本数が偶数であればソースとドレインについて回転対称な形状となる。このため、ソースとドレインを交換して使用した場合でも、素子１００の特性が変化しない。よって、ソースとドレインを交換して使用する場合に好適である。さらに、実施の形態１、２と異なり、トレンチゲート１０を矩形形状のみで実現できる利点がある。
【００４４】
また、図１６に示すように、図１４で示したような台形状のトレンチゲート１０を用いることができる。図１６では、台形のトレンチゲートのゲート長方向における位置がずれている。さらに、台形のトレンチゲート１０の向きが交互になるように配置されている。このようにすることで、図１５に示した構成と同様の効果を得ることができる。すなわち、ゲート長方向における端部の溝間隔Ｓ２が中央部の溝間隔Ｓ１と比べて広いと見なせる。よって、しきい値電圧の基板バイアス依存性を小さく保ったまま、基板電流を小さくすることができると考えられる。
【００４５】
図１６では、同じ大きさの台形のトレンチゲート１０が４つ設けられている。奇数番目（上から１番目と３番目）のトレンチゲート１０はドレイン側が幅広の台形となっており、偶数番目（上から２番目と４番目）のトレンチゲート１０はソース側が幅広の台形となっている。そして、ゲート長方向における奇数番目のトレンチゲート１０の位置が、偶数番目のトレンチゲート１０の位置と異なっている。ゲート長方向における奇数番目のトレンチゲート１０の位置は同じになっている。同様に、ゲート長方向における偶数番目のトレンチゲート１０の位置も同じになっている。また、この場合も、トレンチゲート１０の数を偶数とすれば、トレンチゲート１０を回転対称な配置とすることができる。よって、このため、ソースとドレインを交換して使用した場合でも、特性が変化しない素子１００を実現することができる。
【００４６】
実施の形態４．
本実施の形態にかかる半導体装置について、図１７を用いて説明する。図１７は、実施の形態４にかかる半導体装置の構成を示す平面図である。なお、本実施の形態では、トレンチゲート１０の形状及び配置が実施の形態１〜３と異なっており、トレンチゲート１０以外の基本的構成及び動作については、実施の形態１〜３と同様であるため、説明を省略する。
【００４７】
本実施の形態では、異なる大きさのトレンチゲート１０を用いている。具体的には、ゲート長方向の長さが異なる２種類のトレンチゲート１０を設けている。長さが異なるトレンチゲート１０を交互に配置している。すなわち、奇数番目（上から１番目、３番目、５番目）のトレンチゲート１０の大きさは同じであり、偶数番目（上から２番目、５番目）のトレンチゲート１０の大きさは同じである。そして、奇数番目のトレンチゲート１０が偶数番目のトレンチゲート１０よりも長くなっている。なお、それぞれのトレンチゲート１０の平面形状は矩形である。こうすることで、ゲート長方向におけるトレンチゲート１０の一端の位置が、隣のトレンチゲート１０の一端の位置と異なっている。また、ゲート幅方向における複数のトレンチゲート１０の幅は同じである。ゲート幅方向において、５つのトレンチゲート１０が等間隔に配列されている。
【００４８】
１番目のトレンチゲート１０のドレイン側端部では、２番目のトレンチゲート１０が離れている。従って、１番目のトレンチゲートの端部の溝間隔Ｓ２は、３番目のトレンチゲート１０までの距離とみなすことができる。ゲート長方向における端部の溝間隔Ｓ２が中央部の溝間隔Ｓ１と比べて広いと見なせるので、上記の実施形態と同様に、しきい値電圧の基板バイアス依存性を小さく保ったまま、基板電流を小さくすることができると考えられる。また、ゲート長方向において、トレンチゲート１０のドレイン側端部の位置を交互にずらせばよく、ソース側端部の位置は一致していても良い。
【００４９】
変形例
上記の実施の形態では、トレンチゲート１０の平面形状を六角形、台形、矩形等としたが、様々な平面形状のトレンチゲート１０を用いることができる。図１８は、トレンチゲート１０の形状例を示す平面図である。図１８では、トレンチゲート１０の平面形状例が１０個示されている。図１８に示すように、楕円形、長円形、菱形、三角形、台形、五角形等の様々な平面形状のトレンチゲート１０を利用することができる。さらに、トレンチゲート１０は、左右対称な形状であってもよく、左右非対称な形状であっても良い。もちろん、１つの素子１００において異なる平面形状のトレンチゲート１０を用いても良い。例えば、１つの素子１００内に、矩形のトレンチゲート１０と台形のトレンチゲート１０を並べて配置しても良い。さらには、１つの素子１００に複数のトレンチゲート１０が設けられている場合、少なくとも１つ以上のトレンチゲート１０について、溝間隔Ｓ１を溝間隔Ｓ２よりも狭くすればよい。さらには、半導体基板１上に複数の素子が形成されている場合において、１つの素子１００のみ、溝間隔Ｓ１を溝間隔Ｓ２よりも狭くすればよい。
【００５０】
尚、本発明は上記実施の形態に限られるものではなく、趣旨を逸脱しない範囲で適宜変更することが可能なものである。また、実施の形態１〜４の２つ以上を適宜組み合わせることも可能である。例えば、実施の形態１、２で示したような平面形状が矩形ではないトレンチゲート１０を用いた場合において、実施の形態３、４のように、ゲート長方向におけるトレンチゲート１０のドレイン側端部の位置をずらしてもよい。あるいは、一部のトレンチゲート１０については、実施の形態４に示したように異なる大きさとして、残りのトレンチゲート１０については実施の形態３のように大きさで交互にずらして配置してもよい。
【符号の説明】
【００５１】
１  半導体基板
２  素子分離領域
３  ゲート絶縁膜
４  ゲート電極
５  ソース電極
６  ドレイン電極
７  Ｐ型ウェル層
８  Ｎ−型オフセット層
９  Ｎ＋型ソースドレイン層
１０  トレンチゲート
１１  空乏層
１２  トレンチ
１３  チャネル領域
１４  素子領域
１００  素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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