(57)【要約】【課題】チャネル抵抗を低減し、かつしきい値電圧の不安定性を低減したワイドバンドギャップ半導体装置を実現することのできる技術を提供する。【解決手段】ＳｉＣパワーＭＯＳＦＥＴのｐ型のウェル領域５にｎ型不純物を導入して、チャネルにチャネル中性層７を形成し、ゲート絶縁膜８とチャネル中性層７との界面から深さ方向に２００ｎｍまでの領域において、ｎ型不純物濃度の平均値を同領域のｐ型不純物濃度の平均値の２倍以下とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１主面および前記第１主面と反対面の第２主面を有し、ワイドバンドギャップ半導体材料からなる第１導電型の基板と、
前記基板の前記第１主面上に形成された前記第１導電型のドリフト層と、
前記ドリフト層の表面から第１深さを有し、前記ドリフト層内に前記第１導電型とは異なる第２導電型の第１不純物が導入されて形成された前記第２導電型のウェル領域と、
前記ドリフト層の表面から第２深さを有し、前記ウェル領域の端部と離間して、前記ウェル領域内に前記第１導電型の第２不純物が導入されて形成された前記第１導電型のソース領域と、
前記ドリフト層の表面から第３深さを有し、前記ウェル領域の端部と前記ソース領域との間の前記ウェル領域内に前記第１導電型の第３不純物が導入されて形成されたチャネル中性層と、
前記チャネル中性層に接して形成されたゲート絶縁膜と、
前記ゲート絶縁膜に接して形成されたゲート電極と、
前記基板の前記第２主面側に形成された前記第１導電型のドレイン領域と、
を有し、
前記ゲート絶縁膜と前記チャネル中性層との界面から深さ方向に２００ｎｍまでの領域において、前記第１導電型の不純物濃度の平均値が同領域の前記第２導電型の不純物濃度の平均値の２倍以下であることを特徴とするワイドバンドギャップ半導体装置。
【請求項２】
請求項１に記載のワイドバンドギャップ半導体装置において、
前記ワイドバンドギャップ半導体材料は炭化珪素であることを特徴とするワイドバンドギャップ半導体装置。
【請求項３】
請求項１に記載のワイドバンドギャップ半導体装置において、
前記ワイドバンドギャップ半導体材料は炭化珪素であり、前記第１導電型はｎ型、前記第２導電型はｐ型であり、前記第３不純物は窒素であることを特徴とするワイドバンドギャップ半導体装置。
【請求項４】
請求項１に記載のワイドバンドギャップ半導体装置において、
前記チャネル中性層の前記第３深さは５ｎｍ〜４０ｎｍであることを特徴とするワイドバンドギャップ半導体装置。
【請求項５】
請求項１に記載のワイドバンドギャップ半導体装置において、
前記ゲート絶縁膜と前記チャネル中性層との界面から深さ方向に２００ｎｍまでの領域において、前記第１導電型の不純物の濃度と前記第２導電型の不純物の濃度とが等しいことを特徴とするワイドバンドギャップ半導体装置。
【請求項６】
（ａ）ワイドバンドギャップ半導体材料からなる第１導電型の基板の第１主面上に、前記第１導電型のドリフト層を形成する工程と、
（ｂ）前記基板の前記第１主面とは反対面の第２主面に前記第１導電型のドレイン領域を形成する工程と、
（ｃ）前記ドリフト層に、前記第１導電型とは異なる第２導電型の第１不純物をイオン注入して、前記ドリフト層の表面から第１深さを有する前記第２導電型のウェル領域を前記ドリフト層内に形成する工程と、
（ｄ）前記工程（ｃ）の後、前記ドリフト層に、前記第１導電型の第２不純物をイオン注入して、前記ドリフト層の表面から第２深さを有し、前記ウェル領域の端部と離間して、前記第１導電型のソース領域を前記ウェル領域内に形成する工程と、
（ｅ）前記工程（ｄ）の後、前記ドリフト層に、前記第１導電型の第３不純物をイオン注入して、前記ドリフト層の表面から第３深さを有するチャネル中性層を前記ウェル領域の端部と前記ソース領域との間の前記ウェル領域内に形成する工程と、
（ｆ）前記工程（ｅ）の後、前記チャネル中性層に接するゲート絶縁膜を形成する工程と、
（ｇ）前記工程（ｆ）の後、前記ゲート絶縁膜に接するゲート電極を形成する工程と、を有し、
前記ゲート絶縁膜と前記チャネル中性層との界面から深さ方向に２００ｎｍまでの領域において、前記第１導電型の不純物の濃度が前記第２導電型の不純物の濃度の２倍以下となるように前記工程（ｄ）で第２不純物をイオン注入することを特徴とするワイドバンドギャップ半導体装置の製造方法。
【請求項７】
請求項６に記載のワイドバンドギャップ半導体装置の製造方法において、
前記ワイドバンドギャップ半導体材料は炭化珪素であることを特徴とするワイドバンドギャップ半導体装置の製造方法。
【請求項８】
請求項６に記載のワイドバンドギャップ半導体装置の製造方法において、
前記ワイドバンドギャップ半導体材料は炭化珪素であり、前記第１導電型はｎ型、前記第２導電型はｐ型であり、前記第３不純物は窒素であることを特徴とするワイドバンドギャップ半導体装置の製造方法。
【請求項９】
請求項６に記載のワイドバンドギャップ半導体装置の製造方法において、
前記チャネル中性層の前記第３深さは５ｎｍ〜４０ｎｍであることを特徴とするワイドバンドギャップ半導体装置の製造方法。
【請求項１０】
請求項６に記載のワイドバンドギャップ半導体装置の製造方法において、
前記ゲート絶縁膜と前記チャネル中性層との界面から深さ方向に２００ｎｍまでの領域において、前記第１導電型の不純物の濃度と前記第２導電型の不純物の濃度とが等しいことを特徴とするワイドバンドギャップ半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ワイドバンドギャップ半導体装置およびその製造方法に関し、特に、ワイドバンドギャップ半導体材料として炭化珪素を用いたパワー半導体デバイスにより構成されるワイドバンドギャップ半導体装置およびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
パワー半導体デバイスの一つであるパワー金属絶縁膜半導体電界効果トランジスタ（Metal Oxide Semiconductor Field Effect Transistor：ＭＯＳＦＥＴ）においては、従来は、珪素（Ｓｉ）基板を用いたパワーＭＯＳＦＥＴ（以下、ＳｉパワーＭＯＳＦＥＴと記す）が主流であった。
【０００３】
しかし、炭化珪素（ＳｉＣ）基板（以下、ＳｉＣ基板と記す）を用いたパワーＭＯＳＦＥＴ（以下、ＳｉＣパワーＭＯＳＦＥＴと記す）はＳｉパワーＭＯＳＦＥＴと比較して、高耐圧化および低損失化が可能である。このため、省電力または環境配慮型のインバータ技術の分野において、特に注目が集まっている。
【０００４】
ＳｉＣパワーＭＯＳＦＥＴは、一般的に、熱酸化法等によりＳｉＣ基板の表面に形成した二酸化珪素（ＳｉＯ２）膜をゲート絶縁膜としている。しかし、ゲート絶縁膜とＳｉＣ基板との界面に発生した界面準位は、直接的または間接的にＳｉＣパワーＭＯＳＦＥＴのチャネル移動度を低下させる。そこで、例えばG. Y. Chung et al., “Improved Inversion Channel Mobility for 4H-SiC MOSFETs Following High Temperature Anneals in Nitric Oxide”, IEEE Electron Device Let., Vol. 22, No. 4, 176 (2001)（非特許文献１）に記載されているように、ゲート絶縁膜とＳｉＣ基板との界面近傍に窒素を導入することにより、界面準位を低減し、チャネル移動度を向上させる技術が検討されている。
【０００５】
また、例えばK. Ueno and T. Oikawa, “Counter-Doped MOSFET’s of 4H-SiC”, IEEE Electron Device Let., Vol. 20, No. 12, 624 (1999)（非特許文献２）に記載されているように、チャネルをゲート絶縁膜とＳｉＣ基板との界面から離した埋め込みチャネルを用いることによって、チャネル移動度の劣化を抑える方法も検討されている。埋め込みチャネルは、ｎチャネル型のＳｉＣパワーＭＯＳＦＥＴの場合、チャネルとなる界面近傍のｐ型基板のみにｎ型不純物を導入することで実現される。チャネルに導入されるｎ型不純物の導入量が多いほど、チャネル移動度は向上する。
【０００６】
また、例えば特開２０１１−８２４５４号公報（特許文献１）には、ワイドバンドギャップ半導体材料の基板上に９０％以上の二酸化珪素（ＳｉＯ２）膜を母体とし、かつ１０％以下の窒素（Ｎ）で構成される絶縁膜を形成し、絶縁膜と基板との界面近傍において、珪素（Ｓｉ）組成比および炭素（Ｃ）組成比が急激に変化する遷移領域を有する半導体素子が開示されている。この半導体素子により、チャネル抵抗の増加の抑制と、しきい値電圧の変動量の抑制とが実現できることが記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１１−８２４５４号公報
【非特許文献】
【０００８】
【非特許文献１】G. Y. Chung, C. C. Tin, J. R. Williams, K. McDonald, R. K. Chanana, and R. A. Weller, “Improved Inversion Channel Mobility for 4H-SiC MOSFETs Following High Temperature Anneals in Nitric Oxide”, IEEE Electron Device Let., Vol. 22, No. 4, 176 (2001)
【非特許文献２】K. Ueno and T. Oikawa, “Counter-Doped MOSFET’s of 4H-SiC”, IEEE Electron Device Let., Vol. 20, No. 12, 624 (1999)
【発明の概要】
【発明が解決しようとする課題】
【０００９】
スイッチングデバイスとして使用されるＳｉＣパワーＭＯＳＦＥＴは、オン（ＯＮ）電圧とオフ（ＯＦＦ）電圧の指標となるしきい値電圧（Ｖｔｈ）が一定であることが求められる。
【００１０】
しかしながら、本発明者が検討したところ、埋め込みチャネルを適用したＳｉＣパワーＭＯＳＦＥＴでは、以下に説明する種々の技術的課題が存在する。
【００１１】
図３１（ａ）は、ｎチャネル型のＳｉＣパワーＭＯＳＦＥＴのゲート容量（Ｃ）とゲート電圧（Ｖｇ）との関係を示すグラフ図、図３１（ｂ）は、ｎチャネル型のＳｉＣパワーＭＯＳＦＥＴのドレイン電流（Ｉｄ）とゲート電圧（Ｖｇ）との関係を示すグラフ図である。埋め込みチャネルを適用することにより、ＳｉＣパワーＭＯＳＦＥＴの移動度は向上するが、図３１（ａ）に示すように、ＣＶ波形にヒステリシスが生じ、また、図３１（ｂ）に示すように、Ｉｄ−Ｖｇ特性にもヒステリシスが生じる。これは、ゲート電極に印加されたバイアスの履歴によって、しきい値電圧が変動することを意味する。
【００１２】
例えば駆動電圧が±１０Ｖで駆動するＳｉＣパワーＭＯＳＦＥＴでは、しきい値電圧は通常３Ｖで設計されるが、しきい値電圧の変動幅が３Ｖを超えると、安定した動作は得られなくなる。特に、しきい値電圧が３Ｖ低下すると、ゲート電圧が０Ｖでもソースとドレインとの間に電流が流れるため、ノーマリーオフ動作を保障できなくなる。
【００１３】
本発明の目的は、チャネル抵抗を低減し、かつしきい値電圧の不安定性を低減したワイドバンドギャップ半導体装置を実現することのできる技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【００１６】
この実施の形態は、ＳｉＣパワーＭＯＳＦＥＴにより構成されるワイドバンドギャップ半導体装置である。ｎ＋型のＳｉＣ基板の表面側に形成されたｎ−型のドリフト層にｐ型のウェル領域が形成され、ｐ型のウェル領域内にｎ＋型のソース領域が形成され、ｐ型のウェル領域の端部とｎ＋型のソース領域との間のｐ型のウェル領域内にｎ型不純物を含むチャネル中性層が形成されている。さらに、チャネル中性層に接してゲート絶縁膜が形成され、ゲート絶縁膜に接してゲート電極が形成され、ｎ＋型のＳｉＣ基板の裏面側にｎ＋型のドレイン領域が形成されている。そして、ゲート絶縁膜とチャネル中性層との界面から深さ方向に２００ｎｍまでの領域におけるｎ型不純物濃度の平均値は，同領域のｐ型不純物濃度の平均値の２倍以下である。
【００１７】
また、この実施の形態は、以下の工程を含むＳｉＣパワーＭＯＳＦＥＴにより構成されるワイドバンドギャップ半導体装置の製造方法である。ｎ＋型のＳｉＣ基板の表面側にｎ−型のドリフト層を形成し、ｎ＋型のＳｉＣ基板の裏面側にｎ＋型のドレイン領域を形成する。続いて、ｎ−型のドリフト層にｐ型不純物をイオン注入してｐ型のウェル領域をｎ−型のドリフト層内に形成した後、ｎ−型のドリフト層にｎ型不純物をイオン注入してｎ＋型のソース領域をｐ型のウェル領域内に形成する。さらに、ｎ−型のドリフト層にｎ型不純物をイオン注入してチャネル中性層をｐ型ウェル領域の端部とｎ型のソース領域との間に形成する。その後、チャネル中性層に接するゲート絶縁膜を形成し、ゲート絶縁膜に接するゲート電極を形成する。ここで、ゲート絶縁膜とチャネル中性層との界面から深さ方向に２００ｎｍまでの領域におけるｎ型不純物濃度の平均値は，同領域のｐ型不純物濃度の平均値の２倍以下である。
【発明の効果】
【００１８】
本発明によれば、チャネル抵抗を低減し、かつしきい値電圧の不安定性を低減したワイドバンドギャップ半導体装置を実現することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態１によるＳｉＣパワーＭＯＳＦＥＴの要部断面図である。
【図２】本発明の実施の形態１によるチャネル中性層におけるｎ型不純物濃度とｐ型不純物濃度との比率が異なるＳｉＣパワーＭＯＳＦＥＴのゲート容量（Ｃ）とゲート電圧（Ｖｇ）との関係を示すグラフ図である。（ａ）はｎ型不純物濃度がｐ型不純物濃度よりも低い場合のＣＶ特性、（ｂ）はｎ型不純物濃度がｐ型不純物濃度とほぼ等しい場合のＣＶ特性、（ｃ）はｎ型不純物濃度がｐ型不純物濃度よりも高い場合（チャネル中性層におけるｎ型不純物濃度とｐ型不純物濃度との比率（ゲート絶縁膜とチャネル中性層との界面から深さ方向に２００ｎｍまでの領域におけるｎ型不純物濃度／ｐ型不純物濃度比の平均値）が２．０の場合）のＣＶ特性を示す。
【図３】本発明の実施の形態１によるチャネル中性層におけるｎ型不純物濃度とｐ型不純物濃度との比率が異なるＳｉＣパワーＭＯＳＦＥＴのドレイン電流（Ｉｄ）とゲート電圧（Ｖｇ）との関係を示すグラフ図である。（ａ）はｎ型不純物濃度がｐ型不純物濃度よりも低い場合のＩｄ−Ｖｇ特性、（ｂ）はｎ型不純物濃度がｐ型不純物濃度とほぼ等しい場合のＩｄ−Ｖｇ特性、（ｃ）はｎ型不純物濃度がｐ型不純物濃度よりも高い場合（チャネル中性層におけるｎ型不純物濃度とｐ型不純物濃度との比率（ゲート絶縁膜とチャネル中性層との界面から深さ方向に２００ｎｍまでの領域におけるｎ型不純物濃度／ｐ型不純物濃度比の平均値）が２．０の場合）のＩｄ−Ｖｇ特性を示す。
【図４】本発明の実施の形態１によるＳｉＣパワーＭＯＳＦＥＴのゲート容量（Ｃ）とゲート電圧（Ｖｇ）との関係を示すグラフ図、およびこのＣＶ特性に現れるヒステリシスを説明する模式図である。
【図５】本発明の実施の形態１によるＳｉＣパワーＭＯＳＦＥＴのしきい値電圧の変動量（ΔＶｔｈ）と、チャネル中性層におけるｎ型不純物濃度とｐ型不純物濃度との比率（ゲート絶縁膜とチャネル中性層との界面から深さ方向に２００ｎｍまでの領域におけるｎ型不純物濃度／ｐ型不純物濃度比の平均値）との関係を示すグラフ図である。
【図６】本発明の実施の形態１によるＳｉＣパワーＭＯＳＦＥＴのドレイン電流（Ｉｄ）とゲート電圧（Ｖｇ）との関係を示すグラフ図である。（ａ）はチャネル中性層におけるｎ型不純物濃度とｐ型不純物濃度との比率（ゲート絶縁膜とチャネル中性層との界面から深さ方向に２００ｎｍまでの領域におけるｎ型不純物濃度／ｐ型不純物濃度比の平均値）が２．２の場合のＩｄ−Ｖｇ特性、（ｂ）はチャネル中性層におけるｎ型不純物濃度とｐ型不純物濃度との比率（ゲート絶縁膜とチャネル中性層との界面から深さ方向に２００ｎｍまでの領域におけるｎ型不純物濃度／ｐ型不純物濃度比の平均値）が３．２の場合のＩｄ−Ｖｇ特性を示す。
【図７】本発明の実施の形態１によるＳｉＣパワーＭＯＳＦＥＴの製造工程を説明するＳｉＣパワーＭＯＳＦＥＴの要部断面図である。
【図８】図７に続く、ＳｉＣパワーＭＯＳＦＥＴの製造工程中の図７と同じ個所のＳｉＣパワーＭＯＳＦＥＴの要部断面図である。
【図９】図８に続く、ＳｉＣパワーＭＯＳＦＥＴの製造工程中の図７と同じ個所のＳｉＣパワーＭＯＳＦＥＴの要部断面図である。
【図１０】図９に続く、ＳｉＣパワーＭＯＳＦＥＴの製造工程中の図７と同じ個所のＳｉＣパワーＭＯＳＦＥＴの要部断面図である。
【図１１】本発明の実施の形態１によるＳｉＣパワーＭＯＳＦＥＴのゲート絶縁膜とチャネル中性層との界面から深さ方向の不純物濃度分布を示すグラフ図である。
【図１２】図１０に続く、ＳｉＣパワーＭＯＳＦＥＴの製造工程中の図７と同じ個所のＳｉＣパワーＭＯＳＦＥＴの要部断面図である。
【図１３】図１２に続く、ＳｉＣパワーＭＯＳＦＥＴの製造工程中の図７と同じ個所のＳｉＣパワーＭＯＳＦＥＴの要部断面図である。
【図１４】図１３に続く、ＳｉＣパワーＭＯＳＦＥＴの製造工程中の図７と同じ個所のＳｉＣパワーＭＯＳＦＥＴの要部断面図である。
【図１５】図１４に続く、ＳｉＣパワーＭＯＳＦＥＴの製造工程中の図７と同じ個所のＳｉＣパワーＭＯＳＦＥＴの要部断面図である。
【図１６】図１５に続く、ＳｉＣパワーＭＯＳＦＥＴの製造工程中の図７と同じ個所のＳｉＣパワーＭＯＳＦＥＴの要部断面図である。
【図１７】図１６に続く、ＳｉＣパワーＭＯＳＦＥＴの製造工程中の図７と同じ個所のＳｉＣパワーＭＯＳＦＥＴの要部断面図である。
【図１８】図１７に続く、ＳｉＣパワーＭＯＳＦＥＴの製造工程中の図７と同じ個所のＳｉＣパワーＭＯＳＦＥＴの要部断面図である。
【図１９】本発明の実施の形態２によるトレンチ構造のＳｉＣパワーＭＯＳＦＥＴの要部断面図である。
【図２０】本発明の実施の形態２によるトレンチ構造のＳｉＣパワーＭＯＳＦＥＴの製造工程を説明するＳｉＣパワーＭＯＳＦＥＴの要部断面図である。
【図２１】図２０に続く、ＳｉＣパワーＭＯＳＦＥＴの製造工程中の図２０と同じ個所のＳｉＣパワーＭＯＳＦＥＴの要部断面図である。
【図２２】図２１に続く、ＳｉＣパワーＭＯＳＦＥＴの製造工程中の図２０と同じ個所のＳｉＣパワーＭＯＳＦＥＴの要部断面図である。
【図２３】図２２に続く、ＳｉＣパワーＭＯＳＦＥＴの製造工程中の図２０と同じ個所のＳｉＣパワーＭＯＳＦＥＴの要部断面図である。
【図２４】図２３に続く、ＳｉＣパワーＭＯＳＦＥＴの製造工程中の図２０と同じ個所のＳｉＣパワーＭＯＳＦＥＴの要部断面図である。
【図２５】図２４に続く、ＳｉＣパワーＭＯＳＦＥＴの製造工程中の図２０と同じ個所のＳｉＣパワーＭＯＳＦＥＴの要部断面図である。
【図２６】図２５に続く、ＳｉＣパワーＭＯＳＦＥＴの製造工程中の図２０と同じ個所のＳｉＣパワーＭＯＳＦＥＴの要部断面図である。
【図２７】図２６に続く、ＳｉＣパワーＭＯＳＦＥＴの製造工程中の図２０と同じ個所のＳｉＣパワーＭＯＳＦＥＴの要部断面図である。
【図２８】図２７に続く、ＳｉＣパワーＭＯＳＦＥＴの製造工程中の図２０と同じ個所のＳｉＣパワーＭＯＳＦＥＴの要部断面図である。
【図２９】図２８に続く、ＳｉＣパワーＭＯＳＦＥＴの製造工程中の図２０と同じ個所のＳｉＣパワーＭＯＳＦＥＴの要部断面図である。
【図３０】図２９に続く、ＳｉＣパワーＭＯＳＦＥＴの製造工程中の図２０と同じ個所のＳｉＣパワーＭＯＳＦＥＴの要部断面図である。
【図３１】本発明に先駆けて本発明者が検討した埋め込みチャネルを適用したＳｉＣパワーＭＯＳＦＥＴの動作特性である。（ａ）はゲート容量（Ｃ）とゲート電圧（Ｖｇ）との関係を示すグラフ図、（ｂ）はドレイン電流（Ｉｄ）とゲート電圧（Ｖｇ）との関係を示すグラフ図である。
【発明を実施するための形態】
【００２０】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２１】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２２】
また、以下の実施の形態において、ワイドバンドギャップ半導体材料とは、珪素のバンドギャップ（１．１２ｅＶ）の２倍程度である２．２０ｅＶ程度以上のバンドギャップを持つ半導体材料を言い、例えば炭化珪素（２．２０〜３．０２ｅＶ）、窒化ガリウム（３．３９ｅＶ）、ダイヤモンド（５．４７ｅＶ）などである。ワイドバンドギャップ半導体装置とは、このようなワイドバンドギャップ半導体材料を基板とした半導体装置を言う。
【００２３】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２４】
（実施の形態１）
≪ＳｉＣパワーＭＯＳＦＥＴ≫
本発明の実施の形態１によるワイドバンドギャップ半導体装置を構成するｎチャネル型のＳｉＣパワーＭＯＳＦＥＴの構造について図１を用いて説明する。図１はＳｉＣパワーＭＯＳＦＥＴの要部断面図である。
【００２５】
図１に示すように、炭化珪素（ＳｉＣ）からなるｎ＋型のＳｉＣ基板（基板）１の表面（第１主面）上に、ｎ＋型のＳｉＣ基板１よりも不純物濃度の低い炭化珪素（ＳｉＣ）からなるｎ−型のドリフト層２が形成されている。ｎ−型のドリフト層２の厚さは、例えば５〜２０μｍ程度である。
【００２６】
ｎ−型のドリフト層２内には、ｎ−型のドリフト層２の表面から所定の深さを有してｐ型のウェル領域（ボディ層）５が形成されている。さらに、ｐ型のウェル領域５内には、ｎ−型のドリフト層２の表面から所定の深さを有し、ｐ型のウェル領域５の端部と離間してｎ＋型のソース領域６が形成されている。
【００２７】
ｐ型のウェル領域５の、ｎ−型のドリフト層２の表面からの深さ（第１深さ）は、例えば０．５〜２．０μｍ程度である。また、ｎ＋型のソース領域６の、ｎ−型のドリフト層２の表面からの深さ（第２深さ）は、例えば０．１〜０．４μｍ程度である。
【００２８】
さらに、平面視におけるｐ型のウェル領域５の端部とｎ＋型のソース領域６との間のｐ型のウェル領域５内には、ｎ−型のドリフト層２の表面から所定の深さを有し、ｎ＋型のソース領域６と接してチャネル中性層７が形成されている。チャネル中性層７のｎ−型のドリフト層２の表面からの深さ（第３深さ）は、例えば５〜４０ｎｍ程度である。
【００２９】
さらに、ｎ−型のドリフト層２の表面から所定の深さを有して、ｐ型のボディ層５内にはｐ型のボディ層５の電位を固定するｐ＋＋型の電位固定層３が形成されている。ｐ＋＋型の電位固定層３の、ｎ−型のドリフト層２の表面からの深さ（第４深さ）は、例えば０．０５〜０．２μｍ程度である。
【００３０】
さらに、ｎ＋型のＳｉＣ基板１の裏面（第２主面）から所定の深さ（第５深さ）を有して、ｎ＋型のドレイン領域４が形成されている。
【００３１】
なお、「−」および「＋」は、導電型がｎ型またはｐ型の相対的な不純物濃度を表記した符号であり、例えば「ｎ−」、「ｎ」、「ｎ＋」、「ｎ＋＋」の順にｎ型不純物の不純物濃度は高くなる。
【００３２】
ｎ＋型のＳｉＣ基板１の不純物濃度の好ましい範囲は、例えば１×１０１８〜１×１０２１ｃｍ−３、ｎ−型のドリフト層２の不純物濃度の好ましい範囲は、例えば１×１０１４〜１×１０１７ｃｍ−３である。また、ｐ＋＋型の電位固定層３の不純物濃度の好ましい範囲は、例えば１×１０１９〜１×１０２１ｃｍ−３、ｐ型のウェル領域５の不純物濃度の好ましい範囲は、例えば１×１０１６〜１×１０１９ｃｍ−３である。また、ｎ＋型のソース領域６の不純物濃度の好ましい範囲は、例えば１×１０１７〜１×１０２１ｃｍ−３、チャネル中性層７の不純物濃度の好ましい範囲は、例えば１×１０１６〜１×１０１８ｃｍ−３である。
【００３３】
チャネル中性層７上にはゲート絶縁膜８が形成され、ゲート絶縁膜８上にはゲート電極９が形成されており、これらゲート絶縁膜８およびゲート電極９は層間絶縁膜１０により覆われている。さらに、層間絶縁膜１０に形成された開口部ＣＮＴの底面ではｎ＋型のソース領域６の一部およびｐ＋＋型の電位固定層３が露出し、これら表面に金属シリサイド層１１が形成されている。さらに、ｎ＋型のソース領域６の一部およびｐ＋＋型の電位固定層３は、金属シリサイド層１１を介してソース電極１２と電気的に接続され、ｎ＋型のドレイン領域４は、金属シリサイド層１３を介してドレイン電極１４と電気的に接続されている。ゲート電極９には外部からゲート電位が印加され、ソース電極１２には外部からソース電位が印加され、ドレイン電極１４には外部からドレイン電位が印加される。
【００３４】
≪ＳｉＣパワーＭＯＳＦＥＴの構成の特徴≫
次に、本実施の形態１によるＳｉＣパワーＭＯＳＦＥＴの構成の特徴を、図２〜図６を用いて説明する。図２はＳｉＣパワーＭＯＳＦＥＴのゲート容量（Ｃ）とゲート電圧（Ｖｇ）との関係を示すグラフ図である。図３はＳｉＣパワーＭＯＳＦＥＴのドレイン電流（Ｉｄ）とゲート電圧（Ｖｇ）との関係を示すグラフ図である。図４はＳｉＣパワーＭＯＳＦＥＴのゲート容量（Ｃ）とゲート電圧（Ｖｇ）との関係を示すグラフ図、およびこのＣＶ特性に現れるヒステリシスを説明する模式図である。図５はＳｉＣパワーＭＯＳＦＥＴのしきい値電圧の変動量（ΔＶｔｈ）と、チャネル中性層におけるｎ型不純物濃度とｐ型不純物濃度との比率との関係を示すグラフ図である。図６はＳｉＣパワーＭＯＳＦＥＴのドレイン電流（Ｉｄ）とゲート電圧（Ｖｇ）との関係を示すグラフ図である。
【００３５】
ＳｉＣパワーＭＯＳＦＥＴでは、ゲート電極９の電圧を制御することにより、ソース電極１２とドレイン電極１４との間を流れる電流を制御するスイッチ動作が得られる。すなわち、ゲート電極９にオン電圧を印加することによって、ｐ型のウェル領域５の表面が反転すると（チャネル中性層７がｎ型層となると）、ソース電極１２から、ｐ型のウェル領域５の表面反転層（ｎ型層）とｎ−型のドリフト層２とを介して、ｎ＋型のＳｉＣ基板１の裏面に形成されたドレイン電極１４へと抜ける電流経路が発生する。ゲートオフ時には、ｐ型のウェル領域５が反転しないため、ソース電極１２とドレイン電極１４との間には電流は流れない。
【００３６】
なお、ゲートオフ時には、ｐ型のウェル領域５とｎ−型のドリフト層２との間のｐｎ接合部に逆方向電界がかかるように設計される。ｎ−型のドリフト層２の不純物濃度を低く設定し、ｐ型のウェル領域５とｎ−型のドリフト層２との間のｐｎ接合部の空乏層の幅を広げることにより、ゲートオフ時にドレイン電極１４に高い逆方向バイアスがかかった際の耐圧を確保することができる。このときの耐圧は、バンドギャップが広いほど高い。このため、パワーデバイス用途の半導体装置には、ワイドバンドギャップ半導体材料の適用が好ましい。
【００３７】
しかしながら、ＳｉＣパワーＭＯＳＦＥＴにおいて、ゲート電極９に印加されたバイアスの履歴によって生じるしきい値電圧の変動は、ワイドバンドギャップ半導体材料を用いたことにより生じる可能性が高い。本発明者が検討したところ、特に、チャネル中性層７におけるｎ型不純物濃度とｐ型不純物濃度との比率が、上記しきい値電圧の変動に大きく影響を及ぼすことが明らかとなった。
【００３８】
図２に、チャネル中性層におけるｎ型不純物濃度とｐ型不純物濃度との比率が異なるＳｉＣパワーＭＯＳＦＥＴのゲート容量（Ｃ）とゲート電圧（Ｖｇ）との関係を示す。また、図３に、チャネル中性層におけるｎ型不純物濃度とｐ型不純物濃度との比率が異なるＳｉＣパワーＭＯＳＦＥＴのドレイン電流（Ｉｄ）とゲート電圧（Ｖｇ）との関係を示す。
【００３９】
ここで、「チャネル中性層におけるｎ型不純物濃度とｐ型不純物濃度との比率」とは、ゲート絶縁膜とチャネル中性層との界面から深さ方向に２００ｎｍ離れたところまでの間のチャネル中性層内およびｐ型のウェル領域内におけるｐ型不純物濃度に対するｎ型不純物濃度の比率を言う。すなわち、チャネル中性層だけでなく、ｐ型のウェル領域５の一定領域も含めたｎ型不純物濃度とｐ型不純物濃度との比率を言う。また、「チャネル中性層におけるｎ型不純物濃度とｐ型不純物濃度との比率」を「ゲート絶縁膜とチャネル中性層との界面から深さ方向に２００ｎｍまでの領域におけるｎ型不純物濃度／ｐ型不純物濃度比」と言う場合もある。また、「深さ方向」とはｎ＋型のＳｉＣ基板の表面（第１主面）側から裏面（第２主面）側へ向く方向を言う。
【００４０】
図２（ａ）および図３（ａ）はそれぞれｎ型不純物濃度がｐ型不純物濃度よりも低い場合のＣＶ特性およびＩｄ−Ｖｇ特性を示す。図２（ｂ）および図３（ｂ）はそれぞれｎ型不純物濃度がｐ型不純物濃度とほぼ等しい場合のＣＶ特性およびＩｄ−Ｖｇ特性を示す。さらに、図２（ｃ）および図３（ｃ）はそれぞれｎ型不純物濃度がｐ型不純物濃度よりも高い場合（チャネル中性層におけるｎ型不純物濃度とｐ型不純物濃度との比率（ゲート絶縁膜とチャネル中性層との界面から深さ方向に２００ｎｍまでの領域におけるｎ型不純物濃度／ｐ型不純物濃度比）が２．０の場合）のＣＶ特性およびＩｄ−Ｖｇ特性を示す。
【００４１】
ＳｉＣパワーＭＯＳＦＥＴのゲート容量（Ｃ）とゲート電圧（Ｖｇ）との関係（ＣＶ特性）は以下の通りである。図２（ａ）に示すように、チャネル中性層におけるｎ型不純物濃度がｐ型不純物濃度よりも低いときは、正孔蓄積の立ち上がり（ゲート電圧負側）のところでＣＶ特性のヒステリシスが現れる。また、図２（ｃ）に示すように、チャネル中性層におけるｎ型不純物濃度がｐ型不純物濃度よりも高いときは、電子蓄積の立ち上がり（ゲート電圧正側）のところでＣＶ特性のヒステリシスが現れる。これらに対して、図２（ｂ）に示すように、チャネル中性層におけるｎ型不純物濃度とｐ型不純物濃度とがほぼ等しいときは、正孔蓄積の立ち上がり（ゲート電圧負側）、電子蓄積の立ち上がり（ゲート電圧正側）共にＣＶ特性のヒステリシスは小さい。
【００４２】
ＳｉＣパワーＭＯＳＦＥＴのドレイン電流（Ｉｄ）とゲート電圧（Ｖｇ）との関係（Ｉｄ−Ｖｇ特性）は以下の通りである。図３（ｃ）に示すように、チャネル中性層におけるｎ型不純物濃度がｐ型不純物濃度よりも高いときは、電子蓄積の立ち上がり（ゲート電圧正側）のところでＩｄ−Ｖｇ特性のヒステリシスが現れる。これに対して、図３（ａ）および図３（ｂ）に示すように、チャネル中性層におけるｎ型不純物濃度がｐ型不純物濃度よりも低いとき、およびチャネル中性層におけるｎ型不純物濃度とｐ型不純物濃度とがほぼ等しいときは、Ｉｄ−Ｖｇ特性のヒステリシスは現れない。
【００４３】
従って、ＳｉＣパワーＭＯＳＦＥＴのしきい値電圧の変動量を抑えるためには、チャネル中性層におけるｎ型不純物濃度がｐ型不純物濃度とほぼ等しいか、またはそれ以下であることが望ましいことが分かる。
【００４４】
次に、ＳｉＣパワーＭＯＳＦＥＴにおいて現れる前述の図２に示したＣＶ特性のメカニズムについて図４を用いて説明する。
【００４５】
（１）チャネル中性層におけるｎ型不純物濃度がｐ型不純物濃度よりも低い場合（前述の図２（ａ）参照）
図４のバンド図に示すように、チャネル中性層のゲート絶縁膜界面においては、ゲート電圧負側では多数キャリアである正孔の蓄積が生じ、ゲート電圧正側では少数キャリアである電子の蓄積が反転によって生じる。
【００４６】
ＣＶ測定を図４の経路（Ｉ）、すなわち多数キャリアが蓄積された状態から空乏化する方向にゲート電圧を変化させる経路で実施した場合、フェルミエネルギー（ＥＦ）は価電子帯側から伝導帯側へとバンドを横断する。このとき、バンドギャップが１ｅＶ程度の珪素（Ｓｉ）であれば、僅かではあるが少数キャリアである電子が発生するので、フェルミエネルギー（ＥＦ）より価電子帯側に存在する界面準位は上記電子により埋められていく。
【００４７】
しかし、バンドギャップが３ｅＶ程度の炭化珪素（ＳｉＣ）では、少数キャリアの発生確率が珪素（Ｓｉ）と比べて、例えば室温では３０桁程度低いので、実質的に少数キャリアは発生しない。そのため、ＣＶ測定を図４の経路（Ｉ）で実施した場合は、フェルミエネルギー（ＥＦ）より価電子帯側に存在する界面準位は、電子で埋まることはない。
【００４８】
図４の経路（Ｉ）において、フェルミエネルギー（ＥＦ）より価電子帯側に存在する界面準位が電子で埋まるのは、反転によって、ｎ＋型のソース領域またはｎ−型のドリフト層からチャネル中性層へ電子が供給されるようにゲート電圧が印加されたときである。
【００４９】
一方、ＣＶ測定を図４の経路（ＩＩ）、すなわち反転によって少数キャリアが蓄積された状態から空乏化する方向にゲート電圧を変化させる経路で実施した場合、フェルミエネルギー（ＥＦ）は伝導帯側から価電子帯側へとバンドを横断する。このとき、反転した状態から空乏化、さらに空乏化から多数キャリアが蓄積された状態に至るまでのいずれの過程においても、フェルミエネルギー（ＥＦ）より伝導帯側に存在する界面準位は、順次多数キャリアである正孔で埋められていく。
【００５０】
従って、図４に示したＣＶ測定においては、経路（Ｉ）における空乏から反転への過程と、経路（ＩＩ）における反転から空乏への過程は、共に、界面準位への電子・正孔の埋まり方がゲート電圧で決定されるフェルミエネルギー（ＥＦ）のレベルによって決定される。このため、同一のゲート電圧では、界面準位への電子・正孔の埋まり方は経路（経路（Ｉ）、経路（ＩＩ））に依らずほぼ一致する。
【００５１】
一方、経路（Ｉ）における蓄積から空乏への過程と、経路（ＩＩ）における空乏から蓄積への過程は、経路（Ｉ）ではフェルミエネルギー（ＥＦ）のレベルに依らず界面準位へは正孔が埋まるのに対し、経路（ＩＩ）ではフェルミエネルギーより価電子側の界面準位は電子で埋まる状態となる。このため、同一のゲート電圧では、界面準位への電子・正孔の埋まり方は経路（経路（Ｉ）、経路（ＩＩ））によって異なり、これがＣＶ測定のヒステリシスとして現れる。
【００５２】
なお、図４に示したＣＶ測定においては、ゲート電圧正側でも若干のヒステリシスが現れている。これは、界面準位と比べてキャリアの捕獲・放出にトラップが関与した結果であると考えられる。このようなトラップへのキャリアの捕獲・放出は、ＣＶ測定におけるゲート電圧の変化に追随できず、結果としてトラップへのキャリア占有状態がゲート電圧の履歴に依存し、ヒステリシスとして現れると考えられる。
【００５３】
（２）チャネル中性層におけるｎ型不純物濃度がｐ型不純物濃度とほぼ等しい場合（前述の図２（ｂ）参照）
前述したチャネル中性層におけるｎ型不純物濃度がｐ型不純物濃度よりも低い場合と同様の考え方が適用できる。すなわち、チャネル中性層におけるｎ型不純物濃度がｐ型不純物濃度とほぼ等しい場合には、ヒステリシスの原因である少数キャリアが発生しない、という状況が生じないため、大きなヒステリシスは生じないと考えられる。
【００５４】
（３）チャネル中性層におけるｎ型不純物濃度がｐ型不純物濃度よりも高い場合（前述の図２（ｃ）参照）
前述したチャネル中性層におけるｎ型不純物濃度がｐ型不純物濃度よりも低い場合と同様の考え方が適用できる。すなわち、チャネル中性層におけるｎ型不純物濃度がｐ型不純物濃度よりも高い場合には、ゲート電圧負側で少数キャリアである正孔の蓄積が生じ、ゲート電圧正側で多数キャリアである電子の蓄積が生じる。このことから、チャネル中性層におけるｎ型不純物濃度がｐ型不純物濃度よりも低い場合とは逆に、ゲート電圧正側で大きなヒステリシスが生じると考えられる。
【００５５】
以上をまとめると、炭化珪素（ＳｉＣ）はバンドギャップが広いため、少数キャリアの発生が極めて少なく、その結果として界面準位へのキャリアの占有状態がゲート電圧の履歴に依存する状況が発生する。このことが、ＣＶ特性またはＩｇ−Ｖｇ特性におけるヒステリシスの本質的な要因と考えられる。これは炭化珪素（ＳｉＣ）のみならず、ワイドバンドギャップ半導体材料において共通した問題と考えられる。
【００５６】
図５は、ＳｉＣパワーＭＯＳＦＥＴのしきい値電圧の変動量（ΔＶｔｈ）と、チャネル中性層におけるｎ型不純物濃度とｐ型不純物濃度との比率（ゲート絶縁膜とチャネル中性層との界面から深さ方向に２００ｎｍまでの領域におけるｎ型不純物濃度／ｐ型不純物濃度比）との関係を示すグラフ図である。図６（ａ）および（ｂ）はそれぞれチャネル中性層におけるｎ型不純物濃度とｐ型不純物濃度との比率（ゲート絶縁膜とチャネル中性層との界面から２００ｎｍまでの領域におけるｎ型不純物濃度／ｐ型不純物濃度比）が２．２および３．２の場合のＳｉＣパワーＭＯＳＦＥＴのドレイン電流（Ｉｄ）とゲート電圧（Ｖｇ）との関係を示すグラフ図である。
【００５７】
図５および図６に示すように、チャネル中性層におけるｎ型不純物濃度とｐ型不純物濃度との比率が２．０より大きくなると、しきい値電圧の変動量は著しく増加する。しかし、チャネル中性層におけるｎ型不純物濃度とｐ型不純物濃度との比率が２．０以下であれば、Ｉｄ−Ｖｇ特性におけるヒステリシスにより生じるしきい値電圧の変動量を３．０Ｖ以下に抑えることができるので、従来使用されているＳｉＣパワーＭＯＳＦＥＴにおいてノーマリーオフ設計を実現することができる。
【００５８】
このように、炭化珪素（ＳｉＣ）を用いたｎチャネル型のＳｉＣパワーＭＯＳＦＥＴのＩｄ−Ｖｇ特性におけるヒステリシスを抑制し、しきい値電圧を安定化させるためには、ゲート絶縁膜とチャネル中性層との界面から深さ方向に２００ｎｍまでの領域におけるｎ型不純物濃度とｐ型不純物濃度とがほぼ等しくなるようにチャネル中性層を形成することが最も好適と考えられる。また、製造工程における条件のばらつき等も考慮しても、ゲート絶縁膜とチャネル中性層との界面から深さ方向に２００ｎｍまでの領域においてｎ型不純物濃度の平均値が同領域のｐ型不純物濃度の平均値の２倍以下（ｎ型不純物濃度／ｐ型不純物濃度比の平均値が２．０以下）となるようにチャネル中性層を形成することが好ましい。
【００５９】
また、本実施の形態１では、ｎチャネル型のＳｉＣパワーＭＯＳＦＥＴについて例示したが、ｐチャネル型のＳｉＣパワーＭＯＳＦＥＴにおいても同様である。すなわち、炭化珪素（ＳｉＣ）を用いたｐチャネル型のパワーＭＯＳＦＥＴのＩｄ−Ｖｇ特性におけるヒステリシスを抑制し、しきい値電圧を安定化させるためには、ゲート絶縁膜とチャネル中性層との界面から深さ方向に２００ｎｍまでの領域におけるｐ型不純物濃度とｎ型不純物濃度とがほぼ等しくなるようにチャネル中性層を形成することが最も好適と考えられる。また、製造工程における条件のばらつき等も考慮しても、ゲート絶縁膜とチャネル中性層との界面から深さ方向に２００ｎｍまでの領域においてｐ型不純物濃度の平均値が同領域のｎ型不純物濃度の平均値の２倍以下（ｐ型不純物濃度／ｎ型不純物濃度比の平均値が２．０以下）となるようにチャネル中性層を形成することが好ましい。
【００６０】
なお、ＣＶ特性およびＩｄ−Ｖｇ特性に現れるヒステリシスは、界面準位が少ないほど小さくなる。しかし、ＳｉパワーＭＯＳＦＥＴにおいても界面準位を１０１０ｃｍ−２以下に低減することは難しいことから、それ以上には低減できないことを想定して、ＳｉＣパワーＭＯＳＦＥＴのヒステリシス対策を行うことが望ましい。例えば前述の図５は、界面準位密度をＳｉパワーＭＯＳＦＥＴの界面準位密度にまで低減した場合の結果を示しており、現実的に許容し得る界面準位密度を想定した結果である。
【００６１】
また、チャネル中性層を形成する方法としてはイオン注入法が用いられるが、イオン注入されるｎ型不純物またはｐ型不純物の深さを５ｎｍ以下に制御することは難しい。このため、ゲート絶縁膜とチャネル中性層との界面からのチャネル中性層の深さは、５ｎｍ〜４０ｎｍの範囲に設定される。
【００６２】
≪ＳｉＣパワーＭＯＳＦＥＴの製造方法≫
本発明の実施の形態１によるＳｉＣパワーＭＯＳＦＥＴの製造方法について図７〜図１８を用いて工程順に説明する。図７〜図１０および図１２〜図１８はＳｉＣパワーＭＯＳＦＥＴを示す要部断面図、図１１はゲート絶縁膜とチャネル中性層との界面から深さ方向における不純物濃度分布を示すグラフ図である。
【００６３】
まず、図７に示すように、ｎ＋型の４Ｈ−ＳｉＣ基板（基板）１を用意する。ｎ＋型のＳｉＣ基板１には、ｎ型不純物が導入されている、このｎ型不純物は、例えば窒素（Ｎ）であり、このｎ型不純物の不純物濃度は、例えば１×１０１８〜１×１０２１ｃｍ−３の範囲である。また、ｎ＋型のＳｉＣ基板１はＳｉ面とＣ面との両面を有するが、ｎ＋型のＳｉＣ基板１の表面はＳｉ面またはＣ面のどちらでもよい。
【００６４】
次に、ｎ＋型のＳｉＣ基板１の表面（第１主面）にエピタキシャル成長法により炭化珪素（ＳｉＣ）のｎ−型のドリフト層２を形成する。エピタキシャル成長法にかえて、イオン注入法によりｎ−型のドリフト層２を形成してもよい。ｎ−型のドリフト層２には、ｎ＋型のＳｉＣ基板１の不純物濃度よりも低いｎ型不純物が導入されている。ｎ−型のドリフト層２の不純物濃度はＳｉＣパワーＭＯＳＦＥＴの素子定格に依存するが、例えば１×１０１４〜１×１０１７ｃｍ−３の範囲である。また、ｎ−型のドリフト層２の厚さは、例えば５〜２０μｍである。
【００６５】
次に、ｎ＋型のＳｉＣ基板１の裏面（第２主面）から所定の深さ（第５深さ）を有して、ｎ＋型のＳｉＣ基板１の裏面にｎ＋型のドレイン領域４を形成する。ｎ＋型のドレイン領域４の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
【００６６】
次に、図８に示すように、ｎ−型のドリフト層２の表面上にレジストパターンＲＰ１を形成する。続いて、レジストパターンＲＰ１をマスクとして、ｎ−型のドリフト層２にｐ型不純物、例えばアルミニウム原子（Ａｌ）をイオン注入して、ｎ−型のドリフト層２内にｐ型のウェル領域５を形成する。ｐ型のウェル領域５の、ｎ−型のドリフト層２の表面からの深さ（第１深さ）は、例えば０．５〜２．０μｍ程度である。また、ｐ型のウェル領域５の不純物濃度は、例えば１×１０１６〜１×１０１９ｃｍ−３の範囲である。
【００６７】
次に、図９に示すように、レジストパターンＲＰ１を除去した後、ｎ−型のドリフト層２の表面上にレジストパターンＲＰ２を形成する。続いて、レジストパターンＲＰ２をマスクとして、ｐ型のウェル領域５にｎ型不純物、例えば窒素原子（Ｎ）またはリン原子（Ｐ）をイオン注入して、ｐ型のウェル領域５内にｎ＋型のソース領域６を形成する。ｎ＋型のソース領域６の、ｎ−型のドリフト層２の表面からの深さ（第２深さ）は、例えば０．１〜０．４μｍ程度である。
【００６８】
ｐ型のウェル領域５にイオン注入されるｎ型不純物として、窒素原子（Ｎ）またはリン原子（Ｐ）を例示したが、ｎ＋型のソース領域６の、ｎ−型のドリフト層２の表面からの深さを浅くするために、浅い接合を形成することが容易であるｎ型不純物であればよい。例えば窒素分子（Ｎ２）、フッ化窒素（ＮＦ）、二フッ化窒素（ＮＦ２）、三フッ化窒素（ＮＦ３）、リン分子（Ｐ２）、ホスフィン（ＰＨ３）、フッ化リン（ＰＦ）、二フッ化リン（ＰＦ２）、または三フッ化リン（ＰＦ３）、あるいは上記ガス種の混合ガスを用いても良い。ｎ＋型のソース領域６の不純物濃度は、例えば１×１０１７〜１×１０２１ｃｍ−３の範囲である。
【００６９】
次に、図１０に示すように、レジストパターンＲＰ２を除去した後、ｎ−型のドリフト層２の表面上にレジストパターンＲＰ３を形成する。レジストパターンＲＰ３には、続く工程においてチャネル中性層７が形成される領域のみに開口部分が設けられている。続いて、レジストパターンＲＰ３をマスクにして、ｐ型のウェル領域５およびｎ−型のドリフト層２にｎ型不純物、例えば窒素原子（Ｎ）またはリン原子（Ｐ）をイオン注入して、ｐ型のウェル領域５内にチャネル中性層７を形成する。チャネル中性層７のｎ−型のドリフト層２の表面からの深さ（第３深さ）は、例えば５〜４０ｎｍ程度である。チャネル中性層７の不純物濃度は、例えば１×１０１６〜１×１０１８ｃｍ−３の範囲である。
【００７０】
ｐ型のウェル領域５内にｎ型不純物を導入することにより、ｐ型のウェル領域５（ｎ−型のドリフト層２）の表面から深さ方向に２００ｎｍまでの領域においてｎ型不純物濃度がｐ型不純物濃度とほぼ等しいチャネル中性層７、またはｐ型のウェル領域５（ｎ−型のドリフト層２）の表面から深さ方向に２００ｎｍまでの領域においてｎ型不純物濃度の平均値が同領域のｐ型不純物濃度の平均値の２倍以下のチャネル中性層７を形成する。
【００７１】
図１１に、チャネル中性層７の深さ方向におけるｎ型不純物（窒素原子（Ｎ））の濃度分布およびｐ型不純物（アルミニウム原子（Ａｌ））の濃度分布の測定結果の一例を示す。ここで、ｐ型不純物の濃度分布は、例えば前述の図１０に示すｐ型のウェル領域５を形成するためにイオン注入されたアルミニウム原子（Ａｌ）の濃度分布であり、ｎ型不純物の濃度分布は、例えば前述の図１０に示すチャネル中性層７を形成するためにイオン注入された窒素原子（Ｎ）の濃度分布である。また、測定には２次イオン質量分析（（Secondary Ion-micriprobe Mass Spectrometry：ＳＩＭＳ）を用いた。
【００７２】
チャネル中性層７のｎ−型のドリフト層２の表面からの深さ（上記第３深さ）は、４０ｎｍ程度である。界面から深さ方向に１００ｎｍまでの領域における窒素原子（Ｎ）の不純物濃度は１×１０１７ｃｍ−３程度、界面から深さ方向に１００ｎｍまでの領域におけるアルミニウム原子（Ａｌ）の不純物濃度も１×１０１７ｃｍ−３程度であり、両者の不純物濃度がほぼ等しくことが分かる。
【００７３】
ところで、図１１に示す窒素原子（Ｎ）の濃度分布およびアルミニウム原子（Ａｌ）の濃度分布では、界面近傍において不純物濃度の急激な増加がみられる。これは、ＳＩＭＳ分析時にチャージアップにより発生した電界によって界面に生じたパイルアップに起因する現象である。従って、この界面近傍における不純物濃度の増加は本来の不純物濃度ではないため考慮しない。
【００７４】
次に、図１２に示すように、レジストパターンＲＰ３を除去した後、ｎ−型のドリフト層２の表面上にレジストパターンＲＰ４を形成する。レジストパターンＲＰ４には、続く工程においてｐ＋＋型の電位固定層３が形成される領域のみに開口部分が設けられている。続いて、レジストパターンＲＰ４をマスクとして、ｐ型のウェル領域５にｐ型不純物、例えばアルミニウム原子（Ａｌ）をイオン注入して、ｐ型のウェル領域５内にｐ＋＋型の電位固定層３を形成する。
【００７５】
ｐ＋＋型の電位固定層３の、ｎ−型のドリフト層２の表面からの深さ（第４深さ）は、例えば０．０５〜０．２μｍ程度である。ｐ＋＋型の電位固定層３の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
【００７６】
次に、図１３に示すように、レジストパターンＲＰ４を除去した後、ｎ−型のドリフト層２の表面にゲート絶縁膜８を形成する。ゲート絶縁膜８は、例えば熱ＣＶＤ（Chemical Vapor Deposition）法により形成された酸化珪素（ＳｉＯ２）膜からなる。ゲート絶縁膜８の厚さは、例えば０．０５〜０．１５μｍ程度である。
【００７７】
次に、ゲート絶縁膜８上に、ｎ型の多結晶珪素（Ｓｉ）膜９Ａを形成する。ｎ型の多結晶珪素（Ｓｉ）膜９Ａの厚さは、例えば０．２〜０．５μｍ程度である。
【００７８】
次に、図１４に示すように、ｎ型の多結晶珪素（Ｓｉ）膜９Ａ上にレジストパターンＲＰ５を形成する。続いて、レジストパターンＰＲ５をマスクとして、ｎ型の多結晶珪素（Ｓｉ）膜９Ａをドライエッチング法により加工して、ゲート電極９を形成する。
【００７９】
次に、図１５に示すように、レジストパターンＲＰ５を除去した後、ゲート絶縁膜８およびゲート電極９を覆うように、ｎ−型のドリフト層２の表面上に、例えばプラズマＣＶＤ法により層間絶縁膜１０を形成する。
【００８０】
次に、図１６に示すように、層間絶縁膜１０上にレジストパターンＲＰ６を形成する。続いて、レジストパターンＲＰ６をマスクとして、層間絶縁膜１０およびゲート絶縁膜８をドライエッチング法により加工して、ｎ＋型のソース領域６の一部およびｐ＋＋型の電位固定層３に達する開口部ＣＮＴを形成する。
【００８１】
次に、図１７に示すように、レジストパターンＲＰ６を除去した後、開口部ＣＮＴの底面に露出しているｎ＋型のソース領域６の一部およびｐ＋＋型の電位固定層３のそれぞれの表面に金属シリサイド層１１を形成する。
【００８２】
まず、図示は省略するが、ｎ−型のドリフト層２の表面上に層間絶縁膜１０および開口部ＣＮＴの内部（側面および底面）を覆うように、例えばスパッタリング法により第１金属膜、例えばニッケル（Ｎｉ）を堆積する。この第１金属膜の厚さは、例えば０．０５μｍ程度である。続いて、５００〜９００℃のシリサイド化熱処理を施すことにより、開口部ＣＮＴの底面において第１金属膜とｎ−型のドリフト層２とを反応させて、金属シリサイド層１１、例えばニッケルシリサイド（ＮｉＳｉ）層を開口部ＣＮＴの底面に露出しているｎ＋型のソース領域６の一部およびｐ＋＋型の電位固定層３のそれぞれの表面に形成する。続いて、未反応の第１金属膜をウェットエッチング法により除去する。ウェットエッチング法には、例えば硫酸過水が用いられる。
【００８３】
次に、図示は省略するが、ｎ＋型のＳｉＣ基板１の裏面に、例えばスパッタリング法により第２金属膜を堆積する。この第２金属膜の厚さは、例えば０．１μｍ程度である。
【００８４】
次に、図１８に示すように、８００〜１２００℃のシリサイド化熱処理を施すことにより、第２金属膜とｎ＋型のＳｉＣ基板１とを反応させて、ｎ＋型のＳｉＣ基板１の裏面側に形成されたｎ＋型のドレイン領域４を覆うように金属シリサイド層１３を形成する。続いて、金属シリサイド層１３を覆うように、ドレイン電極１４を形成する。ドレイン電極１４の厚さは、例えば０．４μｍ程度である。
【００８５】
次に、図示は省略するが、レジストパターンをマスクとしたドライエッチング法により層間絶縁膜１０を加工して、ゲート電極９に達する開口部を形成する。
【００８６】
次に、ｎ＋型のソース領域６の一部およびｐ＋＋型の電位固定層３のそれぞれの表面に形成された金属シリサイド膜１１に達する開口部ＣＮＴ、ならびにゲート電極９に達する開口部（図示は省略）の内部を含む層間絶縁膜１０上に第３金属膜、例えばチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜とアルミニウム（Ａｌ）膜とからなる積層膜を堆積する。アルミニウム（Ａｌ）膜の厚さは、例えば２．０μｍ以上が好ましい。続いて、第３金属膜を加工することにより、金属シリサイド層１１を介してｎ＋型のソース領域６の一部と電気的に接続するソース電極１２、およびゲート電極９と電気的に接続するゲート電極用配線（図示は省略）を形成する。その後、ゲート電極９、ソース電極１２、およびドレイン電極１４にそれぞれ外部配線が電気的に接続される。
【００８７】
このように、本実施の形態１によれば、ｎチャネル型のＳｉＣパワーＭＯＳＦＥＴにおいて、チャネル中性層７を設けることにより埋め込みチャネルが形成されるので、チャネル抵抗を低減することができる。さらに、ｎ型不純物濃度とｐ型不純物濃度とがほぼ等しいチャネル中性層７が形成されることにより、Ｉｄ−Ｖｇ特性におけるヒステリシスを抑制して、しきい値電圧を安定化させることができる。
【００８８】
（実施の形態２）
前述した実施の形態１と相違する点は、トレンチ構造を採用したことである。すなわち、前述した実施の形態１では、ゲート絶縁膜８はｎ−型のドリフト層２の表面に設けたが、本実施の形態２では、ゲート絶縁膜はｎ−型のドリフト層に設けられたトレンチの側面および底面に設けられる。
【００８９】
≪ＳｉＣパワーＭＯＳＦＥＴ≫
本発明の実施の形態２によるワイドバンドギャップ半導体装置を構成するｎチャネル型のＳｉＣパワーＭＯＳＦＥＴの構造について図１９を用いて説明する。図１９はＳｉＣパワーＭＯＳＦＥＴの要部断面図である。
【００９０】
図１９に示すように、炭化珪素（ＳｉＣ）からなるｎ＋型のＳｉＣ基板（基板）２１の表面（第１主面）上に、ｎ＋型のＳｉＣ基板２１よりも不純物濃度の低い炭化珪素（ＳｉＣ）からなるｎ−型のドリフト層２２が形成されている。ｎ−型のドリフト層２２の厚さは、例えば５〜２０μｍ程度である。
【００９１】
ｎ−型のドリフト層２２内には、ｎ−型のドリフト層２２の表面から所定の深さを有してｐ型のウェル領域（ボディ層）２５が形成されている。さらに、ｐ型のウェル領域２５の一部領域を貫通するトレンチＴＲが形成されている。また、ｐ型のウェル領域２５内には、ｎ−型のドリフト層２２の表面から所定の深さを有してｎ＋型のソース領域２６が形成されている。
【００９２】
ｐ型のウェル領域２５の、ｎ−型のドリフト層２２の表面からの深さ（第１深さ）は、例えば０．５〜２．０μｍ程度である。また、ｎ＋型のソース領域２６の、ｎ−型のドリフト層２２の表面からの深さ（第２深さ）は、例えば０．１〜０．４μｍ程度である。
【００９３】
さらに、トレンチＴＲの側面のｐ型のウェル領域２５に、ｎ＋型のソース領域２６と接してチャネル中性層２７が形成されている。チャネル中性層２７のトレンチＴＲの側面からｎ＋型のＳｉＣ基板２１の表面と平行する方向の深さ（第３深さ）は、例えば５〜２０ｎｍ程度である。
【００９４】
さらに、ｎ−型のドリフト層２２の表面から所定の深さを有して、ｐ型のボディ層２５内にはｐ型のボディ層２５の電位を固定するｐ＋＋型の電位固定層２３が形成されている。ｐ＋＋型の電位固定層２３の、ｎ−型のドリフト層２２の表面からの深さ（第４深さ）は、例えば０．０５〜０．２μｍ程度である。
【００９５】
さらに、ｎ＋型のＳｉＣ基板２１の裏面（第２主面）から所定の深さ（第５深さ）を有して、ｎ＋型のドレイン領域２４が形成されている。
【００９６】
なお、「−」および「＋」は、導電型がｎ型またはｐ型の相対的な不純物濃度を表記した符号であり、例えば「ｎ−」、「ｎ」、「ｎ＋」、「ｎ＋＋」の順にｎ型不純物の不純物濃度は高くなる。
【００９７】
ｎ＋型のＳｉＣ基板２１の不純物濃度の好ましい範囲は、例えば１×１０１８〜１×１０２１ｃｍ−３、ｎ−型のドリフト層２２の不純物濃度の好ましい範囲は、例えば１×１０１４〜１×１０１７ｃｍ−３である。また、ｐ＋＋型の電位固定層２３の不純物濃度の好ましい範囲は、例えば１×１０１９〜１×１０２１ｃｍ−３、ｐ型のウェル領域２５の不純物濃度の好ましい範囲は、例えば１×１０１６〜１×１０１９ｃｍ−３である。また、ｎ＋型のソース領域２６の不純物濃度の好ましい範囲は、例えば１×１０１７〜１×１０２１ｃｍ−３、チャネル中性層２７の不純物濃度の好ましい範囲は、例えば１×１０１６〜１×１０１８ｃｍ−３である。
【００９８】
チャネル中性層２７上にはゲート絶縁膜２８が形成され、ゲート絶縁膜２８上にはゲート電極２９が形成されており、これらゲート絶縁膜２８およびゲート電極２９は層間絶縁膜３０により覆われている。さらに、層間絶縁膜３０に形成された開口部ＣＮＴの底面ではｎ＋型のソース領域２６の一部およびｐ＋＋型の電位固定層２３が露出し、これら表面に金属シリサイド層３１が形成されている。さらに、ｎ＋型のソース領域２６の一部およびｐ＋＋型の電位固定層２３は、金属シリサイド層３１を介してソース電極３２と電気的に接続され、ｎ＋型のドレイン領域２４は、金属シリサイド層３３を介してドレイン電極３４と電気的に接続されている。ゲート電極２９には外部からゲート電位が印加され、ソース電極３２には外部からソース電位が印加され、ドレイン電極３４には外部からドレイン電位が印加される。
【００９９】
ＳｉＣパワーＭＯＳＦＥＴでは、ゲート電極２９の電圧を制御することにより、ソース電極３２とドレイン電極３４との間を流れる電流を制御するスイッチ動作が得られる。すなわち、ゲート電極２９にオン電圧を印加することによって、トレンチＴＲの側面に位置するｐ型のウェル領域２５の表面が反転すると（チャネル中性層２７がｎ型層となると）、ソース電極３２から、ｐ型のウェル領域２５の表面反転層（ｎ型層）とｎ−型のドリフト層２２とを介して、ｎ＋型のＳｉＣ基板２１の裏面に形成されたドレイン電極３４へと抜ける電流経路が発生する。ゲートオフ時には、ｐ型のウェル領域２５が反転しないために、ソース電極３２とドレイン電極３４との間には電流は流れない。
【０１００】
トレンチ構造のＳｉＣパワートランジスタでは、前述した実施の形態１のＳｉＣパワートランジスタと比べて、電流経路に含まれるｎ−型のドリフト層２２の距離が短くでき、その分、電流経路における抵抗が低減し、より高効率のパワーデバイスが得られる利点がある。
【０１０１】
一方、ＣＶ特性およびＩｄ−Ｖｇ特性においてヒステリシスが生じる事情は、前述した実施の形態１のＳｉＣパワートランジスタと同様である。従って、チャネル中性層におけるｎ型不純物濃度とｐ型不純物濃度との比率（ゲート絶縁膜とチャネル中性層との界面からｎ＋型のＳｉＣ基板２１の表面と平行する方向に２００ｎｍまでの領域におけるｎ型不純物濃度／ｐ型不純物濃度比）が２．０より大きくなると、しきい値電圧の変動量は著しく増加する。しかし、チャネル中性層におけるｎ型不純物濃度とｐ型不純物濃度との比率（ゲート絶縁膜とチャネル中性層との界面からｎ＋型のＳｉＣ基板２１の表面と平行する方向に２００ｎｍまでの領域におけるｎ型不純物濃度／ｐ型不純物濃度比）が２．０以下であれば、Ｉｄ−Ｖｇ特性におけるヒステリシスにより生じるしきい値電圧の変動量を３．０Ｖ以下に抑えることができる。よって、従来使用されているＳｉＣパワーＭＯＳＦＥＴにおいてノーマリーオフ設計を実現することができる。
【０１０２】
このように、トレンチ構造であっても、ゲート絶縁膜とチャネル中性層との界面からｎ＋型のＳｉＣ基板の表面と平行する方向に２００ｎｍまでの領域におけるｎ型不純物濃度とｐ型不純物濃度とがほぼ等しくなるようにチャネル中性層を形成することが最も好適と考えられる。これにより、炭化珪素（ＳｉＣ）を用いたｎチャネル型のＳｉＣパワーＭＯＳＦＥＴのＩｄ−Ｖｇ特性におけるヒステリシスを抑制し、しきい値電圧を安定化させることができる。また、製造工程における条件のばらつき等も考慮しても、ゲート絶縁膜とチャネル中性層との界面からｎ＋型のＳｉＣ基板２１の表面と平行する方向に２００ｎｍまでの領域においてｎ型不純物濃度の平均値が同領域のｐ型不純物濃度の平均値の２倍以下（ｎ型不純物濃度／ｐ型不純物濃度比の平均値が２．０以下）となるようにチャネル中性層を形成することが好ましい。
【０１０３】
また、本実施の形態２では、ｎチャネル型のＳｉＣパワーＭＯＳＦＥＴについて例示したが、ｐチャネル型のＳｉＣパワーＭＯＳＦＥＴにおいても同様である。
【０１０４】
また、チャネル中性層を形成する方法としてはイオン注入法が用いられるが、イオン注入されるｎ型不純物またはｐ型不純物の深さを５ｎｍ以下に制御することは難しい。このため、ゲート絶縁膜とチャネル中性層との界面からのチャネル中性層の深さは、５ｎｍ〜２０ｎｍの範囲に設定される。
【０１０５】
≪ＳｉＣパワーＭＯＳＦＥＴの製造方法≫
本実施の形態２によるトレンチ構造のＳｉＣパワーＭＯＳＦＥＴの製造方法について、図２０〜図３０を用いて工程順に説明する。図２０〜図３０はトレンチ構造のＳｉＣパワーＭＯＳＦＥＴを示す要部断面図である。
【０１０６】
まず、図２０に示すように、前述した実施の形態１と同様にして、ｎ＋型のＳｉＣ基板（基板）２１の表面（第１主面）上にｎ−型のドリフト層２２を形成する。ｎ＋型のＳｉＣ基板２１の不純物濃度は、例えば１×１０１８〜１×１０２１ｃｍ−３の範囲であり、ｎ−型のドリフト層２２の不純物濃度は、例えば１×１０１４〜１×１０１７ｃｍ−３の範囲である。
【０１０７】
次に、ｎ＋型のＳｉＣ基板２１の裏面（第２主面）側に、ｎ＋型のＳｉＣ基板２１の表面から所定の深さ（第５深さ）を有するｎ＋型のドレイン領域２４を形成する。ｎ＋型のドレイン領域２４の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
【０１０８】
次に、ｎ−型のドリフト層２２にｐ型不純物、例えばアルミニウム原子（Ａｌ）をイオン注入する。これにより、ｎ−型のドリフト層２２の表面側にｐ型のウェル領域（ボディ層）２５を形成する。ｐ型のウェル領域２５の、ｎ−型のドリフト層２２の表面からの深さ（第１深さ）は、例えば０．５〜２．０μｍ程度である。また、ｐ型のボディ層２５の不純物濃度は、例えば１×１０１６〜１×１０１９ｃｍ−３の範囲である。
【０１０９】
次に、図２１に示すように、ｎ−型のドリフト層２２の表面上にレジストパターンＲＰ７を形成する。続いて、レジストパターンＲＰ７をマスクとして、ｎ−型のドリフト層２２にｎ型不純物、例えば窒素原子（Ｎ）またはリン原子（Ｐ）をイオン注入して、ｐ型のウェル領域２５内にｎ＋型のソース領域２６を形成する。ｎ＋型のソース領域２６の、ｎ−型のドリフト層２２の表面からの深さ（第２深さ）は、例えば０．１〜０．４μｍ程度である。また、ｎ＋型のソース領域２６の不純物濃度は、例えば１×１０１７〜１×１０２１ｃｍ−３の範囲である。
【０１１０】
次に、図２２に示すように、レジストパターンＲＰ７を除去した後、ｎ−型のドリフト層２２の表面上にレジストパターンＲＰ８を形成する。レジストパターンＲＰ８には、続く工程においてｐ＋＋型の電位固定層２３が形成される領域のみに開口部分が設けられている。続いて、レジストパターンＲＰ８をマスクとして、ｎ−型のドリフト層２２にｐ型不純物、例えばアルミニウム原子（Ａｌ）をイオン注入して、ｐ型のウェル領域２５内にｐ＋＋型の電位固定層２３を形成する。ｐ＋＋型の電位固定層２３の、ｎ−型のドリフト層２２の表面からの深さ（第４深さ）は、例えば０．０５〜０．２μｍ程度である。ｐ＋＋型の電位固定層２３の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。
【０１１１】
次に、図２３に示すように、レジストパターンＲＰ８を除去した後、ｎ−型のドリフト層２２の表面上にレジストパターンＲＰ９を形成する。レジストパターンＲＰ９には、続く工程においてトレンチＴＲが形成される領域のみに開口部分が設けられている。続いて、レジストパターンＲＰ９をマスクとして、ｎ−型のドリフト層２２にトレンチＴＲを形成する。トレンチＴＲの深さは、ｐ型のウェル領域２５の、ｎ−型のドリフト層２２の表面からの深さ（第１深さ）と同じかそれよりも深くする必要がある。
【０１１２】
次に、図２４に示すように、レジストパターンＲＰ９を残したまま、ｎ−型のドリフト層２２にｎ型不純物、例えば窒素原子（Ｎ）またはリン原子（Ｐ）を斜めイオン注入する。ｎ型不純物を斜めイオン注入して、トレンチＴＲの側面のｐ型のウェル領域２５にチャネル中性層２７を形成する。注入角度はｎ＋型のＳｉＣ基板２１の法線から１０〜４５度程度傾いた角度が望ましい。チャネル中性層２７のトレンチＴＲの側面からの深さ（ｎ＋型のＳｉＣ基板２１の表面と平行する方向の深さ）は、例えば５〜２０ｎｍ程度である。チャネル中性層２７の不純物濃度は、例えば１×１０１６〜１×１０１８ｃｍ−３の範囲である。
【０１１３】
ｎ型不純物を導入することにより、トレンチＴＲの側面からｎ＋型のＳｉＣ基板２１の表面と平行する方向に２００ｎｍまでの領域においてｎ型不純物濃度がｐ型不純物濃度とほぼ等しいチャネル中性層２７を形成する。または、トレンチＴＲの側面からｎ＋型のＳｉＣ基板２１の表面と平行する方向に２００ｎｍまでの領域においてｎ型不純物濃度の平均値が同領域のｐ型不純物濃度の平均値の２倍以下のチャネル中性層２７を形成する。
【０１１４】
次に、図２５に示すように、レジストパターンＲＰ９を除去した後、ｎ−型のドリフト層２２の表面、ならびにトレンチＴＲの側面および底面にゲート絶縁膜２８を形成する。ゲート絶縁膜２８は、例えば熱ＣＶＤ法により形成された酸化珪素（ＳｉＯ２）膜からなる。ゲート絶縁膜２８の厚さは、例えば０．０５〜０．１５μｍ程度である。
【０１１５】
次に、ゲート絶縁膜２８上に、ｎ型の多結晶珪素（Ｓｉ）膜２９Ａを形成する。ｎ型の多結晶珪素（Ｓｉ）膜２９Ａの厚さは、例えば０．２〜０．５μｍ程度である。
【０１１６】
次に、図２６に示すように、ｎ型の多結晶珪素（Ｓｉ）膜２９Ａ上にレジストパターンＲＰ１０を形成する。続いて、レジストパターンＰＲ１０をマスクとして、ｎ型の多結晶珪素（Ｓｉ）膜２９Ａをドライエッチング法により加工して、ゲート電極２９を形成する。
【０１１７】
次に、図２７に示すように、レジストパターンＲＰ１０を除去した後、ゲート絶縁膜２８およびゲート電極２９を覆うように、ｎ−型のドリフト層２２の表面上に、例えばプラズマＣＶＤ法により層間絶縁膜３０を形成する。
【０１１８】
次に、図２８に示すように、層間絶縁膜３０上にレジストパターンＲＰ１１を形成する。続いて、レジストパターンＲＰ１１をマスクとして、層間絶縁膜３０およびゲート絶縁膜２８をドライエッチング法により加工して、ｎ＋型のソース領域２６の一部およびｐ＋＋型の電位固定層２３に達する開口部ＣＮＴを形成する。
【０１１９】
次に、図２９に示すように、レジストパターンＲＰ１１を除去した後、開口部ＣＮＴの底面に露出しているｎ＋型のソース領域２６の一部およびｐ＋＋型の電位固定層２３のそれぞれの表面に金属シリサイド層３１を形成する。続いて、ｎ＋型のＳｉＣ基板２１の裏面側に形成されたｎ＋型のドレイン領域２４を覆うように金属シリサイド層３３を形成する。
【０１２０】
次に、図３０に示すように、金属シリサイド層３３を覆うように、ドレイン電極３４を形成する。ドレイン電極３４の厚さは、例えば０．４μｍ程度である。
【０１２１】
次に、図示は省略するが、レジストパターンをマスクとしたドライエッチング法により層間絶縁膜３０を加工して、ゲート電極２９に達する開口部を形成する。
【０１２２】
次に、ｎ＋型のソース領域２６の一部およびｐ＋＋型の電位固定層２３のそれぞれの表面に形成された金属シリサイド層３１に達する開口部ＣＮＴ、ならびにゲート電極２９に達する開口部（図示は省略）の内部を含む層間絶縁膜３０上に金属膜、例えばチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜とアルミニウム（Ａｌ）膜とからなる積層膜を堆積する。アルミニウム（Ａｌ）膜の厚さは、例えば２．０μｍ以上が好ましい。続いて、上記金属膜を加工することにより、金属シリサイド層３１を介してｎ＋型のソース領域２６の一部と電気的に接続するソース電極３２、およびゲート電極２９と電気的に接続するゲート電極用配線（図示は省略）を形成する。その後、ゲート電極２９、ソース電極３２、およびドレイン電極３４にそれぞれ外部配線が電気的に接続される。
【０１２３】
このように、本実施の形態２によれば、トレンチ構造を採用したＳｉＣパワーＭＯＳＦＥＴであっても、前述した実施の形態１と同様に、チャネル中性層２７を設けることにより埋め込みチャネルが形成されるので、チャネル抵抗を低減することができる。さらに、ｎ型不純物濃度とｐ型不純物濃度とがほぼ等しいチャネル中性層２７が形成されることにより、Ｉｄ−Ｖｇ特性におけるヒステリシスを抑制して、しきい値電圧を安定化させることができる。
【０１２４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１２５】
例えば、各部の材質、導電型、および製造条件等は前述した実施の形態の記載に限定されるものではなく、各々多くの変形が可能であることは言うまでもない。ここで、説明の都合上、半導体基板および半導体膜の導電型を固定して説明したが、前述した実施の形態に記載した導電型には限定されない。
【０１２６】
また、例えば、前述したＭＯＳＦＥＴは、そのゲート絶縁膜が酸化シリコン（ＳｉＯ２等）膜からなる構造の電界効果トランジスタであるが、これに限定されるものではなく、ゲート絶縁膜が酸化シリコン膜以外の絶縁膜からなる構造の電界効果トランジスタ（ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor））を除外するものではない。
【産業上の利用可能性】
【０１２７】
本発明は、高耐圧、大電流用に使用される炭化珪素からなるパワー半導体デバイスに適用することができる。
【符号の説明】
【０１２８】
１  ｎ＋型の炭化珪素（ＳｉＣ）基板（基板）
２  ｎ−型のドリフト層
３  ｐ＋＋型の電位固定層
４  ｎ＋型のドレイン領域
５  ｐ型のウェル領域（ボディ層）
６  ｎ＋型のソース領域
７  チャネル中性層
８  ゲート絶縁膜
９  ゲート電極
９Ａ  ｎ型の多結晶珪素（Ｓｉ）膜
１０  層間絶縁膜
１１  金属シリサイド層
１２  ソース電極
１３  金属シリサイド層
１４  ドレイン電極
２１  ｎ＋型のＳｉＣ基板（基板）
２２  ｎ−型のドリフト層
２３  ｐ＋＋型の電位固定層
２４  ｎ＋型のドレイン領域
２５  ｐ型のウェル領域（ボディ層）
２６  ｎ＋型のソース領域
２７  チャネル中性層
２８  ゲート絶縁膜
２９  ゲート電極
２９Ａ  ｎ型の多結晶珪素（Ｓｉ）膜
３０  層間絶縁膜
３１  金属シリサイド層
３２  ソース電極
３３  金属シリサイド層
３４  ドレイン電極
ＣＮＴ  開口部
ＲＰ１〜ＲＰ１１  レジストパターン
ＴＲ  トレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2013254789.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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