(57)【要約】【課題】第２の活性領域上の第１の配線の膜厚のばらつきを低減することにより、第1の配線の配線抵抗のばらつきを低減する。【解決手段】第１の素子分離領域と第１の素子分離領域で区画されるように設けられた第１の活性領域とを有するメモリセル領域と、第２の素子分離領域と第１および第２の素子分離領域で区画されると共に第１および第２の素子分離領域の上面に対して突出した第２の活性領域とを有する周辺領域と、第１および第２の活性領域上を第１の方向に延在するようにメモリセル領域および周辺領域の半導体基板内に埋め込まれた第１の配線と、を有し、第２の活性領域の前記第１の方向の幅は一定であることを特徴とする半導体装置。【選択図】図２５
2013254815.tif 000002
【特許請求の範囲】
【請求項１】
第１の素子分離領域と、前記第１の素子分離領域で区画されるように設けられた第１の活性領域と、を有するメモリセル領域と、
第２の素子分離領域と、前記第１および第２の素子分離領域で区画されると共に前記第１および第２の素子分離領域の上面に対して突出した第２の活性領域と、を有する周辺領域と、
前記第１および第２の活性領域上を第１の方向に延在するように、前記メモリセル領域および周辺領域の半導体基板内に埋め込まれた第１の配線と、
を有し、
前記第２の活性領域の前記第１の方向の幅は一定であることを特徴とする半導体装置。
【請求項２】
前記第１の活性領域は、前記第１の方向と交差する第２の方向に延在することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の方向に互いに平行に配置された複数の前記第１の活性領域を有することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２の活性領域は、前記第２の方向に延在する単位パターンが、前記第１および第２の方向とは異なる第３の方向に複数個、連なることによって形成されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
第１の素子分離領域と、前記第１の素子分離領域で区画されるように設けられた第１の活性領域と、を有するメモリセル領域と、
第２の素子分離領域と、前記第１および第２の素子分離領域の上面に対して突出した第２の活性領域と、を有する周辺領域と、
前記第１および第２の活性領域上を第１の方向に延在するように、前記メモリセル領域および周辺領域の半導体基板内に埋め込まれた第１の配線と、
を有し、
前記第２の活性領域は、側面の一部を介して、前記第１および第２の素子分離領域と接するように配置され、
前記第２の活性領域の前記第１の方向の幅は一定であることを特徴とする半導体装置。
【請求項６】
前記第１の活性領域は、前記第１の素子分離領域の上面に対して突出することを特徴とする請求項１〜５の何れか１項に記載の半導体装置。
【請求項７】
前記第１の配線は、ワード線であることを特徴とする請求項１〜６の何れか１項に記載の半導体装置。
【請求項８】
前記第１の方向における前記第１と第２の活性領域の間の最短距離は、一定であることを特徴とする請求項１〜７の何れか１項に記載の半導体装置。
【請求項９】
半導体基板に、（ａ）第１の素子分離領域と、前記第１の素子分離領域で区画される第１の活性領域とを有するメモリセル領域、および、（ｂ）第２の素子分離領域と、前記第１および第２の素子分離領域で区画されると共に前記第１および第２の素子分離領域の上面に対して突出した第２の活性領域とを有する周辺領域、を形成する第１の工程と、
前記第１および第２の活性領域上を第１の方向に延在するように、前記メモリセル領域および周辺領域の半導体基板内に埋め込まれた第１の配線を形成する工程と、
を有し、
前記第２の活性領域の前記第１の方向の幅は一定であることを特徴とする半導体装置の製造方法。
【請求項１０】
前記第１の工程において、
前記第１の方向と交差する第２の方向に延在するように前記第１の活性領域を形成することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第１の工程において、
前記第２の方向に互いに平行に配置された複数の前記第１の活性領域を形成することを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第１の工程において、
前記第２の方向に延在する単位パターンが、前記第１および第２の方向とは異なる第３の方向に複数個、連なるように、前記第２の活性領域を形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第１の工程において、
前記第１の素子分離領域の上面に対して突出するように、前記第１の活性領域を形成することを特徴とする請求項９〜１２の何れか１項に記載の半導体装置の製造方法。
【請求項１４】
前記第１の配線を形成する工程において、
前記第１および第２の活性領域上を第１の方向に延在するように、前記メモリセル領域および周辺領域内に溝を形成する工程と、
前記溝内に導電膜を埋め込むことによりワード線を形成する工程と、
を有することを特徴とする請求項９〜１３の何れか１項に記載の半導体装置の製造方法。
【請求項１５】
前記第１の工程において、
前記第１の方向における、前記第１と第２の活性領域の間の最短距離は一定となるように、前記第１および第２の活性領域を形成することを特徴とする請求項９〜１４の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来から、半導体基板に設けられた溝内に絶縁膜を埋め込むことで形成した素子分離（ＳＴＩ；Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）を有する半導体装置が用いられている。この半導体装置では、ＳＴＩで区画された領域が活性領域となる。また、従来から、トランジスタのゲート長を稼ぐため、半導体基板にＳＴＩの溝とは別にゲート埋め込み用の溝を形成し、ゲート電極を埋め込む方法が用いられている。
【０００３】
特許文献１（特開２０１１−１５９７３９号公報）には、ＳＴＩで分離された活性領域が形成され、ゲート電極が埋め込み配線として形成された半導体装置が開示されている。特許文献１の段落[００１４]には、幅の広い接続溝４０２近傍の線状溝部４０１内に埋め込まれた絶縁膜内に、ボイドなどの埋め込み不良が発生しやすいことが開示されている。特許文献１の方法では、この対策として、素子分離溝の平面形状を幅のばらつきの小さい形状とすることが開示されている（段落[００２０]）。また、特許文献１の図３０には、メモリセル領域を囲むように周辺領域が存在し、メモリセル領域における周辺領域との境界部にはメモリセル領域側に突き出た周辺領域が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１５９７３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図２６は、従来技術によるＤＲＡＭ２００の素子分離領域と素子形成領域（以下では、活性領域と記載する場合がある）と埋め込み配線の配置を示す平面模式図であり、中間部の記載を省略している。ＤＲＡＭ２００は、メモリセル領域６０と、メモリセル領域６０の外側において駆動用トランジスタ（図示せず）が配置された周辺領域６１を有している。周辺領域６１は、Ｙ方向に延在するＹ周辺領域６２とＸ方向に延在するＸ周辺領域６３Ａで構成されている。ＳＴＩ９の平面形状を規定する素子分離溝４は、Ｙ方向と交差する方向に延在する複数の線状溝部６５と、メモリセル領域６０のＹ方向の端側に位置する複数の活性領域１ＡとＸ周辺領域６３Ａで挟まれた、クランク状溝部６６とを有している。ここで、ＤＲＡＭ２００におけるＸ周辺領域６３Ａの一方の境界部６７は、クランク形状としており、他方の境界部６８は直線形状となっている。このため、Ｘ周辺領域６３ＡのＹ方向の幅は、最小値がＹ５となり、最大値がＹ６となっている。
【０００６】
このＤＲＡＭ２００において、ゲート電極からなる埋め込み配線５用の溝を形成するときに、ＳＴＩ９と共にＸ周辺領域６３Ａを構成する活性領域のシリコンも同時にドライエッチングする。この際、活性領域の幅が狭いほど活性領域のサイドエッチングが進行して、サイドエッチングが活性領域の中心部にまで到達することとなる。この結果、活性領域上面からのエッチングを加速させるので、幅が狭い活性領域は、幅が広くてサイドエッチングが中心部まで到達しない活性領域よりも、その高さが低くなる。
【０００７】
図２６に示すような従来技術のＤＲＡＭ２００では、Ｙ方向におけるＸ周辺領域６３Ａの幅は最小値Ｙ５から最大値Ｙ６まで変動するため、その上にゲート電極５用の溝を形成する際のサイドエッチング量が変動する。この結果、Ｘ周辺領域６３Ａを構成する活性領域の高さ（ゲート電極５用の溝の底部を構成する活性領域の上面の高さ）は、ばらつくこととなる。この状態で溝内にゲート電極５を埋め込むと、埋め込んだゲート電極５の膜厚もばらつきが出て、ゲート電極５の配線抵抗が変動することを、本発明者は見出した。
【課題を解決するための手段】
【０００８】
一実施形態は、
第１の素子分離領域と、前記第１の素子分離領域で区画されるように設けられた第１の活性領域と、を有するメモリセル領域と、
第２の素子分離領域と、前記第１および第２の素子分離領域で区画されると共に前記第１および第２の素子分離領域の上面に対して突出した第２の活性領域と、を有する周辺領域と、
前記第１および第２の活性領域上を第１の方向に延在するように、前記メモリセル領域および周辺領域の半導体基板内に埋め込まれた第１の配線と、
を有し、
前記第２の活性領域の前記第１の方向の幅は一定であることを特徴とする半導体装置に関する。
【０００９】
他の実施形態は、
第１の素子分離領域と、前記第１の素子分離領域で区画されるように設けられた第１の活性領域と、を有するメモリセル領域と、
第２の素子分離領域と、前記第１および第２の素子分離領域の上面に対して突出した第２の活性領域と、を有する周辺領域と、
前記第１および第２の活性領域上を第１の方向に延在するように、前記メモリセル領域および周辺領域の半導体基板内に埋め込まれた第１の配線と、
を有し、
前記第２の活性領域は、側面の一部を介して、前記第１および第２の素子分離領域と接するように配置され、
前記第２の活性領域の前記第１の方向の幅は一定であることを特徴とする半導体装置に関する。
【００１０】
他の実施形態は、
半導体基板に、（ａ）第１の素子分離領域と、前記第１の素子分離領域で区画される第１の活性領域とを有するメモリセル領域、および、（ｂ）第２の素子分離領域と、前記第１および第２の素子分離領域で区画されると共に前記第１および第２の素子分離領域の上面に対して突出した第２の活性領域とを有する周辺領域、を形成する第１の工程と、
前記第１および第２の活性領域上を第１の方向に延在するように、前記メモリセル領域および周辺領域の半導体基板内に埋め込まれた第１の配線を形成する工程と、
を有し、
前記第２の活性領域の前記第１の方向の幅は一定であることを特徴とする半導体装置の製造方法に関する。
【発明の効果】
【００１１】
第２の活性領域上の第１の配線の膜厚のばらつきを低減することにより、第1の配線の配線抵抗のばらつきを低減することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の半導体装置の一実施形態のメモリセル領域を表す平面図である。
【図２】図１の半導体装置のＡ−Ａ’方向およびＢ−Ｂ’方向の断面図である。
【図３】図１および２の半導体装置の製造方法の一工程を表す断面図である。
【図４】図１および２の半導体装置の製造方法の一工程を表す断面図である。
【図５】図１および２の半導体装置の製造方法の一工程を表す断面図である。
【図６】図１および２の半導体装置の製造方法の一工程を表す断面図である。
【図７】図１および２の半導体装置の製造方法の一工程を表す断面図である。
【図８】図１および２の半導体装置の製造方法の一工程を表す断面図である。
【図９】図１および２の半導体装置の製造方法の一工程を表す断面図である。
【図１０】図１および２の半導体装置の製造方法の一工程を表す断面図である。
【図１１】図１および２の半導体装置の製造方法の一工程を表す断面図である。
【図１２】図１および２の半導体装置の製造方法の一工程を表す断面図である。
【図１３】図１および２の半導体装置の製造方法の一工程を表す断面図である。
【図１４】図１および２の半導体装置の製造方法の一工程を表す断面図である。
【図１５】図１および２の半導体装置の製造方法の一工程を表す断面図である。
【図１６】図１および２の半導体装置の製造方法の一工程を表す断面図である。
【図１７】図１および２の半導体装置の製造方法の一工程を表す断面図である。
【図１８】図１および２の半導体装置の製造方法の一工程を表す断面図である。
【図１９】図１および２の半導体装置の製造方法の一工程を表す断面図である。
【図２０】図１および２の半導体装置の製造方法の一工程を表す断面図である。
【図２１】図１および２の半導体装置の製造方法の一工程を表す断面図である。
【図２２】図１および２の半導体装置の製造方法の一工程を表す断面図である。
【図２３】図１および２の半導体装置の製造方法の一工程を表す断面図である。
【図２４】図１および２の半導体装置の製造方法の一工程を表す断面図である。
【図２５】本発明の半導体装置の一実施形態におけるメモリセル領域と周辺領域を表す平面図である。
【図２６】従来の半導体装置におけるメモリセル領域と周辺領域を表す平面図である。
【図２７】従来の半導体装置における問題点を説明する断面図である。
【図２８】従来の半導体装置における問題点を説明する断面図である。
【図２９】従来の半導体装置における問題点を説明する断面図である。
【発明を実施するための形態】
【００１３】
本実施形態における半導体デバイスの構成について、半導体デバイスがＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の場合を一例にして説明する。なお、以下では、第1の方向をＹ方向、第１の方向と交差する第２の方向をＸ’方向、第３の方向をＸ方向として説明する。第1の活性領域をメモリセル領域６０内の活性領域１Ａ、第２の活性領域をＸ周辺領域６３として説明する。第1の素子分離領域をメモリセル領域６０内の素子分離領域（ＳＴＩ）９、第２の素子分離領域を周辺領域６１内の素子分離領域（ＳＴＩ）５９として説明する。また、第１の配線は、埋め込み配線５として説明する。
【００１４】
図１は、本実施形態によるＤＲＡＭ１００の構成を示す平面図であり、ＤＲＡＭ１００のメモリセル領域を示している。図２５は、ＤＲＡＭ１００の素子分離領域と素子形成領域と埋め込み配線の配置を示す平面模式図である。但し、図１では、構成要素の配置状況を明確にするため、容量コンタクトパッド上に位置するキャパシタと、キャパシタ上に位置する上部金属配線を省略している。また、図２５では、本実施形態の半導体装置の端部を記載して、中間部の記載を省略している。図２は、本実施形態によるＤＲＡＭ１００の構成を示す断面図であり、図２（ａ）は図１のＡ−Ａ’断面であり、図２（ｂ）は図１のＢ−Ｂ’断面を示している。ここで、図２（ａ）はＹ方向の断面となっているのに対して、図２（ｂ）は厳密にはＸ方向からずれているが、本説明ではＸ方向の断面として記載する。また、本実施形態のＤＲＡＭ１００では、ベースとなる半導体基板にシリコン基板を用いるものとする。また、単体の半導体基板だけでなく、半導体基板上に半導体デバイスが製造される過程の状態、および半導体基板上に半導体デバイスが形成された状態を含めて、ウェハと総称する。
【００１５】
図１及び図２５に示すように、ＤＲＡＭ１００は、メモリセル領域６０と、メモリセル領域６０の外側において駆動用トランジスタ（図示せず）が配置された周辺領域６１を有している。周辺領域６１は、Ｙ方向に延在しているＹ周辺領域６２と、Ｘ方向（第３の方向）に延在しているＸ周辺領域６３と、これらの外側に設けられた第２の素子分離領域（ＳＴＩ）５９と、で構成されている。すなわち、メモリセル領域６０は、Ｙ周辺領域６２とＸ周辺領域６３で囲まれるようにして形成されている。
【００１６】
メモリセル領域６０には、シリコン基板１に設けられた素子分離溝４内に絶縁膜を埋め込むことで形成された第1の素子分離領域９（以降、「ＳＴＩ」（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）９と称する）と、ＳＴＩ９によって区画された素子形成領域１Ａ（以降、「活性領域１Ａ」と称することがある）が設けられている。
【００１７】
図２５に示すように、メモリセル領域６０には、複数の活性領域１Ａが設けられている。各活性領域１Ａは、Ｙ方向と交差するＸ’方向（第２の方向）に延在している。ＳＴＩ９の平面形状を規定する素子分離溝４は、Ｙ方向と交差するＸ’方向に延在する複数の線状溝部６５と、メモリセル領域６０のＹ方向の端側に位置する複数の活性領域１ＡとＸ周辺領域６３で挟まれた、クランク状溝部６６とを有している。
【００１８】
クランク状溝部６６と隣接しているＸ周辺領域６３もクランク形状となっている。Ｘ周辺領域６３の側面の一部は、ＳＴＩ９の一部を構成するクランク状溝部６６に埋め込まれた絶縁膜と、Ｘ周辺領域６３の外側に設けられた第２の素子分離領域（ＳＴＩ）５９に接している。これにより、Ｘ周辺領域６３は、ＳＴＩ９と５９で区画されるように規定されている。後述するように、Ｘ周辺領域６３は、ＳＴＩ９および５９の上面に対して凸状に突出するように設けられている。すなわち、Ｘ周辺領域６３は、ＳＴＩ９および５９の上面から、この上面の法線方向であってこの上面から埋め込みワード線２３（５）に向かう方向に向かって突出している。Ｘ周辺領域６３は複数の単位パターン６４がＸ方向（第３の方向）に連なることで形成されている。各単位パターン６４は、その一方の端部の幅Ｙ１と他方の端部の幅Ｙ２を同じにして平行四辺形となるようにしており、さらにその短辺がＹ方向と平行になるように配置されている。このように、各単位パターン６４および複数の単位パターン６４から構成されるＸ周辺領域６３のＹ方向の幅は一定となっている。なお、各単位パターン６４の境界部５６におけるＹ方向の幅Ｙ７は、Ｙ１およびＹ２よりも大きくなる。しかし、本実施形態では、埋め込み配線５（２２および２３）は実質的に、この境界部５６上を延在しないため、本発明の効果に悪影響を及ぼさない。従って、本発明では、境界部５６における幅Ｙ７を考慮せず、クランク形状のＸ周辺領域６３であっても、そのＹ方向の幅は一定であるものとする。
【００１９】
また、各単位パターン６４はＸ’方向（長辺と平行な方向）に延在しており、各活性領域１Ａと平行となるように配置されている。このように、各単位パターン６４はそれぞれ各活性領域１Ａと同じＸ’方向に延在し、単位パターン６４と活性領域１Ａは互いに平行となるように配置されている。また、Ｙ方向における各単位パターン６４と各活性領域１Ａ間の最短距離（各単位パターン６４と、Ｙ方向の最も端に位置する活性領域１Ａの間のＹ方向の幅）は一定となっている。
【００２０】
活性領域１Ａの平面形状は、図２５に示すように、クランク状溝部６６と線状溝部６５を埋め込むことで形成されたＳＴＩ９の平面形状によって区画・決定される。後述するように、活性領域１Ａは、ＳＴＩ９の上面に対して凸状に突出するように設けられている。すなわち、活性領域１Ａは、ＳＴＩ９の上面から、この上面の法線方向であってこの上面から埋め込みワード線２３（５）に向かう方向に向かって突出している。ここで、クランク状溝部６６のＹ方向の幅を一定に保つためには、活性領域１Ａの配置状況に合わせて単位パターン６４を配置しなければならない。メモリセル領域６０のＹ方向における端側には、複数の活性領域１Ａが配置されているので、単位パターン６４の長さＸは一様では無く、図２５中ではＸ１＞Ｘ２となっている。
【００２１】
図２５に示すように、活性領域１Ａ上には、活性領域１Ａを縦断するように、Ｙ方向に延在する複数の埋め込み配線５が設けられている。さらに詳細に述べると、図１に示すように、複数の埋め込み配線（第１の配線）５は、Ｙ方向（第１の方向）に延在する埋め込みワード線２３と、素子分離用の埋め込み配線２２で構成されている。埋め込みワード線２３と素子分離用の埋め込み配線２２は、同じ構造を有しているが、機能は異なっている。埋め込みワード線２３は、メモリセルのゲート電極として機能するものである。素子分離用の埋め込み配線２２は、所定の電位に維持することにより隣接する素子（トランジスタ）を分離するものである。すなわち、同一の活性領域１Ａ上で隣接する素子間は、素子分離用の埋め込み配線２２を所定の電位に維持することにより、寄生トランジスタをオフ状態として分離させることができる。
【００２２】
図２（ａ）に示すように埋め込み配線２２は、複数のＳＴＩ９とシリコン基板１の一部上面を覆っており、これらの上面における断面積の変動が配線抵抗の変動となって、埋め込み配線２２の機能を妨げる要因となり得る。なお、埋込ワード線２３についても同様である。埋め込み配線５の断面積の変動は、ＳＴＩ９で挟まれたシリコン突起部１Ｂの高さばらつきに依存しているが、本実施形態では、後述する製法の説明部分で詳述するように、メモリセル領域６０のシリコン突起部１Ｂの幅を均等にしているので、シリコン突起部１Ｂの高さばらつきは発生しない。なお、この高さばらつきはメモリセル領域６０だけでなく、周辺領域６１でも抑制しなければならないが、前述したとおり、埋め込み配線５が交差するＸ周辺領域６３を構成している単位パターン６４の幅を一定にしているので、メモリセル領域６０と同様に、Ｘ周辺領域６３の高さばらつきは発生しない。この結果、Ｘ周辺領域６３上の埋め込み配線５の膜厚を一定として、配線抵抗のばらつきを低減することができる。
【００２３】
埋め込み配線５と直交する方向（図１におけるＸ方向）には、複数のビット線３０が所定の間隔で配置されている。埋め込みワード線２３と活性領域１Ａとが交差する領域に、夫々のメモリセルが形成されている。メモリセル領域６０の全体には複数のメモリセルが設けられており、個々のメモリセルには、夫々容量コンタクトパッド４２を介してキャパシタが接続されている。容量コンタクトパッド４２は、図１に示すように、少なくとも一部が容量コンタクトプラグ４１上に位置するように形成されており、夫々が重ならないように、メモリセル領域６０内に所定の間隔で配置されている。なお、本実施形態のＤＲＡＭ１００は、図１に示すように、Ｘ方向とＹ方向の間隔を夫々３Ｆと２Ｆにした単位エリアに相当する６Ｆ２セル配置（Ｆ値は最小加工寸法）としている。
【００２４】
本実施形態のＤＲＡＭ１００では、図２（ｂ）に示すように、ゲート電極として機能する埋め込みワード線２３がシリコン基板１内に完全に埋め込まれた埋め込みゲート型トランジスタを備えている。図２に示すように、埋め込みゲート型トランジスタは、シリコン基板１の第1の素子分離領域となるＳＴＩ９に囲まれた活性領域１Ａに設けられている。なお、ＳＴＩ９は、シリコン基板１の溝内に、絶縁膜６と絶縁膜７を積層させたものである。埋め込みゲート型トランジスタは、活性領域１Ａに設けられた溝の内壁を覆っているゲート絶縁膜１６と、ゲート絶縁膜１６の上面部と一部の側面部を覆っている介在層１７と、介在層１７の内側に設けられた埋め込みワード線２３となる導電膜１８と、低濃度不純物拡散層１１に設けられたソース・ドレイン領域の一方となる不純物拡散層２６と、ソース・ドレイン領域の他方となる不純物拡散層３７を有する構成となっている。
【００２５】
低濃度不純物拡散層１１は、ゲート絶縁膜１６が設けられた領域を除いた活性領域１Ａの上部に設けられており、シリコン基板１に多く含まれる導電性不純物とは反対の導電型の不純物が拡散した層である。また、導電膜１８は、その上面がライナー膜２０と埋め込み絶縁膜２１で覆われている。図２（ｂ）に示す活性領域１Ａには、説明の便宜上、埋め込みワード線２３を有する２個の埋め込みゲート型トランジスタを表しているが、実際のＤＲＡＭにおけるメモリセル領域には、数千〜数十万個の埋め込みゲート型トランジスタが配置されている。しかし、図２（ｂ）に示す導電膜１８Ａは、埋め込みワード線２３と同じ構造であるが、ワード線として機能するものではなく、隣接している埋め込みゲート型トランジスタを電気的に分離する埋め込み配線２２となっている。
【００２６】
本実施形態の埋め込みゲート型トランジスタは、図２（ａ）に示すように、埋め込み配線２２の一部が埋め込み配線２２の延在方向に配置されたＳＴＩ９の上面に埋め込まれた構造となっている。すなわち、ＳＴＩ９の上面の高さが、隣接する当該ＳＴＩ９間のシリコン基板１の表面の高さよりも低くなるように配置されている。これにより、シリコン基板１の上面には、埋め込み配線２２によるＳＴＩ９の埋め込み部分と、埋め込み配線２２の底面がゲート絶縁膜１６を介して接続するサドル形状のシリコン突起部１Ｂが設けられている。なお、埋め込みワード線２３は、埋め込み配線２２と同じ構造を有しているので、埋め込みワード線２３の下方にも、同様のＳＴＩ９の埋め込み部分とサドル形状のシリコン突起部１Ｂが設けられている。
【００２７】
サドル形状のシリコン突起部１Ｂは、ソース領域とドレイン領域との電位差が閾値を超えたとき、チャネルとして機能させることができる。本実施形態の埋め込みゲート型トランジスタは、サドル形状のシリコン突起部１Ｂのようなチャネル領域を有するサドルフィン型トランジスタである。埋め込みゲート型トランジスタとしてサドルフィン型トランジスタを適用することにより、オン電流が大きくなるという利点がある。
【００２８】
次に、図２を参照しながら、上記埋め込みゲート型トランジスタの上方における構成を説明する。ＤＲＡＭ１００のメモリセル領域には、上記埋め込みゲート型トランジスタおよびキャパシタ４８を有するメモリセルが複数、設けられている。キャパシタ４８は、シリンダー型のキャパシタであり、下部電極４５、容量絶縁膜４６および上部電極４７で構成されている。なお、下部電極４５は、シリンダー形状で、内壁と外壁を有しており、内壁側は容量絶縁膜４６と上部電極４７で埋め込まれている。埋め込みゲート型トランジスタの不純物拡散層２６は、不純物拡散層２６上に設けられた導電膜２７に接続されている。ここで導電膜２７は、導電膜２７上に設けられた導電膜２８と共にビット線３０を構成している。また、ビット線３０の上面はマスク膜２９で覆われており、その側面部は絶縁膜３１で覆われている。埋め込みゲート型トランジスタの不純物拡散層３７は、不純物拡散層３７上に設けられた容量コンタクトプラグ４１と容量コンタクトパッド４２を介して、下部電極４５に接続されている。ここで、容量コンタクトプラグ４１は、導電膜３８と導電膜４０の間に介在層３９を挿入した積層構造となっており、その側面部はサイドウォール絶縁膜３６で覆われている。また、容量コンタクトパッド４２は、キャパシタ４８と容量コンタクトプラグ４１とのアライメントマージンを確保するために設けられているので、容量コンタクトプラグ４１の上面を覆っている必要は無く、容量コンタクトプラグ４１上に位置して、少なくともその一部と接続していれば良い。
【００２９】
ビット線３０とマスク膜２９と容量コンタクトプラグ４１の夫々の側面は、第１層間絶縁膜２４と絶縁膜３１とライナー膜３２と塗布絶縁膜３３（以降は、ＳＯＤ［Ｓｐｉｎ  Ｏｎ  Ｄｉｅｌｅｃｔｒｉｃｓ］３３と表記）で覆われており、容量コンタクトパッド４２は、ＳＯＤ３３を保護するためのストッパー膜４３で覆われている。ストッパー膜４３上には、第３層間絶縁膜４４が設けられている。第３層間絶縁膜４４とストッパー膜４３を貫通したシリンダーホール４４Ａが、下部電極４５で覆われているので、下部電極４５の外壁は、第３層間絶縁膜４４とストッパー膜４３と接している。第３層間絶縁膜４４の上面は、容量絶縁膜４６で覆われて、容量絶縁膜４６の上面は上部電極４７で覆われている。
【００３０】
上部電極４７は、第４層間絶縁膜４９で覆われている。第４層間絶縁膜４９中にはコンタクトプラグ５０が設けられており、第４層間絶縁膜４９の上面には上部金属配線５１が設けられている。キャパシタ４８の上部電極４７は、コンタクトプラグ５０を介して、上部金属配線５１と接続されている。上部金属配線５１と第４層間絶縁膜４９は、保護膜５２で覆われている。
【００３１】
なお、本実施形態におけるキャパシタとして、下部電極４５の内壁のみを電極として利用するシリンダー型のキャパシタを記載しているが、キャパシタはこれに限定されるものではない。例えば、下部電極４５の内壁と外壁を電極として利用するクラウン型のキャパシタに変更することも可能である。また、キャパシタ上には、第４層間絶縁膜４９を介して上部金属配線５１と保護膜５２からなる配線層が設けられている。本実施形態では、配線層を１層とした単層配線構造を一例として記載しているが、これに限定されるものではない。例えば、複数の配線および層間絶縁膜から構成される多層配線構造に変更することも可能である。
【００３２】
以上のように、本実施形態における埋め込みゲート型トランジスタは、埋め込み配線５の延在方向の幅を一定にした周辺領域（Ｘ周辺領域６３）を備えている。従って、Ｘ周辺領域６３上の複数の埋め込み配線（第１の配線）５の膜厚のばらつきを低減させることができる。この結果、従来技術による埋め込みゲート型トランジスタよりも、埋め込み配線５の配線抵抗ばらつきを低減させるのに有効な構成となっている。
【００３３】
次に、本実施形態における半導体デバイスの製造方法について、半導体デバイスがＤＲＡＭ１００の場合を一例として、図３〜２５を参照しながら説明する。なお、各図において、（ａ）は図１におけるＡ−Ａ’断面に対応する断面図であり、（ｂ）は図１のＢ−Ｂ’断面に対応する断面図を示している。また、図２と同様に（ａ）図はＹ方向に平行な断面であり、（ｂ）図もＸ方向に平行な断面として記載する。
【００３４】
図３に示すように、Ｐ型のシリコン基板１上に、熱酸化法によるシリコン酸化膜（ＳｉＯ2）である犠牲膜２と熱ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によるシリコン窒化膜（Ｓｉ3Ｎ4）であるマスク膜３を順次、堆積する。次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、マスク膜３と犠牲膜２とシリコン基板１のパターニングを行い、活性領域１Ａ、Ｘ周辺領域６３（図示していない）およびＹ周辺領域６２（図示していない）を区画するための素子分離溝４（トレンチ）をシリコン基板１に形成する。さらに詳細に説明すると、図２５に示したように、素子分離溝４は、Ｘ方向に延在する複数の線状溝部６５と、ＳＴＩ９とＸ周辺領域６３で挟まれたクランク状溝部６６と、周辺領域６１の外周部として形成される。活性領域１Ａとなるシリコン基板１の上方は、マスク膜３で覆われている。
【００３５】
図４に示すように、熱酸化法によって、シリコン基板１とマスク膜３の表面に、シリコン酸化膜である絶縁膜６を形成する。この後、熱ＣＶＤ法によって、シリコン窒化膜である絶縁膜７を素子分離溝４の内部を充填するように堆積してから、エッチバックを行って、素子分離溝４の内部にのみ絶縁膜７を残存させる。
【００３６】
図５に示すように、プラズマＣＶＤ法によって、シリコン酸化膜である埋め込み膜８を素子分離溝４の内部を充填するように堆積させてから、図３で形成したマスク膜３が露出するまでＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理を行い、埋め込み膜８の表面を平坦化する。
【００３７】
図６に示すように、ウェットエッチングによって、マスク膜３および犠牲膜２を除去して、シリコン基板１の一部を露出させる。さらに素子分離溝４の表面における埋め込み膜８を露出させたシリコン基板１の表面の位置と概略同等になるようにする。以上の処理により、シリコン酸化膜６およびシリコン窒化膜７からなるＳＴＩ（第1の素子分離領域）９および５９（第２の素子分離領域；図示していない）が形成される。
【００３８】
本実施形態によるＤＲＡＭ１００の製法では、ＳＴＩ９および５９が形成されることにより、図２５に示すように、メモリセル領域６０におけるライン状の活性領域１Ａと、Ｘ周辺領域６３およびＹ周辺領域６２が区画されて、形成される。さらに詳細に説明すると、周辺領域６１では、Ｙ方向に延在してライン状になったＹ周辺領域６２と、Ｘ方向に延在してクランク状になったＸ周辺領域６３が形成されており、さらにＸ周辺領域６３は、平行四辺形状に形成された単位パターン６４で構成されている。
【００３９】
ＳＴＩ９および５９を形成した後に、熱酸化法によって、シリコン基板１の表面にシリコン酸化膜である犠牲膜１０を形成する。この後、低濃度のＮ型不純物（リン等）をイオン注入法でシリコン基板１に注入し、Ｎ型の低濃度不純物拡散層１１を形成する。低濃度不純物拡散層１１はトランジスタのソース／ドレイン（Ｓ／Ｄ）領域の一部として機能する。
【００４０】
図７に示すように、ＣＶＤ法によって、犠牲膜１０上にシリコン窒化膜である下層マスク膜１２を成膜し、さらにプラズマＣＶＤ法によって、下層マスク膜１２上にカーボン膜（アモルファス・カーボン膜）である上層マスク膜１３を順次、堆積する。その後、上層マスク膜１３と下層マスク膜１２に対して、開口部１３Ａを形成して、シリコン基板１の一部を露出させる。この開口部１３Ａは、埋め込み配線５（図２５参照）と同じ位置になるようにＹ方向へ延在させているので、露出させたシリコン基板１は、活性領域１Ａだけでなく、Ｘ周辺領域６３（図２５参照）にも存在している。
【００４１】
図８に示すように、下層マスク膜１２および上層マスク膜１３を用いたドライエッチングによって、開口部１３Ａから露出させたシリコン基板１をエッチングして、幅Ｘ３が３５ｎｍのゲート電極溝（トレンチ）１５を形成する。このドライエッチングは、誘導結合プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）による反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法により、テトラフルオロメタン（ＣＦ4）と六フッ化硫黄（ＳＦ6）と塩素（Ｃｌ2）とヘリウム（Ｈｅ）をプロセスガスに用いて、バイアスパワーを１００〜３００Ｗ、圧力を３〜１０Ｐａとして行う。ゲート電極溝１５は、活性領域１Ａ及びＸ周辺領域６３と交差するＹ方向に延在するライン状のパターンとして形成される。また、このドライエッチングの際、上層マスク膜１３も除去される。ゲート電極溝１５を形成する際には、シリコン突起部１Ｂの表面よりもＳＴＩ９および５９を深くエッチングする。このエッチングにより、ＳＴＩ９および５９の上面からの高さＺ１を５５ｎｍとしたサドル形状のシリコン突起部１Ｂが残存する。Ｘ周辺領域６３を構成する活性領域についても同様である。このサドル形状のシリコン突起部１Ｂがトランジスタのチャネル領域として機能する。
【００４２】
ここで、本実施形態の効果を明確にするため、図２７（ａ）と図２８（ａ）を用いて、従来技術によるゲート電極溝１５の形成方法を詳細に説明する。なお、形成方法の特徴を理解し易くするため、図２７（ａ）と図２８（ａ）の断面図では、図２６で示したＸ周辺領域６３Ａの２箇所（幅Ｙ５付近、幅Ｙ６付近）を並べて示している。
【００４３】
従来技術では、まず、図２７に示すように、ドライエッチングによって、ＳＴＩ９を掘り下げて、ＳＴＩ９および５９の上方にホール１５Ａを形成する。このとき、各々のホール１５Ａは、Ｙ方向の幅がＹ５であるシリコン突起部１Ｃ並びにＹ６であるシリコン突起部１Ｄで分断されて、不連続となっている。さらにシリコン突起部１Ｃと１Ｄは、エッチングされずに残留しているので、ＳＴＩ９および５９と接していた側面部が露出する。この状態までは、従来技術と本実施形態で共通となっている。
【００４４】
次に、図２８に示すように、ホール１５Ａを連続に繋げてゲート電極溝１５とするために、ドライエッチングによって、シリコン突起部１Ｃと１Ｄの上部を除去する。このドライエッチングでは、六フッ化硫黄（ＳＦ6）の流量を増加させることにより、ＳＴＩ９および５９との選択比が向上するので、シリコン突起部１Ｃと１Ｄだけを除去することができる。しかし、六フッ化硫黄（ＳＦ6）は、シリコン突起部１Ｃと１Ｄの上面だけでなく、各々の側面部にも到達するので、側面からのエッチング（サイドエッチと称する）も生ずる。このため、幅が狭いシリコン突起部１Ｃでは、サイドエッチが中心部にまで到達して、上面からのエッチングを加速させるので、幅が広くてサイドエッチが中心部まで到達しないシリコン突起部１Ｄよりも、高さが低く（Ｚ２＜Ｚ３）なる。このように、従来技術では、ゲート電極溝１５を形成するシリコン突起部の幅が異なっているので、ゲート電極溝を形成する際のサイドエッチ量が変動して、シリコン突起部の高さばらつきＺ４が５０ｎｍ程度生じることになる。
【００４５】
これに対して、本実施形態では、Ｘ周辺領域６３（図２５参照）を構成している単位パターン６４のＹ方向における幅を一定（Ｙ１＝Ｙ２）にして、Ｘ周辺領域６３におけるシリコン突起部の幅を一定にしているので、シリコン突起部のサイドエッチ量が均等となる。この結果、ゲート電極溝１５のシリコン突起部の高さは、ばらつくことなく安定した均一なものとすることができる。
【００４６】
図９に示すように、ゲート絶縁膜１６を形成する。ゲート絶縁膜１６としては、熱酸化法で形成したシリコン酸化膜等が利用できる。この後、ＣＶＤ法によって、窒化チタン（ＴｉＮ）である介在層１７とタングステン（Ｗ）である導電膜１８を順次堆積する。
【００４７】
図１０に示すように、ゲート電極溝１５において、シリコン突起部１Ｂの上面からの厚さＺ５が１４５ｎｍ程度で導電膜１８が残留するように、ドライエッチングによって、不要となった導電膜１８の上部を除去する。このドライエッチングでは、ウェハにバイアスが印加されない条件としており、介在層１７とゲート絶縁膜１６に対する導電膜１８の選択比を６以上としているので、ゲート電極溝１５の底部へ導電膜１８だけを容易に残留させることができ、導電膜１８の厚さばらつきも生じない。すなわち、本実施形態では、シリコン突起部１Ｂの高さが均一なため、シリコン突起部１Ｂ上の導電膜１８の厚さも均一となる。Ｘ周辺領域６３上の導電膜１８の厚さについても同様である。なお、残留させる導電膜１８の高さは、ドライエッチングの処理時間によって、制御することができる。これに対して、従来技術による導電膜１８の成膜後の厚さは、図２９に示したように、シリコン突起部１Ｃ上での厚さＺ５が１７０ｎｍ、シリコン突起部１Ｄ上での厚さＺ６が１２０ｎｍとなって、シリコン突起部の高さばらつきに応じた厚さばらつきが生じている。
【００４８】
ゲート電極溝１５の底部における導電膜１８の表面と同じ高さで介在層１７が残留するように、ドライエッチングによって、不要となった介在層１７を除去する。このドライエッチングでは、ウェハにバイアスが印加されない条件としており、下層マスク膜１２とゲート絶縁膜１６に対する介在層１７の選択比を６以上としているので、ゲート電極溝１５の底部へ介在層１７だけを容易に残留させることができる。なお、残留させる介在層１７の高さは、ドライエッチングの処理時間によって、制御することができる。このドライエッチングによって、介在層１７と導電膜１８で構成される埋め込みワード線２３と埋め込み配線２２をゲート電極溝１５の底部に形成することができる。
【００４９】
図１１に示すように、残存させた導電膜１８の上面とゲート電極溝１５の内壁を覆うように、熱ＣＶＤ法によって、シリコン窒化膜であるライナー膜２０を形成する。次に、ライナー膜２０上に埋め込み絶縁膜２１を堆積する。埋め込み絶縁膜２１としては、プラズマＣＶＤ法で形成したシリコン酸化膜、塗布膜であるＳＯＤ膜や、それらの積層膜が利用できる。ＳＯＤ膜を用いた場合には、形成後に高温の水蒸気（Ｈ2Ｏ）雰囲気中でアニール処理を行い、固体の膜に改質する。
【００５０】
図１２に示すように、ＣＭＰ法により、ライナー膜２０が露出するまで埋め込み絶縁膜２１を除去した後に、エッチバックによって下層マスク膜１２と犠牲膜１０と、埋め込み絶縁膜２１及びライナー膜２０の一部を除去し、埋め込み絶縁膜２１の表面が、シリコン基板１の表面と概略同程度の高さになるようにする。これにより、埋め込みワード線２３および素子分離用の埋め込み配線２２の上面が絶縁される。
【００５１】
図１３に示すように、シリコン基板１上を覆うように、プラズマＣＶＤ法によるシリコン酸化膜である第１層間絶縁膜２４を形成する。この後、フォトリソグラフィ技術およびドライエッチング技術で、第１層間絶縁膜２４の一部を除去して、ビットコンタクト開口２５を形成する。図１に示すように、ビットコンタクト開口２５と活性領域１Ａが重なった部分では、シリコン基板１の表面が露出する。ビットコンタクト開口２５を形成した後に、ビットコンタクト開口２５の底部にＮ型不純物（ヒ素等）をイオン注入し、シリコン基板１の表面近傍にＮ型の不純物拡散層２６を形成する。形成したＮ型の不純物拡散層２６は、トランジスタのソース・ドレイン領域として機能する。
【００５２】
図１４に示すように、不純物拡散層２６と第１層間絶縁膜２４を覆うように、熱ＣＶＤ法によるＮ型の不純物（リン等）を含有させたポリシリコン膜である導電膜２７と、スパッタ法によるタングステンである導電膜２８と、プラズマＣＶＤ法によるシリコン窒化膜であるマスク膜２９を順次、堆積する。
【００５３】
図１５に示すように、導電膜２７と導電膜２８とマスク膜２９の積層膜をライン形状にパターニングし、導電膜２７と導電膜２８で構成されるビット線３０を形成する。ビット線３０の幅Ｙ７と間隔Ｙ８は、夫々５０ｎｍとしている。なお、これ以降、ビット線３０の上面に残留したマスク膜２９を含めてビット線３０と称することがある。ビット線３０は、埋め込みワード線２３と交差するＸ方向に延在するパターンとして形成される。図１では、ビット線３０を埋め込みワード線２３と直交する直線形状で示したが、一部を湾曲させた形状として配置してもよい。ビットコンタクト開口２５内に露出させたシリコン基板１の表面部分で、ビット線３０の下層を構成している導電膜２７と不純物拡散層２６（ソース・ドレイン領域の一方）が接続する。
【００５４】
図１６に示すように、ビット線３０の側面を覆うように、熱ＣＶＤ法によるシリコン窒化膜である絶縁膜３１を形成した後に、その上面を覆うように、熱ＣＶＤ法によるシリコン窒化膜等であるライナー膜３２を形成する。
【００５５】
図１７に示すように、隣接したビット線３０の間のスペース部を充填するように、塗布膜であるＳＯＤ膜３３を堆積した後に、高温の水蒸気（Ｈ2Ｏ）雰囲気中でアニール処理を行い、固体の膜に改質する。次に、ＣＭＰ法で、ライナー膜３２の上面が露出するまでＳＯＤ膜３３を除去した後に、プラズマＣＶＤ法でシリコン酸化膜である第２層間絶縁膜３４を形成して、ＳＯＤ膜３３の表面を覆う。
【００５６】
図１８に示すように、フォトリソグラフィ法およびドライエッチング法を用いて、第２層間絶縁膜３４とＳＯＤ膜３３を貫通する容量コンタクト開口３５を形成する。ここでは、前述したビット線３０の側面に形成した絶縁膜３１およびライナー膜３２をサイドウォールとして用いたＳＡＣ（Ｓｅｌｆ  Ａｌｉｇｎｍｅｎｔ  Ｃｏｎｔａｃｔ）法によって、容量コンタクト開口３５が形成される。容量コンタクト開口３５と活性領域１Ａが重なった部分で、シリコン基板１の表面が露出する。容量コンタクト開口３５の内壁を覆うように、熱ＣＶＤ法によるシリコン窒化膜を成膜してから、エッチバックすることで、容量コンタクト開口３５の側面部にサイドウォール（ＳＷ）絶縁膜３６を形成する。サイドウォール絶縁膜３６を形成後、Ｎ型不純物（リン等）をシリコン基板１へイオン注入して、シリコン基板１の表面近傍にＮ型の不純物拡散層３７を形成する。形成したＮ型の不純物拡散層３７は、トランジスタのソース・ドレイン領域として機能する。
【００５７】
図１９に示すように、コンタクト開口３５の内側に、熱ＣＶＤ法でリンを含有させたポリシリコン膜を堆積させた後に、エッチバックを行って、容量コンタクト開口３５の底部にポリシリコン膜である導電膜３８を残存させる。この後、導電膜３８の上面にスパッタ法でコバルトシリサイド（ＣｏＳｉ）である介在層３９を形成してから、容量コンタクト開口３５の内部を充填するように、ＣＶＤ法でタングステンである導電膜４０を堆積する。次に、ＣＭＰ法によって、マスク膜２９の表面が露出するまで、導電膜４０と第２層間絶縁膜３４とライナー膜３２と絶縁膜３１を除去して、容量コンタクト開口３５の内部だけに導電膜４０を残存させる。これにより、積層した導電膜３８と介在層３９と導電膜４０で構成された容量コンタクトプラグ４１が形成される。
【００５８】
図２０に示すように、シリコン基板（ウェハ）１の上面に、スパッタ法によって、窒化タングステン（ＷＮ）とタングステン（Ｗ）を順次、堆積した積層膜を形成する。次に、フォトリソグラフィ法とドライエッチング法を用いて、積層膜をパターニングすることで、容量コンタクトパッド４２を形成する。ここで、容量コンタクトパッド４２は、容量コンタクトプラグ４１を構成している導電膜４０と接続している。
【００５９】
図２１に示すように、容量コンタクトパッド４２の上面を覆うように、熱ＣＶＤ法によるシリコン窒化膜であるストッパー膜４３を形成後、ストッパー膜４３上に、プラズマＣＶＤ法によるシリコン酸化膜である第３層間絶縁膜４４を形成する。
【００６０】
図２２に示すように、フォトリソグラフィ法とドライエッチング法を用いて、容量コンタクトパッド４２の上面の少なくとも一部を露出させるように、第３層間絶縁膜４４とストッパー膜４３を貫通するシリンダーホール４４Ａを形成する。次に、シリンダーホール４４Ａの内壁を覆うように、ＣＶＤ法による窒化チタンでキャパシタの下部電極４５を形成する。シリンダーホール４４Ａの底部における下部電極４５の下面は、容量コンタクトパッド４２と接続している。
【００６１】
図２３に示すように、下部電極４５の表面を覆うように、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法による容量絶縁膜４６を形成した後に、ＣＶＤ法による窒化チタンであるキャパシタの上部電極４７を形成する。ここで、容量絶縁膜４６としては、酸化ジルコニウム（ＺｒＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化ハフニウム（ＨｆＯ2）や、それらの積層膜を用いることができる。
【００６２】
図２４に示すように、上部電極４７を覆うように、プラズマＣＶＤ法によるシリコン酸化膜である第４層間絶縁膜４９を形成後、フォトリソグラフィ法とドライエッチング法を用いて、第４層間絶縁膜４９にコンタクトホール（図示せず）を形成する。次に、ＣＶＤ法によるタングステンでコンタクトホールを埋め込んでから、第４層間絶縁膜４９の上面で余剰となっているタングステンをＣＭＰ法で除去して、コンタクトプラグ５０を形成する。次に、第４層間絶縁膜４９の上面にアルミニウム（Ａｌ）や銅（Ｃｕ）等を成膜してからパターニングすることで、上部金属配線５１を形成する。このとき上部金属配線５１は、コンタクトプラグ５０を介して、上部電極４７と接続している。この後、上部金属配線５１を覆うように保護膜５２を形成すれば、ＤＲＡＭ１００のメモリセルが完成する。
【符号の説明】
【００６３】
１  シリコン基板
１Ａ  素子形成領域（活性領域）
１Ｂ  シリコン突起部
１Ｃ  シリコン突起部
１Ｄ  シリコン突起部
２  犠牲膜
３  マスク膜
４  素子分離溝（トレンチ）
５  埋め込み配線
６  絶縁膜
７  絶縁膜
８  埋め込み膜
９  第１の素子分離領域（ＳＴＩ）
１０  犠牲膜
１１  低濃度不純物拡散層
１２  下層マスク膜
１３  上層マスク膜
１３Ａ  開口部
１５  ゲート電極溝（トレンチ）
１５Ａ  ホール
１６  ゲート絶縁膜
１７  介在層
１８  導電膜
１８Ａ  導電膜
２０  ライナー膜
２１  埋め込み絶縁膜
２２  素子分離用の埋め込み配線
２３  埋め込みワード線
２４  第１層間絶縁膜
２５  ビットコンタクト開口
２６  第1の不純物拡散層
２７  導電膜
２８  導電膜
２９  マスク膜
３０  ビット線
３１  絶縁膜
３２  ライナー膜
３３  ＳＯＤ（塗布絶縁膜）
３４  第２層間絶縁膜
３５  容量コンタクト孔
３６  サイドウォール絶縁膜
３７  第２の不純物拡散層
３８  導電膜
３９  介在層
４０  導電膜
４１  容量コンタクトプラグ
４２  容量コンタクトパッド
４３  ストッパー膜
４４  第３層間絶縁膜
４４Ａ  シリンダーホール
４５  下部電極
４６  容量絶縁膜
４７  上部電極
４８  キャパシタ
４９  第４層間絶縁膜
５０  コンタクトプラグ
５１  上部金属配線
５２  保護膜
５５  第1の活性領域の端部
５６  境界部
５９  第２の素子分離領域（ＳＴＩ）
６０  メモリセル領域
６１  周辺領域
６２  Ｙ周辺領域
６３  Ｘ周辺領域
６３Ａ  Ｘ周辺領域
６４  単位パターン
６５  線状溝部
６６  クランク状溝部
６７、６８  境界部
１００  ＤＲＡＭ
２００  ＤＲＡＭ
【図１】
2013254815.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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