(57)【要約】      （修正有）【課題】ＰＶＴ変動によってスキューが発生しても、不良に関する情報を適切に格納できるようにした半導体メモリ装置を提供する。【解決手段】書き込み動作のために書き込みコマンドおよびデータを印加し、読み出し動作のために読み出しコマンドを印加し、前記読み出し動作によって出力データが入力されるテスト回路と、前記書き込みコマンドに応答して前記データをメモリセルに格納し、前記読み出しコマンドに応答して不良に関する情報を含む情報データを内部的に格納するが、前記情報データの格納は、前記情報データのレベルが遷移する場合に発生するパルスに同期して行われる。【選択図】図１
2013097854.tif 000002
【特許請求の範囲】
【請求項１】
書き込み動作のために書き込みコマンドおよびデータを印加し、読み出し動作のために読み出しコマンドを印加し、前記読み出し動作によって出力データが入力されるテスト回路と、
前記書き込みコマンドに応答して前記データをメモリセルに格納し、前記読み出しコマンドに応答して不良に関する情報を含む情報データを内部的に格納するが、前記情報データの格納は、前記情報データのレベルが遷移する場合に発生するパルスに同期して行われる半導体メモリ装置と、
を備えることを特徴とする半導体システム。
【請求項２】
前記半導体メモリ装置は、テストモード信号に応答して前記格納された情報データを前記出力データとして出力することを特徴とする請求項１に記載の半導体システム。
【請求項３】
前記半導体メモリ装置は、
前記読み出しコマンドに応答して生成された読み出しクロックに同期して、前記メモリセルに格納されたデータをテストデータとして出力するメモリ部と、  前記読み出しクロックを遅延させて生成された遅延クロックに同期して、前記テストデータをセンシング増幅して前記情報データとして出力するセンシング増幅部と、
前記情報データのレベルが遷移する場合に発生する前記パルスを含むパルス信号を生成するパルス生成部と、
前記パルス信号に応答して前記情報データを格納する格納部と、
を備えることを特徴とする請求項２に記載の半導体システム。
【請求項４】
前記格納部は、第１テストモード信号に応答して前記格納された情報データを前記出力データとして出力することを特徴とする請求項３に記載の半導体システム。
【請求項５】
第２テストモード信号に応答して前記出力データをデータパッドを介して出力する出力制御部をさらに備えることを特徴とする請求項４に記載の半導体システム。
【請求項６】
前記センシング増幅部は、
前記遅延クロックに同期して、前記テストデータを受けて内部ノードを駆動する駆動部と、
読み出し動作期間において、前記内部ノードをプリチャージし、前記内部ノードの信号をバッファリングして前記情報データとして出力するプリチャージバッファ部と、
を備えることを特徴とする請求項３に記載の半導体システム。
【請求項７】
前記パルス生成部は、前記情報データの立ち下がりエッジに応答して発生するパルスを生成することを特徴とする請求項３に記載の半導体システム。
【請求項８】
前記格納部は、第１テストモード信号に応答してプリチャージされる制御信号をラッチして前記出力データを生成し、前記パルス信号のパルスが生成される場合、前記情報データを受けてラッチして前記出力データを生成することを特徴とする請求項３に記載の半導体システム。
【請求項９】
前記格納部は、
テストクロックに応答して前記情報データが入力される入力部と、
前記第１テストモード信号に応答して前記入力部を介して入力されたデータを制御信号として伝達し、前記テストクロックに応答して前記制御信号をラッチする制御信号生成部と、
を備えることを特徴とする請求項３に記載の半導体システム。
【請求項１０】
前記格納部は、
前記制御信号をバッファリングして前記出力データとして出力するバッファ部と、
前記制御信号および前記パルス信号に応答して前記テストクロックを生成するテストクロック生成部と、
をさらに備えることを特徴とする請求項９に記載の半導体システム。
【請求項１１】
読み出しコマンドに応答して生成された読み出しクロックに同期して、書き込み動作によってメモリセルに格納されたデータをテストデータとして出力するメモリ部と、
前記読み出しクロックを遅延させて生成された遅延クロックに同期して、前記テストデータをセンシング増幅して情報データとして出力するセンシング増幅部と、
前記情報データのレベルが遷移する場合に発生するパルスを含むパルス信号を生成するパルス生成部と、
前記パルス信号に応答して前記情報データを格納する格納部と、
を備えることを特徴とする半導体メモリ装置。
【請求項１２】
前記格納部は、第１テストモード信号に応答して前記格納された情報データを出力データとして出力することを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１３】
第２テストモード信号に応答して前記出力データをデータパッドを介して出力する出力制御部をさらに備えることを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１４】
前記センシング増幅部は、
前記遅延クロックに同期して、前記テストデータを受けて内部ノードを駆動する駆動部と、
読み出し動作期間において、前記内部ノードをプリチャージし、前記内部ノードの信号をバッファリングして前記情報データとして出力するプリチャージバッファ部と、
を備えることを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１５】
前記パルス生成部は、前記情報データの立ち下がりエッジに応答して発生するパルスを生成することを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１６】
前記格納部は、第１テストモード信号に応答してプリチャージされる制御信号をラッチして前記出力データを生成し、前記パルス信号のパルスが生成される場合、前記情報データを受けてラッチして前記出力データを生成することを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１７】
前記格納部は、
テストクロックに応答して前記情報データが入力される入力部と、
前記第１テストモード信号に応答して前記入力部を介して入力されたデータを制御信号として伝達し、前記テストクロックに応答して前記制御信号をラッチする制御信号生成部と、
備えることを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１８】
前記格納部は、
前記制御信号をバッファリングして前記出力データとして出力するバッファ部と、
前記制御信号および前記パルス信号に応答して前記テストクロックを生成するテストクロック生成部と、
をさらに備えることを特徴とする請求項１７に記載の半導体メモリ装置。
【発明の詳細な説明】
【背景技術】
【０００１】
一般的に、半導体システムでは、半導体メモリ装置の不良可能性を早期に除去して信頼性を向上させるために不良テストを行う。不良テストは、メモリセルに同一のデータを書き込んだ後、読み出して、半導体メモリ装置の不良の有無を確認する方式で行われる。半導体メモリ装置の不良の有無は、書き込まれたデータと読み出されたデータとが同一であるか否かから確認することができる。すなわち、書き込まれたデータと読み出されたデータとが同一の場合、半導体メモリ装置は正常と判断され、書き込まれたデータと読み出されたデータとが異なる場合、半導体メモリ装置は不良と判断される。
【０００２】
不良テストを行った後、半導体メモリ装置の不良に関する情報は内部的に格納される。このとき、格納動作は、読み出し動作時に内部的に生成された遅延クロックに同期して行われるが、遅延クロックは、読み出しコマンドに同期して生成されたクロックを遅延させて生成される。
【０００３】
しかし、半導体メモリ装置において、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）変動によってスキュー（Ｓｋｅｗ）が発生した場合、遅延クロックに同期して、不良セルと判断されたメモリセルに関する情報を格納するタイミングを合わせることが困難で、半導体メモリ装置の不良に関する情報を適切に格納できないという問題があった。
【０００４】
なお、上記背景技術に関する先行技術文献としては、例えば下記特許文献１及び特許文献２が挙げられる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第６，４７７，０９５  Ｂ２号公報
【特許文献２】韓国特許公開第１０−１０４９４１５Ａ号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、半導体メモリ装置の不良に関する情報を基にパルスを発生させ、パルスに同期して不良に関する情報を格納することにより、ＰＶＴ変動によってスキューが発生しても、半導体メモリ装置の不良に関する情報を適切に格納できるようにした半導体メモリ装置および半導体システムを提供する。
【課題を解決するための手段】
【０００７】
このために、本発明は、書き込み動作のために書き込みコマンドおよびデータを印加し、読み出し動作のために読み出しコマンドを印加し、前記読み出し動作によって出力データが入力されるテスト回路と、前記書き込みコマンドに応答して前記データをメモリセルに格納し、前記読み出しコマンドに応答して不良に関する情報を含む情報データを内部的に格納するが、前記情報データの格納は、前記情報データのレベルが遷移する場合に発生するパルスに同期して行われる半導体メモリ装置と、を備える半導体システムを提供する。
【０００８】
また、本発明は、読み出しコマンドに応答して生成された読み出しクロックに同期して、書き込み動作によってメモリセルに格納されたデータをテストデータとして出力するメモリ部と、前記読み出しクロックを遅延させて生成された遅延クロックに同期して、前記テストデータをセンシング増幅して情報データとして出力するセンシング増幅部と、前記情報データのレベルが遷移する場合に発生するパルスを含むパルス信号を生成するパルス生成部と、前記パルス信号に応答して前記情報データを格納する格納部と、を備える半導体メモリ装置を提供する。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施形態にかかる半導体システムの構成を示すブロック図である。
【図２】図１に示した半導体システムに備えられた半導体メモリ装置の構成を示すブロック図である。
【図３】図２に示した半導体メモリ装置に備えられたセンシング増幅部の一実施形態にかかる回路図である。
【図４】図２に示した半導体メモリ装置に備えられたパルス生成部の一実施形態にかかる回路図である。
【図５】図２に示した半導体メモリ装置に備えられた格納部の一実施形態にかかる回路図である。
【図６】図１に示した半導体システムで行われる不良テストを説明するためのタイミング図である。
【発明を実施するための形態】
【００１０】
図１は、本発明の一実施形態にかかる半導体システムの構成を示すブロック図である。
【００１１】
図１に示すように、本実施形態にかかる半導体システムは、書き込み動作のために書き込みコマンドＷＴＣＭＤおよびデータＤＡＴＡを印加し、読み出し動作のために読み出しコマンドＲＤＣＭＤを印加し、読み出し動作によって出力データＤＯＵＴが入力されるテスト回路１と、書き込みコマンドＷＴＣＭＤに応答してデータＤＡＴＡをメモリセル（図示せず）に格納し、読み出しコマンドＲＤＣＭＤに応答して不良に関する情報を内部的に格納し、格納された情報を出力データＤＯＵＴとして出力する半導体メモリ装置２とを備える。以下、半導体メモリ装置２の構成を、図２を参照してより具体的に説明する。
【００１２】
図２を参照すると、半導体メモリ装置２は、メモリ部２１と、遅延部２２と、センシング増幅部２３と、パルス生成部２４と、格納部２５と、出力制御部２６とから構成される。メモリ部２１は、書き込みコマンドＷＴＣＭＤによって行われる書き込み動作時にデータＤＡＴＡを格納する複数のメモリセルを備え、読み出しコマンドＲＤＣＭＤに応答して生成される読み出しクロックＲＤ＿ＣＬＫに同期して、書き込み動作時にメモリセルに格納されたデータをテストデータＴＧＯとして出力する。遅延部２２は、読み出しクロックＲＤ＿ＣＬＫを予め設定された期間だけ遅延させて遅延クロックＣＬＫＤを生成する。センシング増幅部２３は、遅延クロックＣＬＫＤに同期して、テストデータＴＧＯをセンシング増幅して情報データＩＦＤとして出力する。パルス生成部２４は、情報データＩＦＤのレベルが遷移する場合に発生するパルスを含むパルス信号ＰＵＬを生成する。格納部２５は、パルス信号ＰＵＬのパルスが入力された場合に情報データＩＦＤを格納し、第１テストモード信号ＴＭ１に応答して格納されたデータを出力データＤＯＵＴとして出力する。出力制御部２６は、第２テストモード信号ＴＭ２に応答して出力データＤＯＵＴをデータパッドＤＱを介して出力する。ここで、情報データＩＦＤは、半導体メモリ装置２に不良がない場合、テスト回路１から印加されたデータＤＡＴＡと同一のレベルを有し、半導体メモリ装置２に不良がある場合、データＤＡＴＡとは異なるレベルを有するように設定される。
【００１３】
以下、図３〜図５を参照して、図２に示したセンシング増幅部２３、パルス生成部２４、および格納部２５の構成をより具体的に説明する。
【００１４】
図３を参照すると、センシング増幅部２３は、遅延クロックＣＬＫＤに同期して、テストデータＴＧＯに応答して内部ノードｎｄ２１を駆動する駆動部２３１と、読み出しパルスＲＤ＿Ｐに応答して内部ノードｎｄ２１をプリチャージし、内部ノードｎｄ２１の信号をバッファリングして情報データＩＦＤとして出力するプリチャージバッファ部２３２とから構成される。ここで、読み出しパルスＲＤ＿Ｐは、読み出し動作期間に論理ハイレベルにイネーブルされる信号である。このような構成のセンシング増幅部２３は、遅延クロックＣＬＫＤが論理ハイレベルの場合、テストデータＴＧＯのレベルに応じて内部ノードｎｄ２１を駆動し、内部ノードｎｄ２１の信号をバッファリングして情報データＩＦＤとして出力する。
【００１５】
図４を参照すると、パルス生成部２４は、インバータＩＶ２１と、反転遅延部２４１と、論理部２４２とから構成される。パルス生成部２４は、情報データＩＦＤの立ち下がりエッジ、すなわち、論理ハイレベルから論理ローレベルに遷移する場合に発生するパルスを含むパルス信号ＰＵＬを生成する。
【００１６】
図５を参照すると、格納部２５は、テストクロック生成部２５１と、入力部２５２と、制御信号生成部２５３と、バッファ部２５４とから構成される。テストクロック生成部２５１は、パルス信号ＰＵＬおよび制御信号ＣＮＴに応答してテストクロックＴＣＬＫおよび反転テストクロックＴＣＬＫＢを生成する。入力部２５２は、テストクロックＴＣＬＫおよび反転テストクロックＴＣＬＫＢに応答して情報データＩＦＤがバッファリングされて入力される。制御信号生成部２５３は、第１テストモード信号ＴＭ１に応答して制御信号ＣＮＴを論理ローレベルにプリチャージし、入力部２５２を介して入力されたデータをバッファリングして制御信号ＣＮＴとして出力し、テストクロックＴＣＬＫおよび反転テストクロックＴＣＬＫＢに応答して制御信号ＣＮＴをラッチして格納する。バッファ部２５４は、制御信号ＣＮＴを反転バッファリングして出力データＤＯＵＴとして出力する。
【００１７】
このように構成された格納部２５は、第１テストモード信号ＴＭ１が論理ハイレベルの場合、パルス信号ＰＵＬによって制御信号ＣＮＴおよび出力データＤＯＵＴを生成する。すなわち、半導体メモリ装置に不良が発生せずにパルス信号ＰＵＬのパルスが生成されない場合、テストクロックＴＣＬＫは論理ハイレベル、反転テストクロックＴＣＬＫＢは論理ローレベルに生成されるため、制御信号ＣＮＴはラッチされて格納される。このとき、制御信号ＣＮＴは、論理ローレベルにプリチャージされた状態を維持する。一方、半導体メモリ装置に不良が発生してパルス信号ＰＵＬのパルスが生成される場合、テストクロックＴＣＬＫは論理ローレベル、反転テストクロックＴＣＬＫＢは論理ハイレベルに生成されるため、入力部２５２を介して論理ローレベルの情報データＩＦＤが入力され、制御信号ＣＮＴは論理ハイレベルに遷移し、出力データＤＯＵＴは論理ローレベルに遷移する。
【００１８】
以上のように構成された半導体システムで行われる不良テストを、図６を参照して具体的に説明するが、書き込み動作によって論理ハイレベルのデータＤＡＴＡがメモリ部２１に格納された後の動作を仮定して説明する。
【００１９】
まず、ｔ１時点の前の期間において、第１テストモード信号ＴＭ１が論理ローレベルであるため、制御信号ＣＮＴは論理ローレベルにプリチャージされ、出力データＤＯＵＴは論理ハイレベルになる。このとき、パルス信号ＰＵＬは論理ローレベルに初期化され、論理ハイレベルのテストクロックＴＣＬＫおよび論理ローレベルの反転テストクロックＴＣＬＫＢが生成されるため、制御信号ＣＮＴはラッチされて格納される。
【００２０】
次に、ｔ１時点で第１テストモード信号ＴＭ１が論理ハイレベルに遷移した後、ｔ２時点で情報データＩＦＤのレベルが論理ローレベルに遷移する場合、パルス信号ＰＵＬのパルスが発生して論理ローレベルのテストクロックＴＣＬＫが生成される。したがって、制御信号ＣＮＴは、論理ローレベルの情報データＩＦＤが伝達されて論理ハイレベルに遷移し、出力データＤＯＵＴは論理ローレベルに遷移する。
【００２１】
次に、パルス信号ＰＵＬのパルスが入力された後、テストクロックＴＣＬＫは論理ハイレベルに遷移し、論理ハイレベルに遷移した制御信号ＣＮＴをラッチして格納するため、出力データＤＯＵＴは論理ローレベルを維持する。
【００２２】
次に、第２テストモード信号ＴＭ２が論理ハイレベルのｔ３〜ｔ４の期間において、論理ローレベルの出力データＤＯＵＴがデータパッドＤＱに出力される。
【００２３】
以上のように、半導体メモリ装置に不良が発生した場合、パルス信号ＰＵＬのパルスを発生させ、論理ローレベルの情報データＩＦＤを格納した後に出力するようになる。ここで、パルス信号ＰＵＬのパルスは、情報データＩＦＤが論理ハイレベルから論理ローレベルに遷移したときに発生する信号であるため、ＰＶＴ変動によって発生するスキューに影響されない。したがって、本実施形態の半導体システムによって不良テストを行う場合、ＰＶＴ変動によってスキューが発生しても、半導体メモリ装置の不良に関する情報を適切に格納することができる。
【図１】
2013097854.tif 000003
【図２】
2013097854.tif 000004
【図３】
2013097854.tif 000005
【図４】
2013097854.tif 000006
【図５】
2013097854.tif 000007
【図６】
2013097854.tif 000008