(57)【要約】【課題】隣接するトランジスタ間において、各々のゲート電極の電圧変化の影響が相互に及ばないようにする。【解決手段】基板１００内の素子分離領域２２０で囲まれた活性領域と、活性領域内に形成された埋め込みゲート電極４１０ａ、４１０ｂと、埋め込みゲート電極４１０ａ、４１０ｂの間に設けられ、かつ埋め込みゲート電極４１０ａ、４１０ｂの底部の深さまで形成された拡散層領域３２０を有する。【選択図】図６Ｂ
2013055213.tif 000002
【特許請求の範囲】
【請求項１】
基板内の素子分離領域で囲まれた活性領域と、
前記活性領域内に形成された第１及び第２の埋め込みゲート電極と、
前記第１及び第２の埋め込みゲート電極の間に設けられ、かつ少なくとも前記埋め込みゲート電極の底部の深さまで形成された第１の拡散層領域を有することを特徴とする半導体装置。
【請求項２】
前記素子分離領域と前記第１の埋め込みゲート電極との間に設けられた第２の拡散層領域と、
前記素子分離領域と前記第２の埋め込みゲート電極との間に設けられた第３の拡散層領域をさらに有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２及び第３の拡散層領域の深さは、前記第１の拡散層領域の深さよりも浅いことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の拡散層領域、前記第１の埋め込みゲート電極及び前記第２の拡散層領域とで第１のトランジシタを構成し、
前記第１の拡散層領域、前記第２の埋め込みゲート電極及び前記第３の拡散層領域とで第２のトランジシタを構成することを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１の拡散層領域は、前記第１及び第２のトランジシタに共通のドレイン領域を構成し、
前記第２の拡散層領域は、前記第１のトランジシタの第１のソース領域を構成し、
前記第３の拡散層領域は、前記第２のトランジシタの第２のソース領域を構成することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１の拡散層領域上にはビット線コンタクトプラグが設けられ、
前記ビット線コンタクトプラグ上にはビット線が設けられていることを特徴とする請求項１から５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１の拡散層領域は、１E１８ atoms／cm3以上のＮ型不純物領域であることを特徴とする請求項１から６のいずれか１項に記載の半導体装置。
【請求項８】
前記Ｎ型不純物領域は、前記第１のトランジシタの動作が前記第２のトランジシタの電気特性に影響は及ぼさないようにすることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第１の拡散層領域は、前記埋め込みゲート電極の底部を覆う深さまで形成されていることを特徴とする請求項１から８のいずれか１項に記載の半導体装置。
【請求項１０】
基板内に素子分離領域で囲まれた活性領域を形成し、
前記活性領域内に一対のゲートトレンチを形成し、
前記一対のゲートトレンチの内部に導体を埋設することにより、一対の埋め込みゲート電極を形成し、
前記一対の埋め込みゲート電極間の基板表面にイオン注入を行うことにより不純物注入層を形成し、
過渡増速拡散法により、前記不純物注入層の不純物を少なくとも前記ゲートトレンチの底部の深さまで熱拡散させて、前記一対の埋め込みゲート電極間に少なくとも前記埋め込みゲート電極の底部の深さまで拡散層領域を形成することを特徴とする半導体装置の製造方法。
【請求項１１】
前記過渡増速拡散法は、過渡増速拡散が生じる温度範囲及び過渡増速拡散が終了する時間でアニール処理を行うことにより実施されることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記アニール処理により、前記不純物注入層の不純物は活性化されてＮ型不純物領域を形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記アニール処理の温度範囲は７００〜８００℃の範囲内であり、前記アニール処理の時間は、３０〜１８０分の範囲内であることを特徴とする請求項１１又は１２に記載の半導体装置の製造方法。
【請求項１４】
前記過渡増速拡散法により形成する拡散層領域の深さは、前記アニール処理の温度及び前記イオン注入時のイオンドーズ量により制御されることを特徴とする請求項１１から１３のいずれか１項に記載の半導体装置の製造方法。
【請求項１５】
前記拡散層領域は、ビット線コンタクトプラグ下の基板領域にのみ形成されることを特徴とする請求項１０から１４のいずれか１項に記載の半導体装置の製造方法。
【請求項１６】
前記拡散層領域は、前記拡散層領域を介して隣接する一対のトランジスタ間において、前記一対の埋め込みゲート電極の電圧変化の影響が相互に及ばないようにすることを特徴とする請求項１０から１５のいずれか１項に記載の半導体装置の製造方法。
【請求項１７】
前記拡散層領域は、前記ゲートトレンチの底部を覆う深さまで形成されていることを特徴とする請求項１０から１６のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、埋め込みゲート電極を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
最近のDRAM（Dynamic Randam Access Memory）の微細化により、アクセストランジスタのゲート長が短くなりチャネルリークが大きくなったため、データを保持できなくなる問題が生じるようになった。この問題を解決するために、アクセストランジスタに溝ゲートトランジスタ（リセスチャネルトランジスタ）が用いられている。
【０００３】
これに関連する技術として、例えば、特開２０１１−５４６２９号公報（引用文献１）、特開２０１１−１２９６６７号公報（引用文献２）、特開２００５−１４２２０３号公報（引用文献３）及び（J.Y. Kim et. al. ２００３VLSI symp.P11-12：非特許文献１)がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−５４６２９号公報
【特許文献２】特開２０１１−１２９６６７号公報
【特許文献３】特開２００５−１４２２０３号公報
【非特許文献】
【０００５】
【非特許文献１】J.Y. Kim et. al. ２００３VLSI symp.P11-12
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記従来技術では、隣接するトランジスタ間において、各々のゲート電極の電圧変化の影響が相互に及ぶという問題がある。
【０００７】
本発明は、上記従来技術の問題点を解決するものであり、その目的は、隣接するトランジスタ間において、各々のゲート電極の電圧変化の影響が相互に及ばない半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る半導体装置は、
基板内の素子分離領域で囲まれた活性領域と、
前記活性領域内に形成された第１及び第２の埋め込みゲート電極と、
前記第１及び第２の埋め込みゲート電極の間に設けられ、かつ少なくとも前記埋め込みゲート電極の底部の深さまで形成された第１の拡散層領域を有することを特徴とする。
【０００９】
本発明の一態様に係る半導体装置の製造方法は、
基板内に素子分離領域で囲まれた活性領域を形成し、
前記活性領域内に一対のゲートトレンチを形成し、
前記一対のゲートトレンチの内部に導体を埋設することにより、一対の埋め込みゲート電極を形成し、
前記一対の埋め込みゲート電極間の基板表面にイオン注入を行うことにより不純物注入層を形成し、
過渡増速拡散法により、前記不純物注入層の不純物を少なくとも前記ゲートトレンチの底部の深さまで熱拡散させて、前記一対の埋め込みゲート電極間に少なくとも前記埋め込みゲート電極の底部の深さまで拡散層領域を形成することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、隣接するトランジスタ間において、各々のゲート電極の電圧変化の影響が相互に及ばないようにすることができる。
【図面の簡単な説明】
【００１１】
【図１Ａ】関連技術に係るDRAMのメモリセル部の上面図である。
【図１Ｂ】図１ＡのA-A’断面図である。
【図１Ｃ】図１ＢのB-B’断面における不純物の濃度分布を示すグラフである。
【図２】関連技術に係る半導体装置の製造方法の一工程を示す図である。
【図３】関連技術に係る半導体装置の製造方法の一工程を示す図である。
【図４】関連技術に係る半導体装置の製造方法の一工程を示す図である。
【図５】関連技術に係る半導体装置の製造方法の一工程を示す図である。
【図６Ａ】本発明の第１の実施の形態に係る半導体装置の構成を示す図であり、DRAMメモリセル部の上面図である。
【図６Ｂ】図６ＡのA-A’断面図である。
【図６Ｃ】図６ＢのB-B’断面における不純物の濃度分布を示すグラフである。
【図７】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図８】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図９】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１０】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１１】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１２Ａ】本発明の第２の実施の形態に係る半導体装置の構成を示す図であり、DRAMメモリセル部の上面図である。
【図１２Ｂ】図１２ＡのA-A’断面図である。
【図１２Ｃ】図１２ＢのB-B’断面における不純物の濃度分布を示すグラフである。
【図１３】本発明の第２の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１４】本発明の第２の実施の形態に係る半導体装置の製造方法の一工程を示す図である。
【図１５】(a)は従来のアニール処理と本発明の過渡増速拡散法を用いたアニール処理の場合の不純物濃度分布の違いを示すグラフであり、（ｂ）は過渡増速拡散量と格子損傷量との関係を示すグラフである。
【図１６】(a)はドーズ量を変えてPをイオン注入し、過渡増速拡散の起きる温度と時間でアニール処理した場合のSi基板内のPの濃度分布を示すグラフであり、(b)は格子損傷量とイオン注入量の関係を示すグラフであり、(c)はドーズ量が2E14(atoms/cm2)以下の場合の状態を示す図であり、(d)はドーズ量が5E14(atoms/cm2)の場合の状態を示す図である。
【図１７】本発明で用いるアニール温度と時間の領域Ａを示すグラフである。
【発明を実施するための形態】
【００１２】
（関連技術）
最初に、本願発明の特徴を明確にするために、関連技術について説明する。
【００１３】
上述のように、DRAM（Dynamic Randam Access Memory）の微細化により、アクセストランジスタのゲート長が短くなりチャネルリークが大きくなった結果、データを保持できなくなる問題を解決するために、アクセストランジスタに溝ゲートトランジスタ（リセスチャネルトランジスタ）が用いられている(例えば、非特許文献１参照)。
【００１４】
このリセスチャネルトランジスタの構造を図１に示す。
【００１５】
ここで、図１ＡにDRAMのメモリセル部の上面図を示す。また、図１Ｂに図１ＡのA-A’断面図を示し、図１Ｃに図１ＢのB-B’断面における不純物の濃度分布を示す。
【００１６】
図１Ａ、図１Ｂに示すように、DRAMは、シリコン基板１００にボロンなどのP型不純物により形成されたPウェル１１０と、酸化膜などの絶縁膜で形成されたSi表面から深さ300nmの素子分離領域２２０と、シリコン基板１００と素子分離領域２２０をドライエッチングで掘って、その表面に形成されたゲート絶縁膜２１０と、そこにTiNあるいはW/TiNなどで埋め込まれたSi表面から深さ200nmのゲート電極４１０a、４１０bと、その上に形成された酸化膜２４０と、ゲート電極４１０a、４１０bと素子分離領域２２０の間にリンなどのN型不純物よって形成された拡散層領域３１０a、３１０bと、隣り合うゲート電極４１０a、４１０bとの間にリンなどのN型不純物によって形成された拡散層領域３１０a、３１０bより深い拡散層領域３２０と、拡散層領域３１０a、３１０b上にそれぞれ形成されたセルコンタクト７１０a、７１０bと、拡散層領域３２０上に形成されたビットコンタクト７２０から形成されている。
【００１７】
さらに、セルコンタクト７１０a、７１０bの上にはキャパシタの下部電極８１０a、８１０bがそれぞれTiNなどにより形成されており、下部電極８１０a、８１０ｂの上には容量膜９１０がAl2O3などで形成されており、容量膜９１０の上には容量プレート８２０がTiNなどで形成されており、ビットコンタクト７２０の上にはビット線１０１０が形成されている。
【００１８】
この場合、セルトランジスタは２個形成されており、第１のセルトランジスタTr.１は左側のゲート電極４１０aと、左側の拡散層領域３１０aのソース領域と拡散層領域３２０のドレイン領域により形成されている。また、第２のセルトランジスタTr.２は右側のゲート電極４１０ｂと右側の拡散層領域３１０ｂのソース領域と拡散層領域３２０のドレイン領域により形成されている。
【００１９】
第１のセルトランジスタTr.1のチャネル領域は拡散層領域３２０のドレイン領域の端から左側の拡散層領域３１０aのソース領域端まで、ゲート電極４１０aとゲート絶縁膜２１０に沿ったシリコン領域である。また、第２のセルトランジスタTr.２のチャネル領域は拡散層領域３２０のドレイン領域の端から右側の拡散層領域３１０ｂのソース領域端まで、ゲート電極４１０ｂとゲート絶縁膜２１０に沿ったシリコン領域である。ここで、隣接するゲート電極４１０a、４１０ｂの間隔は50nmであり、ゲート電極４１０a、４１０ｂの幅も50nmであり、ゲート電極４１０a、４１０ｂと素子分離領域２２０の間隔も50nmである。
【００２０】
前記拡散層領域３２０の不純物濃度分布は、図１Ｃに示すように、ボロンで形成されたPウェルとリンで形成された拡散層領域の濃度分布から、ボロンとリンの濃度分布の交差するシリコン表面からの深さ140(nm)が拡散層のPN接合境界になる。この深さ140(nm)が図１Ｂの拡散層領域３２０の下の端に相当する。ここで、深い拡散層領域３２０の不純物分布はイオン注入法における注入時のチャネリングを利用して形成している。つまり、イオン注入後、シリコン基板１００中に注入された不純物の活性化のためのアニール処理として、例えば、温度1000℃、時間10秒の条件を用いる。
【００２１】
従来、ソース／ドレイン拡散層の形成では注入後の熱処理で拡散層深さが変化しないようにするため、上記のような高温、短時間のアニール条件が多用されている。この場合、不純物注入後アニール前の不純物分布と、不純物注入後アニール後の不純物分布はほとんど変わらず、注入不純物の活性化のみが達成される。したがって、拡散層の深さはアニール条件には依存せず、イオン注入時の加速エネルギーに依存するチャネリングにより決まっている。
【００２２】
ここで、図２〜図５を参照して、図１Ｂに示した半導体装置の製造方法について説明する。
【００２３】
最初に、図２(a)に示すように、シリコン基板１００上にPウェル１１０と、素子分離領域２２０を形成する。
【００２４】
次に、図２(b)に示すように、パッド酸化膜２３０を形成し、パッド酸化膜２３０上に窒化膜５３０と、レジスト６１０を形成し、パターニングとエッチングを行う。
【００２５】
次に、図２(c)に示すように、窒化膜５３０をマスクにして、シリコン基板１００と素子分離領域２２０をエッチングする。
【００２６】
次に、図３(a)に示すように、エッチングして形成されたシリコン基板１００と素子分離領域２２０の溝にゲート絶縁膜２１０とゲート電極材料４１０を成膜する。
【００２７】
次に、図３(b)に示すように、エッチバックして、溝内にゲート電極４１０ａ、４１０ｂを形成する。
【００２８】
次に、図３(c)に示すように、酸化膜２４０を成膜する。
【００２９】
次に、図４(a)に示すように、CMP（Chemical Mechanical Polishing）で酸化膜２４０を研磨する。
【００３０】
次に、図４(b)に示すように、窒化膜５３０をウェットエッチングにより除去する。
【００３１】
次に、図５(a)に示すように、拡散層３２０を作成する部分のみ開口したレジストパターンを作成して、チャネリング分布が得られる角度でリン注入を行う。
【００３２】
次に、図５(b)に示すように、拡散層領域３１０を形成するためにリン注入を行う。
【００３３】
次に、図５(c)に示すように、アニール温度１０００度、アニール時間１０秒の条件でアニールをして、容量コンタクトプラグ７１０a、７１０ｂとビット線コンタクトプラグ７２０を形成する。
【００３４】
次に、図５(d)に示すように、ビット線コンタクトプラグ７２０の上にはビット線１０１０をWで成膜後パターニングにより形成し、層間絶縁膜２５０を成膜後、容量形成部をエッチングにより掘って、窒化チタン（TiN）を成膜して、パターニング後、エッチングをして、容量コンタクトプラグ７１０a、７１０ｂ上にキャパシタの下部電極８１０a、８１０bを形成し、下部電極８１０a、８１０ｂの上には容量膜９１０を酸化アルミニウム膜（Al2O3  ）で成膜し、容量膜９１０の上には容量プレート電極８２０をTiNで形成する。
【００３５】
図１Ｂに示したように、拡散層領域３１０a、３１０ｂより深い拡散層３２０を形成する理由は、第１のトランジスタTr.1と第２のトランジスタTr.2の向かい合うチャネル領域の一部が、深い拡散層に代わるため、拡散層領域３２０が拡散層領域３１０a、３１０bと同じ浅い拡散層である場合に比べて、第１のトランジスタTr.1のゲート電極４１０aの電圧変化が第２のトランジスタTr.2のチャネル領域に与える影響を小さくできることを期待している。
【００３６】
しかし、チャネリングを用いてイオン注入を行うことにより深い拡散層を形成すると、例えば、リン濃度が3E17(/cm3)以下の不純物濃度の領域がPウェルと重なる形で隣り合うゲート電極４１０aとゲート電極４１０bの間に形成され、N型不純物とP型不純物が同じ程度の濃度になり、結果的に低濃度のN型不純物領域が形成される。Ｎ型不純物が低濃度化することにより、電圧が印加された場合、空乏層が形成されやすくなる。このことにより、第１のトランジスタTr.１のゲート電極４１０aの電圧が変化したときに拡散層領域３２０の下に形成された空乏層領域を通じて第２のトランジスタTr.2の電気特性に大きな影響を与える。
【００３７】
例えば、第２のトランジスタTr.２は右側のゲート電極４１０bによりオフ状態であったとしても、第１のトランジスタTr.１のゲート電極の影響により閾値が低下し、オフリーク電流が増大する。上記問題は微細化が進み、ゲート間隔、ゲート幅が50nmから小さくなるとさらに顕著に現れる。すなわち、第１のトランジスタTr.1と第２のトランジスタTr.2のゲートが近づくことにより、第１のトランジスタTr.1のゲート電極４１０aの影響により、第２のトランジスタTr.2の閾値が低下し、さらにオフリークが増大する。
【００３８】
また、リセスチャネルトランジスタはチャネル部がゲート電極４１０の両側と下の部分のゲート絶縁膜２１０に沿ったシリコン領域に形成されるためチャネルが必要以上に長い。トランジスタのパフォーマンスを改善できることを期待して拡散層領域３２０をチャネリングにより深くしてチャネル長を短くしている。しかし、チャネリングにより深くした拡散層のN型不純物濃度は低くさらに、PウェルのP型不純物も存在するために拡散層領域３２０の寄生抵抗が高くなるため、チャネル長を短くしても、寄生抵抗の増大によりオン電流は大きくならずパフォーマンスは改善しない。
【００３９】
また、チャネリングによる深い拡散層の製造方法では、ウェハ面内均一よく、ゲート酸化膜４１０の下まで高濃度で拡散層を作成することができない。イオン注入のチャネリング分布を用いて深く注入する場合、注入時の表面状態に大きく影響を受け、注入分布そのものをシリコン基板面内で均一にすることができない。さらに、注入装置のビームの傾きも１度ありその影響を受ける。つまり、シリコン基板面内の均一性が悪いことによりリセスチャネルトランジスタを用いたDRAMの製品歩留まりが低くなる。
【００４０】
別の方法として、イオン注入のエネルギーを高くして拡散層領域３２０に深い拡散層を形成すると、浅い拡散層を形成したい隣接する拡散層領域３１０aと３１０ｂにも散乱注入されてしまい、閾値が低下したり、接合電界が大きくなり、オフリークや拡散層リークが増大する。上記散乱注入の問題は微細化が進み、ゲート間隔、ゲート幅が50nmからさらに狭くなることにより、拡散層領域３２０に高エネルギーで注入した不純物が拡散層領域３１０aと３１０bの領域にまで侵入するので、さらに問題が顕著に現れる。
【００４１】
上記関連技術の問題に鑑み、本発明では、散乱注入が生じない深さ、すなわち基板表面近傍の浅い領域に高濃度の不純物イオン注入を行い、その後、後述する過渡増速拡散の発生する温度でアニール処理を行なうことにより注入不純物を熱拡散させ、ビット線コンタクトプラグ下の基板領域のみに深い拡散層を形成することにより、隣接するトランジスタ間において各々のゲート電極の電圧変化の影響が相互に及ばない半導体装置及びその製造方法を提供する。また、トランジスタのパフォーマンスが改善された半導体装置及びその製造方法を提供する。
【００４２】
（第１の実施の形態）
次に、本発明の第１の実施の形態に係る半導体装置の構成について説明する。
【００４３】
ここで、図６ＡにDRAMメモリセル部の上面図の一例を示す。また、図６Ｂに図６ＡのA-A’断面図を示し、図６Ｃに図６ＢのB-B’断面における不純物の濃度分布を示す。
【００４４】
本実施の形態では、セルトランジスタ(Ｔｒ)としてｎ型チャネルのＭＯＳＴｒを用いる場合を例にとって説明する。なお、ｐ型チャネルのＭＯＳＴｒであっても良く、その場合は、記載されている不純物について導電型がそれぞれ逆導電型となる不純物を用いれば良い。
【００４５】
本発明の第１の実施の形態に係る半導体装置は、図６Ａ、図６Ｂに示すように、Ｐ型の単結晶シリコン基板（以下、基板と記す）１００にボロン（Ｂ）などのP型不純物により形成されたｐウェル（Ｐｗｅｌｌ）１１０と、酸化シリコン膜などの絶縁膜で埋設形成された基板表面から深さ300nmの素子分離領域２２０と、素子分離領域２２０で周囲を囲まれた複数の活性領域２００がＸ方向およびＹ方向に規則的に配置される。
【００４６】
図６Ａに示した例では活性領域２００の長手方向がＸ方向に一致し、後述するビット線１０１０がスネーク上に折れ曲がった配置となっているが、これに限るものではなく、活性領域２００がＸ方向に対して傾斜しビット線１０１０をＸ方向に延在する直線で配置する構成などであっても良い。Ｙ方向に直線で延在するゲートトレンチ４１０ｄが各々の活性領域２００に対して２本ずつ交差するように設けられている。一本のゲートトレンチ内の底部は、活性領域２００を構成する基板１００と素子分離領域２２０を構成する絶縁膜がＹ方向に交互に配置された構成となっている。
【００４７】
図６Ｂに示すように、ゲートトレンチ４１０ｄ内の基板１００表面にはゲート絶縁膜２１０が形成されている。ゲート絶縁膜２１０上には、窒化チタン（TiN）単層膜や窒化チタン上にタングステン（W）を積層した積層膜などで構成される埋め込みゲート電極４１０が形成されている。
【００４８】
図６Ｂに示した断面においては、活性領域２００内に位置する埋め込みゲート電極４１０を説明の便宜上４１０a、４１０bと記することとする。本実施の形態では、ゲートトレンチ４１０ｄの底部は基板表面から深さ200nmの位置となるように構成されている。埋め込みゲート電極４１０の上には窒化シリコン膜からなるキャップ絶縁膜２４０が基板表面より突き出すように形成されている。埋め込みゲート電極４１０ａと素子分離領域２２０の間、および埋め込みゲート電極４１０ｂと素子分離領域２２０の間の基板１００の表面近傍にはリン（Ｐ）などのｎ型不純物よって形成されたソース領域となる浅い拡散層領域３１０a、３１０bが各々形成されている。
【００４９】
Ｘ方向に隣接する埋め込みゲート電極４１０aと埋め込みゲート電極４１０bとの間の基板１００にはリン（Ｐ）などのｎ型不純物によって、ゲートトレンチ４１０ｄの底部の深さまで形成されたドレイン領域となる拡散層領域３２０が形成されている。キャップ絶縁膜２４０ａ、活性領域２００及び素子分離領域２２０の全体を覆うように酸化シリコン膜からなる第１層間絶縁膜２５０が形成されている。第１層間絶縁膜２５０には拡散層領域３１０a、３１０bの各々に接続する容量コンタクトプラグ７１０a、７１０ｂが形成されている。また、拡散層領域３２０に接続するビット線コンタクトプラグ７２０が形成されている。
【００５０】
第１層間絶縁膜２５０上には第２層間絶縁膜２６０が形成されている。第２層間絶縁膜２６０には容量コンタクトプラグ７１０a、７１０ｂの各々に接続するキャパシタが形成されている。キャパシタは、各々の容量コンタクトプラグに接続する下部電極８１０a、８１０bと、下部電極８１０a、８１０bを覆う容量絶縁膜９１０と、容量絶縁膜９１０を覆う容量プレート電極８２０と、で構成されている。一方、ビット線コンタクトプラグ７２０の上には、ビット線コンタクトプラグ７２０に接続するビット線１０１０が形成されている。
【００５１】
上記構成では、一つの活性領域２００に埋め込みゲート電極４１０a、４１０ｂを有するセルトランジスタ（Ｔｒ）が２個（Ｔｒ１、Ｔｒ２）形成されている。第１のセルトランジスタＴｒ1は、ゲート絶縁膜２１０と、埋め込みゲート電極４１０aと、ソース領域となる拡散層領域３１０aと、ドレイン領域となる拡散層領域３２０とで構成されている。また、一つの活性領域２００内で隣接する第２のセルトランジスタＴｒ２は、ゲート絶縁膜２１０と、埋め込みゲート電極４１０ｂと、ソース領域となる拡散層領域３１０ｂと、ドレイン領域となる拡散層領域３２０とで構成されている。ドレイン領域となる拡散層領域３２０は２つのＴｒに共有されている。
【００５２】
Ｔｒ1のチャネル領域は、ドレイン領域となる拡散層領域３２０の下端であるゲートトレンチ４１０ｄ（埋め込みゲート電極４１０a）の最底部からソース領域となる拡散層領域３１０aの下端まで、ゲート絶縁膜２１０に接する基板表面領域となる。また、Ｔｒ2のチャネル領域は、ドレイン領域となる拡散層領域３２０の下端であるゲートトレンチ４１０ｄ（埋め込みゲート電極４１０ｂ）の最底部からソース領域となる拡散層領域３１０bの下端まで、ゲート絶縁膜２１０に接する基板表面領域となる。ゲートトレンチ４１０ｄの幅は、リソグラフィ法における解像限界となる最小加工寸法で形成される。本実施形態では、Ｙ方向に直線の帯で延在するゲートトレンチ４１０ｄは、幅を50nmとし、ピッチが１００ｎｍとなるように配置されている。また、Ｘ方向に長辺が延在する一つの活性領域２００に対して、３等分するように２本のゲートトレンチ４１０ｄが交差する構成となっている。
【００５３】
ここで、拡散層領域３２０の不純物濃度分布を図６Ｃに示す。
【００５４】
図６Ｃに示すように、Ｐ（Ｎ型拡散層））の濃度分布は、後述する過渡増速拡散法を用いて形成していることにより、図１Ｃに示した関連技術のリンの濃度分布に比べて深くなっている。すなわち、基板の表面（各々の拡散層の上面）からの深さが100nmの位置では5E18 atoms／cm3、180nmの位置では1E18 atoms／cm3になっている。本実施の形態では、Ｂで形成されたｐウェルのピーク濃度を3E17 atoms／cm3としているので、深さ200ｎｍの位置でｐウェルのボロン濃度分布とN型拡散層のＰ濃度分布が交差することとなる。この交差点がｐ−ｎ接合境界であり、拡散層領域３２０の深さとなる。
【００５５】
上述のように、拡散層領域３２０がゲートトレンチ４１０ｄの下端まで深くなったことにより、Ｔｒ1およびＴｒ2のチャネル長が短くなり、かつ、深い拡散層３２０の不純物濃度を高濃度化することができるので寄生抵抗を低減してＴｒのオン電流を向上させることができる。また、拡散層領域３２０は１E１８ atoms／cm3以上の高濃度のN型不純物領域であるため、Ｔｒ1のゲート電圧が変化しても、Ｔｒ2側の拡散層領域３２０のポテンシャル分布は変わらない。従って、Ｔｒ１の動作が一つの活性領域２００内で隣接するＴｒ2の電気特性に影響は及ぼさない。
【００５６】
次に、図７〜図１１を参照して、本発明の第１の実施の形態に係る半導体装置の製造方法について説明する。
【００５７】
最初に、図７(a)に示すように、基板１００上にｐウェル１１０と、素子分離領域２２０を形成する。素子分離領域２２０は、図６Ａの平面図に示すように、島状の複数の活性領域２００を囲むように基板１００の表面に溝を形成し、その溝を絶縁膜で埋設することにより形成する。
【００５８】
次に、図７(b)に示すように、酸化シリコン膜からなるパッド酸化膜２３０を形成し、さらに酸化シリコン膜５３０を積層形成する。同じ酸化シリコン膜なのでパッド酸化膜２３０の形成は省略しても構わない。その後、リソグラフィ法によりホトレジスト６１０を形成し、図６Ａの平面図に示したように、活性領域２００と交差するＹ方向に延在する開口パターンをホトレジスト６１０に形成する。次いで、ホトレジスト６１０をマスクとして酸化シリコン膜５３０をドライエッチングする。これにより、開口パターンの底部には基板１００と素子分離領域２２０の表面が露出する。
【００５９】
次に、図７(c)に示すように、酸化シリコン膜５３０をマスクにして、露出している基板１００と素子分離領域２２０をエッチングして、基板１００の表面から最深部の深さが２００ｎｍとなるようにゲートトレンチ４１０ｄを形成する。
【００６０】
次に、図８(a)に示すように、ゲートトレンチ４１０ｄの内面に酸化シリコン膜からなる厚さ５ｎｍのゲート絶縁膜２１０を熱酸化法により形成する。さらに、ゲートトレンチ４１０ｄを埋設し、エッチングのマスクとして用いた酸化シリコン膜５３０を覆うように導体４２０をＣＶＤ法により全面に形成する。導体４２０には、ＴｉＮ単層膜やＴｉＮの上にＷを積層した積層膜などの金属を用いることができる。
【００６１】
次に、図８(b)に示すように、導体４２０をドライエッチング法によりエッチバックして、ＤＲＡＭのワード線となる埋め込みゲート電極４１０を形成する。この時、埋め込みゲート電極４１０の上面が基板表面から８０ｎｍの深さに位置するようにエッチングする。
【００６２】
次に、図８(c)に示すように、埋め込みゲート電極４１０の上方に残存する空間を埋設するように、窒化シリコン膜２４０を全面にＣＶＤ法により成膜する。
【００６３】
次に、図９(a)に示すように、CMP（Chemical Mechanical Polishing）により窒化シリコン膜２４０の表面を研磨して、酸化シリコン膜５３０の上面を露出させる。
【００６４】
次に、図９(b)に示すように、酸化シリコン膜５３０をウェットエッチングで除去して、窒化シリコン膜２４０からなるキャップ絶縁膜２４０ａを形成する。キャップ絶縁膜２４０ａは、基板表面から２０〜３０ｎｍ突き出るように形成する。これにより、埋め込みゲート電極４１０の上面は窒化シリコン膜からなるキャップ絶縁膜２４０ａで被覆された状態となっている。また、キャップ絶縁膜２４０ａが形成されていない活性領域２００内には拡散層領域が形成される基板１００の上面が露出している。
【００６５】
次に、図１０(a)に示すように、リソグラフィ法により拡散層領域３２０を形成する部分のみが開口されるホトレジスト６２０からなる開口パターン６２０ａを形成する。その後、例えば15ｋｅＶの低エネルギーでドーズ量が１E１４atoms／cm2のＰをイオン注入し、不純物注入層３２０ａを形成する。この時、不純物注入層３２０ａの下端は、基板表面から１００ｎｍの位置となっている。なお、開口パターン６２０ａは、個々の活性領域に対応する個別のホールパターンで形成できるが、複数の活性領域に跨って拡散層領域３２０の領域を一括で開口するＹ方向に延在する直線状のパターンで形成しても良い。半導体装置の微細化が進むと、リソグラフィにおける個別ホールの形成が困難となるので、後者のパターン形成方法が有利となる。一括で開口する開口パターン６２０ａは、図６Ａに破線で例示したように、左右のパターン端部共にキャップ絶縁膜と重なる位置に形成される。従って、リソグラフィで実現できる限界の最小加工寸法で形成する必要がなく、容易に形成できる。
【００６６】
次に、図１０(b)に示すように、ホトレジストパターン６２０を除去した後、基板をアニール炉内にセットし、後述する過渡増速拡散が生じる温度７００℃で、１８０分アニール処理を行い、不純物注入層３２０ａに含有されている不純物（Ｐ）を基板１００の下方に熱拡散させ、深い拡散層領域３２０を形成する。同時に不純物は活性化されＮ型半導体を形成する。このアニール処理により、拡散層領域３２０の下端は基板表面から２００ｎｍの位置に形成され、ゲートトレンチ４１０ｄの最深部と同じ深さにすることができる。
【００６７】
次に、図１０(c)に示すように、拡散層領域３１０a、３１０bを形成するために全面にＰのイオン注入を行う。注入条件は、エネルギー15ｋｅＶ、ドーズ量１E１３atoms／cm2とした。この場合、キャップ絶縁膜２４０ａがマスクとなって、表面が露出している部分の基板１００全体に注入される。拡散層領域３２０に対しては２回イオン注入されることとなるが、この工程での注入は低エネルギー、低ドーズ量なので、下端の位置変動には影響しない。拡散層領域３１０a、３１０bの下端は基板表面から８０ｎｍの位置となるように形成する。
【００６８】
次に、図１１(a)に示すように、基板１００の全面に第１層間絶縁膜２５０を形成する。その後、ドレイン領域となる拡散層領域３２０に対してビット線コンタクトプラグ７２０を形成する。また、ソース領域となる拡散層領域３１０ａ、３１０ｂの各々に対して容量コンタクトプラグ７１０a、７１０ｂを形成する。
【００６９】
次に、図１１(b)に示すように、第１層間絶縁膜２５０上に、ビット線コンタクトプラグ７２０に接続するビット線１０１０を形成する。ビット線１０１０はＴｉＮとＷの積層膜などで構成することができる。続いて、ビット線１０１０を覆うように、基板１００の全面に第２層間絶縁膜２６０を成膜する。その後、リソグラフィとドライエッチング法により、底面に容量コンタクトプラグ７１０aおよび容量コンタクトプラグ７１０ｂの上面が露出するシリンダホールを形成する。さらに、シリンダホールの内面にＴｉＮからなる下部電極８１０a、８１０ｂを形成する。下部電極８１０a、８１０ｂは容量コンタクトプラグ７１０aおよび容量コンタクトプラグ７１０ｂに接続される。次いで、下部電極８１０a、８１０ｂを覆うように全面に容量絶縁膜９１０を形成し、容量絶縁膜９１０の上に容量プレート８２０をTiNやＷなどで形成する。
【００７０】
本発明の第１の実施の形態は以下のような効果を有する。
【００７１】
図６Ｂのように二つのＴｒに共有される拡散層領域３２０をゲートトレンチ４１０ｄと同じ深さを有する深い拡散層３２０で形成することにより、埋め込みゲート電極４１０aと埋め込みゲート電極４１０bが対向する領域の基板１００に形成されていたチャネル領域が、高濃度の拡散層領域に代わるため、第１のトランジスタＴｒ1の埋め込みゲート電極４１０ａの電圧変化により第２のトランジスタＴｒ２のチャネル領域に生じていた電位変動の発生を回避することができる。
【００７２】
従って、Ｔｒ１の動作による影響が一つの活性領域内で隣接するＴｒ2のチャネル領域に伝播する現象を防止することができる。例えば、Ｔｒ2が埋め込みゲート電極４１０bによりオフ状態にある場合、Ｔｒ1の埋め込みゲート電極の４１０aの影響により、閾値電圧が低下して、オフリーク電流が増大する問題は発生しない。本願発明者の実験結果によれば、Ｔｒ１の埋め込みゲート電極４１０aを１V変化させると、Ｔｒ2の閾値電圧は従来構造の場合、20〜30mVと大きく変化するが、本実施の形態の構造であれば、閾値電圧の変化は３mVより小さく、問題とならない。
【００７３】
また、第１のトランジスタＴｒ1と第二のトランジスタＴｒ2のチャネルの長さを短くでき、且つ、深い拡散層３２０の不純物濃度の高濃度化によって寄生抵抗が低くなるため、トランジスタのオン電流を大きくでき、半導体装置としての性能を向上させることができる。
【００７４】
以下に、本発明の半導体装置の製造方法に用いる過渡増速拡散法についてＰイオン注入を例として説明する。
【００７５】
単結晶Ｓｉ基板にＰをイオン注入すると、基板結晶格子を構成している置換位置のSiが注入イオンで格子間にたたき出される格子損傷、すなわち結晶欠陥が注入層に生じる。この結果、注入層には注入されたＰと格子間Siが共存する状態となる。Ｐと格子間Ｓｉが共存する状態で、所定の温度のアニール処理を行なうと、注入されたPと格子間Ｓｉが対を形成して、P単独で拡散させる場合よりも大きな範囲まで拡散する。
【００７６】
すなわち、イオン注入によって結晶欠陥領域となる注入層を形成し、注入層に発生している欠陥を介在して不純物がより深い位置まで拡散する。この現象が過渡増速拡散である。一般的に、半導体装置の微細化に伴い浅い拡散層の形成が求められる中、拡散層深さを浅い位置に高精度に形成するために、過渡増速拡散が生じないように、高温でかつ短時間アニール処理することによって浅い拡散層が形成されている。高温でのアニール処理は、イオン注入によって発生した結晶欠陥を修復させるため、格子間Ｓｉが消滅する。その結果、過渡増速拡散は生じないこととなり、深い拡散層は形成できない。それに対して、本発明は過渡増速拡散という、拡散長がより大きくなる現象を積極的に用いることによって深い拡散層領域をアニール処理で形成することを特徴としている。
【００７７】
上記のように、過渡増速拡散を生じさせるためには、拡散層領域３２０が形成される基板表面領域に高濃度のＰイオン注入を行って、結晶欠陥を有する欠陥領域となる注入層を形成する工程が必要である。次いで、過渡増速拡散が生じる温度に加熱した状態で、少なくとも過渡増速拡散が終了する時間のアニール処理を施す工程が必要である。具体的には、基板表面に欠陥領域となる注入層をイオン注入法により形成した後アニール炉に挿入する。挿入された複数の基板に対して、過渡増速拡散の発生する温度に加熱し、複数の基板に形成された全ての拡散層の過渡増速拡散が終了するまでの充分に長い時間でアニール処理を行うと、チャネリング分布に影響されることなく、全ての拡散層において同じ拡散分布を得ることができる。
【００７８】
すなわち、過渡増速拡散における拡散深さは、一定時間アニール処理すると飽和し、それ以上長くアニール処理してもさらに深くなることはない。したがって、充分に長い時間アニール処理すれば、複数の基板に形成されている複数の拡散層の深さを一定にすることができる。
【００７９】
過渡増速拡散に適用される充分に長い時間とは、３０分以上の時間である。従来のアニール処理として、例えば１０００℃、１０秒の条件を用いる場合、炉体に複数の基板をセットしてアニール処理するバッチ処理装置では、複数の基板全てが同じ温度で安定するまでに数十分要するため、１０秒のような短時間処理には対応できない。そのため、基板を1枚ずつ処理する枚葉処理の瞬間アニール（ＲＴＡ：Rapid thermal annealing）装置が用いられる。ＲＴＡではランプを熱源として用いているので急峻な熱履歴を有する熱処理が可能となっている。
【００８０】
しかし、本発明に用いる過渡増速拡散に必要なアニール処理は３０分以上の長い時間であり、枚葉処理装置では膨大な時間が必要となって生産性が悪くなり、ＲＴＡ装置での対応は困難である。したがって、本発明の実施には炉体を用いたアニール処理が必要である。例えば、１００枚の基板を処理できる縦型炉体方式のアニール装置では、所定の温度に維持されている炉体に、１００枚の基板をセットしたボートが上昇して炉体に挿入される。１００枚の基板がセットされたボートの熱容量は極めて大きいために、炉体の温度がボート挿入中に変動する。この変動を抑制するため挿入時間に例えば４０分を要する。したがって、ボートの最下部に位置する基板が所定の温度になる時点では、ボートの最上部に位置する基板は少なくとも４０分以上のアニール処理を既に受けていることとなる。また、挿入完了時点においても、下部に位置する基板は所定の温度で安定していないため、さらに温度安定時間が２０分必要である。過渡増速拡散が終了する時間が、例えば３０分である場合、ボート挿入完了から３０分のアニール処理をするとボートの上部に位置する基板では過渡増速拡散が終了しているが、下部に位置する基板では過渡増速拡散が終了していない場合が生じる。したがって、ボートの下部に位置する基板に形成された拡散層の過渡増速拡散が終了するまで、少なくとも１００分の充分長い時間のアニール処理を行なう。この場合、ボートの上部に位置する基板ではさらに長時間のアニール処理を受けることとなるが、前述のように、過渡増速拡散が終了してしまうと、それ以上アニール処理が続いても拡散しなくなるので複数の拡散層に対して自己整合的に拡散層深さを一定にすることができる。
【００８１】
図１５(a)は従来のアニール処理と本発明の過渡増速拡散法を用いたアニール処理の場合の不純物濃度分布の違いを示している。Pイオン注入後アニール処理前のPの濃度分布（Ａ：as impla）と、従来のアニール処理条件１０００℃、１０秒間でアニール処理した後のPの濃度分布（Ｂ）と、本発明のアニール条件７００℃、１８０分でアニール処理した後のPの濃度分布（Ｃ）を示す。
【００８２】
アニール処理条件７００℃、１８０分でアニール処理を行った場合、過渡増速拡散により、Pが深い位置まで拡散している。それに対して、１０００度１０秒でアニールした従来のPの濃度分布はほとんどイオン注入後の濃度分布と同じである。例えば、３E１７atoms／cm3のＰ濃度の位置で比較すると、従来技術では１３０ｎｍの深さしか形成されていないのに対し、本発明のアニール処理では２００ｎｍの深さまで形成されている。ここで、アニール処理前とアニール処理後のPの濃度分布の差分が過渡増速拡散量となる。
【００８３】
また、図１５(b)に示すように、過渡増速拡散量は格子損傷量に比例することがわかっている。したがって、Pのイオンドーズ量を増やして、イオン注入による格子損傷量が増えると、過渡増速拡散量が増えて、より深い拡散層を形成できる。
【００８４】
図１６(a)は、ドーズ量を変えてPをイオン注入し、過渡増速拡散の起きる温度と時間でアニール処理した場合のSi基板内のPの濃度分布を示している。注入条件はドーズ量がそれぞれ、１Ｅ１４、２Ｅ１４、５Ｅ１４(atoms/cm2)である。ドーズ量1E14(atoms/cm2)とドーズ量2E14(atoms/cm2)のPの濃度分布を比較すると、注入量2E14(atoms/cm2)の方がよりSi表面から深く拡散していることがわかる。これは注入量が多くなるにつれてイオン注入による格子損傷が多くなるので、過渡増速拡散量が大きくなるためである。
【００８５】
また、注入量2E14(atoms/cm2)と注入量5E14(atoms/cm2)の濃度分布を比較すると、深さ方向の分布はほぼ一致している。これは、図１６(d)に示すように、ドーズ量が5E14(atoms/cm2)の場合はドーズ量が多いのでSi表面において結晶性を維持することが困難となり非晶質化するために、ドーズ量が多くなっても欠陥領域内の格子損傷量は同じになる。格子損傷量が同じであると、増速拡散量が同じになり、ドーズ量2E14(atoms/cm2)と5E14(atoms/cm2)の深さ方向のPの濃度分布はほぼ一致する。
【００８６】
これに対して、図１６(c)に示すように、ドーズ量が2E14(atoms/cm2)以下では非晶質領域が発生せず、欠陥領域のみ発生する。その結果、欠陥領域に含有される格子損傷と注入したPが結合して過渡増速拡散が起きている。
【００８７】
図１６(b)に格子損傷量とイオン注入量の関係のグラフを示す。これらの結果から、Pのイオン注入量が大きいほど効率よくPと格子損傷がペアを作り、効果的に増速拡散するため、過渡増速拡散量が大きくなり、より深い拡散層を形成することができる。しかし、ドーズ量を2E14(atoms/cm2)より多く注入しても、それ以上拡散層は深くならない。
【００８８】
上記イオン注入による格子損傷以外にも、注入の前工程のエッチングなどによってSi基板表面が損傷していることが考えられるが、その損傷量はイオン注入による格子損傷よりも小さいので、本発明の過渡増速拡散法を用いて拡散層の深さを深く形成する方法には影響していない。
【００８９】
また、図１７に本発明で用いるアニール温度と時間の領域Ａを示す。本発明では過渡増速拡散により深い拡散層を形成するために、700℃以上８００℃以下の温度範囲内であることが必要である。700℃より温度が低い場合、十分な過渡増速拡散が生じないため深い拡散層を形成できない。８００℃を超えると注入層に含有される欠陥が消滅するため過渡増速拡散が生じなくなり深い拡散層を形成できない。さらに、８００℃を超える温度での長時間熱処理は、金属からなる埋め込みゲート電極に隣接して位置するゲート絶縁膜の絶縁性を劣化させることや、トランジスタの閾値が大きくシフトするため好ましくない。また。従来技術として用いられる９００℃以上で１０５０℃以下の範囲（Ｂ）で１０秒程度行なアニール処理では過渡増速拡散は発生しないため深い拡散層を形成することはできない。
【００９０】
上記の温度範囲内において、過渡増速拡散が終了する時間は、温度によって一定ではないので７００℃では少なくとも60分アニール処理すれば過渡増速拡散を終了することができる。また、８００℃では、少なくとも３０分アニール処理すれば過渡増速拡散を終了させることができる。800℃では３０分より短いと、過渡増速拡散が完結せず、複数の拡散層において深さのばらつきが生じるので好ましくない。また、過渡増速拡散の実施には、前述のように炉体を用いたアニール処理が必要で、複数基板を同時にアニール処理する際の温度の安定化にばらつきが存在することから３０分より長い時間で処理することが好ましい。
【００９１】
前述のように、同じ温度で３０分より長い時間で処理しても過渡増速拡散で律則される拡散深さは変化しないので、複数の基板全体に渡って拡散深さを一定にすることができる。しかし、長い時間として１８０分を越えると、基板中に既に形成されているｐウェルの濃度分布が変化するため、Ｔｒの閾値が基板面内、基板間でばらつき特性変動をもたらすので好ましくない。また、180分を超えるということは、1ロット処理するのに少なくとも180分アニール装置を占有するため、1日に大量のロットを処理することはできない。そのため、量産を考えると、180分以上のアニール条件を使用することはできない。従って、アニール処理時間は３０〜１８０分の範囲内であることが好ましい。過渡増速拡散における拡散速度は、温度が高いほど速くなるので、高温でアニール処理するほど拡散深さを深くすることができる。
【００９２】
よって、設計事項であるゲートトレンチの深さに応じてアニール処理温度を７００〜８００℃の範囲内で適宜選択することが可能である。このように、過渡増速拡散法により形成する拡散層の深さは、アニール処理温度と、前述のイオン注入時のイオンドーズ量で制御することができる。
【００９３】
以上、説明したように、本実施の形態によれば、素子分離領域２２０で囲まれた活性領域２００を形成する工程と、各々の活性領域２００に対して2本のゲートトレンチが交差するように複数のゲートトレンチ４１０ｄを形成する工程と、複数のゲートトレンチ４１０ｄの内部に埋め込みゲート電極４１０を形成する工程と、埋め込みゲート電極４１０の上面を覆うキャップ絶縁膜２４０ａを形成する工程と、一つの活性領域に形成された２本のゲートトレンチの間に位置する半導体基板表面に高濃度の不純物をイオン注入し注入不純物と結晶欠陥が共存する注入層を形成する工程と、結晶欠陥を介在する過渡増速拡散法により注入不純物をゲートトレンチの底部の深さまで熱拡散させて拡散層３２０を形成する工程とを有する半導体装置の製造方法が提供される。
【００９４】
上記半導体装置の製造方法によれば、過渡増速拡散法によりゲートトレンチの底部の深さまで不純物を熱拡散させてトランジスタのドレインとなる拡散層領域を形成しているので、図１Ｂに示した関連技術（従来技術）で、第１のトランジスタTr.１のゲート電極４１０aの電圧が変化したときに拡散層３２０の下に形成された空乏層領域を通じて第２のトランジスタTr.2の電気特性に大きな影響を与える問題を回避できる効果がある。
【００９５】
また、上記本発明の本実施の形態に係る半導体装置の製造方法によれば、過渡増速拡散法によりゲートトレンチの底部の深さまで不純物を熱拡散させてトランジスタのドレインとなる高濃度の拡散層を形成しているので、チャネル長を短くすると共にチャネルの寄生抵抗を低減してトランジスタのオン電流を増大して特性を向上できる効果がある。
【００９６】
さらに、従来、イオン注入法で深い拡散層領域を形成するために、イオン注入のエネルギーを高くすると、浅い拡散層を形成したい隣接する拡散層領域３１０aと拡散層領域３１０ｂにも散乱注入されてしまい、閾値電圧が低下したり、接合電界が大きくなり拡散層リークが増大する問題があった。
【００９７】
しかし、上記本発明の本実施の形態に係る半導体装置の製造方法によれば、過渡増速拡散法によりゲートトレンチの底部の深さまで不純物を熱拡散させてトランジスタのドレインとなる高濃度の拡散層を形成している、すなわちイオン注入を用いることなく深い拡散層を形成できるので、上記の問題を回避できる効果がある。
【００９８】
本実施の形態では、散乱注入が生じない深さ、すなわち基板表面近傍の浅い領域に高濃度の不純物イオン注入を行い、その後、過渡増速拡散の発生する温度でアニール処理を行なうことにより注入不純物を熱拡散させ、ビット線コンタクトプラグ下の基板領域のみに深い拡散層を形成する。これにより、隣接するトランジスタ間において各々のゲート電極の電圧変化の影響が相互に及ばない半導体装置及びその製造方法が提供される。また、トランジスタのパフォーマンスが改善された半導体装置及びその製造方法が提供される。
【００９９】
（第２の実施の形態）
次に、本発明の第２の実施の形態に係る半導体装置の構成及び製造方法について説明する。
【０１００】
第２の実施の形態のDRAMのメモリセル部の上面図を図１２Ａに示す。また、図１２Ｂに図１２ＡのA-A’断面図を示し、図１２Ｃに図１２ＢのB-B’断面における不純物の濃度分布を示す。
【０１０１】
第２の実施の形態は、第１の実施の形態と同様の構造であるが、図１２Ｂに示すように、拡散層領域３２０の形状が異なる。具体的には拡散層領域３２０の下の端がゲートトレンチ４１０ｄ（埋め込みゲート電極４１０a、４１０ｂ）の下を覆うように形成する。
【０１０２】
拡散層領域３２０の不純物濃度分布を図１２Ｃに示す。
【０１０３】
図１２Ｃに示すように、リンの濃度分布は過渡増速拡散により、図６Ｃのリンの濃度分布に比べて深くなる。つまり、基板表面からの深さが100nmで5E18(atoms/cm3)、200nmで1E18(atoms/cm3)になる。Ｂで形成されたｐウェルのピーク濃度が3E17(atoms/cm3)であるとすると、図１２Ｃの250nmでｐウェルのＢ濃度とN型拡散層のＰの濃度が交差しており、その深さがｐ−ｎ接合境界であるので、図１２Ｂの拡散層領域３２０の深さとなる。
【０１０４】
本発明の第２の実施の形態に係る半導体装置の製造方法は、第１の実施の形態に係る半導体装置の製造方法よりも高濃度の２E１４(atoms/cm2)のＰ注入を行った後に、７００度１８０分のアニールを行うことにより、第１の実施の形態より深い拡散層領域３２０を形成する。
【０１０５】
この場合、拡散層領域３２０がゲート電極４１０の下を覆うように深くなったことにより、Ｔｒ１とＴｒ２のチャネル長が第１の実施の形態より短くなり、かつ、深い拡散層領域３２０の不純物濃度が高濃度であるため寄生抵抗がより低くなってオン電流が向上する。また、拡散層領域３２０は1E１８(atoms/cm3)以上の高濃度のｎ型不純物領域であるため、Ｔｒ１の埋め込みゲート電極４１０ａの電圧が変化しても、Ｔｒ２側の埋め込みゲート電極４１０ｂの側方だけでなく、下方の拡散層領域３２０のポテンシャル分布も変わらないため、Ｔｒ２の電気特性への影響を回避できる。従って、例えば、Ｔｒ１のゲート電圧が１．５Ｖ程度で大きく変化しても、Ｔｒ２がオフ状態のときに、オフリーク電流が増大することはない。
【０１０６】
第２の実施の形態に係る半導体装置の製造方法は、第１の実施の形態と同様に図４(c)まで作成した後に、図1３(a)に示すように、拡散層領域３２０を作成する部分のみ開口したレジストパターンを作成して、低エネルギーで第１の実施の形態より高濃度（２E１４(atoms/cm2)）のＰ注入を行う。
【０１０７】
次に、図1３(b)に示すように過渡増速拡散の発生する温度７００℃で１８０分のアニール処理を行い深い拡散層領域３２０を形成する。
【０１０８】
次に、図1３(c)に示すように、拡散層領域３１０を形成するためにＰ注入を行う。
【０１０９】
次に、図1４(a)に示すように、アニールをして、セルコンタクト７１０とビットコンタクト７２０を形成する。
【０１１０】
次に、図１４(b)に示すように、ビット線コンタクトプラグ７２０に接続するビット線１０１０を形成する。ビット線１０１０はＴｉＮとＷの積層膜などで構成することができる。その後、リソグラフィとドライエッチング法により、底面に容量コンタクトプラグ７１０aおよび容量コンタクトプラグ７１０ｂの上面が露出するシリンダホールを形成する。さらに、シリンダホールの内面にＴｉＮからなる下部電極８１０a、８１０ｂを形成する。下部電極８１０a、８１０ｂは容量コンタクトプラグ７１０aおよび容量コンタクトプラグ７１０ｂに接続される。次いで、下部電極８１０a、８１０ｂを覆うように全面に容量絶縁膜９１０を形成し、容量絶縁膜９１０の上に容量プレート８２０をTiNやＷなどで形成する。
【０１１１】
上述のように、本発明の実施の形態では、浅く高濃度のイオン注入を行い、その後、過渡増速拡散の発生する温度で、少なくとも過渡増速拡散が終了する時間のアニール処理を行なうことにより、深い拡散層領域をビット線コンタクトプラグ下の基板領域のみに形成する。これにより、一つの活性領域内で隣接するＴｒ間において、埋め込みゲート電極の電圧変化の影響が相互に及ばない。また、Ｔｒのパフォーマンスが改善された半導体装置及びその製造方法を提供する。
【０１１２】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【０１１３】
１００  基板
１１０  ｐウェル
２００  活性領域
２１０  ゲート絶縁膜
２２０  素子分離領域
２４０  キャップ絶縁膜
２５０  第１層間絶縁膜
２６０  第２層間絶縁膜
３１０a、３１０b  浅い拡散層領域
４１０a、４１０b埋め込みゲート電極
４１０ｄ  ゲートトレンチ
７１０a、７１０ｂ  容量コンタクトプラグ
７２０  ビット線コンタクトプラグ
８１０a、８１０b下部電極
８２０  容量プレート電極
９１０  容量絶縁膜
１０１０  ビット線
【図１Ａ】
2013055213.tif 000003
【図１Ｂ】
2013055213.tif 000004
【図１Ｃ】
2013055213.tif 000005
【図２】
2013055213.tif 000006
【図３】
2013055213.tif 000007
【図４】
2013055213.tif 000008
【図５】
2013055213.tif 000009
【図６Ａ】
2013055213.tif 000010
【図６Ｂ】
2013055213.tif 000011
【図６Ｃ】
2013055213.tif 000012
【図７】
2013055213.tif 000013
【図８】
2013055213.tif 000014
【図９】
2013055213.tif 000015
【図１０】
2013055213.tif 000016
【図１１】
2013055213.tif 000017
【図１２Ａ】
2013055213.tif 000018
【図１２Ｂ】
2013055213.tif 000019
【図１２Ｃ】
2013055213.tif 000020
【図１３】
2013055213.tif 000021
【図１４】
2013055213.tif 000022
【図１５】
2013055213.tif 000023
【図１６】
2013055213.tif 000024
【図１７】
2013055213.tif 000025