(57)【要約】【課題】半導体基板表面上で原子レベルのステップ／テラスの方向と幅を制御し、その表面上に表面凹凸起因のキャリア移動度劣化を抑制できる半導体基板および半導体装置を提供する。【解決手段】半導体基板表面に原子ステップで段状とされた複数のテラスを実質的に同一方向に形成する。さらにこの半導体基板を使用し、キャリア走行方向（ソース−ドレイン方向）にステップが存在しないようにＭＯＳトランジスタを形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
原子ステップで段状に形成された複数のテラスを備えると共に、特定の方向に対して線形で且つ周期的なテラス／ステップ構造を有する基板表面を有し、
前記基板表面は、前記基板表面全体に亘って同一のオフ角を有する（１００）配向されたシリコン表面であり、前記複数のテラスは同一の特定方向に直線的に延び、且つ同一の幅を有しており、
前記（１００）配向されたシリコン表面は、＜０１−１＞方向に対して、＜０１１＞方向に所定角度だけ傾斜したオフ方向を備え、これによって、前記線形で周期的なテラス／ステップ構造を実現していることを特徴とする半導体基板。
【請求項２】
前記オフ方向及び前記オフ角は、（１００）配向された前記シリコン表面の全体に亘って同一方向及び同一角度であることを特徴とする請求項１記載の半導体基板。
【請求項３】
前記オフ方向は、３６度又は１２６度であり、前記オフ角は、０．０５６度から０．０６度の範囲にあることを特徴とする請求項１又は２記載の半導体基板。
【請求項４】
前記原子ステップは０．１３ｎｍの高さを有し、前記テラスは１２４ｎｍの幅を有していることを特徴とする請求項１〜３のいずれか一項に記載の半導体基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体ウェーハ等の半導体基板に関し、また当該半導体基板を用いて形成される半導体装置に関する。
【背景技術】
【０００２】
従来、半導体装置が形成される基板表面の凹凸は平均表面粗さ（Ｒａ）等の統計的指標を用いて表されており(特許文献１)、その値も０．０２ｎｍ、０．０７ｎｍ、０．０９ｎｍ、０．１１ｎｍという表面原子とは無関係の値を指標としてきた。これは、半導体基板表面を工業的に原子レベルで平坦化する手法がなく、等方的酸化法等によって、表面の平坦化を行ってきたためである(非特許文献１)。
【０００３】
従来の方法では原理的に原子レベルの凹凸をなくすことができず、結果として、半導体装置において、表面凹凸起因のキャリア移動度の劣化を誘起していた(非特許文献２、３)。一方、シリコン基板表面の平坦化については、シリコン結晶表面（１００）から４度程度傾けた基板表面に対して酸化と強酸性溶液下のエッチングにより原子レベルで平坦化されることが報告されている(非特許文献４)。また、（１１０）面または（１１０）面を傾けた面を原子レベルで平坦化し、原子レベルのステップを有するようにすることも提案されている（特許文献２）。
【０００４】
これらの先行文献には、本発明の課題や、その課題を解決するための手段に関する記載がない。基板表面の実質的に全面においてステップ／テラスの方向と幅を制御し、表面凹凸起因のキャリア移動度劣化を抑制した半導体基板および半導体装置は、これらの先行文献には開示されていない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−３５６１１４号公報
【特許文献２】特開２００４−２６５９１８号公報
【非特許文献】
【０００６】
【非特許文献１】A. Teramoto et al., “Very High Carrier Mobility for High-Performance CMOS on a Si(110) Surface,” IEEE Electron Devices, Vol. 54, No. 6, pp. 1438-1445, June 2007.
【非特許文献２】S. Takagi et al.,” On the universality of inversion layer mobility in Si MOSFET's: Part I-effects of substrate impurity concentration,” IEEE Electron Devices, Vol. 41, No. 12, pp. 2357-2362, Dec. 1994.
【非特許文献３】T. Ohmi et al., ”Revolutional Progress of Silicon Technologies Exhibiting Very High Speed Performance Over a 50-GHz Clock rate,” IEEE Electron Devices, Vol. 54, No. 6, pp. 1471-1477, June 2007.
【非特許文献４】Y. Morita et al., “Atomic scale flattening and hydrogen termination of the Si(001) surface by wet-chemical treatment,” J. Vac. Sci. Technol. A, Vac. Surf. Film, Vol. 14, No. 3, pp.854-858, May 1996.
【非特許文献５】T. Ohmi, "Total room temperature wet cleaning Si substrate surface,” J. Electrochem. Soc., Vol. 143, No. 9, pp.2957-2964, Sep. 1996.
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記した非特許文献４や特許文献２においては、基板表面を原子レベルで平坦化しているが原子レベルのステップおよびテラスの方向、テラスの幅を制御することは不可能である。シリコン表面のＳＴＭ（Scanning Tunneling Microscope：走査トンネル顕微鏡）像を図５に示す。図５（Ａ）に示す通常のシリコン表面は、ランダムな表面構造であり、原子レベルでは平坦化されていない。図５（Ｂ）に示す非特許文献４の技術によるシリコン表面は、原子レベルで平坦化されている。しかし原子レベルのステップおよびテラスの方向、テラスの幅は制御されていないことが分かる。また非特許文献４には、その表面上に半導体装置を形成することは、まったく述べられておらず、半導体装置の形成は不可能であった。
【０００８】
本発明は、半導体基板表面上で原子レベルのステップ／テラスの方向と幅を制御し、その表面上に表面凹凸起因のキャリア移動度劣化を抑制できる半導体基板および半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の第1の態様によれば、原子ステップで段状に形成された複数のテラスを備えると共に、特定の方向に対して線形で且つ周期的なテラス／ステップ構造を有する基板表面を有し、前記基板表面は、前記基板表面全体に亘って同一のオフ角を有する（１００）配向されたシリコン表面であり、前記複数のテラスは同一の特定方向に直線的に延び、且つ同一の幅を有しており、前記（１００）配向されたシリコン表面は、＜０１−１＞方向に対して、＜０１１＞方向に所定角度だけ傾斜したオフ方向を備え、これによって、前記線形で周期的なテラス／ステップ構造を実現していることを特徴とする半導体基板が得られる。
【００１０】
本発明の第２の態様によれば、前記オフ方向及び前記オフ角は、（１００）配向された前記シリコン表面の全体に亘って同一方向及び同一角度であることを特徴とする請求項１記載の半導体基板が得られる。
【００１１】
本発明の第３の態様によれば、前記オフ方向は、３６度又は１２６度であり、前記オフ角は、０．０５６度から０．０６度の範囲にあることを特徴とする請求項１又は２記載の半導体基板が得られる。
【００１２】
本発明の第４の態様によれば、前記原子ステップは０．１３ｎｍの高さを有し、前記テラスは１２４ｎｍの幅を有していることを特徴とする請求項１〜３のいずれか一項に記載の半導体基板が得られる。
【００１３】
また本発明によれば、上記の半導体基板を用いて形成されたことを特徴とする半導体装置が得られる。
【００１４】
また本発明によれば、半導体結晶表面の実質的に全ての部分にわたって原子ステップで段状とされた複数のテラスが実質的に同一方向に形成されている半導体チップ上に複数の半導体素子が形成されていることを特徴とする半導体装置が得られる。
【００１５】
また本発明によれば、前記複数の半導体素子は、前記テラスの方向と実質的に同じ方向にキャリアが輸送されるように形成されていることを特徴とする半導体装置が得られる。
【００１６】
また本発明によれば、前記複数の半導体素子はＭＯＳトランジスタであり、各ＭＯＳトランジスタのソースからドレインへ向う方向は前記テラスの方向と実質的に同じであることを特徴とする半導体装置が得られる。
【００１７】
また本発明によれば、前記半導体チップの結晶表面がシリコンであり、（１００）配向していることを特徴とする半導体装置が得られる。
【発明の効果】
【００１８】
本発明によれば、半導体基板表面の実質的に全面で原子レベルのテラスの方向を実質的に同一方向に制御する。その結果、従来は全く不可能であったチップ表面の異なる場所における同一寸法の半導体素子が全て同一の特性を有する半導体装置が得られる。
【図面の簡単な説明】
【００１９】
【図１】本発明における半導体基板表面のＡＦＭ像である。
【図２】本発明のステップ／テラスを説明するための（Ａ）原子モデル、（Ｂ）その模式図、（Ｃ）オフ角と１原子ステップ長（テラス幅）の相関図である。
【図３】本発明のＭＯＳトランジスタと結晶方向を説明する平面図である。
【図４】本発明のＭＯＳトランジスタの（Ａ）断面図、（Ｂ）立体概観図、（Ｃ）基板の結晶方向図である。
【図５】（Ａ）通常のシリコン基板表面のＡＦＭ像、（Ｂ）非特許文献４の方法によるシリコン基板表面のＡＦＭ像である。
【図６】（Ａ）オフ角度を０．０１６°としたときの半導体基板表面のＡＦＭ像であり、ステップ／テラスを説明するための（Ｂ）原子模式図、（Ｃ）オフ角と１原子ステップ長（テラス幅）の相関図である。
【発明を実施するための形態】
【００２０】
以下、本発明の半導体基板および半導体装置の実施の形態について、図１〜４を参照して詳細に説明する。図１にはシリコン基板の異なる位置（９点）における基板表面のＡＦＭ（Atomic Force Microscope：原子間力顕微鏡）像を示す。図２(Ａ)、（Ｂ）、(Ｃ)にはステップ／テラスを説明するための原子モデル（Ａ）、その模式図（Ｂ）、オフ角と原子ステップ長（テラス幅）の相関図（Ｃ）をそれぞれ示す。図３にはＭＯＳトランジスタと結晶方向を説明する平面図を示す。図４(Ａ)、（Ｂ）、(Ｃ)にはＭＯＳトランジスタの断面図（Ａ）、立体概観図（Ｂ）、基板の結晶方向図（Ｃ）をそれぞれ示している。
【００２１】
基板表面の結晶が（１００）面であり、＜０１−１＞方向に対して、＜０１１＞方向に３６°傾けた方向の（１００）面に対して、オフ角として０．０６°だけ面方位を傾けたシリコン基板を準備する。オフ角はＸＲＤ（X-ray Diffraction：X線回折）で評価した角度である。この基板表面をＨＦ／Ｈ２Ｏ=０．０５％の溶液で表面の酸化膜を剥離して、アルゴン（Ａｒ）雰囲気中で１２００℃、３０分の熱処理（アニール）を行った。このアニール雰囲気としては、アルゴン（Ａｒ）の他、他の不活性ガスを用いることができる。
【００２２】
そのシリコン基板表面のＡＦＭ像を図1に示す。図１には半導体基板中央部１点と、円周を略８分割した基板周辺部８点におけるＡＦＭ像を示している。この8点の周辺部は基板の最外周部分を除いた領域を包含し、中央部の１点を含めて計９点により基板全面が評価できる。半導体基板の実質的な全面としては、さらに狭い領域で、実際の半導体素子が多数形成される領域とすることができる。この９点のＡＦＭ像の映像は全て実質的に同一になっており、基板全体の表面は同一方向に一様に延びるステップ／テラス構造で平坦化されていることが分かる。９点の位置の評価結果はすべて、オフ方向は１２６°、オフ角は０．０５６°である。半導体基板全面にわたってテラス幅は同じ幅で、ステップは同一方向に形成されている。オフ方向、オフ角も半導体基板全面にわたって同一方向、同一角度である。このようにステップ／テラスは、半導体基板全面にわたって同一方向に、周期的に形成されている。
【００２３】
さらに図２をも参照して、ステップ／テラス構造を説明する。ここでのシリコン表面はオフ角（θ）だけＪｕｓｔ（１００）面から傾いている。原子レベルにおいては、オフ角（θ）傾いている場合には、図２（Ａ）に示すように、その表面の格子点が異なる。この表面の格子点が切り替わる位置がステップＳＡ、ＳＢとなる。このステップの高さは、シリコン（１００）表面の１原子ステップである０．１３ｎｍである。図２（Ｂ）に示すようにオフ角（０．０６°）の場合には、平均の１原子ステップ長Ｌ＝０．１３／ｓｉｎ（０．０６°)＝１２４ｎｍとなる。この１原子ステップ長Ｌがテラス幅である。
【００２４】
テラス幅は原子レベルでは数原子のばらつきがある。しかし、そのばらつきはｎｍオーダで小さく、特性への影響が無視できるか、影響が小さな範囲内である。そのためテラス幅は実質的に同じ幅であるといえる。またステップの方向も一直線ではなく、原子レベルでは数原子の凹凸があるが、その凹凸もｎｍオーダで小さく、特性への影響が無視できるか、影響が小さな範囲内である。従って実質的に直線的で一方向と見なせることから、ステップは実質的に同一方向に形成されているといえる。さらにオフ角も、同様に平均的な角度として、実質的に同じ角度であるといえる。以下の記載においては、単にステップ方向は同一方向、テラス幅は同じ幅、またオフ角は同じ角度で形成されていると表記する。
【００２５】
シリコン（１００）におけるオフ角（θ）と１原子ステップ長（mono atomic step length）（Ｌ）との関係を図２（Ｃ）に示す。ステップＳＡと、ステップＳＢとの間隔が１原子ステップ長であり、テラス幅となる。ステップの高さは、シリコン（１００）表面の１原子ステップである０．１３ｎｍであり、オフ角（０．０６°）を有するテラス幅の平均値は１２４ｎｍ（＝０．１３／ｓｉｎ(０．０６°))となる。オフ角（０．０３°）、オフ角（０．５°）、およびオフ角（４．０°）を有するテラス幅の平均値は、それぞれ約２５０ｎｍ、１５ｎｍおよび２ｎｍであることが分かる。このように、基板の（１００）面に対するオフ方向（傾き方向）により、ステップ／テラス方向を制御し、オフ角（傾き角度）によりテラス幅を制御することができる。
【００２６】
図１のＡＦＭ像において、オフ方向１２６°、オフ角０．０５６°の評価結果が得られている。準備したシリコン基板のオフ角は０．０６°であり、設定角度０．０６°と、評価角度０．０５６°とは誤差内であり、よく一致していることが分かる。またそのテラス幅は均一で同じ幅であり、ステップの方向も直線的である。このようにオフ角度（θ）によりテラス幅＝０．１３／ｓｉｎθ（θ：オフ角度）を制御できる。このようにオフ方向とオフ角度を設定することで、特定方向の直線的かつ周期的なステップ／テラス構造が得られる。
【００２７】
ここで図６を参照すると、オフ角度（θ）を０．０１６°で切り出した場合にはオフ方向が基板表面の場所によって２５°から１０８°までバラバラになり、テラスの幅も方向もバラバラになる。オフ角度を制御することによって、シリコン基板表面上のどの場所でもテラスが同一方向に揃った本発明による基板が得られることがわかる。
【００２８】
図１のように処理した半導体基板１を使用したＭＯＳトランジスタの形成方法について、図３、図４を参照して説明する。図３に示すようにＭＯＳトランジスタのキャリア走行（輸送）方向（ソース−ドレイン方向）は、ラフネスが極めて小さく、キャリア移動度が大きい方向とする。つまりキャリア走行方向にステップが交差しないように、ステップと平行方向をキャリア走行方向とする。この構成とすることで、キャリア走行方向にはラフネスが極めて小さく、キャリア移動度が大きいＭＯＳトランジスタが実現できることになる。
【００２９】
上記処理が行われた半導体基板１の表面を、アルカリ溶液を用いない洗浄法（非特許文献５）によって洗浄する。プラズマによって発生させた酸素ラジカルによって基板表面を直接酸化するラジカル酸化法により７ｎｍのＳｉＯ２膜２を形成したのち、ＣＶＤ法によって３００ｎｍのＳｉＯ２膜３を形成する。フォトリソグラフィー法によって、ＭＯＳトランジスタが作成される活性化領域を開口する。このとき図３に示すように、ソース−ドレインの方向にステップが存在しないように、＜０１−１＞方向に対して、＜０１１＞方向に５４°傾いた方向にソース−ドレインを設定する。
【００３０】
フォトレジストをマスク材料としてＨＣｌ／ＨＦ＝１９／１の溶液で開口部分のＳｉＯ２膜２およびＳｉＯ２膜３を除去し、フォトレジストをＨ２ＳＯ４／Ｈ２Ｏ２＝４：１溶液で除去する。なお、開口はトランジスタをそれぞれ設けるべき複数（多数）の部分に形成するが、図４ではそのうち１個の開口部分、１個のトランジスタを示している。その後、アルカリ溶液を用いない洗浄法で露出半導体表面を洗浄したのち、ラジカル酸化によってゲート絶縁膜としてＳｉＯ２膜４を５．６ｎｍ形成し、ゲート電極５として多結晶ポリシリコンを形成する。ここで、ゲート絶縁膜厚は一例であり、ラジカル酸化法のような等方的酸化法であれば膜厚によらず界面平坦度は劣化しない。この後は、通常のＭＯＳトランジスタ形成方法によって、形成することができる。例えばソース拡散層６およびドレイン拡散層７の形成、層間絶縁膜８の成膜、コンタクトホールの開口、ゲート取り出し電極９、ソース取り出し電極１０およびドレイン取り出し電極１１を形成することで、ＭＯＳトランジスタを形成する。
【００３１】
図４に、形成されたＭＯＳトランジスタの断面図（Ａ）、立体概観図（Ｂ）、基板の結晶方向図（Ｃ）をそれぞれ示す。ＭＯＳトランジスタは、そのシリコン基板表面が原子レベルで平坦であり、かつ＜０１−１＞方向に対して、＜０１１＞方向に５４°傾いた方向にソース−ドレインが形成されている。そのためシリコン／ゲート絶縁膜界面が原子レベルで平坦かつ、キャリア走行方向（ソース−ドレイン方向）にはラフネスが極めて小さく、キャリア移動度が大きいＭＯＳトランジスタが実現できる。また、シリコン表面のステップ／テラスは基板全体で均一である。そのため、基板上のどの部分から切り出されたチップ上のどの部分においても、ＭＯＳトランジスタの移動度は全て同一となる。
【００３２】
ＭＯＳトランジスタの形成方法としては、特にその形成方法は限定されない。ゲート絶縁膜は等方的に半導体基板を酸化する方法や、窒化する方法であれば良い。また多数形成したトランジスタ間の素子分離方法は、ＳＴＩ（Shallow trench Isolation）、ＬＯＣＯＳ（Local Oxidation of Silicon）法等を用いてもよく、活性領域表面の洗浄方法、酸化膜、窒化膜形成方法も、膜厚が同程度であればよい。
【００３３】
本発明によれば、半導体基板の実質的に全表面にわたって原子ステップで段状とされた複数のテラスが実質的に同一方向に形成でき、その半導体基板表面のオフ角が実質的に同一とした半導体基板が得られる。この半導体基板を使用し、キャリア走行方向（ソース−ドレイン方向）にステップが存在しないようにＭＯＳトランジスタを形成する。このＭＯＳトランジスタのキャリアは、基板表面凹凸起因のキャリア移動度の劣化がなく、キャリア移動度は同一とすることができる。その結果、半導体チップの表面の異なる場所における同一寸法の半導体素子が全て同一の特性を有するような半導体装置が得られる。
【００３４】
以上本願発明を実施の形態に基づき具体的に説明したが、本願発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００３５】
１    半導体基板
２、３、４    ＳｉＯ２膜
５    ゲート電極
６    ソース拡散層
７    ドレイン拡散層
８    層間絶縁膜
９    ゲート取り出し電極
１０    ソース取り出し電極
１１    ドレイン取り出し電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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