(57)【要約】【課題】小規模な論理回路によって基準レイテンシとオフセットレイテンシを用いた演算を行う。【解決手段】例えば、基準レイテンシＣＬの値を示す複数のビットＡ０〜Ａ３のそれぞれと、オフセットレイテンシＳＲＬの値を示す複数のビットＣ０〜Ｃ２のそれぞれと、を論理合成して複数の制御信号Ｅ０〜Ｅ３を生成する論理回路１００と、複数の制御信号Ｅ０〜Ｅ３をデコードして複数の制御信号ＵＬＰＣＬ４〜ＵＬＰＣＬ１５を生成する論理回路２００とを備える。本発明によれば、基準レイテンシＣＬの値とオフセットレイテンシＳＲＬの値をデコードする前に演算していることから、より小規模な論理回路によって調整レイテンシＵＬＰＣＬを算出することが可能となる。【選択図】図５
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【特許請求の範囲】
【請求項１】
基準レイテンシの値を示す第１の複数のビットを格納する第１のレジスタと、
前記基準レイテンシの値にオフセットを与えるオフセットレイテンシの値を示す第２の複数のビットを格納する第２のレジスタと、
前記第１の複数のビットおよび前記第２の複数のビットを論理合成して第１の複数の制御信号を生成する第１の論理回路と、
前記第１の複数の制御信号をデコードして第２の複数の制御信号を生成する第２の論理回路と、を備える半導体装置。
【請求項２】
前記第１の論理回路は、前記第１の複数のビットのそれぞれが示す値から、前記第２の複数のビットのそれぞれが示す値を減算する減算器を含む、請求項１に記載の半導体装置。
【請求項３】
前記第１の複数のビットはアドレス端子を介して外部から供給され、前記第２の複数のビットはデータ入出力端子を介して外部から供給される、請求項１又は２に記載の半導体装置。
【請求項４】
リードコマンドを受け、前記リードコマンドが供給されたタイミングを基準として、前記第２の複数の制御信号が示す調整レイテンシの数に対応してリードデータを出力する、請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
ライトコマンドを受け、前記ライトコマンドが供給されたタイミングを基準として、前記第２の複数の制御信号が示す調整レイテンシの数に対応してライトデータを受信する、請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項６】
オンダイターミネーション信号を受け、前記オンダイターミネーション信号が供給されたタイミングを基準として、前記第２の複数の制御信号が示す調整レイテンシの数に対応してデータ入出力端子のインピーダンスを変化させる、請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項７】
動作モードが設定される第３のレジスタと、
前記第３のレジスタに第１の動作モードが設定されている場合には、リードコマンド、ライトコマンドおよびオンダイターミネーション信号の少なくとも一つを基準として、前記第２の複数の制御信号が示す調整レイテンシの値に対応してデータ入出力端子を制御し、前記第３のレジスタに第２の動作モードが設定されている場合には、前記リードコマンド、前記ライトコマンドおよび前記オンダイターミネーション信号の少なくとも一つを基準として、前記基準レイテンシの値に対応して前記データ入出力端子を制御するデータ入出力回路と、をさらに備えることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
外部から供給される外部クロック信号に基づいて位相制御されていない第１の内部クロック信号を生成するタイミング発生回路と、
前記外部クロック信号に基づいて位相制御された第２の内部クロック信号を生成するクロック回路と、
前記第３のレジスタに前記第１の動作モードが設定されている場合には、前記第１の内部クロック信号に基づいて前記調整レイテンシをカウントし、前記第３のレジスタに前記第２の動作モードが設定されている場合には、前記第２の内部クロック信号に基づいて前記基準レイテンシをカウントするレイテンシカウンタと、をさらに備える請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、設定されたレイテンシの値に応じてリードデータやライトデータの入出力タイミングを制御する半導体装置に関する。
【背景技術】
【０００２】
シンクロナスＤＲＡＭ（Synchronous Dynamic Random Access Memory）に代表される同期式メモリ装置は、パーソナルコンピュータのメインメモリなどに広く利用されている。同期式メモリ装置は、コントローラより供給される外部クロック信号に同期してデータを入出力することから、より高速な外部クロック信号を使用することによって、データ転送レートを高めることが可能である。
【０００３】
しかしながら、シンクロナスＤＲＡＭのメモリコアは、極めて微弱な電荷をセンス動作により増幅する必要がある。そのため、リードコマンドが発行されてから、最初のデータを出力するまでの時間を短縮することはできず、リードコマンドが発行されてから所定の遅延時間が経過した後、外部クロック信号に同期して最初のデータが出力される（特許文献１参照）。
【０００４】
リード動作時におけるこの遅延時間は一般に「ＣＡＳレイテンシ」と呼ばれ、クロック周期の整数倍に設定される。例えば、ＣＡＳレイテンシが５（ＣＬ＝５）であれば、外部クロック信号に同期してリードコマンドを取り込んだ後、５周期後の外部クロック信号に同期して最初のデータが出力される。つまり、５クロックサイクル後に最初のデータが出力されることになる。
【０００５】
このような遅延は、ライト動作時においても必要である。ライト動作時においては、ライトコマンドが発行された後、所定の遅延時間が経過してから、外部クロック信号に同期してデータを連続的に入力する必要がある。ライト動作時におけるこの遅延時間は一般に「ＣＡＳライトレイテンシ」と呼ばれ、クロック周期の整数倍に設定される。例えば、ＣＡＳライトレイテンシが５（ＣＷＬ＝５）であれば、外部クロック信号に同期してライトコマンドを取り込んだ後、５クロックサイクル後の外部クロック信号に同期して最初のデータを入力する必要がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−３３９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者らは、ＣＡＳレイテンシやＣＡＳライトレイテンシなどの基準レイテンシにオフセットを与えることが可能な半導体装置について検討を行った。基準レイテンシにオフセットを与える理由は、位相制御された内部クロック信号が得られない場合、位相制御されていない内部クロック信号に同期してデータの入出力タイミングを制御する必要があり、この場合、例えばリード動作においては、リードデータの出力タイミングが回路遅延の影響で遅れてしまうからである。これを補償すべく、基準レイテンシをオフセットさせることによって、基準レイテンシよりも値が１又はそれ以上小さい調整レイテンシを生成し、これに基づいてリードデータの出力タイミングを定めている。
【０００８】
通常、ＣＡＳレイテンシやＣＡＳライトレイテンシなどの基準レイテンシは、モードレジスタの設定値によって種々の値に設定することができる。そして、基準レイテンシをオフセットさせる場合、基準レイテンシのオフセット量、つまりオフセットレイテンシの値についても種々の値を取ることができるよう設計する必要がある。したがって、実際に調整レイテンシの値を得るためには、基準レイテンシの取り得る値とオフセットレイテンシの取り得る値の全ての組み合わせに対応した論理回路を設ける必要がある。このような論理回路を単純なデコーダ回路で構成すると回路規模が大きくなってしまうため、より小規模な論理回路によって調整レイテンシを算出可能な半導体装置が望まれる。
【課題を解決するための手段】
【０００９】
本発明の一側面による半導体装置は、基準レイテンシの値を示す第１の複数のビットを格納する第１のレジスタと、前記基準レイテンシの値にオフセットを与えるオフセットレイテンシの値を示す第２の複数のビットを格納する第２のレジスタと、前記第１の複数のビットのそれぞれと、前記第２の複数のビットのそれぞれと、を論理合成して第１の複数の制御信号を生成する第１の論理回路と、前記第１の複数の制御信号をデコードして第２の複数の制御信号を生成する第２の論理回路と、を備えることを特徴とする。前記第２の複数の制御信号は調整レイテンシの値を示すことから、当該外部から供給されたコマンドを基準として、当該調整レイテンシの値に対応してデータ入出力端子を制御することができる。
【００１０】
本発明の他の側面による半導体装置は、基準レイテンシの値をバイナリ形式で示す第１の複数のビットを格納する第１のレジスタと、オフセットレイテンシの値をバイナリ形式で示す第２の複数のビットを格納する第２のレジスタと、動作モードが設定される第３のレジスタと、前記基準レイテンシの値から前記オフセットレイテンシの値を減算することによって、調整レイテンシの値をバイナリ形式で示す第１の複数の制御信号を生成する第１の論理回路と、前記第１の複数の制御信号をデコードすることによって、前記調整レイテンシの値をデコード形式で示す第２の複数の制御信号を生成する第２の論理回路と、前記第３のレジスタに第１の動作モードが設定されている場合には、前記調整レイテンシの値に応じて第１の内部クロック信号に同期したカウント動作を行い、前記第３のレジスタに第２の動作モードが設定されている場合には、前記基準レイテンシの値に応じて第２の内部クロック信号に同期したカウント動作を行う、レイテンシカウンタ回路と、を備えることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、第１の複数のビットと第２の複数のビットをデコードする前に演算していることから、より小規模な論理回路によって調整レイテンシを算出することが可能となる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態を示すブロック図である。
【図２】本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【図３】モードレジスタ５６に含まれるレジスタの一部を示す図である。
【図４】データ入出力端子１４を介してモードレジスタ５６の設定値を更新する方法を説明するためのタイミング図である。
【図５】モードレジスタ５６に含まれる論理回路のブロック図である。
【図６】ビットＡ０〜Ａ３が示すＣＡＳレイテンシ（ＣＬ）の値及びビットＣ０〜Ｃ２が示すオフセットレイテンシ（ＳＲＬ）の値を説明するための表である。
【図７】論理回路１００の回路図である。
【図８】論理回路２００の回路図である。
【図９】ＣＡＳレイテンシ（ＣＬ）の取り得る値とオフセットレイテンシ（ＳＲＬ）の取り得る値の全ての組み合わせを網羅した真理値表である。
【図１０】本発明者が本発明に至る前に考えたプロトタイプによる論理回路のブロック図である。
【図１１】図１０のデコーダ３００の回路図である。
【図１２】図１０のデコーダ４００の回路図である。
【図１３】図１０の論理回路５００の回路図である。
【図１４】図２の半導体装置１０の動作を説明するためのタイミング図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態を詳細に説明するが、本発明はそれらに限定されず、当業者であれば本願の特許請求の範囲の記載に応じて適宜変更し得るものあることは言うまでもない。
【００１４】
図１は、本発明の一実施形態を示すブロック図である。
【００１５】
図１には、減算器２とデコーダ４を含む論理回路が示されている。減算器２には、基準レイテンシ（ＣＬ）の値を示すバイナリ形式の信号ＣＬｂと、オフセットレイテンシ（ＳＲＬ）の値を示すバイナリ形式の信号ＳＲＬｂが供給される。符号の末尾に「ｂ」を付しているのは、当該信号がバイナリ形式の信号であることを意味する。
【００１６】
減算器２は「ＣＬ−ＳＲＬ」という演算を行い、その結果得られる信号ＵＬＰＣＬｂを出力する。信号ＵＬＰＣＬｂは、調整レイテンシ（ＵＬＰＣＬ）の値を示すバイナリ形式の信号である。デコーダ４はバイナリ形式の信号ＵＬＰＣＬｂを受け、これをデコードすることによって、デコード形式の信号ＵＬＰＣＬｄを生成する。符号の末尾に「ｄ」を付しているのは、当該信号がデコード形式の信号であることを意味する。デコード形式の信号ＵＬＰＣＬｄはＵＬＰＣＬｉ〜ＵＬＰＣＬｎからなり、このうち１つが活性レベルとなる。
【００１７】
このように、本発明においては、基準レイテンシ（ＣＬ）の値とオフセットレイテンシ（ＳＲＬ）の値をバイナリ形式の状態で演算し、その結果得られたバイナリ形式の信号ＵＬＰＣＬｂをデコードしている。このため、基準レイテンシ（ＣＬ）の値及びオフセットレイテンシ（ＳＲＬ）の値をデコードした後に演算する場合と比べ、全体的な回路規模を低減することが可能となる。
【００１８】
図２は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【００１９】
本実施形態による半導体装置１０はシンクロナスＤＲＡＭであり、１つのシリコンチップに集積された集積回路である。半導体装置１０に備えられた外部端子には、クロック端子１１ａ，１１ｂ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３、データ入出力端子１４、データストローブ端子１５ａ，１５ｂ及び電源端子１６ａ，１６ｂなどが含まれる。
【００２０】
クロック端子１１ａ，１１ｂは、それぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、供給された外部クロック信号ＣＫ，／ＣＫは、クロック入力回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック入力回路２１の出力は、タイミング発生回路２２及びＤＬＬ回路２３に供給される。タイミング発生回路２２は内部クロック信号ＩＣＬＫを生成し、これをデータ出力系の回路を除く各種内部回路に供給する役割を果たす。また、ＤＬＬ回路２３は出力用の内部クロック信号ＬＣＬＫを生成し、これをデータ出力系の回路に供給する役割を果たす。本発明においては、内部クロック信号ＩＣＬＫを「第１の内部クロック信号」、内部クロック信号ＬＣＬＫを「第２の内部クロック信号」と呼ぶことがある。
【００２１】
タイミング発生回路２２が生成する内部クロック信号ＩＣＬＫは、外部クロック信号ＣＫ，／ＣＫに対して位相制御されていない信号である。これに対し、ＤＬＬ回路２３が生成する内部クロック信号ＬＣＬＫは、外部クロック信号ＣＫ，／ＣＫに対して位相制御された信号であり、リードデータＤＱ（及びデータストローブ信号ＤＱＳ，／ＤＱＳ）の位相が外部クロック信号ＣＫ，／ＣＫの位相と一致するよう、外部クロック信号ＣＫ，／ＣＫに対してやや位相が進められる。
【００２２】
ＤＬＬ回路２３は、モードレジスタ５６に設定された動作モードに応じて、使用の可否が選択される。つまり、モードレジスタ５６に「ＤＬＬオンモード」が選択されている場合には、ＤＬＬ回路２３は活性状態とされ、位相制御された内部クロック信号ＬＣＬＫが生成される。一方、モードレジスタ５６に「ＤＬＬオフモード」が選択されている場合には、ＤＬＬ回路２３は非活性状態とされ、内部クロック信号ＬＣＬＫが生成されなくなる。ＤＬＬオフモードは、低消費電力で動作する必要がある場合などに選択される動作モードであり、本発明においては「第１の動作モード」と呼ぶことがある。また、ＤＬＬオンモードを「第２の動作モード」と呼ぶことがある。これに対し、タイミング発生回路２２については、ＤＬＬオンモード及びＤＬＬオフモードのいずれか選択されている場合であっても活性化される。いずれの動作モードにおいても内部クロック信号ＩＣＬＫは必要だからである。
【００２３】
ＤＬＬオフモードが選択されている場合、データ出力系の回路は内部クロック信号ＬＣＬＫの代わりに内部クロック信号ＩＣＬＫを使用する。内部クロック信号ＩＣＬＫは、内部クロック信号ＬＣＬＫのように外部クロック信号ＣＫ，／ＣＫに対して位相が進められた信号ではないことから、ＤＬＬオフモードが選択されている場合、ＤＬＬオンモードが選択されている場合と比べて、リードデータの出力タイミングはやや遅れる。
【００２４】
コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号は、コマンド入力回路３１に供給される。コマンド入力回路３１に供給されたこれらコマンド信号は、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、内部クロック信号ＩＣＬＫに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドは、ロウ系制御回路５１、カラム系制御回路５２、リード制御回路５３、ライト制御回路５４、レイテンシカウンタ５５及びモードレジスタ５６に供給される。各種内部コマンドＩＣＭＤのうち、リードコマンドＭＤＲＤＴは少なくともレイテンシカウンタ５５に供給される。
【００２５】
レイテンシカウンタ５５は、リードコマンドＭＤＲＤＴが発行されてから、あらかじめ設定されたＣＡＳレイテンシ（ＣＬ）が経過した後にリードデータが出力されるよう、リードコマンドＭＤＲＤＴを遅延させる回路である。その動作は、ＤＬＬオンモードが選択されている場合には内部クロック信号ＬＣＬＫに同期して行われ、ＤＬＬオフモードが選択されている場合には内部クロック信号ＩＣＬＫに同期して行われる。ＣＡＳレイテンシ（ＣＬ）の値は、モードレジスタ５６の設定値によって指定される。
【００２６】
図３は、モードレジスタ５６に含まれるレジスタの一部を示す図である。
【００２７】
図３に示すように、モードレジスタ５６には少なくともレジスタ５６ａ〜５６ｄが含まれている。レジスタ５６ａはＣＡＳレイテンシ（ＣＬ）の値を保持するためのレジスタであり、単位レジスタＡ０〜Ａ３からなる４ビット構成である。本発明においてはレジスタ５６ａを「第１のレジスタ」と呼び、単位レジスタＡ０〜Ａ３に設定された値を「第１の複数のビット」と呼ぶことがある。レジスタ５６ｂはＣＡＳライトレイテンシ（ＣＷＬ）の値を保持するためのレジスタであり、単位レジスタＢ０〜Ｂ３からなる４ビット構成である。レジスタ５６ｃはオフセットレイテンシ（ＳＲＬ）の値を保持するためのレジスタであり、単位レジスタＣ０〜Ｃ２からなる３ビット構成である。本発明においてはレジスタ５６ｃを「第２のレジスタ」と呼び、単位レジスタＣ０〜Ｃ２に設定された値を「第２の複数のビット」と呼ぶことがある。レジスタ５６ｄはＤＬＬオンモード及びＤＬＬオフモードのいずれかを選択するためのレジスタであり、単位レジスタＤからなる１ビット構成である。本発明においてはレジスタ５６ｄを「第３のレジスタ」と呼ぶことがある。
【００２８】
ここで、ＣＡＳレイテンシ（ＣＬ）とはリードコマンドが発行されてからリードデータＤＱが出力されるまでの期間を示すクロックサイクル数である。また、ＣＡＳライトレイテンシ（ＣＷＬ）とはライトコマンドが発行されてからライトデータＤＱが入力されるまでの期間を示すクロックサイクル数である。オフセットレイテンシ（ＳＲＬ）とは、ＤＬＬオフモードが選択されている場合に使用される値であり、モードレジスタ５６に設定されたＣＡＳレイテンシ（ＣＬ）及びＣＡＳライトレイテンシ（ＣＷＬ）の値を何クロックサイクル減じるかを示す。したがって、ＤＬＬオフモードが選択されている場合、リードコマンドが発行されてからリードデータＤＱが出力されるまでの期間はＣＬ−ＳＲＬで定義され、ライトコマンドが発行されてからライトデータＤＱが入力されるまでの期間はＣＷＬ−ＳＲＬで定義される。
【００２９】
ＤＬＬオンモードが選択されている場合には、リードコマンドが発行されてからリードデータＤＱが出力されるまでの期間はＣＡＳレイテンシ（ＣＬ）のそのままの値によって定義され、ライトコマンドが発行されてからライトデータＤＱが入力されるまでの期間はＣＡＳライトレイテンシ（ＣＷＬ）のそのままの値によって定義される。但し、アディティブレイテンシ（ＡＬ）が設定されている場合には、本来の発行タイミングから１又は２以上のクロックサイクル分だけ先行してリードコマンド又はライトコマンドが発行される。
【００３０】
特に限定されるものではないが、これらレジスタ５６ａ〜５６ｄのうち、レジスタ５６ａ，５６ｂ，５６ｄの設定値についてはアドレス端子１３を介して外部から供給され、レジスタ５６ｃの設定値についてはデータ入出力端子１４を介して外部から供給される。アドレス端子１３を介してモードレジスタ５６の設定値を更新する方法は周知の通りであり、コマンド端子１２ａ〜１２ｄを介してモードレジスタセットコマンドを発行するとともに、モードレジスタ５６に設定すべき設定値をアドレス端子１３に入力すればよい。
【００３１】
図４は、データ入出力端子１４を介してモードレジスタ５６の設定値を更新する方法を説明するためのタイミング図である。
【００３２】
図４に示す例では、モードレジスタセットコマンドＭＲＳを発行するとともに、アドレス端子１３を介してモードレジスタ５６内の所定のビットＡ５，Ａ６の論理レベルをそれぞれ「１」及び「０」に設定する。これにより、オフセットレイテンシのプログラムモードにエントリーされ、データ入出力端子１４を介したモードレジスタ５６の設定値の更新が可能となる。この状態でデータ入出力端子１４を介してオフセットレイテンシ（ＳＲＬ）の値を外部から入力すると、入力された値はレジスタ５６ｃを構成する３ビットの単位レジスタＣ２〜Ｃ０に書き込まれる。オフセットレイテンシ（ＳＲＬ）の入力は、例えば３つのデータ入出力端子を用いて並列に実行すればよい。そして、モードレジスタセットコマンドＭＲＳを発行するとともに、アドレス端子１３を介してモードレジスタ５６内の所定のビットＡ５，Ａ６の論理レベルをそれぞれ「０」及び「０」に設定すれば、オフセットレイテンシのプログラムモードからイグジットする。このような手順により、レジスタ５６ｃの設定値を更新することができる。
【００３３】
これらのレジスタに設定された値は、モードレジスタ５６に含まれる論理回路によって演算される。モードレジスタ５６に含まれる論理回路の具体的な回路構成については後述する。
【００３４】
図２に戻って、アドレス端子１３は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、アドレス入力回路４１に供給される。アドレス入力回路４１の出力は、アドレスラッチ回路４２に供給される。アドレスラッチ回路４２は、内部クロック信号ＩＣＬＫに同期してアドレス信号ＡＤＤをラッチする回路である。アドレスラッチ回路４２にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスについてはロウ系救済回路６１に供給され、カラムアドレスについてはカラム系救済回路６２に供給される。また、ロウ系救済回路６１には、リフレッシュカウンタ６３によって生成されるロウアドレスも供給される。さらに、モードレジスタセットにエントリーしている場合には、アドレス信号ＡＤＤはモードレジスタ５６に供給される。
【００３５】
ロウ系救済回路６１は、欠陥のあるワード線を示すロウアドレスが供給された場合、本来のワード線ではなく冗長ワード線に対して代替アクセスを行うことによって、当該ロウアドレスを救済する回路である。ロウ系救済回路６１の動作は、ロウ系制御回路５１によって制御され、その出力はロウデコーダ７１に供給される。ロウデコーダ７１は、メモリセルアレイ７０に含まれるいずれかのワード線ＷＬを選択する回路である。メモリセルアレイ７０においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている。但し、図２には、１本のワード線ＷＬ、１本のビット線ＢＬ及びその交点に配置された１個のメモリセルＭＣのみが図示されている。ビット線ＢＬは、センス回路７３に含まれるいずれかのセンスアンプＳＡに接続されている。
【００３６】
カラム系救済回路６２は、欠陥のあるビット線を示すカラムアドレスが供給された場合、本来のビット線ではなく冗長ビット線に対して代替アクセスを行うことによって、当該カラムアドレスを救済する回路である。カラム系救済回路６２の動作は、カラム系制御回路５２によって制御され、その出力はカラムデコーダ７２に供給される。カラムデコーダ７２は、センス回路７３に含まれるいずれかのセンスアンプＳＡを選択する回路である。
【００３７】
カラムデコーダ７２によって選択されたセンスアンプＳＡは、リード動作時にはリードアンプ７４に接続され、ライト動作時にはライトアンプ７５に接続される。リードアンプ７４の動作はリード制御回路５３によって制御され、ライトアンプ７５の動作はライト制御回路５４によって制御される。
【００３８】
データ入出力端子１４は、リードデータＤＱの出力及びライトデータＤＱの入力を行うための端子であり、データ出力回路８１及びデータ入力回路８２に接続されている。本発明においては、これらデータ出力回路８１及びデータ入力回路８２を「データ入出力回路」と総称することがある。データ出力回路８１は、ＦＩＦＯ回路８３を介してリードアンプ７４に接続されており、これにより、プリフェッチされた複数のリードデータＤＱがデータ入出力端子１４からバースト出力される。また、データ入力回路８２は、ＦＩＦＯ回路８４を介してライトアンプ７５に接続されており、これにより、データ入出力端子１４からバースト入力された複数のライトデータＤＱがメモリセルアレイ７０に同時に書き込まれる。図２においてはデータ入出力端子１４が１個だけ記載されているが、複数のデータ入出力端子１４を設けることが可能である。
【００３９】
データストローブ端子１５ａ，１５ｂは、それぞれデータストローブ信号ＤＱＳ，／ＤＱＳの入出力を行うための端子であり、データストローブ信号出力回路８５及びデータストローブ信号入力回路８６に接続されている。
【００４０】
図２に示すように、データ出力回路８１及びデータストローブ信号出力回路８５には、ＤＬＬ回路２３によって生成される内部クロック信号ＬＣＬＫと、レイテンシカウンタ５５によって生成される出力制御信号ＤＲＣが供給される。また、出力制御信号ＤＲＣは、ＦＩＦＯ回路８３にも供給される。但し、ＤＬＬオフモードが選択されている場合には、内部クロック信号ＬＣＬＫが得られないため、その代わりに内部クロック信号ＩＣＬＫが用いられる。
【００４１】
電源端子１６ａ，１６ｂは、それぞれ電源電位ＶＤＤ，ＶＳＳが供給される端子であり、内部電圧発生回路９０に接続されている。内部電圧発生回路９０は、各種内部電圧を生成する回路である。
【００４２】
以上が本実施形態による半導体装置１０の全体構成である。次に、モードレジスタ５６に含まれる論理回路の具体的な回路構成について説明する。
【００４３】
図５は、モードレジスタ５６に含まれる論理回路のブロック図である。
【００４４】
図５に示すように、モードレジスタ５６には２つの論理回路１００，２００が含まれている。このうち論理回路１００は、ＣＡＳレイテンシ（ＣＬ）の値をバイナリ形式で示す信号ＣＬｂと、オフセットレイテンシ（ＳＲＬ）の値をバイナリ形式で示す信号ＳＲＬｂが入力される。信号ＣＬｂはビットＡ０〜Ａ３からなる４ビットの信号であり、レジスタ５６ａから出力される。信号ＳＲＬｂはビットＣ０〜Ｃ２からなる３ビットの信号であり、レジスタ５６ｃから出力される。論理回路１００は、これらの値をバイナリ形式のまま減算処理し、バイナリ形式の信号ＵＬＰＣＬｂを生成する。バイナリ形式の信号ＵＬＰＣＬｂは、Ｅ０〜Ｅ３からなる４ビットの信号である。本発明においては、論理回路１００を「第１の論理回路」と呼ぶことがある。また、信号ＵＬＰＣＬｂを構成するビットＥ０〜Ｅ３を「第１の複数の制御信号」と呼ぶことがある。
【００４５】
論理回路２００は、バイナリ形式の信号ＵＬＰＣＬｂを受け、これをデコードすることによってデコード形式の信号ＵＬＰＣＬｄを生成する。デコード形式の信号ＵＬＰＣＬｄは、ＵＬＰＣＬ４〜ＵＬＰＣＬ１５からなる１２ビットの信号であり、そのうちの１ビットのみが活性レベルとなる。活性レベルとなったビットは、オフセットされた調整レイテンシ（ＵＬＰＣＬ）の値を示す。一例として、ビットＵＬＰＣＬ１０が活性化している場合、調整レイテンシ（ＵＬＰＣＬ）の値が「１０」であることを意味する。したがって、調整レイテンシ（ＵＬＰＣＬ）の値は、「４」〜「１５」の範囲で選択される。本発明においては、論理回路２００を「第２の論理回路」と呼ぶことがある。また、信号ＵＬＰＣＬｄを構成するビットＵＬＰＣＬ４〜ＵＬＰＣＬ１５を「第２の複数の制御信号」と呼ぶことがある。
【００４６】
図６は、ビットＡ０〜Ａ３が示すＣＡＳレイテンシ（ＣＬ）の値及びビットＣ０〜Ｃ２が示すオフセットレイテンシ（ＳＲＬ）の値を説明するための表である。
【００４７】
図６に示すように、ＣＡＳレイテンシ（ＣＬ）の値は、ビットＡ０を最下位ビットとし、ビットＡ３を最上位ビットとしてバイナリ形式で示される。但し、ビットＡ０〜Ａ３の値が「０００１ｂ」である場合に、ＣＡＳレイテンシ（ＣＬ）の値は「５」を意味し、ビットＡ０〜Ａ３の値が「１１００ｂ」である場合に、ＣＡＳレイテンシ（ＣＬ）の値は「１６」を意味する。つまり、通常のバイナリ信号とは表現する値が異なる点に注意が必要である。ビットＡ０〜Ａ３の値は、「０００１ｂ＝（５）」〜「１１００ｂ＝（１６）」までの値を取り、その他の値は無効な値となる。
【００４８】
また、オフセットレイテンシ（ＳＲＬ）の値は、ビットＣ０を最下位ビットとし、ビットＣ２を最上位ビットとしてバイナリ形式で示される。但し、ビットＣ０〜Ｃ２の値が「０００ｂ」である場合に、オフセットレイテンシ（ＳＲＬ）の値は「１」を意味し、ビットＣ０〜Ｃ２の値が「１０１ｂ」である場合に、オフセットレイテンシ（ＳＲＬ）の値は「６」を意味する。つまり、通常のバイナリ信号とは表現する値が異なる点に注意が必要である。ビットＣ０〜Ｃ２の値は、「０００ｂ＝（１）」〜「１０１ｂ＝（６）」までの値を取り、その他の値は無効な値となる。
【００４９】
そして、これらＣＡＳレイテンシ（ＣＬ）の値とオフセットレイテンシ（ＳＲＬ）の値との組み合わせによって、最終的に得られる調整レイテンシ（ＵＬＰＣＬ）の値が決まる。調整レイテンシ（ＵＬＰＣＬ）の値はＣＬ−ＳＲＬで与えられ、具体的な組み合わせは図６に示すとおりである。調整レイテンシ（ＵＬＰＣＬ）の取り得る値は４〜１５の１２種類である。
【００５０】
図７は、論理回路１００の回路図である。
【００５１】
図７に示すように、論理回路１００は、ビットＡ０とビットＣ０を論理合成することによってビットＥ０を生成する減算器１１０と、ビットＡ１とビットＣ１を論理合成することによってビットＥ１を生成する減算器１２０と、ビットＡ２とビットＣ２を論理合成することによってビットＥ２を生成する減算器１３０とを備えている。
【００５２】
減算器１１０は、ビットＡ０とビットＣ０を受ける排他的論理和ゲート回路ＥＸＯＲ１を含み、その出力がビットＥ０として用いられる。これにより、ビットＡ０とビットＣ０の論理レベルが一致すればビットＥ０の論理レベルは「０」となる。逆に、ビットＡ０とビットＣ０の論理レベルが不一致であればビットＥ０の論理レベルは「１」となる。特に、ビットＡ０の論理レベルが「０」であり、且つ、ビットＣ０の論理レベルが「１」である場合には、減算によってマイナスが生じることから、ボロービットＢＲＷ０がハイレベルとなる。ボロービットＢＲＷ０は上位の減算器１２０に供給される。
【００５３】
減算器１２０は、ビットＣ１とボロービットＢＲＷ０を受ける排他的論理和ゲート回路ＥＸＯＲ２と、ビットＡ１と排他的論理和ゲート回路ＥＸＯＲ２の出力を受ける排他的論理和ゲート回路ＥＸＯＲ３を含んでおり、排他的論理和ゲート回路ＥＸＯＲ３の出力がビットＥ１として用いられる。これにより、ボロービットＢＲＷ０がローレベルである場合、ビットＡ１とビットＣ１の論理レベルが一致すればビットＥ１の論理レベルは「０」となり、ビットＡ１とビットＣ１の論理レベルが不一致であればビットＥ１の論理レベルは「１」となる。これに対し、ボロービットＢＲＷ０がハイレベルである場合には、ビットＣ１が排他的論理和ゲート回路ＥＸＯＲ２によって反転されるため、得られるビットＥ１の値は上記と逆になる。また、減算によってマイナスが生じる場合には、ボロービットＢＲＷ１がハイレベルとなる。ボロービットＢＲＷ１はさらに上位の減算器１３０に供給される。
【００５４】
減算器１３０は、基本的に減算器１２０と同じ回路構成を有しており、ビットＣ２とボロービットＢＲＷ１を受ける排他的論理和ゲート回路ＥＸＯＲ４と、ビットＡ２と排他的論理和ゲート回路ＥＸＯＲ４の出力を受ける排他的論理和ゲート回路ＥＸＯＲ５を含む。
排他的論理和ゲート回路ＥＸＯＲ５の出力がビットＥ２として用いられる。これにより、ボロービットＢＲＷ１がローレベルである場合、ビットＡ２とビットＣ２の論理レベルが一致すればビットＥ２の論理レベルは「０」となり、ビットＡ２とビットＣ２の論理レベルが不一致であればビットＥ２の論理レベルは「１」となる。これに対し、ボロービットＢＲＷ１がハイレベルである場合には、ビットＣ２が排他的論理和ゲート回路ＥＸＯＲ４によって反転されるため、得られるビットＥ２の値は上記と逆になる。また、減算によってマイナスが生じる場合には、ボロービットＢＲＷ２がハイレベルとなる。
【００５５】
ボロービットＢＲＷ２及びビットＡ３は、排他的論理和ゲート回路ＥＸＯＲ６に供給される。これにより、ボロービットＢＲＷ２がローレベルであれば、ビットＥ３の論理レベルはビットＡ３と一致し、ボロービットＢＲＷ２がハイレベルであれば、ビットＥ３の論理レベルはビットＡ３の反転レベルと一致する。
【００５６】
以上の構成により、ＣＬ−ＳＲＬの演算がバイナリ形式のまま実行される。したがって、得られる信号ＵＬＰＣＬｂもバイナリ形式の信号である。バイナリ形式の信号ＵＬＰＣＬｂは、次段の論理回路２００に供給される。
【００５７】
図８は、論理回路２００の回路図である。
【００５８】
図８に示すように、論理回路２００はいわゆるデコーダ回路であり、バイナリ形式の信号ＵＬＰＣＬｂをデコード形式の信号ＵＬＰＣＬｄに変換する役割を果たす。バイナリ形式の信号ＵＬＰＣＬｂは４ビット構成であり、したがって最大で１６通りの数値を表現可能であるが、上述の通り、調整レイテンシ（ＵＬＰＣＬ）の取り得る値は１２種類であるため、信号ＵＬＰＣＬｂの取り得ない値に対応する回路部分は削除されている。これにより、バイナリ形式の信号ＵＬＰＣＬｂが論理回路２００に供給されると、デコード形式の信号ＵＬＰＣＬｄを構成する１２ビットの信号ＵＬＰＣＬ４〜ＵＬＰＣＬ１５の１ビットのみが活性レベルとなる。
【００５９】
図９は、ＣＡＳレイテンシ（ＣＬ）の取り得る値とオフセットレイテンシ（ＳＲＬ）の取り得る値の全ての組み合わせを網羅した真理値表である。図９に示すように、ＣＡＳレイテンシ（ＣＬ）の取り得る値とオフセットレイテンシ（ＳＲＬ）の取り得る値の全ての組み合わせは、全部で５７パターン存在する。しかしながら、本実施形態においては、論理回路１００において予め減算処理を行ってから、論理回路２００でデコードしているため、調整レイテンシ（ＵＬＰＣＬ）を特定するための信号ＵＬＰＣＬ４〜ＵＬＰＣＬ１５を比較的簡単な回路構成で得ることが可能となる。
【００６０】
このようにして得られた信号ＵＬＰＣＬ４〜ＵＬＰＣＬ１５は、図２に示したレイテンシカウンタ５５に供給される。そして、ＤＬＬオフモードが選択されている場合、レイテンシカウンタ５５は、信号ＵＬＰＣＬ４〜ＵＬＰＣＬ１５のうち活性化しているビットに応じてリードコマンドＭＤＲＤＴを遅延させ、出力制御信号ＤＲＣとして出力する。例えば、信号ＵＬＰＣＬ１０が活性化している場合は、内部クロック信号ＩＣＬＫに同期してリードコマンドＭＤＲＤＴを１０クロックサイクルだけ遅延させ、これを出力制御信号ＤＲＣとして出力する。これにより、データ入出力端子１４からは、調整レイテンシ（ＵＬＰＣＬ）の値に応じたタイミングでリードデータＤＱの出力が開始される。
【００６１】
図１０は、本発明者が本発明に至る前に考えたプロトタイプによる論理回路のブロック図である。図１０に示す例では、ＣＡＳレイテンシ（ＣＬ）の値を示すバイナリ形式の信号ＣＬｂをデコードするデコーダ３００と、オフセットレイテンシ（ＳＲＬ）の値を示すバイナリ形式の信号ＳＲＬｂをデコードするデコーダ４００とを備えている。デコーダ３００，４００から出力されるデコード形式の信号ＣＬｄ，ＳＲＬｄは論理回路５００に供給され、減算処理が行われる。
【００６２】
図１１は、図１０のデコーダ３００の回路図である。図１１に示すように、デコーダ３００は、ビットＡ０〜Ａ３からなる４ビットの信号ＣＬｂをデコードし、デコード形式の信号ＣＬｄを構成する１２ビットの信号ＣＬ５〜ＣＬ１６のいずれか１ビットを活性化させる。上述の通り、ＣＡＳレイテンシ（ＣＬ）の取り得る値は１２種類であるため、信号ＣＬｂの取り得ない値に対応する回路部分は削除されている。
【００６３】
図１２は、図１０のデコーダ４００の回路図である。図１２に示すように、デコーダ４００は、ビットＣ０〜Ｃ２からなる３ビットの信号ＳＲＬｂをデコードし、デコード形式の信号ＳＲＬｄを構成する６ビットの信号ＳＲＬ１〜ＳＲＬ６のいずれか１ビットを活性化させる。上述の通り、オフセットレイテンシ（ＳＲＬ）の取り得る値は６種類であるため、信号ＳＲＬの取り得ない値に対応する回路部分は削除されている。
【００６４】
図１３は、図１０の論理回路５００の回路図である。図１３に示すように、論理回路５００はＣＡＳレイテンシ（ＣＬ）の取り得る値とオフセットレイテンシ（ＳＲＬ）の取り得る値の全ての組み合わせに対応するＮＡＮＤゲート回路を備えている。したがって、必要なＮＡＮＤゲート回路の数は５７個となる。さらに、これら５７個のＮＡＮＤゲート回路からの出力を集約するためのＮＡＮＤゲート回路も必要となるため、比較的回路規模が大きくなる。
【００６５】
これに対し、上述した本実施形態による半導体装置１０では、比較的簡単な回路構成で調整レイテンシ（ＵＬＰＣＬ）を得ることが可能となる。
【００６６】
図１４は、本実施形態による半導体装置１０の動作を説明するためのタイミング図である。図１４において、領域Ｘに表示しているのはＤＬＬオンモードが選択されている場合の動作であり、領域Ｙ，Ｚに表示しているのはＤＬＬオフモードが選択されている場合の動作である。このうち、領域Ｙに表示しているのはオフセットレイテンシを利用しない場合の動作であり、領域Ｚに表示しているのはオフセットレイテンシを利用する場合の動作である。また、いずれの動作においてもＣＡＳレイテンシ（ＣＬ）の値は１１に設定されている。
【００６７】
図１４に示す例では、外部クロック信号ＣＫのクロックエッジｔ０に同期してリードコマンドが発行されている。このため、ＤＬＬオンモードが選択されている場合には、外部クロック信号ＣＫのクロックエッジｔ１１に正確に同期して最初のリードデータＤＱの出力が開始される。したがって、同じモジュール基板に複数の半導体装置１０が搭載されている場合であっても、各半導体装置１０から出力されるリードデータＤＱの出力タイミングは同時となる。図１４においてＣｈｉｐＡ〜ＣｈｉｐＣと表記しているのは、同じモジュール基板に搭載された個々の半導体装置１０を指している。
【００６８】
これに対し、ＤＬＬオフモードが選択されている場合には、位相制御された内部クロック信号ＬＣＬＫが得られないため、最初のリードデータＤＱの出力が開始されるタイミングは、外部クロック信号ＣＫに対して非同期となる。この場合、内部クロック信号ＬＣＬＫの代わりに内部クロック信号ＩＣＬＫに同期した動作が行われるが、内部クロック信号ＩＣＬＫは外部クロック信号ＣＫに対して位相が進められていないため、リードデータＤＱの出力タイミングはＤＬＬオンモードが選択されている場合と比べて遅くなる。この点を考慮して、領域Ｙに示すように、ＤＬＬオフモードが選択されている場合には、設定されたＣＡＳレイテンシ（ＣＬ）の値を１だけマイナスし、外部クロック信号ＣＫのクロックエッジｔ１０にてリードデータＤＱの出力動作を開始する。
【００６９】
しかしながら、リードデータＤＱの出力動作を開始してから実際にリードデータＤＱが出力されるまでには、ある程度の時間が必要である。しかも、この時間は、製造条件のばらつき、環境温度、動作電圧などの影響を受けるため、同じモジュール基板に複数の半導体装置１０が搭載されている場合、各半導体装置１０から実際にリードデータＤＱが出力されるタイミングは、互いに一致しない。図１４の領域Ｙに示す例では、ＣｈｉｐＢが最も早くリードデータＤＱを出力し、ＣｈｉｐＣが最も遅くリードデータＤＱを出力している。
【００７０】
このように、ＤＬＬオフモードが選択されている場合、リードデータＤＱの出力タイミングは外部クロック信号ＣＫに対して非同期となる。但し、ＤＬＬ回路２３が非活性化されるため、消費電力を削減することが可能となる。この場合、半導体装置１０に接続されたコントローラは、データストローブ信号ＤＱＳ，／ＤＱＳを用いてリードデータのラッチを行う。
【００７１】
ＤＬＬオフモードが選択されている場合におけるリードデータＤＱの出力タイミングのばらつきは、オフセットレイテンシを利用することによって軽減することが可能である。つまり、領域Ｚに表示しているように、最も早くリードデータＤＱを出力するＣｈｉｐＢについてはオフセットレイテンシ（ＳＲＬ）を１に設定し、次にリードデータＤＱを出力するＣｈｉｐＡについてはオフセットレイテンシ（ＳＲＬ）を２に設定し、最も遅くリードデータＤＱを出力するＣｈｉｐＣについてはオフセットレイテンシ（ＳＲＬ）を３に設定すれば、ＣｈｉｐＡ〜ＣｈｉｐＣは、それぞれ外部クロック信号ＣＫのクロックエッジｔ９，ｔ１０，ｔ８にてリードデータＤＱの出力動作を開始することになる。その結果、実際にリードデータＤＱの出力が開始されるタイミング差が縮小されるため、ＤＬＬ回路２３を非活性化しつつ、ＤＬＬオンモードが選択されている場合に近い動作を実現することが可能となる。各半導体装置１０のオフセットレイテンシ（ＳＲＬ）をどの値に設定するかは、イニシャライズ時に行うライトレベリング動作によって判定すればよい。ライトレベリング動作は、図１４の領域Ｙに示すリード動作を実行し、どのタイミングでコントローラにリードデータＤＱが届いたか測定する動作である。
【００７２】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００７３】
例えば、上記実施形態では、ＣＡＳレイテンシ（ＣＬ）にオフセットを与える場合を例に説明したが、本発明の適用範囲がこれに限定されるものではなく、ＣＡＳライトレイテンシ（ＣＷＬ）にオフセットを与える場合にも本発明の適用が可能である。さらには、ＯＤＴレイテンシにオフセットを与える場合にも本発明の適用が可能である。ＯＤＴレイテンシとは、コマンド端子１２ｅにオンダイターミネーション信号ＯＤＴが供給された後、データ入出力端子のインピーダンスを変化させるまでの期間を示すクロックサイクル数である。
【００７４】
例えば、本願のモードレジスタとしては、揮発性の回路、不揮発性の回路、及びそれらの混合回路のいずれを用いても構わない。また、ＤＬＬ回路を用いて外部クロックに対する内部クロックの位相を制御したが、例えばＰＬＬ回路のような他の位相制御手段を採用しても構わない。本発明においては、ＤＬＬ回路やＰＬＬ回路のようにクロック信号を制御する回路を「クロック回路」と呼ぶことがある。
【００７５】
本願の技術思想は、データ通信に限られず信号伝送回路を有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式限られない。
【００７６】
本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
【００７７】
また、論理ゲート回路を構成するトランジスタとして電界効果トランジスタ（Field Effect Transistor; FET）を用いる場合、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴに適用できる。更に、装置内の一部にバイポーラ型トランジスタを用いても構わない。
【００７８】
更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
【００７９】
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【００８０】
また、本発明による半導体装置は、さらに下記の特徴を有する。
【００８１】
［付記１］
基準レイテンシの値をバイナリ形式で示す第１の複数のビットを格納する第１のレジスタと、
オフセットレイテンシの値をバイナリ形式で示す第２の複数のビットを格納する第２のレジスタと、
動作モードが設定される第３のレジスタと、
前記基準レイテンシの値から前記オフセットレイテンシの値を減算することによって、調整レイテンシの値をバイナリ形式で示す第１の複数の制御信号を生成する第１の論理回路と、
前記第１の複数の制御信号をデコードすることによって、前記調整レイテンシの値をデコード形式で示す第２の複数の制御信号を生成する第２の論理回路と、
前記第３のレジスタに第１の動作モードが設定されている場合には、前記調整レイテンシの値に応じて第１の内部クロック信号に同期したカウント動作を行い、前記第３のレジスタに第２の動作モードが設定されている場合には、前記基準レイテンシの値に応じて第２の内部クロック信号に同期したカウント動作を行う、レイテンシカウンタ回路と、を備える半導体装置。
［付記２］
前記第１の内部クロック信号は外部から供給される外部クロック信号に対して位相制御されておらず、
前記第２の内部クロック信号は前記外部クロック信号に対して位相制御されている、付記１に記載の半導体装置。
［付記３］
前記第１の内部クロック信号を生成するタイミング発生回路と、
前記第２の内部クロック信号を生成するＤＬＬ回路と、をさらに備え、
前記第３のレジスタに前記第１の動作モードが設定されている場合には、前記ＤＬＬ回路が非活性化される、付記２に記載の半導体装置。
［付記４］
前記第３のレジスタに前記第１及び第２の動作モードのいずれが設定されている場合であっても、前記タイミング発生回路が活性化される、付記３に記載の半導体装置。
［付記５］
前記第１の複数のビットはアドレス端子を介して外部から供給され、前記第２の複数のビットはデータ入出力端子を介して外部から供給される、付記１乃至４のいずれかに記載の半導体装置。
［付記６］
前記第３のレジスタに設定される動作モードを示す信号は、前記アドレス端子を介して外部から供給される、付記５に記載の半導体装置。
【符号の説明】
【００８２】
２        減算器
４        デコーダ
１０      半導体装置
１１ａ，１１ｂ    クロック端子
１２ａ〜１２ｅ    コマンド端子
１３      アドレス端子
１４      データ入出力端子
１５ａ，１５ｂ    データストローブ端子
１６ａ，１６ｂ    電源端子
２１      クロック入力回路
２２      タイミング発生回路
２３      ＤＬＬ回路
３１      コマンド入力回路
３２      コマンドデコーダ
４１      アドレス入力回路
４２      アドレスラッチ回路
５１      ロウ系制御回路
５２      カラム系制御回路
５３      リード制御回路
５４      ライト制御回路
５５      レイテンシカウンタ
５６      モードレジスタ
５６ａ〜５６ｄ    レジスタ
６１      ロウ系救済回路
６２      カラム系救済回路
６３      リフレッシュカウンタ
７０      メモリセルアレイ
７１      ロウデコーダ
７２      カラムデコーダ
７３      センス回路
７４      リードアンプ
７５      ライトアンプ
８１      データ出力回路
８２      データ入力回路
８３，８４    ＦＩＦＯ回路
８５      データストローブ信号出力回路
８６      データストローブ信号入力回路
９０      内部電圧発生回路
１００，２００    論理回路
１１０，１２０，１３０    減算器
ＩＣＬＫ，ＬＣＬＫ    内部クロック信号
ＳＡ      センスアンプ
ＣＬ      基準レイテンシ
ＳＲＬ    オフセットレイテンシ
ＵＬＰＣＬ    調整レイテンシ
【図１】
2013097850.tif 000003
【図２】
2013097850.tif 000004
【図３】
2013097850.tif 000005
【図４】
2013097850.tif 000006
【図５】
2013097850.tif 000007
【図６】
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【図７】
2013097850.tif 000009
【図８】
2013097850.tif 000010
【図９】
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【図１０】
2013097850.tif 000012
【図１１】
2013097850.tif 000013
【図１２】
2013097850.tif 000014
【図１３】
2013097850.tif 000015
【図１４】
2013097850.tif 000016