(57)【要約】【課題】出力アンプを高速に動作させることなく高精度に出力アンプのばらつきの補正が可能な画素駆動回路、表示装置、及び電子機器等を提供する。【解決手段】画素駆動回路１００は、補正期間において第１の電圧を出力するように制御されると共に、補正期間後の駆動期間において第１の補正画素データに基づいて画素を駆動する出力アンプ１３２１と、所与の電圧範囲の複数の電圧の各々を比較電圧として、各比較電圧と第１の電圧とを順次比較するコンパレーター１７６と、コンパレーター１７６の比較結果に基づき、コンパレーター１７６の比較電圧に対応した制御データをラッチする制御データラッチ１７４と、制御データに対応した第１の補正データをラッチする補正データラッチ１２２１と、駆動期間において、第１の補正データに基づいて画素データを補正した第１の補正画素データを生成する画素データ補正回路１２４１とを含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
画素を駆動する画素駆動回路であって、
第１の補正期間において第１の電圧を出力するように制御されると共に、前記第１の補正期間後の駆動期間において第１の補正画素データに基づいて画素を駆動する第１の出力アンプと、
所与の電圧範囲の複数の電圧の各々を比較電圧として、各比較電圧と前記第１の電圧とを順次比較するコンパレーターと、
前記コンパレーターの比較結果に基づいて、前記コンパレーターに供給される前記比較電圧に対応した制御データをラッチする制御データラッチと、
前記制御データに対応した第１の補正データをラッチする第１の補正データラッチと、
前記駆動期間において、前記第１の補正データに基づいて画素データを補正した前記第１の補正画素データを生成する第１の画素データ補正回路とを含むことを特徴とする画素駆動回路。
【請求項２】
請求項１において、
第２の補正期間において前記第１の電圧を出力するように制御されると共に、前記第２の補正期間後の前記駆動期間において第２の補正画素データに基づいて画素を駆動する第２の出力アンプと、
第２の補正データをラッチする第２の補正データラッチと、
前記駆動期間において、前記第２の補正データに基づいて画素データを補正した前記第２の補正画素データを生成する第２の画素データ補正回路とを含み、
前記第１の補正期間において、前記コンパレーターが、各比較電圧と前記第１の出力アンプが出力した前記第１の電圧とを順次比較し、前記制御データラッチが、前記コンパレーターの比較結果に基づいて前記比較電圧に対応した制御データをラッチし、
前記第２の補正期間において、前記コンパレーターが、各比較電圧と前記第２の出力アンプが出力した前記第１の電圧とを順次比較し、前記制御データラッチが、前記コンパレーターの比較結果に基づいて前記比較電圧に対応した制御データをラッチし、前記第２の補正データラッチが、前記制御データに対応した前記第２の補正データをラッチすることを特徴とする画素駆動回路。
【請求項３】
請求項１又は２において、
前記コンパレーターは、
前記比較電圧に応じて各ゲートに前記電圧範囲の高電位側電圧又は低電位側電圧が供給される複数の第１の差動入力トランジスターと、ゲートに前記第１の電圧に対応したゲート信号が供給される１又は複数の第２の差動入力トランジスターとを有する差動トランジスター対を含む差動増幅回路と、
前記差動増幅回路の出力に接続されるソース接地回路とを含み、
前記複数の第１の差動入力トランジスターは、
各トランジスターが並列に接続され、各トランジスターの電流駆動能力が互いに異なるように形成され、
前記１又は複数の第２の差動入力トランジスターの電流駆動能力は、前記複数の第１の差動入力トランジスターの電流駆動能力と等しくなるように形成されることを特徴とする画素駆動回路。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記電圧範囲の各比較電圧を電位が高い順又は電位が低い順に変化させたとき、前記制御データラッチは、前記コンパレーターの比較結果が変化したとき、前記コンパレーターに供給される前記比較電圧に対応した制御データをラッチすることを特徴とする画素駆動回路。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記電圧範囲は、
画素データの一部に対応する電圧範囲であることを特徴とする画素駆動回路。
【請求項６】
請求項５において、
前記電圧範囲の高電位側電圧と低電位側電圧とを含む複数の階調電圧を出力する階調電圧生成回路を含むことを特徴とする画素駆動回路。
【請求項７】
請求項６において、
前記高電位側電圧は、前記階調電圧生成回路の高電位側電源電圧より低電位側の電圧であり、且つ、前記低電位側電圧は、前記階調電圧生成回路の低電位側電源電圧より高電位側の電圧であることを特徴とする画素駆動回路。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記第１の電圧は、
前記電圧範囲の中間電圧であることを特徴とする画素駆動回路。
【請求項９】
画素領域に形成される複数の画素と、
前記複数の画素を駆動する請求項１乃至８のいずれか記載の画素駆動回路とを含むことを特徴とする表示装置。
【請求項１０】
画素領域に形成される第１の画素及び第２の画素と、
前記第１の画素及び前記第２の画素を駆動する第１の画素駆動回路及び第２の画素駆動回路とを含み、
前記第１の画素駆動回路は、
請求項１乃至８のいずれか記載の画素駆動回路であり、
前記第２の画素駆動回路は、
第３の補正期間において前記第１の電圧を出力するように制御されると共に、前記第３の補正期間後の前記駆動期間において第３の補正画素データに基づいて画素を駆動する第３の出力アンプと、
第３の補正データをラッチする第３の補正データラッチと、
前記駆動期間において、前記第３の補正データに基づいて画素データを補正した前記第３の補正画素データを生成する第３の画素データ補正回路とを含み、
前記第３の補正期間において、前記コンパレーターが、前記比較電圧と前記第３の出力アンプが出力した前記第１の電圧とを比較し、前記制御データラッチが、前記コンパレーターの比較結果に基づいて前記比較電圧に対応した制御データをラッチし、前記第３の補正データラッチが、前記制御データに対応した前記第３の補正データをラッチすることを特徴とする表示装置。
【請求項１１】
請求項１０において、
前記第１の画素及び前記第２の画素の各々は、
第１の色成分のサブ画素、第２の色成分のサブ画素、及び第３の色成分のサブ画素を含み、
前記第１の画素駆動回路及び前記第２の画素駆動回路は、
前記画素領域を挟む位置に対向配置され、
前記第１の画素駆動回路は、
前記第１の画素を構成する前記第１の色成分のサブ画素と、前記第２の画素を構成する前記第１の色成分のサブ画素及び前記第３の色成分のサブ画素とを駆動し、
前記第２の画素駆動回路は、
前記第１の画素を構成する前記第２の色成分のサブ画素及び前記第３の色成分のサブ画素と、前記第２の画素を構成する前記第２の色成分のサブ画素とを駆動することを特徴とする表示装置。
【請求項１２】
請求項１０又は１１において、
前記第３の色成分は、
前記第１の色成分及び前記第２の色成分より視感度が低い色成分であることを特徴とする表示装置。
【請求項１３】
請求項１０乃至１２のいずれかにおいて、
前記第１の画素駆動回路及び前記第２の画素駆動回路は、
前記画素領域が形成される基板上に形成されることを特徴とする表示装置。
【請求項１４】
請求項１０乃至１３のいずれかにおいて、
前記第１の画素及び前記第２の画素の各々は、
有機エレクトロルミネッセンス素子を含むことを特徴とする表示装置。
【請求項１５】
請求項１乃至８のいずれか記載の画素駆動回路を含むことを特徴とする電子機器。
【請求項１６】
請求項９乃至１５のいずれか記載の表示装置を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素駆動回路、表示装置、及び電子機器等に関する。
【背景技術】
【０００２】
近年、液晶表示装置や液晶プロジェクター等の表示装置の高精細化、多階調化が進み、画素を構成する表示素子の特性のばらつきに起因した表示ムラが目立つようになり、表示品質を低下させる要因となっている。
【０００３】
そこで、例えば特許文献１及び特許文献２には、有機エレクトロルミネッセンス（Electro-Luminescence：以下、ＥＬ）表示装置を構成する各画素の電流のばらつきを補正する技術が開示されている。この特許文献１には、各画素に設けられる駆動用トランジスターに定電流を流したときに検出される測定電圧と、これに対応する基準電圧との差分値から素子特性の変動量に対応する特定値を検出するようにした技術が開示されている。特許文献１では、この特定値に基づいて補正データに変換し、該補正データを用いて本来の画素データを補正する。また、特許文献２には、特許文献１と同様に、各画素の駆動トランジスターのばらつきに起因した輝度のばらつきを、ブランキング期間中に、ＥＬ素子のカソード電流から検出し、補正するようにした技術が開示されている。
【０００４】
一方、表示素子の特性のばらつきよりも、画素を駆動する画素駆動回路における出力する出力アンプのばらつきに起因して、表示品質を低下させる場合がある。
【０００５】
例えば特許文献３には、画素駆動回路を構成し、画素に駆動信号を出力する出力アンプのばらつきを補正する技術が開示されている。この特許文献３には、コンパレーターを備え、複数の出力アンプの各々を動作させて出力した電圧と、一定の基準電圧とを該コンパレーターにより比較するようにした画素駆動回路が開示されている。この画素駆動回路は、コンパレーターの比較結果の変化時点のデータを補正データとして、各出力アンプの補正用のレジスターにラッチし、ラッチしたレジスター値と本来の画素データとを加算した補正画素データを各出力アンプの駆動データとする。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１９２８５４号公報
【特許文献２】特開２００８−１５８２２２号公報
【特許文献３】特開２０１０−７８９６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
３ＬＣＤ（Liquid Crystal Display）方式でフルＨＤ（High Definition）規格のプロジェクター用の各液晶パネルを駆動する画素駆動回路では、１２０Ｈｚのフレーム周波数で駆動する場合、１水平走査期間は、約７μｓ（≒１／１２０／１２００）となる。特許文献３に開示された技術では、この水平走査期間内に、出力アンプの出力電圧を階段状に変化させ、基準電圧と各出力電圧とを比較する。そのため、例えば１６段階で出力電圧を変化させる場合、３５０ｎｓ（≒７μｓ／（１６＋α）、αは動作前後の余裕時間）の間で出力アンプが出力電圧を変化させればよい。
【０００８】
ところが、近年では、表示解像度が、１９２０×１０８０のフルＨＤ規格から、いわゆる４Ｋ２Ｋ（４０９６×２１６０）と呼ばれる解像度に高精細化が進んでいる。更に、明るい３Ｄ表示を実現するためには、フレーム周波数が１２０Ｈｚから２４０Ｈｚ、４８０Ｈｚにまで高くする必要がある。フレーム周波数が４８０Ｈｚのとき、１水平走査期間は、９４６ｎｓ（≒１／４８０／２２００）となってしまう。例えば、画素領域の対向する位置に配置される２つの画素駆動回路により駆動するようにすれば、各画素駆動回路が駆動すべき画素数が半分になるため、１水平走査期間は、約１．９μｓ（≒１／４８０／１１００）とすることができる。ところが、別々の画素駆動回路に出力アンプが搭載されることになり、出力アンプのばらつきがより一層大きくなる。
【０００９】
１走査ライン方向の画素数が増加して画素駆動回路が備える出力アンプの数が増加し、複数の画素駆動回路で表示装置を駆動する場合には、ばらつきが大きくなるため、特許文献３の技術では、出力アンプの出力電圧を変化させる段階数を増加させる必要がある。出力アンプの出力電圧を例えば３２段階で変化させようとすると、１水平走査期間は、５０ｎｓ（≒１．９μｓ／（３２＋α））となる。
【００１０】
このように、１水平走査期間が短くなると、出力アンプをより高速で動作させる必要がある。ところが、出力アンプを高速に動作させようとすると、所定期間内に目的となる電圧まで到達させることができなくなったり、信号変化時のスイッチングノイズが目立つようになったりする弊害がある。ノイズは、コンパレーターの誤作動を招き、１水平走査期間内に正確に検出できず、表示期間のブランキング期間に補正することができなくなるといった問題を招く。一方、１水平走査期間を跨いで補正を行おうとすると、水平同期信号の変化によってノイズの影響を大きく受け、高精度に補正することができなくなる。特に、各画素駆動回路が備える出力アンプの数が増加すると、出力アンプ毎にコンパレーターまでの配線長が異なり、ノイズの影響を受ける度合いも異なってしまうため、より一層高精度な補正を困難にするという問題がある。
【００１１】
本発明は、上記の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は態様として実現することが可能である。
【課題を解決するための手段】
【００１２】
（１）本発明の第１の態様は、画素を駆動する画素駆動回路が、第１の補正期間において第１の電圧を出力するように制御されると共に、前記第１の補正期間後の駆動期間において第１の補正画素データに基づいて画素を駆動する第１の出力アンプと、所与の電圧範囲の複数の電圧の各々を比較電圧として、各比較電圧と前記第１の電圧とを順次比較するコンパレーターと、前記コンパレーターの比較結果に基づいて、前記コンパレーターに供給される前記比較電圧に対応した制御データをラッチする制御データラッチと、前記制御データに対応した第１の補正データをラッチする第１の補正データラッチと、前記駆動期間において、前記第１の補正データに基づいて画素データを補正した前記第１の補正画素データを生成する第１の画素データ補正回路とを含む。
【００１３】
本態様によれば、第１の出力アンプが第１の電圧をコンパレーターに出力し、該コンパレーターが、順次更新される比較電圧と第１の電圧とを比較するようにしたので、第１の出力アンプを高速動作させる必要がなくなる。そのため、第１の出力アンプの出力電圧を変化させる場合に比べて、電圧変化時のスイッチンクノイズをなくすことができる。更に、第１の出力アンプとコンパレーターとの間の配線長に応じたノイズの影響を受けることがなく、高精度に第１の出力アンプの補正データを決定し、第１の出力アンプのばらつきを補正することができるようになる。
【００１４】
（２）本発明の第２の態様に係る画素駆動回路は、第１の態様において、第２の補正期間において前記第１の電圧を出力するように制御されると共に、前記第２の補正期間後の前記駆動期間において第２の補正画素データに基づいて画素を駆動する第２の出力アンプと、第２の補正データをラッチする第２の補正データラッチと、前記駆動期間において、前記第２の補正データに基づいて画素データを補正した前記第２の補正画素データを生成する第２の画素データ補正回路とを含み、前記第１の補正期間において、前記コンパレーターが、各比較電圧と前記第１の出力アンプが出力した前記第１の電圧とを順次比較し、前記制御データラッチが、前記コンパレーターの比較結果に基づいて前記比較電圧に対応した制御データをラッチし、前記第２の補正期間において、前記コンパレーターが、各比較電圧と前記第２の出力アンプが出力した前記第１の電圧とを順次比較し、前記制御データラッチが、前記コンパレーターの比較結果に基づいて前記比較電圧に対応した制御データをラッチし、前記第２の補正データラッチが、前記制御データに対応した前記第２の補正データをラッチする。
【００１５】
本態様においては、第１の出力アンプと同様に、第２の出力アンプが第１の電圧をコンパレーターに出力し、該コンパレーターが、順次更新される比較電圧と第１の電圧とを比較する。これにより、各出力アンプを高速動作させることなく、第１の出力アンプと第２の出力アンプのばらつきを、高精度に補正することができるようになる。
【００１６】
（３）本発明の第３の態様に係る画素駆動回路では、第１の態様又は第２の態様において、前記コンパレーターは、前記比較電圧に応じて各ゲートに前記電圧範囲の高電位側電圧又は低電位側電圧が供給される複数の第１の差動入力トランジスターと、ゲートに前記第１の電圧に対応したゲート信号が供給される１又は複数の第２の差動入力トランジスターとを有する差動トランジスター対を含む差動増幅回路と、前記差動増幅回路の出力に接続されるソース接地回路とを含み、前記複数の第１の差動入力トランジスターは、各トランジスターが並列に接続され、各トランジスターの電流駆動能力が互いに異なるように形成され、前記１又は複数の第２の差動入力トランジスターの電流駆動能力は、前記複数の第１の差動入力トランジスターの電流駆動能力と等しくなるように形成される。
【００１７】
本態様においては、コンパレーターを、差動増幅回路とソース接地回路とにより構成し、該差動増幅回路の一方の差動入力トランジスターを重み付けし、比較電圧に応じて電圧範囲の高電位側電圧又は低電位側電圧を供給するようにした。これにより、オープンループ制御により比較動作を行うことができるので、より一層、比較動作の高速化を実現することができる。従って、出力アンプの出力電圧を高速に変化させる場合に比べて、スイッチングノイズ等の影響を回避するだけではなく、より一層高速に補正データを決定することができるようになる。
【００１８】
（４）本発明の第４の態様に係る画素駆動回路は、第１の態様乃至第３の態様のいずれかにおいて、前記電圧範囲の各比較電圧を電位が高い順又は電位が低い順に変化させたとき、前記制御データラッチは、前記コンパレーターの比較結果が変化したとき、前記コンパレーターに供給される前記比較電圧に対応した制御データをラッチする。
【００１９】
本態様によれば、上記の効果に加えて、非常に簡素な構成で、比較電圧に対応した制御データを特定し、補正データを決定することができるようになる。
【００２０】
（５）本発明の第５の態様に係る画素駆動回路では、第１の態様乃至第４の態様のいずれかにおいて、前記電圧範囲は、画素データの一部に対応する電圧範囲である。
【００２１】
本態様によれば、比較電圧を生成する電圧範囲を特定することができるので、画素データに対応しない電圧範囲とする場合に比べて、構成を大幅に簡素化することができるようになる。
【００２２】
（６）本発明の第６の態様に係る画素駆動回路は、第５の態様において、前記電圧範囲の高電位側電圧と低電位側電圧とを含む複数の階調電圧を出力する階調電圧生成回路を含む。
【００２３】
本態様によれば、階調電圧生成回路が生成する階調電圧の種類を減らすことができ、階調電圧信号線の本数を削減して、画素駆動回路の回路規模を縮小することができる。
【００２４】
（７）本発明の第７の態様に係る画素駆動回路では、第６の態様において、前記高電位側電圧は、前記階調電圧生成回路の高電位側電源電圧より低電位側の電圧であり、且つ、前記低電位側電圧は、前記階調電圧生成回路の低電位側電源電圧より高電位側の電圧である。
【００２５】
本態様によれば、階調表示に敏感な範囲で出力アンプの補正データを決定することができるようになり、表示画像に依存することなく表示品質の低下を防止することができるようになる。
【００２６】
（８）本発明の第８の態様に係る画素駆動回路では、第１の態様乃至第７の態様のいずれかにおいて、前記第１の電圧は、前記電圧範囲の中間電圧である。
【００２７】
本態様によれば、階調表示に敏感な範囲で出力アンプの補正データを決定することができるようになり、表示品質の低下をより一層防止することができるようになる。
【００２８】
（９）本発明の第９の態様は、表示装置が、画素領域に形成される複数の画素と、前記複数の画素を駆動する第１の態様乃至第８の態様のいずれか記載の画素駆動回路とを含む。
【００２９】
本態様によれば、出力アンプを高速に動作させることなく高精度に出力アンプのばらつきが補正され、高精細で多階調の表示が可能な表示装置を提供することができるようになる。
【００３０】
（１０）本発明の第１０の態様は、表示装置が、画素領域に形成される第１の画素及び第２の画素と、前記第１の画素及び前記第２の画素を駆動する第１の画素駆動回路及び第２の画素駆動回路とを含み、前記第１の画素駆動回路は、第１の態様乃至第８の態様のいずれか記載の画素駆動回路であり、前記第２の画素駆動回路は、第３の補正期間において前記第１の電圧を出力するように制御されると共に、前記第３の補正期間後の前記駆動期間において第３の補正画素データに基づいて画素を駆動する第３の出力アンプと、第３の補正データをラッチする第３の補正データラッチと、前記駆動期間において、前記第３の補正データに基づいて画素データを補正した前記第３の補正画素データを生成する第３の画素データ補正回路とを含み、前記第３の補正期間において、前記コンパレーターが、前記比較電圧と前記第３の出力アンプが出力した前記第１の電圧とを比較し、前記制御データラッチが、前記コンパレーターの比較結果に基づいて前記比較電圧に対応した制御データをラッチし、前記第３の補正データラッチが、前記制御データに対応した前記第３の補正データをラッチする。
【００３１】
本態様によれば、画素駆動回路毎に出力アンプのばらつきを補正する場合に比べて、コンパレーターのばらつきの影響がなくなるため、より一層高精度な補正が可能となる。
【００３２】
（１１）本発明の第１１の態様に係る表示装置では、第１０の態様において、前記第１の画素及び前記第２の画素の各々は、第１の色成分のサブ画素、第２の色成分のサブ画素、及び第３の色成分のサブ画素を含み、前記第１の画素駆動回路及び前記第２の画素駆動回路は、前記画素領域を挟む位置に対向配置され、前記第１の画素駆動回路は、前記第１の画素を構成する前記第１の色成分のサブ画素と、前記第２の画素を構成する前記第１の色成分のサブ画素及び前記第３の色成分のサブ画素とを駆動し、前記第２の画素駆動回路は、前記第１の画素を構成する前記第２の色成分のサブ画素及び前記第３の色成分のサブ画素と、前記第２の画素を構成する前記第２の色成分のサブ画素とを駆動する。
【００３３】
本態様によれば、上記の効果に加えて、サブ画素と画素駆動回路とを接続するための配線を減らし、画素ピッチと、駆動部分の回路のピッチを揃えることができるようになる。これによりチップ上のデッドスペースがなくなり、チップコストを最小限に抑えることができるようになる。また、第１の画素駆動回路は第１の色成分のサブ画素専用とし、第２の画素駆動回路は第２の色成分のサブ画素専用とするようにしたので、色の調整を行いやすくなり、それぞれ個別に調整することが可能となる。この結果、同一階調を表示させた場合でも、縦方向の筋が現れることなく、小型化及び高精細化が可能な表示装置を提供することができるようになる。
【００３４】
（１２）本発明の第１２の態様に係る表示装置では、第１０の態様又は第１１の態様において、前記第３の色成分は、前記第１の色成分及び前記第２の色成分より視感度が低い色成分である。
【００３５】
本態様によれば、別々の画素駆動回路により駆動する場合に、対向する別方向から駆動されることによる輝度の差が生じても、人の目に認識されにくく、表示品質の低下を招くことなく、小型化及び高精細化が可能な表示装置を提供することができるようになる。
【００３６】
（１３）本発明の第１３の態様に係る表示装置では、第１０の態様乃至第１２の態様のいずれかにおいて、前記第１の画素駆動回路及び前記第２の画素駆動回路は、前記画素領域が形成される基板上に形成される。
【００３７】
本態様によれば、画素領域、第１の画素駆動回路及び第２の画素駆動回路が同一基板に形成され、表示品質を低下させることなく、より一層の小型化及び高精細化が可能な表示装置を提供することができるようになる。
【００３８】
（１４）本発明の第１４の態様に係る表示装置では、第１０の態様乃至第１３の態様のいずれかにおいて、前記第１の画素及び前記第２の画素の各々は、有機エレクトロルミネッセンス素子を含む。
【００３９】
本態様によれば、表示品質を低下させることなく、小型化及び高精細化が可能な有機エレクトロルミネッセンス表示装置を提供することができるようになる。
【００４０】
（１５）本発明の第１５の態様は、電子機器が、第１の態様乃至第８の態様のいずれか記載の画素駆動回路を含む。
【００４１】
本態様によれば、表示品質を低下させることなく、小型化及び高精細化が可能な表示装置が適用される電子機器を提供することができるようになる。
【００４２】
（１６）本発明の第１６の態様は、電子機器が、第９の態様乃至第１５の態様のいずれか記載の表示装置を含む。
【００４３】
本態様によれば、表示品質を低下させることなく、小型化及び高精細化が可能な表示装置が適用される電子機器を提供することができるようになる。
【図面の簡単な説明】
【００４４】
【図１】本実施形態における画素駆動回路の構成例のブロック図。
【図２】本実施形態におけるデマルチプレクサーの動作説明図。
【図３】本実施形態における出力アンプ補正部において選択される電圧範囲の説明図。
【図４】本実施形態における出力アンプ補正制御回路の構成例のブロック図。
【図５】本実施形態における比較電圧生成回路の構成例を示す図。
【図６】本実施形態におけるコンパレーターの構成例の回路図。
【図７】本実施形態における画素駆動回路の出力アンプの補正制御方法のフロー図。
【図８】本実施形態における画素駆動回路の出力アンプの補正制御方法のフロー図。
【図９】図８の出力アンプの補正データの決定処理の説明図。
【図１０】本実施形態における出力アンプ補正部の動作例のタイミング図。
【図１１】本実施形態における表示装置の構成例のブロック図。
【図１２】図１１の表示装置の駆動方法のフロー図。
【図１３】図１１の画素領域に形成される画素を構成するサブ画素の構成例の回路図。
【図１４】図１３のサブ画素の駆動波形の一例を示す図。
【図１５】本実施形態の変形例における表示装置の構成例を示す図。
【図１６】図１６（Ａ）は本実施形態又はその変形例における表示装置が適用された電子機器としてのモバイル型のパーソナルコンピューターの構成の斜視図。図１６（Ｂ）は本実施形態又はその変形例における表示装置が適用された電子機器としての携帯電話機の構成の斜視図。
【発明を実施するための形態】
【００４５】
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の課題を解決するために必須の構成要件であるとは限らない。
【００４６】
なお、以下では、本発明に係る画素駆動回路として、マルチ駆動を行う画素駆動回路を例に説明するが、本発明に係る実施形態は、以下のものに限定されない。また、以下では、本発明に係る表示装置として、各画素が有機ＥＬ素子を含む複数の画素が配列される表示装置を例に説明するが、本発明に係る実施形態は、以下のものに限定されない。
【００４７】
１．  画素駆動回路
図１に、本発明の一実施形態に係る画素駆動回路の構成例のブロック図を示す。画素駆動回路１００は、シフトレジスター１１０と、ラッチ１１２１〜１１２Ｎと、ラインラッチ１１４１〜１１４Ｎと、時分割スイッチ１１６１〜１１６Ｎと、駆動部１２０１〜１２０Ｎと、階調電圧生成回路１６０と、出力アンプ補正部１７０とを備えている。以下では、Ｎは、２以上の整数とする。
【００４８】
駆動部１２０１は、補正データラッチ１２２１と、画素データ補正回路１２４１と、レベルシフター１２６１と、ＤＡＣ（Digital-Analog Convertor）１２８１と、出力アンプ１３２１と、出力スイッチ１３４１と、デマルチプレクサー１３６１とを備えている。駆動部１２０２は、補正データラッチ１２２２と、画素データ補正回路１２４２と、レベルシフター１２６２と、ＤＡＣ１２８２と、出力アンプ１３２２と、出力スイッチ１３４２と、デマルチプレクサー１３６２とを備えている。同様に、駆動部１２０Ｎは、補正データラッチ１２２Ｎ、画素データ補正回路１２４Ｎ、レベルシフター１２６Ｎ、ＤＡＣ１２８Ｎ、出力アンプ１３２Ｎ、出力スイッチ１３４Ｎ、デマルチプレクサー１３６Ｎを備えている。即ち、駆動部１２０１〜１２０Ｎの各々は、同様の構成を有している。
【００４９】
出力アンプ補正部１７０は、比較電圧生成回路１７２と、制御データラッチ１７４と、コンパレーター１７６と、出力アンプ補正制御回路１７８とを備えている。
【００５０】
シフトレジスター１１０は、所与の取込開始クロックＣＫを図示しない動作クロックに同期してシフトすることにより、取込クロックをラッチ１１２１〜１１２Ｎに対して順次出力する。
【００５１】
ラッチ１１２１〜１１２Ｎの各々は、画素データＲＤが供給される画素データ信号線に接続される。ラッチ１１２１〜１１２Ｎの各々は、複数のフリップフロップを備え、各フリップフロップにシフトレジスター１１０から、対応する取込クロックが入力される。１１２１〜１１２Ｎの各々は、シフトレジスター１１０からの取込クロックにより、所与の取り込みビット数単位で画素データＲＤを取り込む。
【００５２】
ラインラッチ１１４１〜１１４Ｎの各々は、ラッチ１１２１〜１１２Ｎの各々に対応して設けられる。ラインラッチ１１４１〜１１４Ｎの各々には、ラッチ信号ＬＡＴが入力され、ラッチ信号ＬＡＴに同期して、対応するラッチに取り込まれた画素データを一斉に取り込むことで、１水平走査分の画素データをラッチする。
【００５３】
時分割スイッチ１１６１〜１１６Ｎの各々は、ラインラッチ１１４１〜１１４Ｎの各々に対応して設けられる。時分割スイッチ１１６１〜１１６Ｎの各々には、１水平走査期間を１８分割した時分割タイミング信号ＳＥＬが入力される。時分割スイッチ１１６１〜１１６Ｎの各々は、時分割タイミング信号ＳＥＬに基づいて、対応するラインラッチに取り込まれた１水平走査分の画素データを１８回にわたって読み出し、対応する画素データ補正回路に順番に供給する。
【００５４】
本実施形態では、例えばブランキング期間中に設けられる補正期間に、各駆動部が有する出力アンプを１つ選択して、当該出力アンプ用の補正データを決定する。このとき、出力アンプは、所定の一定電圧を出力するように制御され、コンパレーター１７６が、比較電圧を変化させながら出力アンプの出力電圧と比較する。そして、コンパレーター１７６の比較結果に基づいて、出力アンプの出力電圧を補正するための補正データが決定される。次の補正期間において他の出力アンプについても同様に補正データを決定することで、駆動部１２０１〜１２０Ｎが有する出力アンプのばらつきを補正することができる。
【００５５】
駆動部１２０１〜１２０Ｎの各々は、同様の構成である。以下では、駆動部１２０１について説明し、駆動部１２０２〜１２０Ｎについては説明を省略する。
【００５６】
駆動部１２０１において、補正データラッチ１２２１（第１の補正データラッチ）は、出力アンプ１３２１の補正期間中に決定される補正データ（第１の補正データ）をラッチする。具体的には、補正データラッチ１２２１は、駆動部１２０１の出力アンプ１３２１の補正期間において制御データラッチ１７４にラッチされた制御データに対応した補正データを、補正期間終了後にラッチする。この制御データは、コンパレーター１７６の比較電圧に対応している。
【００５７】
ここで、補正データラッチ１２２１の出力は、マスク制御が可能に構成されることが望ましい。具体的には、出力アンプ１３２１の補正期間中は、補正データラッチ１２２１にラッチされた補正データがマスクされ、駆動期間中にのみ補正データの出力が有効になるように制御される。また、補正データラッチ１２２１は、出力アンプ１３２１の補正期間中に、強制的にゼロデータを出力するようにしてもよい。或いはまた、補正期間に先立って、補正データラッチ１２２１にゼロデータをラッチさせるようにしてもよい。
【００５８】
画素データ補正回路１２４１（第１の画素データ補正回路）は、補正データラッチ１２２１にラッチされた補正データを用いて、時分割スイッチ１１６１から供給される画素データを補正し、補正画素データ（第１の補正画素データ）を生成する。具体的には、画素データ補正回路１２４１は、画素データと補正データとを加算して、補正画素データを生成する。
【００５９】
レベルシフター１２６１は、画素データ補正回路１２４１によって生成された補正画素データの振幅レベルを変換する。
【００６０】
階調電圧生成回路１６０は、複数の階調電圧を生成する。階調電圧生成回路１６０によって生成された複数の階調電圧の各々は、対応する階調電圧信号線を介して駆動部１２０１〜１２０ＮのＤＡＣ１２８１〜１２８Ｎに供給される。
【００６１】
ＤＡＣ１２８１は、レベルシフター１２６１からの画素データ（具体的には、補正画素データ。以下、適宜、画素データと表記する。）に基づいて、階調電圧生成回路１６０によって生成された階調電圧を選択する。ＤＡＣ１２８１によって選択された階調電圧は、出力アンプ１３２１に供給される。
【００６２】
出力アンプ１３２１は、ボルテージフォロワー接続された演算増幅器により構成され、演算増幅器の他方の入力には、ＤＡＣ１２８１によって選択された階調電圧が供給される。出力アンプ１３２１は、補正期間において所定の一定電圧を出力するように制御され、補正期間後の駆動期間において、画素データ補正回路１２４１によって補正された画素データに基づいて画素に駆動信号を出力する。
【００６３】
出力スイッチ１３４１は、補正期間において、出力アンプ１３２１の出力電圧をコンパレーター１７６に出力する制御を行い、駆動期間において、出力アンプ１３２１の出力電圧をデマルチプレクサー１３６１に出力する制御を行う。
【００６４】
デマルチプレクサー１３６１には、１水平走査期間を１８分割した各期間においてアクティブとなる選択信号ＳＥＬ１〜ＳＥＬ１８が入力される。デマルチプレクサー１３６１は、出力アンプ１３２１の出力である駆動信号を、選択信号ＳＥＬ１〜ＳＥＬ１８により選択された出力端子に分配する。
【００６５】
図２に、デマルチプレクサー１３６１の動作説明図を示す。図２は、横軸を時間軸とし、出力アンプ１３２１の出力、選択信号ＳＥＬ１〜ＳＥＬ１８、デマルチプレクサー１３６１の１８出力を模式的に表す。なお、図２では、デマルチプレクサー１３６１の選択順序が、選択信号ＳＥＬ１から選択信号ＳＥＬ１８まで順番にアクティブになるものとしている。この選択順序は、選択信号ＳＥＬ１〜ＳＥＬ１８の各々をアクティブにする順序を変更することで、任意に変更することができる。
【００６６】
出力アンプ１３２１の出力は、駆動信号ｄｒ１，ｄｒ２，・・・，ｄｒ１８が時分割で多重化されている。この時分割タイミング対応して選択信号ＳＥＬ１〜ＳＥＬ１８の１つをアクティブにすることにより、デマルチプレクサー１３６１は、対応する出力端子に駆動信号を分配する。
【００６７】
ところで、本実施形態において、できるだけ狭い電圧範囲内でコンパレーター１７６による比較動作を行うことが望ましい。そのため、出力アンプ補正部１７０は、階調電圧生成回路１６０によって生成された複数の階調電圧のうち画素データの上位ビットに基づいて選択される２つの階調電圧により特定される所定の電圧範囲内で比較動作を行って補正データを決定する。
【００６８】
図３に、本実施形態における出力アンプ補正部１７０において選択される電圧範囲の説明図を示す。図３は、階調電圧生成回路１６０の高電位側電源電圧ＶＤＤＨ及び低電位側電源電圧ＶＳＳＨとの間に生成される階調電圧を模式的に表す。
【００６９】
本実施形態において、画素データを１２ビットとすると、階調電圧生成回路１６０は、４０９６階調の各々に対応した複数の階調電圧を生成する。ＤＡＣ１２８１は、画素データに基づいて、階調電圧生成回路１６０からの複数の階調電圧の中から１つの階調電圧を選択する。
【００７０】
一方、出力アンプ補正部１７０は、階調電圧生成回路１６０によって生成された複数の階調電圧から、画素データの例えば上位７ビットに基づいて１つの電圧範囲を選択する。即ち、出力アンプ補正部１７０は、階調電圧生成回路１６０によって生成された複数の階調電圧により定まる複数の電圧範囲ＶＲ１〜ＶＲ１２８のうちの１つの電圧範囲を選択する。そして、出力補正部１７０は、選択した電圧範囲内を画素データの下位５ビットに基づいて分割して得られる複数の比較電圧と、補正対象の出力アンプが出力する一定電圧とを比較して、当該出力アンプの補正データを決定する。こうすることで、出力アンプの補正期間の短縮化を図ると共に、高精度な出力アンプの補正を可能とする。
【００７１】
具体的には、出力アンプ補正部１７０において、比較電圧生成回路１７２は、階調電圧生成回路１６０によって生成された１２８種類の電圧範囲の中の１つの電圧範囲における複数の比較電圧を順次生成する。比較電圧生成回路１７２は、選択した１つの電圧範囲の高電位側電圧及び低電位側電圧である隣り合う階調電圧ＤＶＨ，ＤＶＬの間の複数の比較電圧を、電位が高い順又は電位が低い順に、順番に出力する。
【００７２】
ここで、階調電圧ＤＶＨは、画素データの上位７ビット（広義には、画素データの一部）に対応した電圧範囲の高電位側電圧であり、階調電圧ＤＶＬは、この電圧範囲の低電位側電圧である。階調電圧ＤＶＨ，ＤＶＬにより特定される電圧範囲は、補正対象の出力アンプが補正期間において出力する一定電圧を含む範囲である。即ち、階調電圧生成回路１６０は、比較電圧生成回路１７２が生成する複数の比較電圧が含まれる電圧範囲の階調電圧ＤＶＨ，ＤＶＬを含む複数の階調電圧を出力することができる。ここで、階調電圧ＤＶＨは、階調電圧生成回路１６０の高電位側電源電圧ＶＤＤＨより低電位側の電圧であり、且つ、階調電圧ＤＶＬは、階調電圧生成回路１６０の低電位側電源電圧ＶＳＳＨより高電位側の電圧である。
【００７３】
制御データラッチ１７４は、コンパレーター１７６の比較結果に基づいて、出力アンプ補正制御回路１７８において生成される比較電圧生成回路１７２の制御データをラッチする。ここで、制御データは、コンパレーター１７６に供給される比較電圧に対応した制御データである。
【００７４】
コンパレーター１７６は、補正対象の出力アンプの出力電圧と、比較電圧生成回路１７２によって生成された比較電圧とを比較し、比較結果に対応した比較信号ＣＭＰＯＵＴを出力する。本実施形態では、補正対象の出力アンプは、最大階調電圧（５Ｖ）と最小階調電圧（０Ｖ）との間の中間付近の電圧範囲（ＤＶＬ＝２．５Ｖ、ＤＶＨ＝２．５５Ｖ）の中間電圧（＝（ＤＶＨ＋ＤＶＬ）／２）である一定電圧（第１の電圧）を出力するように制御される。
【００７５】
出力アンプ補正制御回路１７８は、出力アンプのばらつきの補正制御を行う。具体的には、出力アンプ補正制御回路１７８は、補正期間において出力アンプ１３２１〜１３２Ｎの１つを補正対象として選択し、選択した補正対象の出力アンプに上記の一定電圧を出力するように制御する。そして、出力アンプ補正制御回路１７８は、制御データを更新して比較電圧生成回路１７２により電位が高い順又は低い順に比較電圧を変化させる。その後、補正対象の出力アンプが出力する一定電圧と比較電圧とを比較するコンパレーター１７６の比較結果が変化したとき、変化時点の制御データを、制御データラッチ１７４に供給する。出力アンプ補正制御回路１７８は、補正期間終了後に、該制御データに対応した補正データを、補正対象の出力アンプを含む駆動部の補正データラッチにラッチさせる制御を行う。
【００７６】
図４に、出力アンプ補正制御回路１７８の構成例のブロック図を示す。
【００７７】
出力アンプ補正制御回路１７８は、出力アンプ補正制御部１８０と、出力アンプ補正カウンター１８２と、制御信号生成部１８４とを備えている。出力アンプ補正制御部１８０は、垂直同期信号ＶＳＹＮＣ及び水平同期信号ＨＳＹＮＣに基づいて、ブランキング期間を検出し、検出したブランキング期間に設けられる補正期間において、出力アンプの補正データを決定する制御を行う。出力アンプ補正カウンター１８２は、比較電圧を生成するための５ビットのカウント値を更新し、該カウント値に対応した５ビットの制御データを出力する。比較電圧生成回路１７２は、この制御データに対応した比較電圧を生成する。制御信号生成部１８４は、比較電圧生成回路１７２、補正データラッチ１２２１〜１２２Ｎ、出力アンプ１３２１〜１３２Ｎ、出力スイッチ１３４１〜１３４Ｎ等を制御する制御信号を生成する。
【００７８】
図５に、比較電圧生成回路１７２の構成例を示す。
【００７９】
比較電圧生成回路１７２は、比較電圧範囲選択回路１９０と、レベルシフター１９２と、アナログスイッチ群１９４とを備えている。比較電圧範囲選択回路１９０は、出力アンプ補正制御回路１７８からの制御信号に基づいて、１２８種類の電圧範囲の中から選択した１つの電圧範囲の高電位側電圧及び低電位側電圧である隣り合う２つの階調電圧ＤＶＨ，ＤＶＬを出力する。レベルシフター１９２は、出力アンプ補正制御回路１７８からの５ビットの制御データの振幅レベルを変換し、変換後の制御データの各ビットの論理レベルに応じて階調電圧ＤＶＨ又は階調電圧ＤＶＬを割り当てたゲート信号ＧＰ０〜ＧＰ４を出力する。
【００８０】
アナログスイッチ群１９４には、レベルシフター１９２から振幅レベルが変換された後の制御データの各ビットと、各ビットの反転ビットとが入力される。アナログスイッチ群１９４は、出力毎に、各々が階調電圧ＤＶＨ，ＤＶＬに接続される２つのトランスファー回路を有している。各トランスファー回路は、各ビットの正転ビット及び対応する反転ビットによりオンオフ制御され、２つのトランスファー回路のうち１つのトランスファー回路のみがオンとなるように制御される。この結果、ゲート信号ＧＰ０〜ＧＰ４の各々は、制御データの各ビットに応じて階調電圧ＤＶＨ又は階調電圧ＤＶＬが割り当てられる。
【００８１】
アナログスイッチ群１９４によって生成されたゲート信号ＧＰ０〜ＧＰ４は、コンパレーター１７６に供給される。
【００８２】
図６に、コンパレーター１７６の構成例の回路図を示す。
【００８３】
コンパレーター１７６は、差動増幅回路２００と、ソース接地回路２１０とを備えている。差動増幅回路２００は、第１の差動入力部２０２と、第２の差動入力部２０４と、カレントミラー回路２０６と、基準電圧ＶＲＥＦＮにより制御される電流制御トランジスター２０８とを備えている。
【００８４】
第１の差動入力部２０２は、各々がＮ型のＭＯＳトランジスターにより形成された複数の第１の差動入力トランジスターを備えている。複数の第１の差動入力トランジスターを構成する各トランジスターのゲートには、比較電圧に応じて階調電圧ＤＶＨ又は階調電圧ＤＶＬが供給される。
【００８５】
複数の第１の差動入力トランジスターの各トランジスターは、並列に接続され、各トランジスターの電流駆動能力が互いに異なるように形成される。即ち、複数の第１の差動入力トランジスターの各々は、電流駆動能力の重み付けがされている。具体的には、ゲート信号ＧＰ０がゲートに供給される第１の差動入力トランジスターの電流駆動能力を「１」とすると、ゲート信号ＧＰ１がゲートに供給される第１の差動入力トランジスターの電流駆動能力が「２」となるように形成される。また、ゲート信号ＧＰ２がゲートに供給される第１の差動入力トランジスターの電流駆動能力が「４」、ゲート信号ＧＰ３がゲートに供給される第１の差動入力トランジスターの電流駆動能力が「８」となるように形成される。更に、ゲート信号ＧＰ４がゲートに供給される第１の差動入力トランジスターの電流駆動能力が「１６」となるように形成される。
【００８６】
第２の差動入力部２０４は、各々がＮ型のＭＯＳトランジスターにより形成された１又は複数の第２の差動入力トランジスターを備えることができる。１又は複数の第２の差動入力トランジスターの電流駆動能力が、第１の差動入力部２０２を構成する複数の第１の差動入力トランジスターの電流駆動能力と等しくなるように形成される。なお、図６では、第２の差動入力トランジスターは、対となる第１の差動入力トランジスターに対応して、各々が同じ電流駆動能力となるように設けられている。第２の差動入力トランジスターのゲートには、補正対象の出力アンプの出力電圧ＡＭＰＯＵＴが供給される。
【００８７】
カレントミラー回路２０６は、ゲート同士が接続された２つのＰ型のＭＯＳトランジスターにより構成される。このようなカレントミラー回路２０６は、高電位側電源電圧ＶＤＤＨが供給される電源線と、複数の第１の差動入力トランジスターのドレイン及び複数の第２の差動入力トランジスターのドレインとの間に接続される。また、２つのＰ型のＭＯＳトランジスターのゲートは、複数の第２の差動入力トランジスターのドレインと接続される。
【００８８】
電流制御トランジスター２０８は、Ｎ型のＭＯＳトランジスターにより構成され、低電位側電源電圧ＶＳＳＨが供給される電源線と、複数の第１の差動入力トランジスターのソース及び複数の第２の差動入力トランジスターのソースとの間に接続される。
【００８９】
ソース接地回路２１０は、Ｐ型のＭＯＳトランジスターにより構成される駆動トランジスター２１２と、Ｎ型のＭＯＳトランジスターにより構成される駆動トランジスター２１４とを備えている。駆動トランジスター２１２のソースには、高電位側電源電圧ＶＤＤＨが供給され、ゲートには、差動増幅回路２００の出力が接続され、ドレインには、コンパレーター１７６からの比較信号ＣＭＰＯＵＴが出力される出力端子が接続される。駆動トランジスター２１４のソースには、低電位側電源電圧ＶＳＳＨが供給され、ゲートには、基準電圧ＶＲＥＦＮが供給される。
【００９０】
以上のような構成において、第１の差動入力部２０２には、制御データに対応した比較電圧が供給される。この比較電圧が、補正対象の出力アンプが出力した出力電圧ＡＭＰＯＵＴより高電位のとき、差動増幅回路２００では、第１の差動入力トランジスターのソース・ドレイン間のインピーダンスがより低くなる。この結果、駆動トランジスター２１２のゲートの電位が下がり、コンパレーター１７６の出力信号の電位が上がる。一方、比較電圧が、補正対象の出力アンプが出力した出力電圧ＡＭＰＯＵＴより低電位のとき、差動増幅回路２００では、第１の差動入力トランジスターのソース・ドレイン間のインピーダンスがより高くなる。この結果、駆動トランジスター２１２のゲートの電位が上がり、コンパレーター１７６の出力信号の電位が下がる。
【００９１】
なお、図６において、補正期間に先立ってアクティブとなる初期化信号により、差動増幅回路２００の出力に接続される初期化用ＭＯＳトランジスターをオンにする制御を行うようにしてもよい。この初期化用ＭＯＳトランジスターは、例えばＰ型のＭＯＳトランジスターにより構成され、ソースに高電位側電源電圧ＶＤＤＨが供給され、ドレインに差動増幅回路２００の出力が接続される。こうすることで、補正期間の開始時点において差動増幅回路２００の出力が初期化されているため、コンパレーター１７６の動作を高速化することができるようになり、コンパレーター１７６の高速動作に起因して誤った出力となることを防止することができる。
【００９２】
本実施形態によれば、図６に示すような構成のコンパレーター１７６を採用することによって、出力アンプと異なり、オープンループ制御により比較動作を行うため、より一層の高速化を実現することができる。従って、出力アンプの出力電圧を高速に変化させる場合に比べて、スイッチングノイズ等の影響を回避するだけではなく、より一層高速に補正データを決定することができるようになる。
【００９３】
〔出力アンプの補正制御〕
図７及び図８に、本実施形態における画素駆動回路１００の出力アンプの補正制御方法のフロー図を示す。
図９に、図８の出力アンプの補正データの決定処理の説明図を示す。図９は、横軸に時間軸、縦軸に補正対象の出力アンプの出力電圧を表す。
【００９４】
まず、画素駆動回路１００は、出力アンプ補正制御部１８０において、垂直同期信号ＶＳＹＮＣ及び水平同期信号ＨＳＹＮＣに基づいて、補正期間であるか否かを判定する（ステップＳ１）。ステップＳ１において、例えば出力アンプ補正制御部１８０は、垂直同期信号ＶＳＹＮＣがアクティブになったことを検出後、所定ライン数分の水平同期信号ＨＳＹＮＣがアクティブになったことを検出したとき、ブランキング期間であると判断する。そして、出力アンプ補正制御部１８０は、このブランキング期間中の１水平走査期間を補正期間として検出する。
【００９５】
ステップＳ１において補正期間であると判定されたとき（ステップＳ１：Ｙ）、画素駆動回路１００は、出力アンプ補正制御部１８０により出力アンプの補正データの決定処理を行い（ステップＳ２）、ステップＳ１に戻る（リターン）。
【００９６】
ステップＳ１において補正期間ではないと判定されたとき（ステップＳ１：Ｎ）、画素駆動回路１００は、出力アンプ補正制御部１８０において、駆動期間であるか否かを判定する（ステップＳ３）。ステップＳ３において、例えば出力アンプ補正制御部１８０は、垂直同期信号ＶＳＹＮＣがアクティブになると、表示期間が開始されたと判断して、その後の表示ライン数分の各水平走査期間を駆動期間として検出する。
【００９７】
ステップＳ３において駆動期間であると判定されたとき（ステップＳ３：Ｙ）、画素駆動回路１００は、駆動部毎に、補正データラッチにラッチされた補正データを用いて画素データを補正する（ステップＳ４）。そして、画素駆動回路１００は、ステップＳ４において生成された補正画素データに基づいて画素を駆動し（ステップＳ５）、ステップＳ１に戻る（リターン）。
【００９８】
ステップＳ３において駆動期間ではないと判定されたとき（ステップＳ３：Ｎ）、画素駆動回路１００は、ステップＳ１に戻る（リターン）。
【００９９】
ステップＳ２の出力アンプの補正データの決定処理は、図８に示すように、出力アンプ補正制御部１８０が、補正対象の出力アンプを選択し、選択した出力アンプに対して、図９に示すように所定の一定電圧Ｖｃｔを出力するように指示する（ステップＳ１０）。
【０１００】
ステップＳ１０において選択された出力アンプは、制御信号生成部１８４によって生成された制御信号に基づいて、一定電圧Ｖｃｔとして予め決められた電圧範囲の中間電圧をコンパレーター１７６に出力する（ステップＳ１１）。例えば画素データが１２ビットのとき、定数「８１０ｈ」を当該出力アンプに対応するＤＡＣに入力することで、当該出力アンプが出力する電圧Ｖｃｔは、ほぼ中心電圧である「８００ｈ」に対して１６階調分上の「８１０ｈ」に対応した電圧となる。ここで、一定電圧Ｖｃｔとして、最大階調電圧と最小階調電圧との間の中間付近の電圧範囲の中間電圧とすることで、階調表示に最も敏感な範囲で、出力アンプの補正データを決定することができる。このように、一定電圧Ｖｃｔを予め決めておくことで、比較電圧生成回路１７２は、階調電圧ＤＶＨを例えば２．５５Ｖ、階調電圧ＤＶＬを例えば２．５Ｖとして予め決めることができ、比較電圧範囲選択回路１９０を不要にすることができる。
【０１０１】
次に、コンパレーター１７６は、ステップＳ１１において出力された出力アンプの出力電圧と、比較電圧生成回路１７２によって生成された比較電圧とを比較する（ステップＳ１２）。比較電圧生成回路１７２は、図９に示すように、階調電圧ＤＶＨ，ＤＶＬの間の比較電圧を、比較動作毎に、低電位側から高電位側に順番に変化させる。
【０１０２】
コンパレーター１７６の比較結果が変化したとき（ステップＳ１３：Ｙ）、制御データラッチ１７４は、比較結果が変化した時点の制御データをラッチする（ステップＳ１４）。即ち、コンパレーター１７６は、図９に示すように、補正期間中、出力アンプの出力電圧を比較電圧との比較動作を行い、比較電圧が出力アンプの出力電圧より高くなったときに比較結果が変化する。そこで、制御データラッチ１７４には、比較結果が変化した時点の比較電圧ＶＣ２に対応した制御データ（又は比較電圧ＶＣ１に対応した制御データでもよい）がラッチされる。
【０１０３】
ステップＳ１３においてコンパレーター１７６の比較結果が変化しなかったとき（ステップＳ１３：Ｎ）、又はステップＳ１４に続いて、画素駆動回路１００は、出力アンプ補正カウンター１８２により次の比較電圧があるか否かを判定する（ステップＳ１５）。出力アンプ補正カウンター１８２は、制御データとして比較電圧に対応するカウント値をインクリメントしており、カウント値の最大値「３１」までカウントする。
【０１０４】
カウント値の最大値「３１」まで到達せず次の比較電圧があると判定されたとき（ステップＳ１５：Ｙ）、出力アンプ補正カウンター１８２は、更新したカウント値を制御データとして比較電圧生成回路１７２に出力し、比較電圧を更新する（ステップＳ１６）。その後、画素駆動回路１００は、ステップＳ１２に戻る。
【０１０５】
カウント値の最大値「３１」までカウントを終了し、次の比較電圧がないと判定されたとき（ステップＳ１５：Ｎ）、補正対象の出力アンプの補正データラッチは、制御データラッチ１７４にラッチされた制御データに対応した補正データをラッチする（ステップＳ１７）。即ち、制御データに対応した補正データが、補正対象の出力アンプの補正データとして決定される。
【０１０６】
次の補正対象の出力アンプを選択するとき（ステップＳ１８：Ｙ）、画素駆動回路１００は、ステップＳ１０に戻って処理を続ける。次の補正対象の出力アンプを選択しないとき（ステップＳ１８：Ｎ）、画素駆動回路１００は、一連の処理を終了する（エンド）。
【０１０７】
図１０に、本実施形態における出力アンプ補正部１７０の動作例のタイミング図を示す。図１０は、横軸に時間軸をとり、出力アンプ補正カウンター１８２のカウント値、コンパレーター１７６の出力、及び制御データラッチ１７４のレジスター値の変化を模式的に表している。
【０１０８】
出力アンプ補正カウンター１８２は、補正期間が開始される度に、所定間隔で、初期値「０」から予め決められた最大値「３１」までカウント値を更新する。カウント値は制御データとして比較電圧生成回路１７２に供給され、比較電圧生成回路１７２は、制御データの各ビットに階調電圧ＤＶＨ又は階調電圧ＤＶＬを割り当てて比較電圧として出力する。その結果、例えばカウント値「ｎ」のときにコンパレーター１７６の出力が変化すると、制御データラッチ１７４には、カウント値「ｎ」が制御データとしてラッチされる。
【０１０９】
そして、最大値までのカウントが終了すると、補正対象の出力アンプの補正データラッチは、制御データに対応した補正データ（例えば制御データの反転データ）をラッチし、その後の画素データの補正データとして用いられる。
【０１１０】
以上のように、補正期間（第１の補正期間）に出力アンプ１３２１（第１の出力アンプ）が選択され、次の補正期間（第２の補正期間）に出力アンプ１３２２（第２の出力アンプ）が選択される。出力アンプ１３２１は、補正期間中に一定の中間電圧（第１の電圧）を出力するように制御され、コンパレーター１７６は、出力アンプ１３２１の出力電圧と、階調電圧ＤＶＨ，ＤＶＬの間の電圧範囲の複数の比較電圧の各々とを順次比較する。そして、コンパレーター１７６の比較結果が変化すると、制御データラッチ１７４には、この時点の比較電圧に対応した制御データがラッチされる。出力アンプ１３２１が出力する中間電圧が本来の中間電圧より上にずれていると、比較結果の変化は、中間の「１０ｈ」よりも大きい値で起こり、例えば制御データ「１８ｈ」が制御データラッチ１７４にラッチされる。そこで、補正データラッチ１２２１には、制御データ「１８ｈ」からコンパレーター１７６のタイムラグ分の「２」を減算した「１６ｈ」を反転した「０９ｈ」が補正データ（第１の補正データ）としてラッチされる。これにより、補正期間後の駆動期間において、画素データ補正回路１２４１（第１の画素データ補正回路）は、補正データ「０９ｈ」を画素データに加算することにより補正した第１の補正画素データを生成する。そして、出力アンプ１３２１は、この第１の補正画素データに基づいて画素を駆動する。
【０１１１】
次の補正期間では、同様に、出力アンプ１３２２は、一定の中間電圧を出力するように制御され、コンパレーター１７６は、出力アンプ１３２２の出力電圧と、階調電圧ＤＶＨ，ＤＶＬの間の電圧範囲の複数の比較電圧の各々とを順次比較する。そして、コンパレーター１７６の比較結果が変化すると、制御データラッチ１７４には、この時点の比較電圧に対応した制御データがラッチされる。出力アンプ１３２２が出力する中間電圧が、本来の中間電圧より下にずれていると、比較結果の変化は、中間の「１０ｈ」より小さい値で起こり、例えば制御データ「０７ｈ」が制御データラッチ１７４にラッチされる。そこで、補正データラッチ１２２２には、制御データ「０７ｈ」からコンパレーター１７６のタイムラグ分の「２」を減算した「０５ｈ」を反転した「１Ａｈ」が補正データ（第２の補正データ）としてラッチされる。これにより、補正期間後の駆動期間において、画素データ補正回路１２４２（第２の画素データ補正回路）は、補正データ「１Ａｈ」を画素データに加算することにより補正した第２の補正画素データを生成する。そして、出力アンプ１３２２は、この第２の補正画素データに基づいて画素を駆動する。
【０１１２】
このように、上にずれている出力アンプ１３２１に対する画素データに対しては、より小さい補正データが用いられ、下にずれている出力アンプ１３２２に対する画素データに対しては、より大きい補正データが用いられる。この結果、各出力アンプが出力する出力電圧のばらつきを抑えることができる。
【０１１３】
なお、コンパレーター１７６のタイムラグ分を「２」として説明したが、出力アンプ補正カウンター１８２のカウントクロックのスピードが速いときはタイムラグ分を多くし、カウントクロックのスピードが遅いときはタイムラグ分を少なくすることができる。カウントクロックのスピードが遅いテスト動作時等の使用条件により、タイムラグ分を変更できるようにすることが望ましい。
【０１１４】
以上説明したように、本実施形態では、補正期間に選択された出力アンプがコンパレーター１７６に対して一定電圧を出力し、コンパレーター１７６の比較電圧を変化させて、比較結果に基づいて、当該出力アンプの補正データを決定する。こうすることで、出力アンプを高速動作させる必要がなくなり、出力アンプの出力電圧を変化させる場合に比べて、電圧変化時のスイッチンクノイズをなくすことができる。更に、出力アンプとコンパレーターとの間の配線長に応じたノイズの影響を受けることがなく、高精度に出力アンプの補正データを決定することができるようになる。また、コンパレーターを図６に示す構成とすることで、オープンループ制御により比較動作を行うため、より一層の高速化を実現することができる。
【０１１５】
従って、４Ｋ２Ｋのような高精細な画像を表示する画素駆動回路は、約２０００個の出力アンプを備えるが、これらの出力アンプの小さなばらつきも補正することができるようになる。また、１水平走査期間内に出力アンプのばらつきを補正することができるので、表示動作中のブランキング期間を用いて、出力アンプのばらつきの補正を行い続けることが可能となる。その結果、このような画素駆動回路を搭載する表示装置の小型化や高精細化の実現に寄与することができるようになる。
【０１１６】
２．  表示装置
本実施形態における画素駆動回路は、次のように表示装置に実装することができる。
【０１１７】
図１１に、本実施形態における表示装置の構成例のブロック図を示す。図１１は、画素領域に配列される複数の画素のうち水平方向に隣接して配置される第１の画素及び第２の画素のみを模式的に表している。以下では、画素が表示素子として発光素子である有機ＥＬ素子を備え、画素駆動回路が、デマルチプレクサーにより１８分割された駆動信号を各サブ画素に分配するものとする。
【０１１８】
本実施形態における表示装置１０は、画素領域２０が形成される基板上に、第１のゲート選択回路３０と、第２のゲート選択回路３２と、制御回路４０と、第１の画素駆動回路５０と、第２の画素駆動回路６０とを備えている。
【０１１９】
画素領域２０には、第１の画素Ｐ１及び第２の画素Ｐ２を含む複数の画素がマトリックス状に配列される。第１の画素Ｐ１及び第２の画素Ｐ２の各々は、同様の構成を有しており、Ｒ成分（第１の色成分）のサブ画素、Ｇ成分（第２の色成分）のサブ画素、及びＢ成分（第３の色成分）のサブ画素を含む。具体的には、第１の画素Ｐ１は、Ｒ成分のサブ画素Ｒ１、Ｇ成分のサブ画素Ｇ１、及びＢ成分のサブ画素Ｂ１を含む。第２の画素Ｐ２は、Ｒ成分のサブ画素Ｒ２、Ｇ成分のサブ画素Ｇ２、及びＢ成分のサブ画素Ｂ２を含む。
【０１２０】
第１の画素駆動回路５０及び第２の画素駆動回路６０は、画素領域２０を挟む位置に対向配置される。具体的には、画素領域２０の縁部の第１の辺側に第１の画素駆動回路５０が配置され、該画素領域２０の縁部の辺のうち第１の辺に対向する第２の辺側に第２の画素駆動回路６０が配置される。より具体的には、第１の画素Ｐ１及び第２の画素Ｐ２は、第１の画素駆動回路５０、画素領域２０、及び第２の画素駆動回路６０が並ぶ垂直方向（第１の方向）と交差する水平方向（第２の方向）に、隣接して配置される。
【０１２１】
第１の画素駆動回路５０は、駆動信号が供給されるデータ線ＤＲ１，ＤＲ２，ＤＢ２を介して、第１の画素Ｐ１を構成するＲ成分のサブ画素Ｒ１と、第２の画素Ｐ２を構成するＲ成分のサブ画素Ｒ２及びＢ成分のサブ画素Ｂ２とに接続される。第２の画素駆動回路６０は、駆動信号が供給されるデータ線ＤＧ１，ＤＢ１，ＤＧ２を介して、第１の画素Ｐ１を構成するＧ成分のサブ画素Ｇ１及びＢ成分のサブ画素Ｂ１と、第２の画素Ｐ２を構成するＧ成分のサブ画素Ｇ２とに接続される。第１のゲート選択回路３０及び第２のゲート選択回路３２は、ゲート制御信号が供給されるゲート線Ｇ１を介して、第１の画素Ｐ１及び第２の画素Ｐ２を構成する各サブ画素に接続される。
【０１２２】
このような第１の画素駆動回路５０は、本実施形態における画素駆動回路１００を適用することができる。即ち、第１の画素駆動回路５０は、シフトレジスター１１０、ラッチ１１２１〜１１２Ｎ、ラインラッチ１１４１〜１１４Ｎ、時分割スイッチ１１６１〜１１６Ｎ、駆動部１２０１〜１２０Ｎ、階調電圧生成回路１６０、出力アンプ補正部１７０を備えている。
【０１２３】
また、第２の画素駆動回路６０は、本実施形態における画素駆動回路１００から出力アンプ補正部１７０が省略された構成を有する。即ち、第２の画素駆動回路６０は、シフトレジスター１１０と、ラッチ１１２１〜１１２Ｎと、ラインラッチ１１４１〜１１４Ｎと、時分割スイッチ１１６１〜１１６Ｎと、駆動部１２０１〜１２０Ｎと、階調電圧生成回路１６０とを備える。
【０１２４】
第１のゲート選択回路３０及び第２のゲート選択回路３２は、画素領域２０に設けられた画素に接続されるゲート線を同時に選択し、選択したゲート線にアクティブのゲート制御信号を供給する。これにより、ゲート線が長い配線になったとしても、ゲート選択回路に近い画素や遠い画素にかかわらず、１走査ライン分の画素を確実に選択することができる。このような第１のゲート選択回路３０及び第２のゲート選択回路３２の各々は、シフトレジスターと、バッファーとにより構成することができる。シフトレジスターは、ゲート線を走査ラインとして選択するための選択パルスをシフトする。バッファーは、シフトレジスターによりシフトされる選択パルスをバッファリングして各ゲート線にゲート制御信号として出力する。
【０１２５】
第１のゲート選択回路３０及び第２のゲート選択回路３２によりゲート線Ｇ１にゲート制御信号が供給され第１の画素Ｐ１及び第２の画素Ｐ２が選択されると、第１の画素駆動回路５０及び第２の画素駆動回路６０は、第１の画素Ｐ１及び第２の画素Ｐ２を駆動する。このとき、第１の画素駆動回路５０は、第１の画素Ｐ１を構成するＲ成分のサブ画素Ｒ１と、第２の画素Ｐ２を構成するＲ成分のサブ画素Ｒ２及びＢ成分のサブ画素Ｂ２とを駆動する。第２の画素駆動回路６０は、第１の画素Ｐ１を構成するＧ成分のサブ画素Ｇ１及びＢ成分のサブ画素Ｂ１と、第２の画素Ｐ２を構成するＧ成分のサブ画素Ｇ２とを駆動する。
【０１２６】
従って、画素領域２０は、第１の画素駆動回路５０のみに駆動されるＲ成分のサブ画素と、第２の画素駆動回路６０のみに駆動されるＧ成分のサブ画素と、第１の画素駆動回路５０又は第２の画素駆動回路６０によって駆動されるＢ成分のサブ画素とを有する。これにより、第１の画素駆動回路５０は、水平方向に並ぶ画素のうち偶数番目の画素を構成するＢ成分のサブ画素を駆動することができる。そして、第２の画素駆動回路６０は、水平方向に並ぶ画素のうち奇数番目の画素を構成するＢ成分のサブ画素を駆動することができる。奇数番目の画素（奇数画素）は、水平方向に並ぶ複数の画素のうち例えば第１の画素Ｐ１、第３の画素Ｐ３、第５の画素Ｐ５、・・・に相当する。偶数番目の画素（偶数画素）は、水平方向に並ぶ複数の画素のうち例えば第２の画素Ｐ２、第４の画素Ｐ４、第６の画素Ｐ６、・・・に相当する。
【０１２７】
制御回路４０は、表示装置１０の外部から供給される画素データや表示タイミング信号の受信インターフェース処理を行い、表示装置１０の各部を制御する。また、制御回路４０は、外部から供給されたＲ成分の画素データ、Ｇ成分の画素データ、及びＢ成分の画素データのうち、Ｒ成分の画素データ、及び偶数画素のＢ成分の画素データを第１の画素駆動回路５０に供給する。更に、制御回路４０は、外部から供給されたＲ成分の画素データ、Ｇ成分の画素データ、及びＢ成分の画素データのうち、Ｇ成分の画素データ、及び奇数画素のＢ成分の画素データを第２の画素駆動回路６０に供給する。
【０１２８】
更に、第１の画素駆動回路５０は、上記のように、出力アンプのばらつきを補正することができる。また、第２の画素駆動回路６０は、第１の画素駆動回路５０の出力アンプ補正部１７０の制御により、出力アンプのばらつきを補正することができる。
【０１２９】
即ち、第２の画素駆動回路６０が有する複数の出力アンプの１つを第３の出力アンプとする。このとき、この出力アンプは、補正期間（第３の補正期間）において第１の電圧を出力するように制御されると共に、補正期間後の駆動期間において第３の補正画素データに基づいて画素を駆動する。また、この出力アンプに対応して設けられる補正データラッチが、第３の補正データラッチとして第３の補正データをラッチする。更に、該出力アンプに対応して設けられる画素データ補正回路が、第３の画素データ補正回路として、駆動期間において、第３の補正データに基づいて画素データを補正した第３の補正画素データを生成する。そして、第１の画素駆動回路５０のコンパレーター１７６が、この出力アンプの補正期間において、比較電圧と該出力アンプが出力した第１の電圧とを比較する。制御データラッチ１７４は、コンパレーター１７６の比較結果に基づいて比較電圧に対応した制御データをラッチし、上記の補正データラッチに、この制御データに対応した第３の補正データがラッチされる。
【０１３０】
このように、第２の画素駆動回路６０の出力アンプが出力した一定電圧を、第１の画素駆動回路５０の出力アンプ補正部１７０に出力し、出力アンプ補正部１７０において更新される比較電圧と比較される。そして、この比較結果に基づいて、第２の画素駆動回路６０の出力アンプの補正データが決定され、第２の画素駆動回路６０に戻される。
【０１３１】
以上のように、本実施形態によれば、第１の画素駆動回路５０及び第２の画素駆動回路６０を、画素領域２０を挟む位置に対向配置することにより、各画素駆動回路が、水平方向に並ぶ画素を構成する全サブ画素を駆動する必要がなくなる。この結果、本実施形態によれば、画素ピッチと、駆動部分の回路のピッチを揃えることができるようになる。これによりチップ上のデッドスペースがなくなり、チップコストを最小限に抑えることができるようになる。
【０１３２】
また、第１の画素駆動回路５０及び第２の画素駆動回路６０を、画素領域２０を挟む位置に対向配置することにより、両方の画素駆動回路のばらつきが大きく変わってしまうおそれがある。そこで、図１１に示すように、第１の画素駆動回路５０はＲ成分のサブ画素専用とし、第２の画素駆動回路６０はＧ成分のサブ画素専用とした。そして、Ｒ成分及びＧ成分より視感度が低いＢ成分については、第１の画素駆動回路５０が偶数番目のＢ成分のサブ画素を駆動し、第２の画素駆動回路６０が奇数番目のＢ成分のサブ画素を駆動するようにした。これにより、色の調整を行いやすくなる。例えば赤の中間調を全面に表示させ表示ムラの補正を行う場合、第１の画素駆動回路５０により補正を行うことができる。また、例えば緑の中間調の表示ムラの補正を行う場合、第２の画素駆動回路６０により補正を行うことができる。そして、青は、赤や緑より視感度が低いことから、対向する別方向から駆動されることによる輝度の差が生じても問題にならず、それぞれ個別に調整することが可能となる。この結果、同一階調を表示させた場合でも、縦方向の筋が現れることなく、小型化及び高精細化が可能な表示装置を提供することができるようになる。
【０１３３】
更にまた、駆動部分の回路のピッチを画素ピッチに揃えることで、第１の画素駆動回路５０及び第２の画素駆動回路６０の各々に設けられる出力アンプの数が増加しても、出力アンプのばらつきを高精度に補正することができる。このとき、第１の画素駆動回路５０のコンパレーター１７６を用いて、両画素駆動回路の出力アンプのばらつきを補正するようにしたので、各画素駆動回路にコンパレーターを設ける場合に比べて、コンパレーターのばらつきの影響がなくなる。その結果、より一層高精度な補正が可能となる。
【０１３４】
図１２に、図１１の表示装置１０の駆動方法のフロー図を示す。
【０１３５】
外部の図示しない画素データ供給装置からＲＧＢの色成分毎の画素データが供給された制御回路４０は、対応するサブ画素の画素データを第１の画素駆動回路５０及び第２の画素駆動回路６０に分配する。
【０１３６】
具体的には、制御回路４０は、図示しない画素データ供給装置からの画素データのうち、Ｒ成分の画素データ、及び偶数画素のＢ成分の画素データを第１の画素駆動回路５０に分配する（ステップＳ２０、第１の分配ステップ）。続いて、制御回路４０は、図示しない画素データ供給装置からの画素データのうち、Ｇ成分の画素データ、及び奇数画素のＢ成分の画素データを第２の画素駆動回路６０に分配する（ステップＳ２１、第２の分配ステップ）。ステップＳ２０及びステップＳ２１は、逆の順序であってもよいが、同時に行うことが望ましい。
【０１３７】
次に、第１の画素駆動回路５０は、ステップＳ２０において供給された画素データを用いて、第２の方向に並ぶ画素のうちＲ成分のサブ画素、及び偶数番目の画素を構成するＢ成分のサブ画素を駆動する（ステップＳ２２、第１の駆動ステップ）。続いて、第２の画素駆動回路６０は、ステップＳ２１において供給された画素データを用いて、第２の方向に並ぶ画素のうちＧ成分のサブ画素、及び奇数番目の画素を構成するＢ成分のサブ画素を駆動する（ステップＳ２３、第２の駆動ステップ）。ステップＳ２２及びステップＳ２３は、逆の順序であってもよいが、同時に行うことが望ましい。
【０１３８】
図１３に、図１１の画素領域２０に形成される画素を構成するサブ画素の構成例の回路図を示す。図１３は、第１の画素Ｐ１を構成するＲ成分のサブ画素Ｒ１の構成例を表すが、第１の画素Ｐ１を構成する他の色成分のサブ画素や、他の画素を構成するサブ画素も同様の構成を有している。
【０１３９】
サブ画素Ｒ１は、ゲート制御トランジスターＧＴｒと、駆動トランジスターＤＴｒと、保持キャパシターＣ１と、有機ＥＬ素子ＨＣとを備えている。ゲート制御トランジスターＧＴｒは、ソースに第１の画素駆動回路５０により駆動信号が供給されるデータ線ＤＲ１が接続され、ゲートにゲート線Ｇ１が接続され、ドレインに駆動トランジスターＤＴｒのゲートが接続されている。保持キャパシターＣ１は、一端に、高電位側電源電圧ＶＤＤが供給される電源線が接続され、他端に、駆動トランジスターＤＴｒのゲートが接続されている。駆動トランジスターＤＴｒは、ソースに高電位側電源電圧ＶＤＤが供給される電源線が接続され、ドレインに有機ＥＬ素子ＨＣのアノード側が接続されている。有機ＥＬ素子ＨＣは、カソード側に低電位側電源電圧ＶＳＳが供給される電源線が接続されている。
【０１４０】
図１４に、図１３のサブ画素Ｒ１の駆動波形の一例を示す。図１４は、横軸を時間軸とし、データ線ＤＲ１の駆動信号とゲート線Ｇ１に供給されるゲート制御信号の波形を模式的に表したものである。
【０１４１】
第１のゲート選択回路３０及び第２のゲート選択回路３２によりゲート線Ｇ１が選択され、ゲート制御信号がアクティブになると、ゲート制御トランジスターＧＴｒがオンとなる。そして、第１の画素駆動回路５０によりデータ線ＤＲ１に供給されるアナログ信号である駆動信号が、保持キャパシターＣ１に印加される。保持キャパシターＣ１は、該駆動信号に対応した電荷を保持し、保持された電荷に対応した電圧が駆動トランジスターＤＴｒのゲートに供給される。駆動トランジスターＤＴｒは、このゲート電圧によって制御され、有機ＥＬ素子ＨＣに電流が流れて発光する。
【０１４２】
なお、図１１では、画素領域２０が形成される基板上に、第１の画素駆動回路５０及び第２の画素駆動回路６０を備える表示装置を例に説明したが、これに限定されるものではない。
【０１４３】
図１５に、本実施形態の変形例における表示装置の構成例を示す。図１５において、図１１と同様の部分には同一符号を付し、適宜説明を省略する。
【０１４４】
本実施形態の変形例における表示装置１０ａは、第１の画素駆動回路５０ａ及び第２の画素駆動回路６０ａと、デマルチプレクサー５２ａ，６２ａと、画素領域２０と、第１のゲート選択回路３０及び第２のゲート選択回路３２と、制御回路４０とを備えている。表示装置１０ａが表示装置１０と異なる点は、画素領域２０が形成される基板２２に、デマルチプレクサー５２ａ，６２ａ、第１のゲート選択回路３０、及び第２のゲート選択回路３２が形成される点である。第１の画素駆動回路５０ａは、第１の画素駆動回路５０からデマルチプレクサーが省略された構成を有している。デマルチプレクサー５２ａは、第１の画素駆動回路５０が有するデマルチプレクサーである。第２の画素駆動回路６０ａは、第２の画素駆動回路６０からデマルチプレクサーが省略された構成を有している。デマルチプレクサー６２ａは、第２の画素駆動回路６０が有するデマルチプレクサーである。即ち、基板２２の画素領域２０の画素のデータ線及びゲート線に、デマルチプレクサー５２ａ，６２ａを介して、第１の画素駆動回路５０ａ、第２の画素駆動回路６０ａ及び制御回路４０が外付けされる。
【０１４５】
本変形例における表示装置１０ａであっても、画素ピッチと、駆動部分の回路のピッチを揃えることができるようになり、図１１の構成と同様の効果を得ることができる。このとき、基板２２の信号線と、第１の画素駆動回路５０ａ及び第２の画素駆動回路６０ａの端子とを接続するための配線領域を小さくすることができ、表示装置の小型化及び低コスト化を図ることができる。しかも、デマルチプレクサーにより各サブ画素の駆動信号を供給するようにしたので、画素ピッチがより小さくなった場合でも、駆動部分の回路のピッチを揃えることができ、より高精細化にも対応することができるようになる。
【０１４６】
３．  電子機器
本実施形態又はその変形例における表示装置は、例えば次のような電子機器に適用することができる。
【０１４７】
図１６（Ａ）、図１６（Ｂ）に、本実施形態又はその変形例における表示装置が適用された電子機器の構成を示す斜視図を示す。図１６（Ａ）は、モバイル型のパーソナルコンピューターの構成の斜視図を表す。図１６（Ｂ）は、携帯電話機の構成の斜視図を表す。
【０１４８】
図１６（Ａ）に示すパーソナルコンピューター５００は、本体部５１０と、表示部５２０とを備えている。表示部５２０として、本実施形態又はその変形例における表示装置が実装される。即ち、パーソナルコンピューター５００は、少なくとも本実施形態又はその変形例における表示装置を含んで構成される。本体部５１０には、キーボード５３０が設けられる。キーボード５３０を介した操作情報が図示しない制御部によって解析され、その操作情報に応じて表示部５２０に画像が表示される。この表示部５２０は、有機ＥＬ素子を表示素子としているため、視野角が広い画面を有し、低コストで非常に高精細な表示が可能なパーソナルコンピューター５００を提供することができる。
【０１４９】
図１６（Ｂ）に示す携帯電話機６００は、本体部６１０と、表示部６２０とを備えている。表示部６２０として、本実施形態又はその変形例における表示装置が実装される。即ち、携帯電話機６００は、少なくとも本実施形態又はその変形例における表示装置を含んで構成される。本体部６１０には、キー６３０が設けられる。キー６３０を介した操作情報が図示しない制御部によって解析され、その操作情報に応じて表示部６２０に画像が表示される。この表示部６２０は、有機ＥＬ素子を表示素子としているため、視野角が広い画面を有し、低コストで非常に高精細な表示が可能な携帯電話機６００を提供することができる。
【０１５０】
なお、本実施形態又はその変形例における表示装置が適用された電子機器として、図１６（Ａ）、図１６（Ｂ）に示すものに限定されるものではない。例えば、ヘッドマウントディスプレイ（Head Mounted Display：以下、ＨＭＤ）や電子ビューファインダー等の直視型の表示パネルを用いた機器、情報携帯端末（ＰＤＡ：Personal Digital Assistants）、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、ページャー、電子手帳、電子ペーパー、電卓、ワードプロセッサー、ワークステーション、テレビ電話、ＰＯＳ（Point of sale system）端末、プリンター、スキャナー、複写機、ビデオプレーヤー、タッチパネルを備えた機器等が挙げられる。
【０１５１】
以上、本発明に係る画素駆動回路、表示装置、及び電子機器等を上記の実施形態又はその変形例に基づいて説明したが、本発明は上記の実施形態又はその変形例に限定されるものではない。例えば、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、次のような変形も可能である。
【０１５２】
（１）上記の実施形態では、画素駆動回路が図１に示す構成を有するものとして説明したが、本発明に係る画素駆動回路は、図１に示す構成を有するものに限定されない。例えば、画素駆動回路が１８出力のマルチ駆動を行う例を説明したが、例えば８出力や４出力のマルチ駆動を行うようにしてもよく、本発明は、マルチ駆動の出力数に限定されるものではない。
【０１５３】
（２）上記の実施形態では、例えば階調電圧生成回路により１２８種類の電圧範囲を生成し、出力アンプにより、更に３２分割するようにしてもよい。
【０１５４】
（３）上記の実施形態又はその変形例では、表示素子として有機ＥＬ素子が採用された画素が配列されてなる表示装置を例に説明したが、本発明は、これに限定されるものではない。例えば、表示素子として液晶素子が採用された画素が配列されてなる表示装置にも本発明を適用することができる。
【０１５５】
（４）上記の実施形態又はその変形例では、１画素がＲ成分、Ｇ成分、及びＢ成分のサブ画素により構成されるものとして説明したが、本発明は、これに限定されるものではない。本発明は、例えば、１画素が４種類以上の色成分のサブ画素により構成される表示装置にも適用することができる。
【０１５６】
（５）上記の実施形態又はその変形例では、第１の画素駆動回路がＲ成分のサブ画素を画素領域の下側から駆動し、第２の画素駆動回路がＧ成分のサブ画素を画素領域の上側から駆動するようにしたが、本発明はこれに限定されるものではない。第１の画素駆動回路が下側からＧ成分のサブ画素を駆動し、第２の画素駆動回路が上側からＲ成分のサブ画素を駆動するようにしてもよい。
【０１５７】
（６）上記の実施形態又はその変形例では、第１の画素駆動回路が偶数画素のＢ成分のサブ画素を下側から駆動し、第２の画素駆動回路が奇数画素のＢ成分のサブ画素を上側から駆動するものとして説明したが、本発明はこれに限定されるものではない。第１の画素駆動回路が、下側から奇数画素のＢ成分のサブ画素を駆動し、第２の画素駆動回路が、上側から偶数画素のＢ成分のサブ画素を駆動するようにしてもよい。また、画素駆動回路は、上側及び下側の各々に複数個設けられていてもよい。
【０１５８】
（７）上記の実施形態又はその変形例では、第１の画素駆動回路及び第２の画素駆動回路が、画素領域を挟む位置に対向配置される例を説明したが、本発明は、これに限定されるものではない。例えば、画素領域の同一辺側に、第１の画素駆動回路及び第２の画素駆動回路を水平方向に並べて配置してもよく、本発明は、第１の画素駆動回路又は第２の画素駆動回路の配置位置に限定されるものではない。
【０１５９】
（８）上記の実施形態又はその変形例において、本発明を画素駆動回路、表示装置、及び電子機器等として説明したが、本発明は、これに限定されるものではない。例えば、本発明に係る画素駆動回路の制御方法や、本発明に係る表示装置の駆動方法の処理手順が記述されたプログラム、このプログラムが記録された記録媒体であってもよい。
【符号の説明】
【０１６０】
１００…画素駆動回路、  １１０…シフトレジスター、  １１２１〜１１２Ｎ…ラッチ、
１１４１〜１１４Ｎ…ラインラッチ、  １１６１〜１１６Ｎ…時分割スイッチ、
１２０１〜１２０Ｎ…駆動部、  １２２１〜１２２Ｎ…補正データラッチ、
１２４１〜１２４Ｎ…画素データ補正回路、  １２６１〜１２６Ｎ…レベルシフター、
１２８１〜１２８Ｎ…ＤＡＣ、  １３２１〜１３２Ｎ…出力アンプ、
１３４１〜１３４Ｎ…出力スイッチ、  １３６１〜１３６Ｎ…デマルチプレクサー、
１６０…階調電圧生成回路、  １７０…出力アンプ補正部、
１７２…比較電圧生成回路、  １７４…制御データラッチ、  １７６…コンパレーター、
１７８…出力アンプ補正制御回路、  ＡＭＰＯＵＴ…出力アンプの出力電圧、
ＣＫ…取込開始クロック、  ＣＭＰＯＵＴ…比較信号、  ＬＡＴ…ラッチ信号、
ＲＤ…画素データ、  ＳＥＬ…時分割タイミング信号、
ＳＥＬ１〜ＳＥＬ１８…選択信号、  ＳＶＨ，ＳＶＬ…階調電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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