(57)【要約】【課題】  可変抵抗素子がリセット動作時に受ける負荷を軽減できる駆動方法を実現する。【解決手段】    金属酸化物で構成される可変抵抗体を備えた可変抵抗素子の高抵抗化（リセット）動作において、リセット電圧パルスを印加する際に、可変抵抗素子の両電極間に印加される電圧を、最小電圧振幅から最大電圧振幅まで、所定の最小遷移時間より長い立ち上がり期間をかけて単調に増加させ、その後、可変抵抗素子の両電極間に印加される電圧を、所定の最大電圧印加期間において最大電圧振幅を維持するようにする。このようにすることで、当該最大電圧振幅が可変抵抗素子のリセット電圧に必要な電圧より高電圧となる場合であっても、リセット動作が立ち上がり期間の途中で開始されることで、リセット電圧の印加初期に流れる過剰なスパイク電流を抑制する。【選択図】        図５
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【特許請求の範囲】
【請求項１】
第１電極、第２電極、及び、前記第１電極と前記第２電極の間に挟持され、金属酸化物を含んで構成される可変抵抗体を備え、前記第１電極と前記第２電極の間に電気的ストレスを与えることで、当該電極間の抵抗状態が二以上の異なる状態間で遷移し、当該遷移後の抵抗状態を情報の記憶に用いる可変抵抗素子の駆動方法であって、
前記可変抵抗素子の前記両電極間にリセット電圧パルスを印加し、前記可変抵抗素子の抵抗状態を低抵抗状態から高抵抗状態へ遷移させるリセット動作において、
前記リセット電圧パルスを印加する工程が、
前記可変抵抗素子の前記両電極間に印加される電圧を、最小電圧振幅から最大電圧振幅まで、所定の最小遷移時間より長い立ち上がり期間をかけて単調に増加させる第１工程と、
前記第１工程後、前記可変抵抗素子の前記両電極間に印加される電圧を、所定の最大電圧印加期間において前記最大電圧振幅を維持させる第２工程を含むことを特徴とする可変抵抗素子の駆動方法。
【請求項２】
前記立ち上がり期間が、前記第２工程後に、前記可変抵抗素子の前記両電極間に印加される電圧が前記最大電圧振幅から前記最小電圧振幅に立ち下がる立ち下がり期間よりも長いことを特徴とする請求項１に記載の可変抵抗素子の駆動方法。
【請求項３】
前記第１工程において、前記可変抵抗素子の前記両電極間に印加される電圧変化が連続的であることを特徴とする請求項１又は２に記載の可変抵抗素子の駆動方法。
【請求項４】
前記第１工程において、前記可変抵抗素子の前記両電極間に印加される電圧が階段状に変化することを特徴とする請求項１又は２に記載の可変抵抗素子の駆動方法。
【請求項５】
前記立ち上がり期間が、前記最大電圧印加期間の１／５以上であることを特徴とする請求項１〜４の何れか一項に記載の可変抵抗素子の駆動方法。
【請求項６】
前記立ち上がり期間が、１０ｎ秒〜１ｍ秒の範囲にあることを特徴とする請求項１〜４の何れか一項に記載の可変抵抗素子の駆動方法。
【請求項７】
前記可変抵抗体を構成する金属酸化物が酸化ハフニウム（ＨｆＯＸ）、酸化アルミニウム（ＡｌＯＸ）、酸化チタン（ＴｉＯＸ）、又は、酸化タンタル（ＴａＯＸ）の何れかであることを特徴とする請求項１〜６の何れか一項に記載の可変抵抗素子の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗値をデータとして記憶する可変抵抗素子の駆動方法、特に、当該可変抵抗素子を低抵抗状態から高抵抗状態に変化させるリセット動作における電圧印加方法に関する。
【背景技術】
【０００２】
携帯用電子機器等のモバイル機器の普及と共に、電源オフ時にも記憶したデータを保持することの出来る大容量で安価な不揮発性メモリとしてフラッシュメモリが広く使用されている。しかし近年、フラッシュメモリの微細化限界が見えてきており、ＭＲＡＭ（磁気抵抗変化メモリ）、ＰＣＲＡＭ（相変化メモリ）、ＣＢＲＡＭ（固体電解質メモリ）、抵抗変化メモリ（特許文献１参照）などの不揮発性メモリの開発が盛んに行われている。
【０００３】
これらの不揮発性メモリの中でも抵抗変化メモリは、金属酸化物中の酸素欠損の変化を利用した抵抗変化型不揮発メモリで、大きな抵抗変化と高速書き換えが可能であり、単純なメモリ構造が取れることから安価で大容量なメモリとして期待されている。
【０００４】
抵抗変化メモリのメモリセルは、第１電極と第２電極の間に可変抵抗体を挟持してなる可変抵抗素子により構成されており、メモリセルに対するデータ書き込みは、可変抵抗素子の第１電極と第２電極の間に電圧パルスを印加することで、可変抵抗体の電気抵抗を複数の状態間で遷移させて情報を記憶する。尚、当該可変抵抗体の材料としては、非特許文献１に記載のハフニウム酸化（ＨｆＯ２）膜のほか、ペロブスカイト型酸化物であるプラセオジウム・カルシウム・マンガン酸化物Ｐｒ１−ｘＣａｘＭｎＯ３（ＰＣＭＯ）膜、或いは、チタン酸化（ＴｉＯ２）膜、ニッケル酸化（ＮｉＯ）膜、酸化亜鉛（ＺｎＯ）膜、酸化ニオブ（Ｎｂ２Ｏ５）膜などの遷移金属元素の酸化物が、可逆的な抵抗変化を示すことが知られている。
【０００５】
近年では、下記の特許文献１を例として、電流制限が可能なトランジスタと可変抵抗素子を組み合わせた１Ｔ１Ｒ型メモリセルが盛んに検討されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−２１８６０３号公報
【非特許文献】
【０００７】
【非特許文献１】H. Y. Leeほか、"Low Power and High Speed Bipolar Switching with A Thin Reactive Ti Buffer Layer in Robust HfO2 Based RRAM", IEDM Tech. Dig. pp. 297-300, 2008年
【発明の概要】
【発明が解決しようとする課題】
【０００８】
１Ｔ１Ｒ型メモリセルでは、可変抵抗素子を高抵抗状態から低抵抗状態に遷移させるセット動作において、トランジスタによる電流制限を行うことで、素子の低抵抗化に伴いメモリセルに流れる電流の増加を抑制する。
【０００９】
一方、低抵抗状態から高抵抗状態へ遷移させるリセット動作では、トランジスタによる電流制限を行わない。これは、低抵抗状態のわずかな違いによって、可変抵抗素子の電圧や電流に対する応答性が変わってくるため、トランジスタによる一定の電流制限では、安定した抵抗変化を実現することが難しいことによる。
【００１０】
このため、低抵抗状態のばらつきを考慮して、同じ電圧条件で安定した抵抗変化を得るため、従来技術では、リセット動作時に十分大きな最大電圧振幅を有するリセット電圧パルスを可変抵抗素子に印加する。したがって、可変抵抗素子の低抵抗状態によっては、リセットに必要な電圧よりも高電圧が当該可変抵抗素子に印加される場合がある。
【００１１】
その結果、過剰なエネルギーが、抵抗変化が起きるまでの電圧印加初期に、低抵抗状態の抵抗値に依存したスパイク状の大きな電流として、リセット電流の一部として放出される。リセット動作時において可変抵抗素子に流れるリセット電流の時間変化の一例を図４（ｂ）に模式的に示す。上記の説明から分かるように、このスパイク電流は、可変抵抗素子や配線等の寄生容量あるいは誘導成分に依らず発生しうる。
【００１２】
このスパイク電流の発生により、可変抵抗素子が大きな負荷を受けることになる。更には、リセット動作の繰り返しにより負荷が蓄積すると素子の寿命などの信頼性が問題となる。
【００１３】
したがって、リセット動作時に可変抵抗素子が受ける負荷を軽減するためには、リセット電圧印加初期に流れる大きな電流を抑制することが必要である。しかし、上述したように、低抵抗状態のわずかな違いによって可変抵抗素子の電圧や電流に対する応答性が変わってくるため、トランジスタによる一定の電流制限では、安定した抵抗変化を実現することは難しい。
【００１４】
上記の従来技術における問題点を鑑み、本発明は、リセット動作における抵抗変化に必要な電流以上の過剰な電流を低減し、可変抵抗素子がリセット動作時に受ける負荷を軽減することのできる駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するための本発明に係る可変抵抗素子の駆動方法は、
第１電極、第２電極、及び、前記第１電極と前記第２電極の間に挟持され、金属酸化物を含んで構成される可変抵抗体を備え、前記第１電極と前記第２電極の間に電気的ストレスを与えることで、当該電極間の抵抗状態が二以上の異なる状態間で遷移し、当該遷移後の抵抗状態を情報の記憶に用いる可変抵抗素子の駆動方法であって、
前記可変抵抗素子の前記両電極間にリセット電圧パルスを印加し、前記可変抵抗素子の抵抗状態を低抵抗状態から高抵抗状態へ遷移させるリセット動作において、
前記リセット電圧パルスを印加する工程が、
前記可変抵抗素子の前記両電極間に印加される電圧を、最小電圧振幅から最大電圧振幅まで、所定の最小遷移時間より長い立ち上がり期間をかけて単調に増加させる第１工程と、
前記第１工程後、前記可変抵抗素子の前記両電極間に印加される電圧を、所定の最大電圧印加期間において前記最大電圧振幅を維持させる第２工程を含むことを特徴とする。
【００１６】
更に、本発明に係る可変抵抗素子の駆動方法は、上記特徴に加えて、
前記立ち上がり期間が、前記第２工程後に、前記可変抵抗素子の前記両電極間に印加される電圧が前記最大電圧振幅から前記最小電圧振幅に立ち下がる立ち下がり期間よりも長いことが好ましい。
【００１７】
更に、本発明に係る可変抵抗素子の駆動方法は、上記特徴に加えて、
前記第１工程において、前記可変抵抗素子の前記両電極間に印加される電圧変化が連続的であることが好ましい。或いは、前記第１工程において、前記可変抵抗素子の前記両電極間に印加される電圧が階段状に変化することが好ましい。
【００１８】
更に、本発明に係る可変抵抗素子の駆動方法は、上記特徴に加えて、前記立ち上がり期間が、前記最大電圧印加期間の１／５以上とすることができる。
【００１９】
更に、本発明に係る可変抵抗素子の駆動方法は、上記特徴に加えて、前記立ち上がり期間が、１０ｎ秒〜１ｍ秒の範囲とすることができる。
【００２０】
更に、本発明に係る可変抵抗素子の駆動方法は、上記特徴に加えて、前記可変抵抗体を構成する金属酸化物が酸化ハフニウム（ＨｆＯＸ）、酸化アルミニウム（ＡｌＯＸ）、酸化チタン（ＴｉＯＸ）、又は、酸化タンタル（ＴａＯＸ）の何れかであることが好ましい。
【発明の効果】
【００２１】
本発明の駆動方法では、可変抵抗素子の抵抗状態を低抵抗状態から高抵抗状態へ遷移させるリセット動作において、可変抵抗素子の両端に印加するリセット電圧パルスの立ち上がりを長くし、その電圧パルスの絶対値が最小電圧振幅から最大電圧振幅まで、徐々に増加するように、リセット電圧パルスを印加する。
【００２２】
これにより、リセット動作に必要な電圧がリセット電圧パルスの最大電圧振幅より低電圧となる可変抵抗素子であっても、リセット電圧パルスの立ち上がり途中で、電圧振幅が最大電圧振幅に到達する前に、電圧振幅がリセット動作に必要な電圧に合致した時点でリセット動作が開始されるため、可変抵抗素子の低抵抗状態によらず、可変抵抗素子の低抵抗状態に適した電圧条件で、リセット動作を実施することができる。
【００２３】
これに対し、リセット電圧パルスが急速に立ち上がる場合には、電圧振幅が最大電圧振幅に到達してリセット動作が開始されるため、リセットに必要な電圧よりも高電圧となる最大電圧振幅が低抵抗状態の可変抵抗素子に印加されることで、スパイク状の過剰な電流が発生する。本発明では、これを避けることができる。
【００２４】
この結果、リセット電圧パルス印加初期に流れる、直前の低抵抗状態の抵抗値に依存した大きな電流を抑制することができ、リセット動作時に、過剰なエネルギーがストレスとなって可変抵抗素子に加わることを防げる。この結果、可変抵抗素子がリセット動作時に受ける負荷が軽減され、可変抵抗素子の寿命を延ばし、信頼性を向上させることができる。
【００２５】
したがって、本発明の駆動方法を用いることで、リセット動作時において、可変抵抗素子自身によって自己整合的にリセット電流が制御されることにより、過剰なリセット電流の発生が抑制され、可変抵抗素子の寿命を延ばし、可変抵抗素子の信頼性を向上させることができる。
【図面の簡単な説明】
【００２６】
【図１】半導体記憶装置のメモリセルアレイ周辺の構成を示す回路図
【図２】本発明の駆動方法を適用可能な可変抵抗素子の素子構造の一例を示す断面構造図
【図３】半導体記憶装置の概略の構成を示すブロック図
【図４】従来のリセット動作方法において、可変抵抗素子の両電極間に印加されるリセット電圧、及び、可変抵抗素子を流れるリセット電流の時間変化を示す図
【図５】本発明のリセット動作方法において、可変抵抗素子の両電極間に印加されるリセット電圧、及び、可変抵抗素子を流れるリセット電流の時間変化を示す図
【図６】本発明のリセット動作方法において、リセット電圧パルスの立ち上がり期間とリセット電流の最大値との関係を示す図
【図７】本発明のリセット動作方法において、可変抵抗素子に印加するリセット電圧パルスの立ち上がり形状の一例を示す図
【図８】本発明のリセット動作方法において、可変抵抗素子に印加するリセット電圧パルスの立ち上がり形状の一例を示す図
【発明を実施するための形態】
【００２７】
〈第１実施形態〉
図１に、本発明の可変抵抗素子の駆動方法（以降、適宜「本発明方法」と称す）を適用可能な可変抵抗素子を備えたメモリセル、及び、当該メモリセルを複数マトリクス状に配列することにより構成した半導体記憶装置の回路構成図を示す。尚、図１では、特にメモリセルアレイ周辺の回路構成について詳述することとし、記憶装置全体としての回路構成については図３において後述する。尚、以降に示す図面では、説明の都合上、要部を強調して示すこととし、素子各部の寸法比と実際の寸法比とは必ずしも一致しない場合がある。
【００２８】
図１に示すように、半導体記憶装置１０は、可変抵抗素子２１の一方端とセルトランジスタ２２のドレイン（入出力端子対の一方端）を接続し、メモリセル２３が構成されている。そして、複数のメモリセル２３を行及び列方向に夫々マトリクス状に配列して、メモリセルアレイ１１が構成されている。同一行に配列された各メモリセル２３のセルトランジスタ２２のゲート（制御端子）が、行方向に延伸するワード線（ＷＬ１〜ＷＬｎ）に接続されており（ｎは自然数）、同一列に配列された各メモリセル２３の可変抵抗素子２１の他方端が、列方向に延伸するビット線（ＢＬ１〜ＢＬｍ）に接続されている（ｍは自然数）。また、同一行に配列された各メモリセル２３のセルトランジスタ２２のソース（入出力端子対の他方端）が、行方向に延伸するソース線（ＳＬ１〜ＳＬｎ）に接続されている。
【００２９】
各ワード線ＷＬ１〜ＷＬｎは、夫々、ワード線電圧印加回路１２に接続され、各ビット線ＢＬ１〜ＢＬｍは、夫々、ビット線電圧印加回路１３に接続され、各ソース線ＳＬ１〜ＳＬｎは、夫々、ソース線電圧印加回路１４に接続されている。これらの電圧印加回路１２、１３、１４は、夫々、後述する制御回路１６からの指示に基づき、動作対象のメモリセルを選択し、選択されたメモリセル２３に接続するワード線、ビット線、及び、ソース線の夫々に、当該メモリセルの動作に必要な電圧を各別に印加する。
【００３０】
半導体記憶装置１０において用いられ、本発明方法を適用することのできる可変抵抗素子２１の素子構造を、一例として、図２に模式的に示す。図２の断面構造図に示す可変抵抗素子２１ａは、下部電極（第１電極）２６上に、金属酸化物を用いた可変抵抗体２７、及び、上部電極（第２電極）２８を順に積層した３層構造の素子であり、下部電極２６を下部に形成されるセルトランジスタ２２のドレインと接続することで、図１のメモリセル２３を実現することができる。
【００３１】
尚、可変抵抗体２７の材料としては、本実施形態では、バンドギャップの大きな絶縁体である酸化ハフニウム（ＨｆＯＸ）を選んで用いる。しかしながら、本発明はこの構成に限定されるものではない。可変抵抗体として酸化ジルコニウム（ＺｒＯＸ）、酸化アルミニウム（ＡｌＯＸ）、酸化チタン（ＴｉＯＸ）、酸化タンタル（ＴａＯＸ）、酸化バナジウム（ＶＯＸ）、酸化ニオブ（ＮｂＯＸ）、酸化タングステン（ＷＯＸ）、或いは、チタン酸ストロンチウム（ＳｒＴｉＯＸ）等を用いてもよい。
【００３２】
尚、これらの金属酸化物を可変抵抗体２７の材料として用いる場合、製造直後の可変抵抗素子を、電気的ストレスによって高抵抗状態と低抵抗状態を切り替え可能な状態に変化させるために、使用前に、通常の書き換え動作に用いる電圧パルスより電圧振幅が大きく、かつパルス幅が長い電圧パルスを製造直後の初期状態の可変抵抗素子に印加し、抵抗スイッチングがおきる電流パスを形成する、所謂フォーミング処理を行っておく必要がある。本実施形態では、２．５Ｖ、５０μ秒のパルスをメモリセル２３の両端間に印加し、フォーミング処理を行った。このフォーミング処理によって形成される電流パス（フィラメントパスと呼ばれる）がその後の素子の電気特性を決定することが知られている。
【００３３】
下部電極２６及び上部電極２８の材料としては、種々の導電性材料を利用できるが、好ましくは下部電極２６と上部電極２８とで仕事関数の異なる材料を用い、仕事関数の大きい方の電極と可変抵抗体２７がショットキー接合する構成とする。ここで、仕事関数の大きい方の電極が４．５ｅＶ以上の仕事関数を持つ導電性材料から選択され、仕事関数の小さい方の電極が４．５ｅＶより小さい仕事関数を持つ導電性材料から選択されることがより好ましい。例えば、下部電極２６としてＴｉＮ、上部電極２８としてＴｉまたはＴａを用いるものが、集積化加工の容易さの点で好適である。
【００３４】
図３に半導体記憶装置１０の概略の構成例を示す回路ブロック図を示す。図３に示すように、半導体記憶装置１０は、メモリセルアレイ１１、ワード線電圧印加回路１２、ビット線電圧印加回路１３、ソース線電圧印加回路１４、電圧発生回路１５、及び、制御回路１６を備えて構成される。うちメモリセルアレイ１１の構成については、既に図１を参照して説明した通りである。
【００３５】
制御回路１６は、メモリセルアレイ１１の書き換え（セット及びリセット）、読み出し、フォーミングの各メモリ動作の制御を行う。具体的には、制御回路１６はアドレス線から入力されたアドレス信号、データ線から入出力されるデータ信号、制御信号線から入力された制御入力信号に基づいて、ワード線電圧印加回路１２、ビット線電圧印加回路１３、及び、ソース線電圧印加回路１４を制御して、メモリセルの各メモリ動作を制御する。尚、図３に示す例では、制御回路１６は、一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
【００３６】
電圧発生回路１５は、書き換え（セット及びリセット）、読み出し、フォーミングの各メモリ動作において、動作対象のメモリセルを選択するために必要な選択ワード線電圧及び非選択ワード線電圧を発生してワード線電圧印加回路１２に供給し、動作対象のメモリセルを選択するために必要な選択ビット線電圧及び非選択ビット線電圧を発生してビット線電圧印加回路１３に供給する。また、動作対象のメモリセルを選択するために必要な選択ソース線電圧及び非選択ソース線電圧を発生してソース線電圧印加回路１４に供給する。
【００３７】
特に、本実施形態において、電圧発生回路１５は、リセット動作時において、立ち上がり期間の長いリセット電圧パルスを発生させ、選択ビット線電圧としてビット線電圧印加回路１３に供給する。
【００３８】
ワード線電圧印加回路１２は、書き換え（セット及びリセット）、読み出し、フォーミングの各メモリ動作において、動作対象のメモリセルがアドレス線に入力され指定されると、制御回路１６からの指示に基づき、当該アドレス線に入力されたアドレス信号に対応するワード線を選択し、選択されたワード線と非選択のワード線に、夫々選択ワード線電圧と非選択ワード線電圧を各別に印加する。ビット線電圧印加回路１３、ソース線電圧印加回路１４についても略同様である。これにより、当該各メモリ動作に対し、動作対象のメモリセル２３が接続された選択ワード線、選択ビット線、及び、選択ソース線にのみ所望の電圧を印加することができる。
【００３９】
尚、制御回路１６、電圧発生回路１５、ワード線電圧印加回路１２、ビット線電圧印加回路１３、及び、ソース線電圧印加回路１４の詳細な回路構成、デバイス構造、並びに、製造方法については、公知の回路構成を用いて実現可能であり、公知の半導体製造技術を用いて作製可能であるので説明を割愛する。メモリセルアレイ１１のデバイス構造ならびに製造方法についても、公知の回路構成を用いて実現可能であり、公知の半導体製造技術を用いて作製可能であるので説明を割愛する。
【００４０】
以下に、本発明方法について詳述する。
【００４１】
図４及び図５に、可変抵抗素子のリセット動作において、可変抵抗素子の両電極間に印加されるリセット電圧の時間変化と、可変抵抗素子を流れるリセット電流の時間変化を示す。尚、ここで、当該リセット動作は、図１のメモリセル２３と同様の回路を用い、セルトランジスタ２２のゲートに高電圧を印加し、セルトランジスタ２２による電流制限を行わない状態で、セルトランジスタのソースに固定電圧（接地電位）を印加し、可変抵抗素子２１の他方端側からリセット電圧パルスを印加して行う。
【００４２】
図４は、リセット電圧パルスの立ち上がり期間を設定しない従来の方法において、可変抵抗素子の両端に印加されるリセット電圧の電圧波形（図４（ａ））、及び、可変抵抗素子を流れるリセット電流の電流波形（図４（ｂ））を模式的に示す図である。図４に示す方法では、リセット電圧パルスの立ち上がり期間および立ち下がり期間を最小とし、回路構成上不可避の有限の立ち上がり期間又は立ち下がり期間（以下において、「最小遷移時間」という）を除き、電圧パルスが最小電圧振幅から最大電圧振幅まで垂直に立ち上がり、且つ、垂直に立ち下がるようにしている。このとき、図４（ｂ）に示すように、可変抵抗素子に流れるリセット電流波形は、電圧パルス印加の初期において、スパイク状の急激な電流増加がみられる。このときの当該スパイク電流の最大値は、およそ１２５μＡであった。
【００４３】
これに対し、図５に、本発明方法を用いた場合の可変抵抗素子の両電極間に印加されるリセット電圧の電圧波形（図５（ａ））、及び、可変抵抗素子を流れるリセット電流の電流波形（図５（ｂ））を、夫々模式的に示す。図５に示す方法は、リセット電圧パルスの立ち上がり期間を１００ｎ秒に設定し、リセット電圧を最小電圧振幅から最大電圧振幅まで連続的に徐々に増加させるとともに、最大電圧振幅を５０ｎ秒維持し、その後、リセット電圧を最小電圧振幅へ最小遷移時間で垂直に立ち下げる場合の例である。したがって、リセット電圧の立ち上がり期間は、立ち下がり期間よりも長い。
【００４４】
図５（ｂ）に示すように、本発明方法を用いた場合、可変抵抗素子に流れるリセット電流の変化は穏やかであり、立ち上がり期間を設定しない場合に見られたようなスパイク状の急激な電流変化は抑制されている。このときのリセット電流の最大値は、およそ１１０μＡであった。
【００４５】
また、可変抵抗素子２１は、リセット電圧パルスの立ち上がり期間を設定しない場合（図４）、１００ｎ秒に設定した場合（図５）、ともに同程度の高抵抗状態への抵抗変化を示した。
【００４６】
以上から、リセット電圧パルスの立ち上がり期間を設定することで、当該立ち上がり期間の途中で、可変抵抗素子の低抵抗状態に合致した電圧条件で高抵抗化が開始され、その結果として、リセット電圧パルス印加初期の過剰な電流増加が抑制されたと考えられる。
【００４７】
図６に、本実施形態の可変抵抗素子２１のリセット動作におけるリセット電圧パルスの立ち上がり期間とリセット電流の最大値との関係を示す。リセット電圧パルスに立ち上がり期間を設定しない場合、リセット電流はおよそ１２５μＡであるが、リセット電圧パルスの立ち上がり期間が１０ｎ秒のとき（即ち、最大電圧振幅を維持する期間５０ｎ秒に対し、立ち上がり期間がその１／５のとき）リセット電流はおよそ１１５μＡ、立ち上がり期間が１ｍ秒のときリセット電流はおよそ１００μＡとなっており、立ち上がり期間を長くするほどリセット電流を低減できることが分かる。尚、最大のリセット電流が流れた後、抵抗変化後に流れるリセット電流は、立ち上がり期間によらず８０μＡ程度であった。
【００４８】
図６から、リセット電圧パルスの立ち上がり期間が長ければ長いほど、リセット電流を低く抑えることができる。しかしながら、大容量メモリとしての高速動作を考えると、実用的には、１ｍ秒程度以下が望ましい。
【００４９】
また、リセット電圧パルスの立ち上がり期間における立ち上がりの形状については、図７（ａ）に示すように、連続的に最小電圧振幅から最大電圧振幅まで増加させてもよいし、図７（ｂ）に示すように、階段状に増加させても構わない。尚、立ち上がりが階段状に徐々に増加するリセット電圧パルスの場合、当該階段状に立ち上がるリセット電圧パルスの各電圧ステップの電圧振幅の増加量は、０．０１Ｖ以下とするのが望ましい。したがって、例えば、立ち上がり期間を最大電圧印加期間と同じ５０ｎ秒とした場合、最大電圧印加期間における電圧振幅が２Ｖのとき、各電圧ステップを構成するパルスの時間幅は、０．２５ｎ秒以下となるのが望ましい。
【００５０】
以上の結果から、本発明方法を用いてリセット動作を行うことで、リセット電圧パルスの印加後、高抵抗化が起きるまでに流れる、スパイク状の過剰電流を低減できることが分かる。したがって、本発明方法を用いることで、可変抵抗素子の寿命を延ばし、可変抵抗素子の信頼性を向上させることができる。
【００５１】
以下に、本発明の別実施形態について説明する。
【００５２】
〈１〉上記実施形態では、リセット電圧パルスを印加するに際し、セルトランジスタ２２のソースに固定電圧（接地電位）を印加した状態で、可変抵抗素子２１側からリセット電圧パルスを印加しているが、逆に可変抵抗素子２１のセルトランジスタ２２と接続しない他方端に固定電圧を印加した状態で、セルトランジスタ２２側からリセット電圧パルスを印加しても構わない。更に、可変抵抗素子２１とセルトランジスタ２２の両側から異なる電圧パルスを印加してもよい。双方の電圧パルス印加の結果、可変抵抗素子の両端に印加される電圧が、図５（ａ）に示したような立ち上がり期間を備えるものとなる限り、本発明の効果を奏することができる。
【００５３】
〈２〉本発明方法は、金属酸化物を可変抵抗体とする可変抵抗素子を備えていれば適用可能であり、上述した可変抵抗素子２３や半導体記憶装置１０の構成に限定されるものではない。上記実施形態では、可変抵抗素子２３として、図２に示される素子構造のものを例示したが、本発明は当該構造の素子に限られるものではない。また、上記実施形態では、半導体記憶装置１０として、メモリセルアレイ１１が、ソース線が行方向に、ビット線と垂直方向に延伸する場合を例として説明したが、本発明はこれに限られるものではなく、例えばビット線とソース線が平行に延伸していても構わない。
【００５４】
〈３〉上記実施形態では、リセット電圧パルスを印加するに際し、立ち上がり期間において、電圧振幅を最小電圧振幅（ゼロ）から最大電圧振幅まで、徐々に増加させることで、スパイク状の過剰電流を低減している。ここで、当該スパイク状の過剰電流は、上述の通り、リセット動作前の低抵抗状態のばらつきに起因して、必要以上のリセット電圧が可変抵抗素子に印加されることにより生じるものである。換言すると、当該スパイク状の過剰電流は、リセット動作に必要なリセット電圧が、可変抵抗素子によりばらつく結果として、必要以上のリセット電圧が印加される可変抵抗素子に生じるものである。
【００５５】
したがって、リセット電圧パルスを印加するに際し、必ずしも立ち上がり期間の電圧振幅を、最小電圧振幅（ゼロ）から最大電圧振幅まで徐々に増加させる必要はなく、図８（ａ）及び図８（ｂ）に示すように、リセット電圧パルスを、必要なリセット電圧のばらつきを考慮して、最小電圧振幅から所定の最小リセット電圧までは最小遷移時間で垂直に立ち上げ、当該最小リセット電圧から最大電圧振幅までの立ち上がり期間において徐々に増加させるようにしてもよい。このとき、図８（ａ）に示すように、連続的に当該最小リセット電圧から最大電圧振幅まで増加させてもよいし、図８（ｂ）に示すように、階段状に増加させても構わない。このように構成することで、スパイク状の過剰電流を低減できるとともに、リセット動作に必要な時間を短縮できる。
【産業上の利用可能性】
【００５６】
本発明は、電気的ストレスの印加によって抵抗状態が遷移し、当該遷移後の抵抗状態が不揮発的に保持される不揮発性の可変抵抗素子に利用可能である。
【符号の説明】
【００５７】
１０：  半導体記憶装置
１１：  メモリセルアレイ
１２：  ワード線電圧印加回路
１３：  ビット線電圧印加回路
１４：  ソース線電圧印加回路
１５：  電圧発生回路
１６：  制御回路
２１：  可変抵抗素子
２２：  セルトランジスタ
２３：  メモリセル
２６：  第１電極
２７：  可変抵抗体
２８：  第２電極
ＢＬ１〜ＢＬｍ：  ビット線
ＳＬ１〜ＳＬｎ：  ソース線
ＷＬ１〜ＷＬｎ：  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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