(57)【要約】【課題】回路面積が小さなΔΣ変調器を提供する。【解決手段】このΔΣ変調器は、差動入力信号ＶＩＰ．ＶＩＮの電圧および２段の積分回路ＩＮＴ１，ＩＮＴ２の差動出力信号の電圧にそれぞれ重み付け係数ＷＣ１〜ＷＣ３を乗算して加算し、加算した電圧がしきい値電圧を超えた場合にパルス信号を出力するコンパレータＣＭＰ１を備える。コンパレータＣＭＰ１は、それぞれ重み付け係数ＷＣ１〜ＷＣ３に応じた値の増幅率ｇｍ１〜ｇｍ３を有し、出力ノードＮ１，Ｎ２を共有する３つの差動増幅回路を含む。したがって、重み付け加算を行なうためのスイッチトキャパシタ回路が不要となる。【選択図】図１
2013055401.tif 000002
【特許請求の範囲】
【請求項１】
差動入力信号をパルス信号列に変換するΔΣ変調器であって、
カスコード接続されたＮ段（ただし、Ｎは２以上の整数である）の積分回路を備え、
初段の積分回路は、前記差動入力信号の電圧に応じた量の電荷を予め定められた第１の周期でサンプリングし、サンプリングした電荷量を積分し、積分値に応じた電圧の差動信号を出力し、
２段目以降の各積分回路は、前段の積分回路の差動出力信号の電圧に応じた量の電荷を前記予め定められた第１の周期でサンプリングし、サンプリングした電荷量を積分し、積分値に応じた電圧の差動信号を出力し、
さらに、前記差動入力信号の電圧および前記Ｎ段の積分回路の差動出力信号の電圧にそれぞれ第１〜第（Ｎ＋１）の重み付け係数を乗算して加算し、加算した電圧が予め定められたしきい値電圧を超えた場合にパルス信号を出力するコンパレータと、
前記パルス信号に応答して、前記予め定められたしきい値電圧に応じた量の電荷を前記初段の積分回路の積分値から減算するＤ／Ａ変換器とを備え、
前記コンパレータは、
それぞれ前記差動入力信号および前記Ｎ段の積分回路の差動出力信号を増幅する第１〜第（Ｎ＋１）の差動増幅回路を含み、
前記第１〜第（Ｎ＋１）の差動増幅回路の増幅率はそれぞれ前記第１〜第（Ｎ＋１）の重み付け係数に応じた値に設定され、
前記第１〜第（Ｎ＋１）の差動増幅回路の第１の出力ノードは互いに接続され、それらの第２の出力ノードは互いに接続され、
さらに、前記第１および第２の出力ノード間の電圧が前記予め定められたしきい値電圧を超えた場合にパルス信号を出力する信号発生回路を含む、ΔΣ変調器。
【請求項２】
前記第１〜第（Ｎ＋１）の差動増幅回路の各々の増幅率は調整可能になっている、請求項１に記載のΔΣ変調器。
【請求項３】
差動入力信号をパルス信号列に変換するΔΣ変調器であって、
カスコード接続されたＮ段（ただし、Ｎは２以上の整数である）の積分回路を備え、
初段の積分回路は、前記差動入力信号の電圧に応じた量の電荷を予め定められた第１の周期でサンプリングし、サンプリングした電荷量を積分し、積分値に応じた電圧の差動信号を出力し、
２段目以降の各積分回路は、前段の積分回路の差動出力信号の電圧に応じた量の電荷を前記予め定められた第１の周期でサンプリングし、サンプリングした電荷量を積分し、積分値に応じた電圧の差動信号を出力し、
さらに、前記Ｎ段の積分回路の差動出力信号の電圧にそれぞれ第１〜第Ｎの重み付け係数を乗算して加算する加算回路と、
前記差動入力信号の電圧および前記加算回路の差動出力信号の電圧にそれぞれ第（Ｎ＋１）および第（Ｎ＋２）の重み付け係数を乗算して加算し、加算した電圧が予め定められたしきい値電圧を超えた場合にパルス信号を出力するコンパレータと、
前記パルス信号に応答して、前記予め定められたしきい値電圧に応じた量の電荷を前記初段の積分回路の積分値から減算するＤ／Ａ変換器とを備え、
前記コンパレータは、
それぞれ前記差動入力信号および前記加算回路の差動出力信号を増幅する第１および第２の差動増幅回路を含み、
前記第１および第２の差動増幅回路の増幅率はそれぞれ前記第（Ｎ＋１）および第（Ｎ＋２）の重み付け係数に応じた値に設定され、
前記第１および第２の差動増幅回路の第１の出力ノードは互いに接続され、それらの第２の出力ノードは互いに接続され、
さらに、前記第１および第２の出力ノード間の電圧が前記予め定められたしきい値電圧を超えた場合にパルス信号を出力する信号発生回路を含む、ΔΣ変調器。
【請求項４】
前記第１および第２の差動増幅回路の各々の増幅率は調整可能になっている、請求項３に記載のΔΣ変調器。
【請求項５】
請求項１から請求項４までのいずれかに記載のΔΣ変調器と、
前記予め定められた第１の周期よりも長い予め定められた第２の周期でリセットされ、前記ΔΣ変調器から出力されるパルス信号の数をカウントし、カウント値を示すデジタルコードを出力するデジタルフィルタとを備える、Ａ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はΔΣ変調器およびそれを用いたＡ／Ｄ変換器に関し、特に、差動入力信号をパルス信号列に変換するΔΣ変調器と、それを用いたＡ／Ｄ変換器に関する。
【背景技術】
【０００２】
集積化センサは、センサ素子とセンサＡＳＩＣ（Application Specific Integrated Circuit）から構成される。近年、ＡＳＩＣの製造プロセスの微細化が進められ、センサＡＳＩＣの高性能化と低コスト化のために、ＡＳＩＣの内部回路のデジタル化が進められている。このデジタル化のために、センサＡＳＩＣには高性能なＡ／Ｄ（Analog/Digital）変換器が搭載されることが多くなってきている。センサ素子自体の応答速度が緩やかなセンサＡＳＩＣでは、Ａ／Ｄ変換器としてΔΣ型Ａ／Ｄ変換器を搭載することが多い。ΔΣ型Ａ／Ｄ変換器では、高性能化のためにフィードフォワード型ΔΣ変調器を用いることが多いが、フィードフォワード型ΔΣ変調器は使用するキャパシタの数が多く、ＡＳＩＣのコストを高める原因となっている。
【０００３】
フィードフォワード型ΔΣ変調器の代表的な例である２次ＣＩＦＦ（Cascoded Integrators or resonators with FeedForward coupling)型ΔΣ変調器は、カスコード接続された２段の積分回路とコンパレータを備えている。入力信号の電圧と２段の積分回路の出力信号の電圧は、スイッチトキャパシタ回路によって重み付け加算された後にコンパレータに入力される。このΔΣ変調器では、積分回路での信号の振幅が小さくなり、積分回路が入力信号の振幅を含まない積分動作を行なうことになり、ΔΣ変調器が低歪み化される。また、ΔΣ変調器の低歪み化により、それを用いたΔΣ型Ａ／Ｄ変換器の有効分解能を高めることができる。
【０００４】
また、米国特許第７，５５４，４７４号明細書（特許文献１）には、無線機用の２次ＣＩＦＦ型ΔΣ変調器が開示されている。このΔΣ変調器は、カスコード接続された２段のフィルタとコンパレータとを備えている。入力信号と初段のフィルタの出力信号と２段目のフィルタの出力信号とは、重み付け加算回路を介してコンパレータに入力される。このΔΣ変調器では、入力信号を重み付け加算回路を介してコンパレータにフィードフォワードすることにより、干渉者排除、反エリアジング効果およびループ安定を実現するとともに、古典的フィードフォワード・トポロジのオーバーシュートまたはピーキングを抑制している。そしてフィードフォワード経路により、ノイズと歪みを低減できる。
【０００５】
また、米国特許第７，６０５，７３２号明細書（特許文献２）には、２次ＣＩＦＦ型ΔΣ変調器が開示されている。このΔΣ変調器は、４つのスイッチトキャパシタ回路、２つの増幅器、内蔵Ａ／Ｄ変換器、内蔵Ｄ／Ａ変換器、およびバッファを備えている。４つのスイッチトキャパシタ回路のうち、１つは内蔵Ｄ／Ａ変換器の出力電圧を初段の増幅器にフィードバックするために設けられ、残り３つは積分と重み付け加算を行なうために設けられている。このΔΣ変調器では、フィードフォワード形式を取ることで歪みを低減することができる。また、追加されたバッファにより、内蔵Ａ／Ｄ変換器のキックバックノイズが入力に伝播しなくなり、低ノイズ化できる。
【０００６】
また、米国特許出願公開第２００９／７６２６５２５号明細書（特許文献３）には、カスケード型ΔΣ変調器が開示されている。このΔΣ変調器は、２段のコンバータと、エラーキャンセル回路とを備えている。初段のコンバータは、カスコード接続された第１の加算器、第１の積分回路、第２の積分回路、第２の加算器、およびＡ／Ｄ変換器を含む。Ａ／Ｄ変換器の出力信号は、Ｄ／Ａ変換器を介して第１の加算器にフィードバックされる。第１の積分回路の出力電圧は、ゲイン回路を介して第２の加算器に与えられる。２段目のコンバータは、数式ＯＵＴ（ｚ）＝ｚ−ｎＩＮ（ｚ）＋Ｇ（ｚ）Ｅ２（ｚ）により表される伝達関数を有する。エラーキャンセル回路は、２段のコンバータの誤差および歪みを補正し、線形な伝達関数を提供する。初段のコンバータの第２の積分回路の振幅を抑圧するために、第１の積分回路の出力電圧を第２の積分回路の出力電圧に加算する経路を有している。
【０００７】
また、米国特許第７，０４９，９９０号明細書（特許文献４）には、３次フィードフォワード型ΔΣ変調器が開示されている。このΔΣ変調器は、カスコード接続された３段の積分回路と、多入力量子化器(Ａ／Ｄコンバータまたはコンパレータ)と、Ｄ／Ａコンバータとを備える。多入力量子化器において３段の積分回路の出力電圧を加算することにより、各積分回路の出力信号の振幅を量子化ノイズ由来の成分に限定し振幅を小さくする。多入力量子化器の入力回路は、複数のキャパシタを含む。このΔΣ変調器では、低歪み化の他、各キャパシタの容量値を変えることにより入力信号の重み付けを行なうことができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許第７，５５４，４７４号明細書
【特許文献２】米国特許第７，６０５，７３２号明細書
【特許文献３】米国特許出願公開第２００９／７６２６５２５号明細書
【特許文献４】米国特許第７，０４９，９９０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００９】
以上のように、フィードフォワード型ΔΣ変調器は歪みが小さいことから様々な用途に用いられているが、スイッチトキャパシタ回路（または抵抗など）で電圧を加算し、それをコンパレータにて量子化していた。このため多くのキャパシタが必要となり、回路面積が大きくなるという問題があった。
【００１０】
それゆえに、この発明の主たる目的は、回路面積が小さなΔΣ変調器と、それを用いたＡ／Ｄ変換器を提供することである。
【課題を解決するための手段】
【００１１】
この発明に係るΔΣ変調器は、差動入力信号をパルス信号列に変換するΔΣ変調器であって、カスコード接続されたＮ段（ただし、Ｎは２以上の整数である）の積分回路を備えたものである。初段の積分回路は、差動入力信号の電圧に応じた量の電荷を予め定められた第１の周期でサンプリングし、サンプリングした電荷量を積分し、積分値に応じた電圧の差動信号を出力する。２段目以降の各積分回路は、前段の積分回路の差動出力信号の電圧に応じた量の電荷を予め定められた第１の周期でサンプリングし、サンプリングした電荷量を積分し、積分値に応じた電圧の差動信号を出力する。このΔΣ変調器は、さらに、差動入力信号の電圧およびＮ段の積分回路の差動出力信号の電圧にそれぞれ第１〜第（Ｎ＋１）の重み付け係数を乗算して加算し、加算した電圧が予め定められたしきい値電圧を超えた場合にパルス信号を出力するコンパレータと、パルス信号に応答して、予め定められたしきい値電圧に応じた量の電荷を初段の積分回路の積分値から減算するＤ／Ａ変換器とを備える。コンパレータは、それぞれ差動入力信号およびＮ段の積分回路の差動出力信号を増幅する第１〜第（Ｎ＋１）の差動増幅回路を含む。第１〜第（Ｎ＋１）の差動増幅回路の増幅率はそれぞれ第１〜第（Ｎ＋１）の重み付け係数に応じた値に設定され、第１〜第（Ｎ＋１）の差動増幅回路の第１の出力ノードは互いに接続され、それらの第２の出力ノードは互いに接続される。コンパレータは、さらに、第１および第２の出力ノード間の電圧が予め定められたしきい値電圧を超えた場合にパルス信号を出力する信号発生回路を含む。
【発明の効果】
【００１２】
この発明に係るΔΣ変調器では、差動入力信号の電圧およびＮ段の積分回路の差動出力信号の電圧の重み付け加算は、コンパレータ内の第１〜第（Ｎ＋１）の差動増幅回路によって行われる。したがって、重み付け加算をスイッチトキャパシタ回路によって行っていた従来よりも、回路面積の低減化を図ることができる。
【図面の簡単な説明】
【００１３】
【図１】この発明の実施の形態１による２次ＣＩＦＦ型ΔΣ変調器の構成を示す回路ブロック図である。
【図２】図１に示したコンパレータの構成を示す回路ブロック図である。
【図３】実施の形態１の変更例を示す回路ブロック図である。
【図４】この発明の実施の形態２による２次ＣＩＦＦ型ΔΣ変調器に含まれるコンパレータの構成を示す回路ブロック図である。
【図５】この発明の実施の形態３による２次ＣＩＦＦ型ΔΣ変調器の構成を示す回路ブロック図である。
【図６】この発明の実施の形態４によるＡ／Ｄ変換器の構成を示すブロック図である。
【発明を実施するための形態】
【００１４】
［実施の形態１］
本発明の実施の形態１による２次ＣＩＦＦ型ΔΣ変調器は、図１に示すように、入力端子ＴＩＰ，ＴＩＮと、カスコード接続された２段の積分回路ＩＮＴ１，ＩＮＴ２と、３差動入力のコンパレータＣＭＰ１とを備える。
【００１５】
入力端子ＴＩＰ，ＴＩＮは、それぞれ差動入力信号ＶＩＰ，ＶＩＮを受ける。差動入力信号ＶＩＰ，ＶＩＮの各々は、アナログ信号である。差動入力信号ＶＩＰ，ＶＩＮは、コンパレータＣＭＰ１の第１差動信号入力端子Ｔ１Ｐ，Ｔ１Ｎにそれぞれ与えられるとともに、初段の積分回路ＩＮＴ１に与えられる。
【００１６】
初段の積分回路ＩＮＴ１は、スイッチトキャパシタ回路ＳＣ１、差動増幅回路Ａ１、およびキャパシタＣＬ１Ｐ，ＣＬ１Ｎを含む。スイッチトキャパシタ回路ＳＣ１は、スイッチＳ１〜Ｓ８、キャパシタＣＳ１Ｐ，ＣＳ１Ｎ、およびＤ／Ａ変換器ＤＡＰ，ＤＡＮを含む。
【００１７】
スイッチＳ１、キャパシタＣＳ１Ｐ、およびスイッチＳ４は、入力端子ＴＩＰと差動増幅回路Ａ１の反転入力端子（−入力端子）との間に直列接続される。スイッチＳ２の一方端子はスイッチＳ１とキャパシタＣＳ１Ｐの一方電極との間のノードに接続され、スイッチＳ２の他方端子はＤ／Ａ変換器ＤＡＰの出力電圧を受ける。
【００１８】
Ｄ／Ａ変換器ＤＡＰは、コンパレータＣＭＰ１の出力信号ＶＯＰ，ＶＯＮがともに「Ｌ」レベルである場合は接地電圧ＶＳＳを出力し、信号ＶＯＰ，ＶＯＮがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルである場合は正の参照電圧ＶＲＥＦＰを出力し、信号ＶＯＰ，ＶＯＮがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルである場合は負の参照電圧ＶＲＥＦＮを出力する。スイッチＳ３の一方端子はキャパシタＣＳ１Ｐの他方電極とスイッチＳ４との間のノードに接続され、スイッチＳ３の他方端子は接地電圧ＶＳＳを受ける。
【００１９】
同様に、スイッチＳ５、キャパシタＣＳ１Ｎ、およびスイッチＳ８は、入力端子ＴＩＮと差動増幅回路Ａ１の非反転入力端子（＋入力端子）との間に直列接続される。スイッチＳ６の一方端子はスイッチＳ５とキャパシタＣＳ１Ｎの一方電極との間のノードに接続され、スイッチＳ６の他方端子はＤ／Ａ変換器ＤＡＮの出力電圧を受ける。Ｄ／Ａ変換器ＤＡＮは、Ｄ／Ａ変換器ＤＡＰと同じである。スイッチＳ７の一方端子はキャパシタＣＳ１Ｎの他方電極とスイッチＳ８との間のノードに接続され、スイッチＳ７の他方端子は接地電圧ＶＳＳを受ける。
【００２０】
キャパシタＣＬ１Ｐは、差動増幅回路Ａ１の反転入力端子と非反転出力端子との間に接続される。キャパシタＣＬ１Ｎは、差動増幅回路Ａ１の非反転入力端子と反転出力端子との間に接続される。
【００２１】
スイッチＳ１〜Ｓ８のうちの奇数番のスイッチＳ１，Ｓ３，Ｓ５，Ｓ７と偶数番のスイッチＳ２，Ｓ４，Ｓ６，Ｓ８とは、所定の周期で交互にオンされる。奇数番のスイッチＳ１，Ｓ３，Ｓ５，Ｓ７がオンされると、キャパシタＣＳ１Ｐ，ＣＳ１Ｎがそれぞれ差動入力信号ＶＩＰ，ＶＩＮの電圧に充電され、キャパシタＣＳ１Ｐ，ＣＳ１Ｎにはそれぞれ差動入力信号ＶＩＰ，ＶＩＮの電圧に応じた量の電荷が蓄えられる。
【００２２】
次に、偶数番のスイッチＳ２，Ｓ４，Ｓ６，Ｓ８がオンされると、キャパシタＣＳ１Ｐ，ＣＳ１Ｎに蓄えられた電荷がそれぞれキャパシタＣＬ１Ｐ，ＣＬ１Ｎに転送される。差動増幅回路Ａ１は、それぞれキャパシタＣＬ１Ｐ，ＣＬ１Ｎの端子間電圧に応じたレベルの差動信号Ｖ１Ｐ，Ｖ１Ｎを出力する。
【００２３】
すなわち、初段の積分回路ＩＮＴ１は、差動入力信号ＶＩＰ，ＶＩＮの電圧に応じた量の電荷を所定の周期でサンプリングし、サンプリングした電荷量を積分し、積分値に応じた電圧の差動信号Ｖ１Ｐ，Ｖ１Ｎを出力する。差動信号Ｖ１Ｐ，Ｖ１Ｎは、コンパレータＣＭＰ１の第２差動信号入力端子Ｔ２Ｐ，Ｔ２Ｎにそれぞれ与えられるとともに、２段目の積分回路ＩＮＴ２に与えられる。
【００２４】
２段目の積分回路ＩＮＴ２は、スイッチトキャパシタ回路ＳＣ２、差動増幅回路Ａ２、およびキャパシタＣＬ２Ｐ，ＣＬ２Ｎを含む。スイッチトキャパシタ回路ＳＣ２は、スイッチＳ１〜Ｓ８およびキャパシタＣＳ２Ｐ，ＣＳ２Ｎを含む。
【００２５】
スイッチＳ１、キャパシタＣＳ２Ｐ、およびスイッチＳ４は、前段の差動増幅回路Ａ１の非反転出力端子と差動増幅回路Ａ２の反転入力端子（−入力端子）との間に直列接続される。スイッチＳ２の一方端子はスイッチＳ１とキャパシタＣＳ２Ｐの一方電極との間のノードに接続され、スイッチＳ２の他方端子は接地電圧ＶＳＳを受ける。スイッチＳ３の一方端子はキャパシタＣＳ２Ｐの他方電極とスイッチＳ４との間のノードに接続され、スイッチＳ３の他方端子は接地電圧ＶＳＳを受ける。
【００２６】
同様に、スイッチＳ５、キャパシタＣＳ２Ｎ、およびスイッチＳ８は、前段の差動増幅回路Ａ１の反転出力端子と差動増幅回路Ａ２の非反転入力端子（＋入力端子）との間に直列接続される。スイッチＳ６の一方端子はスイッチＳ５とキャパシタＣＳ２Ｎの一方電極との間のノードに接続され、スイッチＳ６の他方端子は接地電圧ＶＳＳを受ける。スイッチＳ７の一方端子はキャパシタＣＳ２Ｎの他方電極とスイッチＳ８の間のノードに接続され、スイッチＳ７の他方端子は接地電圧ＶＳＳを受ける。
【００２７】
キャパシタＣＬ２Ｐは、差動増幅回路Ａ２の反転入力端子と非反転出力端子との間に接続される。キャパシタＣＬ２Ｎは、差動増幅回路Ａ２の非反転入力端子と反転出力端子との間に接続される。
【００２８】
スイッチＳ１〜Ｓ８のうちの奇数番のスイッチＳ１，Ｓ３，Ｓ５，Ｓ７と偶数番のスイッチＳ２，Ｓ４，Ｓ６，Ｓ８とは、所定の周期で交互にオンされる。奇数番のスイッチＳ１，Ｓ３，Ｓ５，Ｓ７がオンされると、キャパシタＣＳ２Ｐ，ＣＳ２Ｎがそれぞれ前段の差動増幅回路Ａ１の差動出力信号Ｖ１Ｐ，Ｖ１Ｎの電圧に充電され、キャパシタＣＳ２Ｐ，ＣＳ２Ｎにはそれぞれ差動出力信号Ｖ１Ｐ，Ｖ１Ｎの電圧に応じた量の電荷が蓄えられる。
【００２９】
次に、偶数番のスイッチＳ２，Ｓ４，Ｓ６，Ｓ８がオンされると、キャパシタＣＳ２Ｐ，ＣＳ２Ｎに蓄えられた電荷がそれぞれキャパシタＣＬ２Ｐ，ＣＬ２Ｎに転送される。差動増幅回路Ａ２は、キャパシタＣＬ２Ｐ，ＣＬ２Ｎの端子間電圧に応じたレベルの差動信号Ｖ２Ｐ，Ｖ２Ｎを出力する。
【００３０】
すなわち、２段目の積分回路ＩＮＴ２は、前段の積分回路ＩＮＴ１の差動出力信号Ｖ１Ｐ，Ｖ１Ｎの電圧に応じた量の電荷を所定の周期でサンプリングし、サンプリングした電荷量を積分し、積分値に応じた電圧の差動信号Ｖ２Ｐ，Ｖ２Ｎを出力する。差動信号Ｖ２Ｐ，Ｖ２Ｎは、コンパレータＣＭＰ１の第３差動信号入力端子Ｔ３Ｐ，Ｔ３Ｎにそれぞれ与えられる。
【００３１】
コンパレータＣＭＰ１は、第１差動信号入力端子Ｔ１Ｐ，Ｔ１Ｎに入力された差動入力信号ＶＩＰ，ＶＩＮの電圧と、第２差動信号入力端子Ｔ２Ｐ，Ｔ２Ｎに入力された差動信号Ｖ１Ｐ，Ｖ１Ｎの電圧と、第３差動信号入力端子Ｔ３Ｐ，Ｔ３Ｎに入力された差動信号Ｖ２Ｐ，Ｖ２Ｎの電圧とにそれぞれ重み付け係数ＷＣ１，ＷＣ２，ＷＣ３を乗算した後に加算する。
【００３２】
コンパレータＣＭＰ１は、加算して得られた電圧が正のしきい値電圧ＶＴＨＰよりも高い場合は、信号ＶＯＰを「Ｌ」レベル（接地電圧ＶＳＳ）から「Ｈ」レベル（電源電圧ＶＣＣ）に立ち上げる。信号ＶＯＰが「Ｈ」レベルに立ち上げられると、Ｄ／Ａ変換器ＤＡＰ，ＤＡＮが負の参照電圧ＶＲＥＦＮを出力する。これにより、初段の積分回路ＩＮＴ１のキャパシタＣＬ１Ｐ，ＣＬ１Ｎの電荷が正のしきい値電圧ＶＴＨＰに応じた量だけ減少し、信号ＶＯＰが「Ｌ」レベルに立ち下げられる。
【００３３】
またコンパレータＣＭＰ１は、加算して得られた電圧が負のしきい値電圧ＶＴＨＮよりも低い場合は、信号ＶＯＮを「Ｌ」レベルから「Ｈ」レベルに立ち上げる。信号ＶＯＮが「Ｈ」レベルに立ち上げられると、Ｄ／Ａ変換器ＤＡＰ，ＤＡＮが正の参照電圧ＶＲＥＦＰを出力する。これにより、初段の積分回路ＩＮＴ１のキャパシタＣＬ１Ｐ，ＣＬ１Ｎの電荷が負のしきい値電圧ＶＴＨＮに応じた量だけ増加し、信号ＶＯＮが「Ｌ」レベルに立ち下げられる。
【００３４】
図２は、コンパレータＣＭＰ１の構成を示す回路ブロック図である。図２において、コンパレータＣＭＰ１は、ＮチャネルＭＯＳトランジスタＱ１Ａ〜Ｑ１Ｃ，Ｑ２Ａ〜Ｑ２Ｃ，Ｑ３Ａ〜Ｑ３Ｃ、ＰチャネルＭＯＳトランジスタＰＡ，ＰＢ、およびラッチ回路ＬＴを含む。
【００３５】
ＮチャネルＭＯＳトランジスタＱ１Ａ，Ｑ２Ａ，Ｑ３ＡのドレインはともにノードＮ１に接続され、それらのゲートはそれぞれ差動信号入力端子Ｔ１Ｐ，Ｔ２Ｐ，Ｔ３Ｐに接続され、それらのソースはそれぞれノードＮ３〜Ｎ５に接続される。ＮチャネルＭＯＳトランジスタＱ１Ｂ，Ｑ２Ｂ，Ｑ３ＢのドレインはともにノードＮ２に接続され、それらのゲートはそれぞれ差動信号入力端子Ｔ１Ｎ，Ｔ２Ｎ，Ｔ３Ｎに接続され、それらのソースはそれぞれノードＮ３〜Ｎ５に接続される。
【００３６】
ＮチャネルＭＯＳトランジスタＱ１Ｃ，Ｑ２Ｃ，Ｑ３ＣのドレインはそれぞれノードＮ３〜Ｎ５に接続され、それらのゲートはともに信号φＥＮを受け、それらのソースはともに接地電圧ＶＳＳを受ける。ＰチャネルＭＯＳトランジスタＰＡのソースは電源電圧ＶＣＣを受け、そのゲートおよびドレインはともにノードＮ１に接続される。ＰチャネルＭＯＳトランジスタＰＢのソースは電源電圧ＶＣＣを受け、そのゲートおよびドレインはともにノードＮ２に接続される。
【００３７】
トランジスタＰＡ，ＰＢ，Ｑ１Ａ，Ｑ１Ｂ，Ｑ１Ｃは第１の差動増幅回路を構成する。トランジスタＰＡ，ＰＢ，Ｑ２Ａ，Ｑ２Ｂ，Ｑ２Ｃは第２の差動増幅回路を構成する。トランジスタＰＡ，ＰＢ，Ｑ３Ａ，Ｑ３Ｂ，Ｑ３Ｃは第３の差動増幅回路を構成する。トランジスタＰＡ，ＰＢは、第１〜第３の差動増幅回路で共用されている。第１〜第３の差動増幅回路は、共通の出力ノードＮ１，Ｎ２を有する。
【００３８】
第１〜第３の差動増幅回路の増幅率ｇｍ１，ｇｍ２，ｇｍ３は、それぞれ上記重み付け係数ＷＣ１，ＷＣ２，ＷＣ３に設定される。なお、トランジスタＱＡ，ＱＢの各々のチャネル幅およびチャネル長をそれぞれＷ，Ｌとし、トランジスタＱＣに流れる電流をＩとし、定数をＫとすると、差動増幅回路の増幅率ｇｍは、ｇｍ＝２√［Ｋ（Ｗ／Ｌ）／Ｉ］となる。したがって、トランジスタＱＡ，ＱＢの各々のＷ／Ｌと、トランジスタＱＣのＷ／Ｌとを調整することにより、差動増幅回路の増幅率ｇｍを所望の値の重み付け係数ＷＣに設定することができる。
【００３９】
信号φＥＮが「Ｈ」レベルにされると、第１〜第３の差動増幅回路が活性化される。差動入力信号ＶＩＰ，ＶＩＮは第１の差動増幅回路によって増幅され、初段の積分回路ＩＮＴ１の出力信号Ｖ１Ｐ，Ｖ１Ｎは第２の差動増幅回路によって増幅され、２段目の積分回路ＩＮＴ２の出力信号Ｖ２Ｐ，Ｖ２Ｎは第３の差動増幅回路によって増幅される。第１〜第３の増幅回路の出力信号は、ノードＮ１，Ｎ２で加算される。
【００４０】
ラッチ回路ＬＴは、出力ノードＮ１，Ｎ２間の電圧が正のしきい値電圧ＶＴＨＰよりも高い場合は、信号ＶＯＰを「Ｌ」レベルから「Ｈ」レベルに立ち上げる。また、ラッチ回路ＬＴは、出力ノードＮ１，Ｎ２間の電圧が負のしきい値電圧ＶＴＨＮよりも低い場合は、信号ＶＯＮを「Ｌ」レベルから「Ｈ」レベルに立ち上げる。
【００４１】
次に、図１および図２に示したΔΣ変調器の動作について簡単に説明する。積分回路ＩＮＴ１，ＩＮＴ２の各々において、奇数番のスイッチＳ１，Ｓ３，Ｓ５，Ｓ７と偶数番のスイッチＳ２，Ｓ４，Ｓ６，Ｓ８とが、所定の周期で交互にオンされる。初段の積分回路ＩＮＴ１では、差動入力信号ＶＩＰ，ＶＩＮの電圧に応じた量の電荷が所定の周期でサンプリングされ、サンプリングされた電荷量が積分され、積分値に応じた電圧の差動信号Ｖ１Ｐ，Ｖ１Ｎが出力される。
【００４２】
２段目の積分回路ＩＮＴ２では、初段の積分回路ＩＮＴ１の差動出力信号Ｖ１Ｐ，Ｖ１Ｎの電圧に応じた量の電荷が所定の周期でサンプリングされ、サンプリングされた電荷量が積分され、積分値に応じた電圧の差動信号Ｖ２Ｐ，Ｖ２Ｎが出力される。
【００４３】
コンパレータＣＭＰ１では、差動入力信号ＶＩＰ，ＶＩＮの電圧と、差動信号Ｖ１Ｐ，Ｖ１Ｎの電圧と、差動信号Ｖ２Ｐ，Ｖ２Ｎの電圧とにそれぞれ重み付け係数ＷＣ１，ＷＣ２，ＷＣ３が乗算された後に加算される。
【００４４】
加算して得られた電圧が正のしきい値電圧ＶＴＨＰよりも高い場合は、信号ＶＯＰが「Ｈ」レベルに立ち上げる。信号ＶＯＰが「Ｈ」レベルに立ち上げられると、Ｄ／Ａ変換器ＤＡＰ，ＤＡＮが負の参照電圧ＶＲＥＦＮを出力する。これにより、初段の積分回路ＩＮＴ１のキャパシタＣＬ１Ｐ，ＣＬ１Ｎの電荷が正のしきい値電圧ＶＴＨＰに応じた量だけ減少され、信号ＶＯＮが「Ｌ」レベルに立ち下げられる。
【００４５】
加算して得られた電圧が負のしきい値電圧ＶＴＨＮよりも低い場合は、信号ＶＯＮが「Ｈ」レベルに立ち上げる。信号ＶＯＮが「Ｈ」レベルに立ち上げられると、Ｄ／Ａ変換器ＤＡＰ，ＤＡＮが正の参照電圧ＶＲＥＦＰを出力する。これにより、初段の積分回路ＩＮＴ１のキャパシタＣＬ１Ｐ，ＣＬ１Ｎの電荷が負のしきい値電圧ＶＴＨＮに応じた量だけ増加し、信号ＶＯＮが「Ｌ」レベルに立ち下げられる。したがって、単位時間当たりの出力信号ＶＯＰ，ＶＯＮのパルス数は、差動入力信号ＶＩＰ，ＶＩＮの電圧が大きいほど多くなり、差動入力信号ＶＩＰ，ＶＩＮの電圧が小さいほど少なくなる。
【００４６】
一連の流れを実行すると、積分回路ＩＮＴ１，ＩＮＴ２の各々では、量子化誤差や雑音のみが積分され、差動入力信号ＶＩＰ，ＶＩＮが積分回路ＩＮＴ１，ＩＮＴ２の出力信号Ｖ１Ｐ，Ｖ１Ｎ，Ｖ２Ｐ，Ｖ２Ｎに含まれなくなる。よって、積分回路ＩＮＴ１，ＩＮＴ２の出力信号Ｖ１Ｐ，Ｖ１Ｎ，Ｖ２Ｐ，Ｖ２Ｎの振幅が小さくなり、ΔΣ変調器の歪みが小さくなる。
【００４７】
この実施の形態１では、スイッチトキャパシタ回路を使用せず、３つの差動増幅回路を用いて差動入力信号ＶＩＰ，ＶＩＮの電圧と積分回路ＩＮＴ１の出力信号Ｖ１Ｐ，Ｖ１Ｎの電圧と積分回路ＩＮＴ２の出力信号Ｖ２Ｐ，Ｖ２Ｎの電圧とを重み付け加算する。したがって、従来のΔΣ変調器において大きな面積を占めていたキャパシタの面積を約１／２程度にすることができ、回路面積の低減化を図ることができる。また、差動入力信号ＶＩＰ，ＶＩＮのインピーダンスが低いままコンパレータＣＭＰ１に入力されるので、出力信号ＶＯＰ，ＶＯＮのＳＮ比を改善することができる。
【００４８】
また図３は、実施の形態１の変更例を示す回路ブロック図であって、図１と対比される図である。図３において、この変更例では、カスコード接続されたｎ段（ただし、ｎは３以上の整数である）の積分回路ＩＮＴ１〜ＩＮＴｎと、（ｎ＋１）差動入力のコンパレータＣＭＰ２とが設けられる。ｎ段目の積分回路ＩＮＴｎは、前段の積分回路ＩＮＴ（ｎ−１）の差動出力信号Ｖ（ｎ＋１）Ｐ，Ｖ（ｎ＋１）Ｎの電圧に応じた量の電荷を所定の周期でサンプリングし、サンプリングした電荷量を積分し、積分値に応じた電圧の差動信号ＶｎＰ，ＶｎＮを出力する。差動信号ＶｎＰ，ＶｎＮは、コンパレータＣＭＰ２の第（ｎ＋１）差動信号入力端子Ｔ（ｎ＋１）Ｐ，Ｔ（ｎ＋１）Ｎにそれぞれ与えられる。
【００４９】
コンパレータＣＭＰ２は、第１差動信号入力端子Ｔ１Ｐ，Ｔ１Ｎに入力された差動入力信号ＶＩＰ，ＶＩＮの電圧と、差動信号入力端子Ｔ２Ｐ，Ｔ２Ｎ〜Ｔ（ｎ＋１）Ｐ，Ｔ（ｎ＋１）Ｎに入力された差動信号Ｖ１Ｐ，Ｖ１Ｎ〜ＶｎＰ，ＶｎＮの電圧とにそれぞれ重み付け係数ＷＣ１〜ＷＣ（ｎ＋１）を乗算した後に加算する。
【００５０】
コンパレータＣＭＰ２は、加算して得られた電圧が正のしきい値電圧ＶＴＨＰよりも高い場合は、信号ＶＯＰを「Ｌ」レベル（接地電圧ＶＳＳ）から「Ｈ」レベル（電源電圧ＶＣＣ）に立ち上げる。信号ＶＯＰが「Ｈ」レベルに立ち上げられると、Ｄ／Ａ変換器ＤＡＰ，ＤＡＮが負の参照電圧ＶＲＥＦＮを出力する。これにより、初段の積分回路ＩＮＴ１のキャパシタＣＬ１Ｐ，ＣＬ１Ｎの電荷が正のしきい値電圧ＶＴＨＰに応じた量だけ減少し、信号ＶＯＰが「Ｌ」レベルに立ち下げられる。
【００５１】
またコンパレータＣＭＰ２は、加算して得られた電圧が負のしきい値電圧ＶＴＨＮよりも低い場合は、信号ＶＯＮを「Ｌ」レベルから「Ｈ」レベルに立ち上げる。信号ＶＯＮが「Ｈ」レベルに立ち上げられると、Ｄ／Ａ変換器ＤＡＰ，ＤＡＮが正の参照電圧ＶＲＥＦＰを出力する。これにより、初段の積分回路ＩＮＴ１のキャパシタＣＬ１Ｐ，ＣＬ１Ｎの電荷が負のしきい値電圧ＶＴＨＮに応じた量だけ増加し、信号ＶＯＮが「Ｌ」レベルに立ち下げられる。
【００５２】
コンパレータＣＭＰ２は、図２で示したものと同様の構成であり、ＰチャネルＭＯＳトランジスタＰＡ，ＰＢと、（ｎ＋１）組のＮチャネルＭＯＳトランジスタＱ１Ａ〜Ｑ１Ｃ，Ｑ２Ａ〜Ｑ２Ｃ，…，Ｑ（ｎ＋１）Ａ〜Ｑ（ｎ＋１）Ｃと、ラッチ回路ＬＴを含む。
【００５３】
ＮチャネルＭＯＳトランジスタＱ（ｎ＋１）ＡのドレインはノードＮ１に接続され、そのゲートは第（ｎ＋１）差動信号入力端子Ｔ（ｎ＋１）Ｐに接続される。ＮチャネルＭＯＳトランジスタＱ（ｎ＋１）ＢのドレインはノードＮ２に接続され、そのゲートは第（ｎ＋１）差動信号入力端子Ｔ（ｎ＋１）Ｎに接続される。
【００５４】
ＮチャネルＭＯＳトランジスタＱ（ｎ＋１）ＣのドレインはトランジスタＱ（ｎ＋１）Ａ，Ｑ（ｎ＋１）Ｂのソースに接続され、そのゲートは信号φＥＮを受け、そのソースは接地電圧ＶＳＳを受ける。トランジスタＰＡ，ＰＢ，Ｑ（ｎ＋１），Ｑ（ｎ＋１）Ｂ，Ｑ（ｎ＋１）Ｃは第（ｎ＋１）の差動増幅回路を構成する。トランジスタＰＡ，ＰＢは、第１〜第（ｎ＋１）の差動増幅回路で共用されている。第１〜第（ｎ＋１）の差動増幅回路は、共通の出力ノードＮ１，Ｎ２を有する。第１〜第（ｎ＋１）の差動増幅回路の増幅率ｇｍ１〜ｇｍ（ｎ＋１）は、それぞれ上記重み付け係数ＷＣ１〜ＷＣ（ｎ＋１）に設定される。他の構成および動作は、実施の形態１と同じであるので、その説明は繰り返さない。この変更例では、実施の形態１と同じ効果が得られる。
【００５５】
［実施の形態２］
図４は、この発明の実施の形態２による２次ＣＩＦＦ型ΔΣ変調器に含まれる３差動入力のコンパレータＣＭＰ３の構成を示す回路ブロック図であって、図２と対比される図である。実施の形態１では、コンパレータＣＭＰ３における重み付け係数ＷＣ１〜ＷＣ３が固定されていた。しかし、コンパレータＣＭＰ３を構成するトランジスタの製造ばらつきにより、または動作中の積分回路ＩＮＴ１，ＩＮＴ２の出力電圧の変動により、重み付け係数ＷＣ１〜ＷＣ３が所望の値から変わる可能性がある。そこで、この実施の形態２では、重み付け係数ＷＣ１〜ＷＣ３が調整可能にされる。
【００５６】
図４において、このコンパレータＣＭＰ３では、ＮチャネルＭＯＳトランジスタＱ１Ｃが複数組（図では１０組）のＮチャネルＭＯＳトランジスタＱＤ１〜ＱＤ１０およびＮチャネルＭＯＳトランジスタＱＥ１〜ＱＥ１０で置換される。トランジスタＱＤ１〜ＱＤ１０のドレインはともにノードＮ３に接続され、それらのゲートはそれぞれ設定信号φ１〜φ１０を受ける。トランジスタＱＥ１〜ＱＥ１０のドレインはそれぞれトランジスタＱＤ１〜ＱＤ１０のソースに接続され、それらのゲートはともに信号φＥＮを受け、それらのソースはともに接地電圧ＶＳＳを受ける。
【００５７】
トランジスタＰＡ，ＰＢ，Ｑ１Ａ，Ｑ１Ｂ，ＱＤ１〜ＱＤ１０，ＱＥ１〜ＱＥ１０は、第１の差動増幅回路を構成する。設定信号φ１〜φ１０のうちの所望の数の設定信号（たとえば、φ１〜φ５）を「Ｈ」レベルにし、残りの設定信号（この場合はφ６〜φ１０）を「Ｌ」レベルにすることにより、第１の差動増幅回路の増幅率ｇｍ１を調整して重み付け係数ＷＣ１を所望の値に設定することができる。
【００５８】
また、トランジスタＱＤ１１〜ＱＤ２０のドレインはともにノードＮ４に接続され、それらのゲートはそれぞれ設定信号φ１１〜φ２０を受ける。トランジスタＱＥ１１〜ＱＥ２０のドレインはそれぞれトランジスタＱＤ１１〜ＱＤ２０のソースに接続され、それらのゲートはともに信号φＥＮを受け、それらのソースはともに接地電圧ＶＳＳを受ける。
【００５９】
トランジスタＰＡ，ＰＢ，Ｑ２Ａ，Ｑ２Ｂ，ＱＤ１１〜ＱＤ２０，ＱＥ１１〜ＱＥ２０は、第２の差動増幅回路を構成する。設定信号φ１１〜φ２０のうちの所望の数の設定信号（たとえば、φ１１〜φ１５）を「Ｈ」レベルにし、残りの設定信号（この場合はφ１６〜φ２０）を「Ｌ」レベルにすることにより、第２の差動増幅回路の増幅率ｇｍ２を調整して重み付け係数ＷＣ２を所望の値に設定することができる。
【００６０】
トランジスタＱＤ２１〜ＱＤ３０のドレインはともにノードＮ５に接続され、それらのゲートはそれぞれ設定信号φ２１〜φ３０を受ける。トランジスタＱＥ２１〜ＱＥ３０のドレインはそれぞれトランジスタＱＤ２１〜ＱＤ３０のソースに接続され、それらのゲートはともに信号φＥＮを受け、それらのソースはともに接地電圧ＶＳＳを受ける。
【００６１】
トランジスタＰＡ，ＰＢ，Ｑ３Ａ，Ｑ３Ｂ，ＱＤ２１〜ＱＤ３０，ＱＥ２１〜ＱＥ３０は、第１の差動増幅回路を構成する。設定信号φ１〜φ１０のうちの所望の数の設定信号（たとえば、φ２１〜φ２５）を「Ｈ」レベルにし、残りの設定信号（この場合はφ２６〜φ３０）を「Ｌ」レベルにすることにより、第３の差動増幅回路の増幅率ｇｍ３を調整して重み付け係数ＷＣ３を所望の値に設定することができる。他の構成および動作は、実施の形態１と同じであるので、その説明は繰り返さない。
【００６２】
この実施の形態２では、コンパレータＣＭＰ３における重み付け係数ＷＣ１〜ＷＣ３の各々を所望の値に変更することができる。
【００６３】
なお、トランジスタＱＤ１〜ＱＤ１０（ＱＤ１１〜ＱＤ２０，またはＱＤ２１〜ＱＤ３０）のＷ／Ｌは、互いに同じ値であってもよいし、互いに異なる値であってもよい。また、トランジスタＱＤ１〜ＱＤ１０（ＱＤ１１〜ＱＤ２０，またはＱＤ２１〜ＱＤ３０）のＷ／Ｌを２のべき乗に比例して順次増大させれば、重み付け係数ＷＣ１（ＷＣ２，またはＷＣ３）の調整幅を広くすることができる。
【００６４】
［実施の形態３］
図５は、この発明の実施の形態３による２次ＣＩＦＦ型ΔΣ変調器の構成を示す回路ブロック図であって、図１と対比される図である。図５を参照して、このΔΣ変調器が図１のΔΣ変調器と異なる点は、キャパシタＣＦ１Ｐ，ＣＦ１Ｎおよびスイッチトキャパシタ回路ＳＣ３が追加され、３差動入力のコンパレータＣＭＰ１が２差動入力のコンパレータＣＭＰ４で置換されている点である。差動入力信号ＶＩＰ，ＶＩＮは、それぞれコンパレータＣＭＰ４の第１差動信号入力端子Ｔ１Ｎ，Ｔ１Ｐに与えられる。
【００６５】
スイッチトキャパシタ回路ＳＣ３は、スイッチＳ１〜Ｓ３，Ｓ５〜Ｓ７およびキャパシタＣＳ３Ｐ，ＣＳ３Ｎを含む。スイッチＳ１およびキャパシタＣＳ３Ｐは、２段目の差動増幅回路Ａ２の非反転出力端子とコンパレータＣＭＰ４の第２差動信号入力端子Ｔ２Ｎとの間に直列接続される。スイッチＳ２の一方端子はスイッチＳ１とキャパシタＣＳ３Ｐの一方電極との間のノードに接続され、スイッチＳ２の他方端子は接地電圧ＶＳＳを受ける。スイッチＳ３の一方端子はキャパシタＣＳ３Ｐの他方電極に接続され、スイッチＳ３の他方端子は接地電圧ＶＳＳを受ける。
【００６６】
同様に、スイッチＳ５およびキャパシタＣＳ３Ｎは、２段目の差動増幅回路Ａ２の反転出力端子とコンパレータＣＭＰ４の第２差動信号入力端子Ｔ２Ｐとの間に直列接続される。スイッチＳ６の一方端子はスイッチＳ５とキャパシタＣＳ３Ｎの一方電極との間のノードに接続され、スイッチＳ６の他方端子は接地電圧ＶＳＳを受ける。スイッチＳ７の一方端子はキャパシタＣＳ２Ｎの他方電極に接続され、スイッチＳ７の他方端子は接地電圧ＶＳＳを受ける。
【００６７】
スイッチＳ１〜Ｓ３，Ｓ５〜Ｓ７のうちの奇数番のスイッチＳ１，Ｓ３，Ｓ５，Ｓ７と偶数番のスイッチＳ２，Ｓ６とは、所定の周期で交互にオンされる。奇数番のスイッチＳ１，Ｓ３，Ｓ５，Ｓ７がオンされると、キャパシタＣＳ３Ｐ，ＣＳ３Ｎがそれぞれ前段の差動増幅回路Ａ２の差動出力信号Ｖ２Ｐ，Ｖ２Ｎの電圧に充電され、キャパシタＣＳ３Ｐ，ＣＳ３Ｎにはそれぞれ差動出力信号Ｖ２Ｐ，Ｖ２Ｎの電圧に応じた量の電荷が蓄えられる。次に、偶数番のスイッチＳ２，Ｓ６がオンされると、キャパシタＣＳ３Ｐ，ＣＳ３Ｎの端子間電圧がそれぞれコンパレータＣＭＰ４の第２差動信号入力端子Ｔ２Ｎ，Ｔ２Ｐに与えられる。
【００６８】
キャパシタＣＦ１Ｐは、スイッチトキャパシタ回路ＳＣ２のスイッチＳ１とキャパシタＣＳ２Ｐの一方電極との間のノードと、コンパレータＣＭＰ４の第２差動信号入力端子Ｔ２Ｎとの間に接続される。キャパシタＣＦ１Ｎは、スイッチトキャパシタ回路ＳＣ２のスイッチＳ５とキャパシタＣＳ２Ｎの一方電極との間のノードと、コンパレータＣＭＰ４の第２差動信号入力端子Ｔ２Ｐとの間に接続される。
【００６９】
スイッチトキャパシタ回路ＳＣ３およびキャパシタＣＦ１Ｐ，ＣＦ１Ｎにより、初段の積分回路ＩＮＴ１の差動出力信号Ｖ１Ｐ，Ｖ１Ｎの電圧に重み付け係数ＷＣ１１が乗算されるとともに、２段目の積分回路ＩＮＴ２の差動出力信号Ｖ２Ｐ，Ｖ２Ｎの電圧に重み付け係数ＷＣ１２が乗算された後、それらが加算される。重み付け係数ＷＣ１１は、キャパシタＣＦ１Ｐの容量値とキャパシタＣＳ３Ｐの容量値との比によって決まる。重み付け係数ＷＣ１２は、キャパシタＣＦ１Ｎの容量値とキャパシタＣＳ３Ｎの容量値との比によって決まる。加算結果は、コンパレータＣＭＰ４の第２差動信号入力端子Ｔ２Ｎ，Ｔ２Ｐに与えられる。
【００７０】
コンパレータＣＭＰ４は、第１差動信号入力端子Ｔ１Ｐ，Ｔ１Ｎに入力された差動入力信号ＶＩＮ，ＶＩＰの電圧に重み付け係数ＷＣ１３を乗算するとともに、第２差動信号入力端子Ｔ２Ｐ，Ｔ２Ｎに入力された差動入力信号に重み付け係数ＷＣ１４を乗算した後、それらを加算する。
【００７１】
コンパレータＣＭＰ４は、加算して得られた電圧が正のしきい値電圧ＶＴＨＰよりも高い場合は、信号ＶＯＰを「Ｌ」レベルから「Ｈ」レベルに立ち上げる。信号ＶＯＰが「Ｈ」レベルに立ち上げられると、Ｄ／Ａ変換器ＤＡＰ，ＤＡＮが負の参照電圧ＶＲＥＦＮを出力する。これにより、初段の積分回路ＩＮＴ１のキャパシタＣＬ１Ｐ，ＣＬ１Ｎの電荷が正のしきい値電圧ＶＴＨＰに応じた量だけ減少し、信号ＶＯＰが「Ｌ」レベルに立ち下げられる。
【００７２】
またコンパレータＣＭＰ４は、加算して得られた電圧が負のしきい値電圧ＶＴＨＮよりも低い場合は、信号ＶＯＮを「Ｌ」レベルから「Ｈ」レベルに立ち上げる。信号ＶＯＮが「Ｈ」レベルに立ち上げられると、Ｄ／Ａ変換器ＤＡＰ，ＤＡＮが正の参照電圧ＶＲＥＦＰを出力する。これにより、初段の積分回路ＩＮＴ１のキャパシタＣＬ１Ｐ，ＣＬ１Ｎの電荷が負のしきい値電圧ＶＴＨＮに応じた量だけ増加し、信号ＶＯＮが「Ｌ」レベルに立ち下げられる。
【００７３】
一連の流れを実行すると、積分回路ＩＮＴ１，ＩＮＴ２の各々では、量子化誤差や雑音のみが積分され、差動入力信号ＶＩＰ，ＶＩＮが積分回路ＩＮＴ１，ＩＮＴ２の出力信号Ｖ１Ｐ，Ｖ１Ｎ，Ｖ２Ｐ，Ｖ２Ｎに含まれなくなる。よって、積分回路ＩＮＴ１，ＩＮＴ２の出力信号Ｖ１Ｐ，Ｖ１Ｎ，Ｖ２Ｐ，Ｖ２Ｎの振幅が小さくなり、ΔΣ変調器の歪みが小さくなる。
【００７４】
この実施の形態３では、差動入力信号ＶＩＰ，ＶＩＮを重み付け加算するためのスイッチトキャパシタ回路が不要であるので、回路面積を小さくすることができる。また、差動入力信号ＶＩＰ，ＶＩＮのインピーダンスが低いままコンパレータＣＭＰ４に入力される上、コンパレータへのノイズの経路が減るため、出力信号ＶＯＰ，ＶＯＮのＳＮ比が実施の形態１よりも改善される。
【００７５】
［実施の形態４］
図６は、この発明の実施の形態４によるＡ／Ｄ変換器の構成を示すブロック図である。図６において、このＡ／Ｄ変換器は、ΔΣ変調器１とデジタルフィルタ２を備える。ΔΣ変調器１は、実施の形態１〜３のうちのいずれかの実施の形態で示したΔΣ変調器であり、差動入力信号ＶＩＰ，ＶＩＮをパルス信号列ＶＯＰ，ＶＯＮに変換する。パルス信号列ＶＯＰ，ＶＯＮにおける単位時間当たりのパルス信号の数は、差動入力信号ＶＩＰ，ＶＩＮの電圧に応じて変化する。
【００７６】
デジタルフィルタ２は、ΔΣ変調器１のサンプリング周期の複数倍の周期でリセットされ、ΔΣ変調器１から出力されるパルス信号の数をカウントし、カウント値を示すデジタルコードＤＣを出力するカウンタである。デジタルコードＤＣは、差動入力信号ＶＩＰ，ＶＩＮの電圧を示す。デジタルフィルタ２は、ＦＩＲ(Finit-duration Impulse Response)フィルタでもよいし、ＩＩＲ(Infinite -duration Impulse Response)フィルタでもよい。この実施の形態４でも、実施の形態１、２または３と同じ効果が得られる。
【００７７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００７８】
１  ΔΣ変調器、２  デジタルフィルタ、Ａ１，Ａ２  差動増幅回路、ＣＦ１Ｐ，ＣＦ１Ｎ，ＣＬ１Ｐ，ＣＬ１Ｎ，ＣＬ２Ｐ，ＣＬ２Ｎ，ＣＳ１Ｐ，ＣＳ１Ｎ，ＣＳ２Ｐ，ＣＳ２Ｎ，ＣＳ３Ｐ，ＣＳ３Ｎ  キャパシタ、ＣＭＰ１〜ＣＭＰ４  コンパレータ、ＤＡＰ，ＤＡＮ  Ｄ／Ａ変換器、ＩＮＴ１〜ＩＮＴｎ  積分回路、ＬＴ  ラッチ回路、Ｐ  ＰチャネルＭＯＳトランジスタ、Ｑ  ＮチャネルＭＯＳトランジスタ、Ｓ１〜Ｓ８  スイッチ、ＳＣ１〜ＳＣ３  スイッチトキャパシタ回路、Ｔ１Ｎ，Ｔ１Ｐ〜Ｔ（ｎ＋１）Ｎ，Ｔ（ｎ＋１）Ｐ  差動信号入力端子、ＴＩＰ，ＴＩＮ  入力端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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