(57)【要約】【課題】  ＥＳＤ耐量の低いパス及びその原因素子を安易且つ良好に特定できる検証方法及び検証装置を提供する。【解決手段】  設計用回路データから２つの検証対象端子とその間に接続される検証対象素子を特定し、電流方向を設定し、検証対象素子の夫々を識別情報、電流方向別の特性情報及び耐量情報を記憶した素子シンボル情報を備える素子シンボルで表した等価回路データを作成し、２ノード間の特性情報及び耐量情報を記憶可能な分岐点シンボルを用い、検証対象端子に対応する分岐点シンボルを頂点とし、等価回路データをツリー構造データに変換し、素子シンボル情報に基づいて分岐点シンボル情報を作成し、頂点の分岐点シンボルの耐量情報が基準耐量以下の場合に、耐量情報に基づいて耐性が最も低い最低耐量経路と耐量制限シンボルを特定し、当該耐量制限シンボルに対応する設計用回路データの素子を特定する。【選択図】        図６
2013097682.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路上に設けられる複数の端子及び複数の素子別に、識別情報と前記端子または前記素子の種別を示す種別情報と接続情報を含む回路情報を記憶した設計用回路データを記憶する記憶部と、前記設計用回路データに対するＥＳＤ耐量検証を行う演算処理手段と、を備えるコンピュータ上で実行されるＥＳＤ耐量の検証方法であって、
前記演算処理手段が、
前記設計用回路データから、前記端子の内の２つを検証対象端子として設定し、前記接続情報に基づいて、２つの前記検証対象端子の間に接続される前記素子を検証対象素子として特定する検証対象特定工程と、
２つの前記検証対象端子の間に流れる電流の電流印加方向を取得する電流印加方向取得工程と、
前記検証対象素子の夫々を素子シンボルで表した等価回路データを作成して前記記憶部に記憶し、前記検証対象素子の前記識別情報、電流方向別の前記特性情報及び前記耐量情報を記憶した素子シンボル情報を作成し、前記素子シンボルに対応付けて前記記憶部に記憶する等価回路データ作成工程と、
分岐点シンボルと前記等価回路データに含まれる全ての前記素子シンボルを用い、前記分岐点シンボルを頂点または分岐点とし、前記分岐点シンボルの１階層下側には、前記素子シンボル及び前記分岐点シンボルの内の少なくとも２つを接続することにより、前記等価回路データをツリー構造に変換してツリー構造データを作成し前記記憶部に記憶するツリー構造データ作成工程と、
前記電流印加方向と、前記素子シンボル情報に記憶された前記電流方向別の前記特性情報及び前記耐量情報を用い、前記ツリー構造データの前記分岐点シンボルの夫々について、前記特性情報及び前記耐量情報を求めて分岐点シンボル情報を作成し、前記分岐点シンボルと対応付けて前記記憶部に記憶する分岐点シンボル情報算出工程と、
前記ツリー構造データの頂点を構成する前記分岐点シンボルの前記耐量情報が基準耐量以下の場合に、前記耐量情報に基づいて耐性が最も低い最低耐量経路を特定し、前記最低耐量経路の前記素子シンボルを特定し、前記識別情報に基づいて特定した前記素子シンボルに対応する前記設計用回路データの前記素子を耐量改善対象素子として特定する最低耐量経路特定工程と、を実行することを特徴とするＥＳＤ耐量の検証方法。
【請求項２】
前記演算処理手段が、前記検証対象特定工程の実行前に、前記設計用回路データに適用されるプロセス情報を取得し、前記プロセス情報に基づいて、前記素子別に生成される寄生ダイオードを特定し、前記設計用回路データに、当該寄生ダイオードの前記回路情報を付加する寄生素子付加工程を実行することを特徴とする請求項１に記載のＥＳＤ耐量の検証方法。
【請求項３】
前記記憶部が、前記種別別に、基本シンボルと基本シンボル情報を複数記憶した基本シンボルデータを備え、前記基本シンボル情報が、前記種別情報、前記電流方向別の単位寸法当たりの単位特性情報及び単位耐圧情報を記憶しており、
前記演算処理手段が、前記素子の形状寸法別、前記電流方向別に、前記基本シンボル情報の前記単位特性情報に前記形状寸法を乗算して求められる形状寸法別特性情報と、前記単位耐圧情報に前記形状寸法を乗算して求められる形状寸法別耐圧情報を求め、前記種別情報、前記形状寸法、前記電流方向別の前記形状寸法別特性情報及び前記形状寸法別耐圧情報を形状寸法別シンボル情報として記憶する前処理を実行することを特徴とする請求項１または２に記載のＥＳＤ耐量の検証方法。
【請求項４】
前記演算処理手段が、等価回路データ作成工程において、前記検証対象素子の前記寸法情報を取得し、前記寸法情報及び前記種別情報を用いて、前記記憶部から前記形状寸法別シンボル情報を取得し、前記形状寸法別シンボル情報の前記電流方向別の前記形状寸法別特性情報及び前記形状寸法別耐圧情報を、前記検証対象素子の前記電流方向別の前記特性情報及び前記耐量情報とすることを特徴とする請求項３に記載のＥＳＤ耐量の検証方法。
【請求項５】
前記演算処理手段が、前記ツリー構造データ作成工程において、前記分岐点シンボルの１階層下側に、前記素子シンボル及び前記分岐点シンボルの内の２つを接続することを特徴とする請求項１〜４の何れか１項に記載のＥＳＤ耐量の検証方法。
【請求項６】
前記演算処理手段が、前記分岐点シンボル情報算出工程において、前記ツリー構造データの最下層の前記分岐点シンボルから順に、前記分岐点シンボル情報を算出することを特徴とする請求項１〜５の何れか１項に記載のＥＳＤ耐量の検証方法。
【請求項７】
前記演算処理手段が、前記分岐点シンボル情報算出工程において、分岐点シンボル情報の作成を行う前記分岐点シンボルを処理対象シンボルとし、前記処理対象シンボルの１階層下側に接続される前記素子シンボル及び前記分岐点シンボルを下層シンボルとし、前記下層シンボルの前記特性情報及び前記耐量情報に基づいて、前記処理対象シンボルの前記特性情報及び前記耐量情報を算出し、前記分岐点シンボル情報として記憶することを特徴とする請求項１〜６の何れか１項に記載のＥＳＤ耐量の検証方法。
【請求項８】
前記素子シンボル情報が、更に、前記電流方向別に、素子破壊が生じる電流値を示す破壊電流情報と、素子破壊が生じる電圧値を示す破壊電圧情報を記憶可能に構成され、
前記ツリー構造データの前記分岐点シンボル情報が、更に、前記下層シンボルが、対応する前記等価回路データにおいて、並列接続されているか直列接続されているかを示す属性情報を含んで構成され、
前記演算処理手段が、前記分岐点シンボル情報算出工程において、
前記処理対象シンボルが並列接続の場合、
前記下層シンボル夫々の前記特性情報を前記電流印加方向に加算して、前記処理対象シンボルの前記特性情報とし、
前記下層シンボル夫々の前記破壊電圧情報の内、最小の前記破壊電圧情報を前記処理対象シンボルの前記破壊電圧情報とし、
前記処理対象シンボルの前記破壊電圧情報及び前記特性情報に基づいて、前記処理対象シンボルの前記耐量情報を求め、
前記処理対象シンボルが直列接続の場合、
前記下層シンボル夫々の前記特性情報を電圧方向に加算して、前記処理対象シンボルの前記特性情報とし、
前記下層シンボル夫々の前記破壊電流情報の内、最小の前記破壊電流情報を前記処理対象シンボルの前記破壊電流情報とし、
前記処理対象シンボルの前記破壊電流情報及び前記特性情報に基づいて、前記処理対象シンボルの前記耐量情報を求めることを特徴とする請求項７に記載のＥＳＤ耐量の検証方法。
【請求項９】
前記演算処理手段が、前記最低耐量経路特定工程において、前記ツリー構造データの頂点から下層側に向かって順に経路を設定し、設定された前記経路が前記分岐点シンボルの場合、１階層下側に接続される前記素子シンボル及び前記分岐点シンボルの内、前記耐量情報の値が最も小さい前記素子シンボル及び前記分岐点シンボルを次の前記経路として設定することにより、前記最低耐量経路の経路探索を行うことを特徴とする請求項８に記載のＥＳＤ耐量の検証方法。
【請求項１０】
前記演算処理手段が、前記最低耐量経路特定工程において、更に、探索された前記最低耐量経路から、前記識別情報に基づいて前記素子シンボルに対応する前記素子を特定し、前記最低耐量経路に対応する前記設計用回路データにおける経路を特定することを特徴とする請求項９に記載のＥＳＤ耐量の検証方法。
【請求項１１】
前記演算処理手段が、更に、前記最低耐量経路特定工程の実行後、前記耐量改善対象素子を、耐量の大きい前記素子に置き換えて新たな前記設計用回路データを作成する耐量改善工程を実行することを特徴とする請求項１〜１０の何れか１項に記載のＥＳＤ耐量の検証方法。
【請求項１２】
前記設計用回路データを記憶する前記記憶部と、請求項１〜１１の何れか１項に記載のＥＳＤ耐量の検証方法における各工程を実行する前記演算処理手段と、を備えることを特徴とするＥＳＤ耐量の検証装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のＥＳＤ素子に対するＥＳＤ耐量検証方法、及び、ＥＳＤ素子の耐量検証処理を行うＥＳＤ耐量検証装置に関する。
【背景技術】
【０００２】
半導体装置では、人体や他の外部装置等の静電気帯電物体から放電された静電気が、外部端子を通じて内部回路を破損させることがある。このため、半導体装置では、放電された静電気から内部回路を保護するために、例えば、ＥＳＤ（Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）保護素子を外部端子と内部回路を結ぶ配線上に配置している。
【０００３】
ＥＳＤ保護素子は、例えば、外部端子である入出力端子と電源端子の間、或いは、入出力端子とＧＮＤ端子間に接続されており、外部端子に放電された静電気を、電源端子やＧＮＤ端子にバイパスさせ、内部回路に静電気が放電されるのを防止している。このように構成することにより、半導体装置の内部回路は、静電気の放電による破壊から保護されることになる。
【０００４】
半導体集積回路装置の静電破壊耐量（以下、適宜「ＥＳＤ耐量」と称する）の検証方法としては、例えば、図２０に示すように、ネットリストから信号端子と電源端子の間に接続され、ＰＮ接合を有する素子を、電源型ＥＳＤ保護素子候補として抽出し、当該素子のＥＳＤ耐圧情報と電源端子の電圧情報に基づいて、当該素子が必要な耐圧を備えているかを判定する技術がある（例えば、特許文献１参照）。
【０００５】
また、他のＥＳＤ耐量の検証方法としては、例えば、図２１に示すように、レイアウトデータからＥＳＤ保護回路網を抽出し、当該ＥＳＤ保護回路網における２つの端子間のＥＳＤ電流経路を抽出し、抽出した複数のＥＳＤ電流経路を、ＥＳＤ保護素子及び他の素子の接続順序が一致するＥＳＤ電流経路を同じグループにグループ分けし、グループ別に電流パス解析を実施して、ＥＳＤ耐圧の予測値を求め、ＥＳＤ保護素子の適否を判定する技術がある（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−１６０６８６号公報
【特許文献２】特開２００６−１０７２５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、各素子に必要なＥＳＤ耐性は、破壊メカニズムにより異なるが、上記特許文献１に記載のＥＳＤ耐量の検証方法では、破壊メカニズムを考慮せず、素子のＥＳＤ耐圧情報と電源端子の電圧情報に基づいて、素子の耐性が適切であるかを判定するため、ＥＳＤ耐性の見積もり精度が十分確保できない可能性があるという問題があった。
【０００８】
これに対し、特許文献２に記載のＥＳＤ耐量の検証方法では、ＥＳＤ耐量の予測値を、回路構成別の過去の実績から得られる関係から求めた推定値を用いて求めるため、結果的に、破壊メカニズムを考慮した検証を行える。しかし、特許文献２に記載のＥＳＤ耐量の検証方法では、ＥＳＤ耐量の予測値を、回路構成別の過去の実績から得られる関係から求めた推定値を用いて求めるため、過去の実績が十分で無い回路構成の場合、ＥＳＤ耐量の見積もり精度が低下する可能性があるという問題がある。
【０００９】
更に、特許文献２に記載のＥＳＤ耐量の検証方法では、ＥＳＤ耐量の低いＥＳＤ電流パスを求めることはできるが、ＥＳＤ電流パスに含まれる素子の内、ＥＳＤ耐量が低く抑えられている原因となる素子を特定することは困難であるという問題があった。
【００１０】
本発明は上記の問題に鑑みてなされたものであり、その目的は、ＥＳＤ耐量の低い電流パスと、当該電流パスにおいてＥＳＤ耐量が低く抑えられている原因となる素子を容易に且つ良好に特定できるＥＳＤ耐量検証方法及びＥＳＤ耐量検証装置を提供する点にある。
【課題を解決するための手段】
【００１１】
上記目的を達成するための本発明に係るＥＳＤ耐量の検証方法は、半導体集積回路上に設けられる複数の端子及び複数の素子別に、識別情報と前記端子または前記素子の種別を示す種別情報と接続情報を含む回路情報を記憶した設計用回路データを記憶する記憶部と、前記設計用回路データに対するＥＳＤ耐量検証を行う演算処理手段と、を備えるコンピュータ上で実行されるＥＳＤ耐量の検証方法であって、前記演算処理手段が、前記設計用回路データから、前記端子の内の２つを検証対象端子として設定し、前記接続情報に基づいて、２つの前記検証対象端子の間に接続される前記素子を検証対象素子として特定する検証対象特定工程と、２つの前記検証対象端子の間に流れる電流の電流印加方向を取得する電流印加方向取得工程と、前記検証対象素子の夫々を素子シンボルで表した等価回路データを作成して前記記憶部に記憶し、前記検証対象素子の前記識別情報、電流方向別の前記特性情報及び前記耐量情報を記憶した素子シンボル情報を作成し、前記素子シンボルに対応付けて前記記憶部に記憶する等価回路データ作成工程と、分岐点シンボルと前記等価回路データに含まれる全ての前記素子シンボルを用い、前記分岐点シンボルを頂点または分岐点とし、前記分岐点シンボルの１階層下側には、前記素子シンボル及び前記分岐点シンボルの内の少なくとも２つを接続することにより、前記等価回路データをツリー構造に変換してツリー構造データを作成し前記記憶部に記憶するツリー構造データ作成工程と、前記電流印加方向と、前記素子シンボル情報に記憶された前記電流方向別の前記特性情報及び前記耐量情報を用い、前記ツリー構造データの前記分岐点シンボルの夫々について、前記特性情報及び前記耐量情報を求めて分岐点シンボル情報を作成し、前記分岐点シンボルと対応付けて前記記憶部に記憶する分岐点シンボル情報算出工程と、前記ツリー構造データの頂点を構成する前記分岐点シンボルの前記耐量情報が基準耐量以下の場合に、前記耐量情報に基づいて耐性が最も低い最低耐量経路を特定し、前記最低耐量経路の前記素子シンボルを特定し、前記識別情報に基づいて特定した前記素子シンボルに対応する前記設計用回路データの前記素子を耐量改善対象素子として特定する最低耐量経路特定工程と、を実行することを第１の特徴とする。
【００１２】
更に好ましくは、上記特徴のＥＳＤ耐量の検証方法は、前記演算処理手段が、前記検証対象特定工程の実行前に、前記設計用回路データに適用されるプロセス情報を取得し、前記プロセス情報に基づいて、前記素子別に生成される寄生ダイオードを特定し、前記設計用回路データに、当該寄生ダイオードの前記回路情報を付加する寄生素子付加工程を実行する。
【００１３】
更に好ましくは、上記何れかの特徴のＥＳＤ耐量の検証方法は、前記記憶部が、前記種別別に、基本シンボルと基本シンボル情報を複数記憶した基本シンボルデータを備え、前記基本シンボル情報が、前記種別情報、前記電流方向別の単位寸法当たりの単位特性情報及び単位耐圧情報を記憶しており、前記演算処理手段が、前記素子の形状寸法別、前記電流方向別に、前記基本シンボル情報の前記単位特性情報に前記形状寸法を乗算して求められる形状寸法別特性情報と、前記単位耐圧情報に前記形状寸法を乗算して求められる形状寸法別耐圧情報を求め、前記種別情報、前記形状寸法、前記電流方向別の前記形状寸法別特性情報及び前記形状寸法別耐圧情報を形状寸法別シンボル情報として記憶する前処理を実行する。
【００１４】
更に好ましくは、上記特徴のＥＳＤ耐量の検証方法は、前記演算処理手段が、等価回路データ作成工程において、前記検証対象素子の前記寸法情報を取得し、前記寸法情報及び前記種別情報を用いて、前記記憶部から前記形状寸法別シンボル情報を取得し、前記形状寸法別シンボル情報の前記電流方向別の前記形状寸法別特性情報及び前記形状寸法別耐圧情報を、前記検証対象素子の前記電流方向別の前記特性情報及び前記耐量情報とする。
【００１５】
更に好ましくは、上記何れかの特徴のＥＳＤ耐量の検証方法は、前記演算処理手段が、前記ツリー構造データ作成工程において、前記分岐点シンボルの１階層下側に、前記素子シンボル及び前記分岐点シンボルの内の２つを接続する。
【００１６】
更に好ましくは、上記何れかの特徴のＥＳＤ耐量の検証方法は、前記演算処理手段が、前記分岐点シンボル情報算出工程において、前記ツリー構造データの最下層の前記分岐点シンボルから順に、前記分岐点シンボル情報を算出する。
【００１７】
更に好ましくは、上記何れかの特徴のＥＳＤ耐量の検証方法は、分岐点シンボル情報の作成を行う前記分岐点シンボルを処理対象シンボルとし、前記処理対象シンボルの１階層下側に接続される前記素子シンボル及び前記分岐点シンボルを下層シンボルとし、前記下層シンボルの前記特性情報及び前記耐量情報に基づいて、前記処理対象シンボルの前記特性情報及び前記耐量情報を算出し、前記分岐点シンボル情報として記憶する。
【００１８】
更に好ましくは、上記特徴のＥＳＤ耐量の検証方法は、前記素子シンボル情報が、更に、前記電流方向別に、素子破壊が生じる電流値を示す破壊電流情報と、素子破壊が生じる電圧値を示す破壊電圧情報を記憶可能に構成され、前記ツリー構造データの前記分岐点シンボル情報が、更に、前記下層シンボルが、対応する前記等価回路データにおいて、並列接続されているか直列接続されているかを示す属性情報を含んで構成され、前記演算処理手段が、前記分岐点シンボル情報算出工程において、前記処理対象シンボルが並列接続の場合、前記下層シンボル夫々の前記特性情報を前記電流印加方向に加算して、前記処理対象シンボルの前記特性情報とし、前記下層シンボル夫々の前記破壊電圧情報の内、最小の前記破壊電圧情報を前記処理対象シンボルの前記破壊電圧情報とし、前記処理対象シンボルの前記破壊電圧情報及び前記特性情報に基づいて、前記処理対象シンボルの前記耐量情報を求め、前記処理対象シンボルが直列接続の場合、前記下層シンボル夫々の前記特性情報を電圧方向に加算して、前記処理対象シンボルの前記特性情報とし、前記下層シンボル夫々の前記破壊電流情報の内、最小の前記破壊電流情報を前記処理対象シンボルの前記破壊電流情報とし、前記処理対象シンボルの前記破壊電流情報及び前記特性情報に基づいて、前記処理対象シンボルの前記耐量情報を求める。
【００１９】
更に好ましくは、上記特徴のＥＳＤ耐量の検証方法は、前記演算処理手段が、前記最低耐量経路特定工程において、前記ツリー構造データの頂点から下層側に向かって順に経路を設定し、設定された前記経路が前記分岐点シンボルの場合、１階層下側に接続される前記素子シンボル及び前記分岐点シンボルの内、前記耐量情報の値が最も小さい前記素子シンボル及び前記分岐点シンボルを次の前記経路として設定することにより、前記最低耐量経路の経路探索を行う。
【００２０】
更に好ましくは、上記特徴のＥＳＤ耐量の検証方法は、前記演算処理手段が、前記最低耐量経路特定工程において、更に、探索された前記最低耐量経路から、前記識別情報に基づいて前記素子シンボルに対応する前記素子を特定し、前記最低耐量経路に対応する前記設計用回路データにおける経路を特定する。
【００２１】
更に好ましくは、上記何れかの特徴のＥＳＤ耐量の検証方法は、前記演算処理手段が、更に、前記最低耐量経路特定工程の実行後、前記耐量改善対象素子を、耐量の大きい前記素子に置き換えて新たな前記設計用回路データを作成する耐量改善工程を実行する。
【００２２】
上記目的を達成するための本発明に係るＥＳＤ耐量の検証装置は、前記設計用回路データを記憶する前記記憶部と、上記何れかの特徴のＥＳＤ耐量の検証方法における各工程を実行する前記演算処理手段と、を備えることを特徴とする。
【発明の効果】
【００２３】
上記何れかの特徴のＥＳＤ耐量の検証方法によれば、素子または端子の電流方向別の特性情報及び耐量情報を記憶した素子シンボル情報を備える素子シンボルと、２ノード間の電流方向別の特性情報及び耐量情報を記憶した分岐点シンボル情報を備える分岐点シンボルを用いて、設計用回路データをツリー構造データに変換する。これにより、検証対象端子間のＥＳＤ耐量が適切か否かを、ツリー構造データの頂点の分岐点シンボルの耐量情報のみで判定できる。また、ツリー構造データの経路探索のみで、ＥＳＤ耐量が低くなる最低耐量経路を容易に特定でき、且つ、最低耐量経路にある素子を、最低耐量経路の耐量を制限している耐量改善対象素子として容易に特定可能になる。更に、上記何れかの特徴のＥＳＤ耐量の検証方法によれば、最低耐量経路と耐量改善対象素子を容易に特定できることから、耐量改善対象素子に対して有効なＥＳＤ対策を講じることが可能になる。
【００２４】
また、上記何れかの特徴のＥＳＤ耐量の検証方法によれば、設計用回路データを用いて、最低耐量経路と耐量改善対象素子を容易に特定できるので、レイアウト実行前の回路設計段階で検証することが可能になり、設計工数の低減や開発コストの低減を図ることが可能になる。
【図面の簡単な説明】
【００２５】
【図１】本発明に係るＥＳＤ耐量の検証装置の概略構成例を示す概略ブロック図である。
【図２】本発明に係るＥＳＤ耐量の検証方法の前処理の処理手順例を示すフローチャートである。
【図３】ダイオード（逆方向バイアス及び順方向バイアス）の素子シンボル情報の作成手順を説明する概略図である。
【図４】ＮＰＮトランジスタ（電流方向ＣＥ及び電流方向ＥＣ）の素子シンボル情報の作成手順を説明する概略図である。
【図５】Ｎ型ＭＯＳトランジスタの素子シンボル情報の作成手順を説明する概略図である。
【図６】本発明に係るＥＳＤ耐量の検証方法の処理手順例を示すフローチャートである。
【図７】本発明に係るＥＳＤ耐量の検証方法で用いる設計用回路データの一部分例を示す概略部分回路図である。
【図８】寄生素子付加工程において、ダイオードに対し寄生ダイオードを付加する方法を示す概略ブロック図及び回路図である。
【図９】寄生素子付加工程において、Ｐ型ＭＯＳトランジスタに対し寄生ダイオードを付加する方法を示す概略ブロック図及び回路図である。
【図１０】本発明に係るＥＳＤ耐量の検証方法において、寄生素子付加工程の実行後における設計用回路データの一部分例を示す概略部分回路図である。
【図１１】等価回路データの一部分例を示す概略部分回路図である。
【図１２】回路整形処理実行後の等価回路データの一部分例を示す概略部分回路図である。
【図１３】相互に等価なブリッジ回路、Ｙ接続回路、Δ接続回路を示す概略回路図である。
【図１４】Δ接続回路からＹ接続回路に回路変換した場合における特性パラメータの変換方法を説明する概略回路図である。
【図１５】ツリー構造データの一例を示す概略ブロック図である。
【図１６】ツリー構造データの並列接続の場合における分岐点シンボル情報の作成方法を説明する概略ブロック図である。
【図１７】ツリー構造データの直列接続の場合における分岐点シンボル情報の作成方法を説明する概略ブロック図である。
【図１８】分岐点シンボル情報を付加したツリー構造データの一例を示す概略ブロック図である。
【図１９】最低耐量経路の例を示す概略ブロック図及び概略回路図である。
【図２０】従来技術に係るＥＳＤ耐量の検証方法の処理手順例を示すフローチャートである。
【図２１】従来技術に係るＥＳＤ耐量の検証方法の処理手順例を示すフローチャートである。
【発明を実施するための形態】
【００２６】
以下、本発明に係るＥＳＤ耐量の検証方法（以下、適宜「本発明方法」と略称する）及びＥＳＤ耐量の検証装置（以下、適宜「本発明装置」と略称する）の実施形態を図面に基づいて説明する。
【００２７】
本発明に係るＥＳＤ耐量の検証方法、及び、ＥＳＤ耐量の検証装置について、図１〜図１９を基に説明する。
【００２８】
〈装置構成〉
先ず、本発明装置１について、図１を基に説明する。本発明装置１は、図１に示すように、ハードディスク等の不揮発性記憶装置、及び、演算処理手段２０における演算結果や各種ＤＢから取得した情報を一時的に記憶するＲＡＭ等で構成された記憶部１０と、ＣＰＵ（中央処理装置）で構成され、ＥＳＤ耐量検証プログラムを実行することにより、設計用回路データに対するＥＳＤ耐量検証処理（本発明方法）を実行する演算処理手段２０と、ＥＳＤ耐量検証処理で用いる各種データの入力や操作を行うマウスやキーボード等で構成された入力部３０と、ＥＳＤ耐量検証処理の実行結果等を表示するディスプレイ等で構成された表示部４０と、記憶部１０、演算処理手段２０、入力部３０及び表示部４０の間のデータ転送を制御するデータ転送部５０を備えている。
【００２９】
記憶部１０は、ＥＳＤ耐量検証処理を実行するための処理手順からなるＥＳＤ耐量検証プログラム１１と、半導体集積回路上に設けられる複数の端子及び複数の素子別に、識別情報と端子または素子の種別を示す種別情報と接続情報を含む回路情報を記憶した設計用回路データ１２と、素子及び端子夫々の種別別、形状パラメータ別のライブラリを記憶したライブラリデータ１３と、素子の種別別に基本シンボル及び基本シンボル情報を記憶した基本シンボルデータ１４と、ＥＳＤ耐量検証処理の実行により一時的に生成される等価回路データ１５及びツリー構造データ１６を記憶可能に構成されている。
【００３０】
ここで、種別情報は、ダイオードやＮＰＮトランジスタ、Ｎ型ＭＯＳトランジスタ等を想定しており、形状パラメータは、素子面積や線幅等を想定している。また、設計用回路データ１２を構成する回路部品の夫々は、ライブラリデータ１３のライブラリに対応付けられており、種別情報及び識別情報を用いて対応するライブラリを検索可能である。また、基本シンボルは、有向記号データであり、本実施形態では、三角形の図形データで示される。また、基本シンボル情報は、種別情報と、電流方向別の単位寸法当たりの単位特性情報及び単位耐量情報を記憶し、基本シンボルと対応付けて記憶されている。
【００３１】
本発明方法の処理手順について、図２〜図１９を基に説明する。
【００３２】
本発明方法は、演算処理手段２０が、ＥＳＤ耐量検証処理として、設計用回路データ１２から、端子の内の２つを検証対象端子として設定し、接続情報に基づいて、２つの検証対象端子の間に接続される素子を検証対象素子として特定する検証対象特定工程と、２つの検証対象端子の間に流れる電流の電流印加方向を取得する電流印加方向取得工程と、検証対象素子の夫々を素子シンボルで表した等価回路データを作成して記憶部に記憶し、検証対象素子の識別情報、電流方向別の特性情報及び耐量情報を記憶した素子シンボル情報を作成し、素子シンボルに対応付けて記憶部に記憶する等価回路データ作成工程と、分岐点シンボルと等価回路データに含まれる全ての素子シンボルを用い、分岐点シンボルを頂点または分岐点とし、分岐点シンボルの１階層下側には、素子シンボル及び分岐点シンボルの内の少なくとも２つを接続することにより、等価回路データをツリー構造に変換してツリー構造データを作成し記憶部に記憶するツリー構造データ作成工程と、電流印加方向と、素子シンボル情報に記憶された電流方向別の特性情報及び耐量情報を用い、ツリー構造データの分岐点シンボルの夫々について、特性情報及び耐量情報を求めて分岐点シンボル情報を作成し、分岐点シンボルと対応付けて記憶部に記憶する分岐点シンボル情報算出工程と、ツリー構造データの頂点を構成する分岐点シンボルの耐量情報が基準耐量以下の場合に、耐量情報に基づいて耐性が最も低い最低耐量経路を特定し、最低耐量経路の素子シンボルを特定し、識別情報に基づいて特定した素子シンボルに対応する設計用回路データの素子を耐量改善対象素子として特定する最低耐量経路特定工程と、を実行する。
【００３３】
尚、本実施形態では、設計用回路データ１２が、複数のライブラリ（回路部品）を組み合わせて作成されている場合を想定していることから、演算処理手段２０は、ＥＳＤ耐量検証処理の実行前に、予め、種別別の基本シンボル情報を用いて、ライブラリ別、即ち、種別別、形状パラメータ別の形状パラメータ別シンボル情報を作成する前処理を実行するように構成されている。これにより、共通のライブラリに対応付けられた検証対象素子については、ＥＳＤ耐量検証処理の等価回路データ作成工程における素子シンボル情報の作成において、同じデータを利用できるため、処理工数の低減を図れる。尚、本実施形態では、前処理を最初の一回或いはライブラリデータ１３の変更毎に実行する場合を想定しているが、これに限るものではない。また、前処理を実行せず、ＥＳＤ耐量検証処理の実行毎に、等価回路データ作成工程（ステップ＃４）において、基本シンボル情報から直接素子シンボル情報を求めるように構成しても良い。
【００３４】
〈前処理〉
先ず、前処理について、図２〜図５を基に説明する。ここで、図２は、前処理の処理手順を示している。
【００３５】
図２に示すように、演算処理手段２０は、ライブラリデータ１３から、形状パラメータ別シンボル情報を作成する処理対象ライブラリを選択し（ステップ＃ｓ１）、処理対象ライブラリの種別情報と形状パラメータを取得する（ステップ＃ｓ２）。そして、種別情報をキーとして基本シンボルデータ１４を検索し、基本シンボル情報を取得する（ステップ＃ｓ３）。演算処理手段２０は、基本シンボル情報に記憶された電流方向別の単位寸法当たりの電気的特性を数列化し、形状パラメータを乗じて、形状パラメータ別シンボル情報を作成する（ステップ＃ｓ４）。
【００３６】
以下、ダイオードＤ１、ＮＰＮトランジスタＴ１、及び、Ｎ型ＭＯＳトランジスタＭＮの夫々について具体的に説明する。
【００３７】
先ず、ダイオードＤ１に対する形状パラメータ別シンボル情報の作成処理手順を、図３を基に説明する。
【００３８】
ダイオードＤ１の場合、図３（ａ）に示すダイオードＤ１の記号データに対し、図３（ｂ）に示す三角形のシンボルＳＤ１が用意されている。シンボルＳＤ１は、頂点がカソード端子側に、底辺がアノード端子側となるように配置される。
【００３９】
演算処理手段２０は、ダイオードＤ１を対象素子として選択した場合（ステップ＃ｓ１）、ライブラリデータ１３から、ダイオードＤ１の形状パラメータとして、図３（ｃ）に示すように、素子の幅Ｗ１を取得する（ステップ＃ｓ２）。
【００４０】
引き続き、演算処理手段２０は、基本シンボルデータ１４から、ダイオードＤ１の種別情報と一致する種別情報を持つ基本シンボル情報を取得する（ステップ＃ｓ３）。図３（ｄ）は、電流方向が、カソード端子からアノード端子に向かう方向ＫＡ（逆方向バイアス）である場合における基本シンボル情報の一例を示しており、図３（ｇ）は、電流方向が、アノード端子からカソード端子に向かう方向ＡＫ（順方向バイアス）である場合における基本シンボル情報の一例を示している。図３（ｄ）及び（ｇ）では、単位特性情報として、単位幅Ｗ当たりの電気的特性のグラフを示しており、単位耐量情報として、素子破壊が生じる電圧を示している。より具体的には、図３（ｄ）では、印加電圧が電圧Ｖ２より大きくなると素子破壊が生じ、電圧Ｖ１のとき、単位幅Ｗ当たりの電流値が電流Ｉ１となり、電圧Ｖ２のとき、単位幅Ｗ当たりの電流値が電流Ｉ２となっている。図３（ｇ）では、印加電圧が電圧Ｖ１より大きくなると素子破壊が生じ、電圧Ｖ１のとき、単位幅Ｗ当たりの電流値が電流Ｉ１となっている。
【００４１】
演算処理手段２０は、電流方向ＫＡについて、図３（ｄ）に示すＩＶ特性のグラフ（特性情報及び耐量情報）を数列化して、図３（ｅ）に示すように、電圧値と対応する電流値からなる数列データを作成し、図３（ｅ）の電流値の夫々にダイオードＤ１の素子幅Ｗ１を乗算して、図３（ｆ）に示す数列データ（形状パラメータ別シンボル情報）を作成する。図３（ｆ）では、電圧Ｖ１における電流値がＩ１×Ｗ１、電圧Ｖ２における電流値がＩ２×Ｗ１となっている。更に、演算処理手段は、電流方向ＡＫについて、図３（ｇ）に示すＩＶ特性のグラフ（特性情報及び耐量情報）を数列化して、図３（ｈ）に示すように、電圧値と対応する電流値からなる数列データを作成し、図３（ｈ）の電流値の夫々にダイオードＤ１の素子幅Ｗ１を乗算して、図３（ｉ）に示す数列データ（形状パラメータ別シンボル情報）を作成する。図３（ｉ）では、電圧Ｖ１における電流値がＩ１×Ｗ１となっている。
【００４２】
演算処理手段２０は、ダイオードＤ１の種別情報としてＤｉｏｄｅ、形状パラメータとして素子幅Ｗ１、図３（ｂ）に示すシンボルＳＤ１の記号データ、図３（ｆ）及び図３（ｉ）に示す形状パラメータ別シンボル情報を対応付けて記憶する（ステップ＃ｓ５）。
【００４３】
続いて、ベース端子とエミッタ端子が接続されたＮＰＮトランジスタＴ１に対する形状パラメータ別シンボル情報の作成処理手順を、図４を基に説明する。
【００４４】
ＮＰＮトランジスタＴ１の場合、図４（ａ）に示すＮＰＮトランジスタＴ１の記号データに対し、図４（ｂ）に示す三角形のシンボルＳＴ１が用意されている。シンボルＳＴ１は、頂点がコレクタ端子側に、底辺がエミッタ端子側となるように配置される。
【００４５】
演算処理手段２０は、ＮＰＮトランジスタＴ１を対象素子として選択した場合（ステップ＃ｓ１）、ライブラリデータ１３から、ＮＰＮトランジスタＴ１の形状パラメータとして、図４（ｃ）に示すように、素子の幅Ｗ２を取得する（ステップ＃ｓ２）。
【００４６】
引き続き、演算処理手段２０は、基本シンボルデータ１４から、ＮＰＮトランジスタＴ１の種別情報と一致する種別情報を持つ基本シンボル情報を取得する（ステップ＃ｓ３）。図４（ｄ）は、電流方向が、コレクタ端子からエミッタ端子に向かう方向（電流方向ＣＥ）の場合における基本シンボル情報の一例を示しており、図４（ｇ）は、電流方向が、エミッタ端子からコレクタ端子に向かう方向（電流方向ＥＣ）の場合における基本シンボル情報の一例を示している。図４（ｄ）及び（ｇ）では、単位特性情報として、単位幅Ｗ当たりの電気的特性のグラフを示しており、単位耐量情報として、素子破壊が生じる電圧を示している。より具体的には、図４（ｄ）では、印加電圧が電圧Ｖ４より大きくなると素子破壊が生じ、電圧Ｖ１のとき、単位幅Ｗ当たりの電流値が電流Ｉ１、電圧Ｖ２のとき、単位幅Ｗ当たりの電流値が電流Ｉ２、電圧Ｖ３のとき、単位幅Ｗ当たりの電流値が電流Ｉ３、電圧Ｖ４のとき、単位幅Ｗ当たりの電流値が電流Ｉ４となっている。図４（ｇ）では、印加電圧が電圧Ｖ１より大きくなると素子破壊が生じ、電圧Ｖ１のとき、単位幅Ｗ当たりの電流値が電流Ｉ１となっている。
【００４７】
演算処理手段２０は、電流方向ＣＥについて、図４（ｄ）に示すＩＶ特性のグラフ（特性情報及び耐量情報）を数列化して、図４（ｅ）に示すように、電圧値と対応する電流値からなる数列データを作成し、図４（ｅ）の電流値の夫々にＮＰＮトランジスタＴ１の素子幅Ｗ２を乗算して、図４（ｆ）に示す数列データ（形状パラメータ別シンボル情報）を作成する。図４（ｆ）では、電圧Ｖ１における電流値がＩ１×Ｗ２、電圧Ｖ２における電流値がＩ２×Ｗ２、電圧Ｖ３における電流値がＩ３×Ｗ２、電圧Ｖ４における電流値がＩ４×Ｗ２となっている。更に、演算処理手段は、電流方向ＥＣについて、図４（ｇ）に示すＩＶ特性のグラフ（特性情報及び耐量情報）を数列化して、図４（ｈ）に示すように、電圧値と対応する電流値からなる数列データを作成し、図４（ｈ）の電流値の夫々にＮＰＮトランジスタＴ１の素子幅Ｗ２を乗算して、図４（ｉ）に示す数列データ（形状パラメータ別シンボル情報）を作成する。図４（ｉ）では、電圧Ｖ１における電流値がＩ１×Ｗ２となっている。
【００４８】
演算処理手段２０は、ＮＰＮトランジスタＴ１の種別情報としてＴＮＰＮ、形状パラメータとして素子幅Ｗ２、図４（ｂ）に示すシンボルＳＴ１の記号データ、図４（ｆ）及び図４（ｉ）に示す形状パラメータ別シンボル情報を対応付けて記憶する（ステップ＃ｓ５）。
【００４９】
引き続き、Ｎ型ＭＯＳトランジスタＭＮに対する形状パラメータ別シンボル情報の作成処理手順を、図５を基に説明する。
【００５０】
Ｎ型ＭＯＳトランジスタＭＮの場合、図５（ａ）に示す設計用回路データの記号データに対し、図５（ｂ）に示すように、電流方向が、ゲート端子からソース端子に向かう方向ＧＳについてのシンボルＳＭＮ１と、電流方向が、ドレイン端子からソース端子に向かう方向ＤＳについてのシンボルＳＭＮ２の２つのシンボルが用意されている。シンボルＳＭＮ１は、三角形のシンボルであり、頂点がゲート端子側に、底辺がソース端子側となるように配置される。同様に、シンボルＳＭＮ２は、三角形のシンボルであり、頂点がドレイン端子側に、底辺がソース端子側となるように配置される。
【００５１】
演算処理手段２０は、Ｎ型ＭＯＳトランジスタＭＮを対象素子として選択した場合（ステップ＃ｓ１）、ライブラリデータ１３から、Ｎ型ＭＯＳトランジスタＭＮの形状パラメータとして、電流方向ＧＳについては、図５（ｃ）に示すように、素子の面積Ｓ１を取得し、電流方向ＤＳについては、図５（ｇ）に示すように、素子の幅Ｗ３を取得する（ステップ＃ｓ２）。
【００５２】
引き続き、演算処理手段２０は、基本シンボルデータ１４から、Ｎ型ＭＯＳトランジスタＭＮの種別情報と一致する種別情報を持ち、電流方向が方向ＧＳの基本シンボル情報と、電流方向が方向ＤＳの基本シンボル情報を取得する（ステップ＃ｓ３）。
【００５３】
図５（ｄ）は、Ｎ型ＭＯＳトランジスタＭＮの電流方向ＧＳの場合における単位特性情報と単位耐量情報を示している。図５（ｄ）では、単位特性情報として、単位面積Ｓ当たりのＩＶ特性のグラフを示しており、単位耐量情報として、素子破壊が生じる電圧を示している。より具体的には、図５（ｄ）では、印加電圧が電圧Ｖ２より大きくなると素子破壊が生じ、電圧Ｖ１のとき、単位面積Ｓ当たりの電流値が電流Ｉ１となり、電圧Ｖ２のとき、単位面積Ｓ当たりの電流値が電流Ｉ２となっている。
【００５４】
図５（ｈ）は、Ｎ型ＭＯＳトランジスタＭＮの電流方向ＤＳの場合における単位特性情報と単位耐量情報を示している。図５（ｈ）では、単位特性情報として、単位幅Ｗ当たりのＩＶ特性のグラフを示しており、単位耐量情報として、素子破壊が生じる電圧を示している。より具体的には、図５（ｈ）では、印加電圧が電圧Ｖ４より大きくなると素子破壊が生じ、電圧Ｖ１のとき、単位幅Ｗ当たりの電流値が電流Ｉ１、電圧Ｖ２のとき、単位幅Ｗ当たりの電流値が電流Ｉ２、電圧Ｖ３のとき、単位幅Ｗ当たりの電流値が電流Ｉ３、電圧Ｖ４のとき、単位幅Ｗ当たりの電流値が電流Ｉ４となっている。
【００５５】
演算処理手段２０は、電流方向ＧＳについて、図５（ｄ）に示すＩＶ特性のグラフ（特性情報及び耐量情報）を数列化して、図５（ｅ）に示すように、電圧値と対応する電流値からなる数列データを作成し、図５（ｅ）の電流値の夫々にＮ型ＭＯＳトランジスタＭＮの面積Ｓ１を乗算して、図３（ｆ）に示す数列データ（形状パラメータ別シンボル情報）を作成する。図５（ｆ）では、電圧Ｖ１における電流値がＩ１×Ｓ１、電圧Ｖ２における電流値がＩ２×Ｓ１となっている。
【００５６】
更に、演算処理手段２０は、電流方向ＤＳについて、図５（ｇ）に示すＩＶ特性のグラフ（特性情報及び耐量情報）を数列化して、図５（ｈ）に示すように、電圧値と対応する電流値からなる数列データを作成し、図５（ｈ）の電流値の夫々にＮ型ＭＯＳトランジスタＭＮの素子幅Ｗ３を乗算して、図５（ｉ）に示す数列データ（形状パラメータ別シンボル情報）を作成する。図５（ｉ）では、電圧Ｖ１における電流値がＩ１×Ｗ３、電圧Ｖ２における電流値がＩ２×Ｗ３、電圧Ｖ３における電流値がＩ３×Ｗ３、電圧Ｖ４における電流値がＩ４×Ｗ３となっている。
【００５７】
演算処理手段２０は、Ｎ型ＭＯＳトランジスタＭＮの種別情報としてＮＭＯＳ、形状パラメータとして面積Ｓ１及び素子幅Ｗ１、図５（ｂ）に示すシンボルＳＭＮ１及びシンボルＳＭＮ２の記号データ、図５（ｆ）及び図５（ｊ）に示す形状パラメータ別シンボル情報を対応付けて記憶する（ステップ＃ｓ５）。
【００５８】
尚、本実施形態では、前処理において形状パラメータ別シンボル情報を作成するため、ライブラリデータ１３から形状パラメータを取得するとしているが、形状パラメータが記載された設計用回路データＣＤ０を用いる場合には、設計用回路データＣＤ０から形状パラメータを取得しても良い。
【００５９】
〈ＥＳＤ耐量検証処理〉
次に、ＥＳＤ耐量検証処理の処理手順について、図６を基に説明する。
【００６０】
尚、本実施形態では、設計用回路データ１２が複数の端子を備えており、複数の端子から複数の組み合わせで検証対象端子を設定し、検証対象端子の組み合わせの夫々に対し、電流印加方向（極性）を替えてＥＳＤ耐量検証を行う場合を想定している。尚、例えば、設計用回路データ１２の一部のみに変更が生じた場合等に対応するために、複数の組み合わせの内の一部のみに対してＥＳＤ耐量検証処理を実行可能に構成しても良いし、入力端子から接地端子方向等、特定の電流印加方向についてのみ、ＥＳＤ耐量検証処理を実行可能に構成しても良い。また、ＥＳＤ耐量検証処理の実行対象を、設計用回路データ１２の全体または一部、極性等を任意に指定できるように構成するのも好適である。
【００６１】
本発明装置１の演算処理手段２０は、入力部３０からの操作により、ＥＳＤ耐量検証プログラムの実行が開始されると、先ず、設計用回路データ１２を読み込む（ステップ＃１）。
【００６２】
ここで、図７は、設計用回路データ１２の一部（以下、設計用回路データＣＤ０）を示している。図７に示す設計用回路データＣＤ０は、ベース端子及びエミッタ端子が電源端子ＧＮＤ（接地電位）に、コレクタ端子が入力端子ＩＮ１に夫々接続されたＮＰＮトランジスタＴ０と、カソード端子が電源端子ＶＤＤ１（電源電圧）に、アノード端子が電源端子ＧＮＤに夫々接続されたダイオードＤ０と、ゲート端子が入力端子ＩＮ１に、ソース端子が電源端子ＶＤＤ１に、ドレイン端子がノードＮ１に夫々接続されたＰ型ＭＯＳトランジスタＭＰ０と、ゲート端子が入力端子ＩＮ１に、ソース端子が電源端子ＧＮＤに、ドレイン端子がノードＮ１に夫々接続されたＮ型ＭＯＳトランジスタＭＮ０と、内部回路を備えて構成されている。尚、ＮＰＮトランジスタＴ０は、入力端子ＩＮ１と電源端子ＧＮＤの間の保護素子であり、ダイオードＤ０は、電源端子ＶＤＤ１と電源端子ＧＮＤの間の保護素子である。また、Ｐ型ＭＯＳトランジスタＭＰ０とＮ型ＭＯＳトランジスタＭＮ０が入力回路ＩＯを構成しており、入力回路ＩＯの出力ノードであるノードＮ１が、内部回路に接続されている。
【００６３】
引き続き、演算処理手段２０は、設計用回路データＣＤ０に適用されるプロセス情報を取得し、プロセス情報に基づいて、素子別に生成される寄生ダイオードを特定し、設計用回路データＣＤ０に、当該寄生ダイオードの回路情報を付加する寄生素子付加工程を実行する（ステップ＃２）。
【００６４】
ここで、図８は、ダイオードＤＡに寄生ダイオードＰＤＡを付加する場合について、図９は、Ｐ型ＭＯＳトランジスタＭＰに寄生ダイオードＰＤＢを付加する場合について、夫々示している。
【００６５】
具体的には、図８（ａ）は、寄生ダイオードＰＤＡが生成されるダイオードＤＡの構造を示しており、Ｐ型基板１００上に、Ｎ型拡散層１０１が形成され、Ｎ型拡散層１０１内に、Ｐ型高濃度拡散層１０２とＮ型高濃度拡散層１０３が形成され、Ｐ型高濃度拡散層１０２がダイオードＤＡのアノード端子を、Ｎ型高濃度拡散層１０３がダイオードＤＡのカソード端子を構成している。このような構造のダイオードＤＡでは、Ｎ型拡散層１０１とＰ型基板１００の接合部分に寄生ダイオードＰＤＡが生成される。図８（ｂ）は、寄生ダイオードＰＤＡを付加する前のダイオードＤＡの図記号を示しており、図８（ｃ）は、寄生ダイオードＰＤＡを付加した後の回路構成を示している。
【００６６】
図９（ａ）は、寄生ダイオードＰＤＢが生成されるＰ型ＭＯＳトランジスタＭＰの構造を示しており、Ｐ型基板１００上に、Ｎ型拡散層１１１が形成され、Ｎ型拡散層１１１内に、Ｐ型高濃度拡散層１１３、１１４、及び、Ｎ型高濃度拡散層１１５が形成され、Ｐ型高濃度拡散層１１３と１１４の間の上部領域に、ゲート電極１１２が形成されている。そして、Ｐ型高濃度拡散層１１３がＰ型ＭＯＳトランジスタＭＰのドレイン端子を、Ｐ型高濃度拡散層１１４がソース端子を、Ｎ型高濃度拡散層１１５がバックゲート端子を構成している。このような構造のＰ型ＭＯＳトランジスタＭＰでは、Ｎ型拡散層１１１とＰ型基板１００の接合部分に寄生ダイオードＰＤＢが生成される。図９（ｂ）は、寄生ダイオードＰＤＢを付加する前のＰ型ＭＯＳトランジスタＭＰの図記号を示しており、図９（ｃ）は、寄生ダイオードＰＤＢを付加した後の回路構成を示している。
【００６７】
ここで、図１０は、図７に示す設計用回路データＣＤ０の一部回路に対し、寄生素子付加工程を実行した後の設計用回路データＣＤ１を示している。寄生素子付加工程の実行後の図１０では、入力回路ＩＯについて、Ｐ型ＭＯＳトランジスタＭＰ０のソース端子とＧＮＤ端子の間に、カソード端子がＰ型ＭＯＳトランジスタＭＰ０のソース端子に、アノード端子が電源端子ＧＮＤに夫々接続される寄生ダイオードＰＤ０が付加されている。尚、寄生ダイオードＰＤ０は、Ｐ型基板１００とＮ型拡散層の接合で形成されることから、Ｐ型ＭＯＳトランジスタＭＰ０に対する寄生ダイオードＰＤＡ（図８（ｃ）参照）と、ダイオードＤ０に対する寄生ダイオードＰＤＢ（図９（ｃ）参照）を合成したものとなっている。
【００６８】
引き続き、演算処理手段２０は、図６に示すように、設計用回路データＣＤ１から、端子の内の２つを検証対象端子として設定し、検証を行なう電流印加方向を設定し、接続情報に基づいて、２つの検証対象端子の間に接続される素子を検証対象素子として特定する（ステップ＃３、検証対象特定工程）。以下、本実施形態では、図１０に示す寄生素子付加工程実行後の設計用回路データＣＤ１について、入力端子ＩＮ１及び電源端子ＧＮＤを検証対象端子として設定し、ＮＰＮトランジスタＴ０、ダイオードＤ０、Ｐ型ＭＯＳトランジスタＭＰ０、Ｎ型ＭＯＳトランジスタＭＮ０、及び、寄生ダイオードＰＤ０を検証対象素子として特定した場合について説明する。また、ここでの電流印加方向は、入力端子ＩＮ１に正の電圧が印加された場合を想定し、入力端子ＩＮ１から電源端子ＧＮＤに向かう方向とする。
【００６９】
引き続き、演算処理手段２０は、ステップ＃３で選択された検証対象素子夫々の記号データを、種別別の素子シンボルに置き換えて等価回路データＣＤ２を作成して記憶部１０に記憶し、当該検証対象素子の識別情報、特性情報及び耐量情報を記憶した素子シンボル情報を作成し、当該検証対象素子の素子シンボルに対応付けて記憶部１０に記憶する（ステップ＃４、等価回路データ作成工程）。本実施形態では、検証対象素子の夫々について、検証対象素子の種別情報を用いて基本シンボルデータ１４を検索し、検証対象素子の種別情報に対応する基本シンボルを取得して、検証対象素子の素子シンボルとし、設計用回路データＣＤ１の検証対象素子の記号データを素子シンボルに置き換える。更に、演算処理手段２０は、種別情報及び識別情報を用いてライブライデータ１３を検索し、検証対象素子に対応付けられたライブラリを特定し、前処理において作成した当該ライブラリの形状パラメータ別シンボル情報を取得して、検証対象素子の素子シンボル情報とする。
【００７０】
図１１は、図１０に示す設計用回路データＣＤ１に対応する等価回路データＣＤ２を示している。保護素子であるＮＰＮトランジスタＴ１の記号データが素子シンボルＳＴ１に、Ｐ型ＭＯＳトランジスタＭＰ０の記号データが素子シンボルＳＭＰ１及びＳＭＰ２に、Ｎ型ＭＯＳトランジスタＭＮ０の記号データが素子シンボルＳＭＮ１及びＳＭＮ２に、寄生ダイオードＰＤ０の記号データが素子シンボルＳＰＤ０に、保護素子であるダイオードＤ０の記号データがＳＤ０に、夫々置き換えられている。
【００７１】
更に、本実施形態では、図１１に示す等価回路データＣＤ２において、後述するツリー構造データＣＤ４の作成のため、回路整形処理を行う。具体的には、入力端子ＩＮ１及び電源端子ＧＮＤが検証対象端子となることから、図１２に示すように、入力端子ＩＮ１を図中左上側に、電源端子ＧＮＤが図中左下側に来るように、回路整形する。尚、図１２において、各矢印は、電流印加方向を示している。
【００７２】
ここで、図１３（ａ）は、ブリッジ回路であり、図１３（ｂ）は、図１３（ａ）に対応するΔ接続回路、図１３（ｃ）は、図１３（ａ）に対応するＹ接続回路である。また、図１４は、Δ接続回路からＹ接続回路に回路変換した場合における特性パラメータの変換方法を示している。図１４（ｃ）に示すように、Δ回路の有向シンボルｓａは、電圧源成分Ｅａ（電圧オフセット成分）と抵抗成分Ｒａ（電圧と電流の比例係数）で表すことができる。同様にして、有向シンボルｓｂは、電圧源成分Ｅｂと抵抗成分Ｒｂで表すことができ、有向シンボルｓｃは、電圧源成分Ｅｃと抵抗成分Ｒｃで表すことができる。Δ接続回路をＹ接続回路に変換すると、各有向シンボルｓａ，ｓｂ，ｓｃの特性パラメータである電圧源成分Ｅａ，Ｅｂ，Ｅｃと抵抗成分Ｒａ，Ｒｂ，Ｒｃは、図１４（ｃ）に示す値に変換される。回路整形する場合、図１３及び図１４に示すように、ブリッジ回路、Ｙ接続回路、Δ接続回路を、他の対応する回路に変換しても良い。
【００７３】
引き続き、演算処理手段２０は、図６に示すように、等価回路データＣＤ３に含まれる全ての素子シンボルと分岐点シンボルを用い、分岐点シンボルを頂点または分岐点とし、分岐点シンボルの１階層下側には、素子シンボル及び分岐点シンボルの内の少なくとも２つを接続することにより、等価回路データＣＤ３をツリー構造に変換してツリー構造データＣＤ４を作成し記憶部１０に記憶する（ステップ＃５、ツリー構造データ作成工程）。
【００７４】
ここで、図１５は、図１２に示す等価回路データＣＤ３に対応するツリー構造データの一例として、ツリー構造データＣＤ４を示している。また、後述する分岐点シンボルにおける耐量の算出のため、分岐点シンボルの１階層下側には、２つのシンボル（以下、ある分岐点シンボルからみて１階層下側に接続される素子シンボル及び分岐点シンボルを下層シンボルと称する）が接続され、素子シンボルには、下層側にシンボルが接続されないように構成する。図１５において、Ｊｐ１〜Ｊｐ４は、１階層下側に接続される素子シンボルまたは分岐点シンボルが並列接続されている分岐点シンボルであり、Ｊｓ１及びＪｓ２は、１階層下側に接続される素子シンボルまたは分岐点シンボルが直列接続されている分岐点シンボルである。ここでは、分岐点シンボルの名称の記号部分が属性情報を示し、名称全体で識別情報を構成している。尚、ここでは、後述する分岐点シンボルにおける耐量の算出を容易にするため、分岐点シンボルに接続される下層シンボルの数を２つに限定しているが、耐量の算出が可能であれば、これに限るものではない。
【００７５】
具体的には、分岐点シンボルの下層シンボルが２つに限定されることから、等価回路データＣＤ３において、先ず、等価回路データＣＤ３に含まれる全ての素子シンボルについて、並列接続か直列接続かを考慮して、２つのグループに分類し、当該２つのグループの頂点となる分岐点シンボルを作成する。更に、素子シンボルが３以上含まれるグループについて、並列接続か直列接続かを考慮して、２つのグループに分割し、当該２つのグループの頂点となる分岐点シンボルを作成する。
【００７６】
図１２では、等価回路データＣＤ３は、直列接続されたシンボルＳＴ１及びＳＭＮ１からなるグループＡ１と、シンボルＳＭＰ１、シンボルＳＰＤ１、ＳＤ１、ＳＭＰ２及びＳＭＮ２からなるグループＡ２が並列接続される構成となっている。また、グループＡ２は、シンボルＳＰＤ１及びＳＤ１及びＳＭＰ２及びＳＭＮ２からなるグループＡ３と、シンボルＳＭＰ１が直列接続される構成となっている。グループＡ３は、並列接続されたシンボルＳＰＤ１及びＳＤ１からなるグループＡ４と、直列接続されたシンボルＳＭＰ２及びＳＭＮ２からなるグループＡ５が、並列接続される構成となっている。
【００７７】
従って、先ず、グループＡ５について、２つのシンボルＳＭＰ２及びＳＭＮ２が直列接続されていることから、分岐点シンボルＪｓ１を作成して、２つのシンボルＳＭＰ２及びＳＭＮ２を１階層下側に下層シンボルとして接続する。次に、グループＡ４について、２つのシンボルＳＰＤ１及びＳＤ１が並列接続されていることから、分岐点シンボルＪｐ１を作成して、２つのシンボルＳＰＤ１及びＳＤ１を１階層下側に下層シンボルとして接続する。引き続き、グループＡ３について、グループＡ５とグループＡ４が並列接続される構成となっていることから、分岐点シンボルＪｐ２を作成し、グループＡ５の頂点である分岐点シンボルＪｓ１とグループＡ４の頂点である分岐点シンボルＪｐ１を、１階層下側に下層シンボルとして接続する。引き続き、グループＡ２について、シンボルＳＭＰ１とグループＡ３が直列接続される構成となっていることから、分岐点シンボルＪｓ２を作成し、シンボルＳＭＰ１とグループＡ３の頂点を構成する分岐点シンボルＪｐ２を、１階層下側に下層シンボルとして接続する。引き続き、グループＡ１について、２つのシンボルＳＴ１及びＳＭＮ１が並列接続されているので、分岐点シンボルＪｐ３を作成し、２つのシンボルＳＴ１及びＳＭＮ１を１階層下側に下層シンボルとして接続する。最後に、グループＡ１とグループＡ２が並列接続される構成となっていることから、分岐点シンボルＪｐ４を作成し、グループＡ１の頂点である分岐点シンボルＪｐ３とグループＡ２の頂点である分岐点シンボルＪｓ２を、１階層下側に下層シンボルとして接続する。
【００７８】
尚、本実施形態では、等価回路データＣＤ３に対応するツリー構造データとして、ツリー構造データＣＤ４を例示したが、これに限るものではない。
【００７９】
引き続き、演算処理手段２０は、図６に示すように、素子シンボル情報に記憶された電流方向別の特性情報及び耐量情報を用い、ツリー構造データＣＤ４の分岐点シンボルの夫々について、特性情報及び耐量情報を求め、分岐点シンボル情報として記憶部１０に記憶する（ステップ＃６、分岐点シンボル情報算出工程）。
【００８０】
ここで、素子シンボル情報には、電流方向別に特性情報及び耐量情報が記憶されていることから、分岐点シンボルの下層シンボルに素子シンボルが含まれる場合、演算処理手段２０は、ステップ＃３で特定した電流印加方向に基づいて、分岐点シンボル情報の算出に利用する特性情報及び耐量情報を特定する。即ち、ステップ＃３で特定した電流印加方向から、素子シンボルの電流方向を特定し、当該電流方向に一致する電流方向の特性情報及び耐量情報を利用する。
【００８１】
ここで、分岐点シンボル情報は、２つの下層シンボルの情報を用いて求めることから、ツリー構造データＣＤ４の最下層の分岐点シンボルから順に処理対象シンボルを設定し、処理対象シンボルの下層側に接続される２つの下層シンボルの特性情報及び耐量情報に基づいて、処理対象シンボルの特性情報及び耐性情報を算出し、処理対象シンボルの分岐点シンボル情報として記憶する。図１５に示すツリー構造データＣＤ４では、例えば、ｊｐ１、ｊｓ１、ｊｐ２、ｊｓ２、ｊｐ３、ｊｐ４の順に処理対象シンボルを設定する。尚、処理対象シンボルの設定順序は、これに限られるものではなく、処理対象シンボルは、下層側にある全ての分岐点シンボル情報が算出されている分岐点シンボルを設定すれば良い。
【００８２】
ここで、図１６は、並列接続の分岐点シンボルＪｐについての分岐点シンボル情報の作成方法を示しており、図１７は、直列接続の分岐点シンボルＪｓについての分岐点シンボル情報の作成方法を示している。
【００８３】
先ず、並列接続の分岐点シンボルＪｐにおける分岐点シンボル情報の作成方法について、図１６を基に説明する。尚、図１６では、説明のため、１階層下側に２つの素子シンボルＳｐａ及びＳｐｂが接続されている分岐点シンボルＪｐについて説明する。
【００８４】
具体的には、図１６に示すように、分岐点シンボルＪｐの特性情報を、Ｉ＝ｆｊｐ（Ｖ）で表すとすると、特性情報ｆｊｐ（Ｖ）は、下層シンボルＳｐａの特性情報ｆｐａと下層シンボルＳｐｂの特性情報ｆｐｂを電流印加方向に加算して求められ、ｆｊｐ（Ｖ）＝ｆｐａ（Ｖ）＋ｆｐｂ（Ｖ）で表される。また、分岐点シンボルＪｐの破壊電圧Ｖｊｐは、下層シンボルＳｐａの破壊電圧Ｖｐａと下層シンボルＳｐｂの破壊電圧Ｖｐｂの内の小さい方で求められ、Ｖｊｐ＝ｍｉｎ（Ｖｐａ、Ｖｐｂ）で表される。分岐点シンボルＪｐの破壊電流Ｉｊｐは、特性情報ｆｊｐ（Ｖ）と破壊電圧Ｖｐｂを用いて、Ｉｊｐ＝ｆｊｐ（Ｖｊｐ）で求められる。
【００８５】
次に、直列接続の分岐点シンボルＪｓにおける分岐点シンボル情報の作成方法について、図１７を基に説明する。尚、図１７では、説明のため、１階層下側に２つの下層シンボルＳｓａ及びＳｓｂが接続されている分岐点シンボルＪｓについて説明する。
【００８６】
具体的には、図１７に示すように、分岐点シンボルＪｓの特性情報を、Ｖ＝ｆｊｓ（Ｉ）で表すとすると、特性情報ｆｊｓ−１（Ｖ）は、下層シンボルＳｓａの特性情報ｆｓａと下層シンボルＳｓｂの特性情報ｆｓｂを電圧方向に加算して求められ、ｆｊｓ−１（Ｉ）＝ｆｓａ−１（Ｉ）＋ｆｓｂ−１（Ｉ）で表される。また、分岐点シンボルＪｓの破壊電流Ｉｊｓは、下層シンボルＳｓａの破壊電流Ｉｓａと下層シンボルＳｓｂの破壊電流Ｉｓｂの内の小さい方で求められ、Ｉｊｓ＝ｍｉｎ（Ｉｓａ、Ｉｓｂ）で表される。分岐点シンボルＪｓの破壊電圧Ｖｊｓは、特性情報ｆｊｓ−１（Ｉ）と破壊電流Ｉｊｓ用いて、Ｖｊｓ＝ｆｊｓ（Ｉｊｓ）で求められる。
【００８７】
図１８は、図１５に示すツリー構造データＣＤ４に、分岐点シンボル情報を付加したツリー構造データＣＤ５を示している。尚、分岐点シンボルＪｐ１の破壊耐圧Ｖｊｐ１＝ｍｉｎ（Ｖｐｄ１、Ｖｄ１）は、シンボルＳＰＤ１の破壊電圧Ｖｐｄ１＜シンボルＳＤ１の破壊電圧Ｖｄ１とすると、Ｖｊｐ１＝Ｖｐｄ１となる。同様に、分岐点シンボルＪｓ１の破壊電流Ｉｊｓ１＝ｍｉｎ（Ｉｍｎ２、Ｉｍｐ２）は、シンボルＳＭＮ２の破壊電流Ｉｍｎ２＞シンボルＳＭＰ２の破壊電流Ｉｍｐ２とすると、Ｉｊｓ１＝Ｉｍｐ２となる。分岐点シンボルＪｐ２の破壊電圧Ｖｊｐ２＝ｍｉｎ（Ｖｊｐ１、Ｖｊｓ１）は、分岐点シンボルＪｐ１の破壊電圧Ｖｊｐ１＞分岐点シンボルＪｓ１の破壊電圧Ｖｊｓ１とすると、Ｖｊｐ２＝Ｖｊｓ１となる。分岐点シンボルＪｓ２の破壊電流Ｉｊｓ２＝ｍｉｎ（Ｉｍｐ１、Ｉｊｐ２）は、シンボルＳＭＰ１の破壊電流Ｉｍｐ１＞分岐点シンボルＪｐ２の破壊電流Ｉｊｐ２とすると、Ｉｊｓ２＝Ｉｊｐ２となる。分岐点シンボルＪｐ３の破壊電圧Ｖｊｐ３＝ｍｉｎ（Ｖｔ１、Ｖｍｎ１）は、シンボルＳＴ１の破壊電圧Ｖｔ１＜シンボルＳＭＮ１の破壊電圧Ｖｍｎ１とすると、Ｖｊｐ３＝Ｖｔ１となる。分岐点シンボルＪｐ４の破壊電圧Ｖｊｐ４＝ｍｉｎ（Ｖｊｐ３、Ｖｊｓ２）は、分岐点シンボルＪｐ３の破壊電圧Ｖｊｐ３＞分岐点シンボルＪｓ２の破壊電圧Ｖｊｓ２とすると、Ｖｊｐ４＝Ｖｊｓ２となる。
【００８８】
このように構成することにより、ツリー構造データＣＤ５の頂点の分岐点シンボルＪｐ４の分岐点シンボル情報は、下層側に接続される全ての素子シンボルの情報を集約したものとなっている。即ち、分岐点シンボルＪｐ４の特性情報及び耐量情報は、検証対象端子間の特性情報及び耐量情報となる。
【００８９】
引き続き、演算処理手段２０は、図６に示すように、ツリー構造データＣＤ５の頂点を構成する分岐点シンボルＪｐ４の耐量情報が、基準耐量以下であるか否かを判定する（ステップ＃７）。
【００９０】
ステップ＃７において、ツリー構造データＣＤ５の頂点を構成する分岐点シンボルの耐量情報が、基準耐量以下の場合は（ステップ＃７で「ＹＥＳ」分岐）、ツリー構造データＣＤ５を用い、耐量情報に基づいて耐性が最も低い最低耐量経路を特定し、最低耐量経路の末端に接続されている素子シンボルを、耐量を制限しているシンボルであると特定し、識別情報に基づいて素子シンボルに対応する設計用回路データ１２の素子を耐量改善対象素子として特定する（ステップ＃８、最低耐量経路特定工程）。
【００９１】
最低耐量経路の特定は、ツリー構造データＣＤ５の頂点から下層側に向かって順に経路を設定し、設定された経路が分岐点シンボルの場合、１階層下側に接続される素子シンボル及び分岐点シンボルの内、耐量情報の値が最も小さい素子シンボル及び分岐点シンボルを次の経路として設定することにより、最低耐量経路の経路探索を行う。
【００９２】
より具体的には、設定された経路が、並列接続の分岐点シンボルの場合は、下層シンボルの内、破壊電圧の値が小さい下層シンボルを選択する。直列接続の分岐点シンボルの場合は、下層シンボルの内、破壊電流の値が小さい下層シンボルを選択する。
【００９３】
図１８に示すツリー構造データＣＤ５の場合、頂点の分岐点シンボルＪｐ４から順に経路探索を行う。分岐点シンボルＪｐ４は、分岐点シンボルＪｐ３と分岐点シンボルＪｓ２が並列接続されていることを示すシンボルであり、分岐点シンボルＪｐ３の破壊電圧Ｖｊｐ３＞分岐点シンボルＪｓ２の破壊電圧Ｖｊｓ２であることから、破壊電圧の値が小さい分岐点シンボルＪｓ２を選択する。分岐点シンボルＪｓ２は、素子シンボルＳＭＰ１と分岐点シンボルＪｐ２が直列接続されていることを示すシンボルであり、素子シンボルＳＭＰ１の破壊電流Ｉｍｐ１＞分岐点シンボルＪｐ２の破壊電流Ｉｊｐ２であることから、破壊電流の値が小さい分岐点シンボルＪｐ２を選択する。分岐点シンボルＪｐ２は、分岐点シンボルＪｐ１と分岐点シンボルＪｐ２が並列接続されていることを示すシンボルであり、分岐点シンボルＪｐ１の破壊電圧Ｖｊｐ１＞分岐点シンボルＪｓ１の破壊電圧Ｖｊｓ１であることから、破壊電圧の値が小さい分岐点シンボルＪｓ１を選択する。分岐点シンボルＪｓ１は、素子シンボルＳＭＮ２とＳＭＰ２が直列接続されていることを示すシンボルであり、素子シンボルＳＭＮ２の破壊電流Ｉｍｎ２＞素子シンボルＳＭＰ２の破壊電流Ｉｍｐ２であることから、破壊電流の値が小さい素子シンボルＳＭＰ２を選択する。
【００９４】
図１９は、ツリー構造データＣＤ５における経路探索により特定した最低耐量経路と耐量を制限している素子シンボルについて、回路整形処理後の等価回路データＣＤ３、回路整形処理前の等価回路データＣＤ２、寄生素子付加後の設計用回路データＣＤ１の対応関係を示している。図１９（ａ）に示すように、ツリー構造データＣＤ５の最低耐量経路の末端には、素子シンボルＳＭＰ２が接続されていることから、素子シンボルＳＭＰ２が耐量を制限している素子として特定できる。
【００９５】
最低耐量経路特定工程（ステップ＃１０）の実行後、演算処理手段２０は、耐量改善対象素子を、耐量の大きい素子に置き換える。尚、ここでは、設計用回路データ１２において回路部品の追加等を行わず、素子の置換のみを想定していることから、分岐点シンボル情報の算出前のツリー構造データＣＤ４が同じになる。従って、耐量改善対象素子を耐量の大きい素子に置き換え、耐量改善対象素子に対応する素子シンボルの素子シンボル情報を、置き換えた素子に対応する素子シンボルの素子シンボル情報に置き換えた後、ステップ＃６に移行し、分岐点シンボル情報の算出から再度ＥＳＤ耐量検証処理を実行する。ステップ＃７において、頂点の分岐点シンボル情報の耐量情報が基準耐量より大きくなるまで、ステップ＃６〜＃９を繰り返し実行する。これにより、検証対象端子間のＥＳＤ耐量が適切に設定される。尚、図６には記載していないが、耐量の大きい素子に置き換えが可能でない場合等、設計用回路データ１２に変更を行う場合には、ステップ＃１から再度ＥＳＤ耐量検証処理を実行する。
【００９６】
ステップ＃７において、ツリー構造データＣＤ５の頂点を構成する分岐点シンボルの耐量情報が、基準耐量より大きい場合は（ステップ＃７で「ＮＯ」分岐）、検証対象端子間のＥＳＤ耐量が確保されていると判定し、現在の検証対象端子に対する設定された極性での処理を終了する。そして、ＥＳＤ耐量検証処理が実行されていない検証対象端子の組み合わせ及び極性を特定し、新たな検証対象端子及び電流印加方向を設定する（ステップ＃１０）。本実施形態では、検証対象端子及び極性の他の組み合わせとしては、例えば、入力端子ＩＮ１及び電源端子ＧＮＤを検証対象端子とし、電流印加方向が上記実施形態とは逆になる場合、即ち、電流印加方向が電源端子ＧＮＤ側から入力端子ＩＮ１に向かう方向の場合（入力端子ＩＮ１に負の電圧が印加された場合）が考えられる。また、電源端子ＶＤＤ１と入力端子ＩＮ１を検証対象端子とする等が考えられる。尚、検証対象端子の組み合わせは、例えば、一般的にサージ電流が電源端子に流れることから、一方を電源端子、他方をそれ以外の端子の組み合わせで選択することが望ましいが、これに限るものではない。
【００９７】
ステップ＃１０において、新たにＥＳＤ耐量検証処理を実行する検証対象端子及び電流印加方向が特定された場合は（ステップ＃１１で「有」分岐）、ステップ＃４に移行し、等価回路データの作成から再度ＥＳＤ耐量検証処理を実行する。尚、図示しないが、検証対象端子が同じで、極性のみを反転させた場合には、設計用回路データ１２に変更が無いことから、前回と同じツリー構造データＣＤ４を利用可能である。この場合には、ステップ＃６の分岐点シンボル情報の算出から、再度ＥＳＤ耐量検証処理を実行しても良い。ステップ＃１０において、ＥＳＤ耐量検証処理を実行する検証対象端子が新たに特定されない場合は、ＥＳＤ耐量検証処理を終了する（ステップ＃１１で「無」分岐）。
【００９８】
尚、上記実施形態では、同じ検証対象端子に対し電流印加方向を変えて検証を行う構成であることから、素子シンボル情報が、２つの電流方向の夫々について、特性情報及び耐量情報を記憶している場合を想定して説明したが、これに限るものではない。例えば、素子シンボル情報の作成を、ＥＳＤ耐量検証処理の実行毎に、等価回路作成工程において行う場合等、電流方向が一方に特定される場合には、素子シンボル情報が、特定された電流方向の特性情報及び耐量情報のみを備えるように構成しても良い。
【符号の説明】
【００９９】
１        本発明装置
１０      記憶部
１１      ＥＳＤ耐量検証プログラム
１２      設計用回路データ
１３      ライブラリデータ
１４      基本シンボルデータ
１５      等価回路データ
１６      ツリー構造データ
２０      演算処理手段
３０      入力部
４０      表示部
５０      データ転送部
１００    Ｐ型半導体基板
１０１    Ｎ型拡散層
１０２    Ｐ型高濃度拡散層
１０３    Ｎ型高濃度拡散層
１１１    Ｎ型拡散層
１１２    ゲート電極
１１３    Ｐ型高濃度拡散層
１１４    Ｐ型高濃度拡散層
１１５    Ｎ型高濃度拡散層
ＣＤ０    設計用回路データ
ＣＤ１    設計用回路データ（寄生素子付加後）
ＣＤ２    等価回路データ
ＣＤ３    等価回路データ（回路整形処理後）
ＣＤ４    ツリー構造データ
ＣＤ５    ツリー構造データ（分岐点シンボル情報付加後）
ＩＮ１    入力端子
ＶＤＤ１  電源端子
ＧＮＤ    電源端子
ＩＯ      入力回路
ＭＰ      Ｐ型ＭＯＳトランジスタ
ＭＰ０    Ｐ型ＭＯＳトランジスタ
ＭＮ      Ｎ型ＭＯＳトランジスタ
ＭＮ０    Ｎ型ＭＯＳトランジスタ
Ｔ０      ＮＰＮトランジスタ
Ｔ１      ＮＰＮトランジスタ
Ｔ２      ＮＰＮトランジスタ
Ｄ０      ダイオード
Ｄ１      ダイオード
Ｄ２      ダイオード
ＤＡ      ダイオード
ＰＤ０    寄生ダイオード
ＰＤＡ    寄生ダイオード
ＰＤＢ    寄生ダイオード
Ｎ０      ノード
Ｎ１      ノード
Ｎ２      ノード
ＳＴ１    素子シンボル
ＳＭＰ１  素子シンボル
ＳＭＰ２  素子シンボル
ＳＭＮ１  素子シンボル
ＳＭＮ２  素子シンボル
ＳＰＤ１  素子シンボル
ＳＤ１    素子シンボル
Ｊｐ１    分岐点シンボル（並列接続）
Ｊｐ２    分岐点シンボル（並列接続）
Ｊｐ３    分岐点シンボル（並列接続）
Ｊｐ４    分岐点シンボル（並列接続）
Ｊｓ１    分岐点シンボル（直列接続）
Ｊｓ２    分岐点シンボル（直列接続）
【図１】
2013097682.tif 000003
【図２】
2013097682.tif 000004
【図３】
2013097682.tif 000005
【図４】
2013097682.tif 000006
【図５】
2013097682.tif 000007
【図６】
2013097682.tif 000008
【図７】
2013097682.tif 000009
【図８】
2013097682.tif 000010
【図９】
2013097682.tif 000011
【図１０】
2013097682.tif 000012
【図１１】
2013097682.tif 000013
【図１２】
2013097682.tif 000014
【図１３】
2013097682.tif 000015
【図１４】
2013097682.tif 000016
【図１５】
2013097682.tif 000017
【図１６】
2013097682.tif 000018
【図１７】
2013097682.tif 000019
【図１８】
2013097682.tif 000020
【図１９】
2013097682.tif 000021
【図２０】
2013097682.tif 000022
【図２１】
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