(57)【要約】【課題】半導体装置の共通規格に依存してテストモードのリセットを行うのではなく、自律してテストモードのリセットを行う半導体装置が、望まれる。【解決手段】半導体装置は、内部回路のテストを可能にする第１のテスト部と、第１のテスト部の動作状態を制御可能な第２のテスト部と、第２のテスト部が、第１のテスト部のリセット状態を解除したことに応答して活性化されると共に、第１のテスト部の活性化から所定の期間が経過後に、リセット信号を発生するテストリセット部と、を備えている。第２のテスト部は、テストリセット部が発生するリセット信号を受け付けた場合に、第１のテスト部をリセット状態とする。【選択図】図１
2013097844.tif 000002
【特許請求の範囲】
【請求項１】
内部回路のテストを可能にする第１のテスト部と、
前記第１のテスト部の動作状態を制御可能な第２のテスト部と、
前記第２のテスト部が、前記第１のテスト部のリセット状態を解除したことに応答して活性化されると共に、前記第１のテスト部の活性化から所定の期間が経過後に、リセット信号を発生するテストリセット部と、
を備え、
前記リセット信号を受けた前記第２のテスト部が前記第１のテスト部をリセット状態とすることを特徴する半導体装置。
【請求項２】
複数の前記第１のテスト部を含み、
前記第２のテスト部は、前記複数の第１のテスト部を共通してリセット状態とする請求項１の半導体装置。
【請求項３】
前記第２のテスト部は、
外部から供給されるテストアドレス信号をラッチする複数のラッチ回路と、
前記複数のラッチ回路の出力信号が所定の組み合わせの場合に、前記第１のテスト部のリセット状態の解除と、前記テストリセット部の活性化と、を行うイネーブル信号を発生するテストモードデコード回路と、
を含む請求項１又は２の半導体装置。
【請求項４】
前記テストリセット部は、外部から供給される信号に応じて前記リセット信号の発生を留保する請求項１乃至３のいずれか一に記載の半導体装置。
【請求項５】
前記テストリセット部は、外部から供給されるコマンド信号に応じて前記リセット信号の発生を留保する請求項４の半導体装置。
【請求項６】
前記テストリセット部は、ユーザには開示されていないコマンド信号に応じて前記リセット信号の発生を留保する請求項５の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、テストモードを備える半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等を初めとした半導体装置は、通常の動作モードに加え、内部回路のテストを目的としたテストモードを備える場合が多い。このような半導体装置は内部にテスト回路を備え、テストモード信号を設定することで、半導体装置の動作状態をテストモードに遷移させることができる。このテストモードを活用することで、製品出荷前に動作テストや評価解析を実現している。
【０００３】
ここで、テストモード時における半導体装置の動作は、通常の動作モードとは異なる部分も多い。つまり、ユーザが半導体装置をテストモードで動作させる状況は存在しない。そのため、テスト回路（テストモード）を備える半導体装置には、半導体装置に電源を投入する際なども含めて、半導体装置が意図せずテストモードに遷移することを防ぐ必要がある。
【０００４】
ここで、特許文献１において、イニシャライズコマンド等のコマンドに応じてリセット信号を発生し、これを用いてテストモードをリセットする同期型半導体記憶装置が開示されている。
【０００５】
さらに、特許文献２において、半導体記憶装置を内部に含むシステム側から制御可能な外部信号によって、内部テスト動作へのエントリーを決定するテストモード信号をリセットする技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−１４９７７１号公報
【特許文献２】特開２０００−０１１６９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
なお、上記先行技術文献の各開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明の観点からなされたものである。
【０００８】
上述のように、テスト回路を備える半導体装置には、ユーザが意図しないテストモードへの遷移を防ぐ必要がある。そこで、発明者らは半導体装置の電源投入時にテストモードを解除するテスト制御部（テストモード信号生成回路）の検討を以下のとおり行った。
【０００９】
図２は、半導体装置に含まれるテスト制御部の一例を示す図である。図２に示すモード検出回路１０は、テスト制御部の外部から発行される制御信号を受け取り、受け取った制御信号に応じて半導体装置のテストモードを設定する。モード検出回路１０は、テストモードへの遷移や、半導体装置の各種設定（カスレイテンシ、バースト長等の設定）を決定する。モード検出回路１０は、半導体装置をテストモードに遷移させる場合には、外部クロックに同期し、一定期間ＨレベルとなるＭＴＲＳ信号を発生する。
【００１０】
デコード回路２０は、モード検出回路１０が出力するＭＴＲＳ信号と、テストアドレス信号ＴＡ５〜ＴＡｎ（ｎは６以上の整数、以下同じ）の組み合わせと、に応じて一定期間ＨレベルとなるＴＬＡＳＥＬ０信号を発生する。
【００１１】
図３は、ラッチ回路３０ａの内部構成の一例を示す図である。ラッチ回路３０ａは、４個のインバータ回路と、２個のＮ型トランジスタと、２個のＰ型トランジスタと、ＮＡＮＤ回路と、トランスファーゲートと、２個のＭＯＳ容量と、を含んで構成されている。なお、ラッチ回路３０ａ〜３０ｅは、同一の構成のため、ラッチ回路３０ｂ〜３０ｅの回路構成の図示は省略する。ラッチ回路３０ａ〜３０ｅは、テストアドレス信号ＴＡ＜ｉ＞（ｉは４以下の整数、以下同じ）の論理レベルをラッチする。より具体的には、デコード回路２０が出力するＴＬＡＳＥＬ０信号がＨレベルの際に、テストアドレス信号ＴＡ＜ｉ＞の論理レベルを取り込み、ＴＬＡＳＥＬ０信号がＬレベルに遷移する際にラッチする。ラッチ回路３０ａ〜３０ｅが出力する信号が、テストモード信号ＴＥＳＴ０＜ｉ＞である。
【００１２】
図２に示すテスト制御部は、テストアドレス信号ＴＡ０〜ＴＡ４と、テストアドレス信号ＴＡ５〜ＴＡｎを設定することにより、テストモード信号を任意に設定可能となる。なお、本実施形態では、ｉは４以下の整数、ｎは６以上の整数として説明するが、いずれも必要となるテストモード信号のビット数に応じて拡張可能であることは勿論である。例えば、テストモード信号を８ビットに設定する場合には、ｉは７以上の整数、ｎは９以上の整数となる。
【００１３】
ＰＯＮ信号発生回路４０は、半導体装置の外部から供給される外部電源ＶＤＤの立ち上がりを検知し、パワーオンリセット信号ＰＯＮＢを出力する。
【００１４】
次に、図２に示すテスト制御部の動作について説明する。図４は、半導体装置に外部電源ＶＤＤを投入した際の各信号の波形の一例を示す図である。ＰＯＮ信号発生回路４０は、時刻Ｔ１において、外部電源ＶＤＤの立ち上がりを検知する。外部電源ＶＤＤの立ち上がりを検知したＰＯＮ信号発生回路４０は、パワーオンリセット信号ＰＯＮＢを出力する（Ｈレベルに設定する）。パワーオンリセット信号ＰＯＮＢは、ラッチ回路３０ａ〜３０ｅに入力されており、かつ、外部電源ＶＤＤが立ち上がる時刻Ｔ１以前は、パワーオンリセット信号ＰＯＮＢはＬレベルであるため、ラッチ回路３０ａ〜３０ｅの出力は強制的にＬレベルに設定される。この際、テストモード信号ＴＥＳＴ＜４：０＞は全てＬレベルであるため、テストモードは解除される。このように、ＰＯＮ信号発生回路４０によって、外部電源ＶＤＤの立ち上がりを検知し、半導体装置に外部電源ＶＤＤを投入した際に誤ってテストモードに遷移することを防止する。
【００１５】
しかし、外部電源ＶＤＤは半導体装置にとって理想的な立ち上がりを示すとは限らず、外部電源ＶＤＤの立ち上げ条件によっては、パワーオンリセット信号ＰＯＮＢがＨレベルに設定されるタイミングが不適切となる場合がある。
【００１６】
図５は、半導体装置に外部電源ＶＤＤを投入した際の各信号の波形の一例を示す図である。図５においては、外部電源ＶＤＤの立ち上がり条件が図４の場合とは異なり、ＰＯＮ信号発生回路４０は、時刻Ｔ０において、外部電源ＶＤＤの立ち上がりを検知している。時刻Ｔ０の時点では、外部電源ＶＤＤはラッチ回路３０ａ〜３０ｅが動作できるほど十分に立ち上がっておらず、時刻Ｔ０以前においては、ラッチ回路３０ａ〜３０ｅの出力を強制的にＬレベルに設定することができない（リセットできない）。従って、外部電源ＶＤＤが十分立ち上がった以降も、ラッチ回路３０ａ〜３０ｅは、テストアドレス信号ＴＡ０〜ＴＡ４の論理レベルをラッチし、出力することになる。即ち、ラッチ回路３０ａ〜３０ｅの出力はリセットされず、半導体装置はテストモードに遷移することになる。
【００１７】
ここで、半導体装置が特定の製品カテゴリに分類できる場合には、その製品カテゴリに含まれる半導体装置に共通して定められている規格を利用して、テストモードのリセットを行うことが考えられる。例えば、半導体装置がＤＤＲ２−ＳＤＲＡＭであれば、ＪＥＤＥＣ（Ｊｏｉｎｔ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｏｕｎｃｉｌ）において、クロックイネーブル信号ＣＫＥは外部電源ＶＤＤの立ち上げ時にはＬレベルを保持しなければならないことが規定されている。さらに、半導体装置のイニシャライズシーケンス（電源投入時の初期化処理）において、外部電源ＶＤＤの立ち上がり後２００μｓ後にプリチャージコマンドを発行するように規定されている。
【００１８】
また、半導体装置がＤＤＲ３−ＳＤＲＡＭであれば、外部電源ＶＤＤの立ち上げ時のクロックイネーブル信号ＣＫＥの維持すべきレベル以外に外部リセット信号／ＲＥＳＥＴのレベル設定も規定されている。なお、上述のような規定を利用して半導体装置のテストモードをリセットする際の詳細は後述する。
【００１９】
このような規定を利用して半導体装置のテストモードをリセットすることが考えられる。しかしながら、全ての半導体装置に上述するような規定が存在するとは限らない。即ち、テストモードを備える半導体装置には、電源投入時に意図せずテストモードに遷移し、そのままリセットがなされない可能性があるという問題がある。
【課題を解決するための手段】
【００２０】
本発明の第１の視点によれば、内部回路のテストを可能にする第１のテスト部と、前記第１のテスト部の動作状態を制御可能な第２のテスト部と、前記第２のテスト部が、前記第１のテスト部のリセット状態を解除したことに応答して活性化されると共に、前記第１のテスト部の活性化から所定の期間が経過後に、リセット信号を発生するテストリセット部と、を備え、前記リセット信号を受けた前記第２のテスト部が前記第１のテスト部をリセット状態とする半導体装置が提供される。
【発明の効果】
【００２１】
本発明の第１の視点によれば、半導体装置の共通規格に依存してテストモードのリセットを行うのではなく、自律してテストモードのリセットを行う半導体装置が、提供される。
【図面の簡単な説明】
【００２２】
【図１】本発明の一実施形態の概要を説明するための図である。
【図２】半導体装置に含まれるテスト制御部の一例を示す図である。
【図３】図２に示すラッチ回路３０ａの内部構成の一例を示す図である。
【図４】半導体装置に外部電源ＶＤＤを投入した際の各信号の波形の一例を示す図である。
【図５】半導体装置に外部電源ＶＤＤを投入した際の各信号の波形の一例を示す図である。
【図６】本発明の第１の実施形態に係る半導体装置１の内部構成の一例を示す図である。
【図７】図６に示すテスト制御部４の内部構成の一例を示す図である。
【図８】半導体装置１に外部電源ＶＤＤを投入した際の各信号の波形の一例を示す図である。
【図９】図７に示すテストモードデコード回路６０の回路構成の一例を示す図である。
【図１０】図７に示すＯＳＣ回路７０の回路構成の一例を示す図である。
【図１１】図７に示すテストモードリセット回路８０の回路構成の一例を示す図である。
【図１２】図７に示すリセット信号発生回路９０の回路構成の一例を示す図である。
【図１３】半導体装置１に外部電源ＶＤＤを投入した際の各信号の波形の一例を示す図である。
【図１４】半導体装置に含まれるテスト制御部の一例を示す図である。
【図１５】図１４に示すリセット信号発生回路９１の回路構成の一例を示す図である。
【図１６】半導体装置に外部電源ＶＤＤを投入した際の各信号の波形の一例を示す図である。
【図１７】半導体装置に含まれるテスト制御部の一例を示す図である。
【図１８】図１７に示すプリチャージ発生回路１１０の回路構成の一例を示す図である。
【図１９】半導体装置に外部電源ＶＤＤを投入した際の各信号の波形の一例を示す図である。
【図２０】本発明の第２の実施形態に係る半導体装置１ａの内部構成の一例を示す図である。
【図２１】図２０に示すテスト制御部４ａの内部構成の一例を示す図である。
【図２２】図２１に示す強制ＥＸＩＴ解除回路１２０の回路構成の一例を示す図である。
【図２３】本発明の第３の実施形態に係る半導体装置１ｂの内部構成の一例を示す図である。
【図２４】図２３に示すテスト制御部４ｂの内部構成の一例を示す図である。
【図２５】図２４に示す強制ＥＸＩＴ解除回路１２０ａの回路構成の一例を示す図である。
【図２６】図２４に示すコマンド発生回路１３０の回路構成の一例を示す図である。
【発明を実施するための形態】
【００２３】
初めに、図１を用いて一実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。
【００２４】
上述のように、テスト回路を備える半導体装置は、ユーザが意図しないテストモードへの遷移を防ぐ必要がある。その際、半導体装置が特定の製品カテゴリに分類できる場合には、その製品カテゴリに含まれる半導体装置に共通して定められている規格を利用して、テストモードのリセットを行うことが考えられる。しかし、全ての半導体装置にこのような規定が存在するとは限らない。そのため、半導体装置の共通規格に依存してテストモードのリセットを行うのではなく、自律してテストモードのリセットを行う半導体装置が、望まれる。
【００２５】
そこで、一例として図１に示す半導体装置２００を提供する。図１に示す半導体装置２００は、内部回路のテストを可能にする第１のテスト部２０１と、第１のテスト部２０１の動作状態を制御可能な第２のテスト部２０２と、第２のテスト部２０２が、第１のテスト部２０１のリセット状態を解除したことに応答して活性化されると共に、第１のテスト部２０１の活性化から所定の期間が経過後に、リセット信号を発生するテストリセット部２０３と、を備えている。さらに、第２のテスト部２０２は、テストリセット部２０３が発生するリセット信号を受け付けた場合に、第１のテスト部２０１をリセット状態とする。
【００２６】
ここで、外部電源ＶＤＤの立ち上げ条件等によって、半導体装置２００が誤ってテストモードに遷移した場合を考える。このような場合、半導体装置２００がテストモードに遷移した際（第１のテスト部２０１が活性化した時）に、テストリセット部２０３も活性化し、テストモードへ遷移してからの時間を計測する。その後、テストリセット部２０３が計測を始めてから所定の時間経過後に、第２のテスト部２０２をリセットするリセット信号を発生する。すると、第２のテスト部２０２がリセット状態に遷移すると共に、第１のテスト部２０１もリセット状態になる。従って、誤ってエントリーされてしまったテストモードを強制的にリセット（解除）することができる。
【００２７】
本発明において下記の形態が可能である。
【００２８】
［形態１］上記第１の視点に係る半導体装置のとおりである。
【００２９】
［形態２］前記半導体装置は、複数の前記第１のテスト部を含み、前記第２のテスト部は、前記複数の第１のテスト部を共通してリセット状態とすることが好ましい。
【００３０】
［形態３］前記第２のテスト部は、外部から供給されるテストアドレス信号をラッチする複数のラッチ回路と、前記複数のラッチ回路の出力信号が所定の組み合わせの場合に、前記第１のテスト部のリセット状態の解除と、前記テストリセット部の活性化と、を行うイネーブル信号を発生するテストモードデコード回路と、を含むことが好ましい。
【００３１】
［形態４］前記テストリセット部は、外部から供給される信号に応じて前記リセット信号の発生を留保することが好ましい。
【００３２】
［形態５］前記テストリセット部は、外部から供給されるコマンド信号に応じて前記リセット信号の発生を留保することが好ましい。
【００３３】
［形態６］前記テストリセット部は、ユーザには開示されていないコマンド信号に応じて前記リセット信号の発生を留保することが好ましい。
【００３４】
以下に具体的な実施の形態について、図面を参照してさらに詳しく説明する。
【００３５】
［第１の実施形態］
本発明の第１の実施形態について、図面を用いてより詳細に説明する。
【００３６】
図６は、本実施形態に係る半導体装置１の内部構成の一例を示す図である。
【００３７】
半導体装置１は、内部にメモリセルアレイ３１を備え、外部からクロックに同期して与えられたコマンド信号（ＲＡＳＢ、ＣＡＳＢ等）とアドレス信号ＡＤＤに基づいて、データ入出力端子ＤＱからメモリセルアレイ３１にデータをリードライトすることができる。
【００３８】
半導体装置１は、コマンドデコーダ２と、内部回路３と、テスト制御部４から構成されている。なお、図６には、簡単のため、本実施形態に係る半導体装置１の実施に関係するモジュールのみを記載する。
【００３９】
コマンドデコーダ２は、外部から与えられるＲＡＳＢ、ＣＡＳＢ、ＷＥＢ、ＣＳＢなどのコマンド信号を受け付ける。コマンドデコーダ２は、受け付けたコマンド信号をデコードし、半導体装置１の各部の動作を制御する。コマンドデコーダ２は、内部コマンド信号ＩＣＭＤとして内部回路３に、テストモードレジスタセットコマンドＴＭＲＳとしてテスト制御部４に、それぞれ制御信号を出力する。
【００４０】
内部回路３には、複数のメモリセルを内部に含むメモリセルアレイ３１と、メモリセルへのアクセスを制御する読み出し＆書き込み制御回路３２と、が含まれている。
【００４１】
テスト制御部４は、テストモードレジスタセットコマンドＴＭＲＳと、テストアドレス信号ＴＡ０〜ＴＡｎを受け付ける。テスト制御部４は、これらの入力信号からテストモード信号ＴＥＳＴｍ＜ｉ＞（ｍは１以上の整数、以下同じ）を読み出し＆書き込み制御回路３２に含まれるテストデコーダ（図６において図示せず）に供給する。
【００４２】
ここで、テストデコーダは内部回路３に含まれ、テスト対象となる回路と接続され、テストモード信号ＴＥＳＴｍ＜ｉ＞に応じて、テスト対象となる回路（図６において図示せず）の制御を行う回路である。また、整数ｍは読み出し＆書き込み制御回路３２に含まれるテストデコーダ及びテスト対象となる回路の個数を表すと共に、整数ｍによってテストモード信号、テストデコーダ、テスト対象となる回路が結びつけられている。より具体的には、テストモード信号ＴＥＳＴｍ＜ｉ＞により制御可能なテストデコーダ及びテスト対象となる回路は１つであり、これらのテストデコーダ及びテスト対象となる回路は他のテストモード信号からは制御できない。
【００４３】
図７は、テスト制御部４の内部構成の一例を示す図である。図７において図２と同一構成要素には、同一の符号を表し、その説明を省略する。
【００４４】
テスト制御部４は、モード検出回路１０と、デコード回路２０と、複数のラッチ回路３０ａ〜３０ｅと、ＰＯＮ信号発生回路４０と、複数のテスト部５０−１〜５０−ｍと、テストモードデコード回路６０と、ＯＳＣ回路７０と、テストモードリセット回路８０と、リセット信号発生回路９０と、インバータ回路ＩＮＶ５と、を含んでいる。なお、テスト部５０が上述の第１のテスト部に相当し、デコード回路２０、ラッチ回路３０ａ〜３０ｅ及びテストモードデコード回路６０が第２のテスト部に相当し、ＯＳＣ回路７０、テストモードリセット回路８０及びインバータ回路ＩＮＶ５が上述のテストリセット部に相当する。
【００４５】
図７と図２の相違点は、半導体装置１は、複数のテスト部５０−１〜５０−ｍと、テストモードデコード回路６０と、ＯＳＣ回路７０と、テストモードリセット回路８０と、リセット信号発生回路９０と、を備える点である。
【００４６】
複数のテスト部５０−１〜５０−ｍはそれぞれ、デコード回路５１と、複数のラッチ回路５２ａ〜５２ｅと、を含んでいる。デコード回路５１とデコード回路２０の構成、ラッチ回路３０ａ〜３０ｅとラッチ回路５２ａ〜５２ｅの構成は、それぞれ実質的に同一であるため、説明を省略する。
【００４７】
複数のテスト部５０−１〜５０−ｍは、互いに共通のテストアドレス信号ＴＡ０〜ＴＡｎを受け取る。しかし、複数のテスト部５０−１〜５０−ｍが活性化される条件は互いに異なる。即ち、複数のテスト部５０−１〜５０−ｍはそれぞれ、テストアドレス信号ＴＡ５〜ＴＡｎが互いに異なる組み合わせによって活性化される。その結果、テストアドレス信号ＴＡ５〜ＴＡｎを所定の組み合わせにすることで、複数のテスト部５０−１〜５０−ｍのうち、所望のテスト部を選択的に活性化することができる。言い換えれば、複数のテスト部５０−１〜５０−ｍのそれぞれに含まれるデコード回路５１は、テストアドレス信号ＴＡ５〜ＴＡｎが互いに異なる組み合わせに応答して、信号ＴＬＡＳＥＬｍを発生する。
【００４８】
さらに、複数のテスト部５０−１〜５０−ｍに含まれる複数のラッチ回路５２ａ〜５２ｅには、テストモードデコード回路６０からテストイネーブルモード信号ＴＶＴＭＥＮが共通に供給される。
【００４９】
複数のテスト部５０−１〜５０−ｍは、それぞれテストモード信号を発生し、テストモード信号は対応した読み出し＆書き込み制御回路３２に含まれるテストデコーダに供給される。なお、新たに追加したテストモードデコード回路６０等の構成及び動作については、半導体装置１の動作と共に説明する。
【００５０】
次に、本実施形態に係る半導体装置１の動作について説明する。
【００５１】
図８は、半導体装置１に外部電源ＶＤＤを投入した際の各信号の波形の一例を示す図である。なお、図８においては、複数のテスト部５０−１〜５０−ｍのうち、テスト部５０−１を活性化させる場合の波形を示す。また、図８において示す半導体装置１の動作は、半導体装置１が意図せずテストモードに遷移した場合の波形ではなく、半導体装置を意図してテストモードに遷移させる場合の波形である。
【００５２】
初めに、モード検出回路１０は、コマンドデコーダ２が出力するテストモードレジスタセットコマンドＴＭＲＳに応じて、テストモードへの遷移を決定する。その際に、モード検出回路１０は、外部クロック（図８では図示せず）に同期して、時刻Ｔ２及びＴ３で、一定期間ＨレベルとなるＭＴＲＳ信号を発生する。
【００５３】
ここで、時刻Ｔ２において、モード検出回路１０によってテストモードへの遷移が決定され（テストイネーブルモードをエントリーし）、時刻Ｔ３において、テストモードにおける動作モードを決定する（テストモードをエントリーする）。また、デコード回路２０は、モード検出回路１０が出力するＭＴＲＳ信号と、テストアドレス信号ＴＡ５〜ＴＡｎの組み合わせにより活性化され、一定期間ＨレベルとなるＴＬＡＳＥＬＺ信号を発生する（時刻Ｔ２）。
【００５４】
ラッチ回路３０ａ〜３０ｅは、デコード回路２０が出力するＴＬＡＳＥＬＺ信号がＨレベルの際にテストアドレス信号ＴＡ＜ｉ＞の論理レベルを取り込み、ＴＬＡＳＥＬＺ信号がＬレベルに遷移する際に取り込んだテストアドレス信号ＴＡ＜ｉ＞の論理レベルをラッチする。即ち、時刻Ｔ２の後、ＴＬＡＳＥＬＺ信号がＬレベルに遷移することで、テストモード信号ＴＥＳＴＺ＜４：０＞が確定する。
【００５５】
テストモードデコード回路６０は、ラッチ回路３０ａ〜３０ｅが出力するテストモード信号ＴＥＳＴＺ<４：０>を受け付け、その組み合わせに応じてテストイネーブルモード信号ＴＶＴＭＥＮを出力する。テストイネーブルモード信号ＴＶＴＭＥＮの活性レベルは、Ｈレベルである。
【００５６】
図９は、テストモードデコード回路６０の回路構成の一例を示す図である。図９に示すように、テストモードデコード回路６０は、２つのインバータ回路と、２つのＮＡＮＤ回路と、１つのＮＯＲ回路と、を含んでいる。図９に示す回路構成であれば、テストモード信号ＴＥＳＴＺ＜４：０＞が「１０１０１」の場合に限り、テストイネーブルモード信号ＴＶＴＭＥＮはＨレベルとなる。
【００５７】
また、上述のように、テスト部５０−１〜５０−ｍに含まれるデコード回路５１は、モード検出回路１０が出力するＭＴＲＳ信号と、テストアドレス信号ＴＡ５〜ＴＡｎと、を受け付ける。しかし、テスト部５０−１〜５０−ｍに含まれるデコード回路５１は、デコード回路２０とは、異なるテストアドレス信号ＴＡ５〜ＴＡｎの組み合わせにより活性化される。図８においては、テスト部５０−１に含まれるデコード回路５１が活性化すると、デコード回路５１は一定期間ＨレベルとなるＴＬＡＳＥＬ１信号を発生する（時刻Ｔ３）。
【００５８】
テスト部５０−１に含まれる複数のラッチ回路５２ａ〜５２ｅは、デコード回路５１が出力するＴＬＡＳＥＬ１信号がＨレベルの際にテストアドレス信号ＴＡ＜ｉ＞の論理レベルを取り込み、ＴＬＡＳＥＬ１信号がＬレベルに遷移する際に取り込んだテストアドレス信号ＴＡ＜ｉ＞の論理レベルをラッチする。即ち、ＴＬＡＳＥＬ１信号がＬレベルに遷移することで、テストモード信号ＴＥＳＴ１＜４：０＞が確定する。
【００５９】
また、テスト部５０−１に含まれるラッチ回路５２ａ〜５２ｅには、テストモードデコード回路６０が出力するテストイネーブルモード信号ＴＶＴＭＥＮが入力される。テスト部５０−１に含まれるラッチ回路５２ａ〜５２ｅは、テストイネーブルモード信号ＴＶＴＭＥＮがＨレベルの場合に、テストアドレス信号ＴＡ＜ｉ＞の論理レベルを取り込み、Ｌレベルの場合に出力をリセットする（Ｌレベルを出力する）。従って、テストイネーブルモード信号ＴＶＴＭＥＮが活性化されているＨレベルの場合に限り、半導体装置１のテスト制御部４は、テストモード信号の設定が可能となる。なお、テストイネーブルモード信号ＴＶＴＭＥＮはＯＳＣ回路７０に対しても入力される。
【００６０】
図１０は、ＯＳＣ回路７０の回路構成の一例を示す図である。図１０に示すように、ＯＳＣ回路７０は、１つのＮＡＮＤ回路と偶数個（図１０では４個）のインバータ回路で構成されている。また、最終段のインバータ回路の出力は、ＮＡＮＤ回路の入力にフィードバックされている。ＯＳＣ回路７０は、テストイネーブルモード信号ＴＶＴＭＥＮがＨレベルになると、一定周期の内部クロックパルス信号ＶＴＯＳＣを出力し、テストイネーブルモード信号ＴＶＴＭＥＮがＬレベルになることで内部クロックパルス信号ＶＴＯＳＣの出力を停止する。さらに、テストイネーブルモード信号ＴＶＴＭＥＮはインバータ回路ＩＮＶ５（図７参照）で論理反転され、テストモードリセット回路８０に対しても入力される。
【００６１】
図１１は、テストモードリセット回路８０の回路構成の一例を示す図である。テストモードリセット回路８０は、カウンタ回路８１とＡＮＤ回路を含んで構成される。カウンタ回路８１は、ｑビット（ｑは２以上の整数、以下同じ）のバイナリカウンタであって、ＯＳＣ回路７０が出力する内部クロックパルス信号ＶＴＯＳＣを入力とする。カウンタ回路８１を構成する各フリップフロップの出力は、ＡＮＤ回路の各入力端子に入力される。テストモードリセット回路８０は、カウンタ回路８１に含まれるフリップフロップの出力が全てＨレベルとなった時点で、一定期間Ｈレベルとなるテストモードリセット信号ＶＴＭＲＳＴを出力する。即ち、テストモードリセット回路８０はテストイネーブルモード信号ＴＶＴＭＥＮがＨレベルに遷移した後、内部クロックパルス信号ＶＴＯＳＣの周期×２ｑ秒後となる時刻Ｔ４において、テストモードリセット信号ＶＴＭＲＳＴを出力する（Ｈレベルに設定する）。
【００６２】
なお、テストモードリセット回路８０に含まれるカウンタ回路８１はテストイネーブルモード信号ＴＶＴＭＥＮをインバータ回路ＩＮＶ５で反転したＶＴＣＲＳＴ信号により初期化される。従って、テストイネーブルモード信号ＴＶＴＭＥＮがＬレベルの場合には、ＶＴＣＲＳＴ信号はＨレベルであり、テストモードリセット回路８０に含まれるカウンタ回路８１はリセットされる。一方、テストイネーブルモード信号ＴＶＴＭＥＮがＨレベルの場合には、ＶＴＣＲＳＴ信号はＬレベルであり、カウンタ回路８１は動作状態となる。
【００６３】
テストモードリセット回路８０が出力するテストモードリセット信号ＶＴＭＲＳＴは、リセット信号発生回路９０に入力される。
【００６４】
図１２は、リセット信号発生回路９０の回路構成の一例を示す図である。リセット信号発生回路９０は、インバータ回路とＡＮＤ回路を含んで構成される。リセット信号発生回路９０は、ＰＯＮ信号発生回路４０が出力するパワーオンリセット信号ＰＯＮＢと、テストモードリセット信号ＶＴＭＲＳＴと、を受け付ける。リセット信号発生回路９０が出力するＲＳＴＢ信号は、ラッチ回路３０ａ〜３０ｅに入力される。
【００６５】
ここで、リセット信号発生回路９０は、ＰＯＮ信号発生回路４０が外部電源ＶＤＤの立ち上がりを検知してパワーオンリセット信号ＰＯＮＢをＨレベルに設定するまでの期間、又は、テストモードリセット信号ＶＴＭＲＳＴがＨレベルに設定されている期間、ラッチ回路３０ａ〜３０ｅをリセットする。従って、本実施形態に係る半導体装置１が備えるテスト制御部４は、複数のテスト部５０−１〜５０−ｍを活性化するためのテストイネーブルモード信号ＴＶＴＭＥＮをＨレベルに設定してから（図８の時刻Ｔ２）、予め設定された時間を経過後（時刻Ｔ４）にテストモードリセット信号ＶＴＭＲＳＴを発生し、テストイネーブルモード信号ＴＶＴＭＥＮを非活性化することで、テストモード信号のリセットを行う。なお、時刻Ｔ２〜時刻Ｔ４までの時間は、カウンタ回路８１のカウント数により定まる。
【００６６】
以上の説明は、半導体装置１の外部からコマンドを発行することによって、半導体装置１をテストモードに遷移させる場合の動作に関するものである。即ち、図８の動作は半導体装置１を意図してテストモードに遷移させる場合の一例である。
【００６７】
次に、半導体装置１が意図に反してテストモードに遷移した場合の動作について説明する。
【００６８】
図１３は、半導体装置１に外部電源ＶＤＤを投入した際の各信号の波形の一例を示す図である。図１３では、半導体装置１のテスト制御部４のテストイネーブルモード信号ＴＶＴＭＥＮが外部電源ＶＤＤを投入する際に誤って活性化された（Ｈレベルとなった）場合の波形を示す。
【００６９】
図１３では、時刻Ｔ５において、テストモードデコード回路６０が出力するテストイネーブルモード信号ＴＶＴＭＥＮがＨレベルに設定されたものとする。なお、このテストイネーブルモード信号ＴＶＴＭＥＮがＨレベルに設定されることは、ユーザの意図に反する動作である。
【００７０】
テストイネーブルモード信号ＴＶＴＭＥＮがＨレベルに設定されると、ＯＳＣ回路７０が動作し、内部クロックパルス信号ＶＴＯＳＣが出力される。
【００７１】
テストモードリセット回路８０は、内部クロックパルス信号ＶＴＯＳＣを受け付け、内部に含まれるカウンタ回路８１により内部クロックパルス信号ＶＴＯＳＣの周期×２ｑ秒後となる時刻Ｔ６にテストモードリセット信号ＶＴＭＲＳＴをＨレベルに設定する。その後、テストモードリセット回路８０は、一定期間経過後に、テストモードリセット信号ＶＴＭＲＳＴをＬレベルに設定する。
【００７２】
テストモードリセット信号ＶＴＭＲＳＴがＨレベルに設定されることにより、リセット信号発生回路９０が出力するＲＳＴＢ信号はＬレベルとなり、ラッチ回路３０ａ〜３０ｅをリセットする。その結果、テストイネーブルモード信号ＴＶＴＭＥＮも非活性レベルにリセットされ、ラッチ回路５２ａ〜５２ｅの出力であるテストモード信号ＴＥＳＴｍ＜４：０＞もリセットされる。なお、テストイネーブルモード信号ＴＶＴＭＥＮが活性化されてから非活性化されるまでの時間設定は、内部クロックパルス信号ＶＴＯＳＣの周期及び
カウンタ回路８１のビット数により任意に設定することが可能である。
【００７３】
ここで、本実施形態においては、テストモードの設定をモード検出回路１０と、デコード回路２０と、ラッチ回路３０ａ〜３０ｅで行う構成について説明したが、他の回路構成であっても、テストモードを一定期間経過後にリセットする手法を適用可能であることは勿論である。
【００７４】
以上のように、半導体装置１では、ＯＳＣ回路７０及びテストモードリセット回路８０等を用いることで、予め任意に設定した時間後に、誤って活性化してしまったテストモード信号をリセットすることができる。従って、半導体装置１は、半導体装置の共通規格に依存してテストモードのリセットを行うのではなく、半導体装置が自律してテストモードのリセットを行うことができる。
【００７５】
その結果、半導体装置の製品カテゴリに特有な外部信号やコマンドに応じてイニシャライズシーケンスを変更することで、半導体装置１が意図せずテストモードに遷移することを防止する必要がない。即ち、半導体装置１を含むシステム側のイニシャライズシーケンスを変更する必要がない。
【００７６】
次に、半導体装置が特定のカテゴリに分類できる場合には、そのカテゴリに含まれる半導体装置に共通して定められている規格を利用して、テストモードのリセットの実現について説明する。
【００７７】
図１４は、半導体装置に含まれるテスト制御部の一例を示す図である。図１４において図２と同一構成要素には、同一の符号を表し、その説明を省略する。図１４と図２の相違点は、外部信号であるクロックイネーブル信号ＣＫＥを受け付ける初段回路１００と、リセット信号発生回路９１と、備える点である。
【００７８】
クロックイネーブル信号ＣＫＥは、外部電源ＶＤＤの立ち上げ時にはＬレベルに設定される。このことは、ＤＤＲ２−ＳＤＲＡＭの製品仕様としてＪＥＤＥＣで規定されている。クロックイネーブル信号ＣＫＥは、初段回路１００に入力され、ＣＫＥＩＮＴ信号としてリセット信号発生回路９１に入力される。
【００７９】
図１５は、リセット信号発生回路９１の回路構成の一例を示す図である。図１５に示すように、リセット信号発生回路９１はＡＮＤ回路である。リセット信号発生回路９１は、ＰＯＮ信号発生回路４０が出力するパワーオンリセット信号ＰＯＮＢと、ＣＫＥＩＮＴ信号と、の論理積をＲＳＴＢ信号として出力する。即ち、クロックイネーブル信号ＣＫＥがＬレベルの期間は、ＲＳＴＢ信号はＬレベルとなるため、外部電源ＶＤＤが十分立ち上がるまでの期間、ラッチ回路３０ａ〜３０ｅのリセットを行うことができる。
【００８０】
図１６は、半導体装置に外部電源ＶＤＤを投入した際の各信号の波形の一例を示す図である。図１６において、外部電源ＶＤＤが十分立ち上がる時刻Ｔ９までの期間、ＲＳＴＢ信号をＬレベルに設定することが可能となる。従って、ＰＯＮ信号発生回路４０でパワーオンリセット信号ＰＯＮＢを適切なタイミングで生成できない場合でも、外部からテストモード信号をリセットすることができる。
【００８１】
図１７は、半導体装置に含まれるテスト制御部の一例を示す図である。図１７において図１４と同一構成要素には、同一の符号を表し、その説明を省略する。図１７と図１４の相違点は、初段回路１００に代えて、コマンド信号（ＣＳＢ、ＲＡＳＢ等）を受け付けるプリチャージ発生回路１１０を備える点である。
【００８２】
図１８は、プリチャージ発生回路１１０の回路構成の一例を示す図である。プリチャージ発生回路１１０は、２つのＮＡＮＤ回路とＯＲ回路を含んでいる。プリチャージ発生回路１１０は、半導体装置にプリチャージコマンドが発行されたことを検出すると、Ｈレベルのプリチャージ信号ＭＰＲＥＢを出力する。リセット信号発生回路９１は、プリチャージ発生回路１１０が出力するプリチャージ信号ＭＰＲＥＢと、ＰＯＮ信号発生回路４０が出力するパワーオンリセット信号ＰＯＮＢと、を受け付け、ＲＳＴＢ信号を出力する。
【００８３】
図１９は、半導体装置に外部電源ＶＤＤを投入した際の各信号の波形の一例を示す図である。図１９の時刻Ｔ１２においてプリチャージコマンド（ＣＳＢ、ＲＡＳＢ、ＣＡＳＢ及びＷＥＢが全てＨレベル）を検知すると、プリチャージ発生回路１１０の出力であるプリチャージ信号ＭＰＲＥＢがＬレベルになる共に、リセット信号発生回路９１の出力信号であるＲＳＴＢ信号もＬレベルとなる。
【００８４】
ＲＳＴＢ信号は、ラッチ回路３０ａ〜３０ｅに入力されるため、プリチャージコマンド受付期間中にラッチ回路３０ａ〜３０ｅの出力が強制的にＬレベルにリセットされる。即ち、ＤＤＲ２−ＳＤＲＡＭの製品仕様としてイニシャライズシーケンスで電源立ち上がり後２００μｓ後にプリチャージコマンドを入れるようにＪＥＤＥＣで規定された仕様を利用し、テストモードのリセットを行うことができる。
【００８５】
以上のように、半導体装置の製品カテゴリごとに定められている規格を利用して、半導体装置が意図せずテストモードに遷移した場合でも、強制的にテストモードをリセットすることが可能である。ここで、このようなテストモードの解除手法は、半導体装置を内部に組み込むシステム側が、規格を遵守することが前提である。しかし、システム側が、これらの規格を常に遵守できるとは限らない。そこで、図１４や図１７に示すテスト制御部に対して本実施形態において説明した複数のテスト部５０−１〜５０−ｍ、ＯＳＣ回路７０、テストモードリセット回路８０等を追加することで、より確実に意図しないテストモードの遷移を防止することができる。
【００８６】
［第２の実施形態］
続いて、第２の実施形態について図面を参照して詳細に説明する。
【００８７】
図２０は、本実施形態に係る半導体装置１ａの内部構成の一例を示す図である。図２０において図６と同一構成要素には、同一の符号を表し、その説明を省略する。図６に示す半導体装置１と半導体装置１ａの相違点は、半導体装置１ａの外部から供給される強制ＥＸＩＴ解除信号ＰＥＸＩＴをテスト制御部４ａが受け付ける点である。
【００８８】
図２１は、図２０に示すテスト制御部４ａの内部構成の一例を示す図である。図２１において図７と同一構成要素には、同一の符号を表し、その説明を省略する。テスト制御部４及び４ａの相違点は、ＶＴＣＲＳＴ信号を生成するインバータ回路ＩＮＶ５に代えて、強制ＥＸＩＴ解除回路１２０を備える点である。
【００８９】
図２２は、強制ＥＸＩＴ解除回路１２０の回路構成の一例を示す図である。図２２に示すように、強制ＥＸＩＴ解除回路１２０はＮＡＮＤ回路である。強制ＥＸＩＴ解除回路１２０は、テストモードデコード回路６０の出力信号が出力するテストイネーブルモード信号ＴＶＴＭＥＮと強制ＥＸＩＴ解除信号ＰＥＸＩＴの否定論理積を出力する。従って、強制ＥＸＩＴ解除信号ＰＥＸＩＴがＨレベルに設定されている場合のテスト制御部４ａの動作は、テスト制御部４と同様である。そのため、テスト制御部４ａを含めた半導体装置１ａの動作の詳細は省略する。
【００９０】
ここで、半導体装置がテストモードを備える目的は、製品出荷前に動作テストや評価解析を実現することである。そのため、意図して半導体装置をテストモードに遷移させた場合には、一定時間、テストモード状態である必要がある。より具体的には、意図してテストモードに遷移させたにも関わらず、ＯＳＣ回路７０及びテストモードリセット回路８０の設計で定まる時間で、テストモードのリセットがなされるのは不適切な場合がある。
【００９１】
そこで、半導体装置１ａは外部から強制ＥＸＩＴ解除信号ＰＥＸＩＴを受け付け、強制ＥＸＩＴ解除信号ＰＥＸＩＴがＬレベルの期間は、ＶＴＣＲＳＴ信号をＨレベルに維持するようにする。即ち、テストモードリセット回路８０は、外部から供給される強制ＥＸＩＴ解除信号ＰＥＸＩＴに応じてＶＴＣＲＳＴ信号（リセット信号）の発生を留保する。ＶＴＣＲＳＴ信号がＨレベルであれば、テストモードリセット回路８０に含まれるカウンタ回路８１が初期化され、テストモード信号ＴＥＳＴｍ＜ｉ＞がリセットされることがない。テストモードリセット回路８０に含まれるカウンタ回路８１は動作しないため、テストモードに遷移しても一定時間経過後に強制的にリセットされることなく、評価解析が継続できる。
【００９２】
［第３の実施形態］
続いて、第３の実施形態について図面を参照して詳細に説明する。
【００９３】
図２３は、本実施形態に係る半導体装置１ｂの内部構成の一例を示す図である。図２３において図２０と同一構成要素には、同一の符号を表し、その説明を省略する。図２０に示す半導体装置１ａと半導体装置１ｂの相違点は、強制ＥＸＩＴ解除信号ＰＥＸＩＴの代わりに、外部から供給されるコマンド信号（ＲＡＳＢ、ＣＡＳＢ、ＷＥＢ、ＣＳＢ）をテスト制御部４ｂに対しても供給する点である。
【００９４】
図２４は、図２３に示すテスト制御部４ｂの内部構成の一例を示す図である。図２４において図２１と同一構成要素には、同一の符号を表し、その説明を省略する。テスト制御部４ａと４ｂの相違点は、コマンド発生回路１３０を備える点である。コマンド発生回路１３０が出力するＭＣＭＤ信号が、強制ＥＸＩＴ解除信号ＰＥＸＩＴに代えて、強制ＥＸＩＴ解除回路１２０ａに入力される。
【００９５】
図２５は、強制ＥＸＩＴ解除回路１２０ａの回路構成の一例を示す図である。強制ＥＸＩＴ解除回路１２０ａは、インバータ回路とＯＲ回路を含んで構成される。強制ＥＸＩＴ解除回路１２０ａは、テストモードデコード回路６０が出力するテストイネーブルモード信号ＴＶＴＭＥＮを論理反転した信号と、コマンド発生回路１３０が出力するＭＣＭＤ信号と、の論理和を出力する。従って、ＭＣＭＤ信号がＬレベルに設定されている場合のテスト制御部４ｂの動作は、テスト制御部４ａと同様である。
【００９６】
図２６は、コマンド発生回路１３０の回路構成の一例を示す図である。コマンド発生回路１３０は、２つのＮＡＮＤ回路とＮＯＲ回路を含んで構成される。コマンド発生回路１３０は、半導体装置１ｂの外部からプリチャージコマンドの入力（ＣＳＢ、ＲＡＳＢ、ＣＡＳＢ、ＷＥＢが全てＨレベル）を受けた場合に、ＨレベルとなるＭＣＭＤ信号を出力する。
【００９７】
ＭＣＭＤ信号がＨレベルとなることにより、強制ＥＸＩＴ解除回路１２０ａが出力するＶＴＣＲＳＴ信号がＨレベルとなり、テストモードリセット回路８０に含まれるカウンタ回路８１を初期化することができる。従って、第２の実施形態に係る半導体装置１ａと同様に、外部からコマンド信号を定期的に入力することで、テストモードに遷移した場合であっても強制的にリセットされることはなく評価解析を行うことができる。即ち、テストモードリセット回路８０は、外部から供給されるコマンド信号に応じてＶＴＣＲＳＴ信号（リセット信号）の発生を留保する。
【００９８】
さらに、コマンド発生回路１３０は、プリチャージコマンド以外にもユーザに公開しない評価解析専用のコマンドを用いることが可能である。
【００９９】
なお、引用した上記の特許文献等の各開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１００】
１、１ａ、１ｂ、２００  半導体装置
２  コマンドデコーダ
３  内部回路
４、４ａ、４ｂ  テスト制御部
１０  モード検出回路
２０、５１  デコード回路
３０ａ〜３０ｅ、５２ａ〜５２ｅ  ラッチ回路
３１  メモリセルアレイ
３２  読み出し＆書き込み制御回路
４０  ＰＯＮ信号発生回路
５０−１〜５０−ｍ  テスト部
６０  テストモードデコード回路
７０  ＯＳＣ回路
８０  テストモードリセット回路
８１  カウンタ回路
９０、９１  リセット信号発生回路
１００  初段回路
１１０  プリチャージ発生回路
１２０、１２０ａ  強制ＥＸＩＴ解除回路
１３０  コマンド発生回路
２０１  第１のテスト部
２０２  第２のテスト部
２０３  テストリセット部
ＡＮＤ１〜ＡＮＤ３  ＡＮＤ回路
Ｃ１、Ｃ２  ＭＯＳ容量
ＩＮＶ１〜ＩＮＶ１３  インバータ回路
Ｎ１、Ｎ２  Ｎ型トランジスタ
ＮＡＮＤ１〜ＮＡＮＤ９  ＮＡＮＤ回路
ＮＯＲ１、ＮＯＲ２  ＮＯＲ回路
ＯＲ１、ＯＲ２  ＯＲ回路
Ｐ１、Ｐ２  Ｐ型トランジスタ
ＴＦ１  トランスファーゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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