(57)【要約】【課題】回路面積の増大を抑えつつ、複数のテストにより検出された複数の不良アドレスを擬似的に救済した状態で、さらにテストを行える半導体装置を提供する。【解決手段】半導体装置は、第１及び第２のテストサイクルの各期間中のフェイル信号の変化に応じて第１及び第２のフェイルラッチ信号を出力し、テストモードイグジットまで維持する第３の回路１０５と、第１及び第２のフェイルラッチ信号に基づいてアドレスをラッチし、第１及び第２のフェイルアドレスとして出力する第４の回路１０６と、テストモード中は第１及び第２のフェイルアドレスを第１及び第２の冗長アドレスとして出力する第５の回路１０７と、テストモード中は第１及び第２のフェイルラッチ信号を第１及び第２のイネーブル信号として出力する第６の回路１０８と、アドレス、第１及び第２の冗長アドレス、及び第１及び第２のイネーブル信号に従って冗長判定信号を生成する冗長判定回路１０９と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
テストモードにエントリしていることを示すテストエントリ信号を生成する第１の回路と、
前記テストモードのエントリ中に、第１のテストサイクルを示す第１のテスト信号と、前記第１のテストサイクルに続く第２のテストサイクルを示す第２のテスト信号を生成する第２の回路と、
アドレスを生成するアドレス生成回路と、
前記第１及び第２のテストサイクル中に得られる試験データを検証し、検証結果を示すフェイル信号を生成する検証回路と、
前記第１のテストサイクル中の前記フェイル信号の最初の変化に応じて第１のフェイルラッチ信号を出力するとともに、前記第２のテストサイクル中の前記フェイル信号の最初の変化に応じて第２のフェイルラッチ信号を出力し、前記テストエントリ信号が前記テストモードからのイグジットを示すまでその状態を維持する第３の回路と、
前記第１及び第２のフェイルラッチ信号に基づいて前記アドレスをラッチし、それぞれ第１及び第２のフェイルアドレスとして出力する第４の回路と、
第１の原理で記憶する第１タイプの第１のＲＯＭを含み、前記テストモードのエントリ中には前記第１及び第２のフェイルアドレスを、通常動作中には前記第１のＲＯＭに記憶された第１及び第２の記憶アドレスを、それぞれ第１及び第２の冗長アドレスとして出力する第５の回路と、
前記第１タイプの第２のＲＯＭを含み、前記テストモードのエントリ中には前記第１及び第２のフェイルラッチ信号を、通常動作中には前記第２のＲＯＭに記録された第１及び第２の記憶フラグを、前記第１及び第２の冗長アドレスにそれぞれ対応する第１及び第２のイネーブル信号として出力する第６の回路と、
前記アドレス、前記第１及び第２の冗長アドレス、及び前記第１及び第２のイネーブル信号に従って冗長判定信号を生成する冗長判定回路と、を備える半導体装置。
【請求項２】
前記第３の回路は、
前記フェイル信号を分岐させる分岐部と、
前記第１のテスト信号により制御され、固定レベル又は分岐された前記フェイル信号の一つを選択的に出力する第１のスイッチ部と、
前記第２のテスト信号により制御され、前記固定レベル又は分岐された前記フェイル信号の他の一つを選択的に通過させる第２のスイッチ部と、
前記第１のスイッチ部及び前記第２のスイッチ部にそれぞれ接続されるとともに、前記テストエントリ信号の供給を共通に受ける第１のラッチ回路及び第２のラッチ回路と、を含み、
前記第１のラッチ回路及び前記第２のラッチ回路は、前記テストエントリ信号が前記テストモードにエントリしていることを示している間に、前記フェイル信号の変化があると、前記第１のフェイルラッチ信号及び前記第２のフェイルラッチ信号をそれぞれ出力する、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第４の回路は、
前記アドレスを分岐させる分岐部と、
分岐された前記アドレスの一つを、前記第１のフェイルラッチ信号に応じて通過させるか又はラッチするかを選択する第３のスイッチ部と、
分岐された前記アドレスの他の一つを、前記第２のフェイルラッチ信号に応じて通過させるか又はラッチするかを選択する第４のスイッチ部と、
を含むことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第５の回路は、
前記第１のフェイルアドレス及び前記第１の記憶アドレスのいずれか一方を選択する第５のスイッチ部と、
前記第１のテスト信号が前記第１のテストサイクルの開始を示してから、前記テストエントリ信号が前記テストモードからのイグジットを示すまで、前記第１のフェイルアドレスを選択するように前記第５のスイッチ部を制御するスイッチ制御部と、
を含むことを特徴とする請求項１，２又は３に記載の半導体装置。
【請求項５】
前記第６の回路は、
前記第１のテスト信号に基づいて前記第１のフェイルラッチ信号を通過又は阻止するゲート回路と、
前記ゲート回路の出力及び及び前記第１の記憶フラグのいずれか一方を選択する第６のスイッチ部と、
前記第１のテスト信号が前記第１のテストサイクルの開始を示してから、前記テストエントリ信号が前記テストモードからのイグジットを示すまで、前記ゲート回路の出力を選択するように前記第６のスイッチ部を制御するスイッチ制御部と、
を含むことを特徴とする請求項１乃至４のいずれか一つに記載の半導体装置。
【請求項６】
前記第１のタイプは絶縁破壊型であることを特徴とする請求項１乃至５のいずれか一つに記載の半導体装置。
【請求項７】
前記第１の回路及び前記第２の回路はそれぞれ外部から与えられる制御信号に基づいて前記テストエントリ信号と第１及び第２のテスト信号とを生成することを特徴とする請求項１乃至６のいずれか一つに記載の半導体装置。
【請求項８】
ＤＲＡＭであることを特徴とする請求項７に記載の半導体装置。
【請求項９】
外部から供給される第１のテスト要求に応答して、第１の期間の間第１のテスト信号を発生し、前記第１のテスト要求の後に外部から供給される第２のテスト要求に応答して、前記第１のテスト信号の発生を停止すると共に、前記第１の期間に続く第２の期間の間第２のテスト信号を発生する第１のテスト信号発生回路と、
複数のメモリセルを含むメモリセルアレイと、
外部から供給されるテストアドレスを受け取り、当該テストアドレスによって指定される前記メモリセルアレイの複数のメモリセルのうちの１又は複数個のメモリセルにアクセスを行い、当該１又は複数個のメモリセルが少なくとも１つの不良セルを含むときに、フェイル信号を発生し、当該テストアドレスをフェイルアドレスとして出力するアクセス制御回路と、
前記第１のテスト信号と前記フェイル信号とに応じて前記フェイルアドレスを取り込み、当該フェイルアドレスを第１の冗長アドレスとして一時的に保持すると共に、当該第１の冗長アドレスを前記アクセス制御回路に供給する第１の保持回路と、
前記第２のテスト信号と前記フェイル信号とに応じて前記フェイルアドレスを取り込み、当該フェイルアドレスを第２の冗長アドレスとして一時的に保持すると共に、当該第２の冗長アドレスを前記アクセス制御回路に供給する第２の保持回路と、を備えることを特徴とする半導体装置。
【請求項１０】
前記第１の保持回路が前記第１の冗長アドレスを一時的に保持する第１のラッチ回路と、前記第１の冗長アドレスを不揮発に保持する第１のＲＯＭとを含み、
前記第２の保持回路が前記第２の冗長アドレスを一時的に保持する第２のラッチ回路と、前記第２の冗長アドレスを不揮発に保持する第２のＲＯＭとを含むことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第１の保持回路は、少なくとも前記第２の期間の間前記アクセス制御回路に前記第１の冗長アドレスを供給することを特徴とする請求項９に記載の半導体装置。
【請求項１２】
第１のテスト要求を供給して半導体装置に第１のテストサイクルを実行させ、
当該第１のテストサイクル中に複数のアドレスを順次供給し、前記複数のアドレスのうちの第１のアドレスを第１のフェイルアドレスとして前記半導体装置内に一時的に保持させ、
第２のテスト要求を供給して前記半導体装置を前記第１のテストサイクルからリリースし、前記第１のテストサイクルに続く第２のテストサイクルを実行させ、
前記第２のテストサイクル中に前記複数のアドレスを順次供給し、前記複数のアドレスのうちの前記第１のアドレスと異なる第２のアドレスを第２のフェイルアドレスとして前記半導体装置内に一時的に保持させ、
前記半導体装置は、少なくとも前記第２のテストサイクルの実行している期間、前記第１のアドレスを保持し続ける、ことを特徴とする半導体装置の制御方法。
【請求項１３】
前記第１のテストサイクルのリリースと前記第２のテストサイクルの開始との間に前記半導体装置の初期化を行わず、前記半導体装置に前記第１のテストサイクルと前記第２のテストサイクルとを連続して実行させることを特徴する請求項１２に記載の半導体装置の制御方法。
【請求項１４】
前記半導体装置を前記第２のテスト要求からリリースし、
前記第１及び第２のフェイルアドレスを前記半導体装置の第１及び第２のＲＯＭにそれぞれ不揮発に書き込む、ことを特徴とする請求項１２に記載の半導体装置の制御方法。
【請求項１５】
前記第１及び第２のフェイルアドレスにそれぞれ対応するメモリセルへのアクセスをそれぞれ対応する冗長メモリセルへのアクセスへ置換することを特徴とする請求項１２に記載の半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、冗長メモリセルを備える半導体記憶装置及びその制御方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）等の半導体装置は、不良メモリセルの救済に用いられる冗長メモリセルを備えている。
【０００３】
関連する半導体装置では、不良メモリセルのアドレスをＲＯＭ（Read Only Memory）に記録し、アクセス対象アドレスがＲＯＭに記録されたアドレスと一致する場合に、冗長メモリセルにアクセスするよう構成されている。ここで、救済可能な不良メモリセルの数は、ＲＯＭの数により決まる。しかし、同一のアドレスが２以上のＲＯＭに記録されると、救済できる不良メモリセルの数はＲＯＭの数より少なくなる。そこで、関連する半導体装置は、２つのＲＯＭに同じアドレスが記録されることがないように、一のＲＯＭに記録されたアドレスと他のＲＯＭに記録しようとするアドレスとを比較する比較回路を備えている（例えば、特許文献１参照）。
【０００４】
また、他の関連する半導体装置は、ＲＯＭ等の不揮発性メモリに救済アドレス情報を記録する前に、擬似救済情報を用いて冗長救済後と等価な擬似救済状態を生成し、冗長救済用のメモリセルをテストできるよう構成されている（例えば、特許文献２参照）。この構成によれば、冗長救済用のメモリセルが不良と判定された場合に、不揮発性メモリに救済アドレス情報を記録する工程を省いて、最終試験を行うことができる。
【０００５】
さらに別の関連する半導体装置は、ヒューズ加工処理とは無関係に、外部から設定されるデータに基づいて、擬似的に冗長救済状態を作り出せるように構成されている（例えば、特許文献３参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−２４８９６４号公報
【特許文献２】特開２００１−０３５１８７号公報
【特許文献３】特開２００３−０１６７９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１に記載された半導体装置では、ＲＯＭの数が増えるに従い必要とされる比較回路の数も増える。ＲＯＭの数が３以上の場合、必要な比較回路の数は、全ＲＯＭの中から２個のＲＯＭを選択する組み合わせの数に等しい。したがって、ＲＯＭを一つ増やそうとする毎に、より多くの比較回路が必要となり、回路面積は増大する。
【０００８】
特許文献２に記載された半導体装置では、２回目のテストが最終テストとなる。２回目のテストで新たに不良アドレスが検出されても、それを救済することはできない。
【０００９】
特許文献３に記載された半導体装置は、連続して行われる複数のテストに対応するものではない。先のテストの結果を後のテストに反映させるには、先のテスト結果を一旦装置の外部に取り出して設定用データを生成しなければならない。例えば、２回目のテスト結果をさらに反映させるには、装置の外部にて、１回目のテスト結果と２回目のテスト結果の両者から３回目の試験用の設定用データを生成しなければならない。
【課題を解決するための手段】
【００１０】
本発明の一形態に係る半導体装置は、テストモードにエントリしていることを示すテストエントリ信号を生成する第１の回路と、前記テストモードのエントリ中に、第１のテストサイクルを示す第１のテスト信号と、前記第１のテストサイクルに続く第２のテストサイクルを示す第２のテスト信号と、を生成する第２の回路と、アドレスを生成するアドレス生成回路と、前記第１及び第２のテストサイクル中に得られる試験データを検証し、検証結果を示すフェイル信号を生成する検証回路と、前記第１のテストサイクル中の前記フェイル信号の最初の変化に応じて第１のフェイルラッチ信号を出力するとともに、前記第２のテストサイクル中の前記フェイル信号の最初の変化に応じて第２のフェイルラッチ信号を出力し、前記テストエントリ信号が前記テストモードからのイグジットを示すまでその状態を維持する第３の回路と、前記第１及び第２のフェイルラッチ信号に基づいて前記アドレスをラッチし、それぞれ第１及び第２のフェイルアドレスとして出力する第４の回路と、第１の原理で記憶する第１タイプの第１のＲＯＭを含み、前記テストモードのエントリ中には前記第１及び第２のフェイルアドレスを、通常動作中には前記第１のＲＯＭに記憶された第１及び第２の記憶アドレスを、それぞれ第１及び第２の冗長アドレスとして出力する第５の回路と、前記第１タイプの第２のＲＯＭを含み、前記テストモードのエントリ中には前記第１及び第２のフェイルラッチ信号を、通常動作中には前記第２のＲＯＭに記録された第１及び第２の記憶フラグを、前記第１及び第２の冗長アドレスにそれぞれ対応する第１及び第２のイネーブル信号として出力する第６の回路と、前記アドレス、前記第１及び第２の冗長アドレス、及び前記第１及び第２のイネーブル信号に従って冗長判定信号を生成する冗長判定回路と、を備えている。
【００１１】
また、本発明の他の形態に係る半導体装置は、テストモードにエントリしている間に連続して行われる第１乃至第Ｎ（Ｎ：２以上の整数）のテストの実施期間をそれぞれ表す第１乃至第Ｎのテスト信号をそれぞれ受けるとともに、前記テストモードにエントリしていることを表すテストエントリ信号と、第１乃至第Ｎのテストの各々においてテスト対象を順次選択するように変化するアドレスと、テスト結果に基づくフェイル信号とを受け、前記第１乃至第Ｎのテスト信号のうち対応する一つが前記テストの実施期間中であることを表しかつ前記フェイル信号が不良を表すとき、前記アドレスをラッチしてラッチアドレスとして出力し、前記テストエントリ信号が前記テストモードからのイグジットを表すまで、ラッチ状態を維持する第１乃至第Ｎのアドレスラッチ回路と、前記第１乃至第Ｎのアドレスラッチ回路からの前記ラッチアドレスと前記アドレスとを比較し、一致した場合に冗長救済を行う救済回路と、を含んでいる。
【００１２】
さらに、本発明の他の形態に係る半導体装置の制御方法は、テストモードにエントリしている間に、所定範囲のアドレスを順次選択して行うテストを複数回実行させ、各回のテスト毎に、最初に不良と判定されたアドレスをラッチさせて、ラッチさせたアドレスに対する冗長救済を行わせ、かつ前記テストモードからイグジットするまで前記冗長救済を継続し、残りのテストを実行させる。
【００１３】
さらにまた、本発明の他の形態に係る半導体装置の制御方法は、テストモードにエントリしている間に、第１乃至第Ｎ（Ｎ：２以上の整数）のテストを連続して行い、前記第１乃至第Ｎのテストは、いずれも所定範囲のアドレスを順次選択して行うテストであり、第ｎ（ｎ＝１，２，・・・，Ｎ）のテストにおいて、最初に不良と判定されたアドレスをラッチして、ラッチしたアドレスを冗長救済し、かつ前記テストモードからイグジットするまで前記冗長救済を継続し、ｎ≠Ｎの場合には、第ｎ＋１のテストを行う。
【発明の効果】
【００１４】
本発明によれば、回路面積の増加を抑えつつ、複数のテストによって検出された複数の不良アドレスを擬似的に救済した状態で、後に続くテストを行うことができる半導体装置を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施例に係る半導体装置の要部を示すブロック図である。
【図２】本発明の第１の実施の形態に係る半導体装置の概略ブロック図である。
【図３】図２の半導体装置の一部構成を詳細に表した図である。
【図４】図３に示されるＡＦ回路の内部構成を示すブロック図である。
【図５】（ａ）は、図４のＡＦ回路に含まれるフェイル信号ラッチ回路の内部構成を示す回路図であり、（ｂ）はその出力波形図である。
【図６】図４のＡＦ回路に含まれるフェイルアドレスラッチ回路の内部構成を示す回路図である。
【図７】図４のＡＦ回路に含まれるＡＦアドレス記憶回路の内部構成を示す回路図である。
【図８】図４のＡＦ回路に含まれるＡＦイネーブル情報記憶回路の内部構成を示す回路図である。
【図９】図４のＡＦ回路における各信号のタイミングチャートである。
【図１０】図３に示される救済回路に含まれるＸリダンダンシーフューズ回路の内部構成を示す回路図である。
【図１１】図３に示される救済回路に含まれるＸ−ＡＦ比較回路の内部構成を示す回路図である。
【発明を実施するための形態】
【００１６】
実施例の一つは、以下に示される。但し、本願の請求内容はこの実施例に限定されない。
【００１７】
図１に示す半導体装置は、第１の回路１０１、第２の回路１０２、検証回路１０３、アドレス生成回路１０４、第３の回路１０５、第４の回路１０６、第５の回路１０７、第６の回路１０８、及び冗長判定回路１０９を含む。
【００１８】
図示の半導体装置は、テスト対象をアドレスによって選択する例えばメモリ装置である。図１では、テスト対象であるメモリアレイや、入力されるアドレスに応じてメモリセルを選択駆動するデコーダ等の回路は省略されている。
【００１９】
第１の回路１０１は、テストモードにエントリしていることを示すテストエントリ信号（TAFCLCT）を生成する。テストエントリ信号は、第３の回路１０５、第５の回路１０７及び第６の回路１０８に供給される。
【００２０】
第２の回路１０２は、テストモードにエントリしている間に連続して行われる第１回目のテスト及び第２回目のテストの実施期間（テストサイクル）を示す信号を生成する。つまり、第２の回路１０２は、第１回目のテストサイクルを示す第１のテスト信号（TAF1）と、第１のテストサイクルに続く第２回目のテストサイクルを示す第２のテスト信号（TAF2）を生成する。第１のテスト信号と第２のテスト信号は、第３の回路１０５、第５の回路１０７及び第６の回路１０８に供給される。
【００２１】
検証回路１０３は、第１回目のテストサイクル中及び第２回目のテストサイクル中にそれぞれ実施されたテストの結果（試験データ）を検証し、検証結果を示すフェイル信号（TFAILB）を生成する。フェイル信号は、第３の回路１０５に供給される。
【００２２】
アドレス生成回路１０４は、テスト対象を選択するテストアドレス（XAi）を生成する。テストアドレスは、第４の回路１０６及び冗長判定回路１０９へ供給される。
【００２３】
第３の回路１０５は、第１の回路１０１からのテストエントリ信号、第２の回路１０２からの第１及び第２のテスト信号、及び検証回路１０３からのフェイル信号を受けて、第１及び第２のフェイルラッチ信号（EAFLAT1,EAFLAT2）を生成する。詳述すると、第３の回路１０５は、第１のテストサイクル中のフェイル信号の（最初の）レベル変化で、その出力を変化させて固定し、第１のフェイルラッチ信号として第４の回路１０６及び第６の回路１０８へ供給する。また、第３の回路１０５は、第２のテストサイクル中のフェイル信号の（最初の）レベル変化で、その出力変化させて固定し、第２のフェイルラッチ信号として第４の回路１０６及び第６の回路１０８へ供給する。第３の回路１０５は、テストエントリ信号がテストモードからのイグジットを表すまでその状態を維持する。
【００２４】
第４の回路１０６は、第３の回路１０５からの第１及び第２のフェイルラッチ信号とアドレス生成回路１０４からのテストアドレスを受け、第１及び第２のフェイルアドレスを第５の回路１０７へ出力する。即ち、第４の回路１０６は、第１のフェイルラッチ信号のレベルが変化した時点のテストアドレスをラッチし、ラッチしたテストアドレスを第１のフェイルアドレスとして出力する。また、第４の回路１０６は、第２のフェイルラッチ信号のレベルが変化した時点のテストアドレスをラッチし、ラッチしたテストアドレスを第２のフェイルアドレスとして出力する。
【００２５】
第５の回路１０７は、第１の原理で情報を記憶する第１のタイプの第１のＲＯＭ１１０を含む。第１のＲＯＭ１１０は、例えば、絶縁破壊型素子であるアンチヒューズである。第５の回路１０７は、第１の回路１０１からのテストエントリ信号と、第２の回路１０２からの第１及び第２のテスト信号と、第４の回路１０６からの第１及び第２のフェイルアドレスを受ける。テストエントリ信号がテストモードへのエントリを示している間、第５の回路１０７は、第１及び第２のフェイルアドレスをそれぞれ第１及び第２の冗長アドレス（AF1_XAi,AF2_XAi）として冗長判定回路１０９へ出力する。第１のテストサイクル中のフェイル信号の（最初の）レベル変化からテストモードイグジットまで第１のフェイルアドレスを出力し、第２のテストサイクル中のフェイル信号の（最初の）変化からテストモードイグジットまで第２のフェイルアドレスを出力するようにしてもよい。テストモード以外の場合、例えば、通常動作時には、第５の回路１０７は、第１のＲＯＭ１１０に記録されている２つの記録アドレスを、第１及び第２の冗長アドレスとして冗長判定回路１０９へ出力する。なお、第１のＲＯＭ１１０に記録された記録アドレスは、テストモードにエントリしている間に得た第１及び第２のフェイルアドレスを、テストモードからイグジットする前に書き込んだものとすることができる。
【００２６】
第６の回路１０８は、第１のタイプの第２のＲＯＭ１１１を含む。第６の回路１０８は、第１の回路１０１からのテストエントリ信号と、第２の回路１０２からの第１及び第２のテスト信号と、第３の回路１０５からの第１及び第２のフェイルラッチ信号とを受け、第１及び第２のイネーブル信号（AF1_EN, AF2_EN）を冗長判定回路１０９へ出力する。即ち、第６の回路１０８は、テストエントリ信号がテストモードへのエントリを示している間、第１及び第２のフェイルラッチ信号をそれぞれ第１及び第２のイネーブル信号として出力する。第１のテストサイクルの終了からテストモードイグジットまで第１のフェイルラッチ信号を出力し、第２のテストサイクルの終了からテストモードイグジットまで第２のフェイルラッチ信号を出力するようにしてもよい。テストモード以外の場合、例えば、通常動作時には、第６の回路１０８は、第２のＲＯＭ１１１に記録されている２つの記録フラグを、第１及び第２のイネーブル信号として出力する。第１及び第２のイネーブル信号は、第５の回路１０７から出力される第１及び第２の冗長アドレスにそれぞれ対応する。なお、第２のＲＯＭ１１１に記録されたフラグは、テストモードにエントリしている間に得た第１及び第２のフェイルラッチ信号を、テストモードからイグジットする前に書き込んだものとすることができる。
【００２７】
冗長判定回路１０９は、アドレス生成回路１０４からのアドレス（通常アドレス又はテストアドレス）と、第５の回路１０７からの第１及び第２の冗長アドレスと、第６の回路１０８からの第１及び第２のイネーブル信号とに基づき、冗長判定信号（RXA29,RXA30）を生成する。
【００２８】
冗長判定信号は、冗長救済を行うか否かを表す信号である。つまり、冗長判定信号が冗長救済を行う旨を表している場合、冗長救済が行われる。テストモードにエントリしている間、この冗長救済は、第４の回路１０６から出力される第１及び第２のフェイルアドレスに関して行われる。つまり、第１及び第２のＲＯＭ１１０，１１１への書き込み工程を経ることなく、冗長救済を（擬似的に）行うことができる。これにより、第１回目のテストによって第４の回路１０６から第１のフェイルアドレスが出力されたとすると、第２回目のテストは、第１のフェイルアドレスに関して冗長救済が行われた状態で行われる。また、第３回目のテストが行われるならば、そのテストは、第１回目のテストによる第１のフェイルアドレスと第２回目のテストによる第２のフェイルアドレスとに関して冗長救済が行われた状態で行われることになる。
【００２９】
以上のように、図１の半導体装置では、第２回目以降のテストを、それ以前のテストによって検出されたフェイルアドレスに関する冗長救済を（擬似的に）行った状態で実施することができる。また、第２回目以降のテストによって検出されたフェイルアドレスに関する冗長救済を（擬似的に）行うこともできる。しかも、第２回目以降のテストで検出されるフェイルアドレスは、それ以前のテストによって検出されるフェイルアドレスとは異なっているので、それらのフェイルアドレスが一致しているか否かを判定する比較回路は不要である。これにより、回路面積の増大を抑制することができる。
【００３０】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００３１】
図２は、本発明の第１の実施の形態に係る半導体装置２００の概略構成を示すブロック図である。ここでは、半導体装置２００として、ＤＲＡＭを例示している。
【００３２】
図示の半導体装置２００は、内部クロック発生回路２０１、コマンドデコーダ２０２、制御回路２０３、モードレジスタ２０４、ロウアドレスバッファ・リフレッシュカウンタ２０５、カラムアドレスバッファ・バーストカウンタ２０６、ＡＦ（アンチフューズ）回路２０７、救済回路２０８、ロウデコーダ２０９、カラムデコーダ２１０、メモリセルアレイ２１１、センスアンプ２１２、データ制御回路２１３、ラッチ回路２１４、データ（ＤＱ）入出力回路２１５、及びＤＬＬ（Delay Locked Loop）２１６を含む。
【００３３】
本発明は、特にＡＦ回路２０７及び救済回路２０８に関するものである。これら以外の構成は、公知のもの利用することができるので、その説明を省略する。また、図２には、制御回路２０３から各部へ供給される制御信号のうちの一部が示され、残りは省略されている。
【００３４】
図３は、ＡＦ回路２０７及び救済回路２０８と、それらの動作に関係する部分を抜き出したものである。ＡＦ回路２０７が関与するテストは、メモリセルアレイ２１１を構成する複数のバンク（図２ではバンク０〜４）を２つずつ対にして行われる。救済回路２０８は、各バンクに対応して設けられている。図３では、２個のバンクＡ及びＢと、それに対応する２個の救済回路２０８を示している。
【００３５】
ＡＦ回路２０７は、リセット信号ＲＥＳＥＴ、テストエントリ信号ＴＡＦＣＬＣＴ、第ｎ（ｎ：１〜４）テスト信号ＴＡＦｎ、フェイル信号ＴＦＡＩＬＢ、及びＸアドレスＸＡｉ（ｉ：０〜１２）を受けて、冗長アドレスＡＦｎ＿ＸＡｉと、イネーブル信号ＡＦｎ＿ＥＮとを出力する。
【００３６】
リセット信号ＲＥＳＥＴ、テストエントリ信号ＴＡＦＣＬＣＴ及びテスト信号ＴＡＦｎは、制御回路２０３から供給される。これらの信号は外部（試験装置）から入力されるＭＲＳ（モードレジスターセット）コマンド及びモードレジスタ２０４に設定される設定情報に基づき生成される。コマンドデコーダ２０２、制御回路２０３及びモードレジスタ２０４が、図１の第１の回路１０１及び第２の回路１０２に相当する。図３では、これらの回路を一纏めにしてＭＲＳとして表している。
【００３７】
リセット信号ＲＥＳＥＴは、テストモードにエントリする前に、動作に関係するラッチ回路等の状態を所定の状態に遷移させる。リセット信号ＲＥＳＥＴは、例えば、ローレベルから一旦ハイレベルに遷移しロウレベルに戻る信号である。
【００３８】
テストエントリ信号ＴＡＦＣＬＣＴは、テストモードにエントリしていることを示す。テストエントリ信号ＴＡＦＣＬＣＴは、例えば、テストモードにエントリしてからイグジットするまでの間ハイレベルを維持し、その他の期間ではロウレベルとなる。
【００３９】
テスト信号ＴＡＦｎは、テストモードにエントリしている間に行われる第ｎのテスト期間を表す。第１乃至第Ｎのテストを連続して行う場合、第１乃至第Ｎのテスト信号ＴＡＦ１〜Ｎを一つずつ順番に連続してハイレベルに遷移させる。本実施の形態では、Ｎ＝４とし、第１乃至第４のテストを連続して行う場合について説明する。なお、第１乃至第４のテストは、ＸアドレスＸＡ０〜１２により指定される所定範囲のアドレスが付与された複数のメモリセルに対して共通に行われる試験である。第１乃至第４のテストは、同一内容のテストであってもよいし、互いに異なる内容のテストであってもよい。例えば、第１及び第２のテストとして高温試験を行い、第３及び第４のテストとして低温試験を行うことができる。
【００４０】
フェイル信号ＴＦＡＩＬＢは、データ制御回路２１３から供給される。データ制御回路２１３は、各メモリセルアレイ２１１に対応するリード・ライトアンプ（Ｒ／Ｗ  Ａｍｐ）３０１に、それぞれバスＲＷＢＳＡ，ＲＷＢＳＢで接続されている。データ制御回路２１３は、通常動作時には、データ（ＤＱ）端子と各メモリセルアレイ２１１との間のデータ伝送を制御する。また、データ制御回路２１３は、テストモードにエントリしている間、２つのメモリセルアレイ２１１から読み出されたリードデータを比較して一致／不一致を判定し、その判定結果をフェイル信号ＴＦＡＩＬＢとして出力する。
【００４１】
データ制御回路２１３は、２つのメモリセルアレイ２１１から読み出されたリードデータが不一致の場合に、不良（フェイル）を表すフェイル信号ＴＦＡＩＬＢを出力する。例えば、データ制御回路２１３は、テストモードにエントリすると、フェイル信号ＴＦＡＩＬＢをハイレベルにし、リードデータが不一致の場合（フェイルと判定した場合）にロウレベルにする。データ制御回路２１３は、図１の検証回路１０３に相当する。
【００４２】
ＸアドレスＸＡ０〜１２は、ロウアドレスバッファ・リフレッシュカウンタ２０５から供給される。図３では、ロウアドレスバッファ・リフレッシュカウンタ２０５とカラムアドレスバッファ・バーストカウンタ２０６を、一つのアドレスバッファとして表している。このアドレスバッファ（２０５、２０６）が、図１のアドレス生成回路１０４に相当する。
【００４３】
ＡＦ回路２０７は、上記各信号を受けて、冗長アドレスＡＦｎ＿ＸＡｉと、イネーブル信号ＡＦｎ＿ＥＮを生成する。生成された冗長アドレスＡＦｎ＿ＸＡｉ及びイネーブル信号ＡＦｎ＿ＥＮは、２つの救済回路２０８へ共通に供給される。なお、ＡＦ回路２０７の内部構成については後述する。
【００４４】
救済回路２０８は、各バンクに対応して設けられる。以下ではバンクＡに対応する救済回路２０８について説明するが、バンクＢ及びその他のメモリセルアレイ２１１に対応する救済回路２０８も同様である。
【００４５】
救済回路２０８は、アドレスラッチ回路（Ａｄｄ  Ｌａｔｃｈ）３０２、Ｘリダンダンシーヒューズ回路（Ｘ−ｒｅｄ  ｆｕｓｅ１〜２８）３０３、Ｘ−ＡＦ比較回路（１〜４）３０４、及びＮＯＲ回路３０５を含む。Ｘリダンダンシーヒューズ回路３０３及びＸ−ＡＦ比較回路３０４の数に制限はないが、ここでは合計３２個としている。これは、３２本のワード線を救済可能であることを意味する。また、Ｘリダンダンシーヒューズ回路３０３は、対応するメモリセルアレイ２１１を個別に救済するために用いられる。一方、Ｘ−ＡＦ比較回路（１〜４）３０４は、対を成す２つのメモリセルアレイ２１１を救済するために用いられる。Ｘ−ＡＦ比較回路３０４の数は、連続して行われるテストの数Ｎ（本実施の形態では４）に等しい。
【００４６】
アドレスラッチ回路３０２は、バンク選択信号ＢＳＡに応じてアドレスバッファ２０５からのＸアドレスＸＡ０〜１２をラッチする。アドレスラッチ回路３０２は、ラッチしたＸアドレスＸＡ０〜１２を、アドレスＸＡＡ０〜１２としてロウデコーダ２０９へ出力するともに、Ｘリダンダンシーヒューズ回路（１〜２８）３０３及びＸ−ＡＦ比較回路（１〜４）３０４にもそれぞれ供給する。
【００４７】
Ｘリダンダンシーヒューズ回路３０３の各々は、レーザ等により切断可能なヒューズを含み、ヒューズの切断又は未切断により情報（アドレス情報）を記憶する。Ｘリダンダンシーヒューズ回路３０３は、記憶するアドレス情報とアドレスラッチ回路３０２からのアドレスＸＡＡ０〜１２とを比較し、これらが一致した場合に下位冗長ヒット信号ＲＸＡ（１〜２８）を出力する。
【００４８】
なお、Ｘリダンダンシーヒューズ回路（１〜２８）３０３には、互いに異なるアドレス情報が記録される。また、これらのアドレス情報は、ＡＦ回路２０７に含まれる複数のＲＯＭ（後述する）に記録されるアドレス情報のいずれとも異なるものとする。
【００４９】
各Ｘ−ＡＦ比較回路３０４は、ＡＦ回路２０７からの冗長イネーブル信号ＡＦｎ＿ＥＮがイネーブルを表しているとき、ＡＦ回路２０７からの冗長アドレスＡＦｎ＿ＸＡｉとアドレスラッチ回路３０２からのアドレスＸＡＡ０〜１２とを比較し、一致した場合に下位冗長ヒット信号ＲＸＡ（２９〜３２）を出力する。Ｘ−ＡＦ比較回路３０４は、図１の冗長判定回路１０９に相当する。
【００５０】
Ｘリダンダンシーヒューズ回路３０３からの下位冗長ヒット信号ＲＸＡ（１〜２８）及びＸ−ＡＦ比較回路３０４からの下位冗長ヒット信号（２９〜３２）は、ともにＮＯＲ回路３０５へ出力されるとともにロウデコーダ２０９へも出力される。
【００５１】
なお、Ｘリダンダンシーヒューズ回路３０３とＸ−ＡＦ比較回路３０４の内部構成については後述する。
【００５２】
ＮＯＲ回路３０５は、下位冗長ヒット信号ＲＸＡ１〜３２のうちの一つが一致を表している場合に、上位冗長ヒット信号ＲＲＸＡＥを出力する。例えば、下位冗長ヒット信号ＲＸＡ１〜３２の一つがハイレベルになると、上位冗長ヒット信号ＲＲＸＡＥはロウレベルになる。
【００５３】
ロウデコーダ２０９は、プリデコーダ３０６、メインデコーダ３０７、冗長ドライバ３０８及びＮＯＴ回路３０９を含む。
【００５４】
プリデコーダ３０６は、ＮＯＲ回路３０５からの上位冗長ヒット信号ＲＲＸＡＥが不一致（例えば、ハイレベル）を示している間、アドレスラッチ回路３０２からのアドレスＸＡＡ０〜１２に基づいてメインデコーダ３０７を動作させる。メインデコーダ３０７は、アドレスＸＡＡ０〜１２により指定されるワード線ＷＬＡｊを活性化する。なお、ワード線ＷＬＡｊは、正規メモリセルに接続された（数十〜数百のワード線のうち）ｊ番目のワード線である。
【００５５】
一方、上位冗長ヒット信号ＲＲＸＡＥが一致（例えば、ロウレベル）を示している間、プリデコーダ３０６は、メインデコーダ３０７を停止させる。これにより、アドレスＸＡＡ０〜１２により指定されるワード線ＷＬＡｊは非活性状態に保たれる。
【００５６】
また、上位冗長ヒット信号ＲＲＸＡＥは、ＮＯＴ回路３０９を介して冗長ドライバ３０８に供給される。これにより、メインデコーダ３０７が動作しているとき、冗長ドライバ３０８は停止し、メインデコーダ３０７が停止しているとき、冗長ドライバ３０８は動作する。冗長ドライバ３０８は、下位冗長ヒット信号ＲＸＡ１〜３２のうち一致を示している信号に対応する冗長ワード線ＲＷＬＡ１〜３２を活性化する。なお、Ｘリダンダンシーヒューズ回路（１〜２８）３０３に記録されるアドレス情報が適切であれば、２以上の冗長ワード線が同時に活性化されることはない。
【００５７】
次に、図４乃至図９を参照して、ＡＦ回路２０７について説明する。
【００５８】
図４に示すように、ＡＦ回路２０７は、フェイル信号ラッチ回路４０１と、フェイルアドレスラッチ回路４０２と、複数のＡＦアドレス記憶回路（ＡＦ回路＿ＸＡ）４０３と、複数のＡＦイネーブル情報記憶回路（ＡＦ回路＿ＥＮ）４０４とを含む。
【００５９】
フェイル信号ラッチ回路４０１は、例えば、図５（ａ）に示すように構成される。即ち、フェイル信号ラッチ回路４０１は、第１のスイッチ回路５０１とラッチ回路５０２とを含む。第１のスイッチ回路５０１には、第１のテスト信号により制御され、ハイレベル又はフェイル信号を選択的に出力する第１のスイッチ部５０１＿１、第２のテスト信号により制御され、ハイレベル又はフェイル信号を選択的に出力する第２のスイッチ部５０１−２が含まれる。また、ラッチ回路５０２には、第１のスイッチ部５０１＿１及び第２のスイッチ部５０１＿２にそれぞれ接続される第１のラッチ部５０２＿１及び第２のラッチ部５０２＿２が含まれる。
【００６０】
フェイル信号ラッチ回路４０１は、テストフェイル信号ＴＦＡＩＬＢ、テストエントリ信号ＴＡＦＣＬＣＴ及びテスト信号ＴＡＦ１〜４を受けて、ラッチフェイル信号ＥＡＦＬＡＴ１〜４を出力する。
【００６１】
具体的には、フェイル信号ラッチ回路４０１は、テストモードにエントリしてからイグジットするまでの期間（ＴＡＦＣＬＣＴ＝ハイレベル）であって、かつ、第１のテストサイクル中（ＴＡＦ１＝ハイレベル）に、テストフェイル信号が不一致（ＴＡＦＩＬＢ＝ロウレベル）を示すと、そのタイミング（ｔ１）でテスト信号ＴＡＦ１をラッチし、ラッチフェイル信号ＥＡＦＬＡＴ１（ハイレベル）として出力する。また、フェイル信号ラッチ回路４０１は、テストモードにエントリしてからイグジットするまでの期間であって、かつ、第２のテストサイクル中に、テストフェイル信号が不一致を示すと、そのタイミング（ｔ２）でテスト信号ＴＡＦ２をラッチし、ラッチフェイル信号ＥＡＦＬＡＴ２として出力する。第３のテストサイクル中、第４のテストサイクル中も同様である。
【００６２】
図５（ｂ）に示すように、ラッチフェイル信号ＥＡＦＬＡＴ１〜４は、それぞれテストフェイル信号が不一致を示すタイミングｔ１〜ｔ４で、ハイレベルに遷移した後、テストモードからイグジットするまでハイレベルを維持する。
【００６３】
フェイル信号ラッチ回路４０１が、図１の第３の回路に相当する。
【００６４】
フェイルアドレスラッチ回路４０２は、ＸアドレスＸＡ０〜１２の各ビットに対応して設けられる。１ビットに対応するフェイルアドレスラッチ回路４０２は、例えば、図６に示すように構成される。
【００６５】
フェイルアドレスラッチ回路４０２は、第１のフェイルラッチ信号により制御され、テストアドレスを通過させるか又はラッチするかを選択する第３のスイッチ部６０１＿１と、第２のフェイルラッチ信号により制御され、テストアドレスを通過させるか又はラッチするかを選択する第４のスイッチ部６０１＿２とを含む。
【００６６】
フェイルアドレスラッチ回路４０２は、ラッチフェイル信号ＥＡＦＬＡＴ１〜４と、アドレスＸＡｉ（ｉ＝０〜１２）とを受けて、フェイルアドレスＦｎ＿ＸＡｉを出力する。詳述すると、フェイルアドレスラッチ回路４０２は、ラッチフェイル信号ＥＡＦＬＡＴ１〜４がロウレベルの間、アドレスＸＡｉをそのまま通過させる。ラッチフェイル信号ＥＡＦＬＡＴ１〜４がハイレベルに変化すると、フェイルアドレスラッチ回路４０２は、その時点のアドレスＸＡｉをラッチし、フェイルアドレスＦ１＿ＸＡｉ〜Ｆ４＿ＸＡｉとして出力する。
【００６７】
フェイルアドレスラッチ回路４０２が、図１の第４の回路１０６に相当する。
【００６８】
複数のＡＦアドレス記憶回路４０３は、テスト信号ＴＡＦ１〜４に対応し、かつＸアドレスＸＡ０〜１２の各ビットに対応して設けられる。１ビットに対応するＡＦアドレス記憶回路４０３は、例えば、図７に示すように構成される。
【００６９】
図７のＡＦアドレス記憶回路４０３は、ＡＦ部７０１、第５のスイッチ部７０２及びスイッチ制御部７０３を含む。ＡＦ部７０１には、１ビットに対応するアンチヒューズ（素子）（ＲＯＭ）と、それに対する書き込み回路（ＡＦ破壊回路）及び読み出し回路が含まれる。スイッチ部７０２は、第１のフェイルアドレスまたはＡＦ部７０１に記録された記録アドレスを選択的に出力する。
【００７０】
図７のＡＦアドレス記憶回路４０３は、フェイルアドレスＦ１＿ＸＡｉに対応する回路である。このＡＦアドレス記憶回路４０３は、リセット信号ＲＥＳＥＴ、テストエントリ信号ＴＡＦＣＬＣＴ、テスト信号ＴＡＦ１、及びフェイルアドレスＦ１＿ＸＡｉを受けて、冗長アドレスＡＦ１＿ＸＡｉを出力する。また、ＲＯＭ書き込み信号ＡＦＷＥを受けて、ＡＦ部７０１にアドレス情報を記録する。
【００７１】
詳述すると、初期状態において、テストエントリ信号ＴＡＦＣＬＣＴ及びテスト信号ＴＡＦ１はともにロウレベルである。この状態から、リセット信号ＲＥＳＥＴが一旦ハイレベルに遷移し、その後ロウレベルに戻ると、第１ノードＮｏｄｅ１はロウレベルになる。これにより、第５のスイッチ部７０２に含まれる第１スイッチＳＷ１はオフ状態、第２スイッチＳＷ２はオン状態となる。このとき、ＡＦ部７０１に記録されたアドレス情報が冗長アドレスＡＦ１＿ＸＡｉとして出力される。
【００７２】
次に、テストエントリ信号ＴＡＦＣＬＣＴがハイレベルに遷移しても、第１ノードＮｏｄｅ１はロウレベルを維持する。続いて、テスト信号ＴＡＦ１がハイレベルに遷移すると、第１ノードはハイレベルに遷移する。これにより、第１スイッチＳＷ１はオン状態に、第２スイッチＳＷ２はオフ状態にそれぞれ変化する。その結果、フェイルアドレスＦ１＿ＸＡｉが、第１スイッチＳＷ１を介して、冗長アドレスＡＦ１＿ＸＡｉとして出力される。
【００７３】
その後、テスト信号ＴＡＦ１がロウレベルに遷移しても第１ノードＮｏｄｅ１は、ハイレベルを維持する。そして、テストエントリ信号ＴＡＦＣＬＣＴがロウレベルに遷移すると、第１ノードＮｏｄｅ１はロウレベルに遷移する。これにより、第１スイッチＳＷ１はオフ状態に、第２スイッチＳＷ２はオン状態にそれぞれ変化し、リセット直後の状態に戻る。
【００７４】
以上のように、図７のＡＦアドレス記憶回路４０３は、第１のテストサイクルの開始からテストモードイグジットまでの間、フェイルアドレスＦ１＿ＸＡｉを冗長アドレスＡＦ１＿ＸＡｉとして出力する。また、通常動作時には、ＡＦ部７０１に記録されたアドレス情報を冗長アドレスＡＦ１＿ＸＡｉとして出力する。
【００７５】
他のＡＦアドレス記憶回路４０３も同様に動作する。即ち、テスト信号ＴＡＦｎに対応するＡＦアドレス記憶回路４０３は、第ｎのテストサイクルの開始からテストモードイグジットまでの間、フェイルアドレスＦｎ＿ＸＡｉを冗長アドレスＡＦｎ＿ＸＡｉとして出力する。
【００７６】
ＡＦアドレス記憶回路４０３が、図１の第５の回路１０７に相当する。
【００７７】
ＡＦイネーブル情報記憶回路４０４は、４つのフェイルラッチ信号ＥＡＦＬＡＴ１〜４に対応して設けられる。ＡＦイネーブル情報記憶回路４０４は、いわゆるジャッジヒューズと呼ばれる回路である。各ＡＦイネーブル情報記憶回路４０４は、テスト信号ＴＡＦｎに対応する１３個のＡＦアドレス記憶回路４０３に対応しており、これらＡＦアドレス記憶回路４０３から出力される冗長アドレスＡＦｎ＿ＸＡｉの有効／無効を表す冗長イネーブル信号ＡＦ１＿ＸＡｉを出力する。
【００７８】
ＡＦイネーブル情報記憶回路４０４は、例えば、図８に示すように構成される。図８のＡＦイネーブル情報記憶回路４０４は、図７に示すＡＦアドレス記憶回路４０３と同一構成の回路にゲート回路（ＮＡＮＤ１）を追加したものである。このＡＦイネーブル情報記憶回路４０４は、ＡＦ部８０１、第６のスイッチ部８０２、スイッチ制御部８０３及びゲート回路（ＮＡＮＤ１）８０４を含む。
【００７９】
ゲート回路８０４は、第１のテスト信号に基づいて第１のフェイルラッチ信号を通過又は阻止する。第６のスイッチ部８０２は、ゲート回路８０４の出力またはＡＦ部８０１からの記憶フラグを選択する。
【００８０】
図８のＡＦイネーブル情報記憶回路４０４は、フェイルラッチ信号ＥＡＦＬＡＴ１に対応する。このＡＦイネーブル情報記憶回路４０４は、リセット信号ＲＥＳＥＴ、テストエントリ信号ＴＡＦＣＬＣＴ、テスト信号ＴＡＦ１、及びフェイルラッチ信号ＥＡＦＬＡＴ１を受けて、冗長イネーブル信号ＡＦ１＿ＥＮを出力する。また、ＲＯＭ書き込み信号ＡＦＷＥを受けて、ＡＦ部８０１にイネーブル情報（フラグ）を記録する。
【００８１】
ＡＦイネーブル情報記憶回路４０４において、第６のスイッチ部に含まれる第３スイッチＳＷ３及び第４スイッチＳＷ４は、それぞれ図７の第１スイッチＳＷ１及び第２スイッチＳＷ２と同じように動作する。
【００８２】
テスト信号ＴＡＦ１がハイレベルの間、ゲート回路８０４は、フェイルラッチ信号ＥＡＦＬＡＴ１に無関係にハイレベルを出力する。したがって、冗長イネーブル信号ＡＦ１＿ＥＮは、その間ロウレベルに維持される。
【００８３】
テスト信号ＴＡＦ１がロウレベルに遷移すると、ゲート回路８０４の出力はフェイルラッチ信号ＥＡＦＬＡＴ１に依存する。フェイルラッチ信号ＥＡＦＬＡＴ１がハイレベルのとき、ゲート回路８０４の出力はロウレベルに遷移し、冗長イネーブル信号ＡＦ１＿ＥＮは、ハイレベルに遷移する。この状態は、テストモードイグジットまで継続する。
【００８４】
他のＡＦイネーブル情報記憶回路４０４も図８の回路と同様に動作する。即ち、テスト信号ＴＡＦｎに対応するＡＦイネーブル情報記憶回路４０４は、第ｎのテストサイクルの終了時点からテストモードイグジットまでの間、フェイルラッチ信号ＥＡＦＬＡＴｎを冗長イネーブル信号ＡＦｎ＿ＥＮとして出力する。
【００８５】
ＡＦイネーブル情報記憶回路４０４が、図１の第６の回路１０８に相当する。
【００８６】
図９に、ＡＦ回路２０７における各信号のタイミングチャートを示す。
【００８７】
図９に示すように、まず、ＭＲＳ（モードレジスターセット）コマンドを用いてイニシャライズを行う。イニシャライズは、リセット信号ＲＥＳＥＴをハイレベルに一旦遷移させた後、ロウレベルに戻すことで行われる。
【００８８】
続いて、同じくＭＲＳコマンドを用いてパラレルテストモードへのエントリと、ＡＦ設定用テストモードへのエントリを行う。パラレルテストモードは、複数のメモリセルのテストを同時に行えるテストモードである。また、ＡＦ設定用テストモードは、ＡＦ回路２０７に含まれるアンチヒューズに設定すべきフェイルアドレスをラッチするテストモードである。パラレルテストモード信号ＰＡＲＡをハイレベルに遷移させてパラレルテストモードにエントリする。また、テストエントリ信号ＴＡＦＣＬＣＴをハイレベルに遷移させて、ＡＦ設定用テストモードにエントリする。
【００８９】
次に、ＭＲＳコマンドを用いて第１のテストを選択し、選択テストモードへエントリする。テスト信号ＴＡＦ１をハイレベルに遷移させて選択テストモードにエントリする。
【００９０】
次に、アドレスを順次変更しつつ、ライト／リードテストを行う。具体的には、図９では、ロウアドレスＸａ、カラムアドレスＹｂをスタート（起点）として、ロウアドレスをＸｂ・・・、カラムアドレスをＹｂ・・・と順次変更させていくものとする。ＡＦ回路２０７のＡＦアドレス記憶回路４０３は、フェイル判定がされた最初のＸアドレス（第１フェイルアドレスＸｂ）をラッチする。この後、第１のテストを継続した場合、フェイル判定があっても無視される。したがって、最初のフェイル判定があった場合は、第１のテストを途中終了するようにしてもよい。
【００９１】
第１のテストが終了した後、電源オフもイニシャライズもすることなく、ＭＲＳコマンドを用いて第２のテストを選択する。即ち、テスト信号ＴＡＦ１をロウレベルに、テスト信号ＴＡＦ２をハイレベルに遷移させる。
【００９２】
第１のテストにおいてフェイル判定があった場合、テスト信号ＴＡＦ１がロウレベルに遷移すると、冗長イネーブル信号ＡＦ１＿ＥＮがハイレベルに遷移する。これにより、第１フェイルアドレスＸｂは、冗長アドレスに置換される。この状態で、第２のテストにおいても、第１のテストと同様に、ロウアドレスＸａ、カラムアドレスＹｂをスタート（起点）として、ロウアドレスをＸｂ・・・、カラムアドレスをＹｂ・・・と順次変更させテストを行う。この際、上述のとおり、第１フェイルアドレスＸｂは、冗長アドレスに置換されているため、第２のテストにおいて第１フェイルアドレスＸｂが選択されてもフェイルと判定されることは（極めて高い確率で）ない。したがって、第２のテストにおいてフェイルと判定されるアドレスが存在するならば、そのアドレスは、第１フェイルアドレスＸｂとは異なる第２のフェイルアドレスＸｃとなる。
【００９３】
以降、同様に第３のテスト、第４のテストを、ロウアドレスＸａ、カラムアドレスＹｂをスタート（起点）として、ロウアドレスをＸｂ・・・、カラムアドレスをＹｂ・・・と順次変更させテストを行う。第３のテストでは、第１のフェイルアドレスＸｂ及び第２のフェイルアドレスＸｃがそれぞれ冗長アドレスに置換されているので、これらとは異なるフェイルアドレスが第３のフェイルアドレスとしてラッチされる。第４のテストでは、第１、第２及び第３のフェイルアドレスがそれぞれ冗長アドレスに置換されるので、これらとは異なるフェイルアドレスが第４のフェイルアドレスとしてラッチされる。
【００９４】
以上のように、本実施の形態では比較回路を用いることなく、互いに異なる複数のフェイルアドレスをラッチすることが可能である。
【００９５】
その後、ＲＯＭ書き込み信号ＡＦＷＥを活性化することで、ラッチされたフェイルアドレスは、それぞれ対応するＡＦ部７０１にビット毎に記録される。ＡＦ部７０１に記録されたアドレス情報は、その後の通常動作時に第１乃至第４のフェイルアドレスを救済するために使用される。
【００９６】
次に、Ｘリダンダンシーヒューズ回路３０３について説明する。Ｘリダンダンシーヒューズ回路３０３は、例えば図１０に示すように構成される。
【００９７】
図１０のＸリダンダンシーヒューズ回路３０３は、アドレスＸＡ０〜１２にビット毎に対応するヒューズ回路（ＦＵ１〜１３）１００１〜１０１３と、イネーブルヒューズ回路（ＦＵ１４）１０１４とを含む。ヒューズ回路１００１〜１０１３は、イネーブルヒューズ回路１０１４と同様に構成される。ヒューズ回路１００１〜１０１３及びイネーブルヒューズ回路１０１４の各々は、レーザ光照射により切断されるレーザヒューズ１０１５を含み、レーザヒューズ１０１５の切断・未切断に応じて１ビットの情報を記憶する。ヒューズ回路１００１〜１０１３及びイネーブルヒューズ回路１０１４の各々は、リセット信号ＲＥＳＥＴがハイレベルに遷移した後ロウレベルに遷移すると、レーザヒューズ１０１５が未切断の場合、ハイレベルを出力する。一方、レーザヒューズ１０１５が切断されている場合は、ロウレベルを出力する。
【００９８】
Ｘリダンダンシーヒューズ回路３０３に入力されるアドレスＸＡ０〜１２が、ヒューズ回路１００１〜１０１３に記録されたアドレス情報と全て一致し、かつイネーブルヒューズ回路１０１４の出力がイネーブルを表すとき、ＡＮＤ回路１０１６から出力されるＲＸｋがハイレベルとなる。これにより、冗長救済動作が行われ、上述したように、アドレスＸＡ０〜１２に対応するワード線ＷＬＡｊに代わって冗長ワード線ＲＷＬＡｋ（ｋ：１〜２８）が活性化される。
【００９９】
次に、Ｘ−ＡＦ比較回路３０４について説明する。Ｘ−ＡＦ比較回路３０４は、例えば、図１１に示すように構成される。
【０１００】
図１１のＸ−ＡＦ比較回路３０４は、アドレスＸＡ０〜１２にビット毎に対応するＥＸＮＯＲ回路１１０１〜１１１３と、冗長イネーブル信号ＡＦｎ＿ＥＮに対応するバッファ回路１１１４と、ＡＮＤ回路１１１５とを含む。
【０１０１】
アドレスＸＡ０〜１２が冗長アドレスＡＦｎ＿Ｘ０〜１２と全て一致し、かつ冗長イネーブル信号ＡＦｎ＿ＥＮがイネーブルを表すとき、ＡＮＤ回路１１１５から出力されるＲＸｎがハイレベルとなる。これにより、冗長救済動作が行われ、上述したように、アドレスＸＡ０〜１２に対応するワード線ＷＬＡｊに代わって冗長ワード線ＲＷＬＡｋ（ｋ：２９〜３２）が活性化される。
【０１０２】
以上、本発明についていくつかの実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものでなく、種々の変形・変形が可能である。
【０１０３】
本願の技術思想は、例えば、様々な機能に使用される複数のＲＯＭへの情報の設定に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式限られない。
【０１０４】
本発明の半導体装置およびその制御方法の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
【０１０５】
また、トランジスタは、電界効果トランジスタ（Field Effect Transistor; FET）であれば良く、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ(Thin Film Transistor)等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
【０１０６】
更に、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
【０１０７】
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１０８】
１０１    第１の回路
１０２    第２の回路
１０３    検証回路
１０４    アドレス生成回路
１０５    第３の回路
１０６    第４の回路
１０７    第５の回路
１０８    第６の回路
１０９    冗長判定回路
１１０    第１のＲＯＭ
１１１    第２のＲＯＭ
２００    半導体装置
２０１    内部クロック発生回路
２０２    コマンドデコーダ
２０３    制御回路
２０４    モードレジスタ
２０５    ロウアドレスバッファ・リフレッシュカウンタ
２０６    カラムアドレスバッファ・バーストカウンタ
２０７    ＡＦ回路
２０８    救済回路
２０９    ロウデコーダ
２１０    カラムデコーダ
２１１    メモリセルアレイ
２１２    センスアンプ
２１３    データ制御回路
２１４    ラッチ回路
２１５    ＤＱ入出力回路
２１６    ＤＬＬ
３０１    リード・ライトアンプ（Ｒ／Ｗ  Ａｍｐ）
３０２    アドレスラッチ回路（Ａｄｄ  Ｌａｔｃｈ）
３０３    Ｘリダンダンシーヒューズ回路（Ｘ−ｒｅｄ  ｆｕｓｅ）
３０４    Ｘ−ＡＦ比較回路
３０５    ＮＯＲ回路
３０６    プリデコーダ
３０７    メインデコーダ
３０８    冗長ドライバ
３０９    ＮＯＴ回路
４０１    フェイル信号ラッチ回路
４０２    フェイルアドレスラッチ回路
４０３    ＡＦ回路＿ＸＡ
４０４    ＡＦ回路＿ＥＮ
５０１    第１のスイッチ回路
５０１＿１    第１のスイッチ部
５０１＿２    第２のスイッチ部
５０２    ラッチ回路
５０２＿１    第１のラッチ部
５０２＿２    第２のラッチ部
６０１＿１    第３のスイッチ部
６０１＿２    第４のスイッチ部
７０１    ＡＦ部
７０２    第５のスイッチ部
７０３    スイッチ制御部
８０１    ＡＦ部
８０２    第６のスイッチ部
８０３    スイッチ制御部
８０４    ゲート回路
１００１〜１０１３    ヒューズ回路
１０１４    イネーブルヒューズ回路
１０１５    レーザヒューズ
１０１６    ＡＮＤ回路
１１０１〜１１１３    ＥＸＮＯＲ回路
１１１４    バッファ回路
１１１５    ＡＮＤ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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