(57)【要約】      （修正有）【課題】高画質な画像を取得することができる固体撮像装置を提供する。【解決手段】光電変換部２１と電荷保持部２３との間の、第１転送ゲート２２により制御可能な第１転送経路１５０と、光電変換部２１と電荷保持部２３との間の、第１転送ゲート２２により制御されない第２転送経路１４０とを備える。空乏状態において、第１転送経路１５０の電位は、第２転送経路１４０より低い電位で、かつ、光電変換部２１及び電荷保持部２３からみた第１転送経路１５０及び第２転送経路１４０以外の障壁より高い電位である。【選択図】図９
2013033885.tif 000002
【特許請求の範囲】
【請求項１】
入射光量に応じた電荷を発生して内部に蓄積する光電変換部と、
前記光電変換部で発生した前記電荷の転送先であり、前記電荷を保持する電荷保持部と、
前記光電変換部から前記電荷保持部へ前記電荷を転送させるための第１転送ゲートと、
前記光電変換部と前記電荷保持部との間の、前記第１転送ゲートにより制御可能な第１転送経路と、
前記光電変換部と前記電荷保持部との間の、前記第１転送ゲートにより制御されない第２転送経路と
を備え、
空乏状態において、前記第１転送経路の電位が、前記第２転送経路より低い電位で、かつ、前記光電変換部及び前記電荷保持部からみた前記第１転送経路及び前記第２転送経路以外の障壁より高い電位である
固体撮像装置。
【請求項２】
前記光電変換部の一部は、前記電荷保持部の少なくとも一部と平面的に重なるように、前記電荷保持部の下側に形成され、
前記第２転送経路は、前記光電変換部と前記電荷保持部との重複部分に形成されている
請求項１に記載の固体撮像装置。
【請求項３】
前記光電変換部は、開口中心に対して対称となるように形成されている
請求項１に記載の固体撮像装置。
【請求項４】
前記電荷保持部は、前記光電変換部から転送された前記電荷を電圧に変換する機能も有し、
前記第１転送ゲートにより前記電荷を転送させる制御が行われた場合、前記光電変換部で蓄積された前記電荷の全てが、前記第１転送経路から前記電荷保持部に転送される
請求項１に記載の固体撮像装置。
【請求項５】
前記電荷保持部から転送された前記電荷を電圧に変換する電荷電圧変換部と、
前記電荷保持部で保持された前記電荷の全てを前記電荷電圧変換部に転送させるための第２転送ゲートと
をさらに備え、
前記第１転送ゲートにより前記電荷を転送させる制御が行われた場合、前記光電変換部で蓄積された前記電荷の全てが、前記第１転送経路から前記電荷保持部に転送される
請求項１に記載の固体撮像装置。
【請求項６】
光電変換部から電荷保持部へ電荷を転送させるための第１転送ゲートと、前記光電変換部と前記電荷保持部との間の、前記第１転送ゲートにより制御可能な第１転送経路と、前記光電変換部と前記電荷保持部との間の、前記第１転送ゲートにより制御されない第２転送経路とを備える固体撮像装置の前記第１転送経路と第２転送経路を、
空乏状態において、前記第１転送経路の電位が、前記第２転送経路より低い電位で、かつ、前記光電変換部及び前記電荷保持部からみた前記第１転送経路及び前記第２転送経路以外の障壁より高い電位となるように製造する工程を含む
固体撮像装置の製造方法。
【請求項７】
入射光量に応じた電荷を発生して内部に蓄積する光電変換部と、
前記光電変換部で発生した前記電荷の転送先であり、前記電荷を保持する電荷保持部と、
前記光電変換部から前記電荷保持部へ前記電荷を転送させるための第１転送ゲートと、
前記光電変換部と前記電荷保持部との間の、前記第１転送ゲートにより制御可能な第１転送経路と、
前記光電変換部と前記電荷保持部との間の、前記第１転送ゲートにより制御されない第２転送経路と
を備え、空乏状態において、前記第１転送経路の電位が、前記第２転送経路より低い電位で、かつ、前記光電変換部及び前記電荷保持部からみた前記第１転送経路及び前記第２転送経路以外の障壁より高い電位である固体撮像装置を駆動するに当たって、
前記光電変換部で第１の電荷量以上の電荷が蓄積されたとき、前記第１転送経路により前記光電変換部の電荷を前記電荷保持部に転送し、
前記光電変換部と前記電荷保持部で保持される電荷量が前記第１の電荷量より大きい第２の電荷量以上となったとき、前記光電変換部の電荷を前記電荷保持部に転送する経路を、前記第１転送経路から前記第２転送経路に変更する
固体撮像装置の駆動方法。
【請求項８】
入射光量に応じた電荷を発生して内部に蓄積する光電変換部と、
前記光電変換部で発生した前記電荷の転送先であり、前記電荷を保持する電荷保持部と、
前記光電変換部から前記電荷保持部へ前記電荷を転送させるための第１転送ゲートと、
前記光電変換部と前記電荷保持部との間の、前記第１転送ゲートにより制御可能な第１転送経路と、
前記光電変換部と前記電荷保持部との間の、前記第１転送ゲートにより制御されない第２転送経路と
を有し、
空乏状態において、前記第１転送経路の電位が、前記第２転送経路より低い電位で、かつ、前記光電変換部及び前記電荷保持部からみた前記第１転送経路及び前記第２転送経路以外の障壁より高い電位である固体撮像装置
を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、固体撮像装置とその製造方法及び駆動方法、並びに電子機器に関し、特に、高画質な画像を取得することができるようにした固体撮像装置とその製造方法及び駆動方法、並びに電子機器に関する。
【背景技術】
【０００２】
従来、固体撮像装置は、例えば、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置などの電子機器において、様々な用途に供されている。固体撮像装置には、画素ごとに増幅素子を備えたAPS（Active Pixel Sensor）があり、光電変換素子であるフォトダイオードに蓄積された信号電荷を、MOS（Metal Oxide Semiconductor）トランジスタ介して読み出すCMOS（complementary MOS）イメージセンサが広く利用されている。
【０００３】
CMOSイメージセンサでは、一般的に、フォトダイオードに蓄積された信号電荷を読み出す読み出し動作が画素アレイの行ごとに実行され、読み出し動作が終了した画素は、その終了時点から、再度、信号電荷の蓄積を開始する。このように画素アレイの行ごとに読み出し動作を行うことにより、CMOSイメージセンサにおいては、全ての画素において信号電荷の蓄積期間を一致させることができず、被写体が動いている場合などに撮像画像に歪が生じる。例えば、上下方向にまっすぐな物が横方向に動いているのを撮影した場合に、それが傾いているように写ることになる。
【０００４】
このような像に歪みが生じることを回避するために、各画素の露光期間が同一となるようなCMOSイメージセンサの全画素同時電子シャッタが開発されている。全画素同時電子シャッタとは、撮像に有効な全ての画素について同時に露光を開始し、同時に露光を終了する動作を行うものであり、グローバルシャッタ（グローバル露光）とも呼ばれる。グローバル露光を実現する方式としては、機械的な方式と電気的な方式とがある。
【０００５】
例えば、機械的な方式では、CMOSイメージセンサの前面を遮光する開閉可能なメカニカルシャッタ（遮光手段）が利用される。即ち、メカニカルシャッタを開放して全画素同時に露光を開始し、露光期間終了時点で、メカニカルシャッタを閉鎖して全画素同時に遮光することで、フォトダイオードで光電荷が発生する期間が全画素で一致する。
【０００６】
また、電気的な方式では、フォトダイオードの蓄積電荷を空にする電荷排出動作を全画素同時に実行して露光を開始する。そして、露光期間終了時点で、転送ゲートを全画素同時に駆動して蓄積された光電荷を全て浮遊拡散層（容量）に転送し、転送ゲートを閉じることで、フォトダイオードで光電荷が発生する期間が全画素で一致する。
【０００７】
しかしながら、電気的な方式では、全画素同時に浮遊拡散層へ電荷が転送されることに伴って、ノイズを除去することが困難になり、画質が劣化することがあった。このような画質の劣化を抑制するために、メモリ部を有する画素構造が提案されている。
【０００８】
メモリ部を有する画素構造では、フォトダイオードの蓄積電荷を空にする電荷排出動作を全画素同時に実行して露光を開始し、露光期間終了時点で、転送ゲートを全画素同時に駆動して蓄積された光電荷を全てメモリ部に転送して保持する。そして、浮遊拡散層をリセットした後に、メモリ保持部の保持電荷を浮遊拡散層に転送して信号レベルの読み出しが行われる。
【０００９】
このように、浮遊拡散層とは別に、フォトダイオードで蓄積した電荷を一時的に保持するメモリ部を有する画素構造により、ノイズを低減させることができる。しかしながら、メモリ部を画素内に追加することから、必然的にフォトダイオードの面積が小さくなり、フォトダイオードに蓄積可能な最大の電荷量（最大電荷量）が減少してしまうことになる。
【００１０】
そこで、本出願人は、フォトダイオードの最大電荷量が減少することを回避するために、フォトダイオードとメモリ部とがオーバーフローパスで一体化した画素構造を提案している（例えば、特許文献１参照）。
【００１１】
ところで、特許文献１に提案されている固体撮像装置では、フォトダイオードとメモリ部との間の電荷転送経路においてポテンシャルバリアを形成しながら空乏状態となる構造が採用されている。即ち、フォトダイオードとメモリ部の間にある第１転送ゲートがOFFする十分な電圧が印加された状態においても、フォトダイオードに所定電荷以上の電荷が蓄積された場合、フォトダイオードで発生する光電荷がメモリ部へオーバーフローするようなポテンシャルバリアを形成する不純物拡散層を有する構造となっている。
【００１２】
このような構造によって、ノイズによる画質劣化を抑制するとともに、フォトダイオードの最大電荷量が減少することを回避することができる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００９−２６８０８３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、上述したようなフォトダイオードとメモリ部とがオーバーフローパスで一体化した画素構造において、固体撮像装置が有する各画素オーバーフローパスのポテンシャルバリアにバラツキがあると、撮像画像の画質が低下してしまう。従って、固体撮像装置が有する各画素オーバーフローパスのポテンシャルバリアのバラツキの影響を抑制し、撮像画像の画質を向上させることが求められている。
【００１５】
本技術は、このような状況に鑑みてなされたものであり、高画質な画像を取得することができるようにするものである。
【課題を解決するための手段】
【００１６】
本技術の第１の側面の固体撮像装置は、入射光量に応じた電荷を発生して内部に蓄積する光電変換部と、前記光電変換部で発生した前記電荷の転送先であり、前記電荷を保持する電荷保持部と、前記光電変換部から前記電荷保持部へ前記電荷を転送させるための第１転送ゲートと、前記光電変換部と前記電荷保持部との間の、前記第１転送ゲートにより制御可能な第１転送経路と、前記光電変換部と前記電荷保持部との間の、前記第１転送ゲートにより制御されない第２転送経路とを備え、空乏状態において、前記第１転送経路の電位が、前記第２転送経路より低い電位で、かつ、前記光電変換部及び前記電荷保持部からみた前記第１転送経路及び前記第２転送経路以外の障壁より高い電位である。
【００１７】
本技術の第２の側面の固体撮像装置の製造方法は、光電変換部から電荷保持部へ電荷を転送させるための第１転送ゲートと、前記光電変換部と前記電荷保持部との間の、前記第１転送ゲートにより制御可能な第１転送経路と、前記光電変換部と前記電荷保持部との間の、前記第１転送ゲートにより制御されない第２転送経路とを備える固体撮像装置の前記第１転送経路と第２転送経路を、空乏状態において、前記第１転送経路の電位が、前記第２転送経路より低い電位で、かつ、前記光電変換部及び前記電荷保持部からみた前記第１転送経路及び前記第２転送経路以外の障壁より高い電位となるように製造する工程を含む。
【００１８】
本技術の第３の側面の固体撮像装置の駆動方法は、入射光量に応じた電荷を発生して内部に蓄積する光電変換部と、前記光電変換部で発生した前記電荷の転送先であり、前記電荷を保持する電荷保持部と、前記光電変換部から前記電荷保持部へ前記電荷を転送させるための第１転送ゲートと、前記光電変換部と前記電荷保持部との間の、前記第１転送ゲートにより制御可能な第１転送経路と、前記光電変換部と前記電荷保持部との間の、前記第１転送ゲートにより制御されない第２転送経路とを備え、空乏状態において、前記第１転送経路の電位が、前記第２転送経路より低い電位で、かつ、前記光電変換部及び前記電荷保持部からみた前記第１転送経路及び前記第２転送経路以外の障壁より高い電位である固体撮像装置を駆動するに当たって、前記光電変換部で第１の電荷量以上の電荷が蓄積されたとき、前記第１転送経路により前記光電変換部の電荷を前記電荷保持部に転送し、前記光電変換部と前記電荷保持部で保持される電荷量が前記第１の電荷量より大きい第２の電荷量以上となったとき、前記光電変換部の電荷を前記電荷保持部に転送する経路を、前記第１転送経路から前記第２転送経路に変更する。
【００１９】
本技術の第４の側面の電子機器は、入射光量に応じた電荷を発生して内部に蓄積する光電変換部と、前記光電変換部で発生した前記電荷の転送先であり、前記電荷を保持する電荷保持部と、前記光電変換部から前記電荷保持部へ前記電荷を転送させるための第１転送ゲートと、前記光電変換部と前記電荷保持部との間の、前記第１転送ゲートにより制御可能な第１転送経路と、前記光電変換部と前記電荷保持部との間の、前記第１転送ゲートにより制御されない第２転送経路とを有し、空乏状態において、前記第１転送経路の電位が、前記第２転送経路より低い電位で、かつ、前記光電変換部及び前記電荷保持部からみた前記第１転送経路及び前記第２転送経路以外の障壁より高い電位である固体撮像装置を備える。
【００２０】
本技術の第１乃至第４の側面においては、空乏状態において、第１転送経路の電位が、第２転送経路より低い電位で、かつ、光電変換部及び電荷保持部からみた第１転送経路及び第２転送経路以外の障壁より高い電位とされる。
【発明の効果】
【００２１】
本技術の第１、第３、及び第４の側面によれば、高画質な画像を取得することができる。また、本技術の第２の側面によれば、高画質な画像を取得する固体撮像装置を製造することができる。
【図面の簡単な説明】
【００２２】
【図１】本技術が適用される固体撮像装置としてのCMOSイメージセンサの構成例を示すブロック図である。
【図２】従来の単位画素の構造を示す図である。
【図３】図２のＸ方向のポテンシャル図である。
【図４】露光動作を説明する図である。
【図５】露光動作を説明する図である。
【図６】単位画素の駆動方法を示すタイミングチャートである。
【図７】解決すべき問題を説明する図である。
【図８】解決すべき問題を説明する図である。
【図９】図１のCMOSイメージセンサで採用される単位画素の構造を示す図である。
【図１０】本実施の形態の単位画素における注意点を説明する図である。
【図１１】本実施の形態の単位画素における注意点を説明する図である。
【図１２】本実施の形態の単位画素におけるポテンシャル図である。
【図１３】本実施の形態の単位画素における光電荷の蓄積動作を説明する図である。
【図１４】単位画素の第１の具体例を説明する図である。
【図１５】単位画素の第２の具体例を説明する図である。
【図１６】単位画素の製造方法について説明する図である。
【図１７】単位画素の製造方法について説明する図である。
【図１８】単位画素のその他の構造を示す図である。
【図１９】単位画素のその他の構造を示す図である。
【図２０】単位画素のその他の構造を示す図である。
【図２１】単位画素のその他の構成例を示す図である。
【図２２】本技術が適用された第２の実施の形態に係る電子機器の概略構成図である。
【発明を実施するための形態】
【００２３】
以下、本技術を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．第1の実施の形態：固体撮像装置
１−１  固体撮像装置の構成例
１−２  従来の単位画素の構造
１−３  解決すべき問題
１−４  本実施の形態の単位画素
２．第２の実施の形態：電子機器
【００２４】
＜１．第1の実施の形態：固体撮像装置＞
＜１−１  固体撮像装置の構成例＞
［固体撮像装置のブロック図］
図１は、本技術が適用される固体撮像装置としてのCMOSイメージセンサの構成例を示すブロック図である。
【００２５】
CMOSイメージセンサ１００は、画素アレイ部１１１、垂直駆動部１１２、カラム処理部１１３、水平駆動部１１４、およびシステム制御部１１５を含んで構成される。画素アレイ部１１１、垂直駆動部１１２、カラム処理部１１３、水平駆動部１１４、およびシステム制御部１１５は、図示せぬ半導体基板（チップ）上に形成されている。
【００２６】
画素アレイ部１１１には、入射光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子（光電変換部）を有する単位画素（例えば、図９の単位画素１２０）が行列状に２次元配置されている。なお、以下では、入射光量に応じた電荷量の光電荷を、単に「電荷」と記述し、単位画素を、単に「画素」と記述する場合もある。
【００２７】
画素アレイ部１１１にはさらに、行列状の画素配列に対して行ごとに画素駆動線１１６が図の左右方向（画素行の画素の配列方向）に沿って形成され、列ごとに垂直信号線１１７が図の上下方向（画素列の画素の配列方向）に沿って形成されている。画素駆動線１１６の一端は、垂直駆動部１１２の各行に対応した出力端に接続されている。
【００２８】
CMOSイメージセンサ１００はさらに、信号処理部１１８およびデータ格納部１１９を備えている。信号処理部１１８およびデータ格納部１１９は、ソフトウェアによる処理で実現してもよいし、CMOSイメージセンサ１００とは別の基板に設けられる外部信号処理部、例えばDSP(Digital Signal Processor)に設けてもよい。
【００２９】
垂直駆動部１１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１１の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。この垂直駆動部１１２は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
【００３０】
読出し走査系は、単位画素から信号を読み出すために、画素アレイ部１１１の単位画素を行単位で順に選択走査する。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
【００３１】
この掃出し走査系による掃出し走査により、読出し行の単位画素の光電変換素子から不要な電荷が掃き出される（リセットされる）。そして、掃出し走査系による不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
【００３２】
読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に入射した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の蓄積時間（露光時間）となる。
【００３３】
垂直駆動部１１２によって選択走査された画素行の各単位画素から出力される画素信号は、垂直信号線１１７の各々を通してカラム処理部１１３に供給される。カラム処理部１１３は、画素アレイ部１１１の画素列ごとに、選択行の各単位画素から垂直信号線１１７を通して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
【００３４】
具体的には、カラム処理部１１３は、信号処理として少なくとも、ノイズ除去処理、例えばCDS(Correlated Double Sampling;相関二重サンプリング）処理を行う。このカラム処理部１１３によるCDS処理により、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。カラム処理部１１３にノイズ除去処理以外に、例えば、AD（アナログ−デジタル）変換機能を持たせ、信号レベルをデジタル信号で出力することも可能である。
【００３５】
水平駆動部１１４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１１３の画素列に対応する単位回路を順番に選択する。この水平駆動部１１４による選択走査により、カラム処理部１１３で信号処理された画素信号が順番に信号処理部１１８に出力される。
【００３６】
システム制御部１１５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部１１２、カラム処理部１１３および水平駆動部１１４などの駆動制御を行う。
【００３７】
信号処理部１１８は、少なくとも加算処理機能を有し、カラム処理部１１３から出力される画素信号に対して加算処理等の種々の信号処理を行う。データ格納部１１９は、信号処理部１１８での信号処理に当たって、その処理に必要なデータを一時的に格納する。
【００３８】
＜１−２  従来の単位画素の構造＞
図１のCMOSイメージセンサ１００で採用されている単位画素１２０の構造を説明する前に、CMOSイメージセンサ１００で解決すべき問題を容易に理解するために、特許文献１（特開2009-268083号公報）で開示されている単位画素２０の構造について説明する。
【００３９】
［単位画素２０の構造］
図２は、特許文献１に記載の単位画素２０の構造を示す図である。
【００４０】
単位画素２０は、浮遊拡散領域（容量）とは別に、光電変換素子から転送される光電荷を保持（蓄積）する電荷保持領域（以下、「メモリ部」と記述する）を搭載した構造を有する。以下、単位画素２０について詳細に説明する。
【００４１】
単位画素２０は、光電変換素子として、フォトダイオード（PD）２１を有する。フォトダイオード２１は、N型基板３１上に形成されたP型ウェル層３２に対して、P型層３３を基板表面側に形成してN型埋め込み層３４を埋め込むことによって形成される埋め込み型フォトダイオードである。
【００４２】
単位画素２０は、埋め込み型フォトダイオード２１に加えて、第１転送ゲート２２、メモリ部（ＭＥＭ）２３、第２転送ゲート２４および浮遊拡散領域（FD：Floating Diffusion）２５を有する構成となっている。メモリ部２３および浮遊拡散領域２５は遮光されている。なお、以下では、浮遊拡散領域２５を、FD部２５とも称する。
【００４３】
第１転送ゲート２２は、埋め込み型フォトダイオード２１で光電変換され、その内部に蓄積された電荷を、ゲート電極２２Ａに転送パルスTRXが印加されることによって転送する。メモリ部２３は、ゲート電極２２Ａの下に形成されたN型の埋め込みチャネル３５によって形成され、第１転送ゲート２２によってフォトダイオード２１から転送された電荷を蓄積する。メモリ部２３が埋め込みチャネル３５によって形成されていることで、Ｓｉ−ＳｉＯ2界面での暗電流の発生を抑えることができるため画質の向上に寄与できる。
【００４４】
このメモリ部２３において、その上部にゲート電極２２Ａを配置し、当該ゲート電極２２Ａに転送パルスTRXを印加することでメモリ部２３に変調をかけることができる。すなわち、ゲート電極２２Ａに転送パルスTRXが印加されることで、メモリ部２３のポテンシャルが深くなる。これにより、メモリ部２３の飽和電荷量を、変調を掛けない場合よりも増やすことができる。
【００４５】
また、ゲート電極２２Ａの下のフォトダイオード２１とメモリ部２３との境界部分には、N−の不純物拡散領域（OFB）３９が設けられている。N−の不純物拡散領域３９は、第１転送ゲート２２がOFFするような十分な電圧が印加された状態においても、フォトダイオード２１に所定以上の電荷が蓄積された場合、フォトダイオード２１で発生する光電荷がメモリ部２３へオーバーフローするポテンシャルバリアφTRXを形成する。換言すれば、第１転送ゲート２２がOFFするような十分な電圧が印加された状態においても、フォトダイオード２１で発生する光電荷がメモリ部２３へオーバーフローするオーバーフローパス（中間転送経路）３０が形成されている。また、ゲート電極２２Ａは、転送パルスTRXが印加されることで、フォトダイオード２１で蓄積された全電荷をメモリ部２３に転送する完全転送経路としての機能も備えている。ここで、第１転送ゲート２２がOFFするような十分な電圧とは、Ｓｉ表面に反転層が形成される大きさの電圧とする。なお、N−の不純物拡散領域３９の代わりに、Ｐ−の不純物拡散領域３９としてもよい。
【００４６】
第２転送ゲート２４は、メモリ部２３に蓄積された電荷を、ゲート電極２４Ａに転送パルスTRGが印加されることによって転送する。FD部２５は、N型層からなる電荷電圧変換部であり、第２転送ゲート２４によってメモリ部２３から転送された電荷を電圧に変換する。
【００４７】
単位画素２０はさらに、リセットトランジスタ２６、増幅トランジスタ２７および選択トランジスタ２８を有している。ここでは、リセットトランジスタ２６ないし選択トランジスタ２８には、例えばＮチャネルのMOSトランジスタが用いられている。ただし、ここで例示したリセットトランジスタ２６ないし選択トランジスタ２８の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【００４８】
リセットトランジスタ２６は、電源VDBとFD部２５との間に接続されており、ゲート電極にリセットパルスRSTが印加されることによってFD部２５をリセットする。増幅トランジスタ２７は、ドレイン電極が電源VDOに接続され、ゲート電極がFD部２５に接続されており、FD部２５の電圧を読み出す。
【００４９】
選択トランジスタ２８は、例えば、ドレイン電極が増幅トランジスタ２７のソース電極に、ソース電極が垂直信号線１７にそれぞれ接続されており、ゲート電極に選択パルスSELが印加されることで、信号を読み出すべき単位画素２０を選択する。なお、選択トランジスタ２８については、電源VDOと増幅トランジスタ２７のドレイン電極との間に接続した構成を採ることも可能である。
【００５０】
なお、リセットトランジスタ２６乃至選択トランジスタ２８については、その一つあるいは複数を信号の読み出し方法によって省略したり、複数の画素間で共有したりすることも可能である。
【００５１】
単位画素２０はさらに、フォトダイオード２１の蓄積電荷を排出するための電荷排出部２９を有している。この電荷排出部２９は、露光開始時にゲート電極２９Ａに制御パルスABGが印加されることで、フォトダイオード２１の電荷をN型層のドレイン部３６に排出する。電荷排出部２９はさらに、露光終了後の読み出し期間中にフォトダイオード２１が飽和して電荷が溢れるのを防ぐ作用をなす。ドレイン部３６には、所定の電圧VDAが印加されている。
【００５２】
［メモリ部２３のゲート電極の電位］
ここで、電荷保持領域としてのメモリ部２３のゲート電極２２Ａの電位について説明する。
【００５３】
図２においては、電荷保持領域としてのメモリ部２３のゲート電極の電位が、第１転送ゲート２２および第２転送ゲート２４のうち少なくともいずれか、たとえば第１転送ゲート２２を非導通状態とする期間に、ピニング状態とする電位に設定される。より具体的には、第１転送ゲート２２若しくは第２転送ゲート２４、または両方を非導通状態とする際に、ゲート電極２２Ａ，２４Ａに印加する電圧が、ゲート電極直下のＳｉ表面にキャリアを蓄積できるピニング状態となるような電圧に設定される。
【００５４】
本例のように、転送ゲートを形成するトランジスタがN型の場合、第１転送ゲート２２を非導通状態とする際に、ゲート電極２２Ａに印加する電圧がP型ウェル層３２に対しグランドGNDよりも負電位となる電圧に設定される。なお、図示しないが、転送ゲートを形成するトランジスタがP型である場合、P型ウェル層がN型ウェル層となり、このN型ウェル層に対して電源電圧VDDよりも高い電圧に設定される。
【００５５】
第１転送ゲート２２を非導通状態とする際に、ゲート電極２２Ａに印加する電圧を、ゲート電極直下のＳｉ表面にキャリアを蓄積できるピニング状態となるような電圧に設定する理由は以下の通りである。
【００５６】
図２において、第１転送ゲート２２のゲート電極２２Ａの電位を、P型ウェル層３２に対して同電位（例えば０Ｖ）とすると、Ｓｉ表面の結晶欠陥から発生するキャリアがメモリ部２３に蓄積され、暗電流となり画質を劣化させるおそれがある。このため、図２においては、メモリ部２３上に形成されるゲート電極２２Ａのオフ（OFF）電位を、P型ウェル層３２に対して負電位、例えば−２．０Ｖとする。これにより、本実施形態においては、電荷保持期間中はメモリ部２３のＳｉ表面に正孔（ホール：Hole）を発生させ、Ｓｉ表面で発生した電子（エレクトロン：Electron）を再結合させることが可能で、その結果、暗電流を低減することが可能である。
【００５７】
なお、図２においては、メモリ部２３の端部に、第２転送ゲート２４のゲート電極２４Ａが存在することから、このゲート電極２４Ａも負電位とすることで、メモリ部２３の端部で発生す暗電流を同様に抑えることが可能である。
【００５８】
図２の単位画素２０では、低照度での発生電荷を優先的にフォトダイオード２１で蓄積する手段として、フォトダイオード２１とメモリ部２３との境界部分に形成されたオーバーフローパス３０を用いることを特徴としている。
【００５９】
図３は、図２のＸ方向のポテンシャル図を示している。
【００６０】
図３のＸ方向のポテンシャル図から明らかなように、フォトダイオード２１とメモリ部２３との境界部分に、N−の不純物拡散領域３９を設けることで当該境界部分のポテンシャルが下がる。このポテンシャルが下がった部分がオーバーフローパス３０となる。そして、フォトダイオード２１で発生し、オーバーフローパス３０のポテンシャルを超えた電荷は、自動的にメモリ部２３に漏れて当該メモリ部２３に蓄積される。換言すれば、オーバーフローパス３０のポテンシャル以下の発生電荷はフォトダイオード２１に蓄積される。
【００６１】
ここで、オーバーフローパス３０は中間電荷転送部としての機能を持つ。すなわち、中間電荷転送部としてのオーバーフローパス３０は、複数の単位画素の全てが同時に撮像動作を行う露光期間において、フォトダイオード２１での光電変換によって発生し、オーバーフローパス３０のポテンシャルで決まる所定電荷量を超える電荷をメモリ部２３へ転送する。
【００６２】
［光電荷の蓄積動作］
図４および図５を参照して、露光開始（蓄積開始）から露光終了（蓄積終了）までの動作について説明する。図４は、入射光輝度が所定輝度以上で、光電荷の蓄積が多い場合、即ち、入射光が明るい場合の光電荷の転送の様子を示している。
【００６３】
初めに、（１）ゲート電極２９Ａに制御パルスABGが印加されることで、電荷排出部２９がONとされ、フォトダイオード２１の電荷が排出される。
【００６４】
（２）電荷排出部２９がOFFに戻され、入射光輝度に応じてフォトダイオード２１で発生した光電荷がフォトダイオード２１に蓄積されることで、露光が開始される。フォトダイオード２１に蓄積される電荷は、フォトダイオード２１とメモリ部２３の間の転送経路のポテンシャルバリアφTRXを超え（オーバーフローパス３０を経由して）、メモリ部２３へ蓄積される。
【００６５】
（３）入射光の強さに応じた光電荷が、フォトダイオード２１とメモリ部２３に蓄積される。露光終了時は、リセットトランジスタ２６がONにされ、FD部２５の電荷が排出される（リセット動作）。
【００６６】
（４）転送パルスTRGが印加されることで第２転送ゲート２４がONにされ、メモリ部２３に蓄積された電荷がFD部２５へ転送される。
【００６７】
（５）次に、転送パルスTRXが印加されることで第１転送ゲート２２がONにされ、フォトダイオード２１に蓄積された電荷がメモリ部２３へ転送される。
【００６８】
次の図５は、入射光輝度が所定輝度よりも低く、光電荷の蓄積が少ない場合、即ち、入射光が暗い場合の光電荷の転送の様子を示している。
【００６９】
入射光が暗い場合においても、駆動については、図４と同様である。図５において、図４と異なる点は、入射光が暗いため、（２）および（３）として示されるように、入射光の強さに応じた光電荷が、フォトダイオード２１のみに蓄積される点である。換言すれば、入射光が暗い場合には、蓄積される電荷が転送経路のポテンシャルバリアφTRXを超えない。従って、（４）転送パルスTRGが印加されることで第２転送ゲート２４によってFD部２５へ転送される電荷はなく、（５）転送パルスTRXが印加されることで第１転送ゲート２２によって全ての電荷がメモリ部２３で保持される。
【００７０】
図６は、図２の単位画素２０の駆動方法を示すタイミングチャートである。なお、図６において、（１）ないし（５）は、図４および図５に対応する動作であり、既に説明したので、その説明は省略する。
【００７１】
（５）までの露光終了時の転送動作により、メモリ部２３とFD部２５に電荷が保持されている。なお、暗い画素では、上述したように、FD部２５に保持される電荷はない。
【００７２】
（６）ＤＨ期間において、FD部２５に蓄積された電荷が、第１の信号電圧として増幅トランジスタ２７を介して読み出される。
【００７３】
（７）リセットトランジスタ２６がONとされ、FD部２５の電荷が排出される。
【００７４】
（８）Ｐ期間において、FD部２５のリセットレベルが読み出される。
【００７５】
（９）転送パルスTRGが印加されることで第２転送ゲート２４がONとされ、メモリ部２３で保持されていた電荷がFD部２５へ転送される。
【００７６】
（１０）ＤＬ期間において、FD部２５の電荷が、第２の信号電圧として増幅トランジスタ２７を介して読み出される。
【００７７】
第１及び第２の信号電圧は、P期間で読み出されたリセット電圧との差分を演算することで、ノイズ除去の効果が得られる。このとき、FD部２５で保持された信号電圧には、リセット動作によるkTCノイズが重畳するが、メモリ部２３で保持された信号電圧においてはkTCノイズが除去される。FD部２５にて信号が保持されるのは入射光が明るい場合のみであり、大きな信号電荷が得られているため光ショットノイズが支配的なノイズ成分となり、kTCノイズによる画質劣化は無視できる。例えば、10,000e-の信号電荷において発生する光ショットノイズは100 e-rmsとなり、SN比は40.00dBである。kTCノイズは、√(kT/C)で得られ、25.4 e-rmsとなる。kはボルツマン係数1.38×10-23(J／K)、Tは温度で300(K)、Cは一般的なFD部２５の容量として例えば4fFとする。光ショットノイズとkTCノイズの合計は、103.2 e-rmsであり、SN比は39.73dBとなり僅かな差となる。
【００７８】
一方で、入射光が暗く信号電荷が少ない場合は、全ての電荷がメモリ部２３に保持され、リセット信号との差分演算によりkTCノイズを除去することが可能である。
【００７９】
また、露光期間中の蓄積にフォトダイオード２１とメモリ部２３の両方を用いることから明らかなように、蓄積可能な最大電荷量はメモリ部２３を搭載しない画素構造と同等となる。これにより、図２の単位画素２０では、kTCノイズによる顕著な画質劣化を解決し、さらに蓄積可能な最大電荷量を減少させることなく、全画素同時のグローバル露光動作を可能とする。
【００８０】
［出力画像が破綻しないための前提条件］
ここで、図２の単位画素２０において、出力画像を破綻させないための前提条件について説明する。
【００８１】
入射光の強さに応じて蓄積された信号電荷をQsigとし、第２転送ゲート２４でFD部２５へ転送された電荷をQhとし、第１転送ゲート２２でメモリ部２３へ転送された電荷をQlとすると、信号電荷Qsig =電荷Qh + 電荷Qlとなる。ここで、図５を参照して説明したように、入射光が暗く、蓄積電荷がフォトダイオード２１とメモリ部２３の間のポテンシャルバリアφTRXを超えない場合は、Qh = 0ということになる。
【００８２】
さらに、ポテンシャルバリアφTRXによって決まる電荷Qlの最大値をQpとすると、入射光が明るく、Qsig ＞Qpとなる蓄積電荷が得られた場合に、Qh = Qsig - Qpで得られる電荷Qhが第２転送ゲート２４でFD部２５へ転送され、保持されることになる。このとき、ポテンシャルバリアφTRXがばらつき、φTRX＋ΔφTRXの画素が存在したとする。ポテンシャルバリアの差ΔφTRXによる電荷Qpの変動量をΔQpとすると、蓄積電荷QsigがQp+ΔQpを超える場合に、メモリ部２３での蓄積が開始されて、電荷Qhは、電荷Qh>0となってFD部２５で保持されることになる。
【００８３】
すなわち、信号電荷Qsig≦電荷Qp + 変動量ΔQpにおいては、電荷Ql = 信号電荷Qsigであり、かつ、電荷Qh = 0であり、両方の出力を加算することで、電荷Qh + 電荷Ql = 信号電荷Qsigとなり、正確な信号が取得できる。一方、信号電荷Qsig ＞ 電荷Qp + 変動量ΔQpの場合においても、電荷Qhおよび電荷Qlは、電荷Qh = 信号電荷Qsig - (電荷Qp +変動量ΔQp)であり、かつ、電荷Ql =電荷 Qp + 変動量ΔQp として読み出され、両方の出力を加算することで、同じく電荷Qh + 電荷Ql = 信号電荷Qsig となり、正確な信号が取得できる。特に、電荷Qlの出力が電荷Qpよりも十分小さい場合は、電荷Qhを加算しないことによって、ノイズの重畳を回避することが可能である。
【００８４】
このように、第２転送ゲート２４で電荷Qhが転送された後のフォトダイオード２１に蓄積されている電荷Ql (≦Qp)が、第１転送ゲート２２でメモリ部２３へ転送された後、メモリ部２３で保持可能な電荷量であれば、ポテンシャルバリアφTRXのばらつきが出力画像を破綻させることはない。
【００８５】
ここで、破綻のない出力画像を得るには、メモリ部２３で保持可能な最大電荷をQmとした場合、最大電荷Qm ≧ 電荷Qp であることが条件となる。ポテンシャルバリアφTRXに対して、最大電荷Qm ≧ 電荷Qpの関係とするには、メモリ部２３の面積を拡大し、フォトダイオード２１の面積を縮小すれば容易である。しかし、実際にはフォトダイオード２１の面積を大きくすることで開口面積が増大し、感度が有利であったり、電荷Qpを大きくすることでkTCノイズが重畳しない低ノイズな信号範囲を拡大できるなど、最大電荷Qm ≧ 電荷Qpの関係を維持しながら電荷Qpを最大化することが高画質化にとって重要となる。
【００８６】
特に、信号電荷Qsig ≦ 電荷Qpの場合において、ノイズが重畳しないよう電荷Qhを電荷Qlに加算せずに出力することが好ましいが、電荷Qh≠0の場合は加算が必要であるため、電荷Qpの最小値を閾値として、加算するか否かを判定する必要がある。すなわち、ポテンシャルバリアφTRXが大きくばらつくことで、電荷Qp - 変動量ΔQpとなる画素が最小値として存在した場合、電荷Qhのノイズが重畳しない低ノイズな信号領域が狭くなってしまう問題がある。また、電荷Qm ≧ 電荷Qpを満たす必要があるため、電荷Qp + 変動量ΔQpとなる画素が最大値として存在した場合、電荷Qmを大きくする必要があり、メモリ部２３の拡大とフォトダイオード２１の縮小を伴い、電荷Qpが減少してしまう問題がある。
【００８７】
従って、ポテンシャルバリアφTRXのばらつきを低減することが、フォトダイオード２１の面積の最大化による感度向上や、低ノイズ信号範囲の最大化による出力画像の高画質化に必要である。
【００８８】
＜１−３  解決すべき問題＞
しかしながら、図２の単位画素２０のように、フォトダイオード２１とメモリ部２３との間にある第１転送ゲート２２の転送経路によってポテンシャルバリアφTRXを形成する場合、以下の理由から、ポテンシャルバリアφTRXのばらつき低減に限界がある。
【００８９】
図７Ａに示される、ポテンシャルバリアφTRXを形成する不純物拡散領域（OFB）３９の間隔Ｌ（以下、適宜、Ｌ長と称する）は、フォトダイオード２１の蓄積電荷Qpや、メモリ部２３の最大電荷量Qmを最大化するため、できるだけ狭く設計されることが好ましい。
【００９０】
しかしながら、図７Ｂに示すように、不純物拡散領域３９のＬ長を狭く設計することで、イオン注入時に設けられるレジストマスク１６０によるレジスト幅のばらつきΔｄが、ポテンシャルバリアφTRXのバラツキΔφTRXに大きく影響を与える。すなわち、フォトダイオード２１およびメモリ部２３の面積を確保するため、不純物拡散領域３９のＬ長を狭く設計すると、レジスト幅のばらつきΔｄの変動で、不純物拡散領域３９の不純物濃度が大きく変動し、ポテンシャルバリアφTRXのバラツキΔφTRXも大きく変動する原因となる。
【００９１】
これに対し、図７Ｃに示すように、不純物拡散領域３９のＬ長を広く設計すると、ポテンシャルバリアφTRXのバラツキΔφTRXを抑制することはできるが、フォトダイオード２１およびメモリ部２３の面積が大きく減少してしまう。従って、フォトダイオード２１の蓄積電荷Qpや、メモリ部２３の最大電荷量Qmの最大化という観点から、中間転送経路（オーバーフローパス３０）と完全転送経路が第１転送ゲート２２で兼用される構造では、転送経路長（Ｌ長）を拡大することは困難である。
【００９２】
また、電荷蓄積前に空乏状態となるよう設計されたオーバーフローパス３０を形成する不純物拡散領域（OFB）３９は、フォトダイオード２１の電荷蓄積によって変調される。例えば、図８に示されるように、フォトダイオード２１とポテンシャルバリアφTRX間の容量をC1とし、フォトダイオード２１のそれ以外の容量をCgとし、メモリ部２３とポテンシャルバリアφTRX間の容量をC2とすると、電荷が蓄積される容量Cpは、Cp = Cg + C1・C2／(C1+C2) で表される。この場合、フォトダイオード２１にΔQsigの電荷が蓄積されると、Δφp = ΔQsig／Cpだけフォトダイオード２１のポテンシャルφpが変動する。このとき、ポテンシャルバリアφTRXは、ΔφTRX(p) = (C1 / (C1 + C2) )・Δφpだけ変調する。即ち、ΔφTRX(p)は、フォトダイオード２１の電荷蓄積によるフォトダイオードポテンシャル変動によるポテンシャルバリアφTRXの変調であることを表す。
【００９３】
フォトダイオード２１の電荷蓄積によるバリア変調に起因するポテンシャルバリアφTRXのバラツキΔφTRX(p)も低減することが、より好ましい。しかし、完全転送経路の転送効率を高めるには、フォトダイオード２１のポテンシャル最深部と完全転送経路を近づける必要がある。従って、図２の単位画素２０は、フォトダイオード２１とポテンシャルバリアφTRX間の容量C1の低減によるポテンシャルバリアφTRXの変調量ΔφTRX(p)の低減効果を得ることが困難な構造といえる。
【００９４】
このように、図２の単位画素２０では、フォトダイオード２１の電荷蓄積によるポテンシャルバリアφTRXの変調量ΔφTRX(p)を低減することが難しい。このため、最大電荷Qm ≧ 電荷Qpを満たす上での電荷Qpの最大値として考慮すべき、（電荷Qp + 変動量ΔQp）のうちの変動量ΔQpが大きくなってしまい、結果として、最大電荷Qmを余計に大きくすることが必要になる。
【００９５】
＜１−４  本実施の形態の単位画素＞
［単位画素１２０の構造］
そこで、図２の単位画素２０におけるばらつき低減の限界を改善するため、即ち、ポテンシャルバリアφTRXのばらつきの低減と、ポテンシャルバリアφTRXの変調量ΔφTRX(p)の低減を図るため、本実施の形態のCMOSイメージセンサ１００では、図９に示す中間転送経路ロバスト化構造が採用される。
【００９６】
即ち、図９は、CMOSイメージセンサ１００で採用されている単位画素１２０の構造を示している。図９Ａは、図９Ｂに示されている矢印Ｚ−Ｚ’に沿った単位画素１２０の断面図であり、図９Ｂは、単位画素１２０の構成を示す平面図である。
【００９７】
単位画素１２０では、フォトダイオード２１のN型埋め込み層１３４が、メモリ部２３の下側（基板の深い側）に延伸するように形成されている。換言すれば、N型埋め込み層１３４は、図９Ａに示す断面においてＬ字形状に形成されている。メモリ部２３側に延長されたフォトダイオード２１のN型埋め込み層１３４の領域は、図９Ｂに示されるように、メモリ部２３のゲート電極２２Ａとほぼ重なっている。
【００９８】
そして、単位画素１２０では、メモリ部２３の埋め込みチャネル３５の下面と、メモリ部２３の下側に延びたN型埋め込み層１３４の上面との境界部分に、不純物拡散領域１４２が形成されることにより、中間転送経路１４０が設けられている。従って、中間転送経路１４０は、第１転送ゲート２２によっては制御（変調）されない。
【００９９】
このように、埋め込みチャネル３５の下面とN型埋め込み層１３４の上面との境界部分に不純物拡散領域１４２を形成することで、例えば、埋め込みチャネル３５とN型埋め込み層１３４との側面どうしの境界部分に不純物拡散領域１４２を形成する場合よりも、不純物拡散領域１４２への入射光の漏れ込みを抑制することができる。
【０１００】
また、中間転送経路１４０は、深さ方向の不純物分布のみで形成されるため、線幅やマスクの重合によるバラツキが軽減されるため、ポテンシャルバリアφTRXのばらつきを低減することができる。
【０１０１】
換言すれば、中間転送経路１４０を形成する不純物拡散領域１４２の不純物濃度によって、フォトダイオード２１の蓄積電荷がメモリ部２３へ流れ出す所定電荷量を決めるポテンシャルバリアφTRXを安定して形成することができる。
【０１０２】
以上のように、単位画素１２０では、マスクの合わせずれやレジスト幅のばらつき、高濃度の不純物拡散領域からの不純物拡散、第１転送ゲート２２の電極の位置や電位、フォトダイオード２１の蓄積電荷量に起因する、ポテンシャルバリアφTRXの変動を低減することができる。
【０１０３】
一方、完全転送経路１５０は、図２の単位画素２０と同様に、表面側に形成されている。従って、第１転送ゲート２２に転送パルスTRXが印加されることで、完全転送経路１５０を介した完全転送が行われる。
【０１０４】
中間転送経路１４０と完全転送経路１５０を分離し、不純物拡散領域１４２の不純物濃度によって安定したポテンシャルバリアφTRXを形成できることで、完全転送の転送効率を損なうことなく、フォトダイオード２１の面積の最大化による感度向上や、低ノイズ信号範囲の最大化による出力画像の高画質化を達成することができる。
【０１０５】
なお、不純物拡散領域１４２は、図９Ｂに示すように、平面的に見てメモリ部２３の中央付近に配置する他、図示されている配置よりもフォトダイオード２１から離れた位置に配置したり、フォトダイオード２１のポテンシャル最深部から離れるように配置してもよい。このようにフォトダイオード２１から離れた位置に、中間転送経路１４０となる不純物拡散領域１４２を配置することで、入射光の漏れ込みをより低減させることができる。
【０１０６】
［単位画素１２０の設計上の注意点］
ただし、図９に示した中間転送経路ロバスト化構造の単位画素１２０においては、次の点に注意をする必要がある。
【０１０７】
図１０及び図１１を参照して、中間転送経路ロバスト化構造の単位画素１２０で起こり得る問題について説明する。
【０１０８】
図１０は、図２に示した単位画素２０の中間転送経路としてのオーバーフローパス３０を、単純に、メモリ部２３の下側（深さ方向）に配置変更した場合の、中間転送経路と完全転送経路のポテンシャル図を示している。図１０Ａは、図９ＡのＸ−Ｘ’断面の完全転送経路のポテンシャル図を示し、図１０Ｂは、図９ＡのＹ−Ｙ’断面の中間転送経路のポテンシャル図を示している。
【０１０９】
図１０Ａの完全転送経路では、第１転送ゲート２２がONのときにフォトダイオード２１を完全空乏化することが可能であればよい。従って、図２に示した単位画素２０のオーバーフローパス３０は不要となるので、フォトダイオード２１とメモリ部２３との間の障壁がオーバーフローパス３０を設けたときより高く形成される。
【０１１０】
一方、図１０Ｂの中間転送経路のポテンシャルバリアφTRXは、図２に示した単位画素２０のオーバーフローパス３０に対応するものであるので、第１転送ゲート２２がOFFのときの完全転送経路よりも低く形成される。しかし、中間転送経路は、第１転送ゲート２２によっては制御されないため、第１転送ゲート２２がONのときでもポテンシャルバリアφTRXは変わらない。また、フォトダイオード２１のポテンシャル最深部は、完全転送の転送効率を高めるべく、完全転送経路に近い部分に形成するため、必然的に、中間転送経路との距離は遠くなる。これにより、フォトダイオード２１の蓄積電荷量に依存したポテンシャルバリアφTRXの変調量ΔφTRX(p)を低減することができる。
【０１１１】
以上のように、中間転送経路ロバスト化構造により、フォトダイオード２１の電荷蓄積によるポテンシャルバリアφTRXの変調量ΔφTRX(p)は、フォトダイオード２１のポテンシャル最深部と中間転送経路の距離が遠くなるため、低減することができる。しかしながら、反対に、中間転送経路がメモリ部２３のポテンシャル最深部と近くなってしまうため、メモリ部２３の電荷蓄積に対するポテンシャルバリアφTRXの変調量ΔTRX(m)が、相対的に大きくなってしまうことが起こり得る。この場合、第２転送ゲート２４でFD部２５へ転送される電荷Qhが、（画素面積で期待される量に比べて）小さくなってしまう。
【０１１２】
図１１を参照して、より詳細に説明する。
【０１１３】
図１１Ａは、フォトダイオード２１及びメモリ部２３のいずれにも電荷が蓄積されていない空乏状態を示しており、図１０に示した状態と同じである。
【０１１４】
フォトダイオード２１にもメモリ部２３にも電荷が蓄積されていない空乏状態において、中間転送経路の高さ（ポテンシャルバリア）がφTRXとなっている。
【０１１５】
図１１Ｂは、入射された光を光電変換した電荷がフォトダイオード２１（のみ）に蓄積された状態を示している。
【０１１６】
フォトダイオード２１の電荷蓄積により、中間転送経路は変調を受け、その高さはφTRX+ΔφTRX(p)になる。なお、この変調量ΔφTRX(p)は、フォトダイオード２１に蓄積される電荷量によって変化するものであり、図１１Ｂで示されているΔφTRX(p)は、フォトダイオード２１単独で電荷を最大に蓄積した状態における変調量であるとする。φTRX+ΔφTRX(p)は、フォトダイオード２１からみた他のパスのバリア高さより十分に低い（小さい）ため、図１１Ｂの状態で更にフォトダイオード２１で光電変換がされ、電荷が発生した場合、その発生電荷は全てメモリ部２３側へオーバーフローする。これにより、最終的に、電荷Qlと電荷Qhを加算した場合に、光量に対する信号の線形性が保持される。
【０１１７】
図１１Ｃは、図１１Ｂの状態から、更にフォトダイオード２１で光電変換されて発生した電荷が、メモリ部２３へオーバーフローした状態を示している。
【０１１８】
フォトダイオード２１からオーバーフローした電荷はメモリ部２３で蓄積される。このメモリ部２３における蓄積電荷により、中間転送経路の高さφTRXが、更に変調を受け、φTRX+ΔφTRX(p)+ΔφTRX(m)になる。ここで、ΔφTRX(m)は、メモリ部２３の電荷蓄積に対するポテンシャルバリアφTRXの変調量である。このとき問題になるのが、メモリ部２３の電荷蓄積に対するポテンシャルバリアφTRXの変調量ΔφTRX(m)が大きいことである。即ち、中間転送経路がメモリ部２３に対し深さ方向の深い側に形成されたことで、中間転送経路は、メモリ部２３のポテンシャル最深部と距離的に近くなっている。その上、中間転送経路はフローティングな状態であるため、メモリ部２３の電荷蓄積によるポテンシャル変動による変調を受けやすくなっている。このため、ポテンシャルバリアの高さがφTRX+ΔφTRX(p)+ΔφTRX(m)と高くなり、フォトダイオード２１からみた他のバリアとの電位差が小さくなる。その結果、メモリ部２３における蓄積電荷量が、メモリ部２３で本来蓄積できる電荷量に達する前に、メモリ部２３以外へオーバーフローし始める現象が発生する。ここで、メモリ部２３で本来蓄積できる電荷量とは、図１１Ｃに示すところの、メモリ部２３に蓄積されている電荷の上方にあるメモリ部２３の空き領域を含めた部分を意味している。この空き領域がある状態で、フォトダイオード２１からメモリ部２３以外へのオーバーフローパスが生じてしまうと、メモリ部２３が本来持っている蓄積能力を活かしきれないことになる。その結果、光量に対する信号の線形性が崩れ、実際に利用できる信号レンジ（飽和信号量）が狭くなる。
【０１１９】
この問題を単純に解決するためには、（１）フォトダイオード２１からみた中間転送経路以外のバリアをさらに高くする、（２）中間転送経路を低くする、のいずれかの方法により、中間転送経路と他のパスとの電位差を大きくすることが考えられる。しかし、次の理由でこの２つの対策は有用ではない。なぜなら、（１）については、元々隣接画素間で信号があふれる（ブルーミング）ことを防ぐため、他のバスのバリアは十分に高く形成されているため、通常さらに高くすることは不可能である。また、（２）については、フォトダイオード２１単独で蓄積する電荷Qlが小さくなるため、信号量の小さい領域からFD部２５（電荷Qh）を使用することになり、S/Nを劣化させることになるため、単純には選択できない。
【０１２０】
そこで、CMOSイメージセンサ１００の単位画素１２０では、図１２に示す構造が採用されている。
【０１２１】
図１２は、CMOSイメージセンサ１００の単位画素１２０における、図９ＡのＸ−Ｘ’断面の完全転送経路１５０（第１転送経路）と、図９ＡのＹ−Ｙ’断面の中間転送経路１４０（第２転送経路）のポテンシャル図を示している。
【０１２２】
図１２に示すように、完全転送経路１５０の障壁の高さ、即ち、ポテンシャルバリアφTRX1の高さは、中間転送経路１４０の障壁の高さ、即ち、ポテンシャルバリアφTRX2の高さよりも高くなっている。しかし、完全転送経路１５０の障壁の高さは、フォトダイオード２１からメモリ部２３への転送経路以外の経路の障壁の高さよりは低い。従って、仮に、この中間転送経路１４０が存在しないとした場合には、フォトダイオード２１で蓄積された電荷は、完全転送経路１５０を経てメモリ部２３へ全てオーバーフローする。逆に言うと、中間転送経路１４０が存在しないとした場合に、フォトダイオード２１で蓄積された電荷が完全転送経路１５０を経てメモリ部２３へ全てオーバーフローするように、完全転送経路１５０の障壁の高さ（ポテンシャルバリアφTRX1の高さ）が形成されている。
【０１２３】
完全転送経路１５０と中間転送経路１４０の障壁の高さを電位で表現すると、完全転送経路１５０の電位は、中間転送経路１４０の電位よりも低く、かつ、フォトダイオード２１からメモリ部２３への転送経路以外の障壁の電位よりも高く形成されている。
【０１２４】
完全転送経路１５０が、フォトダイオード２１とメモリ部２３とで挟まれる構造とすることにより、中間転送経路１４０を形成するに当たって、電荷転送先であるメモリ部２３の不純物濃度と、ポテンシャルバリアφTRX2を形成する不純物拡散領域１４２の不純物濃度との濃度差を小さくし、メモリ部２３の不純物拡散による不純物拡散領域１４２でのバリア制御性を損なわない。
【０１２５】
なお、フォトダイオード２１からメモリ部２３への転送経路以外の経路の障壁としては、例えば、図１２においてフォトダイオード２１の左側の障壁となる、フォトダイオード２１から電荷排出部２９への経路の障壁などがある。
【０１２６】
［単位画素１２０における光電荷の蓄積動作］
図１２に示したように形成された単位画素１２０における光電荷の蓄積動作について、図１３を参照して説明する。図１３に示される各状態は、図１１の各状態に対応している。
【０１２７】
図１３Ａは、フォトダイオード２１及びメモリ部２３のいずれにも電荷が蓄積されていない空乏状態を示しており、図１２に示した状態と同様である。
【０１２８】
図１３Ｂは、入射された光を光電変換した電荷がフォトダイオード２１（のみ）に蓄積された状態を示している。
【０１２９】
フォトダイオード２１の電荷蓄積により、完全転送経路１５０と中間転送経路１４０は変調を受け、その高さは、それぞれ、φTRX1+ΔφTRX1(p) とφTRX2+ΔφTRX2(p)になる。中間転送経路１４０の障壁の高さφTRX2+ΔφTRX2(p)は、完全転送経路１５０の障壁の高さφTRX1+ΔφTRX1(p)よりも低く形成されている。そのため、フォトダイオード２１で一定以上の電荷が発生すると、初めに、中間転送経路１４０を経由してフォトダイオード２１からメモリ部２３へ電荷がオーバーフローする。
【０１３０】
フォトダイオード２１で蓄積される電荷Qlは、中間転送経路１４０の障壁の高さφTRX2に律速される。中間転送経路１４０の障壁の高さφTRX2は、フォトダイオード２１の蓄積による変調を受けにくく、かつ、プロセス的にロバストに形成することができる（マスク線幅や重合によるばらつきを受けない）。従って、必要十分な電荷Qlを設計することができる。
【０１３１】
図１３Ｃは、フォトダイオード２１からオーバーフローした電荷がメモリ部２３で蓄積される状態を示している。
【０１３２】
フォトダイオード２１からオーバーフローした電荷がメモリ部２３で蓄積されると、メモリ部２３の蓄積に対して変調を受けやすい中間転送経路１４０の障壁の高さφTRX2が次第に高くなってしまう。即ち、中間転送経路１４０の障壁の高さが、メモリ部２３の蓄積に対して変調量ΔφTRX2(m)だけ高くなり、φTRX2+ΔφTRX2(p)+ΔφTRX2(m)となる。
【０１３３】
しかし、完全転送経路１５０の障壁は、中間転送経路１４０の障壁と比較して、メモリ部２３の蓄積に対する変調を受けにくい。そのため、中間転送経路１４０が変調を受け、その高さがφTRX2+ΔφTRX2(p)+ΔφTRX2(m)と高くなっても、今度は、完全転送経路１５０がオーバーフローパスとして機能する。即ち、一定の電荷がメモリ部２３に蓄積された後では、完全転送経路１５０の障壁の高さφTRX1+ΔφTRX1(p)+ΔφTRX1(m)が、中間転送経路１４０の障壁の高さφTRX2+ΔφTRX2(p)+ΔφTRX2(m)より低くなる。これにより、一定の電荷がメモリ部２３に蓄積された後では、フォトダイオード２１で発生した電荷が、完全転送経路１５０を経て、全てメモリ部２３へオーバーフローする。
【０１３４】
従って、図１２の単位画素１２０では、メモリ部２３の電荷蓄積に対するポテンシャルバリアφTRX1の変調量ΔTRX1(m)が大きいことによりメモリ部２３が飽和状態になる前に、フォトダイオード２１からメモリ部２３以外へオーバーフローすることを防止することができる。
【０１３５】
以上のように、メモリ部２３に電荷が蓄積されても、中間転送経路１４０より変調の受けにくい完全転送経路１５０を使ってオーバーフローさせる（転送させる）ため、メモリ部２３を十分に利用して電荷を保持することができる。これにより飽和信号量の最大化、ひいては信号レンジの拡大により出力画像の高画質化を達成することができる。
【０１３６】
なお、完全転送経路１５０の障壁が、中間転送経路１４０の障壁と比較して、メモリ部２３の蓄積に対する変調を受けにくいのは、第１転送ゲート２２のバイアスを受けていることと、フォトダイオード２１表面に形成された濃いP型不純物であるP型層３３の近くであることで、全容量に占める対メモリ部２３の容量成分が、中間転送経路１４０の障壁と比べて低く抑えられているためである。
【０１３７】
また、完全転送経路１５０の障壁は、中間転送経路１４０の障壁より高く、かつ、中間転送経路１４０以外の他の障壁より低く形成されていればよいため、図２の単位画素２０と比較して、図１２の単位画素１２０では設計上の制約が小さいという利点がある。
【０１３８】
［図１２の障壁を実現するための第１の具体例］
図１４を参照して、完全転送経路１５０と中間転送経路１４０の障壁の高さを、図１２に示したように形成するための第１の具体例について説明する。
【０１３９】
図１４に示される画素１２０の構造では、不純物拡散領域どうしの距離（間隔）を調整することにより、完全転送経路１５０と中間転送経路１４０の障壁の高さが調整されている。
【０１４０】
例えば、メモリ部２３の埋め込みチャネル３５が、基板表面（界面）から０．２ないし０．６μｍ程度の深さで形成され、中間転送経路１４０である不純物拡散領域１４２は、埋め込みチャネル３５の底面から０．１ないし０．４μｍ程度の深さで形成される。従って、メモリ部２３の埋め込みチャネル３５の下側に形成されているN型埋め込み層１３４の上面の、基板表面（界面）からの距離は、０．３ないし１．０μｍ程度となる。また、メモリ部２３の埋め込みチャネル３５と、フォトダイオード２１のN型埋め込み層１３４と間の水平方向の距離が、０．１ないし０．４μｍ程度となるように形成される。
【０１４１】
［図１２の障壁を実現するための第２の具体例］
図１５を参照して、完全転送経路１５０と中間転送経路１４０の障壁の高さを、図１２に示したように形成するための第２の具体例について説明する。
【０１４２】
図１５は、単位画素１２０の変形例である、単位画素１２０Ｂの構造を示している。
【０１４３】
図１５の単位画素１２０Ｂでは、N型埋め込み層１３４と埋め込みチャネル３５の間の基板表面に、不純物拡散領域１４１が新たに形成されている。これにより、完全転送経路１５０の障壁の高さが、フォトダイオード２１からメモリ部２３への転送経路以外の経路の障壁の高さより低く形成される。
【０１４４】
単位画素１２０Ｂの完全転送経路１５０と中間転送経路１４０の障壁の高さを決定する各不純物拡散領域の濃度について説明する。
【０１４５】
フォトダイオード２１およびメモリ部２３は、電荷排出時に空乏状態となる不純物濃度で形成され、FD部２５は、電圧を取り出すための配線コンタクトが電気的に接続できる不純物濃度で形成される。
【０１４６】
より具体的には、例えば、N型基板３１上に形成されたP型ウェル層３２のP型の不純物濃度が１０１５／ｃｍ３であるとする。この場合、フォトダイオード２１のN型埋め込み層１３４及びメモリ部２３の埋め込みチャネル３５は、電荷排出時に空乏状態となるN型の不純物濃度、例えば、１×１０１６ないし１×１０１７／ｃｍ３で形成される。
【０１４７】
中間転送経路１４０である不純物拡散領域１４２は、電荷排出時に空乏状態となり、かつ、ポテンシャルバリアφTRX2を形成できる不純物濃度となる。所定電荷量から決まるポテンシャルバリアφTRX2の大きさによって、不純物拡散領域１４２の不純物濃度は、P型の不純物濃度から、フォトダイオード２１のN型埋め込み層１３４及びメモリ部２３の埋め込みチャネル３５の不純物濃度よりも薄いN型の不純物濃度の間に設定される。
【０１４８】
完全転送経路１５０のため、基板表面側に形成される不純物拡散領域１４１は、中間転送経路１４０の不純物拡散領域１４２よりも濃いP型の不純物濃度で形成され、例えば１×１０１８ないし１×１０１９／ｃｍ３の濃度に設定される。なお、不純物拡散領域１４１は、中間転送経路１４０の不純物拡散領域１４２よりもさらに薄いN型の不純物濃度で形成してもよい。
【０１４９】
FD部２５は、例えば、１×１０１９ないし１×１０２０／ｃｍ３のN型の不純物濃度で形成される。
【０１５０】
以上のように、N型埋め込み層１３４、埋め込みチャネル３５、および不純物拡散領域１４２相互の水平方向と深さ方向の距離、不純物濃度の少なくとも一つを適宜調整することで、完全転送経路１５０の障壁が、中間転送経路１４０の障壁より高く、かつ、中間転送経路１４０以外の他の障壁より低く形成されるようにすればよい。
【０１５１】
［単位画素１２０の製造方法］
次に、図１６を参照して、図９（図１４）の単位画素１２０の製造方法について説明する。
【０１５２】
第１の工程において、基板の表面に形成されたレジスト１６０−１を使用してN型のイオン注入が行われ、N型埋め込み層１３４の一部１３４’が形成される。レジスト１６０−１は、図９の断面図に示したように、埋め込みチャネル１３５の下側に延長されるN型埋め込み層１３４を形成するためのものであり、N型埋め込み層１３４の一部１３４’に対応する領域が開口している。
【０１５３】
第２の工程において、基板の表面にレジスト１６０−２が形成される。レジスト１６０−２は不純物拡散領域１４２を形成するためのものであり、不純物拡散領域１４２に対応する領域が開口している。
【０１５４】
第３の工程において、レジスト１６０−２を使用してN型のイオン注入が行われ、N型埋め込み層１３４の一部１３４’の上面に接するように不純物拡散領域１４２が形成される。
【０１５５】
第４の工程において、基板の表面に形成されたレジスト１６０−３を使用してN型のイオン注入が行われ、埋め込みチャネル１３５が形成され、メモリ部２３が設けられる。レジスト１６０−３は埋め込みチャネル１３５を形成するためのものであり、埋め込みチャネル１３５に対応する領域が開口している。
【０１５６】
次に、レジスト１６０−３が除去された後、第５の工程において、基板表面にゲート電極２２Ａとなるポリシリコン層２２Ａ’が形成される。第６の工程において、ポリシリコン層２２Ａ’の表面のゲート電極２２Ａに対応する領域にレジスト１６０−４が形成され、第７の工程において、不要なポリシリコン層２２Ａ’を除去するエッチングが行われて、ゲート電極２２Ａが形成される。
【０１５７】
第８の工程において、N型のイオン注入が行われ、第１の工程で形成した一部１３４’以外の部分が形成されることにより、N型埋め込み層１３４が形成される。
【０１５８】
図９（図１４）の単位画素１２０は、以上のような工程により製造することができる。
【０１５９】
なお、図１５の単位画素１２０Ｂを製造する場合、即ち、N型埋め込み層１３４と埋め込みチャネル３５の間の基板表面に不純物拡散領域１４１を形成する場合には、図１６の第４の工程と第５の工程の間に、図１７に示す工程が追加される。
【０１６０】
即ち、図１７に示されるように、レジスト１６０−５が塗布された後、不純物拡散領域１４１に対応する部分が開口される。そして、P型の不純物濃度を薄めるため、N型のイオン注入が行われ、基板表面に不純物拡散領域１４１を形成する工程が追加される。
【０１６１】
［単位画素１２０のその他の構造例］
図１８は、単位画素１２０のその他の例である単位画素１２０Ｃの構造を示している。
【０１６２】
フォトダイオード２１は、光が入射される開口部の中心に対して対称に形成されることが望ましい。なぜなら、フォトダイオード２１の光入射角度に対する感度が、どの方向からに対しても偏ることなく均等なものとなるからである。そこで、図１８に示される単位画素１２０Ｃでは、フォトダイオード２１が、メモリ部２３の一部と平面的に重複するようにメモリ部２３の下側に延伸した形状とされつつ、光が入射される開口部の中心（開口中心）に対して対称な形状とされている。中間転送経路１４０は、フォトダイオード２１とメモリ部２３の重複部分に形成されている。これにより、フォトダイオード２１は、どの方向からに対して均等に受光することができる。
【０１６３】
［単位画素１２０のその他の構造例］
図１９および図２０は、単位画素１２０のその他の例である単位画素１２０Ｄの構造を示している。
【０１６４】
図１９Ａは、単位画素１２０Ｄの構成を示す平面図であり、図１９Ｂは、図１９Ａの矢印Ｚ−Ｚ’に沿った単位画素１２０Ｄの断面図である。
【０１６５】
平面的には、単位画素１２０Ｄのフォトダイオード２１のN型埋め込み層１３４の一部と、メモリ部２３の埋め込みチャネル３５の一部とが、フォトダイオード２１とメモリ部２３との境界部分において、幅方向（図１９Ａの上下方向）の全面に渡って重なり合うようにN型埋め込み層１３４および埋め込みチャネル３５が形成されている。そして、深さ方向の分離領域に不純物拡散領域１４２を形成することで、中間転送経路１４０が設けられている。
【０１６６】
一方、完全転送経路１５０は、上述した図９の単位画素１２０と同様に、N型埋め込み層１３４と埋め込みチャネル３５の間の距離を調整することにより、完全転送経路１５０の障壁の高さが調整されている。
【０１６７】
図２０は、図１９に示した単位画素１２０Ｄの変形例を示している。
【０１６８】
図２０の単位画素１２０Ｄ−１では、フォトダイオード２１とメモリ部２３との境界部分において、フォトダイオード２１のN型埋め込み層１３４と、メモリ部２３の埋め込みチャネル３５の重なり部分を平面的に見た面積が、図１９における場合よりも小さくなっている。このように重なる領域を小さくすることで、不純物拡散領域１４２が小さく形成され、フォトダイオード２１への入射光が中間転送経路１４０の不純物拡散領域１４２に入射することにより発生する光電荷がメモリ部２３に漏れる現象を抑制することができる。
【０１６９】
［単位画素１２０の駆動方法］
単位画素１２０の駆動方法について説明する。
【０１７０】
単位画素１２０の駆動方法は、基本的に、図６に示した駆動方法と同一となる。ただし、図６には現れないが、図６の（１）から（３）までの露光期間において、入射光輝度に応じてフォトダイオード２１で発生した光電荷が、初めは、中間転送経路１４０からメモリ部２３へ転送され、一定期間後には、完全転送経路１５０からメモリ部２３へ転送される。即ち、フォトダイオード２１に蓄積される電荷が第１の電荷量以上になったとき、オーバーフローした電荷が中間転送経路１４０によりメモリ部２３に転送され、フォトダイオード２１とメモリ部２３に蓄積される電荷が第１の電荷量より大きい第２の電荷量以上になったとき、電荷の転送経路が中間転送経路１４０から完全転送経路１５０に変更される。
【０１７１】
［その他の単位画素の構成例］
上述した実施の形態の単位画素１２０では、フォトダイオード２１で発生した光電荷が、メモリ部２３とFD部２５の２つの電荷保持部で保持される構造であり、そのうちのメモリ部２３の下部において、フォトダイオード２１からの中間転送経路１４０が形成されていた。
【０１７２】
しかしながら、例えば、図２１に示されるような、単位画素１２０における第１転送ゲート２２とメモリ部２３が省略され、FD部２５でのみ光電荷を保持する単位画素１３０に対しても同様に、本技術が適用可能である。この場合、N型埋め込み層１３４は、FD部２５の一部または全部の下側まで延長されて形成される。そして、FD部２５の下面と、FD部２５の下側に延びたN型埋め込み層１３４の上面との境界部分に、不純物拡散領域１４２が形成されることにより、中間転送経路１４０が設けられる。一方、完全転送経路１５０は、単位画素１２０と同様に、フォトダイオード２１とFD部２５との間の表面側に形成される。
【０１７３】
＜２．第２の実施の形態：電子機器＞
［電子機器のブロック図］
図２２は、本技術が適用された第２の実施の形態に係る電子機器３００の概略構成図である。
【０１７４】
図２２の電子機器３００は、レンズ群などからなる光学部３０１、上述した単位画素１２０の各構成が採用される固体撮像装置（撮像デバイス）３０２、およびカメラ信号処理回路であるDSP(Digital Signal Processor)回路３０３を備える。また、電子機器３００は、フレームメモリ３０４、表示部３０５、記録部３０６、操作部３０７、および電源部３０８も備える。DSP回路３０３、フレームメモリ３０４、表示部３０５、記録部３０６、操作部３０７および電源部３０８は、バスライン３０９を介して相互に接続されている。
【０１７５】
光学部３０１は、被写体からの入射光（像光）を取り込んで固体撮像装置３０２の撮像面上に結像する。固体撮像装置３０２は、光学部３０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像装置３０２として、CMOSイメージセンサ１００の固体撮像装置、即ちグローバル露光によって歪みのない撮像を実現できるとともに、RGBの画素ごとの漏れ込み信号抑圧比を抑制することができる固体撮像装置を用いることができる。
【０１７６】
表示部３０５は、例えば、液晶パネルや有機EL(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像装置３０２で撮像された動画または静止画を表示する。記録部３０６は、固体撮像装置３０２で撮像された動画または静止画を、ビデオテープやDVD(Digital Versatile Disk)等の記録媒体に記録する。
【０１７７】
操作部３０７は、ユーザによる操作の下に、電子機器３００が持つ様々な機能について操作指令を発する。電源部３０８は、DSP回路３０３、フレームメモリ３０４、表示部３０５、記録部３０６および操作部３０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０１７８】
上述したように、固体撮像装置３０２として、上述した実施の形態に係るCMOSイメージセンサ１００を用いることで、グローバル露光によって歪みのない撮像を実現できるとともに、RGBの画素ごとの漏れ込み信号抑圧比を抑制することができる。従って、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの電子機器３００においても、撮像画像の高画質化を図ることができる。
【０１７９】
また、上述した実施形態においては、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に配置されてなるCMOSイメージセンサに適用した場合を例に挙げて説明した。しかしながら、本技術はCMOSイメージセンサへの適用に限られるものではなく、画素アレイ部の画素列ごとにカラム処理部を配置してなるカラム方式の固体撮像装置全般に対して適用可能である。
【０１８０】
また、本技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像装置への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像装置や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像装置（物理量分布検知装置）全般に対して適用可能である。
【０１８１】
なお、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
【０１８２】
本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０１８３】
なお、本技術は以下のような構成も取ることができる。
（１）
入射光量に応じた電荷を発生して内部に蓄積する光電変換部と、
前記光電変換部で発生した前記電荷の転送先であり、前記電荷を保持する電荷保持部と、
前記光電変換部から前記電荷保持部へ前記電荷を転送させるための第１転送ゲートと、
前記光電変換部と前記電荷保持部との間の、前記第１転送ゲートにより制御可能な第１転送経路と、
前記光電変換部と前記電荷保持部との間の、前記第１転送ゲートにより制御されない第２転送経路と
を備え、
空乏状態において、前記第１転送経路の電位が、前記第２転送経路より低い電位で、かつ、前記光電変換部及び前記電荷保持部からみた前記第１転送経路及び前記第２転送経路以外の障壁より高い電位である
固体撮像装置。
（２）
前記光電変換部の一部は、前記電荷保持部の少なくとも一部と平面的に重なるように、前記電荷保持部の下側に形成され、
前記第２転送経路は、前記光電変換部と前記電荷保持部との重複部分に形成されている
前記（１）に記載の固体撮像装置。
（３）
前記光電変換部は、開口中心に対して対称となるように形成されている
前記（１）または（２）に記載の固体撮像装置。
（４）
前記電荷保持部は、前記光電変換部から転送された前記電荷を電圧に変換する機能も有し、
前記第１転送ゲートにより前記電荷を転送させる制御が行われた場合、前記光電変換部で蓄積された前記電荷の全てが、前記第１転送経路から前記電荷保持部に転送される
前記（１）乃至（３）のいずれかに記載の固体撮像装置。
（５）
前記電荷保持部から転送された前記電荷を電圧に変換する電荷電圧変換部と、
前記電荷保持部で保持された前記電荷の全てを前記電荷電圧変換部に転送させるための第２転送ゲートと
をさらに備え、
前記第１転送ゲートにより前記電荷を転送させる制御が行われた場合、前記光電変換部で蓄積された前記電荷の全てが、前記第１転送経路から前記電荷保持部に転送される
前記（１）乃至（３）のいずれかに記載の固体撮像装置。
（６）
光電変換部から電荷保持部へ電荷を転送させるための第１転送ゲートと、前記光電変換部と前記電荷保持部との間の、前記第１転送ゲートにより制御可能な第１転送経路と、前記光電変換部と前記電荷保持部との間の、前記第１転送ゲートにより制御されない第２転送経路とを備える固体撮像装置の前記第１転送経路と第２転送経路を、
空乏状態において、前記第１転送経路の電位が、前記第２転送経路より低い電位で、かつ、前記光電変換部及び前記電荷保持部からみた前記第１転送経路及び前記第２転送経路以外の障壁より高い電位となるように製造する工程を含む
固体撮像装置の製造方法。
（７）
入射光量に応じた電荷を発生して内部に蓄積する光電変換部と、
前記光電変換部で発生した前記電荷の転送先であり、前記電荷を保持する電荷保持部と、
前記光電変換部から前記電荷保持部へ前記電荷を転送させるための第１転送ゲートと、
前記光電変換部と前記電荷保持部との間の、前記第１転送ゲートにより制御可能な第１転送経路と、
前記光電変換部と前記電荷保持部との間の、前記第１転送ゲートにより制御されない第２転送経路と
を備え、空乏状態において、前記第１転送経路の電位が、前記第２転送経路より低い電位で、かつ、前記光電変換部及び前記電荷保持部からみた前記第１転送経路及び前記第２転送経路以外の障壁より高い電位である固体撮像装置を駆動するに当たって、
前記光電変換部で第１の電荷量以上の電荷が蓄積されたとき、前記第１転送経路により前記光電変換部の電荷を前記電荷保持部に転送し、
前記光電変換部と前記電荷保持部で保持される電荷量が前記第１の電荷量より大きい第２の電荷量以上となったとき、前記光電変換部の電荷を前記電荷保持部に転送する経路を、前記第１転送経路から前記第２転送経路に変更する
固体撮像装置の駆動方法。
（８）
入射光量に応じた電荷を発生して内部に蓄積する光電変換部と、
前記光電変換部で発生した前記電荷の転送先であり、前記電荷を保持する電荷保持部と、
前記光電変換部から前記電荷保持部へ前記電荷を転送させるための第１転送ゲートと、
前記光電変換部と前記電荷保持部との間の、前記第１転送ゲートにより制御可能な第１転送経路と、
前記光電変換部と前記電荷保持部との間の、前記第１転送ゲートにより制御されない第２転送経路と
を有し、
空乏状態において、前記第１転送経路の電位が、前記第２転送経路より低い電位で、かつ、前記光電変換部及び前記電荷保持部からみた前記第１転送経路及び前記第２転送経路以外の障壁より高い電位である固体撮像装置
を備える電子機器。
【符号の説明】
【０１８４】
１００  CMOSイメージセンサ，  １１１  画素アレイ部，  １２０  単位画素，  ２１  フォトダイオード，  ２２  第１転送ゲート，  ２３  メモリ部，  ２４  第２転送ゲート，  ２５  浮遊拡散領域（FD部），  １４０  中間転送経路，  １４１，１４２  不純物拡散領域，  １５０  完全転送経路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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