(57)【要約】【課題】本発明は、結晶欠陥を有する炭化珪素を用いた半導体装置であって、効率的に半導体装置の歩留まりを向上させることができる半導体装置、および、その製造方法の提供を目的とする。【解決手段】本発明は、ｎ型の炭化珪素基板１１と、炭化珪素基板１１上に形成された第１導電型の炭化珪素のドリフト層１２と、ドリフト層１２の結晶欠陥に対応して、ドリフト層１２表面に形成された窪み形状であるピット３２と、ピット３２に付随して形成された、電界緩和層としてのゲート酸化膜２１とを備える。【選択図】図１
2013254826.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の炭化珪素半導体基板と、
前記炭化珪素半導体基板上に形成された第１導電型の炭化珪素のドリフト層と、
前記ドリフト層の結晶欠陥に対応して、前記ドリフト層表面に形成された窪み形状と、
前記窪み形状に付随して形成された、電界緩和層とを備えることを特徴とする、
半導体装置。
【請求項２】
前記電界緩和層が、絶縁層であることを特徴とする、
請求項１に記載の半導体装置。
【請求項３】
前記電界緩和層が、前記窪み形状内に充填されていることを特徴とする、
請求項１または２に記載の半導体装置。
【請求項４】
前記電界緩和層が、第２導電型の層であることを特徴とする、
請求項１に記載の半導体装置。
【請求項５】
前記電界緩和層が、前記窪み形状表面に拡散されていることを特徴とする、
請求項１または４に記載の半導体装置。
【請求項６】
前記窪み形状を覆って形成された、絶縁層をさらに備えることを特徴とする、
請求項４または５に記載の半導体装置。
【請求項７】
前記絶縁層裏面が、平坦であることを特徴とする、
請求項６に記載の半導体装置。
【請求項８】
前記窪み形状を覆って形成された、金属層をさらに備えることを特徴とする、
請求項４または５に記載の半導体装置。
【請求項９】
前記金属層裏面が、平坦であることを特徴とする、
請求項８に記載の半導体装置。
【請求項１０】
前記窪み形状が形成された領域を除く前記ドリフト層表面に形成された、前記ドリフト層よりも不純物濃度が高い第１導電型の不純物層をさらに備えることを特徴とする、
請求項１〜９のいずれかに記載の半導体装置。
【請求項１１】
前記不純物層のうちの上層が、その下層より低不純物濃度であることを特徴とする、
請求項１０に記載の半導体装置。
【請求項１２】
前記窪み形状が形成された領域を除く前記ドリフト層表面に埋め込まれて形成された、前記ドリフト層よりも不純物濃度が高い第１導電型の不純物層をさらに備えることを特徴とする、
請求項１〜９のいずれかに記載の半導体装置。
【請求項１３】
前記窪み形状が形成される結晶面が、（０００１）面であることを特徴とする、
請求項１〜１２のいずれかに記載の半導体装置。
【請求項１４】
（ａ）第１導電型の炭化珪素半導体基板上に、第１導電型の炭化珪素のドリフト層を形成する工程と、
（ｂ）前記ドリフト層の結晶欠陥に対応する窪み形状を、前記ドリフト層表面に形成する工程と、
（ｃ）前記窪み形状に付随した、電界緩和層を形成する工程とを備えることを特徴とする、
半導体装置の製造方法。
【請求項１５】
前記工程（ｂ）が、前記ドリフト層表面を酸化させて、前記窪み形状を形成する工程であることを特徴とする、
請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記工程（ｂ）が、水蒸気雰囲気中で行われる工程であることを特徴とする、
請求項１５に記載の半導体装置の製造方法。
【請求項１７】
（ｄ）前記工程（ｂ）の後、前記工程（ｃ）の前に、前記工程（ｂ）において前記ドリフト層表面に形成された酸化膜上から第１導電型の不純物を注入し、前記ドリフト層よりも不純物濃度が高い第１導電型の不純物層を形成する工程をさらに備え、
前記工程（ｃ）が、前記酸化膜を除去してから、前記電界緩和層を形成する工程であることを特徴とする、
請求項１５または１６に記載の半導体装置の製造方法。
【請求項１８】
前記工程（ａ）が、前記ドリフト層をエピタキシャル成長させることによって前記ドリフト層を形成する工程であり、
前記工程（ｂ）が、前記工程（ａ）ととも行われ、前記エピタキシャル成長とともに前記窪み形状を前記ドリフト層表面に形成する工程であることを特徴とする、
請求項１４に記載の半導体装置の製造方法。
【請求項１９】
前記工程（ｃ）が、前記窪み形状内に、絶縁層を充填する工程であることを特徴とする、
請求項１４〜１８のいずれかに記載の半導体装置の製造方法。
【請求項２０】
前記工程（ｃ）が、前記窪み形状表面に、第２導電型の層を拡散する工程であることを特徴とする、
請求項１４〜１８のいずれかに記載の半導体装置の製造方法。
【請求項２１】
（ｅ）前記窪み形状表面に拡散した前記第２導電型の層が残存するように前記窪み形状を含む前記ドリフト層表面を削り、平坦化させる工程をさらに備えることを特徴とする、
請求項２０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に炭化珪素を主材料とする電力用半導体装置に関するものである。
【背景技術】
【０００２】
インバータ等のパワーエレクトロニクス機器の省エネルギーのためには、絶縁ゲート型バイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）や金属―酸化膜―半導体電界効果トランジスタ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）のような半導体スイッチング素子の損失が低減される必要がある。
【０００３】
当該損失は素子のＯＮ抵抗に起因するため、ＯＮ抵抗を低減させるため炭化珪素（ＳｉＣ）や窒化ガリウム（ＧａＮ）等のワイドバンドギャップ半導体材料を用いた素子の開発が進められている。このようなワイドバンドギャップ半導体材料は絶縁破壊電界が高いため、半導体の内部電界が高くなるような設計が可能であり、ＭＯＳＦＥＴのようなユニポーラ型のデバイスでも高耐圧の半導体素子を実現することができる。
【０００４】
その一方でドレイン側に高電圧が印加された場合、ＭＯＳＦＥＴのゲート酸化膜は高電界のストレスにさらされ、素子の破壊が懸念される。その部分に例えば貫通転位のような結晶欠陥が存在すると、素子の信頼性はさらに低下することが懸念される。
【０００５】
これに対し、例えば特許文献１では、炭化珪素を用いた半導体装置において結晶欠陥が存在する部分に選択的にイオン注入することで、不活性化して歩留まりを向上させる方法が開示されている。
【０００６】
特許文献１における半導体装置の製造方法は、炭化珪素基板上にｎ型のドリフト層を形成する工程と、ドリフト層の漏れ電流源となる欠陥位置を特定する工程と、欠陥位置に不純物イオンを注入しｐ型の不純物層を形成する工程と、ドリフト層上に電極パッドを形成する工程とを有している。このような製造方法を用いることで半導体装置の歩留まりを向上させることができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１１−６０９３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１における半導体装置（炭化珪素ショットキーバリアダイオード）の製造方法について述べる。
【０００９】
まず、ｎ型の炭化珪素基板を用意する。次に、ｎ型の炭化珪素基板の上に、エピタキシャル成長によりｎ型エピタキシャル層を形成する。
【００１０】
次に、導電性原子間力顕微鏡を用いて、ｎ型エピタキシャル層のリーク電流源となる欠陥位置を特定する。例えば、ｎ型エピタキシャル層の表面を、導電性原子間力顕微鏡の探針を操作してｎ型エピタキシャル成長層との容量をモニタし、異常箇所を素子形成後に漏れ電流源となる欠陥位置として特定する。これにより、欠陥マッピングデータが形成される。
【００１１】
次に、シリコン酸化膜をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により堆積し、その上にレジストを公知のフォトリソグラフィ技術を用いてパターン形成する。このパターンは、ショットキーバリアダイオードの終端領域のｐ型不純物層のパターンとなる。
【００１２】
次に、レジストを除去し、欠陥マッピングデータに基づきレジストパターンを形成する。このパターンは、ショットキーバリアダイオードの漏れ電流源となる欠陥位置にｐ型不純物層を形成し、この部分を不活性化させるためのパターンとなる。
【００１３】
次に、フォトレジストをマスクにして、シリコン酸化膜を例えばＲＩＥ法によりエッチングする。
【００１４】
次に、シリコン酸化膜をマスクに例えばアルミニウムをイオン注入することで、ショットキーバリアダイオードの終端領域のｐ型不純物層と欠陥位置を不活性化するためのｐ型の不純物層とを形成する。
【００１５】
最後に、ｎ型エピタキシャル層上にショットキー電極および電極パッドを形成し、裏面にオーミック電極を形成することで、特許文献１に記載の炭化珪素ショットキーバリアダイオードが完成する。
【００１６】
しかし、このような半導体装置の製造方法では、欠陥マッピングデータの形成の際ウエハ全面に導電性原子間力顕微鏡を用いる必要があり、非常に長時間を要する。よってスループットの低下が懸念されるという問題があった。
【００１７】
炭化珪素基板のウエハ径が大きくなればスループットはさらに低下し、マッピングデータの容量も多大なものとなる。
【００１８】
本発明は、上記のような問題を解決するためになされたものであり、結晶欠陥を有する炭化珪素を用いた半導体装置であって、効率的に半導体装置の歩留まりを向上させることができる半導体装置、および、その製造方法の提供を目的とする。
【課題を解決するための手段】
【００１９】
本発明の一態様に関する半導体装置は、第１導電型の炭化珪素半導体基板と、前記炭化珪素半導体基板上に形成された第１導電型の炭化珪素のドリフト層と、前記ドリフト層の結晶欠陥に対応して、前記ドリフト層表面に形成された窪み形状と、前記窪み形状に付随して形成された、電界緩和層とを備えることを特徴とする。
【００２０】
本発明の一態様に関する半導体装置の製造方法は、（ａ）第１導電型の炭化珪素半導体基板上に、第１導電型の炭化珪素のドリフト層を形成する工程と、（ｂ）前記ドリフト層の結晶欠陥に対応する窪み形状を、前記ドリフト層表面に形成する工程と、（ｃ）前記窪み形状に付随した、電界緩和層を形成する工程とを備えることを特徴とする。
【発明の効果】
【００２１】
本発明の上記態様によれば、第１導電型の炭化珪素半導体基板と、前記炭化珪素半導体基板上に形成された第１導電型の炭化珪素のドリフト層と、前記ドリフト層の結晶欠陥に対応して、前記ドリフト層表面に形成された窪み形状と、前記窪み形状に付随して形成された、電界緩和層とを備えることにより、結晶欠陥を有する炭化珪素を用いた半導体装置であって、効率的に半導体装置の歩留まりを向上させることができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の第１実施形態に関する半導体装置を示す断面図である。
【図２】本発明の第１実施形態に関する半導体装置の製造方法を示す断面図である。
【図３】本発明の第１実施形態に関する半導体装置の製造方法を示す断面図である。
【図４】本発明の第１実施形態に関する半導体装置の製造方法を示す断面図である。
【図５】本発明の第１実施形態に関する半導体装置の製造方法を示す断面図である。
【図６】本発明の第１実施形態に関する半導体装置の製造方法を示す断面図である。
【図７】本発明の第１実施形態の変形例に関する半導体装置を示す断面図である。
【図８】本発明の第１実施形態の変形例に関する半導体装置を示す断面図である。
【図９】本発明の第２実施形態に関する半導体装置を示す断面図である。
【図１０】本発明の第２実施形態に関する、半導体装置の製造方法を示す断面図である。
【図１１】本発明の第２実施形態の変形例に関する半導体装置を示す断面図である。
【図１２】本発明の第２実施形態の変形例に関する半導体装置を示す断面図である。
【図１３】本発明の第３実施形態に関する半導体装置を示す断面図である。
【図１４】本発明の第３実施形態に関する、半導体装置の製造方法を示す断面図である。
【図１５】本発明の第３実施形態に関する、半導体装置の製造方法を示す断面図である。
【図１６】本発明の第３実施形態に関する、半導体装置の製造方法を示す断面図である。
【図１７】本発明の第３実施形態に関する、半導体装置の製造方法を示す断面図である。
【図１８】本発明の第３実施形態の変形例に関する半導体装置を示す断面図である。
【図１９】本発明の第４実施形態に関する、半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００２３】
以下、添付の図面を参照しながら、本発明の実施形態について説明する。
【００２４】
＜第１実施形態＞
＜構成＞
図１は、本発明の第１実施形態における半導体装置、具体的にはｎチャネル型のＳｉＣ−ＭＯＳＦＥＴの断面図である。本発明に関する半導体装置においては結晶欠陥が存在する部分が重要であるので、ＳｉＣ−ＭＯＳＦＥＴ中に結晶欠陥が存在する部分が抽出されて示されている。図１における結晶欠陥の種類は貫通転位であるが、その他の種類の結晶欠陥であってもよい。また、結晶欠陥が形成されている炭化珪素基板の結晶面としては（０００１）面と想定するが、他の面方位でも適用可能である。
【００２５】
図１に示されるように半導体装置１０１は、ｎ型の炭化珪素基板１１上にｎ型のドリフト層１２が形成されている。ドリフト層１２表面の複数の箇所にはｐ型のウェル領域１３が形成されている。
【００２６】
ウェル領域１３の内部にはｎ型のソース領域１４が形成されており、さらにその一部にｐ型のウェルコンタクト領域１５が形成されている。ウェルコンタクト領域１５は、ソース領域１４とウェル領域１３との電位を同一にすることで、寄生トランジスタの動作を抑えることができる。さらに、ウェル領域１３上およびドリフト層１２上に亘ってｎ型のチャネルドープ領域１６が形成されている。
【００２７】
ここで、炭化珪素基板１１表面からドリフト層１２表面に向かって、ドリフト層１２の結晶欠陥に起因する貫通転位３１が存在している。その貫通転位３１が存在する部分の周囲のドリフト層１２表面は、ピット形状（窪み形状）になっている（図１におけるピット３２）。チャネルドープ領域１６は、貫通転位３１を避けるように形成されている。
【００２８】
また、ソース領域１４上の一部からチャネルドープ領域１６上、さらにドリフト層１２上に亘って絶縁性のゲート酸化膜２１を介してゲート電極２２が形成されている。電界緩和層としてのゲート酸化膜２１は、ピット３２内にも充填されている。ゲート電極２２上にゲートとソースとを分離するための層間絶縁膜２３が形成され、その上にソース領域１４とウェルコンタクト領域１５とにコンタクトされたソース電極２４が形成されている。一方で、炭化珪素基板１１下部にはドレイン電極２５が形成されている。
【００２９】
＜動作＞
次に、この半導体装置１０１の動作について説明する。
【００３０】
半導体装置１０１において、ゲート電極２２に正の電圧を印加すると、ウェル領域１３上のチャネルドープ領域１６に電流の経路が形成される。この状態でドレイン電極２５に正の電圧を印加すると、ドレイン電極２５から炭化珪素基板１１、ドリフト層１２、チャネルドープ領域１６、ソース領域１４を経てソース電極２４に電流が流れる。
【００３１】
チャネルドープ領域１６は、半導体装置１０１のチャネル抵抗を低減する効果を有する。チャネルドープ領域１６の第１導電型（ｎ型）の不純物濃度はドリフト層１２よりも高く設定される。特に炭化珪素のようなワイドバンドギャップ半導体材料を用いた素子においては、ドリフト層１２はキャリアの高濃度化や薄膜化が可能であり低抵抗であるので、チャネル抵抗を低減させることは素子の導通損失を低減させるために非常に有効である。
【００３２】
一方、ゲート電極２２の正の電圧を除去する、もしくは負の電圧を印加するとウェル領域１３上のチャネルドープ領域１６が空乏化される。これによってドレイン電極２５に高電圧を印加してもドレインーソース間の電流を遮断することができる。
【００３３】
このとき、ゲート酸化膜２１が高電界にさらされる。特に貫通転位３１上のゲート酸化膜２１は、表面形状による電界集中や貫通転位３１上のゲート酸化膜２１の性質の影響で、素子の信頼性の低下する可能性がある。
【００３４】
本発明における半導体装置によると、貫通転位３１が存在する部分にはチャネルドープ領域１６が形成されていないため、最も素子破壊が懸念される部分の電界集中が緩和され、素子の信頼性の向上を実現することができる。
【００３５】
特に炭化珪素を半導体材料として用いた素子の場合は、炭化珪素の絶縁破壊電界が大きいため炭化珪素に高電界が印加されるよう設計することが多く、その分ゲート酸化膜２１にかかる電界強度も大きくなる。よって、電界集中を緩和する本発明のような構造を半導体装置に用いることは非常に有効である。
【００３６】
上述のように本発明における半導体装置では、低損失と高信頼性を両立することができる。
【００３７】
＜製造方法＞
次に、本発明の第１実施形態における半導体装置の製造方法について、図２〜図６を参照しつつ説明する。
【００３８】
まず図２に示されるように、ｎ型で低抵抗の炭化珪素基板１１を用意し、炭化珪素基板１１上にエピタキシャル成長によりｎ型のドリフト層１２を形成する。図２に示されるようにドリフト層１２内には、少なくとも１箇所に例えば貫通転位３１のような結晶欠陥を含まれている。
【００３９】
本実施形態では、ドリフト層１２のｎ型の不純物濃度は１×１０１３ｃｍ−３〜１×１０１８ｃｍ−３であり、厚さは４μｍ〜２００μｍとする。
【００４０】
次に、図３に示されるように、ドリフト層１２上に熱酸化法によってシリコン酸化膜４１の形成を行う。シリコン酸化膜４１は例えば水蒸気を含む雰囲気下で、１０００〜１２００℃、数十分〜２時間程度の熱処理によって形成される。
【００４１】
このような比較的低温、かつ、ウェット雰囲気で熱酸化を行うと、酸化速度に面方位依存性があるため、図３に示されるように貫通転位３１が存在する部分のドリフト層１２表面が増速酸化され、増速酸化膜４２が形成される。
【００４２】
シリコン酸化膜４１の膜厚は例えば１０〜７０ｎｍ程度であり、増速酸化膜４２の膜厚はシリコン酸化膜４１の膜厚の２〜４倍程度で２０〜３００ｎｍである。増速酸化膜４２が形成された箇所は、窪み形状となる。
【００４３】
次に、図４に示されるように、シリコン酸化膜４１および増速酸化膜４２上から例えばＮイオンを注入することでｎ型のチャネルドープ領域１６を形成する。チャネルドープ領域１６の不純物濃度は、ドリフト層１２の不純物濃度よりも大きく例えば２×１０１３ｃｍ−３〜５×１０１８ｃｍ−３程度である。またチャネルドープ領域１６の注入深さは、貫通転位３１が存在する部分には形成されないような深さ、すなわち、窪み形状の深さよりは浅い深さとなるように設定する。Ｎイオンを数ｋｅＶ〜数百ｋｅＶの比較的低エネルギーで注入することで、このようなチャネルドープ領域１６の形成を実現することができる。
【００４４】
次に、シリコン酸化膜４１および増速酸化膜４２を除去してから、図５に示されるように、ドリフト層１２表面において互いに離間したｐ型のウェル領域１３、ウェル領域１３表面におけるｎ型のソース領域１４、ウェル領域１３表面におけるｐ型のウェルコンタクト領域１５をそれぞれ形成する。それぞれの領域はフォトリソグラフィによって加工されたレジストまたは酸化膜等をマスクとして、例えばｐ型領域はＡｌイオン、ｎ型領域はＮイオンを注入して形成する。
【００４５】
ウェル領域１３は、例えばその不純物濃度が１×１０１５ｃｍ−３〜１×１０１８ｃｍ−３程度、その注入深さが０．３μｍ〜２．０μｍになるように形成する。ソース領域１４は、その底面がウェル領域１３の底面より深くならないように形成し、その不純物濃度がウェル領域１３の不純物濃度より高く、かつ、１×１０１７ｃｍ−３〜１×１０２１ｃｍ−３程度となるように形成する。ウェルコンタクト領域１５は、その不純物濃度がウェル領域１３の不純物濃度より高くなるように形成する。ウェルコンタクト領域１５の形成は、１５０℃以上の基板温度で行うことが望ましい。
【００４６】
なおこのとき、増速酸化膜４２が形成されていた部分はピット形状（窪み形状）になっている（図５におけるピット３２）。
【００４７】
次に、熱処理装置によって、Ａｒガスなどの不活性ガス雰囲気中でアニールを行う。アニールは、例えば１３００℃〜１９００℃の温度で、３０秒〜１時間程度行う。このアニールによって、イオン注入されたＮ等のｎ型不純物、および、Ａｌ等のｐ型不純物を活性化させる。
【００４８】
次に、図６に示されるように、電界緩和層としてのゲート酸化膜２１、および、ゲート電極２２の形成を行う。ゲート酸化膜２１は、例えば１１５０℃以上のドライ熱酸化法で形成される。このように比較的高温、かつ、ドライ雰囲気で熱酸化を行うと、酸化速度の面方位依存性がほとんど見られないため、貫通転位３１の部分が増速酸化されてピット３２がさらに大きくなることを抑制することができる。
【００４９】
また、ゲート酸化膜２１は堆積法で形成されてもよい。ゲート酸化膜２１形成後に窒素やアンモニア雰囲気中における熱処理を行ってもよい。
【００５０】
ゲート電極２２は、例えばポリシリコンをＣＶＤ法により堆積し、フォトリソグラフィにより加工されたレジストをマスクとしてエッチングを行って形成する。ポリシリコンには、燐や硼素のような不純物が含まれていてもよい。不純物が含まれることで低シート抵抗を実現することができる。
【００５１】
最後に、層間絶縁膜２３の形成を行ってからソース電極２４、および、ドレイン電極２５の形成を行うことで、図１に示されるようなＳｉＣ−ＭＯＳＦＥＴが完成する。
【００５２】
層間絶縁膜２３は、例えばＣＶＤ法などによって堆積して、ゲートとソースを分離して取り出すためにソース領域１４、ウェルコンタクト領域１５、ゲート電極２２の少なくとも一部を露出させるようにエッチングを行う。なおゲート電極２２は、図示しないが、ＭＯＳＦＥＴの外周部で露出させて、ソース電極２４とゲート電極２２とを分離した形で同時に形成できるようにする。その後、エッチングによって露出したソース領域１４とウェルコンタクト領域１５とソース電極２４とをオーミック接触させるために、例えば基板全面にＮｉを成膜して６００〜１０００℃で熱処理を行うことでシリサイドを形成する（図示せず）。
【００５３】
層間絶縁膜２３に残留したＮｉはウェットエッチングで除去する。同様に裏面にもシリサイドを形成する。これによって炭化珪素基板１１とドレイン電極２５との良好なオーミックコンタクトを実現することができる。
【００５４】
ゲート電極２２を取り出す配線と、ソース電極２４はＡｌ、Ｃｕ、Ｔｉ、Ｎｉ、Ｍｏ、Ｗ、Ｔａやそれらの窒化物やそれらの積層膜やそれらの合金層からなる金属をスパッタリング法や蒸着法によって堆積し、パターニングを行うことで形成する。ドレイン電極２５はＴｉ、Ｎｉ、Ａｇ、Ａｕなどの金属膜をスパッタ法や蒸着法で形成する。
【００５５】
＜変形例１＞
図７は、第１実施形態における半導体装置の変形例（半導体装置１０２）を示した図である。図７では、チャネルドープ領域１７がドリフト層１２表面から埋め込まれた領域に形成されている点で図１と異なる。それ以外の構成については、図１と同様であるので同じ符号を付し、詳細な説明は省略する。
【００５６】
このように、チャネルドープ領域１７がドリフト層１２表面に埋め込まれて形成されることで、貫通転位３１上のゲート酸化膜２１部分だけでなく、ピット３２近傍のゲートコーナー部３３での電界集中を抑制することができ、信頼性をさらに向上させることができる。
【００５７】
＜変形例２＞
図８は、第１実施形態における半導体装置の他の変形例（半導体装置１０３）を示した図である。図８では、チャネルドープ領域が、ｎ型の不純物の濃度が比較的低い低濃度領域１８と、低濃度領域１８に比べてｎ型の不純物の濃度が高い高濃度領域１９とに分かれており、ドリフト層１２表面は低濃度な低濃度領域１８であり、その下に高濃度領域１９が形成されている。それ以外の構成については、図１と同様であるので同じ符号を付し、詳細な説明は省略する。
【００５８】
このように、不純物層のうちの上層が、その下層よりも低不純物濃度となるように形成されることで、貫通転位３１上のゲート酸化膜２１部分だけでなく、ピット３２近傍のゲートコーナー部３３での電界集中を抑制することができ、信頼性をさらに向上させることができる。
【００５９】
また、この変形例ではチャネルドープ領域が２層に分かれて示されているが、３層以上に分かれて形成されていてもよい。さらに、１層のチャネルドープ領域が深さ方向に濃度勾配を有し、表層部分のｎ型不純物濃度が相対的に低濃度になるように形成されていてもよい。また、図７の変形例と図８の変形例とを組み合わせて、ドリフト層１２表面よりも深い領域に複数の層もしくは勾配を有するチャネルドープ領域が形成されていてもよい。
【００６０】
また、後述する実施形態における、チャネルドープ領域１６、ｎ型ドープ領域５３、ｎ型ドープ領域７３についても同様に、深さ方向に濃度勾配を有してもよいし、ドリフト層の表面から埋め込まれて形成されていてもよい。
【００６１】
＜効果＞
本発明に関する実施形態によれば、半導体装置は、第１導電型（ｎ型）の炭化珪素基板１１と、炭化珪素基板１１上に形成された第１導電型の炭化珪素のドリフト層１２と、ドリフト層１２の結晶欠陥に対応して、ドリフト層１２表面に形成された窪み形状であるピット３２と、ピット３２に付随して形成された、電界緩和層としてのゲート酸化膜２１とを備える。
【００６２】
このような構成によれば、結晶欠陥を有する炭化珪素を用いた半導体装置において、結晶欠陥の位置に対応して形成されたピット３２に電界緩和層としてのゲート酸化膜２１が形成されることによって、結晶欠陥に起因して電界集中が生じる箇所に電界緩和層が効果的に形成される。よって、ゲート酸化膜２１の信頼性を向上させ、リーク電流を低減させることができ、スループットの低下を抑制し効率的に半導体装置の歩留まりを向上させることができる。
【００６３】
また、本発明に関する実施形態によれば、窪み形状であるピット３２が形成された領域を除くドリフト層１２表面に形成された、ドリフト層１２よりも不純物濃度が高い第１導電型（ｎ型）の不純物層であるチャネルドープ領域１６を備える。
【００６４】
このような構成によれば、ピット３２が形成された領域にはチャネルドープ領域１６が形成されないため、ドレイン側に高電圧が印加されたときに結晶欠陥上のゲート酸化膜２１に高電界が印加されることを抑制することができ、ゲート酸化膜２１の信頼性を向上させることができる。よって、効率的に半導体装置の歩留まりを向上させることができる。
【００６５】
また、本発明に関する実施形態によれば、不純物層のうちの上層である低濃度領域１８が、その下層である高濃度領域１９より低不純物濃度である。
【００６６】
このような構成によれば、ゲートコーナー部３３の電界集中を効果的に抑制することができる。よって、半導体装置の歩留まりを向上させることができる。
【００６７】
また、本発明に関する実施形態によれば、ピット３２が形成された領域を除くドリフト層１２表面に埋め込まれて形成された、ドリフト層１２よりも不純物濃度が高い第１導電型（ｎ型）の不純物層であるチャネルドープ領域１７を備える。
【００６８】
このような構成によれば、ゲートコーナー部３３の電界集中を効果的に抑制することができる。よって、半導体装置の歩留まりを向上させることができる。
【００６９】
また、本発明に関する実施形態によれば、（ａ）第１導電型の炭化珪素基板１１上に、第１導電型（ｎ型）の炭化珪素のドリフト層１２を形成する工程と、（ｂ）ドリフト層１２の結晶欠陥に対応する窪み形状であるピット３２を、ドリフト層１２表面に形成する工程と、（ｃ）ピット３２に付随した、電界緩和層であるゲート酸化膜２１を形成する工程とを備える。
【００７０】
このような方法によれば、結晶欠陥を有する炭化珪素を用いた半導体装置において、結晶欠陥の位置に対応してセルフアライン的に形成されたピット３２に電界緩和層としてのゲート酸化膜２１が形成されることによって、結晶欠陥に起因して電界集中が生じる箇所には電界緩和層が形成されることになる。よって、ゲート酸化膜２１の信頼性を向上させ、リーク電流を低減させることができ、効率的に半導体装置の歩留まりを向上させることができる。
【００７１】
また、本発明に関する実施形態によれば、（ｂ）ドリフト層１２の結晶欠陥に対応する窪み形状であるピット３２を、ドリフト層１２表面に形成する工程が、水蒸気雰囲気中で行われるウェット酸化工程である。
【００７２】
このように、比較的低温、かつ、ウェット雰囲気で熱酸化を行うと、酸化速度に面方位依存性があるため貫通転位３１が存在する部分のドリフト層１２表面が増速酸化され、増速酸化膜４２が形成される。よって、貫通転位３１が存在する部分のドリフト層１２表面をセルフアライン的に見つけることができ、効率的に半導体装置の歩留まりを向上させることができる。
【００７３】
また、本発明に関する実施形態によれば、（ｄ）ピット３２をドリフト層１２表面に形成する工程の後、ゲート酸化膜２１を形成する工程の前に、ドリフト層１２表面に形成された酸化膜であるシリコン酸化膜４１および増速酸化膜４２上から第１導電型（ｎ型）の不純物を注入し、ドリフト層１２よりも不純物濃度が高い第１導電型（ｎ型）の不純物層であるチャネルドープ領域１６を形成する工程を備える。
【００７４】
このような方法によれば、貫通転位３１が存在する部分のドリフト層１２表面が増速酸化によってピット３２が形成されているため、その部分の増速酸化膜４２越しに行うイオン注入では、それ以外の部分のシリコン酸化膜４１越しに行うイオン注入での場合とは異なり、チャネルドープ領域１６が形成されない。よって、貫通転位３１が存在する部分のドリフト層１２表面にチャネルドープ領域１６が形成されることをセルフアライン的に避けることができる。
【００７５】
＜第２実施形態＞
＜構成＞
図９は、本発明の第２実施形態における半導体装置の断面図である。本発明に関する半導体装置においては結晶欠陥が存在する部分が重要であるので、ＳｉＣ−ＭＯＳＦＥＴ中に結晶欠陥が存在する部分を抽出されて示されている。
【００７６】
図９に示されるように半導体装置１０４は、ｎ型の炭化珪素基板１１上に形成されたドリフト層１２の表面において、例えば貫通転位３１のような結晶欠陥が存在する領域（ピット３２）には電界を緩和するためのｐ型層２０が拡散されている点で第１実施形態と異なる。それ以外の構成については、図１と同様であるので同じ符号を付し、詳細な説明は省略する。
【００７７】
本実施形態における半導体装置１０４においては、ドレイン電極２５に高電圧が印加されたとき、信頼性の低下が懸念される貫通転位３１が存在する領域（ピット３２）にｐ型層２０が形成されているため、最も破壊が懸念される部分の電界集中がより積極的に緩和され、さらなる信頼性の向上を実現することができる。
【００７８】
特に炭化珪素を半導体材料として用いた素子の場合は、炭化珪素の絶縁破壊電界が大きいため炭化珪素に高電界が印加されるよう設計することが多く、その分ゲート酸化膜２１にかかる電界強度も大きくなる。よって、電界集中を緩和する本発明のような構造を半導体装置に用いることは非常に有効である。
【００７９】
＜製造方法＞
次に、本発明の第２実施形態における半導体装置の製造方法について述べる。図４に示されるチャネルドープ領域１６形成プロセスまでは第１実施形態と同様であるので、その詳細な説明を省略する。
【００８０】
チャネルドープ領域１６を形成後、シリコン酸化膜４１および増速酸化膜４２を除去してから、図１０に示されるように、例えばＡｌイオンを注入することでドリフト層１２表面の貫通転位３１が存在する領域（ピット３２）にｐ型層２０を拡散形成する。
【００８１】
ｐ型層２０の不純物濃度は、ドリフト層１２の不純物濃度よりも大きくチャネルドープ領域１６の不純物濃度と同様もしくはそれよりも小さくなるような条件であり、ｐ型層２０の形成深さは、チャネルドープ領域１６と同様かそれよりも浅くなるようにする。
【００８２】
このような条件でイオン注入を行うと、チャネルドープ領域１６や貫通転位３１が存在しない領域のドリフト層１２にはｐ型領域は形成されず、貫通転位３１が存在するドリフト層１２表面には、セルフアライン的にｐ型層２０が形成されることになる。以降、第１実施形態と同様の工程を経ることで、図９に示されるようなＳｉＣ−ＭＯＳＦＥＴが完成する。
【００８３】
＜変形例１＞
図１１は、第２実施形態における半導体装置の変形例（半導体装置１０５）を示した図である。図１１では、貫通転位３１が存在するドリフト層１２表面が平坦化されゲート酸化膜２１の裏面が平坦となっている点、および、チャネルドープ領域が存在しない点で図９と異なる。それ以外の構成については、図９と同様であるので同じ符号を付し、詳細な説明は省略する。
【００８４】
このように、ゲート酸化膜２１が形成される領域がｐ型層２０を一部残して平坦化されていることで、ドレイン電極２５に高電界が印加されたときのゲート酸化膜２１の信頼性はさらに向上する。また、チャネルドープ領域がないため閾値電圧を高くすることが可能である。
【００８５】
図１１の半導体装置１０５は、図１０に示されたｐ型層２０形成工程後に、平坦化処理を行ってから以降の工程を経ることで製造することができる。平坦化処理は、例えば化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）もしくはエッチバック法で行うことができる。平坦化処理を行う場合、ドリフト層１２の膜厚がその処理によって減少することを想定して、数十ｎｍ〜数μｍ程度厚く設計するとよい。またチャネルドープ領域１６とｐ型層２０も同様に深く形成するとよい。
【００８６】
＜変形例２＞
図１２は、第２実施形態における半導体装置の他の変形例（半導体装置１０６）を示した図である。図１２に示された構造は、キャロット欠陥３４のような比較的大きな欠陥を有する部分に、第２実施形態における半導体装置の製造方法を採用した場合の構造である。図９と同様の構成については同じ符号を付し、詳細な説明は省略する。
【００８７】
キャロット欠陥３４の表面には、プリズム面積層欠陥が存在しており、その部分が増速酸化されて図１２に示されるような、比較的広い凹み形状が形成される。
【００８８】
キャロット欠陥３４は数百μｍ程度の大きさを有しており、通常その部分にＭＯＳＦＥＴを作製するとドレインリーク等の不良の原因になるが、本実施形態における半導体装置の製造方法を用いる場合には、その部分がｐ型層２０で保護されて不活性化されるため、このような不良を抑制することができる。
【００８９】
本実施形態ではセルピッチを５μｍ〜２０μｍとしており、キャロット欠陥３４は複数のセルにまたがる。そのため、ｐ型層２０は、ソースと同電位に設定されるため、ＭＯＳＦＥＴの安定したスイッチング動作を実現することができる。
【００９０】
このように結晶欠陥が表面に渡って形成されているような構造になっていれば、欠陥の種類によらず熱酸化により増速酸化されるので本発明を適用可能である。
【００９１】
なお、図１２における変形例に対して、図１１に示すような平坦化処理を組み合わせて半導体装置を形成してもよい。
【００９２】
＜効果＞
本発明に関する実施形態によれば、電界緩和層を形成する工程が、窪み形状であるピット３２表面に、第２導電型（ｐ型）の層であるｐ型層２０を拡散する工程である。
【００９３】
このような方法によれば、結晶欠陥を有する炭化珪素を用いた半導体装置において、結晶欠陥の位置に対応してセルフアライン的に形成されたピット３２に電界緩和層としてのｐ型層２０が形成されることによって、結晶欠陥に起因して電界集中が生じる箇所には電界緩和層が形成される。よって、リーク電流を低減させることができ、効率的に半導体装置の歩留まりを向上させることができる。
【００９４】
また、本発明に関する実施形態によれば、（ｅ）ピット３２表面に拡散したｐ型層２０が残存するようにピット３２を含むドリフト層１２表面を削り、平坦化させる工程を備える。
【００９５】
このような方法によれば、ドレイン電極２５に高電界が印加されたとき、結晶欠陥上のゲート酸化膜２１に高電界が印加されることを抑制することができ、ゲート酸化膜２１の信頼性はさらに向上する。また、チャネルドープ領域が形成されてないため閾値電圧を高くすることが可能である。
【００９６】
＜第３実施形態＞
＜構成＞
図１３は、本発明の第３実施形態における半導体装置、具体的にはｎ型の炭化珪素ショットキーバリアダイオード（ＳｉＣ−ＳＢＤ）の断面図である。
【００９７】
図１３に示されるように半導体装置１０７は、ｎ型の炭化珪素基板５１の上にｎ型のドリフト層５２が形成されている。ドリフト層５２表面にはｎ型ドープ領域５３が形成されている。
【００９８】
ここで、炭化珪素基板５１表面からドリフト層５２の表面に向かって、貫通転位３５が存在している。その貫通転位３５が存在する領域の周囲のドリフト層５２表面は、ピット形状（窪み形状）になっている（図１３におけるピット３６）。貫通転位３５が存在するドリフト層５２表面（ピット３６）には、電界を緩和するためｐ型層５４が拡散されている。ドリフト層５２上にショットキー電極６１を介してアノード電極６２が形成されている。一方で、炭化珪素基板５１下部にはカソード電極６３が形成されている。
【００９９】
ピット３６を覆う金属層であるショットキー電極６１と、ドリフト層５２との界面に貫通転位３５などの結晶欠陥が存在すると、逆バイアス時にリーク電流の増大や電界集中による破壊が懸念されるが、本発明における半導体装置ではその部分にｐ型層５４を形成することで、リーク電流低減や長期信頼性の向上を実現することができる。
【０１００】
＜製造方法＞
次に、本発明の第３実施形態における半導体装置の製造方法について、図１４〜図１７を参照しつつ説明する。
【０１０１】
まず図１４に示されるように、ｎ型で低抵抗の炭化珪素基板５１を用意し、エピタキシャル成長によりｎ型のドリフト層５２を形成する。図１４に示されるようにドリフト層５２内には、少なくとも１箇所に例えば貫通転位３５のような結晶欠陥を含まれている。
【０１０２】
本実施形態では、ドリフト層５２におけるｎ型の不純物濃度は１×１０１３ｃｍ−３〜１×１０１８ｃｍ−３であり、厚さは４μｍ〜２００μｍである。
【０１０３】
次に、図１５に示されるように、ドリフト層５２上に熱酸化法によってシリコン酸化膜４３の形成を行う。シリコン酸化膜４３は例えば水蒸気を含む雰囲気下で、１０００〜１２００℃、数十分〜２時間程度の熱処理によって形成される。
【０１０４】
このような比較的低温、かつ、ウェット雰囲気で熱酸化を行うと、酸化速度に面方位依存性があるため、図１５に示されるように貫通転位３４が存在する部分が増速酸化され、増速酸化膜４４が形成される。
【０１０５】
シリコン酸化膜４３の膜厚は例えば１０〜７０ｎｍ程度であり、増速酸化膜４４の膜厚はシリコン酸化膜４３の膜厚の２〜４倍程度で２０〜３００ｎｍである。
【０１０６】
次に、図１６に示されるように、シリコン酸化膜４３および増速酸化膜４４を介して例えばＮイオンを注入することでｎ型ドープ領域５３を形成する。ｎ型ドープ領域５３の不純物濃度は、ドリフト層５２の不純物濃度よりも大きく例えば２×１０１３ｃｍ−３〜５×１０１８ｃｍ−３程度である。また、ｎ型ドープ領域５３の注入深さは、貫通転位３５が存在する部分には形成されないような深さ、すなわち、窪み形状の深さよりは浅い深さとなるように設定する。Ｎイオンを数ｋｅＶ〜数百ｋｅＶの比較的低エネルギーで注入することで、このようなｎ型ドープ領域５３の形成を実現することができる。
【０１０７】
ｎ型ドープ領域５３を形成後、シリコン酸化膜４３および増速酸化膜４４を除去してから、図１７に示されるように、例えばＡｌイオンを注入することでドリフト層５２表面の貫通転位３５が存在する領域（ピット３６）にｐ型層５４を形成する。
【０１０８】
ｐ型層５４の不純物濃度は、ドリフト層５２の不純物濃度よりも大きくｎ型ドープ領域５３の不純物濃度と同様もしくはそれよりも小さくなるような条件であり、ｐ型層５４の形成深さは、ｎ型ドープ領域５３と同様かそれよりも浅くなるようにする。
【０１０９】
このような条件でイオン注入を行うと、ｎ型ドープ領域５３や貫通転位３５が存在しない領域のドリフト層５２にはｐ型領域が形成されず、貫通転位３５が存在するドリフト層５２表面には、セルフアライン的にｐ型層５４が形成されることにできる。
【０１１０】
次に、ドリフト層５２内にショットキー電極６１の端部に発生する電界を緩和するための終端領域を形成する（図示せず）。終端領域は、例えばＡｌイオンを注入することで形成され、その不純物濃度はドリフト層５２の不純物濃度よりも大きく例えば２×１０１３ｃｍ−３〜５×１０１８ｃｍ−３程度となるように形成される。
【０１１１】
次に、熱処理装置によって、Ａｒガスなどの不活性ガス雰囲気中でアニールを行う。アニールは、例えば１３００℃〜１９００℃の温度で、３０秒〜１時間程度行う。このアニールによって、イオン注入されたＮ等のｎ型不純物、および、Ａｌ等のｐ型不純物を活性化させる。
【０１１２】
最後に、裏面のショットキー電極６１、アノード電極６２、カソード電極６３の形成を行うことで、図１３に示されるようなＳｉＣ−ＳＢＤが完成する。
【０１１３】
炭化珪素基板５１とカソード電極６３とをオーミック接触させるために、カソード電極６３の形成前に、例えば基板全面にＮｉを成膜して６００〜１０００℃で熱処理を行うことでシリサイドを形成する（図示せず）。
【０１１４】
ショットキー電極６１は、例えばＴｉ、Ｎｉ、Ｍｏ、Ｗなどをスパッタリング法や蒸着法によって堆積し、数百〜７００℃程度でアニールすることによって形成する。
【０１１５】
アノード電極６２は、Ａｌ、Ｃｕ、Ｔｉ、Ｎｉ、Ｍｏ、Ｗ、Ｔａやそれらの窒化物やそれらの積層膜やそれらの合金層からなる金属をスパッタリング法や蒸着法によって堆積し、パターニングを行うことで形成する。
【０１１６】
カソード電極６３は、Ｔｉ、Ｎｉ、Ａｇ、Ａｕなどの金属膜をスパッタ法や蒸着法で形成する。
【０１１７】
＜変形例＞
図１８は、第３実施形態における半導体装置の変形例（半導体装置１０８）を示した図である。図１８では、貫通転位３５が存在するドリフト層５２表面が平坦化されショットキー電極６１の裏面が平坦となっている点、および、ｎ型ドープ領域５３が存在しない点で図１３と異なる。それ以外の構成については、図１３と同様であるので同じ符号を付し、詳細な説明は省略する。
【０１１８】
このように、ドリフト層５２表面がｐ型層５４を一部残して平坦化され、ショットキー電極６１の裏面が平坦となることで、逆バイアス時のリーク電流低減をさらに低減することができる。また、逆バイアス時の電界集中をさらに抑制することができ、長期信頼性を向上させることができる。
【０１１９】
図１８に示された半導体装置１０８は、図１７に示されたｐ型層５４の形成工程後に、平坦化処理を行ってから以降の工程を経ることで製造することができる。平坦化処理は、例えば化学機械研磨（ＣＭＰ）もしくはエッチバック法で行うことができる。
【０１２０】
平坦化処理を行う場合、ドリフト層５２の膜厚がその処理によって減少することを想定して、数十ｎｍ〜数μｍ程度厚く設計するとよい。またｎ型ドープ領域とｐ型層も同様に深く形成するとよい。
【０１２１】
本実施形態は、例えばキャロット欠陥のように表面に渡って形成されているような構造になっていれば、欠陥の種類によらず熱酸化により増速酸化されるので本発明を適用可能であり、貫通転位のみに限られない。
【０１２２】
＜第４実施形態＞
＜構成＞
上記の第１実施形態〜第３実施形態では、熱酸化膜を介してイオン注入を行うことにより選択的にｎ型のドープ領域を形成していたが、炭化珪素を用いたデバイスプロセスにおいて、例えばエピタキシャル成長や犠牲酸化等で欠陥部分にピット形状（窪み形状）が形成されるため、その形状を利用して熱酸化を行わずに選択イオン注入が可能である。
【０１２３】
＜製造方法＞
図１９は、本発明の第４実施形態における半導体装置の製造方法、具体的には、第１実施形態および第２実施形態におけるチャネルドープ領域形成工程や、第３実施形態におけるｎ型ドープ領域形成工程に相当する製造工程を示す図である。
【０１２４】
炭化珪素基板７１上に形成されたドリフト層７２の表面は、貫通転位３７が存在しピット形状（窪み形状）になっている。その上に電界を緩和できるマスク材４５が平坦に形成されている。マスク材４５を介して例えばＮイオンを注入することにより、貫通転位３７が存在する領域（ピット３８）を除く領域にｎ型ドープ領域７３を形成する。
【０１２５】
Ｎイオンを数ｋｅＶ〜数百ｋｅＶの比較的低エネルギーで注入することで、このようなｎ型ドープ領域７３の形成を実現することができる。
【０１２６】
マスク材４５は、例えばレジスト材料やスピンオングラス膜をスピンコート法で形成することにより平坦に形成することができる。また、例えばシリコン酸化膜をＣＶＤ法で形成後に平坦化処理を行うことでこのようなマスク材を形成可能である。
【０１２７】
本実施形態による半導体装置の製造方法は、上述の第１実施形態〜第３実施形態のすべてに適用可能である。また貫通転位によらず、プロセス中に窪み形状が形成されるような構造であれば、欠陥の種類によらず本実施形態を適用可能である。
【０１２８】
本発明の実施形態では、各構成要素の材質、材料、実施の条件等についても記載しているが、これらは例示であって記載したものに限られるものではない。
【０１２９】
なお本発明は、その発明の範囲内において、各実施形態の自由な組み合わせ、あるいは各実施形態の任意の構成要素の変形、もしくは各実施形態において任意の構成要素の省略が可能である。
【符号の説明】
【０１３０】
１１，５１，７１  炭化珪素基板、１２，５２，７２  ドリフト層、１３  ウェル領域、１４  ソース領域、１５  ウェルコンタクト領域、１６，１７  チャネルドープ領域、１８  低濃度領域、１９  高濃度領域、２０，５４  ｐ型層、２１  ゲート酸化膜、２２  ゲート電極、２３  層間絶縁膜、２４  ソース電極、２５  ドレイン電極、３１，３４，３５，３７  貫通転位、３２，３６，３８  ピット、３３  ゲートコーナー部、３４  キャロット欠陥、４１，４３  シリコン酸化膜、４２，４４  増速酸化膜、４５  マスク材、５３，７３  ｎ型ドープ領域、６１  ショットキー電極、６２  アノード電極、６３  カソード電極、１０１，１０２，１０３，１０４，１０５，１０６，１０７，１０８  半導体装置。
【図１】
2013254826.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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