(57)【要約】【課題】ゲート電極とソース電極との間に印加される電圧がソース電極パッドの電気抵抗による電圧降下で低下することを防止でき、安定した動作を実現できる電界効果トランジスタを提供する。【解決手段】このＧａＮ ＨＦＥＴによれば、ボンディング部１６Ｂの第２のパッド部１６Ｂ‐２は、電極接続部１６Ａが含有する複数の接続部分１９のうちの第２の方向(ソース電極１２とドレイン電極１１が対向している方向)の一端に配置された接続部分１９の上記第２の方向の外端を電極延在方向へ延長した仮想延長線Ｌ１に関して第１のパッド部１６Ｂ‐１とは反対側に位置している。第２のパッド部１６Ｂ‐２に接続された第２のソース配線２４のボンディング箇所の第２の方向の位置を電極接続部１６Ａのソース電極１２との接続部分１９の第２の方向の位置と重ならないようにして、ソース電極１２からの電流が第２のソース配線２４に流れにくくできる。【選択図】図１Ａ
2013055188.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
上記基板上に形成されると共に活性領域を含む半導体層と、
上記半導体層の上記活性領域上に第１の方向に延在するように形成されたソース電極と、
上記半導体層の上記活性領域上に上記第１の方向に延在するように形成されていると共に上記ソース電極に対して上記第１の方向と交差する第２の方向に予め定められた間隔を隔てて配置されたドレイン電極と、
上記半導体層の上記活性領域上に上記第１の方向に延在するように形成されていると共に上記ソース電極とドレイン電極との間に配置されたゲート電極と、
上記半導体層上に形成され、上記ソース電極とドレイン電極とが対向している電極対向領域に対して上記第１の方向の一端側に配置されていると共に上記ソース電極に接続されたソース電極パッドと
を備え、
上記ソース電極パッドは、
上記ソース電極に接続された電極接続部と、
上記電極接続部に連なっているボンディング部と
を有し、
上記ボンディング部は、
上記電極対向領域に対して上記第１の方向の一端側に位置していて第１のソース配線がボンディングされた第１のパッド部と、
上記電極接続部の上記ソース電極との接続部分の上記第２の方向の外端を上記第１の方向に延長した仮想延長線に関して上記第１のパッド部とは反対側に位置していると共に第２のソース配線がボンディングされた第２のパッド部と
を含んでいることを特徴とする電界効果トランジスタ。
【請求項２】
請求項１に記載の電界効果トランジスタにおいて、
上記半導体層は、
上記基板上に形成された第１の半導体層と、
上記第１の半導体層上に形成されると共に上記第１の半導体層とヘテロ界面を形成する第２の半導体層とを含み、
上記ソース電極パッドの上記ボンディング部は、上記第２の半導体層から上記第１の半導体層に達するように形成されたリセス上に形成されており、
上記第１半導体層と上記第２半導体層とのヘテロ界面に形成された２次元電子ガスを利用するヘテロ接合電界効果トランジスタであることを特徴とする電界効果トランジスタ。
【請求項３】
請求項１または２に記載の電界効果トランジスタにおいて、
上記ソース電極と上記ドレイン電極は、
上記第２の方向に互いに間隔をあけて略平行に交互に複数配置されていると共に上記第１の方向にフィンガー状に延在していることを特徴とする電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電界効果トランジスタに関し、特に大電流を流すパワーデバイスとして用いる電界効果トランジスタに関する。
【背景技術】
【０００２】
近年、パワーデバイスの大電流化に伴い、ゲート幅を長くする構成やトランジスタを多数並列に接続するといった構成が一般的に用いられている。これらの構成では、トランジスタの抵抗が数１０ｍΩ〜数１００ｍΩと低くなり、トランジスタに大電流が流れる。このため、並列接続した各トランジスタを電気的に接続してボンディングを行なうソースパッドの抵抗が無視できなくなる。
【０００３】
このことの具体的な弊害としては、ソースパッドでの電圧降下により、トランジスタのゲート電極とソース部との間に実際に加わる電圧が、ゲート端子とソース端子との間に印加する駆動ゲート電圧と異なってしまうという問題がある。このため、実際にゲート電極とソース電極との間に加わる電圧が不安定になり、動作が安定しないという問題を招く。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２５５６７号公報
【特許文献２】特開２００２−２１７４１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
そこで、この発明の課題は、ゲート電極とソース電極との間に印加される電圧がソース電極パッドの電気抵抗による電圧降下で変動することを防止でき、安定した動作を実現できる電界効果トランジスタを提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、この発明の電界効果トランジスタは、基板と、
上記基板上に形成されると共に活性領域を含む半導体層と、
上記半導体層の上記活性領域上に第１の方向に延在するように形成されたソース電極と、
上記半導体層の上記活性領域上に上記第１の方向に延在するように形成されていると共に上記ソース電極に対して上記第１の方向と交差する第２の方向に予め定められた間隔を隔てて配置されたドレイン電極と、
上記半導体層の上記活性領域上に上記第１の方向に延在するように形成されていると共に上記ソース電極とドレイン電極との間に配置されたゲート電極と、
上記半導体層上に形成され、上記ソース電極とドレイン電極とが対向している電極対向領域に対して上記第１の方向の一端側に配置されていると共に上記ソース電極に接続されたソース電極パッドと
を備え、
上記ソース電極パッドは、
上記ソース電極に接続された電極接続部と、
上記電極接続部に連なっているボンディング部と
を有し、
上記ボンディング部は、
上記電極対向領域に対して上記第１の方向の一端側に位置していて第１のソース配線がボンディングされた第１のパッド部と、
上記電極接続部の上記ソース電極との接続部分の上記第２の方向の外端を上記第１の方向に延長した仮想延長線に関して上記第１のパッド部とは反対側に位置していると共に第２のソース配線がボンディングされた第２のパッド部とを含んでいることを特徴としている。
【０００７】
ここで、活性領域とは、半導体層上のソース電極とドレイン電極との間に配置されたゲート電極に印加される電圧によって、ソース電極とドレイン電極との間でキャリアが流れる半導体層の領域である。
【０００８】
この発明の電界効果トランジスタによれば、オン時に上記ドレイン電極とソース電極との間に流れる電流は、上記ソース電極に接続されたソース電極パッドの電極接続部からボンディング部の第１のパッド部にボンディングされた第１のソース配線に流れる。一方、上記ボンディング部の第２のパッド部にボンディングされた第２のソース配線と上記ゲート電極との間には、駆動ゲート電圧が印加される。このように、上記第１のソース配線とは別個に上記ソース電極パッドのボンディング部の第２のパッド部にボンディングされた第２のソース配線を利用して、上記ゲート電極に駆動ゲート電圧を印加することにより、上記駆動ゲート電圧が、上記第１のソース配線の配線抵抗による電圧降下の影響を受けないようにすることができる。
【０００９】
また、上記ボンディング部の第２のパッド部は、上記電極接続部の上記ソース電極との接続部分の上記第２の方向(電極対向方向)の外端を上記第１の方向(電極延在方向)に延長した仮想延長線に関して上記第１のパッド部とは反対側に位置している。そして、この第２のパッド部に第２のソース配線が接続されている。これにより、上記第２のソース配線のボンディング箇所の位置の電極対向方向の位置が、上記電極接続部の上記ソース電極との接続部分の電極対向方向の位置と重ならないようにでき、ソース電極からの電流が上記第２のソース配線に流れにくくなり、上記第２のソース配線の電位はソース電極パッドによる電圧降下の影響を受けにくくなる。例えば、上記第２のパッド部への上記第２のソース配線のボンディング箇所を、上記電極接続部と略同電位の箇所にすることができる。したがって、上記第２のソース配線とゲート電極との間にゲート‐ソース間電圧(駆動ゲート電圧)を印加することで、上記駆動ゲート電圧を上記ソース電極パッドの電気抵抗による電圧降下で低下させることなく、ソース電極とゲート電極との間に印加することが可能になる。
【００１０】
したがって、この発明の電界効果トランジスタによれば、駆動ゲート電圧によってゲート電極とソース電極との間に印加される電圧が、ソース電極パッドでの電圧降下の影響で変動することを抑制でき、安定した動作を実現できる。
【００１１】
また、一実施形態の電界効果トランジスタでは、上記半導体層は、
上記基板上に形成された第１の半導体層と、
上記第１の半導体層上に形成されると共に上記第１の半導体層とヘテロ界面を形成する第２の半導体層とを含み、
上記ソース電極パッドの上記ボンディング部は、上記第２の半導体層から上記第１の半導体層に達するように形成されたリセス上に形成されており、
上記第１半導体層と上記第２半導体層とのヘテロ界面に形成された２次元電子ガスを利用するヘテロ接合電界効果トランジスタである。
【００１２】
この実施形態によれば、上記ソース電極パッドの上記ボンディング部は上記リセス上に形成されているので、上記ボンディング部の下には２次元電子ガスが形成されず、リーク電流を抑制できる。
【００１３】
また、一実施形態の電界効果トランジスタでは、上記ソース電極と上記ドレイン電極は、
上記第２の方向に互いに間隔をあけて略平行に交互に複数配置されていると共に上記第１の方向にフィンガー状に延在している。
【００１４】
この実施形態によれば、上記フィンガー状に延在している複数のソース電極とドレイン電極を備えて大電流を流すことができ、大電流を流す場合に特に問題になるソース電極パッドでの電圧降下がソース電極‐ゲート電極間に印加される電圧を変動させる現象を回避でき、駆動ゲート電圧を安定化できて、安定した動作が可能なパワーデバイスを実現できる。
【発明の効果】
【００１５】
この発明の電界効果トランジスタによれば、ソース電極パッドのボンディング部の第２のパッド部は、電極接続部のソース電極との接続部分の電極対向方向の外端を電極延在方向に延長した仮想延長線に関して第１のパッド部とは反対側に位置していて、この第２のパッド部に第２のソース配線が接続されている。これにより、上記第２のソース配線のボンディング箇所の電極対向方向の位置を、上記ソース電極パッドの電極接続部の接続部分の電極対向方向の位置と重ならないようにでき、ソース電極からの電流が第２のソース配線に流れにくくなり、第２のソース配線の電位はソース電極パッドによる電圧降下の影響を受けにくくなる。
【００１６】
したがって、上記第２のパッド部にボンディングされた第２のソース配線を利用して、ゲート電極に駆動ゲート電圧を印加することにより、駆動ゲート電圧が、上記ソース電極パッドの電気抵抗による電圧降下の影響を受けないようにすることができる。よって、この発明の電界効果トランジスタによれば、駆動ゲート電圧によってゲート電極とソース電極との間に印加される電圧が、ソース電極パッドでの電圧降下の影響で変動することを抑制でき、安定した動作を実現できる。
【図面の簡単な説明】
【００１７】
【図１Ａ】この発明の電界効果トランジスタの第１実施形態の平面図である。
【図１Ｂ】図１ＡのＡ‐Ａ線断面を示す断面図である。
【図１Ｃ】図１ＡのＢ‐Ｂ線断面を示す断面図である。
【図１Ｄ】図１ＡのＣ‐Ｃ線断面を示す断面図である。
【図２】上記第１実施形態の等価回路を示す図である。
【図３Ａ】上記第１実施形態のソース電極パッドの電位分布のシミュレーションを行なうためのソース電極パッドの具体的一例を示す図である。
【図３Ｂ】上記ソース電極パッドの電位分布のシミュレーション結果を示す図である。
【図４】上記第１実施形態の第１の変形例を示す平面図である。
【図５】上記第１実施形態の第２の変形例を示す平面図である。
【図６Ａ】この発明の電界効果トランジスタの第２実施形態の平面図である。
【図６Ｂ】図６ＡのＡ‐Ａ線断面を示す断面図である。
【図７】上記実施形態の比較例を示す平面図である。
【図８】上記比較例の等価回路を示す図である。
【発明を実施するための形態】
【００１８】
以下、この発明を図示の実施の形態により詳細に説明する。
【００１９】
(第１の実施の形態)
図１Ａは、この発明の第１実施形態であるＧａＮ ＨＦＥＴの平面模式図である。また、図１Ｂは、図１ＡのＡ−Ａ線断面を示す図である。また、図１Ｃは、図１ＡのＢ−Ｂ線断面を示す図であり、図１Ｄは、図１ＡのＣ−Ｃ線断面を示す図である。
【００２０】
図１Ｂ,図１Ｃに示すように、この第１実施形態は、Ｓｉ基板１上に、アンドープＧａＮ層２,アンドープＡｌＧａＮ層３を形成している。アンドープＧａＮ層２とアンドープＡｌＧａＮ層３がヘテロ接合を有するＧａＮ系積層体を構成している。上記アンドープＧａＮ層２とアンドープＡlＧａＮ層３との界面に２ＤＥＧ(２次元電子ガス)６が発生する。また、上記ＧａＮ系積層体上には、保護膜７、層間絶縁膜８が順次形成されている。上記保護膜７の材料としては、例えば、ここでは、ＳｉＮを用いたが、ＳｉＯ２、Ａｌ２Ｏ３などを用いてもよい。また、上記層間絶縁膜８の材料としては、例えば、ここでは、ポリイミドを用いたが、ＳＯＧ(Ｓpin Ｏn Ｇlass)やＢＰＳＧ(Ｂoron Ｐhosphorous Ｓilicate Ｇlass)などの絶縁材料を用いてもよい。また、上記ＳｉＮ保護膜７の膜厚は、ここでは、一例として、１５０ｎｍとしたが、２０ｎｍ〜２５０ｎｍの範囲で設定してもよい。
【００２１】
また、上記ＧａＮ系積層体には、アンドープＧａＮ層２に達するリセスが形成され、このリセスにドレイン電極１１とソース電極１２がオーミック電極として形成されている。このドレイン電極１１とソース電極１２は、一例として、Ｔｉ層,Ａｌ層,ＴｉＮ層が順に積層されたＴｉ/Ａｌ/ＴｉＮ電極とした。また、上記保護膜７には開口が形成され、この開口にゲート電極１３が形成されている。このゲート電極１３は、例えば、ＴｉＮで作製され、アンドープＡlＧａＮ層３とショットキー接合するショットキー電極として形成されている。
【００２２】
また、図１Ｂ,図１Ｃに示すように、上記層間絶縁膜８およびＳｉＮ保護膜７上にドレイン電極パッド１５とソース電極パッド１６が形成されている。図１Ｃに示すように、このドレイン電極パッド１５は、上記ドレイン電極１１に接続される電極接続部１５Ａとこの電極接続部１５Ａに連なっているボンディング部１５Ｂとを有する。上記電極接続部１５Ａは、上記層間絶縁膜８に形成されたビアホール２０内の接続部分１４を通してドレイン電極１１に電気的に接続されている。また、上記ボンディング部１５Ｂは、アンドープＧａＮ層２に達するリセス１７上に形成されているＳｉＮ保護膜７上に形成されている。このドレイン電極パッド１５のボンディング部１５Ｂには、ドレイン配線２２がボンディングされている。
【００２３】
一方、上記ソース電極パッド１６は、図１Ｂに示すように、上記ソース電極１２に接続される電極接続部１６Ａとこの電極接続部１６Ａに連なっているボンディング部１６Ｂとを有する。上記電極接続部１６Ａは、上記層間絶縁膜８に形成されたビアホール２１内の接続部分１９を通してソース電極１２に電気的に接続されている。また、上記ボンディング部１６Ｂは、アンドープＧａＮ層２に達するリセス１８上に形成されているＳｉＮ保護膜７上に形成されている。このソース電極パッド１６のボンディング部１６Ｂには、第１のソース配線２３がボンディングされている。
【００２４】
図１Ａに示すように、上記ソース電極１２とドレイン電極１１は、第１の方向にフィンガー状に延在していると共に上記第１の方向と略直交する第２の方向に互いに間隔をあけて略平行に交互に複数配置されている。図１Ａに１点鎖線で描かれている活性領域Ｕ１には、上記アンドープＧａＮ層２とアンドープＡlＧａＮ層３との界面に形成される２次元電子ガス６が存在している。ここで、活性領域Ｕ１とは、ＡlＧａＮ層３上のソース電極１２とドレイン電極１１との間に配置されたゲート電極１３に印加される電圧によって、ソース電極１２とドレイン電極１１との間でキャリアが流れる半導体層(ＧａＮ層２,ＡlＧａＮ層３)の領域である。また、２点鎖線で囲まれている電極対向領域Ｕ２は、ソース電極１２とドレイン電極１１とが対向している領域である。なお、図１Ａでは、上記層間絶縁膜８を省略して描いている。
【００２５】
図１Ａに示すように、上記ソース電極パッド１６のボンディング部１６Ｂは、上記第１のソース配線２３がボンディングされた第１のパッド部１６Ｂ‐１と第２のソース配線２４がボンディングされた第２のパッド部１６Ｂ‐２とを含む。上記第１のパッド部１６Ｂ‐１は、上記電極接続部１６Ａから電極対向領域Ｕ２とは反対側に延在している。また、上記第１のパッド部１６Ｂ‐１は、上記電極対向領域Ｕ２に対して上記第１の方向(電極延在方向)に対向している。また、上記第２のパッド部１６Ｂ‐２は、上記電極接続部１６Ａが含有する複数の接続部分１９のうちの上記第２の方向(ソース電極１２とドレイン電極１１が対向している方向)の一端に配置された接続部分１９の上記第２の方向の外端を上記第１の方向へ延長した仮想延長線Ｌ１に関して上記第１のパッド部１６Ｂ‐１とは反対側に位置している。つまり、上記仮想延長線Ｌ１は、上記第１のパッド部１６Ｂ‐１と第２のパッド部１６Ｂ‐２との上記第２の方向(電極対向方向)の境界線をなしている。上記ドレイン電極パッド１５,ソース電極パッド１６としては、Ｔｉ／ＡｕまたはＴｉ／Ａｌなどを用いている。
【００２６】
また、図１Ａに示すように、上記ゲート電極１３は、ドレイン電極１１の周囲を囲むように環状に延在しており、ゲート電極接続配線２７でゲート電極パッド２８に接続されている。
【００２７】
図２は、この実施形態の電界効果トランジスタの等価回路を示している。上記電極対向領域Ｕ２に形成されるトランジスタ部３１のドレイン電極１１がドレイン電極パッド１５とドレイン配線２２を経由してドレイン端子４１に接続される。また、上記ゲート電極１３は、上記ゲート電極接続配線２７,ゲート電極パッド２８を経由してゲート端子４２に接続されている。なお、図２の等価回路では、ドレイン電極パッド１５とドレイン配線２２による電気抵抗、およびゲート電極接続配線２７とゲート電極パッド２８による電気抵抗は省略している。
【００２８】
また、上記ソース電極１２は、ソース電極パッド１６の電極接続部１６Ａ,ボンディング部１６Ｂの第１のパッド部１６Ｂ‐１および第１のソース配線２３を経由してソース端子４３に接続されている。このソース端子４３はグランドに接続されている。図２において、Ｒ１は、上記ソース電極パッド１６による電気抵抗を表している。また、Ｒ２は、上記第１のソース配線２３による電気抵抗を表している。
【００２９】
また、上記ソース電極１２は、ソース電極パッド１６の電極接続部１６Ａ,ボンディング部１６Ｂの第２のパッド部１６Ｂ‐２および第２のソース配線２４を経由してゲート‐ソース間電位用ソース端子４４に接続されている。後述する具体的一例では、オン時に上記ソース電極パッド１６の電極接続部１６Ａとボンディング部１６Ｂの第２のパッド部１６Ｂ‐２への第２のソース配線２４のボンディング箇所とを略同電位にすることができ、第２のパッド部１６Ｂ‐２の電気抵抗は実質的に無視できる。
【００３０】
この実施形態のＧａＮ ＨＦＥＴによれば、上記ボンディング部１６Ｂの第２のパッド部１６Ｂ‐２にボンディングされた第２のソース配線２４に接続したゲート‐ソース間電位用ソース端子４４と上記ゲート電極１３に接続したゲート端子４２との間には、駆動ゲート電圧Ｖｇｓ(drive)が印加される。
【００３１】
この駆動ゲート電圧Ｖｇｓ(drive)により、トランジスタ部３１がオンしたときに、上記ドレイン電極１１とソース電極１２との間に流れる電流は、上記ソース電極１２に接続されたソース電極パッド１６の電極接続部１６Ａからボンディング部１６Ｂの第１のパッド部１６Ｂ‐１にボンディングされた第１のソース配線２３に流れ、ソース端子４３からグランドへ流れる。
【００３２】
この実施形態では、ソース電極パッド１６のボンディング部１６Ｂの第１のパッド部１６Ｂ‐１にボンディングされた第１のソース配線２３を、電流を流すためのソース端子４３に接続する一方、上記ボンディング部１６Ｂの第２のパッド部１６Ｂ‐２にボンディングされた第２のソース配線２４を駆動ゲート電圧印加用のソース端子４４に接続している。したがって、上記ソース端子４４と上記ゲート端子４２との間に駆動ゲート電圧Ｖｇｓ(drive)を印加することにより、上記駆動ゲート電圧Ｖｇｓ(drive)でもって上記トランジスタ部３１のソース‐ゲート間に実際に印加される電圧Ｖｇｓ(tr)が、上記第１のソース配線２３の電気抵抗Ｒ２による電圧降下の影響を受けないようにすることができる。
【００３３】
また、この実施形態では、上記ソース電極パッド１６のボンディング部１６Ｂの第２のパッド部１６Ｂ‐２は、上記ソース電極１２と電極接続部１６Ａとの接続部分１９の外縁からの仮想延長線Ｌ１に関して第１のパッド部１６Ｂ‐１の反対側に配置されている。つまり、上記仮想延長線Ｌ１は、上記第１のパッド部１６Ｂ‐１と第２のパッド部１６Ｂ‐２との上記第２の方向(電極対向方向)の境界線をなしている。これにより、上記第２のソース配線２４のボンディング箇所の上記第２の方向の位置を、上記電極接続部１６Ａの上記ソース電極１２との接続部分１９の上記第２の方向の位置と重ならないようにして、ソース電極１２からの電流が上記第２のソース配線２４に流れにくくできる。これにより、上記第２のソース配線２４の電位はソース電極パッド１６による電圧降下の影響を受けにくくなる。例えば、後述する具体的一例では、上記第２のパッド部１６Ｂ‐２のうちの上記電極接続部１６Ａと略同電位の箇所に第２のソース配線２４をボンディングすることができることが分かった。したがって、この実施形態によれば、上記第２のソース配線２４に接続した駆動ゲート電圧印加用のソース端子４４とゲート端子４２との間に印加する駆動ゲート電圧Ｖｇｓ(drive)により実際にトランジスタ部３１のソース電極‐ゲート電極間に印加される電圧Ｖｇｓ(tr)が、上記ソース電極パッド１６の電気抵抗Ｒ１による電圧降下の影響を受けないようにすることができる。
【００３４】
したがって、この実施形態のＧａＮ ＨＦＥＴによれば、駆動ゲート電圧Ｖｇｓ(drive)によって、ゲート電極１３とソース電極１２との間に実際に印加される電圧Ｖｇｓ(tr)がソース電極パッド１６の電気抵抗による電圧降下で低下することを防止でき、ゲート電極１３とソース電極１２との間に加える電圧を安定化できて、安定した動作を実現できる。
【００３５】
また、この実施形態によれば、上記ソース電極パッド１６の上記ボンディング部１６Ｂは上記リセス１８上に形成されているので、上記ボンディング部１６Ｂの下には２次元電子ガス６が形成されず、リーク電流を抑制できる。また、この実施形態によれば、上記フィンガー状に延在している複数のソース電極１２とドレイン電極１１を備えて大電流を流すことができるが、大電流を流す場合に特に問題になるソース電極パッド１６での電圧降下がソース電極‐ゲート電極間に印加される電圧を変動させる現象を回避できる。よって、駆動ゲート電圧によりソース電極‐ゲート電極間に印加される電圧を安定化できて、安定した動作が可能なパワーデバイスを実現できる。
【００３６】
(比較例)
次に、図７の平面図を参照して、上記実施形態の比較例のＧａＮ ＨＦＥＴを説明する。
【００３７】
この比較例は、図１Ａに示すソース電極パッド１６に替えて、ソース電極パッド１１６を備えた点が、前述の実施形態と異なる。したがって、この比較例では、前述の実施形態と同様の部分には同様の符号を付して、前述の実施形態と異なる部分を主に説明する。
【００３８】
図７に示すように、この比較例が備えるソース電極パッド１１６は、電極接続部１１６Ａとボンディング部１１６Ｂを有する。この電極接続部１１６Ａは、図１Ａに示すソース電極パッド１６の電極接続部１６Ａと同様である。
【００３９】
一方、ソース電極パッド１１６は、図１Ａのソース電極パッド１６のボンディング部１６Ｂとは異なるボンディング部１１６Ｂを有する。このボンディング部１１６Ｂは、電極対向領域Ｕ２の一端に配置されたソース電極１２と電極接続部１１６Ａとの接続部分１１９の上記第２の方向の外縁の仮想延長線Ｌ１０１よりも突出した部分１１６Ｂ‐２を含んでいるが、この突出した部分１１６Ｂ‐２は狭く、第２のソース配線２４がボンディングできる程には広くない。このため、この比較例では、上記ボンディング部１１６Ｂのうち、上記電極接続部１１６Ａに対して上記第１の方向(ソース電極１１がフィンガー状に延在している方向)に隣接している部分１１６Ｂ‐１に第１のソース配線２３と第２のソース配線２４の両方がボンディングされている。
【００４０】
図８は、この比較例の電界効果トランジスタの等価回路を示している。上記電極対向領域Ｕ２に形成されるトランジスタ部３１のドレイン電極１１がドレイン電極パッド１５とドレイン配線２２を経由してドレイン端子１４１に接続される。また、上記ゲート電極１３は、上記ゲート電極接続配線２７,ゲート電極パッド２８を経由してゲート端子１４２に接続されている。なお、図８の等価回路では、ドレイン電極パッド１５とドレイン配線２２による電気抵抗、およびゲート電極接続配線２７とゲート電極パッド２８による電気抵抗は省略している。この比較例では、上記ソース電極１２は、ソース電極パッド１１６の電極接続部１１６Ａ,ボンディング部１１６Ｂの隣接部分１１６Ｂ‐１および第１のソース配線２３を経由してソース端子１４３に接続されている。このソース端子１４３はグランドに接続されている。図８において、Ｒ１は、上記ソース電極パッド１１６による電気抵抗を表している。また、Ｒ２は、上記第１のソース配線２３による電気抵抗を表している。また、この比較例では、上記ソース電極１２は、ソース電極パッド１１６の電極接続部１１６Ａ,ボンディング部１６Ｂの隣接部分１１６Ｂ‐１および第２のソース配線２４を経由してゲート‐ソース間電位用ソース端子１４４に接続されている。
【００４１】
この比較例では、上記ソース電極パッド１１６のボンディング部１１６Ｂの隣接部分１１６Ｂ‐１に接続された第２のソース配線２４のボンディング箇所は、上記第２の方向(電極対向方向)の位置が上記電極接続部１１６Ａとソース電極１２との接続部分１１９と重なっている。したがって、上記第２のソース配線２４には電極接続部１１６Ａからの電流が流れ易くなるので、上記第２のソース配線２４の電位はソース電極パッド１１６による電圧降下の影響を受け易くなる。つまり、この比較例では、上記ボンディング部１１６Ｂの隣接部分１１６Ｂ‐１の上記電極接続部１１６Ａの電位よりも低い電位の箇所に第２のソース配線２４がボンディングされることになる。
【００４２】
したがって、この比較例によれば、上記第２のソース配線２４に接続した駆動ゲート電圧印加用のソース端子１４４とゲート端子１４２との間に印加する駆動ゲート電圧Ｖｇｓ(drive)が、上記ソース電極パッド１１６の電気抵抗Ｒ１による電圧降下の影響を受けて低下することになる。すなわち、駆動ゲート電圧Ｖｇｓ(drive)が、電気抵抗Ｒ１による電圧降下(Ｒ１×Ｉ(トランジスタに流れる電流))だけ低下した電圧Ｖｇｓ(tr)＝(Ｖｇｓ(drive)−Ｒ１×Ｉ)が、ソース電極１２とゲート電極１３との間に印加される。特に、ドレイン端子１４１とソース端子１４３との間に大電流が流れる場合、ソース電極パッド１１６の電気抵抗Ｒ１による電圧降下(Ｒ１×Ｉ)が大きくなり、トランジスタ部３１のソース電極‐ゲート電極間に実際に印加される電圧Ｖｇｓ(tr)が、駆動ゲート電圧Ｖｇｓ(drive)から明らかに低下し、実際に印加される電圧Ｖｇｓ(tr)が駆動ゲート電圧Ｖｇｓ(drive)と明らかに異なってしまう。また、ソース電極パッド１１６が大きい場合、ソース電極パッド１１６の厚みが薄い場合や、ソース電極パッド１１６に抵抗率の高い材質を用いた場合には、ソース電極パッド１１６の電気抵抗Ｒ１の値はさらに大きくなるため、実際に印加される電圧Ｖｇｓ(tr)が駆動ゲートＶｇｓ(drive)から低下する影響がより顕著になる。
【００４３】
また、上記ソース電極パッド１１６での電圧降下(Ｒ１×Ｉ)は、ソース電極パッド１１６の電気抵抗Ｒ１とトランジスタ部３１に流れる電流Ｉとに依存して変動するので、電圧Ｖｇｓ(tr)の安定が達成できない。よって、この比較例では、トランジスタ部３１のソース電極とゲート電極との間に実際に印加される電圧Ｖｇｓ(tr)が変動し易くなって動作が不安定となる。
【００４４】
(シミュレーション結果)
次に、前述の実施形態の具体的一例を用いて、ソース電極パッド１６の電位分布のシミュレーションを行なった。
【００４５】
この具体的一例では、図３Ａに示すように、ソース電極１２の配列ピッチＰを６０μｍとし、上記ソース電極パッド１６の第１の方向(ソース電極延在方向)の寸法Ｄを５００μｍとし、上記ソース電極パッド１６の第２の方向(ソース電極配列方向)の寸法Ｗを９００μｍとした。この具体的一例では、上記ソース電極パッド１６の電極接続部１６Ａに１０本のソース電極１２が接続されている。また、この具体的一例では、ソース電極パッド１６の第２の方向の端からの距離Ｘ１＝３３０μｍ、第１の方向の端からの距離Ｙ１＝２５０μｍの位置を、第１のソース配線２３のボンディング箇所Ｂとした。
【００４６】
この具体的一例において、上記ボンディング箇所Ｂに予め定められた電圧Ｖ＝１Ｖを印加すると共に各ソース電極１２への配線箇所Ｋ１〜Ｋ１０をグランド電位とした場合の等電位線のシミュレーション結果を、図３Ｂに示す。なお、上記配線箇所Ｋ１〜Ｋ１０は、それぞれ、コンタクトホールであり、このコンタクトホール幅は１０μｍ、コンタクトホール間の間隔は５０μｍである。図３Ｂの等電位線Ｓ１は、電位０.１Ｖの領域を示し、等電位線Ｓ２,Ｓ３,Ｓ４,Ｓ５,Ｓ６,Ｓ７は、それぞれ、電位０．２Ｖ,０．３Ｖ,０．４Ｖ,０．５Ｖ,０.６Ｖ,０．７Ｖの領域を示している。図３Ｂのシミュレーション結果から、ソース電極パッド１６の配線箇所Ｋ１〜Ｋ１０のうちの第２の方向(電極配列方向)の端の配線箇所Ｋ１０から略距離Ｚ０＝１００μｍだけ離隔した位置よりも遠い領域Ｚ１は、等電位線Ｓ１の電位０.１Ｖ以下の領域であり、配線箇所Ｋ１〜Ｋ１０の電位(グランド電位)に近い電位となることが分かる。したがって、上記ソース電極パッド１６の第２のパッド部１６Ｂ‐２のうちの上記領域Ｚ１内に、上記第２のソース配線２４をボンディングすることで、電極接続部１６Ａと略同電位の箇所に第２のソース配線２４を接続できる。これにより、上記第２のソース配線２４に接続した駆動ゲート電圧印加用のソース端子４４とゲート端子４２との間に印加する駆動ゲート電圧Ｖｇｓ(drive)によって実際にソース電極１２‐ゲート電極１３間に印加される電圧Ｖｇｓ(tr)が、上記ソース電極パッド１６の電気抵抗Ｒ１による電圧降下の影響を受けないようにすることができる。したがって、この具体的一例の電界効果トランジスタによれば、駆動ゲート電圧Ｖｇｓ(drive)によって、ゲート電極１３とソース電極１２との間に実際に印加される電圧Ｖｇｓ(tr)が、ソース電極パッド１６の電圧降下の影響で変動することを抑制でき、安定した動作を実現できる。
【００４７】
上述のシミュレーションでは、電位分布を求めるために、ボンディング箇所Ｂを１Ｖ、ソース電極１２への配線箇所Ｋ１〜Ｋ１０をグランド電位とした。ソース電極パッド１６は抵抗、すなわち線形素子とみなせるため、ボンディング箇所Ｂの電圧値とソース電極１２への配線箇所Ｋ１〜Ｋ１０の電圧値が上述の値とは異なっている場合にも、電位分布は上述のシミュレーション結果と同様の電位分布となる。すなわち、ボンディング箇所Ｂの電圧をＶ１、ソース電極１２への配線箇所Ｋ１〜Ｋ１０の電圧をＶ２とすると、上記等電位線Ｓ１の電位＝Ｖ２＋（Ｖ１−Ｖ２）×０．１となる。また、上記等電位線Ｓ２の電位＝Ｖ２＋（Ｖ１−Ｖ２）×０．２等となる。
【００４８】
(第１の変形例)
次に、図４を参照して、上記実施形態の第１の変形例を説明する。この第１の変形例は、くし形のソース電極２１２とくし形のドレイン電極２１１を備えたもので、次の(1),(2)の点が、前述の実施形態と異なる。よって、この第１の変形例では、上記実施形態と同様の部分には同様の符号を付して、前述の実施形態と異なる部分を説明する。
【００４９】
(1) 複数のソース電極１２に替えて、複数のソース電極部２２２がソース電極パッド１６側の端の連接部２２３で繋がっている１つのくし形のソース電極２１２を備えた点。
【００５０】
(2) 複数のドレイン電極１１に替えて、複数のドレイン電極部２２１がドレイン電極パッド１５側の端の連接部２２５で繋がっている１つのくし形のドレイン電極２１１を備えた点。
【００５１】
なお、この第１の変形例では、上記ソース電極部２２２およびドレイン電極部２２１が延在している方向が第１の方向であり、上記ソース電極部２２２とドレイン電極部２２１とが対向している方向が第２の方向である。そして、上記ソース電極部２２２とドレイン電極部２２１とが対向している領域が電極対向領域Ｕ２１である。また、この第１の変形例では、上記実施形態と同様の活性領域Ｕ１を有するが、図４では図示を省略している。また、この第１の変形例では、上記実施形態のゲート電極接続配線２７に替えて、ゲート電極接続配線２９を備えた。
【００５２】
この第１の変形例では、上記くし形のソース電極２１２の連接部２２３が、層間絶縁膜８に形成されたビアホール２１内の接続部分１９を通してソース電極パッド１６の電極接続部１６Ａに電気的に接続されている。また、上記くし形のドレイン電極２１１の連接部２２５が、層間絶縁膜８に形成された複数のビアホール２０内の接続部分１４を通してドレイン電極パッド１５の電極接続部１５Ａに電気的に接続されている。
【００５３】
この第１の変形例においても、上記ソース電極パッド１６のボンディング部１６Ｂの第２のパッド部１６Ｂ‐２は、上記ソース電極２１２と電極接続部１６Ａとの接続部分１９の外縁からの仮想延長線Ｌ１に関して第１のパッド部１６Ｂ‐１の反対側に配置されている。これにより、上記第２のソース配線２４のボンディング箇所の第２の方向の位置を、上記電極接続部１６Ａの上記ソース電極２１２との接続部分１９の第２の方向の位置と重ならないようにして、ソース電極２１２からの電流が上記第２のソース配線２４に流れにくくできる。これにより、上記第２のソース配線２４の電位はソース電極パッド１６による電圧降下の影響を受けにくくなる。
【００５４】
(第２の変形例)
次に、図５を参照して、上記実施形態の第２の変形例を説明する。この第２の変形例は、くし形のソース電極３１２とくし形のドレイン電極２１１を備えたもので、次の(1),(2),(3)の点が、前述の実施形態と異なる。よって、この第２の変形例では、上記実施形態と同様の部分には同様の符号を付して、前述の実施形態と異なる部分を説明する。
【００５５】
(1)  ソース電極パッド１６に替えて、ソース電極パッド３１６を備えた点。
【００５６】
(2) 複数のソース電極１２に替えて、複数のソース電極部３２２がソース電極パッド３１６側の端の連接部３２３で繋がっている１つのくし形のソース電極３１２を備えた点。
【００５７】
(3) 複数のドレイン電極１１に替えて、複数のドレイン電極部２２１がドレイン電極パッド１５側の端の連接部２２５で繋がっている１つのくし形のドレイン電極２１１を備えた点。
【００５８】
なお、この第２の変形例では、上記ソース電極部３２２およびドレイン電極部２２１が延在している方向が第１の方向であり、上記ソース電極部３２２とドレイン電極部２２１とが対向している方向が第２の方向である。そして、上記ソース電極部３２２とドレイン電極部２２１とが対向している領域が電極対向領域Ｕ３２である。また、この第２の変形例では、上記実施形態と同様の活性領域Ｕ１を有するが、図５では図示を省略している。また、この第２の変形例では、上記実施形態のゲート電極接続配線２７に替えて、ゲート電極接続配線２９を備えた。
【００５９】
この第２の変形例では、上記くし形のソース電極３１２の連接部３２３が、層間絶縁膜８に形成されたビアホール２１内の接続部分１９を通してソース電極パッド３１６の電極接続部３１６Ａに電気的に接続されている。また、上記くし形のドレイン電極２１１の連接部２２５が、層間絶縁膜８に形成された複数のビアホール２０内の接続部分１４を通してドレイン電極パッド１５の電極接続部１５Ａに電気的に接続されている。
【００６０】
また、図５に示すように、上記ソース電極パッド３１６のボンディング部３１６Ｂは、上記第１のソース配線２３がボンディングされた第１のパッド部３１６Ｂ‐１と第２のソース配線２４がボンディングされた第２のパッド部３１６Ｂ‐２とを含む。上記第１のパッド部３１６Ｂ‐１は、上記電極接続部３１６Ａから電極対向領域Ｕ３１(複数のソース電極部３２２と複数のドレイン電極部２２１とが対向している領域)とは反対側に延在している。また、上記第１のパッド部３１６Ｂ‐１は、上記電極対向領域Ｕ３２に対して第１の方向(上記ソース電極部３２２が延在している方向)に対向している。また、上記第２のパッド部３１６Ｂ‐２は、上記電極接続部３１６Ａが含有する複数の接続部分１９のうちの第２の方向(ソース電極部３２２とドレイン電極部２１１が対向している方向)の一端に配置された接続部分１９の上記第２の方向の外端を上記第１の方向へ延長した仮想延長線Ｌ３１に関して上記第１のパッド部３１６Ｂ‐１とは反対側に位置している。つまり、上記仮想延長線Ｌ３１は、上記第１のパッド部３１６Ｂ‐１と第２のパッド部３１６Ｂ‐２との上記第２の方向(電極対向方向)の境界線をなしている。
【００６１】
これにより、上記第２のソース配線２４のボンディング箇所の第２の方向の位置を、上記ソース電極３１２と電極接続部３１６Ａとの接続部分１９の第２の方向の位置に対して重ならないようにして、ソース電極３１２からの電流が上記第２のソース配線２４に流れにくくできる。これにより、上記第２のソース配線２４の電位はソース電極パッド３１６による電圧降下の影響を受けにくくなる。
【００６２】
すなわち、この第２の変形例のように、第２のパッド部３１６Ｂ‐２の第２の方向の位置が電極対向領域Ｕ３１の第２の方向の位置と重なっていても、第２のパッド部３１６Ｂ‐２での第２のソース配線２４のボンディング箇所の第２の方向の位置が上記ソース電極３１２への接続部分１９の第２の方向の位置と重なっていなければ、上記第２のソース配線２４の電位はソース電極パッド３１６による電圧降下の影響を受けにくくなる。
【００６３】
(第２の実施の形態)
図６Ａは、この発明の第２実施形態であるＧａＮ ＨＦＥＴの平面模式図である。また、図６Ｂは、図６ＡのＡ−Ａ線断面を示す図である。
【００６４】
図６Ｂに示すように、この第２実施形態は、Ｓｉ基板５０１上に、アンドープＧａＮ層５０２,アンドープＡｌＧａＮ層５０３を形成している。アンドープＧａＮ層５０２とアンドープＡｌＧａＮ層５０３がヘテロ接合を有するＧａＮ系積層体を構成している。上記アンドープＧａＮ層５０２とアンドープＡlＧａＮ層５０３との界面に２ＤＥＧ(２次元電子ガス)５０６が発生する。また、上記ＧａＮ系積層体上には、保護膜５０７、層間絶縁膜５０８が順次形成されている。上記保護膜５０７の材料としては、例えば、ここでは、ＳｉＮを用いたが、ＳｉＯ２、Ａｌ２Ｏ３などを用いてもよい。また、上記層間絶縁膜５０８の材料としては、例えば、ここでは、ポリイミドを用いたが、ＳＯＧ(Ｓpin Ｏn Ｇlass)やＢＰＳＧ(Ｂoron Ｐhosphorous Ｓilicate Ｇlass)などの絶縁材料を用いてもよい。また、上記ＳｉＮ保護膜５０７の膜厚は、ここでは、一例として、１５０ｎｍとしたが、２０ｎｍ〜２５０ｎｍの範囲で設定してもよい。
【００６５】
また、上記ＧａＮ系積層体には、アンドープＧａＮ層５０２に達するリセスが形成され、このリセスにドレイン電極５１１とソース電極５１２がオーミック電極として形成されている。このドレイン電極５１１とソース電極５１２は、一例として、Ｔｉ層,Ａｌ層,ＴｉＮ層が順に積層されたＴｉ/Ａｌ/ＴｉＮ電極とした。また、上記保護膜５０７には開口が形成され、この開口にゲート電極５１３が形成されている。このゲート電極５１３は、例えば、ＴｉＮで作製され、アンドープＡlＧａＮ層５０３とショットキー接合するショットキー電極として形成されている。
【００６６】
また、図６Ｂに示すように、上記層間絶縁膜５０８上にドレイン電極パッド５１５とソース電極パッド５１６が形成されている。このドレイン電極パッド５１５は、電極接続部５１５Ａとボンディング部５１５Ｂを有する。この電極接続部５１５Ａは、接続部分５１４によって上記ドレイン電極５１１に接続されている。上記電極接続部５１５Ａの電極接続部５１４は、上記層間絶縁膜５０８に形成されたビアホール５２０を通してドレイン電極５１１に電気的に接続されている。上記ドレイン電極パッド５１５のボンディング部５１５Ｂには、ドレイン配線５２２がボンディングされている。
【００６７】
また、上記ソース電極パッド５１６は、電極接続部５１６Ａとボンディング部５１６Ｂを有し、この電極接続部５１６Ａは、接続部分５１９で上記ソース電極５１２に接続されている。この接続部分５１９は、上記層間絶縁膜５０８に形成されたビアホール５２１内に形成されている。また、上記ボンディング部５１６Ｂは、層間絶縁膜５０８上に形成されている。このソース電極パッド５１６のボンディング部５１６Ｂには、第１のソース配線５２３がボンディングされている。
【００６８】
図６Ａに示すように、上記ドレイン電極５１１は、くし形であり、第１の方向にフィンガー状に延在している複数のドレイン電極部５１１Ａとこの複数のドレイン電極部５１１Ａの基端を繋げている連接部５１１Ｂとを有する。また、上記ソース電極５１２は、くし形であり、第１の方向にフィンガー状に延在している複数のソース電極部５１２Ａとこの複数のソース電極部５１２Ａの基端を繋げている連接部５１２Ｂとを有する。上記ソース電極部５１２Ａとドレイン電極部５１１Ａは、上記第１の方向と略直交する第２の方向に互いに間隔をあけて略平行に交互に配置されている。図６Ａに１点鎖線で描かれている活性領域Ｕ６１には、上記アンドープＧａＮ層５０２とアンドープＡlＧａＮ層５０３との界面に形成される２次元電子ガス５０６が存在している。ここで、活性領域Ｕ６１とは、ＡlＧａＮ層５０３上のソース電極５１２とドレイン電極５１１との間に配置されたゲート電極５１３に印加される電圧によって、ソース電極５１２とドレイン電極５１１との間でキャリアが流れる半導体層(ＧａＮ層５０２,ＡlＧａＮ層５０３)の領域である。また、２点鎖線で囲まれている電極対向領域Ｕ６２は、ソース電極５１２のソース電極部５１２Ａとドレイン電極５１１のドレイン電極部５１１Ａとが対向している領域である。なお、図６Ａでは、上記層間絶縁膜５０８を省略して描いている。
【００６９】
図６Ａに示すように、上記ソース電極パッド５１６のボンディング部５１６Ｂは、上記第１のソース配線５２３がボンディングされた第１のパッド部５１６Ｂ‐１と第２のソース配線５２４がボンディングされた第２のパッド部５１６Ｂ‐２とを含む。上記第１のパッド部５１６Ｂ‐１は、上記電極接続部５１６Ａから電極対向領域Ｕ２６側に延在している。また、上記第１のパッド部５１６Ｂ‐１は、上記電極対向領域Ｕ６２に対してかぶさっている。また、上記第２のパッド部５１６Ｂ‐２は、上記電極接続部５１６Ａの複数の接続部分５１９のうちの上記第２の方向(ソース電極部５１２Ａとドレイン電極部５１１Ａが対向している方向)の一端に配置された接続部分５１９の上記第２の方向の外端を上記第１の方向へ延長した仮想延長線Ｌ６１に関して上記第１のパッド部１６Ｂ‐１とは反対側に位置している。つまり、上記仮想延長線Ｌ６１は、上記第１のパッド部５１６Ｂ‐１と第２のパッド部５１６Ｂ‐２との境界線をなしている。上記ドレイン電極パッド５１５,ソース電極パッド５１６としては、Ｔｉ／ＡｕまたはＴｉ／Ａｌなどを用いている。
【００７０】
また、図６Ａに示すように、上記ゲート電極５１３は、ドレイン電極５１１の周囲を囲むように環状に延在しており、ゲート電極接続配線５２７でゲート電極パッド５２８に接続されている。
【００７１】
また、この実施形態では、上記ソース電極パッド５１６のボンディング部５１６Ｂの第２のパッド部５１６Ｂ‐２は、上記ソース電極５１２と電極接続部５１６Ａとの接続部分５１９の外縁からの仮想延長線Ｌ６１に関して第１のパッド部５１６Ｂ‐１の反対側に配置されている。つまり、上記仮想延長線Ｌ６１は、上記第１のパッド部５１６Ｂ‐１と第２のパッド部５１６Ｂ‐２との境界線をなしている。これにより、上記第２のソース配線５２４のボンディング箇所の上記第２の方向(電極対向方向)の位置を、上記電極接続部５１６Ａの上記ソース電極５１２との接続部分５１９の第２の方向の位置とが重ならないようにして、ソース電極５１２からの電流が上記第２のソース配線５２４に流れにくくできる。これにより、上記第２のソース配線５２４の電位はソース電極パッド５１６による電圧降下の影響を受けにくくなる。したがって、この実施形態によれば、上記第２のソース配線５２４に接続した駆動ゲート電圧印加用のソース端子とゲート端子(図示せず)との間に印加する駆動ゲート電圧により実際にソース電極５１２‐ゲート電極５１３間に印加される電圧が、上記ソース電極パッド５１６の電気抵抗による電圧降下の影響を受けないようにすることができる。
【００７２】
したがって、この実施形態のＧａＮ ＨＦＥＴによれば、駆動ゲート電圧によって、ゲート電極５１３とソース電極５１２との間に実際に印加される電圧Ｖｇｓ(tr)がソース電極パッド５１６の電気抵抗による電圧降下で低下することを防止でき、ゲート電極１３とソース電極１２との間に加える電圧を安定化できて、安定した動作を実現できる。
【００７３】
なお、上記第２実施形態では、１つのくし形のドレイン電極５１１と１つのくし形のソース電極５１２を備えたが、前述の第１実施形態と同様に、複数のフィンガー状のドレイン電極と複数のフィンガー状のソース電極を備えてもよい。
【００７４】
また、上記第１,第２実施形態では、ＧａＮ層２とＡlＧａＮ層３を基板１上に順に積層したヘテロ接合電界効果トランジスタについて説明したが、ＧａＮ層,ＡlＧａＮ層の代わりにＧａＡs層とｎ−ＡlＧａＡs層を基板上に順に積層したヘテロ接合電界効果トランジスタにこの発明を適用してもよい。また、上記実施形態では、基板をＳｉ基板としたが、サファイヤ基板やＳｉＣ基板を用いてもよく、サファイヤ基板やＳｉＣ基板上に窒化物半導体層を成長させてもよいし、ＧａＮ基板にＡlＧａＮ層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。
【００７５】
また、上記実施形態では、ゲート電極とソース電極とドレイン電極をそれぞれ複数有するフィンガータイプのヘテロ接合電界効果トランジスタについて説明したが、この発明の電界効果トランジスタはこれに限らず、ゲート電極とソース電極とドレイン電極とを１組有する電界効果トランジスタにこの発明を適用してもよい。また、上記実施形態では、ノーマリーオンタイプのヘテロ接合電界効果トランジスタについて説明したが、ノーマリーオフタイプのヘテロ接合電界効果トランジスタにこの発明を適用してもよい。また、この発明は、ヘテロ接合電界効果トランジスタに限らず、横型ジャンクションＦＥＴや横型パワーＭＯＳＦＥＴなどのキャリアが基板面に沿って横方向に移動する電界効果トランジスタに適用してもよい。
【００７６】
この発明の具体的な実施の形態について説明したが、この発明は上記実施形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。
【符号の説明】
【００７７】
１,５０１  Ｓｉ基板
２,５０２  アンドープＧａＮ層
３,５０３  アンドープＡｌＧａＮ層
６,５０６  ２次元電子ガス
７,５０７  保護膜
８,５０８  層間絶縁膜
１１  ドレイン電極
１２  ソース電極
１２Ａ  外縁
１３  ゲート電極
１４,１９  接続部分
１５  ドレイン電極パッド
１５Ａ  電極接続部
１５Ｂ  ボンディング部
１６  ソース電極パッド
１６Ａ  電極接続部
１６Ｂ  ボンディング部
１６Ｂ‐１  第１のパッド部
１６Ｂ‐２  第１のパッド部
１７,１８  リセス
２０,２１  ビアホール
２２,５２２  ドレイン配線
２３,５２３  第１のソース配線
２４,５２４  第２のソース配線
２７,２９  ゲート電極接続線
２８  ゲート電極パッド
３１  トランジスタ部
４１  ドレイン端子
４２  ゲート端子
４３  ソース端子
４４  ゲート‐ソース間電位用ソース端子
２１１,５１１  くし形のドレイン電極
２１２,３１２,５１２  くし形のソース電極
２２１,５１１Ａ  ドレイン電極部
２２２,３２２,５１２Ａ  ソース電極部
２２３,２２５,３２３  連接部
３１６,５１６  ソース電極パッド
３１６Ａ,５１６Ａ  電極接続部
３１６Ｂ  ボンディング部
３１６Ｂ‐１,５１６Ｂ‐１  第１のパッド部
３１６Ｂ‐２,５１６Ｂ‐２  第２のパッド部
５１５  ドレイン電極パッド
５１５Ａ  電極接続部
５１５Ｂ  ボンディング部
Ｂ  ボンディング箇所
Ｋ１〜Ｋ１０  配線箇所
Ｓ１〜Ｓ７  等電位線
Ｌ１,Ｌ３１,Ｌ６１  仮想延長線
Ｐ  配列ピッチ
Ｕ１,Ｕ６１  活性領域
Ｕ２,Ｕ３２,Ｕ６２  電極対向領域
【図１Ａ】
2013055188.tif 000003
【図１Ｂ】
2013055188.tif 000004
【図１Ｃ】
2013055188.tif 000005
【図１Ｄ】
2013055188.tif 000006
【図２】
2013055188.tif 000007
【図３Ａ】
2013055188.tif 000008
【図３Ｂ】
2013055188.tif 000009
【図４】
2013055188.tif 000010
【図５】
2013055188.tif 000011
【図６Ａ】
2013055188.tif 000012
【図６Ｂ】
2013055188.tif 000013
【図７】
2013055188.tif 000014
【図８】
2013055188.tif 000015