(57)【要約】【課題】フローティングゲート間の容量カップリング作用に対する補償を行う場合に、補償の精度を向上させた半導体記憶装置を提供することにある。【解決手段】ページバッファＰＢは、選択ワード線ＷＬｎに接続される不揮発性メモリセルＭＣｎからのデータを読み出す前に、選択ワード線ＷＬｎに隣接する隣接ワード線ＷＬｎ＋１に接続された不揮発性メモリセルＭＣｎ＋１がオンする際の隣接ワード線ＷＬｎ＋１の電圧を、不揮発性メモリセル間における隣接するフローティングゲート間の容量をスケーリングしたレプリカ容量結合ネットワークに記憶し、不揮発性メモリセルの閾値に対応する、その記憶された電圧値に応じて、選択ワード線ＷＬｎに接続された不揮発性メモリセルＭＣｎからのデータの読み出し判定にＤＣ的またはＡＣ的補正を行うことで、フローティングゲート間の容量カップリング作用に対する補償を提供する。【選択図】図２
2013127828.tif 000002
【特許請求の範囲】
【請求項１】
複数のビット線と複数のワード線との各々が交差し、交差した部分に不揮発性メモリセルが配置されたメモリセルアレイと、
前記ビット線毎に設けられ、前記ワード線により選択された当該メモリセルに書き込むデータまたは前記メモリセルから読み出したデータを記憶するラッチを含むページバッファと、を備え、
前記ページバッファは、選択ワード線に接続される前記不揮発性メモリセルからのデータを読み出す前に、前記選択ワード線に隣接し、前記不揮発性メモリセルより後に書き込んだ不揮発性メモリセルが接続される隣接ワード線に接続された不揮発性メモリセルがオンする際の前記隣接ワード線の電圧を、
不揮発性メモリセル間における隣接するフローティングゲート間の容量をスケーリングした容量値を持つ第１の容量と、前記フローティングゲートの対接地間の容量をスケーリングした容量値を持つ第２の容量との並列接続からなるレプリカ容量に記憶し、
前記レプリカ容量に記憶された前記隣接ワード線の電圧値に応じて、前記選択ワード線に接続された前記不揮発性メモリセルからのデータの前記ラッチにおける判定時刻を可変とする、
ことを特徴とする半導体記憶装置。
【請求項２】
前記ラッチは、データが入力されるデータ入力端子と入力されるデータをラッチするクロックが入力されるクロック入力端子を有し、
前記ビット線の電位の変化に応じてオンまたはオフが制御されるスイッチが、前記レプリカ容量の前記第１の容量と前記第２の容量との間に設けられ、
前記レプリカ容量は、前記スイッチがオンすると、前記第１の容量に前記隣接ワード線の電圧に応じて蓄積された電荷を第２の容量に転送し、前記クロックの前記ラッチへの入力を可変にする、
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記データ入力端子には、前記不揮発性メモリセルからのデータが入力され、
前記クロック入力端子には、記憶された前記隣接ワード線の電圧値に応じて遅延された前記クロックが入力される、
ことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記データ入力端子には、前記不揮発性メモリセルの保持するデータに応じて予め設定されるデータが入力され、
前記クロック入力端子には、前記不揮発性メモリセルからのデータの変化を、記憶された前記隣接ワード線の電圧値に応じて早めることにより生成される前記クロックが入力される、
ことを特徴とする請求項２に記載の半導体記憶装置。
【請求項５】
選択ワード線の電圧を増減させ、被対象メモリセルの状態が変化する閾値となるワード線電圧またはこれをスケーリングした電圧を容量に保持することを特徴とする半導体記憶装置。
【請求項６】
被読み出しメモリセルに影響を及ぼす他のメモリセル群のうちの一部またはすべてを補正対象メモリセルとし、
被読み出しメモリセルおよび補正対象メモリセル群の関係をスケーリングしたレプリカを、容量結合ネットワークで構成することを特徴とする半導体記憶装置。
【請求項７】
前記容量結合ネットワークは電気的に切り替えることができることを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
メモリセルのワード線電圧をスケーリングした電圧を出力し、電気的にスケーリングの係数を切り替えることができるレプリカワード線ドライバを有することを特徴とする請求項５から請求項７いずれか一項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）などの大容量の不揮発性半導体記憶装置においては、データの読み出しを行うとき、ページ単位の複数のメモリセルからデータを一括して同時に読み出し、読み出した複数のデータをシリアル出力する。また、メモリセルに対するデータの書き込みを行うとき、ページ単位でデータをシリアル入力し、ページ単位で複数のメモリセルに対してデータの一括書き込みを同時に行う。このデータ読み出しまたは書き込み動作を行うため、多数の列線つまりビット線はそれぞれ、読み出されたデータ、書き込むべきデータを一時的にラッチするデータラッチを有するページバッファに接続されている。
【０００３】
ＮＡＮＤ型ＥＥＰＲＯＭのデータ書き込みは、行と列のマトリックス状に配列された多数のメモリセルのうち、１つの行内のメモリセルに対して行われる。通常、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルは、半導体基板の一表面部に形成されたＰ型ウェル内に形成されたフローティングゲート型のＮチャネル型ＭＯＳトランジスタである。各フローティングゲート型のＮチャネル型ＭＯＳトランジスタは、Ｐ型ウェル内に相互に離れて形成されたソース及びドレイン領域と、このソース領域とドレイン領域との間のチャネル領域上に形成されたトンネル酸化膜と、このトンネル酸化膜上に形成された多結晶シリコンのフローティングゲート（浮遊ゲート）と、この浮遊ゲート上に誘電体絶縁膜を介して形成された制御ゲートと、から構成される。
【０００４】
また、マトリクス状の配列の一つの列内において、メモリセルは直列接続されてＮＡＮＤセルストリングを構成し、このＮＡＮＤセルストリングの一方の端部とビット線との間には第１の選択トランジスタが介挿され、他方の端部と共通ソース線との間には第２の選択トランジスタが介挿される。
【０００５】
データ書き込み動作においては、第１の選択トランジスタをオンさせ、第２の選択トランジスタをオフさせるとともに、データ「０」を書き込む場合、ビット線に０Ｖの電圧を供給し、データ「１」を書き込む場合（消去状態を維持させる場合）、ビット線に電源電圧ＶＣＣを供給する。また、選択メモリセルのワード線ＷＬには、プログラム電圧Ｖｐｇｍ、非選択メモリセルのワード線ＷＬにはパス電圧Ｖｐａｓｓを供給する。
【０００６】
これにより、データ「０」を書き込むべきメモリセルにおいて、チャネルと制御ゲートとの間に高電圧が印加され、浮遊ゲートにチャネルから電子が注入され、メモリセルの閾値電圧が負電圧から正電圧へとシフトする。
一方、データ「１」を書き込むべきメモリセルにおいて、チャネルと制御ゲートとの間には、データ「０」を書き込むセルと比べて低い電圧が印加され、浮遊ゲートへの電子注入は抑制され、メモリセルの閾値電圧は負電圧のまま維持される。
【０００７】
ところで、メモリセルの閾値電圧のシフト（変化）が起こることがある。この閾値電圧のシフトは、隣接するメモリセルの閾値電圧の変化に起因する容量結合（カップリング）によって生じる。
この隣接する不揮発性メモリセル間の容量カップリング現象は、異なる時間に書き込まれた隣接メモリセルの組の間で最も顕著に発生する。例えば、第１メモリセルに対して、そのフローティングゲートに１つのデータセットに対応する電圧が加えられて書き込みが行われる。続いて、隣接メモリセルに対して、フローティングゲートに２番目のデータセットに対応した所定の電圧が加えられて書き込みが行われる。この隣接メモリセルへの書き込みが行われると、第１のメモリセルから読み出す際の閾値電圧が書き込み時の閾値電圧と異なって見えることがある。この現象は、第１メモリセルにカップリングしている隣接メモリセルの書き込み時の閾値電圧の変化に起因して生じる。隣接メモリセルからの容量カップリングは、第１メモリセルの読み出し動作における閾値電圧を、記憶されているデータの読み間違いを生じ得るほどにシフトさせてしまうことがある。
【０００８】
メモリセルの小型化が進行する中で、ビット線間の間隔の縮小もまた、隣接する不揮発性メモリ間の容量カップリングを増大させてしまう。例えば、このような容量カップリングの影響の低減を考慮したＮＡＮＤ型ＥＥＰＲＯＭが、特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特表２０１０−５１５２０３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
特許文献１記載の不揮発性半導体記憶装置は、隣接するフローティングゲート間における容量カップリング作用に対する補償を行いながら、選択ワード線（ワード線ＷＬｎとする）に接続された不揮発性メモリセルからデータを読み出す。この容量カップリングに対する補償は、隣接ワード線（ワード線ＷＬｎ＋１とする）に接続された不揮発性メモリセルの状態を検出し、この状態がフローティングゲート間の容量カップリングにどの程度作用するかを決定する処理を含んでいる。
【００１１】
具体的には、ワード線ＷＬｎに接続された不揮発性メモリセルが読み出し対象の場合、ワード線ＷＬｎ＋１に接続された不揮発性メモリセルを選択して、ページバッファのラッチにデータを書き込む。ラッチに書き込まれたデータにより、ワード線ＷＬｎ＋１に接続された不揮発性メモリセルに記憶されたデータ（不揮発性メモリセルが２値データを記憶する場合、データ「１」であるかデータ「０」であるか）を、各ページバッファのラッチにおいて判定する。
つまり、ワード線ＷＬｎ＋１に接続された不揮発性メモリセル対して実行する読み出し動作により、ワード線ＷＬｎ＋１に接続された不揮発性メモリセルに記憶されたデータを、２つの状態（データ「１」の場合、状態Ａ、データ「０」の場合、状態Ｂとする）として特定する。
【００１２】
そして、ワード線ＷＬｎに接続された不揮発性メモリセルからのデータ読み出し動作は、ワード線ＷＬｎに読み出し電圧Ｖｒｅａｄ，ワード線ＷＬｎ＋１に状態Ａに応じて読み出し電圧ＶｒｅａｄＸを与えて、まず１回目の読み出し動作が行われる。次に、ワード線ＷＬｎに読み出し電圧Ｖｒｅａｄ，ワード線ＷＬｎ＋１に状態Ｂに応じて読み出し電圧ＶｒｅａｄＸを与えて、２回目の読み出し動作が行われる。
これらの２回のデータ読み出し動作において、ワード線ＷＬｎ＋１に接続された不揮発性メモリセルが状態Ａである場合、状態Ｂに対応する結果は無視され、状態Ｂである場合、状態Ａに対応する結果は無視される。
【００１３】
このように、特許文献１記載の不揮発性半導体記憶装置は、フローティングゲート間の容量カップリング作用に対する補償を行いながら、ワード線ＷＬｎに接続された不揮発性メモリセルからデータを読み出す。しかしながら、状態Ａ、Ｂに応じて判定を２度行う必要があり、選択ワード線に接続された不揮発性メモリセルの判定に時間を要するという問題があった。
【００１４】
また、ＷＬｎ＋１に接続された不揮発性メモリセルにおける閾値電圧を、状態Ａ、Ｂという２つの状態として特定する。そのため、各状態において、不揮発性メモリセルにおける閾値電圧はメモリセル毎に異なるにも関わらず、１つの状態としてしか特定されない。つまり、隣接メモリセルの閾値電圧がフローティングゲート間の容量カップリングに反映されないため、フローティングゲート間の容量カップリング作用に対する補償の精度において劣るという問題があった。
【００１５】
そこで本発明が解決しようとする課題は、フローティングゲート間の容量カップリング作用に対する補償を行う場合に、選択ワード線に接続された不揮発性メモリセルのデータ判定を、補償を行わない従来のデータ判定と同程度の時間で行うことができ、かつ、補償の精度を向上させた半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１６】
本発明の半導体記憶装置は、複数のビット線と複数のワード線との各々が交差し、交差した部分に不揮発性メモリセルが配置されたメモリセルアレイと、前記ビット線毎に設けられ、前記ワード線により選択された当該メモリセルに書き込むデータまたは前記メモリセルから読み出したデータを記憶するラッチを含むページバッファと、を備え、前記ページバッファは、選択ワード線に接続される前記不揮発性メモリセルからのデータを読み出す前に、前記選択ワード線に隣接し、前記不揮発性メモリセルより後に書き込んだ不揮発性メモリセルが接続される隣接ワード線に接続された不揮発性メモリセルがオンする際の前記隣接ワード線の電圧を、不揮発性メモリセル間における隣接するフローティングゲート間の容量をスケーリングした容量値を持つ第１の容量と、前記フローティングゲートの対接地間の容量をスケーリングした容量値を持つ第２の容量との並列接続からなるレプリカ容量に記憶し、前記レプリカ容量に記憶された前記隣接ワード線の電圧値に応じて、前記選択ワード線に接続された前記不揮発性メモリセルからのデータの前記ラッチにおける判定時刻を可変とする、ことを特徴とする。
【００１７】
また、本発明の半導体記憶装置は、前記ラッチが、データが入力されるデータ入力端子と入力されるデータをラッチするクロックが入力されるクロック入力端子を有し、前記ビット線の電位の変化に応じてオンまたはオフが制御されるスイッチが、前記レプリカ容量の前記第１の容量と前記第２の容量との間に設けられ、前記レプリカ容量は、前記スイッチがオンすると、前記第１の容量に前記隣接ワード線の電圧に応じて蓄積された電荷を第２の容量に転送し、前記クロックの前記ラッチへの入力を可変にする、ことを特徴とする。
【００１８】
また、本発明の半導体記憶装置は、前記データ入力端子には、前記不揮発性メモリセルからのデータが入力され、前記クロック入力端子には、記憶された前記隣接ワード線の電圧値に応じて遅延された前記クロックが入力される、ことを特徴とする。
【００１９】
また、本発明の半導体記憶装置は、前記データ入力端子には、前記不揮発性メモリセルの保持するデータに応じて予め設定されるデータが入力され、前記クロック入力端子には、前記不揮発性メモリセルからのデータの変化を、記憶された前記隣接ワード線の電圧値に応じて早めることにより生成される前記クロックが入力される、ことを特徴とする。
【発明の効果】
【００２０】
本発明の半導体記憶装置は、メモリセルからデータを読み出す動作において、レプリカ容量の第１の容量に書き込まれた隣接するメモリセルがオンするときのワード線の電圧に応じて、被読み出しデータの読み出し動作時にＤＣ的、またはＡＣ的に補正を行う。そのため、容量カップリングに対する補償を行わない従来の判定と同程度の時間で、補償の精度を向上させた半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】この発明の一実施形態による不揮発性半導体記憶装置１０の構成例を示すブロック図である。
【図２】図１におけるメモリセルアレイ１１、及びページバッファ群１３の構成例を示す図である。
【図３】読み出し動作におけるページバッファＰＢの動作を説明するための図である。
【図４】読み出し動作におけるページバッファＰＢの動作上の問題点を説明するための図である。
【図５】ページバッファＰＢの構成例を示す図である。
【図６】図５に示すページバッファＰＢの動作を説明するための図である。
【図７】ページバッファＰＢ２の構成例を示す図である。
【図８】図７に示すページバッファＰＢ２の動作を説明するための図である。
【発明を実施するための形態】
【００２２】
以下、図面を参照して、本発明の実施の形態について説明する。
図１は、本発明の一実施形態による不揮発性半導体記憶装置１０であるＮＡＮＤ型ＥＥＰＲＯＭの構成例を示す概略ブロック図である。また、図２は、図１におけるメモリセルアレイ１１、及びページバッファ群１３の構成例を示す図である。
【００２３】
メモリセルアレイ１１は、図２（ｂ）に示すように、複数のフローティングゲート型のトランジスタ、すなわち電気的書き換え可能な不揮発性メモリセルＭＣｎ−１〜不揮発性メモリセルＭＣｎ＋２をカラム方向（列方向）に直列接続したＮＡＮＤセルストリングから構成される。なお、図２において、ＮＡＮＤセルストリングにおけるメモリセル数は４個であるが、これは例示であり、メモリセル数は８、１６等であってもよい。また、メモリセルアレイ１１は、ＮＯＲ型のセルストリングで構成されてもよい。また、他のメモリシステムであっても、メモリセル間の相互作用があり、ＷＬ電圧（ワード線ＷＬの電圧）が閾値に達すると、メモリセル状態の変化を検知できるシステムであればよい。
【００２４】
また、このＮＡＮＤセルストリングは、メモリセルアレイ１１において、ロウ方向（行方向）にビット線各々に対応して配置される。図２において、ビット線としてビット線ＢＬ（ｍ）を示している。ただし、これは例示であり、通常ビット線の本数は外部から入力されるカラムアドレスのビット数と、外部から入力されるデータのビット数によって決まる数である。メモリセルアレイ１１は、このように複数のＮＡＮＤセルストリングから構成される。
また、このメモリセルアレイ１１の構成において、同一行に配置された不揮発性メモリ各々のゲートには、ビット線ＢＬ（ｍ）に直交するワード線ＷＬ（ワード線ＷＬ（ｎ−１）〜ＷＬ（ｎ＋２））が接続されている。
１本のワード線ＷＬにより選択される不揮発性メモリセルＭＣの範囲が書き込み及び読み出しの単位となる１ページである。
【００２５】
セルトランジスタ（不揮発性メモリセルＭＣ）は、それぞれ保持するデータに応じた閾値電圧を持っている。ＮＡＮＤ型ＥＥＰＲＯＭの場合は、通常、セルトランジスタがディプレッション型（Ｄタイプ）になっている状態を「１」データの保持状態（消去状態）、セルトランジスタがエンハンスメント型（Ｅタイプ）になっている状態を「０」データの保持状態（書込み状態）と定義している。また、「１」データが保持されているセルトランジスタの閾値電圧を正方向にシフトさせ、「０」データを保持するようにすることを書込み動作と呼ぶ。一方、「０」データが保持されているセルトランジスタの閾値電圧を負方向にシフトさせ「１」データを保持するようにすることを消去動作と呼ぶ。
【００２６】
図１に戻り、ページバッファ群１３は、ページ単位のデータの書き込み及び読み出しを行うため、ビット線ＢＬ毎に設けられたページバッファＰＢ（後述）の複数から構成されている。ページバッファ群１３におけるページバッファＰＢの各々は、それぞれのビット線に接続される。ページバッファＰＢ各々は、接続されたビット線の電位を判定し、さらに、内部に有するラッチ回路（ラッチ）において、メモリセルから読み出したデータを確定し、この確定したデータを保持する。また、ページバッファＰＢ各々は、カラムデコーダ１５により選択され、確定したデータを入出力回路１７に対して出力する。
ロウデコーダ１４は、アドレスレジスタ１９が保持するページアドレスＰＡをデコーディングし、ワード線ＷＬに対して、動作モードに応じた電圧レベル（選択ワード線には読み出し電圧Ｖｒｅａｄ、非選択ワード線にはパス電圧Ｖｐａｓｓ）を供給する。
カラムデコーダ１５は、メモリセルアレイ１１のビット線ＢＬ及びページバッファＰＢの選択を行う。
電圧生成回路１６は、不揮発性メモリセルＭＣに対するデータの書き換え、消去及び読み出しに用いられる各種電圧を電源電圧から昇圧動作等により生成する。
【００２７】
入出力回路１７は、外部から供給されるアドレスをアドレスレジスタ１９へ出力し、外部から供給されるコマンドを示すコマンドデータをコマンドレジスタ１８へ出力し、外部から入力される制御信号を制御回路２０へ出力する。
また、入出力回路１７は、外部から入力されるデータをページバッファ群１３のページバッファ各々へ出力、あるいはページバッファ群１３を介し、不揮発性メモリセルＭＣから読み出されたデータを外部に出力する。
アドレスレジスタ１９は、入出力回路１７から入力されるアドレスを保持し、保持したアドレスをロウデコーダ１４及びカラムデコーダ１５へ出力する。
コマンドレジスタ１８は、入出力回路１７から入力されるコマンドデータを保持し、制御回路２０に供給する。
【００２８】
制御回路２０は、入出力回路１７から入力する制御信号及びコマンドレジスタ１８から供給されるコマンドデータにより、不揮発性メモリセルＭＣに対するデータの書き込み、読み出し、消去などの動作、及びベリファイの動作の制御を行う。
例えば、制御信号は、外部クロック信号、チップイネーブル信号、コマンドラッチイネーブル信号、アドレスラッチイネーブル信号、書き込みイネーブル信号、読み出しイネーブル信号などである。制御回路２０は、これらの制御信号により、コマンドデータの示す動作モードに応じて、各回路に対して内部制御信号を出力する。また、制御回路２０は、ページバッファ群１３における全てのページバッファのラッチに書き込まれたデータを基に、データ書き込みが成功したか否か、あるいはデータ消去が成功したか否か等を、判定する。
【００２９】
次に、図１におけるメモリセルアレイ１１、及びページバッファ群１３の詳細な構成及び動作について、図２〜図４を参照しつつ説明する。
図３は、読み出し動作におけるページバッファＰＢの動作を説明するための図である。また、図４は、読み出し動作におけるページバッファＰＢの動作上の問題点を説明するための図である。
【００３０】
図２（ａ）に示すように、データ読み出し動作においては、ロウデコーダ１４がワード線ＷＬ（ｎ）を選択し、選択されたワード線ＷＬ（ｎ）に接続された複数の不揮発性メモリセルからのデータが、ページバッファ群１３の各ページバッファＰＢに入力される。
各ページバッファＰＢにおいては、選択された不揮発性メモリがデータ「１」を保持するか（消去セルであるか）、データ「０」を保持するか（プログラムされたセルであるか）のいずれかが判定される。
レプリカワード線ドライバ１４ｒｄは、ページバッファＰＢにおける判定のタイミングを規定する基準信号となるダミーワード信号Ｖｗｌ＿ｒｅｐｌｉｃａをダミーワード線ＤＷＬに対して出力する回路である。このダミーワード線ＤＷＬは、その長さ方向においてページバッファ群１３の各ページバッファＰＢに接続される。
ダミーワード線の構成については例示であり、特にワード線ＷＬの遷移時間が十分にゆっくりの場合は、ダミーワード線の時定数が異なっていても動作上問題がなく、線の幅、長さ、容量値の自由度が高くなる。また、ダミーワード線ＤＷＬにつながるレプリカ容量群は不揮発性メモリセルの代替に半導体プロセスにおいて形成可能な他の容量であってもよい。
【００３１】
レプリカワード線ドライバ１４ｒｄは、ワード線ＷＬに接続された不揮発性メモリセル各々のゲートに読み出し電圧Ｖｗｌがロウデコーダ１４のワード線ドライバ１４ｄから入力されるタイミングと同一のタイミングで、ダミーワード信号Ｖｗｌ＿ｒｅｐｌｉｃａがページバッファ群１３を構成する各ページバッファＰＢに入力されるように構成される。
例えば、レプリカワード線ドライバ１４ｒｄの出力配線であるダミーワード線ＤＷＬは、ワード線ＷＬと同様の抵抗値、及び容量値を有するように、メモリセルアレイ１１におけるワード線と同様の幅、長さを有している。また、ダミーワード線ＤＷＬには、ワード線ＷＬに接続される不揮発性メモリセルＭＣと同数の不揮発性メモリセルが、ワード線ＷＬと同様の構成により接続される。このようにして、各ページバッファＰＢにおいて、ダミーワード信号Ｖｗｌ＿ｒｅｐｌｉｃａのレプリカワード線ドライバ１４ｒｄからの遅延（時定数）と、ページバッファＰＢに接続される不揮発性メモリセルのゲートへ入力される読み出し電圧Ｖｗｌのワード線ドライバ１４ｄからの時定数とが等しくなるように設定される。
【００３２】
図２（ｂ）は、ワード線ドライバ１４ｄが読み出し電圧Ｖｗｌをワード線ＷＬｎ（選択ワード線）に出力して不揮発性メモリセルＭＣｎを選択する場合を示している。このとき、不揮発性メモリセルＭＣｎとＮＡＮＤセルストリングを構成する他の不揮発性メモリセル（不揮発性メモリセルＭＣｎ−１、不揮発性メモリセルＭＣｎ＋１、不揮発性メモリセルＭＣｎ＋２）のゲート各々には、ロウデコーダ１４からパス電圧Ｖｐａｓｓが入力される。ロウデコーダ１４が、ワード線（非選択ワード線）にパス電圧Ｖｐａｓｓを出力することにより、これらの不揮発性メモリセル各々は、データ「１」、データ「０」のいずれのデータを保持する場合であっても、オン状態となる。
【００３３】
従って、ビット線ＢＬ（ｍ）をハイレベル（「Ｈ」レベル）にプリチャージし、ロウデコーダ１４からパス電圧Ｖｐａｓｓ，及び読み出し電圧Ｖｗｌを、ＮＡＮＤセルストリングに与える。これにより、選択された不揮発性メモリセルＭＣｎがデータ「１」を保持する場合、ビット線ＢＬ（ｍ）はロウレベル（「Ｌ」レベル）にディスチャージされ、選択された不揮発性メモリセルＭＣｎがデータ「０」を保持する場合、ビット線ＢＬ（ｍ）は「Ｈ」レベルを維持する。
【００３４】
ページバッファＰＢは、このビット線ＢＬ（ｍ）の電位の変化を検出し、選択された不揮発性メモリセルＭＣｎがデータ「１」、データ「０」のいずれかを保持しているかの判定を行う。
ページバッファ群１３における複数のページバッファＰＢ各々は、図２（ｂ）に示すように、コンパレータＣＯＭＰ、ラッチＬＴ、トランジスタ３１、トランジスタ３２、及びトランジスタ３３を含んで構成される。
ここで、トランジスタ３１は、Ｐチャネル型ＭＯＳ（Metal Oxide Semiconductor）トランジスタである。一方、トランジスタ３２、及びトランジスタ３３は、Ｎチャネル型ＭＯＳトランジスタである。
また、ラッチＬＴは、例えば周知のＤ型フリップフロップであり、データ入力端子ＤＩ、クロック入力端子ＣＬＫ、データ出力端子Ｑ、及びデータ出力端子ｎＱを有している。
【００３５】
トランジスタ３１は、ソースが電源配線に接続され、ゲートが制御信号Ｐ＿Ｂｉａｓの配線に接続され、ドレインがトランジスタ３２のドレインに接続されている。
トランジスタ３２は、ドレインがトランジスタ３１のドレインに接続され、ゲートが制御信号ＢＬ＿Ｂｉａｓの配線に接続され、ソースがトランジスタ３３のドレインに接続されている。
トランジスタ３３は、ドレインがトランジスタ３２のソースに接続され、ゲートが制御信号ＢＬ＿Ｄｉｓｃｈａｒｇｅの配線に接続され、ソースが接地されている。
【００３６】
トランジスタ３１のドレインとトランジスタ３２のドレインとの共通接続点は、ラッチＬＴのデータ入力端子ＤＩに接続される。このデータ入力端子ＤＩへの入力信号をセンス信号Ｓｅｎｓｅ（ｍ）と呼ぶものとする。
また、トランジスタ３２のソースとトランジスタ３３のドレインとの共通接続点は、ビット線ＢＬ（ｍ）に接続される。
トランジスタ３１，３２，３３は、ビット線ＢＬを介してのメモリセル電流を検知し、センス信号Ｓｅｎｓｅの電圧を出力する、電流電圧変換型の増幅回路の代表的な方式を例示しており、他の差動方式などに代えてもよい。
【００３７】
コンパレータＣＯＭＰは、正転入力端子（＋）がダミーワード線ＤＷＬに接続されてダミーワード信号Ｖｗｌ＿ｒｅｐｌｉｃａが入力され、反転入力端子（−）が図１に示す電圧生成回路１６に接続されて基準電圧Ｖｒｅｆ＿Ｒｅｐｌｉｃａが入力される。コンパレータＣＯＭＰの出力は、ラッチＬＴのクロック入力端子ＣＬＫに接続される。
コンパレータＣＯＭＰは、ダミーワード信号Ｖｗｌ＿ｒｅｐｌｉｃａの電位が基準電圧Ｖｒｅｆ＿Ｒｅｐｌｉｃａ以上になると「Ｈ」レベルのデータラッチ信号ＤａｔａＬａｔをラッチＬＴのクロック入力端子ＣＬＫに対して出力する。ラッチＬＴは、「Ｈ」レベルのデータラッチ信号ＤａｔａＬａｔが入力されると、センス信号Ｓｅｎｓｅ（ｍ）をラッチし、ラッチした信号を、選択した不揮発性メモリセルＭＣｎが保持するデータ信号Ｄａｔａ（ｍ）としてデータ出力端子ｎＱから出力する。
【００３８】
次に、図３を用いて、読み出し動作におけるページバッファＰＢの動作の説明を行う。
なお、図３に示すタイミングチャートの右側の図は、不揮発性メモリセルの閾値電圧の分布を概略的に示している。閾値電圧の分布は、不揮発性メモリセルＭＣｎが読み出し動作に先立つ書き込み動作においてプログラムされて閾値電圧Ｖｔｈ２を有するセルとなっている場合（データ「０」を保持するオフセルである場合）と、プログラムされず閾値電圧Ｖｔｈ１を有する消去セルである場合（データ「１」を保持するオンセルである場合）について示している。また、閾値分布において、オフセルの閾値電圧分布とオンセルの閾値電圧分布の中央付近を基準閾値電圧Ｖｒｅｆで示している。ページバッファＰＢにおいては、この基準閾値電圧Ｖｒｅｆより高い閾値電圧を有する不揮発性メモリセルがデータ「０」を保持し、この基準閾値電圧Ｖｒｅｆより低い閾値電圧を有する不揮発性メモリセルがデータ「１」を保持していると判定される。電圧生成回路１６が生成する基準電圧Ｖｒｅｆ＿Ｒｅｐｌｉｃａは、この基準閾値電圧Ｖｒｅｆに対応してレベルが設定される。
【００３９】
読み出し動作において、外部から読み出しを示すコマンドデータが入力され、コマンドレジスタ１８に読み出しモードとするデータが設定され、このデータに基づいて制御回路２０が各回路を制御する制御信号を出力する。初期状態においては、制御回路２０は、制御信号ＢＬ＿Ｂｉａｓ、及び制御信号ＢＬ＿Ｄｉｓｃｈａｒｇｅを「Ｌ」レベルとし、制御信号Ｐ＿Ｂｉａｓを「Ｈ」レベルとしている。
【００４０】
不揮発性メモリセルＭＣｎからデータを読み出す際、制御回路２０は、まず制御信号Ｐ＿Ｂｉａｓを「Ｌ」レベルに、制御信号ＢＬ＿Ｂｉａｓを「Ｈ」レベルに、それぞれ変化させる。これにより、トランジスタ３１及びトランジスタ３２がオン状態となり、ビット線ＢＬ（ｍ）が「Ｈ」レベルにプリチャージされる。また、センス信号Ｓｅｎｓｅ（ｍ）が「Ｈ」レベルとなり、ラッチＬＴの出力であるデータ信号Ｄａｔａ（ｍ）を「Ｌ」レベルとしてリセット処理を終了する。
【００４１】
ロウデコーダ１４は、不揮発性メモリセルＭＣｎに接続される選択ワード線ＷＬｎに、図３に示す読み出し電圧Ｖｗｌを与える。なお、レプリカワード線ドライバ１４ｒｄは、ダミーワード信号Ｖｗｌ＿ｒｅｐｌｉｃａをダミーワード線ＤＷＬに与える。このダミーワード信号Ｖｗｌ＿ｒｅｐｌｉｃａは、上述した通り、図３に示す読み出し電圧Ｖｗｌと同じ電位変化をする信号である。
また、ロウデコーダ１４は、選択されたワード線ＷＬｎ以外の全ての非選択ワード線（ワード線ＷＬｎ−１等）に、電圧生成回路１６が生成したパス電圧Ｖｐａｓｓを印加し、非選択ワード線がゲートに接続された不揮発性メモリセルすべて（不揮発性メモリセルＭＣｎ−１等）をオン状態とする。
【００４２】
次に、制御回路２０は、制御信号ＢＬ＿Ｂｉａｓを「Ｈ」レベルに維持したまま、制御信号Ｐ＿Ｂｉａｓを「Ｈ」レベルに変化させ、トランジスタ３１をオフ状態とする。
この結果、選択ワード線ＷＬｎに接続される不揮発性メモリセルＭＣｎに「１」データが書き込まれているとき、選択ワード線ＷＬｎの電位が閾値電圧Ｖｔｈ１以上になると、不揮発性メモリセルＭＣｎがオン状態となり、ビット線ＢＬ（ｍ）が「Ｌ」レベルに変化する。
一方、不揮発性メモリセルＭＣｎに「０」データが書き込まれているとき、選択ワード線ＷＬｎの電位が閾値電圧Ｖｔｈ２以上になると、不揮発性メモリセルＭＣｎがオン状態となり、ビット線ＢＬ（ｍ）が「Ｌ」レベルに変化する。
【００４３】
コンパレータＣＯＭＰは、ダミーワード信号Ｖｗｌ＿ｒｅｐｌｉｃａの電位が基準電圧Ｖｒｅｆ＿Ｒｅｐｌｉｃａ以上になると、「Ｈ」レベルのデータラッチ信号ＤａｔａＬａｔをラッチＬＴのクロック入力端子ＣＬＫに対して出力する。ラッチＬＴは、「Ｈ」レベルのデータラッチ信号ＤａｔａＬａｔが入力されると、センス信号Ｓｅｎｓｅ（ｍ）をラッチするので、不揮発性メモリセルＭＣｎがデータ「１」を保持する場合、データ「１」を保持するとともに、データ信号Ｄａｔａ（ｍ）を「Ｈ」レベルに変化させる。一方、ラッチＬＴは、不揮発性メモリセルＭＣｎがデータ「０」を保持する場合、データ「０」を保持するとともに、データ信号Ｄａｔａ（ｍ）を「Ｌ」レベルに維持する。
【００４４】
ところで、フローティングゲート対フローティングゲートの容量カップリング現象は、異なる時刻に書き込まれた隣接する不揮発性メモリセルの組の間で最も顕著に発生する。例えば、図２に示す場合、不揮発性メモリセルＭＣｎ−１、不揮発性メモリセルＭＣｎ、不揮発性メモリセルＭＣｎ＋１の順番に、そのフローティングゲートにデータに対応する所定の電圧が加えられて書き込みが行われる。このように書き込みを行う場合、不揮発性メモリセルＭＣから読み出す際の閾値電圧が書き込み時の閾値電圧と異なって見えることがある。この現象は、不揮発性メモリセルＭＣｎに隣接する不揮発性メモリセルＭＣｎ＋１の容量カップリングに起因して生じる。つまり、不揮発性メモリセルＭＣｎのデータを読み出す際に、不揮発性メモリセルＭＣｎ＋１からの容量カップリングは、ページバッファＰＢにおける不揮発性メモリセルＭＣｎが保持するデータの読み間違いを生じ得るほどに、閾値電圧をシフトさせてしまうことがある。
【００４５】
次に、図４を用いて、上述したページバッファＰＢの動作上の問題点を説明する。図４（ａ）において、容量Ｃｎ＋１’は、不揮発性メモリセルＭＣｎと不揮発性メモリセルＭＣｎ＋１との間におけるフローティングゲート間の容量を示している。また、容量Ｃｎ’は、不揮発性メモリセルＭＣｎにおけるフローティングゲートの対接地間容量を示している。
図４（ｂ）に示すように、上記構成では、不揮発性メモリセルＭＣｎ＋１にデータ「０」が書き込まれると、容量Ｃｎ＋１’に起因する容量カップリング現象により、不揮発性メモリセルＭＣｎの閾値電圧Ｖｔｈ１が基準閾値電圧Ｖｒｅｆ以上にシフトして閾値電圧Ｖｔｈ１’となってしまう可能性がある。
【００４６】
この場合、ロウデコーダ１４がワード線ＷＬｎに読み出し電圧Ｖｗｌを与えても、読み出し電圧Ｖｗｌが閾値電圧Ｖｔｈ１’以上にならなければ、不揮発性メモリセルＭＣｎはオンしないため、センス信号Ｓｅｎｓｅ（ｍ）（ビット線ＢＬ（ｍ）の電位でもある）が「Ｌ」レベルになるのが遅れてしまう。一方、コンパレータＣＯＭＰは、ダミーワード信号Ｖｗｌ＿ｒｅｐｌｉｃａが不揮発性メモリセルの基準閾値電圧Ｖｒｅｆに対応する基準電圧Ｖｒｅｆ＿Ｒｅｐｌｉｃａ以上になると、データラッチ信号ＤａｔａＬａｔを「Ｈ」レベルに変化させる。ラッチＬＴは、データラッチ信号ＤａｔａＬａｔが「Ｈ」レベルになると、センス信号Ｓｅｎｓｅ（ｍ）のレベルをラッチするので、誤ったデータ「０」を保持するとともに、データ信号Ｄａｔａ（ｍ）を「Ｌ」レベルに維持する。
【００４７】
このように、ページバッファＰＢには、不揮発性メモリセルＭＣｎを選択してデータを読み出す場合に、選択される不揮発性メモリセルＭＣｎに隣接する不揮発性メモリセルであって、後にデータが書き込まれた不揮発性メモリセルＭＣｎ＋１からの容量カップリング現象によりデータを誤判定する場合がある。そのため、本実施形態のページバッファＰＢは、この隣接不揮発性メモリセルからの容量カップリング現象による誤判定をなくすため、図５に示す構成を有している。
【００４８】
［第１の実施形態］
図５は、ページバッファＰＢ１の構成例を示す図である。なお、図３と同一の部分には同一の符号を付し、その説明を省略する。ページバッファＰＢ１は、図３に示すページバッファＰＢに対してさらに、スイッチＳＷ１、スイッチＳＷ２、トランジスタ５１、トランジスタ５２、容量Ｃｎ、及び容量Ｃｎ＋１を備えている。
第１の実施形態では、選択ワード線ＷＬｎに接続される不揮発性メモリセルＭＣｎのデータをページバッファＰＢ１で読み出す際、不揮発性メモリセルＭＣｎより後にデータ書き込みがされた隣接する選択ワード線ＷＬｎ＋１に接続される不揮発性メモリセルＭＣｎ＋１によるディスターブを補正する。そのため、不揮発性メモリセルＭＣｎ＋１の閾値電圧に対応するワード線ＷＬｎ＋１の電圧を容量Ｃｎ＋１に保持し、不揮発性メモリセルＭＣｎのデータ判定に、この容量Ｃｎ＋１に蓄積された電荷を利用して補正を行う。
【００４９】
図５に示すように、コンパレータＣＯＭＰの正転入力端子（＋）とダミーワード線ＤＷＬとの間に、スイッチＳＷ１及び容量Ｃｎが直列接続される。図５では、容量Ｃｎにおいて、スイッチＳＷ１に接続される一端を接続点Ｎｄ１、コンパレータＣＯＭＰの正転入力端子（＋）に接続される他端を接続点Ｎｄ２としている。
スイッチＳＷ１は、一端がダミーワード線ＤＷＬに接続され、他端が接続点Ｎｄ１に接続され、制御信号Ｖｗｌｉｎにより開閉（オンオフ）が制御される。図１に示す制御回路２０が、制御信号Ｖｗｌｉｎを「Ｌ」レベルから「Ｈ」レベルに変化させると、「Ｈ」レベルの期間において、ダミーワード線ＤＷＬと接続点Ｎｄ１とが接続され、接続点Ｎｄ１にダミーワード信号Ｖｗｌ＿ｒｅｐｌｉｃａが入力される。以下では、接続点Ｎｄ１に補正ダミーワード信号ＣＶｗｌ’が入力されるものとする。また、制御信号Ｖｗｌｉｎが「Ｌ」レベルの期間、ダミーワード線ＤＷＬと接続点Ｎｄ１とは非接続とされる。
【００５０】
スイッチＳＷ２は、一端が接続点Ｎｄ１に接続され、他端が容量Ｃｎ＋１の一端に接続され、センス信号Ｓｅｎｓｅ（ｍ）により開閉が制御される。センス信号Ｓｅｎｓｅ（ｍ）が「Ｈ」レベルの期間、容量Ｃｎ＋１の一端と接続点Ｎｄ１とが接続され、センス信号Ｓｅｎｓｅ（ｍ）が「Ｌ」レベルの期間、容量Ｃｎ＋１の一端と接続点Ｎｄ１とは非接続とされる。
【００５１】
トランジスタ５１、及びトランジスタ５２は、Ｎチャネル型ＭＯＳトランジスタである。
トランジスタ５１は、ドレインが接続点Ｎｄ１に接続され、ゲートが制御信号Ｉｎｉｔｉａｌ１の配線に接続され、ソースが接地されている。図１に示す制御回路２０が、制御信号制御信号Ｉｎｉｔｉａｌ１を「Ｌ」レベルから「Ｈ」レベルに変化させると、「Ｈ」レベルの期間において、トランジスタ５１は接続点Ｎｄ１を接地する（０Ｖへディスチャージする）。
【００５２】
トランジスタ５２は、ドレインが接続点Ｎｄ２に接続され、ゲートが制御信号Ｉｎｉｔｉａｌ２の配線に接続され、ソースが接地されている。図１に示す制御回路２０が、制御信号制御信号Ｉｎｉｔｉａｌ２を「Ｌ」レベルから「Ｈ」レベルに変化させると、「Ｈ」レベルの期間において、トランジスタ５２は接続点Ｎｄ２を接地する（０Ｖへディスチャージする）。また、トランジスタ５２は、制御信号制御信号Ｉｎｉｔｉａｌ２が「Ｌ」レベルの期間、接続点Ｎｄ２をフローティング状態とする。
【００５３】
容量Ｃｎは、一端が接続点Ｎｄ１に接続され、他端が接続点Ｎｄ２に接続される。
容量Ｃｎ＋１は、一端がスイッチＳＷ２に接続され、他端が接地される。
ここで、容量Ｃｎ及び容量Ｃｎ＋１の容量値の比率（Ｃｎ＋１／Ｃｎ；以下容量比率Ｃｒとする）は、図４に示す容量Ｃｎ’及び容量Ｃｎ＋１’の容量値の比率（Ｃｎ＋１’／Ｃｎ’；以下容量比率Ｃｒ’とする）と略同一に設定される。
図４に示す選択される不揮発性メモリセルＭＣｎの閾値電圧Ｖｔｈ１は、隣接する不揮発性メモリセルＭＣｎ＋１が消去状態（閾値電圧ＶＬとする）から書き込み状態（閾値電圧ＶＨとする）に変化するにともない、閾値電圧Ｖｔｈ１’へ変化する。
閾値電圧Ｖｔｈ１から閾値電圧Ｖｔｈ１’への変化量ΔＶｔｈは、容量比率Ｃｒ’を用いて表すと、ΔＶｔｈ＝（ＶＨ−ＶＬ）×Ｃｒ’／（Ｃｒ’＋１）の式で示される。
【００５４】
そこで、ページバッファＰＢ１において、まず、不揮発性メモリセルＭＣｎ＋１のデータが決定される時刻（センス信号Ｓｅｎｓｅ（ｍ）が「Ｌ」レベルになる時刻）のダミーワード信号Ｖｗｌ＿ｒｅｐｌｉｃａのレベル（ここでは、Ｖ１とする）を、容量Ｃｎ＋１に書き込む。
次に、不揮発性メモリセルＭＣｎのデータ判定の際、まず制御信号Ｉｎｉｔｉａｌ１及びＩｎｉａｔｉａｌ２が「Ｈ」レベルになり、接続点Ｎｄ１及び接続点Ｎｄ２が０Ｖにディスチャージされる。
【００５５】
次に、制御信号Ｉｎｉｔｉａｌ２を「Ｈ」レベルに維持したまま、制御信号Ｉｎｉｔｉａｌ１を「Ｌ」レベルに変化させる。このとき、同時制御信号Ｐ＿Ｂｉａｓを「Ｌ」レベルにしてトランジスタ３１をオンさせ、センス信号Ｓｅｎｓｅ（ｍ）を「Ｈ」レベルにプリチャージする。これにより、補正ダミーワード信号ＣＶｗｌ’のレベルは、０ＶからＶ１×（Ｃｒ／Ｃｒ＋１）のレベルに上昇する。
この後、制御信号Ｉｎｉｔｉａｌ２を「Ｌ」レベルにすることにより、接続点Ｎｄ２は０Ｖのフローティング状態となる。
【００５６】
次に、スイッチＳＷ１に制御信号Ｖｗｌｉｎを与え、ダミーワード線ＤＷＬと接続点Ｎｄ１とを接続する。このとき、ダミーワード信号Ｖｗｌ＿ｒｅｐｌｉｃａは「Ｌ」レベルであるので、補正ダミーワード信号ＣＶｗｌ’は、上昇した電位であるＶ１×Ｃｒ／（Ｃｒ＋１）から０Ｖへ変化する。容量Ｃｎは、この接続点Ｎｄ１の電位の変化を受けて、接続点Ｎｄ２を０Ｖから「−Ｖ１×Ｃｒ／（Ｃｒ＋１）」へ変化させる。
【００５７】
これにより、接続点Ｎｄ２に接続されるコンパレータＣＯＭＰの正転入力端子（＋）に入力される信号（以下、補正ダミーワード信号ＣＶｗｌ’’とする）は、ダミーワード信号Ｖｗｌ＿ｒｅｐｌｉｃａを「−Ｖ１×Ｃｒ／（Ｃｒ＋１）」分だけレベルを補正した信号となる。
【００５８】
この補正レベルは、容量比率Ｃｒ、容量比率Ｃｒ’を等しく設定しているので、データを読み出す不揮発性メモリセルに隣接する不揮発性メモリセルの閾値電圧の変化ΔＶｔｈ＝（ＶＨ−ＶＬ）×Ｃｒ’／（Ｃｒ’＋１）と略同じ値となる。
すなわち、ページバッファＰＢ１は、容量Ｃｎ及び容量Ｃｎ＋１から構成されるレプリカ回路により、不揮発性メモリセルからのデータ読み出し動作におけるデータラッチ信号ＤａｔａＬａｔの出力時刻を、隣接する不揮発性メモリセルからの容量カップリングに応じて遅延させることができ、当該不揮発性メモリセルのデータが誤判定されることを回避できる。
【００５９】
上記容量の構成については例示であり、メモリセルの容量結合構造や、データの書き込み順序などによって適したレプリカ容量結合ネットワークへと変更されるものである。
また、メモリセルの容量値とレプリカ容量結合ネットワークの容量値は同一である必要はなく、スケーリング可能である。前記原理に比率を一致させればよい。別の表現をすると、被読み出しメモリセルに影響を及ぼす他のメモリセル群のうちの一部またはすべてを補正対象メモリセルとし、被読み出しメモリセルおよび補正対象メモリセル群の関係をスケーリングしたレプリカを、容量結合ネットワークで構成する。そして、各補正対象メモリセルに対応する容量（図５では容量Ｃｎ＋１）には、そのメモリセルの閾値に対応した電荷が蓄えられるような構成にする。
また、容量結合ネットワークは電気的に調整できるようにしておくことができる。例えば、図５の容量Ｃｎ＋１に並列につながる容量をいくつか用意しておき、電気的なスイッチで切り替え容量値を可変とする、よく知られた方法で実現できる。
【００６０】
図６は、ページバッファＰＢ１の動作を説明するための図である。図６は、不揮発性メモリセルＭＣｎからデータを読み出す際のページバッファＰＢ１における各主要信号の波形を示している。
図６を参照しつつ、不揮発性メモリセルＭＣｎが保持するデータを読み出す際の動作について説明する。
なお、図６において、最上段に読み出し電圧Ｖｗｌの波形を示しているが、そこには併せて不揮発性メモリセルの閾値電圧分布を示している。この閾値電圧分布において、不揮発性メモリセルＭＣｎは書き込み動作において書込みがされなかった、データ「１」を保持する消去セル（オンセル）である。
【００６１】
また、不揮発性メモリセルＭＣｎ＋１は、不揮発性メモリセルＭＣｎの書き込み動作後の書き込み動作において、データ「０」が書き込まれたプログラムセル（オフセル）である。この不揮発性メモリセルＭＣｎ＋１の閾値電圧の変化を、「●→○」（＃１）で示している。一方、不揮発性メモリセルＭＣｎの閾値電圧の変化は、「●→○」（＃２）で示している。この不揮発性メモリセルＭＣｎの閾値電圧の変化は、上述の通り不揮発性メモリセルＭＣｎ＋１の閾値電圧が、「●→○」（＃１）と変化することによる容量カップリング作用によるものである。
また、読み出し電圧Ｖｗｌの波形において、補正ダミーワード信号ＣＶｗｌ’、及び補正ダミーワード信号ＣＶｗｌ’’を、それぞれ波線、及び一点鎖線で示している。なお、これらの補正信号は、破線、または一点鎖線で示す期間以外に期間においては、ダミーワード信号Ｖｗｌ＿ｒｅｐｌｉｃａと同じ電位にある。
【００６２】
データ読み出し動作において、外部から読み出しを示すコマンドデータが入力され、コマンドレジスタ１８に読み出し動作モードとするデータが設定され、このデータに基づいて制御回路２０が各回路を制御する制御信号を出力する。初期状態においては、制御回路２０は、制御信号ＢＬ＿Ｂｉａｓ、制御信号Ｉｎｉｔｉａｌ１、制御信号Ｉｎｉｔｉａｌ２、及び制御信号Ｖｗｌｉｎを「Ｌ」レベルとし、制御信号Ｐ＿Ｂｉａｓ、及び制御信号ＢＬ＿Ｄｉｓｃｈａｒｇｅを「Ｈ」レベルとしている。
【００６３】
時刻ｔ１において、制御回路２０は、制御信号Ｐ＿Ｂｉａｓ、及び制御信号ＢＬ＿Ｄｉｓｃｈａｒｇｅを「Ｌ」レベルに変化させ、制御信号ＢＬ＿Ｂｉａｓ、制御信号Ｉｎｉｔｉａｌ１、及び制御信号Ｉｎｉｔｉａｌ２を「Ｈ」レベルに変化させる。これにより、トランジスタ３１、及びトランジスタ３２がオン状態となり、ビット線ＢＬ（ｍ）及びセンス信号Ｓｅｎｓｅ（ｍ）が「Ｈ」レベルにプリチャージされる。また、ページバッファＰＢ１における補正ダミーワード信号ＣＶｗｌ’、及び補正ダミーワード信号ＣＶｗｌ’’は０Ｖにディスチャージされる。
【００６４】
時刻ｔ２において、制御回路２０は、制御信号ＢＬ＿Ｂｉａｓを「Ｈ」レベルに維持したまま、制御信号Ｐ＿Ｂｉａｓ、及び制御信号Ｖｗｌｉｎを「Ｈ」レベルに、制御信号Ｉｎｉｔｉａｌ１、及び制御信号Ｉｎｉｔｉａｌ２を「Ｌ」レベルに変化させる。
また、時刻ｔ２に、ロウデコーダ１４におけるワード線ドライバ１４ｄは読み出し電圧Ｖｗｌをワード線ＷＬｎ＋１に対して出力し、レプリカワード線ドライバ１４ｒｄは、ダミーワード信号Ｖｗｌ＿ｒｅｐｌｉｃａをダミーワード線ＤＷＬに対して出力する。
これにより、ページバッファＰＢ１における補正ダミーワード信号ＣＶｗｌ’、及び補正ダミーワード信号ＣＶｗｌ’’は、ダミーワード信号Ｖｗｌ＿ｒｅｐｌｉｃａと同様に「Ｈ」レベルに向かって変化する。
また、センス信号Ｓｅｎｓｅ（ｍ）は未だ「Ｈ」レベルであるので、スイッチＳＷ２は導通しており、容量Ｃｎ＋１の一端は、（読み出し電圧Ｖｗｌとレベルが等しい）ダミーワード信号Ｖｗｌ＿ｒｅｐｌｉｃａのレベルと同じレベルに充電され続ける。
【００６５】
時刻ｔ３において、コンパレータＣＯＭＰは、入力される補正ダミーワード信号ＣＶｗｌ’’の電位が基準電圧Ｖｒｅｆ＿Ｒｅｐｌｉｃａ以上になると、「Ｈ」レベルのデータラッチ信号ＤａｔａＬａｔをラッチＬＴのクロック入力端子ＣＬＫに対して出力する。このとき、不揮発性メモリセルＭＣｎ＋１の閾値電圧は基準閾値電圧Ｖｒｅｆより高いレベルにあるので、不揮発性メモリセルはオンせず、ビット線ＢＬ（ｍ）はプリチャージされた「Ｈ」レベルを維持している。そのため、センス信号Ｓｅｎｓｅ（ｍ）は、「Ｈ」レベルのまま維持されている。ラッチＬＴは、「Ｈ」レベルのデータラッチ信号ＤａｔａＬａｔが入力されると、未だ「Ｈ」レベルにあるセンス信号Ｓｅｎｓｅ（ｍ）をラッチするので、データ「０」を保持するとともに、データ信号Ｄａｔａ（ｍ）を「Ｌ」レベルに維持する。
【００６６】
時刻ｔ４において、読み出し電圧Ｖｗｌが、不揮発性メモリセルＭＣｎ＋１の閾値電圧以上になると、不揮発性メモリセルＭＣｎ＋１はオンし、ビット線ＢＬ（ｍ）は「Ｌ」レベルに変化する。また、センス信号Ｓｅｎｓｅ（ｍ）も「Ｌ」レベルに変化する。
センス信号Ｓｅｎｓｅ（ｍ）が「Ｌ」レベルになると、スイッチＳＷ２はオフする。これにより、容量Ｃｎ＋１の一端には、不揮発性メモリセルＭＣｎ＋１がオンするときの読み出し電圧Ｖｗｌが書き込まれる。
【００６７】
時刻ｔ５において、ロウデコーダ１４におけるワード線ドライバ１４ｄが読み出し電圧Ｖｗｌを０Ｖに、レプリカワード線ドライバ１４ｒｄがダミーワード信号Ｖｗｌ＿ｒｅｐｌｉｃａを０Ｖにすると、制御回路２０は、制御信号ＢＬ＿Ｂｉａｓ、及び制御信号Ｖｗｌｉｎを「Ｌ」レベルに、制御信号ＢＬ＿Ｄｉｓｃｈａｒｇｅを「Ｈ」レベルに変化させる。
これにより、ページバッファＰＢ１における補正ダミーワード信号ＣＶｗｌ’、及び補正ダミーワード信号ＣＶｗｌ’’は、０Ｖになる。また、ビット線ＢＬ（ｍ）が「Ｌ」レベルにディスチャージされ、不揮発性メモリセルＭＣｎ＋１の選択動作が終了する。
【００６８】
続いて、制御回路２０は、制御信号Ｉｎｉｔｉａｌ１、及び制御信号Ｉｎｉｔｉａｌ２を「Ｈ」レベルに変化させる。これにより、ページバッファＰＢ１における補正ダミーワード信号ＣＶｗｌ’、及び補正ダミーワード信号ＣＶｗｌ’’は０Ｖにディスチャージされる。
【００６９】
時刻ｔ６において、制御回路２０は、制御信号Ｉｎｉｔｉａｌ２を「Ｈ」レベルに、制御信号Ｖｗｌｉｎを「Ｌ」レベルに維持したまま、制御信号Ｐ＿Ｂｉａｓ、及び制御信号Ｉｎｉｔｉａｌ１を「Ｌ」レベルに、制御信号ＢＬ＿Ｂｉａｓを「Ｈ」レベルに変化させる。
トランジスタ３１、及びトランジスタ３２がオン状態となり、ビット線ＢＬ（ｍ）及びセンス信号Ｓｅｎｓｅ（ｍ）が「Ｈ」レベルにプリチャージされる。また、トランジスタ５１がオフし、スイッチＳＷ１が未だ導通していないので、容量Ｃｎ＋１の一端に蓄積されていた電荷が容量Ｃｎに移動し、補正ダミーワード信号ＣＶｗｌ’のレベルが上昇する。
これにより、容量Ｃｎの両端子間に電位差（上述の容量比率Ｃｒで示される電位差）が生じる。
【００７０】
時刻ｔ７に、ロウデコーダ１４におけるワード線ドライバ１４ｄが読み出し電圧Ｖｗｌをワード線ＷＬｎ＋１に対して出力し、レプリカワード線ドライバ１４ｒｄが、ダミーワード信号Ｖｗｌ＿ｒｅｐｌｉｃａをダミーワード線ＤＷＬに対して出力する。また、制御回路２０は、制御信号Ｉｎｉｔｉａｌ２を「Ｌ」レベルに、制御信号Ｖｗｌｉｎを「Ｈ」レベルに変化させる。
これにより、ページバッファＰＢ１における補正ダミーワード信号ＣＶｗｌ’は、ダミーワード信号Ｖｗｌ＿ｒｅｐｌｉｃａと同様に「Ｈ」レベルに向かって変化する。一方、補正ダミーワード信号ＣＶｗｌ’’は、補正ダミーワード信号ＣＶｗｌ’’から負のオフセットが加えられたレベル（補正されたレベル）から「Ｈ」レベルに向かって変化する。
【００７１】
補正ダミーワード信号ＣＶｗｌ’’が補正されない場合、コンパレータＣＯＭＰに入力される補正ダミーワード信号ＣＶｗｌ’’は、ダミーワード信号Ｖｗｌ＿ｒｅｐｌｉｃａと同じ波形の信号である。そのため、時刻ｔ８においてコンパレータＣＯＭＰは、入力される補正ダミーワード信号ＣＶｗｌ’’の電位が基準電圧Ｖｒｅｆ＿Ｒｅｐｌｉｃａ以上になると、「Ｈ」レベルのデータラッチ信号ＤａｔａＬａｔをラッチＬＴのクロック入力端子ＣＬＫに対して出力する。このとき、不揮発性メモリセルＭＣｎの閾値電圧は隣接する不揮発性メモリセルＭＣｎ＋１からの容量カップリング作用により基準閾値電圧Ｖｒｅｆより高いレベルにある。そのため、不揮発性メモリセルＭＣｎはオンせず、ビット線ＢＬ（ｍ）はプリチャージされた「Ｈ」レベルを維持している。これにより、センス信号Ｓｅｎｓｅ（ｍ）は、「Ｈ」レベルのまま維持されている。ラッチＬＴは、「Ｈ」レベルのデータラッチ信号ＤａｔａＬａｔが入力されると、未だ「Ｈ」レベルにあるセンス信号Ｓｅｎｓｅ（ｍ）をラッチするので、本来データ「１」であるにもかかわらず、誤ったデータ「０」を保持するとともに、データ信号Ｄａｔａ（ｍ）を「Ｌ」レベルに維持する。
【００７２】
そして、時刻ｔ９において、読み出し電圧Ｖｗｌが、不揮発性メモリセルＭＣｎの閾値電圧以上になると、不揮発性メモリセルＭＣｎはオンし、ビット線ＢＬ（ｍ）は「Ｌ」レベルに変化する。また、センス信号Ｓｅｎｓｅ（ｍ）も「Ｌ」レベルに変化する。
しかしながら、補正ダミーワード信号ＣＶｗｌ’’が補正されない場合、ラッチＬＴは、時刻ｔ９に先立つ時刻ｔ８において「Ｈ」レベルのデータラッチ信号ＤａｔａＬａｔが入力されて、既に「Ｈ」レベルのセンス信号Ｓｅｎｓｅ（ｍ）をラッチしているので、この「Ｌ」レベルのセンス信号Ｓｅｎｓｅ（ｍ）をラッチすることができない。そのため、ラッチＬＴは、不揮発性メモリセルＭＣｎが保持するデータが本来データ「１」であるにもかかわらず、誤ったデータ「０」を保持するとともに、データ信号Ｄａｔａ（ｍ）を「Ｌ」レベルに維持する。
【００７３】
補正ダミーワード信号ＣＶｗｌ’’が補正される場合、コンパレータＣＯＭＰに入力される補正ダミーワード信号ＣＶｗｌ’’は、ダミーワード信号Ｖｗｌ＿ｒｅｐｌｉｃａから不揮発性メモリセルＭＣｎ＋１からのカップリング量に応じてＤＣ的なオフセットがついた信号である。そのため、時刻ｔ８’においてコンパレータＣＯＭＰに入力される補正ダミーワード信号ＣＶｗｌ’’の電位が基準電圧Ｖｒｅｆ＿Ｒｅｐｌｉｃａ以上になるとき、既にセンス信号Ｓｅｎｓｅ（ｍ）は「Ｌ」レベルに変化している。
時刻ｔ８’において、コンパレータＣＯＭＰは、「Ｈ」レベルのデータラッチ信号ＤａｔａＬａｔをラッチＬＴのクロック入力端子ＣＬＫに対して出力する。このとき、センス信号Ｓｅｎｓｅ（ｍ）は、「Ｌ」レベルに変化しているので、ラッチＬＴは、「Ｌ」レベルのデータラッチ信号ＤａｔａＬａｔが入力されると、「Ｌ」レベルに変化したセンス信号Ｓｅｎｓｅ（ｍ）をラッチするので、本来データ「１」であるデータを、正しくデータ「１」として保持するとともに、データ信号Ｄａｔａ（ｍ）を「Ｈ」レベルに変化させる。
【００７４】
時刻ｔ１０において、ロウデコーダ１４におけるワード線ドライバ１４ｄが読み出し電圧Ｖｗｌを０Ｖに、レプリカワード線ドライバ１４ｒｄがダミーワード信号Ｖｗｌ＿ｒｅｐｌｉｃａを０Ｖにすると、制御回路２０は、制御信号ＢＬ＿Ｂｉａｓ、及び制御信号Ｖｗｌｉｎを「Ｌ」レベルに、制御信号ＢＬ＿Ｄｉｓｃｈａｒｇｅを「Ｈ」レベルに変化させる。
これにより、ページバッファＰＢ１における補正ダミーワード信号ＣＶｗｌ’、及び補正ダミーワード信号ＣＶｗｌ’’は、０Ｖになる。また、ビット線ＢＬ（ｍ）が「Ｌ」レベルにディスチャージされ、不揮発性メモリセルＭＣｎからのデータ読み出し動作が終了する。
【００７５】
［第２の実施形態］
図７は、第２の実施形態におけるページバッファＰＢ２の構成例を示す図である。なお、図５と同一の部分には同一の符号を付し、その説明を省略する。ページバッファＰＢ２は、図５に示すスイッチＳＷ１、スイッチＳＷ２、トランジスタ３１〜３３、容量Ｃｎ、容量Ｃｎ＋１、ラッチＬＴに加えて、スイッチ制御回路７１、遅延回路７２を備えている。
第２の実施形態では、遅延回路７２を利用して補正を時間軸で行う方式を示す。本実施形態において、不揮発性メモリセルは２ｂｉｔのデータを保持する多値セルであり、保持するデータを閾地電圧の低い方からデータ「１１」、「０１」、「００」、「１０」とする。また、読み出し電圧Ｖｗｌの上昇につれてラッチＬＴに入力する、不揮発性メモリセルの保持データを判定する際の基準データＲｅｆ＿Ｄａｔａを、閾地電圧に対応させて「１１」，「０１」，「００」，「１０」と変化させる。読み出し電圧Ｖｗｌが不揮発性メモリセルＭＣの閾地電圧に達すると、センス信号Ｓｅｎｓｅが反転し，このときの基準データＲｅｆ＿ＤａｔａをラッチＬＴに保持することで、データ信号Ｄａｔａ＿ｍが確定し、読み出しが完了する。
【００７６】
スイッチ制御回路７１は、アンド回路７１ａ、及びアンド回路７１ｂより構成される。アンド回路７１ａは、２入力のうち一方の入力に制御信号Ｓａｍｐｌｉｎｇ＿Ｅｎａｂｌｅが、他方の入力にセンス信号／Ｓｅｎｓｅの反転信号が入力される。
アンド回路７１ａの出力は、スイッチＳＷ１に接続される。
アンド回路７１ａは、制御信号Ｓａｍｐｌｉｎｇ＿Ｅｎａｂｌｅが「Ｈ」レベルにある期間、ビット線ＢＬが「Ｈ」レベルの場合、スイッチ制御信号Ｓａｍ＿ＳＷを「Ｈ」レベルにしてスイッチＳＷ１をオンさせ、ダミーワード線ＤＷＬと容量Ｃｎ＋１の一端（接続点ＮｄＢとする）を接続する。これにより、容量Ｃｎ＋１はダミーワード信号Ｖｗｌ＿ｒｅｐｌｉｃａにより充電される。
【００７７】
アンド回路７１ｂは、２入力のうち一方の入力にセンス信号／Ｓｅｎｓｅが、他方の入力に制御信号Ｃａｌｉｂｒｅ＿Ｅｎａｂｌｅが入力される。アンド回路７１ｂの出力は、スイッチＳＷ２に接続される。アンド回路７１ｂは、制御信号Ｃａｌｉｂｒｅ＿Ｅｎａｂｌｅが「Ｈ」レベルにある期間、ビット線ＢＬが「Ｌ」レベルの場合、スイッチ制御信号Ｃａｌ＿ＳＷを「Ｈ」レベルにしてスイッチＳＷ２をオンさせ、容量Ｃｎ＋１の一端と容量Ｃｎの一端（接続点ＮｄＡとする）とを接続する。これにより、容量Ｃｎ＋１に蓄えられた電荷の一部が容量Ｃｎに転送される。
【００７８】
なお、制御信号Ｓａｍｐｌｉｎｇ＿Ｅｎａｂｌｅが「Ｈ」レベルであって、センス信号／Ｓｅｎｓｅが「Ｌ」レベルにある期間が、隣接する不揮発性メモリセルがオンする時刻のワード線ＷＬｎ＋１の電圧を容量Ｃｎ＋１に書き込むための期間である。また、制御信号Ｃａｌｉｂｒｅ＿Ｅｎａｂｌｅが「Ｈ」レベルであって、センス信号／Ｓｅｎｓｅが「Ｈ」レベルにある期間が、容量Ｃｎ＋１に書き込まれたワード線ＷＬｎ＋１の電圧に応じて、不揮発性メモリセルＭＣｎのデータの判定時刻を可変とする期間である。
【００７９】
遅延回路７２は、インバータ回路７２ａ、インバータ回路７２ｂ、クロックドインバータ回路７２ｃ、容量Ｃｎ、及びインバータ回路７２ｄから構成される。
インバータ回路７２ａは、入力がトランジスタ３１のドレイン及びトランジスタ３２のドレインに接続され、出力がアンド回路７１ａの他方の入力、アンド回路７１ｂの一方の入力、及びインバータ回路７２ｂの入力に接続される。インバータ回路７２ａは、センス信号Ｓｅｎｓｅを反転して、反転したセンス信号／Ｓｅｎｓｅを、これらの入力に対して出力する。
インバータ回路７２ｂは、入力がインバータ回路７２ａの出力に、出力がクロックドインバータ回路７２ｃを構成するトランジスタ７２ｃ２、及びトランジスタ７２ｃ３のゲートに接続される。インバータ回路７２ａは、センス信号／Ｓｅｎｓｅを反転して、反転したデータラッチ信号ＤａｔａＬａｔｃｈを、これらのゲートに対して出力する。
【００８０】
クロックドインバータ回路７２ｃは、トランジスタ７２ｃ１、トランジスタ７２ｃ２、及びトランジスタ７２ｃ３を含んで構成される。トランジスタ７２ｃ１、及びトランジスタ７２ｃ２は、Ｐチャネル型ＭＯＳトランジスタ、トランジスタ７２ｃ３は、Ｎチャネル型ＭＯＳトランジスタである。
トランジスタ７２ｃ１は、ソースが電源配線に接続され、ゲートが制御信号Ｄｅｌａｙ＿Ｂｉａｓの配線に接続され、ドレインがトランジスタ７２ｃ２のソースに接続されている。
トランジスタ７２ｃ２は、ソースがトランジスタ７２ｃ１のドレインに接続され、ゲートがインバータ回路７２ｂの出力に接続され、ドレインがトランジスタ７２ｃ３のドレイン、及び接続点ＮｄＡに接続されている。
トランジスタ７２ｃ３は、ドレインがトランジスタ７２ｃ２のドレイン及び接続点ＮｄＡに接続され、ゲートがインバータ回路７２ｂの出力に接続され、ソースが接地されている。
【００８１】
インバータ回路７２ｄは、入力が接続点ＮｄＡに、出力がラッチＬＴにおけるラッチＬＴ０、及びラッチＬＴ１それぞれのクロック入力端子ＣＫに接続される。
インバータ回路７２ｄは、接続点ＮｄＡのレベルを反転して、反転した信号であるデータラッチ信号ＤａｔａＬａｔｃｈ＿Ｄを、これらのクロック入力端子ＣＫに対して出力する。
【００８２】
以上の構成により、遅延回路７２は、不揮発性メモリセルＭＣｎが選択され、ビット線ＢＬ（ｍ）が「Ｌ」レベルになり、データラッチ信号ＤａｔａＬａｔｃｈが「Ｌ」レベルになったとき、クロックドインバータ回路７２ｃにより接続点ＮｄＡを充電する。このとき、スイッチＳＷ２もオンし、容量Ｃｎ＋１に電荷が蓄えられている場合、この電荷も容量Ｃｎに移動するので、接続点ＮｄＡを、クロックドインバータ回路７２ｃのみにより充電される場合よりも早く「Ｈ」レベルに充電することができる。これにより、容量Ｃｎ＋１に電荷が蓄えられている場合、すなわち、隣接する不揮発性メモリセルＭＣｎ＋１のデータを読み出すときのワード線ＷＬｎ＋１の電圧に応じて、データラッチ信号ＤａｔａＬａｔｃｈ＿Ｄを早く「Ｌ」レベルにすることができる。
【００８３】
ラッチＬＴは、不揮発性メモリセルが保持する２ビットの多値データの下位側に対応して設けられるラッチＬＴ０、及び多値データの上位側に対応して設けられるラッチＬＴ１を含んで構成される。
各ラッチは、第１の実施形態におけるラッチと同じ構成であるが、第２の実施形態では、データ入力端子ＤＩには基準データＲｅｆ＿Ｄａｔａ＜０＞、または基準データＲｅｆ＿Ｄａｔａ＜１＞が入力される。また、クロック入力端子ＣＫには、上述の通り、データラッチ信号ＤａｔａＬａｔｃｈ＿Ｄが入力される。また、ラッチした信号をデータ信号Ｄａｔａ＿ｍ＜０＞、またはデータ信号Ｄａｔａ＿ｍ＜１＞としてデータ出力端子Ｑから出力する。各ラッチは、データラッチ信号ＤａｔａＬａｔｃｈ＿Ｄが「Ｌ」レベルになると、基準データＲｅｆ＿Ｄａｔａをラッチし、ラッチした基準データをデータ信号Ｄａｔａ＿ｍとしてデータ出力端子Ｑから出力する。
【００８４】
なお、基準データＲｅｆ＿Ｄａｔａ＜１：０＞は、図１に示す制御回路２０において生成され、ページバッファＰＢ２における各ラッチに対して出力される。制御回路２０は、ロウデコーダ１４におけるワード線ドライバ１４ｄが出力する読み出し電圧Ｖｗｌを、時間軸方向にほぼ４分割した各期間において、基準データＲｅｆ＿Ｄａｔａ＜１：０＞の「Ｌ」レベル（データ「０」）または「Ｈ」レベルを変化させて、各ラッチのデータ入力端子ＤＩに対して出力する。
ここで、読み出し電圧Ｖｗｌを時間軸方向にほぼ４分割した各期間のうち、最初の期間は、データ＜１：０＞＝「１１」を保持する不揮発性メモリセルがオンする期間であり、２番目の期間は、データ＜１：０＞＝「１１」、「０１」を保持する不揮発性メモリセルがオンする期間である。また、３番目の期間は、データ＜１：０＞＝「１１」、「０１」、「００」を保持する不揮発性メモリセルがオンする期間であり、４番目の期間は、データ＜１：０＞＝「１１」、「０１」、「００」、「１０」を保持する不揮発性メモリセルがオンする期間である。
【００８５】
制御回路２０は、読み出し電圧Ｖｗｌの立ち上がりの最初の期間において、基準データＲｅｆ＿Ｄａｔａ＜０＞としてデータ「１」をラッチＬＴ０に、基準データＲｅｆ＿Ｄａｔａ＜１＞としてデータ「１」をラッチＬＴ１に出力する。また、制御回路２０は、読み出し電圧Ｖｗｌの立ち上がりの２番目の期間において、基準データＲｅｆ＿Ｄａｔａ＜０＞としてデータ「１」をラッチＬＴ０に、基準データＲｅｆ＿Ｄａｔａ＜１＞としてデータ「０」をラッチＬＴ１に出力する。また、制御回路２０は、読み出し電圧Ｖｗｌの立ち上がりの３番目の期間において、基準データＲｅｆ＿Ｄａｔａ＜０＞としてデータ「０」をラッチＬＴ０に、基準データＲｅｆ＿Ｄａｔａ＜１＞としてデータ「０」をラッチＬＴ１に出力する。また、制御回路２０は、読み出し電圧Ｖｗｌの立ち上がりの最後の期間において、基準データＲｅｆ＿Ｄａｔａ＜０＞としてデータ「０」をラッチＬＴ０に、基準データＲｅｆ＿Ｄａｔａ＜１＞としてデータ「１」をラッチＬＴ１に出力する。
基準データが入力される各ラッチは、クロック入力端子ＣＫに入力されるデータラッチ信号ＤａｔａＬａｔｃｈ＿Ｄが「Ｌ」レベルになるタイミングで、制御回路２０が出力する基準データをラッチする。
【００８６】
図８は、ページバッファＰＢ２の動作を説明するための図である。図８は、不揮発性メモリセルＭＣｎからデータを読み出す際のページバッファＰＢ２における各主要信号の波形を示している。
図８を参照しつつ、不揮発性メモリセルＭＣｎが保持するデータを読み出す際の動作について説明する。
なお、図８において、最上段に読み出し電圧Ｖｗｌの波形を示しているが、そこには併せて不揮発性メモリセルの閾値電圧分布を示している。この閾値電圧分布において、不揮発性メモリセルＭＣｎは、データ「００」を保持するセルである。また、不揮発性メモリセルＭＣｎ＋１は、不揮発性メモリセルＭＣｎの書き込み動作後の書き込み動作において、データ「１０」が書き込まれたセルである。この不揮発性メモリセルＭＣｎ＋１の閾値電圧の変化を、「●→○」（＃１）で示している。一方、不揮発性メモリセルＭＣｎの閾値電圧の変化は、「●→○」（＃２）で示している。この不揮発性メモリセルＭＣｎの閾値電圧の変化は、不揮発性メモリセルＭＣｎ＋１の閾値電圧が、「●→○」（＃１）と変化することによる容量カップリング作用によるものである。
【００８７】
データ読み出し動作において、外部から読み出しを示すコマンドデータが入力され、コマンドレジスタ１８に読み出し動作モードとするデータが設定され、このデータに基づいて制御回路２０が各回路を制御する制御信号を出力する。初期状態においては、制御回路２０は、制御信号ＢＬ＿Ｂｉａｓ、制御信号Ｓａｍｐｌｉｎｇ＿Ｅｎａｂｌｅ、制御信号Ｃａｌｉｂｒｅ＿Ｅｎａｂｌｅを「Ｌ」レベルとし、制御信号Ｐ＿Ｂｉａｓ、制御信号Ｄｅｌａｙ＿Ｂｉａｓ、及び制御信号ＢＬ＿Ｄｉｓｃｈａｒｇｅを「Ｈ」レベルとしている。
【００８８】
時刻ｔ１において、制御回路２０は、制御信号Ｐ＿Ｂｉａｓ、制御信号ＢＬ＿Ｄｉｓｃｈａｒｇｅ、及び制御信号Ｄｅｌａｙ＿Ｂｉａｓを「Ｌ」レベルに変化させ、制御信号ＢＬ＿Ｂｉａｓ、制御信号Ｓａｍｐｌｉｎｇ＿Ｅｎａｂｌｅを「Ｈ」レベルに変化させる。これにより、トランジスタ３１、及びトランジスタ３２がオン状態となり、ビット線ＢＬ（ｍ）、センス信号Ｓｅｎｓｅ（ｍ）、データラッチ信号ＤａｔａＬａｔｃｈ、データラッチ信号ＤａｔａＬａｔｃｈ＿Ｄが「Ｈ」レベルにプリチャージされる。また、接続点ＮｄＡ、及びセンス信号／Ｓｅｎｓｅ（ｍ）は、「Ｌ」レベルにディスチャージされる。
【００８９】
スイッチ制御回路７１におけるアンド回路７１ａは、スイッチ制御信号Ｓａｍ＿ＳＷを「Ｈ」レベルに変化させ、スイッチＳＷ１をオンさせる。これにより、接続点ＮｄＢの電位は、ダミーワード信号Ｖｗｌ＿ｒｅｐｌｉｃａと同じ電位で上昇する状態に移行する。
【００９０】
また、時刻ｔ１において、制御回路２０は、基準データＲｅｆ＿Ｄａｔａ＜１：０＞として、データ「１１」をラッチＬＴに対して出力する。
これにより、ラッチＬＴは、クロック入力端子ＣＫに入力されるデータラッチ信号ＤａｔａＬａｔｃｈ＿Ｄが「Ｈ」レベルであるので、データ信号Ｄａｔａ＿ｍとして、データ入力端子ＤＩに入力される基準データと同じデータ「１１」をデータ出力端子Ｑから出力する。
【００９１】
また、時刻ｔ１に、ロウデコーダ１４におけるワード線ドライバ１４ｄは読み出し電圧Ｖｗｌをワード線ＷＬｎ＋１に対して出力し、レプリカワード線ドライバ１４ｒｄは、ダミーワード信号Ｖｗｌ＿ｒｅｐｌｉｃａをダミーワード線ＤＷＬに対して出力する。
これにより、ページバッファＰＢ２における接続点ＮｄＢの電位は、ダミーワード信号Ｖｗｌ＿ｒｅｐｌｉｃａと同様に「Ｈ」レベルに向かって変化する。
以降、制御回路２０は、基準データＲｅｆ＿Ｄａｔａ＜１：０＞として、データ「０１」、「００」、「１０」をラッチＬＴに対して出力する。
【００９２】
しかし、この期間において、不揮発性メモリセルＭＣｎ＋１はデータ「１０」を保持しているので、まだオンせずビット線ＢＬ（ｍ）は「Ｈ」レベルのままである。
そのため、センス信号／Ｓｅｎｓｅ（ｍ）は未だ「Ｌ」レベルであり、スイッチ制御回路７１におけるアンド回路７１ａは、「Ｈ」レベルのスイッチ制御信号Ｓａｍ＿ＳＷを出力している。これにより、スイッチＳＷ１はオンしており、接続点ＮｄＢ（容量Ｃｎ＋１の一端）は、（読み出し電圧Ｖｗｌとレベルが等しい）ダミーワード信号Ｖｗｌ＿ｒｅｐｌｉｃａのレベルと同じレベルに充電され続ける。
また、データラッチ信号ＤａｔａＬａｔｃｈ＿Ｄも未だ「Ｈ」レベルであり、これに応じて、ラッチＬＴは、データ信号Ｄａｔａ＿ｍとして、データ入力端子ＤＩに入力される基準データと同じデータ「０１」、「００」、「１０」をデータ出力端子Ｑから出力する。
【００９３】
時刻ｔ２において、読み出し電圧Ｖｗｌが、不揮発性メモリセルＭＣｎ＋１の閾値電圧以上になると、不揮発性メモリセルＭＣｎ＋１はオンし、ビット線ＢＬ（ｍ）は「Ｌ」レベルに変化する。また、センス信号Ｓｅｎｓｅ（ｍ）は「Ｌ」レベルに、センス信号／Ｓｅｎｓｅ（ｍ）は「Ｈ」レベルに変化する。
センス信号／Ｓｅｎｓｅ（ｍ）が「Ｈ」レベルに変化することにより、スイッチ制御回路７１におけるアンド回路７１ａは、スイッチ制御信号Ｓａｍ＿ＳＷを「Ｈ」レベルから「Ｌ」レベルに変化させる。これにより、スイッチＳＷ２はオフし、容量Ｃｎ＋１の一端には、不揮発性メモリセルＭＣｎ＋１がオンするときの読み出し電圧Ｖｗｌが書き込まれる。
【００９４】
センス信号／Ｓｅｎｓｅ（ｍ）が「Ｈ」レベルに変化することにより、遅延回路７２は、
内部のクロックドインバータ回路７２ｃにより接続点ＮｄＡをＬレベルからＨレベルへ変化させて、データラッチ信号ＤａｔａＬａｔｃｈ＿Ｄを「Ｈ」レベルから「Ｌ」レベルに変化させる。これにより、ラッチＬＴは、このとき制御回路２０が基準データＲｅｆ＿Ｄａｔａ＜１：０＞として出力しているデータ「１０」をラッチし、データ出力端子Ｑから出力するデータ信号Ｄａｔａ＿ｍをデータ「１０」に確定する。
【００９５】
時刻ｔ３において、ロウデコーダ１４におけるワード線ドライバ１４ｄが読み出し電圧Ｖｗｌを０Ｖに、レプリカワード線ドライバ１４ｒｄがダミーワード信号Ｖｗｌ＿ｒｅｐｌｉｃａを０Ｖにすると、制御回路２０は、制御信号ＢＬ＿Ｂｉａｓ、及び制御信号Ｓａｍｐｌｉｎｇ＿Ｅｎａｂｌｅを「Ｌ」レベルに、制御信号ＢＬ＿Ｄｉｓｃｈａｒｇｅ、及び制御信号Ｄｅｌａｙ＿Ｂｉａｓを「Ｈ」レベルに変化させる。これにより、ビット線ＢＬ（ｍ）が「Ｌ」レベルにディスチャージされ、不揮発性メモリセルＭＣｎ＋１の選択動作が終了する。
【００９６】
時刻ｔ４において、制御回路２０は、制御信号Ｐ＿Ｂｉａｓ、制御信号ＢＬ＿Ｄｉｓｃｈａｒｇｅ、及び制御信号Ｄｅｌａｙ＿Ｂｉａｓを「Ｌ」レベルに変化させ、制御信号ＢＬ＿Ｂｉａｓ、制御信号Ｃａｌｉｂｒｅ＿Ｅｎａｂｌｅを「Ｈ」レベルに変化させる。これにより、トランジスタ３１、及びトランジスタ３２がオン状態となり、ビット線ＢＬ（ｍ）、センス信号Ｓｅｎｓｅ（ｍ）、データラッチ信号ＤａｔａＬａｔｃｈ、データラッチ信号ＤａｔａＬａｔｃｈ＿Ｄが「Ｈ」レベルにプリチャージされる。また、接続点ＮｄＡ、及びセンス信号／Ｓｅｎｓｅ（ｍ）は、「Ｌ」レベルにディスチャージされる。
【００９７】
スイッチ制御回路７１におけるアンド回路７１ａは、制御信号Ｓａｍｐｌｉｎｇ＿Ｅｎａｂｌｅが「Ｌ」レベルであり、Ｌレベルのスイッチ制御信号Ｓａｍ＿ＳＷを出力し、スイッチＳＷ１をオフしている。また、スイッチ制御回路７１におけるアンド回路７１ｂは、制御信号Ｃａｌｉｂｒｅ＿Ｅｎａｂｌｅが「Ｈ」レベルであるが、未だセンス信号／Ｓｅｎｓｅ（ｍ）が「Ｌ」レベルであるので、Ｌレベルのスイッチ制御信号Ｃａｌ＿ＳＷを出力し、スイッチＳＷ２をオフしている。これにより、容量Ｃｎ＋１は、その一端（接続点ＮｄＢ）に、先に書き込まれたワード線ＷＬｎ＋１の電位を保持している。
【００９８】
また、時刻ｔ４において、制御回路２０は、基準データＲｅｆ＿Ｄａｔａ＜１：０＞として、データ「１１」をラッチＬＴに対して出力する。
これにより、ラッチＬＴは、クロック入力端子ＣＫに入力されるデータラッチ信号ＤａｔａＬａｔｃｈ＿Ｄが「Ｈ」レベルであるので、データ信号Ｄａｔａ＿ｍとして、データ入力端子ＤＩに入力される基準データと同じデータ「１１」をデータ出力端子Ｑから出力する。
【００９９】
また、時刻ｔ４に、ロウデコーダ１４におけるワード線ドライバ１４ｄは読み出し電圧Ｖｗｌをワード線ＷＬｎに対して出力し、レプリカワード線ドライバ１４ｒｄは、ダミーワード信号Ｖｗｌ＿ｒｅｐｌｉｃａをダミーワード線ＤＷＬに対して出力する。
これにより、不揮発性メモリセルＭＣｎのゲート電位は上昇するが、時刻ｔ４〜時刻ｔ５の期間において、不揮発性メモリセルＭＣｎはデータ「１１」を保持してはいないので、まだオンせず、ビット線ＢＬ（ｍ）は「Ｈ」レベルのままである。
【０１００】
そのため、センス信号／Ｓｅｎｓｅ（ｍ）は未だ「Ｌ」レベルであり、スイッチ制御回路７１におけるアンド回路７１ｂは、「Ｌ」レベルのスイッチ制御信号Ｃａｌ＿ＳＷを出力している。これにより、スイッチＳＷ２はオフしており、接続点ＮｄＢ（容量Ｃｎ＋１の一端）の電位に変化は生じない。
また、データラッチ信号ＤａｔａＬａｔｃｈ＿Ｄも未だ「Ｈ」レベルであり、これに応じて、ラッチＬＴは、データ信号Ｄａｔａ＿ｍとして、データ入力端子ＤＩに入力される基準データと同じデータ「１１」をデータ出力端子Ｑから出力し続ける。
【０１０１】
時刻ｔ５において、制御回路２０は、基準データＲｅｆ＿Ｄａｔａ＜１：０＞として、データ「０１」をラッチＬＴに対して出力する。
これにより、ラッチＬＴは、クロック入力端子ＣＫに入力されるデータラッチ信号ＤａｔａＬａｔｃｈ＿Ｄが「Ｈ」レベルであるので、データ信号Ｄａｔａ＿ｍとして、データ入力端子ＤＩに入力される基準データと同じデータ「０１」をデータ出力端子Ｑから出力する。
【０１０２】
時刻ｔ４〜時刻ｔ５の期間において、不揮発性メモリセルＭＣｎのゲート電位は上昇するが、不揮発性メモリセルＭＣｎはデータ「０１」を保持してはいないので、まだオンせず、ビット線ＢＬ（ｍ）は「Ｈ」レベルのままである。
そのため、センス信号／Ｓｅｎｓｅ（ｍ）は未だ「Ｌ」レベルであり、スイッチ制御回路７１におけるアンド回路７１ｂは、「Ｌ」レベルのスイッチ制御信号Ｃａｌ＿ＳＷを出力している。これにより、スイッチＳＷ２はオフしており、接続点ＮｄＢ（容量Ｃｎ＋１の一端）の電位に変化は生じない。
また、データラッチ信号ＤａｔａＬａｔｃｈ＿Ｄも未だ「Ｈ」レベルであり、これに応じて、ラッチＬＴは、データ信号Ｄａｔａ＿ｍとして、データ入力端子ＤＩに入力される基準データと同じデータ「０１」をデータ出力端子Ｑから出力し続ける。
【０１０３】
時刻ｔ６において、制御回路２０は、基準データＲｅｆ＿Ｄａｔａ＜１：０＞として、データ「００」をラッチＬＴに対して出力する。
これにより、ラッチＬＴは、クロック入力端子ＣＫに入力されるデータラッチ信号ＤａｔａＬａｔｃｈ＿Ｄが「Ｈ」レベルであるので、データ信号Ｄａｔａ＿ｍとして、データ入力端子ＤＩに入力される基準データと同じデータ「００」をデータ出力端子Ｑから出力する。
時刻ｔ６以降の期間において、不揮発性メモリセルＭＣｎのゲート電位は上昇する。
【０１０４】
不揮発性メモリセルＭＣｎが隣接する不揮発性メモリセルＭＣｎ＋１から容量カップリングを受けない場合（隣接する不揮発性メモリセルＭＣｎ＋１がデータ「１１」を保持する等の場合）、不揮発性メモリセルＭＣｎはデータ「００」を保持するので、時刻ｔ７において不揮発性メモリセルＭＣｎがオンする。これにより、ビット線ＢＬ（ｍ）は「Ｈ」レベルからＬレベルに変化する。また、センス信号Ｓｅｎｓｅ（ｍ）が「Ｈ」レベルから「Ｌ」レベルへ変化し（図８における破線参照）、遅延回路７２内において、データラッチ信号ＤａｔａＬａｔｃｈが「Ｈ」レベルから「Ｌ」レベルへ変化する（図８における破線参照）。このとき、容量Ｃｎ及び容量Ｃｎ＋１からなるレプリカ容量がなくとも、接続点ＮｄＡはクロックドインバータ回路７２ｃによる電流駆動のみにより、「Ｌ」レベルから「Ｈ」レベルへと変化する（図８における破線参照）。
【０１０５】
つまり、遅延回路７２は、内部のクロックドインバータ回路７２ｃにより接続点ＮｄＡをＬレベルからＨレベルへ変化させて、時刻ｔ８において、データラッチ信号ＤａｔａＬａｔｃｈ＿Ｄを「Ｈ」レベルから「Ｌ」レベルに変化させる（図８における実線参照）。
これにより、ラッチＬＴは、このとき制御回路２０が基準データＲｅｆ＿Ｄａｔａ＜１：０＞として出力しているデータ「００」をラッチし、データ出力端子Ｑから出力するデータ信号Ｄａｔａ＿ｍをデータ「００」に確定する。つまり、不揮発性メモリセルＭＣｎが隣接する不揮発性メモリセルＭＣｎ＋１から容量カップリングを受けない場合、不揮発性メモリセルＭＣｎが保持するデータ「００」が、レプリカ容量による補正を行なわなくても正しく読み出される。
【０１０６】
ところが、不揮発性メモリセルＭＣｎが隣接する不揮発性メモリセルＭＣｎ＋１から容量カップリングを受ける場合（隣接する不揮発性メモリセルＭＣｎ＋１が不揮発性メモリセルＭＣｎの後、データが書き込まれデータ「１０」を保持する等の場合）、不揮発性メモリセルＭＣｎは容量カップリングにより閾値電圧が上昇しデータ「１０」を保持する。そのため、時刻ｔ７’において、ようやく不揮発性メモリセルＭＣｎがオンする。これにより、ビット線ＢＬ（ｍ）は「Ｈ」レベルからＬレベルに変化する。また、センス信号Ｓｅｎｓｅ（ｍ）が「Ｈ」レベルから「Ｌ」レベルへ変化し（図８における実線参照）、遅延回路７２内において、データラッチ信号ＤａｔａＬａｔｃｈが「Ｈ」レベルから「Ｌ」レベルへ変化する（図８における実線参照）。このとき、容量Ｃｎ及び容量Ｃｎ＋１からなるレプリカ容量がないので、接続点ＮｄＡはクロックドインバータ回路７２ｃによる電流駆動のみにより、「Ｌ」レベルから「Ｈ」レベルへと変化する（図８における一点鎖線参照）。
【０１０７】
つまり、遅延回路７２は、内部のクロックドインバータ回路７２ｃにより接続点ＮｄＡをＬレベルからＨレベルへ変化させて、時刻ｔ８’において、データラッチ信号ＤａｔａＬａｔｃｈ＿Ｄを「Ｈ」レベルから「Ｌ」レベルに変化させる（図８における一点鎖線参照）。このため、ラッチＬＴは、このとき制御回路２０が基準データＲｅｆ＿Ｄａｔａ＜１：０＞として出力しているデータ「１０」をラッチし、データ出力端子Ｑから出力するデータ信号Ｄａｔａ＿ｍをデータ「１０」に確定する。つまり、不揮発性メモリセルＭＣｎが隣接する不揮発性メモリセルＭＣｎ＋１から容量カップリングを受ける場合、レプリカ容量による補正を行なわないので、不揮発性メモリセルＭＣｎが本来書き込まれて保持しているデータ「００」が読み出されず、容量カップリングを受けた後の誤ったデータ「１０」が読み出される。
【０１０８】
そのため、このような隣接する不揮発性メモリセルＭＣｎ＋１からの容量カップリングによる誤ったデータ読み出しを防ぐため、ページバッファＰＢ２は、容量Ｃｎ及び容量Ｃｎ＋１からなるレプリカ容量を有している。
不揮発性メモリセルＭＣｎが隣接する不揮発性メモリセルＭＣｎ＋１から容量カップリングを受け、不揮発性メモリセルＭＣｎは容量カップリングにより閾値電圧が上昇しデータ「１０」を保持する。そのため、時刻ｔ７’において、ようやく不揮発性メモリセルＭＣｎがオンする。これにより、ビット線ＢＬ（ｍ）は「Ｈ」レベルからＬレベルに変化する。また、センス信号Ｓｅｎｓｅ（ｍ）が「Ｈ」レベルから「Ｌ」レベルへ変化し（図８における実線参照）、遅延回路７２内において、データラッチ信号ＤａｔａＬａｔｃｈが「Ｈ」レベルから「Ｌ」レベルへ変化する（図８における実線参照）。このとき、レプリカ容量スイッチ制御信号Ｃａｌ＿ＳＷが「Ｈ」レベルとなり、スイッチＳＷ２がオンする。容量Ｃｎ＋１には、隣接する不揮発性メモリセルがオンしたときのワード線の電位に対応する電荷が蓄えられている。接続点ＮｄＡは、接続点ＮｄＢから移動する電荷により容量Ｃｎが瞬時に充電され、「Ｌ」レベルから「Ｈ」レベルへと変化する（図８における実線参照）。
【０１０９】
つまり、遅延回路７２は、レプリカ容量による補正がない場合は、内部のクロックドインバータ回路７２ｃのみにより接続点ＮｄＡをＬレベルからＨレベルへ変化させて、データラッチ信号ＤａｔａＬａｔｃｈ＿Ｄを「Ｈ」レベルから「Ｌ」レベルに変化させる。これに対して、遅延回路７２は、レプリカ容量により接続点ＮｄＡがＬレベルからＨレベルへと瞬時に充電され、時刻ｔ８において、データラッチ信号ＤａｔａＬａｔｃｈ＿Ｄを「Ｈ」レベルから「Ｌ」レベルに変化させる（図８における実線参照）。
これにより、ラッチＬＴは、このとき制御回路２０が基準データＲｅｆ＿Ｄａｔａ＜１：０＞として出力しているデータ「００」をラッチし、データ出力端子Ｑから出力するデータ信号Ｄａｔａ＿ｍをデータ「００」に確定する。つまり、不揮発性メモリセルＭＣｎが隣接する不揮発性メモリセルＭＣｎ＋１から容量カップリングを受ける場合であっても、不揮発性メモリセルＭＣｎが本来書き込まれて保持しているデータ「００」が正しく読み出される。
【０１１０】
上述したように、本実施形態の不揮発性半導体記憶装置１０は、メモリセル（不揮発性メモリセルＭＣｎ）からデータを読み出す動作において、レプリカ容量（容量Ｃｎ、及び容量Ｃｎ＋１）の第１の容量（容量Ｃｎ＋１）に書き込まれた隣接するメモリセル（不揮発性メモリセルＭＣｎ＋１）がオンするときのワード線（ワード線ＷＬｎ＋１）の電圧に応じて、ページバッファへデータのラッチ時刻を可変とする。そのため、容量カップリングに対する補償を行わない従来の判定と同程度の時間で、補償の精度を向上させた不揮発性半導体記憶装置を提供することができる。
【０１１１】
以上、この発明の実施形態を、図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
【符号の説明】
【０１１２】
１０…不揮発性半導体記憶装置、１１…メモリセルアレイ、１３…ページバッファ群、１４…ロウデコーダ、１４ｄ…ワード線ドライバ、１４ｒｄ…レプリカワード線ドライバ、ＳＷ１，ＳＷ２…スイッチ、１５…カラムデコーダ、１６…電圧生成回路、１７…入出力回路、１８…コマンドレジスタ、１９…アドレスレジスタ、２０…制御回路、３１，３２，３３，５１，５２，７２ｃ１，７２ｃ２，７２ｃ３…トランジスタ、ＢＬ…ビット線、７１…スイッチ制御回路、７１ａ，７１ｂ…アンド回路、７２…遅延回路、７２ａ，７２ｂ，７２ｄ…インバータ回路、７２ｃ…クロックドインバータ回路、ＬＴ，ＬＴ０，ＬＴ１…ラッチ、ＭＣ，ＭＣｎ…不揮発性メモリセル、Ｎｄ１，Ｎｄ２，ＮｄＡ，ＮｄＢ…接続点、ＰＢ，ＰＢ１，ＰＢ２…ページバッファ、ＷＬ，ＷＬｎ…ワード線、ＤＷＬ…ダミーワード線、Ｖｗｌ，Ｖｒｅａｄ，ＶｒｅａｄＸ…読み出し電圧、ＣＶｗｌ’，ＣＶｗｌ’’…補正ダミーワード信号、Ｖｗｌ＿ｒｅｐｌｉｃａ…ダミーワード信号、Ｐ＿Ｂｉａｓ，ＢＬ＿Ｂｉａｓ，ＢＬ＿Ｄｉｓｃｈａｒｇｅ，Ｉｎｉｔｉａｌ１，Ｉｎｉｔｉａｌ２，Ｓａｍｐｌｉｎｇ＿Ｅｎａｂｌｅ，Ｃａｌｉｂｒｅ＿Ｅｎａｂｌｅ，Ｄｅｌａｙ＿Ｂｉａｓ，Ｖｗｌｉｎ…制御信号、Ｓａｍ＿ＳＷ，Ｃａｌ＿ＳＷ…スイッチ制御信号、Ｖｒｅｆ＿Ｒｅｐｌｉｃａ…基準電圧、Ｖｒｅｆ…基準閾値電圧、Ｖｐａｓｓ…パス電圧、Ｖｔｈ１，Ｖｔｈ２，ＶＨ，ＶＬ…閾値電圧、Ｒｅｆ＿Ｄａｔａ…基準データ、ＣＯＭＰ…コンパレータ、Ｃｎ…容量、ＤａｔａＬａｔ，ＤａｔａＬａｔｃｈ，ＤａｔａＬａｔｃｈ＿Ｄ…データラッチ信号、ＤＩ…データ入力端子、ＣＬＫ，ＣＫ…クロック入力端子、Ｄａｔａ，Ｄａｔａ＿ｍ…データ信号、Ｓｅｎｓｅ，／Ｓｅｎｓｅ…センス信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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