(57)【要約】【課題】損失や占有面積を増加させずに高いインダクタンスを実現することができる半導体装置を得る。【解決手段】半導体基板１上に、内端部２ａ及び外端部２ｂを有する渦巻き状の配線であるスパイラルインダクタ２が設けられている。絶縁膜３がスパイラルインダクタ２を覆っている。絶縁膜３上に、内端部４ａ及び外端部４ｂを有する渦巻き状の配線であるスパイラルインダクタ４が設けられている。コンタクトホール５が絶縁膜３を貫通して内端部２ａと内端部４ａを電気的に接続している。スパイラルインダクタ２の外端部２ｂから内端部２ａに向かう回転方向と、スパイラルインダクタ４の内端部４ａから外端部４ｂに向かう回転方向とが同じである。平面視において、スパイラルインダクタ４の配線は、スパイラルインダクタ２の配線間に配置されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられ、第１の内端部及び第１の外端部を有する渦巻き状の配線である第１のスパイラルインダクタと、
前記第１のスパイラルインダクタを覆う絶縁膜と、
前記絶縁膜上に設けられ、第２の内端部及び第２の外端部を有する渦巻き状の配線である第２のスパイラルインダクタと、
前記絶縁膜を貫通して前記第１の内端部と前記第２の内端部を電気的に接続する接続部とを備え、
前記第１のスパイラルインダクタの前記第１の外端部から前記第１の内端部に向かう回転方向と、前記第２のスパイラルインダクタの前記第２の内端部から前記第２の外端部に向かう回転方向とが同じであり、
平面視において、前記第２のスパイラルインダクタの配線は、前記第１のスパイラルインダクタの配線間の隙間に配置されていることを特徴とする半導体装置。
【請求項２】
前記第２のスパイラルインダクタの配線幅は、前記第１のスパイラルインダクタの配線間隔以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板上に設けられ、前記第１及び第２の外端部の少なくとも一方に接続された半導体回路を更に備えることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１及び第２のスパイラルインダクタの各々は、隣接配置された２個以上のスパイラルインダクタを有することを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主に高周波帯無線機器や高周波帯レーダ機器等で使用される高周波デバイスに関し、特に半導体基板上にスパイラルインダクタを備えた半導体装置に関する。
【背景技術】
【０００２】
近年、携帯端末等に代表される移動体通信用デバイスには小型化、多機能化、低コスト化が要求され、それに搭載される高周波デバイスにも小型化、低コスト化が要求される。この高周波デバイスには、ＧａＡｓ，ＳｉＧｅ，Ｓｉなどの半絶縁基板上にトランジスタなどの能動素子と整合回路が一体化形成されたＭＭＩＣ（Monolithic Microwave Integrated Circuit）が多く用いられる。
【０００３】
整合回路は、抵抗、ＭＩＭキャパシタ、及びスパイラルインダクタなどの受動素子によって構成される。ＭＩＭキャパシタは誘電体膜の上層金属と下層金属により構成される。スパイラルインダクタは渦巻き状の配線である。
【０００４】
半導体基板面積を削減してコストを下げるために、整合回路を他の誘電体基板上に設ける場合がある（例えば、特許文献１参照）。また、受動素子の中でも占有面積が大きいスパイラルインダクタのみを他の誘電体基板上に設けることも提案されている（例えば、特許文献２参照）。また、小面積で大きなインダクタンスを得るために２つのスパイラルインダクタを積層し、両者の内端部を接続したインダクタが提案されている（例えば、特許文献３参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平７−２２１５５４号公報
【特許文献２】特開平５−２５１６２９号公報
【特許文献３】特開２００３−２４３５７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
整合回路として大きなインダクタンス（例えば１０ｎＨ以上）が必要な場合、スパイラルインダクタの配線のターン数を多くする必要がある。このため線路が長くなり回路損失が増大する。一方、損失を低減するために配線幅を大きくすると、占有面積が増加する。
【０００７】
この占有面積の増加を防ぐためにスパイラルインダクタの配線間隔を縮小すると、配線間の容量結合によりカットオフ周波数（誘導性から容量性へ変わる周波数）も低下する。このため、所望の帯域にて整合回路を構成するインダクタンスを得ることができないという問題があった。
【０００８】
また、スパイラルインダクタを他の誘電体基板上に設ける場合、デバイスサイズが増加し、かつ整合回路とトランジスタとの接続部における不整合を考慮する必要がある。
【０００９】
また、２つのスパイラルインダクタを積層した従来のインダクタでは、一方のスパイラルインダクタの外端部から内端部に向かう回転方向と、他方のスパイラルインダクタの内端部から外端部に向かう回転方向とが逆であった。このため、インダクタンスが低下するという問題があった。また、平面視において２つのスパイラルインダクタの配線が重なっていたため、容量が大きくなるという問題もあった。
【００１０】
本発明は、上述のような課題を解決するためになされたもので、その目的は損失や占有面積を増加させずに高いインダクタンスを実現することができる半導体装置を得るものである。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置は、半導体基板と、前記半導体基板上に設けられ、第１の内端部及び第１の外端部を有する渦巻き状の配線である第１のスパイラルインダクタと、前記第１のスパイラルインダクタを覆う絶縁膜と、前記絶縁膜上に設けられ、第２の内端部及び第２の外端部を有する渦巻き状の配線である第２のスパイラルインダクタと、前記絶縁膜を貫通して前記第１の内端部と前記第２の内端部を電気的に接続する接続部とを備え、前記第１のスパイラルインダクタの前記第１の外端部から前記第１の内端部に向かう回転方向と、前記第２のスパイラルインダクタの前記第２の内端部から前記第２の外端部に向かう回転方向とが同じであり、平面視において、前記第２のスパイラルインダクタの配線は、前記第１のスパイラルインダクタの配線間の隙間に配置されていることを特徴とする。
【発明の効果】
【００１２】
本発明により、損失や占有面積を増加させずに高いインダクタンスを実現することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態に係る半導体装置を示す上面図である。
【図２】図１のＡ−Ａ´に沿った断面図である。
【図３】比較例１に係る半導体装置を示す上面図である。
【図４】図３のＢ−Ｂ´に沿った断面図である。
【図５】比較例２に係る半導体装置を示す上面図である。
【図６】図５のＣ−Ｃ´に沿った断面図である。
【図７】本発明の実施の形態に係る半導体装置の変形例を示す上面図である。
【図８】図７の装置の等価回路図である。
【発明を実施するための形態】
【００１４】
本発明の実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１５】
図１は、本発明の実施の形態に係る半導体装置を示す上面図である。図２は図１のＡ−Ａ´に沿った断面図である。半導体基板１は、ＧａＡｓ基板、Ｓｉ基板、ＳｉＧｅ基板、ＧａＮ  ｏｎ  ＳｉＣ基板上、又はＧａＮ  ｏｎ  Ｓｉ基板などである。この半導体基板１上に、内端部２ａ及び外端部２ｂを有する渦巻き状の金属配線であるスパイラルインダクタ２が設けられている。
【００１６】
ＳｉＮ又はＳｉＯＮからなる絶縁膜３がスパイラルインダクタ２を覆っている。絶縁膜３上に、内端部４ａ及び外端部４ｂを有する渦巻き状の金属配線であるスパイラルインダクタ４が設けられている。コンタクトホール５が絶縁膜３を貫通して内端部２ａと内端部４ａを電気的に接続している。外端部４ｂ及び外端部２ｂは、それぞれスパイラルインダクタ２，４からなるインダクタの入力端子Ｐ１及び出力端子Ｐ２である。
【００１７】
半導体基板１上に半導体回路６が設けられている。半導体回路６は、外端部２ｂ，４ｂの少なくとも一方に接続されている。半導体回路６は、電界効果トランジスタやヘテロバイポーラトランジスタなどのトランジスタ、抵抗、キャパシタなどを含む。
【００１８】
本実施の形態の特徴として、スパイラルインダクタ２の外端部２ｂから内端部２ａに向かう回転方向と、スパイラルインダクタ４の内端部４ａから外端部４ｂに向かう回転方向とが同じである。
【００１９】
また、スパイラルインダクタ４の配線幅はスパイラルインダクタ２の配線間隔以下であり、平面視においてスパイラルインダクタ４の配線はスパイラルインダクタ２の配線間の隙間に配置されている。即ち、スパイラルインダクタ２，４の配線が交互に配置されている。
【００２０】
続いて、本実施の形態の効果を比較例１，２と比較して説明する。図３は比較例１に係る半導体装置を示す上面図である。図４は図３のＢ−Ｂ´に沿った断面図である。半導体基板１上にスパイラルインダクタ７、絶縁膜３、及び配線８が順に積層され、配線８がスパイラルインダクタ７の内端部に接続されている。
【００２１】
図５は比較例２に係る半導体装置を示す上面図である。図６は図５のＣ−Ｃ´に沿った断面図である。半導体基板１上に、配線９、絶縁膜３、及びスパイラルインダクタ１０が順に積層され、配線９がスパイラルインダクタ１０の内端部に接続されている。
【００２２】
比較例では、大きなインダクタンスを得るためにスパイラルインダクタ７，１０の配線のターン数を多くすると、線路が長くなり回路損失が増大する。一方、損失を低減するために配線幅を大きくすると、占有面積が増加する。この占有面積の増加を防ぐためにスパイラルインダクタ７，１０の配線間隔を縮小すると、配線間の容量結合によりカットオフ周波数が低下する。
【００２３】
これに対して、本実施の形態では、２つのスパイラルインダクタ２，４を積層するため、占有面積を増加させずに高いインダクタンスを実現することができる。また、小型化のためにスパイラルインダクタ２，４の配線間隔を極端に縮小する必要が無いため、カットオフ周波数の低下を防ぐこともできる。
【００２４】
また、損失低減のためにスパイラルインダクタ２，４の線路幅を増加させても占有面積の増加を抑えることができる。従って、このインダクタを持つ整合回路を半導体回路６と一体化したＭＭＩＣ化が容易となる。
【００２５】
また、本実施の形態では、スパイラルインダクタ２の外端部２ｂから内端部２ａに向かう回転方向と、スパイラルインダクタ４の内端部４ａから外端部４ｂに向かう回転方向とが同じである。即ち、外端部２ｂから内端部２ａ，４ａを経由して外端部４ｂに向かう信号は一定の向きに回転する。このため、インダクタンスの低下を防ぐことができる。
【００２６】
また、本実施の形態では、平面視においてスパイラルインダクタ４の配線はスパイラルインダクタ２の配線間の隙間に配置されている。これにより、容量の増加を防ぐことができ、占有面積の増加を抑えることもできる。
【００２７】
図7は、本発明の実施の形態に係る半導体装置の変形例を示す上面図である。半導体基板１上にスパイラルインダクタ２の代わりに隣接配置された２個のスパイラルインダクタ１１，１２を設け、絶縁膜３上にスパイラルインダクタ４の代わりに隣接配置された２個のスパイラルインダクタ１３，１４を設けられている。
【００２８】
スパイラルインダクタ１１，１３の内端部が互いに接続され、スパイラルインダクタ１２，１４の内端部が互いに接続されている。平面視において、スパイラルインダクタ１３の配線はスパイラルインダクタ１１の配線間の隙間に配置され、スパイラルインダクタ１４の配線はスパイラルインダクタ１２の配線間の隙間に配置されている。
【００２９】
図８は図７の装置の等価回路図である。インダクタＬ１はスパイラルインダクタ１１，１３からなり、インダクタＬ２はスパイラルインダクタ１２，１４からなる。
【００３０】
比較例では、それぞれ２つのスパイラルインダクタを積層したインダクタＬ１，Ｌ２を重ならないように近接配置できる。従って、これらのインダクタを有する整合回路の小型化が可能となる。その他、上記の実施の形態と同様の効果を得ることができる。
【００３１】
なお、本実施の形態では能動素子と同じ半導体基板上にインダクタを形成したが、これに限らず他の半絶縁基板上に形成してもよい。また、本実施の形態の半導体装置はＲＦ（Radio Frequency）モジュールに適用することができる。
【符号の説明】
【００３２】
１  半導体基板
２，１１，１２  スパイラルインダクタ（第１のスパイラルインダクタ）
２ａ  内端部（第１の内端部）
２ｂ  外端部（第１の外端部）
３  絶縁膜
４，１３，１４  スパイラルインダクタ（第２のスパイラルインダクタ）
４ａ  内端部（第２の内端部）
４ｂ  外端部（第２の外端部）
５  コンタクトホール（接続部）
６  半導体回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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