(57)【要約】【課題】コンフィギュレーションデータの更新情報を極めて簡素な信号で表現させ得る信号処理ユニットを提供する。【解決手段】信号処理ユニット１００は、コンフィギュレーションデータの更新情報が周波数信号によって表現され、当該周波数信号がＦＰＧＡから出力される。また、ＣＰＵでは、入力された周波数信号の周波数ｆに基づいて、コンフィギュレーションデータの更新情報を認識する処理を行うこととされる。このため、ＦＰＧＡでは、一つのデータｐｉｎから更新情報に係る信号を出力させることが可能となり、当該ＦＰＧＡに配備される他のデータｐｉｎを有効に利用できる。また、ＣＰＵでは、周波数信号の周波数ｆに基づいて更新情報を特定できるので、パルスエッジ等の間隔を検出することで直ちに更新情報を認識することが可能となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
プログラムの規定に基づいて信号の入力動作及び出力動作を行うＣＰＵと、バスラインを介して前記ＣＰＵに接続される書換可能論理素子と、外部表示装置へ接続され情報の送受信を行う情報出力部と、を備える信号処理ユニットにおいて、
前記書換可能論理素子は、同種機能を構築させるコンフィギュレーションの更新情報を周波数信号によって出力させ、
前記ＣＰＵは、前記周波数信号に基づいて前記更新情報を認識する更新情報認識部と、前記更新情報を前記外部表示装置へ出力させる更新情報送信部と、が構築されており、
前記バスラインは、複数の信号線からデータバスが構成され、当該データバスを構成する複数の信号線のうち一つのみを利用して前記周波数信号を伝送させることを特徴とする信号処理ユニット。
【請求項２】
プログラムの規定に基づいて信号の入力動作及び出力動作を行うＣＰＵと、バスラインを介して前記ＣＰＵに接続される書換可能論理素子と、外部表示装置へ接続され情報の送受信を行う情報出力部と、を備える信号処理ユニットにおいて、
前記書換可能論理素子は、同種機能を構築させるコンフィギュレーションの更新情報をマルチ信号によって表現させる更新情報出力回路と、前記マルチ信号を周波数信号へ変換させて出力させる信号変換回路とが構築され、
前記ＣＰＵは、前記周波数信号に基づいて前記更新情報を認識する更新情報認識部と、前記更新情報を前記外部表示装置へ出力させる更新情報送信部と、が構築されており、
前記バスラインは、複数の信号線からデータバスが構成され、当該データバスを構成する複数の信号線のうち一つのみを利用して前記周波数信号を伝送させることを特徴とする信号処理ユニット。
【請求項３】
前記ＣＰＵは、前記周波数信号の入力を要求する信号要求部が構築され、
前記書換可能論理処理は、前記信号要求部からの入力要求に応じて、前記周波数信号を出力させることを特徴とする請求項１又は請求項２に記載の信号処理ユニット。
【請求項４】
前記外部表示装置と、請求項１乃至請求項３の何れか一項に記載の信号処理ユニットを複数配備させた信号処理ユニット群とから構成される統合管理システムにおいて、
前記外部表示装置は、前記信号処理ユニットの各々の情報を集中管理していることを特徴とする統合管理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号処理ユニット、及び、これを備える統合管理システムに関する。
【背景技術】
【０００２】
ＦＰＧＡ（Field-Programmable Gate Array）等の書換可能論理素子は、当該素子を基板へ実装させた後であっても、コンフィギュレーションデータをロードさせることにより、新たな論理素子（ＩＣ）へ機能変更・機能拡張させることが可能である。
【０００３】
其の反面、コンフィギュレーションデータが変更されたＦＰＧＡは、外見からは其の変化を判別することが出来なく、現在設定されているコンフィギュレーションを確認することが非常に困難である。一例として、ＪＴＡＧを介してコンフィギュレーションデータをベリファイさせることが考えられるが、かかる処理は時間を要し、また、装置を分解してＪＴＡＧ端子にケーブルを接続するといった作業が非常に煩雑である。
【０００４】
特開平１０−２９３７００（特許文献１）では、ＦＰＧＡに設定されたコンフィギュレーションの情報をＣＰＵ（Central Processing Unit）によって判別する方法が紹介されている。かかる判別方法は、ＦＰＧＡ内蔵の記憶領域にＦＰＧＡのコンフィギュレーションと対応するＩＤコードを記憶させており、ＣＰＵからＩＤコードの要求が行われると、要求されたＦＰＧＡは、データバスを介してＩＤコードを示す情報を出力させる。そして、ＣＰＵでは、かかる情報からＩＤコードを認識し、当該ＩＤコードが正しいか否かの判別を行う。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−２９３７００
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＩＤコードは、コンフィギュレーションデータを特定するための機能情報及びバージョン情報等が含まれており、１ｂｉｔでこれらの情報を同時に表現することはできない。このため、ＩＤコードは、複数ｂｉｔから構成されることで表現される。例えば、ＩＤコードを８ｂｉｔで表現させる場合、機能情報を前段４ｂｉｔで表現させ、バージョン情報（特許請求の範囲における更新情報）を後段４ｂｉｔで表現させるといったことが考えられる。
【０００７】
従って、書換可能論理素子からＣＰＵへＩＤコードを伝送させる場合、書換可能論理素子に設けられたデータｐｉｎが複数用いられることとなる。しかし、書換可能論理素子は、ＰＷＭ信号の出力又はセンサからの検出信号の出力等といった制御上の信号出力を本来の使用目的とするところ、装置の制御に無関係な信号（ＩＤコードを表す信号）の為に多くのデータｐｉｎを用いることは好ましくない。特に、バージョン情報は、書換可能論理素子の本来目的からすると付属的な情報に過ぎないので、これを表す信号は、書換可能論理素子の機能を必要以上に浸食するような形態の信号であってはならない。これと併せて、低機能のＰＬＤ（ＣＰＬＤ等）を用いて書換可能論理素子の低コスト化を狙う場合、当該ＰＬＤには、信号の送受信を行うデータｐｉｎ数、及び、論理回路をコンフィギュレートさせる領域自体が限られてしまうので、付属的機能を目的としたバージョン情報を極力簡素なデータ構造で表現することが強く要求される。
【０００８】
一方、ＣＰＵの要求タイミングに応じてＦＰＧＡから１ｂｉｔずつ信号を出力すれば、複数ｂｉｔから成るＩＤデータを１つのデータｐｉｎで出力させることは可能である。しかし、かかる処理では、１ｂｙｔｅ（例えば、１ｂｙｔｅを８ｂｉｔで構成）のＩＤデータを同時に出力させる技術と比較して、ＣＰＵによるＩＤデータの認識動作が遅くなるとの問題が生じる。特に、バージョン情報は、プログラムの修正毎に更新される情報であるので、これを示すデータ構造は大きくなる傾向にある。そうすると、ＩＤデータのｂｉｔ数もこれに応じて増加し、ＣＰＵで行われるＩＤデータの認識処理の負担が増えてしまう。
【０００９】
本発明は上記課題に鑑み、コンフィギュレーションデータの更新情報を極めて簡素な信号で表現できる信号処理ユニットの提供を目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明では次のような信号処理ユニットの構成とする。即ち、プログラムの規定に基づいて信号の入力動作及び出力動作を行うＣＰＵと、バスラインを介して前記ＣＰＵに接続される書換可能論理素子と、外部表示装置へ接続され情報の送受信を行う情報出力部と、を備える信号処理ユニットにおいて、
前記書換可能論理素子は、同種機能を構築させるコンフィギュレーションの更新情報を周波数信号によって出力させ、
前記ＣＰＵは、前記周波数信号に基づいて前記更新情報を認識する更新情報認識部と、前記更新情報を前記外部表示装置へ出力させる更新情報送信部と、が構築されており、
前記バスラインは、複数の信号線からデータバスが構成され、当該データバスを構成する複数の信号線のうち一つのみを利用して前記周波数信号を伝送させることとする。
【００１１】
また、本発明では次のような信号処理ユニットの構成としても良い。即ち、プログラムの規定に基づいて信号の入力動作及び出力動作を行うＣＰＵと、バスラインを介して前記ＣＰＵに接続される書換可能論理素子と、外部表示装置へ接続され情報の送受信を行う情報出力部と、を備える信号処理ユニットにおいて、
前記書換可能論理素子は、同種機能を構築させるコンフィギュレーションの更新情報をマルチ信号によって表現させる更新情報出力回路と、前記マルチ信号を周波数信号へ変換させて出力させる信号変換回路とが構築され、
前記ＣＰＵは、前記周波数信号に基づいて前記更新情報を認識する更新情報認識部と、前記更新情報を前記外部表示装置へ出力させる更新情報送信部と、が構築されており、
前記バスラインは、複数の信号線からデータバスが構成され、当該データバスを構成する複数の信号線のうち一つのみを利用して前記周波数信号を伝送させることとする。
【００１２】
好ましくは、前記ＣＰＵは、前記周波数信号の入力を要求する信号要求部が構築され、前記書換可能論理処理は、前記信号要求部からの入力要求に応じて、前記周波数信号を出力させることとする。
【００１３】
また、前記外部表示装置と、上述した何れか一つの発明の信号処理ユニットを複数配備させた信号処理ユニット群とから構成される統合管理システムにおいて、前記外部表示装置は、前記信号処理ユニットの各々の情報を集中管理していることとしても良い。
【発明の効果】
【００１４】
本発明に係る信号処理ユニットによると、コンフィギュレーションデータの更新情報が周波数信号によって表現され書換可能論理素子（ＦＰＧＡ，ＰＬＤ等）から出力されると共に、当該信号の周波数に基づいてＣＰＵが更新情報を認識する処理を行っている。このため、書換可能論理素子では、一つのデータｐｉｎから更新情報に係る信号を出力させることが可能となり、当該書換可能論理素子に配備される他のデータｐｉｎ及びコンフィギュレート領域を有効に利用できる。また、ＣＰＵでは、周波数信号の周波数に基づいて更新情報を特定できるので、パルスエッジ等の間隔を検出することで直ちに更新情報を認識することが可能となる。
【図面の簡単な説明】
【００１５】
【図１】実施例１に係る信号処理ユニットの構成を示す図。
【図２】実施例２に係る信号処理ユニットの構成を示す図。
【図３】実施例３に係る信号処理ユニットの構成を示す図。
【図４】実施例４に係る統合管理システムの構成を示す図。
【発明を実施するための形態】
【００１６】
以下、図１乃至図４を参照して、本発明に係る実施例を説明する。尚、図１は実施例１に係る信号処理ユニットの構成を説明する図であり、図２は実施例２に係る信号処理ユニットの構成を説明するものであり、図３は実施例３に係る信号処理ユニットの構成を説明するものであり、図４は統合管理システムの構成を説明するものである。
【実施例１】
【００１７】
図１に示す如く、信号処理ユニット１００は、ＣＰＵ（１１０）と、書換可能論理素子１２０と、情報出力部１１３とから構成される。
【００１８】
書換可能論理素子１２０は、ＦＰＧＡ（Field-Programmable Gate Array）又はＰＬＤ（Programmable Logic Device）が用いられ、コンフィギュレーションデータによって所定の機能が構築される。基本セルがＳＲＡＭといった揮発性回路である場合、コンフィギュレーションデータは、信号処理ユニット１００の起動毎にコンフィギュレーションＲＯＭから読み込まれ、その都度、書換可能論理素子１２０をコンフィギュレートさせる。また、ＥＥＰＲＯＭといった不揮発性回路を基本セルとした構造の場合、書換可能論理素子１２０は、コンフィギュレーションされた機能が電源遮断後も維持される。以下、書換可能論理素子は、ＦＰＧＡ（１２０）と呼びかえることとするが、特許請求の範囲にあってはＰＬＤも含まれるものとする。
【００１９】
ＦＰＧＡ（１２０）では、図示の如く、周波数信号出力回路１２１が構築される。当該周波数信号出力回路１２１は、振動子等から周期的な電気信号を受け、これを分周させて適宜な周波数ｆに設定し、これを周波数信号として出力させる。この周波数ｆは、コンフィギュレーションデータによって設定され、更新回数・修正内容に応じて其の値が定められる。例えば、更新回数が０回のとき周波数ｆを１０ｋＨｚに設定し、更新回数が１回のとき周波数ｆを１５ｋＨｚに設定する等して、更新回数が一つ増える毎に周波数ｆを変更させる。このように、本実施例に係る更新情報は、周波数ｆの値のみによって表現できるので、複数ｂｉｔから成るデータ構造としなくとも、極めて多くの更新情報を表現させることが可能となる。
【００２０】
かかる周波数信号は、コンフィギュレーションデータの機能情報を表現させる場合にも、一つの信号で表現させることが可能である。更に、更新情報と機能情報との組み合わせに対応させて周波数ｆを設定させれば、一つの周波数信号によって更新情報及び機能情報の両情報を表現させることが可能となる。尚、機能情報とは、ＦＰＧＡ（１２０）に構築させるコンフィギュレーションデータの種別を指すものであって、この情報が一致する場合、ＦＰＧＡ（１２０）の機能が一致することとなる。但し、同じ機能を目的とするコンフィギュレーションデータであってもバージョンアップ等によって更新されるので、コンフィギュレーションデータの情報を確認するには、更新情報が一致しているか否かの確認が必要となる。
【００２１】
一般に市販されるＦＰＧＡ（１２０）は、データｐｉｎ（入力ｐｉｎ，出力ｐｉｎ）が複数設けられ、これらの一部は、ＣＰＵバスを構成する信号線に適宜接続されることとなる。ここで、本実施例に係るＦＰＧＡは、一つのデータｐｉｎから周波数信号が出力されるので、同ＦＰＧＡに配される他のデータｐｉｎは本来目的の信号出力等に有効活用できる。また、使用するデータｐｉｎが余ることとなれば、データｐｉｎの少ない安価なＦＰＧＡを用いることも可能となる。
【００２２】
ＣＰＵ（１１０）は、演算装置，レジスタ，制御装置，及び，各種インターフェースを具備し、プログラムに規定される命令を読み込んで、命令列順に処理を順次実行させていく。ＣＰＵ（１１０）は、プログラムの規定に基づいて、各種信号の入力動作及び出力動作を行う。このプログラムは、メモリ装置に記憶されており、メモリ装置は、プログラムを格納させている他、ＣＰＵ（１１０）で認識された情報を適宜記憶させておく。このメモリ装置は、ＣＰＵ（１１０）に内蔵されているものであっても良く、外部へ別途設けられるものであっても良い。
【００２３】
本実施例に係るＣＰＵ（１１０）は、アドレスバス，データバス，コントロールバスが設けられ、これらのバスを介してＦＰＧＡ（１２０）に接続される。そして、このＣＰＵバスを介して、ＦＰＧＡ（１２０）との信号通信が行われる。特に、データバスは、複数の信号線によって構成され、これら信号線の一部がＦＰＧＡ（１２０）のデータｐｉｎに接続される。そして、この信号線の一つは、周波数信号を受信するための信号線として用いられる。
【００２４】
かかるＣＰＵ（１１０）は、プログラムと協働することで、更新情報認識部１１１と更新情報送信部１１２とを構築させている。このうち、更新情報認識部１１１は、周波数ｆの値と更新情報とを対応させたマップを具備しており、周波数信号から周波数ｆを検出すると、マップを参照することで周波数ｆに対応する更新情報を認識する。この更新情報認識部１１１では、周波数ｆを検出するにあたり特段時間を要することは無いので、更新情報の特定が直ちに行われることとなる。特に、周波数情報を１ｂｉｔずつ受信する方法と比較して、更新情報を検出するに要する時間は、格段に短縮されることとなる。
【００２５】
一方、更新情報送信部１１２は、情報出力部１１３から出力される情報を制御する。本実施例に係る更新情報送信部１１２は、プログラムによって更新情報の出力指令が行われると、認識したコンフィギュレーションデータの更新情報を情報出力部１１３から出力させる。
【００２６】
尚、本実施例にあっては、情報の送受信可能なＣＯＭポートが情報出力部１１３として用いられ、シリアルケーブルを介してＣＯＭポートと外部表示装置１３０とが接続される。外部表示装置１３０は、信号処理部１３１と表示部１３２とから構成される。信号処理部１３１では、ＣＰＵ（１１０）から更新情報を受信すると、これを表示部１３２に表示させるように処理動作が行われる。従って、外部表示装置１３０の操作者は、表示部１３２に映し出された更新情報を参照して、検査対象のＦＰＧＡ（１１０）のコンフィギュレーションデータがどの更新情報であるかを知ることができる。
【００２７】
上述の如く、本実施例に係る信号処理ユニット１００によると、コンフィギュレーションデータの更新情報が周波数信号によって表現され、当該周波数信号がＦＰＧＡ（１２０）から出力される。また、ＣＰＵ（１１０）では、入力された周波数信号の周波数ｆに基づいて、コンフィギュレーションデータの更新情報を認識する処理を行うこととされる。このため、ＦＰＧＡ（１２０）では、一つのデータｐｉｎから更新情報に係る信号を出力させることが可能となり、当該ＦＰＧＡ（１２０）に配備される他のデータｐｉｎを有効に利用できる。これと併せて、ＣＰＵ（１１０）では、周波数信号の周波数ｆに基づいて更新情報を特定できるので、パルスエッジ又はゼロクロス等の間隔を検出することで直ちに更新情報を認識することが可能となる。
【実施例２】
【００２８】
本実施例に係る信号処理ユニット２００は、図２に示す如く、周波数信号出力回路の構成が変更されている。具体的に説明すると、かかる周波数信号出力回路２２１は、更新情報出力回路１２２と信号変換回路１２３とから構成される。以下の説明において、図２に示される構成のうち実施例１の構成部と同一箇所については、其の機能等の説明を省略することとする（実施例３及び実施例４についても同じ）。
【００２９】
更新情報出力回路１２２は、コンフィギュレーションデータの更新情報を、複数の信号（マルチ信号ｉｎｆｏ）によって出力させる。同図にあっては、４ｂｉｔによって更新情報を表す信号が構成される。
【００３０】
信号変換回路１２３は、入力された信号（マルチ信号ｉｎｆｏ）を周波数信号へ変換させて、データバスの信号線へ其の周波数信号を出力させる。かかる信号変換回路１２３は、周期的な電気信号を生成させる回路と、マルチ信号の示す情報に応じて「周期的な電気信号」の分周値をセレクトする回路とが設けられている。そして、信号変換回路１２３は、更新情報出力回路１２２からマルチ信号ｉｎｆｏが入力されると、其の信号の示す情報に基づいて分周値が設定され、出力すべき周波数信号の周波数ｆを決定する。
【００３１】
本実施例に係るＦＰＧＡ（１２０）では、コンフィギュレーションデータが変更されると、更新情報出力回路１２２のみを書き換えるだけで、コンフィギュレーションデータに対応した更新情報を信号変換回路１２３から出力させることができる。また、実施例１と同様、ＦＰＧＡ（１２０）のデータｐｉｎは、１ｐｉｎのみで周波数信号を伝送させることが可能であり、ＣＰＵ（１１０）では、この簡素な信号に基づいて、表示部１３２に更新情報を表示させることが可能となる。
【実施例３】
【００３２】
ところで、ＣＰＵ等の電子素子では、高周波ノイズによって誤動作等の悪影響が生じることがある。このため、ＣＰＵ（１１０）の入力ポートへ周波数信号を常に印加させることは、ＣＰＵ（１１０）の安定動作を保障する上で好ましくない。本実施例は、かかる不具合が生じた場合の対策案として検討された信号処理ユニットである。
【００３３】
図示の如く、ＦＰＧＡ（１２０）は、出力ＧＡＴＥ回路１２４が追加構成され、更新情報出力回路１２２及び信号変換回路１２３及び出力ＧＡＴＥ回路１２４によって、周波数信号出力回路３２１が形成される。かかる出力ＧＡＴＥ回路１２４は、信号変換回路１２３の後段に設けられ、出力端がデータバスに接続され、入力端の一方がコントロールバスに接続され、入力端の他方では周波数信号が入力される。周波数信号が入力されている場合、出力ＧＡＴＥ回路１２４は、コントロールバスから入力要求信号が印加されると、周波数信号を通過させ、入力要求信号の印加が止まると、周波数信号を遮断させよう動作する。
【００３４】
ＣＰＵ（１１０）は、信号要求部１１４が追加構成される。当該信号要求部１１４は、コントロールバスを介して出力ＧＡＴＥ回路１２４に接続されている。信号要求部１１４では、周波数信号の入力が必要な期間のみ、当該周波数信号の入力要求を行う信号（入力要求信号）をコントロールバスへ出力させる。
【００３５】
かかる構成を具備する信号処理ユニット３００では、入力要求信号が所定期間に限ってＣＰＵ（１１０）から出力されるので、ＦＰＧＡ（１２０）では一時的にしか周波数信号をＣＰＵ（１１０）へ出力できない。このため、ＣＰＵ（１１０）では、周波数信号が入力される期間が限定されるので、他の必要な処理をこの期間以外で実行させるようにすれば、誤動作等といった処理上の不具合を低減させることが可能となる。
【００３６】
尚、上述した実施例１〜実施例３では書換可能論理素子をＦＰＧＡとして説明してきたが、本願の特許請求の範囲に記載される発明は、書換可能論理素子としてＰＬＤ（ＣＰＬＤ等）を適用させた場合、これによる特有の効果が更に生じる。一般に、ＦＰＧＡは、ＣＬＢと呼ばれる簡素な論理ブロックの集合体なので、マクロセルのようなセル構造のＰＬＤと比較してロジック規模を大規模化できる。反面、ＰＬＤは、ＦＰＧＡと比較してロジック規模が小さいという特徴を有するので、機能が最小限に抑えられた素子として用いる際に適している。このように、簡素な機能のＰＬＤは、これを用いることが許される場面で使用され、回路全体の低コスト化に貢献する場合が多い。
【００３７】
かかるＰＬＤは、信号の送受信を行うデータｐｉｎ数、及び、論理回路をコンフィギュレートさせる領域自体が限られてしまうので、付属的機能を目的としたバージョン情報を極力簡素なデータ構造で表現することが強く要求される。これに対し、実施例１〜実施例３に係る発明では、ＩＤコード又はバージョン情報を簡素化できるので、ＰＬＤを用いる場合非常に好適な組み合わせとなる。また、ＩＤコードをバージョン情報のみによって構成させることで、当該情報の簡素化が更に進められ、ＰＬＤの機能を制御動作用の信号処理へ有効に割り当てることが可能となる。
【実施例４】
【００３８】
図４には、実施例１〜実施例３の使用形態を発展させた統合管理システムが示されている。当該統合管理システム４００は、信号処理ユニット群と外部表示装置１３０とから構成される。
【００３９】
信号処理ユニット群は、複数の信号処理ユニットが配備され、本実施例では３ユニット１００ａ〜１００ｃから構成される。これら各々の信号処理ユニットは、実施例１乃至実施例３で説明した何れの信号処理ユニットも適用できる。尚、本実施例では、信号処理ユニット１００ａの更新情報がｖｅｒ１とされ、信号処理ユニット１００ｂの更新情報がｖｅｒ２とされ、信号処理ユニット１００ｃの更新情報がｖｅｒ２とされていることとする。
【００４０】
外部表示装置１３０は、ＣＯＭポートを介して各々の信号処理ユニット１００ａ〜１００ｃに接続されている。外部表示装置１３０と各ＣＰＵ（１１０）は、所定の通信プロトコルに基づいて情報の送受信が行われる。其の情報には、コンフィギュレーションデータの更新情報も含まれ、この他、各ユニットでのエラーログや、各種のセンサ情報等も含まれる。このように、本実施例に係る統合管理システム４００は、信号処理ユニット１００ａ〜１００ｃでの情報を集中管理している。
【００４１】
外部表示装置１３０では、各ユニットに搭載されるＦＰＧＡ（１２０）の更新情報が表示され、操作者は、信号処理ユニット１１０ａのＦＰＧＡがアップデートされていないことに気付くことになる。この場合、アップデートされていないＦＰＧＡのコンフィギュレーションデータのみを書き換えれば良いので、統合管理システム４００の補修作業の効率化が図られる。
【００４２】
ここで、更新情報を示す信号は、コンフィギュレーションデータをアップグレードする毎に更新される。従って、従来技術のように、複数の信号によって更新情報を表現させる場合には、予定されるアップグレードの回数よりも十分多く更新情報を更新できるよう、データバスの信号線の数を増やさなければならない。これに対し、本実施例に係る信号処理ユニットでは、一つの信号線を用いて更新情報を伝送することが可能であるので、データバスを構成する信号線を不必要に多く設定させる必要が無くなる。
【００４３】
また、統合管理システム４００は、ビル又は工場等で用いられるような、複数台の室外機を備える空調システムで有用とされる。かかる場合、信号処理ユニットは、室外機の各々に配備され、そのうちのＦＰＧＡ（１２０）は、インバータを制御するためのＰＷＭ信号を出力したり、温度情報や電流値情報といったセンサ信号をＣＰＵ（１１０）へ出力させたりする。
【００４４】
空調システムで用いられる室外機は、ビル内の空調整備又は家屋のリフォーム工事等に伴い、追加増設が予定されている機器である。このため、室外機の増設が行われれば、信号処理ユニットも同じく増設されなければならない。このような用途で用いられる信号処理ユニットは、室外機一台当たりの価格を可能な限り低く設定させる要請が強い為、基板の低コスト化、使用する電気的素子の低コスト化が厳格に検討される。このような要請に対して、本実施例に係る信号処理ユニットは、データバスの構成を簡素化できるので基板の低コスト化を実現させ得ると供に、ＦＰＧＡ（１２０）の低コスト化についても十分貢献し得る。即ち、かかる空調システムは、低コスト化の要請に十分対応し得るものとなる。
【符号の説明】
【００４５】
１００  信号処理ユニット，  １１０  ＣＰＵ，  １１１  更新情報認識部，  １１２  更新情報送信部，  １１３  情報出力部，  １２０  書換可能論理素子，  １２１  周波数信号出力回路，  １２２  更新情報出力回路，  １２３  信号変換回路，  １２４  出力ゲート回路，  １３０  外部表示装置，  １３１  情報処理部，  １３２  ディスプレイ，４００  統合管理システム，
【図１】
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【図２】
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【図３】
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【図４】
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