(57)【要約】【課題】誘電膜の改質が進まず、ウェットエッチレートが速く、そのために歩留まりを落していた。【解決手段】複数の溝部を有するとともに、前記溝部間に少なくとも１つのピラー部を有し、かつ、前記ピラー部の下部の側壁に側壁凹部を有する半導体基板と、前記側壁凹部内の側壁面を覆うポリシリコン膜と、前記溝部内に埋め込まれるとともに緻密化された誘電膜と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板に複数の溝部を形成して前記溝部間に少なくとも１つのピラー部を形成する工程と、
前記ピラー部の上部の側壁を維持して前記ピラー部の下部の側壁に側壁凹部を形成する工程と、
前記側壁凹部内の側壁面にアモルファスシリコン膜を形成する工程と、
前記アモルファスシリコン膜を含む基板全面に誘電膜を成膜する工程と、
前記アモルファスシリコン膜の少なくとも一部を酸化させつつ前記誘電膜を緻密化させる工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記ピラー部を形成する工程では、前記半導体基板上にフィールド絶縁膜を成膜し、その後、前記フィールド絶縁膜を残す領域の上にレジストを形成し、その後、前記レジストをマスクとして前記フィールド絶縁膜、半導体基板の一部をドライエッチングし、その後、前記レジストを除去し、その後、前記フィールド絶縁膜及び前記半導体基板の側壁にサイドウォールを形成し、その後、前記フィールド絶縁膜及び前記サイドウォールをマスクとして前記溝部を形成することで前記ピラー部を形成し、
前記側壁凹部を形成する工程では、前記フィールド絶縁膜及び前記サイドウォールをマスクとして前記ピラー部を含む前記半導体基板をエッチングすることにより前記側壁凹部を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記側壁凹部を形成する工程の後、かつ、前記アモルファスシリコン膜を形成する工程の前に、前記側壁凹部を含む基板全面に絶縁膜を形成する工程を含み、
前記アモルファスシリコン膜を形成する工程では、前記側壁凹部内に前記絶縁膜を介して前記アモルファスシリコン膜を形成することを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項４】
前記ピラー部を形成する工程の後、かつ、前記側壁凹部を形成する工程の前に、前記半導体基板におけるメモリセル領域の周辺に配された周辺回路領域の表面にカバー絶縁膜を形成する工程を含み、
前記側壁凹部を形成する工程では、前記メモリセル領域における前記ピラー部の下部の側壁に前記側壁凹部を形成することを特徴とする請求項１乃至３のいずれか一に記載の半導体装置の製造方法。
【請求項５】
前記誘電膜を成膜する工程では、ポリシラザンＳＯＤ膜又はＴＥＯＳ膜を用いて前記誘電膜を成膜することを特徴とする請求項１乃至４のいずれか一に記載の半導体装置の製造方法。
【請求項６】
前記アモルファスシリコン膜の少なくとも一部を酸化させつつ前記誘電膜を緻密化させる工程では、前記アモルファスシリコン膜における酸化していない部分がポリシリコン膜になることを特徴とする請求項１乃至５のいずれか一に記載の半導体装置の製造方法。
【請求項７】
複数の溝部を有するとともに、前記溝部間に少なくとも１つのピラー部を有し、かつ、前記ピラー部の下部の側壁に側壁凹部を有する半導体基板と、
前記側壁凹部内の側壁面を覆うポリシリコン膜と、
前記溝部内に埋め込まれるとともに緻密化された誘電膜と、
を備えることを特徴とする半導体装置。
【請求項８】
前記ピラー部の上部の側壁面を覆うサイドウォールを備えることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記半導体基板と前記ポリシリコン膜との間に配された絶縁膜を備え、
前記絶縁膜は、前記半導体基板と前記誘電膜との間にも配されていることを特徴とする請求項７又は８記載の半導体装置。
【請求項１０】
前記半導体基板は、メモリセル領域の周辺に周辺回路領域を有し、
前記半導体基板は、前記メモリセル領域において、前記溝部及び前記ピラー部並びに前記側壁凹部を有し、
前記半導体基板は、前記周辺回路領域において、複数の他の溝部を有するとともに、前記他の溝部間に少なくとも１つの他のピラー部を有し、かつ、前記他のピラー部の下部の側壁に側壁凹部を有さず、
前記周辺回路領域において前記半導体基板と前記誘電膜との間に配されたカバー絶縁膜を有することを特徴とする請求項７乃至９のいずれか一に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子分離領域を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置においては、シリコン基板上の複数のトランジスタを電気的に分離するために、トランジスタ間のシリコン基板上に素子分離領域が形成される。このような半導体装置では、デバイスの高密度化のために、シリコン基板に形成されたトレンチ（溝）に絶縁材料が埋め込まれたＳＴＩ（Shallow Trench Isolation）型の素子分離領域を有するものがある。ＳＴＩ型の素子分離領域では、トレンチへの絶縁材料の埋込性を向上させて歩留まりを向上させるために、例えば、特許文献１では、シリコンウェハに形成されたトレンチ内にシリコン酸化膜及びシリコン窒化膜を介してライナ膜（アモルファスシリコン膜、５ｎｍ程度）を堆積し、当該ライナ膜上に誘電膜（ＳＯＤ膜；spin-on dielectric、ＴＥＯＳ膜；Tetraethyl ortho silicate）を堆積し、その後、ドライ酸素雰囲気中で熱処理（緻密化処理）を行うことにより、誘電膜及びライナ膜を酸化（改質）させている。ライナ膜は、誘電膜を均一に緻密化させる役割をなす。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２００７／００５９８９９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
以下の分析は、本願発明者により与えられる。
【０００５】
しかしながら、ライナ膜となる５ｎｍ程度の薄いアモルファスシリコン膜を制御よく堆積することは難しい。５ｎｍより厚い場合は、ポリシリコンが残ってしまい、ショートの原因となり、一方、５ｎｍより薄い場合は、誘電膜の改質が進まないという問題がある。
【０００６】
また、微細なＭＯＳＬＳＩの素子分離形成において、酸化膜の埋設性に優れたポリシラザンＳＯＤ膜を誘電膜として適用した場合、素子分離幅の狭いところではポリシラザンＳＯＤ膜の改質が進まず、ウェットエッチレートが速く、そのために歩留まりを落していた。
【課題を解決するための手段】
【０００７】
本発明の第１の視点においては、半導体装置の製造方法において、半導体基板に複数の溝部を形成して前記溝部間に少なくとも１つのピラー部を形成する工程と、前記ピラー部の上部の側壁を維持して前記ピラー部の下部の側壁に側壁凹部を形成する工程と、前記側壁凹部内の側壁面にアモルファスシリコン膜を形成する工程と、前記アモルファスシリコン膜を含む基板全面に誘電膜を成膜する工程と、前記アモルファスシリコン膜の少なくとも一部を酸化させつつ前記誘電膜を緻密化させる工程と、を含むことを特徴とする。
【０００８】
本発明の第２の視点においては、半導体装置において、複数の溝部を有するとともに、前記溝部間に少なくとも１つのピラー部を有し、かつ、前記ピラー部の下部の側壁に側壁凹部を有する半導体基板と、前記側壁凹部内の側壁面を覆うポリシリコン膜と、前記溝部内に埋め込まれた誘電膜と、を備えることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、アモルファスシリコン膜を酸化させることによりシリコン酸化膜の改質性が向上するので、改質されたシリコン酸化膜のウェットエッチレートをＨＤＰ（High Density Plasma）酸化膜並みに低減でき、その結果、歩留まりを向上させることができる。アモルファスシリコン膜の酸化に伴う体積膨張でシリコン酸化膜は両側壁から押される力を受けながら改質されるので効果的に改質できる。また、ＳＯＩ基板に近い構造を有するので、トランジスタの短チャネル効果を抑制できる。さらに、アモルファスシリコン膜が側壁凹部内にあり基板表面に現れないので、アモルファスシリコン膜において酸化しなかったポリシリコン部分の残りによるショート等が低減し、歩留まりが向上する。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態１に係る半導体装置の構成を模式的に示した（Ａ）メモリセル領域の部分平面図、（Ｂ）Ｘ−Ｘ´間及び周辺回路領域の断面図である。
【図２】本発明の実施形態１に係る半導体装置の製造方法を模式的に示したメモリセル領域及び周辺回路領域の工程断面図である。
【図３】本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図２に続くメモリセル領域及び周辺回路領域の工程断面図である。
【図４】本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図３に続くメモリセル領域及び周辺回路領域の工程断面図である。
【図５】本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図４に続くメモリセル領域及び周辺回路領域の工程断面図である。
【図６】本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図５に続くメモリセル領域及び周辺回路領域の工程断面図である。
【図７】本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図６に続くメモリセル領域及び周辺回路領域の工程断面図である。
【発明を実施するための形態】
【００１１】
［実施形態の概要］
本発明の実施形態１に係る半導体装置について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体装置の構成を模式的に示した（Ａ）メモリセル領域の部分平面図、（Ｂ）Ｘ−Ｘ´間及び周辺回路領域の断面図である。
【００１２】
図１を参照すると、半導体装置１は、シリコン基板１１上にトランジスタが形成された装置であり、例えば、メモリセルが形成されるメモリセル領域４の周辺に周辺回路領域５を有する半導体記憶装置とすることができる。半導体装置１は、トランジスタが形成される活性領域２と、活性領域２間を電気的に分離する素子分離領域３と、を有する。
【００１３】
シリコン基板１１は、素子分離領域３において溝部１５を有する。シリコン基板１１は、溝部１５間において基部から上に突出した柱状のピラー部１１ａ、１１ｃを有する。ピラー部１１ａは、メモリセル領域４に形成されたシリコン基板１１の部分であり、頂部に活性領域１１ｂを有する。ピラー部１１ａは、側壁が活性領域１１ｂよりも凹んだ側壁凹部１７を有する。つまり、活性領域１１ｂはシリコン基板１の本体と細いピラー部１１ａのみで接続され、ピラー部１１ａ及び活性領域１１ｂを組み合わせた部分は断面形状がＴ字型となっており、シリコン基板１１のメモリセル領域４においてはＳＯＩ（Silicon On Insulator）基板のようにシリコン部分（活性領域に相当）が絶縁膜で島状に孤立して設けられた構成に近い構造なっている。ピラー部１１ｃは、周辺回路領域５に形成されたシリコン基板１１の部分であり、頂部に活性領域１１ｄを有する。ピラー部１１ｃは、側壁面がシリコン酸化膜１６で覆われており、活性領域１１ｄよりも側壁間の距離が大きくなっている。活性領域１１ｂ、１１ｄは、トランジスタのチャネルやソース・ドレイン領域となる。
【００１４】
活性領域１１ｂ、１１ｄの周囲には、シリコン酸化膜２６を介してサイドウォール１４（例えば、シリコン酸化膜）が形成されている。シリコン基板１１（メモリセル領域４のピラー部１１ａの側壁面、活性領域１１ｂの下面を含む）、及び、周辺回路領域５のシリコン酸化膜１６、並びに、サイドウォール１４（メモリセル領域４及び周辺回路領域５）の表面には、絶縁膜１８が形成されている。絶縁膜１８は、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜が順に積層した絶縁膜とすることができる。なお、サイドウォール１４は、省略することも可能である。
【００１５】
絶縁膜１８におけるメモリセル領域４のピラー部１１ａを覆う部分の表面にポリシリコン膜１９ａが形成されている。ポリシリコン膜１９ａは、側壁凹部１７内にあり、つまり、活性用域１１ｂ（サイドウォール１４を含めても可）の下面を覆う絶縁膜１８の下にあり、シリコン基板１１の表面に表れず、ワード線（ゲート電極）となるポリシリコン膜２１と接しないようになっている。溝部１５内における絶縁膜１８乃至ポリシリコン膜１９ａ上には、シリコン酸化膜２４（緻密化された誘電膜）が埋め込まれている。ポリシリコン膜１９ａは、ポリシラザンＳＯＤ膜（図５（Ｂ）の２０）のキュア（加熱処理）によりシリコン酸化膜２４を形成したときにアモルファスシリコン膜（図５（Ｂ）の１９）の一部（内側部分）が結晶化したものである。キュアしたときにアモルファスシリコン膜（図５（Ｂ）の１９）の表面部分が酸化されシリコン酸化膜２４（緻密化された誘電膜）に同化する。なお、アモルファスシリコン膜（図５（Ｂ）の１９）が薄い場合は、キュアしたときにアモルファスシリコン膜（図５（Ｂ）の１９）の全てが酸化されシリコン酸化膜２４に同化し、周辺回路領域５のように絶縁膜１８の表面にポリシリコン膜１９ａがない構成となることがある。溝部１５底部に行くほどキュア時の酸化種の拡散量が少ないため、アモルファスシリコン膜（図５（Ｂ）の１９）の酸化量が少なくなり、アモルファスシリコン膜が結晶化して残ったポリシリコン膜１９ａの下部が上部よりも広くなっている。
【００１６】
ポリシラザンＳＯＤ膜２０を含む活性領域１１ｂ、１１ｄ上の所定の位置には、ワード線（ゲート電極）となるポリシリコン膜２１、金属膜２２（例えば、ＷＮ（下層）／Ｗ（上層）の積層膜）、シリコン窒化膜２３が形成されている。活性領域１１ｂ、１１ｄ上で、ゲート絶縁膜２５（シリコン酸化膜）を介してポリシリコン膜２１、金属膜２２、シリコン窒化膜２３が形成されている。
【００１７】
本発明の実施形態１に係る半導体装置の製造方法について図面を用いて説明する。図２〜図７は、本発明の実施形態１に係る半導体装置の製造方法を模式的に示したメモリセル領域及び周辺回路領域の工程断面図である。
【００１８】
まず、シリコン基板１１の表面にシリコン酸化膜１２（パッド酸化膜）を成膜し、その後、シリコン酸化膜１２上にシリコン窒化膜１３（フィールド窒化膜；１２０ｎｍ程度）を成膜し、その後、シリコン窒化膜１３を残す領域の上にフォトレジスト（図示せず）を形成し、その後、当該フォトレジスト（図示せず）をマスクとしてシリコン窒化膜１３、シリコン酸化膜１２、シリコン基板１１をドライエッチング（シリコン基板１１は表面から３０ｎｍまでエッチング）し、その後、当該フォトレジスト（図示せず）を除去する（ステップＡ１；図２（Ａ）参照）。
【００１９】
次に、熱酸化することにより基板全体の表面にシリコン酸化膜２６（６ｎｍ程度）を形成し、その後、シリコン窒化膜１３及び活性領域１１ｂ（シリコン基板１１）の側壁にサイドウォール１４（シリコン酸化膜）を形成する（ステップＡ２；図２（Ｂ）参照）。
【００２０】
次に、シリコン窒化膜１３及びサイドウォール１４をマスクとしてシリコン基板１１をドライエッチング（シリコン基板１１の露出面から２５０ｎｍ程度までエッチング）することにより、シリコン基板１１に溝部１５を形成して、溝部１５間にピラー部１１ａ、１１ｃを形成する（ステップＡ３；図３（Ａ）参照）。
【００２１】
次に、基板全体を熱酸化してシリコン基板１１の表面にシリコン酸化膜１６（５ｎｍ程度）を形成し、その後、基板上においてメモリセル領域４のみに開口を有するレジスト（図示せず）を形成し、その後、当該レジストをマスクとしてシリコン酸化膜１６（５ｎｍ程度）をウェットエッチング（ＢＨＦ；buffered HF、緩衝フッ酸）し、その後、当該レジストを除去することにより、周辺回路領域５のシリコン基板１１の表面にシリコン酸化膜１６を形成する（ステップＡ４；図３（Ｂ）参照）。
【００２２】
次に、シリコン窒化膜１３及びサイドウォール１４並びにシリコン酸化膜１６をマスクとして、メモリセル領域５のピラー部１１ａを含むシリコン基板１１（〜１５ｎｍ程度）をＡＰＭ（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ混合液）でエッチングすることにより、シリコン基板１１のピラー部１１ａに側壁凹部１７を形成する（ステップＡ５；図４（Ａ）参照）。このとき、シリコン基板１１の活性領域１１ｂはピラー部１１ａよりも幅が広く、活性領域１１ｂとピラー部１１ａとを組み合わせた部分の断面形状はＴ字型となる。なお、周辺回路領域５のシリコン基板１１はシリコン酸化膜１６で覆われているので、ピラー部１１ｃには側壁凹部が形成されない。また、シリコン窒化膜１３やシリコン酸化膜１６やサイドウォール１４（シリコン酸化膜）は、ＡＰＭでエッチングされにくい。
【００２３】
次に、基板全体の表面に絶縁膜１８を形成する（ステップＡ６；図４（Ｂ）参照）。なお、絶縁膜１８は、例えば、シリコン基板１１の表面にシリコン酸化膜（５ｎｍ程度）を形成し、その後、シリコン窒化膜（５ｎｍ程度）を成膜し、その後、シリコン酸化膜（例えば、ＡＬＤ（atomic layer deposition）酸化膜；５ｎｍ程度）を成膜することにより形成することができる。
【００２４】
次に、絶縁膜１８の表面にアモルファスシリコン膜１９（〜２０ｎｍ程度）を成膜し、その後、アモルファスシリコン膜１９をエッチバック（メモリセル領域４の側壁凹部１７からはみ出たアモルファスシリコン膜１９がなくなるまでエッチバック）することにより、絶縁膜１８の側壁面にサイドウォール状のアモルファスシリコン膜１９を形成する（ステップＡ７；図５（Ａ）参照）。このとき、メモリセル領域４では上面側から見て絶縁膜１８の庇部分によってアモルファスシリコン膜１９が隠れた状態となっている。なお、周辺回路領域５では見えるサイドウォール状のアモルファスシリコン膜１９が上面側から見える状態となっている。また、周辺回路領域５では、エッチバックするとアモルファスシリコン膜１９がなくなる。
【００２５】
次に、基板全体の表面にポリシラザンＳＯＤ膜２０（４２０ｎｍ程度）を塗布する（ステップＡ８；図５（Ｂ）参照）。なお、ポリシラザンＳＯＤ膜２０の代わりに、酸化雰囲気中で酸化して膜を緻密化させる膜、例えば、ＴＥＯＳ（Tetraethyl ortho silicate）膜を用いることができる。また、ポリシラザンＳＯＤ膜２０の膜厚は、１回目のトレンチＳｉエッチの深さ、及び、ＳＯＤキュアの酸化条件で決めることができる。
【００２６】
次に、ポリシラザンＳＯＤ膜（図５（Ｂ）の２０）をキュア（加熱処理；１０００℃、３０分）することによりシリコン酸化膜２４（緻密化された誘電膜）を形成する（ステップＡ９；図６（Ａ）参照））。キュア時にアモルファスシリコン膜（図５（Ｂ）の１９）の一部（表面側の部分）は酸化されシリコン酸化膜２４と同化し、アモルファスシリコン膜（図５（Ｂ）の１９）の残りの部分は結晶化してポリシリコン膜１９ａとなる。アモルファスシリコン膜（図５（Ｂ）の１９）の低部に行くほどキュア時の酸化種の拡散量が少ないため、アモルファスシリコン膜（図５（Ｂ）の１９）の酸化量も少なくなる。また、アモルファスシリコン膜（図５（Ｂ）の１９）が酸化されるときに体積膨張するので、ポリシラザンＳＯＤ膜（図５（Ｂ）の２０）を緻密化させつつ改質が促進される。
【００２７】
次に、ＣＭＰ（Chemical Mechanical Polishing；化学機械研磨）によりシリコン窒化膜１３が表れるまでシリコン酸化膜２４及び絶縁膜１８の上面を平坦化する（ステップＡ１０；図６（Ｂ）参照）。
【００２８】
次に、ウェットエッチングによりシリコン酸化膜２４、サイドウォール１４、絶縁膜１８、シリコン酸化膜２６を除去（シリコン窒化膜１３の下面付近まで除去）し、その後、熱リン酸を用いてシリコン窒化膜１３を除去する（ステップＡ１１；図７（Ａ）参照）。
【００２９】
次に、活性領域１１ｂ、１１ｄ上にゲート絶縁膜２５（シリコン酸化膜、５ｎｍ程度）を形成し、その後、ゲート絶縁膜２５を含む基板全面上にポリシリコン膜２１の基となるアモルファスシリコン膜（６０ｎｍ程度）を成膜し、その後、当該アモルファスシリコン膜にイオン注入し、その後、基板のアニールを行うことでポリシリコン膜２１を形成し、その後、ポリシリコン膜２１上に金属膜２２（ＷＮ（５ｎｍ程度）／Ｗ（４０ｎｍ程度））を成膜し、その後、金属膜２２上にシリコン窒化膜２３（１８０ｎｍ程度）を成膜し、その後、ワード線（ゲート電極）として残す領域のシリコン窒化膜２３上にレジストを形成し、その後、当該レジストをマスクとしてシリコン窒化膜２３、金属膜２２、ポリシリコン膜２１を除去し、その後、当該レジストを除去する（ステップＡ１２；図７（Ｂ）参照）。
【００３０】
以上のステップＡ１〜Ａ１２により、図１と同様な半導体装置が製造できる。
【００３１】
実施形態１によれば、アモルファスシリコン膜（図５（Ｂ）の１９）を酸化させることによりポリシラザンＳＯＤ膜（図５（Ｂ）の２０）の改質性が向上するので、改質してできたシリコン酸化膜（図６（Ａ）の２４）のウェットエッチレートをＨＤＰ（High Density Plasma）酸化膜並みに低減でき、その結果、歩留まりを向上させることができる。また、アモルファスシリコン膜（図５（Ｂ）の１９）の酸化に伴う体積膨張でポリシラザンＳＯＤ膜（図５（Ｂ）の２０）は両側壁から押される力を受けながら改質されるので、効果的に改質できる。また、アモルファスシリコン膜（図５（Ｂ）の１９）が側壁凹部（図５（Ｂ）の１７）内に収まり基板表面に現れないので、キュア（加熱処理）後にできたポリシリコン膜１９ａによるショート等が低減し、歩留まりが向上する。また、シリコン基板１１のメモリセル領域４の活性領域１１ｂが幅の狭いピラー部１１ａ上に配された構造となっており、ＳＯＩ基板に近い構造となっているので、トランジスタの短チャネル特性が改善する。さらに、チャネルとなる活性領域１１ｂがシリコン基板１１の本体と繋がっているので、基板浮遊効果の影響を受けにくい。
【００３２】
なお、本出願において図面参照符号を付している場合は、それらは、専ら理解を助けるためのものであり、図示の態様に限定することを意図するものではない。以下、実施例について図面を参照しつつ説明する。
【００３３】
また、本発明の全開示（請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００３４】
１  半導体装置
２  活性領域
３  素子分離領域
４  メモリセル領域
５  周辺回路領域
１１  シリコン基板（半導体基板）
１１ａ  ピラー部
１１ｂ  活性領域
１１ｃ  ピラー部（他のピラー部）
１１ｄ  活性領域
１２  シリコン酸化膜
１３  シリコン窒化膜（フィールド絶縁膜）
１４  サイドウォール
１５  溝部
１６  シリコン酸化膜（カバー絶縁膜）
１７  側壁凹部
１８  絶縁膜
１９  アモルファスシリコン膜
１９ａ  ポリシリコン膜
２０  ポリシラザンＳＯＤ膜（誘電膜）
２１  ポリシリコン膜
２２  金属膜
２３  シリコン窒化膜
２４  シリコン酸化膜（緻密化された誘電膜）
２５  ゲート絶縁膜
２６  シリコン酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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