(57)【要約】【課題】界面磁化膜を固定磁化層及び自由磁化層として有するＭＴＪを積層し、エッチング工程のダメージのない所期の多値化を確実に実現することのできる信頼性の高い磁気抵抗素子及び磁気記憶装置を提供する。【解決手段】多値メモリ１０Ａは、ＭＴＪ１０ａと、ＭＴＪ１０ａの上方に設けられたＭＴＪ１０ｂと、ＭＴＪ１０ａ，１０ｂ間に設けられた接続層１３とを含み、ＭＴＪ１０ａ，１０ｂは、夫々、Ｔａからなる挿入層１ａ，１ｂと、挿入層１ａ，１ｂ上で当該挿入層１ａ，１ｂに接し、主面に垂直方向の磁気異方性を有する下部磁化層２ａ，２ｂと、主面に垂直方向の磁気異方性を有する上部磁化層４ａ，４ｂと、下部磁化層２ａ，２ｂと上部磁化層４ａ，４ｂとの間に設けられたトンネルバリア層３ａ，３ｂとを有しており、上部磁化層２ａ，２ｂ及び下部磁化層４ａ，４ｂは、一方が固定磁化層であり、他方が自由磁化層である．【選択図】図１
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【特許請求の範囲】
【請求項１】
第１のメモリ構造と、
前記第１のメモリ構造の上方に設けられた第２のメモリ構造と、
前記第１のメモリ構造と前記第２のメモリ構造との間に設けられた接続層と
を含み、
前記第１のメモリ構造及び前記第２のメモリ構造は、夫々、
Ｔａからなる挿入層と、
前記挿入層上で当該挿入層に接し、主面に垂直方向の磁気異方性を有する下部磁化層と、
主面に垂直方向の磁気異方性を有する上部磁化層と、
前記下部磁化層と前記上部磁化層との間に設けられたトンネルバリア層と
を有しており、
前記下部磁化層及び前記上部磁化層は、一方が固定磁化層であり、他方が自由磁化層であることを特徴とする磁気抵抗素子。
【請求項２】
前記挿入層は、厚みが０．１ｎｍ〜１．０ｎｍの範囲内の値とされていることを特徴とする請求項１に記載の磁気抵抗素子。
【請求項３】
前記下部磁化層は、厚みが０．８ｎｍ〜１．１ｎｍの範囲内の値とされていることを特徴とする請求項１又は２に記載の磁気抵抗素子。
【請求項４】
前記第１のメモリ構造及び前記第２のメモリ構造は、夫々、前記上部磁化層上で当該上部磁化層に接し、Ｔａからなるキャップ層を更に含むことを特徴とする請求項１〜３のいずれか１項に記載の磁気抵抗素子。
【請求項５】
前記上部磁化層は、厚みが１．０ｎｍ〜１．５ｎｍの範囲内の値とされていることを特徴とする請求項４に記載の磁気抵抗素子。
【請求項６】
テーパ状の側面を有し、前記第２のメモリ構造のサイズが前記第１のメモリ構造のサイズよりも大きくなる積層構造とされることを特徴とする請求項１〜５のいずれか１項に記載の磁気抵抗素子。
【請求項７】
前記第１のメモリ構造及び前記第２のメモリ構造は、夫々、前記上部磁化層上で当該上部磁化層と接する垂直磁化層を有し、
前記第１のメモリ構造及び前記第２のメモリ構造では、夫々、前記下部磁化層が自由磁化層であり、前記上部磁化層が前記垂直磁化層と共に固定磁化層であることを特徴とする請求項１〜６のいずれか１項に記載の磁気抵抗素子。
【請求項８】
前記第１のメモリ構造は、前記上部磁化層上で当該上部磁化層と接する垂直磁化層を有し、
前記第１のメモリ構造では、前記下部磁化層が自由磁化層であり、前記上部磁化層が前記垂直磁化層と共に固定磁化層であって、
前記第２のメモリ構造では、前記下部磁化層が固定磁化層であり、前記上部磁化層が自由磁化層であることを特徴とする請求項１〜６のいずれか１項に記載の磁気抵抗素子。
【請求項９】
磁気抵抗素子及び駆動トランジスタを備えたメモリセルが複数配置されてなる磁気記憶装置であって、
前記磁気抵抗素子は、
第１のメモリ構造と、
前記第１のメモリ構造の上方に設けられた第２のメモリ構造と、
前記第１のメモリ構造と前記第２のメモリ構造との間に設けられた接続層と
を含み、
前記第１のメモリ構造及び前記第２のメモリ構造は、夫々、
Ｔａからなる挿入層と、
前記挿入層上で当該挿入層に接し、主面に垂直方向の磁気異方性を有する下部磁化層と、
主面に垂直方向の磁気異方性を有する上部磁化層と、
前記下部磁化層と前記上部磁化層との間に設けられたトンネルバリア層と
を有しており、
前記下部磁化層及び前記上部磁化層は、一方が固定磁化層であり、他方が自由磁化層であることを特徴とする磁気記憶装置。
【請求項１０】
前記挿入層は、厚みが０．１ｎｍ〜１．０ｎｍの範囲内の値とされていることを特徴とする請求項９に記載の磁気記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気抵抗素子及び磁気記憶装置に関する。
【背景技術】
【０００２】
電源を断っても記憶が消失しない不揮発性メモリ素子の一つに、磁気ランダムアクセスメモリ（Magnetic random access memory：ＭＲＡＭ）がある。ＭＲＡＭは、ＳＲＡＭに匹敵する高速な読み書き動作が可能であり、消費電力がフラッシュメモリの１／１０程度であること、高集積化が可能であること等の長所を有している。即ちＭＲＡＭは、メモリ素子として重要な属性を殆ど備えている。このため、ＳＲＡＭ（高速動作性）、ＤＲＡＭ（高集積性）、フラッシュメモリ（不揮発性）の全ての機能を備えた、いわゆるユニバーサルメモリとしての応用が期待されている。
【０００３】
スピン注入型のトンネル型磁気抵抗素子(Magnetic Tunnel Junction：ＭＴＪ)においては、当該ＭＴＪに流す電流の向きを変えて書き込みを行う双方向書き込みが採用されている。即ち、トンネルバリア層の上下に設けられる自由磁化層と固定磁化層との相対的な向きによって高抵抗状態（反平行状態）と低抵抗状態（平行状態）の２状態を持つ。スピン注入型のＭＲＡＭでは、この抵抗差を用いて読み出し動作を行う。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１６５７９０号公報
【非特許文献】
【０００５】
【非特許文献１】Slonczewski: J. Magn. Magn. Mater. 159 L1 (1996)
【非特許文献２】S. Ikeda et al. Nature Mater., 9, 721 (2010)
【非特許文献３】D. C. Worledge et al., Appl. Phys. Lett., 98, 022501(2011).
【非特許文献４】T. Ishigaki et al., Symposium on VLSI Technology(2010), pp. 47-48.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＭＴＪは上記のように、通常２つの抵抗状態だけを持つため、１つのＭＴＪのみではＮＡＮＤフラッシュメモリ等のように多値化メモリを構成することはできない。そこで、２つのＭＴＪを直列に並べ、直列抵抗をセンスすることで３状態以上の抵抗状態を持つ素子を作ること提案されている（例えば、特許文献１を参照）。特に、２つのＭＴＪを縦に連続成膜するだけで１つのＭＴＪの場合と同じ面積で簡単に直列に並べることができる。
【０００７】
ＭＴＪを二つ以上縦に並べてＳＴＴ−ＭＲＡＭを多値化メモリ構造にするためには、スイッチング電流（書き込み電流）Ｉcの異なるＭＴＪを並べるか、面積の異なるＭＴＪを並べれば良い。ところが、書き込み電流Ｉcの大きなＭＴＪ、或いは面積の大きなＭＴＪを用いると、消費電力が増加し、更には選択トランジスタのゲート幅も小さくすることができなくなる。そのため、ＭＴＪの大規模集積化が困難になるという問題がある。
【０００８】
スピン注入型のＭＲＡＭにおける最も大きな課題は、記憶保持安定性を保った状態で、書き込み電流Ｉcを低減することである。自由磁化層の膜厚を薄くしたり、素子面積を小さくすれば書き込み電流Ｉcは減るが、記憶保持安定性(Δ)もフリー層の体積に比例するため一緒に減少してしまう。
【０００９】
ＭＴＪの書き込み電流密度Ｊc0は、以下の式（１）で表わされる（非特許文献１を参照）。
Ｊc0＝αγｅＭst(Ｈext±Ｈk−±Ｈd)／μBｇ  ・・・（１）
ここで、αはダンピング定数、γはザイロ定数、ｅは電子の電荷、Ｍsは自由磁化層の飽和磁化、Ｈextは外部磁場、Ｈkは自由磁化層の磁気異方性、Ｈdは自由磁化層の面直方向の反磁界、μBはBohr magneton、ｇはスピントルク効率である。
【００１０】
ＭＴＪのリテンションΔは以下の式（２）で表わされる。
Δ＝ＫuＶ／ｋBＴ  ・・・（２）
ここで、Ｋuは自由磁化層の異方性エネルギー、Ｖは自由磁化層の体積、ｋBはボルツマン定数、Ｔは絶対温度である。
【００１１】
書き込み電流ＩcはＪc×自由磁化層の面積で規定され、書き込み電流ＩcとリテンションΔはいずれも自由磁化層の体積Ｖに比例するため、書き込み電流ＩcとリテンションΔはお互いにトレードオフの関係にある。即ち、自由磁化層の面積を小さくすれば書き込み電流Ｉcは減少するが、リテンションΔも共に減少する。面内方式のＭＴＪでＫuは殆ど形状磁気異方性から発生するために、面積とアスペクト比を減らすことに限界がある。
【００１２】
これに対して、磁気異方性が大きく、微小な素子でも大きなリテンションΔを確保する垂直磁化膜を備えたＭＴＪが提案された。このＭＴＪでは、Ｋuは形状磁気異方性ではなく結晶磁気異方性から発生する。また、上記の式（１）中の、垂直方向への反磁界成分Ｈｄが０になるため、Ｊcも小さくなる。ところが、主に貴金属とＣｏ或いはＦｅとの金属間化合物からなる合金系の垂直磁化膜を形成するには、合金の規則度を高くするために基板を加熱しながら成膜する必要があり、製造のコスト及びスループットの面で不利である。また、自由磁化層の物理的な膜厚も一定以上に厚くしないと結晶磁気異方性が発生し難いため、フリー層が厚くなってＪcが上昇するという問題がある。
【００１３】
そこで、薄いＣｏＦｅＢ層のみで垂直磁化膜を構成したＭＴＪが提案されている(非特許文献２を参照)。このＭＴＪは、Ｒｕ及びＴａが積層されてなる下部電極上に、厚みが１ｎｍ程度の一対のＣｏＦｅＢ層でＭｇＯからなるトンネルバリア層を挟み、上部のＣｏＦｅＢ層上にＴａからなるキャップ層が形成されてなる。この場合、２層のＣｏＦｅＢ層のうちの一方が固定磁化層、他方が自由磁化層となる。
【００１４】
現在のところ、薄いＣｏＦｅＢ層のみで垂直磁化膜を構成したＭＴＪを用いたＭＲＡＭについて、これを多値化する試みはなされていない。この多値化を目指す場合には、ＣｏＦｅＢ層下のＴａについて種々の工夫を要するものと考えられ、その構想に至ってない現況にある。
【００１５】
本発明は、上記の課題に鑑みてなされたものであり、界面磁化膜を固定磁化層及び自由磁化層として有するＭＴＪを積層し、エッチング工程のダメージのない所期の多値化を確実に実現することのできる信頼性の高い磁気抵抗素子及び磁気記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
磁気抵抗素子の一態様は、第１のメモリ構造と、前記第１のメモリ構造の上方に設けられた第２のメモリ構造と、前記第１のメモリ構造と前記第２のメモリ構造との間に設けられた接続層とを含み、前記第１のメモリ構造及び前記第２のメモリ構造は、夫々、Ｔａからなる挿入層と、前記挿入層上で当該挿入層に接し、主面に垂直方向の磁気異方性を有する下部磁化層と、主面に垂直方向の磁気異方性を有する上部磁化層と、前記下部磁化層と前記上部磁化層との間に設けられたトンネルバリア層とを有しており、前記下部磁化層及び前記上部磁化層は、一方が固定磁化層であり、他方が自由磁化層である。
【００１７】
磁気記憶装置の一態様は、磁気抵抗素子及び駆動トランジスタを備えたメモリセルが複数配置されてなる磁気記憶装置であって、前記磁気抵抗素子は、第１のメモリ構造と、前記第１のメモリ構造の上方に設けられた第２のメモリ構造と、前記第１のメモリ構造と前記第２のメモリ構造との間に設けられた接続層とを含み、前記第１のメモリ構造及び前記第２のメモリ構造は、夫々、Ｔａからなる挿入層と、前記挿入層上で当該挿入層に接し、主面に垂直方向の磁気異方性を有する下部磁化層と、主面に垂直方向の磁気異方性を有する上部磁化層と、前記下部磁化層と前記上部磁化層との間に設けられたトンネルバリア層とを有しており、前記下部磁化層及び前記上部磁化層は、一方が固定磁化層であり、他方が自由磁化層である。
【発明の効果】
【００１８】
上記の諸態様によれば、界面磁化膜を固定磁化層及び自由磁化層として有するＭＴＪを積層し、エッチング工程のダメージのない所期の多値化を確実に実現することのできる信頼性の高い磁気抵抗素子及び磁気記憶装置が実現する。
【図面の簡単な説明】
【００１９】
【図１】第１の実施形態による多値メモリの概略構成を示す概略断面図である。
【図２】第１の実施形態において、実際に形成される多値メモリの概略構成を示す概略断面図である。
【図３】ＶＳＭ(Vibrating Sample Magnetometry)により、主面に垂直方向の飽和磁場を測定し、ＣｏＦｅＢの垂直成分を評価した結果を示す特性図である。
【図４】図３の試料ＡにおいてＣｏＦｅＢの厚みが１ｎｍの場合の磁化曲線を示す特性図である。
【図５】図３の試料ＡにおいてＣｏＦｅＢの厚みが１．１ｎｍの場合の磁化曲線を示す特性図である。
【図６】ＭＴＪの下部磁化層（ＣｏＦｅＢ）の厚みを変えて測定したＭＲループを示す特性図である。
【図７】ＭＴＪの上部磁化層（ＣｏＦｅＢ）の厚みを変えて測定したＭＲループを示す特性図である。
【図８】第１の実施形態による多値メモリにおける多値記憶を説明するための特性図である。
【図９】第１の実施形態の変形例１による多値メモリの概略構成を示す概略断面図である。
【図１０】第１の実施形態の変形例１による多値メモリにおける多値記憶を説明するための特性図である。
【図１１】第１の実施形態の変形例２による多値メモリの概略構成を示す概略断面図である。
【図１２】第１の実施形態の変形例２による多値メモリにおける多値記憶を説明するための特性図である。
【図１３】第１の実施形態の変形例２による多値メモリにおける他の多値記憶を説明するための特性図である。
【図１４】第２の実施形態によるＭＲＡＭの概略構成を示す平面図である。
【図１５】第２の実施形態によるＭＲＡＭの製造方法を工程順に示す概略断面図である。
【図１６】第２の実施形態によるＭＲＡＭの磁気メモリ素子の製造方法を工程順に示す概略断面図である。
【図１７】図１６に引き続き、第２の実施形態によるＭＲＡＭの磁気メモリ素子の製造方法を工程順に示す概略断面図である。
【発明を実施するための形態】
【００２０】
以下、磁気抵抗素子及び磁気記憶装置の具体的な諸実施形態について、図面を参照しながら詳細に説明する。
【００２１】
（第１の実施形態）
本実施形態では、多値メモリの構造を開示する。
図１は、第１の実施形態による多値メモリの概略構成を示す概略断面図である。
【００２２】
本実施形態による多値メモリ１０Ａは、所定の下部電極、例えばＴａからなる下部電極１１上にバッファ層１２を介して形成される。
多値メモリ１０Ａは、第１のＭＴＪ１０ａと、第１のＭＴＪ１０ａ上に接続電極層１３を介して積層された第２のＭＴＪ１０ｂとを備えて構成されている。
【００２３】
バッファ層１２は、Ｒｕ，Ｐｔ，Ｒｈ，Ｐｄから選ばれた少なくとも１種からなる２ｎｍ〜１０ｎｍ程度の厚みのものである。本実施形態では、例えば厚み８ｎｍ程度のＲｕとされている。
【００２４】
接続電極層１３は、厚み１ｎｍ〜１０ｎｍ程度のＲｕ、厚み０．２ｎｍ〜１．５ｎｍのＴａ、又は上記のＲｕ及びＴａが積層されてなる。本実施形態では、接続電極層１３は、例えば厚み５ｎｍのＲｕとする。接続電極層１３は、１のＭＴＪ１０ａと第２のＭＴＪ１０ｂとを電気的に接続すると共に、第１の上部磁化層４ａと第２の下部磁化層２ｂとの間における磁気的な相互作用を切断するものである。
【００２５】
第１のＭＴＪ１０ａは、第１の挿入層１ａと、第１の挿入層１ａ上に、第１のトンネルバリア層３ａを挟持する第１の下部磁化層２ａ及び第１の上部磁化層４ａと、第１の上部磁化層４ａ上に形成された第１のキャップ層５ａとを備えて構成されている。
第２のＭＴＪ１０ｂは、第２の挿入層１ｂと、第２の挿入層１ｂ上に、第２のトンネルバリア層３ｂを挟持する第２の下部磁化層２ｂ及び第２の上部磁化層４ｂと、第２の上部磁化層４ｂ上に形成された第２のキャップ層５ｂとを備えて構成されている。
【００２６】
第１のＭＴＪ１０ａにおいて、第１の下部磁化層２ａ及び第１の上部磁化層４ａは、いずれも主面に垂直方向の磁気異方性を有している。第１の下部磁化層２ａ及び第１の上部磁化層４ａのうち、一方は磁化方向が固定された固定磁化層となり、他方は磁化方向が変化可能である自由磁化層となる。本実施形態では、後述するように、第１の下部磁化層２ａは第１の上部磁化層４ａよりも薄いが、第１のキャップ層５ａとの関係も相俟って、第１の下部磁化層２ａは第１の上部磁化層４ａよりも体積が大きい。そのため、第１の下部磁化層２ａが固定磁化層、第１の上部磁化層４ａが自由磁化層となる。
【００２７】
第２のＭＴＪ１０ｂにおいて、第２の下部磁化層２ｂ及び第２の上部磁化層４ｂは、いずれも主面に垂直方向の磁気異方性を有している。第２の下部磁化層２ｂ及び第２の上部磁化層４ｂのうち、一方は磁化方向が固定された固定磁化層となり、他方は磁化方向が変化可能である自由磁化層となる。本実施形態では、後述するように、第２の下部磁化層２ｂは第２の上部磁化層４ｂよりも薄いが、第２のキャップ層５ｂとの関係も相俟って、第２の下部磁化層２ｂは第２の上部磁化層４ｂよりも体積が大きい。そのため、第２の下部磁化層２ｂが固定磁化層、第２の上部磁化層４ｂが自由磁化層となる。
【００２８】
第１のＭＴＪ１０ａにおいて、第１の挿入層１ａは、Ｔａからなり、０．１ｎｍ〜１．１ｎｍ程度の厚みに形成される。第１の挿入層１ａは、その厚みが０．１ｎｍよりも薄いと第１の下部磁化層２ａを十分に垂直磁性膜とすることができず、１．５ｎｍよりも厚いと後述のように所期のエッチングが極めて困難であり、当該エッチングの容易性を考慮すると１．１ｎｍ程度が厚みの上限となる。従って、第１の挿入層１ａを厚み０．１ｎｍ〜１．１ｎｍ程度に形成することにより、所期のエッチングを可能とするも、第１の下部磁化層２ａを確実に垂直磁性膜とすることができる。本実施形態では、第１の挿入層１ａは、所期のエッチングを特に考慮して、第１の下部磁化層２ａの確実な垂直磁化を達成する最薄に近い厚み、例えば０．２ｎｍ程度に形成される。
【００２９】
第２のＭＴＪ１０ｂにおいて、第２の挿入層１ｂは、Ｔａからなり、０．１ｎｍ〜１．１ｎｍ程度の厚みに形成される。第２の挿入層１ｂは、その厚みが０．１ｎｍよりも薄いと第２の下部磁化層２ｂを十分に垂直磁性膜とすることができず、１．５ｎｍよりも厚いと後述のように所期のエッチングが極めて困難であり、当該エッチングの容易性を考慮すると１．１ｎｍ程度が厚みの上限となる。従って、第２の挿入層１ｂを厚み０．１ｎｍ〜１．１ｎｍ程度に形成することにより、所期のエッチングを可能とするも、第２の下部磁化層２ｂを確実に垂直磁性膜とすることができる。本実施形態では、第２の挿入層１ｂは、所期のエッチングを特に考慮して、第２の下部磁化層２ｂの確実な垂直磁化を達成する最薄に近い厚み、例えば０．２ｎｍ程度に形成される。
【００３０】
第１のＭＴＪ１０ａの第１の下部磁化層２ａ及び第２のＭＴＪ１０ｂの第２の下部磁化層２ｂは、ＣｏＦｅＢからなり、０．９ｎｍ〜１．１ｎｍ程度の厚みに形成される。第１の下部磁化層２ａ及び第２の下部磁化層２ｂは、その厚みが０．８ｎｍよりも薄いと垂直磁化膜（これを界面垂直膜と呼ぶ。）にならず、１．１ｎｍよりも厚いと水平磁化膜となる可能性がある。従って、第１の下部磁化層２ａ及び第２の下部磁化層２ｂを０．８ｎｍ〜１．１ｎｍ程度、更には界面垂直磁化の確実性を考慮して０．９ｎｍ〜１．１ｎｍ程度の厚みに形成することが好ましく、本実施形態では１ｎｍ程度とする。
【００３１】
第１のＭＴＪ１０ａの第１の上部磁化層４ａ及び第２のＭＴＪ１０ｂの第２の上部磁化層４ｂは、ＣｏＦｅＢからなり、１．０ｎｍ〜１．５ｎｍ程度、更には界面垂直磁化の確実性を考慮して１．１ｎｍ〜１．５ｎｍ程度の厚みに形成される。第１の上部磁化層４ａ及び第２の上部磁化層４ｂは、第１の下部磁化層２ａ及び第２の下部磁化層２ｂと同様の理由で厚みの範囲が規定される。しかしながら、第１の上部磁化層４ａ及び第２の上部磁化層４ｂは、後述するように第１の挿入層１ａ及び第２の挿入層１ｂのエッチングを考慮して、第１の下部磁化層２ａ及び第２の下部磁化層２ｂよりも厚く形成される。
【００３２】
第１のＭＴＪ１０ａの第１のトンネルバリア層３ａ及び第２のＭＴＪ１０ｂの第２のトンネルバリア層３ｂは、ＭｇＯからなり、０．８ｎｍ〜１．１ｎｍ程度の厚みに形成される。本実施形態では、後述するように、第１のＭＴＪ１０ａと第２のＭＴＪ１０ｂとの抵抗値の差を更に大きく確保すべく、第１のトンネルバリア層３ａを第２のトンネルバリア層３ｂよりも厚く形成しても良い。本実施形態では、第１のトンネルバリア層３ａ及び第２のトンネルバリア層３ｂを同じ厚みとする場合には、両者を例えば１．０ｎｍ程度に形成する。一方、異なる厚みとする場合には、第１のトンネルバリア層３ａを例えば０．９７ｎｍ程度、第２のトンネルバリア層３ｂを例えば１．０ｎｍ程度に形成する。
【００３３】
第１のＭＴＪ１０ａにおいて、第１のキャップ層５ａは、Ｔａからなり、０．５ｎｍ〜１．５ｎｍ程度の厚みに形成される。第１のキャップ層５ａは、その厚みが０．５ｎｍよりも薄いと効果がなく、１．５ｎｍよりも厚いと反応性イオンエッチング（ＲＩＥ）が困難となる。従って、第１のキャップ層５ａを０．５ｎｍ〜１．５ｎｍ程度の厚みに形成することが好ましく、本実施形態では１ｎｍ程度とする。
【００３４】
第２のＭＴＪ１０ｂにおいて、第２のキャップ層５ｂは、Ｔａからなり、０．５ｎｍ〜１．５ｎｍ程度の厚みに形成される。第２のキャップ層５ｂは、その厚みが０．５ｎｍよりも薄いと効果がなく、１．５ｎｍよりも厚いとＲＩＥが困難となる。従って、第２のキャップ層５ｂを０．５ｎｍ〜１．５ｎｍ程度の厚みに形成することが好ましく、本実施形態では１ｎｍ程度とする。
【００３５】
本実施形態による多値メモリ１０Ａについて、実際に形成される形状を図２に示す。
多値メモリ１０Ａを形成する際には、ＣＯとＮＨ3、又はメタノールをエッチングガスに用いたＲＩＥにより、第２のＭＴＪ１０ｂから接続電極層１３及び第１のＭＴＪ１０ａまでを一括して加工する。このとき、ＲＩＥにおけるエッチング残渣が発生する。このエッチング残渣をオーバーエッチングにより除去すべく、多値メモリ１０Ａは、図２のように、その側面が順テーパ状となるようにエッチングされる。
【００３６】
第１の挿入層１ａ及び第２の挿入層１ｂは、そのエッチングの容易性を考慮しなければ、その厚みは例えば２ｎｍ〜５ｎｍ程度に規定されると考えられる。ところがこの場合、上記した一括のＲＩＥにおいて、ＴａはMTJのエッチングの際、エッチングストッパとして機能するほど、エッチング速度が遅い。従って、Ｔａからなる第１の挿入層１ａ及び第２の挿入層１ｂの、エッチングに極めて長時間を要することになる。そのため、下部磁化層及び上部磁化層、トンネルバリア層が必要以上に長時間エッチングに晒され、ダメージを被ることになる。
【００３７】
本実施形態では、第１の挿入層１ａ及び第２の挿入層１ｂは、０．１ｎｍ〜１．１ｎｍ程度の極めて薄い膜として形成される。そのため、エッチング時間を短く抑えることができ、下部磁化層及び上部磁化層、トンネルバリア層にダメージを与えることなく、所期の一括エッチングが可能となる。
【００３８】
多値メモリ１０Ａを構成する各ＭＴＪ（第１のＭＴＪ１０ａ及び第２のＭＴＪ１０ｂ）において、下部磁化層と上部磁化層とで体積が大きい方が固定磁化層として機能し、体積が小さい方が自由磁化層として機能する。通常、ＲＩＥにより加工した場合には、本実施形態では、多値メモリ１０Ａはその側面が順テーパ状に形成されるため、下部磁化層の方が上部磁化層より体積が大きくなる。即ち、第１のＭＴＪ１０ａでは、第１の下部磁化層２ａが固定磁化層として、第１の上部磁化層４ａが自由磁化層としてそれぞれ機能する。第２のＭＴＪ１０ｂでは、第２の下部磁化層２ｂが固定磁化層として、第２の上部磁化層４ｂが自由磁化層としてそれぞれ機能する。
【００３９】
なお、バッファ層１２は、以下の理由により用いられる。
上記のように、多値メモリ１０Ａを形成する際のＲＩＥにより、エッチング残渣が下部電極１１上に付着することがある。そのため、多値メモリ１０Ａに電流を流すときに、下部電極１１上の付着物に電流がリークしてしまう。特に、トンネルバリア層３ａ，３ｂの側壁に付着した付着物は、例えば第１の下部磁化層２ａと第２の上部磁化層４ｂとを短絡させる経路を形成し、ＴＭＲ効果及びＳＴＴ効果を低減させる原因の一つになる。バッファ層１２はこれを回避するために設けられる。例えば、上記のオーバーエッチングにより、ＲＩＥの際のエッチング残渣を十分に除去することができるのであれば、バッファ層１２は形成しなくても良い。
【００４０】
本実施形態による多値メモリにおいて、下部磁化層下にＴａの挿入層を、上部磁化層上にＴａのキャップ層を配したことの技術的意義について、挿入層を設けない比較例との比較に基づいて説明する。
ＶＳＭ(Vibrating Sample Magnetometry)により、主面に垂直方向の飽和磁場を測定し、ＣｏＦｅＢの垂直成分を評価した。その結果を図３に示す。
【００４１】
本実施形態の試料Ａとして、シリコン基板上にＲｕ(８)／Ｔａ(０．２)／ＣｏＦｅＢ(ｔ)／ＭｇＯ(１)／Ｔａ(５)の順に積層した構造物を用いた。比較例の試料Ｂとして、シリコン基板上にＲｕ(８)／ＣｏＦｅＢ(ｔ)／ＭｇＯ(１)／Ｔａ(５)の順に積層した構造物を用いた。ここで、括弧内の数字は膜厚であり、単位はｎｍである。ＣｏＦｅＢの膜厚tを０．８ｎｍから１．５ｎｍまで変化させた。
【００４２】
ここで、垂直方向の反磁界Ｈdzと、飽和した磁場Ｈｓとは同じである。有効反磁界Ｈd_effは、
Ｈd_eff＝Ｈdz−Ｈkz
であるため、主面に垂直方向のＨｓが小さいということは、垂直方向の磁気異方性Ｈkzが大きいことを意味する。図３から、ＣｏＦｅＢにＲｕのみが接する構成の試料Ｂよりも、ＣｏＦｅＢとＲｕとの間に厚み０．２ｎｍのＴａが挿入された構成の試料Ａの方が、磁気異方性が垂直になり易いことが判る。
【００４３】
図４は、図３の試料ＡにおいてＣｏＦｅＢの厚みが１ｎｍの場合の磁化曲線を示す特性図である。図５は、図３の試料ＡにおいてＣｏＦｅＢの厚みが１．１ｎｍの場合の磁化曲線を示す特性図である。図４及び図５において、ＩＰは主面に平行方向の飽和磁場を、ＯＰは主面に垂直方向の飽和磁場を測定した場合をそれぞれ表す。
試料Ｂでは垂直異方性を示さないのに対して、図４及び図５のように試料Ａでは角型性に優れ、界面垂直異方性により垂直膜になっていることが判る。
【００４４】
本実施形態による多値メモリにおいて、下部磁化層及び上部磁化層の適正膜厚について調べた。実験結果を図６及び図７に示す。図６は、ＭＴＪの下部磁化層（ＣｏＦｅＢ）の厚みを変えて測定したＭＲループを示す特性図である。図７は、ＭＴＪの上部磁化層（ＣｏＦｅＢ）の厚みを変えて測定したＭＲループを示す特性図である。図６及び図７において、（ａ），（ｂ），（ｃ）が磁化層の主面に垂直方向のＭＲループを、（ｄ），（ｅ），（ｆ）が磁化層の主面に水平方向のＭＲループをそれぞれ示す。図６では、（ａ），（ｄ）が厚み０．９ｎｍ、（ｂ），（ｅ）が厚み１．０ｎｍ、（ｃ），（ｆ）が厚み１．１ｎｍの場合をそれぞれ示す。図７では、（ａ），（ｄ）が厚み１．１ｎｍ、（ｂ），（ｅ）が厚み１．３ｎｍ、（ｃ），（ｆ）が厚み１．５ｎｍの場合をそれぞれ示す。
【００４５】
下部磁化層については、０．９ｎｍ〜１．１ｎｍのＣｏＦｅＢで、垂直方向の磁気異方性を示した。上部磁化層については、１．１ｎｍ〜１．５ｎｍのＣｏＦｅＢで、垂直方向の磁気異方性を示した。垂直方向の磁気異方性を示す上部磁化層の厚みは、垂直方向の磁気異方性を示す下部磁化層の厚みよりも厚い。これは、上部磁化層の場合、その上に形成したキャップ層のＴａがＣｏＦｅＢ中に拡散し、表層に磁性膜として機能しない部分（いわゆるデッドレイヤー（dead layer））が存在するためである。
【００４６】
本実施形態による多値メモリでは、以下のように多値記憶が可能となる。図８は、第１の実施形態による多値メモリにおける多値記憶を説明するための特性図である。
多値メモリ１０Ａは、図２に示したように、その側面が順テーパ状に形成されるため、第１のＭＴＪ１０ａの方が第２のＭＴＪ１０ｂよりも大きなサイズとされる。従って、図８（ａ）に示すように、第１のＭＴＪ（ＭＴＪ１）のスイッチング電流Ｉc1は第２のＭＴＪ（ＭＴＪ２）のスイッチング電流Ｉc2よりも大きい。第１のＭＴＪの面積抵抗（ＲA1）は第２のＭＴＪの面積抵抗（ＲA2）よりも小さい。よって、図８（ｂ）に示すように、記憶値として（１，１），（１，０），（０，１），（０，０）の４値をとることが可能となる。
【００４７】
ここで、本実施形態による多値メモリにおいて、第１のＭＴＪの第１のトンネルバリア層と第２のＭＴＪの第２のトンネルバリア層とを、相異なる厚みに形成しても良い。
例えば、第１のＭＴＪの第１のトンネルバリア層を、第２のＭＴＪの第２のトンネルバリア層よりも厚く形成する。これにより、第１のＭＴＪの面積抵抗と第２のＭＴＪの面積抵抗との差が更に大きくなり、確実な多値記憶が実現する。また、多値メモリの側面のテーパ角が小さく、テーパ角により上記の面積抵抗の差を十分に確保できない場合には、第１のトンネルバリア層を第２のトンネルバリア層よりも厚く形成することにより、面積抵抗の差を補填することができる。
【００４８】
以上説明したように、本実施形態によれば、界面磁化膜を固定磁化層及び自由磁化層として有するＭＴＪ１０ａ，１０ｂを積層し、エッチング工程のダメージのない所期の多値化を確実に実現することのできる信頼性の高い多値メモリ１０Ａが実現する。
【００４９】
（変形例）
以下、本実施形態の諸変形例について説明する。なお、本実施形態による多値メモリと同一の構成部材等については、同符号を付して詳しい説明を省略する。
【００５０】
−変形例１−
図９は、第１の実施形態の変形例１による多値メモリの概略構成を示す概略断面図である。
本例による多値メモリ１０Ｂは、下部電極１１上にバッファ層１２を介して形成されており、第１のＭＴＪ１０ｃと、第１のＭＴＪ１０ｃ上に接続電極層１３を介して積層された第２のＭＴＪ１０ｄとを備えて構成されている。多値メモリ１０Ｂも、本実施形態による多値メモリ１０Ａと同様に、その側面が順テーパ状となるように、ＲＩＥによる一括エッチングで形成される。
【００５１】
第１のＭＴＪ１０ｃは、本実施形態における第１のＭＴＪ１０ａと同様に、第１の挿入層１ａ、第１の下部磁化層２ａ、第１のトンネルバリア層３ａ、第１の上部磁化層４ａ、第１のキャップ層５ａを備える。但し、第１の上部磁化層４ａは例えば１ｎｍ程度の厚みに形成される。本例では、第１の上部磁化層４ａの上面に接するように、第１の上部磁化層４ａと第１のキャップ層５ａとの間に、いわゆる材料垂直磁化膜（自身の厚みや挿入層と無関係に垂直磁化を示す膜を、以下ではこのように呼ぶ。）である垂直磁化層６ａが設けられている。
【００５２】
第２のＭＴＪ１０ｄは、本実施形態における第２のＭＴＪ１０ｂと同様に、第２の挿入層１ｂ、第２の下部磁化層２ｂ、第２のトンネルバリア層３ｂ、第２の上部磁化層４ｂ、第２のキャップ層５ｂを備える。但し、第２の上部磁化層４ｂは例えば１ｎｍ程度の厚みに形成される。本例では、第２の上部磁化層４ｂの上面に接するように、第２の上部磁化層４ｂと第２のキャップ層５ｂとの間に、材料垂直磁化膜である垂直磁化層６ｂが設けられている。
【００５３】
垂直磁化層６ａ，６ｂは、Ｃｏ或いはＦｅのいずれかと、Ｐｔ或いはＰｄのいずれかとを含む合金、またはＣｏ或いはＦｅのいずれかと、Ｐｔ或いはＰｄのいずれかとを含む多層膜系、またはＣｏとＮｉとを含む多層膜系の垂直磁性膜であり、０．５ｎｍ〜１０ｎｍ程度の厚みに形成される。第１の上部磁化層４ａと第１のキャップ層５ａとの間、第２の上部磁化層４ｂと第２のキャップ層５ｂとの間に、厚みが０．１ｎｍ〜１ｎｍ程度のＴａ或いはＲｕ、又はこれらの積層膜を挿入しても良い。
【００５４】
第１のＭＴＪ１０ｃでは、垂直磁化層６ａを配置することにより、第１の上部磁化層４ａが固定磁化層となり、これに伴い第１の下部磁化層２ａが自由磁化層となる（いわゆるTop-pin構造）。
第２のＭＴＪ１０ｄでは、垂直磁化層６ｂを配置することにより、第２の上部磁化層４ｂが固定磁化層となり、これに伴い第２の下部磁化層２ｂが自由磁化層となる（Top-pin構造）。
【００５５】
上記のように、固定磁化層及び自由磁化層を規定することにより、平行化書込み（Ｐ）から反平行化書込み（ＡＰ）へのスイッチングが容易となり、ＭＲＡＭのメモリセルにおける駆動トランジスタの制御が容易となる。
即ち、固定磁化層がトンネルバリア層の下にある場合には、平行化書き込み電流（Ｉｃ+）より反平行化書込み電流Ｉｃ-の方が大きい。これは、メモリセルにおいて駆動トランジスタと組み合わせて（１Ｔ−１ＭＴＪ）動作させる場合、反平行化書込みスピン注入型のＭＲＡＭのＭＴＪに対して反平行化書込み時には可変抵抗によって電圧が低下し、可変抵抗の影響を受けない平行化書き込み時よりも、大きな書き込み電流が必要になっていた。つまり、駆動トランジスタの電流駆動能力の低い方で、大きな電流が必要となる反平行化書込みをしなくてはならず、電流駆動能力が低い時でも、大きな書き込み電流を確保するために、駆動トランジスタのサイズを大きくする必要があった。
磁化固定層がトンネルバリアの上にある場合には、Ｒ−Ｉループは上記と逆の状態となり、Ｉｃ+＞Ｉｃ-となり、１Ｔ−１ＭＴＪの動作を容易且つ確実に行うことができる。
【００５６】
本例による多値メモリでは、本実施形態と同様に、以下のように多値記憶が可能となる。図１０は、第１の実施形態の変形例１による多値メモリにおける多値記憶を説明するための特性図である。
多値メモリ１０Ａは、その側面が順テーパ状に形成されるため、第１のＭＴＪ１０ｃの方が第２のＭＴＪ１０ｄよりも大きなサイズとされる。従って、図１０（ａ）に示すように、第１のＭＴＪ（ＭＴＪ１）のスイッチング電流Ｉc1は第２のＭＴＪ（ＭＴＪ２）のスイッチング電流Ｉc2よりも大きい。第１のＭＴＪの面積抵抗（ＲA1）は第２のＭＴＪの面積抵抗（ＲA2）よりも小さい。よって、図１０（ｂ）に示すように、記憶値として（１，１），（１，０），（０，１），（０，０）の４値をとることが可能となる。
【００５７】
以上説明したように、本例によれば、界面磁化膜を固定磁化層及び自由磁化層として有するＭＴＪ１０ｃ，１０ｄを積層し、エッチング工程のダメージのない所期の多値化を確実に実現することのできる信頼性の高い多値メモリ１０Ｂが実現する。
【００５８】
−変形例２−
図１１は、第１の実施形態の変形例２による多値メモリの概略構成を示す概略断面図である。
本例による多値メモリ１０Ｃは、下部電極１１上にバッファ層１２を介して形成されており、第１のＭＴＪ１０ｃと、第１のＭＴＪ１０ｃ上に接続電極層１３を介して積層された第２のＭＴＪ１０ｂとを備えて構成されている。多値メモリ１０Ｃも、本実施形態による多値メモリ１０Ａと同様に、その側面が順テーパ状となるように、ＲＩＥによる一括エッチングで形成される。
【００５９】
第１のＭＴＪ１０ｃは、変形例１における第１のＭＴＪ１０ｃと同様のものである。
第２のＭＴＪ１０ｂは、本実施形態における第２のＭＴＪ１０ｂと同様のものであるが、第２の上部磁化層４ｂは例えば１ｎｍ程度の厚みに形成される。
【００６０】
第１のＭＴＪ１０ｃでは、垂直磁化層６ａを配置することにより、第１の上部磁化層４ａが固定磁化層となり、これに伴い第１の下部磁化層２ａが自由磁化層となる（Top-pin構造）。
第２のＭＴＪ１０ｂでは、上記の順テーパ状の側面形状にも起因して、第２の下部磁化層２ｂが固定磁化層となり、第２の上部磁化層４ｂが自由磁化層となる(いわゆるBottom-pin構造)。
【００６１】
上記のように、第１のＭＴＪ１０ｃの固定磁化層及び自由磁化層を規定することにより、平行化書込み（Ｐ）から反平行化書込み（ＡＰ）へのスイッチングが容易となり、ＭＲＡＭのメモリセルにおける駆動トランジスタの制御が容易となる。
また、第１のＭＴＪ１０ｃがTop-pin構造、第２のＭＴＪ１０ｂがBottom-pin構造となるため、多値メモリ１０Ｃの積層構造内において、自由磁化層である第１の下部磁化層２ａと第２の上部磁化層４ｂとは可及的に離間した状態となる。多値メモリでは、第１のＭＴＪと第２のＭＴＪとにおいて、書き込み電流Ｉcの差は自由磁化層の面積の差によるところが大きい。本例では、多値メモリ１０Ｃはテーパ状の側面形状を有しており、従って当該積層構造内で第１の下部磁化層２ａと第２の上部磁化層４ｂとの面積差は大きい。よって、多値メモリ１０Ｃでは、より確実な多値化が可能となる。
【００６２】
本例による多値メモリでは、本実施形態と同様に、以下のように多値記憶が可能となる。図１２は、第１の実施形態の変形例２による多値メモリにおける多値記憶を説明するための特性図である。
多値メモリ１０Ｃにおいては、図１２（ａ）に示すように、Top-pin構造の第１のＭＴＪ１０ｃでは正バイアス側にシフトしており、Bottom-pin構造の第２のＭＴＪ１０ｂでは負バイアス側にシフトしている。両者を重ねると図１２（ｂ）に示すように、記憶値として例えば（１，０），（０，１），（０，０）の４値をとることが可能となる。
【００６３】
図１３は、第１の実施形態の変形例２による多値メモリにおける他の多値記憶を説明するための特性図である。
図１３（ａ）に示すように、第１のＭＴＪ１０ｃ及び第２のＭＴＪ１０ｂの書き込み電流Ｉｃ及び面積抵抗ＲAに差を付ける。これにより、図１３（ｂ）に示すように、４値以上（ここでは（１，１），（１，０），（０，１），（０，０）の４値）の記憶値が可能とある。
【００６４】
以上説明したように、本例によれば、界面磁化膜を固定磁化層及び自由磁化層として有するＭＴＪ１０ｃ，１０ｂを積層し、エッチング工程のダメージのない所期の多値化を確実に実現することのできる信頼性の高い多値メモリ１０Ｃが実現する。
【００６５】
（第２の実施形態）
本実施形態では、第１の実施形態又は諸変形例による多値メモリを備えたＭＲＡＭを開示する。ＭＲＡＭの構造を、その製造方法と共に説明する。なお、第１の実施形態と同一の構成部材等については同符号を付す。
【００６６】
本実施形態によるＭＲＡＭは、図１４に示すように、複数のメモリセルＭＣが行列状に配設されている。列方向に並ぶ各メモリセルＭＣにおいては、ゲート電極２４が共通とされており、各ゲート電極２４がワード線として機能する。このようにゲート電極２４を列ごとに共通とする代わりに、各メモリセルＭＣのゲート電極２４を列ごとに電気的に接続するワード線を別途設けるようにしても良い。行方向に並ぶ各メモリセルＭＣにおいては、ビット線３３が共通とされている。ワード線とビット線３３とは互いに絶縁されて交差、ここでは直交するように配設される。
【００６７】
図１５〜図１７は、本実施形態によるＭＲＡＭの製造方法を工程順に示す概略図である。ここでは、第１の実施形態で示した多値メモリ１０Ａを備えたメモリセルを形成する場合を例示する。変形例１の多値メモリ１０Ｂ、変形例２の多値メモリ１０Ｃを形成する場合にも適用できる。
【００６８】
先ず、図１５（ａ）に示すように、メモリセル領域において、シリコン基板２０上に駆動トランジスタとして機能するＭＯＳトランジスタを形成する。
詳細には、シリコン基板２０の表層に例えばＳＴＩ（Shallow Trench Isolation）法により素子分離構造２１を形成し、素子活性領域を確定する。
次に、素子活性領域に不純物、ここではホウ素（Ｂ+）を例えばドーズ量３．０×１０13／ｃｍ2、加速エネルギー３００ｋｅＶの条件でイオン注入し、ウェル２２を形成する。
【００６９】
次に、素子活性領域に熱酸化等により薄いゲート絶縁膜２３を形成し、ゲート絶縁膜２３上にＣＶＤ法により多結晶シリコン膜を堆積し、多結晶シリコン膜及びゲート絶縁膜２３をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工することにより、ゲート絶縁膜２３上にゲート電極２４をパターン形成する。
【００７０】
次に、ゲート電極２４をマスクとして素子活性領域に不純物、ここではｎ型不純物である砒素（Ａｓ+）をイオン注入する。これにより、素子活性領域でゲート電極２４の両側にソース／ドレインとして機能する不純物拡散領域２５が形成される。
なお、不純物拡散領域２５としては、浅いＬＤＤ領域（エクステンション領域）を形成した後に、これと一部重畳するようにソース／ドレインを形成するようにしても良い。
以上により、各メモリセルで選択トランジスタとして機能するＭＯＳトランジスタが形成される。
【００７１】
続いて、図１５（ｂ）に示すように、ＭＯＳトランジスタを覆う層間絶縁膜２６を形成した後、ＭＯＳトランジスタの不純物拡散領域２５と電気的に接続されるコンタクトプラグ２７，２８を形成する。
詳細には、ＭＯＳトランジスタを覆うように、例えばシリコン酸化物をＣＶＤ法により堆積し、例えば化学機械研磨（ＣＭＰ）によりシリコン酸化物の表面を平坦化する。これにより、層間絶縁膜２６が形成される。
【００７２】
不純物拡散領域２５の表面の一部が露出するまで層間絶縁膜２６をリソグラフィー及びそれに続くドライエッチングにより加工する。これにより、層間絶縁膜２６にコンタクト孔２６ａ，２６ｂが形成される。
コンタクト孔２６ａ，２６ｂの内壁面を覆うように、スパッタ法により例えばＴｉ膜及びＴｉＮ膜を順次堆積して、不図示の下地膜（グルー膜）を形成する。そして、ＣＶＤ法によりグルー膜を介してコンタクト孔２６ａ，２６ｂを埋め込むように例えばＷ膜を堆積する。その後、ＣＭＰにより層間絶縁膜２６をストッパーとしてＷ膜及びグルー膜を研磨する。以上により、コンタクト孔２６ａ，２６ｂ内をグルー膜を介してＷで埋め込むコンタクトプラグ２７，２８が同時形成される。
【００７３】
続いて、図１５（ｃ）に示すように、配線３４、第１の実施形態で開示した多値メモリ１０Ａを備えた磁気メモリ素子３０等を形成する。
磁気メモリ素子３０の作製方法について、図１６〜図１７を用いて説明する。ここでは、磁気メモリ素子３０及びその周辺部分のみを拡大して示す。
【００７４】
層間絶縁膜２６上に配線材料、例えばＡｌ合金をスパッタ法等により堆積し、リソグラフィー及びドライエッチングでＡｌ合金を加工する。これにより、コンタクトプラグ２７と電気的に接続される配線３４が形成される。
【００７５】
図１６（ａ）に示すように、層間絶縁膜２６上に電極層４０、バッファ層４１、多値メモリ層４２、及びハードマスク４３を、例えばスパッタ法により連続成膜する。
電極層４０は、導電材料として例えばＲｕを用い、２０ｎｍ程度の厚みに成膜する。
バッファ層４１は、例えばＲｕを用い、８ｎｍ程度の厚みに成膜する。
【００７６】
多値メモリ層４２は、例えばＴａを０．２ｎｍ程度、ＣｏＦｅＢを１ｎｍ程度、ＭｇＯを０．９７ｎｍ程度、ＣｏＦｅＢを１．２ｎｍ程度、Ｔａを１ｎｍ程度、Ｒｕを５ｎｍ程度、Ｔａを０．２ｎｍ程度、ＣｏＦｅＢを１ｎｍ程度、ＭｇＯを１．０ｎｍ程度、ＣｏＦｅＢを１．２ｎｍ程度、Ｔａを１ｎｍ程度に、順次堆積する。これにより、例えば図１における、第１の挿入層１ａ、第１の下部磁化層２ａ、第１のトンネルバリア層３ａ、第１の上部磁化層４ａ、第１のキャップ層５ａ、接続電極層１３、第２の挿入層１ｂ、第２の下部磁化層２ｂ、第２のトンネルバリア層３ｂ、第２の上部磁化層４ｂ、第２のキャップ層５ｂとなる各膜が順次積層されてなる多値メモリ層４２が形成される。
ハードマスク４３は、例えばＴａを用い、５０ｎｍ程度の厚みに成膜する。
【００７７】
図１６（ｂ）に示すように、レジストマスク４４を形成する。
詳細には、ハードマスク４３上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、レジストマスク４４が形成される。
【００７８】
図１６（ｃ）に示すように、ハードマスク４３を加工する。
詳細には、レジストマスク４４を用いて、Ｃｌガス、ＣＦ4ガス等をエッチングガスとした反応性イオンエッチング（ＲＩＥ）によりハードマスク４３をドライエッチングする。これにより、レジストマスク４４の形状に倣ってハードマスク４３が加工される。
レジストマスク４４は、アッシング処理等により除去される。
【００７９】
図１６（ｄ）に示すように、多値メモリ層４２及びバッファ層４１を加工して、多値メモリ１０Ａを形成する。
詳細には、ハードマスク４３を用いて、ＣＯガス＋ＮＨ3ガス等をエッチングガスとしたＲＩＥにより、多値メモリ層４２及びバッファ層４１をドライエッチングする。これにより、ハードマスク４３の形状に倣って多値メモリ層４２及びバッファ層４１が加工され、電極層４０上でバッファ層１２を介した多値メモリ１０Ａが形成される。
多値メモリ１０Ａ上のハードマスク４３は、多値メモリ１０Ａの上部電極の一部となる。
【００８０】
図１７（ａ）に示すように、レジストマスク４５を形成する。
詳細には、電極層４０上で多値メモリ１０Ａ及びバッファ層１２を覆うようにレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、レジストマスク４５が形成される。
【００８１】
図１７（ｂ）に示すように、電極層４０を加工する。
詳細には、レジストマスク４５を用いて、電極層４０をドライエッチングする。これにより、レジストマスク４５の形状に倣って電極膜４１が加工され、下部電極１１が形成される。下部電極１１はその下面でコンタクトプラグ２８と電気的に接続される。
レジストマスク４５は、灰化処理等により除去される。
以上により、下部電極１１上にバッファ層１２を介して多値メモリ１０Ａを備えてなる磁気メモリ素子３０が形成される。
【００８２】
図１７（ｃ）に示すように、層間絶縁膜２９を形成する。
詳細には、図１７（ｃ）の配線３４及び磁気メモリ素子３０を覆うように、例えばシリコン酸化物をＣＶＤ法により堆積し、例えばＣＭＰによりシリコン酸化物の表面を平坦化する。これにより、層間絶縁膜２９が形成される。
【００８３】
図１７（ｄ）に示すように、ビアプラグ３２を形成する。
詳細には、多値メモリ１０Ａの表面の一部が露出するまで層間絶縁膜２９をリソグラフィー及びそれに続くドライエッチングにより加工する。これにより、層間絶縁膜２９にビア孔２９ａが形成される。
ビア孔２９ａの内壁面を覆うように、スパッタ法により例えばＴｉ膜及びＴｉＮ膜を順次堆積して、不図示の下地膜（グルー膜）を形成する。そして、ＣＶＤ法によりグルー膜を介してビア孔２９ａを埋め込むように例えばＷ膜を堆積する。その後、ＣＭＰにより層間絶縁膜２９をストッパーとしてＷ膜及びグルー膜を研磨する。以上により、ビア孔２９ａ内をグルー膜を介してＷで埋め込むビアプラグ３２が形成される。
【００８４】
そして、図１５（ｃ）に示すように、層間絶縁膜２９上に配線材料、例えばＡｌ合金をスパッタ法等により堆積し、リソグラフィー及びドライエッチングでＡｌ合金を加工する。これにより、ビアプラグ３２と電気的に接続されるビット線３３が形成される。
【００８５】
なお、本実施形態では、第１の実施形態で開示した多値メモリ１０Ａを備えたメモリセルを形成する場合を例示したが、変形例１で開示した多値メモリ１０Ｂ又は変形例２で開示した多値メモリ１０Ｃを備えたメモリセルを形成する場合にも、同様に適用可能である。
【００８６】
以上説明したように、本実施形態によれば、第１の実施形態による多値メモリ１０Ａを磁気メモリ素子３０に適用して、ＭＲＡＭを構成することにより、界面磁化膜を固定磁化層及び自由磁化層として有するＭＴＪ１０ａ，１０ｂを積層し、エッチング工程のダメージのない所期の多値化を確実に実現することのできる信頼性の高いＭＲＡＭが実現する。
【００８７】
以下、磁気抵抗素子及び磁気記憶装置の諸態様について、付記としてまとめて記載する。
【００８８】
（付記１）第１のメモリ構造と、
前記第１のメモリ構造の上方に設けられた第２のメモリ構造と、
前記第１のメモリ構造と前記第２のメモリ構造との間に設けられた接続層と
を含み、
前記第１のメモリ構造及び前記第２のメモリ構造は、夫々、
Ｔａからなる挿入層と、
前記挿入層上で当該挿入層に接し、主面に垂直方向の磁気異方性を有する下部磁化層と、
主面に垂直方向の磁気異方性を有する上部磁化層と、
前記下部磁化層と前記上部磁化層との間に設けられたトンネルバリア層と
を有しており、
前記下部磁化層及び前記上部磁化層は、一方が固定磁化層であり、他方が自由磁化層であることを特徴とする磁気抵抗素子。
【００８９】
（付記２）前記挿入層は、厚みが０．１ｎｍ〜１．０ｎｍの範囲内の値とされていることを特徴とする付記１に記載の磁気抵抗素子。
【００９０】
（付記３）前記下部磁化層は、厚みが０．８ｎｍ〜１．１ｎｍの範囲内の値とされていることを特徴とする付記１又は２に記載の磁気抵抗素子。
【００９１】
（付記４）前記第１のメモリ構造及び前記第２のメモリ構造は、夫々、前記上部磁化層上で当該上部磁化層に接し、Ｔａからなるキャップ層を更に含むことを特徴とする付記１〜３のいずれか１項に記載の磁気抵抗素子。
【００９２】
（付記５）前記上部磁化層は、厚みが１．０ｎｍ〜１．５ｎｍの範囲内の値とされていることを特徴とする付記４に記載の磁気抵抗素子。
【００９３】
（付記６）テーパ状の側面を有し、前記第２のメモリ構造のサイズが前記第１のメモリ構造のサイズよりも大きくなる積層構造とされることを特徴とする付記１〜５のいずれか１項に記載の磁気抵抗素子。
【００９４】
（付記７）前記第１のメモリ構造の前記トンネルバリア層は、前記第２のメモリ構造の前記トンネルバリア層よりも面積が小さく且つ厚いことを特徴とする付記１〜６のいずれか１項に記載の磁気抵抗素子。
【００９５】
（付記８）前記第１のメモリ構造及び前記第２のメモリ構造は、夫々、前記上部磁化層上で当該上部磁化層と接する垂直磁化層を有し、
前記第１のメモリ構造及び前記第２のメモリ構造では、夫々、前記下部磁化層が自由磁化層であり、前記上部磁化層が前記垂直磁化層と共に固定磁化層であることを特徴とする付記１〜７のいずれか１項に記載の磁気抵抗素子。
【００９６】
（付記９）前記第１のメモリ構造は、前記上部磁化層上で当該上部磁化層と接する垂直磁化層を有し、
前記第１のメモリ構造では、前記下部磁化層が自由磁化層であり、前記上部磁化層が前記垂直磁化層と共に固定磁化層であって、
前記第２のメモリ構造では、前記下部磁化層が固定磁化層であり、前記上部磁化層が自由磁化層であることを特徴とする付記１〜７のいずれか１項に記載の磁気抵抗素子。
【００９７】
（付記１０）磁気抵抗素子及び駆動トランジスタを備えたメモリセルが複数配置されてなる磁気記憶装置であって、
前記磁気抵抗素子は、
第１のメモリ構造と、
前記第１のメモリ構造の上方に設けられた第２のメモリ構造と、
前記第１のメモリ構造と前記第２のメモリ構造との間に設けられた接続層と
を含み、
前記第１のメモリ構造及び前記第２のメモリ構造は、夫々、
Ｔａからなる挿入層と、
前記挿入層上で当該挿入層に接し、主面に垂直方向の磁気異方性を有する下部磁化層と、
主面に垂直方向の磁気異方性を有する上部磁化層と、
前記下部磁化層と前記上部磁化層との間に設けられたトンネルバリア層と
を有しており、
前記下部磁化層及び前記上部磁化層は、一方が固定磁化層であり、他方が自由磁化層であることを特徴とする磁気記憶装置。
【００９８】
（付記１１）前記挿入層は、厚みが０．１ｎｍ〜１．０ｎｍの範囲内の値とされていることを特徴とする付記１０に記載の磁気記憶装置。
【００９９】
（付記１２）前記下部磁化層は、厚みが０．８ｎｍ〜１．１ｎｍの範囲内の値とされていることを特徴とする付記１０又は１１に記載の磁気記憶装置。
【０１００】
（付記１３）前記第１のメモリ構造及び前記第２のメモリ構造は、夫々、前記上部磁化層上で当該上部磁化層に接し、Ｔａからなるキャップ層を更に含むことを特徴とする付記１０〜１２のいずれか１項に記載の磁気記憶装置。
【０１０１】
（付記１４）前記上部磁化層は、厚みが１．０ｎｍ〜１．５ｎｍの範囲内の値とされていることを特徴とする付記１３に記載の磁気記憶装置。
【０１０２】
（付記１５）前記磁気抵抗素子は、テーパ状の側面を有し、前記第２のメモリ構造のサイズが前記第１のメモリ構造のサイズよりも大きくなる積層構造とされることを特徴とする付記１０〜１４のいずれか１項に記載の磁気記憶装置。
【０１０３】
（付記１６）前記第１のメモリ構造の前記トンネルバリア層は、前記第２のメモリ構造の前記トンネルバリア層よりも面積が小さく且つ厚いことを特徴とする付記１０〜１５のいずれか１項に記載の磁気記憶装置。
【０１０４】
（付記１７）前記第１のメモリ構造及び前記第２のメモリ構造は、夫々、前記上部磁化層上で当該上部磁化層と接する垂直磁化層を有し、
前記第１のメモリ構造及び前記第２のメモリ構造では、夫々、前記下部磁化層が自由磁化層であり、前記上部磁化層が前記垂直磁化層と共に固定磁化層であることを特徴とする付記１０〜１６のいずれか１項に記載の磁気記憶装置。
【０１０５】
（付記１８）前記第１のメモリ構造は、前記上部磁化層上で当該上部磁化層と接する垂直磁化層を有し、
前記第１のメモリ構造では、前記下部磁化層が自由磁化層であり、前記上部磁化層が前記垂直磁化層と共に固定磁化層であって、
前記第２のメモリ構造では、前記下部磁化層が固定磁化層であり、前記上部磁化層が自由磁化層であることを特徴とする付記１０〜１６のいずれか１項に記載の磁気記憶装置。
【符号の説明】
【０１０６】
１ａ  第１の挿入層
２ａ  第１の下部磁化層
３ａ  第１のトンネルバリア層
４ａ  第１の上部磁化層
５ａ  第１のキャップ層
６ａ，６ｂ  垂直磁化層
１ｂ  第２の挿入層
２ｂ  第２の下部磁化層
３ｂ  第２のトンネルバリア層
４ｂ  第２の上部磁化層
５ｂ  第２のキャップ層
１０Ａ，１０Ｂ，１０Ｃ  多値メモリ
１０ａ，１０ｃ  第１のＭＴＪ
１０ｂ，１０ｄ  第２のＭＴＪ
１１  下部電極
１２  バッファ層
１３  接続電極層
２０  シリコン基板
２１  素子分離構造
２２  ウェル
２３  ゲート絶縁膜
２４  ゲート電極
２５  不純物拡散領域
２６，２９  層間絶縁膜
２６ａ，２６ｂ  コンタクト孔
２７，２８  コンタクトプラグ
２９ａ  ビア孔
３２  ビアプラグ
３０  磁気メモリ素子
３３  ビット線
３４  配線
４０  電極層
４２  多値メモリ層
４３  ハードマスク
４４，４５  レジストマスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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