(57)【要約】【課題】  抵抗スイッチング特性の素子間ばらつきを低減できる可変抵抗素子の抵抗制御方法を提供し、これにより信頼性の高い不揮発性半導体記憶装置を提供する。【解決手段】    可変抵抗素子Ｒ１〜Ｒ３の抵抗状態を低抵抗化するメモリ動作において、可変抵抗素子の低抵抗化に必要な電圧でキャパシタ１１を予め充電しておく。充電後、かかるキャパシタ１１の一端を、低抵抗化対象の可変抵抗素子の一端と電気的に接続し、可変抵抗素子の低抵抗化に必要な電流をキャパシタ１１に蓄積された電荷より供給する。キャパシタ１１の放電に伴い、低抵抗化動作は自動的に完了する。【選択図】        図１
2013254545.tif 000002
【特許請求の範囲】
【請求項１】
可変抵抗体、及び、前記可変抵抗体を挟持する第１電極及び第２電極を備え、前記両電極間への初期化電圧ストレスの印加後、前記両電極間への電圧ストレスの印加に応じて前記両電極間の電気抵抗が可逆的に変化する可変抵抗素子を備えてなる不揮発性半導体記憶装置であって、
前記可変抵抗素子を含むメモリセルを複数、行または列方向のうち少なくとも列方向に配列したメモリセルアレイと、
前記メモリセルの前記可変抵抗素子の抵抗状態を変化させるメモリ動作に必要な電圧を発生する電圧発生回路と、
前記メモリ動作に必要な電圧を前記メモリセルの前記可変抵抗素子の一端に印加する電圧印加回路と、
前記メモリ動作を制御する制御回路と、
前記メモリセルへの電流供給源としてのキャパシタ回路と、を備え、
前記可変抵抗素子の抵抗状態を低抵抗化する前記メモリ動作において、
前記可変抵抗素子の低抵抗化に必要な電流が前記キャパシタ回路内のキャパシタに予め蓄積された電荷より供給されることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記キャパシタの一端の接続先を、前記電圧発生回路と前記電圧印加回路との間で切り替えるスイッチを備えることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記制御回路が、
前記可変抵抗素子の抵抗状態を低抵抗化する前記メモリ動作において、
前記キャパシタの一端を前記電圧発生回路に電気的に接続し、前記キャパシタを充電後、前記キャパシタと前記電圧発生回路との接続を解除し、前記キャパシタの前記一端を前記可変抵抗素子の前記一端に電気的に接続して、前記キャパシタを介して前記メモリ動作に必要な電圧を前記可変抵抗素子の一端に供給するように制御することを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
前記可変抵抗素子の抵抗状態を低抵抗化する前記メモリ動作が、前記可変抵抗素子の抵抗状態を、製造直後の初期高抵抗状態から抵抗状態の可逆的変化が可能な可変抵抗状態に変化させるフォーミング処理であることを特徴とする請求項１〜３の何れか一項に記載の不揮発性半導体記憶装置。
【請求項５】
前記キャパシタ回路が、夫々が並列に接続される複数のキャパシタを備え、
並列に接続される前記複数のキャパシタを切り替えることで、前記キャパシタ回路の静電容量を変更可能に構成されていることを特徴とする請求項１〜４の何れか一項に記載の不揮発性半導体記憶装置。
【請求項６】
可変抵抗体、及び、前記可変抵抗体を挟持する第１電極及び第２電極を備え、前記両電極間への初期化電圧ストレスの印加後、前記両電極間への電圧ストレスの印加に応じて前記両電極間の電気抵抗が可逆的に変化する可変抵抗素子の抵抗状態を低抵抗化させる抵抗制御方法であって、
両端に前記低抵抗化に必要な所定の電圧を印加することにより予め充電されたキャパシタの一端を、前記可変抵抗素子の一端に電気的に接続し、
前記可変抵抗素子の前記低抵抗化に必要な電流を前記キャパシタに蓄積された電荷より供給することを特徴とする可変抵抗素子の抵抗制御方法。
【請求項７】
前記可変抵抗素子の前記低抵抗化により、前記可変抵抗素子の抵抗状態が、製造直後の初期高抵抗状態から抵抗状態の可逆的変化が可能な可変抵抗状態に変化することを特徴とする請求項６に記載の可変抵抗素子の抵抗制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的ストレスの印加によって電気抵抗が変化することで情報を記憶可能な可変抵抗素子を用いた不揮発性半導体記憶装置、及びかかる可変抵抗素子の抵抗制御方法に関する。
【背景技術】
【０００２】
近年、フラッシュメモリに代表される不揮発性半導体記憶装置の大容量化は著しく、製品レベルでは１０Ｇバイトを超える容量の製品が低価格で販売されている。特にＵＳＢメモリ等の携帯型或いは可搬型メモリとしてその商品価値は増しており、これまで光磁気ディスク等が占めてきた市場を奪取する勢いである。数Ｇバイトの容量は携帯音楽プレイヤー用ストレージとしても十分であり、急速に普及しつつあるハードディスク搭載型携帯音楽プレイヤーと比べて、固体素子である不揮発性半導体記憶装置を搭載した携帯音楽プレイヤーは耐振動性や高信頼性、或いは低消費電力といった固体素子メモリならではの原理的な優位性をユーザーにアピールすることに成功している。かかる固体素子メモリは、上記の音楽及び画像用の携帯型或いは可搬型商品用ストレージとして主流になると見込まれている。
【０００３】
一方、フラッシュメモリの弱点を克服する、高速動作を特徴とする次世代不揮発性半導体記憶装置の候補として、強誘電体メモリ（ＦｅＲＡＭ）、磁気メモリ（ＭＲＡＭ）、相変化メモリ（ＰＲＡＭ）、抵抗変化型メモリ（ＲＲＡＭ）（登録商標）等、夫々独自の原理に基づく不揮発性メモリ素子の研究開発が昨今行われている。これらの不揮発性メモリ素子の情報書換え方法としては、両極性の電圧或いは電流を用いて書き換えを行う方法と単一極性の電圧或いは電流を用いて書き換えを行う方法の２方法がある。ＦｅＲＡＭ、ＭＲＡＭの駆動方法は前者であり、ＰＲＡＭは後者である。ＲＲＡＭにおいては、両者での駆動が報告されている。
【０００４】
ＲＲＡＭは、例えば金属酸化物からなる可変抵抗体を２つの電極で狭持した構造の可変抵抗素子から構成されるが、電極面全体にわたって抵抗変化するものと、電極間で局所的な電流パス（「フィラメント」と呼ばれる）を有し、この電流パスの開閉によって抵抗変化するフィラメント型がある。低抵抗状態と高抵抗状態をデジタル情報の“１”、“０”に対応させることにより、情報を記録することができる。
【０００５】
フィラメント型の可変抵抗素子は、抵抗スイッチング動作に先立って、フィラメントを形成するためのフォーミングといわれるソフトブレークダウンによる初期化動作が必要である。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Baek, I.G.他, “Highly Scalable Non-volatile Resistive Memory using Simple Binary Oxide Driven by Asymmetric Unipolar Voltage Pulses” IEDM2004, pp.587-590, 2004年
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ブレークダウン後に流れる電流の制御は可能であるが、電圧を印加してからブレークダウンが開始するまでの時間をコントロールすることは、原理的に困難である。図１０は、可変抵抗体としての酸化ハフニウム（ＨｆＯＸ）をＴａ電極とＴｉＮ電極で狭持してなる２つの可変抵抗素子において、フォーミング電圧パルス印加後に流れる電流の時間変化を示したものである。電圧パルスの印加初期は、可変抵抗素子は製造直後の初期高抵抗状態にあり、ブレークダウンにより抵抗が急激に低下し、電流が流れる。図１０から、電圧パルスの印加を開始してからブレークダウンが開始するまでの時間に、素子間で差が見られる。例えば、図１０では、素子１の当該時間は、約７０ｎｓであり短く、一方、素子２の当該時間は、約２５０ｎｓであり、素子１の時間（約７０ｎｓ）に比べて長い。しかしながら、ブレークダウンの性質上、ブレークダウン開始時間を素子間で完全に一致させることは困難である。
【０００８】
図１１に、複数の可変抵抗素子を備えたメモリセルアレイにおけるフォーミング処理方法の一例を示す。可変抵抗素子を複数並べたメモリアレイにおけるフォーミングは、例えば図１１のように各メモリセルに順次フォーミング電圧パルスを同じ時間だけ印加していく方法があげられる。選択トランジスタＳ１〜Ｓ３のゲート電圧ＶＷ１〜ＶＷ３のうち何れか１つをＨｉｇｈレベルとすることで、可変抵抗素子Ｒ１〜Ｒ３の何れかを選択し、ＰＭＯＳスイッチＭ０のゲート電圧Ｖ０をＬｏｗレベルにするとＶＦＭＧが選択セルに印加され、フォーミングが開始される。
【０００９】
図１２は、図１１において、Ｒ１、Ｒ２、Ｒ３の順にフォーミング処理を行う場合のタイミングチャートである。同じフォーミング電圧パルスを印加しても、素子によってブレークダウンが開始するまでの時間Δｔ１〜Δｔ３が異なる。可変抵抗素子のブレークダウン後、フォーミング電圧パルスの印加が終了するまで、可変抵抗素子に電流が流れるため、ブレークダウン後の電流が流れる時間ｕ１〜ｕ３が異なることとなる。このブレークダウンによってフィラメントが形成され、抵抗スイッチングが可能な状態が形成されるが、電流が流れる時間ｕ１〜ｕ３が素子間で異なれば、フィラメントの状態に素子間で差を生じ、その結果として抵抗スイッチング特性に素子間で差を生じさせる虞がある。
【００１０】
本発明は、上記の問題点に鑑み、ブレークダウン後に流れる電流の素子間ばらつきを低減することにより、抵抗スイッチング特性の素子間ばらつきを低減できる可変抵抗素子の抵抗制御方法、及び、抵抗スイッチング特性の素子間ばらつきが低減された、信頼性の高い不揮発性半導体記憶装置を提供することをその目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するための本発明に係る不揮発性半導体装置は、可変抵抗体、及び、前記可変抵抗体を挟持する第１電極及び第２電極を備え、前記両電極間への初期化電圧ストレスの印加後、前記両電極間への電圧ストレスの印加に応じて前記両電極間の電気抵抗が可逆的に変化する可変抵抗素子を備えてなる不揮発性半導体記憶装置であって、
前記可変抵抗素子を含むメモリセルを複数、行または列方向のうち少なくとも列方向に配列したメモリセルアレイと、
前記メモリセルの前記可変抵抗素子の抵抗状態を変化させるメモリ動作に必要な電圧を発生する電圧発生回路と、
前記メモリ動作に必要な電圧を前記メモリセルの前記可変抵抗素子の一端に印加する電圧印加回路と、
前記メモリ動作を制御する制御回路と、
前記メモリセルへの電流供給源としてのキャパシタ回路と、を備え、
前記可変抵抗素子の抵抗状態を低抵抗化する前記メモリ動作において、
前記可変抵抗素子の低抵抗化に必要な電流が前記キャパシタ回路内のキャパシタに予め蓄積された電荷より供給されることを特徴とする。
【００１２】
上記特徴の本発明に係る不揮発性半導体装置は、更に、前記キャパシタの一端の接続先を、前記電圧発生回路と前記電圧印加回路との間で切り替えるスイッチを備えることが好ましい。
【００１３】
上記特徴の本発明に係る不揮発性半導体装置は、更に、
前記制御回路が、前記可変抵抗素子の抵抗状態を低抵抗化する前記メモリ動作において、前記キャパシタの一端を前記電圧発生回路に電気的に接続し、前記キャパシタを充電後、前記キャパシタと前記電圧発生回路との接続を解除し、前記キャパシタの前記一端を前記可変抵抗素子の前記一端に電気的に接続して、前記キャパシタを介して前記メモリ動作に必要な電圧を前記可変抵抗素子の一端に供給するように制御することが好ましい。
【００１４】
上記特徴の本発明に係る不揮発性半導体装置は、更に、前記可変抵抗素子の抵抗状態を低抵抗化する前記メモリ動作が、前記可変抵抗素子の抵抗状態を、製造直後の初期高抵抗状態から抵抗状態の可逆的変化が可能な可変抵抗状態に変化させるフォーミング処理であることが好ましい。
【００１５】
上記特徴の本発明に係る不揮発性半導体装置は、更に、前記キャパシタ回路が、夫々が並列に接続される複数のキャパシタを備え、並列に接続される前記複数のキャパシタを切り替えることで、前記キャパシタ回路の静電容量を変更可能に構成されていることが好ましい。
【００１６】
上記目的を達成するための本発明に係る可変抵抗素子の抵抗制御方法は、可変抵抗体、及び、前記可変抵抗体を挟持する第１電極及び第２電極を備え、前記両電極間への初期化電圧ストレスの印加後、前記両電極間への電圧ストレスの印加に応じて前記両電極間の電気抵抗が可逆的に変化する可変抵抗素子の抵抗状態を低抵抗化させる抵抗制御方法であって、
両端に前記低抵抗化に必要な所定の電圧を印加することにより予め充電されたキャパシタの一端を、前記可変抵抗素子の一端に電気的に接続し、前記可変抵抗素子の前記低抵抗化に必要な電流を前記キャパシタに蓄積された電荷より供給することを特徴とする。
【００１７】
上記特徴の本発明に係る可変抵抗素子の抵抗制御方法は、更に、前記可変抵抗素子の前記低抵抗化により、前記可変抵抗素子の抵抗状態が、製造直後の初期高抵抗状態から抵抗状態の可逆的変化が可能な可変抵抗状態に変化することが好ましい。
【発明の効果】
【００１８】
本発明に依れば、可変抵抗素子の低抵抗化に必要な電圧を、充電されたキャパシタを介して印加することにより、ブレークダウン後に流れる電流量の素子間ばらつきを低減し、結果、抵抗スイッチング特性の素子間ばらつきを低減できる。
【００１９】
可変抵抗素子の抵抗が高抵抗状態にあるとき、キャパシタの一端を可変抵抗素子の一端に接続しても、電圧が印加されるが、電流は殆ど流れない。ブレークダウンが開始されると、可変抵抗素子が低抵抗化するため、電流が流れ始める。しかしながら、可変抵抗素子に流れる電流量は、キャパシタに充電された電荷量で制限され、それ以上に電流が流れることはない。
【００２０】
このため、キャパシタに充電された電荷を電流源とすることにより、ブレークダウン後に可変抵抗素子に流れる電流量および電流波形は、可変抵抗素子によらずほぼ同じに制御できる。
【００２１】
これにより、抵抗スイッチング特性の素子間ばらつきが低減され、信頼性の高い不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の一実施形態に係る可変抵抗素子の抵抗制御方法を説明する回路図
【図２】本発明の一実施形態に係る可変抵抗素子の抵抗制御方法を説明するタイミングチャート
【図３】本発明の一実施形態に係る不揮発性半導体記憶装置の概略の構成を示す回路ブロック図
【図４】可変抵抗素子を備えてなるメモリセルアレイの一例を示す回路図
【図５】本発明の一実施形態に係る不揮発性半導体記憶装置のフォーミング処理時の動作を示す図
【図６】本発明の一実施形態に係る不揮発性半導体記憶装置の通常の書き換え動作時の動作を示す図
【図７】複数のキャパシタを備えてなる本発明の一実施形態に係る不揮発性半導体記憶装置のフォーミング処理時の動作を示す図
【図８】複数のキャパシタを備えてなる本発明の一実施形態に係る不揮発性半導体記憶装置のセット動作時の動作を示す図
【図９】複数のキャパシタを備えてなる本発明の一実施形態に係る不揮発性半導体記憶装置のリセット動作および読み出し動作時の動作を示す図
【図１０】フォーミング時に可変抵抗素子に流れる電流の時間変化を示すグラフ
【図１１】従来の可変抵抗素子のフォーミング処理方法を説明する回路図
【図１２】従来の可変抵抗素子のフォーミング処理方法を説明するタイミングチャート
【発明を実施するための形態】
【００２３】
〈第１実施形態〉
以下において、本発明に係る不揮発性半導体記憶装置（以降、適宜「本発明装置」と称する）、及び、可変抵抗素子の抵抗制御方法（以降、適宜「本発明方法」と称する）の一実施形態について図面を参照して説明する。
【００２４】
図１は、本発明方法を説明するための回路図である。複数の可変抵抗素子Ｒ１〜Ｒ３が、夫々、対応する選択トランジスタＳ１〜Ｓ３と直列接続し、メモリセルを構成している。選択トランジスタのゲートに電圧ＶＷ１〜ＶＷ３を印加することにより、メモリセルの選択がされる。可変抵抗素子Ｒ１〜Ｒ３のフォーミングに必要な電圧及び電流は、キャパシタ１１から供給される。かかるキャパシタ１１は、その一端がＰＭＯＳスイッチＭ１を介してメモリセルと接続し、且つ、ＰＭＯＳスイッチＭ２を介して電源１２と接続し、その他端が基準電位（例えば、ＧＮＤ）に接続している。Ｍ１及びＭ２は、図１ではＰＭＯＳトランジスタであるが、ＮＭＯＳトランジスタで構成しても良い。
【００２５】
可変抵抗素子Ｒ１〜Ｒ３は、例えば遷移金属酸化物等で構成される可変抵抗体の両端に電極を担持してなる素子である。可変抵抗体の材料としてはＡｌ、Ｈｆ、Ｎｉ、Ｃｏ、Ｔａ、Ｚｒ、Ｗ、Ｔｉ、Ｃｕ、Ｖ、Ｚｎ、Ｎｂの各酸化物もしくは酸窒化物、或いは、チタン酸ストロンチウム（ＳｒＴｉＯＸ）等を用いることができる。本実施形態では、低抵抗化と高抵抗化で極性が逆の電圧パルスを印加して書き換えを行う、所謂バイポーラ型の素子を想定する。しかしながら、本発明はかかる可変抵抗素子の構成に限られるものではない。
【００２６】
これらの金属酸化物を可変抵抗体材料として用いる場合、可変抵抗素子の製造直後の初期抵抗は非常に高く、電圧ストレスに応じて高抵抗状態と低抵抗状態を切り替え可能な状態（可変抵抗状態）に遷移させるため、使用前に、通常の書き換え動作に用いる電圧パルスより電圧振幅が大きく、かつパルス幅が長い電圧パルスを製造直後の初期状態の可変抵抗素子に印加し、抵抗スイッチングがおきる電流パスを形成しておく必要がある。このような製造直後の初期状態の可変抵抗素子に初期化電圧ストレスを印加する処理は、フォーミング処理と呼ばれている。そして、フォーミング処理によって形成される電流パス（フィラメントと呼ばれる）がその後の素子のスイッチング特性を決定することが知られている。
【００２７】
本発明方法を用いて可変抵抗素子Ｒ１〜Ｒ３のフォーミング処理を行う場合、フォーミングに必要な電圧印加および電流供給を、予め充電したキャパシタ１１を用いて行う。
【００２８】
充電したキャパシタ１１をフォーミング処理前の初期高抵抗状態の可変抵抗素子に接続すると、初めは可変抵抗素子が初期高抵抗状態にあるため、電流は殆ど流れず、キャパシタ１１の充電電圧がブレークダウンを開始するまで印加され続ける。ブレークダウンが開始されると可変抵抗素子が低抵抗化し、フォーミング電流が流れる。フォーミング電流が流れるに伴い、キャパシタの充電電荷が減少し、キャパシタの充電電圧が低下していく。キャパシタが完全に放電すると電流は流れなくなる。
【００２９】
つまり、ブレークダウンが開始すると同時にキャパシタの放電が開始され、キャパシタの電荷がなくなるところで自動的にフォーミングが完了する。これにより、ブレークダウンの開始時期が素子間で異なっていても、フォーミング電流が流れる時間を等しくすることができる。
【００３０】
図２は、図１の可変抵抗素子Ｒ１〜Ｒ３を順次フォーミングする場合のタイミングチャートを示す。
【００３１】
まず、図２の時刻Ｔ１において、ＰＭＯＳスイッチＭ１のゲート電圧Ｖ１をＨｉｇｈレベル、ＰＭＯＳスイッチＭ２のゲート電圧Ｖ２をＬｏｗレベルにして、キャパシタ１１と各メモリセルの接続を切り離した状態で、キャパシタ１１の一端をフォーミング電圧供給用の電源１２と接続し、キャパシタ１１を電源１２の電源電圧ＶＦＭＧまで充電する。
【００３２】
次に、図２の時刻Ｔ２において、Ｖ２をＨｉｇｈレベルとし、キャパシタ１１を電源１２から切り離す。このとき、キャパシタ１１の一端の電位ＶＣＡＰは、ＶＦＭＧまで充電されている。
【００３３】
次に、図２の時刻Ｔ３において、可変抵抗素子Ｒ１を選択するために、ＶＷ１をＨｉｇｈレベルに立ち上げる。このときの電圧ＶＷ１は、ブレークダウン後に流れるフォーミング電流を所定値（例えば、５０μＡ程度）以下に制限できるように、選択トランジスタＳ１のゲートに印加する電圧を設定することが好ましい。フォーミング電流をより低電流に制限することで、より細いフィラメントが形成され、より低電流でのスイッチング動作が可能となる。
【００３４】
その後、図２の時刻Ｔ４において、Ｖ１をＬｏｗレベルにすることで、キャパシタ１１の一端と可変抵抗素子Ｒ１の一端とが接続され、初期状態にある可変抵抗素子Ｒ１にキャパシタ１１の電圧ＶＣＡＰが印加される。このとき、可変抵抗素子Ｒ１は初期高抵抗状態にあるので、電流は殆ど流れない。したがって、キャパシタ１１は放電されず、キャパシタ１１の電圧ＶＣＡＰはＶＦＭＧを維持している。
【００３５】
時刻Ｔ４からある時間（Δｔ１）が経過するとブレークダウンが開始する。すると、キャパシタ１１の放電により、フォーミング電流ＩＦＭＧが流れる。キャパシタ１１の電圧ＶＣＡＰはＶＦＭＧをから徐々に減少してゆく。一定時間経過後、キャパシタ１１の放電が完了した時点で、自動的にフォーミングが完了する。
【００３６】
以降、キャパシタ１１への充電と可変抵抗素子への電圧印加という手順を繰り返すことで、可変抵抗素子Ｒ２とＲ３を同様にフォーミングする。
【００３７】
図２では、可変抵抗素子Ｒ１〜Ｒ３にフォーミング電圧が印加されてからブレークダウンが開始するまでの時間は、夫々、Δｔ１〜Δｔ３であり、夫々異なっている。しかしながら、キャパシタ１１から電荷が供給されることにより、ブレークダウン開始後に流れる電流ＩＦＭＧの波形をほぼ同じに制御できる。例えば、図１２では、電流が流れる時間ｕ１〜ｕ３は、上述のように電圧パルスの印加を開始してからブレークダウンが開始するまでの時間（Δｔ１〜Δｔ３）が素子毎に異なるため、互いに異なっているが、図２では、電流ＩＦＭＧが流れる時間は、各素子間で、一定時間（互いに実質的に同一の時間）になる。
【００３８】
この結果、形成されるフィラメントの状態の素子ばらつきを低減でき、その後の抵抗スイッチング動作の素子間ばらつきを低減できる。
【００３９】
ここで、キャパシタ１１の容量は、必要なフォーミング電流を、必要な時間だけ流せるように設定すればよい。ＩＦＭＧ［Ａ］の電流をｔ秒流すのに必要な電荷量は、ＩＦＭＧ・ｔクーロンである。したがって、フォーミング電圧をＶＦＭＧとしたとき、必要な静電容量は、ＩＦＭＧ・ｔ／ＶＦＭＧファラドとなる。しかしながら、可変抵抗素子や配線の寄生容量を考慮すると、キャパシタ１１に貯えられた電荷の全てが放電され、フォーミング電流として利用できるわけではない。このため、上記計算値よりも大きめ（例えば、上記計算値の１０倍までの範囲）に静電容量を設定することが好ましい。
【００４０】
キャパシタ１１の構造としては、一般に用いられているものでかまわないが、面積を小さくするために、比誘電率の高い絶縁膜を用いたものがより好ましい。
【００４１】
図３に、上記の可変抵抗素子を有してなるメモリセルが複数配列されたメモリセルアレイを備えた本発明装置の全体的な概略構成の一例を示すブロック図を示す。
【００４２】
図３に示す本発明装置１は、可変抵抗素子を含んでなるメモリセルを複数、マトリクス状に配列したメモリセルアレイ２１の周辺に、制御回路２２、電圧発生回路２３、ワード線デコーダ/ドライバ２４、ビット線デコーダ/ドライバ２５、ソース線デコーダ/ドライバ２６、読み出し回路２７、キャパシタ回路３０、及びスイッチ３１を備えて構成される。
【００４３】
図４に、メモリセルアレイ２１の等価回路図を一例として示す。メモリセルアレイ２１は、セル選択トランジスタＱと可変抵抗素子Ｒを直列に接続してなる１Ｔ／１Ｒ型のメモリセルを、複数、マトリクス状に配列してなる。メモリセルの可変抵抗素子Ｒ側の一端が、列方向（図４の縦方向）に延伸するビット線ＢＬ１〜ＢＬｎに接続し（ｎは自然数）、メモリセルのセル選択トランジスタＱ側の他端が、行方向（図４の横方向）に延伸するソース線ＳＬ１〜ＳＬｍに接続している（ｍは２以上の自然数）。一方、セル選択トランジスタＱのゲート端子が、行方向に延伸するワード線ＷＬ１〜ＷＬｍに接続している。つまり、メモリセルアレイ２１は、列方向に延伸するｎ本のビット線ＢＬ１〜ＢＬｎと行方向に延伸するｍ本のワード線の各交点にメモリセルが配置された構成となっている。ワード線を介して選択ワード線電圧及び非選択ワード線電圧の何れかを、ビット線を介して選択ビット線電圧及び非選択ビット線電圧の何れかを、ソース線を介して選択ソース線電圧及び非選択ソース線電圧の何れかを、夫々、各別に印加することにより、書き込み、消去、読み出し、及びフォーミング処理の各動作時において、外部からのアドレス入力で指定される動作対象の一または複数のメモリセルを選択することができる。
【００４４】
制御回路２２は、メモリセルアレイ２１の書き込み（低抵抗化：セット）、消去（高抵抗化：リセット）、読み出し、及び、フォーミング処理の各動作の制御を行う。具体的には、制御回路２２はアドレス線から入力されたアドレス信号、データ線から入力されたデータ入力（書き込み、消去時）、制御信号線から入力された制御入力信号に基づいて、ワード線デコーダ／ドライバ２４、ビット線デコーダ／ドライバ２５、ソース線デコーダ／ドライバ２６、及び、スイッチ３１を制御し、メモリセルアレイ２１の各動作を制御する。なお、図３に示す例では、制御回路２２は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
【００４５】
電圧発生回路２３は、書き込み（低抵抗化：セット）、消去（高抵抗化：リセット）、読み出し、及び、フォーミング処理の各動作時において、各動作に必要な電圧を発生し、ワード線デコーダ／ドライバ２４、ビット線デコーダ／ドライバ２５、及び、ソース線デコーダ／ドライバ２６の夫々に供給する。特に、読み出し動作時には、電圧発生回路２３は、ビット線デコーダ／ドライバ２５、ソース線デコーダ／ドライバ２６、及び、ワード線デコーダ／ドライバ２４を介して、選択されたメモリセルに接続するビット線とワード線とソース線に所定の読み出し電圧を印加する読み出し電圧印加回路として機能する。
【００４６】
ワード線デコーダ／ドライバ２４、ビット線デコーダ／ドライバ２５、及び、ソース線デコーダ／ドライバ２６は、制御回路２２に入力されたアドレス信号に基づき、対応するメモリセルアレイ２１内の少なくとも１つのメモリセルを選択するメモリセル選択回路としての機能を有している。ワード線デコーダ／ドライバ２４は、書き込み（低抵抗化：セット）、消去（高抵抗化：リセット）、読み出し、及び、フォーミング処理の各動作時において、動作対象のメモリセルがアドレス線に入力され指定されると、かかるアドレス線に入力されたアドレス信号に対応するワード線を選択し、選択されたワード線と非選択のワード線に、夫々選択ワード線電圧と非選択ワード線電圧を各別に印加する。
【００４７】
ビット線デコーダ／ドライバ２５は、書き込み（低抵抗化：セット）、消去（高抵抗化：リセット）、読み出し、及び、フォーミング処理の各動作時において、動作対象のメモリセルがアドレス線に入力され指定されると、かかるアドレス線に入力されたアドレス信号に対応するビット線を選択し、選択されたビット線に選択ビット線電圧を印加する。図３の例では、ビット線デコーダ／ドライバ２５は、特にフォーミング処理時において、キャパシタ回路３０から供給されるフォーミング処理に必要な電圧を、選択ビット線を介して、選択されたメモリセルの可変抵抗素子の一端に印加する電圧印加回路として機能する。
【００４８】
ソース線デコーダ／ドライバ２６は、書き込み（低抵抗化：セット）、消去（高抵抗化：リセット）、読み出し、及び、フォーミング処理の各動作時において、動作対象のメモリセルがアドレス線に入力され指定されると、かかるアドレス線に入力されたアドレス信号に対応するソース線を選択し、選択されたソース線に選択ソース線電圧を印加する。
【００４９】
より具体的には、代表的な例では、書き込み（低抵抗化：セット）動作の場合、選択されたメモリセルの両端に１．５Ｖ〜２．５Ｖ、５０ｎｓｅｃの電圧パルスが印加されるように、選択ビット線および選択ソース線に電圧を印加する。一方、消去（高抵抗化：リセット）動作の場合、選択されたメモリセルの両端に−１．０Ｖ〜−１．５Ｖ、５０ｎｓｅｃの電圧パルスが印加されるように、選択ビット線及び選択ソース線に電圧を印加する。
【００５０】
また、かかる低抵抗化（セット）動作では、抵抗変化後の抵抗値のばらつきを抑えるため、可変抵抗素子に流れる電流をセル選択トランジスタで小さく制限しながら可変抵抗素子を低抵抗化させることが好ましい。これに対し、高抵抗化（リセット）動作では、トランジスタによる電流制限を極力行わない状態で、可変抵抗素子に電流を多く流しながら可変抵抗素子を高抵抗化させることが安定動作の点で好ましい。したがって、高抵抗化（リセット）動作における選択ワード線電圧を、低抵抗化（セット）動作の場合における選択ワード線電圧よりも高電圧とするのが好ましい。
【００５１】
キャパシタ回路３０は、図５及び図６において後述するように、少なくとも１つのキャパシタを備え、かかるキャパシタの一端が、スイッチ３１を介して、電圧発生回路２３及びビット線デコーダ／ドライバ２５と接続する。なお、キャパシタの他端は、基準電位（例えば、ＧＮＤ）と接続されている。スイッチ３１は、フォーミング処理時において、キャパシタの一端の接続先を、制御回路２２による制御に基づき、電圧発生回路２３とビット線デコーダ／ドライバ２５の何れかに切り替える。
【００５２】
以下に、本発明装置１のフォーミング処理時の動作について、図５を参照して説明する。
【００５３】
制御回路２２は、フォーミング処理対象のメモリセルを、アドレス信号に基づき特定すると、ワード線デコーダ／ドライバ２４、ビット線デコーダ／ドライバ２５、及び、ソース線デコーダ／ドライバ２６を制御し、選択されたメモリセルの可変抵抗素子に必要な電圧が印加されるように、選択ワード線、選択ビット線、選択ソース線に電圧を印加する。
【００５４】
このとき、選択ビット線に印加する電圧については、電圧発生回路２３が発生したフォーミング電圧を直接ビット線デコーダ／ドライバ２５に供給することはしない。図５（Ａ）に示すように、制御回路２２はスイッチ３１を制御し、キャパシタ回路３０内のキャパシタ１１の一端を電圧発生回路２３と接続させ、キャパシタ１１をフォーミング電圧で充電する。
【００５５】
キャパシタ１１の充電が完了すると、図５（Ｂ）に示すように、制御回路２２はスイッチ３１を制御し、キャパシタ回路３０内のキャパシタ１１の一端の接続先をビット線デコーダ／ドライバ２５に切り替える。これにより、選択ビット線に、充電されたキャパシタ１１の電圧を印加する。
【００５６】
一方、書き込み（低抵抗化：セット）、消去（高抵抗化：リセット）、及び、読み出し動作では、キャパシタ回路３１は使用しないので、図６に示すように、電圧発生回路２３とビット線デコーダ／ドライバ２５が直接接続するように、制御回路２２はスイッチ３１を制御し、キャパシタ回路３０を電圧発生回路２３及びビット線デコーダ／ドライバ２５から切り離す。
【００５７】
このようにフォーミング処理動作を制御することで、上述の通り、ブレークダウン開始後に可変抵抗素子に流れるフォーミング電流の電流量および電流波形を、メモリセルアレイ２１内の全ての可変抵抗素子に対してほぼ同じに制御できる。この結果、形成されるフィラメントの状態の素子ばらつきを低減でき、その後の抵抗スイッチング動作の素子間ばらつきを低減できる。
【００５８】
なお、制御回路２２、電圧発生回路２３、ワード線デコーダ／ドライバ２４、ビット線デコーダ／ドライバ２５、ソース線デコーダ／ドライバ２６、及び、読み出し回路２７の詳細な回路構成、デバイス構造、並びに、製造方法については、公知の回路構成を用いて実現可能であり、公知の半導体製造技術を用いて作製が可能であるので説明を割愛する。
【００５９】
〈第２実施形態〉
上記第１実施形態では、フォーミング処理時においてキャパシタ回路３０を使用し、充電されたキャパシタを介してフォーミング電圧および電流を供給する例を説明した。一方で、可変抵抗素子の高抵抗状態から低抵抗状態への遷移（セット動作）もフォーミングと同様の物理現象であると考えられており、かかる低抵抗化動作の際にも、キャパシタ回路３０を用いることができる。
【００６０】
この場合、フォーミング処理とセット動作では必要な電荷量が異なるのであれば、複数のキャパシタを用い、フォーミング処理に用いるキャパシタとセット動作に用いるキャパシタとの間で切り替えることができる。あるいは、フォーミング処理時は複数あるキャパシタの全てを用い、セット動作時では、その一部を用いるようにしても好ましい。つまり、フォーミング処理時とセット動作時で、用いるキャパシタの静電容量を切り替え可能に構成することが好ましい。
【００６１】
図７、図８に、キャパシタ回路３０が複数のキャパシタを備える場合の本発明装置１のフォーミング処理時および低抵抗化（セット）動作時の動作を示す。
【００６２】
キャパシタ回路３０は、複数のキャパシタ１１ａ〜１１ｎを備え、キャパシタ１１ａ〜１１ｎの夫々は、各別に設けられたスイッチ３２ａ〜３２ｎを介して並列に接続されている。キャパシタ１１ａ〜１１ｎは、夫々、一端がスイッチ３２ａ〜３２ｎを介してスイッチ３１と接続し、かかるスイッチ３１を介して電圧発生回路２３又はビット線デコーダ／ドライバ２５との接続がされる。キャパシタ１１ａ〜１１ｎの他端は、基準電位（例えば、ＧＮＤ）と夫々接続されている。
【００６３】
フォーミング処理時には、図７に示すように、スイッチ３２ａ〜３２ｎの全てをオンし、複数のキャパシタ１１ａ〜１１ｎの全てを使用して、フォーミング電圧の印加を行う。
【００６４】
つまり、図７（Ａ）に示すように、制御回路２２はスイッチ３１を制御し、キャパシタ回路３０内のキャパシタ１１ａ〜１１ｎの一端を電圧発生回路２３と接続させ、キャパシタ１１ａ〜１１ｎの全てをフォーミング電圧で充電する。その後、図７（Ｂ）に示すように、制御回路２２はスイッチ３１を制御し、キャパシタ回路３０内のキャパシタ１１ａ〜１１ｎの全ての一端の接続先をビット線デコーダ／ドライバ２５に切り替える。これにより、選択ビット線に、充電されたキャパシタ１１ａ〜１１ｎの電圧を印加する。
【００６５】
これに対し、低抵抗化（セット）動作時には、図８に示すように、キャパシタ１１ａのみを使用してセット電圧の印加を行う。このため、スイッチ３２ａ〜３２ｎのうち、スイッチ３２ａをオンし、他のスイッチはオフとする。
【００６６】
つまり、図８（Ａ）に示すように、制御回路２２はスイッチ３１を制御し、キャパシタ回路３０内のキャパシタ１１ａの一端を電圧発生回路２３と接続させ、キャパシタ１１ａをセット電圧で充電する。キャパシタ１１ｂ〜１１ｎは充電しない。その後、図８（Ｂ）に示すように、制御回路２２はスイッチ３１を制御し、キャパシタ回路３０内のキャパシタ１１ａの一端の接続先をビット線デコーダ／ドライバ２５に切り替える。これにより、選択ビット線に、充電されたキャパシタ１１ａの電圧を印加する。
【００６７】
一方、消去（高抵抗化：リセット）、及び読み出し動作では、キャパシタ回路３１は使用しないので、図９に示すように、電圧発生回路２３とビット線デコーダ／ドライバ２５とが直接接続するように、制御回路２２はスイッチ３１を制御し、キャパシタ回路３０内の全てのキャパシタ１１ａ〜１１ｎを電圧発生回路２３及びビット線デコーダ／ドライバ２５から切り離す。
【００６８】
このようにフォーミング処理動作を制御することで、上述の通り、フォーミング処理により形成されるフィラメントの状態の素子ばらつきを低減でき、その後の抵抗スイッチング動作の素子間ばらつきを低減できる。本実施形態では、更に、セット動作においてもキャパシタ回路３０を使用することで、セット動作後の低抵抗状態の素子間ばらつきをより低減することができる。
【００６９】
以上、本発明に依れば、抵抗スイッチング特性の素子間ばらつきが低減された可変抵抗素子の抵抗制御方法、及び、抵抗スイッチング特性の素子間ばらつきが低減され、信頼性の高い不揮発性半導体記憶装置を実現することができる。
【００７０】
以下に、別実施形態について説明する。
【００７１】
〈１〉上記第２実施形態において、キャパシタ回路３０が複数のキャパシタ１１ａ〜１１ｎを備えることで、キャパシタの静電容量を可変とし、フォーミング処理とセット動作とで使用するキャパシタの静電容量を変更する方法を説明したが、キャパシタを複数備える場合の構成としては、これに限られるものではない。
【００７２】
例えば、複数のキャパシタ毎にスイッチ３１を備え、各キャパシタの一端の接続先を、電圧発生回路２３とビット線デコーダ／ドライバ２５の間で切替可能な構成とすることができる。このような構成とすることで、少なくとも２つのキャパシタのうち、一方を電圧発生回路２３に接続して充電しながら、他方をビット線デコーダ／ドライバ２５に接続してメモリセルの可変抵抗素子のフォーミング処理に使用することができる。これにより、メモリセルの可変抵抗素子のフォーミング処理が完了後、即座に充電済みのキャパシタをビット線デコーダ／ドライバ２５に接続して、次の動作対象のメモリセルの可変抵抗素子にフォーミング電圧の印加を切れ目なく開始することができるので、複数の可変抵抗素子に対するフォーミング処理のスループットを向上させることができる。
【００７３】
〈２〉また、複数のキャパシタをビット線毎に設ける構成も可能である。共通のワード線に接続する複数のメモリセルの可変抵抗素子に対してフォーミング処理を行う場合、ある選択ビット線に接続するメモリセルのフォーミング処理が完了すると、新たにビット線を選択し直して次のメモリセルのフォーミング処理を開始する。このとき、既に充電済みのキャパシタを用いて、新しく選択されたメモリセルの可変抵抗素子への電圧印加を切れ目なく開始することができるので、共通のワード線に接続する複数の可変抵抗素子に対するフォーミング処理のスループットを向上させることができる。
【００７４】
〈３〉更に、可変抵抗素子の特性、及びビット線デコーダ／ドライバ２５からメモリセルまでの寄生容量成分に合わせて、低抵抗化動作（フォーミング処理およびセット動作）に必要な電荷量を変えるために複数のキャパシタを切り替えることも可能である。例えば、製造プロセス上、メモリセルアレイ２１の特定の位置でフォーミング特性が異なることが分かっている場合、選択されたメモリセルの位置に応じてキャパシタの静電容量を切り替えたり、選択ビット線の位置に応じてキャパシタの静電容量を切り替えたりすることにも利用することができる。
【００７５】
〈４〉上記実施形態では、本発明装置１の構成として、メモリセルアレイ２１が１Ｔ１Ｒ型のメモリセルを備えてなる場合を例示した。しかしながら、本発明はメモリセルアレイ２１の構成により限定されるものではない。また、制御回路２２やデコーダ／ドライバ２４〜２６等の回路構成により限定されるものでもない。例えば、メモリセルが可変抵抗素子のみからなる１Ｒ型のメモリセルアレイ、メモリセルが可変抵抗素子にダイオード或いはバリスタなどの２端子型の電流制限素子を直列接続してなる１Ｄ１Ｒ型のメモリセルアレイについても、本発明を適用できる。
【００７６】
また、図４ではメモリセルの可変抵抗素子Ｒ側の一端がビット線に、セル選択トランジスタＱ側の他端がソース線に接続されているが、これは逆であっても構わない。即ち、メモリセルの可変抵抗素子Ｒ側の一端をソース線に、セル選択トランジスタＱ側の他端をビット線に接続しても構わない。さらに、図４ではソース線を行方向に、即ちビット線と直交する方向に延伸させているが、ソース線を列方向に、即ちビット線と平行に延伸させるものとしても構わない。
【００７７】
また、本発明装置１は、各ソース線ＳＬ１〜ＳＬｎを選択するためのソース線デコーダ／ドライバ２６を備え、ソース線を各別に選択してメモリセルの動作に必要な電圧を印加可能に構成されているが、ソース線を全メモリセルに共通とし、ソース線には所定の固定電位（例えば、接地電圧）が供給される構成としても構わない。その場合であっても、ビット線デコーダ／ドライバ２５を介し、ビット線ＢＬ１〜ＢＬｎを各別に選択することにより、メモリセルの動作に必要な電圧を供給することができる。
【００７８】
〈５〉本発明は、フォーミング処理によりフィラメントが形成されるフィラメント型の可変抵抗素子に適用可能であり、可変抵抗素子を構成する可変抵抗体や電極の材料、或いは素子のサイズ等により制限されるものではない。また、上記実施形態においてメモリ動作の説明で用いた電圧パルスの電圧値やパルス幅（印加時間）、或いは図２のタイミングチャートに示したフォーミング処理動作の手順は、本発明を説明するための具体例であり、本発明を限定するものではない。
【産業上の利用可能性】
【００７９】
本発明は、可変抵抗素子を用いて情報を記憶する不揮発性半導体記憶装置に利用可能である。
【符号の説明】
【００８０】
１：  本発明の一実施形態に係る不揮発性半導体記憶装置
１１、１１ａ〜１１ｎ：  キャパシタ
１２：  電源
２１：  メモリセルアレイ
２２：  制御回路
２３：  電圧発生回路
２４：  ワード線デコーダ／ドライバ
２５：  ビット線デコーダ／ドライバ
２６：  ソース線デコーダ／ドライバ
２７：  読み出し回路
３０：  キャパシタ回路
３１、３２ａ〜３２ｎ：  スイッチ
ＢＬ１〜ＢＬｎ：  ビット線
ＳＬ１〜ＳＬｍ：  ソース線
ＷＬ１〜ＷＬｍ：  ワード線
Ｍ０〜Ｍ２：  ＰＭＯＳスイッチ
Ｒ、Ｒ１〜Ｒ３：  可変抵抗素子
Ｑ、Ｓ１〜Ｓ３：  選択トランジスタ
Δｔ１〜Δｔ３：  フォーミング電圧の印加後、ブレークダウンが開始するまでの時間
ＩＦＭＧ：  フォーミング電流
ＶＣＡＰ：  キャパシタの端子電圧
ＶＦＭＧ：  フォーミング電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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