(57)【要約】【課題】２ｋ／２３．９８Ｐ−６０Ｐ又は４７．９５Ｉ−６０Ｉ／１６ビットの映像信号を伝送するためのインタフェースを設ける。【解決手段】信号送信装置は、ｒ：ｇ：ｂが４：４：４である１ｃｈの１６ビット信号をワード毎に間引いて、ｒ：ｇ：ｂが４：２：２である１ｃｈの１６ビット信号、及びｒ：ｇ：ｂが０：２：２である１ｃｈの１６ビット信号にマッピングする。そして、第１及び第２のマッピング構造に従って、４：２：２である２ｃｈの１０ビット信号からなる第１〜第３のＨＤ−ＳＤＩにマッピングし、出力する。【選択図】図４
2013055395.tif 000002
【特許請求の範囲】
【請求項１】
撮像素子が出力する映像信号がｍ×ｎ（ｍ，ｎは、ｍサンプル×ｎライン）／ａ−ｂ（ａ，ｂは、フレームレート）／ｒ：ｇ：ｂ（ｒ，ｇ，ｂは、所定の信号伝送方式である場合における信号比率）／１６ビット信号で規定され、１ｃｈの１６ビット信号に含まれる全サンプルのＧ信号の各ビットをＧ０，Ｇ１，…，Ｇ１５とし、Ｂ信号の各ビットをＢ０，Ｂ１，…，Ｂ１５とし、Ｒ信号の各ビットをＲ０，Ｒ１，…，Ｒ１５とする場合に、ｒ：ｇ：ｂが４：４：４であって、全サンプルのＧ，Ｂ，Ｒ信号によって構成される１ｃｈの１６ビット信号をワード毎に間引いて、ｒ：ｇ：ｂが４：２：２であって、全サンプルのＧ信号と、偶数サンプルのＢ，Ｒ信号によって構成される１ｃｈの１６ビット信号、及びｒ：ｇ：ｂが０：２：２であって、Ｇ信号がなく、奇数サンプルのＢ，Ｒ信号によって構成される１ｃｈの１６ビット信号にマッピングするワード間引き制御部と、
ワード毎に間引かれたｒ：ｇ：ｂが４：２：２である１ｃｈの１６ビット信号を、第１のマッピング構造に従って、ｒ：ｇ：ｂが４：２：２である２ｃｈの１０ビット信号からなる第１及び第２のＨＤ−ＳＤＩにマッピングすると共に、ワード毎に間引かれたｒ：ｇ：ｂが０：２：２である１ｃｈの１６ビット信号を、第２のマッピング構造に従って、ｒ：ｇ：ｂが４：２：２である１ｃｈの１０ビット信号からなる第３のＨＤ−ＳＤＩにマッピングするマッピング制御部と、
前記第１〜第３のＨＤ−ＳＤＩを出力する読出し制御部と、を備える
信号送信装置。
【請求項２】
前記マッピング制御部は、
前記第１のＨＤ−ＳＤＩのＹチャンネルに前記Ｇ信号でＹチャンネルと同一サンプル番号の奇数ビットをマッピングし、ＣＢチャンネルに前記Ｂ信号でＣＢチャンネルと同一サンプル番号の奇数ビットをマッピングし、ＣＲチャンネルに前記Ｒ信号でＣＲチャンネルと同一サンプル番号の奇数ビットをマッピングすると共に、Ｙチャンネルと同一サンプル番号であるＧ信号のＧ１４，Ｇ１５をＹチャンネルの上位２ビットに多重し、ＣＢチャンネルと同一サンプル番号であるＢ信号のＢ１４，Ｂ１５を前記ＣＢチャンネルの上位２ビットに多重し、ＣＲチャンネルと同一サンプル番号であるＲ信号のＲ１４，Ｒ１５を前記ＣＲチャンネルの上位２ビットに多重し、前記第２のＨＤ−ＳＤＩのＹチャンネルに前記Ｇ信号でＹチャンネルと同一サンプル番号の偶数ビットをマッピングし、ＣＢチャンネルに前記Ｂ信号でＣＢチャンネルと同一サンプル番号の偶数ビットをマッピングし、ＣＲチャンネルに前記Ｒ信号でＣＲチャンネルと同一サンプル番号の偶数ビットをマッピングすると共に、Ｙチャンネルと同一サンプル番号であるＧ信号のＧ１４，Ｇ１５をＹチャンネルの上位２ビットに多重し、ＣＢチャンネルと同一サンプル番号であるＢ信号のＢ１４，Ｂ１５を前記ＣＢチャンネルの上位２ビットに多重し、ＣＲチャンネルと同一サンプル番号であるＲ信号のＲ１４，Ｒ１５を前記ＣＲチャンネルの上位２ビットに多重した上で、前記第１及び第２のＨＤ−ＳＤＩのＹチャンネル、ＣＢチャンネル及びＣＲチャンネルの各チャンネルに対して、所定位置のビットを反転した反転ビットを多重する第１のマッピング制御部と、
前記第３のＨＤ−ＳＤＩにおけるＹチャンネルの偶数サンプルに前記Ｂ信号の下位７ビットをマッピングすると共に、Ｙチャンネルと同一サンプル番号（偶数サンプル）であるＧ信号のＧ１４，Ｇ１５をＹチャンネルの偶数サンプルの上位２ビットに多重し、前記第３のＨＤ−ＳＤＩにおけるＹチャンネルの奇数サンプルに前記Ｒ信号の下位７ビットをマッピングすると共に、Ｙチャンネルと同一サンプル番号（奇数サンプル）であるＧ信号のＧ１４，Ｇ１５をＹチャンネルの奇数サンプルの上位２ビットに多重し、ＣＢチャンネルに同じサンプル番号である前記Ｂ信号の上位９ビットをマッピングし、ＣＲチャンネルに同じサンプル番号である前記Ｒ信号の上位９ビットをマッピングした上で、Ｙチャンネルの偶数サンプル及び奇数サンプル、ＣＢチャンネル及びＣＲチャンネルの各チャンネルに対して、前記所定位置のビットを反転した反転ビットを多重する第２のマッピング制御部と、を備える
請求項１記載の信号送信装置。
【請求項３】
ｒ：ｇ：ｂが４：４：４である１ｃｈの１６ビット信号は、ｍ×ｎが１９２０サンプル×１０８０ライン又は２０４８サンプル×１０８０ラインであり、ａ−ｂが２３．９８Ｐ−３０Ｐ又は４７．９５Ｉ−６０Ｉである。
請求項２記載の信号送信装置。
【請求項４】
ｒ：ｇ：ｂが４：４：４である１ｃｈの１６ビット信号は、ｍ×ｎが１９２０サンプル×１０８０ライン又は２０４８サンプル×１０８０ラインであり、ａ−ｂが４７．９５Ｐ−６０Ｐである場合に、
二組の前記ワード間引き制御部と、
二組の前記マッピング制御部と、
二組の前記読出し制御部と、
ｒ：ｇ：ｂが４：４：４である１ｃｈの１６ビット信号を一ラインずつ交互に間引いて２チャンネルのインターレース信号とした映像信号を、二組の前記ワード間引き制御部にそれぞれ出力するライン間引き制御部と、を備え、
二組の前記読出し制御部は、二組の前記第１〜第３のＨＤ−ＳＤＩを出力する
請求項２記載の信号送信装置。
【請求項５】
撮像素子が出力する映像信号がｍ×ｎ（ｍ，ｎは、ｍサンプル×ｎライン）／ａ−ｂ（ａ，ｂは、フレームレート）／ｒ：ｇ：ｂ（ｒ，ｇ，ｂは、所定の信号伝送方式である場合における信号比率）／１６ビット信号で規定され、１ｃｈの１６ビット信号に含まれる全サンプルのＧ信号の各ビットをＧ０，Ｇ１，…，Ｇ１５とし、Ｂ信号の各ビットをＢ０，Ｂ１，…，Ｂ１５とし、Ｒ信号の各ビットをＲ０，Ｒ１，…，Ｒ１５とする場合に、ｒ：ｇ：ｂが４：４：４であって、全サンプルのＧ，Ｂ，Ｒ信号によって構成される１ｃｈの１６ビット信号をワード毎に間引いて、ｒ：ｇ：ｂが４：２：２であって、全サンプルのＧ信号と、偶数サンプルのＢ，Ｒ信号によって構成される１ｃｈの１６ビット信号、及びｒ：ｇ：ｂが０：２：２であって、Ｇ信号がなく、奇数サンプルのＢ，Ｒ信号によって構成される１ｃｈの１６ビット信号にマッピングすることと、
ワード毎に間引かれたｒ：ｇ：ｂが４：２：２である１ｃｈの１６ビット信号を、第１のマッピング構造に従って、ｒ：ｇ：ｂが４：２：２である２ｃｈの１０ビット信号からなる第１及び第２のＨＤ−ＳＤＩにマッピングすると共に、ワード毎に間引かれたｒ：ｇ：ｂが０：２：２である１ｃｈの１６ビット信号を、第２のマッピング構造に従って、ｒ：ｇ：ｂが４：２：２である１ｃｈの１０ビット信号からなる第３のＨＤ−ＳＤＩにマッピングすることと、
前記第１〜第３のＨＤ−ＳＤＩを出力することと、を含む
信号送信方法。
【請求項６】
撮像素子が出力する映像信号がｍ×ｎ（ｍ，ｎは、ｍサンプル×ｎライン）／ａ−ｂ（ａ，ｂは、フレームレート）／ｒ：ｇ：ｂ（ｒ，ｇ，ｂは、所定の信号伝送方式である場合における信号比率）／１６ビット信号で規定され、１ｃｈの１６ビット信号に含まれる全サンプルのＧ信号の各ビットをＧ０，Ｇ１，…，Ｇ１５とし、Ｂ信号の各ビットをＢ０，Ｂ１，…，Ｂ１５とし、Ｒ信号の各ビットをＲ０，Ｒ１，…，Ｒ１５とする場合に、ｒ：ｇ：ｂが４：２：２である３ｃｈの１０ビット信号からなる第１〜第３のＨＤ−ＳＤＩを記憶部に書込む書込み制御部と、
前記記憶部から読み出した、２ｃｈの１０ビット信号からなる前記第１及び第２のＨＤ−ＳＤＩから、第１のマッピング構造に従って、ｒ：ｇ：ｂが４：２：２であって、全サンプルのＧ信号と、偶数サンプルのＢ，Ｒ信号によって構成される１ｃｈの１６ビット信号を抽出すると共に、ｒ：ｇ：ｂが４：２：２である１ｃｈの１０ビット信号からなる第３のＨＤ−ＳＤＩから、第２のマッピング構造に従って、ｒ：ｇ：ｂが０：２：２であって、Ｇ信号がなく、奇数サンプルのＢ，Ｒ信号によって構成される１ｃｈの１６ビット信号を抽出する抽出制御部と、
ｒ：ｇ：ｂが４：２：２である１ｃｈの１６ビット信号、及びｒ：ｇ：ｂが０：２：２である１ｃｈの１６ビット信号をワード毎に多重することによって、ｒ：ｇ：ｂが４：４：４であって、全サンプルのＧ，Ｂ，Ｒ信号によって構成される１ｃｈの１６ビット信号を生成するワード多重制御部と、を備える
信号受信装置。
【請求項７】
前記抽出制御部は、
前記第１のＨＤ−ＳＤＩのＹチャンネルから前記Ｇ信号でこのＹチャンネルと同一サンプル番号の奇数ビットを抽出し、ＣＢチャンネルから前記Ｂ信号でＣＢチャンネルと同一サンプル番号の奇数ビットを抽出し、ＣＲチャンネルから前記Ｒ信号でＣＲチャンネルと同一サンプル番号の奇数ビットを抽出すると共に、Ｙチャンネルの上位２ビットからＹチャンネルと同一サンプル番号であるＧ信号のＧ１４，Ｇ１５を抽出し、前記ＣＢチャンネルの上位２ビットからＣＢチャンネルと同一サンプル番号であるＢ信号のＢ１４，Ｂ１５を抽出し、前記ＣＲチャンネルの上位２ビットからＣＲチャンネルと同一サンプル番号であるＲ信号のＲ１４，Ｒ１５を抽出し、前記第２のＨＤ−ＳＤＩのＹチャンネルから前記Ｇ信号でＹチャンネルと同一サンプル番号の偶数ビットを抽出し、ＣＢチャンネルから前記Ｂ信号でＣＢチャンネルと同一サンプル番号の偶数ビットを抽出し、ＣＲチャンネルから前記Ｒ信号でＣＲチャンネルと同一サンプル番号の偶数ビットを抽出すると共に、Ｙチャンネルの上位２ビットからＹチャンネルと同一サンプル番号であるＧ信号のＧ１４，Ｇ１５を抽出し、前記ＣＢチャンネルの上位２ビットからＣＢチャンネルと同一サンプル番号であるＢ信号のＢ１４，Ｂ１５を抽出し、前記ＣＲチャンネルの上位２ビットからＣＲチャンネルと同一サンプル番号であるＲ信号のＲ１４，Ｒ１５を抽出する第１の抽出制御部と、前記第３のＨＤ−ＳＤＩにおけるＹチャンネルの偶数サンプルから前記Ｂ信号の下位７ビットを抽出すると共に、Ｙチャンネルと同一サンプル番号（偶数サンプル）であるＧ信号の上位２ビットからＧ１４，Ｇ１５を抽出し、前記第３のＨＤ−ＳＤＩにおけるＹチャンネルの奇数サンプルから前記Ｒ信号の下位７ビットを抽出すると共に、Ｙチャンネルと同一サンプル番号（奇数サンプル）であるＧ信号の上位２ビットからＧ１４，Ｇ１５を抽出し、ＣＢチャンネルから前記Ｂ信号の上位９ビットを抽出し、ＣＲチャンネルから前記Ｒ信号の上位９ビットを抽出する第２の抽出制御部と、を備える
請求項６記載の信号受信装置。
【請求項８】
ｒ：ｇ：ｂが４：４：４である１ｃｈの１６ビット信号は、ｍ×ｎが１９２０サンプル×１０８０ライン又は２０４８サンプル×１０８０ラインであり、ａ−ｂが２３．９８Ｐ−３０Ｐ又は４７．９５Ｉ−６０Ｉである
請求項７記載の信号受信装置。
【請求項９】
ｒ：ｇ：ｂが４：４：４である１ｃｈの１６ビット信号は、ｍ×ｎが１９２０サンプル×１０８０ライン又は２０４８サンプル×１０８０ラインであり、ａ−ｂが４７．９５Ｐ−６０Ｐである場合に、
二組の前記書込み制御部と、
二組の前記抽出制御部と、
二組の前記ワード多重制御部と、
前記ワード多重制御部によってワード多重されたｒ：ｇ：ｂが４：４：４である２ｃｈの１６ビット信号であるインターレース信号を、一ラインずつ交互に多重して、ｒ：ｇ：ｂが４：４：４である１ｃｈの１６ビット信号とするライン多重制御部を備え、
二組の前記書込み制御部は、入力する二組の前記第１〜第３のＨＤ−ＳＤＩを前記記憶部に書込む
請求項７記載の信号受信装置。
【請求項１０】
撮像素子が出力する映像信号がｍ×ｎ（ｍ，ｎは、ｍサンプル×ｎライン）／ａ−ｂ（ａ，ｂは、フレームレート）／ｒ：ｇ：ｂ（ｒ，ｇ，ｂは、所定の信号伝送方式である場合における信号比率）／１６ビット信号で規定され、１ｃｈの１６ビット信号に含まれる全サンプルのＧ信号の各ビットをＧ０，Ｇ１，…，Ｇ１５とし、Ｂ信号の各ビットをＢ０，Ｂ１，…，Ｂ１５とし、Ｒ信号の各ビットをＲ０，Ｒ１，…，Ｒ１５とする場合に、ｒ：ｇ：ｂが４：２：２である３ｃｈの１０ビット信号からなる第１〜第３のＨＤ−ＳＤＩを記憶部に書込むことと、
前記記憶部から読み出した、２ｃｈの１０ビット信号からなる前記第１及び第２のＨＤ−ＳＤＩから、第１のマッピング構造に従って、ｒ：ｇ：ｂが４：２：２であって、全サンプルのＧ信号と、偶数サンプルのＢ，Ｒ信号によって構成される１ｃｈの１６ビット信号を抽出すると共に、ｒ：ｇ：ｂが４：２：２である１ｃｈの１０ビット信号からなる第３のＨＤ−ＳＤＩから、第２のマッピング構造に従って、ｒ：ｇ：ｂが０：２：２であって、Ｇ信号がなく、奇数サンプルのＢ，Ｒ信号によって構成される１ｃｈの１６ビット信号を抽出することと、
ｒ：ｇ：ｂが４：２：２である１ｃｈの１６ビット信号、及びｒ：ｇ：ｂが０：２：２である１ｃｈの１６ビット信号をワード毎に多重することによって、ｒ：ｇ：ｂが４：４：４であって、全サンプルのＧ，Ｂ，Ｒ信号によって構成される１ｃｈの１６ビット信号を生成することと、を含む
信号受信方法。
【請求項１１】
撮像素子が出力する映像信号がｍ×ｎ（ｍ，ｎは、ｍサンプル×ｎライン）／ａ−ｂ（ａ，ｂは、フレームレート）／ｒ：ｇ：ｂ（ｒ，ｇ，ｂは、所定の信号伝送方式である場合における信号比率）／１６ビット信号で規定され、１ｃｈの１６ビット信号に含まれる全サンプルのＧ信号の各ビットをＧ０，Ｇ１，…，Ｇ１５とし、Ｂ信号の各ビットをＢ０，Ｂ１，…，Ｂ１５とし、Ｒ信号の各ビットをＲ０，Ｒ１，…，Ｒ１５とする場合に、ｒ：ｇ：ｂが４：４：４であって、全サンプルのＧ，Ｂ，Ｒ信号によって構成される１ｃｈの１６ビット信号をワード毎に間引いて、ｒ：ｇ：ｂが４：２：２であって、全サンプルのＧ信号と、偶数サンプルのＢ，Ｒ信号によって構成される１ｃｈの１６ビット信号、及びｒ：ｇ：ｂが０：２：２であって、Ｇ信号がなく、奇数サンプルのＢ，Ｒ信号によって構成される１ｃｈの１６ビット信号にマッピングするワード間引き制御部と、
ワード毎に間引かれたｒ：ｇ：ｂが４：２：２である１ｃｈの１６ビット信号を、第１のマッピング構造に従って、ｒ：ｇ：ｂが４：２：２である２ｃｈの１０ビット信号からなる第１及び第２のＨＤ−ＳＤＩにマッピングすると共に、ワード毎に間引かれたｒ：ｇ：ｂが０：２：２である１ｃｈの１６ビット信号を、第２のマッピング構造に従って、ｒ：ｇ：ｂが４：２：２である１ｃｈの１０ビット信号からなる第３のＨＤ−ＳＤＩにマッピングするマッピング制御部と、
前記第１〜第３のＨＤ−ＳＤＩを出力する読出し制御部と、を有する信号送信装置と、
３ｃｈの１０ビット信号からなる前記第１〜第３のＨＤ−ＳＤＩを記憶部に書込む書込み制御部と、
前記記憶部から読み出した前記第１及び第２のＨＤ−ＳＤＩから、第１のマッピング構造に従って、ｒ：ｇ：ｂが４：２：２である１ｃｈの１６ビット信号を抽出すると共に、ｒ：ｇ：ｂが４：２：２である１ｃｈの１０ビット信号からなる第３のＨＤ−ＳＤＩから、第２のマッピング構造に従って、ｒ：ｇ：ｂが０：２：２である１ｃｈの１６ビット信号を抽出する抽出制御部と、
ｒ：ｇ：ｂが４：２：２である１ｃｈの１６ビット信号、及びｒ：ｇ：ｂが０：２：２である１ｃｈの１６ビット信号をワード毎に多重することによって、ｒ：ｇ：ｂが４：４：４である１ｃｈの１６ビット信号を生成するワード多重制御部と、を有する信号受信装置と、を備える
信号伝送システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、例えば、撮像素子から出力される１６ビットの映像信号を伝送する場合に適用して好適な信号送信装置、信号送信方法、信号受信装置、信号受信方法及び信号伝送システムに関する。
【背景技術】
【０００２】
従来、撮像素子が出力する１フレームの映像信号が１９２０サンプル×１０８０ライン（以下、ｍサンプル×ｎラインを「ｍ×ｎ」とも略記する。）であるＨＤ（High Definition）信号を伝送するために標準化が行われていた。この標準化を行う国際協会には、ＩＴＵ（International Telecommunication Union）やＳＭＰＴＥ（Society of Motion Picture and Television Engineers）が知られている。
【０００３】
例えば、ＳＭＰＴＥ２７４Ｍには、１９２０×１０８０の映像信号のサンプル構造が規定され、ＳＭＰＴＥ２９２Ｍには、ＨＤＴＶシステムのシリアルデジタルインタフェースが規定されている。また、ＳＭＰＴＥ３７２Ｍには、ＳＭＰＴＥ２９２Ｍに規定されるデータ構造をベースとして規格化された、ＬｉｎｋＡ，Ｂを用いるデュアルリンクＨＤ−ＳＤＩインタフェースが規定されている。以下の説明では、１９２０×１０８０又は２０４８×１０８０のことを、「２ｋ」とも略称し、３８４０×２１６０又は４０９６×２１６０のことを、「４ｋ」又は「４ｋ×２ｋ」とも略称する。また、１．５Ｇｂｐｓで映像信号を伝送可能なＨＤ−ＳＤＩインタフェースを、「１．５Ｇ−ＳＤＩ」とも呼ぶ。
【０００４】
ここで、ＳＭＰＴＥ２０４８−１やＳＭＰＴＥ２０３６−１（ＵＨＤＴＶ）で規定される４０９６規格や３８４０規格における画素のサンプル構造は、図１４に示す以下の２種類がある。
【０００５】
図１４は、４ｋ規格のサンプル構造の例を示す説明図である。
図１４Ａと図１４Ｂの説明に用いるフレームは、４ｋ×２ｋのサンプル構造で１フレームを構成する。４ｋ規格のサンプル構造は、以下の３種類がある。なお、ＳＭＰＴＥ規格において、Ｒ′Ｇ′Ｂ′のように、ダッシュ「′」をつけた信号は、ガンマ補正などが施された信号を示す。
【０００６】
図１４Ａは、Ｒ′Ｇ′Ｂ′，Ｙ′Ｃｂ′Ｃｒ′  ４：４：４システムにおける画素サンプルの例である。このシステムでは、全サンプルにＲＧＢ又はＹＣｂＣｒのコンポーネントが含まれる。
図１４Ｂは、Ｙ′Ｃｂ′Ｃｒ′  ４：２：２システムにおける画素サンプルの例である。このシステムでは、偶数サンプルにＹＣｂＣｒ、奇数サンプルにＹのコンポーネントが含まれる。
【０００７】
また、特許文献１には、４ｋ×２ｋの超高解像度信号の一種である３８４０×２１６０／３０Ｐ，３０／１．００１Ｐ／４：４：４／１２ビット信号を、ビットレート１０Ｇｂｐｓ以上で伝送する技術が開示されている。なお、［３８４０×２１６０／３０Ｐ］と示した場合には、［水平方向の画素サンプル数］×［垂直方向のライン数］／［１秒当りのフレーム数］を示す。また、［４：４：４］は、原色信号伝送方式である場合、［赤信号Ｒ：緑信号Ｇ：青信号Ｂ］の比率を示し、色差信号伝送方式である場合、［輝度信号Ｙ：第１色差信号Ｃｂ：第２色差信号Ｃｒ］の比率を示す。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−３２８４９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、ＳＭＰＴＥによって規定される従来の伝送規格は、１０ビット又は１２ビットの映像信号を１０ビット／ワードのＨＤ−ＳＤＩで伝送することを前提としていた。しかし、近年は、撮像素子から出力される１６ビットの映像信号を１０ビット／ワードのＨＤ−ＳＤＩを用いて伝送しようとする要望が高まっている。１６ビットの映像信号としては、例えば、２ｋ／４：４：４／１６ビット信号があり、この信号は、２ｋサンプルのＧ信号、Ｂ信号及びＲ信号から構成される。しかし、このような、２ｋ／２３．９８Ｐ−６０Ｐ／１６ビットの映像信号を伝送するためのインタフェースあるいはインターフェースデータ規格や提案がなかった。
【００１０】
本開示はこのような状況に鑑みて成されたものであり、撮像素子から出力される１６ビットの映像信号を伝送するためのインタフェースを提供することを目的とする。
【課題を解決するための手段】
【００１１】
本開示は、撮像素子が出力する映像信号がｍ×ｎ（ｍ，ｎは、ｍサンプル×ｎライン）／ａ−ｂ（ａ，ｂは、フレームレート）／ｒ：ｇ：ｂ（ｒ，ｇ，ｂは、所定の信号伝送方式である場合における信号比率）／１６ビット信号で規定され、１ｃｈの１６ビット信号に含まれる全サンプルのＧ信号の各ビットをＧ０，Ｇ１，…，Ｇ１５とし、Ｂ信号の各ビットをＢ０，Ｂ１，…，Ｂ１５とし、Ｒ信号の各ビットをＲ０，Ｒ１，…，Ｒ１５とする場合に、ｒ：ｇ：ｂが４：４：４であって、全サンプルのＧ，Ｂ，Ｒ信号によって構成される１ｃｈの１６ビット信号をワード毎に間引いて、ｒ：ｇ：ｂが４：２：２であって、全サンプルのＧ信号と、偶数サンプルのＢ，Ｒ信号によって構成される１ｃｈの１６ビット信号、及びｒ：ｇ：ｂが０：２：２であって、Ｇ信号がなく、奇数サンプルのＢ，Ｒ信号によって構成される１ｃｈの１６ビット信号にマッピングする。
次に、ワード毎に間引かれたｒ：ｇ：ｂが４：２：２である１ｃｈの１６ビット信号を、第１のマッピング構造に従って、ｒ：ｇ：ｂが４：２：２である２ｃｈの１０ビット信号からなる第１及び第２のＨＤ−ＳＤＩにマッピングすると共に、ワード毎に間引かれたｒ：ｇ：ｂが０：２：２である１ｃｈの１６ビット信号を、第２のマッピング構造に従って、ｒ：ｇ：ｂが４：２：２である１ｃｈの１０ビット信号からなる第３のＨＤ−ＳＤＩにマッピングし、第１〜第３のＨＤ−ＳＤＩを出力するものである。
【００１２】
また、本開示は撮像素子が出力する映像信号がｍ×ｎ（ｍ，ｎは、ｍサンプル×ｎライン）／ａ−ｂ（ａ，ｂは、フレームレート）／ｒ：ｇ：ｂ（ｒ，ｇ，ｂは、所定の信号伝送方式である場合における信号比率）／１６ビット信号で規定され、１ｃｈの１６ビット信号に含まれる全サンプルのＧ信号の各ビットをＧ０，Ｇ１，…，Ｇ１５とし、Ｂ信号の各ビットをＢ０，Ｂ１，…，Ｂ１５とし、Ｒ信号の各ビットをＲ０，Ｒ１，…，Ｒ１５とする場合に、ｒ：ｇ：ｂが４：２：２である３ｃｈの１０ビット信号からなる第１〜第３のＨＤ−ＳＤＩを記憶部に書込む。
次に、記憶部から読み出した、２ｃｈの１０ビット信号からなる第１及び第２のＨＤ−ＳＤＩから、第１のマッピング構造に従って、ｒ：ｇ：ｂが４：２：２であって、全サンプルのＧ信号と、偶数サンプルのＢ，Ｒ信号によって構成される１ｃｈの１６ビット信号を抽出すると共に、ｒ：ｇ：ｂが４：２：２である１ｃｈの１０ビット信号からなる第３のＨＤ−ＳＤＩから、第２のマッピング構造に従って、ｒ：ｇ：ｂが０：２：２であって、Ｇ信号がなく、奇数サンプルのＢ，Ｒ信号によって構成される１ｃｈの１６ビット信号を抽出する。
そして、ｒ：ｇ：ｂが４：２：２である１ｃｈの１６ビット信号、及びｒ：ｇ：ｂが０：２：２である１ｃｈの１６ビット信号をワード毎に多重することによって、ｒ：ｇ：ｂが４：４：４であって、全サンプルのＧ，Ｂ，Ｒ信号によって構成される１ｃｈの１６ビット信号を生成するものである。
【００１３】
このようにしたことで、撮像素子から出力される１６ビットの映像信号を既存のＨＤ−ＳＤＩにマッピングして伝送することが可能となった。
【発明の効果】
【００１４】
本開示によれば、撮像素子から出力される１６ビットの映像信号を、第１及び第２のマッピング構造に基づいて、ｒ：ｇ：ｂが４：２：２である１０ビット信号からなる第１〜第３のＨＤ−ＳＤＩとして伝送することが可能となる。このため、既存の伝送規格に準じて１６ビットの映像信号を伝送することができる。
【図面の簡単な説明】
【００１５】
【図１】本開示の第１の実施の形態に係るテレビジョン放送局用の信号伝送システムの全体構成を示す図である。
【図２】本開示の第１の実施の形態に係る信号送信装置の内部構成例を示すブロック図である。
【図３】通常のベイヤ構造と倍密ベイヤ構造の例を示す説明図である。
【図４】１．５ＧｂｐｓのＨＤ−ＳＤＩ（シリアル・デジタルデータ）の１ライン分のデータ構造例を示す説明図である。
【図５】本開示の第１の実施の形態に係る１ｃｈの２ｋ／２３．９８Ｐ−３０Ｐ又は４７．９５Ｉ−６０Ｉ／４：４：４／１６ビット信号をワード間引き及びマッピング制御を行う処理の概略例を示す説明図である。
【図６】デュアルリンクの伝送表現の例を示す説明図である。
【図７】本開示の第１の実施の形態に係る３０Ｐあるいは６０Ｉ／４：２：２／１６ビット信号を２ｃｈ（デュアルリンク）の１．５Ｇ−ＳＤＩにマッピングする場合に参照される第１のマッピング構造の例を示す説明図である。
【図８】本開示の第１の実施の形態に係る３０Ｐあるいは６０Ｉ／０：２：２／１６ビット信号を１．５Ｇ−ＳＤＩにマッピングする場合に参照される第２のマッピング構造の例を示す説明図である。
【図９】本開示の第１の実施の形態に係る信号受信装置の内部構成例を示すブロック図である。
【図１０】本開示の第２の実施の形態に係る信号送信装置の内部構成例を示すブロック図である。
【図１１】本開示の第２の実施の形態に係る２ｋ／４７．９５Ｐ−６０Ｐ／４：４：４／１６ビット信号をライン間引き、ワード間引き及びマッピング制御を行う処理の概略例を示す説明図である。
【図１２】ライン間引きの例を示す説明図である。
【図１３】本開示の第２の実施の形態に係る信号受信装置の内部構成例を示すブロック図である。
【図１４】ＵＨＤＴＶ規格のサンプル構造の例を示す説明図である。
【発明を実施するための形態】
【００１６】
以下、本開示を実施するための形態（以下、実施の形態とする。）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（２ｋ／２３．９８Ｐ−３０Ｐ又は４７．９５Ｉ−６０Ｉ／４：４：４／１６ビット信号を１．５Ｇ−ＳＤＩ  ３ｃｈにマッピングして伝送する例）
２．第２の実施の形態（２ｋ／４７．９５Ｐ−６０Ｐ／４：４：４／１６ビット信号を１．５Ｇ−ＳＤＩ  ６ｃｈにマッピングして伝送する例）
３．変形例
【００１７】
＜１．第１の実施の形態＞
［２ｋ／２３．９８Ｐ−３０Ｐ又は４７．９５Ｉ−６０Ｉ／４：４：４／１６ビット信号を１．５Ｇ−ＳＤＩ  ３ｃｈにマッピングして伝送する例］
【００１８】
始めに、本開示の第１の実施の形態について、図１〜図９を参照して説明する。
本開示の第１の実施の形態に係る信号送信装置１０は、プログラムを実行することにより、内部ブロックが連携して行う信号送信方法を実現する。始めに、信号送信装置１０の構成例を説明する。
【００１９】
ここでは、２ｋ／２３．９８Ｐ−３０Ｐ又は４７．９５Ｉ−６０Ｉ／４：４：４／１６ビット信号を１．５Ｇ−ＳＤＩ  ３ｃｈにマッピングして伝送する例について説明する。
不図示の撮像素子が出力する映像信号は、ｍ×ｎ（ｍ，ｎは、ｍサンプル×ｎライン）／ａ−ｂ（ａ，ｂは、フレームレート）／ｒ：ｇ：ｂ（ｒ，ｇ，ｂは、所定の信号伝送方式である場合における信号比率）／１６ビットで規定される。このとき、ｒ：ｇ：ｂが４：４：４である１ｃｈの１６ビット信号は、ｍ×ｎが１９２０サンプル×１０８０ライン又は２０４８サンプル×１０８０ラインである。そして、この１６ビット信号に含まれる全サンプルのＧ信号の各ビットをＧ０，Ｇ１，…，Ｇ１５とし、Ｂ信号の各ビットをＢ０，Ｂ１，…，Ｂ１５とし、Ｒ信号の各ビットをＲ０，Ｒ１，…，Ｒ１５とする。
【００２０】
また、ａ−ｂが２３．９８Ｐ，２４Ｐ，２５Ｐ，２９．９７Ｐ，３０Ｐである場合に、「２３．９８Ｐ−３０Ｐ」と略記することがある。また、ａ−ｂが４７．９５Ｉ，４８Ｉ，５０Ｉ，５９．９４Ｉ，６０Ｉである場合に、「４７．９５Ｉ−６０Ｉ」と略記することがある。また、例えば、「２ｋ／２３．９８Ｐ−３０Ｐ又は４７．９５Ｉ−６０Ｉ／４：４：４／１６ビット信号」と表記した場合、以下の意味とする。すなわち、撮像素子が１９２０×１０８０あるいは２０４８×１０８０個の画素で構成され、映像信号のフレームレートが２３．９８Ｐ−３０Ｐあるいはフィールドレートが４７．９５Ｉ−６０Ｉであって、画素が出力する映像信号の量子化ビットが１６ビットという意味である。
【００２１】
図１は、本実施の形態を適用したテレビジョン放送局用の信号伝送システム５の全体構成を示す図である。
この信号伝送システム５は、複数台の放送用カメラ１とＣＣＵ（カメラコントロールユニット）２とで構成されており、各放送用カメラ１が光ファイバーケーブル３でＣＣＵ２に接続されている。放送用カメラ１は、シリアル・デジタル信号を送信する信号送信方法を適用した信号送信装置として用いられ、ＣＣＵ２は、シリアル・デジタル信号を受信する信号受信方法を適用した信号受信装置として用いられる。そして、放送用カメラ１とＣＣＵ２を組み合わせた信号伝送システム５は、シリアル・デジタル信号を送受信する信号伝送システムとして用いられる。
【００２２】
複数の放送用カメラ１は、同一構成のものである。そして、放送用カメラ１は、デジタルシネマ用の２ｋ／２３．９８Ｐ−３０Ｐ又は４７．９５Ｉ−６０Ｉ／４：４：４／１６ビット信号を生成し、ＣＣＵ２に送信する信号送信装置として機能する。
【００２３】
ＣＣＵ２は、各放送用カメラ１を制御したり、各放送用カメラ１から映像信号を受信したり、各放送用カメラ１のモニタに他の放送用カメラ１で撮影中の映像を表示させるための映像信号（リターンビデオ）を送信するユニットである。ＣＣＵ２は、各放送用カメラ１から映像信号を受信する信号受信装置として機能する。
【００２４】
＜ＤＷＤＭ／ＣＷＤＭ波長多重伝送技術＞
ここで、ＤＷＤＭ／ＣＷＤＭ波長多重伝送技術について説明する。
複数の波長の光を１本の光ファイバーに多重して伝送する方法をＷＤＭ（Wavelength Division Multiplexing）と言う。ＷＤＭは波長間隔に応じて大まかに以下の３つの方式に分けられる。
【００２５】
（１）２波長多重方式
１．３μｍ、１．５５μｍといった離れた波長を、２波〜３波程度多重して１本の光ファイバーで伝送する方式である。
【００２６】
（２）ＤＷＤＭ（Dense Wavelength Division Multiplexing）方式
特に１．５５μｍ帯において光の周波数で２５ＧＨｚ、５０ＧＨｚ、１００ＧＨｚ、２００Ｇｈｚ..波長で約０．２ｎｍ、０．４ｎｍ、０．８ｎｍ..間隔で高密度に光を多重して伝送する方法をＤＷＤＭと言う。ＩＴＵ−Ｔ（International Telecommunication Union Telecommunication standardization sector）にて中心波長他の標準化が行われた。ＤＷＤＭは波長間隔が１００ＧＨｚと狭いために数十〜百と多重数を多く取ることが出来、超大容量の通信が可能である。しかし、発振波長幅が波長間隔１００ＧＨｚより十分狭いことが必要であるとともに中心波長がＩＴＵ−Ｔ規格に一致するよう半導体レーザを温度制御する必要があるため、デバイスが高価であり、システムの消費電力が大きくなる。
【００２７】
（３）ＣＷＤＭ（Coarse Wavelength Division Multiplexing）方式
一方で近年ＣＷＤＭと呼ばれる、波長間隔を１０ｎｍ〜２０ｎｍとＤＷＤＭより一桁以上広く取った波長多重技術が注目されるようになってきた。波長間隔が比較的広いために半導体レーザの発振波長幅がＤＷＤＭほど狭帯域である必要が無く、また半導体レーザを温度制御する必要も無いので、システムを低価格、低消費電力化することが可能である。ＤＷＤＭほどの大容量が必要でないシステムに有効である。中心波長例については、現在のところ４ｃｈ構成で以下のものが一般的である。例えば、１．５１１μｍ、１．５３１μｍ、１．５５１μｍ、１．５７１μｍ、８ｃｈ構成で１．４７１μｍ、１．４９１μｍ、１．５１１μｍ、１．５３１μｍ、１．５５１μｍ、１．５７１μｍ、１．５９１μｍ、１．６１１μｍがある。
【００２８】
＜信号送信装置１０の内部構成例＞
図２は、信号送信装置１０の内部構成例を示す。
本開示の第１の実施の形態に係る放送用カメラ１は、２ｋ／２３．９８Ｐ−３０Ｐ又は４７．９５Ｉ−６０Ｉ／４：４：４／１６ビット信号を３ｃｈのＨＤ−ＳＤＩに多重した後、ＣＣＵ２が備える信号受信装置２０に出力する信号送信装置１０を備える。
【００２９】
信号送信装置１０は、各部にクロックを供給するクロック供給回路１１と、不図示の撮像素子が出力する２ｋ／２３．９８Ｐ−３０Ｐ又は４７．９５Ｉ−６０Ｉ／４：４：４／１６ビット信号を記憶するＲＡＭ１３を備える。また、信号送信装置１０は、ＲＡＭ１３から読出したデータのワード間引きを制御するワード間引き制御部１２と、ワード間引き制御部１２がワード間引きしたデータを書き込むＲＡＭ１４−１，１４−２とを備える。
【００３０】
また、信号送信装置１０は、ＲＡＭ１４−１から読出した２ｋ／２３．９８Ｐ−３０Ｐ又は４７．９５Ｉ−６０Ｉ／４：２：２／１６ビット信号を、後述する第１のマッピング構造（図７を参照。）に従ってマッピングするマッピング制御部１５−１を備える。また、マッピング制御部１５−１によってマッピングされた２ｃｈの２ｋ／２３．９８Ｐ−３０Ｐ又は４７．９５Ｉ−６０Ｉ／４：２：２／１０ビット信号を記憶するＲＡＭ１６−１，１６−２を備える。
【００３１】
また、信号送信装置１０は、ＲＡＭ１４−２から読出した２ｋ／２３．９８Ｐ−３０Ｐ又は４７．９５Ｉ−６０Ｉ／０：２：２／１６ビット信号を、後述する第２のマッピング構造（図８を参照。）に従ってマッピングするマッピング制御部１５−２を備える。また、マッピング制御部１５−２によってマッピングされた１ｃｈの２ｋ／２３．９８Ｐ−３０Ｐ又は４７．９５Ｉ−６０Ｉ／４：２：２／１０ビット信号を記憶するＲＡＭ１６−３を備える。
【００３２】
また、信号送信装置１０は、ＲＡＭ１６−１〜１６−３から読出したデータの画素サンプルを３ｃｈのＨＤ−ＳＤＩとして出力する読出し制御部１７−１〜１７−３を備える。
【００３３】
次に、各部の動作例を説明する。
クロック供給回路１１は、ワード間引き制御部１２、マッピング制御部１５−１，１５−２及び読出し制御部１７−１〜１７−３に画素サンプルの読出し又は書き込みに用いるクロックを供給する。各部は、この供給されたクロックにより同期して動作する。
【００３４】
ワード間引き制御部１２は、ＲＡＭ１３から読出した画素サンプルより、ＳＭＰＴＥ３７２のＦｉｇｕｒｅ４，６，７，８，９と同じ方式でワード間引きを行う。このとき、ワード間引き制御部１２は、ｒ：ｇ：ｂが４：４：４であって、全サンプルのＧ，Ｂ，Ｒ信号によって構成される１ｃｈの１６ビット信号をワード毎に間引く。そして、ｒ：ｇ：ｂが４：２：２であって、全サンプルのＧ信号と、偶数サンプルのＢ，Ｒ信号によって構成される１ｃｈの１６ビット信号にマッピングする。同様に、ｒ：ｇ：ｂが０：２：２であって、Ｇ信号がなく、奇数サンプルのＢ，Ｒ信号によって構成される１ｃｈの１６ビット信号にマッピングする。このとき、ＲＡＭ１４−１には、１ｃｈの２ｋ／２３．９８Ｐ−３０Ｐ又は４７．９５Ｉ−６０Ｉ／４：２：２／１６ビット信号が書き込まれる。一方、ＲＡＭ１４−２には、１ｃｈの２ｋ／２３．９８Ｐ−３０Ｐ又は４７．９５Ｉ−６０Ｉ／０：２：２／１６ビット信号が書き込まれる。
【００３５】
次に、マッピング制御部１５−１は、ワード毎に間引かれたｒ：ｇ：ｂが４：２：２である１ｃｈの１６ビット信号を、第１のマッピング構造（後述する図７参照）に従って、ｒ：ｇ：ｂが４：２：２である第１及び第２のＨＤ−ＳＤＩにマッピングする。この第１及び第２のＨＤ−ＳＤＩは、２ｃｈの１０ビット信号からなる。
このとき、マッピング制御部１５−１は、ＲＡＭ１４−１から読出した２ｋ／２３．９８Ｐ−３０Ｐ又は４７．９５Ｉ−６０Ｉ／４：２：２／１６ビット信号を、２ｃｈの１０ビット信号にマッピングし直してＲＡＭ１６−１，１６−２に書き込む。このとき、ＲＡＭ１６−１には、２ｋ／２３．９８Ｐ−３０Ｐ又は４７．９５Ｉ−６０Ｉ／４：２：２／１６ビット信号の奇数ビットから抽出した１ｃｈの２ｋ／２３．９８Ｐ−３０Ｐ又は４７．９５Ｉ−６０Ｉ／４：２：２／１０ビット信号が書き込まれる。一方、ＲＡＭ１６−２には、２ｋ／２３．９８Ｐ−３０Ｐ又は４７．９５Ｉ−６０Ｉ／４：２：２／１６ビット信号の偶数ビットから抽出した１ｃｈの２ｋ／２３．９８Ｐ−３０Ｐ又は４７．９５Ｉ−６０Ｉ／４：２：２／１０ビット信号が書き込まれる。
【００３６】
一方、マッピング制御部１５−２は、ワード毎に間引かれたｒ：ｇ：ｂが０：２：２である１ｃｈの１６ビット信号を、第２のマッピング構造（後述する図８参照）に従って、ｒ：ｇ：ｂが４：２：２である第３のＨＤ−ＳＤＩにマッピングする。この第３のＨＤ−ＳＤＩは、１ｃｈの１０ビット信号からなる。
このとき、マッピング制御部１５−２は、ＲＡＭ１４−２から読出した２ｋ／２３．９８Ｐ−３０Ｐ又は４７．９５Ｉ−６０Ｉ／０：２：２／１６ビット信号を、１ｃｈの２ｋ／２３．９８Ｐ−３０Ｐ又は４７．９５Ｉ−６０Ｉ／４：２：２／１０ビット信号にマッピングし直してＲＡＭ１６−３に書き込む。
なお、マッピング制御部１５−１，１５−２の詳細な動作例については後述する。
【００３７】
そして、読出し制御部１７−１〜１７−３は、クロック供給回路１１から供給された基準クロックでＲＡＭ１６−１〜１６−３から読み出した第１〜第３のＨＤ−ＳＤＩをＨＤ−ＳＤＩ  ｃｈ１〜ｃｈ３として出力する。
【００３８】
なお、本例では、ワード間引きとマッピング制御を行うため、３種類のメモリ（ＲＡＭ１３，ＲＡＭ１４−１，１４−２、ＲＡＭ１６−１〜１６−３）を用いて、２段階で間引き制御を行う処理を説明した。しかし、一つのメモリを使って、ワード間引き及びマッピング制御を行った後、３ｃｈのＨＤ−ＳＤＩとして出力しても良い。
【００３９】
ここで、４ｋ×２ｋの１６ビット信号を出力する不図示の撮像素子における構造の通常のベイヤ構造と倍密ベイヤ構造の違いについて説明する。
図３は、倍密ベイヤ構造の４ｋ×２ｋのサンプル構造とした画素が出力する映像信号の例を示す。
【００４０】
従来、ベイヤ構造の撮像素子を用いた撮像装置が一般に知られている。この撮像素子は、色フィルタを介して被写体の像光を取込み、像光の強さに応じて映像信号を出力する。そして、後続の処理部が映像信号に所定の処理を加えることによって、撮像装置がビューファインダや外部の表示装置に映像を表示させることを可能とする。撮像素子には、一般にＲ，Ｇ，Ｂ信号のような原色信号をそれぞれ出力可能なＲ，Ｇ，Ｂ画素が所定のパターンで配置されており、Ｒ，Ｇ，Ｂ画素をどのように配置するかによって、解像度が異なっている。
【００４１】
図３Ａは、通常のベイヤ構造の例を示す。
通常のベイヤ構造では、対角線上にそれぞれ２個のＧ画素を配置し、この対角線に直交する対角線上にＲ，Ｂ画素を配置する構成としている。しかし、通常のベイヤ構造では、一番画素数の多いＧｃｈでも４ｋ×２ｋの半分の画素数しか得られない。
【００４２】
図３Ｂは、倍密ベイヤ構造の例を示す。
倍密ベイヤ構造では、図３Ａに示した通常のベイヤ構造とした画素を４５度斜めに配列してある。この画素は、通常のベイヤ構造における画素に対して、縦横を半分にしたサイズとしてある。このため、倍密ベイヤにおけるＧｃｈは４ｋ×２ｋの画素数に相当する解像度を持つ。その分、１つの画素のサイズは小さくなるが、斜めにすることで、通常のベイヤ構造でＧｃｈに４ｋ×２ｋの画素数を持たせる場合よりも小さくせずに済む。このため、解像度と感度をバランスよく両立でき、通常のベイヤ構造に対する利点となる。
【００４３】
そして、不図示の変換部により、４ｋ×２ｋの倍密ベイヤ構造とした撮像素子が出力する４ｋ×２ｋの１６ビット信号を２ｋの１６ビット信号に変換した後、本実施の形態に係る信号伝送システム１を用いて映像信号を伝送するようにしている。
【００４４】
次に、１ラインのＨＤ−ＳＤＩフォーマットで規定されたシリアルデータの構成例について説明する。
図４は、１．５ＧｂｐｓのＨＤ−ＳＤＩ（シリアル・デジタルデータ）の１ライン分のデータ構造例である。
【００４５】
ここでは、Ｙチャンネル、ＣＢ，ＣＲチャンネルの２種類のチャンネルのデータ構造例を示している。各チャンネルに含まれる、ライン番号ＬＮ及び誤り検出符号ＣＲＣを含めたものをＥＡＶ，映像データ領域（アクティブライン）及びＳＡＶとして示す。そして、付加データの領域を含めたものを水平補助データスペース（ＨＡＮＣデータ領域）として示している。
なお、水平補助データスペースには、オーディオ信号がマッピングされる場合がある。このとき、オーディオ信号に補完データを追加して水平補助データスペースを構成し、入力するＨＤ−ＳＤＩ信号との同期を取るようにする。
【００４６】
図５は、１ｃｈの２ｋ／２３．９８Ｐ−３０Ｐ又は４７．９５Ｉ−６０Ｉ／４：４：４／１６ビット信号をワード間引き及びマッピング制御を行う処理の概略例を示す。
【００４７】
２ｋ／２３．９８Ｐ−３０Ｐ又は４７．９５Ｉ−６０Ｉ／４：４：４／１６ビット信号は、ＳＭＰＴＥ２７４やＳＭＰＴＥ２０４８−２に規定される１９２０×１０８０，２０４８×１０８０／８ビット，１０ビット，１２ビット信号と同様のフレーム／ライン構造を持つ。また、サンプル構造はＲＧＢ（４：４：４）、量子化ビット数は１６ビットである。ＳＭＰＴＥ２７４やＳＭＰＴＥ２０４８−２では、上位８ビットがａｌｌ０とａｌｌ１のデータを、禁止コード（ＳＡＶ／ＥＡＶやＡＮＣ  パケットのヘッダとして使うために映像データとして割り当ててはならないコード）として規定している。
【００４８】
１０ビットで量子化した場合に、禁止コードは０００ｈ〜００３ｈと３ＦＣｈ〜３ＦＦｈであり、１２ビットで量子化した場合に、禁止コードは０００ｈ〜００ＦｈとＦＦ０ｈ〜ＦＦＦｈである。このため、１６ビットで量子化した１６ビット信号にも、１０ビット又は１２ビットで量子化した場合における禁止コードと同様のものを設けると、００００ｈ〜００ＦＦｈとＦＦ００ｈ〜ＦＦＦＦｈが禁止コードとなる。このことは、映像信号として使用できるコードが”５１２”も制限されることになり好ましくないため、ａｌｌ０〜ａｌｌ１までを使って映像信号を表現可能とすることを検討する。
【００４９】
上述したように、ワード間引き制御部１２の制御により、ＲＡＭ１３から読み出された１ｃｈの２ｋ／２３．９８Ｐ−３０Ｐ又は４７．９５Ｉ−６０Ｉ／４：４：４／１６ビット信号が２ｃｈの１６ビット信号にワード間引きされる。この２ｃｈの１６ビット信号は、２ｋ／２３．９８Ｐ−３０Ｐ又は４７．９５Ｉ−６０Ｉ／４：２：２／１６ビット信号と、２ｋ／２３．９８Ｐ−３０Ｐ又は４７．９５Ｉ−６０Ｉ／０：２：２／１６ビット信号である。
【００５０】
その後、マッピング制御部１５−１は、１ｃｈの２ｋ／２３．９８Ｐ−３０Ｐ又は４７．９５Ｉ−６０Ｉ／４：２：２／１６ビット信号を２ｃｈの２ｋ／２３．９８Ｐ−３０Ｐ／４：２：２又は４７．９５Ｉ−６０Ｉ／１０ビット信号にマッピングする。また、マッピング制御部１５−２は、１ｃｈの２ｋ／２３．９８Ｐ−３０Ｐ又は４７．９５Ｉ−６０Ｉ／０：２：２／１６ビット信号を１ｃｈの２ｋ／２３．９８Ｐ−３０Ｐ又は４７．９５Ｉ−６０Ｉ／４：２：２／１０ビット信号にマッピングする。
【００５１】
図６は、デュアルリンクへのマッピング方法の例を示す。図６Ａは、ＬｉｎｋＡ，Ｂの伝送表現の例を示し、図６Ｂは、ＬｉｎｋＡ，Ｂの伝送する順番の例を示す。
【００５２】
図６Ａに示すように、ＬｉｎｋＡは、Ｇ′チャンネルの全サンプルと、Ｂ′及びＲ′チャンネルの偶数番号のサンプルを伝送し、ＬｉｎｋＢは、Ａチャンネルの全サンプルと、Ｂ′及びＲ′チャンネルの奇数番号のサンプルを伝送する。
具体的には、ＬｉｎｋＡ，Ｂの各データストリームは以下の順序でサンプルを伝送する。なお、上述したように、ダッシュ「′」をつけたＲ′，Ｇ′，Ｂ′の信号は、ガンマ補正などが施されたＲ，Ｇ，Ｂ信号を示し、各信号に付けられる番号は、サンプル番号を示す。
（１）ＬｉｎｋＡデータストリーム：Ｂ’０，Ｇ’０，Ｒ’０，Ｇ’１，Ｂ’２，Ｇ’２，Ｒ’２，Ｇ’３，・・・
（２）ＬｉｎｋＢデータストリーム：Ｂ’１，Ａ０，Ｒ’１，Ａ１，Ｂ’３，Ａ２，Ｒ’３，Ａ３，・・・
【００５３】
＜マッピング構造の例＞
次に、１．５Ｇ−ＳＤＩの２種類のマッピング構造の例について、図７と図８を参照して説明する。
【００５４】
＜第１のマッピング構造の例＞
図７は、１ｃｈの３０Ｐあるいは６０Ｉ／４：２：２／１６ビット信号を２ｃｈ（デュアルリンク）の１．５Ｇ−ＳＤＩにマッピングする場合に参照される第１のマッピング構造の例を示す。図７Ａは、１．５Ｇ−ＳＤＩの第１のＨＤ−ＳＤＩに含まれるＹチャンネル，ＣＢチャンネル，ＣＲチャンネルのマッピング構造の例を示す。図７Ｂは、１．５Ｇ−ＳＤＩの第２のＨＤ−ＳＤＩに含まれるＹｃｈ，ＣＢチャンネル，ＣＲチャンネルのマッピング構造の例を示す。
【００５５】
上述したように、ワード間引き制御部１２は、ＳＭＰＴＥ３７２：２０１１のＦｉｇｕｒｅ３又はＦｉｇｕｒｅ５に基づいて、４：４：４／１６ビット信号をワード間引きする。ワード間引きされた一方の信号は４：２：２／１６ビット信号となり、他方の信号はＡｃｈが無いこととし０：２：２／１６ビット信号となる。
【００５６】
次に、マッピング制御部１５−１は、図７に示すように、４：２：２／１６ビット信号をｃｈ１（１．５Ｇ−ＳＤＩの１番目のチャンネル）とｃｈ２（１．５Ｇ−ＳＤＩの２番目のチャンネル）に振り分けて、２ｃｈの１．５Ｇ−ＳＤＩにマッピングする。
【００５７】
ここで、図７に示す第１のマッピング構造の例は、以下の条件が必要とされる。
（１）画素のＭＳＢ(Most Significant ビット：最重要ビット)２ビット（ｂ１４，ｂ１５）は、１．５Ｇ−ＳＤＩの第１及び第２リンクが測定器で映像信号として観測できるようにする。このため、１．５Ｇ−ＳＤＩの第１及び第２リンクの上位２ビットであるｂ８とｂ９に、ｂ１４，ｂ１５を多重する。
（２）１．５Ｇ−ＳＤＩの禁止コードを回避するため、加えて１６ビット信号がａｌｌ０〜ａｌｌ１の値を取ることを可能にするために、１．５Ｇ−ＳＤＩの第１及び第２リンクのｂ２はｂ３の反転ビットとする。
（３）ＳＡＶ／ＥＡＶ，ＬＮ，ＣＲＣＣなどのデータ構造は、ＳＭＰＴＥ２９２−１に規定される有効な画素サンプルが１９２０あるいは２０４８であるデータ構造に準拠する。
【００５８】
第１のマッピング制御部として用いられるマッピング制御部１５−１は、第１のＨＤ−ＳＤＩのＹチャンネルにＧ信号でこのＹチャンネルと同一サンプル番号の奇数ビットをマッピングし、ＣＢチャンネルにこのＣＢチャンネルと同じサンプル番号のＢ信号の奇数ビットをマッピングし、ＣＲチャンネルにこのＣＲチャンネルと同じサンプル番号のＲ信号の奇数ビットをマッピングする。そして、多重すべきＹチャンネルと同じサンプル番号であるＧ信号のＧ１４，Ｇ１５をＹチャンネルの上位２ビットに多重し、多重すべきＣＢチャンネルと同じサンプル番号であるＢ信号のＢ１４，Ｂ１５をＣＢチャンネルの上位２ビットに多重し、多重すべきＣＲチャンネルと同じサンプル番号であるＲ信号のＲ１４，Ｒ１５をＣＲチャンネルの上位２ビットに多重する。また、第２のＨＤ−ＳＤＩのＹチャンネルに同じサンプル番号のＧ信号の偶数ビットをマッピングし、ＣＢチャンネルに同じサンプル番号のＢ信号の偶数ビットをマッピングし、ＣＲチャンネルに同じサンプル番号のＲ信号の偶数ビットをマッピングする。そして、多重すべきＹチャンネルと同じサンプル番号であるＧ信号のＧ１４，Ｇ１５をＹチャンネルの上位２ビットに多重し、多重すべきＣＢチャンネルと同じサンプル番号であるＢ信号のＢ１４，Ｂ１５をＣＢチャンネルの上位２ビットに多重し、多重すべきＣＲチャンネル同じサンプル番号であるＲ信号のＲ１４，Ｒ１５をＣＲチャンネルの上位２ビットに多重する。その上で、第１及び第２のＨＤ−ＳＤＩのＹチャンネル、ＣＢチャンネル及びＣＲチャンネルの各チャンネルに対して、所定位置のビットを反転した反転ビットを多重する。
【００５９】
ここで、４：２：２／１６ビット信号は、全サンプルのＧ信号と、偶数サンプルのＢ，Ｒ信号から構成される。これらＧ，Ｂ，Ｒ信号それぞれの１６ビットを以下のように記述する。例えば、Ｇ信号の場合には、Ｇ０（ＬＳＢ：Least Significant bit最下位ビット），Ｇ１，Ｇ２，Ｇ３，Ｇ４，Ｇ５，Ｇ６，Ｇ６，Ｇ７，Ｇ８，Ｇ９，Ｇ１０，Ｇ１１，Ｇ１２，Ｇ１３，Ｇ１４，Ｇ１５（ＭＳＢ： Most Significant bit：最上位ビット）とする。同様に、Ｂ信号についてもＢ０，Ｂ１，Ｂ２，…，Ｂ１５とし、Ｒ信号についてもＲ０，Ｒ１，Ｒ２，…，Ｒ１５とする。
【００６０】
そして、マッピング制御部１５−１は、１．５Ｇ−ＳＤＩの２ｃｈのＹｃｈに含まれる１０ビットに、この４：２：２／１６ビット信号のＧ信号である全サンプルをマッピングする。同様に、ＣＢチャンネルの１０ビットに偶数サンプルのＢ信号をマッピングし、ＣＲチャンネルの１０ビットに偶数サンプルのＲ信号をマッピングする。
【００６１】
図７Ａに示すように、マッピング制御部１５−１は、１．５Ｇ−ＳＤＩの１番目のｃｈでは、Ｇ，Ｂ，Ｒ信号の上位２ビットである、Ｇ１５，Ｂ１５，Ｒ１５及びＧ１４，Ｂ１４，Ｒ１４を、１．５Ｇ−ＳＤＩのｃｈ１とｃｈ２のｂ９，ｂ８に多重する。１．５Ｇ−ＳＤＩの１番目のｃｈでは、Ｇ，Ｂ，Ｒ信号のＧ０，Ｂ０，Ｒ０からＧ１３，Ｂ１３，Ｒ１３までの奇数ビットを１６ビットの上位から順番に１．５Ｇ−ＳＤＩの１０ビットの上位から下位に多重する。
【００６２】
図７Ｂに示すように、マッピング制御部１５−１は、１．５Ｇ−ＳＤＩの２番目のｃｈでは、Ｇ，Ｂ，Ｒ信号のＧ０，Ｂ０，Ｒ０からＧ１３，Ｂ１３，Ｒ１３までに含まれる偶数ビットを多重する。この多重は、１６ビットの上位から順番に１．５Ｇ−ＳＤＩの１０ビットの上位から下位に対して行われる。この時、１６ビット映像信号は、ａｌｌ０〜ａｌｌ１を値として持つ。ここで、１．５Ｇ−ＳＤＩに禁止コードが発生することを防ぐために、１．５Ｇ−ＳＤＩの１番目及び２番目のｃｈについては、共にｂ２の値をｂ３の反転ビットとする。こうすることで、Ｙｃｈ，ＣＢチャンネル，ＣＲチャンネルに、１．５Ｇ−ＳＤＩの禁止コード０００ｈ〜００３ｈと３ＦＣｈ〜３ＦＦｈを発生させない。
【００６３】
＜第２のマッピング構造の例＞
図８は、３０Ｐあるいは６０Ｉ／０：２：２／１６ビット信号を１．５Ｇ−ＳＤＩにマッピングする場合に参照される第２のマッピング構造の例を示す。
【００６４】
ここで、図８に示す第２のマッピング構造の例は、以下の条件が必要とされる。
（１）ＣＢサンプルは、１６ビットの同じサンプル番号のＢ信号のうち、上位９ビットを多重して伝送する。
（２）ＣＲサンプルは、１６ビットの同じサンプル番号のＲ信号のうち、上位９ビットを多重して伝送する。
（３）Ｙチャンネルの奇数サンプルは、１．５Ｇ−ＳＤＩリンクが測定器で映像信号として観測できる様に多重する。例えば、１６ビットの同じサンプル番号のＧ信号のうち、上位２ビット（Ｇ１５，Ｇ１４）と、１６ビットのＢ信号のうち、下位７ビットを多重して伝送する。
（４）Ｙチャンネルの偶数サンプルは、１．５Ｇ−ＳＤＩリンクが測定器で映像信号として観測できる様に多重する。例えば、１６ビットの同じサンプル番号のＧ信号のうち、上位２ビット（Ｇ１５，Ｇ１４）と、１６ビットのＲ信号のうち、下位７ビットを多重して伝送する。
（５）１．５Ｇ−ＳＤＩの禁止コードを回避するため、加えて画素の１６ビット信号がａｌｌ０〜ａｌｌ１の値を取ることを可能にするために、１．５Ｇ−ＳＤＩ偶数及び奇数リンクのｂ２はｂ３の反転ビットとする。
（６）ＳＡＶ／ＥＡＶ，ＬＮ，ＣＲＣＣなどのデータ構造は、ＳＭＰＴＥ２９２−１に規定される有効な画素サンプルが１９２０あるいは２０４８であるデータ構造に準拠する。
【００６５】
第２のマッピング制御部として用いられるマッピング制御部１５−２は、第３のＨＤ−ＳＤＩにおけるＹチャンネルの偶数サンプルにＢ信号の下位７ビットをマッピングする。また、Ｙチャンネルと同一サンプル番号（偶数サンプル）であるＧ信号のＧ１４，Ｇ１５をＹチャンネルの偶数サンプルの上位２ビットに多重し、第３のＨＤ−ＳＤＩにおけるＹチャンネルの奇数サンプルにＲ信号の下位７ビットをマッピングすると共に、Ｙチャンネルと同一サンプル番号（奇数サンプル）であるＧ信号のＧ１４，Ｇ１５をＹチャンネルの奇数サンプルの上位２ビットに多重する。さらに、ＣＢチャンネルに同じサンプル番号であるＢ信号の上位９ビットをマッピングし、ＣＲチャンネルに同じサンプル番号であるＲ信号の上位９ビットをマッピングする。その上で、Ｙチャンネルの偶数及び奇数サンプル、ＣＢチャンネル及びＣＲチャンネルの各チャンネルに対して、所定位置のビットを反転した反転ビットを多重する。
【００６６】
ここで、０：２：２／１６ビット信号は、Ｇ信号が無く、奇数サンプルのＢ，Ｒ信号によって構成される。このため、マッピング制御部１５−２は、奇数サンプルのＢ，Ｒ信号である１６ビットとＧ信号の上位２ビットを用いて図８に示すように、１ｃｈの１．５Ｇ−ＳＤＩに多重する。
【００６７】
また、マッピング制御部１５−２は、Ｇ信号の上位２ビット（Ｇ１５及びＧ１４）を、１．５Ｇ−ＳＤＩの偶数サンプル及び奇数サンプルのＹｃｈのｂ９，ｂ８に多重する。偶数サンプルＹｃｈのｂ７〜ｂ０には、Ｂ信号の下位７ビットをＢ６，Ｂ５，Ｂ４，Ｂ３，Ｂ２，Ｂ２の反転，Ｂ１，Ｂ０の順番で多重する。奇数サンプルＹｃｈのｂ７〜ｂ０には、Ｒ信号の下位７ビットをＲ６，Ｒ５，Ｒ４，Ｒ３，Ｒ２，Ｒ２の反転，Ｒ１，Ｒ０の順番で多重する。
【００６８】
また、マッピング制御部１５−２は、Ｂ信号及びＲ信号である１６ビットの上位９ビットを第２のマッピング構造に示すようにＣＢチャンネル及びＣＲチャンネルへ多重する。この多重する順番は、Ｂ１５，Ｂ１４，Ｂ１３，Ｂ１２，Ｂ１１，Ｂ１０，Ｂ９，Ｂ９の反転，Ｂ８，Ｂ７となる。さらに、ＣＲチャンネルにＲ１５，Ｒ１４，Ｒ１３，Ｒ１２，Ｒ１１，Ｒ１０，Ｒ９，Ｒ９の反転，Ｒ８，Ｒ７の順番で多重する。
【００６９】
この時、１６ビット映像信号はａｌｌ０〜ａｌｌ１を値として持つので、１．５Ｇ−ＳＤＩで禁止コードの発生を防ぐために、１．５Ｇ−ＳＤＩのＹｃｈ，ＣＢチャンネル，ＣＲチャンネルともｂ２をｂ３の反転ビットとする。こうすることで、１．５Ｇ−ＳＤＩの禁止コード０００ｈ〜００３ｈと３ＦＣｈ〜３ＦＦｈが発生しないようにすることができる。
【００７０】
以上の方法で、２ｋ／２３．９８Ｐ−３０Ｐ又は４７．９５Ｉ−６０Ｉ／４：４：４／１６ビット信号を３ｃｈの１．５Ｇ−ＳＤＩにマッピングして伝送することが可能になる。
なお、ＡＮＣ／オーディオ信号を多重する必要がある場合には、１．５Ｇ−ＳＤＩ用のＡＮＣ／オーディオ規格であるＳＭＰＴＥ２９１やＳＭＰＴＥ２９９に準拠して、例えば１．５Ｇ−ＳＤＩのｃｈ１から順番にデータを多重することとなる。
【００７１】
＜信号受信装置の内部構成例＞
図９は、信号受信装置２０の内部構成例を示す。
ＣＣＵ２は、放送用カメラ１が備える信号送信装置１０から入力する３ｃｈのＨＤ−ＳＤＩから２ｋ／２３．９８Ｐ−３０Ｐ又は４７．９５Ｉ−６０Ｉ／４：４：４／１６ビット信号を再生する信号受信装置２０を備える。本開示の第１の実施の形態に係る信号受信装置２０は、プログラムを実行することにより、内部ブロックが連携して行う信号受信方法を実現する。
【００７２】
信号受信装置２０は、各部にクロックを供給するクロック供給回路２１と、ワード多重された２ｋ／２３．９８Ｐ−３０Ｐ又は４７．９５Ｉ−６０Ｉ／４：４：４／１６ビット信号を一時記憶するＲＡＭ２３を備える。
【００７３】
また、信号受信装置２０は、ワード多重を制御するワード多重制御部２２を備える。また、ワード多重制御部２２が１ｃｈの２ｋ／２３．９８Ｐ−３０Ｐ又は４７．９５Ｉ−６０Ｉ／４：２：２／１６ビット信号と、１ｃｈの２ｋ／２３．９８Ｐ−３０Ｐ又は４７．９５Ｉ−６０Ｉ／０：２：２／１６ビット信号を記憶するＲＡＭ２４−１，２４−２を備える。
【００７４】
また、信号受信装置２０は、上述した第１及び第２のマッピング構造に基づいて、データを抽出する抽出制御部２５−１，２５−２を備える。また、信号受信装置２０は、信号送信装置１０から入力する第１のＨＤ−ＳＤＩである２ｋ／２３．９８Ｐ−３０Ｐ又は４７．９５Ｉ−６０Ｉ／４：２：２／１０ビット信号をＲＡＭ２６−１に書き込む書込み制御部２７−１を備える。同様に、信号送信装置１０から入力する第２のＨＤ−ＳＤＩである２ｋ／２３．９８Ｐ−３０Ｐ又は４７．９５Ｉ−６０Ｉ／４：２：２／１０ビット信号をＲＡＭ２６−２に書き込む書込み制御部２７−２を備える。また、信号送信装置１０から入力する第３のＨＤ−ＳＤＩである２ｋ／２３．９８Ｐ−３０Ｐ又は４７．９５Ｉ−６０Ｉ／４：２：２／１０ビット信号をＲＡＭ２６−３に書き込む書込み制御部２７−３を備える。
【００７５】
次に、信号受信装置２０の動作例を説明する。
クロック供給回路２１は、ワード多重制御部２２、抽出制御部２５−１，２５−２、書込み制御部２７−１〜２７−３に画素サンプルの読出し又は書き込みに用いるクロックを供給し、このクロックにより各部が同期する。
【００７６】
書込み制御部２７−１〜２７−３は、ｒ：ｇ：ｂが４：２：２である３ｃｈの１０ビット信号からなる第１〜第３のＨＤ−ＳＤＩをＲＡＭ２６−１〜２６−３に書込む。
【００７７】
抽出制御部２５−１，２５−２は、ＲＡＭ２６−１〜２６−３から第１〜第３のＨＤ−ＳＤＩを読み出す。このとき、上述した信号送信装置１０が備えるマッピング制御部１５−１が第１のマッピング構造（図７を参照。）に従ってマッピングした処理の逆変換が行われる。具体的には、抽出制御部２５−１は、ＲＡＭ２６−１，２６−２から、１ｃｈずつ２ｋ／２３．９８Ｐ−３０Ｐ又は４７．９５Ｉ−６０Ｉ／４：２：２／１０ビット信号を読み出す。このとき、２ｃｈの１０ビット信号からなる第１及び第２のＨＤ−ＳＤＩから、第１のマッピング構造に従って、ｒ：ｇ：ｂが４：２：２であって、全サンプルのＧ信号と、偶数サンプルのＢ，Ｒ信号によって構成される１ｃｈの１６ビット信号を抽出する。そして、抽出制御部２５−１は、１ｃｈの２ｋ／２３．９８Ｐ−３０Ｐ又は４７．９５Ｉ−６０Ｉ／４：２：２／１６ビット信号をＲＡＭ２４−１に書き込む。
【００７８】
ここで、抽出制御部２５−１の処理について説明する。
第１の抽出制御部として用いられる抽出制御部２５−１は、第１のＨＤ−ＳＤＩのＹチャンネルからＧ信号でこのＹチャンネルと同一サンプル番号の奇数ビットを抽出し、ＣＢチャンネルからＢ信号でＣＢチャンネルと同一サンプル番号の奇数ビットを抽出し、ＣＲチャンネルからＲ信号でＣＲチャンネルと同一サンプル番号の奇数ビットを抽出する。そして、Ｙチャンネルの上位２ビットからＹチャンネルと同一サンプル番号であるＧ信号のＧ１４，Ｇ１５を抽出し、ＣＢチャンネルの上位２ビットからＣＢチャンネルと同一サンプル番号であるＢ信号のＢ１４，Ｂ１５を抽出し、ＣＲチャンネルの上位２ビットからＣＲチャンネルと同一サンプル番号であるＲ信号のＲ１４，Ｒ１５を抽出する。さらに、第２のＨＤ−ＳＤＩのＹチャンネルからＧ信号でＹチャンネルと同一サンプル番号の偶数ビットを抽出し、ＣＢチャンネルからＢ信号でＣＢチャンネルと同一サンプル番号の偶数ビットを抽出し、ＣＲチャンネルからＲ信号でＣＲチャンネルと同一サンプル番号の偶数ビットを抽出する。そして、Ｙチャンネルの上位２ビットからＹチャンネルと同一サンプル番号であるＧ信号のＧ１４，Ｇ１５を抽出し、ＣＢチャンネルの上位２ビットからＣＢチャンネルと同一サンプル番号であるＢ信号のＢ１４，Ｂ１５を抽出し、ＣＲチャンネルの上位２ビットからＣＲチャンネルと同一サンプル番号であるＲ信号のＲ１４，Ｒ１５を抽出する。
【００７９】
一方、抽出制御部２５−２は、ＲＡＭ２６−３から、１ｃｈの２ｋ／２３．９８Ｐ−３０Ｐ又は４７．９５Ｉ−６０Ｉ／４：２：２／１０ビット信号を読み出す。このとき、上述した信号送信装置１０が備えるマッピング制御部１５−２が第２のマッピング構造（図８を参照。）に従ってマッピングした処理の逆変換が行われる。具体的には、抽出制御部２５−２は、ｒ：ｇ：ｂが４：２：２である１ｃｈの１０ビット信号からなる第３のＨＤ−ＳＤＩから、第２のマッピング構造に従って、１ｃｈの１６ビット信号を抽出する。この１ｃｈの１６ビット信号は、ｒ：ｇ：ｂが０：２：２であって、Ｇ信号がなく、奇数サンプルのＢ，Ｒ信号によって構成される。そして、抽出制御部２５−２は、１ｃｈの２ｋ／２３．９８Ｐ−３０Ｐ又は４７．９５Ｉ−６０Ｉ／０：２：２／１６ビット信号をＲＡＭ２４−２に書き込む。
【００８０】
ここで、抽出制御部２５−２の処理について説明する。
第２の抽出制御部として用いられる抽出制御部２５−２は、第３のＨＤ−ＳＤＩにおけるＹチャンネルの偶数サンプルからＢ信号の下位７ビットを抽出する。そして、Ｙチャンネルと同一サンプル番号（偶数サンプル）であるＧ信号の上位２ビットからＧ１４，Ｇ１５を抽出し、第３のＨＤ−ＳＤＩにおけるＹチャンネルと同一サンプル番号（奇数サンプル）であるＧ信号からＲ信号の下位７ビットを抽出する。また、Ｙチャンネルの奇数サンプルの上位２ビットからＧ１４，Ｇ１５を抽出し、ＣＢチャンネルからＢ信号の上位９ビットを抽出し、ＣＲチャンネルからＲ信号の上位９ビットを抽出する。
【００８１】
ワード多重制御部２２は、ＲＡＭ２４−１，２４−２から読出した２ｃｈの１６ビット信号をワード多重して、１ｃｈの２ｋ／２３．９８Ｐ−３０Ｐ又は４７．９５Ｉ−６０Ｉ／４：４：４／１６ビット信号をＲＡＭ２３に書き込む。具体的には、ワード多重制御部２２は、ｒ：ｇ：ｂが４：２：２である１ｃｈの１６ビット信号、及びｒ：ｇ：ｂが０：２：２である１ｃｈの１６ビット信号をワード毎に多重する。これにより、ｒ：ｇ：ｂが４：４：４であって、全サンプルのＧ，Ｂ，Ｒ信号によって構成される１ｃｈの１６ビット信号を生成する。そして、ＲＡＭ２３から適宜、この信号が再生される。
【００８２】
なお、図９では、ワード多重と抽出制御とを２種類のＲＡＭを用いて２段階で行う例を書いたが、一つのＲＡＭを用いて２ｋ／２３．９８Ｐ−３０Ｐ又は４７．９５Ｉ−６０Ｉ／４：４：４／１６ビット信号を再生しても良い。
【００８３】
以上説明した第１の実施の形態に係る伝送システムでは、２ｋ／２３．９８Ｐ−３０Ｐ又は４７．９５Ｉ−６０Ｉ／４：４：４／１６ビット信号に対して、ワード間引き、マッピングを行う。これにより、３ｃｈのＨＤ−ＳＤＩ信号を生成して出力できる。このため、放送用カメラ１は、２ｋ／２３．９８Ｐ−３０Ｐ又は４７．９５Ｉ−６０Ｉ／４：４：４／１６ビット信号を、ビットレート１．５Ｇｂｐｓのシリアル・デジタルデータに変換してＣＣＵ２に伝送できる。
【００８４】
一方、ＣＣＵ２は、ビットレート１．５Ｇｂｐｓのシリアル・デジタルデータから２ｋ／２３．９８Ｐ−３０Ｐ又は４７．９５Ｉ−６０Ｉ／４：４：４／１６ビット信号を再生できる。つまり、２ｋ／２３．９８Ｐ−３０Ｐ又は４７．９５Ｉ−６０Ｉ／４：４：４／１６ビット信号を、従来用いている１．５Ｇｂｐｓシリアルインタフェースの多ｃｈで伝送することが出来る。このため、信号伝送に当たり、既存の設備を有効に活用することができる。
【００８５】
＜２．第２の実施の形態＞
［２ｋ／４７．９５Ｐ−６０Ｐ／４：４：４／１６ビット信号を１．５Ｇ−ＳＤＩ  ６ｃｈにマッピングして伝送する例］
【００８６】
＜信号送信装置の内部構成例＞
図１０は、信号送信装置３０の内部構成例を示す。
本開示の第２の実施の形態に係る放送用カメラ１は、２ｋ／４７．９５Ｐ−６０Ｐ／４：４：４／１６ビット信号を３ｃｈのＨＤ−ＳＤＩによってＣＣＵ２が備える信号受信装置４０に出力する信号送信装置３０を備える。以下の説明では、４７．９５Ｐ，４８Ｐ，５０Ｐ，５９．９４Ｐ，６０Ｐを、「４７．９５Ｐ−６０Ｐ」と略記する場合がある。
【００８７】
信号送信装置３０は、各部にクロックを供給するクロック供給回路３１と、２ｋ／４７．９５Ｐ−６０Ｐ／４：４：４／１６ビット信号を記憶するＲＡＭ３３を備える。また、信号送信装置３０は、上述した第１の実施の形態に係る信号送信装置１０におけるワード間引き制御部１２、マッピング制御部１５−１，１５−２、読出し制御部１７−１〜１７−３を二組備える。このため、各制御ブロックによってマッピングされるＨＤ−ＳＤＩを記憶するＲＡＭも二組備える。
【００８８】
つまり、信号送信装置３０は、ＲＡＭ３３から読出したｒ：ｇ：ｂが４：４：４である１ｃｈの１６ビット信号を一ラインずつ交互に間引いて２チャンネルのインターレース信号（２ｋ／４７．９５Ｉ−６０Ｉ／４：４：４／１６ビット信号）とした映像信号をＲＡＭ３４−１，３４−２に書き込むライン間引き制御部３２を備える。また、ライン間引き制御部３２がライン間引きしたデータを書き込むＲＡＭ３４−１，３４−２を備える。また、ワード間引きを制御するワード間引き制御部３５−１，３５−２と、ワード間引き制御部３５−１，３５−２がワード間引きしたデータを書き込むＲＡＭ３６−１〜３６−４とを備える。
【００８９】
また、信号送信装置３０は、ＲＡＭ３６−１から読出した２ｋ／４７．９５Ｉ−６０Ｉ／４：２：２／１６ビット信号を、第１のマッピング構造（図７を参照。）に従ってマッピングするマッピング制御部３７−１を備える。また、マッピング制御部３７−１がマッピングした２ｃｈの１０ビット信号を記憶するＲＡＭ３８−１，３８−２を備える。
【００９０】
また、信号送信装置３０は、ＲＡＭ３６−２から読出した２ｋ／４７．９５Ｉ−６０Ｉ／０：２：２／１６ビット信号を、第２のマッピング構造に従ってマッピングするマッピング制御部３７−２を備える。また、マッピング制御部３７−２がマッピングした１ｃｈの１０ビット信号を記憶するＲＡＭ３８−３を備える。
【００９１】
また、信号送信装置３０は、ＲＡＭ３６−３から読出した２ｋ／４７．９５Ｉ−６０Ｉ／４：２：２／１６ビット信号を、第１のマッピング構造に従ってマッピングするマッピング制御部３７−３を備える。また、マッピング制御部３７−１がマッピングした２ｃｈの１０ビット信号を記憶するＲＡＭ３８−４，３８−５を備える。
【００９２】
また、信号送信装置３０は、ＲＡＭ３６−４から読出した２ｋ／４７．９５Ｉ−６０Ｉ／０：２：２／１６ビット信号を、第２のマッピング構造に従ってマッピングするマッピング制御部３７−３を備える。また、マッピング制御部３７−４がマッピングした１ｃｈの１０ビット信号を記憶するＲＡＭ３８−６を備える。
【００９３】
そして、読出し制御部３９−１〜３９−６は、ＲＡＭ３８−１〜３８−６から読み出した二組の第１〜第３のＨＤ−ＳＤＩを出力する。このため、信号送信装置３０は、ＲＡＭ３８−１〜３８−６からそれぞれ読出したデータの画素サンプルを６チャンネルのＨＤ−ＳＤＩ  ｃｈ１〜ｃｈ６として出力する読出し制御部３９−１〜３９−６を備える。
【００９４】
次に、各部の動作例を説明する。
クロック供給回路３１は、ライン間引き制御部３２，ワード間引き制御部３５−１，３５−２、マッピング制御部３７−１〜３７−４，及び読出し制御部３９−１〜３９−６に画素サンプルの読出し又は書き込みに用いるクロックを供給する。各部は、この供給されたクロックにより同期して動作する。
【００９５】
不図示の撮像素子から入力する２ｋ／４７．９５Ｐ−６０Ｐ／４：４：４／１６ビット信号は、ＲＡＭ３３に保存される。
ライン間引き制御部３２は、ＲＡＭ３３に保存された２ｋ／４７．９５Ｐ−６０Ｐ／４：４：４／１６ビット信号を一ラインずつ交互に読み出して、ＲＡＭ３４−１，３４−２に保存する。このとき、ＲＡＭ３４−１には、１ｃｈの２ｋ／４７．９５Ｉ−６０Ｉ／４：４：４／１６ビット信号が書き込まれる。一方、ＲＡＭ３４−２には、１ｃｈの２ｋ／４７．９５Ｐ−６０Ｐ／４：４：４／１６ビット信号が書き込まれる。
【００９６】
ワード間引き制御部３５−１，３５−２は、それぞれＲＡＭ３４−１，３４−２から読出した画素サンプルより、ＳＭＰＴＥ３７２のＦｉｇｕｒｅ４，６，７，８，９と同じ方式でワード間引きを行う。このとき、ＲＡＭ３６−１には、２ｋ／４７．９５Ｉ−６０Ｉ／４：２：２／１６ビット信号が書き込まれ、ＲＡＭ３６−２には、２ｋ／４７．９５Ｉ−６０Ｉ／０：２：２／１６ビット信号が書き込まれる。同様に、ＲＡＭ３６−３には、２ｋ／４７．９５Ｉ−６０Ｉ／４：２：２／１６ビット信号が書き込まれ、ＲＡＭ３６−４には、２ｋ／４７．９５Ｉ−６０Ｉ／０：２：２／１６ビット信号が書き込まれる。
【００９７】
マッピング制御部３７−１は、ＲＡＭ３６−１から読出した２ｋ／４７．９５Ｉ−６０Ｉ／４：２：２／１６ビット信号を、２ｃｈの１０ビット信号にマッピングし直してＲＡＭ３８−１，３８−２に書き込む。このとき、ＲＡＭ３８−１には、奇数ビットから抽出した１ｃｈの２ｋ／４７．９５Ｉ−６０Ｉ／４：２：２／１０ビット信号が書き込まれる。一方、ＲＡＭ３８−２には、偶数ビットから抽出した１ｃｈの２ｋ／４７．９５Ｉ−６０Ｉ／４：２：２／１０ビット信号が書き込まれる。
【００９８】
マッピング制御部３７−２は、ＲＡＭ３６−２から読出した２ｋ／４７．９５Ｉ−６０Ｉ／０：２：２／１６ビット信号を、１ｃｈの２ｋ／４７．９５Ｉ−６０Ｉ／４：２：２／１０ビット信号にマッピングし直してＲＡＭ３８−３に書き込む。
【００９９】
マッピング制御部３７−３は、ＲＡＭ３６−３から読出した２ｋ／４７．９５Ｉ−６０Ｉ／４：２：２／１６ビット信号を、２ｃｈの１０ビット信号にマッピングし直してＲＡＭ３８−４，３８−５に書き込む。このとき、ＲＡＭ３８−４には、奇数ビットから抽出した１ｃｈの２ｋ／４７．９５Ｉ−６０Ｉ／４：２：２／１０ビット信号が書き込まれる。一方、ＲＡＭ３８−５には、偶数ビットから抽出した１ｃｈの２ｋ／４７．９５Ｉ−６０Ｉ／４：２：２／１０ビット信号が書き込まれる。
【０１００】
マッピング制御部３７−４は、ＲＡＭ３６−４から読出した２ｋ／４７．９５Ｉ−６０Ｉ／０：２：２／１６ビット信号を、１ｃｈの２ｋ／４７．９５Ｉ−６０Ｉ／４：２：２／１０ビット信号にマッピングし直してＲＡＭ３８−６に書き込む。
【０１０１】
そして、読出し制御部３９−１〜３９−６は、クロック供給回路３１から供給された基準クロックでＲＡＭ３８−１〜３８−６から６ｃｈの２ｋ／４７．９５Ｉ−６０Ｉ／４：２：２／１０ビット信号を読出す。そして、６ｃｈのＨＤ−ＳＤＩ  ｃｈ１〜ｃｈ６として出力する。
【０１０２】
なお、本例では、ライン間引き、ワード間引き及びマッピング制御を行うため、４種類のメモリ（ＲＡＭ３３，ＲＡＭ３４−１，３４−２，ＲＡＭ３６−１〜３６−４、ＲＡＭ３８−１〜３８−６）を用いて、３段階で行う例を示した。しかし、一つのメモリを使って、ライン間引き及びワード間引きしたデータをマッピングし直して、６ｃｈのＨＤ−ＳＤＩとして出力しても良い。
【０１０３】
図１１は、２ｋ／４７．９５Ｐ−６０Ｐ／４：４：４／１６ビット信号をライン間引き、ワード間引き及びマッピング制御を行う処理の概略例を示す。
【０１０４】
まず、ＳＭＰＴＥ３７２：２０１１のＦｉｇｕｒｅ２に基づいて２ｋ／４７．９５Ｐ−６０Ｐ／４：４：４／１６ビット信号をライン間引きし、２ｃｈの２ｋ／４７．９５Ｉ−６０Ｉ／４：４：４／１６ビット信号に変換する。
【０１０５】
次にＳＭＰＴＥ３７２：２０１１のＦｉｇｕｒｅ３又は５に基づいて、４：４：４／１６ビット信号をワード間引きする。一方の信号は４：２：２／１６ビット信号となり、他方の信号はＡｃｈが無いこととし０：２：２／１６ビット信号となる。この４：２：２／１６ビット信号を、第１及び第２のマッピング構造（図７と図８を参照。）に従って１／５Ｇ−ＳＤＩに多重することで、合計６ｃｈの１／５Ｇ−ＳＤＩで伝送することが可能となる。
【０１０６】
なお、ＡＮＣ／オーディオ信号を多重する必要がある場合には、１．５Ｇ−ＳＤＩ用のＡＮＣ／オーディオ規格であるＳＭＰＴＥ２９１やＳＭＰＴＥ２９９に準拠して、例えば１．５Ｇ−ＳＤＩのｃｈ１から順番にデータを多重する。
【０１０７】
図１２は、ライン間引きの例を示す。
ここでは、デュアルリンクインタフェースのライン番号とパッケージの例を用いてライン間引きを説明する。
【０１０８】
まず、ライン間引き制御部３２は、２ｋ／４７．９５Ｐ−６０Ｐ／４：４：４／１６ビット信号をチャンネル１，２にライン間引きする。これにより、ライン間引きされた信号は、２ｃｈの２ｋ／４７．９５Ｉ−６０Ｉ／４：４：４／１６ビット信号に変換される。
その後、上述したようにマッピング制御部３７−１〜３７−４は、第１及び第２のマッピング構造（図７及び図８参照）に基づいてデータをマッピングして、読出し制御部３９−１〜３９−６が６ｃｈのＨＤ−ＳＤＩを出力する。
【０１０９】
＜信号受信装置の内部構成例＞
図１３は、信号受信装置４０の内部構成例を示す。
ＣＣＵ２は、放送用カメラ１が備える信号送信装置３０から入力する６ｃｈのＨＤ−ＳＤＩから２ｋ／４７．９５Ｐ−６０Ｐ／４：４：４／１６ビット信号を再生する信号受信装置４０を備える。
【０１１０】
信号受信装置４０は、各部にクロックを供給するクロック供給回路４１と、２ｋ／４７．９５Ｐ−６０Ｐ／４：４：４／１６ビットの映像信号を記憶するＲＡＭ４３を備える。また、上述した第１の実施の形態に係る信号受信装置２０における書込み制御部２７−１〜２７−３と、抽出制御部２５−１，２５−２と、ワード多重制御部２２を二組備える。このため、各制御ブロックによってマッピングされるＨＤ−ＳＤＩを記憶するＲＡＭも二組備える。
【０１１１】
つまり、信号受信装置４０は、信号送信装置３０から入力する６本のＨＤ−ＳＤＩ ｃｈ１〜ｃｈ６をそれぞれ記憶するＲＡＭ４８−１〜４８−６を備える。このＨＤ−ＳＤＩ ｃｈ１〜ｃｈ６は、６ｃｈの２ｋ／４７．９５Ｉ−６０Ｉ／４：２：２／１０ビット信号によって構成される。そして、書込み制御部４９−１〜４９−６は、信号送信装置３０から入力する二組の第１〜第３のＨＤ−ＳＤＩをＲＡＭ４８−１〜４８−６に書込む。このため、書込み制御部４９−１〜４９−６は、クロック供給回路４１から供給されるクロックに合わせて、入力した６本のＨＤ−ＳＤＩ ｃｈ１〜ｃｈ６をＲＡＭ４８−１〜４８−６に書き込む制御を行う。
【０１１２】
また、信号受信装置４０は、上述した第１及び第２のマッピング構造（図７及び図８参照）に基づいて、データを抽出する抽出制御部４７−１〜４７−４を備える。また、信号受信装置４０は、信号送信装置３０から入力する第１のＨＤ−ＳＤＩである２ｋ／４７．９５Ｉ−６０Ｉ／４：２：２／１０ビット信号をＲＡＭ４８−１に書き込む書込み制御部４９−１を備える。同様に、信号送信装置３０から入力する第２のＨＤ−ＳＤＩである２ｋ／４７．９５Ｉ−６０Ｉ／４：２：２／１０ビット信号をＲＡＭ４８−２に書き込む書込み制御部４９−２を備える。また、信号送信装置３０から入力する第３のＨＤ−ＳＤＩである２ｋ／４７．９５Ｉ−６０Ｉ／４：２：２／１０ビット信号をＲＡＭ４８−３に書き込む書込み制御部４９−３を備える。
【０１１３】
また、信号受信装置４０は、信号送信装置３０から入力する第４のＨＤ−ＳＤＩである２ｋ／４７．９５Ｉ−６０Ｉ／４：２：２／１０ビット信号をＲＡＭ４８−４に書き込む書込み制御部４９−４を備える。同様に、信号送信装置３０から入力する第５のＨＤ−ＳＤＩである２ｋ／４７．９５Ｉ−６０Ｉ／４：２：２／１０ビット信号をＲＡＭ４８−５に書き込む書込み制御部４９−５を備える。また、信号送信装置３０から入力する第６のＨＤ−ＳＤＩである２ｋ／４７．９５Ｉ−６０Ｉ／４：２：２／１０ビット信号をＲＡＭ４８−６に書き込む書込み制御部４９−６を備える。
【０１１４】
また、信号受信装置４０は、ワード多重を制御するワード多重制御部４５−１，４５−２と、ワード多重制御部４５−１，４５−２が一時的に多重したデータを書き込むＲＡＭ４４−１，４４−２と、を備える。ワード多重制御部４５−１，４５−２は、所定のタイミングを制御してＳＭＰＴＥ３７２のＦｉｇｕｒｅ４，６，７，８，９の逆変換のワード単位で読み出す。この読出しタイミングは、（ＲＡＭ４６−１，４６−２）、（ＲＡＭ４６−３，４６−４）毎に定まる。
【０１１５】
また、信号受信装置４０は、ワード多重制御部４５−１，４５−２によって多重された画素サンプルを、一ラインずつ交互に多重するライン多重制御部４２を備える。具体的には、ライン多重制御部４２は、ＲＡＭ４４−１，４４−２から画素サンプルを読出し、一ラインずつ交互に多重して、多重したデータを書き込むＲＡＭ４３に書き込む。これにより、ＲＡＭ４３には、２ｋ／４７．９５Ｐ−６０Ｐ／４：４：４／１６ビット信号が保存され、適宜、この信号が再生される。
【０１１６】
次に、信号受信装置４０の動作例を説明する。
クロック供給回路４１は、ライン多重制御部４２，ワード多重制御部４５−１，４５−２、抽出制御部４７−１〜４７−４、及び書込み制御部４９−１〜４９−６に画素サンプルの読み出し又は書き込みに用いるクロックを供給し、このクロックにより各部が同期する。
【０１１７】
抽出制御部４７−１は、ＲＡＭ４８−１，４８−２から、１ｃｈずつ２ｋ／４７．９５Ｉ−６０Ｉ／４：２：２／１０ビット信号を読み出す。このとき、上述した信号送信装置３０が備えるマッピング制御部３７−１が第１のマッピング構造（図７を参照。）に従ってマッピングした処理の逆変換が行われる。そして、抽出制御部４７−１は、１ｃｈの２ｋ／４７．９５Ｉ−６０Ｉ／４：２：２／１６ビット信号をＲＡＭ４６−１に書き込む。
【０１１８】
抽出制御部４７−２は、ＲＡＭ４８−３から、１ｃｈの２ｋ／４７．９５Ｉ−６０Ｉ／４：２：２／１０ビット信号を読み出す。このとき、上述した信号送信装置１０が備えるマッピング制御部３７−２が第２のマッピング構造（図８を参照。）に従ってマッピングした処理の逆変換が行われる。そして、抽出制御部４７−２は、１ｃｈの２ｋ／４７．９５Ｉ−６０Ｉ／０：２：２／１６ビット信号をＲＡＭ４６−２に書き込む。
【０１１９】
同様に、抽出制御部４７−３は、ＲＡＭ４８−４，４８−５から、１ｃｈずつ２ｋ／４７．９５Ｉ−６０Ｉ／４：２：２／１０ビット信号を読み出す。このとき、上述した信号送信装置３０が備えるマッピング制御部３７−３が第１のマッピング構造（図７を参照。）に従ってマッピングした処理の逆変換が行われる。そして、抽出制御部４７−３は、１ｃｈの２ｋ／４７．９５Ｉ−６０Ｉ／４：２：２／１６ビット信号をＲＡＭ４６−３に書き込む。
【０１２０】
抽出制御部４７−４は、ＲＡＭ４８−６から、１ｃｈの２ｋ／４７．９５Ｉ−６０Ｉ／４：２：２／１０ビット信号を読み出す。このとき、上述した信号送信装置１０が備えるマッピング制御部３７−４が第２のマッピング構造（図８を参照。）に従ってマッピングした処理の逆変換が行われる。そして、抽出制御部４７−４は、１ｃｈの２ｋ／４７．９５Ｉ−６０Ｉ／０：２：２／１６ビット信号をＲＡＭ４６−４に書き込む。
【０１２１】
ワード多重制御部４５−１は、ＲＡＭ４６−１，４６−２から読出した２ｃｈの２ｋ／４７．９５Ｉ−６０Ｉ／４：２：２／１６ビット信号及び２ｋ／４７．９５Ｉ−６０Ｉ／０：２：２／１６ビット信号をワード多重する。この結果として得た、１ｃｈの２ｋ／４７．９５Ｉ−６０Ｉ／４：４：４／１６ビット信号をＲＡＭ４４−１に書き込む。
【０１２２】
同様に、ワード多重制御部４５−２は、ＲＡＭ４６−３，４６−４から読出した２ｃｈの２ｋ／４７．９５Ｉ−６０Ｉ／４：２：２／１６ビット信号及び２ｋ／４７．９５Ｉ−６０Ｉ／０：２：２／１６ビット信号をワード多重する。この結果として得た、１ｃｈの２ｋ／４７．９５Ｉ−６０Ｉ／４：４：４／１６ビット信号をＲＡＭ４４−２に書き込む。
【０１２３】
ライン多重制御部４２は、ＲＡＭ４４−１から読み出した２ｋ／４７．９５Ｉ−６０Ｉ／４：４：４／１６ビット信号と、ＲＡＭ４４−２から読み出した２ｋ／４７．９５Ｉ−６０Ｉ／４：４：４／１６ビット信号を一ラインずつ交互にライン多重する。そして、ライン多重して得た、１ｃｈの２ｋ／４７．９５Ｐ−６０Ｐ／４：４：４／１６ビット信号をＲＡＭ４３に書き込む。そして、ＲＡＭ４３から適宜、この信号が再生される。
【０１２４】
なお、図１３では、抽出制御、ワード多重、ライン多重を３種類のＲＡＭを用いて３段階で行う例を書いたが、一つのＲＡＭを用いて２ｋ／４７．９５Ｐ−６０Ｐ／４：４：４／１６ビット／４：４：４／１０ビット，１２ビット信号を生成しても良い。
【０１２５】
以上説明した第２の実施の形態によれば、信号送信装置３０は、２ｋ／４７．９５Ｐ−６０Ｐ／４：４：４／１６ビット信号の画素サンプルを、ライン間引き、ワード間引き及びマッピング制御を行うことで、６チャンネルのＨＤ−ＳＤＩで伝送できる。このため、放送用カメラ１は、２ｋ／４７．９５Ｐ−６０Ｐ／４：４：４／１６ビット信号を、ビットレート１．５Ｇｂｐｓのシリアル・デジタルデータに変換してＣＣＵ２に伝送できる。
【０１２６】
一方、ＣＣＵ２は、ビットレート１．５Ｇｂｐｓのシリアル・デジタルデータから２ｋ／４７．９５Ｐ−６０Ｐ／４：４：４／１６ビット信号を再生できる。つまり、４ｋ×２ｋ信号を、従来用いている１．５Ｇｂｐｓシリアルインタフェースの多ｃｈで伝送することが出来る。このため、信号伝送に当たり、既存の設備を有効に活用することができる。
【０１２７】
このように上述した第１及び第２の実施の形態に係る信号送信装置及び信号受信装置によれば、１９２０×１０８０あるいは２０４８×１０８０／２３．９８Ｐ−６０Ｐ／４：４：４／１６ビット信号を３ｃｈ又は６ｃｈの１．５Ｇ−ＳＤＩにマッピングして伝送することを可能としている。また、１．５Ｇ−ＳＤＩ３ｃｈ又は６ｃｈの信号を１本の光ファイバーで伝送する際には、ＣＷＤＭ／ＤＷＤＭ波長多重技術を使うことが出来る。
【０１２８】
また、３ｃｈ又は６ｃｈで出力される全てのＨＤ−ＳＤＩは、波形モニタ等を用いてユーザが映像又は波形として観測することが可能である。このため、実際の機器開発において映像を確認しながら開発できることは非常に有用である。
【０１２９】
また、ＳＭＰＴＥ２７４に準じた禁止コードを設けると１６ビット信号では、００００ｈ−００ＦＦｈ及びＦＦ００ｈ−ＦＦＦＦｈ信号が禁止コードとなり、５１２ものコードが使えなくなり映像表現の大きな制限要因となる。しかし、上述した本方式では禁止コードを設ける必要がなく、映像信号としてａｌｌ０〜ａｌｌ１まで伝送可能であるので非常に有用である。また、ＲＡＷデータ（いわゆる、生のデータ）を編集する用途にも有用である。
【０１３０】
また、ＳＭＰＴＥ  Ｓ２９２−１に準拠して映像信号を伝送するので、ＳＡＶ／ＥＡＶ，ＬＮ，ＣＲＣＣはＳＭＰＴＥ  Ｓ２７４，Ｓ２９２−１に準拠して付ける。また、ＡＮＣ／オーディオデータを多重する場合には、ＳＭＰＴＥ  Ｓ２９１，Ｓ２９９−１に準拠して、６ｃｈの１．５Ｇ−ＳＤＩのうち、第１ｃｈから第６ｃｈまで順番に多重することが可能である。すなわち、新たに規定を設けることなく、現状のＨＤ関連規格に準じてＡＮＣ／オーディオなどのデータを多重することが可能である。
【０１３１】
また、本開示は上述した実施の形態に限られるものではなく、特許請求の範囲に記載した本開示の要旨を逸脱しない限りその他種々の応用例、変形例を取り得ることは勿論である。
【符号の説明】
【０１３２】
１…放送用カメラ、２…ＣＣＵ、５…信号伝送システム、１０…信号送信装置、１１…クロック供給回路、１２…ワード間引き制御部、１３…ＲＡＭ、１４−１，１４−２…ＲＡＭ、１５−１，１５−２…マッピング制御部、１６−１〜１６−３…ＲＡＭ、１７−１〜１７−３…読出し制御部、２０…信号受信装置、２１…クロック供給回路、２２…ワード多重制御部、２３…ＲＡＭ、２４−１，２４−２…ＲＡＭ、２５−１，２５−２…抽出制御部、２６−１〜２６−３…ＲＡＭ、２７−１〜２７−３…書込み制御部、３０…信号送信装置、４０…信号受信装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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