(57)【要約】      （修正有）【課題】湿式エッチング工程における犠牲酸化膜の残存およびサポート膜の損傷、並びに容量絶縁膜および上部電極形成時の容量絶縁膜の膜質低下、および上部電極の薄膜化などによるキャパシタ不良を発生させることがないと共に、メモリセル領域のサイズを縮小化する半導体装置を提供する。【解決手段】サポート膜１４は製造の途中工程におけるキャパシタの下部電極１３の倒壊を防止するために配置されたサポート膜であって、所定の間隔で第１の開口１４Ａが設けられている。第１の開口１４Ａは複数のキャパシタの電極のうちその一部を内側に含むように設けられる。サポート膜１４の溝部ＧＲに架かる（渡る）領域に、複数の第２の開口１４Ｂが設けられている。第１の開口１４Ａと第２の開口１４Ｂは、サポート膜１４をパターニングすることによって同時に形成されている。第２の開口１４Ｂは溝部の４辺の溝のうちの対向する２辺の溝に沿って複数形成されている。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板上の層間絶縁膜が、溝部により、当該溝部を含むメモリセル領域と、周辺回路領域とに分割され、前記メモリセル領域上では前記層間絶縁膜が除去された半導体装置であって、
前記メモリセル領域において立設する複数の円筒型の電極と、
前記複数の電極の外側に接し、前記電極の立設を保持する第１の絶縁膜と、
前記第１の絶縁膜に形成され、前記複数の電極のうちその一部の孔部に連結する第１の開口と、
前記第１の絶縁膜に形成され、その一部が前記溝部に架かる第２の開口と、
を備えることを特徴とする半導体装置。
【請求項２】
前記溝部は、矩形の４辺で構成され、前記第２の開口は、前記溝部の４辺のうちの少なくとも１辺に架かって複数形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の開口の形状は、矩形であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
半導体基板と、
前記半導体基板上に設けられ、その一部が除去された第一の領域を有する層間絶縁膜と、
前記第一の領域に立設された複数の電極と、
前記層間絶縁膜の側面に形成された城壁部材と、
前記複数の電極を保持する第１の絶縁膜と、
前記第１の絶縁膜における、前記城壁部材の境界に対応する部分に設けられた開口と、
を備えることを特徴とする半導体装置。
【請求項５】
前記城壁部材は、矩形の４辺で構成され、前記開口は、前記城壁部材の４辺のうちの少なくとも１辺に架かって複数形成されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記開口の形状は、矩形であることを特徴とする請求項４に記載の半導体装置。
【請求項７】
メモリセル領域を有する半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に第１の絶縁膜を形成する工程と、
前記層間絶縁膜と前記第１の絶縁膜を貫通する孔を前記メモリセル領域に設けると共に、溝を前記メモリセルの外周に設ける工程と、
前記孔内壁と前記溝内壁に第１の電極を形成する工程と、
前記第１の絶縁膜に前記孔のうちの一部の孔に連結する第１の開口と、前記溝に架かる第２の開口とを同時に形成する工程と、
前記層間絶縁膜を湿式エッチングで前記第１の電極の外壁面を露出させる工程と、
前記第１の電極表面に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に第２の電極を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、シリンダ孔内に形成した下部電極の内側面のみを電極として機能させる、いわゆるコンケーブ型キャパシタ構造が採用されていた。ところで、半導体装置の微細化の進展に伴い、ＤＲＡＭ（Dynamic Random Access Memory）の高密度化が加速されており、それによりキャパシタの占める面積は減少することから、シリンダ孔の径や隣接するシリンダ間の分離幅の縮小が余儀なくされている。かかる観点から、最近では、ＤＲＡＭのデバイス動作に必要な容量の確保が困難となる懸念のあるコンケーブ型キャパシタの代わりに、下部電極の内側のみならず、外側の使用する、いわゆるクラウン型キャパシタ構造が主流となってきている。
【０００３】
かかるクラウン型キャパシタは、最終的に下部電極を保持する犠牲酸化膜を除去することで形成されるが、犠牲酸化膜除去のために行う湿式エッチング時に、下部電極に応力が加わることで、下部電極が倒れ、隣接した下部電極同士が直接接触して短絡状態となるという問題が生じやすい。これは犠牲酸化膜除去後に下部電極が底部でのみ支持されているためであり、電極の長手方向に垂直な方向の応力に対して非常に脆弱な構造であることに起因している。この点を解決する技術として、特許文献１は、下部電極の外壁に、隣接下部電極同士の接触防止を目的とした電極支持構造（梁）を形成する方法を開示している。また、特許文献２および３は、下部電極間に支えとなるサポート膜を配置する技術を開示している。
【０００４】
かかるクラウン型キャパシタを通常の一般的な製造方法で製造した場合、メモリセル部のみならず周辺回路部の犠牲酸化膜まで除去されるため、キャパシタ形成後にメモリセル部と周辺回路部との段差が大きくなり、後の配線形成時に形状異常による良品率低下という問題や、段差低減を目的としたプロセスの追加が必要となり製造コストが増大するという問題があった。
【０００５】
このような問題の対処としては、メモリセル部を囲むようにシリンダと同じ深さで溝を形成し、下部電極形成と同様に溝の底部および側壁に下部電極材料を用いて城壁を形成することで、周辺回路部の犠牲酸化膜を残し、キャパシタ形成後の段差を低減する構造が一般的に用いられている。
【０００６】
しかしながら、犠牲酸化膜を除去するための湿式エッチング工程において、サポート膜の開口のない、メモリセル部の周縁への薬液の浸透が遅れて、この領域での湿式エッチングが進みにくく、犠牲酸化膜が残存してしまう事態も生ずる。これを改善すべく、湿式エッチングの時間を長くすると、その分、サポート膜がダメージを受けやすいという問題があった。
【０００７】
また、上記城壁の存在により、容量絶縁膜や上部電極を形成するときに、メモリセルの外部からの材料ガスの供給が妨げられるため、メモリセル周縁の下部電極では、容量絶縁膜の膜質低下や、上部電極の薄膜化などによるキャパシタ不良が多発するため、デバイスの良品率低下や信頼性低下してしまう。これにより、メモリセル周縁において、キャパシタのリーク電流特性の劣化によるビット不良が多発するという問題があった。
【０００８】
これらの問題を解決するために、サポート膜における電極部分の開口以外に、メモリセル部周縁に第２の開口を設ける技術が考案されている。特許文献４がかかる技術を開示している。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００３−１４２６０５号公報
【特許文献２】特開２００３−２９７９５２号公報
【特許文献３】特開２００８−１９３０８８号公報
【特許文献４】特開２０１０−２８７７１６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記特許文献４に開示の構成では、第２の開口は、溝とは離れて設けられており（図２、１７〜１９参照）、それらの間の距離の分だけ、メモリセル領域のサイズが大きくなってしまうという問題がある。
【課題を解決するための手段】
【００１１】
本発明の半導体装置は、半導体基板上の層間絶縁膜が、溝部により、当該溝部を含むメモリセル領域と、周辺回路領域とに分割され、前記メモリセル領域上では前記層間絶縁膜が除去された半導体装置であって、前記メモリセル領域において立設する複数の円筒型の電極と、前記複数の電極の外側に接し、前記電極の立設を保持する第１の絶縁膜と、前記第１の絶縁膜に形成され、前記複数の電極のうちその一部の孔部に連結する第１の開口と、前記第１の絶縁膜に形成され、その一部が前記溝部に架かる第２の開口と、を備えることを特徴とする。
【発明の効果】
【００１２】
本発明の半導体装置によれば、湿式エッチング工程における犠牲酸化膜の残存およびサポート膜の損傷、並びに容量絶縁膜および上部電極形成時の容量絶縁膜の膜質低下、および上部電極の薄膜化などによるキャパシタ不良を発生させることがないと共に、メモリセル領域のサイズを縮小化することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明に係る半導体装置を備えたＤＲＡＭ素子（半導体チップ）の概念図である。
【図２】所定の配置で複数のメモリセルを有する１つのメモリセル領域と、そのメモリセル領域の周縁部に形成された溝部によってメモリセル領域と分離される周辺回路領域とを備えた本発明の実施形態に係る半導体装置を示す平面図であって、構成する一部の要素のみを示したものである。
【図３】図２中に示すＡ−Ａ’線における断面図である。
【図４】本発明の半導体装置の製造方法の一実施形態の詳細について説明するための図である。
【図５】本発明の半導体装置の製造方法の一実施形態の詳細について説明するための図である。
【図６】本発明の半導体装置の製造方法の一実施形態の詳細について説明するための図である。
【図７】本発明の半導体装置の製造方法の一実施形態の詳細について説明するための図である。
【図８】本発明の半導体装置の製造方法の一実施形態の詳細について説明するための図である。
【図９Ａ】半導体装置の製造方法の工程を説明するための図である。
【図９Ｂ】半導体装置の製造方法の工程を説明するための図であり、図９Ａ中に示すＡ９−Ａ９線での断面図である。
【図１０Ａ】半導体装置の製造方法の工程を説明するための図である。
【図１０Ｂ】半導体装置の製造方法の工程を説明するための図であり、図１０Ａ中に示すＡ１０−Ａ１０線での断面図である。
【図１１Ａ】半導体装置の製造方法の工程を説明するための図である。
【図１１Ｂ】半導体装置の製造方法の工程を説明するための図であり、図１１Ａ中に示すＡ１１−Ａ１１線での断面図である。
【図１２】半導体装置の製造方法の工程を説明するための図であり、図３中に示すＡ−Ａ’線での断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明を適用した半導体装置の一例について、その製造方法とあわせて図面を参照して詳細に説明する。
なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００１５】
図１は、本発明に係る半導体装置を備えたＤＲＡＭ素子（半導体チップ）の概念図である。
ＤＲＡＭ素子５０上には複数のメモリセル領域ＭＲが配置されており、メモリセル領域ＭＲを囲むように周辺回路領域ＰＲが配置されている。周辺回路領域ＰＲには、センスアンプ回路や、ワード線の駆動回路、外部との入出力回路等が含まれる。図１の配置は一例であり、メモリセル領域の数や、配置される位置は、図１のレイアウトには限定されない。
【００１６】
図２は、所定の配置で複数のメモリセルを有する１つのメモリセル領域と、そのメモリセル領域の周縁部に形成された溝部によってメモリセル領域と分離される周辺回路領域とを備えた本発明の実施形態に係る半導体装置を示す平面図であって、構成する一部の要素のみを示したものである。図２に示すように、メモリセル領域ＭＲの周縁部には溝部ＧＲがメモリセル領域ＭＲの内部を囲むように配置されている。但し、同図においては、周辺回路領域は省略している。
【００１７】
尚、本発明においては、溝部ＧＲで囲まれた内部の領域と溝部ＧＲとを併せた領域を「メモリセル領域ＭＲ」として定義する。また、溝部ＧＲの外側の領域を「周辺回路領域ＰＲ」として定義する。
【００１８】
図２中に示す符号ＨＯは孔部であり、符号１３は下部電極である。符号１４は製造の途中工程におけるキャパシタの下部電極１３の倒壊を防止するために配置されたサポート膜（第１の絶縁膜）であって、所定の間隔で第１の開口１４Ａが設けられている。第１の開口１４Ａは複数のキャパシタの電極のうちその一部を内側に含むように設けられる。なお、図２においては、第１の開口１４Ａは、斜め方向に延在するパターンであるが、これに限られることはない。
【００１９】
サポート膜１４は、溝部ＧＲで囲まれた領域内に設けられると共に、溝部ＧＲの外側の領域にも設けられている。周辺回路領域ＰＲ上には、製造工程の途中でサポート膜の機能を利用した後、最終的には残存しないようにパターニングすることが好ましい。
【００２０】
本発明では、サポート膜１４の溝部ＧＲに架かる（渡る）領域に、複数の第２の開口１４Ｂが設けられている。第１の開口１４Ａと第２の開口１４Ｂは、サポート膜１４をパターニングすることによって同時に形成されている。
【００２１】
この実施形態では、溝部ＧＲは４辺の溝で構成された矩形であり、第２の開口１４Ｂは溝部の４辺の溝のうちの対向する２辺の溝に沿って複数形成されている。
尚、図２のキャパシタの配置は一例であり、キャパシタの数や、配置される位置は、図２のレイアウトには限定されない。
【００２２】
図３は、図２中に示すＡ−Ａ’線に沿った断面図である。
図３において、複数の容量コンタクトプラグ７Ａがその上端を露出するように埋め込まれた層間絶縁膜７上に形成され、コンタクトプラグの各々に接続する複数のキャパシタ素子１００と、キャパシタ素子１００の下部電極（電極）１３の立設を保持するサポート膜（第１の絶縁膜）１４と、サポート膜１４を貫通してかつ各々の内壁に下部電極１３を備えた複数の孔部ＨＯと、サポート膜１４に形成され、かつ複数の孔部ＨＯのうちその一部の孔部に連結する第１の開口１４Ａと、サポート膜１４に形成され、かつ複数の孔部ＨＯのいずれの孔部ＨＯに対してよりも溝部ＧＲに架かる（渡る）位置に配置すると共に複数の孔部ＨＯのいずれにも連結しない第２の開口１４Ｂを示している。なお、図３に示したその他の構成の説明については、以下の製造方法の説明の中で行う。
【００２３】
次に、本発明の半導体装置の製造方法の一実施形態の詳細について説明する。図４〜図１２は、その製造方法を順に説明するための図である。
まず、図４に示すように、半導体基板１の主面をＳＴＩ（Sallow Trench Isolation）法によって形成した分離絶縁膜２によって区画する。
【００２４】
次に、図５に示すように、熱酸化法により半導体基板１のシリコン表面を酸化して酸化シリコンとすることにより、トランジスタ形成領域にゲート絶縁膜５ａを形成する。ゲート絶縁膜としては、酸化シリコンおよび窒化シリコンの積層膜や、Ｈｉｇｈ−Ｋ膜（高誘電体膜）を使用してもよい。
【００２５】
この後に、ゲート絶縁膜５ａ上にモノシラン（ＳｉＨ４）およびホスフィン（ＰＨ３）を原料ガスとしたＣＶＤ（Chemical Vapor Deposition）法により、Ｎ型の不純物を含有した多結晶シリコン膜を堆積する。次に、上記多結晶シリコン膜上に、スパッタリング法により金属膜として、例えばタングステンシリサイド、窒化タングステン、タングステン等の高融点金属を堆積させる。この多結晶シリコン膜および金属膜が、後述する工程を経てゲート電極５に形成される。
【００２６】
次に、ゲート電極５を構成することになる金属膜上に、モノシランとアンモニア（ＮＨ３）を原料ガスとして、プラズマＣＶＤ法により、窒化シリコンからなる絶縁膜を堆積させ、２段階のエッチングにより、金属膜および多結晶シリコン膜までエッチングし、ゲート電極５を形成する。ゲート電極５はワード線として機能する。そして、ＣＶＤ法により、全面に窒化シリコン膜を堆積させ、エッチバックを行うことにより、ゲート電極５の側壁にサイドウォールを形成し、全体としてキャップ絶縁膜５ｂとなる。
【００２７】
次に、図６に示すように、キャップ絶縁膜５ｂを覆うように、ＣＶＤ法により酸化シリコン等の層間絶縁膜４を形成し、次いで、フォトレジストパターンをマスクとしてエッチングを行って、その開口にリンを含有した多結晶シリコン膜を堆積させることにより、基板コンタクトプラグ（ポリシリコンプラグ）９を形成する。
【００２８】
次に、図７に示すように、基板コンタクトプラグ９と接続するようにビット配線６を窒化タングステンおよびタングステンからなる積層膜で形成する。そして、ビット配線６を覆うように、酸化シリコン等で層間絶縁膜（下部層間絶縁膜）７を形成する。
【００２９】
次に、図８に示すように、層間絶縁膜７を貫通するように、基板コンタクトプラグ９の位置に開口（コンタクトホール）を形成し、その基板コンタクトプラグ９の表面を露出させる。この開口の内部を充填するように、ＴｉＮ／Ｔｉ等のバリア膜上にタングステン（Ｗ）を積層した膜を堆積し、表面をＣＭＰ（Chemical Mechanical Polishing）法にて研磨することにより、容量コンタクトプラグ７Ａを形成する。
【００３０】
次に、層間絶縁膜７上に、窒化タングステン（ＷＮ）およびタングステン（Ｗ）からなる積層膜を用いて、容量コンタクトパッド１０を形成する。容量コンタクトパッド１０は容量コンタクトプラグ７Ａと導通し、後に形成するキャパシタ素子の下部電極の底部のサイズよりも大きくなるようなサイズで配設する。この後に、容量コンタクトパッド１０を覆うように、窒化シリコンを用いて層間絶縁膜１１を堆積させる。
【００３１】
図９Ａおよび図９Ｂは、半導体装置製造方法の次の工程を説明するための図であり、図９Ｂは、図９Ａ中に示すＡ９−Ａ９線での断面図である。
【００３２】
そこで、図９Ｂに示すように、酸化シリコン等で犠牲酸化膜１２を、例えば２μｍの厚さで堆積する。犠牲酸化膜１２上に、窒化シリコンを用いて、膜厚１００ｎｍ程度のサポート膜（第１の絶縁膜）１４を堆積する。周辺回路領域上にはサポート膜（第１の絶縁膜）を堆積しなくてもよい。
【００３３】
この後に、異方性ドライエッチングによって、複数のキャパシタ素子を形成するそれぞれの位置に孔部ＨＯを形成して容量コンタクトパッド１０の表面を露出させると同時に、メモリセル領域ＭＲ内の周縁部に溝部ＧＲを形成し、容量コンタクトパッド１０の表面を露出させる。ここで、溝部ＧＲの内壁に接触するように、下部電極１３と同じ導電体によってメモリセル領域ＭＲを囲む城壁９１が形成されており、サポート膜（第１の絶縁膜）１４と、溝部ＧＲに設けられたその城壁９１とが接続されている。
【００３４】
孔部ＨＯおよび溝部ＧＲを形成後に、キャパシタ素子の下部電極（第１の電極）１３を形成する。具体的には、孔部ＨＯおよび溝部ＧＲの内部を完全には充填しない膜厚で窒化チタンを堆積し、層間絶縁膜１２上の窒化チタンをドライエッチングまたはＣＭＰ法によって除去する。その際に、孔部ＨＯおよびＴＲ内部の下部電極１３を保護するために、フォトレジスト膜や酸化シリコン等を開口内に充填しておいてもよい。孔部ＨＯおよび溝部ＧＲ内に内部保護用の膜を形成した場合には、後の湿式エッチングを行う工程の前に、内部を保護していた膜も除去する。酸化シリコンを孔部ＨＯおよび溝部ＧＲ内に充填した場合には、後の湿式エッチングの工程で同時に除去してもよい。なお、下部電極１３の材料としては窒化チタン以外の金属膜（ルテニウム等）も使用可能である。
【００３５】
図１０Ａおよび図１０Ｂは、半導体装置製造方法の次の工程を説明するための図であり、図１０Ｂは、図１０Ａ中に示すＡ１０−Ａ１０線での断面図である。
【００３６】
そこで、サポート膜１４上に、図１０Ｂに示すようなパターンのフォトレジスト９２を形成し、エッチング処理により、サポート膜１４のパターニングを行う。具体的には、孔部ＨＯ間においては、図１０Ａおよび図１０Ｂに示すように、１つおきに、サポート膜１４に第１の開口１４Ａが形成されるように、フォトレジスト９のパターンを形成する。
【００３７】
なお、個々の下部電極１３は、少なくとも外周の一部に沿ってサポート膜１４と接触していればよい。下部電極１３とサポート膜１４の接触長（接触している部分の下部電極１３外周に沿った長さ）は、個々のキャパシタ毎に異なっていてもよい。また、下部電極１３の外周を完全にサポート膜１４で囲まれている下部電極１３が混在していてもよい。
【００３８】
また、更に重要なのは、溝部ＧＲ近傍においては、図１０Ａおよび図１０Ｂに示すように、溝部ＧＲに架かる（渡る）ような、フォトレジスト９２における矩形の複数のパターンを形成し、それにより城壁９１に至るまでのサポート膜１４を除去し、結果として第２の開口１４Ｂを形成する。なお、図１０Ａにおいては、フォトレジスト９２は省略している。
【００３９】
この段階では、周辺回路領域ＰＲには、サポート膜１４に開口を設けない。従って、周辺回路領域ＰＲの犠牲酸化膜１２の上面全面にサポート膜１４で覆われている。
【００４０】
図１１Ａおよび図１１Ｂは、半導体装置製造方法の次の工程を説明するための図であり、図１１Ｂは、図１１Ａ中に示すＡ１１−Ａ１１線での断面図である。
【００４１】
そこで、図１１に示すように、フッ酸（ＨＦ）を用いた湿式エッチングを行うことにより、メモリセル領域ＭＲの犠牲酸化膜１２を除去して、下部電極１３の外壁を露出させる。
【００４２】
図１２は、半導体装置製造方法の次の工程を説明するための図であり、図３中に示すＡ−Ａ’線での断面図である。
【００４３】
そこで、図１２に示すように、下部電極１３の側壁表面とサポート膜１４とを覆うように、容量絶縁膜９３を形成する。容量絶縁膜９３としては例えば、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、チタン酸ストロンチウム（ＳｒＴｉＯ３）や、それらの積層体等の高誘電体膜を使用できる。そして、容量絶縁膜９３を覆うように、上部電極膜９４ａを形成する。
【００４４】
次に、キャパシタ素子の上部電極裏打ち９４ｂを窒化チタン等で形成する。上部電極裏打ち９４ｂは、例えば窒化チタン上に多結晶シリコン膜を堆積した積層体としてもよい。下部電極１３と上部電極（上部電極膜９４ａ、上部電極裏打ち９４ｂ）９４によって容量絶縁膜９３を挟むことにより、クラウン型キャパシタ素子１００が形成される。
【００４５】
なお、上部電極９４はメモリセル領域ＭＲのみに残し、周辺回路領域ＰＲでは除去するようにパターニングする。先述したが、この際に、周辺回路領域ＰＲ上を覆っていたサポート膜１４も上部電極９４のパターンに合せて除去することが好ましい。これは、周辺回路領域ＰＲにおいて、後述する上層の配線層（図示せず）と下層に位置する配線層を接続するコンタクトプラグを形成する際に、コンタクトホールの開口の形成が容易となるからである。
【００４６】
この後、酸化シリコン等で層間絶縁膜（図示せず）を形成する。メモリセル領域ＭＲでは、キャパシタ素子１００の上部電極９４に電位を与えるための引き出し用コンタクトプラグ（図示せず）を形成する。
【００４７】
この後に、上層の配線層（図示せず）をアルミニウム（Ａｌ）や銅（Ｃｕ）等で形成する。さらに、表面の保護膜（図示せず）を酸窒化シリコン（ＳｉＯＮ）等で形成することにより、ＤＲＡＭ素子が完成する。
【００４８】
以上で説明した本発明の実施形態によれば、湿式エッチング工程における犠牲酸化膜の残存およびサポート膜の損傷、並びに容量絶縁膜および上部電極形成時の容量絶縁膜の膜質低下、および上部電極の薄膜化などによるキャパシタ不良を発生させることがないと共に、特に、メモリセル領域のサイズを縮小化することができる。
【産業上の利用可能性】
【００４９】
本発明の半導体装置およびその製造方法は、湿式エッチングを用いてキャパシタの下部電極の外壁を露出させる製造工程を含む半導体装置の製造方法およびこの方法により製造される半導体装置に適用することができる。
【符号の説明】
【００５０】
１・・・半導体基板
２・・・分離絶縁膜
４・・・層間絶縁膜
５・・・ゲート電極
５ａ・・・ゲート絶縁膜
５ｂ・・・キャップ絶縁膜
６・・・ビット配線
７・・・層間絶縁膜
７Ａ・・・容量コンタクトプラグ
９・・・基板コンタクトプラグ
１０・・・容量コンタクトパッド
１１・・・層間絶縁膜
１２・・・犠牲酸化膜
１３・・・下部電極
１４・・・サポート膜
５０・・・ＤＲＡＭ素子
９１・・・城壁
９２・・・フォトレジスト
９３・・・容量絶縁膜
９４・・・上部電極
１００・・・クラウン型キャパシタ素子
ＭＲ・・・メモリセル領域
ＰＲ・・・周辺回路領域
ＨＯ・・・孔部
ＧＲ・・・溝部
【図１】
2013153103.tif 000003
【図２】
2013153103.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2013153103.tif 000009
【図８】
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【図９Ａ】
2013153103.tif 000011
【図９Ｂ】
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【図１０Ａ】
2013153103.tif 000013
【図１０Ｂ】
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【図１１Ａ】
2013153103.tif 000015
【図１１Ｂ】
2013153103.tif 000016
【図１２】
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