(57)【要約】【課題】  電源ドメインと電源遮断の機構とを備える半導体集積回路において、電源ドメインへの電源供給を開始する際に、電源ドメインへの電圧が不安定な状態から初期化動作のためのクロックを供給してしまうと、初期化動作中の消費電力が大きくなってしまう。【解決手段】  電源ドメインに供給する電圧が安定したことを検出してから、電源ドメインの初期化動作のためのクロックの供給を開始する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
供給される電源が制御される電源制御対象部と、
前記電源制御対象部に供給する電源を制御する電源制御手段と、
前記電源制御手段によって前記電源制御対象部へ供給される電源の電圧が、前記電源制御対象部を動作させるための規定電圧まで達したことを検出する検出手段と、
前記検出手段の検出に基づいて前記電源制御対象部を初期化するためのクロック供給が開始されるように制御する初期化手段とを有することを特徴とする半導体集積回路。
【請求項２】
前記初期化手段は、初期化する期間を示す値を保持する保持手段と、前記クロック供給の開始から当該保持手段の示す期間、前記電源制御対象部に対してリセット信号を発行し続けるリセット手段とを備えることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記電源制御手段を操作する指示を前記電源制御手段へ出力する指示手段を更に備え、前記検出手段は、前記指示手段の出力する指示に応じて前記電源制御対象部へ供給される電源の電圧の測定を開始することを特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】
前記初期化手段は、前記クロック供給が開始されるようにイネーブル信号を発行する発行手段と、当該イネーブル信号に基づいて前記電源制御対象部へ伝達するクロックのゲーティングを解除するゲーティング手段とを備えることを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路。
【請求項５】
前記検出手段は、前記電源の電圧が前記規定電圧に達するまでの、予め設定された期間だけカウントする計時手段を備えることを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路。
【請求項６】
前記検出手段は、前記電源制御対象部へ供給される電源の電圧を計測する計測手段と、前記電源の電圧が前記規定電圧に達するまでの、予め設定された期間だけカウントする計時手段と、前記計測手段と前記計時手段のどちらかの出力を選択する選択手段と、を備えることを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路。
【請求項７】
前記検出手段による検出に応じて、前記電源制御対象部に供給するクロックを分周する分周手段を更に有することを特徴とする請求項１乃至６のいずれか１項に記載の半導体集積回路。
【請求項８】
前記初期化手段は、前記電源制御対象部に対するクロック供給を開始するためのイネーブル信号と、前記電源制御対象部に対するリセット信号とを遅延させる遅延手段とを備えることを特徴とする請求項１乃至７のいずれか１項に記載の半導体集積回路。
【請求項９】
前記初期化手段は、前記電源制御対象部に対するクロック供給を開始するためのイネーブル信号と、前記電源制御対象部に対するリセット信号とを同期させる同期手段とを備えることを特徴とする請求項１乃至７のいずれか１項に記載の半導体集積回路。
【請求項１０】
前記電源制御手段は、スイッチを備えることを特徴とする請求項１乃至７のいずれか１項に記載の半導体集積回路。
【請求項１１】
前記ゲーティング手段は、ゲーティングクロックバッファであることを特徴とする請求項４に記載の半導体集積回路。
【請求項１２】
前記電源制御対象部はリセット信号をカスケード分配する複数段のレジスタを備え、前記初期化手段は前記レジスタの段数に対応する回数の立ち上がりエッジを有するクロックを前記電源制御対象部に供給するように制御することを特徴とする請求項１乃至１１のいずれか１項に記載の半導体集積回路。
【請求項１３】
供給される電源が制御される電源制御対象部と、
前記電源制御対象部に供給する電源を制御する電源制御手段と、
前記電源制御手段によって前記電源制御対象部へ供給される電源の電圧が、前記電源制御対象部を動作させるための規定電圧まで達したことを検出する検出手段と、
前記検出手段の検出に基づいて前記電源制御対象部を初期化するためのクロック供給が開始されるように制御する初期化手段とを有することを特徴とする情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路内の電源制御対象部（パワードメイン）を電源遮断状態から復帰させる技術に関するものである。
【背景技術】
【０００２】
近年、環境問題に配慮した省エネルギー化の流れから、半導体集積回路に対し低電力化が求められている。例えば、消費電力を削減するために、半導体集積回路の一部のサブシステム（電源制御対象部）の機能を使っていなければ、そのサブシステムへ供給する電源を一時的に遮断する方法がある。
【０００３】
ここで、電源を遮断したサブシステムを復帰させる際には電力を供給した後に初期化が必要であり、通常動作に入る前に初期化を行う。特許文献１では電源が遮断され且つリセット信号（ＲＳ）をアクティブにした状態から、電源を復帰させるために、電源供給とクロック供給とを同時に開始（再開）する。ここで、予め動作クロック周波数に応じたリセット時間をカウンタに設定しておき、電源供給とクロック供給とを開始してから設定されたリセット時間を計時してからリセット信号を解除して、通常の動作状態に復旧している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−３１２０７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
初期化動作中はサブシステム内部のフリップフロップなどの記憶素子に対して信号変化を起こさせることにより状態を初期化するため、初期化動作中はサブシステム全体へクロックを供給した状態で回路を動作させる必要がある。従って、初期化動作中（特許文献１の復旧期間）の間の消費電力は通常動作時に比べても大きくなることが多い。ここで、初期化動作中はサブシステムへの電源電圧が安定した状態でクロックを供給することが重要であるが、特許文献１のように電圧が不安定な状態からクロックを供給してしまうと、消費電力が大きくなってしまう。
【０００６】
また、電源供給を開始してから電源電圧が安定するまでに要する時間は、電源供給を開始しようとする電源制御対象箇所の規模（大きさ、形状、位置、個数、ゲート数、プロセス種別）や、他の電源制御対象の状態等の要因によって変わる。しかし、特許文献１の手法では、サブシステムへのクロック供給を開始する前に動作クロック周波数に基づいてリセット時間を設定する手法であるので、前述の種々の要因を考慮するとリセット時間を大きめに設定する必要があり消費電力を削減し難い。
【課題を解決するための手段】
【０００７】
上記課題を鑑みて本発明は、供給される電源が制御される電源制御対象部と、前記電源制御対象部に供給する電源を制御する電源制御手段と、前記電源制御手段によって前記電源制御対象部へ供給される電源の電圧が、前記電源制御対象部を動作させるための規定電圧まで達したことを検出する検出手段と、前記検出手段の検出に基づいて前記電源制御対象部を初期化するためのクロック供給が開始されるように制御する初期化手段とを有することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、電源制御対象部の電圧の状態を検出して、検出結果に応じてクロック供給を開始するので、効率的にクロックを供給し、初期化動作中の消費電力の削減が可能になる。
【図面の簡単な説明】
【０００９】
【図１】リセット回路を含む半導体集積回路内部の概略構成を示すブロック図である。
【図２】リセット回路を含む半導体集積回路のタイミングチャートである。
【図３】（ａ）電源状態計測による電源状態判定部の構成を示すブロック図であり、（ｂ）電源状態予測による電源状態判定部の構成を示すブロック図であり、（ｃ）電源状態予測と電源状態計測を選択的に使用する電源状態判定部の構成を示すブロック図である。
【図４】（ａ）リセット動作設定部の概略構成を示すブロック図であり、（ｂ）リセット開始時間の遅延機構を付与したリセット動作設定部の構成を示すブロック図であり、（ｃ）信号の制御対象への同期化機構を付与したリセット動作設定部の構成を示すブロック図である。
【図５】複数の電源制御対象部のリセット回路の構成を示すブロック図である。
【図６】複数の電源制御対象部のリセット回路のフロアプランを示す概略図である。
【図７】（ａ）複数の電源制御対象部のクロックイネーブル信号を同期化する構成を示すブロック図であり、（ｂ）複数の電源制御対象部のリセット信号を同期化する構成を示すブロック図である。
【図８】外部からのクロックイネーブル信号の入力があるリセット回路の構成を示すブロック図である。
【図９】外部からクロックイネーブル信号の入力があるリセット動作設定部の構成を示すブロック図である。
【図１０】（ａ）内部リセットより先に外部クロックイネーブルを有効にした場合のタイミングチャートであり（ｂ）、内部リセットより後で外部クロックイネーブルを有効にした場合のタイミングチャートである。
【図１１】（ａ）外部からリセット信号の入力があるリセット回路の構成を示すブロック図であり、（ｂ）外部からのリセット信号の入力があるリセット動作設定部の構成を示すブロック図である。
【図１２】（ａ）内部リセットより先に外部リセットが解除されるタイミングチャートであり、（ｂ）内部リセットより後で外部リセットが解除されるタイミングチャートである。
【図１３】電源制御対象部のリセット信号をカスケード分配する構成を示すブロック図である。
【図１４】外部からのリセット信号が入力されている状態であっても電源制御対象部のリセット信号のカスケード分配を含む初期化動作に要する最小限のクロックを発生させた場合のタイミングチャートである。
【図１５】（ａ）分周回路を含むリセット動作設定部の構成を示すブロック図であり、（ｂ）リセット中のクロックを分周するタイミングチャートである。
【発明を実施するための形態】
【００１０】
＜実施形態１＞
まず、初期化動作中の消費電力を低減させる本発明の実施形態１の概略について説明する。
【００１１】
図１は、本発明の実施形態１に係る半導体集積回路１００の電源制御対象部１０１とそのリセット構成の概略を示すブロック図である。電源制御対象部１０１は電源ドメインや電圧ドメインと呼称されることが多い。ここで、電源ドメインとは同一（複数組みであってもよい）の電力制御素子（例えば、ＰＭＯＳスイッチ、ＦＥＴ）によって電源の供給を止められる集積回路上の一領域を示し、チップ上の漏れ電流（リーク電流）を抑制するためのものである。なお、電源ドメインとはこの定義を満たす回路ブロックや、機能モジュール、集積回路、サブシステムなどであってもよい。また、１つの電源ドメインに複数の機能モジュールやサブシステムを包含させてもよい。
【００１２】
図１において、電源制御対象部１０１へ入力される電源電圧となる電源Ｖｄｄａは、電源スイッチなどの電源制御部１０２を介して電源Ｖｄｄに接続されている。アプリケーションプログラムやユーザによる外部電源スイッチの操作に応じて発行される電源制御指示（Ｐ＿ＣＭＤと表記する）に基づいて、電源制御部１０２を操作するための操作指示（Ｐ＿ＣＴＲＬと表記する）を電源制御指示部１０３が発行する。
【００１３】
電源状態判定部１０４は、電源制御対象部１０１の電源Ｖｄｄａの状態を検出し、電源対象部１０１が安定して動作可能な電源電圧で有れば、そのことを示すパワーレディ信号（Ｐ＿ＲＤＹと表記する）をリセット動作設定部１０５に送信する。リセット動作設定部１０５は、アクティブなパワーレディ信号を受信したことに応じて、ゲーティングクロックバッファ１０６に対してゲーティングを解除するクロックイネーブル信号（ＣＬＫ＿ＥＮと表記する）を送信する。なお、リセット動作設定部１０５はクロックイネーブル信号を送信するとともに、電源制御対象部１０１に対して設定された期間だけリセット信号（Ｐ＿ＲＳＴと表記する）を送信して初期化動作を実施する。
【００１４】
なお、本明細書では初期化動作とは、電源制御対象部１０１を初期化するために、安定した電源電圧が供給されている電源制御対象部１０１に対して、クロック（ＣＬＫ＿Ｇと表記する）とアクティブなリセット信号（Ｐ＿ＲＳＴ）とを供給し続ける動作を示すものとする。
【００１５】
なお、図１の電源制御部１０２は、ＰＭＯＳからなる電源スイッチを用いた構成であるが、ＮＭＯＳとＰＭＯＳを含む相補スイッチ等、電源電圧を制御するものであれば本発明に適用することができる。また、図１のゲーティングクロックバッファ１０６はＯＲ型論理によりクロック伝搬をネゲートする構成であるが、ＡＮＤ型論理であってもよい。以降の説明では簡便のためＰＭＯＳとＯＲ型論理を用いて説明する。
【００１６】
なお、図１に記載の電源制御部１０２から電源制御対象部１０１に向けて記した矢印は電源Ｖｄｄａの供給経路を示している。また、図１に記載の電源状態判定部１０４から電源制御対象部１０１に向けて線と丸端子で記した箇所は、電源状態判定部１０４が電源状態を検知する計測器により構成されている場合のセンシングの端子を示している。電源状態判定部１０４、リセット動作設定部１０５の詳細については後述する。
【００１７】
図２は、実施形態１に係る半導体集積回路１００のリセット構成に関する各種信号について電源を復帰させる際のタイミングチャートを示している。詳細には、電源制御対象部１０１への電源供給が停止している電源遮断期間Ｔ１、電源供給を行う電源復帰期間Ｔ２、電源が安定したことを検出した後に初期化動作を実施するリセット期間Ｔ３、さらに定常動作期間Ｔ４を順に移行する様子を示している。
【００１８】
ＣＬＫは半導体集積回路１００に供給されるシステムクロックである。このＣＬＫは半導体集積回路１００内のクロックジェネレータが発生させたものであってもよい。
【００１９】
Ｐ＿ＣＭＤ、Ｐ＿ＣＴＲＬ、Ｖｄｄａ、Ｐ＿ＲＤＹ、ＣＬＫ＿ＥＮ、ＣＬＫ＿Ｇ、Ｐ＿ＲＳＴについては図１に示す信号と対応しており、図２のチャートでデジタル信号はロー・アクティブ（負極性）として示しているが、論理回路との対応がとれていれば正極性であっても本発明を適用できる。
【００２０】
本実施形態では電源制御指示（Ｐ＿ＣＭＤ）が有効になって、電源復帰期間Ｔ２に遷移しても、電源電圧Ｖｄｄａが安定したことを示す通知としてＰ＿ＲＤＹが有効になるまでリセット動作設定部１０５はクロック制御信号（ＣＬＫ＿ＥＮ）を有効にはしない。本実施形態のリセット動作設定部は、電源状態判定部１０４がパワーレディ信号（Ｐ＿ＲＤＹ）を有効へ遷移させたことをトリガにしてＣＬＫ＿ＥＮを有効にして、予め設定された期間（サイクル数）だけ初期化動作を行う。
【００２１】
以降は、実施形態１の各種構成について詳細を説明する。
【００２２】
＜電源状態判定部＞
図３（ａ）〜（ｃ）の其々は、実施形態１の電源状態判定部１０４の詳細を示している。
【００２３】
図３（ａ）は、電源制御対象部１０１の電圧状態を直接検知する構成である。すなわち、操作指示（Ｐ＿ＣＴＲＬ）の入力に応じて電源電圧を計測する計測器３０１によって、電源制御対象部１０１が安定して動作する規定電圧にＶｄｄａが達したことを検出することで、電源制御対象部１０１の電源復帰タイミングの正確な検知が可能となる。図３に記載の電源状態判定部１０４から外部に向けて線と丸端子で記した箇所は、電源制御対象部１０１の電源Ｖｄｄａの状態をセンシングする端子を示している。なお、計測器３０１は電流や電圧比較など、電圧と対応して変化する他の物理量を測定することで電源Ｖｄｄａｇａ安定したことを検出してもよし、ＣＭＯＳトランジスタの信号の変化点を利用して電源電圧を検知してもよい。さらに、操作指示を計測開始のトリガとしなくてもよい、不図示のＣＰＵ等からの指示によって計測を開始してもよい。
【００２４】
図３（ｂ）は、電源供給開始から規定電圧に復帰するまでの期間が予め分っており、この期間を計数することで、安定動作可能な電圧状態であることを検知する構成である。不図示のＣＰＵ等から電源復帰にかかる期間に相当する値（サイクル数など）を受けてカウンタ４０２に設定する電源復帰サイクル設定部４０１と、操作指示（Ｐ＿ＣＴＲＬ）の入力に応じて、設定された電源復帰期間を計数するカウンタ４０２とを備える電源状態判定部１０４の構成を示す。なお、電源復帰サイクル設定部４０１は、ＣＰＵ等によるレジスタ設定以外にも、予め固定値を保持する構成であっても、設定をメモリ等から読み出す構成でもよい。
【００２５】
図３（ｃ）は、図３（ａ）の構成と図３（ｂ）の構成とを選択的に動作できるようにした電源状態判定部１０４である。不図示のレジスタや外部からの入力に応じて、２つの構成を切り替えるセレクタ５０１をさらに備える。例えば、通常は計測器３０１によってＶｄｄａの状態を計測し、Ｖｄｄａのふらつきが許容できない場合などにはカウンタ４０２を用いた構成を切り替えるように用いることができる。
【００２６】
＜リセット動作設定部＞
図４（ａ）〜（ｃ）の其々は、実施形態１のリセット動作設定部１０５の詳細を示している。図４（ａ）は、リセットに必要なサイクル数を設定するリセットサイクル設定部６０１と、電源状態判定部１０４から送信されるパワーレディ信号（Ｐ＿ＲＤＹ）をトリガに動作を開始するカウンタ６０２を備える、リセット動作設定部１０５を示す。リセット動作設定部１０５はカウンタ６０２でカウント（計時）を開始するとともにクロックイネーブル信号（ＣＬＫ＿ＥＮ）の出力を開始し、カウントが終了するとともにリセット信号（Ｐ＿ＲＳＴ）の送信を終了する。なお、リセットサイクル設定部６０１は予め固定値を保持していてもよいし、不図示のＣＰＵ等によるレジスタ設定でカウント値を保持してもよいし、メモリ等からカウント値を読み出す構成であってもよい。
【００２７】
図４（ｂ）は、図４（ａ）の構成に、クロックイネーブル信号やリセット信号を遅延させるカウンタ７０２を追加したリセット動作設定部１０５を示している。この構成ではパワーレディ信号の入力を受けて、予めリセット開始遅延設定部７０１により設定した期間（値、サイクル数）だけカウンタ７０２によりカウントさせ、カウンタ７０２のカウント中はパワーレディ信号の伝播を待機させる。カウンタ７０２が設定された期間カウントし終えると、クロックイネーブル信号（ＣＬＫ＿ＥＮ）の出力を開始し、パワーレディ信号をカウンタ６０２に伝播させる。その後段の構成や機能は図４（ａ）の構成や機能と同様なので、説明を省略する。
【００２８】
図４（ｃ）は、リセット動作設定部１０５を電源制御対象部１０１と、より同期して動作させるために信号同期化回路８０１を追加している。例えば、電源状態判定部１０４が、図３（ａ）、図３（ｃ）のように電源Ｖｄｄａの状態を測定する場合、パワーレディ信号は必ずしもリセット回路１００に同期して入力されるとは限らない。他にも、電源状態判定部１０４とリセット動作設定部１０５とを、半導体集積回路１００のレイアウトを決定する段階で同期設計することが困難であることも考えられる。なお、リセット動作設定部１０５からの出力信号（リセット信号、クロックイネーブル信号）に関しても同様に同期信号出力回路８０２、８０３としてフリップフロップを配置している。
【００２９】
なお、図３（ａ）〜（ｃ）の電源状態判定部１０４のいずれかと図４（ａ）〜（ｃ）のリセット動作設定部１０５のいずれかを組み合わせれば、実施形態１の効果を得ることはできる。
【００３０】
以上のとおり、本実施形態では図２のタイミングチャートに示す通り、電源電圧が安定してから初期化動作を開始するため、特許文献１の技術と比べて効率的に初期化動作を実施するとともに消費電力を低減させることができる。
【００３１】
＜実施形態２＞
本実施形態では、実施形態１の電源制御構成を、半導体集積回路１００（以下、サブモジュールとして説明する）をＮ個（Ｎは２以上の整数）備える半導体集積回路９００に拡張した構成について説明する。なお、本実施形態の説明に用いる図面について、実施形態１の構成と変わらない構成については同じ符号を付すと共に、機能も変わらない場合にはその説明を省略する。
【００３２】
図５は、実施形態１で半導体集積回路１００として説明したサブモジュール１００をＮ個備える半導体集積回路９００の概略構成を示す。ＣＬＫ制御部９０３は、各サブモジュールに供給するクロックを個別に制御する。ＲＳ制御部９０４は各サブモジュールに供給するリセット信号を個別に制御する。Ｐｏｗｅｒ制御部９０５は各サブモジュールに対して電源制御指示を個別に出力する。なお、本実施形態では、Ｐｏｗｅｒ制御部９０５で集中制御された各サブモジュールの電源制御指示（Ｐ＿ＣＭＤ）を各サブモジュールの電源制御指示部１０３に送信する形態を取っているが、Ｐｏｗｅｒ制御部９０５と各サブモジュールの電源制御指示部１０３の機能を併せた一つのブロックとして実装する構成でもよい。この場合、Ｐｏｗｅｒ制御部９０５と各サブモジュールの電源制御指示部１０３を併せたブロックから直接、操作指示（Ｐ＿ＣＴＲＬ）が電源制御部１０２と電源状態判定部１０４に送信する構成となる。
【００３３】
図５に示す構成ではサブモジュールのすくなくとも１つがＣＰＵ９０６、ＲＯＭ９０７、ＲＡＭ９０８を備えているが、各サブモジュールでＣＰＵ９０６、ＲＯＭ９０７、ＲＡＭ９０８などを分担して備えていてもよい。設定部９０１は各サブモジュールの備える各種カウンタや電源復帰サイクル設定部４０１に電源復帰などに関わるパラメータを設定する。
【００３４】
図６は、図５に示した半導体集積回路９００について、２０個の電源制御対象部１０１と電源制御指示部９０５を配置するフロアプランの概略を示している。図６に図示するように、電源制御対象部１０１によっては大きさや配置が異なっている。この図ではリセット動作設定部１０５や電源状態判定部１０４、ゲーティングクロックバッファ１０６については省略している。本実施形態では電源制御対象部１０１への電源供給を制御する際に、電源制御対象部１０１を複数のパワースイッチによって囲んでいるので、電源制御対象部１０１を囲む枠に沿って電源制御部１０２が配置される。また、本実施形態では基本的に電源制御領域は集積回路上で領域が重ならないように構成される。
【００３５】
ここで、図６の構成について、電源制御指示部１０３や電源状態判定部１０４やリセット動作設定部１０５を電源制御対象部１０１やゲーティングクロックバッファ１０６と同期させることが困難になることが予想される。そのような場合に備えて、図７（ａ）や図７（ｂ）に示すように電源制御対象部１０１やゲーティングクロックバッファ１０６に同期化の機構を設けてもよい。図７（ａ）に示す構成では、ゲーティングクロックバッファ１０６の前段に信号同期化回路１１０２を設け、クロックイネーブル信号（ＣＬＫ＿ＥＮ１）とリセット動作設定部１０５との同期性を高めることができる。なお、ここで中継レジスタ１１０１は電源制御対象部１０１内部にリセット信号（Ｐ＿ＲＳＴ１）を分配する。図７（ｂ）に示す構成では、電源制御対象部１０１の内部にリセット信号を分配する中継レジスタ１１０１を設け、その前段に信号同期化回路１２０１を設けている。
【００３６】
以上のとおり、本実施形態では複数の電源制御構成を好ましく制御することができる。
【００３７】
＜実施形態３＞
本実施形態では、実施形態１、２の構成について電源ドメイン制御とクロックドメイン制御（クロック遮断による省電力制御）を両立できるように拡張した構成について説明する。クロックドメイン制御は、クロックを遮断しダイナミック電流を削減する省電力方法である。なお、本実施形態の説明に用いる図面について、実施形態１、２の構成と変わらない構成については同じ符号を付すと共に、機能も変わらない場合にはその説明を省略する。
【００３８】
図８は、実施形態１、実施形態２のリセット動作設定部１０５にクロックドメイン制御用の第２クロックイネーブル信号（ＥＸ＿ＣＥＮと表記する）を入力し、クロックドメイン制御ができるようにしたものである。なお、本実施形態の説明ではＣＬＫ＿ＥＮを第１クロックイネーブル信号と呼称する。ここで、第２クロックイネーブル信号は、動作状態にある電源制御対象部１０１へのクロック供給の遮断の有無を切り替えるためのものであるが、初期化動作の期間は電源遮断対象１０１へのクロック供給に影響しないように構成する必要がある。
【００３９】
図９は、本実施形態のリセット動作設定部１０５の構成を示したブロック図である。図９の構成では初期化動作のためのクロック供給制御に影響を与えないように第２クロックイネーブル信号を合成し、第１クロックイネーブル信号を出力するイネーブル合成部１４０１を追加している。なお、カウンタ６０２はイネーブル合成部１４０１に対して内部信号（Ｒ＿ＣＮＴ）を供給する。この構成によって、電源ドメインについて動作状態となっている電源制御対象部１０１へのクロックを遮断することによる省電力制御を効率的に実施しつつ、初期化動作のためクロック供給を遮断しないようにすることができる。
【００４０】
図１０（ａ）、図１０（ｂ）は、図９に示したリセット動作設定部１０５に関する各種信号のタイミングチャート（ＥＸ＿ＣＥＮ、ＣＬＫ＿ＥＮは負極性）を示す。
【００４１】
図１０（ａ）は、電源復帰後のリセット期間Ｔ３の間に、リセット動作設定部１０５に入力される第２クロックイネーブル信号（ＥＸ＿ＣＥＮ）が有効にされた場合を示している。図１０（ａ）に示すように、図９の構成では電源復帰に伴う初期化動作のための第１クロックイネーブル信号（ＣＬＫ＿ＥＮ）を設定された期間だけ電源制御対象部１０１へクロック供給するようにしている。従って、リセット期間Ｔ３終了後に電源制御対象部１０１は直ちに通常動作が可能である。
【００４２】
図１０（ｂ）は、電源復帰後のリセット期間Ｔ３が終了した後で第２クロックイネーブル信号（ＥＸ＿ＣＥＮ）が有効にされた場合を示している。すなわち、図１０（ｂ）に示すように、リセット期間Ｔ３終了後であれば、第２クロックイネーブル信号によって直ぐに電源制御対象部１０１へのクロックを停止し省電力が可能である。
【００４３】
以上のとおり、本実施形態では電源制御対象部１０１への初期化動作に影響を与えない様にクロックドメイン制御をして消費電力を低減させる制御をすることができる。すなわち、本実施形態によれば電源ドメイン制御とクロックドメイン制御とを効率的に両立させることができる。
【００４４】
＜実施形態３の変形例１＞
本実施形態では、実施形態１〜３の構成について電源ドメイン制御と電源ドメイン制御に関わらないリセット制御とを両立させるように拡張した構成について説明する。なお、本実施形態の説明に用いる図面について、実施形態１、２の構成と変わらない構成については同じ符号を付すと共に、機能も変わらない場合にはその説明を省略する。
【００４５】
図１１（ａ）は、リセット動作設定部１０５に外部からリセット信号が入力される構成を示している。図１１（ａ）において、リセット動作設定部１０５は、電源状態判定部１０４からのパワーレディ信号以外に、外部からのリセット信号である外部リセット信号（ＲＳＴ）に基づいてリセットの動作を行う。ここで、外部リセット信号は、電源制御対象部１０１へのリセットを制御するためのものであるが、電源を復帰させた際の初期化動作のための電源遮断対象１０１へのリセット信号の供給には影響しないように構成する必要がある。
【００４６】
図１１（ｂ）は、本実施形態のリセット動作設定部１０５の構成を示したブロック図である。図１１（ｂ）に示す構成では、図４（ａ）のリセット動作設定部１０５に初期化動作のためのリセット信号の供給制御に影響を与えないように外部リセット信号を合成し、第１クロックイネーブル信号を出力するリセット合成部１８０１を追加している。
【００４７】
図１２（ａ），図１２（ｂ）は、図１１（ｂ）に示したリセット動作設定部１０５に関する各種信号のタイミングチャート（ＲＳＴ、ＣＬＫ＿ＥＮ、Ｐ＿ＲＳＴは負極性）を示す。図１２（ａ），図１２（ｂ）は図１０（ａ），図１０（ｂ）の第２クロックイネーブル信号（ＥＸ＿ＣＥＮ）を反転させ外部リセット信号（ＲＳＴ）とした様なタイミングチャートとなっているので、詳細な説明は省略する。
【００４８】
以上のとおり、本実施形態では電源ドメイン制御と電源ドメイン制御に関わらないリセット制御とを効率的に両立させることができる。
【００４９】
＜実施形態３の変形例２＞
本実施形態では、実施形態３の変形例１の電源制御対象部１０１にリセット伝播機構を設けるように拡張した構成について説明する。なお、本実施形態の説明に用いる図面について、実施形態１、２、３の構成と変わらない構成については同じ符号を付すと共に、機能も変わらない場合にはその説明を省略する。
【００５０】
図１３に示す電源制御対象部１０１は、リセット信号を伝播させるために、カスケード状に階層的に分配されている複数のレジスタを有する。図１３に示す構成では、電源制御対象部１０１の内部でリセット信号を多数のレジスタに分配させる際に、分配されたリセット信号を安定させるために、リセット信号の伝達経路に伝搬回路２１０１を配置している。図１３の電源制御対象部１０１は、３段のレジスタによるカスケード分配の後、リセット対象のレジスタ類に接続されている。この構成によると、リセット開始後、４サイクル目でリセット対象のレジスタのリセットが完了する。すなわち、リセット対象のレジスタを含めてｋ段（複数段）のカスケード分配のレジスタ（図示しているものはｋ−１段）を備える電源制御対象部１０１について、初期化動作中にレジスタの段数に対応する回数（ｋ回）の立ち上がりエッジを有するクロック信号ＣＬＫ＿Ｇを電源制御対象部１０１へ送信することで初期化動作を実現することができる。
【００５１】
図１４は、図１３に示す構成において電源を復旧させる際の各種信号のタイミングチャートを示す。
【００５２】
図１４は、４つの立ち上がりエッジを持つクロック信号ＣＬＫ＿Ｇをリセット期間Ｔ３の最初に送信している。このような動作はリセット動作設定部１０５内部のリセットサイクル数設定部６０１に設定することで実現できる。
【００５３】
なお、図１１に示す外部からのリセット信号を用いた構成を説明したが、図８に示す外部からのクロックイネーブル信号を用いた構成でも同様に本実施形態を実現できる。
【００５４】
以上のとおり、本実施形態では電源制御対象部１０１にカスケード分配を備える際にカスケード分配に対応して効率的に初期化動作のためのクロックを供給するため、初期化動作中の消費電力をさらに低減することができる。
【００５５】
＜実施形態４＞
本実施形態では、実施形態１〜３の構成について初期化動作中に電源制御対象部１０１に供給するクロックを分周する構成を設けるように拡張した構成について説明する。
【００５６】
図１５（ａ）は、クロック周波数を落として動作率を下げるリセット動作設定部１０５の構成を示している。図１５（ａ）の構成では、リセット動作設定部１０５の分周回路２４０１がクロック信号ＣＬＫを低い周波数に変換する。次に、分周回路２４０１は変換したクロック信号ＣＬＫとエッジの揃ったクロック信号ＣＬＫ＿ＤＩＶを、カウンタ６０２とカウンタ２４０２とへ個別に送信する。カウンタ２４０２は電源制御対象部１０１に入力されるクロック信号ＣＬＫ＿Ｇの立ち上がりエッジをクロックゲーティングで間引いて間欠クロックを発生させるための信号ＣＬＫ＿ＥＮを作る。
【００５７】
図１５（ａ）は、図１５（ｂ）のリセット動作設定部１０５を用いて電源制御対象部１０１の電源を復旧させる際の各種信号のタイミングチャートを示している。カウンタ２４０２による間引き動作により分周されたクロック信号ＣＬＫ＿Ｇによって初期化動作（リセット期間Ｔ３）をした後で定常動作期間Ｔ４へと移行している。
【００５８】
以上のとおり、本実施形態では初期化動作中に電源制御対象部１０１へ供給するクロックを分周することで、初期化動作中の消費電力をさらに低減させることができる。
【００５９】
上述の各実施形態では説明の簡便のため、実施形態毎の図面を用意して説明したが、複数の実施形態を組み合わせても本発明を実施できる。その場合、各実施形態の効果に対応する複数の課題を解決していることに相当する。また、上述の各実施形態では半導体集積回路を用いて説明したが、本発明はクロックゲーティングが可能なハードワイヤードロジックを備える情報処理装置に適用することもできる。
【００６０】
上述の実施形態では、複数の電源ドメインを並列に備える場合についてだけ例示しているが、電源ドメイン１つの内部にさらに図５のような構成を設けて複数の電源ドメインを階層構造にしてもよい。電源ドメインの数が増加すると、一括して管理することが困難なことがある、そのような場合、上流の階層では大雑把な機能グループについて設定されている電源ドメインを制御させ、下流の階層では詳細な機能について電源ドメインを制御させ、分散的に電源ドメインの制御をすることができる。
【符号の説明】
【００６１】
１００  リセット回路
１０１  電源制御対象部
１０２  電源制御部
１０３  電源制御指示部
１０４  電源状態判定部
１０５  リセット動作設定部
１０６  ゲーティングクロックバッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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