(57)【要約】【課題】コストが低い記憶装置及びその製造方法を提供する。【解決手段】実施形態に係る記憶装置は、メモリセル領域に設けられた浮遊ゲート電極膜と、前記浮遊ゲート電極膜上に設けられた第１電極間絶縁膜と、前記第１電極間絶縁膜上に設けられた制御ゲート電極膜と、周辺回路領域に設けられた下側導電膜と、前記下側導電膜上に設けられた第２電極間絶縁膜と、前記第２電極間絶縁膜上に設けられた上側導電膜と、相互に離隔し、上方から前記下側導電膜に接続され、前記上側導電膜には接続されていない一対のコンタクトと、を備える。前記下側導電膜の材料は、前記浮遊ゲート電極膜の材料と同じであり、前記第２電極間絶縁膜の材料は、前記第１電極間絶縁膜の材料と同じであり、前記上側導電膜の材料は、前記制御ゲート電極膜の材料と同じである。【選択図】図２
2013179193.tif 000002
【特許請求の範囲】
【請求項１】
メモリセル領域及び周辺回路領域が設定された記憶装置であって、
半導体基板と、
前記メモリセル領域において前記半導体基板の上層部分に形成され、第１方向に延び、前記上層部分を複数本のアクティブエリアに区画する複数本の素子分離絶縁体と、
前記半導体基板上に設けられた下層絶縁膜と、
前記メモリセル領域において前記下層絶縁膜上に設けられ、前記アクティブエリアの直上域に前記一方向に沿って断続的に配置された浮遊ゲート電極膜と、
前記浮遊ゲート電極膜上に設けられた電極間絶縁膜と、
前記電極間絶縁膜上に設けられ、前記第１方向に対して交差した第２方向に延びる制御ゲート電極膜と、
前記メモリセル領域において、前記下層絶縁膜上に設けられ、前記アクティブエリアの直上域であって、複数の前記浮遊ゲート電極からなる組の外側に配置された第１下側導電膜と、
前記第１下側導電膜上に設けられた第１電極間絶縁膜と、
前記第１電極間絶縁膜上に設けられ、前記第２方向に延び、第１開口部が形成された第１上側導電膜と、
前記第１開口部内を通過し、上方から前記第１下側導電膜に接続され、前記第１上側導電膜には接続されていない第１コンタクトと、
前記周辺回路領域において前記下層絶縁膜上に設けられた第２下側導電膜と、
前記第２下側導電膜上に設けられた第２電極間絶縁膜と、
前記第２電極間絶縁膜上に設けられ、第２開口部が形成された第２上側導電膜と、
相互に離隔し、前記第２開口部内を通過し、上方から前記第２下側導電膜に接続された一対の第２コンタクトと、
前記周辺回路領域において前記下層絶縁膜上に設けられた第３下側導電膜と、
前記第３下側導電膜上に設けられた第３電極間絶縁膜と、
前記第３電極間絶縁膜上に設けられ、第３開口部が形成された第３上側導電膜と、
前記半導体基板における前記第３下側導電膜の直下域に相当する部分を挟む一対のソース・ドレイン領域と、
前記第３開口部内を通過し、上方から前記第３下側導電膜に接続され、前記第３上側導電膜には接続されていない第３コンタクトと、
前記周辺回路領域において前記下層絶縁膜上に設けられた第４下側導電膜と、
前記第４下側導電膜上に設けられた第４電極間絶縁膜と、
前記第４電極間絶縁膜上に設けられ、第４開口部が形成された第４上側導電膜と、
上方から前記第４上側導電膜に接続された第４コンタクトと、
前記第４開口部内を通過し、上方から前記第４下側導電膜に接続され、前記第４上側導電膜には接続されていない第５コンタクトと、
を備え、
前記制御ゲート電極膜、前記第１上側導電膜、前記第２上側導電膜、前記第３上側導電膜及び前記第４上側導電膜は、それぞれ、
ポリシリコン層と、
前記ポリシリコン層上に設けられた金属層と、
を有し、
前記第１下側導電膜、前記第２下側導電膜、前記第３下側導電膜及び前記第４下側導電膜の材料は、前記浮遊ゲート電極膜の材料と同じであり、
前記第１電極間絶縁膜、前記第２電極間絶縁膜、前記第３電極間絶縁膜及び前記第４電極間絶縁膜の材料は、前記電極間絶縁膜の材料と同じであり、
前記第１上側導電膜、前記第２上側導電膜、前記第３上側導電膜及び前記第４上側導電膜の材料は、前記制御ゲート電極膜の材料と同じである記憶装置。
【請求項２】
メモリセル領域及び周辺回路領域が設定された記憶装置であって、
半導体基板と、
前記半導体基板上に設けられた下層絶縁膜と、
前記メモリセル領域において前記下層絶縁膜上に設けられた浮遊ゲート電極膜と、
前記浮遊ゲート電極膜上に設けられた第１電極間絶縁膜と、
前記第１電極間絶縁膜上に設けられた制御ゲート電極膜と、
前記周辺回路領域において前記下層絶縁膜上に設けられた下側導電膜と、
前記下側導電膜上に設けられた第２電極間絶縁膜と、
前記第２電極間絶縁膜上に設けられた上側導電膜と、
相互に離隔し、上方から前記下側導電膜に接続され、前記上側導電膜には接続されていない一対のコンタクトと、
を備え、
前記下側導電膜の材料は、前記浮遊ゲート電極膜の材料と同じであり、
前記第２電極間絶縁膜の材料は、前記第１電極間絶縁膜の材料と同じであり、
前記上側導電膜の材料は、前記制御ゲート電極膜の材料と同じである記憶装置。
【請求項３】
前記上側導電膜には一対の開口部が形成されており、前記一対のコンタクトは、相互に異なる前記開口部内を通過している請求項２記載の記憶装置。
【請求項４】
前記上側導電膜には一ヶ所の開口部が形成されており、前記一対のコンタクトは、前記開口部内を通過している請求項２記載の記憶装置。
【請求項５】
前記制御ゲート電極膜は、
第１ポリシリコン層と、
前記第１ポリシリコン層上に設けられた第１金属層と、
を有し、
前記上側導電膜は、
第２ポリシリコン層と、
前記第２ポリシリコン層上に設けられた第２金属層と、
を有した請求項２〜４のいずれか１つに記載の記憶装置。
【請求項６】
前記周辺回路領域において前記下層絶縁膜上に設けられた他の下側導電膜と、
前記他の下側導電膜上に設けられた他の第２電極間絶縁膜と、
前記他の第２電極間絶縁膜上に設けられた他の上側導電膜と、
前記半導体基板における前記他の下側導電膜の直下域に相当する部分を挟む一対のソース・ドレイン領域と、
上方から前記他の下側導電膜に接続され、前記他の上側導電膜には接続されていない他のコンタクトと、
をさらに備え、
前記他の下側導電膜の材料は、前記浮遊ゲート電極膜の材料と同じであり、
前記他の第２電極間絶縁膜の材料は、前記第１電極間絶縁膜の材料と同じであり、
前記他の上側導電膜の材料は、前記制御ゲート電極膜の材料と同じであり、
前記他の上側導電膜には他の開口部が形成されており、前記他のコンタクトは、前記他の開口部内を通過している請求項２〜５のいずれか１つに記載の記憶装置。
【請求項７】
前記周辺回路領域において前記下層絶縁膜上に設けられた他の下側導電膜と、
前記他の下側導電膜上に設けられた他の第２電極間絶縁膜と、
前記他の第２電極間絶縁膜上に設けられた他の上側導電膜と、
上方から前記他の上側導電膜に接続された第１コンタクトと、
上方から前記他の下側導電膜に接続され、前記他の上側導電膜には接続されていない第２コンタクトと、
をさらに備え、
前記他の下側導電膜の材料は、前記浮遊ゲート電極膜の材料と同じであり、
前記他の第２電極間絶縁膜の材料は、前記第１電極間絶縁膜の材料と同じであり、
前記他の上側導電膜の材料は、前記制御ゲート電極膜の材料と同じであり、
前記他の上側導電膜には他の開口部が形成されており、前記第２コンタクトは、前記他の開口部内を通過している請求項２〜５のいずれか１つに記載の記憶装置。
【請求項８】
前記メモリセル領域において、前記下層絶縁膜上に設けられた他の下側導電膜と、
前記他の下側導電膜上に設けられた他の第２電極間絶縁膜と、
前記他の第２電極間絶縁膜上に設けられた他の上側導電膜と、
上方から前記他の下側導電膜に接続され、前記他の上側導電膜には接続されていない他のコンタクトと、
前記半導体基板の上層部分に形成され、一方向に延び、前記上層部分を複数本のアクティブエリアに区画する複数本の素子分離絶縁体と、
をさらに備え、
前記他の上側導電膜には他の開口部が形成されており、前記他のコンタクトは、前記他の開口部内を通過しており、
前記下層絶縁膜は、前記アクティブエリアの直上域に形成されており、
前記浮遊ゲート電極膜は、前記アクティブエリアの直上域に前記一方向に沿って断続的に配置されており、
前記他の下側導電膜は、前記アクティブエリアの直上域であって、複数の前記浮遊ゲート電極からなる組の外側に配置されており、
前記他の下側導電膜の材料は、前記浮遊ゲート電極膜の材料と同じであり、
前記他の第２電極間絶縁膜の材料は、前記第１電極間絶縁膜の材料と同じであり、
前記他の上側導電膜の材料は、前記制御ゲート電極膜の材料と同じである請求項２〜５のいずれか１つに記載の記憶装置。
【請求項９】
メモリセル領域及び周辺回路領域が設定された記憶装置の製造方法であって、
半導体基板上に下層絶縁膜を形成する工程と、
前記下層絶縁膜上に下側導電膜を形成する工程と、
前記メモリセル領域において、前記下側導電膜を選択的に除去することにより、前記下側導電膜を第１方向に延びる配線状に加工する工程と、
前記下側導電膜上に電極間絶縁膜を形成する工程と、
前記電極間絶縁膜上に上側導電膜を形成する工程と、
前記上側導電膜、前記電極間絶縁膜及び前記下側導電膜を選択的に除去することにより、前記メモリセル領域において、前記上側導電膜を前記第１方向に対して交差する第２方向に延びる配線状に加工して複数本の制御ゲート電極膜を形成すると共に、前記下側導電膜を前記第１方向及び前記第２方向の双方に沿って分断して浮遊ゲート電極膜を形成し、前記周辺回路領域において、前記下層絶縁膜、前記下側導電膜、前記電極間絶縁膜及び前記上側導電膜がこの順に積層された抵抗積層体を形成する積層体形成工程と、
前記浮遊ゲート電極膜、前記制御ゲート電極膜及び前記抵抗積層体を覆い、前記抵抗積層体の直上域の一部にマスク開口部が形成されたマスク膜を形成するマスク膜形成工程と、
前記マスク膜をマスクとしてエッチングを施すことにより、前記抵抗積層体に含まれる前記上側導電膜に開口部を形成するエッチング工程と、
前記浮遊ゲート電極膜、前記制御ゲート電極膜及び前記抵抗積層体を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通し、前記開口部内を通過して、前記抵抗積層体に含まれる前記下側導電膜に到達し、前記上側導電膜には接続されない一対のコンタクトを形成するコンタクト形成工程と、
を備えた記憶装置の製造方法。
【請求項１０】
前記積層体形成工程において、前記制御ゲート電極膜は側壁法によって形成し、
前記エッチング工程において、前記制御ゲート電極膜のループカットを行う請求項９記載の記憶装置の製造方法。
【請求項１１】
前記上側導電膜を形成する工程は、
ポリシリコン層を形成する工程と、
前記ポリシリコン層上に金属層を形成する工程と、
を有した請求項９または１０に記載の記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等の記憶装置は、メモリセルが微細化することにより大容量化が可能となり、１ビット当たりのコストが大幅に低減している。しかしながら、今後もより一層の低コスト化が要求されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−１２３５２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、コストが低い記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る記憶装置は、メモリセル領域及び周辺回路領域が設定された記憶装置である、前記記憶装置は、半導体基板と、前記半導体基板上に設けられた下層絶縁膜と、前記メモリセル領域において前記下層絶縁膜上に設けられた浮遊ゲート電極膜と、前記浮遊ゲート電極膜上に設けられた第１電極間絶縁膜と、前記第１電極間絶縁膜上に設けられた制御ゲート電極膜と、前記周辺回路領域において前記下層絶縁膜上に設けられた下側導電膜と、前記下側導電膜上に設けられた第２電極間絶縁膜と、前記第２電極間絶縁膜上に設けられた上側導電膜と、相互に離隔し、上方から前記下側導電膜に接続され、前記上側導電膜には接続されていない一対のコンタクトと、を備える。前記下側導電膜の材料は、前記浮遊ゲート電極膜の材料と同じであり、前記第２電極間絶縁膜の材料は、前記第１電極間絶縁膜の材料と同じであり、前記上側導電膜の材料は、前記制御ゲート電極膜の材料と同じである。
【０００６】
実施形態に係る記憶装置の製造方法は、メモリセル領域及び周辺回路領域が設定された記憶装置の製造方法である。前記記憶装置の製造方法は、半導体基板上に下層絶縁膜を形成する工程と、前記下層絶縁膜上に下側導電膜を形成する工程と、前記メモリセル領域において、前記下側導電膜を選択的に除去することにより、前記下側導電膜を第１方向に延びる配線状に加工する工程と、前記下側導電膜上に電極間絶縁膜を形成する工程と、前記電極間絶縁膜上に上側導電膜を形成する工程と、前記上側導電膜、前記電極間絶縁膜及び前記下側導電膜を選択的に除去することにより、前記メモリセル領域において、前記上側導電膜を前記第１方向に対して交差する第２方向に延びる配線状に加工して複数本の制御ゲート電極膜を形成すると共に、前記下側導電膜を前記第１方向及び前記第２方向の双方に沿って分断して浮遊ゲート電極膜を形成し、前記周辺回路領域において、前記下層絶縁膜、前記下側導電膜、前記電極間絶縁膜及び前記上側導電膜がこの順に積層された抵抗積層体を形成する積層体形成工程と、前記浮遊ゲート電極膜、前記制御ゲート電極膜及び前記抵抗積層体を覆い、前記抵抗積層体の直上域の一部にマスク開口部が形成されたマスク膜を形成するマスク膜形成工程と、前記マスク膜をマスクとしてエッチングを施すことにより、前記抵抗積層体に含まれる前記上側導電膜に開口部を形成するエッチング工程と、前記浮遊ゲート電極膜、前記制御ゲート電極膜及び前記抵抗積層体を覆う層間絶縁膜を形成する工程と、前記層間絶縁膜を貫通し、前記開口部内を通過して、前記抵抗積層体に含まれる前記下側導電膜に到達し、前記上側導電膜には接続されない一対のコンタクトを形成するコンタクト形成工程と、を備える。
【図面の簡単な説明】
【０００７】
【図１】（ａ）〜（ｄ）は、第１の実施形態に係る記憶装置を例示する平面図である。
【図２】（ａ）〜（ｄ）は、第１の実施形態に係る記憶装置を例示する断面図である。
【図３】（ａ）〜（ｄ）は、第１の実施形態に係る記憶装置の製造方法を例示する工程平面図である。
【図４】（ａ）〜（ｄ）は、第１の実施形態に係る記憶装置の製造方法を例示する工程断面図である。
【図５】（ａ）〜（ｄ）は、第１の実施形態に係る記憶装置の製造方法を例示する工程平面図である。
【図６】（ａ）〜（ｄ）は、第１の実施形態に係る記憶装置の製造方法を例示する工程断面図である。
【図７】（ａ）〜（ｄ）は、比較例に係る記憶装置を例示する平面図である。
【図８】（ａ）〜（ｄ）は、比較例に係る記憶装置を例示する断面図である。
【図９】（ａ）は、第２の実施形態に係る記憶装置の抵抗素子を例示する平面図であり、（ｂ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る記憶装置を例示する平面図であり、（ａ）はメモリセル及び選択ゲートトランジスタを示し、（ｂ）は抵抗素子を示し、（ｃ）はトランジスタを示し、（ｄ）は容量素子を示し、
図２は、本実施形態に係る記憶装置を例示する断面図であり、（ａ）は図１（ａ）に示すＡ−Ａ’線による断面図であり、（ｂ）は図１（ｂ）に示すＢ−Ｂ’線による断面図であり、（ｃ）は図１（ｃ）に示すＣ−Ｃ’線による断面図であり、（ｄ）は図１（ｄ）に示すＤ−Ｄ’線による断面図である。
なお、図を見やすくするために、図１（ａ）〜（ｄ）に示す平面図においては、原則として導電性の部分のみを図示し、絶縁性の部分は省略している。但し、素子分離絶縁体（ＳＴＩ）は図示している。後述する他の平面図についても同様である。
本実施形態に係る記憶装置は、例えば、ＮＡＮＤ型フラッシュメモリである。
【０００９】
図１（ａ）〜（ｄ）及び図２（ａ）〜（ｄ）に示すように、本実施形態に係る記憶装置１においては、シリコン基板１０が設けられている。
また、記憶装置１においては、メモリセル領域Ｒｍ及び周辺回路領域Ｒｐが設定されている。メモリセル領域Ｒｍにおいては、複数のメモリセルＭＣがマトリクス状に形成されており、各メモリセルＭＣはそれぞれ例えば１ビットの情報を記憶する。周辺回路領域Ｒｐには、メモリセルを駆動するための周辺回路が形成されている。後述するように、周辺回路には、抵抗素子、トランジスタ及び容量素子が設けられている。
【００１０】
以下、詳細に説明するように、本実施形態に係る記憶装置１においては、下側導電膜、絶縁膜及び上側導電膜がこの順に積層されており、この積層体がパターニングされることにより、各領域に各種の素子が形成されている。そして、上側導電膜に開口部が形成されることにより、一部のコンタクトが下側導電膜に直接接続されている。
【００１１】
先ず、メモリセル領域Ｒｍについて説明する。
図１（ａ）及び図２（ａ）に示すように、メモリセル領域Ｒｍにおいては、シリコン基板１０の上層部分に、一方向（以下、「ＡＡ方向」という）に延びる複数本の素子分離絶縁体（Shallow Trench Isolation：ＳＴＩ）１３が周期的に形成されている。ＳＴＩ１３により、シリコン基板１０の上層部分はＡＡ方向に延びる複数本のアクティブエリア１４に区画されている。アクティブエリア１４の上面には、例えばシリコン酸化物からなるトンネル絶縁膜１５が形成されている。トンネル絶縁膜１５上には、複数の浮遊ゲート電極膜１６が設けられている。浮遊ゲート電極膜１６は、アクティブエリア１４の直上域において、ＡＡ方向及びＡＡ方向に対して交差、例えば直交した方向（以下、「ＷＬ方向」という）に沿って断続的且つ周期的に配置されている。浮遊ゲート電極膜１６は、例えば、不純物が導入されたポリシリコンにより形成されており、各浮遊ゲート電極膜１６の形状は島状である。
【００１２】
浮遊ゲート電極膜１６上には、電極間絶縁膜（Inter Poly Dielectric：ＩＰＤ膜）１７が形成されている。ＩＰＤ膜１７は、例えば、シリコン酸化層及びシリコン窒化層が積層された積層絶縁膜である。ＩＰＤ膜１７上には、複数本の制御ゲート電極膜１８が設けられている。各制御ゲート電極膜１８の形状は、ＷＬ方向に延びる配線状であり、ＷＬ方向に沿って一列に配列された複数の浮遊ゲート電極膜１６の直上域を通過している。
【００１３】
制御ゲート電極膜１８においては、不純物が導入されたポリシリコンからなるポリシリコン層１８ａが設けられており、ポリシリコン層１８ａ上には、例えばタングステン又はニッケル等の金属からなる金属層１８ｂが設けられている。金属層１８ｂは、シリサイド層であってもよい。
【００１４】
このように、ＡＡ方向に延び、周期的に配列された複数本のアクティブエリア１４と、ＷＬ方向に延び、周期的に配列された複数本の制御ゲート電極膜１８との最近接部分ごとに、１枚の浮遊ゲート電極膜１６が配置されて、メモリセルＭＣが形成されている。この場合、制御ゲート電極膜１８はワード線となる。従って、メモリセル領域Ｒｍにおいては、メモリセルＭＣが複数設けられ、マトリクス状に配列されている。
【００１５】
また、各アクティブエリア１４の上面上であって、複数本の制御ゲート電極膜１８からなる組の両側には、例えばシリコン酸化物からなるゲート絶縁膜２１が形成されている。ゲート絶縁膜２１上には、例えば不純物が導入されたポリシリコンからなる下側導電膜２２が設けられている。下側導電膜２２は、アクティブエリア１４の直上域のみに配置されており、その形状は島状である。
【００１６】
下側導電膜２２上にはＩＰＤ膜２３が設けられており、その上には上側導電膜２４が設けられている。ＩＰＤ膜２３は、例えば、シリコン酸化層及びシリコン窒化層が積層された積層絶縁膜である。ゲート絶縁膜２１、下側導電膜２２、ＩＰＤ膜２３及び上側導電膜２４により、選択ゲート積層体２９が形成されている。選択ゲート積層体２９の形状は、ＷＬ方向に延び、下側導電膜２２の直上域を通過する配線状である。上側導電膜２４においては、下層側から順に、ポリシリコン層２４ａ及び金属層２４ｂが積層されている。そして、ＩＰＤ膜２３及び上側導電膜２４には、ＷＬ方向に延びる溝状の開口部２５が形成されている。開口部２５の底面においては、下側導電膜２２が露出している。
【００１７】
更に、アクティブエリア１４の上層部分における上側導電膜２４から見て制御ゲート電極膜１８の反対側の領域には、コンタクト層２７が形成されている。また、アクティブエリア１４の上層部分における制御ゲート電極膜１８の直下域に相当する部分、上側導電膜２４の直下域に相当する部分、及びコンタクト層２７の相互間には、不純物を含有するソース・ドレイン領域２０が形成されている。アクティブエリア１４、アクティブエリア１４における下側導電膜２２の直下域に相当する部分を挟む一対のソース・ドレイン領域２０、ゲート絶縁膜２１及び下側導電膜２２により、選択ゲートトランジスタＳＴが形成されている。
【００１８】
シリコン基板１０上には、上述の各部材を覆うように、例えばシリコン酸化物からなる層間絶縁膜３０が設けられている。層間絶縁膜３０は、メモリセル領域Ｒｍ及び周辺回路領域Ｒｐの双方に配置されており、開口部２５内にも埋め込まれている。層間絶縁膜３０上には、ＷＬ方向に延びるソース線（図示せず）が設けられており、その上には、ＡＡ方向に延びるビット線（図示せず）が設けられている。ビット線はアクティブエリア１４の直上域に配置されている。
【００１９】
そして、メモリセル領域Ｒｍにおいては、層間絶縁膜３０内にコンタクトＣ１及びＣ２が設けられている。コンタクトＣ１は、層間絶縁膜３０内において上下方向に延び、開口部２５内を通過して、下側導電膜２２の上面に到達している。これにより、コンタクトＣ１は下側導電膜２２に上方から接続されている。コンタクトＣ１は、上側導電膜２４には接続されていない。コンタクトＣ２は、層間絶縁膜３０内において上下方向に延び、その下端はコンタクト層２７に接続されている。コンタクトＣ２の上端はソース線に接続されている。上方から見て、コンタクトＣ１及びＣ２の形状は例えば円形である。後述するコンタクトＣ３〜Ｃ９についても同様である。
【００２０】
次に、周辺回路領域Ｒｐについて説明する。
周辺回路領域Ｒｐにおいては、抵抗素子領域Ｒｒ、トランジスタ領域Ｒｔ及び容量素子領域Ｒｃが設定されている。
【００２１】
先ず、抵抗素子領域Ｒｒについて説明する。
図１（ｂ）及び図２（ｂ）に示すように、周辺回路領域Ｒｐの抵抗素子領域Ｒｒにおいては、シリコン基板１０上に、一方向に延びる配線状の抵抗積層体３９が複数本設けられている。各抵抗積層体３９においては、下層側から順に、絶縁膜３１、下側導電膜３２、ＩＰＤ膜３３及び上側導電膜３４がこの順に積層されている。
【００２２】
絶縁膜３１は例えばシリコン酸化物からなり、下側導電膜３２は、例えば、不純物が導入されたポリシリコンにより形成されており、ＩＰＤ膜３３は、例えば、シリコン酸化層及びシリコン窒化層が積層された積層絶縁膜である。また、上側導電膜３４においては、ポリシリコン層３４ａ及び金属層３４ｂが下層側からこの順に積層されている。そして、各抵抗積層体３９においては、ＩＰＤ膜３３及び上側導電膜３４に２ヶ所の開口部３５ａ及び３５ｂが形成されている。開口部３５ａ及び３５ｂは、抵抗積層体３９が延びる方向において、相互に離隔した位置に配置されている。
【００２３】
なお、抵抗積層体３９の形状は配線状には限定されず、所望の抵抗値が得られる形状であればよい。但し、ノイズの流出入を防止するために、抵抗積層体３９は周囲から分離されていることが好ましい。また、絶縁膜３１は、複数本の抵抗積層体３９間に連続して設けられていてもよい。
【００２４】
抵抗積層体３９は、層間絶縁膜３０によって覆われている。層間絶縁膜３０は、開口部３５ａ及び３５ｂの内部にも埋め込まれている。層間絶縁膜３０内には、上下方向に延びるコンタクトＣ３及びＣ４が設けられている。コンタクトＣ３は、開口部３５ａ内を通過して、下側導電膜３２に到達している。また、コンタクトＣ４は、開口部３５ｂ内を通過して、下側導電膜３２に到達している。このため、コンタクトＣ３及びＣ４は、同一の下側導電膜３２における相互に離隔した位置において、この下側導電膜３２に上方から接続されている。一方、コンタクトＣ３及びＣ４は、上側導電膜３４には接続されていない。これにより、コンタクトＣ３とコンタクトＣ４との間には、ポリシリコンからなる下側導電膜３２が接続されて、所定の抵抗値が付与される。このようにして、抵抗素子領域Ｒｒにおいては、シリコン基板１０上に、下側導電膜３２を抵抗体とする抵抗素子ＥＲが形成されている。
【００２５】
次に、トランジスタ領域Ｒｔについて説明する。
図１（ｃ）及び図２（ｃ）に示すように、周辺回路領域Ｒｐのトランジスタ領域Ｒｔにおいては、シリコン基板１０の上層部分に、例えばｐ形のウェル４１が形成されている。また、ウェル４１の上層部分には、素子分離絶縁体（ＳＴＩ）４２が設けられており、ウェル４１の上層部分の一部を、他の部分から区画している。以下、ウェル４１におけるＳＴＩ４２によって区画された領域を、素子領域４３という。
【００２６】
素子領域４３の幅方向中央部の直上域には、ゲート積層体５０が設けられている。ゲート積層体５０の形状は、素子領域４３の幅方向中央部の直上域を通過するように一方向に延びた配線状である。ゲート積層体５０においては、ゲート絶縁膜５１、下側導電膜５２、ＩＰＤ膜５３及び上側導電膜５４が下層側からこの順に積層されている。ゲート絶縁膜５１は、例えばシリコン酸化物によって形成されている。下側導電膜５２は、例えば、不純物が導入されたポリシリコンにより形成されている。ＩＰＤ膜５３は、例えば、シリコン酸化層及びシリコン窒化層が積層された積層絶縁膜である。上側導電膜５４においては、ポリシリコン層５４ａ及び金属層５４ｂが下層側からこの順に積層されている。また、ゲート積層体５０の側面上には、例えばシリコン窒化物からなる側壁５５が設けられている。そして、ゲート積層体５０においては、ＩＰＤ膜５３及び上側導電膜５４に開口部５６が形成されている。
【００２７】
一方、素子領域４３におけるゲート積層体５０の直下域に相当する部分には、例えばｐ形のチャネル領域４５が形成されており、素子領域４３におけるチャネル領域４５を挟む２ヶ所の領域には、例えばｎ形のソース・ドレイン領域４６が形成されている。
【００２８】
ゲート積層体５０及びその側面上に形成された側壁５５は、層間絶縁膜３０によって覆われている。層間絶縁膜３０は、開口部５６の内部にも埋め込まれている。層間絶縁膜３０内には、上下方向に延びるコンタクトＣ５〜Ｃ７が設けられている。コンタクトＣ５は、開口部５６内を通過して、下側導電膜５２に到達している。これにより、コンタクトＣ５は下側導電膜５２に上方から接続されている。コンタクトＣ５は、上側導電膜５４には接続されていない。一方、コンタクトＣ６及びＣ７は、相互に異なるソース・ドレイン領域４６に接続されている。
【００２９】
これにより、トランジスタ領域Ｒｔにおいては、下側導電膜５２をゲート電極とした電界効果型のトランジスタＴＲが形成されている。トランジスタＴＲは、例えば、論理回路を構成するトランジスタであってもよく、メモリセル領域Ｒｍの制御ゲート電極膜１８に制御電位を供給する転送トランジスタであってもよい。
【００３０】
次に、容量素子領域Ｒｃについて説明する。
図１（ｄ）及び図２（ｄ）に示すように、周辺回路領域Ｒｐの容量素子領域Ｒｃにおいては、シリコン基板１０の上層部分に、素子分離絶縁体（ＳＴＩ）６１が設けられている。ＳＴＩ６１により、シリコン基板１０の上層部分がアクティブエリア６２に区画されている。ＳＴＩ６１の上部は、シリコン基板１０の上面から突出している。
【００３１】
アクティブエリア６２上には、容量積層体６０が設けられている。容量積層体６０においては、絶縁膜６３、下側導電膜６４、ＩＰＤ膜６５及び上側導電膜６６が下層側からこの順に積層されている。絶縁膜６３は、例えばシリコン酸化物により形成されている。下側導電膜６４は、例えば、不純物が導入されたポリシリコンにより形成されている。下側導電膜６４の端面はＳＴＩ６１の上部の側面に接している。また、下側導電膜６４の上面は、ＳＴＩ６１の上面と略同じ高さにある。ＩＰＤ膜６５は、例えば、シリコン酸化層及びシリコン窒化層が積層された積層絶縁膜である。上側導電膜６６においては、ポリシリコン層６６ａ及び金属層６６ｂが下層側からこの順に積層されている。ＩＰＤ膜６５の一部及び上側導電膜６６の一部は、ＳＴＩ６１上に乗り上げている。なお、容量積層体６０の形状は特に限定されないが、下側導電膜６４及び上側導電膜６６の面積は、所望の大きさの容量を実現できるような面積とする。
【００３２】
容量積層体６０においては、下側導電膜６４の直上域において、ＩＰＤ膜６５及び上側導電膜６６に開口部６７が形成されている。また、容量積層体６０の側面上には、側壁絶縁膜６８が設けられている。側壁絶縁膜６８は、開口部６７の内側面上にも設けられている。更に、容量積層体６０及び側壁絶縁膜６８を覆うように、例えばシリコン窒化物からなるライナー膜６９が設けられている。
【００３３】
容量積層体６０、側壁絶縁膜６８及びライナー膜６９は、層間絶縁膜３０によって覆われている。層間絶縁膜３０は、開口部６７の内部にも埋め込まれている。層間絶縁膜３０内には、上下方向に延びるコンタクトＣ８及びＣ９が設けられている。コンタクトＣ８は、ライナー膜６９を貫通して上側導電膜６６の金属層６６ｂに到達している。これにより、コンタクトＣ８は上側導電膜６６に上方から接続されている。なお、コンタクトＣ８は、下側導電膜６４には接続されていない。一方、コンタクトＣ９は、開口部６７内を通過して、下側導電膜６４に到達している。これにより、コンタクトＣ９は下側導電膜６４に上方から接続されている。なお、コンタクトＣ９は、上側導電膜６６には接続されていない。
【００３４】
これにより、コンタクトＣ８にアクティブエリア６２と同じ電位（例えば、電位Ｖｓｓ）が印加され、コンタクトＣ９にコンタクトＣ８とは異なる電位（例えば、電位Ｖｄｄ）が印加されると、ＩＰＤ膜６５を容量絶縁膜として下側導電膜６４と上側導電膜６６との間に容量が発生すると共に、絶縁膜６３を容量絶縁膜として下側導電膜６４とアクティブエリア６２との間に容量が発生する。このように、容量素子領域Ｒｃにおいては、アクティブエリア６２、下側導電膜６４及び上側導電膜６６を容量電極とし、絶縁膜６３及びＩＰＤ膜６５を容量絶縁膜とした容量素子ＥＣが形成されている。
【００３５】
次に、上述の各素子に共通する特性について説明する。
後述するように、メモリセルＭＣの浮遊ゲート電極膜１６、選択ゲートトランジスタＳＴのゲート電極となる下側導電膜２２、抵抗素子ＥＲの抵抗体となる下側導電膜３２、トランジスタＴＲのゲート電極となる下側導電膜５２、及び、容量素子ＥＣの容量電極となる下側導電膜６４は、同じポリシリコン膜がパターニングされて形成されたものである。従って、浮遊ゲート電極膜１６、下側導電膜２２、下側導電膜３２、下側導電膜５２、及び、下側導電膜６４の材料は、相互に同じである。なお、本明細書において、「材料が同じ」とは、母材が共通であることをいう。すなわち、上述の浮遊ゲート電極膜１６、下側導電膜２２、下側導電膜３２、下側導電膜５２及び下側導電膜６４は、共通の母材として、ポリシリコンを含んでいる。また、例えば、これらの膜には同じ不純物が導入されており、その濃度は、場所による若干の変動はあり得るものの、実質的に同一である。すなわち、これらの膜の組成は相互に略等しい。また、これらの膜の膜厚も、成膜時に場所による若干の変動は生じうるものの、実質的には相互に略等しい。
【００３６】
また、メモリセルＭＣのＩＰＤ膜１７、選択ゲートトランジスタＳＴに形成されたＩＰＤ膜２３、抵抗素子領域Ｒｒに形成されたＩＰＤ膜３３、トランジスタ領域Ｒｔに形成されたＩＰＤ膜５３、及び、容量素子ＥＣの容量絶縁膜となるＩＰＤ膜６５は、同じ積層膜がパターニングされて形成されたものである。従って、ＩＰＤ膜１７、ＩＰＤ膜２３、ＩＰＤ膜３３、ＩＰＤ膜５３、及び、ＩＰＤ膜６５の材料は相互に同じである。例えば、これらのＩＰＤ膜の膜構造、組成及び膜厚は、それぞれ相互に略等しい。なお、ＩＰＤ膜が積層膜である場合には、例えば、各層の組成及び膜厚がＩＰＤ膜間で相互に略等しく、従って、ＩＰＤ膜全体の平均組成及び全体の膜厚が相互に略等しい。他の膜についても同様である。
【００３７】
更に、メモリセルＭＣの制御ゲート電極膜１８、選択ゲートトランジスタＳＴに形成された上側導電膜２４、抵抗素子領域Ｒｒに形成された上側導電膜３４、トランジスタ領域Ｒｔに形成された上側導電膜５４、及び、容量素子ＥＣの容量電極となる上側導電膜６６は、同じ二層膜がパターニングされて形成されたものである。従って、制御ゲート電極膜１８、上側導電膜２４、上側導電膜３４、上側導電膜５４、及び、上側導電膜６６の材料は相互に同じである。例えば、これらの膜の膜構造、組成及び膜厚は、それぞれ相互に略等しい。例えば、各上側導電膜のポリシリコン層の組成及び厚さが相互に略等しく、各上側導電膜の金属層の組成及び厚さが相互に略等しい。
【００３８】
一方、メモリセルＭＣのトンネル絶縁膜１５、選択ゲートトランジスタＳＴのゲート絶縁膜２１、抵抗素子領域Ｒｒに形成された絶縁膜３１、トランジスタＴＲのゲート絶縁膜５１、及び、容量素子ＥＣの容量絶縁膜となる絶縁膜６３は、シリコン基板１０の上面に形成された下層絶縁膜の一部であるが、これらの絶縁膜は同一の工程で形成された膜であるとは限らない。従って、下層絶縁膜の膜厚及び組成は均一とは限らず、形成位置によって異なる場合がある。
【００３９】
次に、本実施形態に係る記憶装置の製造方法について説明する。
図３（ａ）〜（ｄ）は、本実施形態に係る記憶装置の製造方法を例示する工程平面図であり、
図４（ａ）〜（ｄ）は、本実施形態に係る記憶装置の製造方法を例示する工程断面図であり、
図５（ａ）〜（ｄ）は、本実施形態に係る記憶装置の製造方法を例示する工程平面図であり、
図６（ａ）〜（ｄ）は、本実施形態に係る記憶装置の製造方法を例示する工程断面図である。
図３及び図４は同じ工程を示し、図５及び図６は同じ工程を示す。また、各図の（ａ）〜（ｄ）は、図１及び図２の（ａ）〜（ｄ）と同じ位置を示す。
【００４０】
先ず、図３（ａ）〜（ｄ）及び図４（ａ）〜（ｄ）に示すように、シリコン基板１０を用意する。そして、シリコン基板１０の上層部分の一部にウェル４１を含むウェルを形成する。次に、シリコン基板１０の上層部分の一部にトレンチを形成し、シリコン酸化物を埋め込むことにより、ＳＴＩ１３、ＳＴＩ４２及びＳＴＩ６１を含む素子分離絶縁体を形成する。これにより、メモリセル領域Ｒｍにおいては、ＳＴＩ１３によってシリコン基板１０の上層部分が複数本のアクティブエリア１４に区画され、トランジスタ領域Ｒｔにおいては、ＳＴＩ４２によってシリコン基板１０の上層部分が素子領域４３に区画され、容量素子領域Ｒｃにおいては、ＳＴＩ６１によってシリコン基板１０の上層部分がアクティブエリア６２に区画される。
【００４１】
次に、シリコン基板１０の上面に、トンネル絶縁膜１５、ゲート絶縁膜２１、絶縁膜３１、ゲート絶縁膜５１及び絶縁膜６３を含む下層絶縁膜を形成する。このとき、これらの絶縁膜は同一の工程によって形成する必要はなく、例えば、ある絶縁膜を形成した後、この絶縁膜を選択的に除去して、除去した領域に他の絶縁膜を形成するプロセスを繰り返してもよい。次に、不純物をイオン注入することにより、トランジスタ領域Ｒｔの素子領域４３の上層部分に、チャネル領域４５を形成する。
【００４２】
次に、例えば、不純物が導入されたポリシリコンを堆積させて、下側導電膜を形成する。次に、例えばＲＩＥ（reactive ion etching：反応性イオンエッチング）等の異方性エッチングにより、この下側導電膜を選択的に除去する。これにより、メモリセル領域Ｒｍにおいて、下側導電膜がＡＡ方向に延びる配線状に加工される。換言すれば、下側導電膜をＷＬ方向に沿って分断する。
【００４３】
次に、例えば、シリコン酸化層及びシリコン窒化層を積層させて、ＩＰＤ膜を形成する。次に、例えば、不純物が導入されたポリシリコンを堆積させて、ポリシリコン層を形成する。次に、例えば、タングステン又はニッケル等の金属を堆積させて、金属層を形成する。なお、金属層として、シリサイド層を形成してもよい。シリサイド層は、ポリシリコン層上に金属を堆積させて加熱することにより形成してもよく、金属シリサイドを堆積させて形成してもよい。これにより、下層がポリシリコン層からなり、上層が金属層からなる上側導電膜が形成される。
【００４４】
次に、上側導電膜、ＩＰＤ膜、下側導電膜及び下層絶縁膜を選択的に除去する。このとき、メモリセル領域Ｒｍにおいては、側壁法を用いて加工を行う。すなわち、ＷＬ方向に延びる複数本の芯材（図示せず）を形成し、スリミングして各芯材の幅を細くする。次に、側壁材料を堆積させてエッチバックすることにより、芯材の側面上に側壁を形成する。但し、芯材の両端部においては、側壁が芯材の端部を回り込むようにループ状に形成される。次に、芯材を除去する。そして、側壁をマスクとして、例えばＲＩＥ等の異方性エッチングを施す。これにより、上側導電膜が側壁の直下域のみに残留する。
【００４５】
この結果、メモリセル領域Ｒｍにおいては、上側導電膜がＷＬ方向に延びる配線状に加工され、制御ゲート電極膜１８及び上側導電膜２４となる。ＩＰＤ膜もＷＬ方向に延びる配線状に加工されて、ＩＰＤ膜１７及びＩＰＤ膜２３となる。一方、下側導電膜は、先の工程においてＷＬ方向に沿って分断されており、本工程においてＡＡ方向に沿って分断することにより、ＡＡ方向及びＷＬ方向の双方に沿って分断される。これにより、浮遊ゲート電極膜１６及び下側導電膜２２となる。ゲート絶縁膜２１、下側導電膜２２、ＩＰＤ膜２３及び上側導電膜２４により、ＷＬ方向に延びる選択ゲート積層体２９が形成される。但し、制御ゲート電極膜１８及び上側導電膜２４のＷＬ方向における両端部（図示せず）はループ状となる。
【００４６】
抵抗素子領域Ｒｒにおいては、上側導電膜、ＩＰＤ膜、下側導電膜及び下層絶縁膜がストライプ状に加工されて、それぞれ、上側導電膜３４、ＩＰＤ膜３３、下側導電膜３２及び絶縁膜３１となる。これにより、絶縁膜３１、下側導電膜３２、ＩＰＤ膜３３及び上側導電膜３４がこの順に積層された抵抗積層体３９が形成される。
【００４７】
トランジスタ領域Ｒｔにおいては、上側導電膜、ＩＰＤ膜、下側導電膜及び下層絶縁膜が、素子領域４３の幅方向中央部の直上域を通過するような配線状に加工されて、それぞれ、上側導電膜５４、ＩＰＤ膜５３、下側導電膜５２及びゲート絶縁膜５１となる。これにより、ゲート絶縁膜５１、下側導電膜５２、ＩＰＤ膜５３及び上側導電膜５４がこの順に積層されたゲート積層体５０が形成される。
【００４８】
容量素子領域Ｒｃにおいては、上側導電膜、ＩＰＤ膜、下側導電膜及び下層絶縁膜が所定の形状に加工されて、それぞれ、上側導電膜６６、ＩＰＤ膜６５、下側導電膜６４及び絶縁膜６３となる。これにより、絶縁膜６３、下側導電膜６４、ＩＰＤ膜６５及び上側導電膜６６が下層側から順に積層された容量積層体６０が形成される。
【００４９】
次に、上述の如くパターニングされた各積層体をマスクとして、シリコン基板１０の上層部分に対して不純物をイオン注入する。これにより、メモリセル領域Ｒｍにおいては、ソース・ドレイン領域２０及びコンタクト層２７が形成される。また、トランジスタ領域Ｒｔにおいては、ソース・ドレイン領域４６が形成される。次に、絶縁材料を堆積させて、エッチバックすることにより、側壁５５を形成する。このようにして、図３（ａ）〜（ｄ）及び図４（ａ）〜（ｄ）に示す構造体が作製される。
【００５０】
次に、図５（ａ）〜（ｄ）及び図６（ａ）〜（ｄ）に示すように、全面にマスク膜８０を形成する。マスク膜８０は、本来、制御ゲート電極膜１８及び上側導電膜２４のループ状の端部を除去するためのループカット用マスクである。マスク膜８０には、ループカット用の開口部（図示せず）に加えて、以下に説明する開口部８０ａ〜８０ｅを形成する。これらの開口部は、リソグラフィ法によって形成する。
【００５１】
開口部８０ａは、メモリセル領域Ｒｍにおいて、ＷＬ方向に延びる選択ゲート積層体２９の幅方向中央部の直上域に、ＷＬ方向に延びる溝状に形成する。開口部８０ｂ及び８０ｃは、周辺回路領域Ｒｐの抵抗素子領域Ｒｒにおいて、抵抗積層体３９の直上域の一部に、抵抗積層体３９が延びる方向に対して直交する方向に延びる溝状に形成する。また、開口部８０ｂ及び開口部８０ｃは、抵抗積層体３９が延びる方向において、相互に離隔した位置に形成する。開口部８０ｄは、トランジスタ領域Ｒｔにおいて、一方向に延びるゲート積層体５０の幅方向中央部の直上域に、ゲート積層体５０と同じ方向に延びる溝状に形成する。開口部８０ｅは、容量素子領域Ｒｃにおいて、容量積層体６０の直上域の一部に形成する。
【００５２】
次に、マスク膜８０をマスクとして、例えばウェットエッチング等のエッチングを施す。これにより、マスク膜８０の開口部８０ａ〜８０ｅの直下域において、上側導電膜を除去する。なお、上述の如く、上側導電膜には、制御ゲート電極膜１８、上側導電膜２４、上側導電膜３４、上側導電膜５４及び上側導電膜６６が含まれる。
【００５３】
この結果、メモリセル領域Ｒｍにおいて、制御ゲート電極膜１８及び上側導電膜２４のループ状の部分（図示せず）が除去される。
また、図１（ａ）〜（ｄ）及び図２（ａ）〜（ｄ）に示すように、メモリセル領域Ｒｍにおいては、上側導電膜２４が選択的に除去されて、開口部２５が形成される。開口部２５の底面にはＩＰＤ膜２３が露出する。抵抗素子領域Ｒｒにおいては、上側導電膜３４が選択的に除去されて、開口部３５ａ及び３５ｂが形成される。開口部３５ａ及び３５ｂの底面にはＩＰＤ膜３３が露出する。トランジスタ領域Ｒｔにおいては、上側導電膜５４が選択的に除去されて、開口部５６が形成される。開口部５６の底面にはＩＰＤ膜５３が露出する。容量素子領域Ｒｃにおいては、上側導電膜６６が選択的に除去されて、開口部６７が形成される。開口部６７の底面にはＩＰＤ膜６５が露出する。その後、マスク膜８０（図５及び図６参照）を除去する。
【００５４】
次に、図１（ａ）〜（ｄ）及び図２（ａ）〜（ｄ）に示すように、絶縁材料を堆積させて、エッチバックすることにより、容量素子領域Ｒｃにおいて、側壁絶縁膜６８を形成する。次に、例えば、シリコン窒化物を堆積させることにより、ライナー膜６９を形成する。
【００５５】
次に、例えばシリコン酸化物を堆積させて平坦化処理を施すことにより、全面に層間絶縁膜３０を形成する。層間絶縁膜３０は、シリコン基板１０上に設けられ、上述の浮遊ゲート電極膜１６、制御ゲート電極膜１８、選択ゲート積層体２９、抵抗積層体３９、ゲート積層体５０及び容量積層体６０を覆う。
【００５６】
次に、層間絶縁膜３０上に、マスク膜（図示せず）を形成する。次に、このマスク膜におけるコンタクトＣ１〜Ｃ９を形成する予定の領域の直上域に、開口部を形成する。次に、このマスク膜をマスクとして、ＲＩＥ等のエッチングを施す。このエッチングは、シリコンのエッチング速度に対してシリコン酸化物のエッチング速度が著しく高くなるような条件、すなわち、シリコンに対するシリコン酸化物のエッチング選択比が高くなるような条件で行う。これにより、層間絶縁膜３０におけるマスク膜の開口部の直下域に相当する部分に、層間絶縁膜３０を貫通し、導電部分に到達するコンタクトホールＨ１〜Ｈ９が形成される。
【００５７】
コンタクトホールＨ１は、メモリセル領域Ｒｍにおいて、開口部２５内を通過し、ＩＰＤ膜２３を貫通して、下側導電膜２２に到達する。コンタクトホールＨ１の内面には、上側導電膜２４は露出しない。コンタクトホールＨ２は、メモリセル領域Ｒｍにおいて、コンタクト層２７に到達する。コンタクトホールＨ３及びＨ４は、抵抗素子領域Ｒｒにおいて、それぞれ開口部３５ａの内部及び開口部３５ｂの内部を通過し、ＩＰＤ膜３３を貫通して、抵抗積層体３９の下側導電膜３２に到達する。コンタクトホールＨ３及びＨ４の内面には、上側導電膜３４は露出しない。
【００５８】
コンタクトホールＨ５は、トランジスタ領域Ｒｔにおいて、開口部５６の内部を通過し、ＩＰＤ膜５３を貫通して、ゲート積層体５０の下側導電膜５２に到達する。コンタクトホールＨ５の内面には、上側導電膜５４は露出しない。コンタクトホールＨ６及びＨ７は、トランジスタ領域Ｒｔにおいて、相互に異なるソース・ドレイン領域４６にそれぞれ到達する。コンタクトホールＨ８は、抵抗素子領域Ｒｃにおいて、容量積層体６０の上側導電膜６６の金属層６６ｂに到達する。コンタクトホールＨ９は、抵抗素子領域Ｒｃにおいて、開口部６７の内部を通過し、ＩＰＤ膜６５を貫通して、容量積層体６０の下側導電膜６４に到達する。コンタクトホールＨ９の内面には、上側導電膜６６は露出しない。
【００５９】
このとき、同じエッチング条件においてコンタクトホールＨ１〜Ｈ９を形成しているため、各コンタクトホールの底面のオーバーエッチング量は、到達先の導電部材の材料によって異なる。下側導電膜を形成するポリシリコンは、シリコン基板１０を形成する単結晶シリコンよりも軟質でエッチングされやすいため、オーバーエッチング量が多くなる。すなわち、オーバーエッチング量は、金属層６６ｂに到達したコンタクトホールＨ８が最も少なく、次いで、シリコン基板１０に到達したコンタクトホールＨ２、Ｈ６及びＨ７が小さく、下側導電膜に到達したコンタクトホールＨ１、Ｈ３、Ｈ４、Ｈ５、Ｈ９が最も多くなる。
【００６０】
次に、コンタクトホールＨ１〜Ｈ９の内部に導電材料を埋め込むことにより、それぞれ、コンタクトＣ１〜Ｃ９を形成する。次に、層間絶縁膜３０上に、ソース線及びビット線を含む上層配線を形成する。このようにして、本実施形態に係る記憶装置１が製造される。
【００６１】
次に、本実施形態の効果について説明する。
本実施形態においては、上側導電膜２４、３４、５４及び６６に、開口部２５、３５ａ、３５ｂ、５６及び６７を形成し、コンタクトホールＨ１、Ｈ３、Ｈ４、Ｈ５、Ｈ９を加工する際に、ＩＰＤ膜２３、３３、５３、６５を貫通させることにより、コンタクトＣ１、Ｃ３、Ｃ４、Ｃ５、Ｃ９を、下側導電膜２２、３２、５２及び６４に直接到達させて、接続させることができる。このため、ＩＰＤ膜２３、３３、５３及び６５に、上側導電膜を下側導電膜に接続するための開口部を形成する必要がない。これにより、記憶装置１の製造工程を簡略化することができ、記憶装置１の製造コストを低減することができる。
【００６２】
また、本実施形態によれば、図５及び図６に示す工程において、１枚のマスク膜８０を用いてエッチングすることにより、開口部２５、３５ａ、３５ｂ、５６及び６７を同時に形成することができる。この結果、記憶装置１の製造工程をより簡略化することができ、記憶装置１の製造コストをより低減することができる。
【００６３】
更に、本実施形態においては、メモリセル領域Ｒｍのワード線である制御ゲート電極膜１８をループカットするためのエッチング工程において、開口部２５、３５ａ、３５ｂ、５６及び６７を形成している。従って、１枚のマスク膜８０によってループカット及び開口部の形成を行うことができ、開口部を形成するために、リソグラフィ工程及びエッチング工程を追加する必要がない。リソグラフィ工程は、特に工程単価が高い工程であるため、リソグラフィ工程の省略が記憶装置の製造コストを低減する効果は特に大きい。
【００６４】
更にまた、本実施形態においては、浮遊ゲート電極膜１６並びに下側導電膜２２、３２、５２及び６４を１枚の導電膜をパターニングすることにより形成し、ＩＰＤ膜１７、２３、３３、５３及び６５を１枚の絶縁膜をパターニングすることにより形成し、制御ゲート電極膜１８並びに上側導電膜２４、３４、５４及び６６を１枚の導電膜をパターニングすることにより形成している。このため、本実施形態に係る記憶装置１は、製造工程が簡略である。
【００６５】
更にまた、本実施形態においては、上側導電膜をポリシリコン層と金属層を積層させた二層膜としている。このように、上側導電膜に金属層を設けることにより、メモリセル領域Ｒｍにおいてワード線となる制御ゲート電極膜１８の配線抵抗を低減することができる。
【００６６】
次に、比較例について説明する。
図７は、本比較例に係る記憶装置を例示する平面図であり、（ａ）はメモリセル及び選択ゲートトランジスタを示し、（ｂ）は抵抗素子を示し、（ｃ）はトランジスタを示し、（ｄ）は容量素子を示し、
図８は、本比較例に係る記憶装置を例示する断面図であり、（ａ）は図７（ａ）に示すＡ−Ａ’線による断面図であり、（ｂ）は図７（ｂ）に示すＢ−Ｂ’線による断面図であり、（ｃ）は図７（ｃ）に示すＣ−Ｃ’線による断面図であり、（ｄ）は図７（ｄ）に示すＤ−Ｄ’線による断面図である。
【００６７】
図７（ａ）〜（ｄ）及び図８（ａ）〜（ｄ）に示すように、本比較例に係る記憶装置１０１においては、コンタクトが上側導電膜に接続されており、上側導電膜におけるコンタクトに接続された部分の一部が、ＩＰＤ膜に形成された開口部を介して下側導電膜に接続されている。これにより、一部のコンタクトが上側導電膜を介して下側導電膜に接続されている。
【００６８】
以下、具体的に説明する。
図７（ａ）及び図８（ａ）に示すように、メモリセル領域Ｒｍにおいては、コンタクトＣ１（図１（ａ）参照）の替わりにコンタクトＣ１０１が設けられており、上側導電膜２４の金属層２４ｂに接続されている。また、ＩＰＤ膜２３には開口部２３ａが形成されており、上側導電膜２４のポリシリコン層２４ａが開口部２３ａ内に進入することにより、下側導電膜２２に接している。これにより、コンタクトＣ１０１は、上側導電膜２４を介して、下側導電膜２２に接続されている。なお、コンタクトＣ１０１は、アクティブエリア１４の直上域から外れた領域に設けられている。
【００６９】
図７（ｂ）及び図８（ｂ）に示すように、抵抗素子領域Ｒｒにおいては、コンタクトＣ３及びＣ４（図１（ｂ）参照）の替わりにコンタクトＣ１０３及びＣ１０４が設けられており、上側導電膜３４の金属層３４ｂに接続されている。また、ＩＰＤ膜３３には開口部３３ａ及び３３ｂが形成されており、上側導電膜３４のポリシリコン層３４ａが開口部３３ａ及び３３ｂ内に進入することにより、下側導電膜３２に接している。これにより、コンタクトＣ１０３及びＣ１０４は、それぞれ上側導電膜３４を介して、下側導電膜３２に接続されている。また、上側導電膜３４には、開口部１３５ａ及び１３５ｂが形成されている。これにより、上側導電膜３４におけるコンタクトＣ１０３が接続され、開口部３３ａ内に進入した部分は、上側導電膜３４におけるコンタクト１０４が接続され、開口部３３ｂ内に進入した部分から、開口部１３５ａ及び１３５ｂによって電気的に分離されている。この結果、コンタクトＣ１０３とコンタクトＣ１０４が、上側導電膜３４を介して短絡することが防止されている。
【００７０】
図７（ｃ）及び図８（ｃ）に示すように、トランジスタ領域Ｒｔにおいては、コンタクトＣ５（図１（ｃ）参照）の替わりにコンタクトＣ１０５が設けられており、上側導電膜５４の金属層５４ｂに接続されている。また、ＩＰＤ膜５３には開口部５３ａが形成されており、上側導電膜５４のポリシリコン層５４ａが開口部５３ａ内に進入することにより、下側導電膜５２に接している。これにより、コンタクトＣ１０５は、上側導電膜５４を介して、下側導電膜５２に接続されている。
【００７１】
図７（ｄ）及び図８（ｄ）に示すように、容量素子領域Ｒｃにおいては、コンタクトＣ９（図１（ｄ）参照）の替わりにコンタクトＣ１０９が設けられており、上側導電膜６６の金属層６６ｂに接続されている。また、ＩＰＤ膜６５には開口部６５ａが形成されており、上側導電膜６６のポリシリコン層６６ａが開口部６５ａ内に進入することにより、下側導電膜６４に接している。これにより、コンタクトＣ１０９は、上側導電膜６６を介して、下側導電膜６４に接続されている。また、上側導電膜６６には、開口部１６７が形成されている。これにより、上側導電膜６６におけるコンタクトＣ１０９が接続され、開口部６５ａ内に進入した部分は、上側導電膜６６におけるコンタクト８が接続された部分から、開口部１６７によって電気的に分離されている。この結果、コンタクトＣ１０９とコンタクトＣ８が、上側導電膜６６を介して短絡することが防止されている。
【００７２】
本比較例においては、上側導電膜を下側導電膜に接続するために、ＩＰＤ膜に開口部を形成する必要がある。このため、前述の第１の実施形態と比較して、リソグラフィ工程が１回多く必要となり、記憶装置の製造コストが増加する。
【００７３】
次に、第２の実施形態について説明する。
図９（ａ）は、本実施形態に係る記憶装置の抵抗素子を例示する平面図であり、（ｂ）は（ａ）に示すＢ−Ｂ’線による断面図である。
図９（ａ）及び（ｂ）が示す領域は、それぞれ、図１（ｂ）及び図２（ｂ）が示す領域に対応する。
【００７４】
図９（ａ）及び（ｂ）に示すように、本実施形態に係る記憶装置２は、前述の第１の実施形態に係る記憶装置１（図１及び図２参照）と比較して、上方から見て円形のコンタクトＣ３及びＣ４（図１（ｂ）参照）の替わりに、上方から見て長円形のコンタクトＣ１３及びＣ１４が設けられている点が異なっている。上方から見て、コンタクトＣ１３及びＣ１４の長手方向は、抵抗積層体３９が延びる方向と一致している。
【００７５】
また、記憶装置２は、記憶装置１と比較して、抵抗素子領域Ｒｒにおいて、上側導電膜３４に、１ヶ所の大きな開口部３５ｃが形成されており、コンタクトＣ１３及びＣ１４は、この開口部３５ｃ内を通過して、下側導電膜３２に到達している点が異なっている。すなわち、記憶装置２においては、抵抗素子ＥＲにおけるコンタクトＣ１３とコンタクトＣ１４との間の領域の全体において、上側導電膜３４が設けられていない。このような記憶装置２は、図５及び図６に示す工程において、マスク膜８０に２ヶ所の開口部８０ｂ及び８０ｃを形成する替わりに、開口部８０ｂ及び８０ｃの形成領域を含む領域に、１ヶ所の大きな開口部を形成することにより製造することができる。
【００７６】
本実施形態によれば、上方から見た形状が長円形のコンタクトＣ１３及びＣ１４を設けることにより、前述の第１の実施形態と比較して、コンタクト自体の抵抗、及びコンタクトと下側導電膜との間の接触抵抗を低減することができる。また、抵抗素子領域Ｒｒにおいては、マスク膜８０に１ヶ所の大きな開口部を形成すればよいため、リソグラフィが容易になる。本実施形態における上記以外の構成、製造方法及び作用効果は、前述の第１の実施形態と同様である。
【００７７】
以上説明した実施形態によれば、コストが低い記憶装置及びその製造方法を実現することができる。
【００７８】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００７９】
１、２：記憶装置、１０：シリコン基板、１３：ＳＴＩ、１４：アクティブエリア、１５：トンネル絶縁膜、１６：浮遊ゲート電極膜、１７：ＩＰＤ膜、１８：制御ゲート電極膜、１８ａ：ポリシリコン層、１８ｂ：金属層、２０：ソース・ドレイン領域、２１：ゲート絶縁膜、２２：下側導電膜、２３：ＩＰＤ膜、２３ａ：開口部、２４：上側導電膜、２４ａ：ポリシリコン層、２４ｂ：金属層、２５：開口部、２７：コンタクト層、２９：選択ゲート積層体、３０：層間絶縁膜、３１：絶縁膜、３２：下側導電膜、３３：ＩＰＤ膜、３３ａ、３３ｂ：開口部、３４：上側導電膜、３４ａ：ポリシリコン層、３４ｂ：金属層、３５ａ、３５ｂ、３５ｃ：開口部、３９：抵抗積層体、４１：ウェル、４２：ＳＴＩ、４３：素子領域、４５：チャネル領域、４６：ソース・ドレイン領域、５０：ゲート積層体、５１：ゲート絶縁膜、５２：下側導電膜、５３：ＩＰＤ膜、５３ａ：開口部、５４：上側導電膜、５４ａ：ポリシリコン層、５４ｂ：金属層、５５：側壁、５６：開口部、６０：容量積層体、６１：ＳＴＩ、６２：アクティブエリア、６３：絶縁膜、６４：下側導電膜、６５：ＩＰＤ膜、６５ａ：開口部、６６：上側導電膜、６７：開口部、６８：側壁絶縁膜、６９：ライナー膜、８０：マスク膜、８０ａ〜８０ｅ：開口部、１０１：記憶装置、１３５ａ、１３５ｂ：開口部、１６７：開口部、Ｃ１〜Ｃ９、Ｃ１３、Ｃ１４、Ｃ１０１、Ｃ１０３、Ｃ１０４、Ｃ１０５、Ｃ１０９：コンタクト、ＥＣ：容量素子、ＥＲ：抵抗素子、ＭＣ：メモリセル、Ｒｃ：容量素子領域、Ｒｍ：メモリセル領域、Ｒｐ：周辺回路領域、Ｒｒ：抵抗素子領域、Ｒｔ：トランジスタ領域、ＳＴ：選択ゲートトランジスタ、ＴＲ：トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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