(57)【要約】【課題】演算増幅器の充電にかかる負荷を抑え、低消費電力化を実現できるスイッチドキャパシタ積分器を提供する。【解決手段】演算増幅器１２２を含む積分器１０２、演算増幅器１２２の入力端子１２２ａに信号を入力するスイッチドキャパシタ回路１０１、演算増幅器１２２の出力端子１２２ｃと接続する出力端子４４３を有するスイッチドキャパシタ回路１０３を含み、積分器１０２及びスイッチドキャパシタ回路１０１がサンプリング動作と積分動作とを繰返し、スイッチドキャパシタ回路１０３は、キャパシタ１３３、キャパシタ１３３をサンプル、ホールド動作させるスイッチング素子１３１、１３２を含み、スイッチング素子１３１、１３２がキャパシタ１３３を、積分動作中にホールド動作させる。【選択図】図２
2013101494.tif 000002
【特許請求の範囲】
【請求項１】
演算増幅器を含む積分回路と、
前記演算増幅器の入力端子に信号を入力する第１スイッチドキャパシタ回路と、
前記演算増幅器の出力端子と接続する出力端子を有する第２スイッチドキャパシタ回路と、
を含み、
前記積分回路及び前記第１スイッチドキャパシタ回路は、入力信号をサンプリングするサンプリング動作と、サンプリングされた電荷を積分する積分動作とを繰返し、
前記第２スイッチドキャパシタ回路は、前記積分回路の積分動作中に出力信号を出力し、該出力信号が、前記積分回路から積分動作中に出力される信号に加算されることを特徴とするスイッチドキャパシタ積分器。
【請求項２】
演算増幅器を含む積分回路と、
前記演算増幅器の入力端子に信号を入力する第１スイッチドキャパシタ回路と、
前記演算増幅器の出力端子と接続する出力端子を有する第２スイッチドキャパシタ回路と、
を含み、
前記積分回路及び前記第１スイッチドキャパシタ回路は、入力信号をサンプリングするサンプリング動作と、サンプリングされた電荷を積分する積分動作とを繰返し、
前記第２スイッチドキャパシタ回路は、キャパシタと、該キャパシタをサンプル、ホールド動作させるスイッチング素子と、を含み、
前記スイッチング素子は、前記キャパシタを、前記積分動作中にホールド動作させることを特徴とするスイッチドキャパシタ積分器。
【請求項３】
前記第２スイッチドキャパシタ回路の前記スイッチング素子は、
前記積分回路及び前記第１スイッチドキャパシタ回路のサンプリング動作区間終了後に前記ホールド動作が開始され、積分動作が終了する以前に終了するように前記キャパシタを動作させることを特徴とする請求項２に記載のスイッチドキャパシタ積分器。
【請求項４】
前記積分回路は、
前記演算増幅器と、該演算増幅器の反転入力端子と出力端子との間に接続される帰還キャパシタと、を含み、
前記第１スイッチドキャパシタ回路は、
第１入力信号の入力端子と接続される第１スイッチング素子と、
前記第１スイッチング素子と直列に接続される第１入力キャパシタと、
前記第１入力キャパシタと、前記反転入力端子との間に接続される第２スイッチング素子と、
前記第１スイッチング素子、前記第１入力キャパシタ間と、グランドとを接続する第３スイッチング素子と、
前記第２スイッチング素子、前記第１入力キャパシタ間と、グランドとを接続する第４スイッチング素子と、を含み、
前記第２スイッチドキャパシタ回路は、
第２入力信号の入力端子と接続される第５スイッチング素子と、
前記第５スイッチング素子と直列に接続される第２入力キャパシタと、
前記第５スイッチング素子、前記第２入力キャパシタ間と、グランドとを接続する第６スイッチング素子と、を含み、
前記第２入力キャパシタの出力信号は、前記演算増幅器の前記出力端子に出力されることを特徴とする請求項１に記載のスイッチドキャパシタ積分器。
【請求項５】
前記積分回路は、
前記演算増幅器と、該演算増幅器の反転入力端子と出力端子との間に接続される帰還キャパシタと、を含み、
前記第１スイッチドキャパシタ回路は、
第１入力信号の入力端子と接続される第１スイッチング素子と、
前記第１スイッチング素子と直列に接続される第１入力キャパシタと、
前記第１入力キャパシタと、前記反転入力端子との間に接続される第２スイッチング素子と、
前記第１スイッチング素子、前記第１入力キャパシタ間と、グランドとを接続する第３スイッチング素子と、
前記第２スイッチング素子、前記第１入力キャパシタ間と、グランドとを接続する第４スイッチング素子と、を含み、
前記第２スイッチドキャパシタ回路は、
第２入力信号の入力端子と接続される第７スイッチング素子と、
前記第７スイッチング素子と直列に接続される第８スイッチング素子と、
前記第７スイッチング素子、前記第８スイッチング素子間と、グランドとの間に設けられる第３入力キャパシタと、を含み、
前記第８スイッチング素子は、前記第３入力キャパシタと前記演算増幅器の前記出力端子との間を離接することを特徴とする請求項２または３に記載のスイッチドキャパシタ積分器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低消費電流で動作可能なスイッチドキャパシタ回路を備えるスイッチドキャパシタ積分器に関するものである。
【背景技術】
【０００２】
図７は、一般的なスイッチドキャパシタを備える積分器（スイッチドキャパシタ積分器）を示す図である。スイッチドキャパシタ積分器は、スイッチドキャパシタ回路１と、積分器２とを含んでいる。スイッチドキャパシタ回路１は、スイッチング素子３〜６と、入力キャパシタ７とを含んでいる。積分器２は、演算増幅器９と、帰還キャパシタ８と、を含んでいる。スイッチドキャパシタ回路１には入力端子１１があり、入力端子１１に入力されるアナログ信号を入力信号Ｖinとする。積分器２には出力端子１２があり、出力端子１２から出力されるアナログ信号を出力信号Ｖoutとする。
【０００３】
スイッチドキャパシタ回路１のスイッチング素子３、６にはスイッチ制御信号Ｓ1が入力される。スイッチング素子４、５には、スイッチ制御信号Ｓ2が入力される。第１制御信号Ｓ1とスイッチ制御信号Ｓ2とは、位相が半サイクルずれている。
図７に示したスイッチドキャパシタ回路１では、入力キャパシタ７の一端７ａはスイッチング素子３を介して入力端子１１に接続される。また、一端７ａは、スイッチング素子５を介して接地されている。また、入力キャパシタ７の他の一端７ｂは、スイッチング素子６を介して接地されると共に、スイッチング素子４を介して演算増幅器９の反転入力端子９ａに接続されている。
【０００４】
演算増幅器９では、非反転入力端子９ｂが接地され、出力端子９ｃが出力端子１２に接続されている。出力端子９ｃは、さらに、帰還キャパシタ８を介して反転入力端子９ａに接続されている。
次に、図７に示したスイッチドキャパシタ積分器の動作を説明する。図８は、図７に示したスイッチドキャパシタ積分器の動作を説明するための図である。図８（ａ）はスイッチ制御信号Ｓ1、図８（ｂ）はスイッチ制御信号Ｓ2、図８（ｃ）は出力信号Ｖoutを示している。図８（ａ）〜（ｃ）のいずれでも、縦軸は電圧を示し、横軸は時間を示している。
【０００５】
スイッチ制御信号Ｓ1、Ｓ2は前述したように半サイクルずれている。このため、スイッチ制御信号Ｓ1とスイッチ制御信号Ｓ2とのオン、オフのタイミングは、互いに反対になっている。図８（ｃ）において、出力信号Ｖoutの波形が反転しているのは、信号の極性が反転していることを示す。
スイッチ制御信号Ｓ1は、スイッチング素子３、６に入力される。スイッチ制御信号Ｓ1は、スイッチング素子３、６をオンまたはオフさせる。スイッチ制御信号Ｓ1によってスイッチング素子３、６がオンするときのスイッチドキャパシタ回路１の動作を、サンプリング動作という。サンプリング動作が行われている期間（サンプリング動作区間）では、スイッチ制御信号Ｓ2により、スイッチング素子４、５はオフになっている。
【０００６】
サンプリング動作区間では、入力信号Ｖinによって入力キャパシタ７が充電される。入力キャパシタ７に蓄えられる電荷は、実質的に入力信号Ｖinと入力キャパシタ７のキャパシタンスＣ1の積、Ｖin×Ｃ1で表される。
また、積分器２の帰還キャパシタ８では、先に入力された入力信号Ｖoに依存して蓄積された電荷が保持されている。サンプリング時に出力端子１２から出力される出力信号を出力信号Ｖoutとし、帰還キャパシタ８のキャパシタンスをキャパシタンスＣ0とすると、帰還キャパシタ８に保持される電荷は、Ｖout×Ｃ0で表される。
【０００７】
次に、スイッチ制御信号Ｓ2が、スイッチング素子４、５をオンにする。この動作を積分動作といい、積分動作が行われている期間（積分動作区間）にはスイッチ制御信号Ｓ1によってスイッチング素子３、６がオフされている。
積分動作区間では、演算増幅器９のセトリング時間が経過した後、演算増幅器９の反転入力端子９ａは、実質的に非反転入力端子９ｂと同電位、すなわち、仮想接地状態となる。このため、入力キャパシタ７に保持されている電荷は、完全に帰還キャパシタ８に移動される。前記したように、入力キャパシタ７に保持されている電荷はＶin×Ｃ1で表され、この電荷を帰還キャパシタ８のキャパシタンスＣ0で除算した電荷Ｖin×Ｃ1／Ｃ0が、サンプリング動作時の出力信号Ｖoutに加算される。このため、積分動作区間では、出力端子１２から、サンプリング動作区間のＶout（以下、Ｖout＿ｓと記す）＋Ｖin×Ｃ1／Ｃ0が、積分動作期間の出力信号Ｖout(以下、出力信号Ｖout＿ｉと記す)として出力される。
【０００８】
ここで、積分動作区間におけるスイッチドキャパシタ積分器の動作を詳細に説明する。
積分動作区間の開始直後、演算増幅器９では、スイッチング素子４、５がオンになった瞬間に適正な応答信号を出力することができない。このため、出力端子１２から出力される信号は、入力信号Ｖinから信号グランドへの変化に対し、サンプリングキャパシタＣ1及び帰還キャパシタＣ0を介したステップ応答を示す。
【０００９】
具体的には、出力端子１２から出力される出力信号Ｖout＿ｉは、出力端子１２から出力される最終値（スイッチドキャパシタ積分器から最終的に出力される出力値）とはいったん逆方向に振れてＶout−Ｖinとなる（図８のタイミングｔ1、ｔ2）。その後、出力信号Ｖout＿ｉは、演算増幅器９の応答によって最終値Ｖout＿ｓ＋Ｖin×Ｃ1／Ｃ0に向かってセトリングしていく。このような動作を、図９に示す。
【００１０】
図９は、図８に示したタイミングｔ1における出力信号Ｖout＿ｉを拡大して示した図である。図９の縦軸は電圧を示し、横軸は時間を示している。図９に示したように、図７に示したスイッチドキャパシタ積分器では、出力信号Ｖout＿ｉはいったん低下してからセトリング応答を示す。
次の信号サンプリング動作時になると、スイッチ制御信号Ｓ2により、スイッチング素子４、５がオフされている。このため、積分器２には、前の積分動作時に出力端子１２から出力されたＶout＿ｓ＋Ｖin×Ｃ1／Ｃ0が保持されている。このようなサンプリング／積分サイクルを繰り返すことにより、図７に示した回路は、スイッチドキャパシタ積分器として動作する。
このようなスイッチドキャパシタ積分器は、例えば、特許文献１に記載されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平７−６５０９１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記したスイッチドキャパシタ積分器では、積分動作時、セトリングが完了するまでに電荷を充電するため、演算増幅器９から帰還キャパシタに電荷を供給する必要がある。
帰還キャパシタ８への電荷の充電が積分動作区間内に十分に行われないと、出力信号Ｖoutに誤差成分が生まれる。誤差は、スイッチドキャパシタ積分器の精度を低下させる。精度と演算増幅器の低消費電流化とはトレードオフの関係になるため、従来のスイッチドキャパシタ積分器には、演算増幅器９における消費電流が多いという課題が生じる。
【００１３】
本発明は、上記した点に鑑みてなされたものであり、帰還キャパシタの充電を補助することによって演算増幅器の充電にかかる負荷を抑え、低消費電力化を実現できるスイッチドキャパシタ積分器を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記した課題を解決するため、本発明の一態様のスイッチドキャパシタ積分器は、演算増幅器（例えば図２、４に示した演算増幅器１２２）を含む積分回路（例えば図２、４に示した積分器１０２）と、前記演算増幅器の入力端子に信号を入力する第１スイッチドキャパシタ回路（例えば図２、４に示したスイッチドキャパシタ回路１０１）と、前記演算増幅器の出力端子と接続する出力端子を有する第２スイッチドキャパシタ回路（例えば図２に示したスイッチドキャパシタ回路１０３、図４に示したスイッチドキャパシタ回路４０３）と、を含み、前記積分回路及び前記第１スイッチドキャパシタ回路は、入力信号（例えば図２、４に示した入力信号Ｖin1）をサンプリングするサンプリング動作と、サンプリングされた電荷を積分する積分動作とを繰返し、前記第２スイッチドキャパシタ回路は、前記積分回路の積分動作中に出力信号を出力し、該出力信号が、前記積分回路から積分動作中に出力される信号に加算されることを特徴とする。
【００１５】
本発明の一態様のスイッチドキャパシタ積分器は、演算増幅器（例えば図２、４に示した演算増幅器１２２）を含む積分回路（例えば図２、４に示した積分器１０２）と、前記演算増幅器の入力端子に信号を入力する第１スイッチドキャパシタ回路（例えば図２、４に示したスイッチドキャパシタ回路１０１）と、前記演算増幅器の出力端子と接続する出力端子を有する第２スイッチドキャパシタ回路（例えば図２に示したスイッチドキャパシタ回路１０３、図４に示したスイッチドキャパシタ回路４０３）と、を含み、前記積分回路及び前記第１スイッチドキャパシタ回路は、入力信号をサンプリングするサンプリング動作と、サンプリングされた電荷を積分する積分動作とを繰返し、前記第２スイッチドキャパシタ回路は、キャパシタ（例えば図２に示したキャパシタ１３３、例えば図４に示したキャパシタ４３２）と、該キャパシタをサンプル、ホールド動作させるスイッチング素子（例えば図２に示したスイッチング素子１３１、１３２、例えば図４に示したスイッチング素子４３１、４３３）と、を含み、前記スイッチング素子は、前記キャパシタを、前記積分動作中にホールド動作させることを特徴とする。
【００１６】
本発明の一態様のスイッチドキャパシタ積分器は、前記第２スイッチドキャパシタ回路の前記スイッチング素子が、前記積分回路及び前記第１スイッチドキャパシタ回路のサンプリング動作区間終了後に前記ホールド動作が開始され、積分動作が終了する以前に終了するように前記キャパシタを動作させることが望ましい。
【００１７】
本発明の一態様のスイッチドキャパシタ積分器は、前記積分回路が、前記演算増幅器と、該演算増幅器の反転入力端子と出力端子との間に接続される帰還キャパシタ（例えば図２、図４に示した帰還キャパシタ１２１）と、を含み、前記第１スイッチドキャパシタ回路は、第１入力信号の入力端子と接続される第１スイッチング素子（例えば図２、図４に示したスイッチング素子１１１）と、前記第１スイッチング素子と直列に接続される第１入力キャパシタ（例えば図２、図４に示した入力キャパシタ１１５）と、前記第１入力キャパシタと、前記反転入力端子との間に接続される第２スイッチング素子（例えば図２、図４に示したスイッチング素子１１２）と、前記第１スイッチング素子、前記第１入力キャパシタ間と、グランドとを接続する第３スイッチング素子（例えば図２、図４に示したスイッチング素子１１３）と、前記第２スイッチング素子、前記第１入力キャパシタ間と、グランドとを接続する第４スイッチング素子（例えば図２、図４に示したスイッチング素子１１４）と、を含み、前記第２スイッチドキャパシタ回路は、第２入力信号の入力端子と接続される第５スイッチング素子（例えば図２に示したスイッチング素子１３１）と、前記第５スイッチング素子と直列に接続される第２入力キャパシタ（例えば図２に示した入力キャパシタ１３３）と、前記第５スイッチング素子、前記第２入力キャパシタ間と、グランドとを接続する第６スイッチング素子（例えば図２に示したスイッチング素子１３２）と、を含み、前記第２入力キャパシタの出力信号は、前記演算増幅器の前記出力端子に出力されることが望ましい。
【００１８】
本発明の一態様のスイッチドキャパシタ積分器は、前記積分回路は、前記演算増幅器と、該演算増幅器の反転入力端子と出力端子との間に接続される帰還キャパシタと、を含み、前記第１スイッチドキャパシタ回路は、第１入力信号の入力端子と接続される第１スイッチング素子と、前記第１スイッチング素子と直列に接続される第１入力キャパシタと、前記第１入力キャパシタと、前記反転入力端子との間に接続される第２スイッチング素子と、前記第１スイッチング素子、前記第１入力キャパシタ間と、グランドとを接続する第３スイッチング素子と、前記第２スイッチング素子、前記第１入力キャパシタ間と、グランドとを接続する第４スイッチング素子と、を含み、前記第２スイッチドキャパシタ回路は、第２入力信号の入力端子と接続される第７スイッチング素子（例えば図４に示したスイッチング素子４３１）と、前記第７スイッチング素子と直列に接続される第８スイッチング素子（例えば図４に示したスイッチング素子４３３）と、前記第７スイッチング素子、前記第８スイッチング素子間と、グランドとの間に設けられる第３入力キャパシタ（例えば図４に示した入力キャパシタ４３２）と、を含み、前記第８スイッチング素子は、前記第３入力キャパシタと前記演算増幅器の前記出力端子との間を離接することが望ましい。
【発明の効果】
【００１９】
本発明のスイッチドキャパシタ回路によれば、演算増幅器からの電荷の移動を減らすことができるため、従来法よりもスルーレートやユニティゲイン帯域の狭い演算増幅器でも十分なセトリングが期待でき、演算増幅器の消費電流を削減することが可能となる。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１実施形態のスイッチドキャパシタ積分器の回路構成を説明するための図である。
【図２】図１に示したスイッチドキャパシタ積分器をより具体的に示した図である。
【図３】第１実施形態のスイッチドキャパシタ積分器の動作を説明するための図である。
【図４】第２実施形態のスイッチドキャパシタ積分器を説明するための図である。
【図５】第２実施形態のスイッチドキャパシタ回路の動作を説明するための図である。
【図６】本発明の第１実施形態、第２実施形態の効果を説明するための図である。
【図７】一般的なスイッチドキャパシタを備える積分器を示した図である。
【図８】図７に示したスイッチドキャパシタ積分器の動作を説明するための図である。
【図９】図８に示したタイミングｔ1における出力信号Ｖoutを拡大して示した図である。
【発明を実施するための形態】
【００２１】
以下、本発明のスイッチドキャパシタ積分器の第１実施形態、第２実施形態を説明する。なお、第１実施形態、第２実施形態では、いずれもシングルエンドの構成例を示しているが、本発明は全差動回路でも実現することが可能である。
（第１実施形態）
・回路構成
図１は、本発明の第１実施形態のスイッチドキャパシタ積分器の回路構成を説明するための図である。第１実施形態のスイッチドキャパシタ積分器は、スイッチドキャパシタ回路１０１、積分器１０２、スイッチドキャパシタ回路１０３を備えている。図中に破線で示した範囲にある構成は、先に説明した従来のスイッチドキャパシタ積分器と同様の構成である。
【００２２】
図２は、図１に示したスイッチドキャパシタ積分器をより具体的に示した図である。スイッチドキャパシタ回路１０１は、スイッチング素子１１１、１１２、１１３、１１４と、入力キャパシタ１１５（キャパシタンスＣ1）を含んでいる。スイッチング素子１１１の一端は、入力端子１４１と接続されている。入力端子１４１に入力される信号を、入力信号Ｖin1と記す。
【００２３】
スイッチング素子１１１、入力キャパシタ１１５、スイッチング素子１１２は直列に接続されている。入力キャパシタ１１５の一端１１５ａとスイッチング素子１１１との間にはスイッチング素子１１３が接続され、スイッチング素子１１３は接地されている。また、入力キャパシタ１１５の他の一端１１５ｂとスイッチング素子１１２との間にはスイッチング素子１１４が接続され、スイッチング素子１１４は接地されている。
【００２４】
スイッチドキャパシタ回路１０３は、スイッチング素子１３１、１３２と、入力キャパシタ１３３（キャパシタンスＣ2）と、を含んでいる。スイッチング素子１３１の一端は、入力端子１４２と接続されている。入力端子１４２に入力される信号を、入力信号Ｖin2と記す。
スイッチング素子１３１、入力キャパシタ１３３は直列に接続されている。入力キャパシタ１３３の一端１３３ａとスイッチング素子１３１との間にはスイッチング素子１３２が接続され、スイッチング素子１３２は接地されている。
【００２５】
積分器１０２は、演算増幅器１２２と、帰還キャパシタ１２１（キャパシタンスＣ0）と、を含んでいる。演算増幅器１２２は、反転入力端子１２２ａ、非反転入力端子１２２ｂ、出力端子１２２ｃを備えている。帰還キャパシタ１２１は、演算増幅器１２２の出力端子１２２ｃと反転入力端子１２２ａとの間に設けられている。演算増幅器１２２の出力端子１２２ｃは、スイッチドキャパシタ積分器の出力端子１４３と、入力キャパシタ１３３の一端１３３ｂに接続されている。
【００２６】
一端１３３ｂはスイッチドキャパシタ回路１０３の出力端子１４５に接続されていて、出力端子１４５は、積分器１０２の出力端子１４３に出力されている。このような構成により、第１実施形態では、積分器１０２の出力信号にスイッチドキャパシタ回路１０３の出力信号が加算され、出力信号Ｖoutとなる。
以上の構成において、スイッチング素子１１１、１１４、１３１にはスイッチ制御信号Ｓ1が入力される。また、スイッチング素子１１２、１１３、１３２にはスイッチ制御信号Ｓ2が入力される。スイッチ制御信号Ｓ1、スイッチ制御信号Ｓ2は、それぞれ一定の周期で変化する信号であり、入力したスイッチング素子をその周期でオン、オフさせる。スイッチ制御信号Ｓ1とスイッチ制御信号Ｓ2とは、その位相が互いに半サイクルずれている。
【００２７】
・動作
次に、第１実施形態のスイッチドキャパシタ積分器の動作を説明する。
図３は、第１実施形態のスイッチドキャパシタ積分器の動作を説明するための図である。図３（ａ）はスイッチ制御信号Ｓ1、図３（ｂ）はスイッチ制御信号Ｓ2、図３（ｃ）は出力信号Ｖoutを示している。図３（ａ）〜（ｃ）のいずれでも、縦軸は電圧Ｖを示し、横軸は時間ｔを示している。スイッチ制御信号Ｓ1、Ｓ2の位相は前述したように半サイクルずれている。このため、スイッチ制御信号Ｓ1とスイッチ制御信号Ｓ2とのオン、オフのタイミングは、互いに反対になっている。
【００２８】
スイッチドキャパシタ積分器の動作には、スイッチ制御信号Ｓ1によってスイッチング素子１１１、１１４、１３１がオンする期間と、スイッチ制御信号Ｓ2によってスイッチング素子１１２、１１３、１３２がオンする期間とがある。スイッチング素子１１１、１１４、１３１がオンする動作を「サンプリング動作」といい、サンプリング動作が行われている期間を「サンプリング動作区間」という。
【００２９】
また、スイッチング素子１１２、１１３、１３２がオンする動作を「積分動作」といい、積分動作が行われている期間を「積分動作区間」という。サンプリング動作区間では、スイッチング素子１１２、１１３、１３２はオフ状態になっている。また、積分動作区間では、スイッチング素子１１１、１１４、１３１はオフ状態になっている。第１実施形態では、サンプリング動作区間の出力信号Ｖout＿ｓとし、積分動作区間の出力信号Ｖout＿ｉとする。なお、図３（ｃ）のＶoutは、サンプリング動作区間の出力信号Ｖout＿ｓと、積分動作区間の出力信号Ｖout＿ｉの両方を示している。
【００３０】
サンプリング動作区間では、入力端子１４１に入力されるアナログの入力信号Ｖin1によって入力キャパシタ１１５が充電される。入力キャパシタ１１５に蓄えられた電荷は、実質的に入力信号Ｖin1と入力キャパシタ１１５のキャパシタンスＣ1の積、Ｖin1×Ｃ1で表される。
また、サンプリング動作区間では、入力端子１４２に入力されるアナログ信号Ｖin2によって入力キャパシタ１３３が充電される。入力キャパシタ１３３に蓄えられた電荷は、実質的に入力信号Ｖin2と入力キャパシタ１３３のキャパシタンスＣ2の積、Ｖin2×Ｃ2で表される。このとき、積分器１０２は先に入力された信号に依存した電荷を帰還キャパシタ１２１に保持し、出力端子１４３から出力信号Ｖout＿ｓを出力する。帰還キャパシタ１２１に保持される電荷は、Ｖout＿ｓ×Ｃ0となる。
【００３１】
積分動作区間では、スイッチング素子１１２、１１３、１３２がオンになる。演算増幅器１２２の反転入力端子１２２ａは実質的に非反転入力端子１２２ｂと同電位、すなわち仮想接地状態となる。入力キャパシタ１１５に保持される電荷は、完全に帰還キャパシタ１２１に移動する。このような動作により、積分動作区間では、入力キャパシタ１１５に蓄えられた電荷Ｖin1×Ｃ1を帰還キャパシタ１２１のキャパシタンスＣ0で除算したＶin1×Ｃ1／Ｃ0が、サンプリング動作区間の出力信号Ｖout＿ｓに加算される。このため、積分動作区間では、出力端子１４３から出力信号Ｖout＿ｓ＋Ｖin1×Ｃ1／Ｃ0が出力信号Ｖout＿ｉとして出力される。
【００３２】
なお、このとき、スイッチドキャパシタ回路１０３の入力キャパシタ１３３に蓄えられている電荷Ｖin2×Ｃ2は、出力信号Ｖout＿ｉに影響を与えることがない。
ここで、積分動作区間のスイッチドキャパシタ回路１０３の動作を説明する。積分動作の開始時、スイッチング素子１１２及びスイッチング素子１１３と同時に、スイッチング素子１３２もオンになる。スイッチドキャパシタ回路１０１から積分器１０２に入力する入力信号は、Ｖin1からグランド電圧（信号グランド）へ変化する。また、スイッチドキャパシタ回路１０３においては、入力キャパシタ１３３に電荷を蓄積する電圧は、入力信号Ｖin2から信号グランドへ変化する。このとき、入力キャパシタ１３３は、ホールド状態になる。
【００３３】
このような変化に応じて、出力端子１４３から出力される出力信号Ｖout＿ｉは、入力キャパシタ１１５と帰還キャパシタ１２１とを介したステップ応答と、入力信号Ｖin2から信号グランドへの変化に対応する入力キャパシタ１３３を介したステップ応答とを加算したものになる。
以上の動作において、入力キャパシタ１１５、１３３、帰還キャパシタ１２１のキャパシタンスを適正に設定することにより、積分器１０２の消費電力を削減することができる。
【００３４】
すなわち、第１実施形態では、入力キャパシタ１１５のキャパシタンスＣ1、入力キャパシタ１３３のキャパシタンスＣ2、帰還キャパシタ１２１のキャパシタンスＣ0を以下のように設定する。
Ｃ2＝Ｃ0×Ｃ1／（Ｃ0−Ｃ1）
また、第１実施形態では、スイッチドキャパシタ回路１０１の入力信号Ｖin1と、スイッチドキャパシタ回路１０３の入力信号Ｖin2とを、以下のように設定する。
Ｖin2＝−Ｖin1
【００３５】
以上の条件を満たすことにより、スイッチドキャパシタ積分器の積分動作時の出力信号Ｖout＿ｉは、Ｖout＿ｓ＋Ｖin1×Ｃ1／Ｃ0となる。この出力信号は、先に背景技術で説明した、スイッチドキャパシタ積分器の最終的な出力信号に一致する。このような第１実施形態では、演算増幅器１２２の出力信号が帰還キャパシタ１２１の充電に消費されることがない。このため、図３（ｃ）のように、第１実施形態では、サンプリング動作区間の立下りと積分動作区間の立上りの境界において、出力信号の極性が反対方向に振れることがない。
以上のことから、第１実施形態のスイッチドキャパシタ積分器では、演算増幅器１２２に必要とされるスルーレートやユニティゲイン周波数などを大きく緩和できるため、演算増幅器１２２の低消費電流化が可能となる。
【００３６】
なお、本発明の第１実施形態は、以上説明した構成に限定されるものではない。すなわち、第１実施形態は、スイッチドキャパシタ回路１０１のステップ応答を補うことができれば本発明の効果を得ることができる。このため、スイッチドキャパシタ回路のサンプリング方式は、クロール型、バタフライ型と呼ばれるサンプリング形式でもよい。また、スイッチドキャパシタ回路１０３の入力信号Ｖin2は、−Ｖin1ではなく、Ｖin1、−Ｖin1をスケーリングしたα×Ｖin1、またはＶin1、−Ｖin1を離散値化した値であってもよい。
【００３７】
（第２実施形態）
・回路構成
次に、本発明の第２実施形態について説明する。第２実施形態のスイッチドキャパシタ積分器は、図１に示したスイッチドキャパシタ回路１０３と異なる構成のスイッチドキャパシタ回路４０３を備える点で第１実施形態のスイッチドキャパシタ積分器と相違する。このため、図１に示した構成と同様の構成については同様の符号を付し、その説明を一部略すものとする。
【００３８】
図４は、第２実施形態のスイッチドキャパシタ積分器を説明するための図である。第２実施形態のスイッチドキャパシタ積分器は、スイッチドキャパシタ回路１０１、積分器１０２、スイッチドキャパシタ回路４０３を備えている。スイッチング素子４３１にはスイッチ制御信号Ｓ1が入力されていて、スイッチング素子４３３にはスイッチ制御信号Ｓ3が入力されている。スイッチング素子は、各々入力されるスイッチ制御信号がオンのときにオンし、オフのときにオフするものとする。
【００３９】
第２実施形態のスイッチドキャパシタ積分器にあっても、スイッチドキャパシタ回路１０１の入力端子１４１から入力信号Ｖin1が入力される。また、積分器１０２には出力端子１４３が設けてあって、出力端子１４３からは出力信号Ｖoutが出力される。
スイッチドキャパシタ回路４０３は、スイッチング素子４３１、４３３と、入力キャパシタ４３２（キャパシタンスＣ2）と、を含んでいる。
【００４０】
スイッチング素子４３１とスイッチング素子４３３は、直列に接続されていて、スイッチング素子４３１、４３３間に入力キャパシタ４３２が接続されている。入力キャパシタ４３２の他の一端は接地されている。スイッチング素子４３１の一端には入力端子４４２が接続されている。
スイッチドキャパシタ回路４０３においては、入力端子４４２から入力信号Ｖin2が入力される。スイッチドキャパシタ回路４０３の出力端子４４３は、積分器１０２の出力端子１４３に接続されている。このような動作により、第２実施形態では、出力端子１２２ｃから出力される出力信号に、出力端子４４３から出力される出力信号が加算され、出力信号Ｖout＿ｉとして出力される。
【００４１】
・動作
図５（ａ）〜（ｄ）は、第２実施形態のスイッチドキャパシタ回路の動作を説明するための図である。図５（ａ）はスイッチ制御信号Ｓ1、図５（ｂ）はスイッチ制御信号Ｓ2、図５（ｃ）はスイッチ制御信号Ｓ3、図５（ｄ）は出力信号Ｖout＿ｓ、Ｖout＿ｉを示している。図５（ａ）〜（ｄ）のいずれでも、縦軸は電圧Ｖを示し、横軸は時間ｔを示している。スイッチ制御信号Ｓ1、Ｓ2は前述したように半サイクルずれている。このため、スイッチ制御信号Ｓ1とスイッチ制御信号Ｓ2とのオン、オフのタイミングは、互いに反対になっている。スイッチ制御信号Ｓ3は、スイッチ制御信号Ｓ2と共に立上り、スイッチ制御信号Ｓ2よりも早く立下がる。
【００４２】
サンプリング動作区間では、入力端子１４１に入力される入力信号Ｖin1により、入力キャパシタ１１５が充電される。このとき、入力端子４４２に入力される入力信号Ｖin2によって、入力キャパシタ４３２が充電される。入力キャパシタ１１５に蓄えられた電荷は、実質的に入力信号Ｖin1と入力キャパシタ１１５のキャパシタンスＣ1との積、Ｖin1×Ｃ1によって表される。
【００４３】
入力キャパシタ４３２に蓄えられた電荷は、実質的に入力信号Ｖin2と入力キャパシタ４３２のキャパシタンスＣ2の積、Ｖin2×Ｃ2によって表される。このとき、積分器１０２では、先に入力されていた入力信号に依存した電荷、Ｖout×Ｃ0を、キャパシタンスＣ0を有する帰還キャパシタ１２１が保持している。この結果、出力端子１４３からは、出力信号Ｖout＿ｓが出力される。
【００４４】
積分動作区間では、スイッチドキャパシタ回路４０３において、スイッチ制御信号Ｓ3がスイッチング素子４３３をオンにして、入力キャパシタ４３２のホールド動作が実行される。このとき、スイッチング素子４３１は、スイッチ制御信号Ｓ1によってオフされている。積分動作区間では、スイッチドキャパシタ回路１０１においては、スイッチ制御信号Ｓ１により、スイッチング素子１１１，１１４がオフ状態になっている。
【００４５】
演算増幅器１２２の反転入力端子１２２ａは、実質的に非反転入力端子１２２ｂと同電位、すなわち仮想接地状態となる。このため、スイッチドキャパシタ回路１０１の入力キャパシタ１１５に保持されていた電荷は、完全に帰還キャパシタ１２１に移動する。積分動作区間では、この電荷を帰還キャパシタ１２１のキャパシタンスＣ0で除算したＶin1×Ｃ1／Ｃ0が、サンプリング動作区間の出力信号Ｖout＿ｓに加算される。このため、出力端子１４３からは、Ｖout＿ｓ＋Ｖin1×Ｃ1／Ｃ0の出力信号が出力される。
【００４６】
このとき、入力キャパシタ４３２に蓄えられていた電荷、Ｖin2×Ｃ2は、出力信号に影響を与えない。
積分動作開始時、スイッチドキャパシタ回路１０１において、スイッチング素子１１２、１１３がオンになった瞬間、同時にスイッチング素子４３３もオンになる。このとき、入力信号Ｖin1から信号グランドへの変化に対応する入力キャパシタ１１５の応答と、帰還キャパシタ１２１を介したステップ応答とが出力端子１４３から出力される。また、スイッチドキャパシタ回路４０３からは、入力信号Ｖin2から信号グランドへの変化に対して出力される、入力キャパシタ４３２のステップ応答が出力端子１２２ｃに出力される。
【００４７】
このため、出力端子１４３からは、入力キャパシタ１１５の応答と、帰還キャパシタ１２１を介したステップ応答と、入力キャパシタ４３２のステップ応答とを足し合わせた信号が出力される。このような第２実施形態では、図５（ｄ）のように、積分動作区間の開始直後に出力信号Ｖout＿ｉが極性の反対の方向に振れることがない。
また、以上の動作において、第２実施形態では、入力キャパシタ１１５のキャパシタンスＣ1、入力キャパシタ４３２のキャパシタンスＣ2、帰還キャパシタ１２１のキャパシタンスＣ0を、以下のように設定する。
Ｃ2＝Ｃ0×Ｃ1／（Ｃ0−Ｃ1）
【００４８】
また、第２実施形態では、スイッチドキャパシタ回路１０１の入力信号Ｖin1と、スイッチドキャパシタ回路４０３の入力信号Ｖin2とを、以下のように設定する。
Ｖin2＝−Ｖin1
以上のようにすることにより、第２実施形態のスイッチドキャパシタ積分器からは、積分動作区間において、以下の出力信号が出力される。
α×Ｖout＿ｓ＋Ｖin1×Ｃ1／Ｃ0
ただし、α＝（Ｃ0／Ｃ1）／｛（Ｃ0／Ｃ1）＋Ｃ2｝
【００４９】
上記したα×Ｖout＿ｓ＋Ｖin1×Ｃ1／Ｃ0と、スイッチドキャパシタ積分器から最終的に出力される最終値（Ｖout＿ｓ＋Ｖin×Ｃ1／Ｃ0：Ｖin＝Ｖin1とする）とは、差分（１−α）×Ｖout＿ｓがある。ただし、第２実施形態の出力信号は、積分動作区間内に演算増幅器１２２の出力から帰還キャパシタ１２１に電荷を充電し、セトリングすることによって、出力信号Ｖ＿outが最終値Ｖout＿ｓ＋Ｖin×Ｃ1／Ｃ0に一致する。第２実施形態では、スイッチング素子４３３をスイッチ制御信号Ｓ3によってオフさせることにより、積分動作区間内で入力キャパシタ４３２が演算増幅器１２２の容量性負荷とならない。このため、第２実施形態では、セトリングを速やかに行って、出力信号を最終値に速やかに一致させることができる。
【００５０】
・効果
図６は、本発明の第１実施形態、第２実施形態の効果を説明するための図である。図６の縦軸は電圧を示し、横軸は時間を示している。図６に示したように、図１、図４に示したスイッチドキャパシタ積分器では、積分動作区間の開始直後から出力信号Ｖoutがほとんど低下せず、そのままセトリング応答に移行している。このため、本発明の第１実施形態、第２実施形態のスイッチドキャパシタ回路によれば、演算増幅器からの電荷の移動を減らすことができるため、背景技術で説明したスイッチドキャパシタ回路よりもスルーレートやユニティゲイン帯域の狭い演算増幅器でも十分なセトリングが期待でき、演算増幅器の消費電流を削減することが可能となる。
【００５１】
なお、以上説明した本発明の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらすすべての実施形態をも含む。さらに、本発明の範囲は、請求項１により画される発明の特徴の組み合わせに限定されるものではなく、すべての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
【産業上の利用可能性】
【００５２】
本発明は、スイッチドキャパシタ積分器全般に使用することが可能である。特に、演算増幅器の電力を削減することが必要なスイッチドキャパシタ積分器に有効である。
【符号の説明】
【００５３】
１０１、１０３、４０３  スイッチドキャパシタ回路
１０２  積分器
１１１、１１２、１１３、１１４、１３１、１３２、４３１、４３３  スイッチング素子
１１５、１３３、４３２  入力キャパシタ
１２１  帰還キャパシタ
１２２  演算増幅器
１２２ａ  反転入力端子
１２２ｂ  非反転入力端子
１２２ｃ  出力端子
１４１、１４２、４４２  入力端子
１４３、４４３  出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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