(57)【要約】【課題】デッドタイムを設けても正常に増幅動作を行えるようにする。【解決手段】増幅回路１は、差動入力信号を増幅して差動出力信号を生成する前置増幅部４と、差動出力信号を鋸波または三角波の基準信号と比較した結果に基づいて、差動出力信号をパルス幅変調して差動のＰＷＭ信号を生成するＰＷＭ変換部５と、差動のＰＷＭ信号を電力増幅して差動最終出力信号を生成する電力増幅部８と、を備える。電力増幅部８は、差動のＰＷＭ信号に同期した差動の駆動信号に基づいて、負荷を駆動するドライバ回路と、ドライバ回路内の電源端子と接地端子との間に貫通電流が流れないように、差動の駆動信号間にデッドタイムを設ける出力段制御部と、差動のＰＷＭ信号に基づいてデッドタイムを補償するためのパルス幅を追加した差動の駆動信号を生成して出力段制御部に供給する前置遅延補償部と、を有する。【選択図】図１
2013153318.tif 000002
【特許請求の範囲】
【請求項１】
差動入力信号を増幅して差動出力信号を生成する前置増幅部と、
前記差動出力信号を鋸波または三角波の基準信号と比較した結果に基づいて、前記差動出力信号をパルス幅変調して差動のＰＷＭ信号を生成するＰＷＭ変換部と、
前記差動のＰＷＭ信号を電力増幅して差動最終出力信号を生成する電力増幅部と、を備え、
前記電力増幅部は、
前記差動のＰＷＭ信号に同期した差動の駆動信号に基づいて、負荷を駆動するドライバ回路と、
前記ドライバ回路内の電源端子と接地端子との間に貫通電流が流れないように、前記差動の駆動信号間にデッドタイムを設ける出力段制御部と、
前記差動のＰＷＭ信号に基づいて前記デッドタイムを補償するためのパルス幅を追加した前記差動の駆動信号を生成して前記出力段制御部に供給する前置遅延補償部と、を有することを特徴とする増幅回路。
【請求項２】
前記前置遅延補償部は、前記差動のＰＷＭ信号の各パルス幅に前記デッドタイムを補償するためのパルス幅を付加した差動の拡張ＰＷＭ信号、あるいは前記差動のＰＷＭ信号間の位相差信号に前記デッドタイムを補償するためのパルス幅を付加した拡張位相差信号を、前記差動の駆動信号として前記出力段制御部に供給することを特徴とする請求項１に記載の増幅回路。
【請求項３】
前記前置遅延補償部は、
前記差動のＰＷＭ信号の一方のパルス幅に前記デッドタイムを補償するためのパルス幅を付加した第１拡張ＰＷＭ信号と、前記差動のＰＷＭ信号間の位相差信号のパルス幅に前記デッドタイムを補償するためのパルス幅を付加した拡張位相差信号との一つを選択する第１選択部と、
前記差動のＰＷＭ信号の他方のパルス幅に前記デッドタイムを補償するためのパルス幅を付加した第２拡張ＰＷＭ信号と、前記差動のＰＷＭ信号間の位相差信号のパルス幅に前記デッドタイムを補償するためのパルス幅を付加した拡張位相差信号との一つを選択する第２選択部と、を有し、
前記出力段制御部は、
前記第１選択部が選択した信号と、その反転信号とに前記デッドタイムを設ける第１デッドタイム生成部と、
前記第２選択部が選択した信号と、その反転信号とに前記デッドタイムを設ける第２デッドタイム生成部と、を有することを特徴とする請求項２に記載の増幅回路。
【請求項４】
前記出力段制御部および前記前置遅延補償部は、前記負荷に応じて、前記デッドタイムの時間長と前記デッドタイムを補償するためのパルス幅の時間長とを可変制御することを特徴とする請求項１乃至３のいずれかに記載の増幅回路。
【請求項５】
前記出力段制御部が設ける前記デッドタイムの時間長と、前記前置遅延補償部が付加するパルス幅の時間長とは等しいことを特徴とする請求項１乃至４のいずれかに記載の増幅回路。
【請求項６】
前記前置遅延補償部で付加するパルス幅の時間長さは、前記出力段制御部が設けるデッドタイムの時間長さ以上であることを特徴とする請求項１乃至４のいずれかに記載の増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、増幅回路に関する。
【背景技術】
【０００２】
携帯電話やデジタルオーディオプレーヤなどでは、電力効率に優れて小型化が可能なクラスＤアンプを用いる例が増えている。
【０００３】
クラスＤアンプでは、差動入力信号を鋸波または三角波の基準信号と比較して差動のＰＷＭ信号を生成して、この差動のＰＷＭ信号に基づいてドライバ回路を駆動する。クラスＤアンプでは、差動のＰＷＭ信号の信号論理が変化するたびに電力を消費するため、差動のＰＷＭ信号同士の位相差信号に基づいてドライバ回路を駆動する、クラスBDアンプが注目されている。
【０００４】
クラスBDアンプでは、差動のＰＷＭ信号同士が位相差を有するときのみ、パルス信号が生成されて電力が消費されるため、クラスＤアンプよりも、消費電力を削減できる。
【０００５】
クラスＤアンプやクラスBDアンプでは、ドライバ回路の出力段は、電源端子と接地端子の間にＰＭＯＳトランジスタとＮＭＯＳトランジスタを縦続接続した回路構成になっており、ＰＭＯＳトランジスタとＮＭＯＳトランジスタが同時にオンさせると、電源端子と接地端子間に貫通電流が流れて、消費電力が増大するという問題がある。
【０００６】
そこで、これらトランジスタのゲートに入力される差動のＰＷＭ信号に強制的にデッドタイムを設けて、これらトランジスタのオン／オフが切り替わる際に、両トランジスタがいったんともにオフになるようにしている。
【０００７】
ところが、クラスBDアンプは、差動のＰＷＭ信号同士の位相差信号に基づいてドライバ回路を駆動するため、位相差信号のパルス幅がもともと狭いという特徴がある。このため、デッドタイムを設けようとすると、位相差信号のパルス幅がすべてなくなってしまうおそれがあり、正常に増幅動作が行えなくなってしまう。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許公報７，７９５，９７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本実施形態は、デッドタイムを設けても正常に増幅動作を行うことが可能な増幅回路を提供する。
【課題を解決するための手段】
【００１０】
本実施形態によれば、差動入力信号を増幅して差動出力信号を生成する前置増幅部と、
前記差動出力信号を鋸波または三角波の基準信号と比較した結果に基づいて、前記差動出力信号をパルス幅変調して差動のＰＷＭ信号を生成するＰＷＭ変換部と、
前記差動のＰＷＭ信号を電力増幅して差動最終出力信号を生成する電力増幅部と、を備え、
前記電力増幅部は、
前記差動のＰＷＭ信号に同期した差動の駆動信号に基づいて、負荷を駆動するドライバ回路と、
前記ドライバ回路内の電源端子と接地端子との間に貫通電流が流れないように、前記差動の駆動信号間にデッドタイムを設ける出力段制御部と、
前記差動のＰＷＭ信号に基づいて前記デッドタイムを補償するためのパルス幅を追加した前記差動の駆動信号を生成して前記出力段制御部に供給する前置遅延補償部と、を有することを特徴とする増幅回路が提供される。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態に係る増幅回路１の概略構成を示すブロック図。
【図２】クラスBDアンプの基本動作を説明する図。
【図３】電力増幅部８の内部構成の一例を示す回路図。
【図４】第１前置遅延補償部１２ａと第１出力段制御部１３ａの動作タイミング図。
【図５】第２前置遅延補償部１２ｂと第２出力段制御部１３ｂの動作タイミング図。
【図６】第２の実施形態に係る電力増幅部８の内部構成を示す回路図。
【図７】第３の実施形態に係る電力増幅部８の内部構成を示す回路図。
【図８】パルス幅付加回路２１の内部構成の一例を示すブロック図。
【発明を実施するための形態】
【００１２】
以下、図面を参照しながら、本発明の実施形態を説明する。
【００１３】
（第１の実施形態）
図１は第１の実施形態に係る増幅回路１の概略構成を示すブロック図である。図１の増幅回路１は、差動入力端子ＩＮＰ，ＩＮＭに入力された差動入力信号のそれぞれをＰＷＭ信号に変換して、これらＰＷＭ信号の位相差信号を増幅して差動最終出力信号を生成する、いわゆるクラスBDアンプである。
【００１４】
図２はクラスBDアンプの基本動作を説明する図である。図１の増幅回路１は、入力切替部２の差動入力端子ＩＮＰ，ＩＮＭに入力された差動入力信号を前置増幅部４において前置増幅した差動出力信号ＡｉｎＰ，ＡｉｎＭのそれぞれを鋸波状の基準信号と比較して、差動のＰＷＭ信号（ＰＷＭＰ信号とＰＷＭＭ信号）をＰＷＭ変換部５にて生成する。そして、電力増幅部８においてこれらＰＷＭＰ信号とＰＷＭＭ信号の位相差信号ＰＷＭＰ−ＢＤ，ＰＷＭＭ−ＢＤに基づいてドライバ回路を駆動して、差動最終出力信号ＯＵＴＰ，ＯＵＴＭを生成する。
【００１５】
このようなクラスBD増幅動作を行う本実施形態に係る増幅回路１は、差動最終出力信号ＯＵＴＰ，ＯＵＴＭを生成するドライバ回路内に貫通電流が流れないようにデッドタイムを設ける際に、デッドタイムによって差動の位相差信号のパルス幅が消えたり、狭くなりすぎないように、デッドタイム補償回路を設ける点に特徴がある。
【００１６】
また、本実施形態に係る増幅回路１では、増幅回路１内の各部で生じたＤＣオフセットの補正とＰＷＭ信号のデューティ補正（以下、総称してキャリブレーションと呼ぶ）を実施できるようにしている。キャリブレーションを行う際には、差動入力端子ＩＮＰ，ＩＮＭに入力された差動入力信号は強制的に無信号化される。また、キャリブレーションにより最終的に得られたＤＣオフセット補正量とデューティ補正量は、キャリブレーション終了後の通常動作時にもそのまま用いられる。なお、通常動作とは、増幅回路１が行う差動入力信号のクラスBD増幅動作を指す。
【００１７】
以下、図１を用いて本実施形態に係る増幅回路１について詳細に説明する。図１の増幅回路１は、入力切替部２と、基準電圧発生器３と、前置増幅部４と、ＰＷＭ変換部５と、キャリブレーション部６と、キャリブレーション用Ｄ／Ａ変換器７と、電力増幅部８と、帰還増幅部９とを備えている。
【００１８】
入力切替部２は、キャリブレーション実施時には差動入力信号を同一電圧レベルの基準電圧信号に設定する。前置増幅部４は、差動入力信号を増幅して差動出力信号を生成する。ＰＷＭ変換部５は、差動出力信号を鋸波または三角波の基準信号と比較した結果に基づいて、差動出力信号をパルス幅変調して差動のＰＷＭ信号を生成する。
【００１９】
キャリブレーション部６は、キャリブレーション実施時には、差動のＰＷＭ信号同士の位相差に応じたデジタルオフセット調整信号とＰＷＭ信号のデジタルデューティ調整信号を生成する。キャリブレーション用Ｄ／Ａ変換器７は、キャリブレーション実施時には、デジタルオフセット調整信号をアナログ変換したアナログオフセット調整信号とデジタルデューティ調整信号をアナログ変換したアナログデューティ調整信号を生成する。前置増幅部４は、キャリブレーション実施時には、前置増幅部４から出力される差動出力信号の電圧差が小さくなるようにアナログオフセット調整信号に基づいて差動出力信号の電圧レベルを調整する。ＤＣオフセットやデューティのキャリブレーションを行うことが可能になる。
【００２０】
また、本実施形態に係るキャリブレーション部６は、ＰＷＭ変換部５で生成された差動のＰＷＭ信号をそのまま電力増幅部８に出力する。
【００２１】
電力増幅部８は、キャリブレーション部６から出力された差動のＰＷＭ信号を電力増幅して差動最終出力信号ＯＵＴＰ，ＯＵＴＭを生成する。電力増幅部８は、デッドタイム補償回路１０と、ドライバ回路１１とを有する。デッドタイム補償回路１０は、ＰＷＭ変換部５で生成された差動のＰＷＭ信号の位相差信号を生成して、この位相差信号にデッドタイムを設けるとともに、デッドタイム補償用のパルス幅を付加する。
【００２２】
図３は電力増幅部８の内部構成の一例を示す回路図である。図示のように、電力増幅部８内のデッドタイム補償回路１０は、前置遅延補償部１２と、出力段制御部１３とを有する。
【００２３】
前置遅延補償部１２は、差動のＰＷＭ信号に基づいてデッドタイム補償用のパルス幅を追加した差動信号を生成して出力段制御部１３に供給する。出力段制御部１３は、前置遅延補償部１２が生成した差動信号に基づいてドライバ回路１１を駆動するための差動駆動信号を生成し、この差動駆動信号にデッドタイムを設けて、ドライバ回路１１内の電源端子と接地端子との間に貫通電流が流れないようにする。
【００２４】
図３に示すように、前置遅延補償部１２と出力段制御部１３は、それぞれ２つに分かれている。図３の上半分の回路は、差動のＰＷＭ信号の一方（ＰＷＭＰ信号）が他方（ＰＷＭＭ信号）よりもパルス幅が大きいときに、ドライバ回路１１の出力端子ＯＵＴＰをハイレベルにする。図３の下半分の回路は、ＰＷＭＭ信号がＰＷＭＰ信号よりもパルス幅が大きいときに、ドライバ回路１１の出力端子ＯＵＴMをハイレベルにする。
【００２５】
以下では、前置遅延補償部１２の上半分を第１前置遅延補償部１２ａ、下半分を第２前置遅延補償部１２ｂと呼び、出力段制御部１３の上半分を第１出力段制御部１３ａ、下半分を第２出力段制御部１３ｂと呼ぶ。
【００２６】
第１前置遅延補償部１２ａと第２前置遅延補償部１２ｂの回路構成は共通であり、また、第１出力段制御部１３ａと第２出力段制御部１３ｂの回路構成も共通である。そこで、以下では、代表して、第１前置遅延補償部１２ａと第１出力段制御部１３ａの内部構成を説明する。
【００２７】
第１前置遅延補償部１２ａは、ＰＷＭＰ信号にデッドタイム補償用のパルス幅を付加した拡張ＰＷＭＰ信号を生成するパルス幅付加回路２１と、拡張ＰＷＭＰ信号とＰＷＭＰ信号の論理和信号を生成する第１ＯＲ回路２２と、ＰＷＭＭ信号同士の論理和信号を生成する第２ＯＲ回路２３と、ＰＷＭＰ信号とＰＷＭＭ信号の排他的論理和信号を生成する第１ＸＯＲ回路２４と、第１ＯＲ回路２２の出力信号と第２ＯＲ回路２３の出力信号との排他的論理和信号を生成する第２ＸＯＲ回路２５と、ＰＷＭＰ信号と第１ＸＯＲ回路２４の出力信号との論理積信号を生成する第１ＡＮＤ回路２６と、第１ＯＲ回路２２の出力信号と第２ＸＯＲ回路２５の出力信号との論理積信号を生成する第２ＡＮＤ回路２７と、第１ＡＮＤ回路２６の出力エッジでラッチ動作を行うＦ／Ｆ２８と、第２ＡＮＤ回路２７の出力信号とＦ／Ｆ２８の出力信号との論理積信号を生成する第３ＡＮＤ回路２９と、を有する。
【００２８】
第１出力段制御部１３ａは、第１および第２デッドタイム生成部３１，３２と、第２デッドタイム生成部３２の出力信号と第１前置遅延補償部１２ａの出力信号との否定論理積信号を生成する第１ＮＡＮＤ回路３３と、第１前置遅延補償部１２ａの出力信号の反転信号を生成するインバータ３４と、第１デッドタイム生成部の出力信号とインバータ３４の出力信号との否定論理積信号を生成する第２ＮＡＮＤ回路３５と、を有する。
【００２９】
第１および第２デッドタイム生成部３１，３２はそれぞれ遅延回路であり、第１ＮＡＮＤ回路３３と第２ＮＡＮＤ回路３５はセット−リセットＦ／Ｆを構成している。このセット−リセットＦ／Ｆの出力端子に遅延回路からなる第１および第２デッドタイム生成部３１，３２を接続することで、セット−リセットＦ／Ｆの出力信号のパルス幅を、遅延回路の遅延時間分だけ狭めることができ、これがすなわち、デッドタイムを設けることに相当する。
【００３０】
図４は第１前置遅延補償部１２ａと第１出力段制御部１３ａの動作タイミング図である。図４の例では、ＰＷＭＰ信号がＰＷＭＭ信号よりもパルス幅が大きい例を示している。この場合、ＰＷＭＭ信号は時刻ｔ１〜ｔ２の間ハイであり、ＰＷＭＰ信号は時刻ｔ１〜ｔ３の間ハイである。ＰＷＭＰ信号がロウに落ちる時刻ｔ３から時刻ｔ４まで、第１前置遅延補償部１２ａはＰＷＭＰ信号のパルス幅を拡張する。したがって、第１ＯＲ回路２２の出力信号ａ１は、時刻ｔ１〜ｔ５の間ハイを維持する。第２ＯＲ回路２３の出力信号ｂ１は、ＰＷＭＭ信号と同じ波形であり、第２ＸＯＲ回路２５の出力信号と第２ＡＮＤ回路２７の出力信号ｄ１は、時刻ｔ２〜ｔ５の間ハイになる。
【００３１】
Ｆ／Ｆ２８は、第１ＡＮＤ回路２６の出力信号がハイになる時刻ｔ２でハイに変わる。したがって、第３ＡＮＤ回路２９の出力信号ｃ１は、時刻ｔ２〜ｔ５の間ハイになる。
【００３２】
第１出力段制御部１３ａ内の第１および第２デッドタイム生成部３１，３２は、時刻ｔ４〜ｔ６の間デッドタイムＴを設ける。これにより、ドライバ回路１１を駆動するための信号ＰＯＮ１の幅がＴだけ狭くなるが、第１前置遅延補償部１２ａ内のパルス幅付加回路２１によりデッドタイムＴ分だけパルス幅を付加したことから、ＰＯＮ１のパルスが消えることはなく、図４に示すように、Δｔ分のパルス幅は確保できる。
【００３３】
一方、ドライバ回路１１を駆動するための信号ＮＯＮ１は、第２デッドタイム生成部３２を設けることで、時刻ｔ２〜ｔ４の間パルス幅が狭められて、時刻ｔ４〜ｔ８までロウになる。
【００３４】
第１および第２前置遅延補償部１２ａ，１２ｂ内のパルス幅付加回路２１が生成するパルス幅の時間長さと、第１および第２出力段制御部１３ａ，１３ｂ内のデッドタイム生成回路が生成するデッドタイムの時間長さとは、理想的には同じであるのが望ましいが、必ずしも同一である必要はない。ただし、第１および第２前置遅延補償部１２ａ，１２ｂ内のパルス幅付加回路２１が生成するパルス幅の時間長さが第１および第２出力段制御部１３ａ，１３ｂ内のデッドタイム生成回路が生成するデッドタイムの時間長さよりも短いと、場合によっては、差動最終出力信号ＯＵＴＰ，ＯＵＴＭのパルスが消失してしまうおそれがある。よって、第１および第２前置遅延補償部１２ａ，１２ｂ内のパルス幅付加回路２１が生成するパルス幅の時間長さは、第１および第２出力段制御部１３ａ，１３ｂ内のデッドタイム生成回路が生成するデッドタイムの時間長さよりも長い方がよい。
【００３５】
図５は第２前置遅延補償部１２ｂと第２出力段制御部１３ｂの動作タイミング図である。図５の例でも、ＰＷＭＰ信号がＰＷＭＭ信号よりもパルス幅が大きい例を示している。第２前置遅延補償部１２ｂでも、第１ＯＲ回路２２の出力信号ａ２は、パルス幅付加回路２１で付加したパルス幅Ｔ分、ハイが長く続くが、Ｆ／Ｆ２８の出力信号MＳＴＡＴＥはロウを維持するため、第２出力段制御部１３ｂの出力信号ＰＯＮ２とＮＯＮ２の論理は固定のままである。したがって、第２出力段制御部１３ｂに接続されたドライバ回路１１の出力端子ＯＵＴMはロウを維持する。
【００３６】
このように、第１の実施形態では、電力増幅部８内にデッドタイム補償回路１０を設けてパルス幅付加回路２１でＰＷＭ信号のパルス幅を拡張するため、デッドタイム生成用にパルス幅を狭めても、パルス幅が完全に消失するおそれがなくなる。
【００３７】
より具体的には、第１の実施形態では、ＰＷＭＰ信号がＰＷＭＭ信号よりもパルス幅が大きい場合は、第１前置遅延補償部１２ａ内のパルス幅付加回路２１で、ＰＷＭＰ信号のパルス幅を付加した拡張ＰＷＭＰ信号を生成する。これにより、第１出力段制御部１３ａ内の第１および第２デッドタイム生成部３１，３２で、ＰＯＮ１信号とＮＯＮ１信号のパルス幅をデッドタイム分狭くしても、これら信号のパルス幅が消失しなくなる。したがって、ＰＷＭ信号の位相差信号を増幅するクラスBD増幅動作を行う場合でも、安定に負荷を駆動できる。
【００３８】
（第２の実施形態）
上述した第１の実施形態では、クラスBD増幅動作を行う増幅回路１を例に取って説明したが、以下に説明する第２の実施形態に係る増幅回路１は、クラスＤ増幅動作とクラスBD増幅動作とを切り替え可能にしたことを特徴とする。
【００３９】
図６は第２の実施形態に係る電力増幅部８の内部構成を示す回路図である。図６では、図３と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
【００４０】
図６の電力増幅部８は、第１前置遅延補償部１２ａと第２前置遅延補償部１２ｂの内部にそれぞれマルチプレクサ（第１選択部と第２選択部）３６を設けた点で、図３の電力増幅部８とは異なっている。
【００４１】
このマルチプレクサ３６は、第１ＯＲ回路２２の出力信号ａ１と第３ＡＮＤ回路２９の出力信号ｅ１のいずれかを、クラスＤ／クラスBD切替信号ＳＥＬの論理により選択する。図４の動作タイミング図から明らかなように、第１ＯＲ回路２２の出力信号ａ１は、ＰＷＭＰ信号またはＰＷＭＭ信号のパルス幅を拡張した信号であるのに対して、第３ＡＮＤ回路２９の出力信号ｅ１は、ＰＷＭＰ信号とＰＷＭＭ信号の位相差信号のパルス幅を拡張した拡張位相差信号である。したがって、マルチプレクサ３６は、切替信号ＳＥＬによりクラスＤを選択する場合は、第１ＯＲ回路２２の出力信号ａ１を選択し、切替信号ＳＥＬによりクラスBDを選択する場合は、第３ＡＮＤ回路２９の出力信号ｅ１を選択する。
【００４２】
第１前置遅延補償部１２ａ内のマルチプレクサ３６と第２前置遅延補償部１２ｂ内のマルチプレクサ３６で選択された信号は、差動の駆動信号に対応する。
【００４３】
これにより、第１出力段制御部１３ａと第２出力段制御部１３ｂは、マルチプレクサ３６が第１ＯＲ回路２２の出力信号ａ１を選択した場合は、ＰＷＭＰ信号またはＰＷＭＭ信号のパルス幅を拡張した信号からデッドタイム補償用のパルス幅を削除した信号を生成する。この場合は、クラスＤ増幅動作を行うことになる。また、第１出力段制御部１３ａと第２出力段制御部１３ｂは、マルチプレクサ３６が第３ＡＮＤ回路２９の出力信号ｅ１を選択した場合は、ＰＷＭＰ信号とＰＷＭＭ信号の位相差信号のパルス幅を拡張した信号からデッドタイム補償用のパルス幅を削除した信号を生成する。この場合は、クラスBD増幅動作を行うことになる。
【００４４】
このように、第２の実施形態では、第１前置遅延補償部１２ａと第２前置遅延補償部１２ｂの内部に、クラスＤ／クラスBD切替信号ＳＥＬで信号選択を切り替えるマルチプレクサ３６を設けるため、必要に応じて、クラスＤ増幅動作とクラスBD増幅動作を簡易に切り替えることができる。したがって、本実施形態は、クラスＤの増幅回路１にも、クラスBDの増幅回路１にも適用可能である。
【００４５】
（第３の実施形態）
第３の実施形態は、第１前置遅延補償部１２ａと第２前置遅延補償部１２ｂの内部に設けられるパルス幅付加回路２１で付加するパルス幅の時間長さと、第１出力段制御部１３ａと第２出力段制御部１３ｂの内部に設けられる第１および第２デッドタイム生成部３１，３２が生成するデッドタイムの時間長さとを可変制御するものである。
【００４６】
図７は第３の実施形態に係る電力増幅部８の内部構成を示す回路図である。図７では、図６と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
【００４７】
図７の電力増幅部８では、第１前置遅延補償部１２ａと第２前置遅延補償部１２ｂの内部に設けられるパルス幅付加回路２１で付加するパルス幅の時間長さを可変制御可能とし、かつ、第１出力段制御部１３ａと第２出力段制御部１３ｂの内部に設けられる第１および第２デッドタイム生成部３１，３２が生成するデッドタイムの時間長さを可変制御可能としている。
【００４８】
パルス幅付加回路２１で付加するパルス幅の時間長さと、第１および第２デッドタイム生成部３１，３２が生成するデッドタイムの時間長さとを可変制御する理由は、本実施形態に係る増幅回路１に接続される負荷の種類により、オン特性が異なっており、差動最終出力信号ＯＵＴＰ，ＯＵＴＭの最適なパルス幅も変化するためである。そこで、本実施形態では、負荷の種類に応じて、パルス幅付加回路２１で付加するパルス幅と、第１および第２デッドタイム生成部３１，３２で生成するデッドタイムの時間長さを調整している。
【００４９】
図８はパルス幅付加回路２１の内部構成の一例を示すブロック図である。図８のパルス幅付加回路２１は、直列接続された４つのパルス幅付加部４１〜４４と、隣接する２個のパルス幅付加部の出力から一つを選択する２つの前段マルチプレクサ４５ａ，４５ｂと、これら前段マルチプレクサ４５ａ，４５ｂの出力から一つを選択する後段マルチプレクサ４６とを有する。この後段マルチプレクサ４６は、直列接続された４つのパルス幅付加部４１〜４４の各出力の中から一つを選択する。
【００５０】
図８のパルス幅付加回路２１によれば、マルチプレクサ４６の選択信号ＤＳＥＬ［０：１］により、４種類のパルス幅の切替を行うことができる。
【００５１】
なお、第１および第２デッドタイム生成部３１，３２も、図８と同様の回路で構成可能である。
【００５２】
このように、第３の実施形態では、パルス幅付加回路２１で付加するパルス幅の時間長さと第１および第２デッドタイム生成部３１，３２が生成するデッドタイムの時間長さを可変制御するため、増幅回路１に接続される負荷の種類に応じて最適な時間長さのパルス幅とデッドタイムを設定でき、種々の負荷を安定に駆動することができる。
【００５３】
なお、パルス幅付加回路２１で付加するパルス幅の時間長さと第１および第２デッドタイム生成部３１，３２が生成するデッドタイムの時間長さは、通常は同じにするのが望ましいが、必ずしも同じにする必要はなく、第１の実施形態で説明したように、例えばパルス幅付加回路２１で付加するパルス幅の時間長さは、第１および第２デッドタイム生成部３１，３２が生成するデッドタイム以上に設定される。
【００５４】
（その他の変形例）
上述した第１〜第３の実施形態では、増幅回路１のＤＣオフセット補正とＰＷＭ信号のデューティ補正を行うキャリブレーション部６を増幅回路１に設ける例を説明したが、本実施形態はデッドタイム補償を行う点に特徴があるため、キャリブレーション部６は省略してもよい。その場合、入力切替部２、キャリブレーション用Ｄ／Ａ変換部７なども省略可能である。
【００５５】
また、第２および第３の実施形態では、クラスＤ増幅動作とクラスBD増幅動作を切り替えできる例を説明したが、クラスＤ増幅動作のみを行う増幅回路１にデッドタイム補償回路１０を設けてもよい。
【００５６】
本発明の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本発明の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【符号の説明】
【００５７】
１  増幅回路
２  入力切替部
３  基準電圧発生器
４  前置増幅部
５  ＰＷＭ変換部
６  キャリブレーション部
７  キャリブレーション用Ｄ／Ａ変換器
８  電力増幅部
９  帰還増幅部
１０  デッドタイム補償回路
１１  ドライブ回路
１２  前置遅延補償部
１２ａ  第１前置遅延補償部
１２ｂ  第２前置遅延補償部
１３  出力段制御部
１３ａ  第１出力段制御部
１３ｂ  第２出力段制御部
２１  パルス幅付加回路
３１  第１デッドタイム生成部
３２  第２デッドタイム生成部
【図１】
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【図２】
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【図３】
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【図６】
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【図７】
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【図８】
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【図４】
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【図５】
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