(57)【要約】【課題】２段のＬＤＤ構造を精度よく形成することが可能な半導体装置の製造方法を提供する。【解決手段】ゲート電極３０ｇをマスクとして半導体層３０ａに不純物イオンを注入する工程と、ゲート電極３０ｇ及びチャネル領域３０ｃのチャネル長方向における両端のそれぞれに隣接する第１領域４１ａと平面的に重なる第１レジストパターン４１を形成する工程と、第１レジストパターン４１をマスクとして半導体層３０ａに不純物イオンを注入する工程と、少なくとも片側の第１領域４１ａのチャネル領域３０ｃと反対側に隣接する第２領域４２ａと平面的に重なる第２レジストパターン４２を形成する工程と、第１レジストパターン４１及び第２レジストパターン４２をマスクとして半導体層３０ａに不純物イオンを注入する工程と、第１レジストパターン４１及び第２レジストパターン４２を除去する工程と、を有する。【選択図】図１０
2013153040.tif 000002
【特許請求の範囲】
【請求項１】
基板上に半導体層を形成する半導体層形成工程と、
前記半導体層のチャネル領域に平面的に重なるゲート電極を形成するゲート電極形成工程と、
前記ゲート電極をマスクとして前記半導体層に不純物イオンを注入する第１注入工程と、
前記ゲート電極及び前記チャネル領域のチャネル長方向における両端のそれぞれに隣接する第１領域と平面的に重なる第１レジストパターンを形成する第１レジストパターン形成工程と、
前記第１レジストパターンをマスクとして前記半導体層に前記不純物イオンを注入する第２注入工程と、
少なくとも片側の前記第１領域の前記チャネル領域と反対側に隣接する第２領域と平面的に重なる第２レジストパターンを形成する第２レジストパターン形成工程と、
前記第１レジストパターン及び前記第２レジストパターンをマスクとして前記半導体層に前記不純物イオンを注入する第３注入工程と、
前記第１レジストパターン及び前記第２レジストパターンを除去する除去工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記第２レジストパターン形成工程は、前記第１レジストパターン及び前記第２領域と平面的に重なるように前記第２レジストパターンを形成することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法であって、
前記第２レジストパターン形成工程は、前記第２領域及び前記第１レジストパターンの一部の領域と平面的に重なるように前記第２レジストパターンを形成することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１に記載の半導体装置の製造方法であって、
前記第２レジストパターン形成工程は、片側の前記第２領域及び前記第１レジストパターンの一部の領域と平面的に重なるように前記第２レジストパターンを形成することを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至請求項４のいずれか一項に記載の半導体装置の製造方法であって、
前記第１レジストパターンを基準として前記第２レジストパターンの位置決めを形成する位置決め形成工程を有することを特徴とする半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法であって、
前記第１レジストパターン形成工程は、前記第１レジストパターンを形成すると同時に前記第１レジストパターンと同じ材料のアライメントマークを形成し、
前記第２レジストパターン形成工程は、前記アライメントマークを基準にして前記第２レジストパターンを形成することを特徴とする半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法であって、
前記アライメントマークは、前記半導体装置が複数面付けされたウエハに対して形成することを特徴とする半導体装置の製造方法。
【請求項８】
請求項６に記載の半導体装置の製造方法であって、
前記アライメントマークは、前記半導体装置に対して形成することを特徴とする半導体装置の製造方法。
【請求項９】
請求項６に記載の半導体装置の製造方法であって、
前記アライメントマークは、前記半導体装置が複数面付けされたウエハと、前記半導体装置との両方に対して形成することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１乃至請求項９のいずれか一項に記載の半導体装置の製造方法であって、
前記半導体層のソース領域とデータ線とが電気的に接続され、
前記半導体層のドレイン領域と画素電極とが電気的に接続されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＤＤ構造を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
上記半導体装置は、例えば、直視型ディスプレイやライトバルブなどにおいて、画素毎に配置されたスイッチング用薄膜トランジスター（Thin Film Transistor）として用いられる。このような用途に用いられる半導体装置は、画素の保持特性を向上させるために、ＬＤＤ（Lightly Doped Drain）構造を有することにより、リーク電流の発生を抑制することが求められる。
【０００３】
例えば、特許文献１には、チャネル領域とソース／ドレイン領域との間に、不純物の濃度が段階的に変化した２段のＬＤＤ構造を有する半導体装置を用いることにより、リーク電流の発生を軽減させる技術が開示されている。
【０００４】
また、特許文献２には、シュリンク剤を用いてレジスト膜の大きさを制御することによりＬＤＤ構造を形成する技術が開示されている。
【０００５】
また、特許文献３には、レジスト膜にアッシング処理を施し、除々にレジスト膜を小さくすることによりＬＤＤ構造を形成する技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−９４９０号公報
【特許文献２】特開２００７−３１１４９５号公報
【特許文献３】特開２００２−３５３２３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記特許文献１に記載の方法では、２段のＬＤＤ構造を形成するためにレジスト膜を２回剥離しており、更なるプロセスの簡略化が求められている。また、最初に用いたレジスト膜を剥離するので、次に形成するレジスト膜の位置合わせ方法が難しく、ＬＤＤ領域の大きさがばらつくという課題がある。
【０００８】
また、特許文献２に記載の方法では、用いる材料の制御が難しく、２段のＬＤＤ構造を精度よく形成することが困難である。また、用いる材料が限定されてしまうという課題がある。特許文献３に記載の方法では、アッシングの制御が難しく、ＬＤＤ構造を精度よく形成することが困難であるという課題がある。
【課題を解決するための手段】
【０００９】
本発明の態様は、上記課題の少なくとも一部を解決するためになされたものであり、以下の形態又は適用例として実現することが可能である。
【００１０】
［適用例１］本適用例に係る半導体装置の製造方法は、基板上に半導体層を形成する半導体層形成工程と、前記半導体層のチャネル領域に平面的に重なるゲート電極を形成するゲート電極形成工程と、前記ゲート電極をマスクとして前記半導体層に不純物イオンを注入する第１注入工程と、前記ゲート電極及び前記チャネル領域のチャネル長方向における両端のそれぞれに隣接する第１領域と平面的に重なる第１レジストパターンを形成する第１レジストパターン形成工程と、前記第１レジストパターンをマスクとして前記半導体層に前記不純物イオンを注入する第２注入工程と、少なくとも片側の前記第１領域の前記チャネル領域と反対側に隣接する第２領域と平面的に重なる第２レジストパターンを形成する第２レジストパターン形成工程と、前記第１レジストパターン及び前記第２レジストパターンをマスクとして前記半導体層に前記不純物イオンを注入する第３注入工程と、前記第１レジストパターン及び前記第２レジストパターンを除去する除去工程と、を有することを特徴とする。
【００１１】
本適用例によれば、第１レジストパターンを除去せずに第２レジストパターンを形成するので、第１レジストパターンを除去してから第２レジストパターンを形成する方法と比較して、工程数（除去する工程）を削減することができる。また、第１レジストパターンを残した状態で第２レジストパターンを形成するので、第１レジストパターンを基準として第２レジストパターンの位置合わせ精度を向上させることが可能となり、半導体層の延在方向におけるチャネル領域とソース／ドレイン領域との間に不純物イオンの濃度が段階的に変化した２段ＬＤＤ（Lightly Doped Drain）構造を有する半導体装置を歩留まりよく製造することができる。
【００１２】
［適用例２］上記適用例に係る半導体装置の製造方法において、前記第２レジストパターン形成工程は、前記第１レジストパターン及び前記第２領域と平面的に重なるように前記第２レジストパターンを形成することが好ましい。
【００１３】
本適用例によれば、対象領域にレジスト膜を配置することが可能となり、チャネル領域の両側に２段のＬＤＤ構造を有する半導体装置を形成することができる。
【００１４】
［適用例３］上記適用例に係る半導体装置の製造方法において、前記第２レジストパターン形成工程は、前記第２領域及び前記第１レジストパターンの一部の領域と平面的に重なるように前記第２レジストパターンを形成することが好ましい。
【００１５】
本適用例によれば、第１レジストパターンの一部と平面的に重なるように第２レジストパターンを形成するので、第１レジストパターンの位置を基準として第２レジストパターンを形成することができる。
【００１６】
［適用例４］上記適用例に係る半導体装置の製造方法において、前記第２レジストパターン形成工程は、片側の前記第２領域及び前記第１レジストパターンの一部の領域と平面的に重なるように前記第２レジストパターンを形成することが好ましい。
【００１７】
本適用例によれば、第１レジストパターンを基準として第２レジストパターンを形成するので、高精度の２段ＬＤＤ構造を備えた半導体装置を形成することができる。また、ソース領域又はドレイン領域のどちらかの領域側に２段のＬＤＤ構造をつくることができる。
【００１８】
［適用例５］上記適用例に係る半導体装置の製造方法において、前記第１レジストパターンを基準として前記第２レジストパターンの位置決めを形成する位置決め形成工程を有することが好ましい。
【００１９】
本適用例によれば、第１レジストパターンを基準として位置合わせのための位置決めを形成するので、位置決めを基準に第２レジストパターンを形成することにより、第１レジストパターンと第２レジストパターンの位置を高い精度で合わせることができる。
【００２０】
［適用例６］上記適用例に係る半導体装置の製造方法において、前記第１レジストパターン形成工程は、前記第１レジストパターンを形成すると同時に前記第１レジストパターンと同じ材料のアライメントマークを形成し、前記第２レジストパターン形成工程は、前記アライメントマークを基準にして前記第２レジストパターンを形成することが好ましい。
【００２１】
本適用例によれば、アライメントマークを基準に第２レジストパターンを形成するので、第１レジストパターンと第２レジストパターンとの位置を高い精度で合わせることができる。
【００２２】
［適用例７］上記適用例に係る半導体装置の製造方法において、前記アライメントマークは、前記半導体装置が複数面付けされたウエハに対して形成することが好ましい。
【００２３】
本適用例によれば、ウエハ単位でアライメントマークを形成するので、このアライメントマークを用いることにより、一度に複数の半導体装置の位置決めを行うことができる。
【００２４】
［適用例８］上記適用例に係る半導体装置の製造方法において、前記アライメントマークは、前記半導体装置に対して形成することが好ましい。
【００２５】
本適用例によれば、複数の半導体装置のそれぞれに対してアライメントマークを形成するので、複数の半導体装置のずれ量から全体のバランスをとって位置合わせをすることができる（位置を補正することができる）。
【００２６】
［適用例９］上記適用例に係る半導体装置の製造方法において、前記アライメントマークは、前記半導体装置が複数面付けされたウエハと、前記半導体装置との両方に対して形成することが好ましい。
【００２７】
本適用例によれば、ウエハ単位と半導体装置単位との両方で位置合わせを行うので、例えば、ウエハ全体の位置合わせを行った後、半導体装置の位置の微調整を行うことが可能となり、早く効率よく位置調整を行うことができる。
【００２８】
［適用例１０］上記適用例に係る半導体装置の製造方法において、前記半導体層のソース領域とデータ線とが電気的に接続され、前記半導体層のドレイン領域と画素電極とが電気的に接続されることが好ましい。
【００２９】
本適用例によれば、上記した半導体装置を適用するので、リーク電流が流れることが抑えられた電気光学装置を提供することができる。
【図面の簡単な説明】
【００３０】
【図１】液晶装置の構成を示す模式平面図。
【図２】図１に示す液晶装置のＨ−Ｈ’線に沿う模式断面図。
【図３】液晶装置の電気的な構成を示す等価回路図。
【図４】液晶装置の構造を示す模式断面図。
【図５】半導体装置の製造方法を示す工程図であり、（ａ）は半導体装置の製造方法を工程順に示す模式平面図、（ｂ）は（ａ）におけるＡ−Ａ’断面に沿う模式断面図。
【図６】半導体装置の製造方法を示す工程図であり、（ａ）は半導体装置の製造方法を工程順に示す模式平面図、（ｂ）は（ａ）におけるＡ−Ａ’断面に沿う模式断面図。
【図７】半導体装置の製造方法を示す工程図であり、（ａ）は半導体装置の製造方法を工程順に示す模式平面図、（ｂ）は（ａ）におけるＡ−Ａ’断面に沿う模式断面図。
【図８】半導体装置の製造方法を示す工程図であり、（ａ）は半導体装置の製造方法を工程順に示す模式平面図、（ｂ）は（ａ）におけるＡ−Ａ’断面に沿う模式断面図。
【図９】半導体装置の製造方法を示す工程図であり、（ａ）は半導体装置の製造方法を工程順に示す模式平面図、（ｂ）は（ａ）におけるＡ−Ａ’断面に沿う模式断面図。
【図１０】半導体装置の製造方法を示す工程図であり、（ａ）は半導体装置の製造方法を工程順に示す模式平面図、（ｂ）は（ａ）におけるＡ−Ａ’断面に沿う模式断面図。
【図１１】半導体装置の製造方法を示す工程図であり、（ａ）は半導体装置の製造方法を工程順に示す模式平面図、（ｂ）は（ａ）におけるＡ−Ａ’断面に沿う模式断面図。
【図１２】半導体装置の製造方法のうち一部の工程で用いるアライメントマークの構成を示す模式平面図。
【図１３】変形例の半導体装置の製造方法の一部を示す工程図であり、（ａ）は模式平面図、（ｂ）は（ａ）におけるＡ−Ａ’断面に沿う模式断面図。
【図１４】変形例の半導体装置の製造方法の一部を示す工程図であり、（ａ）は模式平面図、（ｂ）は（ａ）におけるＡ−Ａ’断面に沿う模式断面図。
【図１５】変形例の半導体装置の製造方法の一部を示す工程図であり、（ａ）は模式平面図、（ｂ）は（ａ）におけるＡ−Ａ’断面に沿う模式断面図。
【発明を実施するための形態】
【００３１】
以下、本発明を具体化した実施形態について図面に従って説明する。なお、使用する図面は、説明する部分が認識可能な状態となるように、適宜拡大または縮小して表示している。
【００３２】
なお、以下の形態において、例えば「基板上に」と記載された場合、基板の上に接するように配置される場合、または基板の上に他の構成物を介して配置される場合、または基板の上に一部が接するように配置され、一部が他の構成物を介して配置される場合を表すものとする。
【００３３】
本実施形態では、半導体装置を画素のスイッチング素子として備えたアクティブマトリックス型の液晶装置を例に挙げて説明する。この液晶装置は、例えば、投射型表示装置（液晶プロジェクター）の光変調素子（液晶ライトバルブ）として好適に用いることができるものである。
【００３４】
＜半導体装置を備えた液晶装置＞
まず、本実施形態の液晶装置について図１〜図３を参照して説明する。図１は、液晶装置の構成を示す模式平面図である。図２は、図１に示す液晶装置のＨ−Ｈ’線に沿う模式断面図である。図３は、液晶装置の電気的な構成を示す等価回路図である。
【００３５】
図１及び図２に示すように、本実施形態の液晶装置１００は、対向配置された素子基板１０および対向基板２０と、これら一対の基板によって挟持された液晶層１５とを有する。素子基板１０を構成する基板としての第１基材１０ａ、および対向基板２０を構成する第２基材２０ａは、例えば、ガラス基板、石英基板などの透明基板が用いられている。
【００３６】
素子基板１０は対向基板２０よりも大きく、両基板は、対向基板２０の外周に沿って配置されたシール材１４を介して接合されている。その隙間に正または負の誘電異方性を有する液晶が封入されて液晶層１５を構成している。シール材１４は、例えば熱硬化性又は紫外線硬化性のエポキシ樹脂などの接着剤が採用されている。シール材１４には、一対の基板の間隔を一定に保持するためのスペーサー（図示省略）が混入されている。
【００３７】
シール材１４の内側には、複数の画素Ｐが配列した画素領域Ｅが設けられている。画素領域Ｅは、表示に寄与する複数の画素Ｐに加えて、複数の画素Ｐを囲むように配置されたダミー画素を含むとしてもよい。また、図１及び図２では図示省略したが、画素領域Ｅにおいて複数の画素Ｐをそれぞれ平面的に区分する遮光部（ブラックマトリックス；ＢＭ）が対向基板２０に設けられている。
【００３８】
素子基板１０の１辺部に沿ったシール材１４と該１辺部との間に、データ線駆動回路２２が設けられている。また、該１辺部に対向する他の１辺部に沿ったシール材１４と画素領域Ｅとの間に、検査回路２５が設けられている。さらに、該１辺部と直交し互いに対向する他の２辺部に沿ったシール材１４と画素領域Ｅとの間に走査線駆動回路２４が設けられている。該１辺部と対向する他の１辺部に沿ったシール材１４と検査回路２５との間には、２つの走査線駆動回路２４を繋ぐ複数の配線２９が設けられている。
【００３９】
対向基板２０側における額縁状に配置されたシール材１４の内側には、同じく額縁状に遮光部１８（見切り部）が設けられている。遮光部１８は、例えば、遮光性の金属あるいは金属酸化物などからなり、遮光部１８の内側が複数の画素Ｐを有する画素領域Ｅとなっている。なお、図１では図示省略したが、画素領域Ｅにおいても複数の画素Ｐを平面的に区分する遮光部が設けられている。
【００４０】
これらデータ線駆動回路２２、走査線駆動回路２４に繋がる配線は、該１辺部に沿って配列した複数の外部接続用端子６１に接続されている。以降、該１辺部に沿った方向をＸ方向とし、該１辺部と直交し互いに対向する他の２辺部に沿った方向をＹ方向として説明する。なお、検査回路２５の配置はこれに限定されず、データ線駆動回路２２に沿ったシール材１４と画素領域Ｅとの間に設けてもよい。
【００４１】
図２に示すように、第１基材１０ａの液晶層１５側の表面には、画素Ｐごとに設けられた透光性の画素電極２７およびスイッチング素子である半導体装置（薄膜トランジスター：Thin Film Transistor、以降、「ＴＦＴ３０」と呼称する）と、信号配線と、これらを覆う第１配向膜２８とが形成されている。
【００４２】
また、ＴＦＴ３０における半導体層に光が入射してスイッチング動作が不安定になることを防ぐ遮光構造が採用されている。本発明における素子基板１０は、少なくとも画素電極２７、ＴＦＴ３０、信号配線、第１配向膜２８を含むものである。
【００４３】
対向基板２０の液晶層１５側の表面には、遮光部１８と、これを覆うように成膜された平坦化層３３と、平坦化層３３を覆うように設けられた共通電極３１と、共通電極３１を覆う第２配向膜３２とが設けられている。本発明における対向基板２０は、少なくとも遮光部１８、共通電極３１、第２配向膜３２を含むものである。
【００４４】
遮光部１８は、図１に示すように画素領域Ｅを取り囲むと共に、平面的に走査線駆動回路２４、検査回路２５と重なる位置に設けられている。これにより対向基板２０側からこれらの駆動回路を含む周辺回路に入射する光を遮蔽して、周辺回路が光によって誤動作することを防止する役目を果たしている。また、不必要な迷光が画素領域Ｅに入射しないように遮蔽して、画素領域Ｅの表示における高いコントラストを確保している。
【００４５】
平坦化層３３は、例えば酸化シリコンなどの無機材料からなり、光透過性を有して遮光部１８を覆うように設けられている。このような平坦化層３３の形成方法としては、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法などを用いて成膜する方法が挙げられる。
【００４６】
共通電極３１は、例えばＩＴＯ（Indium Tin Oxide）などの透明導電膜からなり、平坦化層３３を覆うと共に、図１に示すように対向基板２０の四隅に設けられた上下導通部２６により素子基板１０側の配線に電気的に接続している。
【００４７】
画素電極２７を覆う第１配向膜２８および共通電極３１を覆う第２配向膜３２は、液晶装置１００の光学設計に基づいて選定される。例えば、ポリイミドなどの有機材料を成膜して、その表面をラビングすることにより、正の誘電異方性を有する液晶分子に対して略水平配向処理が施された有機配向膜や、気相成長法を用いてＳｉＯｘ（酸化シリコン）などの無機材料を成膜して、負の誘電異方性を有する液晶分子に対して略垂直配向させた無機配向膜が挙げられる。本実施形態では、第１配向膜２８および第２配向膜３２として上記無機配向膜が採用されている。
【００４８】
このような液晶装置１００は、例えば透過型であって、画素Ｐが非駆動時に明表示となるノーマリーホワイトモードや、非駆動時に暗表示となるノーマリーブラックモードの光学設計が採用される。光の入射側と射出側とにそれぞれ偏光素子が光学設計に応じて配置されて用いられる。本実施形態ではノーマリーブラックモードが採用されている。
【００４９】
図３に示すように、液晶装置１００は、少なくとも画素領域Ｅにおいて互いに絶縁されて直交する複数の走査線３ａおよび複数のデータ線６ａと、容量線３ｂとを有する。走査線３ａが延在する方向がＸ方向であり、データ線６ａが延在する方向がＹ方向である。
【００５０】
走査線３ａとデータ線６ａならびに容量線３ｂと、これらの信号線類により区分された領域に、画素電極２７と、ＴＦＴ３０と、容量素子１６とが設けられ、これらが画素Ｐの画素回路を構成している。
【００５１】
走査線３ａはＴＦＴ３０のゲートに電気的に接続され、データ線６ａはＴＦＴ３０のデータ線側ソースドレイン領域（ソース領域）に電気的に接続されている。画素電極２７は、ＴＦＴ３０の画素電極側ソースドレイン領域（ドレイン領域）に電気的に接続されている。
【００５２】
データ線６ａは、データ線駆動回路２２（図１参照）に接続されており、データ線駆動回路２２から供給される画像信号Ｄ１，Ｄ２，…，Ｄｎを画素Ｐに供給する。走査線３ａは、走査線駆動回路２４（図１参照）に接続されており、走査線駆動回路２４から供給される走査信号ＳＣ１，ＳＣ２，…，ＳＣｍを各画素Ｐに供給する。
【００５３】
データ線駆動回路２２からデータ線６ａに供給される画像信号Ｄ１〜Ｄｎは、この順に線順次で供給してもよく、互いに隣り合う複数のデータ線６ａ同士に対してグループごとに供給してもよい。走査線駆動回路２４は、走査線３ａに対して、走査信号ＳＣ１〜ＳＣｍを所定のタイミングでパルス的に線順次で供給する。
【００５４】
液晶装置１００は、スイッチング素子であるＴＦＴ３０が走査信号ＳＣ１〜ＳＣｍの入力により一定期間だけオン状態とされることで、データ線６ａから供給される画像信号Ｄ１〜Ｄｎが所定のタイミングで画素電極２７に書き込まれる構成となっている。そして、画素電極２７を介して液晶層１５に書き込まれた所定レベルの画像信号Ｄ１〜Ｄｎは、画素電極２７と液晶層１５を介して対向配置された共通電極３１との間で一定期間保持される。
【００５５】
保持された画像信号Ｄ１〜Ｄｎがリークするのを防止するため、画素電極２７と共通電極３１との間に形成される液晶容量と並列に容量素子１６が接続されている。容量素子１６は、ＴＦＴ３０の画素電極側ソースドレイン領域と容量線３ｂとの間に設けられている。容量素子１６は、２つの容量電極の間に誘電体層を有するものである。
【００５６】
図４は、液晶装置の構造を示す模式断面図である。以下、液晶装置の構造を、図４を参照しながら説明する。なお、図４は、各構成要素の断面的な位置関係を示すものであり、明示可能な尺度で表されている。
【００５７】
図４に示すように、液晶装置１００は、一対の基板の一方である素子基板１０と、これに対向配置される一対の基板の他方である対向基板２０とを備えている。素子基板１０を構成する第１基材１０ａ、及び対向基板２０を構成する第２基材２０ａは、上記したように、例えば、石英基板等によって構成されている。
【００５８】
第１基材１０ａ上には、チタン（Ｔｉ）やクロム（Ｃｒ）等からなる下側遮光膜３ｃが形成されている。下側遮光膜３ｃは、平面的に格子状にパターニングされており、各画素の開口領域を規定している。なお、下側遮光膜３ｃは、走査線３ａの一部として機能するようにしてもよい。第１基材１０ａ及び下側遮光膜３ｃ上には、シリコン酸化膜等からなる下地絶縁層１１ａが形成されている。
【００５９】
下地絶縁層１１ａ上には、ＴＦＴ３０及び走査線３ａ等が形成されている。ＴＦＴ３０は、例えば、ＬＤＤ（Lightly Doped Drain）構造を有しており、ポリシリコン等からなる半導体層３０ａと、半導体層３０ａ上に形成されたゲート絶縁膜１１ｇと、ゲート絶縁膜１１ｇ上に形成されたポリシリコン膜等からなる走査線３０ｇとを有する。上記したように、走査線３０ｇは、ゲート電極としても機能する。
【００６０】
半導体層３０ａは、例えば、リン（Ｐ）イオン等のＮ型の不純物イオンが注入されることにより、Ｎ型のＴＦＴ３０として形成されている。具体的には、半導体層３０ａは、チャネル領域３０ｃと、低濃度のソース領域である第１ＬＤＤ領域３０ｓ１と、高濃度のソース領域である第２ＬＤＤ領域３０ｓ２と、データ線側ソースドレイン領域３０ｓと、低濃度のドレイン領域である第１ＬＤＤ領域３０ｄ１と、高濃度のドレイン領域である第２ＬＤＤ領域３０ｄ２と、画素電極側ソースドレイン領域３０ｄとを備えている。
【００６１】
つまり、ＴＦＴ３０は、チャネル領域３０ｃを境に、チャネル長方向に沿って段階的に不純物の濃度が高くなっていく２段階のＬＤＤ構造になっている。
【００６２】
チャネル領域３０ｃには、ボロン（Ｂ）イオン等のＰ型の不純物イオンがドープされている。その他の領域（３０ｓ１，３０ｓ２，３０ｓ，３０ｄ１，３０ｄ２，３０ｄ）には、リン（Ｐ）イオン等のＮ型の不純物イオンがドープされている。このように、ＴＦＴ３０は、Ｎ型のＴＦＴとして形成されている。
【００６３】
ゲート電極３０ｇ、下地絶縁層１１ａ、及び走査線３ａ上には、シリコン酸化膜等からなる第１層間絶縁層１１ｂが形成されている。第１層間絶縁層１１ｂ上には、蓄積容量７０が設けられている。具体的には、ＴＦＴ３０の画素電極側ソースドレイン領域３０ｄ及び画素電極２７に電気的に接続された画素電位側容量電極としての中継層７１と、固定電位側容量電極としての容量線３ｂの一部とが、誘電体膜７２を介して対向配置されることにより、蓄積容量７０が形成されている。
【００６４】
容量線３ｂは、例えば、Ｔｉ（チタン）、Ｃｒ（クロム）、Ｗ（タングステン）、Ｔａ（タンタル）、Ｍｏ（モリブデン）等の高融点金属のうち少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの等からなる。或いは、Ａｌ（アルミニウム）膜から形成することも可能である。
【００６５】
中継層７１は、例えば導電性のポリシリコン膜からなり蓄積容量７０の画素電位側容量電極として機能する。ただし、中継層７１は、容量線３ｂと同様に、金属又は合金を含む単一層膜又は多層膜から構成してもよい。中継層７１は、画素電位側容量電極としての機能のほか、コンタクトホールＣＮＴ５１及びＣＮＴ５２を介して、画素電極２７とＴＦＴ３０の画素電極側ソースドレイン領域３０ｄ（ドレイン領域）とを中継接続する機能を有する。
【００６６】
蓄積容量７０上には、第２層間絶縁層１１ｃを介してデータ線６ａが形成されている。データ線６ａは、第１層間絶縁層１１ｂ及び第２層間絶縁層１１ｃに開孔されたコンタクトホールＣＮＴ５３を介して、半導体層３０ａのデータ線側ソースドレイン領域３０ｓ（ソース領域）に電気的に接続されている。
【００６７】
データ線６ａ上には、第３層間絶縁層１１ｄを介して画素電極２７が形成されている。画素電極２７は、第２層間絶縁層１１ｃ及び第３層間絶縁層１１ｄに開孔されたコンタクトホールＣＮＴ５２を介して中継層７１に接続されることにより、半導体層３０ａの画素電極側ソースドレイン領域３０ｄ（ドレイン領域）に電気的に接続されている。なお、画素電極２７は、例えば、ＩＴＯ（Indium Tin Oxide）膜等の透明導電性膜から形成されている。
【００６８】
画素電極２７及び第３層間絶縁層１１ｄ上には、ラビング処理等の所定の配向処理が施された第１配向膜２８が設けられている。第１配向膜２８は、例えば、ポリイミド膜等の透明な有機膜からなる。第１配向膜２８上には、シール材１４（図２参照）により囲まれた空間に液晶等の電気光学物質が封入された液晶層１５が設けられている。
【００６９】
一方、第２基材２０ａ上には、その全面に渡って共通電極３１が設けられている。共通電極３１上（図４では下側）には、ラビング処理等の所定の配向処理が施された第２配向膜３２が設けられている。共通電極３１は、上述の画素電極２７と同様に、例えばＩＴＯ膜等の透明導電性膜からなる。第２配向膜３２も、上述の第１配向膜２８と同様に、例えば、ポリイミド膜等の透明な有機膜からなる。
【００７０】
液晶層１５は、画素電極２７からの電界が印加されていない状態で第１配向膜２８及び第２配向膜３２によって所定の配向状態をとる。シール材１４は、素子基板１０及び対向基板２０をそれらの周辺で貼り合わせるための、例えば光硬化性樹脂や熱硬化性樹脂からなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー或いはガラスビーズ等のスペーサーが混入されている。以下、半導体装置（ＴＦＴ３０）の製造方法を説明する。
【００７１】
＜半導体装置の製造方法＞
次に、上述した本実施形態に係る半導体装置の製造方法について、図５〜図１２を参照して説明する。図５〜図１１における各図（ａ）は半導体装置の製造方法を工程順に示す模式平面図であり、各図（ｂ）は各図（ａ）におけるＡ−Ａ’断面に沿う模式断面図である。図１２は、半導体装置の製造方法のうち一部の工程で用いるアライメントマークの構成を示す模式平面図である。以下、半導体基板の製造方法を、図５〜図１２を参照しながら説明する。
【００７２】
図５に示す工程（半導体層形成工程、ゲート電極形成工程）では、第１基材１０ａ上に下地絶縁層１１ａ（共に図４参照）、半導体層３０ａ及びゲート電極３０ｇを形成する。具体的には、まず、石英基板やガラス基板などからなる第１基材１０ａを用意する。ここで、好ましくは、Ｎ2（窒素）等の不活性ガス雰囲気且つ約８５０℃〜１３００℃の高温でアニール処理し、後に実施される高温プロセスにおける第１基材１０ａに生じる歪みが少なくなるように前処理しておく。
【００７３】
次に、第１基材１０ａ上に、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｂ等の金属や金属シリサイド等の金属合金膜を、スパッタにより、１００ｎｍ〜５００ｎｍ程度の膜厚の下側遮光膜３ｃを形成する。その後、第１基材１０ａの全面に下地絶縁層１１ａ（図４参照）を形成する。
【００７４】
次に、図５（ｂ）に示すように、下地絶縁層１１ａ（図４参照）上に、減圧ＣＶＤ法等もしくは減圧ＣＶＤ法で形成されたアモルファスシリコンを固相成長するなどによりポリシリコン膜を形成する。続いて、このポリシリコン膜に対し、例えばフォトリソグラフィ法及びエッチング処理を施すことにより、画素領域Ｅに所定パターンを有する半導体層３０ａをそれぞれ形成する。更に、半導体層３０ａ上に、夫々、ゲート絶縁膜１１ｇを介してゲート電極３０ｇを形成する。
【００７５】
図６に示す工程（第１注入工程）では、半導体層３０ａに対して１回目の不純物のドープを行う。具体的には、ゲート電極３０ｇをマスクとして、半導体層３０ａに対して、例えば、リン（Ｐ）イオン等のＮ型（ｎ-）不純物イオンを半導体層３０ａに注入する。これにより、半導体層３０ａにおけるチャネル領域３０ｃを除く領域は、Ｎ型（ｎ-）の不純物領域となる。
【００７６】
図７に示す工程（第１レジストパターン形成工程、位置決め形成工程）では、第１レジストパターン４１を形成する。具体的には、まず、平面的にチャネル領域３０ｃ（ゲート電極３０ｇ）及び第１領域４１ａを覆うように、半導体層３０ａ上に第１レジストパターン４１を形成する。第１レジストパターン４１は、スピンコート法、フォトグラフィ法及びエッチング法を用いることにより形成することができる。第１レジストパターン４１の厚みとしては、例えば、６００ｎｍ〜１μｍ程度である。なお、６００ｎｍ程度の厚みがあれば、保護膜として機能させることができる。
【００７７】
なお、第１レジストパターン４１の形成と同時に、アライメントマーク（位置決め）を形成する。このアライメントマークは、後述する第２レジストパターンを形成する際の位置合わせに用いる。具体的には、図１２に記載のように、例えば、２つのアライメントマーク８１，８２を用いる。
【００７８】
図１２（ａ）に示す第１アライメントマーク８１は、例えば、複数の液晶装置１００（半導体装置）が面付けされたウエハの中のスクライブラインの領域に形成されている。また、図１２（ｂ）に示す第２アライメントマーク８２は、例えば、液晶装置１００毎、空いている領域に形成されている。
【００７９】
第１アライメントマーク８１は、１方向の領域に帯状ライン８１ａ〜８１ｄが４つ並んで構成されている。具体的には、４つの帯状ライン８１ａ〜８１ｄは、それぞれ幅が異なっている。また、４つの帯状ライン８１ａ〜８１ｄを１組として４方向に配置されている。第１アライメントマーク８１は、プロセスの多様性に対して対応可能な複数の幅の異なる帯状で構成される。
【００８０】
具体的には、例えば、露光装置に備えられた光学系を用いて第１アライメントマーク８１のパターンを読み込み、フォトマスクの位置を合わせていく。複数の帯状ライン８１ａ〜８１ｄで構成されることにより、その時々のプロセス変動に対して、比較的認識し易い帯状マークが少なくとも１つは得られるようになっている。また、このときのフォトマスクのパターンも、帯状ライン８１ａ〜８１ｄの形状を実現するように形成することになる。
【００８１】
第２アライメントマーク８２は、補正用のマークとして用いられ、例えば、方形のレジストパターンで形成されている。また、上記したように、第２アライメントマーク８２は、各液晶装置１００毎に設けられている。位置合わせ方法としては、第２アライメントマーク８２からフォトマスクまでの距離の差（ｘ１とｘ２との差、ｙ１とｙ２との差）を計測しずれ量を求める。そして、読み込んだ第１レジストパターン４１の位置情報に対して、更に第２レジストパターンによって位置の補正をかけて位置精度を向上させることができる。
【００８２】
図８に示す工程（第２注入工程）では、半導体層３０ａに対して２回目の不純物のドープを行う。具体的には、第１レジストパターン４１をマスクとして、半導体層３０ａに対して、例えば、リン（Ｐ）イオン等のＮ型（ｎ+）の不純物イオンを注入する。これにより、半導体層３０ａにおける第１領域４１ａのみがＮ型（ｎ-）の不純物領域となり、その他の領域（チャネル領域３０ｃも除く）が（ｎ+）の領域となる。つまり、低濃度の不純物領域である第１領域４１ａ（第１ＬＤＤ領域３０ｓ１、第１ＬＤＤ領域３０ｄ１）が完成する。
【００８３】
図９に示す工程（第２レジストパターン形成工程）では、第１レジストパターン４１上に第２レジストパターン４２を形成する。具体的には、平面的にチャネル領域３０ｃ（ゲート電極３０ｇ）、第１領域４１ａ、及び第２領域４２ａを覆うように、第１基材１０ａ上に第２レジストパターン４２を形成する。言い換えれば、平面的に第１レジストパターン４１及び第２領域４２ａを覆うように第２レジストパターン４２を形成する。第２レジストパターン４２の形成方法は、例えば、第１レジストパターン４１の製造方法と同様である。
【００８４】
このとき、第１レジストパターン４１を除去していないため（残しているため）、第２レジストパターン４２を形成する際、上記形成してあるアライメントマーク８１，８２を基準に第２レジストパターン４２を形成することが可能となり、半導体層３０ａと第２レジストパターン４２との位置を合わせることができる。第２レジストパターン４２の厚みとしては、例えば、１μｍ〜２μｍ程度である。
【００８５】
図１０に示す工程（第３注入工程）では、半導体層３０ａに対して３回目の不純物のドープを行う。具体的には、第２レジストパターン４２（第１レジストパターン４１を含む）をマスクとして、半導体層３０ａに対し、例えば、リン（Ｐ）イオン等のＮ型（ｎ++）の不純物イオンを注入する。これにより、半導体層３０ａにおける第２領域４２ａのみがＮ型（ｎ+）の不純物領域となり、その他の領域（チャネル領域３０ｃ及び第１領域４１ａも除く）がＮ型（ｎ++）の領域となる。
【００８６】
言い換えれば、ＬＤＤ領域において第１領域４１ａ（第１ＬＤＤ領域３０ｓ１，３０ｄ１）より不純物濃度が高い第２領域４２ａ（第２ＬＤＤ領域３０ｓ２，３０ｄ２）が完成する。また、第２領域４２ａより不純物の濃度が高いデータ線側ソースドレイン領域３０ｓと画素電極側ソースドレイン領域３０ｄとが完成する。
【００８７】
上述したように、不純物濃度が一番低いＮ型（ｎ-）の第１領域４１ａが第１ＬＤＤ領域３０ｓ１，３０ｄ１であり、その次に濃度が高いＮ型（ｎ+）の第２領域４２ａが第２ＬＤＤ領域３０ｓ２，３０ｄ２であり、その次に濃度が高いＮ型（ｎ++）の領域がソースドレイン領域３０ｓ，３０ｄとなる。
【００８８】
このように、不純物の濃度がチャネル長方向に沿って段階的に変化するように形成され、リーク電流を低減させることができる。なお、不純物をドープした後、熱処理工程を経るようにしてもよい。これによれば、不純物濃度の段階的な変化を滑らかにすることができる。
【００８９】
なお、第１レジストパターン４１のアライメントマーク８１，８２を基準に第２レジストパターン４２を形成したので、半導体層３０ａにおける第２ＬＤＤ領域３０ｓ２，３０ｄ２（図１１参照）の幅（大きさ）を均一に形成することが可能となり、精度の高いＬＤＤ構造を形成することができる。
【００９０】
チャネル長は、例えば、１μｍ〜２μｍ程度である。第１ＬＤＤ領域３０ｓ１，３０ｄ１の長さは、例えば、０．５μｍである。第２ＬＤＤ領域３０ｓ２，３０ｄ２の長さは、例えば、０．５μｍである。
【００９１】
図１１に示す工程（除去工程）では、第２レジストパターン４２及び第１レジストパターン４１を除去する。具体的には、酸素（Ｏ2）にフッ素（Ｆ）を添加した混合ガスを用いてアッシング（灰化）処理を施す。以上により、半導体装置（ＴＦＴ３０）が完成する。
【００９２】
以上詳述したように、第１実施形態の半導体装置（ＴＦＴ３０）の製造方法によれば、以下に示す効果が得られる。
【００９３】
（１）本実施形態の半導体装置（ＴＦＴ３０）の製造方法によれば、第１レジストパターン４１を除去せずに第２レジストパターン４２を形成するので、第１レジストパターン４１を除去してから第２レジストパターン４２を形成する方法と比較して、工程数（除去する工程）を削減することができる。
【００９４】
（２）本実施形態の半導体装置の製造方法によれば、第１レジストパターン４１を形成すると同時に第１レジストパターン４１と同じ材料の第１アライメントマーク８１及び第２アライメントマーク８２を形成し、アライメントマーク８１，８２を基準に第２レジストパターン４２を形成するので、第１レジストパターン４１と第２レジストパターン４２との位置、言い換えれば、半導体層３０ａと第２レジストパターン４２とを高い精度で位置合わせすることができる。つまり、インプラ領域の制御性を向上させることが可能となり、半導体層３０ａの延在方向におけるチャネル領域３０ｃとソースドレイン領域３０ｓ，３０ｄとの間に不純物イオンの濃度が段階的に変化した２段のＬＤＤ（Lightly Doped Drain）構造を有する半導体装置を歩留まりよく製造することができる。
【００９５】
（３）本実施形態の半導体装置の製造方法によれば、上記した半導体装置の製造方法を適用するので、例えば、リーク電流が流れることが抑えられた液晶装置１００を提供することができる。
【００９６】
なお、本発明の態様は、上記した実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨あるいは思想に反しない範囲で適宜変更可能であり、本発明の態様の技術範囲に含まれるものである。また、以下のような形態で実施することもできる。
【００９７】
（変形例１）
上記したように、ＬＤＤ構造を形成する際、第１レジストパターン４１の全体を覆うように第２レジストパターン４２を形成することに限定されず、図１３〜図１５に示す方法で形成するようにしてもよい。図１３〜図１５の各図（ａ）は半導体装置の製造方法の一部を示す模式平面図であり、各図（ｂ）は各図（ａ）におけるＡ−Ａ’断面に沿う模式断面図である。
【００９８】
図１３に示す方法では、第１レジストパターン４１の上面の一部の領域、及びデータ線側ソースドレイン領域３０ｓ側の第２領域４２ａと平面的に重なるように１つ目の第２レジストパターン１４２ａを形成する。更に、第１レジストパターン４１の上面の一部の領域、及び画素電極側ソースドレイン領域３０ｄ側の第２領域４２ａと平面的に重なるように２つ目の第２レジストパターン１４２ｂを形成する。これによれば、第１レジストパターン４１の上面全体を覆っていなくても（上面を精度よく形成しなくても）、上記したようなＬＤＤ構造の半導体装置（ＴＦＴ３０）を形成することができる。
【００９９】
また、図１４に示すように、第２領域４２ａのみと平面的に重なるように、２つの第２レジストパターン２４２ａ，２４２ｂを形成するようにしてもよい。この方法によれば、図１３に示す方法と比較して、レジスト膜の塗布量を少なくして形成することができる。
【０１００】
図１５に示す方法では、第１レジストパターン４１の上面の一部、及び画素電極側ソースドレイン領域３０ｄ側の第２領域４２ａと平面的に重なるように第２レジストパターン３４２を形成する。これによれば、片側のみに２段のＬＤＤ構造が必要な場合、図１５では画素電極側ソースドレイン領域３０ｄ側に、第１ＬＤＤ領域３０ｄ１及び第２ＬＤＤ領域３０ｄ２を形成することができる。なお、第２レジストパターン３４２の端部は、第１レジストパターン４１の端部より出ないように形成することが好ましい。
【０１０１】
（変形例２）
上記したように、第１レジストパターン４１を形成すると同時にアライメントマーク８１，８２を形成することに限定されず、第１レジストパターン４１を基準に形成されていればよく、第１レジストパターン４１の形成と異なるタイミングでアライメントマーク８１，８２を形成するようにしてもよい。また、上記アライメントマーク８１，８２以外のアライメントマーク、また位置決め方法によってフォトマスクの位置を合わせるようにしてもよい。
【０１０２】
（変形例３）
上記したように、半導体装置としてＴＦＴ３０に用いることに限定されず、例えば、その他のＴＦＴに用いるようにしてもよい。また、この半導体装置を透過型の液晶装置１００に適用することに限定されず、反射型や半透過型の液晶装置に適用するようにしてもよい。
【０１０３】
（変形例４）
上記した半導体装置（ＴＦＴ３０）は、液晶装置１００以外にも、例えば、有機ＥＬ装置、電子ペーパーなどに適用するようにしてもよい。
【符号の説明】
【０１０４】
３ａ…走査線、３ｂ…容量線、３ｃ…下側遮光膜、６ａ…データ線、１０…素子基板、１０ａ…基板としての第１基材、１１ａ…下地絶縁層、１１ｂ…第１層間絶縁層、１１ｃ…第２層間絶縁層、１１ｄ…第３層間絶縁層、１１ｇ…ゲート絶縁膜、１４…シール材、１５…液晶層、１６…容量素子、１８…遮光部、２０…対向基板、２０ａ…第２基材、２２…データ線駆動回路、２４…走査線駆動回路、２５…検査回路、２６…上下導通部、２７…画素電極、２８…第１配向膜、２９…配線、３０…ＴＦＴ、３０ａ…半導体層、３０ｃ…チャネル領域、３０ｄ…画素電極側ソースドレイン領域、３０ｇ…ゲート電極（走査線）、３０ｓ…データ線側ソースドレイン領域、３０ｓ１，３０ｄ１…第１ＬＤＤ領域、３０ｓ２，３０ｄ２…第２ＬＤＤ領域、３１…共通電極、３２…第２配向膜、３３…平坦化層、４１…第１レジストパターン、４１ａ…第１領域、４２…第２レジストパターン、４２ａ…第２領域、ＣＮＴ５１，ＣＮＴ５２，ＣＮＴ５３…コンタクトホール、６１…外部接続用端子、７０…蓄積容量、７１…中継層、７２…誘電体膜、８１…第１アライメントマーク、８１ａ〜８１ｄ…帯状ライン、８２…第２アライメントマーク、１００…液晶装置、１４２ａ，１４２ｂ，２４２ａ，２４２ｂ，３４２…第２レジストパターン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2013153040.tif 000015
【図１４】
2013153040.tif 000016
【図１５】
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