(57)【要約】【課題】２Ｔｒ１Ｃ型半導体メモリ装置の消費電力を削減する。【解決手段】読み出しトランジスタのしきい値の絶対値をビット線のデータ電位の変動幅よりも大きくする（あるいはビット線のデータ電位の変動幅を読み出しトランジスタのしきい値の絶対値よりも小さくする）ことで、ソース線の電位を固定し、また、書き込みワード線の電位変動を小さくでき、読み出しワード線の電位は、読み出しの際にのみ変動させる。また、そのようなしきい値の絶対値の大きなトランジスタは、ゲートの材料を仕事関数の高い窒化インジウム等を用いて形成する。仕事関数の高い材料を用いることで、ゲート絶縁物のポテンシャル障壁が高まり、リーク電流が抑制できるので、電荷保持特性も向上する。【選択図】図２
2013033951.tif 000002
【特許請求の範囲】
【請求項１】
書き込みワード線と、読み出しワード線と、ビット線と、ソース線と、書き込みトランジスタと、読み出しトランジスタと、キャパシタを有し、
前記書き込みトランジスタのソースと前記読み出しトランジスタのゲートと前記キャパシタの電極の一とが接続し、
前記書き込みトランジスタのゲートは前記書き込みワード線に接続し、
前記書き込みトランジスタのドレインと前記読み出しトランジスタのドレインは前記ビット線に接続し、
前記読み出しトランジスタのソースは前記ソース線に接続し、
前記読み出しトランジスタのしきい値の絶対値は、前記ビット線のデータ電位の変動幅よりも大きいことを特徴とする半導体装置。
【請求項２】
書き込みワード線と、読み出しワード線と、ビット線と、
ソース線と、Ｎチャネル型の書き込みトランジスタと、読み出しトランジスタと、キャパシタを有し、
前記書き込みトランジスタのソースと前記読み出しトランジスタのゲートと前記キャパシタの電極の一とが接続し、
前記書き込みトランジスタのゲートは前記書き込みワード線に接続し、
前記書き込みトランジスタのドレインと前記読み出しトランジスタのドレインは前記ビット線に接続し、
前記読み出しトランジスタのソースは前記ソース線に接続し、
前記読み出しトランジスタのゲートには仕事関数が５．２電子ボルト以上の材料を用いることを特徴とする半導体装置。
【請求項３】
請求項１あるいは請求項２において、前記読み出しトランジスタのゲートにはインジウムあるいは亜鉛の少なくとも一つと窒素を有する化合物が用いられることを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれかにおいて、前記ビット線の最低電位から前記書き込みワード線の最低電位を差し引いた値は０．５Ｖ以上であることを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれかにおいて、前記書き込みトランジスタは酸化物半導体を用いて形成されることを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれかにおいて、前記書き込みトランジスタはバンドギャップが２．５電子ボルト以上の半導体を用いて形成されることを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のいずれかにおいて、前記読み出しトランジスタは単結晶シリコンを用いて形成されることを特徴とする半導体装置。
【請求項８】
書き込みワード線と、読み出しワード線と、ビット線と、ソース線と、書き込みトランジスタと、読み出しトランジスタと、キャパシタを有し、
前記書き込みトランジスタのソースと前記読み出しトランジスタのゲートと前記キャパシタの電極の一とが接続し、
前記書き込みトランジスタのゲートは前記書き込みワード線に接続し、
前記書き込みトランジスタのドレインと前記読み出しトランジスタのドレインは前記ビット線に接続し、
前記読み出しトランジスタのソースは前記ソース線に接続する半導体装置において、
前記ビット線のデータ電位の変動幅を前記読み出しトランジスタのしきい値の絶対値よりも小さくすることを特徴とする半導体装置の駆動方法。
【請求項９】
請求項８において、前記ソース線の電位を固定することを特徴とする半導体装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体を用いたメモリ装置および半導体装置に関する。
【背景技術】
【０００２】
近年、バンドギャップがシリコンの２倍以上の酸化物半導体を用いたトランジスタのオフ電流が非常に小さいことを利用して、電荷を極めて長期間に保持できることが発見された。例えば、バンドギャップが２．５電子ボルト以上の半導体では、理論上のオフ電流（オフ状態でのドレイン電流）は、１０−２６Ａ以下となる。酸化物半導体の一つである酸化インジウム亜鉛ガリウム（非特許文献１参照）では、バンドギャップが３．２電子ボルトであるので、理論上のオフ電流は、１０−３１Ａ以下となる。
【０００３】
また、そこまでオフ電流を低くすることはできないが、シリコンの極めて薄い膜を用いたトランジスタでは通常のトランジスタのオフ電流より３桁低いオフ電流が実現できる（特許文献１参照）。
【０００４】
このことを利用して、メモリ回路を構成し、不揮発なメモリとして利用することが提唱されている（特許文献１乃至特許文献３参照）。特許文献１乃至特許文献３に記載されている半導体メモリ装置のメモリセルの回路図は図１に示される。メモリセルは、書き込みトランジスタＷＴ、読み出しトランジスタＲＴ、保持容量ＳＣを有する。そのため、２Ｔｒ１Ｃ型半導体メモリ装置とも呼ばれる。書き込みトランジスタＷＴのソースと読み出しトランジスタＲＴのゲートと保持容量ＳＣの電極の一は互いに接続する。この部分を保持ノードＳＮと呼ぶ。
【０００５】
さらに、書き込みトランジスタＷＴのゲートは書き込みワード線ＷＷＬに、ドレインはビット線ＢＬに接続し、読み出しトランジスタＲＴのドレインはビット線ＢＬに、ソースはソース線ＳＬに接続し、保持容量ＳＣの電極の他は読み出しワード線ＲＷＬに接続する。
【０００６】
書き込みトランジスタＷＴにオフ電流が非常に低い酸化物半導体を用いると保持容量ＳＣに蓄積された電荷は十分な長期にわたって保持される。また、読み出しの際に保持容量ＳＣに蓄積された電荷が流出することがなく、読み出しに伴ってデータが破壊されることはない。
【０００７】
読み出しトランジスタＲＴには、通常のシリコンを使用したトランジスタが用いられる。そのため、一般に読み出しトランジスタＲＴのしきい値の絶対値は１Ｖ未満である。なお、本明細書では、トランジスタはＮチャネル型であればしきい値は正の値であり、Ｐチャネル型であればしきい値は負の値であるとする。したがって、しきい値として正の値が記載されているトランジスタはＮチャネル型であり、負の値が記載されているトランジスタはＰチャネル型である。
【０００８】
このような構造のメモリセルの動作を図３および図４を用いて説明する。ここでは、保持容量ＳＣの電位を０Ｖあるいは＋１Ｖにすることでデータを記憶するとする。そのためには、ビット線ＢＬの電位を０Ｖまたは＋１Ｖとすることが求められる。このようなビット線ＢＬの電位をデータ電位という。また、書き込みトランジスタＷＴのしきい値を＋１Ｖ、読み出しトランジスタＲＴのしきい値を＋０．５Ｖとする。
【０００９】
データの書き込みに際して、例えば、ソース線ＳＬの電位を０Ｖ、ビット線ＢＬの電位を＋１とし、書き込みワード線ＷＷＬの電位を＋２Ｖとすると、書き込みトランジスタＷＴはオンとなるが、保持ノードＳＮの電位が＋１Ｖなので、読み出しトランジスタＲＴもオンとなり、ビット線ＢＬとソース線ＳＬの間に電流が流れ、電力消費が増加する（図３（Ａ）参照）。
【００１０】
このような電流を発生させないようにするには、ソース線ＳＬの電位を０Ｖより高い値とするとよい。例えば、＋１Ｖとすると図３（Ａ）で発生したような電流は抑制できる（図３（Ｂ）参照）。
【００１１】
ソース線ＳＬの電位を＋１Ｖとすると、ビット線ＢＬの電位が＋１Ｖのときには、読み出しトランジスタＲＴのドレインとソースとゲートの電位が＋１Ｖであるので、読み出しトランジスタＲＴはオフである。また、ビット線ＢＬの電位が０Ｖのときには、読み出しトランジスタＲＴのソースおよびゲートの電位が０Ｖであるので、読み出しトランジスタＲＴはオフである。このようにして、消費電力を抑制できる。
【００１２】
書き込みが終了すると、書き込みワード線ＷＷＬの電位を−２Ｖとし、書き込みトランジスタＷＴをオフとする（図３（Ｃ）参照）。書き込みトランジスタＷＴのオフ電流を十分に小さくするには、ゲートの電位をソースあるいはドレインのいずれか低い方の電位より０．５Ｖ以上、好ましくは１Ｖ以上低くすることが望まれる。
【００１３】
書き込みトランジスタＷＴのソースの電位が０Ｖ以上であれば、書き込みワード線ＷＷＬの電位は−１Ｖでもよい。しかしながら、後述するように書き込みトランジスタＷＴのソースの最低電位は−１Ｖであるので、オフ電流を十分に低くするには、書き込みワード線ＷＷＬの電位は−２Ｖとすることが求められる。
【００１４】
続いて、読み出しワード線ＲＷＬの電位を＋１Ｖから０Ｖに低下させる（図３（Ｄ）参照）。これは読み出しトランジスタＲＴを常にオフとするためである。保持ノードＳＮの電位は−１Ｖあるいは０Ｖとなる。この状態はスタンバイ状態であり、メモリセルにデータを書き込まない時間やデータを読み出さない時間には、この状態を保つことで消費電力を削減できる。
【００１５】
データを読み出す際には、ソース線ＳＬの電位を０Ｖとし、また、ビット線ＢＬの電位を＋１Ｖに充電した後、浮遊状態とする（図４（Ａ）参照）。さらに、読み出しワード線ＲＷＬの電位を＋１Ｖとすると、保持容量ＳＣを介した容量結合により、保持ノードＳＮの電位は０Ｖあるいは＋１Ｖとなる（図４（Ｂ）参照）。
【００１６】
保持ノードＳＮの電位が０Ｖであれば、読み出しトランジスタＲＴはオフであるので、ビット線ＢＬの電位は＋１Ｖのままである。一方、保持ノードＳＮの電位が＋１Ｖであれば、ビット線ＢＬの電位は０Ｖとなる。このように、記憶されているデータに応じてビット線ＢＬの電位が異なることを利用し、データを読み出すことができる。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】米国特許第７７７２０５３号明細書
【特許文献２】米国特許出願公開第２０１１／０１０１３５１号明細書
【特許文献３】米国特許出願公開第２０１１／０１８２１１０号明細書
【非特許文献】
【００１８】
【非特許文献１】Ｍ．  Ｎａｋａｍｕｒａ  ，  Ｎ．  Ｋｉｍｉｚｕｋａ，  ａｎｄ      Ｔ．  Ｍｏｈｒｉ，  ”Ｔｈｅ  Ｐｈａｓｅ  Ｒｅｌａｔｉｏｎｓ  ｉｎ  ｔｈｅ  Ｉｎ２Ｏ３−Ｇａ２ＺｎＯ４−ＺｎＯ  Ｓｙｓｔｅｍ  ａｔ  １３５０℃”、Ｊ．  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｈｅｍ．，Ｖｏｌ．９３，  ｐ．  ２９８  （１９９１）．
【発明の概要】
【発明が解決しようとする課題】
【００１９】
本発明の一態様は、消費電力の低減できる半導体装置（あるいは半導体メモリ装置）あるいはその駆動方法を提供することを課題とする。また、本発明の一態様は、新規な構造の半導体装置（あるいは半導体メモリ装置）あるいはその駆動方法を提供することを課題とする。特に消費電力を低減できる新規な半導体装置（あるいは半導体メモリ装置）あるいはその駆動方法を提供することを課題とする。
【課題を解決するための手段】
【００２０】
以下、本発明の説明をおこなうが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインについては、本明細書においては、一方をドレインと呼ぶとき他方をソースとする。すなわち、電位の高低によって、それらを区別しない。したがって、本明細書において、ソースとされている部分をドレインと読み替えることもできる。
【００２１】
さらに、本明細書においては、「接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけのこともある。例えば、一本の配線が複数のトランジスタのゲートを兼ねている場合もある。その場合、回路図では、一本の配線からゲートに何本もの分岐が生じるように書かれることもある。本明細書では、そのような場合でも、「配線がゲートに接続する」という表現を用いることがある。
【００２２】
本発明の一態様は、１以上の書き込みワード線と、１以上の読み出しワード線と、１以上のビット線と、１以上のソース線と、書き込みトランジスタと、読み出しトランジスタと、キャパシタを有し、書き込みトランジスタのソースと読み出しトランジスタのゲートとキャパシタの電極の一とが接続し、書き込みトランジスタのゲートは書き込みワード線に接続し、書き込みトランジスタのドレインと読み出しトランジスタのドレインはビット線に接続し、読み出しトランジスタのソースはソース線に接続し、読み出しトランジスタのしきい値の絶対値は、ビット線のデータ電位の変動幅よりも大きいことを特徴とする半導体装置である。
【００２３】
また、本発明の一態様は、１以上の書き込みワード線と、１以上の読み出しワード線と、１以上のビット線と、１以上のソース線と、Ｎチャネル型の書き込みトランジスタと、読み出しトランジスタと、キャパシタを有し、書き込みトランジスタのソースと読み出しトランジスタのゲートとキャパシタの電極の一とが接続し、書き込みトランジスタのゲートは書き込みワード線に接続し、書き込みトランジスタのドレインと読み出しトランジスタのドレインはビット線に接続し、読み出しトランジスタのソースはソース線に接続し、読み出しトランジスタのゲートには仕事関数が５．２電子ボルト以上の材料を用いることを特徴とする半導体装置である。
【００２４】
また、本発明の一態様は、１以上の書き込みワード線と、１以上の読み出しワード線と、１以上のビット線と、１以上のソース線と、書き込みトランジスタと、読み出しトランジスタと、キャパシタを有し、書き込みトランジスタのソースと読み出しトランジスタのゲートとキャパシタの電極の一とが接続し、書き込みトランジスタのゲートは書き込みワード線に接続し、書き込みトランジスタのドレインと読み出しトランジスタのドレインはビット線に接続し、読み出しトランジスタのソースはソース線に接続する半導体装置において、ビット線のデータ電位の変動幅を読み出しトランジスタのしきい値の絶対値よりも小さくすることを特徴とする半導体装置の駆動方法である。
【００２５】
上記において、読み出しトランジスタのゲートにはインジウムあるいは亜鉛の少なくとも一つと窒素とを有する化合物が用いられてもよい。また、上記において、ビット線の最低電位から書き込みワード線の最低電位を差し引いた値は０．５Ｖ以上であってもよい。また、上記において、ソース線の電位は固定されてもよい。
【００２６】
また、上記において、書き込みトランジスタは酸化物半導体を用いて形成されてもよい。また、上記において、書き込みトランジスタはバンドギャップが２．５電子ボルト以上の半導体を用いて形成されてもよい。また、上記において、書き込みトランジスタは、厚さが５ｎｍ以下、好ましくは１ｎｍ以下のシリコンあるいはその他の半導体を用いて形成されてもよい。また、上記において、読み出しトランジスタは単結晶シリコンを用いて形成されてもよい。
【発明の効果】
【００２７】
図３および図４に関して説明した半導体メモリ装置の動作をまとめると、以下の特徴が見出せる。第１は、ソース線ＳＬの電位は書き込み時と読み出し時で異なる必要がある。上記の例では、書き込み時には＋１Ｖであったが、読み出し時には０Ｖとする。第２は、書き込みワード線の変動は−２Ｖから＋２Ｖまでの４Ｖである。第３に、読み出しワード線ＲＷＬは、書き込みの際と読み出しの際にそれぞれ電位を変動させる必要がある。上記の例では、書き込み時および読み出し時にいずれも＋１Ｖとし、それ以外の時には０Ｖとする。
【００２８】
半導体メモリ装置の消費電力を削減するにはワード線等の配線の電位の変動をなくすか、変動を小さくすることが望まれる。本発明者は、読み出しトランジスタＲＴのしきい値の絶対値をビット線のデータ電位の変動幅より大きくすることにより、ソース線ＳＬの電位を固定することが可能であること、書き込みワード線の電位の変動をより小さくできること、および、読み出しワード線の電位を、読み出し時にのみ変動させればよいことを発見した。
【００２９】
通常、ビット線のデータ電位の変動幅は０．７Ｖ以上であり、通常は１Ｖ以上である。読み出しトランジスタＲＴのしきい値の絶対値をこれより大きくするには、いくつか方法がある。第１の方法は、チャネルの形成される領域のフェルミレベルを変えることであり、読み出しトランジスタＲＴがＮチャネル型であればチャネルの形成される領域のＰ型の程度を強くし、フェルミレベルと真空準位の差（仕事関数）を大きくする。この方法では、チャネルの形成される領域がシリコンであれば、最大でしきい値を＋１．１ボルトとできる。
【００３０】
しかしながら、この方法では、チャネルの不純物濃度が高いため、読み出しトランジスタＲＴの移動度が低下してしまう。また、ドレインもチャネルも不純物濃度が高いため、ドレインとチャネル間にトンネル効果による接合リーク電流が生じてしまう。
【００３１】
第２の方法は、ゲートの仕事関数を変えることであり、読み出しトランジスタＲＴがＮチャネル型であれば、仕事関数の大きな材料を用いることである。例えば、縮退したＰ型シリコンの仕事関数は５．２電子ボルトであり、縮退したＰ型シリコンをゲートとして用いると、しきい値は＋１．１ボルトとなる。
【００３２】
この場合、原理的には、データ電位の変動幅が１Ｖでも、上記の条件を満たし、限られた条件では上記のモードで動作することができる。しかしながら、実際には、ばらつきや動作の安定性を考慮すると、読み出しトランジスタＲＴのしきい値の絶対値とデータ電位の変動幅の差が駆動回路等に使用されている他のトランジスタのしきい値の絶対値より大きいことが好ましい。
【００３３】
例えば、駆動回路等に使用されている他のトランジスタのしきい値の絶対値が０．５Ｖでデータ電位の変動幅が１Ｖであれば、読み出しトランジスタＲＴのしきい値の絶対値を１．５Ｖ以上とすることが好ましい。一方、駆動回路等に使用されている他のトランジスタのしきい値の絶対値が０．３Ｖでデータ電位の変動幅が０．７Ｖであれば、読み出しトランジスタＲＴのしきい値の絶対値を１Ｖ以上とすることが好ましい。この条件であれば、しきい値の絶対値が１．１Ｖのトランジスタであっても読み出しトランジスタＲＴとして用いることができる。
【００３４】
すなわち、縮退したＰ型シリコンをゲートとして用いるには、駆動回路等に使用されている他のトランジスタのしきい値の絶対値を下げるか、データ電位の変動幅を小さくする必要がある。ただし、駆動回路等に使用されている他のトランジスタのしきい値の絶対値を下げると、回路全体としてのリーク電流が格段に増加する（しきい値の絶対値が０，１Ｖ低下するとリーク電流が１０倍以上増加する）というデメリットがある。また、データ電位の変動幅を小さくするとノイズによるエラーが発生する確率が高まる。
【００３５】
他の仕事関数の大きな材料として、インジウムあるいは亜鉛の少なくとも一つと窒素とを有する仕事関数が５．３電子ボルト以上のＮ型半導体（以下、高仕事関数化合物半導体ともいう）がある。このような材料のいくつかは仕事関数が５．５電子ボルト以上であるため、それらをゲートとして用いると、しきい値は＋１．４ボルト以上となる。なお、高仕事関数化合物半導体のキャリア濃度は１×１０１９ｃｍ−３以上であることが好ましい。
【００３６】
ここで、高仕事関数化合物半導体は、５原子％以上５０原子％以下の濃度の窒素を有する。また、高仕事関数化合物半導体は、５原子％以上６６．７原子％以下の濃度の亜鉛あるいは、５原子％以上５０原子％以下の濃度のインジウムを有することが望ましい。
【００３７】
また、高仕事関数化合物半導体では、原子番号が２０以下の金属元素の濃度を１原子％以下、好ましくは０．０１原子％以下とするとよい。また、高仕事関数化合物半導体は、酸素や他の原子番号２１以上の金属元素を有していてもよい。また、高仕事関数化合物半導体は水素を０．０１原子％乃至１０原子％含有していてもよい。
【００３８】
また、好ましくは、高仕事関数化合物半導体は、ウルツ鉱型の結晶構造を有する単結晶もしくは多結晶体であってもよい。なお、高仕事関数化合物半導体はウルツ鉱型以外の六方晶あるいは立方晶の構造を有してもよい。
【００３９】
上述の高仕事関数化合物半導体の電子親和力は５．３電子ボルト以上である。そのため、真空準位から４電子ボルト乃至５電子ボルト下の準位（典型的には真空準位から４．９電子ボルト下の準位）に形成される多くの欠陥準位がドナーとなり、特にドーピング処理を施さずとも、１×１０１９ｃｍ−３以上、好ましくは１×１０２０ｃｍ−３以上の電子濃度を有するＮ型の半導体となる（詳しくは、Ｗ．  Ｗａｌｕｋｉｅｗｉｃｚ，  ”  Ｉｎｔｒｉｎｓｉｃ  ｌｉｍｉｔａｔｉｏｎｓ  ｔｏ  ｔｈｅ  ｄｏｐｉｎｇ  ｏｆ  ｗｉｄｅ−ｇａｐ  ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ”，  Ｐｈｙｓｉｃａ  Ｂ  ３０２−３０３，  ｐ１２３  （２００１）．参照）。
【００４０】
上述の高仕事関数化合物半導体の一例として化学式ＩｎＮとして知られる窒化インジウムがある。窒化インジウムはバンドギャップが０．７電子ボルト以下の半導体であるが、その電子親和力は５．６電子ボルト以上である。窒化インジウムはウルツ鉱型構造であることが知られている。
【００４１】
他の例として化学式Ｚｎ３Ｎ２として知られる窒化亜鉛がある。窒化亜鉛についてはその物性値についての詳細は知られていないが、電子親和力は５．５電子ボルト以上であることが明らかとなった。窒化亜鉛は立方晶であることが知られている。
【００４２】
このような高仕事関数化合物半導体の作製には、公知のスパッタリング法、真空蒸着法、イオンプレーティング法、ＭＢＥ（ｍｏｌｅｃｕｌａｒ  ｂｅａｍ  ｅｐｉｔａｘｙ）法、ＣＶＤ法（ＭＯＣＶＤ（ｍｅｔａｌ  ｏｒｇａｎｉｃ  ＣＶＤ）法やＡＬＤ（ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）法）等を用いればよい。
【００４３】
例えば、窒化ガリウムインジウム（Ｉｎ１−ａＧａａＮ）をＭＯＣＶＤ法で作製するのであれば、原料ガスとして、トリメチルインジウム（（ＣＨ３）３Ｉｎ）とトリメチルガリウム（（ＣＨ３）３Ｇａ）とアンモニアを用い、基板温度は３５０℃乃至５５０℃とすればよい。
【００４４】
上記のように、高仕事関数化合物半導体のいくつかの仕事関数は５．５電子ボルト以上である。そのため、これに酸化シリコンを接合した場合、酸化シリコンの伝導帯下端と高仕事関数化合物半導体のフェルミ準位との差は４．６電子ボルトとなる。これは、酸化シリコンの伝導帯下端とＮ型シリコンのフェルミ準位との差の３．２電子ボルトや酸化シリコンの伝導帯下端とＰ型シリコンのフェルミ準位との差の４．３電子ボルトよりも大きい。そのため、ゲートの材料とした場合には、ゲート絶縁物がより大きなポテンシャル障壁となる。
【００４５】
したがって、ゲート絶縁物をより薄くしても、トンネル効果によるゲートからの電荷の流出を防止できる。図１に示すメモリセルは保持ノードＳＮに電荷を長期間保持することが必要である。読み出しトランジスタＲＴのゲート絶縁物を薄くすると、トンネル効果により電荷が流出しやすくなる。しかし、微細化に伴う短チャネル効果を抑制するためには、ゲート絶縁物を薄くすることが求められる。
【００４６】
仕事関数のより大きな材料をゲートに用いると、ゲート絶縁物のポテンシャル障壁がより大きくなり、トンネル効果を抑制することが可能である。そのため、よりゲート絶縁物を薄くすることができる。例えば、ゲート絶縁物の厚さを５ｎｍとすると、チャネル長１７ｎｍの読み出しトランジスタＲＴも作製できる。なお、上記では、ゲート絶縁物として酸化シリコンを例に説明したが、他の絶縁材料であっても同様である。
【００４７】
図５（Ａ）はゲートＧＥ、ゲート絶縁物ＧＩ、チャネルの形成される領域ＣＨ、ソースＳＲ、ドレインＤＲを有するＮチャネル型トランジスタの模式図である。このトランジスタの中央部の線分ＡＢにおけるエネルギーバンドの状態の例を図５（Ｂ）および図５（Ｃ）に示す。なお、ここでは、ゲートＧＥ、ソースＳＲ、ドレインＤＲの電位は等しいものとする。また、Ｅｆはフェルミ準位、Ｅｃは伝導帯下端、Ｅｖは価電子帯上端を意味する。
【００４８】
図５（Ｂ）は、ゲートがＮ型シリコン（仕事関数が４．１電子ボルト）のトランジスタ（チャネルの形成される領域ＣＨはＰ型にドープされている）のエネルギーバンドを示す。また、図５（Ｃ）は、ゲートが窒化インジウム（仕事関数が５．６電子ボルト）のトランジスタ（チャネルの形成される領域ＣＨの不純物濃度は極めて低い）のエネルギーバンドを示す。ゲート絶縁物ＧＩは、いずれも酸化シリコンとする。
【００４９】
チャネルの形成される領域ＣＨはＰ型にドープされているが、ゲートがＮ型シリコンの場合には、表面付近ではゲートＧＥの影響を受けて、正孔濃度が低くなる。このため、しきい値は低下し、短チャネル効果が生じやすくなる。一方、ゲートが窒化インジウムの場合には、チャネルの形成される領域ＣＨは不純物濃度が極めて低いが、表面付近では、ゲートＧＥの影響を受けて正孔濃度が高くなる。このため、しきい値が上昇し、短チャネル効果は十分に抑制できる。
【００５０】
なお、上述のとおり、窒化インジウムはＮ型となるので、そのフェルミ準位Ｅｆは伝導帯下端Ｅｃと同程度か伝導帯下端Ｅｃより上となる。図５（Ｃ）では窒化インジウムはそのキャリア濃度が１×１０２１ｃｍ−３程度の縮退した状態である場合を示している。また、図５（Ｂ）に示すＮ型シリコンもキャリア濃度が１×１０２１ｃｍ−３程度の縮退した状態である場合を示している。
【００５１】
また、図５（Ｂ）と図５（Ｃ）を比較すると明らかであるが、ゲートＧＥとチャネルの形成される領域ＣＨとの間にあるゲート絶縁物ＧＩのポテンシャル障壁の高さが異なる。
【００５２】
例えば、図５（Ｂ）のゲートＧＥのフェルミ準位Ｅｆにある電子が、熱励起によって、チャネルの形成される領域ＣＨに到達するには、シリコンの伝導帯下端Ｅｃとフェルミ準位Ｅｆの差とＥ２の和の高さの障壁を超える必要がある。
【００５３】
図５（Ｂ）のＥ２はシリコンの電子親和力と酸化シリコンの電子親和力の差であり、３．２電子ボルトであり、シリコンの伝導帯下端Ｅｃとフェルミ準位Ｅｆの差は約０．５電子ボルトである。したがって、障壁の高さは３．７電子ボルトである。
【００５４】
一方、図５（Ｃ）のゲートＧＥのフェルミ準位Ｅｆにある電子がチャネルの形成される領域ＣＨに到達するには、高さＥ１の障壁を超える必要がある。Ｅ１は、窒化インジウムの仕事関数と酸化シリコンの電子親和力の差であり、４．７電子ボルトである。これは、図５（Ｂ）の障壁よりも１電子ボルト大きい。
【００５５】
すなわち、熱励起によって電子がポテンシャル障壁を乗り越える確率は、ポテンシャル障壁の高さに依存し、ゲートが窒化インジウムである場合（図５（Ｃ）の場合）は、ゲートがＮ型シリコンである場合（図５（Ｂ）の場合）よりもはるかに小さい。また、電子はポテンシャル障壁をトンネル効果によってすり抜けることもできるが、その確率（トンネル確率）もポテンシャル障壁の高さによって決定され、やはり、ゲートが窒化インジウムである場合（図５（Ｃ）の場合）は、ゲートがＮ型シリコンである場合（図５（Ｂ）の場合）よりも小さい。
【００５６】
このように、ゲートに窒化インジウム（あるいは同様に仕事関数の高い材料）を用いた場合には、ゲート絶縁物ＧＩのポテンシャル障壁が高くなるためゲートＧＥからの電荷の漏洩を低減できる。加えて、上記で説明したように、チャネルの形成される領域表面付近の正孔濃度が高くなるので短チャネル効果を抑制しやすく、ゲート絶縁物ＧＩをより薄くできる。
【００５７】
なお、上述のようにチャネルの形成される領域ＣＨ（特に表面付近）の不純物濃度を低減できるということは、不純物原子の統計的なゆらぎによるしきい値のばらつき（例えば、Ｋ．Ｔａｋｅｕｃｈｉ  ｅｔ  ａｌ．，  ”Ｃｈａｎｎｅｌ  Ｅｎｇｉｎｅｅｒｉｎｇ  ｆｏｒ  ｔｈｅ  Ｒｅｄｕｃｔｉｏｎ  ｏｆ  Ｒａｎｄｏｍ−Ｖｏｌｔａｇｅ−Ｉｎｄｕｃｅｄ  Ｔｈｒｅｓｈｏｌｄ  Ｖｏｌｔａｇｅ  Ｖａｒｉａｔｉｏｎ”，  ｐ．  ８４１，  ＩＥＤＭ  （１９９７）．）を抑制する上でも好適である。
【００５８】
上記は、チャネルを形成する半導体として、シリコンを例にとって説明したが、その他の半導体、例えば、ガリウム砒素、ガリウム燐、インジウム燐、炭化シリコン、ゲルマニウム、ゲルマニウムシリコン等の公知の半導体でも同様である。
【図面の簡単な説明】
【００５９】
【図１】本発明の半導体メモリ装置の回路の例を示す図である。
【図２】本発明の半導体メモリ装置の動作例を示す図である。
【図３】従来の半導体メモリ装置の動作例を示す図である。
【図４】従来の半導体メモリ装置の動作例を示す図である。
【図５】トランジスタの構造とそのバンド図である。
【図６】本発明の半導体メモリ装置の作製工程の例を示す図である。
【図７】本発明の半導体メモリ装置の作製工程の例を示す図である。
【発明を実施するための形態】
【００６０】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００６１】
また、以下の記載では、理解を助けるために具体的な数値を例示するが、これらは回路構成や素子特性、実施する者の都合等さまざまな理由で変更できるものであり、本発明がこれらの数値に限定されるものではない。
【００６２】
（実施の形態１）
図２を用いて、本発明の一態様の半導体メモリ装置の駆動方法の例を説明する。用いるメモリセルの回路は図１に示されるものと同じものである。図３および図４で説明した場合と同様に、ビット線ＢＬの電位をデータに応じて０Ｖあるいは＋１Ｖとする。本実施の形態では、書き込みトランジスタＷＴのしきい値を＋１Ｖ、読み出しトランジスタＲＴのしきい値を＋１．５Ｖとする。また、以下では、ソース線ＳＬの電位を０Ｖに固定する。このような高いしきい値を実現するためには、読み出しトランジスタＲＴのゲートに高仕事関数化合物半導体を用いればよい。
【００６３】
データの書き込みに際して、例えば、書き込みワード線ＷＷＬの電位を＋２Ｖとすると書き込みトランジスタＷＴはオンとなる。ここで、読み出しワード線ＲＷＬの電位は０Ｖとする。ビット線ＢＬの電位を＋１Ｖとした場合、保持ノードＳＮの電位が＋１Ｖとなる。しかしながら、読み出しトランジスタＲＴは、そのしきい値が＋１．５Ｖであるのでオフである。もちろん、ビット線ＢＬの電位を０Ｖとした場合（保持ノードＳＮの電位が０Ｖ）も、読み出しトランジスタＲＴはオフである。（図２（Ａ）参照）。
【００６４】
書き込みが終了すると、書き込みワード線ＷＷＬの電位を−１Ｖとし、書き込みトランジスタＷＴをオフとする（図２（Ｂ）参照）。この状態はスタンバイ状態である。本実施の形態では、読み出しワード線ＲＷＬの電位を書き込み時と書き込み終了後（スタンバイ状態）とで変動させる必要がない。したがって、保持ノードＳＮの電位は、データに応じた電位（０Ｖあるいは＋１Ｖ）である。すなわち、書き込みトランジスタＷＴのソースの電位が０Ｖ以上であるので書き込みワード線ＷＷＬの電位を−１Ｖとできる。
【００６５】
データを読み出す際には、ビット線ＢＬの電位を＋１Ｖに充電した後、浮遊状態とする（図２（Ｃ）参照）。さらに、読み出しワード線ＲＷＬの電位を＋１Ｖとする（図２（Ｄ）参照）。この結果、保持ノードＳＮの電位は＋１Ｖあるいは＋２Ｖとなる。
【００６６】
保持ノードＳＮの電位が＋１Ｖであれば、読み出しトランジスタＲＴはオフであるので、ビット線ＢＬの電位は＋１Ｖのままである。一方、保持ノードＳＮの電位が＋２Ｖであれば、読み出しトランジスタＲＴはオンとなり、ビット線ＢＬの電位は０Ｖとなる。このようにして、記憶されているデータに応じてビット線ＢＬの電位が異なることを利用し、データを読み出すことができる。
【００６７】
上記より、本実施の形態の駆動方法では、以下の特色が見出せる。第１は、ソース線ＳＬは電位を固定することができる。上記の例では０Ｖに固定する。第２は、書き込みワード線ＷＷＬの変動は−１Ｖから＋２Ｖまでの３Ｖである。第３に、読み出しワード線ＲＷＬは、読み出しの際にのみ電位を変動させればよい。上記の例では、読み出しの際にのみ＋１Ｖとし、その他の期間は０Ｖとする。
【００６８】
すなわち、本実施の形態の駆動方法では、図３および図４に示される方法に比べて、ソース線ＳＬ、書き込みワード線ＷＷＬ、読み出しワード線ＲＷＬの電位変動の幅を小さく、あるいは電位変動の回数を少なくすることができ、消費電力を削減できる。
【００６９】
（実施の形態２）
図６および図７を用いて、本発明の一態様の半導体メモリ装置の作製工程について簡単に説明する。詳細は公知の半導体集積回路作製技術あるいは特許文献２あるいは特許文献３を参照するとよい。なお、図６および図７は、作製工程を概念的に説明するもので、特定の断面を表すものではない。
【００７０】
また、本実施の形態は、読み出しトランジスタに用いる半導体としてシリコンを例にとって説明するが、その他の半導体、例えば、ガリウム砒素、ガリウム燐、インジウム燐、炭化シリコン、ゲルマニウム、ゲルマニウムシリコン等の公知の半導体でも同様に実施できる。
【００７１】
＜図６（Ａ）＞
最初に、公知の半導体集積回路作製技術を用いて、半導体の基板１０１表面に、素子分離絶縁物１０２、Ｐ型ウェル１０３ａ、Ｎ型ウェル１０３ｂ、Ｐ型ウェル１０３ｃ、Ｎ型不純物領域１０４ａ、Ｎ型不純物領域１０４ｂ、Ｐ型不純物領域１０４ｃ、Ｐ型不純物領域１０４ｄ、Ｎ型不純物領域１０４ｅ、Ｎ型不純物領域１０４ｆ、ダミーゲート１０５ａ、ダミーゲート１０５ｂ、ダミーゲート１０５ｃ、第１層間絶縁物１０６を形成する。
【００７２】
さらに、第１層間絶縁物１０６を化学的機械的研磨法等で研磨して、ダミーゲート１０５ａ、ダミーゲート１０５ｂ、ダミーゲート１０５ｃを露出させる。
【００７３】
なお、Ｐ型ウェル１０３ａ、Ｎ型ウェル１０３ｂ、Ｎ型不純物領域１０４ａ、Ｎ型不純物領域１０４ｂ、Ｐ型不純物領域１０４ｃ、Ｐ型不純物領域１０４ｄ、ダミーゲート１０５ａ、ダミーゲート１０５ｂの存在する領域は、メモリセルを駆動するための回路（ドライバー回路）の領域を示し、Ｐ型ウェル１０３ｃ、Ｎ型不純物領域１０４ｅ、Ｎ型不純物領域１０４ｆ、ダミーゲート１０５ｃの存在する領域は、メモリセルの領域を示す。
【００７４】
また、Ｎ型不純物領域１０４ａ、Ｎ型不純物領域１０４ｂは、ドライバー回路のＮチャネル型トランジスタのソース、ドレインとなり、Ｐ型不純物領域１０４ｃ、Ｐ型不純物領域１０４ｄは、ドライバー回路のＰチャネル型トランジスタのドレイン、ソースとなり、Ｎ型不純物領域１０４ｅ、Ｎ型不純物領域１０４ｆは、メモリセルの読み出しトランジスタのソース、ドレインとなる。なお、Ｎ型不純物領域１０４ｅは、紙面の手前から奥行きの方向（すなわち、後述する書き込みワード線に平行な方向）に延在している。
【００７５】
＜図６（Ｂ）＞
ダミーゲート１０５ａ、ダミーゲート１０５ｂ、ダミーゲート１０５ｃを除去し、空孔１０７ａ、空孔１０７ｂ、空孔１０７ｃを形成する。そして、メモリセルの領域にのみ、高仕事関数化合物半導体膜１０８を形成する。
【００７６】
高仕事関数化合物半導体膜１０８の形成には、スパッタリング法、ＡＬＤ法、ＣＶＤ法（ＭＯＣＶＤ法等）を用いることができる。特に、ゲート絶縁物の厚さが５ｎｍ以下の場合には、基板へのダメージの少ないＡＬＤ法やＣＶＤ法を用いることが好ましい。
【００７７】
高仕事関数化合物半導体膜１０８の厚さは５ｎｍ乃至１００ｎｍとすればよい。厚さ５ｎｍ未満では、仕事関数の影響が基板１０１表面に及ばず、また、厚さが１００ｎｍを超えると、高仕事関数化合物半導体膜１０８の抵抗が大きくなり、回路の特性に好ましくない。
【００７８】
なお、高仕事関数化合物半導体膜１０８は、メモリセルの読み出しトランジスタのゲート絶縁物に接する部分にのみ存在すればよく、側面には存在する必要がない。したがって、空孔１０７ｃでの段差被覆性は特に問題とされない。
【００７９】
また、上述のように、高仕事関数化合物半導体膜１０８では界面近傍の欠陥準位がドナーとなるため、界面から遠い部分ではドナー濃度が低下し、導電性が著しく悪化することがある。導電性を十分なものとするには、別にドナーをドーピングする必要がある。
【００８０】
ところで、酸化インジウム亜鉛ガリウムのうち、組成式ＩｎＧａＺｎＯ４で表されるものは、ＹｂＦｅ２Ｏ４構造と呼ばれる結晶構造を取ることが知られている（非特許文献１参照）。しかしながら、例えば、ＩｎＧａＺｎＯ４に５原子％以上の窒素が添加されるとウルツ鉱型構造が安定相となり、それにともなって電子状態も劇的に変化する。また、ＹｂＦｅ２Ｏ４構造に比べるとウルツ鉱型構造は結晶化が容易であるため、比較的低温で結晶化する。
【００８１】
電子状態に関しては、例えば、バンドギャップはＹｂＦｅ２Ｏ４構造のものが３．２電子ボルト程度であるが、ウルツ鉱型構造のものでは２．２電子ボルト以下となり、また、電子親和力も、前者が４．６電子ボルト程度のものが、後者では５．５電子ボルト以上となる。電子親和力が４．９電子ボルト以上となるため、欠陥準位によりＮ型の導電性を呈することとなる。なお、水素はドナーとして機能するため、水素を添加することによってもキャリア濃度を高めることもできる。
【００８２】
なお、高仕事関数化合物半導体膜１０８は、窒素や亜鉛、錫、インジウム以外に酸素を窒素の２乃至５倍含有していると、ゲート絶縁物との界面でのトラップ準位の発生を抑制する上で好ましい。また、高仕事関数化合物半導体膜１０８は、水素を１原子％乃至１０原子％含有していると、界面の状況が改善され、かつ、キャリアが増加して導電率が向上するため好ましい。高仕事関数化合物半導体膜１０８への水素の添加は成膜時以外に、ドーピング工程の終了後の水素化処理でもおこなえる。
【００８３】
なお、酸化インジウム亜鉛ガリウム（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）の代わりに、二元系金属酸化物である、Ｉｎ−Ｓｎ−Ｏ、Ｓｎ−Ｚｎ−Ｏ、Ａｌ−Ｚｎ−Ｏ、Ｉｎ−Ｇａ−Ｏや、三元系金属酸化物であるＩｎ−Ｓｎ−Ｚｎ−Ｏ、Ｉｎ−Ａｌ−Ｚｎ−Ｏ、Ｓｎ−Ｇａ−Ｚｎ−Ｏ、Ａｌ−Ｇａ−Ｚｎ−Ｏ、Ｓｎ−Ａｌ−Ｚｎ−Ｏや、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏなどを用いてもよい。
【００８４】
ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏとは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物という意味である。これらは窒素濃度が十分に低ければ（１原子％以下、好ましくは０．０１原子％以下であれば）、後述する酸化物半導体としても用いることができる。
【００８５】
＜図６（Ｃ）＞
図６（Ｂ）で示した方法と同様にＰチャネル型トランジスタを形成する空孔１０７ｂには、適切な仕事関数を有する材料により形成された第１金属膜１０９を形成する。さらに、空孔１０７ａ、空孔１０７ｂ、空孔１０７ｃに、Ｎチャネル型トランジスタに適切で、導電性の高い材料の膜を形成する。
【００８６】
そして、表面を研磨して平坦化する。この結果、空孔１０７ａ、空孔１０７ｂ、空孔１０７ｃに第２金属膜１１０ａ、第２金属膜１１０ｂ、第２金属膜１１０ｃを埋め込むことができる。この際、空孔１０７ｂ、空孔１０７ｃの側面と底面には、高仕事関数化合物半導体膜１０８や第１金属膜１０９が残る。さらに、第２層間絶縁物１１１を形成する。
【００８７】
＜図６（Ｄ）＞
第２層間絶縁物１１１と、必要によっては第１層間絶縁物１０６をエッチングして、Ｎ型不純物領域１０４ａ、Ｎ型不純物領域１０４ｂ、Ｐ型不純物領域１０４ｃ、Ｐ型不純物領域１０４ｄ、第２金属膜１１０ｃ、Ｎ型不純物領域１０４ｆに達するコンタクトホールを形成する。
【００８８】
そして、これらのコンタクトホールに第１コンタクトプラグ１１２ａ、第１コンタクトプラグ１１２ｂ、第１コンタクトプラグ１１２ｃ、第１コンタクトプラグ１１２ｄ、第１コンタクトプラグ１１２ｅ、第１コンタクトプラグ１１２ｆを形成する。
【００８９】
＜図７（Ａ）＞
第１層配線１１３ａ、第１層配線１１３ｂ、第１層配線１１３ｃ、第１層配線１１３ｄ、第１層配線１１３ｅを形成し、これを第１埋め込み絶縁物１１４に埋め込んだ形状とする。なお、図に示されるように、第１層配線１１３ｂは、第１コンタクトプラグ１１２ｂと第１コンタクトプラグ１１２ｃを接続する。また、第１層配線１１３ｄ、第１層配線１１３ｅは、メモリセルの書き込みトランジスタのソースとドレインとなる。
【００９０】
なお、第１層配線１１３ａ、第１層配線１１３ｂ、第１層配線１１３ｃ、第１層配線１１３ｄ、第１層配線１１３ｅと第１コンタクトプラグ１１２ａ、第１コンタクトプラグ１１２ｂ、第１コンタクトプラグ１１２ｃ、第１コンタクトプラグ１１２ｄ、第１コンタクトプラグ１１２ｅ、第１コンタクトプラグ１１２ｆの間に１層以上の別の配線やコンタクトプラグ等を有してもよい。
【００９１】
＜図７（Ｂ）＞
半導体層１１５を形成し、これを覆って、ゲート絶縁物１１６を形成する。半導体層１１５には、厚さが５ｎｍ以下、好ましくは２ｎｍ以下のシリコンや、酸化物半導体を用いることもできる。この際、ゲート絶縁物１１６の物理的な厚さが、半導体層１１５の物理的な厚さの２倍以上あると、半導体層１１５をゲート絶縁物１１６で確実に覆うことができ、配線間ショートを防止できるので好ましい。
【００９２】
一方、ゲート絶縁物の実効的な厚さ（例えば酸化シリコン換算の厚さ）は半導体層１１５の実効的な厚さの１倍以下であることが好ましい。したがって、ゲート絶縁物１１６には、その誘電率が半導体層１１５の誘電率の２倍の材料を用いることが好ましい。
【００９３】
例えば、ゲート絶縁物１１６には、酸化ハフニウム、酸化タンタル、酸化ジルコニウム等の高誘電率材料を用いるとよい。なお、半導体層１１５として、酸化物半導体を用いる場合には、酸化バリウム、酸化ストロンチウム、酸化カルシウム、酸化リチウム等を用いることができる。これらは、シリコンとシリサイドを形成する材料であるため、シリコン半導体では使用することが避けられてきた材料である。しかし、酸化物半導体との間では問題が生じないこともあり、誘電率の高い材料であればゲート絶縁物１１６に用いることができる。
【００９４】
なお、半導体層１１５に上記の厚さのシリコンを用いる場合には、オフ電流が比較的大きいので、適切な周期でデータの読み込みと再書き込み（リフレッシュ）をおこなうことが好ましい。また、半導体層１１５に酸化物半導体を用いる場合であっても、適切な周期でリフレッシュをおこなってもよい。
【００９５】
さらに、第２層配線１１７ａ、第２層配線１１７ｂ、第２層配線１１７ｃを形成する。ここで、第２層配線１１７ａは読み出しワード線に、第２層配線１１７ｂは書き込みワード線に、第２層配線１１７ｃは隣のメモリセルの書き込みワード線である。
【００９６】
＜図７（Ｃ）＞
第３層間絶縁物１１８、第２コンタクトプラグ１１９ａ、第２コンタクトプラグ１１９ｂを形成し、その上に第３層配線１２０、第４層間絶縁物１２１を形成する。第３層配線１２０はビット線である。このようにして半導体メモリ装置を作製できる。
【符号の説明】
【００９７】
１０１    基板
１０２    素子分離絶縁物
１０３ａ    Ｐ型ウェル
１０３ｂ    Ｎ型ウェル
１０３ｃ    Ｐ型ウェル
１０４ａ    Ｎ型不純物領域
１０４ｂ    Ｎ型不純物領域
１０４ｃ    Ｐ型不純物領域
１０４ｄ    Ｐ型不純物領域
１０４ｅ    Ｎ型不純物領域
１０４ｆ    Ｎ型不純物領域
１０５ａ    ダミーゲート
１０５ｂ    ダミーゲート
１０５ｃ    ダミーゲート
１０６    第１層間絶縁物
１０７ａ    空孔
１０７ｂ    空孔
１０７ｃ    空孔
１０８    高仕事関数化合物半導体膜
１０９    第１金属膜
１１０ａ    第２金属膜
１１０ｂ    第２金属膜
１１０ｃ    第２金属膜
１１１    第２層間絶縁物
１１２ａ    第１コンタクトプラグ
１１２ｂ    第１コンタクトプラグ
１１２ｃ    第１コンタクトプラグ
１１２ｄ    第１コンタクトプラグ
１１２ｅ    第１コンタクトプラグ
１１２ｆ    第１コンタクトプラグ
１１３ａ    第１層配線
１１３ｂ    第１層配線
１１３ｃ    第１層配線
１１３ｄ    第１層配線
１１３ｅ    第１層配線
１１４    第１埋め込み絶縁物
１１５    半導体層
１１６    ゲート絶縁物
１１７ａ    第２層配線
１１７ｂ    第２層配線
１１７ｃ    第２層配線
１１８    第３層間絶縁物
１１９ａ    第２コンタクトプラグ
１１９ｂ    第２コンタクトプラグ
１２０    第３層配線
１２１    第４層間絶縁物
ＢＬ    ビット線
ＲＷＬ    読み出しワード線
ＷＷＬ    書き込みワード線
ＳＬ    ソース線
ＷＴ    書き込みトランジスタ
ＲＴ    読み出しトランジスタ
ＳＣ    保持容量
ＳＮ    保持ノード
ＧＥ    ゲート
ＧＩ    ゲート絶縁物
ＣＨ    チャネルの形成される領域
ＳＲ    ソース
ＤＲ    ドレイン
【図１】
2013033951.tif 000003
【図２】
2013033951.tif 000004
【図３】
2013033951.tif 000005
【図４】
2013033951.tif 000006
【図５】
2013033951.tif 000007
【図６】
2013033951.tif 000008
【図７】
2013033951.tif 000009