(57)【要約】      （修正有）【課題】カスコード接続したデプレッション型ＧａＮ−ＨＥＭＴと、エンハンスメント型ＭＯＳ−ＦＥＴを内蔵した半導体装置において、寄生インダクタンスのない、信頼性を向上した半導体装置を提供する。【解決手段】半導体装置１０Ａは、リード１１，１２，１３，１４とダイステージ１５からなるリードフレームと、ダイステージ１５上に配設され、裏面に設けられたソース電極３７がダイステージ１５に接続されたＧａＮ−ＨＥＭＴ３１と、ダイステージ１５上に配設され、裏面に設けられたドレイン電極６２がダイステージ１５に接続されたＭＯＳ−ＦＥＴ２１とを含み、ＧａＮ−ＨＥＭＴ３１のソース電極３７と、ＭＯＳ−ＦＥＴ２１のドレイン電極６２とは、ダイステージ１５を介してカスコード接続されている。【選択図】図５
2013153027.tif 000002
【特許請求の範囲】
【請求項１】
リードとダイステージからなるリードフレームと、
前記ダイステージ上に配設され、裏面に設けられたソース電極が前記ダイステージに接続されたＧａＮ−ＨＥＭＴと、
前記ダイステージ上に配設され、裏面に設けられたドレイン電極が前記ダイステージに接続されたＭＯＳ−ＦＥＴと
を含み、
前記ＧａＮ−ＨＥＭＴの前記ソース電極と、前記ＭＯＳ−ＦＥＴのドレイン電極とは、前記ダイステージを介してカスコード接続されている
ことを特徴とする半導体装置。
【請求項２】
前記ＧａＮ−ＨＥＭＴ裏面のソース電極と前記ダイステージとは、はんだペーストで接続され、
前記ＭＯＳ−ＦＥＴの裏面のドレイン電極と前記ダイステージとは、はんだペーストで接続されている
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ＧａＮ−ＨＥＭＴは、デプレッション型で、表面にはゲート電極と、ドレイン電極が設けられている
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記リードは、複数のリードを含み、
前記複数のリードのうち、第１のリードは、前記ゲート電極と第１のボンディングワイヤで接続され、
前記複数のリードのうち、第２のリードは、前記ドレイン電極と第２のボンディングワイヤで接続されている
ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ＭＯＳ−ＦＥＴは、エンハンスメント型で、表面にはゲート電極と、ソース電極が設けられている
ことを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記リードは、複数のリードを含み、
前記複数のリードのうち、第１のリードは、前記ゲート電極と第１のボンディングワイヤで接続され、
前記複数のリードのうち、第２のリードは、前記ソース電極と第２のボンディングワイヤで接続されている
ことを特徴とする請求項５に記載の半導体装置。
【請求項７】
さらに、前記ダイステージ上に配設された制御チップを含む
ことを特徴とする請求項１に記載の半導体装置。
【請求項８】
ＤＣ−ＤＣコンバータと前記ＤＣ−ＤＣコンバータへ電力を供給するスイッチング素子とを有する電源装置であって、
前記スイッチング素子は、
リードとダイステージからなるリードフレームと、
前記ダイステージ上に配設され、裏面に設けられたソース電極が前記ダイステージに接続されたＧａＮ−ＨＥＭＴと、
前記ダイステージ上に配設され、裏面に設けられたドレイン電極が前記ダイステージに接続されたＭＯＳ−ＦＥＴと
を含み、
前記ＧａＮ−ＨＥＭＴの前記ソース電極と、前記ＭＯＳ−ＦＥＴのドレイン電極とは、前記ダイステージを介してカスコード接続されている
ことを特徴と電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体デバイスを含む半導体装置及び電源装置に関する。
【背景技術】
【０００２】
近年、サファイア、ＳｉＣ、窒素ガリウム（ＧａＮ）又はＳｉ等からなる基板上にＧａＮ層及びＡｌＧａＮ層を順次形成し、ＧａＮ層を電子走行層として用いる電子デバイス（化合物半導体デバイス）の開発が活発である。
【０００３】
ＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉの１．１ｅＶ、ＧａＡｓの１．４ｅＶに比べて大きい。このため、この化合物半導体装置には、高耐圧での動作が期待されている。
【０００４】
このような化合物半導体装置の一つとして、ＧａＮ系の高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が挙げられる。以下、このＧａＮ系の高電子移動度トランジスタをＧａＮ−ＨＥＭＴと称する。
【０００５】
ＧａＮ−ＨＥＭＴを電源用のインバータのスイッチとして使用すると、オン抵抗の低減及び耐圧の向上の両立が可能である。また、Ｓｉ系トランジスタと比較して、待機時の消費電力を低減することも可能であり、動作周波数を向上させることも可能である。
【０００６】
このため、スイッチングロスを低減することができ、インバータの消費電力を低減することが可能となる。また、同等の性能のトランジスタであれば、Ｓｉ系トランジスタと比較して小型化が可能である。
【０００７】
図１は、一般的なＧａＮ−ＨＥＭＴ３０の構造を示す断面図である。ＳｉＣ基板９０上にＡｌＮ層９１、ノンドープのｉ−ＧａＮ層９２、ｎ型のｎ−ＡｌＧａＮ層９４が順次形成されている。
【０００８】
更に、ｎ−ＡｌＧａＮ層９４上に，ソース電極８１、ドレイン電極８２及びゲート電極８３が形成されている。ＧａＮ−ＨＥＭＴ３０においては、ｎ−ＡｌＧａＮ層９４のｉ−ＧａＮ層９２との界面に形成される二次元電子ガス９３をキャリアとしている。尚、ＡｌＮ層９１はバッファ層として機能する。
【０００９】
しかしながら，従来のシリコンのＭＯＳ−ＦＥＴが，ゲートに電圧を印加しない状態でオフになるノーマリーオフ型（エンハンスメント型）であるのに対して，ＧａＮ−ＨＥＭＴは，通常，ゲートに電圧を印加しない状態でオンになるノーマリーオン型（デプレッション型）である。
【００１０】
そのため、デプレッション型のＧａＮ−ＨＥＭＴをスイッチングするためには，負電源が必要になるが、負電源発生回路は、回路規模が大きく、またコストアップとなるので、好ましくない。
【００１１】
あるいは、このようなデプレッション型ＧａＮ−ＨＥＭＴを、エンハンスメント型として働くように、デプレッション型のＦＥＴを組み合わせたカスコード接続という手法がある。
【００１２】
図２に、カスコード接続回路の一例を示す。カスコード接続回路１は、デプレッション型ＧａＮ−ＨＥＭＴ３０と、エンハンスメント型ＭＯＳ−ＦＥＴ２０とを直列にした回路で、デプレッション型ＧａＮ−ＨＥＭＴ３０のソースは、エンハンスメント型ＭＯＳ−ＦＥＴ２０のドレインに接続される。エンハンスメント型ＭＯＳ−ＦＥＴ２０は例えば、一般に入手可能なシリコンベースのｎ型ＭＯＳ−ＦＥＴとする。
【００１３】
ＧａＮ−ＨＥＭＴ３０のゲートと、ＭＯＳ−ＦＥＴ２０のソースは、接地される。ＧａＮ−ＨＥＭＴ３０のドレインは、カスコード接続回路１のドレインとして機能し、ＭＯＳ−ＦＥＴ２０のソースは、カスコード接続回路１のソースとして機能する。同様に、ＭＯＳ−ＦＥＴ２０のゲートはカスコード接続回路１のゲートとして機能する。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００６−２２３０１６号公報
【特許文献２】特開２００８−３１１６５３号公報
【特許文献３】特表２００８−５２２４３６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
上記カスコード接続回路１とすると、新たにエンハンスメント型ＭＯＳ−ＦＥＴ２０が追加になるため、回路基板にエンハンスメント型ＭＯＳ−ＦＥＴ２０の実装スペースが必要になる。このため、カスコード接続回路１を１つの半導体装置に組み込み、ＧａＮ−ＨＥＭＴ３０の実装スペースに実装する手法がある。
【００１６】
図３は，デプレッション型ＧａＮ−ＨＥＭＴ３０とエンハンスメント型ＭＯＳ−ＦＥＴ２０とを１つパッケージに組み込んだ半導体装置の一例を示す。図３（Ａ）は，平面透視図で、図３（Ｂ）は、図３（Ａ）のＡ−Ａ’面での断面図である。
【００１７】
一例とした半導体装置１０では、デプレッション型ＧａＮ−ＨＥＭＴ３０とエンハンスメント型ＭＯＳ−ＦＥＴ２０は、銅等の金属からなる板状のダイステージ１５上に搭載されている。
【００１８】
エンハンスメント型ＭＯＳ−ＦＥＴ２０の表面に設けられたソース電極用パッド２４と、半導体装置１０の外部端子となるソース用リード端子１１とは、ボンディングワイヤ４１で接続される。エンハンスメント型ＭＯＳ−ＦＥＴ２０の表面に設けられたゲート電極用パッド２６と、半導体装置１０の外部端子となるゲート用リード端子１３とは、ボンディングワイヤ４３で接続される。
【００１９】
図３（Ｂ）を参照して、エンハンスメント型ＭＯＳ−ＦＥＴ２０は、ダイステージ１５上に、絶縁板１６、金属板１７を介して設置される。エンハンスメント型ＭＯＳ−ＦＥＴ２０の裏面にはドレイン電極用パッド２５が形成され、（図示しない）はんだペースト等の導電材で金属板１７上に固定されている。
【００２０】
また、デプレッション型ＧａＮ−ＨＥＭＴ３０の表面に設けられたドレイン電極用パッド３５と、半導体装置１０の外部端子となるドレイン用リード端子１２とは、ボンディングワイヤ４２で接続される。デプレッション型ＧａＮ−ＨＥＭＴ３０の表面に設けられたゲート電極用パッド３６と、半導体装置１０の外部端子となるゲート用リード端子１４とは、ボンディングワイヤ４４で接続される。
【００２１】
デプレッション型ＧａＮ−ＨＥＭＴ３０の表面に設けられたソース電極用パッド３４とエンハンスメント型ＭＯＳ−ＦＥＴ２０の下部に設けられた金属板１７とは、ボンディングワイヤ４５で接続される。よって、エンハンスメント型ＭＯＳ−ＦＥＴ２０のドレイン電極用パッド２５と、デプレッション型ＧａＮ−ＨＥＭＴ３０のソース電極用パッド３４とは、金属板１７及びボンディングワイヤ４５を介して電気的に接続される。
これによって、エンハンスメント型ＭＯＳ−ＦＥＴ２０とデプレッション型ＧａＮ−ＨＥＭＴ３０とは、カスコード接続されることになる。
【００２２】
ダイステージ１５、ソース用リード端子１１、ドレイン用リード端子１２、ゲート用リード端子１３とゲート用リード端子１４は、通常一枚の銅等からなる金属板を、エッチングや、打ち抜き加工して作られたリードフレームの一部である。
【００２３】
デプレッション型ＧａＮ−ＨＥＭＴ３０、エンハンスメント型ＭＯＳ−ＦＥＴ２０及びボンディングワイヤ４１、４２、４３、４４、４５は、樹脂５０で封止され、ソース用リード端子１１、ドレイン用リード端子１２、ゲート用リード端子１３とゲート用リード端子１４の一部が、樹脂５０から導出され、半導体装置１０の外部端子となる。
【００２４】
デプレッション型ＧａＮ−ＨＥＭＴを用いる場合、本半導体装置１０に置き換えることで、ノーマリーオフとして用いることが可能となり、しかもＧａＮ−ＨＥＭＴ１個分の実装スペースに配設することができる。
【００２５】
しかしながら、デプレッション型ＧａＮ−ＨＥＭＴ３０の破壊や、デプレッション型ＧａＮ−ＨＥＭＴ３０がオンしなかったり、オフしなかったりする問題が発生した。
【００２６】
本技術は、上記に鑑み、デプレッション型ＧａＮ−ＨＥＭＴの破壊や、誤動作の無い信頼性の高い半導体装置及び電源装置を提供することを目的とする。
【課題を解決するための手段】
【００２７】
開示の半導体装置によれば、リードとダイステージからなるリードフレームと、前記ダイステージ上に配設され、背面に設けられたソース電極が前記ダイステージに接続されたＧａＮ−ＨＥＭＴと、前記ダイステージ上に配設され、背面に設けられたドレイン電極が前記ダイステージに接続されたＭＯＳ−ＦＥＴとを含み、前記ＧａＮ−ＨＥＭＴの前記ソース電極と、前記ＭＯＳ−ＦＥＴのドレイン電極とは、前記ダイステージを介してカスコード接続されている半導体装置が提供される。
【発明の効果】
【００２８】
開示の半導体装置によれば、カスコード接続したデプレッション型ＧａＮ−ＨＥＭＴと、エンハンスメント型ＭＯＳ−ＦＥＴを１つの半導体装置に組み込んだ半導体装置において、デプレッション型ＧａＮ−ＨＥＭＴのソース電極と、エンハンスメント型ＭＯＳ−ＦＥＴのドレイン電極間の寄生インダクタンスを減らし、デプレッション型ＧａＮ−ＨＥＭＴの破壊や、誤動作が起こりにくいという効果を奏する。
【図面の簡単な説明】
【００２９】
【図１】ＧａＮ−ＨＥＭＴの構造図である。
【図２】カスコード接続回路の回路図である。
【図３】ＧａＮ−ＨＥＭＴとＭＯＳ−ＦＥＴを一体化した半導体装置の構造について説明する図である。
【図４】ＧａＮ−ＨＥＭＴのソ−ス電圧の波形を示す図である。
【図５】第１の実施形態の半導体装置の構造について説明する図である。
【図６】第１の実施形態のＧａＮ−ＨＥＭＴの断面図である。
【図７】第１の実施形態のＭＯＳ−ＦＥＴの断面図である。
【図８】第２の実施形態の半導体装置の回路図である。
【図９】第２の実施形態の半導体装置の構造について説明する図である。
【図１０】第１の実施形態の半導体装置を電源装置に適用した構造について説明する図である。
【発明を実施するための形態】
【００３０】
発明者は、上記一例とした半導体装置において発生するデプレッション型ＧａＮ−ＨＥＭＴ３０の破壊や、デプレッション型ＧａＮ−ＨＥＭＴ３０がオンしなかったり、オフしなかったりする問題について調査を行なった。
【００３１】
図４（Ａ）は、半導体装置１０内のデプレッション型ＧａＮ−ＨＥＭＴ３０のソース電圧を示す。図４（Ａ）に示す様に、デプレッション型ＧａＮ−ＨＥＭＴ３０のソース電圧の立ち上がり時に、サージ電圧が発生していることが観測された。ＭＯＳ−ＦＥＴでも、ＧａＮ−ＨＥＭＴでも、ソース・ゲート間に定格以上の大きな電圧がかかると破壊や、誤動作することが判っている。
【００３２】
また、デプレッション型ＧａＮ−ＨＥＭＴ３０のソース電圧の立ち上がり波形と立ち下がり波形のなまりも観測された。
【００３３】
一例とした半導体装置１０では、デプレッション型ＧａＮ−ＨＥＭＴ３０の表面に設けられたドレイン電極用パッド３５と、半導体装置１０の外部端子となるドレイン用リード端子１２とは、３本のボンディングワイヤ４２で接続されている。また、エンハンスメント型ＭＯＳ−ＦＥＴ２０の表面に設けられたソース電極用パッド２４と、半導体装置１０の外部端子となるソース用リード端子１１とは、３本のボンディングワイヤ４１で接続される。それに対して、デプレッション型ＧａＮ−ＨＥＭＴ３０上のソース電極用パッド３４とエンハンスメント型ＭＯＳ−ＦＥＴ２０上のドレイン電極用パッド２５とは、金属板１７を一旦介してボンディングワイヤ４５で接続されているため、他のボンディングワイヤに比べて配線長が長く、寄生インダクタンスが発生しやすい。
【００３４】
発明者は、上記サージと、波形のなまりの原因は、デプレッション型ＧａＮ−ＨＥＭＴ３０のソースと、エンハンスメント型ＭＯＳ−ＦＥＴ２０上のドレイン間の接続に発生する寄生インダクタンスによるものと考え、以下の実施の形態を考案した。
【００３５】
以下に図面を参照して、本開示の技術にかかる好適な実施の形態を詳細に説明する。
【００３６】
図５は、開示の技術を適用した第１の実施形態の半導体装置の構造を示す図である。図５において、図３に示す半導体装置１０と同一又は同等の構成要素には同一符号を付し、その説明を省略する。
【００３７】
図５（Ａ）は，第１の実施形態の半導体装置１０Ａの平面透視図で、図５（Ｂ）は、図５（Ａ）のＡ−Ａ’面での断面図である。
【００３８】
半導体装置１０Ａでは、デプレッション型ＧａＮ−ＨＥＭＴ３１とエンハンスメント型ＭＯＳ−ＦＥＴ２１は、銅等の金属からなる板状のダイステージ１５上に搭載されている。
【００３９】
エンハンスメント型ＭＯＳ−ＦＥＴ２１の表面に設けられたソース電極用パッド２４と、半導体装置１０Ａの外部端子となるソース用リード端子１１とは、ボンディングワイヤ４１で接続される。エンハンスメント型ＭＯＳ−ＦＥＴ２１の表面に設けられたゲート電極用パッド２６と、半導体装置１０Ａの外部端子となるゲート用リード端子１３とは、ボンディングワイヤ４３で接続される。本実施形態のエンハンスメント型ＭＯＳ−ＦＥＴ２１のソース電極用パッド２４は、ゲート電極用パッド２６を除くエンハンスメント型ＭＯＳ−ＦＥＴ２１表面の領域に設けられている。尚、本実施形態のエンハンスメント型ＭＯＳ−ＦＥＴ２１の表面には、ドレイン電極用パッドは設けられていない。
【００４０】
また、デプレッション型ＧａＮ−ＨＥＭＴ３１の表面に設けられたドレイン電極用パッド３５と、半導体装置１０Ａの外部端子となるドレイン用リード端子１２とは、ボンディングワイヤ４２で接続される。デプレッション型ＧａＮ−ＨＥＭＴ３１の表面に設けられたゲート電極用パッド３６と、半導体装置１０Ａの外部端子となるゲート用リード端子１４とは、ボンディングワイヤ４４で接続される。尚、本実施形態のデプレッション型ＧａＮ−ＨＥＭＴ３１の表面には、ソース電極用パッドは設けられていない。
【００４１】
デプレッション型ＧａＮ−ＨＥＭＴ３１、エンハンスメント型ＭＯＳ−ＦＥＴ２１及びボンディングワイヤ４１、４２、４３、４４は、樹脂５０で封止され、ソース用リード端子１１、ドレイン用リード端子１２、ゲート用リード端子１３とゲート用リード端子１４の一部が、樹脂５０から導出され、半導体装置１０Ａの外部端子となる。
【００４２】
次いで、図６を用いて、本実施形態の半導体装置１０Ａで用いられるデプレッション型ＧａＮ−ＨＥＭＴ３１の構造について説明する。図６は、デプレッション型ＧａＮ−ＨＥＭＴ３１の模式断面図である。
【００４３】
ＳｉＣ基板９０上にＡｌＮ層９１、ノンドープのｉ−ＧａＮ層９２、ｎ型のｎ−ＡｌＧａＮ層９４が順次形成されている。更に、ｎ−ＡｌＧａＮ層９４上に，ドレイン電極８２、ゲート電極８３及びソース電極８１が形成されている。
ＧａＮ−ＨＥＭＴ３１においては、ｎ−ＡｌＧａＮ層９４のｉ−ＧａＮ層９２との界面に形成される二次元電子ガス９３をキャリアとしている。尚、ＡｌＮ層９１はバッファ層として機能する。
【００４４】
さらに、ｎ型のｎ−ＡｌＧａＮ層９４、ソース電極８１、ドレイン電極８２及びゲート電極８３上に、ポリイミド等の絶縁材料からなる層間絶縁膜９５が形成されている。
【００４５】
この層間絶縁膜９５上にドレイン電極用パッド３５、ゲート電極用パッド３６が形成され、ドレイン電極８２とドレイン電極用パッド３５とは、層間絶縁膜９５内に形成されたコンタクトプラグ８５によって、電気的に接続され、ゲート電極８３とゲート電極用パッド３６とは、層間絶縁膜９５内に形成されたコンタクトプラグ８６によって、電気的に接続されている。ドレイン電極用パッド３５及びゲート電極用パッド３６の周囲は、カバー膜９６によって覆われている。
【００４６】
デプレッション型ＧａＮ−ＨＥＭＴ３１の裏面、つまり、ＳｉＣ基板９０の底面には、導電膜が形成されており、ＧａＮ−ＨＥＭＴ３１のソース電極端子３７となる。ソース電極端子３７とソース電極８１とは、ＳｉＣ基板９０、ＡｌＮ層９１、ノンドープのｉ−ＧａＮ層９２とｎ型のｎ−ＡｌＧａＮ層９４を貫通するコンタクトプラグ８７によって、電気的に接続されている。
【００４７】
次いで、図７を用いて、本実施形態の半導体装置１０Ａで用いられるエンハンスメント型ＭＯＳ−ＦＥＴ２１の構造について説明する。図７は、エンハンスメント型ＭＯＳ−ＦＥＴ２１の模式断面図である。
【００４８】
エンハンスメント型ＭＯＳ−ＦＥＴ２１では、ｐ型基板７０上に、ｐ-エピ層７１、チャネル層７３、ｎ-ドリフト層７５、ｎ+層７４があり、ｎ-ドリフト層７５とｎ+層７４との間のチャネル層７３上には、ゲート酸化膜６４を介してゲート電極６３が形成されている。また、ｎ-ドリフト層７５中のｎ+層７４上には、ソース電極６１が形成されている。ｐ型基板７０上のｐ-エピ層７１の周囲には、ｐ+の打ち抜き層７２がある。エンハンスメント型ＭＯＳ−ＦＥＴ２１の裏面、つまり、ｐ型基板７０の底面にはドレイン電極６２となる導電膜が形成されている。
【００４９】
さらに、ｐ+の打ち抜き層７２、ｎ+層７４、ｎ-ドリフト層７５、ゲート電極６３
及びソース電極６１上には、ポリイミド等の絶縁材料からなる層間絶縁膜７６が形成されている。
【００５０】
この層間絶縁膜７６上にソース電極用パッド２４、ゲート電極用パッド２６が形成され、ソース電極６１とソース電極用パッド２４とは、層間絶縁膜７６内に形成されたコンタクトプラグ６６によって、電気的に接続され、ゲート電極６３とゲート電極用パッド２６とは、層間絶縁膜７６内に形成されたコンタクトプラグ６５によって、電気的に接続されている。ソース電極用パッド２４及びゲート電極用パッド２６の周囲は、カバー膜７７によって覆われている。
【００５１】
図５（Ｂ）を参照して、本実施形態の半導体装置１０Ａで用いられるエンハンスメント型ＭＯＳ−ＦＥＴ２１と、デプレッション型ＧａＮ−ＨＥＭＴ３１は、（図示しない）はんだペースト等の導電材でダイステージ１５上に固定されている。
【００５２】
エンハンスメント型ＭＯＳ−ＦＥＴ２１は、底面のドレイン電極６２がダイステージ１５に向き合う様に搭載され、はんだペースト等の導電材を介してはいるが、エンハンスメント型ＭＯＳ−ＦＥＴ２１のドレイン電極６２とダイステージ１５とは、面接触で接続され
デプレッション型ＧａＮ−ＨＥＭＴ３１は、底面のソース電極端子３７がダイステージ１５に向き合う様に搭載され、はんだペースト等の導電材を介してはいるが、デプレッション型ＧａＮ−ＨＥＭＴ３１のソース電極端子３７とダイステージ１５とは、面接触で接続される。
【００５３】
よって、ダイステージは、銅等の金属からなる導電体であるから、エンハンスメント型ＭＯＳ−ＦＥＴ２１のドレイン電極６２と、デプレッション型ＧａＮ−ＨＥＭＴ３１のソース電極端子３７とは、ダイステージ１５を介して電気的に接続される。
【００５４】
図４（Ｂ）は、本実施形態の半導体装置１０Ａ内のデプレッション型ＧａＮ−ＨＥＭＴ３１のソース電圧を示す。図４（Ｂ）に示す様に、デプレッション型ＧａＮ−ＨＥＭＴ３１のソース電圧の立ち上がり時に、サージ電圧の発生がないことが確認された。また、デプレッション型ＧａＮ−ＨＥＭＴ３０のソース電圧の立ち上がり波形と立ち下がり波形のなまりもなく、きれいなＯＮ／ＯＦＦ波形となっていることが確認された。
【００５５】
本実施形態の半導体装置１０Ａによれば、一例とした半導体装置１０のデプレッション型ＧａＮ−ＨＥＭＴのソース電圧のサージと、波形のなまりも無くなるので、ＧａＮ−ＨＥＭＴの誤動作、破壊等の起こりにくくなり、効率と信頼性の高い半導体装置を提供することができる。
【００５６】
次いで、図８、図９を用いて開示の技術を適用した第２の実施形態の半導体装置について説明する。図８は、第２の実施形態の半導体装置の回路構成を示す。第２の実施形態の半導体装置の回路２は、図２を用いて説明したカスコード接続回路１に加えて、さらにカスコード接続回路１のＯＮ／ＯＦＦを制御する信号のドライバ回路３を含んでいる。ドライバ回路３は、カスコード接続回路１内のエンハンスメント型ＭＯＳ−ＦＥＴの閾値に合わせて、エンハンスメント型ＭＯＳ−ＦＥＴのゲートに入力される信号の電圧レベルを変換するものであるが、さらにゲートをＯＮ／ＯＦＦするＰＷＭ（Pulse Width Modulation：パルス幅変調）信号発生回路をも含んでもよい。
【００５７】
図９は、第２の実施形態の半導体装置の構造を示す図である。図９（Ａ）は，第２の実施形態の半導体装置１０Ｂの平面透視図で、図９（Ｂ）は、図９（Ａ）のＡ−Ａ’面での断面図である。図５に示す第１の実施形態の半導体装置１０Ａと同一又は同等の構成要素には同一符号を付し、その説明を省略する。
【００５８】
デプレッション型ＧａＮ−ＨＥＭＴ３１、エンハンスメント型ＭＯＳ−ＦＥＴ２１と、
ドライバ回路３を含む制御チップ１００が、銅等の金属からなる板状のダイステージ１５上に搭載されている。
【００５９】
制御チップ１００の表面には、電源用パッド１０１、接地用パッド１０２、入力信号用パッド１０３と出力信号用パッド１０４の４つの電極パッドが形成されている。
【００６０】
電源用パッド１０１と、半導体装置１０Ｂの外部端子となる電源用リード端子１６とは、ボンディングワイヤで接続される。接地用パッド１０２と、半導体装置１０Ｂの外部端子となるグランド用リード端子１７とは、ボンディングワイヤで接続される。入力信号用パッド１０３と、半導体装置１０Ｂの外部端子となるゲート用リード端子１３とは、ボンディングワイヤで接続される。出力信号用パッド１０４と、エンハンスメント型ＭＯＳ−ＦＥＴ２１上のゲート電極用パッド２６とは、ボンディングワイヤで接続される。それ以外の接続は、第１の実施形態の半導体装置１０Ａと同じである。
【００６１】
デプレッション型ＧａＮ−ＨＥＭＴ３１、エンハンスメント型ＭＯＳ−ＦＥＴ２１、制御チップ１００及びボンディングワイヤ４１、４２、４３、４４は、樹脂５０で封止され、ソース用リード端子１１、ドレイン用リード端子１２、ゲート用リード端子１３、ゲート用リード端子１４、電源用リード端子１６とグランド用リード端子１７の一部が、樹脂５０から導出され、半導体装置１０Ｂの外部端子となる。
【００６２】
図９（Ｂ）を参照して、本実施形態の半導体装置１０Ｂにおいても、エンハンスメント型ＭＯＳ−ＦＥＴ２１と、デプレッション型ＧａＮ−ＨＥＭＴ３１は、（図示しない）はんだペースト等の導電材でダイステージ１５上に固定されている。エンハンスメント型ＭＯＳ−ＦＥＴ２１は、底面のドレイン電極６２がダイステージ１５に向き合う様に搭載され、デプレッション型ＧａＮ−ＨＥＭＴ３１は、底面のソース電極端子３７がダイステージ１５に向き合う様に搭載されている。よって、エンハンスメント型ＭＯＳ−ＦＥＴ２１のドレイン電極６２と、デプレッション型ＧａＮ−ＨＥＭＴ３１のソース電極端子３７とは、ダイステージ１５を介して電気的に接続される。エンハンスメント型ＭＯＳ−ＦＥＴ２１のドレイン電極６２とダイステージ１５との接続、デプレッション型ＧａＮ−ＨＥＭＴ３１のソース電極端子３７とダイステージ１５との接続は、面接触となるため、この間のインピーダンスは極めて小さく、寄生インダクタンスも極めて少ない。
【００６３】
本実施形態の半導体装置１０Ｂによれば、一例とした半導体装置１０で発生していた、デプレッション型ＧａＮ−ＨＥＭＴのソース電極とエンハンスメント型ＭＯＳ−ＦＥＴのドレイン電極間の寄生インダクタンスの影響が無くなるので、ＧａＮ−ＨＥＭＴの誤動作、破壊等の問題は無くなり、信頼性の高い半導体装置を提供することができる。
【００６４】
最後に、サーバーなど比較的高い電圧を降圧して装置内部に電源を供給しているスイッチング電源（電源装置）のスイッチング素子に、本実施形態の半導体装置１０Ａを用いた場合について説明する。一般的なスイッチング電源では、スイッチング素子には、高耐圧のＭＯＳ−ＦＥＴを用いている。
【００６５】
図１０は、電源装置の回路図であり、電源の力率を改善するためのＰＦＣ（Power Factor Correction：力率改善）設けられている。図１０に示す電源装置は、整流回路２１０、ＰＦＣ回路２２０、制御部２５０、及びＤＣ（Direct Current）−ＤＣコンバータ２６０を含む。
【００６６】
整流回路２１０は、交流電源２００に接続されており、交流電力を全波整流して出力する。ここで、交流電源２００の出力電圧はＶｉｎであるため、整流回路２１０の入力電圧はＶｉｎである。整流回路２１０は、交流電源２００から入力される交流電力を全波整流した電力を出力する。整流回路２１０には、例えば、電圧が８０（Ｖ）〜２６５（Ｖ）の交流電力が入力されるため、整流回路２１０の出力電圧もＶｉｎとする。
【００６７】
ＰＦＣ回路２０は、Ｔ字型に接続された、インダクタ、スイッチング素子（ここでは実施形態の半導体装置１０Ａ）、ダイオード、及び平滑用キャパシタ２４０を含み、整流回路２１０で整流された電流に含まれる高調波等の歪みを低減し、電力の力率を改善するアクティブフィルタ回路である。
【００６８】
制御部２５０は、スイッチング素子１０Ａのゲートに印加するパルス状のゲート電圧を出力する。制御部２５０は、整流回路２１０から出力される全波整流された電力の電圧値Ｖｉｎ、スイッチング素子１０Ａに流れる電流の電流値、平滑キャパシタ２４０の出力側の電圧値Ｖｏｕｔに基づいてゲート電圧のデューティ比を決定し、スイッチング素子１０Ａのゲートに印加する。制御部２５０としては、例えば、スイッチング素子１０Ａに流れる電流の電流値、電圧値Ｖｏｕｔ、Ｖｉｎに基づいてデューティ比を演算できるマルチプライヤ回路を用いればよい。
【００６９】
平滑用キャパシタ２４０は、ＰＦＣ回路２２０から出力される電圧を平滑化してＤＣ−ＤＣコンバータ２６０に入力する。ＤＣ−ＤＣコンバータ２６０は、例えば、フォワード型又はフルブリッジ型のＤＣ−ＤＣコンバータを用いればよい。ＤＣ−ＤＣコンバータ２６０には、例えば、電圧が３８５（Ｖ）の直流電力が入力される。
【００７０】
ＤＣ−ＤＣコンバータ２６０は、直流電力の電圧値を変換して出力する変換回路であり、出力側には負荷回路２７０が接続される。
【００７１】
ここでは、ＤＣ−ＤＣコンバータ２６０は、例えば、電圧が３８５（Ｖ）の直流電力を電圧が１２（Ｖ）の直流電力に変換して負荷回路２７０に出力する。
【００７２】
本実施形態によれば、電源装置内のＰＦＣ回路のスイッチング素子を、損失の少ないＧａＮ−ＨＥＭＴを内蔵した半導体装置に置き換えることが、簡単にできるため、電源の効率をさらに向上することが可能となる。
【００７３】
以上本発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００７４】
１  カスコード接続回路
２  回路
３  ドライバ回路
１０、１０Ａ，１０Ｂ  半導体装置
１１  ソース用リード端子
１２  ドレイン用リード端子
１３、１４  ゲート用リード端子
１５  ダイステージ
２０、２１  エンハンスメント型ＭＯＳ−ＦＥＴ
２４、３４、３７  ソース電極用パッド
２５、３５  ドレイン電極用パッド
２６、３６  ゲート電極用パッド
３０、３１  デプレッション型ＧａＮ−ＨＥＭＴ
４１、４２、４３、４４、４５  ボンディングワイヤ
５０  樹脂
６１、８１  ソース電極
６２、８２  ドレイン電極
６３、８３  ゲート電極
９０  ＳｉＣ基板
９１  ＡｌＮ層
９２  ｉ−ＧａＮ層
９３  二次元電子ガス層
９４  ｎ−ＡｌＧａＮ層
９５  層間絶縁膜
９６  カバー膜
１００  制御チップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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