(57)【要約】【課題】周辺回路領域の素子分離領域上へのひさし部の発生により半導体装置の装置特性が劣化することを防止する。歩留まりに優れた半導体装置を提供する。【解決手段】半導体基板のメモリセル領域および素子分離領域を有する周辺回路領域上に第１の高誘電率絶縁膜を形成する工程と、メモリセル領域上の第１の高誘電率絶縁膜の少なくとも一部にダメージ・エッチング処理を行った後、ウェットエッチングにより第１の高誘電率絶縁膜を除去する工程と、メモリセル領域および周辺回路領域上に第１の導電膜を形成する工程と、を有する、半導体装置の製造方法。【選択図】図１２
2013254860.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板のメモリセル領域および素子分離領域を有する周辺回路領域上に、第１の高誘電率絶縁膜を形成する第１の工程と、
前記メモリセル領域上の前記第１の高誘電率絶縁膜の少なくとも一部にダメージ・エッチング処理を行った後、ウェットエッチングにより前記第１の高誘電率絶縁膜を除去する第２の工程と、
前記メモリセル領域および周辺回路領域上に第１の導電膜を形成する第３の工程と、
を有する、半導体装置の製造方法。
【請求項２】
前記第２の工程において、
前記メモリセル領域上におけるビットコンタクトホールに対応する位置の前記第１の高誘電率絶縁膜に対して前記ダメージ・エッチング処理を行った後、前記ウェットエッチングにより前記第１の高誘電率絶縁膜を除去する、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の工程において、
前記メモリセル領域上の前記第１の高誘電率絶縁膜に対して前記ダメージ・エッチング処理を行った後、前記ウェットエッチングにより前記第１の高誘電率絶縁膜を除去する、請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第１の工程の後で、前記第２の工程の前に、
前記周辺回路領域上のＰウェルおよびＮウェル上にそれぞれ、独立した第２の導電膜を形成する工程を更に有する、請求項１〜３の何れか１項に記載の半導体装置の製造方法。
【請求項５】
前記ＰウェルおよびＮウェルは、これらのウェルの間に前記素子分離領域を挟むように位置し、
前記第２の導電膜を形成する工程において、
前記ＰウェルおよびＮウェル上の第２の導電膜はそれぞれ、前記素子分離領域上まで延在するように形成される、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記ＰウェルおよびＮウェルは、これらのウェルの間に前記素子分離領域を挟むように位置し、
前記第２の導電膜を形成する工程において、
前記ＰウェルおよびＮウェル上の第２の導電膜はそれぞれ、前記素子分離領域上まで延在しないように形成される、請求項４に記載の半導体装置の製造方法。
【請求項７】
前記ＰウェルおよびＮウェルのうち何れか一方のウェル上に位置する前記第１の高誘電率絶縁膜上に更に、第２の高誘電率絶縁膜を形成する工程を有する、請求項４〜６の何れか１項に記載の半導体装置の製造方法。
【請求項８】
前記第２の工程の前に、
前記メモリセル領域内に、ソースおよびドレインならびに埋め込みゲート電極を有するトランジスタを形成する工程を更に有し、
前記第２の工程において、
前記ソースおよびドレインの一方の上に位置する前記第１の高誘電率絶縁膜を除去し、
前記第２の工程の後で、前記第３の工程の前に更に、
前記ソースおよびドレインの一方を露出させるようにビットコンタクトホールを形成する工程を有する、請求項１〜７の何れか１項に記載の半導体装置の製造方法。
【請求項９】
前記第３の工程の後に更に、
前記第１の導電膜をパターニングすることにより、前記メモリセル領域における前記ソースおよびドレインの一方に接続されたビットコンタクトおよび前記ビットコンタクトに接続されたビットラインを形成し、前記周辺回路領域においてゲート電極を形成する第４の工程を有する、請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第４の工程の後に更に、
前記メモリセル領域におけるソースおよびドレインの他方に接続されるようにキャパシタを形成する工程を有する、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第１の導電膜は、不純物を含有するポリシリコン膜、窒化タングステン膜、およびタングステン膜の積層膜である、請求項１〜１０の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来から、装置特性を向上させることを目的として、ＳｉＯ2よりも高い誘電率を有する高誘電率絶縁膜のゲート絶縁膜と、金属材料からなるメタルゲートと、を組み合わせたＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が提案されている。
【０００３】
特許文献１（特開２００７−３２９２３７号公報）には、少なくともハフニウム、シリコン、酸素、および窒素を含む高誘電率絶縁膜と、ニッケルシリサイドを含むゲート電極を備えた、ｎチャネル型とｐチャネル型のＭＩＳＦＥＴが開示されている。
【０００４】
特許文献２（特開２００６−２４５９４号公報）には、酸化ジルコニウム、酸化ハフニウム、ジルコニウムシリケート、ハフニウムシリケートなどを含むゲート絶縁膜などの高誘電率絶縁膜と、ＩＶ族遷移金属を含むゲート電極を備えた、ｎチャネル型とｐチャネル型のＭＩＳＦＥＴが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−３２９２３７号公報
【特許文献２】特開２００６−２４５９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図１〜３は、高誘電率絶縁膜のゲート絶縁膜とメタルゲートを備えた、従来の半導体装置の製造方法を説明する断面図である。従来の製造方法では、まず、図１に示すように、半導体基板１のメモリセル領域Ｍに、埋め込みワード線３を含むトランジスタＴｒを形成した後、メモリセル領域Ｍおよび周辺回路領域Ｃ上の全面に、第１の高誘電率絶縁膜６ａを形成する。次に、周辺回路領域ＣのＰウェル１ｅ上に金属膜からなるメタルゲート６ｃおよび導電膜６ｄ、Ｎウェル１ｄ上に第２の高誘電率絶縁膜６ｂ、金属膜からなるメタルゲート６ｃおよび導電膜６ｄを形成する。この後、Ｐウェル１ｅおよびＮウェル１ｄ上以外の露出した第１の高誘電率絶縁膜６ａに対してダメージ・ドライエッチング処理を行う。これにより、露出した第１の高誘電率絶縁膜６ａはダメージ膜６ａ’に変換され、後のウェットエッチング工程で除去しやすくなる。
【０００７】
図２に示すように、ウェットエッチングにより、第１の高誘電率絶縁膜６ａ’を除去する。この際、素子分離領域２もエッチングされて、ひさし部１５ａが形成されることとなっていた。
【０００８】
図３に示すように、メモリセル領域Ｍおよび周辺回路領域Ｃ上の全面に、導電膜５ｂ、６ｆ、キャップ絶縁膜６ｇを成膜した後、パターニングを行う。これにより、メモリセル領域Ｍ上にビットライン２０、周辺回路領域Ｃ上にゲート電極２１を形成する。この際、図２の工程で形成されたひさし部１５ａに導電膜５ｂなどが残って導電膜などの残留部分１５ｂが発生し、ゲート電極２１の短絡等が発生していた。
【課題を解決するための手段】
【０００９】
一実施形態は、
半導体基板のメモリセル領域および素子分離領域を有する周辺回路領域上に、第１の高誘電率絶縁膜を形成する第１の工程と、
前記メモリセル領域上の前記第１の高誘電率絶縁膜の少なくとも一部にダメージ・エッチング処理を行った後、ウェットエッチングにより前記第１の高誘電率絶縁膜を除去する第２の工程と、
前記メモリセル領域および周辺回路領域上に第１の導電膜を形成する第３の工程と、
を有する、半導体装置の製造方法に関する。
【発明の効果】
【００１０】
周辺回路領域の素子分離領域上へのひさし部の発生により半導体装置の装置特性が劣化することを防止できる。この結果、歩留まりに優れた半導体装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】従来の半導体装置の問題点を説明する断面図である。
【図２】従来の半導体装置の問題点を説明する断面図である。
【図３】従来の半導体装置の問題点を説明する断面図である。
【図４】第１実施例の半導体装置を表す平面図である。
【図５】第１実施例の半導体装置の製造方法の一工程を表す断面図である。
【図６】第１実施例の半導体装置の製造方法の一工程を表す断面図である。
【図７】第１実施例の半導体装置の製造方法の一工程を表す断面図である。
【図８】第１実施例の半導体装置の製造方法の一工程を表す断面図である。
【図９】第１実施例の半導体装置の製造方法の一工程を表す断面図である。
【図１０】第１実施例の半導体装置の製造方法の一工程を表す断面図である。
【図１１】第１実施例の半導体装置の製造方法の一工程を表す断面図である。
【図１２】第１実施例の半導体装置の製造方法の一工程を表す断面図である。
【図１３】第１実施例の半導体装置の製造方法の一工程を表す断面図である。
【図１４】第１実施例の半導体装置の製造方法の一工程を表す断面図である。
【図１５】第１実施例の半導体装置の製造方法の一工程を表す断面図である。
【図１６】第１実施例の半導体装置の製造方法の一工程を表す断面図である。
【図１７】第１実施例の半導体装置の製造方法の一工程を表す断面図である。
【図１８】第１実施例の半導体装置の製造方法の一工程を表す断面図である。
【図１９】第１実施例の半導体装置の製造方法の一工程を表す断面図である。
【図２０】第１実施例の半導体装置の製造方法の一工程を表す断面図である。
【図２１】第１実施例の半導体装置の製造方法の一工程を表す断面図である。
【図２２】第２実施例の半導体装置の製造方法の一工程を表す断面図である。
【図２３】第２実施例の半導体装置の製造方法の一工程を表す断面図である。
【図２４】第２実施例の半導体装置の製造方法の一工程を表す断面図である。
【図２５】第２実施例の半導体装置の製造方法の一工程を表す断面図である。
【図２６】第２実施例の半導体装置の製造方法の一工程を表す断面図である。
【図２７】第３実施例の半導体装置の製造方法の一工程を表す断面図である。
【図２８】第３実施例の半導体装置の製造方法の一工程を表す断面図である。
【図２９】第３実施例の半導体装置の製造方法の一工程を表す断面図である。
【図３０】第３実施例の半導体装置の製造方法の一工程を表す断面図である。
【図３１】第３実施例の半導体装置の製造方法の一工程を表す断面図である。
【図３２】第３実施例の半導体装置の製造方法の一工程を表す断面図である。
【図３３】第３実施例の半導体装置の製造方法の一工程を表す断面図である。
【図３４】第３実施例の半導体装置の製造方法の一工程を表す断面図である。
【図３５】第３実施例の半導体装置の製造方法の一工程を表す断面図である。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照しながら、本発明の好ましい実施例について詳細に説明する。なお、これらの実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。
【００１３】
（第１実施例）
以下、本発明を適用した第１実施例である半導体装置について、図面を参照しながら詳細に説明する。本実施例では、例えば半導体装置としてＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に、本発明を適用した場合を例に挙げて説明する。なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上、特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。第２および第３実施例についても同様である。
【００１４】
先ず、本発明を適用した一実施例であるＤＲＡＭ（半導体装置）の構成について説明する。本実施例のＤＲＡＭは、図４に示すメモリセル領域Ｍと周辺回路領域Ｃとから構成されており、６Ｆ２セル配置（Ｆは最少加工寸法）となっている。図４Ａに示すように、本実施例のＤＲＡＭ（半導体装置）のメモリセル領域Ｍには、素子分離領域２と活性領域１ａがＹ方向に所定間隔で交互に複数、形成されている。また、活性領域１ａを縦断するように、ワード線となる埋め込みゲート電極３および素子分離用の埋め込み配線３’が、図４Ａに示すＹ方向に所定の間隔で半導体基板内に埋め込まれることで形成されている。さらに、埋め込みゲート電極３および埋め込み配線３’と直交する方向（図４Ａに示すＸ1方向）に、複数のビットライン２０が、所定の間隔で配置されている。そして、埋め込みゲート電極３と活性領域１ａとが交差する領域にそれぞれメモリセルが形成されている。
【００１５】
埋め込みゲート電極（ワード線）３及び埋め込み配線３’は、同一の構造を有しているが、機能が異なっている。埋め込みゲート電極３はメモリセルのゲート電極として用いられるのに対して、素子分離用の埋め込み配線３’は所定の電位をかけて隣接するトランジスタ間を分離するために設けられている。すなわち、同一の活性領域１ａ上で隣接するトランジスタ間は、素子分離用の埋め込み配線３’を所定の電位に維持することで、寄生トランジスタをオフ状態として分離する。また、メモリセル領域Ｍ全体には、複数のメモリセルが形成されており、個々のメモリセルには、それぞれキャパシタ１０が設けられている。各キャパシタ１０に接続される容量コンタクト８は、図４Ａに示すようにそれぞれが重ならないようにメモリセル領域Ｍ内に、所定の間隔で配置されている。また、個々のメモリセルは、ビットコンタクト５を介して、ビットライン２０に接続されている。
【００１６】
図４Ｂに示すように、周辺回路領域Ｃは、Ｎチャネル型のＭＯＳトランジスタ（以下、ＮＭＯＳと記載する場合がある）が形成される領域Ｃｎと、Ｐチャネル型のＭＯＳトランジスタ（以下、ＰＭＯＳと記載する場合がある）が形成される領域Ｃｐが設けられている。領域ＣｎとＣｐは、これらの間に素子分離領域（ＳＴＩ）２を挟むように配置されている。それぞれの領域ＣｎとＣｐには、半導体基板の表面が露出した活性領域１ａが配置され、メモリセル領域Ｍのビットライン２０と同時に形成されるゲート電極２１が活性エリア１ａを２分するように形成されている。各領域ＣｎとＣｐにおいて、ゲート電極２１の両側の活性領域１ａがソースおよびドレイン１ｃとなる。領域ＣｎとＣｐ上にそれぞれ形成された、ゲート電極２１、ソースおよびドレイン１ｃ、および図示しないゲート絶縁膜は、周辺回路領域のトランジスタＴｒを構成する。ゲート電極２１は、図４Ｂの右側の図示しない領域で接続されている。また、ＰＭＯＳおよびＮＭＯＳのソースおよびドレイン１ｃはそれぞれ、周辺トランジスタコンタクト８’および配線コンタクト１２を介して、配線１３に接続されている。
【００１７】
続いて、図４〜２１を参照して、第１実施例の半導体装置の製造方法を説明する。なお、図５〜２１は、図４のＡ−Ａ’方向の断面に対応する断面を表す。図２２〜３３および３４Ａについても同様である。また、図３４Ｂおよび３５は、図４のＢ−Ｂ’方向の断面に対応する断面を表す。第１実施例の半導体装置の製造方法は、
（１）素子分離領域２の形成工程、
（２）メモリセル領域Ｍの埋め込みゲート電極３、３’の形成工程、
（３）ビットライン２０およびゲート電極２１の形成工程、
（４）容量コンタクトプラグ８、周辺トランジスタコンタクト８’の形成工程、
（５）キャパシタ１０の形成工程、
（６）配線層の形成工程、
とから概略構成されている。以下に、上記の各工程について、詳細に説明する。
【００１８】
（１）素子分離領域２の形成工程
図５に示すように、例えばＰ型の半導体基板１上に、シリコン酸化膜（ＳｉＯ2）とマスク用のシリコン窒化膜（Ｓｉ3Ｎ4）（何れも図示していない）とを順次、堆積する。次に、フォトリソグラフ及びドライエッチング技術を用いて、シリコン窒化膜、シリコン酸化膜、及びシリコン基板１のパターニングを順次行い、シリコン基板１上に活性領域１ａを区画するための素子分離溝（トレンチ）を形成する。この際、シリコン基板１の活性領域１ａとなるシリコン表面は、マスク用シリコン窒化膜で覆われている。次に、素子分離溝内に露出するシリコン基板１の表面にシリコン酸化膜を形成する。具体的には、素子分離溝内のシリコン基板１の表面とともにシリコン基板１の活性領域１ａを被覆するシリコン酸化膜及びシリコン窒化膜の表面に熱酸化によってシリコン酸化膜を形成する。次に、素子分離溝の内部を充填するようにシリコン窒化膜を堆積した後、エッチバックを行って、素子分離溝の内部の底部にシリコン窒化膜を残存させる。
【００１９】
次に、例えばＣＶＤ法によって、素子分離溝の内部を充填するようにシリコン酸化膜を堆積する。この後、マスク用のシリコン窒化膜が露出するまでＣＭＰを行って基板の表面を平坦化する。このように、素子分離溝の内部を、主に下層のシリコン窒化膜と上層のシリコン酸化膜との層構造で埋め込むことにより、上記素子分離溝の幅が非常に狭い場合であっても当該素子分離溝内に絶縁膜を確実に充填することができる。次に、例えばウェットエッチングによって、マスク用のシリコン窒化膜及びシリコン酸化膜を除去する。これにより、素子分離溝の表面（すなわち、シリコン酸化膜の表面）とシリコン基板１の表面とが概略同等の高さとなる。このようにして、素子分離領域（ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ））２を形成する。なお、図５以降の図面では、素子分離領域２の詳細な構造は図示していない。また、この素子分離領域２により、シリコン基板１上に活性領域１ａが区画されて形成される。
【００２０】
次に、露出したシリコン基板１の表面に、熱酸化によってシリコン酸化膜３ａを形成する。フォトリソグラフィー技術を利用して、周辺回路領域を覆うようにレジストマスクＲを形成する。このレジストマスクＲをマスクとして、シリコン基板１の活性領域１ａに低濃度のＮ型の不純物（リン等）をイオン注入する。これにより、メモリセル領域Ｍのシリコン基板１の表面近傍に拡散層１ｂを形成する。この拡散層１ｂは、後に形成するトランジスタのソースおよびドレインの一部として機能する。
【００２１】
（２）メモリセル領域Ｍの埋め込みゲート電極３、３’の形成工程
図６に示すように、シリコン酸化膜３ａ上に、マスク用のシリコン窒化膜３ｂ及びカーボン膜（アモルファス・カーボン膜）３ｃを順次、堆積する。この後、フォトリソグラフィー技術により形成したレジストマスクＲを用いて、カーボン膜３ｃ、シリコン窒化膜３ｂ及びシリコン酸化膜３ａを順次、パターニングして、ハードマスクを形成する。次に、ハードマスクを用いたドライエッチングによって、上記ハードマスクの開口底部に露出した半導体基板１をエッチングすることにより、ゲート電極溝（トレンチ）３ｄを形成する。このゲート電極溝３ｄは、活性領域１ａと交差する所定の方向（図４Ａ中のＹ方向）に延在するライン状のパターンとして形成される。なお、ゲート電極溝３ｄを形成する際には、ゲート電極溝３ｄが素子分離領域２よりも浅くなるように、半導体基板１をエッチングする。
【００２２】
図７に示すように、ゲート電極溝３ｄの内壁面を覆うようにゲート絶縁膜３ｅを形成する。ゲート絶縁膜３ｅとしては、例えば、半導体基板１の表面を熱酸化することで形成したシリコン酸化膜等を利用することができる。次に、ゲート絶縁膜３ｅ上にゲート電極材料を順次、堆積して、ゲート電極溝３ｄ内を埋め込む。具体的には、ゲート電極材料として、例えば、窒化チタン（ＴｉＮ）とタングステン（Ｗ）とを用いて、ゲート電極溝３ｄ内に窒化チタン膜とタングステン膜の積層膜３ｇを埋め込む。次に、ゲート電極溝３ｄ内に埋め込んだ窒化チタン膜及びタングステン膜の積層膜３ｇをエッチバックして、ゲート電極溝３ｄの底部にのみ窒化チタン膜及びタングステン膜３ｇを残存させる。このようにして、半導体基板１に設けられたゲート電極溝３ｄ内に、埋め込みゲート電極（ワード線）３及び埋め込み配線３’を形成する。なお、上記エッチバック時のエッチバック量は、ゲート電極溝３ｄ内の埋め込みゲート電極３および埋め込み配線３’を構成するタングステン膜３ｇの上面が半導体基板１のシリコン層よりも低い（深い）位置となるように調整する。次に、ゲート電極溝３ｄの上部内を充填するに、例えば、シリコン窒化膜等でキャップ絶縁膜３ｉを形成する。次に、ＣＭＰ処理を行って、マスク用のシリコン窒化膜３ｂが露出するまで平坦化した後に、周辺回路領域Ｃの半導体基板１のシリコン表面が露出するように、周辺回路領域Ｃのマスク用のシリコン窒化膜３ｂとシリコン酸化膜３ａをエッチングによって除去する。
【００２３】
（３）ビットライン２０およびゲート電極２１の形成工程
図８に示すように、半導体基板１の全面に、第１の高誘電率絶縁膜（Ｈｉｇｈ−Ｋ膜）６ａを成膜する（第１の工程）。
【００２４】
図９に示すように、第１の高誘電率絶縁膜６ａ上に、金属膜からなるメタルゲート６ｃ、導電膜６ｄ、マスク酸化膜６ｅの順に積層する。次に、全面にレジストマスクＲを塗布した後、フォトリソグラフィ技術によって、Ｐウェル１ｅ上のレジストマスクＲのみを残存させる。
【００２５】
図１０に示すように、レジストマスクＲ（図示していない）を用いたエッチングにより、Ｐウェル１ｅ上のメタルゲート６ｃ、導電膜６ｄおよびマスク酸化膜６ｅのみを残留させ、その他の部分の膜６ｃ、６ｄ、６ｅを除去する。なお、このエッチングでは、第１の高誘電率絶縁膜６ａのエッチングを行わずに、半導体基板１上の全面に残す。この後、レジストマスクＲを除去する。半導体基板１上の全面に、第２の高誘電率絶縁膜（Ｈｉｇｈ−Ｋ膜）６ｂを成膜する。次に、半導体基板１上の全面に、金属膜からなるメタルゲート６ｃ、導電膜６ｄの順に積層する。この後、全面にレジストマスクＲを塗布した後、フォトリソグラフィ技術によって、Ｎウェル１ｄ上のレジストマスクＲのみを残存させる。
【００２６】
図１１に示すように、レジストマスクＲ（図示していない）を用いたエッチングにより、Ｎウェル１ｄ上の第２の高誘電率絶縁膜６ｂ、メタルゲート６ｃ、および導電膜６ｄのみを残留させ、その他の部分の膜６ｂ、６ｃ、６ｄを除去する。なお、このエッチングにおいても、第１の高誘電率絶縁膜６ａのエッチングを行わずに、半導体基板１上の全面に残す。また、この際、Ｐウェル１ｅ上のマスク酸化膜６ｅの下に位置する導電膜６ｄおよびメタルゲート６ｃは除去されずに残留する。この後、レジストマスクＲを除去する。Ｐウェル１ｅおよびＮウェル１ｄ上にそれぞれ独立して設けられたメタルゲート６ｃと導電膜６ｄの積層膜は、図１１のＸ方向に、Ｐウェル１ｅとＮウェル１ｄ間に位置する素子分離領域２上にまで延在している。
【００２７】
図１２に示すように、半導体基板１上の全面にレジストを塗布した後、フォトリソグラフィー技術によりビットコンタクト部分が開口するように、レジストマスクＲを形成する。次に、レジストマスクＲの開口底部に露出した第１の高誘電率絶縁膜６ａの部分にダメージ・エッチングを施して、ダメージ層６ａ’に変換する（第２の工程）。このダメージ・エッチングによりダメージ層６ａ’はダメージを受けており、後述する図１３のウェットエッチングによって除去される。このダメージ・エッチングの際、本実施例では、周辺回路領域Ｃ上の第１の高誘電率絶縁膜６ａは全てレジストマスクＲで保護された状態となるため、ダメージ層６ａ’に変換されない。
【００２８】
図１３に示すように、レジストマスクＲを除去した後、ウェットエッチングにより、ダメージ層６ａ’とマスク酸化膜６ｅを除去する。これにより、メモリセル領域Ｍでは、ビットコンタクト部分にシリコン窒化膜３ｂの表面が現れた状態になる。なお、この際、ダメージ・エッチングを行わなかったビットコンタクト部分以外の第１の高誘電率絶縁膜６ａはダメージを受けていないため、ウェットエッチングによって除去されずに残留する。
【００２９】
図１４に示すように、第１の高誘電率絶縁膜６ａをマスクに用いたドライエッチングによって、ビットコンタクト部分のシリコン窒化膜３ｂおよびシリコン酸化膜３ａ、半導体基板１の表面をエッチングし、ビットコンタクトホール５ａを形成する。これにより、ビットコンタクトホール５ａの底部には、半導体基板１の表面が露出した状態になる。
【００３０】
図１５に示すように、半導体基板１上の全面に、ビットコンタクトホール５ａを充填するように導電膜５ｂ（例えば、不純物を含有するポリシリコン膜）を成膜し、その上に導電膜６ｆ（例えば、基板側からＷＮ／Ｗ）、キャップ絶縁膜６ｇ（例えば、シリコン窒化膜）を順に成膜する（第３の工程）。この際、前述したように、従来の製造方法によれば、周辺回路領域Ｃ上の第１の高誘電率絶縁膜６ａはダメージ・エッチング処理を受けている。このため、その後のウェットエッチング工程において周辺回路領域Ｃ上の第１の高誘電率絶縁膜６ａが除去され、その下に位置する素子分離領域２には、ウェットエッチングによりひさし部が発生する。このため、導電膜５ｂの成膜後に、ひさし部の下に導電膜５ｂの材料が残留して短絡等が発生し、装置特性を劣化させるといった問題点が生じていた。これに対して、本実施例では、周辺回路領域Ｃ上の第１の高誘電率絶縁膜６ａはダメージ・エッチングを受けないため、図１３のウェットエッチング後でも素子分離領域２上に残留して、素子分離領域２がウェットエッチングに晒されるのを防止する。この結果、導電膜５ｂを成膜しても、素子分離領域２にひさし部が発生して、ひさし部の下に残留した導電膜５ｂによる短絡等の装置特性の劣化が起こることを防止できる。
【００３１】
図１６に示すように、半導体基板１上の全面にレジストを塗布する。この後、フォトリソグラフィー技術を利用して、メモリセル領域Ｍのビットラインを形成する領域と、周辺回路領域Ｃのゲート電極を形成する領域を覆うレジストマスクＲを形成する。
【００３２】
図１７に示すように、レジストマスクＲを用いたエッチングにより、メモリセル領域Ｍのビットコンタクト部分上と、周辺回路領域ＣのＰウェル１ｅおよびＮウェル１ｄ上に、積層膜が残留するようにパターニングを行う（第４の工程）。具体的には、ビットコンタクト部分上では、導電膜５ｂ、６ｆ、およびキャップ絶縁膜６ｇをパターニングする。これにより、導電膜５ｂからなるビットコンタクト５と、導電膜５ｂ、６ｆからなるビットライン２０が形成される。ビットライン２０上には、キャップ絶縁膜６ｇが形成される。このビットライン２０は、埋め込みワード線３及び埋め込み配線３’と交差する方向（図４に示すＸ1方向）に延在するパターンとして形成される。なお、図４では、ビットライン２０は一例として、埋め込みワード線３と直交する直線形状の例を示したが、ビットライン２０の形状はこれに限定されるものではない。例えば、ビットライン２０は、一部を湾曲させた形状として配置しても良い。
【００３３】
また、周辺回路領域ＣのＰウェル１ｅ上では、第１の高誘電率絶縁膜６ａ、メタルゲート６ｃ、導電膜６ｄ、５ｂ、６ｆ、およびキャップ絶縁膜６ｇをパターニングする。これにより、メタルゲート６ｃ、導電膜６ｄ、５ｂ、６ｆからなる、Ｎチャネル型のＭＯＳトランジスタ用のゲート電極２１が形成される。周辺回路領域ＣのＮウェル１ｄ上では、第１の高誘電率絶縁膜６ａ、第２の高誘電率絶縁膜６ｂ、メタルゲート６ｃ、導電膜６ｄ、５ｂ、６ｆ、およびキャップ絶縁膜６ｇをパターニングする。これにより、メタルゲート６ｃ、導電膜６ｄ、５ｂ、６ｆからなる、Ｐチャネル型のＭＯＳトランジスタ用のゲート電極２１が形成される。各ゲート電極２１上には、キャップ絶縁膜６ｇが形成される。次に、周辺回路領域ＣのＰウェル１ｅ内にＮ型の不純物を注入して、ソースおよびドレイン１ｃを形成する。この後、Ｎウェル１ｄ内にＰ型の不純物を注入して、ソースおよびドレイン１ｃを形成する。この後、レジストマスクＲを除去する。
【００３４】
（４）容量コンタクトプラグの形成工程
図１８に示すように、半導体基板１の全面に、サイドウォール絶縁膜６ｈを形成する。サイドウォール絶縁膜６ｈとしては、シリコン窒化膜（Ｓｉ3Ｎ4）や、シリコン酸窒化膜（ＳｉＯＮ）等を用いることが出来る。次に、半導体基板１の全面に、ビットライン２０およびゲート電極２１を覆うようにＳＯＤ（Ｓｐｉｎ  Ｏｎ  Ｄｉｅｌｅｃｔｒｉｃ）を塗布する。この後、水蒸気（Ｈ2Ｏ）雰囲気中でＳＯＤのアニール処理を行って固体の膜に改質することにより、ＳＯＤ膜７ａを形成する。次に、サイドウォール絶縁膜６ｈの上面が露出するまで、ＳＯＤ膜７ａのＣＭＰ処理を行い、その表面を平坦化する。この後、ＳＯＤ膜７ａ及びサイドウォール絶縁膜６ｈの上面を覆うように、シリコン酸化膜からなる第２層間絶縁膜７ｂを形成する。次に、フォトリソグラフィ技術を利用して、第２層間絶縁膜７ｂ上にレジストマスクＲを形成する。次に、レジストマスクＲを用いたドライエッチングにより、メモリセル領域Ｍのソースおよびドレイン１ｂの一方と、周辺回路領域Ｃのソースおよびドレイン１ｃを露出させるように、コンタクトホール８ａを形成する。周辺回路領域Ｃでは、このコンタクトホール８ａは、ゲート電極２１を覆うように形成されたサイドウォール絶縁膜６ｈをサイドウォールとして用いたＳＡＣ（Ｓｅｌｆ  Ａｌｉｇｎｍｅｎｔ  Ｃｏｎｔａｃｔ）法によって形成する。なお、この際、第２層間絶縁膜７ｂおよびＳＯＤ膜７ａ内に開口を形成した際に、底部に露出したサイドウォール絶縁膜６ｈを除去することにより、コンタクトホール８ａを形成する。
【００３５】
図１９に示すように、コンタクトホール８ａの内壁上に、例えばシリコン窒化膜からなるサイドウォール８ｂを形成する。次に、第２層間絶縁膜７をマスクに用いて、メモリセル領域Ｍおよび周辺回路領域ＣのＰウェル１ｅにおける、コンタクトホール８ａの底部に露出した半導体基板１の表面に、例えばリン等のＮ型の不純物をイオン注入する。これにより、シリコン基板１のシリコン表面近傍にＮ型の不純物拡散層１ｂ’を形成する。また、同様にして、周辺回路領域ＣのＮウェル１ｄにおける半導体基板１の表面に、Ｐ型の不純物をイオン注入して、Ｐ型の不純物拡散層１ｂ’を形成する。これらの不純物拡散層１ｂ’は、ソースおよびドレインの一部を構成する。
【００３６】
次に、第２層間絶縁膜７上に、コンタクトホール８ａ内を埋め込むようにして、リンを含有したポリシリコン膜を堆積する。この後、ポリシリコン膜のエッチバックを行って、コンタクトホール８ａの底部にポリシリコン膜８ｃを形成する。次に、ポリシリコン膜８ｃの表面にコバルトシリサイド（ＣｏＳｉ）膜８ｄを形成した後、コンタクトホール８ａの内部を充填するようにタングステン膜を成膜する。次に、ＣＭＰによって、第２層間絶縁膜７の表面が露出するまでタングステン膜の平坦化を行い、タングステンプラグ８ｆを形成する。このようにして、メモリセル領域Ｍでは、ポリシリコン層８ｃ、コバルトシリサイド層８ｄ、およびタングステンプラグ８ｆからなる容量コンタクトプラグ８を形成する。また、周辺回路領域Ｃでは、ポリシリコン層８ｃ、コバルトシリサイド層８ｄ、およびタングステンプラグ８ｆからなる周辺トランジスタコンタクト８’を形成する。
【００３７】
次に、容量コンタクトプラグ８および周辺トランジスタコンタクト８’を形成後の第２層間絶縁膜７上に、窒化タングステン（ＭＮ）及びタングステン（Ｗ）を順次、堆積して積層膜を形成する。次に、フォトリソグラフィ技術およびドライエッチング技術により、この積層膜をパターニングする。これにより、メモリセル領域Ｍの容量コンタクトプラグ８上には容量コンタクトパッド１０ａを形成し、周辺回路領域Ｃの周辺トランジスタコンタクト８’上には周辺配線１０ａ’を形成する。ここで、メモリセル領域Ｍには、容量コンタクトパッド１０ａを均等な間隔で形成する必要があるため、平面視で、容量コンタクトパッド１０ａは容量コンタクトプラグ８からずれた位置に形成される。しかし、平面視で、容量コンタクトパッド１０ａの少なくとも一部が容量コンタクトプラグ８と重なるように配置されるため、容量コンタクトパッド１０ａは容量コンタクトプラグ８と接する部分を介して接続される。
【００３８】
次に、第２層間絶縁膜７上に、容量コンタクトパッド１０ａおよび周辺配線１０ａ’を覆うように、例えば、シリコン窒化膜等を用いてストッパー膜１０ｂを形成する。次に、このストッパー膜１０ｂ上に、例えば、シリコン酸化膜等を用いて第３層間絶縁膜９を形成する。次に、容量コンタクトパッド１０ａに対応する位置に開口を有するレジストマスクＲを、第３層間絶縁膜９上に形成する。レジストマスクＲをマスクに用いたドライエッチングにより、第３層間絶縁膜９および容量コンタクトパッド８上のストッパー膜１０ｂを貫通するように容量シリンダー開口１０ｃを形成する。これにより、容量コンタクトパッド１０ａの上面の一部を露出させる。
【００３９】
（５）キャパシタ１０の形成工程
図２０に示すように、容量シリンダー開口１０ｃの内壁面、および露出した容量コンタクトパッド１０ａの上面を覆うよう、例えば、窒化チタン等を用いてキャパシタ素子の下部電極１０ｄを形成する。これにより、下部電極１０ｄの底部は、容量コンタクトパッド１０ａの上面と接続される。次に、第３層間絶縁膜９上に、下部電極１０ｄの表面を覆うようにして、容量絶縁膜１０ｅを形成する。容量絶縁膜１０ｅとしては、例えば、酸化ジルコニウム（ＺｒＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化ハフニウム（ＨｆＯ2）、およびこれらの積層膜を用いることができる。次に、容量絶縁膜１０ｅの表面を覆うように、例えば、窒化チタン等を用いてキャパシタの上部電極１０ｆを形成する。このようにして、下部電極１０ｄ、容量絶縁膜１０ｅ、および上部電極１０ｆからなるキャパシタ１０を形成する。次に、上部電極１０ｆを覆うようにして、例えば、シリコン酸化膜等からなる第４層間絶縁膜１１を形成する。
【００４０】
（６）配線層の形成工程
図２１に示すように、フォトリソグラフィ技術とエッチング技術を用いて、メモリセル領域Ｍでは第４層間絶縁膜１１を貫通して上部電極１０ｆに達し、周辺回路領域Ｃでは第４層間絶縁膜１１、第３層間絶縁膜９およびストッパ膜１０ｂを貫通して周辺配線１０ａ’に達するコンタクトホール１２ａを形成する。次に、コンタクトホール１２ａの内壁上にバリア膜（図示していない）を成膜した後、コンタクトホール１２ａの内部を充填するようにタングステン膜を成膜する。次に、ＣＭＰ処理によって、第４層間絶縁膜１１の表面が露出するまでタングステン膜の平坦化を行い、コンタクトホール１２ａの内部にタングステン膜を残存させることで配線コンタクト１２を形成する。次に、配線コンタクト１２の上面と第４層間絶縁膜１１の表面を覆うようにして、例えば、アルミニウム（Ａｌ）や銅（Ｃｕ）等の導電膜１３ａとマスク絶縁膜１３ｂを積層する。この後、フォトリソグラフィ技術とエッチング技術を用いて、導電膜１３ａおよびマスク絶縁膜１３ｂをパターニングすることで配線１３を形成する。その後、配線１３を覆うように保護絶縁膜１４を形成することにより、本実施例のＤＲＡＭのメモリセルが完成する。
【００４１】
以上のように、本実施例では、周辺回路領域Ｃ上の第１の高誘電率絶縁膜６ａは、図１２のダメージ・エッチング処理を受けない。このため、周辺回路領域Ｃ上の第１の高誘電率絶縁膜６ａは、図１３のウェットエッチング工程時に素子分離領域２上に残留して、素子分離領域２がウェットエッチングに晒されるのを防止する。この結果、素子分離領域２にひさし部が発生して、ひさし部の下に残留した導電膜５ｂによる短絡等の装置特性の劣化が起こることを防止できる。この結果、歩留まりに優れた半導体装置を提供することができる。また、図１４の工程では、第１の高誘電率絶縁膜６ａをマスクに用いたエッチングにより、ビットコンタクトホール５ａを形成することができる。
【００４２】
（第２実施例）
図２２〜２７は、本実施例の半導体装置の製造方法を表す図である。第１実施例では、図１２の工程で、ビットコンタクト部分に対応する第１の高誘電率絶縁膜６ａに対してのみダメージ・エッチング処理を行い、図１３の工程でこの部分の第１の高誘電率絶縁膜６ａのみを除去した。これに対して、本実施例では、メモリセル領域Ｍ全体の第１の高誘電率絶縁膜６ａに対してダメージ・エッチング処理を行い、その後、この部分の第１の高誘電率絶縁膜６ａを除去する点が異なる。以下では、第１実施例と異なる工程を中心に、本実施例の製造方法を説明する。
【００４３】
まず、第１実施例の図５〜１１の工程を実施する。次に、図２２に示すように、半導体基板１上の全面に、レジストを塗布した後、フォトリソグラフィー技術により、周辺回路領域Ｃ上にのみレジストが残留するレジストマスクＲを形成する。次に、レジストマスクＲをマスクに用いて、メモリセル領域Ｍ上の全面に位置する第１の高誘電率絶縁膜６ａに対して、ダメージ・エッチング処理を行い、ダメージ層６ａ’に変換する（第２の工程）。ダメージ層６ａ’はダメージ・エッチングによるダメージを受けており、後述する図２３の工程のウェットエッチングにより除去される。また、このダメージ・エッチングの際、周辺回路領域Ｃの半導体基板１上の第１の高誘電率絶縁膜６ａは全て、レジストマスクＲで保護された状態となる。このため、周辺回路領域Ｃ上の第１の高誘電率絶縁膜６ａは、ダメージ層６ａ’に変換されない。
【００４４】
図２３に示すように、レジストマスクＲを除去した後、ウェットエッチングにより、ダメージ層６ａ’とＰウェル１ｅ上のマスク酸化膜６ｅを除去する。これにより、メモリセル領域Ｍでは、ビットコンタクト部分にシリコン窒化膜３ｂの表面が現れた状態になる。なお、この際、ダメージ・エッチングを行わなかった周辺回路領域Ｃの第１の高誘電率絶縁膜６ａはダメージを受けていないため、ウェットエッチングによって除去されずに残留する。
【００４５】
図２４に示すように、フォトリソグラフィ技術とドライエッチング技術を利用して、ビットコンタクト部分のシリコン窒化膜３ｂ、シリコン酸化膜３ａおよび半導体基板１の表面の一部を除去して、ビットコンタクトホール５ａを形成する。これにより、ビットコンタクトホール５ａの底部に半導体基板１の表面が現れた状態になる。
【００４６】
図２５に示すように、半導体基板１上の全面に、ビットコンタクトホール５ａ内を埋設するように、導電膜５ｂ（例えば、ポリシリコン膜）を成膜し、その上に、導電膜６ｆ（例えば、ＷＮ／Ｗ）と、キャップ絶縁膜６ｇ（例えば、シリコン窒化膜）を順に成膜する（第３の工程）。この際、前述したように、従来の製造方法によれば、周辺回路領域Ｃ上の第１の高誘電率絶縁膜６ａはダメージ・エッチング処理を受けている。このため、その後のウェットエッチング工程において周辺回路領域Ｃ上の第１の高誘電率絶縁膜６ａが除去され、その下に位置する素子分離領域２には、ウェットエッチングによりひさし部が発生する。このため、導電膜５ｂの成膜後に、ひさし部の下に導電膜５ｂの材料が残留して短絡等が発生し、装置特性を劣化させるといった問題点が生じていた。これに対して、本実施例では、周辺回路領域Ｃ上の第１の高誘電率絶縁膜６ａはダメージ・エッチング処理を受けていないため、図２３のウェットエッチング工程でも素子分離領域２上に残留して、素子分離領域２がウェットエッチングに晒されるのを防止する。この結果、素子分離領域２にひさし部が発生して、導電膜５ｂ等の成膜後に、導電膜５ｂがひさし部の下に残留し、短絡等の装置特性の劣化が起こることを防止できる。
【００４７】
図２６に示すように、半導体基板１上の全面にレジストを塗布する。この後、フォトリソグラフィー技術を利用して、メモリセル領域Ｍのビットラインを形成する領域と、周辺回路領域Ｃのゲート電極を形成する領域のレジストが残るようにレジストマスクＲを形成する。
【００４８】
以降は、第１実施例の図１７〜２１の工程を実施することにより、本実施例の半導体装置が完成する。
【００４９】
以上のように、本実施例では、周辺回路領域Ｃ上の第１の高誘電率絶縁膜６ａは、図２２の工程でダメージ・エッチング処理を受けない。このため、周辺回路領域Ｃ上の第１の高誘電率絶縁膜６ａは、図２３のウェットエッチング工程でも素子分離領域２上に残留して、素子分離領域２がウェットエッチングに晒されるのを防止する。この結果、素子分離領域２にひさし部が発生して、ひさし部の下に残留した導電膜５ｂによる短絡等の装置特性の劣化が起こることを防止できる。これにより、歩留まりに優れた半導体装置を提供することができる。
【００５０】
（第３実施例）
図２７〜３５は、本実施例の半導体装置の製造方法を表す図である。第１実施例では、図９および１０の工程で、Ｘ方向に対してＰウェル１ｅおよびＮウェル１ｄ上の全面を覆うようにレジストマスクＲを形成した。これに対して、本実施例では、Ｘ方向に対してＰウェル１ｅおよびＮウェル１ｄ上の一部を覆うようにレジストマスクＲを形成する点が異なる。以下では、第１実施例と異なる工程を中心に、本実施例の製造方法を説明する。
【００５１】
まず、第１実施例の図５〜８の工程を実施する。図２７に示すように、第１の高誘電率絶縁膜６ａ上に、金属膜からなるメタルゲート６ｃ、導電膜６ｄ、マスク酸化膜６ｅの順に積層する。次に、全面にレジストを塗布した後、フォトリソグラフィー技術によって、Ｐウェル１ｅ上の一部の上に位置するレジストのみを残存させてレジストマスクＲを形成する。
【００５２】
図２８に示すように、レジストマスクＲ（図示していない）を用いたエッチングにより、レジストマスクＲの下に位置するメタルゲート６ｃ、導電膜６ｄおよびマスク酸化膜６ｅのみを残留させ、その他の部分の膜６ｃ、６ｄ、６ｅを除去する。なお、このエッチングでは、第１の高誘電率絶縁膜６ａのエッチングを行わずに、半導体基板１上の全面に残す。この後、レジストマスクＲを除去する。半導体基板１上の全面に、第２の高誘電率絶縁膜（Ｈｉｇｈ−Ｋ膜）６ｂを成膜する。次に、半導体基板１上の全面に、金属膜からなるメタルゲート６ｃ、導電膜６ｄの順に積層する。この後、全面にレジストを塗布した後、フォトリソグラフィー技術によって、Ｎウェル１ｄ上の一部の上に位置するレジストのみを残存させて、レジストマスクＲを形成する。
【００５３】
図２９に示すように、レジストマスクＲ（図示していない）を用いたエッチングにより、Ｎウェル１ｄ上の第２の高誘電率絶縁膜６ｂ、メタルゲート６ｃ、および導電膜６ｄのみを残留させ、その他の部分の膜６ｂ、６ｃ、６ｄを除去する。なお、このエッチングにおいても、第１の高誘電率絶縁膜６ａのエッチングを行わずに、半導体基板１上の全面に残す。また、この際、Ｐウェル１ｅ上のマスク酸化膜６ｅの下に位置する導電膜６ｄおよびメタルゲート６ｃは除去されずに残留する。この後、レジストマスクＲを除去する。Ｐウェル１ｅおよびＮウェル１ｄ上にそれぞれ独立して、メタルゲート６ｃと導電膜６ｄの積層膜が設けられている。図２９において、これらの積層膜はそれぞれ、Ｐウェル１ｅおよびＮウェル１ｄ上にのみ設けられ、Ｐウェル１ｅとＮウェル１ｄ間に位置する素子分離領域２上にまで延在していない。
【００５４】
図３０に示すように、半導体基板１上の全面にレジストを塗布した後、フォトリソグラフィー技術によりビットコンタクト部分が開口するレジストマスクＲを形成する。次に、レジストマスクＲをマスクに用いて、開口の底部に露出した第１の高誘電率絶縁膜６ａの部分にダメージ・エッチングを施して、ダメージ層６ａ’に変換する（第２の工程）。このダメージ・エッチングによりダメージ層６ａ’はダメージを受けており、後述する図３１のウェットエッチングによって除去される。このダメージ・エッチングの際、本実施例では、周辺回路領域Ｃ上の第１の高誘電率絶縁膜６ａは全てレジストマスクＲで保護された状態となるため、ダメージ層６ａ’に変換されない。
【００５５】
図３１に示すように、レジストマスクＲを除去した後、ウェットエッチングにより、ダメージ層６ａ’とマスク酸化膜６ｅを除去する。これにより、メモリセル領域Ｍでは、ビットコンタクト部分にシリコン窒化膜３ｂの表面が現れた状態になる。なお、この際、ダメージ・エッチングを行わなかったビットコンタクト部分以外の第１の高誘電率絶縁膜６ａはダメージを受けていないため、ウェットエッチングによって除去されずに残留する。
【００５６】
図３２に示すように、第１の高誘電率絶縁膜６ａをマスクに用いたドライエッチングによって、ビットコンタクト部分のシリコン窒化膜３ｂ、シリコン酸化膜３ａ、および半導体基板１の表面の一部をエッチングし、ビットコンタクトホール５ａを形成する。これにより、ビットコンタクトホール５ａの底部には、半導体基板１の表面が露出した状態になる。
【００５７】
図３３に示すように、半導体基板１上の全面に、ビットコンタクトホール５ａを充填するように導電膜５ｂ（例えば、ポリシリコン膜）を成膜し、その上に導電膜６ｆ（例えば、ＷＮ／Ｗ）、キャップ絶縁膜６ｇ（例えば、シリコン窒化膜）を順に成膜する（第３の工程）。この際、第１および第２実施例と同様に、本実施例では、ダメージ・エッチング処理を受けていない周辺回路領域Ｃ上の第１の高誘電率絶縁膜６ａは、図３１のウェットエッチング工程でも素子分離領域２上に残留して、素子分離領域２がウェットエッチングに晒されるのを防止する。この結果、素子分離領域２にひさし部が発生して、導電膜５ｂの成膜後にひさし部の下に残留した導電膜５ｂによる短絡等の装置特性の劣化が起こることを防止できる。
【００５８】
図３４に示すように、半導体基板１上の全面にレジストを塗布する。この後、フォトリソグラフィー技術を利用して、メモリセル領域Ｍのビットラインを形成する領域と、周辺回路領域Ｃのゲート電極を形成する領域のレジストＲが残るようにパターニングする。
【００５９】
図３５に示すように、レジストマスクＲ（図示していない）を用いたエッチングにより、メモリセル領域Ｍのビットコンタクト部分上と、周辺回路領域ＣのＰウェル１ｅおよびＮウェル１ｄ（図示していない）上に、積層膜が残留するようにパターニングを行う（第４の工程）。この際、本実施例では、図２７〜２９の工程で形成したメタルゲート６ｃ、および導電膜６ｄのＢ−Ｂ’方向（図４Ｂ参照）の幅を、第１および第２実施例と比べて狭くしている。このため、ＮＭＯＳおよびＰＭＯＳのゲート電極２１を構成する各メタルゲート６ｃおよび導電膜６ｄ間の間隔Ｌが広くなり、これらのメタルゲート６ｃおよび導電膜６ｄと半導体基板１で形成される窪み部分のアスペクト比が小さくなる。従って、図３３の工程で導電膜５ｂおよび６ｆを形成する際に、これらの導電膜は間隔Ｌが広くアスペクト比の小さな領域に形成されることとなり、導電膜５ｂおよび６ｆの断線や高抵抗化を防止することができる。
【００６０】
以降は、第１実施例の図１８〜２１の工程を実施することにより、本実施例の半導体装置が完成する。
【００６１】
以上のように、本実施例では、図３０のダメージ・エッチング処理を受けていない周辺回路領域Ｃ上の第１の高誘電率絶縁膜６ａは、図３１のウェットエッチング工程の時に素子分離領域２上に残留して、素子分離領域２がウェットエッチングに晒されるのを防止する。この結果、素子分離領域２にひさし部が発生して、導電膜５ｂの成膜後に、ひさし部の下に残留した導電膜５ｂによる短絡等の装置特性の劣化が起こることを防止できる。これにより、歩留まりに優れた半導体装置を提供することができる。また、周辺回路領域Ｃが全て第１の高誘電率絶縁膜６ａによって覆われているため、ＮＭＯＳが形成される領域ＣｎとＰＭＯＳが形成される領域Ｃｐの境界を、素子分離領域２上に配置する必要が無くなる。これにより、ＰＮ境界マージンが拡大し、目合わせを容易にすることができ、微細化に対応した半導体装置とすることができる。また、図３２の工程で、第１の高誘電率絶縁膜６ａをマスクに用いたエッチングにより、ビットコンタクトホール５ａを形成することができる。
【００６２】
なお、上記第１〜第３実施例において、導電膜５ｂ、６ｆは、特許請求の範囲に記載の「第１の導電膜」に相当する。また、メタルゲート６ｃおよび導電膜６ｄは、特許請求の範囲に記載の「第２の導電膜」に相当する。
【００６３】
上記第１〜第３実施例において、第１および第２の高誘電率絶縁膜６ａ、６ｂとは、ＳｉＯ2よりも比誘電率（ＳｉＯ2の場合は約３．６）が大きい絶縁膜のことを表す。典型的には、高誘電率絶縁膜の比誘電率としては数十〜数千のものを挙げることができる。第１および第２の高誘電率絶縁膜としては例えば、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＺｒＳｉＯ、ＨｆＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＳｉＯＮ、ＨｆＡｌＯ、ＨｆＡｌＯＮ、ＨｆＺｒＡｌＯ、ＨｆＺｒＡｌＯＮ、ＺｒＡｌＯ、またはＺｒＡｌＯＮなどを用いることができる。
【符号の説明】
【００６４】
１  半導体基板
１ａ  活性領域
１ｂ、１ｃ  ソースおよびドレイン
１ｂ’コンタクト拡散領域
１ｄ  Ｎウェル
１ｅ  Ｐウェル
２  素子分離領域（ＳＴＩ：Ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｎｓｕｌａｔｏｒ）
３  埋め込みワード線
３’埋め込み配線
３ａ  シリコン酸化膜
３ｂ  シリコン窒化膜
３ｃ  アモルファス・カーボン膜
３ｄ  ゲート電極溝（トレンチ）
３ｅ  ゲート酸化膜
３ｇ  窒化チタン膜とタングステン膜の積層膜３ｉ  キャップ絶縁膜（シリコン酸化膜）
５  ビットコンタクト
５ａ  ビットコンタクトホール
５ｂ  導電膜
６ａ  第１の高誘電率絶縁膜
６ａ’  ダメージ膜
６ｂ  第２の高誘電率絶縁膜
６ｃ  メタルゲート
６ｄ  導電膜
６ｅ  マスク酸化膜
６ｆ  導電膜（ＷＮ／Ｗ）
６ｇ  キャップ絶縁膜
６ｈ  サイドウォール絶縁膜
７  第２層間絶縁膜
７ａ  ＳＯＤ膜
７ｂ  シリコン酸化膜
８  容量コンタクトプラグ
８’  周辺トランジスタコンタクト
８ａ  コンタクトホール
８ｂ  サイドウォール
８ｃ  ポリシリコン層
８ｄ  ＣｏＳｉ層
８ｆ  タングステンプラグ
９  第３層間絶縁膜
１０  キャパシタ
１０ａ  容量コンタクトパッド
１０ａ’  周辺配線
１０ｂ  ストッパー膜
１０ｃ  容量シリンダー開口
１０ｄ  下部電極（ＴｉＮ）
１０ｅ  容量絶縁膜
１０ｆ  上部電極（ＴｉＮ）
１１  第４層間絶縁膜
１２  配線コンタクト
１２ａ  コンタクトホール
１３  配線
１３ａ  導電膜
１３ｂ  マスク絶縁膜
１４  保護絶縁膜
１５ａ  ひさし部
１５ｂ  ポリシリコン膜の残り
２０  ビットライン
２１  ゲート電極
Ｒ  レジストマスク
Ｍ  メモリセル領域
Ｔｒ  トランジスタ
Ｃ  周辺回路領域
Ｃｎ  ＮＭＯＳ領域
Ｃｐ  ＰＭＯＳ領域
【図１】
2013254860.tif 000003
【図２】
2013254860.tif 000004
【図３】
2013254860.tif 000005
【図４】
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【図５】
2013254860.tif 000007
【図６】
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【図７】
2013254860.tif 000009
【図８】
2013254860.tif 000010
【図９】
2013254860.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2013254860.tif 000018
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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