(57)【要約】【課題】画素のトランジスタ数を削減することで画素の微細化を可能とする。【解決手段】デジタル駆動方式の液晶表示装置の画素１２Ａは、列データ線Ｄと行走査線Ｇとの交差部に配置された一画素で、保持部２１、出力部２４及び液晶表示素子２７より構成されている。保持部２１は、第１スイッチングトランジスタ２２と第１インバータ２３とからなる第１のシフトレジスタを構成している。出力部２４は、第２スイッチングトランジスタ２５と第２インバータ２６とからなる第２のシフトレジスタを構成している。表示部を構成する全ての画素１２Ａにおいてサブフレームデータを第１スイッチングトランジスタによりサンプリングして第１インバータ２３に保持した後、全ての画素１２Ａに同時に共通信号線ＴＲＧを介してトリガパルスを供給して出力部２４を通して第１インバータ２３に保持されたデータを一括転送して画素電極ＰＥに印加する。【選択図】図２
2013101285.tif 000002
【特許請求の範囲】
【請求項１】
複数本の列データ線と複数本の行走査線とが交差する複数の交差部のそれぞれに画素が配置されており、各フレームを１フレーム期間より短時間である表示期間をもつ複数のサブフレームにより構成し、それら複数のサブフレームを表示すべき階調に応じて１ビットのデジタルデータにより選択的にオン、オフにして１フレームの画像を表示すべき階調に応じたサブフレームの組み合わせで前記画素が駆動されて表示を行う表示部と、
前記複数本の列データ線にそれぞれ前記デジタルデータを１水平走査期間単位で出力する水平走査手段と、
前記複数本の行走査線を１水平走査期間単位で１本ずつ順次に選択する行選択信号を出力する垂直走査手段と、
前記表示部を構成する複数の前記画素のすべてに共通に接続された共通信号線を介して、前記表示部内の複数の前記画素のすべてに前記デジタルデータを書き込み終了した後のタイミングでトリガパルスを出力するトリガパルス発生手段と
を備え、前記表示部内の複数の前記画素のそれぞれは、
離間対向配置された画素電極と共通電極との間に液晶層が封入された構造の液晶表示素子と、
前記列データ線を介して供給される前記デジタルデータを、前記行選択信号による画素選択時にサンプリングして保持する第１のシフトレジスタで構成された保持部と、
前記共通信号線を介して前記トリガパルスが供給された時に、前記保持部に保持された前記デジタルデータを転送して前記画素電極に印加する第２のシフトレジスタで構成された出力部と
を有することを特徴とする液晶表示装置。
【請求項２】
前記第１のシフトレジスタは、前記列データ線にドレインが接続され、前記行走査線にゲートが接続された第１スイッチングトランジスタと、前記第１スイッチングトランジスタのソースに入力端子が接続された第１インバータとよりなり、
前記第２のシフトレジスタは、前記第１インバータの出力端子にドレインが接続され、前記共通信号線にゲートが接続された第２スイッチングトランジスタと、前記第２スイッチングトランジスタのソースに入力端子が接続された第２インバータとよりなり、
前記第２インバータの出力端子が前記画素電極に接続されていることを特徴とする請求項１記載の液晶表示装置。
【請求項３】
前記第１のシフトレジスタは、前記列データ線に入力端子が接続され、互いに逆論理値の行選択信号が供給される２本の前記行走査線に制御端子が接続された第１トランスファゲートと、前記第１トランスファゲートの出力端子に入力端子が接続された第１インバータとよりなり、
前記第２のシフトレジスタは、前記第１インバータの出力端子に入力端子が接続され、互いに逆論理値のトリガパルスが供給される２本の前記共通信号線に制御端子が接続された第２トランスファゲートと、前記第２トランスファゲートの出力端子に入力端子が接続された第２インバータとよりなり、
前記第２インバータの出力端子が前記画素電極に接続されていることを特徴とする請求項１記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置に係り、特にデジタル階調信号に基づいて表示を行う反射型液晶プロジェクタ装置等に用いるデジタル駆動方式の液晶表示装置に関する。
【背景技術】
【０００２】
近年、プロジェクタ装置やプロジェクションテレビには画像を投影するための中心部品としてＬＣＯＳ(Liquid Crystal on Silicon)型液晶表示装置が多く用いられている。このＬＣＯＳ等の液晶表示装置の表示方式には、従来ＣＭＯＳ(Complementary Metal Oxide Semiconductor)等の半導体素子へアナログ映像信号を入力し、その信号を画素毎の液晶表示素子の画素電極にそのまま保持して、液晶の配向を変える方式や、デジタル信号によりパルス幅変調（ＰＷＭ；Pulse Width Modulation)した映像信号を液晶表示素子の画素電極に印加して液晶の配向を時間的に切り替えて駆動する方式などがある。この中でデジタル信号によるパルス幅変調方式は、液晶の焼き付きに対して高い耐性を持つという特徴があるので、近年使用実績が高くなっている。
【０００３】
一方、液晶表示素子の駆動方式としてアナログ駆動方式とデジタル駆動方式とが知られている。アナログ駆動方式の液晶表示装置では、各画素が、液晶表示素子と、列データ線を介して供給される階調に応じたレベルのアナログ信号である階調信号を画素選択時にサンプリングする第１のスイッチング手段と、第１のスイッチング手段を介して供給される階調信号を一定期間保持する保持容量と、所定の読み出しタイミングでオンにスイッチングされて保持容量に保持された階調信号を液晶表示素子の画素電極に印加する第２のスイッチング手段を備えている構成のものが知られている（例えば、特許文献１、２参照）。
【０００４】
また、デジタル駆動方式の液晶表示装置では、表示する映像信号の各フレームを、１フレーム期間より短時間である表示期間をもつ複数のサブフレームにより構成し、それら複数のサブフレームを表示すべき階調に応じてデジタル信号である１ビットのサブフレームデータにより選択的にオン、オフにして１フレームの画像を表示すべき階調に応じたサブフレームの組み合わせで画素を駆動する。
【０００５】
このデジタル駆動方式の液晶表示装置としては、各画素が、液晶表示素子と、２本で一組の列データ線をそれぞれ介して供給される互いに逆論理値の１ビットのサブフレームデータを画素選択時にサンプリングする第１及び第２のスイッチング手段と、互いの出力端子が他方の入力端子に接続された２つのインバータからなり、第１及び第２のスイッチング手段を介して供給される互いに逆論理値のサブフレームデータを一定期間保持する保持手段と、所定の読み出しタイミングでオンにスイッチングされて保持手段に保持されたサブフレームデータを液晶表示素子の画素電極に印加する第３のスイッチング手段を備えている構成のものが知られている（例えば、特許文献３参照）。なお、上記第３のスイッチング手段は２つのトランスファゲートからなり、それらトランスファゲートは出力端子が画素電極に共通に接続され、一方のゲート入力端子が保持手段の一方の端子に共通に接続され、他方のゲート入力端子が保持手段の他方の端子に共通に接続された構成である。また、上記２つのトランスファゲートのうち一方のトランスファゲートは第１の電圧が入力端子に供給され、他方のトランスファゲートは第２の電圧が入力端子に供給され、保持手段の保持電圧に応じて２つのトランスファゲートの一方がオンとされて第１の電圧又は第２の電圧を出力端子から画素電極に印加する構成である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−２７２６５７号公報
【特許文献２】特開２００１−０７５５３４号公報
【特許文献３】特表２００２−５１５６０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、デジタル駆動方式はアナログ駆動方式に比べて、電気的な調整が可能であるなどの特長がある反面、デジタル駆動方式の液晶表示装置では、画素の微細化に問題がある。例えば特許文献３に記載のデジタル駆動方式の液晶表示装置では、２つのインバータの各々が２個のトランジスタからなるＣＭＯＳインバータで構成され、第１及び第２のスイッチング手段が各１個のトランジスタで構成され、第３のスイッチング手段が２つのトランスファゲートからなる４個のトランジスタで構成されているため、全部で１０個のトランジスタを使用しており、画素を構成するトランジスタ数が多いため微細化の妨げになっている。
【０００８】
本発明は以上の点に鑑みなされたもので、画素のトランジスタ数を削減することで画素の微細化を可能としたデジタル駆動方式の液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記の目的を達成するため、本発明の液晶表示装置は、複数本の列データ線と複数本の行走査線とが交差する複数の交差部のそれぞれに画素が配置されており、各フレームを１フレーム期間より短時間である表示期間をもつ複数のサブフレームにより構成し、それら複数のサブフレームを表示すべき階調に応じて１ビットのデジタルデータにより選択的にオン、オフにして１フレームの画像を表示すべき階調に応じたサブフレームの組み合わせで画素が駆動されて表示を行う表示部と、複数本の列データ線にそれぞれデジタルデータを１水平走査期間単位で出力する水平走査手段と、複数本の行走査線を１水平走査期間単位で１本ずつ順次に選択する行選択信号を出力する垂直走査手段と、表示部を構成する複数の画素のすべてに共通に接続された共通信号線を介して、表示部内の複数の画素のすべてにデジタルデータを書き込み終了した後のタイミングでトリガパルスを出力するトリガパルス発生手段とを備え、表示部内の複数の画素のそれぞれは、
離間対向配置された画素電極と共通電極との間に液晶層が封入された構造の液晶表示素子と、列データ線を介して供給されるデジタルデータを、行選択信号による画素選択時にサンプリングして保持する第１のシフトレジスタで構成された保持部と、共通信号線を介してトリガパルスが供給された時に、保持部に保持されたデジタルデータを転送して画素電極に印加する第２のシフトレジスタで構成された出力部とを有することを特徴とする。
【００１０】
また、上記の目的を達成するため、本発明の液晶表示装置は、上記の第１のシフトレジスタは、列データ線にドレインが接続され、行走査線にゲートが接続された第１スイッチングトランジスタと、第１スイッチングトランジスタのソースに入力端子が接続された第１インバータとよりなり、上記の第２のシフトレジスタは、第１インバータの出力端子にドレインが接続され、共通信号線にゲートが接続された第２スイッチングトランジスタと、第２スイッチングトランジスタのソースに入力端子が接続された第２インバータとよりなり、第２インバータの出力端子が画素電極に接続されていることを特徴とする。
【００１１】
また、上記の目的を達成するため、本発明の液晶表示装置は、上記の第１のシフトレジスタは、列データ線に入力端子が接続され、互いに逆論理値の行選択信号が供給される２本の行走査線に制御端子が接続された第１トランスファゲートと、第１トランスファゲートの出力端子に入力端子が接続された第１インバータとよりなり、上記の第２のシフトレジスタは、第１インバータの出力端子に入力端子が接続され、互いに逆論理値のトリガパルスが供給される２本の共通信号線に制御端子が接続された第２トランスファゲートと、第２トランスファゲートの出力端子に入力端子が接続された第２インバータとよりなり、第２インバータの出力端子が画素電極に接続されていることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、デジタル駆動方式の液晶表示装置における画素の微細化を実現することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の液晶表示装置の一実施の形態の概略全体構成図である。
【図２】本発明の液晶表示装置における画素の第１の実施の形態の等価回路図である。
【図３】図２の動作説明用タイミングチャート（その１）である。
【図４】図２の動作説明用タイミングチャート（その２）である。
【図５】本発明の液晶表示装置における画素の第２の実施の形態の等価回路図である。
【発明を実施するための形態】
【００１４】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００１５】
図１は、本発明になる液晶表示装置の一実施の形態の概略全体構成図を示す。同図において、本実施の形態の液晶表示装置１０は、縦方向に延在するｊ本の列データ線Ｄ1〜Ｄjと横方向に延在するｋ本の行走査線Ｇ1〜Ｇkとの各交差部にマトリクス状に配置された複数の画素１２からなる表示部１１と、１水平走査期間（１Ｈ）単位で１行の画素１２のそれぞれに対する１ビットのサブフレームデータを列データ線Ｄ1〜Ｄjに出力する水平走査回路１３と、行走査線Ｇ1〜Ｇkに対して例えば画面の最上位位置の行走査線Ｇ1から画面の最下位位置の行走査線Ｇk方向に１本ずつ行選択信号を１Ｈ単位で順次に供給する垂直走査回路１４と、表示部１１を構成する複数の画素１２の全てに共通信号線ＴＲＧを介して所定のタイミングでトリガパルスを同時に供給するトリガパルス発生装置（図示せず）とから大略構成されている。本実施の形態の液晶表示装置１０は、画素１２の構成に特徴があるデジタル駆動方式の液晶表示装置である。
【００１６】
次に、本発明の要部を構成する画素の各実施の形態について説明する。
【００１７】
図２は、本発明になる液晶表示装置の要部の画素の第１の実施の形態の等価回路図を示す。同図において、第１の実施の形態の画素１２Ａは、列データ線Ｄ1〜Ｄjのうちの任意の１本の列データ線Ｄと、行走査線Ｇ1〜Ｇkのうちの任意の１本の行走査線Ｇとの交差部に配置された一画素で、保持部２１、出力部２４及び液晶表示素子２７より構成されている。
【００１８】
保持部２１は、ドレインが列データ線Ｄに接続され、ゲートが行走査線に接続された第１スイッチングトランジスタ２２と、第１スイッチングトランジスタ２２のソースに入力端子が接続された第１インバータ２３とからなり、全体として第１のシフトレジスタを構成している。出力部２４は、ドレインが第１インバータ２３の出力端子に接続され、ゲートが共通信号線ＴＲＧに接続された第２スイッチングトランジスタ２５と、第２スイッチングトランジスタ２５のソースに入力端子が接続された第２インバータ２６とからなり、全体として第２のシフトレジスタを構成している。液晶表示素子２７は、第２インバータ２６の出力端子に接続された画素電極ＰＥと、画素電極ＰＥに離間対向して配置された共通電極ＣＥと、画素電極ＰＥと共通電極ＣＥとの間の空間に充填封止された液晶層ＬＣＭとからなる公知の構成である。なお、ここでは、第１スイッチングトランジスタ２２と第２スイッチングトランジスタ２５とは、一例としていずれもＮチャンネルＭＯＳ型トランジスタ（以下、ＮＭＯＳトランジスタという）である。
【００１９】
次に、本実施の形態の画素１２Ａの書き込みと読み出しの動作について、図３及び図４のタイミングチャートを併せ参照して説明する。
【００２０】
まず、書き込み動作について説明する。図３（Ａ）は、表示部１１を構成する全ての画素１２に対する書き込みと読み出しを模式的に示しており、同図（Ａ）の斜線部分が書き込みを示している。いま、画素１２Ａに接続された列データ線Ｄに対して水平走査回路１３から図３（Ｂ）及び図４（Ａ）に示すように、サブフレームＢ０の１ビットのサブフレームデータが時刻ｔ１から時刻ｔ４までの期間出力されたものとする。このときには、画素１２Ａと同じ１行の他の画素１２にそれぞれ接続された列データ線にもサブフレームＢ０の各１ビットのサブフレームデータがそれぞれ出力される。なお、図４（Ａ）に示す１ビットのサブフレームデータは、説明の便宜上、論理値「１」としているが、論理値「０」のときは時刻ｔ１〜ｔ４の期間ローレベルとされる。
【００２１】
続いて、上記の時刻ｔ１の直後の時刻ｔ２から上記の時刻ｔ４の直前の時刻ｔ３までの期間、図３（Ｃ）及び図４（Ｂ）に示すように、垂直走査回路１４から行走査線Ｇを介してハイレベル（ＶＤＤ）の行選択信号が、画素１２Ａを含む１行のｊ個の画素１２に入力されてそれらの画素１２が選択される。この画素選択状態で画素１２Ａ内の第１スイッチングトランジスタ２２はオンとされ、この時列データ線Ｄを介して供給されている図３（Ｂ）及び図４（Ａ）に示す１ビットのサブフレームデータをサンプリングして第１インバータ２３へ供給する。
【００２２】
第１インバータ２３は、入力されたサブフレームデータと逆論理値のデータを出力する。ここで、図４（Ｃ）に示すように共通信号線ＴＲＧには時刻ｔ１から後述する読み出し開始時刻ｔ５までの期間はトリガパルスは入力されず共通信号線ＴＲＧはローレベルとなっているので、第２スイッチングトランジスタ２５はオフ状態とされている。このため、時刻ｔ３で図４（Ｂ）に示すように行選択信号がローレベルとなり、画素１２Ａを含む１行のｊ個の画素１２が非選択状態となっても、第１インバータ２３は画素選択時に第１トランジスタ２２によりサンプリングされたサブフレームデータを保持している。
【００２３】
以下、同様にして、表示部１１を構成する全ての画素１２（これらは図２の構成と同じ構成である）に対してサブフレームＢ０の対応するサブフレームデータが書き込まれ、各画素１２内の第１インバータ２３にサブフレームデータが保持される。
【００２４】
次に、読み出し動作について説明する。全ての画素１２へのサブフレームデータの書き込み終了後の図４（Ｃ）に示す時刻ｔ５から時刻ｔ６までの期間、また図３（Ｄ）に模式的に示すように共通信号線ＴＲＧを介してハイレベルのトリガパルスが供給され、画素１２Ａを含むすべての画素１２の第２スイッチングトランジスタ２５がオンとされる。これにより、画素１２Ａ内の第１インバータ２３に保持されていた入力サブフレームデータと逆論理値のサブフレームデータが、第２スイッチングトランジスタ２５を通して読み出されて第２インバータ２６に印加される。
【００２５】
第２インバータ２６は、入力された逆論理値のサブフレームデータを反転して、列データ線Ｄのサブフレームデータと同じ論理値としたサブフレームデータを保持すると共に液晶表示素子２７の画素電極ＰＥに印加する。
【００２６】
液晶表示素子２７の画素電極ＰＥの電位は、列データ線Ｄを介して供給されるサブフレームＢ０のサブフレームデータが論理値「１」であるときは図３（Ｅ）に示すように正の電圧ＶＤＤであり、論理値「０」であるときは図３（Ｆ）に示すように０Ｖである。
【００２７】
一方、液晶表示素子２７は、共通電極ＣＥにサブフレーム期間毎に反転する共通電極電圧Ｖcomが印加される。この共通電極電圧Ｖcomは、図３（Ｇ）に示すように、サブフレームＢ０の表示期間（図３（Ａ）にb0として模式的に示す横線部分の期間）はローレベルの電圧ｃである。この電圧ｃは、０Ｖ未満のマイナスの電圧であり、例えば液晶層ＬＣＭの閾値電圧をＶtt（＞０）としたとき、−Ｖttである。
【００２８】
液晶表示素子２７は、液晶層ＬＣＭにかかる画素電極ＰＥの電位と共通電極ＣＥの共通電極電圧Ｖcomとの電位差の絶対値に応じた階調で表示を行う。ここで、液晶表示素子２７の液晶層ＬＣＭに印加される電圧は、サブフレームＢ０のサブフレームデータが論理値「１」であるときは図３（Ｈ）に示す正の大きな電圧Ｖ1b0（＝VDD−c）となり、論理値「０」であるときは図３（Ｉ）に示す正の小さな電圧Ｖ0b0（＝0−c）となる。従って、サブフレームＢ０ではサブフレームデータが論理値「１」である画素１２Ａは白を表示し、サブフレームデータが論理値「０」である画素１２Ａは黒を表示する。
【００２９】
サブフレームＢ０の書き込みと読み出し（表示）が終了すると、続く１サブフレーム期間では、図３（Ａ）に模式的に示すように、サブフレームｎＢ０の書き込みと読み出し（表示）とが順次に行われる。サブフレームｎＢ０の書き込みは、図３（Ｄ）及び図４（Ｃ）に示す共通信号線ＴＲＧのトリガパルスがハイレベルからローレベルに変った直後に開始される。サブフレームｎＢ０の書き込みは、先に書き込まれたサブフレームＢ０の表示時間b0内で行われる。
【００３０】
このサブフレームｎＢ０の各画素に書き込まれるサブフレームデータは、直前のサブフレームＢ０の同じ画素に書き込まれたサブフレームデータとは逆論理値の反転データである。すなわち、画素１２Ａに書き込まれたサブフレームＢ０のサブフレームデータが論理値「１」であるときは、同じ画素１２Ａに書き込まれるサブフレームｎＢ０のサブフレームデータは論理値「０」である。また、画素１２Ａに書き込まれたサブフレームＢ０のサブフレームデータが論理値「０」であるときは、同じ画素１２Ａに書き込まれるサブフレームｎＢ０のサブフレームデータは論理値「１」である。
【００３１】
画素１２ＡのサブフレームｎＢ０の書き込み動作は、サブフレームＢ０の書き込み動作と同様であり、表示部１１を構成する全ての画素１２Ａに対してサブフレームｎＢ０の対応するサブフレームデータが書き込まれ、各画素１２Ａ内の第１インバータ２３にサブフレームｎＢ０のサブフレームデータが保持される。図３（Ａ）のｎＢ０における斜線部分が書き込みを示している。
【００３２】
続いて、画素１２Ａの読み出し動作について説明する。全ての画素１２へのサブフレームデータの書き込み終了後に、図３（Ｄ）に模式的に示すように共通信号線ＴＲＧを介してハイレベルのトリガパルスが供給され、画素１２Ａを含むすべての画素１２の第２スイッチングトランジスタ２５がオンとされる。これにより、画素１２Ａ内の第１インバータ２３に保持されていたサブフレームｎＢ０のサブフレームデータと逆論理値のサブフレームデータが、第２スイッチングトランジスタ２５を通して読み出されて第２インバータ２６に印加される。
【００３３】
第２インバータ２６は、入力された逆論理値のサブフレームデータを反転して、列データ線ＤのサブフレームｎＢ０のサブフレームデータと同じ論理値としたサブフレームデータを保持すると共に液晶表示素子２７の画素電極ＰＥに印加する。
【００３４】
液晶表示素子２７の画素電極ＰＥの電位は、列データ線Ｄを介して供給されるサブフレームｎＢ０のサブフレームデータが論理値「０」であるときは図３（Ｅ）に示すように０Ｖであり、論理値「１」であるときは図３（Ｆ）に示すように正の電圧ＶＤＤである。
【００３５】
一方、液晶表示素子２７は、共通電極ＣＥにサブフレーム期間毎に反転する共通電極電圧Ｖcomが印加される。この共通電極電圧Ｖcomは、図３（Ｇ）に示すように、サブフレームｎＢ０の表示期間（図３（Ａ）にnb0として模式的に示す横線部分の期間）はハイレベルの電圧ｄである。この電圧ｄは、ＶＤＤより大きな所定電圧であり、例えば液晶層ＬＣＭの飽和電圧Ｖsat（＞０）である。この飽和電圧Ｖsatは前記閾値電圧Ｖttよりも規定電圧（例えばＶＤＤ）高い電圧である。なお、サブフレームｎＢ０の表示期間nb0は、サブフレームのＢ０の表示期間b0と等しい。
【００３６】
液晶表示素子２７の液晶層ＬＣＭに印加される電圧は、論理値「１」のサブフレームＢ０のサブフレームデータが印加された画素１２Ａでは、次のサブフレームｎＢ０のサブフレームデータは論理値「０」であるので、画素電極ＰＥの印加電圧０Ｖと共通電極電圧Ｖcom（＝ｄ）との差電圧である、ーＶＤＤより負方向に大きな図３（Ｈ）に示す電圧Ｖ1nb0（＝−ｄ）となる。また、液晶表示素子２７の液晶層ＬＣＭに印加される電圧は、論理値「０」のサブフレームＢ０のサブフレームデータが印加された画素１２Ａでは、次のサブフレームｎＢ０のサブフレームデータは論理値「１」であるので、画素電極ＰＥの印加電圧ＶＤＤと共通電極電圧Ｖcom（＝ｄ）との差電圧である、図３（Ｉ）に示す負の小さな電圧Ｖ0nb0（＝ＶＤＤ−ｄ）となる。
【００３７】
ここで、ｃ＝−Ｖtt、ｄ＝Ｖsat（＝VDD＋Vtt）としたとき、図３（Ｈ）に示す同じ画素１２ＡのサブフレームＢ０の液晶層印加電圧Ｖ1b0(＝VDD−c＝VDD＋Vtt)とサブフレームｎＢ０の液晶層印加電圧Ｖ1nb0(＝0−d＝−(VDD＋Vtt))とは、液晶層ＬＣＭに対する電圧印加方向が互いに逆となるが絶対値が同じ(VDD＋Vtt)であるので、画素１２Ａはどちらのサブフレームでも白表示を行う。一方、図３（Ｉ）に示す同じ画素１２ＡのサブフレームＢ０の液晶層印加電圧Ｖ0b0(＝0−c＝＋Vtt)とサブフレームｎＢ０の液晶層印加電圧Ｖ0nb0(＝VDD−d＝−Vtt)とは、液晶層ＬＣＭに対する電圧印加方向が互いに逆となるが絶対値が同じＶttであるので、画素１２Ａはどちらのサブフレームでも黒表示を行う。また、液晶層ＬＣＭに対する電圧印加方向がサブフレームＢ０とサブフレームｎＢ０とで反転するので、液晶表示素子２７は交流駆動されることになる。
【００３８】
続いて、図３（Ａ）に模式的に示すように、画素１２ＡはサブフレームＢ１、ｎＢ１、Ｂ２、ｎＢ２、Ｂ３、ｎＢ３・・・の順で、上述と同様の図３（Ｂ）〜（Ｉ）に示すようなサブフレームの各画素行単位の書き込み動作と全画素同時読み出し動作を行い、各サブフレームの表示を行う。ここで、サブフレームｎＢ１、ｎＢ２、ｎＢ３はサブフレームＢ１、Ｂ２、Ｂ３のサブフレームデータの反転データを伝送するサブフレームである。このように、隣接する２つのサブフレーム単位で、互いに逆論理値のサブフレームデータを伝送して画素１２Ａが書き込み動作及び読み出し動作を行うことにより、隣接する２つのサブフレームでは各画素１２Ａは画素毎に同じ階調の表示を行うと共に、液晶表示素子２７を交流駆動できるため、液晶表示素子２７の焼き付きを防止することができる。
【００３９】
また、サブフレームＢ０、ｎＢ０、Ｂ１、ｎＢ１、Ｂ２、ｎＢ２、Ｂ３、ｎＢ３の書き込み時間はそれぞれ同じである。これに対し、表示時間に関しては、サブフレームＢ０、ｎＢ０、Ｂ１、ｎＢ１、Ｂ２、ｎＢ２、Ｂ３、ｎＢ３の各表示時間をそれぞれＴＢ０、ＴｎＢ０、ＴＢ１、ＴｎＢ１、ＴＢ２、ＴｎＢ２、ＴＢ３、ＴｎＢ３とすると、例えば
(TB0+TnB0)：(TB1+TnB1)：(TB2+TnB2)：(TB3+TnB3)＝１：２：４：８
となっており、Ｂ０〜Ｂ３（ｎＢ０〜ｎＢ３）の各サブフレームデータの各値を変えることで、４ビットのＰＷＭ方式での階調表現が可能となっている（すなわち、１フレーム期間内の８つのサブフレームの組み合わせによって所望の階調表示を行う）。
【００４０】
このように、本実施形態の画素１２Ａによれば、インバータ２３及び２６をそれぞれ互いのドレイン同士、ゲート同士が接続された１個のＰＭＯＳトランジスタと１個のＮＭＯＳトランジスタとからなるＣＭＯＳインバータで構成できるので、全部で６個のトランジスタで構成することができ、従来のデジタル駆動方式の液晶表示装置の画素のトランジスタ数１０個に比べてトランジスタ数を削減することができる。このため、本実施の形態の画素１２Ａによれば、従来よりも画素ピッチを縮小することができるので、画素の微細化を実現でき、微細画素による高精細化に対応することができる。
【００４１】
また、本実施形態の画素１２Ａによれば、シフトレジスタで記憶素子を構成しているので安定な動作が期待できる。また、液晶表示素子２７の画素電極ＰＥに対して第２インバータ２６が出力するデータを印加するようにしているので、低インピーダンスで液晶表示素子２７を駆動できるので、保持容量が不要である。
【００４２】
次に、本発明の要部を構成する画素の第２の実施の形態について説明する。
【００４３】
図５は、本発明になる液晶表示装置の要部の画素の第２の実施の形態の等価回路図を示す。同図中、図１と同一構成部分には同一符号を付してある。図５において、第２の実施の形態の画素１２Ｂは、列データ線Ｄ1〜Ｄjのうちの任意の１本の列データ線Ｄと、行走査線Ｇ1〜Ｇkのうちの任意の１本の行走査線Ｇとの交差部に配置された一画素で、保持部３１、出力部３４及び液晶表示素子２７より構成されている。
【００４４】
保持部３１は、第１のスイッチング手段を構成する第１トランスファゲート３２と、第１トランスファゲート３２の出力端子に入力端子が接続された第１インバータ３３とからなり、全体として第１のシフトレジスタを構成している。出力部３４は、第２のスイッチング手段を構成する第２トランスファゲート３５と、第２トランスファゲート３５の出力端子に入力端子が接続された第２インバータ３６とからなり、全体として第２のシフトレジスタを構成している。第２インバータ３６は、出力端子が液晶表示素子２７の画素電極ＰＥに接続されている。
【００４５】
第１トランスファゲート３２は、互いにドレイン同士、及びソース同士が接続された１個のＮＭＯＳトランジスタＮＴr１と１個のＰＭＯＳトランジスタＰＴr１とからなり、トランスファゲート３２の入力端子であるトランジスタＮＴr１及びＰＴr１の各ドレインは列データ線Ｄに接続され、トランスファゲート３２の出力端子である各ソースは第１インバータ３３の入力端子に接続されている。また、トランスファゲート３２の制御端子であるＮＭＯＳトランジスタＮＴr１のゲートとＰＭＯＳトランジスタＰＴr１のゲートとは、第１行走査線Ｇと第２行走査線ＮＧにそれぞれ接続されている。第１行走査線Ｇと第２行走査線ＮＧとは、各行の複数の画素単位に接続され、互いに逆論理値の行選択信号が垂直走査回路（図示せず）から供給される。
【００４６】
第２トランスファゲート３５は、互いにドレイン同士、及びソース同士が接続された１個のＮＭＯＳトランジスタＮＴr２と１個のＰＭＯＳトランジスタＰＴr２とからなり、トランスファゲート３５の入力端子であるトランジスタＮＴr２及びＰＴr２の各ドレインは第１インバータ３３の出力端子に接続され、トランスファゲート３５の出力端子である各ソースは第２インバータ３６の入力端子に接続されている。また、トランスファゲート３５の制御端子であるＮＭＯＳトランジスタＮＴr２のゲートとＰＭＯＳトランジスタＰＴr２のゲートは第１共通信号線ＴＲＧと第２共通信号線ＮＴＲにそれぞれ接続されている。第１共通信号線ＴＲＧ及び第２共通信号線ＮＴＲとは、表示部１１を構成する全画素１２に共通に接続され、互いに逆論理値のトリガパルスが図示しないトリガパルス発生装置から供給される。
【００４７】
次に、本実施の形態の画素１２Ｂの動作について説明する。本実施の形態の画素１２Ｂの書き込み動作は、行走査線Ｇ及びＮＧを介して供給される互いに逆論理値の行選択信号により画素選択を行う以外は画素１２Ａの書き込み動作と同様である。すなわち、列データ線ｄに供給されるサブフレームデータが、行走査線Ｇを介して供給されるハイレベルの第１の行選択信号と行走査線ＮＧを介して供給されるローレベルの第２の行選択信号とにより第１トランスファゲート３２によりサンプリングされて第１インバータ３３に印加されて保持される。
【００４８】
また、画素１２Ｂの読み出し時動作も、全画素書き込み終了後に第１共通信号線ＴＲＧ及び第２共通信号線ＮＴＲを介して供給される互いに逆論理値のトリガパルスにより第２トランスファゲート３５をオンする以外は画素１２Ａの読み出し動作と同様である。すなわち、画素１２Ｂは、表示部１１内の画素１２Ｂを含む全ての画素へのサブフレームデータ書き込み終了直後に、第１共通信号線ＴＲＧを介して供給されるハイレベルの正転トリガパルスと第２共通信号線ＮＴＲを介して供給されるローレベルの反転トリガパルスとにより第２トランスファゲート３５がオンに制御されて、第１インバータ３３から出力された反転サブフレームデータを第２インバータ３６に供給する。第２インバータ３６は、入力されたサブフレームデータを反転して、列データ線Ｄのサブフレームデータと同じ論理値としたサブフレームデータを保持すると共に液晶表示素子２７の画素電極ＰＥに印加し、表示を行わせる。
【００４９】
本実施の形態の画素１２Ｂは、画素１２Ａがスイッチング手段を１個のＮＭＯＳトランジスタで構成したのに比べて、２個のトランジスタからなるトランスファゲートの構成としたため、画素１２Ａに比べて画素を構成するトランジスタ数が６個から８個と若干増えるが、従来の１０個に比べてトランジスタ数を削減することができる。また、本実施の形態の画素１２Ｂによれば、スイッチング手段が２個のトランジスタからなるトランスファゲートとしているので、スイッチング手段を通して第１インバータ３３、第２インバータ３６に入力される電圧（サブフレームデータ）をＶＤＤまで高くすることができ、動作の安定が見込まれるという効果が得られる。
【００５０】
なお、本発明は以上の実施の形態に限定されるものではなく、例えば第１スイッチングトランジスタ２２及び第２スイッチングトランジスタ２５をＰＭＯＳトランジスタで構成することもできる。ただし、この場合は列データ線Ｄのデータや行走査線Ｇの行選択信号やトリガパルスの極性を実施の形態の場合と反転する必要がある。
【００５１】
また、１フレーム期間内のサブフレーム数やサブフレーム間の時間関係は図３と共に説明した実施の形態のものに限定されるものではなく、システムに応じて適宜変更可能であることは勿論である。
【符号の説明】
【００５２】
１０  液晶表示装置
１１  表示部
１２、１２Ａ、１２Ｂ  画素
１３  水平走査回路
１４  垂直走査回路
２１、３１  保持部
２２  第１スイッチングトランジスタ
２３、３３  第１インバータ
２４、３４  出力部
２５  第２スイッチングトランジスタ
２６、３６  第２インバータ
２７  液晶表示素子
３２  第１トランスファゲート
３５  第２トランスファゲート
Ｄ1〜Ｄj、Ｄ  列データ線
Ｇ1〜ＧK、Ｇ、ＮＧ  行走査線
ＴＲＧ、ＮＴＲ  共通信号線
【図１】
2013101285.tif 000003
【図２】
2013101285.tif 000004
【図３】
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【図４】
2013101285.tif 000006
【図５】
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