(57)【要約】【課題】表示品位の劣化を抑制することが可能な液晶表示装置を提供する。【解決手段】第１方向に延出した帯状の副画素電極及び前記副画素電極に接続され第２方向に延出した帯状のｎ本の主画素電極を備えた画素電極と（但しｎは正の整数である）、前記画素電極を覆う第１配向膜と、を備えた第１基板と、ｎ本の前記主画素電極に平行であって第２方向に延出した主共通電極を備えた共通電極と、前記共通電極を覆う第２配向膜と、を備えた第２基板と、前記第１配向膜と前記第２配向膜との間に保持された液晶分子を含む液晶層と、を備え、前記液晶層の誘電率異方性Δεは、前記主画素電極と前記主共通電極との第１方向に沿った水平電極間距離に依存する精細度に対して、    Δε≧−０．０１４×（精細度）＋｛１９．７−４（ｎ−１）｝の関係を満たすことを特徴とする液晶表示装置。【選択図】      図５
2013190662.tif 000002
【特許請求の範囲】
【請求項１】
第１方向にそれぞれ延出したゲート配線及び補助容量線と、第１方向に交差する第２方向に延出したソース配線と、前記ゲート配線及び前記ソース配線と電気的に接続されたスイッチング素子と、前記スイッチング素子と電気的に接続され第１方向に延出した帯状の副画素電極及び前記副画素電極に接続され第２方向に延出した帯状のｎ本の主画素電極を備えた画素電極と（但しｎは正の整数である）、前記画素電極を覆う第１配向膜と、を備えた第１基板と、
ｎ本の前記主画素電極に平行であって第２方向に延出した主共通電極を備えた共通電極と、前記共通電極を覆う第２配向膜と、を備えた第２基板と、
前記第１配向膜と前記第２配向膜との間に保持された液晶分子を含む液晶層と、を備え、
前記液晶層の誘電率異方性Δεは、前記主画素電極と前記主共通電極との第１方向に沿った水平電極間距離に依存する精細度に対して、
Δε≧−０．０１４×（精細度）＋｛１９．７−４（ｎ−１）｝
の関係を満たすことを特徴とする液晶表示装置。
【請求項２】
前記副画素電極は、前記補助容量線の上方に位置することを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記画素電極と前記共通電極との間に電界が形成されていない状態での前記液晶分子の初期配向方向は第２方向と略平行であり、前記液晶分子は前記第１基板と前記第２基板との間においてスプレイ配向またはホモジニアス配向していることを特徴とする請求項１または２に記載の液晶表示装置。
【請求項４】
さらに、前記第１基板の外面に配置され第１偏光軸を備えた第１偏光板と、第２基板の外面に配置され第１偏光軸とクロスニコルの位置関係にある第２偏光軸を備えた第２偏光板を備え、前記第１偏光板の第１偏光軸が前記液晶分子の初期配向方向と直交する或いは平行であることを特徴とする請求項３に記載の液晶表示装置。
【請求項５】
ｎ＝１のとき、前記主共通電極は、それぞれ前記ソース配線の上方に位置することを特徴とする請求項４に記載の液晶表示装置。
【請求項６】
ｎ≧２のとき、前記主画素電極間に位置する前記主共通電極は、前記副画素電極と交差する位置関係にあることを特徴とする請求項４に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、液晶表示装置に関する。
【背景技術】
【０００２】
近年、平面表示装置が盛んに開発されており、中でも液晶表示装置は、軽量、薄型、低消費電力等の利点から特に注目を集めている。特に、各画素にスイッチング素子を組み込んだアクティブマトリクス型液晶表示装置においては、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ  Ｓｗｉｔｃｈｉｎｇ）モードやＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モードなどの横電界（フリンジ電界も含む）を利用した構造が注目されている。このような横電界モードの液晶表示装置は、アレイ基板に形成された画素電極と対向電極とを備え、アレイ基板の主面に対してほぼ平行な横電界で液晶分子をスイッチングする。
【０００３】
一方で、アレイ基板に形成された画素電極と、対向基板に形成された対向電極との間に、横電界あるいは斜め電界を形成し、液晶分子をスイッチングする技術も提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１９２８２２号公報
【特許文献２】特開平０９−１６００４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態の目的は、表示品位の劣化を抑制することが可能な液晶表示装置を提供することにある。
【課題を解決するための手段】
【０００６】
本実施形態によれば、
第１方向にそれぞれ延出したゲート配線及び補助容量線と、第１方向に交差する第２方向に延出したソース配線と、前記ゲート配線及び前記ソース配線と電気的に接続されたスイッチング素子と、前記スイッチング素子と電気的に接続され第１方向に延出した帯状の副画素電極及び前記副画素電極に接続され第２方向に延出した帯状のｎ本の主画素電極を備えた画素電極と（但しｎは正の整数である）、前記画素電極を覆う第１配向膜と、を備えた第１基板と、ｎ本の前記主画素電極に平行であって第２方向に延出した主共通電極を備えた共通電極と、前記共通電極を覆う第２配向膜と、を備えた第２基板と、前記第１配向膜と前記第２配向膜との間に保持された液晶分子を含む液晶層と、を備え、前記液晶層の誘電率異方性Δεは、前記主画素電極と前記主共通電極との第１方向に沿った水平電極間距離に依存する精細度に対して、
Δε≧−０．０１４×（精細度）＋｛１９．７−４（ｎ−１）｝
の関係を満たすことを特徴とする液晶表示装置が提供される。
【図面の簡単な説明】
【０００７】
【図１】図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。
【図２】図２は、図１に示した液晶表示パネルを対向基板側から見たときの一画素の構造例を概略的に示す平面図である。
【図３】図３は、図２に示した液晶表示パネルをＡ−Ａ線で切断したときの断面構造を概略的に示す断面図である。
【図４】図４は、図２に示した液晶表示パネルにおける画素電極と共通電極との間に形成される電界、及び、この電界による液晶分子のダイレクタと透過率との関係を説明するための図である。
【図５】図５は、精細度に対する誘電率異方性の相関関係を示す図である。
【図６】図６は、本実施形態の単位画素の構成を概略的に示す平面図である。
【図７】図７は、本実施形態の他の単位画素の構成を概略的に示す平面図である。
【図８】図８は、本実施形態の他の単位画素の構成を概略的に示す平面図である。
【発明を実施するための形態】
【０００８】
以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。
【０００９】
図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。
【００１０】
すなわち、液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルＬＰＮを備えている。液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向して配置された第２基板である対向基板ＣＴと、これらのアレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えている。このような液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。このアクティブエリアＡＣＴは、ｍ×ｎ個のマトリクス状に配置された複数の画素ＰＸによって構成されている（但し、ｍ及びｎは正の整数である）。
【００１１】
液晶表示パネルＬＰＮは、アクティブエリアＡＣＴにおいて、ｎ本のゲート配線Ｇ（Ｇ１〜Ｇｎ）、ｎ本の補助容量線Ｃ（Ｃ１〜Ｃｎ）、ｍ本のソース配線Ｓ（Ｓ１〜Ｓｍ）などを備えている。ゲート配線Ｇ及び補助容量線Ｃは、例えば、第１方向Ｘに沿って略直線的に延出している。これらのゲート配線Ｇ及び補助容量線Ｃは、第１方向Ｘに交差する第２方向Ｙに沿って間隔をおいて隣接し、交互に並列配置されている。ここでは、第１方向Ｘと第２方向Ｙとは互いに直交している。ソース配線Ｓは、ゲート配線Ｇ及び補助容量線Ｃと交差している。ソース配線Ｓは、第２方向Ｙに沿って略直線的に延出している。なお、ゲート配線Ｇ、補助容量線Ｃ、及び、ソース配線Ｓは、必ずしも直線的に延出していなくても良く、それらの一部が屈曲していてもよい。
【００１２】
各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。これらのゲートドライバＧＤ及びソースドライバＳＤの少なくとも一部は、例えば、アレイ基板ＡＲに形成され、コントローラを内蔵した駆動ＩＣチップ２と接続されている。
【００１３】
各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。保持容量Ｃｓは、例えば補助容量線Ｃと画素電極ＰＥとの間に形成される。補助容量線Ｃは、補助容量電圧が印加される電圧印加部ＶＣＳと電気的に接続されている。
【００１４】
なお、本実施形態においては、液晶表示パネルＬＰＮは、画素電極ＰＥがアレイ基板ＡＲに形成される一方で共通電極ＣＥの少なくとも一部が対向基板ＣＴに形成された構成であり、これらの画素電極ＰＥと共通電極ＣＥとの間に形成される電界を主に利用して液晶層ＬＱの液晶分子をスイッチングする。画素電極ＰＥと共通電極ＣＥとの間に形成される電界は、第１方向Ｘと第２方向Ｙとで規定されるＸ−Ｙ平面あるいはアレイ基板ＡＲの基板主面あるいは対向基板ＣＴの基板主面に対してわずかに傾いた斜め電界（あるいは、基板主面にほぼ平行な横電界）である。
【００１５】
スイッチング素子ＳＷは、例えば、ｎチャネル薄膜トランジスタ（ＴＦＴ）によって構成されている。このスイッチング素子ＳＷは、ゲート配線Ｇ及びソース配線Ｓと電気的に接続されている。このようなスイッチング素子ＳＷは、トップゲート型あるいはボトムゲート型のいずれであっても良い。また、スイッチング素子ＳＷの半導体層は、例えば、ポリシリコンによって形成されているが、アモルファスシリコンによって形成されていても良い。
【００１６】
画素電極ＰＥは、各画素ＰＸに配置され、スイッチング素子ＳＷに電気的に接続されている。共通電極ＣＥは、例えばコモン電位であり、液晶層ＬＱを介して複数の画素ＰＸの画素電極ＰＥに対して共通に配置されている。このような画素電極ＰＥ及び共通電極ＣＥは、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの光透過性を有する導電材料によって形成されているが、アルミニウムなどの他の金属材料によって形成されても良い。
【００１７】
アレイ基板ＡＲは、共通電極ＣＥに電圧を印加するための給電部ＶＳを備えている。この給電部ＶＳは、例えば、アクティブエリアＡＣＴの外側に形成されている。共通電極ＣＥは、アクティブエリアＡＣＴの外側に引き出され、図示しない導電部材を介して、給電部ＶＳと電気的に接続されている。
【００１８】
図２は、図１に示した液晶表示パネルＬＰＮを対向基板側から見たときの一画素ＰＸの構造例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。
【００１９】
ゲート配線Ｇ１、ゲート配線Ｇ２、及び、補助容量線Ｃ１は、それぞれ第１方向Ｘに沿って延出している。ソース配線Ｓ１及びソース配線Ｓ２は、それぞれ第２方向Ｙに沿って延出している。補助容量線Ｃ１は、ゲート配線Ｇ１とゲート配線Ｇ２とのほぼ中間に位置している。つまり、ゲート配線Ｇ１と補助容量線Ｃ１との第２方向Ｙに沿った間隔は、ゲート配線Ｇ２と補助容量線Ｃ１との第２方向Ｙに沿った間隔と略同等である。
【００２０】
図示した例では、画素ＰＸは、図中の破線で示したように、ゲート配線Ｇ１及びゲート配線Ｇ２とソース配線Ｓ１及びソース配線Ｓ２とが成すマス目の領域に相当し、第１方向Ｘに沿った長さよりも第２方向Ｙに沿った長さの方が長い長方形状である。画素ＰＸの第１方向Ｘに沿った長さはソース配線Ｓ１とソース配線Ｓ２との第１方向Ｘに沿ったピッチに相当し、画素ＰＸの第２方向Ｙに沿った長さはゲート配線Ｇ１とゲート配線Ｇ２との第２方向Ｙに沿ったピッチに相当する。画素電極ＰＥは、隣接するソース配線Ｓ１とソース配線Ｓ２との間に配置されている。また、この画素電極ＰＥは、ゲート配線Ｇ１とゲート配線Ｇ２との間に位置している。
【００２１】
図示した例では、画素ＰＸにおいて、ソース配線Ｓ１は左側端部に配置され、ソース配線Ｓ２は右側端部に配置され、ゲート配線Ｇ１は上側端部に配置され、ゲート配線Ｇ２は下側端部に配置されている。厳密には、ソース配線Ｓ１は当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、ソース配線Ｓ２は当該画素ＰＸとその右側に隣接する画素との境界に跨って配置され、ゲート配線Ｇ１は当該画素ＰＸとその上側に隣接する画素との境界に跨って配置され、ゲート配線Ｇ２は当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。補助容量線Ｃ１は、画素ＰＸの略中央部に配置されている。
【００２２】
図示した例のスイッチング素子ＳＷは、ゲート配線Ｇ１及びソース配線Ｓ１に電気的に接続されている。このスイッチング素子ＳＷは、ゲート配線Ｇ１とソース配線Ｓ１の交点に設けられ、そのドレイン配線はソース配線Ｓ１及び補助容量線Ｃ１に沿って延長され、補助容量線Ｃ１と重なる領域に形成されたコンタクトホールＣＨを介して画素電極ＰＥと電気的に接続されている。このようなスイッチング素子ＳＷは、ソース配線Ｓ１及び補助容量線Ｃ１と重なる領域に設けられ、ソース配線Ｓ１及び補助容量線Ｃ１と重なる領域からほとんどはみ出すことはなく、表示に寄与する開口部の面積の低減を抑制している。
【００２３】
画素電極ＰＥは、ｎ本の主画素電極ＰＡ及び副画素電極ＰＢを備えている。但し、ｎは正の整数である。図示した例では、画素電極ＰＥは１本の主画素電極ＰＡを備えている。これらの主画素電極ＰＡ及び副画素電極ＰＢは、一体的あるいは連続的に形成されており、互いに電気的に接続されている。なお、図示した例では、一画素ＰＸに配置された画素電極ＰＥのみが図示されているが、図示を省略した他の画素についても同一形状の画素電極が配置されている。
【００２４】
主画素電極ＰＡは、第２方向Ｙに沿って延出し、第１方向Ｘに沿って略一定の幅を有する帯状に形成されている。この主画素電極ＰＡは、ソース配線Ｓ１とソース配線Ｓ２との略中間に位置している。つまり、ソース配線Ｓ１と主画素電極ＰＡとの第１方向Ｘに沿った間隔は、ソース配線Ｓ２と主画素電極ＰＡとの第１方向Ｘに沿った間隔と略同等である。
【００２５】
副画素電極ＰＢは、第１方向Ｘに沿って延出した帯状に形成されている。図示した例では、副画素電極ＰＢは、主画素電極ＰＡの第２方向Ｙに沿った中間部で交差している。このような副画素電極ＰＢは、主画素電極ＰＡとの交差部からソース配線Ｓ１及びソース配線Ｓ２に向かってそれぞれ直線的に延出している。つまり、ここに示した画素電極ＰＥは、十字状に形成されている。
【００２６】
また、図示した例では、副画素電極ＰＢは、補助容量線Ｃ１の上方に位置している。つまり、副画素電極ＰＢは、その全体が補助容量線Ｃ１と重なる領域に位置している。このような副画素電極ＰＢは、コンタクトホールＣＨを介してスイッチング素子ＳＷと電気的に接続されている。
【００２７】
共通電極ＣＥは、主共通電極ＣＡを備えている。この主共通電極ＣＡは、Ｘ−Ｙ平面内において、主画素電極ＰＡを挟んだ両側で主画素電極ＰＡと平行な第２方向Ｙに沿って直線的に延出している。このような主共通電極ＣＡは、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。
【００２８】
図示した例では、主共通電極ＣＡは、第１方向Ｘに間隔をおいて２本平行に並んでおり、画素ＰＸの左側端部に配置された主共通電極ＣＡＬと、画素ＰＸの右側端部に配置された主共通電極ＣＡＲと、を備えている。厳密には、主共通電極ＣＡＬは当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、主共通電極ＣＡＲは当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている。主共通電極ＣＡＬはソース配線Ｓ１と対向し、主共通電極ＣＡＲはソース配線Ｓ２と対向している。これらの主共通電極ＣＡＬ及び主共通電極ＣＡＲは、アクティブエリア内あるいはアクティブエリア外において互いに電気的に接続されている。
【００２９】
画素電極ＰＥと共通電極ＣＥとのＸ−Ｙ平面内での位置関係に着目すると、主画素電極ＰＡと主共通電極ＣＡとは、第１方向Ｘに沿って交互に配置されている。隣接する主共通電極ＣＡＬ及び主共通電極ＣＡＲの間には、１本の主画素電極ＰＡが位置している。主画素電極ＰＡは、主共通電極ＣＡＬと主共通電極ＣＡＲとの略中間に位置している。つまり、主共通電極ＣＡＬと主画素電極ＰＡとの第１方向Ｘに沿った間隔は、主共通電極ＣＡＲと主画素電極ＰＡとの第１方向Ｘに沿った間隔と略同等である。
【００３０】
図３は、図２に示した液晶表示パネルＬＰＮをＡ−Ａ線で切断したときの断面構造を概略的に示す断面図である。なお、ここでは、説明に必要な箇所のみを図示している。
【００３１】
液晶表示パネルＬＰＮを構成するアレイ基板ＡＲの背面側には、バックライト４が配置されている。バックライト４としては、種々の形態が適用可能であり、また、光源として発光ダイオード（ＬＥＤ）を利用したものや冷陰極管（ＣＣＦＬ）を利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。
【００３２】
アレイ基板ＡＲは、光透過性を有する第１絶縁基板１０を用いて形成されている。ソース配線Ｓは、第１絶縁膜１１の上に形成され、第２絶縁膜１２によって覆われている。なお、図示しないゲート配線や補助容量線は、例えば、第１絶縁基板１０と第１絶縁膜１１との間に配置されている。画素電極ＰＥは、第２絶縁膜１２の上に形成されている。この画素電極ＰＥは、隣接するソース配線Ｓのそれぞれの直上の位置よりもそれらの内側に位置している。第１配向膜ＡＬ１は、アレイ基板ＡＲの対向基板ＣＴと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第１配向膜ＡＬ１は、画素電極ＰＥなどを覆っており、第２絶縁膜１２の上にも配置されている。このような第１配向膜ＡＬ１は、水平配向性を示す材料によって形成されている。なお、アレイ基板ＡＲは、さらに、共通電極ＣＥの一部を備えていても良い。
【００３３】
対向基板ＣＴは、光透過性を有する第２絶縁基板２０を用いて形成されている。この対向基板ＣＴは、ブラックマトリクスＢＭ、カラーフィルタＣＦ、オーバーコート層ＯＣ、共通電極ＣＥ、第２配向膜ＡＬ２などを備えている。
【００３４】
ブラックマトリクスＢＭは、各画素ＰＸを区画し、画素電極ＰＥと対向する開口部ＡＰを形成する。すなわち、ブラックマトリクスＢＭは、ソース配線Ｓ、ゲート配線、補助容量線、スイッチング素子などの配線部に対向するように配置されている。ここでは、ブラックマトリクスＢＭは、第２方向Ｙに沿って延出した部分のみが図示されているが、第１方向Ｘに沿って延出した部分を備えていても良い。このブラックマトリクスＢＭは、第２絶縁基板２０のアレイ基板ＡＲに対向する内面２０Ａに配置されている。
【００３５】
カラーフィルタＣＦは、各画素ＰＸに対応して配置されている。すなわち、カラーフィルタＣＦは、第２絶縁基板２０の内面２０Ａにおける開口部ＡＰに配置されるとともに、その一部がブラックマトリクスＢＭに乗り上げている。第１方向Ｘに隣接する画素ＰＸにそれぞれ配置されたカラーフィルタＣＦは、互いに色が異なる。例えば、カラーフィルタＣＦは、赤色、青色、緑色といった３原色にそれぞれ着色された樹脂材料によって形成されている。赤色に着色された樹脂材料からなる赤色カラーフィルタＣＦＲは、赤色画素に対応して配置されている。青色に着色された樹脂材料からなる青色カラーフィルタＣＦＢは、青色画素に対応して配置されている。緑色に着色された樹脂材料からなる緑色カラーフィルタＣＦＧは、緑色画素に対応して配置されている。これらのカラーフィルタＣＦ同士の境界は、ブラックマトリクスＢＭと重なる位置にある。オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。このオーバーコート層ＯＣは、カラーフィルタＣＦの表面の凹凸の影響を緩和する。このようなオーバーコート層ＯＣは、例えば、透明な樹脂材料によって形成されている。
【００３６】
共通電極ＣＥは、オーバーコート層ＯＣのアレイ基板ＡＲと対向する側に形成されている。主共通電極ＣＡは、ソース配線Ｓの上方に位置している。第２配向膜ＡＬ２は、対向基板ＣＴのアレイ基板ＡＲと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第２配向膜ＡＬ２は、共通電極ＣＥ及びオーバーコート層ＯＣなどを覆っている。このような第２配向膜ＡＬ２は、水平配向性を示す材料によって形成されている。
【００３７】
これらの第１配向膜ＡＬ１及び第２配向膜ＡＬ２には、液晶層ＬＱの液晶分子を初期配向させるための配向処理（例えば、ラビング処理や光配向処理）がなされている。第１配向膜ＡＬ１が液晶分子を初期配向させる第１配向処理方向ＰＤ１は、第２配向膜ＡＬ２が液晶分子を初期配向させる第２配向処理方向ＰＤ２と平行である。図２の（Ａ）で示した例では、第１配向処理方向ＰＤ１と第２配向処理方向ＰＤ２とがともに第２方向Ｙに平行であって、互いに同じ向きである。図２の（Ｂ）で示した例では、第１配向処理方向ＰＤ１と第２配向処理方向ＰＤ２とがともに第２方向Ｙに平行であって、互いに逆向きである。
【００３８】
上述したようなアレイ基板ＡＲと対向基板ＣＴとは、それぞれの第１配向膜ＡＬ１及び第２配向膜ＡＬ２が対向するように配置されている。このとき、アレイ基板ＡＲの第１配向膜ＡＬ１と対向基板ＣＴの第２配向膜ＡＬ２との間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサが配置され、これにより、所定のセルギャップ、例えば２〜７μｍのセルギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、所定のセルギャップが形成された状態で、アクティブエリアＡＣＴの外側のシール材ＳＢによって貼り合わせられている。
【００３９】
液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間に形成されたセルギャップに保持され、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に配置されている。液晶層ＬＱは、液晶分子ＬＭを含んでいる。このような液晶層ＬＱは、例えば、誘電率異方性が正（ポジ型）の液晶材料によって構成されている。
【００４０】
アレイ基板ＡＲの外面、つまり、アレイ基板ＡＲを構成する第１絶縁基板１０の外面１０Ｂには、第１光学素子ＯＤ１が接着剤などにより貼付されている。この第１光学素子ＯＤ１は、液晶表示パネルＬＰＮのバックライト４と対向する側に位置しており、バックライト４から液晶表示パネルＬＰＮに入射する入射光の偏光状態を制御する。この第１光学素子ＯＤ１は、第１偏光軸（あるいは第１吸収軸）ＡＸ１を有する第１偏光板ＰＬ１を含んでいる。なお、第１偏光板ＰＬ１と第１絶縁基板１０との間に位相差板などの他の光学素子が配置されても良い。
【００４１】
対向基板ＣＴの外面、つまり、対向基板ＣＴを構成する第２絶縁基板２０の外面２０Ｂには、第２光学素子ＯＤ２が接着剤などにより貼付されている。この第２光学素子ＯＤ２は、液晶表示パネルＬＰＮの表示面側に位置しており、液晶表示パネルＬＰＮから出射した出射光の偏光状態を制御する。この第２光学素子ＯＤ２は、第２偏光軸（あるいは第２吸収軸）ＡＸ２を有する第２偏光板ＰＬ２を含んでいる。なお、第２偏光板ＰＬ２と第２絶縁基板２０との間に位相差板などの他の光学素子が配置されていても良い。
【００４２】
第１偏光板ＰＬ１の第１偏光軸ＡＸ１と、第２偏光板ＰＬ２の第２偏光軸ＡＸ２とは、クロスニコルの位置関係にある。このとき、一方の偏光板は、例えば、その偏光軸が液晶分子ＬＭの初期配向方向と平行または直交するように配置されている。図２において、（ａ）で示した例では、第１偏光板ＰＬ１はその第１偏光軸ＡＸ１が液晶分子ＬＭの初期配向方向である第２方向Ｙに対して直交するように配置され、第２偏光板ＰＬ２はその第２偏光軸ＡＸ２が第２方向Ｙに対して平行となるように配置されている。図２において、（ｂ）で示した例では、第２偏光板ＰＬ２はその第２偏光軸ＡＸ２が第２方向Ｙに対して直交するように配置され、第１偏光板ＰＬ１はその第１偏光軸ＡＸ１が第２方向Ｙに対して平行となるように配置されている。
【００４３】
次に、上記構成の液晶表示パネルＬＰＮの動作について、図２乃至図４を参照しながら説明する。
【００４４】
すなわち、液晶層ＬＱに電圧が印加されていない状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電界が形成されていない状態（ＯＦＦ時）には、液晶層ＬＱの液晶分子ＬＭは、その長軸が第１配向膜ＡＬ１の第１配向処理方向ＰＤ１及び第２配向膜ＡＬ２の第２配向処理方向ＰＤ２を向くように配向している。このようなＯＦＦ時が初期配向状態に相当し、ＯＦＦ時の液晶分子ＬＭの配向方向が初期配向方向に相当する。
【００４５】
なお、厳密には、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているとは限らず、プレチルトしている場合が多い。このため、ここでの液晶分子ＬＭの初期配向方向とは、ＯＦＦ時の液晶分子ＬＭの長軸をＸ−Ｙ平面に正射影した方向である。以下では、説明を簡略にするために、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているものとし、Ｘ−Ｙ平面と平行な面内で回転するものとして説明する。
【００４６】
ここでは、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、ともに第２方向Ｙと略平行な方向である。ＯＦＦ時においては、液晶分子ＬＭは、図２に破線で示したように、その長軸が第２方向Ｙと略平行な方向に初期配向する。つまり、液晶分子ＬＭの初期配向方向は、第２方向Ｙと平行（あるいは、第２方向Ｙに対して０°）である。
【００４７】
図示した例のように、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が平行且つ同じ向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、液晶層ＬＱの中間部付近で略水平（プレチルト角が略ゼロ）に配向し、ここを境界として第１配向膜ＡＬ１の近傍及び第２配向膜ＡＬ２の近傍において対称となるようなプレチルト角を持って配向する（スプレイ配向）。このように液晶分子ＬＭがスプレイ配向している状態では、基板の法線方向から傾いた方向においても第１配向膜ＡＬ１の近傍の液晶分子ＬＭと第２配向膜ＡＬ２の近傍の液晶分子ＬＭとにより光学的に補償される。したがって、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が互いに平行、且つ、同じ向きである場合には、黒表示の場合に光漏れが少なく、高コントラスト比を実現することができ、表示品位を向上することが可能となる。
【００４８】
なお、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が互いに平行且つ逆向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、第１配向膜ＡＬ１の近傍、第２配向膜ＡＬ２の近傍、及び、液晶層ＬＱの中間部において略均一なプレチルト角を持って配向する（ホモジニアス配向）。
【００４９】
バックライト４からのバックライト光の一部は、第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光は、第１偏光板ＰＬ１の第１偏光軸ＡＸ１と直交する直線偏光である。このような直線偏光の偏光状態は、ＯＦＦ時の液晶表示パネルＬＰＮを通過した際にほとんど変化しない。このため、液晶表示パネルＬＰＮを透過した直線偏光は、第１偏光板ＰＬ１に対してクロスニコルの位置関係にある第２偏光板ＰＬ２によって吸収される（黒表示）。
【００５０】
一方、液晶層ＬＱに電圧が印加された状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電位差が形成された状態（ＯＮ時）では、画素電極ＰＥと共通電極ＣＥとの間に基板と略平行な横電界（あるいは斜め電界）が形成される。液晶分子ＬＭは、電界の影響を受け、その長軸が図中の実線で示したようにＸ−Ｙ平面と略平行な平面内で回転する。
【００５１】
図２に示した例では、画素電極ＰＥと主共通電極ＣＡＬとの間の領域のうち、下側半分の領域内の液晶分子ＬＭは、第２方向Ｙに対して時計回りに回転し図中の左下を向くように配向し、また、上側半分の領域内の液晶分子ＬＭは、第２方向Ｙに対して反時計回りに回転し図中の左上を向くように配向する。画素電極ＰＥと主共通電極ＣＡＲとの間の領域のうち、下側半分の領域内の液晶分子ＬＭは、第２方向Ｙに対して反時計回りに回転し図中の右下を向くように配向し、上側半分の領域内の液晶分子ＬＭは、第２方向Ｙに対して時計回りに回転し図中の右上を向くように配向する。
【００５２】
このように、各画素ＰＸにおいて、画素電極ＰＥと共通電極ＣＥとの間に電界が形成された状態では、液晶分子ＬＭの配向方向は、画素電極ＰＥと重なる位置を境界として複数の方向に分かれ、それぞれの配向方向でドメインを形成する。つまり、一画素ＰＸには、複数のドメインが形成される。
【００５３】
このようなＯＮ時には、第１偏光板ＰＬ１の第１偏光軸ＡＸ１と直交する直線偏光は、液晶表示パネルＬＰＮに入射し、その偏光状態は、液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態に応じて変化する。このようなＯＮ時においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。
【００５４】
図４は、図２に示した液晶表示パネルＬＰＮにおける画素電極ＰＥと共通電極ＣＥとの間に形成される電界、及び、この電界による液晶分子ＬＭのダイレクタと透過率との関係を説明するための図である。
【００５５】
ＯＦＦ状態では、液晶分子ＬＭは、第２方向Ｙに略平行な方向に初期配向している。画素電極ＰＥと共通電極ＣＥとの間に電位差が形成されたＯＮ状態では、液晶分子ＬＭのダイレクタ（あるいは液晶分子ＬＭの長軸方向）が、Ｘ−Ｙ平面内で、第１偏光板ＰＬ１の第１偏光軸ＡＸ１及び第２偏光板ＰＬ２の第２偏光軸ＡＸ２に対して概ね４５°ずれた状態となったときに、液晶層ＬＱの光学的な変調率が最も高くなる（つまり、開口部での透過率が最大となる）。
【００５６】
図示した例では、ＯＮ状態となり、画素電極ＰＥと共通電極ＣＥとの間の電界により、主共通電極ＣＡＬと画素電極ＰＥとの間の液晶分子ＬＭのダイレクタがＸ−Ｙ平面内で４５°−２２５°の方位と略平行となり、主共通電極ＣＡＲと画素電極ＰＥとの間の液晶分子ＬＭのダイレクタがＸ−Ｙ平面内で１３５°−３１５°の方位と略平行となったときに、ピーク透過率が得られる。なお、液晶分子ＬＭのダイレクタがＸ−Ｙ平面内で０°−１８０°の方位と略平行となる場合、あるいは、Ｘ−Ｙ平面内で９０°−２７０°の方位と略平行となる場合には、開口部での透過率は最小となる。
【００５７】
つまり、液晶分子ＬＭのＸ−Ｙ平面内での回転角が４５°のときに最大の透過率が得られ、回転角が４５°よりも小さい場合であっても回転角が４５°よりも大きい場合であっても透過率は低下することになる。したがって、液晶分子ＬＭの回転角が４５°なるような駆動電圧（白電圧）を印加したときに画素ＰＸで最大輝度が得られ、白電圧よりも小さい駆動電圧や白電圧よりも大きい駆動電圧を印加したときには画素ＰＸの輝度は最大輝度を下回る。
【００５８】
ＯＮ状態において、一画素あたりの透過率分布に着目すると、画素電極ＰＥ上及び共通電極ＣＥ上においては液晶分子ＬＭが初期配向方向からほとんど回転しない。つまり、液晶分子ＬＭのダイレクタが９０°−２７０°の方位と略平行となる。このため、透過率が最低（略ゼロ）となる一方で、画素電極ＰＥと共通電極ＣＥとの間の電極間隙では、略全域に亘って高い透過率が得られる。
【００５９】
なお、ソース配線Ｓ１の直上に位置する主共通電極ＣＡＬ及びソース配線Ｓ２の直上に位置する主共通電極ＣＡＲは、それぞれブラックマトリクスＢＭと対向しているが、これらの主共通電極ＣＡＬ及び主共通電極ＣＡＲは、ともにブラックマトリクスＢＭの第１方向Ｘに沿った幅と同等以下の幅を有しており、ブラックマトリクスＢＭと重なる位置よりも画素電極ＰＥの側に延在していない。このため、一画素あたり、表示に寄与する開口部は、ブラックマトリクスＢＭの間またはソース配線Ｓ１とソース配線Ｓ２との間の領域のうち、画素電極ＰＥと主共通電極ＣＡＬ及び主共通電極ＣＡＲとの間の領域に相当する。
【００６０】
このような本実施形態によれば、画素電極ＰＥと共通電極ＣＥとの間の電極間隙において高い透過率が得られるため、一画素あたりの透過率を十分に高くするためには、主画素電極と主共通電極との間の電極間距離を拡大することで対応することが可能となる。また、画素ピッチが異なる製品仕様に対しては、電極間距離を変更する（つまり、画素ＰＸの略中央に配置された主画素電極に対して主共通電極の配置位置を変更する）ことで、図４に示したような透過率分布のピーク条件を利用することが可能となる。つまり、本実施形態の表示モードにおいては、比較的画素ピッチが大きな低解像度の製品仕様から比較的画素ピッチが小さい高解像度の製品仕様まで、微細な電極加工を必ずしも必要とせず、電極間距離の設定により種々の画素ピッチの製品を提供することが可能となる。したがって、高透過率且つ高解像度の要求を容易に実現することが可能となる。
【００６１】
また、本実施形態によれば、図４に示したように、ブラックマトリクスＢＭと重なる領域での透過率分布に着目すると、透過率が十分に低下している。これは、共通電極ＣＥの位置よりも当該画素の外側に電界の漏れが発生せず、また、ブラックマトリクスＢＭを挟んで隣接する画素間で不所望な横電界が生じないため、ブラックマトリクスＢＭと重なる領域の液晶分子がＯＦＦ時（あるいは黒表示時）と同様に初期配向状態を保っているためである。したがって、隣接する画素間でカラーフィルタの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。
【００６２】
また、アレイ基板ＡＲと対向基板ＣＴとの合わせずれが生じた際に、画素電極ＰＥを挟んだ両側の共通電極ＣＥとの第１方向Ｘに沿った水平電極間距離に差が生じることがある。しかしながら、このような合わせずれは、全ての画素ＰＸに共通に生じるため、画素ＰＸ間での電界分布に相違はなく、画像の表示に及ぼす影響はきわめて小さい。また、例えアレイ基板ＡＲと対向基板ＣＴとの間で合わせズレが生じたとしても、隣接する画素への不所望な電界の漏れを抑制することが可能となる。このため、隣接する画素間でカラーフィルタの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。
【００６３】
また、本実施形態によれば、主共通電極ＣＡは、それぞれソース配線Ｓと対向している。特に、主共通電極ＣＡＬ及び主共通電極ＣＡＲがそれぞれソース配線Ｓ１及びソース配線Ｓ２の直上に配置されている場合には、主共通電極ＣＡＬ及び主共通電極ＣＡＲがソース配線Ｓ１及びソース配線Ｓ２よりも画素電極ＰＥ側に配置された場合と比較して、開口部ＡＰを拡大することができ、画素ＰＸの透過率を向上することが可能となる。
【００６４】
また、主共通電極ＣＡＬ及び主共通電極ＣＡＲをそれぞれソース配線Ｓ１及びソース配線Ｓ２の直上に配置することによって、画素電極ＰＥと主共通電極ＣＡＬ及び主共通電極ＣＡＲとの間の電極間距離を拡大することが可能となり、より水平に近い横電界を形成することが可能となる。このため、従来の構成であるＩＰＳモード等の利点である広視野角化も維持することが可能となる。
【００６５】
また、本実施形態によれば、一画素内に複数のドメインを形成することが可能となる。このため、複数の方向で視野角を光学的に補償することができ、広視野角化が可能となる。
【００６６】
なお、上記の例では、液晶分子ＬＭの初期配向方向が第２方向Ｙと平行である場合について説明したが、液晶分子ＬＭの初期配向方向Ｄは、図２に示したように、第２方向Ｙを斜めに交差する斜め方向であっても良い。ここで、第２方向Ｙに対する初期配向方向Ｄのなす角度θ１は、０°以上４５°以下の角度である。なお、このなす角度θ１については、５°〜３０°程度、より望ましくは２０°以下とすることが液晶分子ＬＭの配向制御の観点で極めて有効である。つまり、液晶分子ＬＭの初期配向方向は、第２方向Ｙに対して０°乃至２０°の範囲内の方向と略平行であることが望ましい。
【００６７】
また、上記の例では、液晶層ＬＱが正（ポジ型）の誘電率異方性を有する液晶材料によって構成された場合について説明したが、液晶層ＬＱは、誘電率異方性が負（ネガ型）の液晶材料によって構成されていても良い。但し、詳しい説明は省略するが、誘電率異方性が正負逆となる関係上、ネガ型液晶材料の場合、上記したなす角度θ１が４５°〜９０°、望ましくは７０°以上９０°以下とすることが好ましい。
【００６８】
なお、ＯＮ時においても、画素電極ＰＥ上あるいは共通電極ＣＥ上では、横電界がほとんど形成されない（あるいは、液晶分子ＬＭを駆動するのに十分な電界が形成されない）ため、液晶分子ＬＭは、ＯＦＦ時と同様に初期配向方向からほとんど動かない。このため、画素電極ＰＥ及び共通電極ＣＥがＩＴＯなどの光透過性の導電材料によって形成されていても、これらの領域ではバックライト光がほとんど透過せず、ＯＮ時において表示にほとんど寄与しない。したがって、画素電極ＰＥ及び共通電極ＣＥは、必ずしも透明な導電材料によって形成される必要はなく、アルミニウムや銀、銅などの不透明な配線材料を用いて形成しても良い。
【００６９】
このような本実施形態において、発明者は、液晶層ＬＱの誘電率異方性Δεとアクティブエリアの精細度との間の相関関係を見出した。これについて、以下に説明する。
【００７０】
ここでの精細度（ｐｐｉ）とは、第１方向Ｘに沿った長さ１インチ（２．５４ｃｍ）当たりに配置される画素数である。但し、カラー表示を行う構成のアクティブエリアの最小単位は、赤色画素ＰＸＲ、緑色画素ＰＸＧ、及び、青色画素ＰＸＢといった３つのサブピクセルによって構成された単位画素であり、３つのサブピクセルは第１方向Ｘに並んでいる。したがって、本実施形態での精細度とは、長さ１インチ当たりに配置される単位画素の数とする。なお、単位画素は略正方形であり、第１方向Ｘに沿った長さは第２方向Ｙに沿った長さと略同等である。サブピクセルはいずれも同等の形状である。つまり、１個のサブピクセルは、第２方向Ｙに延びた長方形状であり、第２方向Ｙに沿った長さは第１方向Ｘに沿った長さの約３倍である。
【００７１】
精細度が高くなるほど、単位画素の第１方向Ｘの長さは小さくなり、また、サブピクセルの第１方向Ｘの長さも小さくなる。逆に、精細度が低くなるほど、単位画素の第１方向Ｘの長さは大きくなり、また、サブピクセルの第１方向Ｘの長さも大きくなる。１本の主画素電極ＰＡを備えた画素電極ＰＥを適用する場合（ｎ＝１）、精細度が低くなるつまりサブピクセルの第１方向Ｘの長さが拡大することは、主画素電極ＰＡと主共通電極ＣＡとの第１方向Ｘに沿った水平電極間距離Ｈが拡大することを意味する。
【００７２】
本実施形態は、画素電極ＰＥと共通電極ＣＥとの間の電界を利用して液晶分子ＬＭの配向を制御するものであり、主画素電極ＰＡと主共通電極ＣＡとの第１方向Ｘに沿った水平電極間距離Ｈが大きい場合には、液晶分子ＬＭを駆動するのに必要な電界を形成するために、画素電極ＰＥと共通電極ＣＥとの間に大きな駆動電圧を印加する必要がある。
【００７３】
そこで、発明者は、液晶層ＬＱの誘電率異方性Δεに着目した。液晶層ＬＱの誘電率異方性Δεは、以下のように定義される。
【００７４】
Δε＝（液晶分子長軸方向の誘電率）−（液晶分子短軸方向の誘電率）
この誘電率異方性は、液晶層ＬＱの電界に対する感度とみなすことができ、誘電率異方性が高いほど、小さな電界で液晶分子ＬＭを駆動することができる。つまり、誘電率異方性が高い液晶層ＬＱに対しては、水平電極間距離Ｈが大きい場合（つまり、低精細度の場合）であっても、比較的小さな駆動電圧で液晶分子ＬＭを駆動することが可能である。
【００７５】
そして、発明者は、精細度に対する誘電率異方性の相関を得るために、以下のシミュレーションを行った。すなわち、画素電極ＰＥと共通電極ＣＥとの間に印加する白電圧を一定とし、主画素電極ＰＡと主共通電極ＣＡとの第１方向Ｘに沿った水平電極間距離Ｈに依存する精細度（ｐｐｉ）に対して、一定の輝度を得るのに必要な誘電率異方性を算出した。
【００７６】
図５は、精細度に対する誘電率異方性の相関関係を示す図である。
【００７７】
図中の横軸は精細度であり、縦軸は誘電率異方性である。なお、図５には、参考として、ＩＰＳモード及びＴＮモードにおける精細度に対する誘電率異方性の関係をそれぞれ図示している。ＩＰＳモード及びＴＮモードでは、精細度に関わらず、液晶層ＬＱに求められる誘電率異方性は一定である。
【００７８】
一方、本実施形態において、１個の画素電極ＰＥが１本の主画素電極ＰＡを備えた場合（ｎ＝１）について、シミュレーションを行ったところ、精細度に対する誘電率異方性Δεは、図示したような一次関数で近似できることが見出された。すなわち、ｎ＝１の場合の近似式は以下の通りである。
【００７９】
Δε＝−０．０１４×（精細度）＋１９．７
同一の精細度において、近似式で得られる誘電率異方性の液晶層ＬＱを適用した場合には一定の白電圧を印加することで必要な輝度が得られるが、近似式の誘電率異方性よりも高い誘電率異方性の液晶層ＬＱを適用した場合には、より小さい白電圧を印加することで必要な輝度が得られ、低消費電力化が可能となる。つまり、ｎ＝１の場合に許容される誘電率異方性の範囲は、以下の通りである。
【００８０】
Δε≧−０．０１４×（精細度）＋１９．７
上記した本実施形態の画素構成では、画素電極ＰＥが１本の主画素電極ＰＡを備えた場合について説明したが（ｎ＝１）、画素電極ＰＥは複数本の主画素電極ＰＡを備えていても良い。
【００８１】
図６乃至図８は、本実施形態の単位画素の構成を概略的に示す平面図である。
【００８２】
図６で示した例は、ｎ＝１の場合に相当する。すなわち、主共通電極ＣＡ１と主共通電極ＣＡ２との間の赤色画素ＰＸＲ、主共通電極ＣＡ２と主共通電極ＣＡ３との間の緑色画素ＰＸＧ、及び、主共通電極ＣＡ３と主共通電極ＣＡ４との間の青色画素ＰＸＢは、それぞれ１本の主画素電極ＰＡを有する画素電極ＰＥを備えている。主共通電極ＣＡ１乃至ＣＡ４は、それぞれソース配線Ｓ１乃至Ｓ４の上方に位置している。
【００８３】
図７で示した例は、ｎ＝２の場合に相当する。すなわち、主共通電極ＣＡ１と主共通電極ＣＡ３との間の赤色画素ＰＸＲ、主共通電極ＣＡ３と主共通電極ＣＡ５との間の緑色画素ＰＸＧ、及び、主共通電極ＣＡ５と主共通電極ＣＡ７との間の青色画素ＰＸＢは、それぞれ２本の主画素電極ＰＡ１及びＰＡ２を有する画素電極ＰＥを備えている。２本の主画素電極ＰＡ１及びＰＡ２は、副画素電極ＰＢと繋がっている。主共通電極ＣＡ２は、赤色画素ＰＸＲの主画素電極ＰＡ１と主画素電極ＰＡ２との間に位置し、Ｘ−Ｙ平面内において副画素電極ＰＢと交差する位置関係にある。緑色画素ＰＸＧにおいても同様に主共通電極ＣＡ４は副画素電極ＰＢと交差する位置関係にあり、青色画素ＰＸＢにおいても同様に主共通電極ＣＡ６は副画素電極ＰＢと交差する位置関係にある。各サブピクセルの境界に位置する主共通電極ＣＡ１、ＣＡ３、ＣＡ５、及び、ＣＡ７は、それぞれソース配線Ｓ１乃至Ｓ４の上方に位置している。
【００８４】
図８で示した例は、ｎ＝３の場合に相当する。すなわち、主共通電極ＣＡ１と主共通電極ＣＡ４との間の赤色画素ＰＸＲ、主共通電極ＣＡ４と主共通電極ＣＡ７との間の緑色画素ＰＸＧ、及び、主共通電極ＣＡ７と主共通電極ＣＡ１０との間の青色画素ＰＸＢは、それぞれ３本の主画素電極ＰＡ１乃至ＰＡ３を有する画素電極ＰＥを備えている。３本の主画素電極ＰＡ１乃至ＰＡ３は、副画素電極ＰＢと繋がっている。主共通電極ＣＡ２は赤色画素ＰＸＲの主画素電極ＰＡ１と主画素電極ＰＡ２との間に位置し、主共通電極ＣＡ３は赤色画素ＰＸＲの主画素電極ＰＡ２と主画素電極ＰＡ３との間に位置し、いずれもＸ−Ｙ平面内において副画素電極ＰＢと交差する位置関係にある。緑色画素ＰＸＧにおいても同様に主共通電極ＣＡ５及びＣＡ６は副画素電極ＰＢと交差する位置関係にあり、青色画素ＰＸＢにおいても同様に主共通電極ＣＡ８及びＣＡ９は副画素電極ＰＢと交差する位置関係にある。各サブピクセルの境界に位置する主共通電極ＣＡ１、ＣＡ４、ＣＡ７、及び、ＣＡ１０は、それぞれソース配線Ｓ１乃至Ｓ４の上方に位置している。
【００８５】
同様に、ｎ≧４となるような画素構成も適用可能であることは言うまでもない。
【００８６】
ｎ＝２の場合、及び、ｎ＝３の場合についても同様のシミュレーションを行ったところ、図５に示したように、ｎ＝１の場合と傾きが同一であって、切片の値がｎの増加に伴って一定の割合で低下する一次関数で近似できることが分かった。すなわち、画素電極ＰＥが有する主画素電極ＰＡの本数をｎとした場合に、許容される誘電率異方性の範囲は、以下の通りである。
【００８７】
Δε≧−０．０１４×（精細度）＋｛１９．７−４（ｎ−１）｝
このような関係式を見出したことにより、要求される精細度に対して、必要な誘電率異方性の値を容易に導き出すことが可能となる。つまり、要求される精細度に対して、上記の関係式を満足する誘電率異方性を有する材料を適用することにより、所望の表示性能を安定して得ることが可能となるとともに、選択する材料によっては消費電力の増大を抑制することも可能となる。
【００８８】
また、全ての値の誘電率異方性が用意できるとは限らないため、要求される精細度に対してｎ＝１の場合に必要な誘電率異方性の値を有する材料を用意できなければ、ｎ＝２の画素構成を適用することで必要な誘電率異方性の値が低下し、材料を用意しやすくなる場合もあり得る。例えば、精細度が４００ｐｐｉの場合、ｎ＝１の画素構成では誘電率異方性が１４以上の材料を用意する必要があるが、このような材料の用意が困難である一方で誘電率異方性が１０程度の材料の用意が可能である場合、ｎ＝２の画素構成に変更すれば、必要な表示性能（輝度）を得ることが可能となる。つまり、上記の関係式を用いることにより、代用材料の選択や画素構成の変更を容易に行うことが可能となる。
【００８９】
以下に、本実施形態のバリエーションについて説明する。
【００９０】
例えば、対向基板ＣＴは、さらに、共通電極ＣＥを構成する副共通電極を備えていても良い。この副共通電極は、主共通電極ＣＡと一体的あるいは連続的に形成され、第１方向Ｘに沿って延出し、ゲート配線Ｇの上方に位置するように形成される。主共通電極及び副共通電極を有する共通電極ＣＥを備えた対向基板ＣＴを適用する場合、画素電極ＰＥは、Ｘ−Ｙ平面内において、格子状の共通電極ＣＥによって囲まれた内側に位置する。
【００９１】
また、アレイ基板ＡＲは、さらに、第１シールド電極を備えていても良い。この第１シールド電極は、主共通電極ＣＡと同電位であり、第１方向Ｘに沿って延出し、ゲート配線Ｇの各々と対向するように形成される。このような第１シールド電極を設けることにより、ゲート配線Ｇからの不所望な電界をシールドすることが可能である。このため、更なる表示品位の劣化を抑制することが可能となる。
【００９２】
また、アレイ基板ＡＲは、さらに、第２シールド電極を備えていても良い。この第２シールド電極は、主共通電極ＣＡと同電位であり、第２方向Ｙに沿って延出し、ソース配線Ｓの各々と対向するように形成される。このような第２シールド電極を設けることにより、ソース配線Ｓからの不所望な電界をシールドすることが可能である。このため、更なる表示品位の劣化を抑制することが可能となる。この第２シールド電極は、第１シールド電極と組み合わせることができる。第１シールド電極及び第２シールド電極を備えたアレイ基板ＡＲを適用する場合には、画素電極ＰＥは、第１シールド電極及び第２シールド電極によって囲まれた内側に位置する。
【００９３】
また、上記実施形態における画素電極ＰＥと共通電極ＣＥとの配置を互いに置き換えても良い。すなわち、第２方向に延出するｎ本の共通電極ＣＥとこのｎ本の共通電極の各々を挟んだ両側で第２方向に延出した画素電極を備えている。この場合には、一画素の両端に画素電極が配置され、共通電極ＣＥと画素電極ＰＥは交互に配置される。
【００９４】
以上説明したように、本実施形態によれば、表示品位の劣化を抑制することが可能な液晶表示装置を提供することが可能となる。
【００９５】
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９６】
ＬＰＮ…液晶表示パネル
ＡＲ…アレイ基板  ＣＴ…対向基板  ＬＱ…液晶層
ＰＥ…画素電極  ＰＡ…主画素電極  ＰＢ…副画素電極
ＣＥ…共通電極  ＣＡ…主共通電極
【図１】
2013190662.tif 000003
【図２】
2013190662.tif 000004
【図３】
2013190662.tif 000005
【図４】
2013190662.tif 000006
【図５】
2013190662.tif 000007
【図６】
2013190662.tif 000008
【図７】
2013190662.tif 000009
【図８】
2013190662.tif 000010