(57)【要約】【課題】メモリにおけるピーク消費電力管理のためのメカニズムを提供する。【解決手段】サブ・アレイ・ブロックを含むメモリ・ストレージ・アレイにおけるピーク電力を管理するためのメカニズムが、サブ・アレイ・ブロックの各々に対するワードライン信号の起動を互い違いにすることにより、読み出し動作及び書き込み動作と関連したピーク電流を削減することができる。具体的には、１つのサブ・アレイ・ブロックの読み出しワードライン信号が、別のサブ・アレイ・ブロックの書き込みワードライン信号と同時に１つの論理レベルから別の論理レベルに遷移しないように、各々のサブ・アレイ・ブロックに対してワードライン信号を生成することができる。さらに、ワードライン・ユニットは、所与のサブ・アレイ・ブロックの読み出しワードライン信号が、別のサブ・アレイ・ブロックの読み出しワードライン信号と同時に１つの論理レベルから別の論理レベルに遷移しないように、ワードライン信号を生成することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のサブ・アレイ・ブロック（２０３、２０７）を含むストレージ・アレイ（２０１）を備え、
前記サブ・アレイ・ブロックの各々は、所与のワードライン・ドライバ・ユニットの読み出しワードライン信号と、異なるワードライン・ドライバ・ユニットの書き込みワードライン信号とが、１つの論理レベルから別の論理レベルに同時に遷移しないように、読み出し動作を開始させる前記読み出しワードライン信号と、書き込み動作を開始させる前記書き込みワードライン信号とを生成するように構成されたワードライン・ドライバ・ユニット（２０５、２０９）を含むことを特徴とするメモリ（２００）。
【請求項２】
各々のワードライン・ドライバ・ユニットは、どの読み出しワードライン信号も１つの論理レベルから別の論理レベルに同時に遷移しないように、前記読み出しワードライン信号を生成するようにさらに構成されることを特徴とする、請求項１に記載のメモリ。
【請求項３】
各々のワードライン・ドライバ・ユニットは、どの書き込みワードライン信号も１つの論理レベルから別の論理レベルに同時に遷移しないように、前記書き込みワードライン信号を生成するようにさらに構成されることを特徴とする、請求項１に記載のメモリ。
【請求項４】
各々のワードライン・ドライバ・ユニットは、所与のワードライン・ドライバ・ユニットの前記読み出しワードライン信号の立ち上がりと、前記異なるワードライン・ドライバ・ユニットの前記書き込みワードライン信号の立ち上がりとが、１つの論理レベルから別の論理レベルに同時に遷移しないように、前記読み出しワードライン信号及び前記書き込みワードライン信号を生成するようにさらに構成されることを特徴とする、請求項１に記載のメモリ。
【請求項５】
各々のワードライン・ドライバ・ユニットは、所与のワードライン・ドライバ・ユニットの前記読み出しワードライン信号の立ち下がりと、前記異なるワードライン・ドライバ・ユニットの前記書き込みワードライン信号の立ち下がりとが、１つの論理レベルから別の論理レベルに同時に遷移しないように、前記読み出しワードライン信号及び前記書き込みワードライン信号を生成するようにさらに構成されることを特徴とする、請求項１に記載のメモリ。
【請求項６】
各々のワードライン・ドライバ・ユニットは、所定量の時間後に、前記読み出しワードライン信号の立ち下がりを遷移させるようにさらに構成されることを特徴とする、請求項１に記載のメモリ。
【請求項７】
各々のワードライン・ドライバ・ユニットは、クロック信号の立ち下がりに応答して、前記書き込みワードライン信号の立ち下がりを遷移させるようにさらに構成されることを特徴とする、請求項１に記載のメモリ。
【請求項８】
メモリ（２００）と、
前記メモリに結合された１つ又はそれ以上のプロセッサと、
を備え、前記１つ又はそれ以上のプロセッサのうちの少なくとも１つは、埋め込みメモリ（１４、２２、２６）を含み、前記埋め込みメモリは、
複数のサブ・アレイ・ブロック（２０３、２０７）を含むストレージ・アレイ（２０１）を含み、
各々のサブ・アレイ・ブロックは、所与のワードライン・ドライバ・ユニットの読み出しワードライン信号が、異なるワードライン・ドライバ・ユニットの書き込みワードライン信号と同時に、１つの論理レベルから別の論理レベルに遷移しないように、読み出し動作を開始させる読み出しワードライン信号と、書き込み動作を開始させる書き込みワードライン信号とを生成するようにさらに構成されたワードライン・ドライバ・ユニット（２０５、２０９）を含むことを特徴とするシステム（５００）。
【請求項９】
各々のワードライン・ドライバ・ユニットは、所与のワードライン・ドライバ・ユニットの前記読み出しワードライン信号の立ち上がりが、前記異なるワードライン・ドライバ・ユニットの前記書き込みワードライン信号の立ち上がりと同時に、１つの論理レベルから別の論理レベルに遷移しないように、前記読み出しワードライン信号及び前記書き込みワードライン信号を生成するようにさらに構成されることを特徴とする、請求項８に記載のシステム。
【請求項１０】
各々のワードライン・ドライバ・ユニットは、所定量の時間後に、前記読み出しワードライン信号の立ち下がりを遷移させるようにさらに構成されることを特徴とする、請求項８に記載のシステム。
【請求項１１】
各々のワードライン・ドライバ・ユニットは、所与のワードライン・ドライバ・ユニットの前記読み出しワードライン信号の立ち下がりが、前記異なるワードライン・ドライバ・ユニットの前記書き込みワードライン信号の立ち下がりと同時に、１つの論理レベルから別の論理レベルに遷移しないように、前記読み出しワードライン信号及び前記書き込みワードライン信号を生成するようにさらに構成されることを特徴とする、請求項８に記載のシステム。
【請求項１２】
各々のワードライン・ドライバ・ユニットは、クロック信号の立ち下がりに応答して、前記書き込みワードライン信号の立ち下がりを遷移させるようにさらに構成されることを特徴とする、請求項８に記載のシステム。
【請求項１３】
メモリ（５０５）と、
前記メモリに結合されたプロセッサ（１０）と、
を備え、前記プロセッサは、複数のサブ・アレイ・ブロック（２０３、２０７）を含むストレージ・アレイ（２０１）を含む埋め込みメモリ（１４、２２、２６）を含み、
前記サブ・アレイ・ブロックの各々は、所与のワードライン・ドライバ・ユニットの読み出しワードライン信号が、異なるワードライン・ドライバ・ユニットの書き込みワードライン信号と同時に、１つの論理レベルから別の論理レベルに遷移しないように、読み出し動作を開始させる読み出しワードライン信号と、書き込み動作を開始させる書き込みワードライン信号とを生成するように構成されたワードライン・ドライバ・ユニット（２０５、２０９）を含むことを特徴とする移動体通信デバイス。
【請求項１４】
各々のワードライン・ドライバ・ユニットは、所与のワードライン・ドライバ・ユニットの前記読み出しワードライン信号の立ち上がりが、他のいずれかのワードライン・ドライバ・ユニットの前記読み出しワードライン信号の立ち上がりと同時に、１つの論理レベルから別の論理レベルに遷移しないように、前記読み出しワードライン信号を生成するようにさらに構成されることを特徴とする、請求項１３に記載の移動体通信デバイス。
【請求項１５】
各々のワードライン・ドライバ・ユニットは、所与のワードライン・ドライバ・ユニットの前記書き込みワードライン信号の立ち上がりが、他のいずれかのワードライン・ドライバ・ユニットの前記書き込みワードライン信号の立ち上がりと同時に、１つの論理レベルから別の論理レベルに遷移しないように、前記書き込みワードライン信号を生成するようにさらに構成されることを特徴とする、請求項１３に記載の移動体通信デバイス。
【請求項１６】
各々のワードライン・ドライバ・ユニットは、クロック信号の立ち下がりに応答して、前記書き込みワードライン信号の立ち下がりを遷移させ、かつ、所定量の時間後に、前記読み出しワードライン信号の立ち下がりを遷移させるようにさらに構成されることを特徴とする、請求項１３に記載の移動体通信デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、メモリに関し、より具体的には、ピーク電力の削減に関する。
【背景技術】
【０００２】
多くのデバイスは、組み込みメモリ及び／又はオンボード・メモリを含む。多くのこうしたデバイスにおいて、メモリが集積回路ダイのかなりの部分を占めることがある。従って、メモリは、大量の電力を消費し得る。しかしながら、サージ即ち電流使用における大きなピークは、主Ｖｄｄ供給において電圧低下を引き起こすことがあるため、場合によっては、消費電力の平均よりも、むしろピーク電力が問題となることがある。これらの電圧低下は、メモリのみならず、電源に接続された他の回路の不適切な動作を引き起こすことがある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
メモリにおけるピーク電力管理のためのメカニズムを提供する。
【課題を解決するための手段】
【０００４】
メモリにおいてピーク電力を管理するためのメカニズムの種々の実施形態が開示される。大まかに言うと、メモリ・ストレージ・アレイにおいてピーク電力を管理するためのメカニズムが考えられる。多数のサブ・アレイ・ブロックを含むメモリにおいて、サブ・アレイ・ブロックの各々へのワードライン信号の作動（ａｃｔｉｖａｔｉｏｎ）をずらす（互い違いにする、ｓｔａｇｇｅｒ）ことによって、読み出し動作及び書き込み動作と関連したピーク電流を削減することが可能である。具体的には、ワードライン・ユニットは、１つのサブ・アレイ・ブロックの読み出しワードライン信号が、別のサブ・アレイ・ブロックの書き込みワードライン信号と同時に１つの論理レベルから別の論理レベルに同時に遷移しないように、各々のサブ・アレイ・ブロックへのワードライン信号を生成するように構成することができる。さらに、ワードライン・ユニットは、所与のサブ・アレイ・ブロックの読み出しワードライン信号が、別のサブ・アレイ・ブロックの読み出しワードライン信号と同時に１つの論理レベルから別の論理レベルに遷移しないように、各々のサブ・アレイ・ブロックへのワードライン信号を生成するように構成することができる。
【０００５】
１つの実施形態において、メモリが、多数のサブ・アレイ・ブロックを含むストレージ・アレイを含み、各々のサブ・アレイ・ブロックは、ワードライン・ドライバ・ユニットを含む。各々のワードライン・ドライバ・ユニットは、所与のワードライン・ドライバ・ユニットの読み出しワードライン信号と、異なるワードライン・ドライバ・ユニットの書き込みワードライン信号とが、１つの論理レベルから別の論理レベルに同時に遷移しないように、読み出し動作を開始させる読み出しワードライン信号及び書き込み動作を開始させる書き込みワードライン信号を生成することができる。
【０００６】
１つの特定の実施において、各々のワードライン・ドライバ・ユニットは、読み出しワードライン信号が１つの論理レベルから別の論理レベルに同時に遷移しないように、読み出しワードライン信号をさらに生成することができる。
【図面の簡単な説明】
【０００７】
【図１】プロセッサのブロック図である。
【図２】ピーク電力を削減するメカニズムを含むメモリの部分の１つの実施形態のブロック図である。
【図３】図２のメモリの実施形態の動作態様を説明するタイミング図である。
【図４】図２のメモリの実施形態の付加的な動作態様を説明するタイミング図である。
【図５】システムの１つの実施形態のブロック図である。
【発明を実施するための形態】
【０００８】
特定の実施形態が、例示のために図面内に示され、本明細書において詳細に説明される。しかしながら、特定の特徴に関して単一の実施形態しか説明されていない場合でも、図面及び詳細な説明は、特許請求の範囲を開示された特定の実施形態に限定することを意図するものではない。反対に、本開示の利益を受ける当業者には明らかである全ての修正、均等物及び代替物を網羅することが意図される。本開示において提供される特徴の例は、別段の定めがない限り、制限ではなく例示であることが意図される。
【０００９】
本出願の全体を通して用いられる場合、「できる（ｍａｙ）」という用語は、強制的意味（即ち、しなければならないという意味）ではなく、許可的意味（即ち、可能性があるという意味）で用いられる。同様に、「含む（ｉｎｃｌｕｄｅ）」、「含んでいる（ｉｎｃｌｕｄｉｎｇ）」及び「含む（ｉｎｃｌｕｄｅｓ）」という用語は、含んでいることを意味するが、これに限定されるものではない。
【００１０】
種々のユニット、回路、又は他のコンポーネントが、タスクを実行する「ように構成される」として説明されることがある。こうした文脈において、「ように構成される」とは、一般に、動作の際にタスクを実行する「回路を有する」ことを意味する構造体の幅広い詳述である。従って、ユニット／回路／コンポーネントは、そのユニット／回路／コンポーネントがその時点で動作中でないときでも、タスクを実行するように構成され得る。一般に、「ように構成される」に対応する構造体を形成する回路は、ハードウェア回路を含むことができる。同様に、種々のユニット／回路／コンポーネントが、説明の便宜のために、タスクを実行するものとして説明されることがある。こうした説明は、「ように構成される」という句を含むように解釈されるべきである。１つ又はそれ以上のタスクを実行するように構成されるユニット／回路／コンポーネントの詳述は、そのユニット／回路／コンポーネントの解釈に関して、米国特許法（３５Ｕ．Ｓ．Ｃ．）第１１２条第６段落を適用しないことが明確に意図される。
【００１１】
本開示の範囲は、それが本明細書で対処される問題のいずれか又は全てを緩和するか否かにかかわらず、本明細書で（明示的に又は暗黙的に）開示されるいずれかの特徴、若しくは特徴の組み合わせ、又はそのいずれかの一般化を含む。従って、本出願（又は本出願の優先権を主張する出願）の遂行の際に、いずれかのこうした特徴の組み合わせに対して、新たな特許請求の範囲を策定することができる。特定的には、添付の特許請求の範囲を参照して、独立請求項の特徴を、従属請求項の特徴と組み合わせることができ、それぞれの従属請求項の特徴は、単に、添付の特許請求の範囲において列挙された特定の組み合わせにおいてではなく、任意の適切な方法で組み合わせることができる。
【００１２】
ここで、図１を参照すると、プロセッサの１つの実施形態のブロック図が示される。プロセッサ１０は、フェッチ制御ユニット１２に結合された命令キャッシュ（Ｉキャッシュ）１４を含む。プロセッサは、フェッチ制御ユニット１２及びレジスタ・ファイル２２に結合された復号ユニット１６を含み、次いで、復号ユニット１６は、実行コア２４に結合される。実行コア２４は、インターフェース・ユニット３２に結合され、インターフェース・ユニット３２は、必要に応じて、プロセッサ１０の外部インターフェースに結合することができる。簡単にするために、数字及び文字の両方を含む参照番号を有するコンポーネントは、必要に応じて、数字のみを用いて参照されることがあることに留意されたい。
【００１３】
１つの実施形態において、フェッチ制御ユニット１２は、命令キャッシュ１４からフェッチするためのプログラム・カウンタ・アドレス（ＰＣ）を提供するように構成される。命令キャッシュ１４は、命令を（ＰＣと共に）フェッチ制御ユニット１２に戻し、これらは、復号ユニット１６に供給される。復号ユニット１６は、一般に、命令を命令オペレーション（ｏｐｓ）に復号し、復号されたｏｐｓを実行コア２４に提供するように構成される。復号ユニット１６はまた、復号されたオペランドをレジスタ・ファイル２２に提供することができ、レジスタ・ファイル２２は、オペランドを実行コア２４に提供することができる。復号ユニット１６はまた、各命令をスケジュールし、実行コア２４が用いるための正しいレジスタ値を提供するように構成することもできる。
【００１４】
レジスタ・ファイル２２は、実行コアから、レジスタ・ファイル２２に書き込まれる結果を受け取ることもできる。従って、レジスタ・ファイル２２は、一般に、オペランド及び結果を格納するために利用可能な任意の組のレジスタを含むことができる。従って、レジスタ・ファイル２２は、フリップ・フロップ型ストレージ及びランダム・アクセス・メモリ（ＲＡＭ）等のような種々のストレージ・タイプを用いて実装することができる。
【００１５】
命令キャッシュ１４は、制御論理及びメモリ・アレイを含むことができる。メモリ・アレイは、プロセッサ１０によって実行されるキャッシュされた命令及び関連するキャッシュ・タグを格納するために用いることができる。命令キャッシュ１４は、任意の容量及び構成（例えば、ダイレクト・マップ方式、セット・アソシアティブ方式、フル・アソシアティブ方式等）を有することができる。命令キャッシュ１４は、任意のキャッシュラインサイズを含むことができる。
【００１６】
プロセッサ１０は、ＡＲＭ（商標）、ＰｏｗｅｒＰＣ（商標）、ｘ８６  ＩＳＡ、又はこれらの組み合わせ等といった、任意の好適な命令セットアーキテクチャ（ＩＳＡ）を実装することができる。幾つかの実施形態において、プロセッサ１０は、１つ又はそれ以上の仮想アドレス空間が実行中のソフトウェアに見える形にするアドレス変換スキームを実装することができる。仮想アドレス空間内のメモリアクセスは、例えば、１組のページテーブル、セグメント、又は他の仮想メモリ変換スキームを用いて、システムにより利用可能な実際の物理メモリに対応する物理アドレス空間に変換される。アドレス変換を用いる実施形態において、プロセッサ１０は、最近使用された及び／又は頻繁に用いられる仮想−物理アドレス変換を、変換索引バッファ（ｔｒａｎｓｌａｔｉｏｎ  ｌｏｏｋａｓｉｄｅ  ｂｕｆｆｅｒ、ＴＬＢ）、例えば命令ＴＬＢ（ＩＴＬＢ）３０に格納することができる。
【００１７】
実行コア２４は、各々の命令により指示される種々の操作（例えば、ＭＯＶ、ＡＤＤ、ＳＨＩＦＴ、ＬＯＡＤ、ＳＴＯＲＥ等）を実行することができる。図示される実施形態において、実行コア２４は、プロセッサ１０により処理されるデータを格納するためのキャッシュメモリとすることができる、データキャッシュ２６を含む。命令キャッシュ１４のように、データキャッシュ２６は、任意の好適な容量、構成、又はラインサイズ（例えば、ダイレクト・マップ方式、セット・アソシアティブ方式、フル・アソシアティブ方式等）を有することができる。さらに、データキャッシュ２６は、これらの詳細のいずれにおいても、命令キャッシュとは異なり得る。命令キャッシュ１４と同じように、幾つかの実施形態において、データキャッシュ２６は、物理アドレスビットを用いて、部分的又は全体的にアドレス指定することができる。これに対応して、ＩＴＬＢ３０に関して上述したのと類似の方法で、データキャッシュ２６へのアクセスに使用するために、データＴＬＢ（ＤＴＬＢ）３２を提供して仮想−物理アドレス変換をキャッシュに入れることができる。ＩＴＬＢ３０及びＤＴＬＢ３２は類似する機能を実行することができるが、種々の実施形態においては、それらは異なるように実施できることに留意されたい。例えば、ＩＴＬＢ３０及びＤＴＬＢ３２は、異なる数の変換及び／又は異なる変換情報を格納することができる。
【００１８】
インターフェース・ユニット３４は、一般的に、プロセッサ１０を外部インターフェース上の他のデバイスにインターフェース接続するための回路を含む。外部インターフェースは、いずれかのタイプの相互接続（例えば、バス、パケット等）を含むことができる。プロセッサ１０が１つ又はそれ以上の他のコンポーネント（例えば、チップ構成上のシステム）と統合されている場合、外部インターフェースは、オン・チップ相互接続とすることができる。プロセッサ１０が他のコンポーネントと統合されていない場合、外部インターフェースは、外部回路へのオフ・チップ相互接続とすることができる。種々の実施形態において、プロセッサ１０は、任意の命令セットアーキテクチャを実装することができる。
【００１９】
プロセッサ１０内に埋め込まれたメモリ（例えば、命令キャッシュ１４、データキャッシュ２６、レジスタ・ファイル２２等）の各々は、それぞれのメモリ・アレイにアクセスするためのワードライン・ドライバ回路を含むことができることが留意される。図２の説明と関連して以下により詳細に説明されるように、ワードライン信号の管理を通じて、プロセッサ１０の埋め込みメモリのメモリ・アレイにアクセスすることに関連したピーク電力を削減することができる。
【００２０】
図２を参照すると、ピーク電力を削減するためのメカニズムを含むメモリの部分の１つの実施形態のブロック図が示される。メモリ２００は、制御ユニット２１５に結合されたアレイ２０１を含む。簡潔にするために、多数の特徴が図面から省かれていることに留意されたい。例えば、図２の各々のサブ・アレイ・ブロックの各々は、読み出しデータ及び書き込みデータを搬送及び格納するためのビットセル及びビットライン（どちらも図示せず）を含むことができる。
【００２１】
示される実施形態において、アレイ２０１は、幾つかのサブ・アレイ・ブロック（例えば、２０３ａ乃至２０３ｈ及び２０７ａ乃至２０７ｈ）を含む。各々のサブ・アレイ・ブロックは、それぞれのワードライン・ドライバ・ユニット（例えば、２０５ａ乃至２０５ｈ及び２０９ａ乃至２０９ｈ）と、データを格納するための多数のビットセル（図示せず）とを含む。さらに、１つの実施形態において、サブ・アレイ・ブロックは、グループに構成される。示される実施形態において、サブ・アレイ・ブロックは、ブロック２０３が１つのグループを形成し、ブロック２０５が別のグループを形成するように構成される。さらに、１つの実施形態において、サブ・アレイ・ブロックのグループ（例えば、２０３ａ乃至２０３ｈ及び２０７ａ乃至２０７ｈ）は、読み出すこと又は書き込むことができるが、同時に両方を行うことはできない。言い換えると、あるグループ内のサブ・アレイ・ブロックのいずれかが読み出されると、そのグループ内のサブ・アレイ・ブロックのどれも、読み出し動作と同時に書き込みすることができない。しかしながら、他のグループに同時に書き込みながら、１つのグループを読み出すこともできる。さらに、１つの実施形態において、同じグループ内の異なるサブ・アレイ・ブロックを同時に読み出すこと又は同時に書き込むこともできる。例えば、サブ・アレイ・ブロック２０３ａ及びサブ・アレイ・ブロック２０３ｈの両方に対して、同時に読み出し動作及び書き込み動作を行うことができるが、サブ・アレイ・ブロック２０３ａが読み出されている間、サブ・アレイ・ブロック２０３ｈへの書き込みは禁止される。
【００２２】
従って、制御ユニット２１５は、別個の組の制御信号をサブ・アレイ・ブロックの各グループに与える。具体的には、１つの実施形態において、制御ユニット２１５を、クロック信号（例えば、ＣＬＫ）、アドレス情報（例えば、ＡＤＤＲ）及び読み出し／書き込み信号（例えば、Ｒ／Ｗ）を受信するように構成することができる。制御ユニット２１５は、２つの別個のクロック信号（例えば、ＣＬＫ０及びＣＬＫ１）を別個のグループに与えることができる。例えば、ＣＬＫ０信号が左のグループ（例えば、サブ・アレイ・ブロック２０３ａ−２０３ｈ）に与えられ、ＣＬＫ１信号が右のグループ（例えば、サブ・アレイ・ブロック２０７ａ−２０７ｈ）に与えられる。制御ユニット２１５はまた、ＡＤＤＲ情報を、サブ・アレイ・ブロックのどれがアクセスされるかを選択することができる１つ又はそれ以上のチップセレクト（例えば、ＣＳ）に復号することもできる。Ｒ／Ｗ信号を復号して、読み出しアクセスであるか又は書き込みアクセスであるかに応じて、読み出しイネーブル信号又は書き込みイネーブル信号を生成することができる。１つの実施形態において、ＣＬＫ０及びＣＬＫ１信号を、各ワードライン信号２０５及び２０７内の書き込みイネーブル（Ｗｒ＿ｅｎ）信号及び読み出しイネーブル（Ｒｄ＿ｅｎ）信号を組み合わせて、それぞれ書き込みワードライン信号及び読み出しワードライン信号を生成し、サブ・アレイ・ブロック内のビットセル（図示せず）にアクセスすることができる。
【００２３】
１つの実施形態において、ピーク電流、従って、メモリアクセス中に消費されるピーク電力を削減するために、サブ・アレイ・ブロックに対する同時の読み出し及び書き込みをずらして、ワードライン信号のエッジが時間内に揃わないようにすることができる。従って、図３に示すように、読み出しワードライン信号と書き込みワードライン信号が、ずらされる。
【００２４】
図３を参照すると、図２のメモリの実施形態の動作態様を示すタイミング図が示される。図３のタイミング図は、図２のＣＬＫ０及び／又はＣＬＫ１信号に対応することができるクロック信号（例えば、ＣＬＫ（０、１））を含む。さらに、タイミング図は、読み出しワードライン信号（例えば、Ｒｄ  ＷＬ）及び書き込みワードライン信号（例えば、Ｗｒ  ＷＬ）を含む。
【００２５】
示される実施形態において、Ｒｄ  ＷＬ及びＷｒ  ＷＬの両方は、波矢印で示されるような時間ｔ0において発生するＣＬＫ０、１信号の立ち上がりによって開始され得る。さらに、Ｗｒ  ＷＬの立ち下がりも、同じく波矢印で示されるＣＬＫ０、１信号の立ち下がりによって開始される。従って、Ｗｒ  ＷＬの継続期間は、周波数に依存する。しかしながら、示されたように、Ｒｄ  ＷＬの立ち下がりは、ＣＬＫ０、１信号の立ち下がりによっては開始されない。代わりに、１つの実施形態において、時間ｔ3におけるＲｄ  ＷＬの立ち下がりは、Δｔで示されるＲｄ  ＷＬの立ち上がり後の所定量の時間に基づく。従って、Ｒｄ  ＷＬの継続期間は、周波数に依存しない。
【００２６】
図３に示されるように、Ｒｄ  ＷＬの立ち上がりは時間ｔ1において始まり、この時間ｔ1は、ＣＬＫ０、１信号の立ち上がり後の僅かな遅延に対応し得る。対照的に、Ｗｒ  ＷＬの立ち上がりは時間ｔ2において始まり、この時間ｔ2は、書き込み動作は読み出し動作と比較して迅速に生じるため、Ｒｄ  ＷＬの遅延より著しく長い遅延とすることができる。
【００２７】
示される実施形態において、Ｒｄ  ＷＬの立ち下がりは、感度増幅器のタイプ、ビットラインの静電容量、動作電圧等の多数の要因に応じて、点線で示されるように調整することができる。より具体的には、種々の実施形態において、種々のタイミング回路のいずれかを用いて、Ｒｄ  ＷＬ立ち下がりがいつ始まるかを判断することができる。例えば、タイマー回路として、ワードライン・キル回路又は他の何らかのタイプのタイミング回路を使用することができる。
【００２８】
さらに、１つの実施形態において、Ｒｄ  ＷＬ及びＷｒ  ＷＬの立ち上がりと関連した遅延を、図２のＷＬユニット内のゲート遅延を用いて実施することができる。例えば、各々のＷＬユニット２０５及び２０９において、インバータ、バッファ等の１つ又はそれ以上の論理ゲートをデイジーチェーン接続して、それぞれのワードライン信号についての適切な遅延を与えることができる。１つの実施形態においては、各々のＷＬユニット２０５及び２０９において、ＣＬＫ０又はＣＬＫ１信号を内部で遅延させることができ、他の実施形態においては、Ｒｄ＿ｅｎ又はＷｒ＿ｅｎを遅延させることができる。
【００２９】
上述のように、そして以下にさらに説明するように、Ｒｄ  ＷＬの各々及びＷｒ  ＷＬの各々も、他のＷＬユニットの各々に対してずらすことができる。１つの実施形態において、先端すなわち立ち上がりをずらすことができ、別の実施形態においては、立ち下がりをずらすことができ、さらに別の実施形態においては、立ち上がり及び立ち下がりの両方をずらすことができる。このようにずらされたワードライン構成を示すタイミング図が、図４に示される。
【００３０】
図４を参照すると、図２のメモリの実施形態の付加的な動作態様を示すタイミング図が示される。図３のタイミング図と同様に、図４のタイミング図も、図２のＣＬＫ０及び／又はＣＬＫ１信号に対応することができるクロック信号（例えば、ＣＬＫ（０、１））を示す。しかしながら、図３とは対照的に、図４のタイミング図は、複数の読み出しワードライン信号（例えば、Ｒｄ  ＷＬa−Ｒｄ  ＷＬh）及び複数の書き込みワードライン信号（例えば、Ｗｒ  ＷＬa−Ｗｒ  ＷＬh）を含み、これらは、図２のＷＬユニット２０５及び２０９により与えられるワードライン信号を表すことができる。
【００３１】
図４に示されるように、全てのＲｄ  ＷＬ信号の立ち上がり及び全てのＷｒ  ＷＬ信号の立ち上がりは、時間ｔ0において発生するＣＬＫ（０、１）信号によりトリガされる。さらに、１つの実施形態において、Ｒｄ  ＷＬ信号の立ち上がりの各々は、Ｒｄ  ＷＬ信号の立ち上がりのどれも揃わないように、互いに対してずらされる。例えば、Ｒｄ  ＷＬaは時間ｔ1において開始され、Ｒｄ  ＷＬbは時間ｔ2において開始される等である。同様に、Ｗｒ  ＷＬ信号の立ち上がりの各々は、Ｗｒ  ＷＬ信号の立ち上がりのどれも揃わないように、互いに対してずらされる。例えば、Ｗｒ  ＷＬaは時間ｔ3において開始され、Ｗｒ  ＷＬbは時間ｔ4において開始される等である。
【００３２】
さらに、図３の記載に関連して上述された立ち下がりと同様に、Ｗｒ  ＷＬa−Ｗｒ  ＷＬhの立ち下がりもまた、ＣＬＫ０、１信号の立ち下がりによって開始され、時間ｔ5において示されるもののようなＲｄ  ＷＬa−Ｒｄ  ＷＬhの立ち下がりは、Δｔで示されるような、Ｒｄ  ＷＬの立ち上がり後の所定量の時間に基づいて、点線で示したように調整することができる。
【００３３】
図５を参照すると、システムの１つの実施形態のブロック図が示される。システム５００は、１つ又はそれ以上の周辺機器５０７及び外部システムメモリ５０５に結合された集積回路５１０の少なくとも１つのインスタンスを含む。システム５００はまた、１又はそれ以上の供給電圧を集積回路５１０に提供し、かつ、１又はそれ以上の供給電圧をメモリ５０５及び又は周辺機器５０７に提供することができる電源５０１も含む。
【００３４】
１つの実施形態によると、集積回路５１０は、図１のプロセッサ１０のようなプロセッサの１つ又はそれ以上のインスタンスと、メモリ・コントローラ、映像及び／又は音声処理回路、オン・チップ周辺機器及び／又はオフ・チップ周辺機器に結合するための周辺インターフェース等のような種々の他の回路とを含む、チップ上システム（ＳＯＣ）であるとすることができる。従って、集積回路５１０は、図２のメモリ２００のような埋め込みメモリの１つ又はそれ以上のインスタンスを含むことができる。このように、メモリ２００を含む実施形態はまた、図２乃至図４の記載に関連して上述された読み出しワードライン信号及び書き込みワードライン信号をずらすＷＬユニットを含むこともできる。
【００３５】
周辺機器５０７は、システムのタイプに応じて、任意の所望の回路を含むことができる。例えば、１つの実施形態において、システム５００は、移動体デバイス（例えば、携帯情報端末（ＰＤＡ）、スマートフォン等）内に含ませることができ、周辺機器５０７は、ＷｉＦｉ、Ｂｌｕｅｔｏｏｔｈ、セルラー方式、全地球測位システム等のような、種々のタイプの無線通信のためのデバイスを含むことができる。周辺機器５０７はまた、種々のタイプのＲＡＭストレージ、固体ストレージ、又はディスク・ストレージを含む、付加的なストレージを含むこともできる。このように、周辺機器５０７はまた、上述したＷＬユニットを含むＲＡＭを含むこともできる。周辺機器５０７は、タッチ・ディスプレイ画面又はマルチ・タッチ・ディスプレイ画面、キーボード又は他の入力デバイス、マイクロフォン、スピーカ等を含む、ディスプレイ画面のようなユーザ・インターフェース・デバイスを含むことができる。他の実施形態において、システム５００は、いずれかのタイプのコンピューティング・システム（例えば、デスクトップ・パーソナル・コンピュータ、ラップトップ、ワークステーション、ネットトップ等）内に含ませることができる。
【００３６】
外部システムメモリ５０５は、いずれかのタイプのメモリを表すことができる。例えば、外部メモリ５０５は、同期ＤＲＡＭ（ＳＤＲＡＭ）、ダブルデータレート（ＤＤＲ、ＤＤＲ２、ＤＤＲ３等）又はそれらの任意の低電力バージョンなどの、ＤＲＡＭファミリー内にあってもよい。しかしながら、外部メモリ５０５は、ＳＤＲＡＭ、スタティックＲＡＭ（ＳＲＡＭ）、又は他のタイプのＲＡＭ等内に実装することもできる。従って、外部システムメモリ５０５は、図２乃至図４の記載に関連して上述されたＷＬユニットを含むこともできる。
【００３７】
上記の実施形態を詳細に説明したが、ひとたび上記の開示が完全に理解されれば、当業者には、多くの変形及び修正が明らかになるであろう。以下の特許請求の範囲は、こうした変形及び修正の全てを含むように解釈されることが意図される。
【符号の説明】
【００３８】
１０：プロセッサ
１２：フェッチ制御ユニット
１４：命令キャッシュ
１６：復号ユニット
２２：レジスタ・ファイル
２４：実行コア
２６：データキャッシュ
３０：命令変換索引バッファ（ＩＴＬＢ）
３２：データＴＬＢ（ＤＴＬＢ）
３４：インターフェース・ユニット
２００：メモリ
２０１：アレイ
２０３ａ〜２０３ｈ、２０７ａ〜２０７ｈ：サブ・アレイ・ブロック
２０５ａ〜２０５ｈ、２０９ａ〜２０９ｈ：ワードライン・ドライバ・ユニット
２１５：制御ユニット
５００：システム
５０１：電源
５０５：外部システムメモリ
５０７：周辺機器
５１０：集積回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【外国語明細書】
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