(57)【要約】【課題】  容量の電圧依存性（電圧二次係数）の小さいＭＩＭキャパシタを実現する。【解決手段】  Ｓｉ−Ｎ結合とＳｉ−Ｏ結合のもつ正負の配向分極を打ち消しあうことで、容量絶縁膜の膜中の分極を極小化することにより、電圧二次係数の小さいシリコン酸窒化膜を形成し、ＭＩＭキャパシタに使用する容量絶縁膜として適用する。具体的には、シリコン酸窒化膜の屈折率ｎが、６３３ｎｍの波長の光に対して、１．４７≦ｎ≦１．５３を満たす範囲とする。【選択図】  図１
2013179106.tif 000002
【特許請求の範囲】
【請求項１】
ＭＩＭ（Metal-Insulator-Metal）キャパシタを有する半導体装置であって、
上記ＭＩＭキャパシタは下部電極と上部電極と上記下部電極と上記上部電極間に配置された容量絶縁膜とを有し、
上記容量絶縁膜は、ＸＰＳ（X-ray Photoemission Spectroscopy）法により計測される膜組成比が、０．０２４≦Ｎ／Ｓｉ比≦０．２２、かつ１．７４≦Ｏ／Ｓｉ比≦２．１となるシリコン酸窒化膜であることを特徴とする半導体装置。
【請求項２】
請求項１において、
上記ＭＩＭキャパシタの下部電極と同層に第１の配線層が形成されることを特徴とする半導体装置。
【請求項３】
請求項２において、
上記ＭＩＭキャパシタの上部電極は、保護膜と積層金属膜とを有して形成され、
上記積層金属膜と同層に第２の配線層が形成され、
上記第２の配線層は上記第１の配線層の上層に位置することを特徴とする半導体装置。
【請求項４】
請求項３において、
上記第１の配線層と上記第２の配線層との間に形成される層間絶縁膜に、上記下部電極に達するトレンチが形成され、
上記容量絶縁膜は上記トレンチの底面と側面に沿って形成されていることを特徴とする半導体装置。
【請求項５】
請求項３において、
上記保護膜と上記積層金属膜を導電性プラグにより電気的に接続されることを特徴とする半導体装置。
【請求項６】
ＭＩＭ（Metal-Insulator-Metal）キャパシタを有する半導体装置であって、
上記ＭＩＭキャパシタは下部電極と上部電極と上記下部電極と上記上部電極間に配置された容量絶縁膜とを有し、
上記容量絶縁膜は、その屈折率ｎが、６３３ｎｍの波長の光に対して、１．４７≦ｎ≦１．５３を満たすシリコン酸窒化膜であることを特徴とする半導体装置。
【請求項７】
請求項６において、
上記ＭＩＭキャパシタの下部電極と同層に第１の配線層が形成されることを特徴とする半導体装置。
【請求項８】
請求項７において、
上記ＭＩＭキャパシタの上部電極は、保護膜と積層金属膜とを有して形成され、
上記積層金属膜と同層に第２の配線層が形成され、
上記第２の配線層は上記第１の配線層の上層に位置することを特徴とする半導体装置。
【請求項９】
請求項８において、
上記第１の配線層と上記第２の配線層との間に形成される層間絶縁膜に、上記下部電極に達するトレンチが形成され、
上記容量絶縁膜は上記トレンチの底面と側面に沿って形成されていることを特徴とする半導体装置。
【請求項１０】
請求項８において、
上記保護膜と上記積層金属膜を導電性プラグにより電気的に接続されることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＩＭ（Metal-Insulator-Metal）キャパシタを有する半導体装置に関するものである。
【背景技術】
【０００２】
半導体プロセスで形成されるキャパシタとして、ＭＩＭキャパシタは、例えばＭＩＳ（Metal-Insulator-Silicon）キャパシタのような他の構造と比べて容量の精度を出すことができる、上層配線層に形成できるためチップ面積を小さくすることができるといった利点がある。そのため、ＭＩＭキャパシタは、ＣＭＯＳ、ＢｉＣＭＯＳおよびバイポーラチップにおいて使用の拡大が見込まれている。典型的な用途として、例えば、Ａ／Ｄ、Ｄ／Ａコンバータにおけるフィルタやアナログキャパシタ、ＲＦ回路におけるオシレータや共振回路、マッチングネットワークにおけるＲＦカップリングやＲＦバイパス用キャパシタが挙げられる。
【０００３】
高精度なＡ／Ｄコンバータ等では、キャパシタに印加される電圧や温度に依存して生じるキャパシタの容量変動が小さいことが求められるが、従来、ＭＩＭキャパシタデバイスだけでキャパシタに求められる仕様を実現することは困難であり、このような容量変動を補正するための補償回路を搭載することが一般的である。ＭＩＭキャパシタ容量の電圧や温度への依存性が小さくできれば、このような補償回路の搭載が不要となり、チップ面積の低減につながる。
【０００４】
ＭＩＭキャパシタの容量Ｃは、キャパシタに印加される電圧Ｖに対して、
Ｃ=CV(0)＋CV(1)・Ｖ＋CV(2)・Ｖ２
で表される関係を持つ。ここで、CV(0)：定数、CV(1)：電圧一次係数、CV(2)：電圧二次係数である。電圧二次係数CV(2)は、キャパシタを形成する絶縁膜の材料によって異なる値をとる。絶縁膜プラズマＣＶＤ法を用いたシリコン窒化膜であるＰ−ＳｉＮ膜の場合、＋２５〜＋４０ｐｐｍ／Ｖ２を持つ。同様にプラズマＣＶＤ法を用いたシリコン酸化膜であるＰ−ＳｉＯ膜の場合、−２５〜−３５ｐｐｍ／Ｖ２を持つ。
【０００５】
このような電圧二次係数の発生原因に関し、非特許文献１では膜中分極の影響と考えている。当該文献において、ＳｉＯ膜の場合、アニール処理を行うことで膜中欠陥が低減されて電圧二次係数CV(2)が小さくなることが示されており（非特許文献１Fig.1）、分極は膜中の欠陥による配向分極が原因と推定されている。
【０００６】
非特許文献２では、ＳｉＮ膜とＳｉＯ膜とで電圧二次係数がそれぞれ正負の値をとる点に着目し、絶縁膜をＳｉＯ／ＳｉＮの積層膜とすることにより正負の係数をキャンセルすること（非特許文献２Figure.9）を開示する。
【０００７】
特許文献１は非特許文献２と同様にＰ−ＳｉＮ膜が正の電圧依存性をもち、Ｐ−ＳｉＯ膜が負の電圧依存性をもつことに着目したものであるが、Ｐ−ＳｉＮ膜を絶縁膜とするＭＩＭキャパシタとＰ−ＳｉＯ膜を絶縁膜とするＭＩＭキャパシタとを回路で結線して電圧依存性をキャンセルすることを開示する。
【０００８】
また、特許文献２はＳｉＯＮ膜を絶縁膜とするＭＩＭキャパシタを開示し、容量の電圧依存性の小さいＭＩＭキャパシタが得られることを開示する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００２−１５１６４９号公報
【特許文献２】特開２００６−１７３３１９号公報
【非特許文献】
【００１０】
【非特許文献１】Thanh Hoa Phung, et al., "Modeling the Negative Quadratic VCC of SiO2 in MIM Capacitor", IEEE ELECTRON DEVICE LETTERS, VOL. 32, NO. 12, pp1671-1673,  DECEMBER 2011
【非特許文献２】S. Van Huylenbroeck, et al., "A 0.25μm SiGe BiCMOS Technology including Integrated RF Passive Components optimised for Low Power Applications", European Solid-State Device Research, 2003 33rd Conference on. ESSDERC '03,  pp506-508, 2003
【発明の概要】
【発明が解決しようとする課題】
【００１１】
ＭＩＭキャパシタの電圧依存性による容量変動を補償するための補償回路が不要な程度、すなわちＭＩＭキャパシタの電圧二次係数CV(2)が−１０ｐｐｍ／Ｖ２≦CV(2)≦１０ｐｐｍ／Ｖ２を満たすようなＭＩＭキャパシタを実現することが本発明の目的である。
【００１２】
非特許文献２のように、ＳｉＯ膜／ＳｉＮ膜の積層構造とする場合はプロセスコストが高くなる他、キャパシタにはリーク電流、誘電体吸収、温度依存性といった他の特性もあるが、これら他の特性が悪くなる可能性がある。
【００１３】
特許文献１は、ＭＩＭキャパシタを２つつなげて使用するため、回路規模が増大するおそれがある。
【課題を解決するための手段】
【００１４】
ＭＩＭ（Metal-Insulator-Metal）キャパシタを有する半導体装置であって、ＭＩＭキャパシタは下部電極と上部電極と電極間に配置される容量絶縁膜とを有し、容量絶縁膜は、ＸＰＳ（X-ray Photoemission Spectroscopy）法により計測される膜組成比が、０．０２４≦Ｎ／Ｓｉ比≦０．２２、かつ１．７４≦Ｏ／Ｓｉ比≦２．１となるシリコン酸窒化膜であることを特徴とする。
【００１５】
または、ＭＩＭ（Metal-Insulator-Metal）キャパシタを有する半導体装置であって、ＭＩＭキャパシタは下部電極と上部電極と電極間に配置される容量絶縁膜とを有し、容量絶縁膜は、その屈折率ｎが、６３３ｎｍの波長の光に対して、１．４７≦ｎ≦１．５３を満たすシリコン酸窒化膜であることを特徴とする。
【発明の効果】
【００１６】
電圧依存性の小さいＭＩＭキャパシタを実現できる。
【図面の簡単な説明】
【００１７】
【図１】本発明の容量絶縁膜を適用したＭＩＭキャパシタの電圧二次係数と屈折率の相関を示す図である。
【図２】本発明の容量絶縁膜の屈折率とＮ２Ｏ分圧の相関を示す図である。
【図３】本発明の容量絶縁膜の屈折率とＯ／Ｓｉ比、Ｎ／Ｓｉ比との相関を示す図である。
【図４】誘電体吸収の膜種依存性を示す図である。
【図５】リーク電流の膜種依存性を示す図である。
【図６】容量の温度係数の膜種依存性を示す図である。
【図７】実施例１のＭＩＭキャパシタのプロセスフローを説明するための図である。
【図８】実施例１のＭＩＭキャパシタのプロセスフローを説明するための図である。
【図９】実施例１のＭＩＭキャパシタのプロセスフローを説明するための図である。
【図１０】実施例１のＭＩＭキャパシタのプロセスフローを説明するための図である。
【図１１】実施例１のＭＩＭキャパシタのプロセスフローを説明するための図である。
【図１２】実施例１のＭＩＭキャパシタのプロセスフローを説明するための図である。
【図１３】実施例１のＭＩＭキャパシタのプロセスフローを説明するための図である。
【図１４】実施例１のＭＩＭキャパシタのプロセスフローを説明するための図である。
【図１５】実施例１のＭＩＭキャパシタである。
【図１６】実施例２のＭＩＭキャパシタのプロセスフローを説明するための図である。
【図１７】実施例２のＭＩＭキャパシタのプロセスフローを説明するための図である。
【図１８】実施例２のＭＩＭキャパシタのプロセスフローを説明するための図である。
【図１９】実施例２のＭＩＭキャパシタのプロセスフローを説明するための図である。
【図２０】実施例２のＭＩＭキャパシタのプロセスフローを説明するための図である。
【図２１】実施例２のＭＩＭキャパシタのプロセスフローを説明するための図である。
【図２２】実施例２のＭＩＭキャパシタである。
【図２３】実施例２のＭＩＭキャパシタである。
【図２４】プラズマＣＶＤ法による容量絶縁膜の製法を説明するための図である。
【図２５】スパッタ法による容量絶縁膜の製法を説明するための図である。
【発明を実施するための形態】
【００１８】
最初に、本発明の容量絶縁膜（ＳｉＯＮ膜）の製法について図２４、図２５を用いて説明する。
【００１９】
図２４を用いて、ＭＩＭキャパシタの容量絶縁膜となるシリコン酸窒化膜を、プラズマＣＶＤ法を用いて形成する場合の成膜方法を説明する。ガスとしては、ＳｉＨ４／Ｎ２Ｏ及び希釈用またはキャリア用ガスとして不活性ガス（Ｈｅ、Ｎ２など）を用い、これらのガス種をある圧力範囲にあるチャンバ２００内に導入する。ここで圧力範囲としては、１〜１０Torrの範囲であることが好ましい。この状態でプラズマＣＶＤ装置の上部電極２０１と下部電極２０２間にプラズマ２０３を発生させ、半導体素子基板２０４上にＣＶＤ膜２０５を生成する。
【００２０】
本発明では後述する所望のシリコン酸窒化膜の膜質（組成、屈折率等により定義される）を得るため、マスフローコントローラ２０６を各ガス系統に搭載し、ＳｉＨ４、Ｎ２Ｏ、不活性ガス流量を制御する。なお、ガスの流入口は、プラズマＣＶＤ装置の上部電極２０１を介する構造が好ましい。
【００２１】
また、プラズマＣＶＤ装置の下部電極２０２は、温度制御されたヒーター構造が望ましい。これは、歩留まりを低下させないため容量絶縁膜の成膜中の温度を３００〜５００℃に保つためである。上記温度範囲を超えて高温で成膜すると、半導体装置において一般的なアルミ配線の場合、キャパシタ下部電極の平坦性が、Ａｌ原子が動き出すことによって低下し、容量絶縁膜の欠陥密度を増加させるためである。また、上記温度範囲よりも低温で成膜すると膜中にＳｉＨなどの弱い結合を含んだ絶縁膜が成膜され、これも容量絶縁膜の欠陥密度を増加させる。なお、成膜温度は次のスパッタ法の場合も同様である。
【００２２】
また、ＳｉＨ４、Ｎ２Ｏといったガス種は例示であり、例えば、Ｓｉ２Ｈ６、Ｏ２といったガス種も使用可能である。
【００２３】
図２５を用いて、ＭＩＭキャパシタの容量絶縁膜となるシリコン酸窒化膜を、スパッタ法を用いて形成する場合の成膜方法を説明する。スパッタ法の場合は、チャンバ２１０の上部にＳｉターゲット２１１を配置し、Ｎ２ＯまたはＯ２、Ｎ２ガスを導入し、更にプラズマ２１２を発生するための不活性ガス（Ａｒなど）を用い、これらのガス種をある圧力範囲にあるチャンバ２１０内に導入する。スパッタ法では、チャンバ２１０を高真空状態とし、圧力範囲としては１〜１０mTorrとする。この状態で、プラズマを発生させ、半導体素子基板２１３上にスパッタ膜２１４を生成する。
【００２４】
本発明では後述する所望のシリコン酸窒化膜の膜質（組成、屈折率等により定義される）を得るため、マスフローコントローラ２１５を各ガス系統に搭載し、Ｏ２（またはＮ２Ｏ）、Ｎ２、不活性ガス流量を制御する。なお、半導体素子基板２１３は、基板ホルダー２１６上に設置されるが、基板ホルダー２１６はプラズマＣＶＤ装置の場合と同様の理由で、温度制御されたヒーター構造が望ましい。
【００２５】
また、Ｎ２ＯまたはＯ２、Ｎ２といったガス種は例示であり、例えば、Ｈｅといったガス種も使用可能である。
【００２６】
図１〜図６は、プラズマＣＶＤ法を用いて容量絶縁膜となるシリコン酸窒化膜をウェハ上に成膜した特性を実測したものである。成膜温度を４８０℃とし、図２４で説明したガス種を用い、その他の条件を変えることなく、Ｎ２Ｏ分圧を７通りにかえて成膜したものである。それぞれ条件ａ〜ｇのＮ２Ｏ分圧は、条件a：０．７６、条件b：０．８５、条件c：０．８７、条件d：０．８９、条件e：０．９０、条件f：０．９１、条件g：０．９８である。
【００２７】
図２は、Ｎ２Ｏ分圧と当該分圧下で成膜されたシリコン酸窒化膜の膜質を示すパラメータとしてシリコン酸窒化膜の屈折率との相関を示す図である。屈折率は、ＨｅＮｅレーザ（波長６３３ｎｍ）を用いたエリプソメトリ法により測定し、測定点として、シリコンウェハ上の５点を実測して求めた平均値を表示している。図中の破線２１は測定点を最小二乗法により線形近似して求めたものであり、成膜時のＮ２Ｏ分圧と屈折率とは線形の関係にあることが分かる。
【００２８】
次に、図１は、図２に示したシリコン酸窒化膜を容量絶縁膜とするＭＩＭキャパシタを形成し、その電圧二次係数を計測したものである。図１では、シリコンウェハ上に図２の条件で成膜したシリコン酸窒化膜の屈折率を横軸にとり、該当する条件で半導体基板ウェハ上にＭＩＭキャパシタを形成した場合に測定した電圧二次係数を縦軸にとっている。同様に、ウェハ上で５点を実測して求めた平均値を測定点として表示しているが、同じ条件で複数の測定点があるのは、複数の半導体基板ウェハを測定したためである。図中の破線１１は測定点を最小二乗法により線形近似して求めたものであり、容量絶縁膜の屈折率と当該容量絶縁膜の電圧二次係数とは線形の関係にあることが分かる。
【００２９】
ＭＩＭキャパシタを補償回路なしに用いるには、電圧二次係数CV(2)を−１０ｐｐｍ／Ｖ２≦CV(2)≦１０ｐｐｍ／Ｖ２の範囲に抑える必要がある。したがって、容量絶縁膜として、屈折率ｎが１．４７≦ｎ≦１．５３となるシリコン酸窒化膜を用いればよい。
【００３０】
また、屈折率ｎが１．４７≦ｎ≦１．５３となるシリコン酸窒化膜の組成を図３に示す。図３では条件ｂ〜ｇにより作製したシリコン酸窒化膜のＮ／Ｓｉ比、Ｏ／Ｓｉ比をＸＰＳ（X-ray Photoemission Spectroscopy）法により実測したものであり、シリコンウェハ中心で実測して求めた測定値を測定点として表示している。なお、ウェハ中心での屈折率は、図１、２に示した面内５点の平均値と最大でも１％以内の差であり、代表値として考えることが可能である。
【００３１】
図中の一点鎖線３１はＮ／Ｓｉ比の測定点を最小二乗法により線形近似して求めたものであり、Ｎ／Ｓｉ比と屈折率とは線形の関係にあることが分かる。同様に、図中の点線３２はＯ／Ｓｉ比の測定点を最小二乗法により線形近似して求めたものであり、Ｏ／Ｓｉ比と屈折率とは線形の関係にあることが分かる。以上より、屈折率ｎが１．４７≦ｎ≦１．５３となるシリコン酸窒化膜（ＳｉＯＮ膜）はその組成という観点からは、０．０２４≦Ｎ／Ｓｉ比≦０．２２及び１．７４≦Ｏ／Ｓｉ比≦２．１の両条件を満たす組成であるといえる。このように、本発明におけるＳｉＯＮ膜はＯ（酸素）に比べＮ（窒素）の組成が低いことが特徴である。特許文献２はＳｉＯＮ膜を絶縁膜とするＭＩＭキャパシタを開示しているが、反射防止膜を兼用することが前提としている。反射防止膜は一般的にＳｉＮに近い屈折率を要求され、Ｎ（窒素）の組成が高いことが通常であり、本発明における容量絶縁膜の組成とは異なる。
【００３２】
このようにシリコン酸窒化膜（ＳｉＯＮ膜）の単層膜において電圧二次係数CV(2)が小さくなる領域が存在するのは、シリコン酸窒化膜においてＳｉ−Ｎ結合とＳｉ−Ｏ結合のもつ正負の配向分極を打ち消しあうことで、容量絶縁膜の膜中の分極を極小化することができるためであると考えられる。その結果、膜中欠陥も低減されることにより、ＭＩＭキャパシタに要求される他の特性についても良好な特性が得られることが期待できる。本発明のシリコン酸窒化膜はＭＩＭキャパシタに要求される他の特性についても良好な特性を示した。以下に説明する。
【００３３】
図４は誘電体吸収の膜種依存性を示したものである。誘電体吸収とは、キャパシタの上部電極と下部電極とを一旦ショートさせて放電させても、その後開放して放置しておくと、キャパシタの上部電極と下部電極間に電圧（残留電圧）が生じる現象をいい、この残留電圧が小さいほどキャパシタの特性が優れていることになる。図４はＭＩＭキャパシタの電極間に１０Ｖ電圧を１秒間印加した後、６０μ秒ショートさせてから、１０秒後にキャパシタの電極間の電位差（残留電圧）を測定した値を示している。本発明のＰ−ＳｉＯＮ膜に対する比較例として、同じ条件下でプラズマＣＶＤ法により作製したＰ−ＳｉＯ膜、Ｐ−ＳｉＮ膜を作製し、残留電圧を測定した結果を示している。Ｐ−ＳｉＯ膜の残留電圧が４．３ｍＶ、Ｐ−ＳｉＮ膜の残留電圧が０．４ｍＶであるのに対して、本発明のＰ−ＳｉＯＮ膜は０．２５ｍＶとより優れた特性を示した。
【００３４】
図５はリーク電流の膜種依存性を示したものである。キャパシタに印加される電圧／容量絶縁膜の厚みとして定義される電界２ＭＶ／ｃｍでのＭＩＭキャパシタの上下電極間リーク電流密度を示している。本発明のＰ−ＳｉＯＮ膜に対する比較例として、同じ条件下でプラズマＣＶＤ法により作製したＰ−ＳｉＯ膜、Ｐ−ＳｉＮ膜を作製し、リーク電流を測定した結果を示している。Ｐ−ＳｉＯ膜のリーク電流が４．７×１０−１８Ａ／μｍ２、Ｐ−ＳｉＮ膜のリーク電流が３×１０−１７Ａ／μｍ２であるのに対して、本発明のＰ−ＳｉＯＮ膜は６．６×１０−１９Ａ／μｍ２とより優れた特性を示した。
【００３５】
図６は温度係数の膜種依存性を示したものである。ＭＩＭキャパシタの容量Ｃは、温度Ｔに対して、Ｃ=CT(0)＋CT(1)×Ｔで表される温度依存性を有する。ここで、CT(0)が定数、CT(1)が温度係数である。本発明のＰ−ＳｉＯＮ膜に対する比較例として、同じ条件下でプラズマＣＶＤ法により作製したＰ−ＳｉＯ膜、Ｐ−ＳｉＮ膜を作製し、温度係数を求めた結果を示している。Ｐ−ＳｉＯ膜の温度係数が−１７．１ｐｐｍ／℃、Ｐ−ＳｉＮ膜の温度係数が３３ｐｐｍ／℃であるのに対して、本発明のＰ−ＳｉＯＮ膜は６．４ｐｐｍ／℃とより優れた特性を示した。
【００３６】
このように、本発明のＳｉＯＮ膜を用いたＭＩＭキャパシタは、電圧依存性のみならず、誘電体吸収、リーク電流、温度係数について優れた特性を示すことが確認された。
【実施例１】
【００３７】
図７から図１５を用いて本発明の実施例１であるＭＩＭキャパシタのプロセスフローの一例を示す。ＭＩＭキャパシタを層間絶縁膜にトレンチを形成した上に形成することにより、プロセス加工精度がＭＩＭキャパシタの容量に影響することを小さくでき、プロセスばらつきを低減させやすい構造である。このため、高い精度が要求される用途においては、本発明の容量絶縁膜を図１５の形態のＭＩＭキャパシタに適用することにより、歩留まりよく高精度なＭＩＭキャパシタに実現することができる。
【００３８】
図７に半導体素子基板１００上に２層の金属配線層が形成された状態を示す。なお、半導体素子基板１００には図示しないトランジスタなどの半導体素子が形成されており、第１金属配線層５００は半導体素子間を接続するために形成される。第１金属配線層５００を形成するには、下から順に１０ｎｍのチタン膜、３０ｎｍの窒化チタン膜を成膜した下層バリア膜１０１、次に４００ｎｍのアルミニウム合金膜１０２、その上層に下から順に１０ｎｍのチタン膜、２０ｎｍの窒化チタン膜を成膜した上層バリア膜１０３からなる積層膜をスパッタ法により形成する。この積層膜をリソグラフィー法とドライエッチ法を用いて第１金属配線層５００を形成する。次に、プラズマＣＶＤ法を用い１３００ｎｍの酸化シリコン膜を成膜した後、化学的機械研磨法を用いて平坦化を実施し、第１層間絶縁膜１０４を形成する。次に、リソグラフィー法とドライエッチ法により第１金属配線層５００が露出するように接続孔を形成し、接続孔内にバリア膜とタングステンからなる導電性プラグ１０５を形成する。同様にして、第２金属配線層５０１、第２層間絶縁膜１０９、導電性プラグ１１０を形成する。
【００３９】
図８はＭＩＭキャパシタの下部電極５０３が形成された状態を示す。下から順に膜厚１０ｎｍのチタン膜、膜厚３０ｎｍの窒化チタン膜を成膜した下層バリア膜１１１、次に膜厚４００ｎｍのアルミニウム合金膜１１２、その上層に下から順に膜厚１０ｎｍのチタン膜、膜厚２０ｎｍの窒化チタン膜を成膜した上層バリア膜１１３からなる積層膜をスパッタ法により形成する。この積層膜をリソグラフィー法とドライエッチ法を用いてＭＩＭキャパシタの下部電極５０３を形成する。なお、この例では、ＭＩＭキャパシタ下部電極５０３と同時に第３金属配線層５０２を形成している。
【００４０】
図９はＭＩＭキャパシタの下部電極５０３、第３金属配線層５０２上に導電性プラグが形成された状態を示す。同様に、プラズマＣＶＤ法を用い１３００ｎｍの酸化シリコン膜を成膜した後、化学的機械研磨法を用いて平坦化を実施し第３層間絶縁膜１１４を形成する。次に、リソグラフィー法とドライエッチ法により第３金属配線層５０２及びＭＩＭキャパシタ下部電極５０３が露出するように接続孔を形成し、接続孔内にバリア膜とタングステンからなる導電性プラグ１１５を形成する。次に、リソグラフィー法とドライエッチ法によりＭＩＭキャパシタ下部電極５０３が露出するようにＭＩＭキャパシタ形成部１１６を開口する（図１０）。
【００４１】
次に、容量絶縁膜１１７を成膜した後、図１１に示すように、スパッタ法を用い窒化チタン膜８０ｎｍからなる容量絶縁膜の保護膜１１８を成膜する。保護膜１１８は、その後の工程、例えばレジスト除去工程等において容量絶縁膜１１７を保護する役割を果たす。この容量絶縁膜の保護膜１１８は、ＭＩＭキャパシタ上部電極の一部である。なお、容量絶縁膜１１７の膜厚はＭＩＭキャパシタの容量に応じて定める。容量絶縁膜１１７の製法は図２４、図２５により説明したとおりである。次にリソグラフィー法によりＭＩＭキャパシタ部にレジストマスク１１９を形成し、ドライエッチ法により容量絶縁膜１１７と容量絶縁膜の保護膜１１８をエッチングした後（図１２）、レジストマスク１１９を除去して導電性プラグ１１５上面を露出させる（図１３）。
【００４２】
次に、ＭＩＭキャパシタの上部電極を形成する。下から順に膜厚１０ｎｍのチタン膜、膜厚３０ｎｍの窒化チタン膜を成膜した下層バリア膜１２０、次に膜厚４００ｎｍのアルミニウム合金膜１２１、その上層に下から順に膜厚１０ｎｍのチタン膜、膜厚２０ｎｍの窒化チタン膜を成膜した上層バリア膜１２２からなる積層膜をスパッタ法により形成する（図１４）。この積層膜をリソグラフィー法とドライエッチ法を用いてＭＩＭキャパシタの上部電極５０４を形成する（図１５）。なお、ＭＩＭキャパシタ上部電極５０４と同時に第４金属配線層を形成している。
【００４３】
なお、本実施例における配線層では、下層バリア膜として、下から順に膜厚１０ｎｍのチタン膜、膜厚３０ｎｍの窒化チタン膜を用いている。膜厚に関しては、要求される配線抵抗及び配線のエレクトロマイグレーション等の信頼度の観点等から決定される場合が多く、チタン膜及び窒化チタン膜を用いている範囲では、そのトータル膜厚が２０nmから１００nm程度の範囲が好適である。下層バリア膜の材料としては、この他、タンタル、モリブデン、タングステン及びその窒化膜を主たる成分とする金属を用いても可能である。
【００４４】
また、配線層のアルミニウム合金膜は４００ｎｍの膜厚を用いている。本実施例でのＭＩＭキャパシタの下部電極は、半導体素子間を接続している一般的な配線層としても利用可能であり、その配線層として要求される配線抵抗とＭＩＭキャパシタに対して高周波特性向上の観点から直列抵抗成分の要求から決定され、２００ｎｍから３０００ｎｍの膜厚が好適である。
【００４５】
さらに、配線層の上層バリア膜は下から順に膜厚１０ｎｍのチタン膜、膜厚２０ｎｍの窒化チタン膜を用いているが、これ以外にタンタル、モリブデン、タングステン及びその窒化膜を主たる成分とする金属も利用可能であり、上層バリア膜のクラック対策としての効果を得ることができる。
【００４６】
さらに、第一金属配線層５００と第二金属配線層５０１には、ドライエッチ法で加工したアルミニウム合金膜を主とした配線層を用い、更にそれを接続する第一導電性接続孔プラグ１０５には、タングステンを主とした金属膜を用いているが、それらに関してダマシン法を用いたアルミニウム配線層や、銅配線層を用いることも可能である。これら配線層の構造は実施例２についても同様である。
【実施例２】
【００４７】
図１６から図２２を用いて本発明の実施例２であるＭＩＭキャパシタのプロセスフローの一例を示す。本実施例では、ホトマスク１枚でＭＩＭキャパシタが形成できるため、低コストにＭＩＭキャパシタを形成することができる。
【００４８】
図１６に半導体素子基板１００上に２層の金属配線層が形成された状態を示す。なお、実施例１と同じ構成要素については同じ符号を付して示し、重複する説明は避ける。
【００４９】
次に、下から順に膜厚１０ｎｍのチタン膜、膜厚３０ｎｍの窒化チタン膜を成膜した下層バリア膜１１１、次に膜厚４００ｎｍのアルミニウム合金膜１１２を、その上層に下から順に膜厚１０ｎｍのチタン膜、膜厚２０ｎｍの窒化チタン膜を成膜した上層バリア膜１１３からなる積層膜をスパッタ法により形成する。さらにその上に、容量絶縁膜１１７を成膜した後、スパッタ法を用い窒化チタン膜８０ｎｍからなる容量絶縁膜の保護膜１１８を成膜する。この容量絶縁膜の保護膜１１８は、ＭＩＭキャパシタ上部電極の一部である。容量絶縁膜１１７の膜厚はＭＩＭキャパシタの容量に応じて定められ、容量絶縁膜１１７の製法は図２４、図２５により説明したとおりである。図１７は、これらの成膜を行った後に、リソグラフィー法によりＭＩＭキャパシタ部にレジストマスク１１９を形成した状態を示している。ドライエッチ法により容量絶縁膜１１７と容量絶縁膜の保護膜１１８をエッチングした後、レジストマスク１１９を除去する（図１８）。その後更に、リソグラフィー法とドライエッチ法により第３金属配線層５０２を加工する（図１９）。その後、プラズマＣＶＤ法を用い１３００ｎｍの酸化シリコン膜を成膜した後、化学的機械研磨法を用いて平坦化を実施し第３層間絶縁膜１１４を形成する。次に、リソグラフィー法とドライエッチ法により第３金属配線層５０２とＭＩＭキャパシタ下部電極５０３とが露出するように接続孔を形成し、接続孔内にバリア膜とタングステンからなる導電性プラグ１１５を形成する（図２０）。
【００５０】
次に、下から順に膜厚１０ｎｍのチタン膜、膜厚３０ｎｍの窒化チタン膜を成膜した下層バリア膜１２０、次に膜厚４００ｎｍのアルミニウム合金膜１２１、その上層に下から順に膜厚１０ｎｍのチタン膜、膜厚２０ｎｍの窒化チタン膜を成膜した上層バリア膜１２２からなる積層膜をスパッタ法により形成する（図２１）。この積層膜に対してリソグラフィー法とドライエッチ法を用いてＭＩＭキャパシタの上部電極５０４を形成する（図２２）。
【００５１】
更に、図２３に示すように、複数のＭＩＭ構造を同一チップ内に形成してもよい。図２３では、ＭＩＭ上部電極５０４上に、容量絶縁膜１２３、絶縁膜保護膜１２４、及び第四層間絶縁膜１２５、導電性接続プラグ１２６、下層バリア膜１２７、アルミニウム合金膜１２８、上層バリア膜１２９を形成している。
【符号の説明】
【００５２】
１００…半導体素子基板、１０１…下層バリア膜、１０２…アルミニウム合金膜、１０３…上層バリア膜、５００…金属配線層、１１６…ＭＩＭキャパシタ形成部（トレンチ）、１１７…容量絶縁膜、１１８…保護膜、５０３…ＭＩＭキャパシタの下部電極、５０４…ＭＩＭキャパシタの上部電極、２００，２１０…チャンバ、２０１…プラズマＣＶＤ装置の上部電極、２０２…プラズマＣＶＤ装置の下部電極、２０３，２１２…プラズマ、２０４，２１３…半導体素子基板、２０５…ＣＶＤ膜、２１４…スパッタ膜、２０６，２１５…マスフローコントローラ、２１１…Ｓｉターゲット、２１６…基板ホルダー。
【図１】
2013179106.tif 000003
【図２】
2013179106.tif 000004
【図４】
2013179106.tif 000005
【図５】
2013179106.tif 000006
【図６】
2013179106.tif 000007
【図７】
2013179106.tif 000008
【図８】
2013179106.tif 000009
【図９】
2013179106.tif 000010
【図１０】
2013179106.tif 000011
【図１１】
2013179106.tif 000012
【図１２】
2013179106.tif 000013
【図１３】
2013179106.tif 000014
【図１４】
2013179106.tif 000015
【図１５】
2013179106.tif 000016
【図１６】
2013179106.tif 000017
【図１７】
2013179106.tif 000018
【図１８】
2013179106.tif 000019
【図１９】
2013179106.tif 000020
【図２０】
2013179106.tif 000021
【図２１】
2013179106.tif 000022
【図２２】
2013179106.tif 000023
【図２３】
2013179106.tif 000024
【図３】
2013179106.tif 000025
【図２４】
2013179106.tif 000026
【図２５】
2013179106.tif 000027