(57)【要約】【課題】ＣＭＯＳイメージセンサの試験時間を短縮することのできる半導体試験装置を提供する。【解決手段】実施形態の半導体試験装置１は、区分け処理部１１が、ＣＭＯＳイメージセンサ１００から出力されるｎビットの画素データを２ｎ−１段階に区分し、区分位置データおよび区分内区分データを出力し、その区分位置に対応して区分された２ｎ−１個のメモリエリアおよび区分内区分データが書き込まれるメモリエリアｍ０がそれぞれＣＭＯＳイメージセンサ１００の画素位置に対応したメモリセル配置を有するメモリ部１２を備える。書き込みデータ生成部１３が、２ｎ−１個のメモリエリアへの書き込みデータを生成し、判定部１３が、画素値の良否判定を行う基準となる判定値に対応する区分位置のメモリエリアの書き込みデータおよび区分内区分データをメモリ部１２から読み出し、全画素の良否判定を一括して行う。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ＣＭＯＳイメージセンサから出力されるｎビットの画素データを２ｎ−１段階に区分し、その区分位置を示す区分位置データおよび各区分内をさらに区分する区分内区分データを出力する区分け処理部と、
前記区分位置に対応して区分された２ｎ−１個のメモリエリアおよび前記区分内区分データが書き込まれるメモリエリアを有し、前記メモリエリアがそれぞれ前記ＣＭＯＳイメージセンサの画素位置に対応したメモリセル配置を有するメモリ部と、
前記区分位置データにもとづいて前記２ｎ−１個のメモリエリアへの書き込みデータを生成する書き込みデータ生成部と、
画素値の良否判定を行う基準となる判定値に対応する区分位置のメモリエリアの書き込みデータおよび前記区分内区分データを前記メモリ部から読み出し、前記書き込みデータおよび前記区分内区分データにもとづいて全画素の前記良否判定を一括して行う判定部と
を備えることを特徴とする半導体試験装置。
【請求項２】
前記書き込みデータ生成部が、
前記区分位置に対応するメモリエリアに書き込むデータとして、
その区分位置を示す区分位置データが出力されて且つ前記画素データのＬＳＢの値が“１”であるとき、または、その区分位置より上位を示す区分位置データが出力されたときに、“１”を出力し、
それ以外は“０”を出力する
ことを特徴とする請求項１に記載の半導体試験装置。
【請求項３】
前記区分け処理部が、
前記区分内区分データとして、前記画素データのＬＳＢの値を反転させた値を出力する
ことを特徴とする請求項２に記載の半導体試験装置。
【請求項４】
指定数の画素に対するメディアン値を算出するときに、前記区分の最上位から前記区分の順番に従って前記メモリエリアの読み出しを行い、それぞれのメモリエリアに区分された前記算出対象画素の数を累積し、その累積数が前記指定数の中央の数に達した時点で前記メモリエリアの読み出しを停止し、その時点のメモリエリアの区分位置から前記メディアン値を算出する演算部
を備えることを特徴とする請求項１乃至３のいずれか１項に記載の半導体試験装置。
【請求項５】
前記演算部が、
前記中央の数の算出に、前記区分内区分データが書き込まれたメモリエリアのデータを使用する
ことを特徴とする請求項４に記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体試験装置に関する。
【背景技術】
【０００２】
従来、ＣＭＯＳイメージセンサを試験する半導体試験装置では、ＣＭＯＳイメージセンサの画素ごとに、その出力の良否を判定する。その際、半導体試験装置は、Ａ／Ｄ変換されてＣＭＯＳイメージセンサから出力される画素データを一旦メモリに書き込み、その後、メモリから１画素ごとに画素データを読み出し、指定された判定値と比較する。このとき、判定値との比較はビット単位で行うため、Ａ／Ｄ変換のビット数分の比較が必要であり、試験時間が長くなるという問題があった。
【０００３】
また、白キズ検査などでは、対象画素の周辺の画素のメディアン値との比較を行うため、周辺画素のメディアン値の算出を行う。そのため、従来の半導体試験装置は、周辺の、例えば８画素の画素データをメモリから読み出し、そのデータをソートしてその中央値を算出する演算処理を行っている。この演算処理は、総ての画素データに対して８画素分の画素データの読み出しとソートを行うため、ＣＭＯＳイメージセンサの良否判定の試験時間を増大させる要因となっている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−１９８９５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、ＣＭＯＳイメージセンサの試験時間を短縮することのできる半導体試験装置を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の半導体試験装置は、区分け処理部が、ＣＭＯＳイメージセンサから出力されるｎビットの画素データを２ｎ−１段階に区分し、その区分位置を示す区分位置データおよび各区分内をさらに区分する区分内区分データを出力し、前記区分位置に対応して区分された２ｎ−１個のメモリエリアおよび前記区分内区分データが書き込まれるメモリエリアを有し、前記メモリエリアがそれぞれ前記ＣＭＯＳイメージセンサの画素位置に対応したメモリセル配置を有するメモリ部を備える。この半導体試験装置は、書き込みデータ生成部が、前記区分位置データにもとづいて前記２ｎ−１個のメモリエリアへの書き込みデータを生成し、判定部が、画素値の良否判定を行う基準となる判定値に対応する区分位置のメモリエリアの書き込みデータおよび前記区分内区分データを前記メモリ部から読み出し、前記書き込みデータおよび前記区分内区分データにもとづいて全画素の前記良否判定を一括して行う。
【図面の簡単な説明】
【０００７】
【図１】第１の実施の形態の半導体試験装置の構成の例を示すブロック図。
【図２】第１の実施の形態の半導体試験装置の区分け処理部の構成の例を示す。
【図３】第１の実施の形態の半導体試験装置の書き込み制御部の構成の例を示す。
【図４】画素データと、区分位置データ、書き込みデータおよび区分内区分データとの関係を示す図。
【図５】画素データの例と、その画素データのメモリ部への書き込みの例を示す図。
【図６】画素値の良否判定値とメモリエリアの区分の関係を示す図。
【図７】第１の実施の形態の半導体試験装置の判定部の動作を説明するための図。
【図８】第２の実施の形態の半導体試験装置の構成の例を示すブロック図。
【図９】第２の実施の形態の半導体試験装置の演算部のメディアン値算出の演算動作を説明するための図。
【発明を実施するための形態】
【０００８】
以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【０００９】
（第１の実施形態）
図１は、第１の実施の形態の半導体試験装置の構成の例を示すブロック図である。
【００１０】
本実施形態の半導体試験装置１は、ＣＭＯＳイメージセンサ１００から出力される画素データに対する試験を行う。
【００１１】
ここで、ＣＭＯＳイメージセンサ１００は、画素１０１１がマトリックス状に配置された画素部１０１と、画素部１０１から出力される画素１０１１の画素値をｎビットのデジタルデータへ変換するＡＤ変換器（ＡＤＣ）１０２と、を備える。ＡＤＣ１０２から出力されるｎビットの画素データが、半導体試験装置１へ入力される。
【００１２】
本実施形態の半導体試験装置１は、ＣＭＯＳイメージセンサ１００から出力されるｎビットの画素データを２ｎ−１段階に区分し、その区分位置を示す区分位置データＫ１〜Ｋ２ｎ−１および各区分内をさらに区分する区分内区分データＭ０を出力する区分け処理部１１と、上述の区分位置に対応して区分された２ｎ−１個のメモリエリアｍ１〜ｍ２ｎ−１および区分内区分データＭ０が書き込まれるメモリエリアｍ０を有し、このメモリエリアｍ１〜ｍ２ｎ−１およびｍ０が、それぞれイメージセンサ１００の画素１０１１のマトリックス配置位置に対応したメモリセル配置を有するメモリ部１２と、区分位置データＫ１〜Ｋ２ｎ−１にもとづいてメモリエリアｍ１〜ｍ２ｎ−１に書き込む書き込みデータＭ１〜Ｍ２ｎ−１を生成する書き込みデータ生成部１３と、画素値の良否判定の基準となる判定値に対応する区分位置のメモリエリアおよびメモリエリアｍ０をメモリ部１２から読み出し、そのメモリエリアに書き込まれたデータにもとづいて全画素の良否判定を一括して行う判定部１４と、を備える。
【００１３】
図２に区分け処理部１１の具体的な回路構成例、図３に書き込みデータ生成部１３の具体的な回路構成例を示す。ここでは、ＣＭＯＳイメージセンサ１００から出力される画素データが、４ビット（ｎ＝４）のデータＤ３〜Ｄ０であるときの例を示す。
【００１４】
図２に示す区分け処理部１１は、データＤ３〜Ｄ１の値をそれぞれ反転させるインバータＩＶ１〜ＩＶ３と、データＤ３〜Ｄ１およびインバータＩＶ１〜ＩＶ３の出力の組み合わせが入力されるＡＮＤゲートＡＮ１〜ＡＮ８と、を有する。
【００１５】
区分け処理部１１は、画素データＤ３〜Ｄ０の値Ｆ〜０（１６進表記）を２値ずつ（ＦとＥ、ＤとＣ、ＢとＡ、９と８、７と６、５と４、３と２、１と０）、８段階に区分し、その区分位置を示す区分位置データＫ８〜Ｋ１を、ＡＮＤゲートＡＮ８〜ＡＮ１から出力する。
【００１６】
この画素データの８段階の区分に応じて、メモリ部１２には、メモリエリアｍ８〜ｍ１が設けられる。
【００１７】
また、区分け処理部１１は、画素データのＬＳＢであるＤ０の値をインバータＩＶ４で反転させ、区分内区分データＭ０として出力する。
【００１８】
図３に示す書き込みデータ生成部１３は、区分位置データＫ２〜Ｋ１が入力されるＯＲゲートＯＲ７と、Ｋ３〜Ｋ１が入力されるＯＲゲートＯＲ６と、Ｋ４〜Ｋ１が入力されるＯＲゲートＯＲ５と、Ｋ５〜Ｋ１が入力されるＯＲゲートＯＲ４と、Ｋ６〜Ｋ１が入力されるＯＲゲートＯＲ３と、Ｋ７〜Ｋ１が入力されるＯＲゲートＯＲ２と、Ｋ８〜Ｋ１が入力されるＯＲゲートＯＲ１と、を有する。このＯＲゲートＯＲ７〜ＯＲ１の出力は、それぞれＭＯＳトランジスタＴ１７〜Ｔ１１のゲート端子へ入力される。
【００１９】
ＭＯＳトランジスタＴ１７〜Ｔ１１は、ソース端子が電源端子ＶＤＤに共通に接続され、ドレイン端子が、それぞれＭＯＳトランジスタＴ２７〜Ｔ２１のドレイン端子に接続されている。
【００２０】
ＭＯＳトランジスタＴ２７〜Ｔ２１は、ソース端子に共通に、画素データのＬＳＢであるＤ０が入力され、ゲート端子には、それぞれ区分位置データＫ７〜Ｋ１が入力される。
【００２１】
ＭＯＳトランジスタＴ１７〜Ｔ１１のドレイン端子とＭＯＳトランジスタＴ２１〜Ｔ２７のドレイン端子の接続点から、メモリエリアｍ７〜ｍ１への書き込みデータＭ７〜Ｍ１が出力される。
【００２２】
また、区分位置データＫ８は、ＭＯＳトランジスタＴ２８のゲート端子へ入力される。ＭＯＳトランジスタＴ２８のソース端子には画素データＤ０が入力され、ＭＯＳトランジスタＴ２８のドレイン端子からメモリエリアｍ８への書き込みデータＭ８が出力される。
【００２３】
図４に、画素データＤ３〜Ｄ０の値と、区分位置データＫ８〜Ｋ１、書き込みデータＭ８〜Ｍ１および区分内区分データＭ０との関係を示す。
【００２４】
図４に示すように、メモリエリアｍ８〜ｍ１への書き込みデータＭ８〜Ｍ１は、メモリエリアｍ８〜ｍ１の自身の区分位置を示す区分位置データＫ８〜Ｋ１が出力されて且つ画素データＤ０（ＬＳＢ）の値が“１”であるとき、または、自身の区分位置より上位を示す区分位置データが出力されたときに、“１”となり、それ以外は“０”となる。
【００２５】
また、区分内区分データＭ０は、画素データＤ０の値を反転させた値となる。
【００２６】
この書き込みデータＭ８〜Ｍ１および区分内区分データＭ０が、メモリエリアｍ８〜ｍ１およびメモリエリアｍ０の、画素部１０１の各画素の位置に対応したメモリセルに書き込まれる。
【００２７】
このように、本実施形態では、画素データの値が区分されてメモリエリアｍ８〜ｍ１およびメモリエリアｍ０に格納されている。
【００２８】
そのため、判定部１４は、画素値の良否判定を行う場合、その基準となる判定値に対応する区分位置のメモリエリアおよびメモリエリアｍ０の書き込みデータを読み出すだけで、判定値に対する大小関係を判定することができる。
【００２９】
次に、判定部１４の動作について、図５〜図７を用いて説明する。
【００３０】
図５は、画素部１０１の各画素の画素値に対応したメモリエリアｍ８〜ｍ１およびメモリエリアｍ０へのデータ書き込みの例である。
【００３１】
図５（ａ）は、画素部１０１の各画素の画素値を示す。図５（ｂ）は、この画素値に対する、メモリエリアｍ８〜ｍ１およびメモリエリアｍ０への、書き込みデータＭ８〜Ｍ１および区分内区分データＭ０の書き込み例を示す。
【００３２】
図６は、画素値の良否判定値とメモリエリアの区分の関係を、視覚的に示す図である。ここでは、上限値（Ｈ−ｌｉｍｉｔ）Ｃと下限値（Ｌ−ｌｉｍｉｔ）８の間に画素値があるとき合格（ＰＡＳＳ）と判定する例を示す。
【００３３】
この場合、上限値Ｃは、区分位置がＫ７に相当するので、検査対象メモリエリアは、区分位置Ｋ７に対応するメモリエリアｍ７となる。メモリエリアｍ７では、画素値がＤ以上の画素の位置に“１”が書き込まれているので、直ちに、上限値Ｃを超える画素の位置を特定することができる。
【００３４】
また、下限値８は、区分位置がＫ５に相当するので、検査対象メモリエリアはメモリエリアｍ５となる。ただし、メモリエリアｍ５では、画素値８および画素値７以下に対して“０”が書き込まれているので、メモリエリアｍ５のデータだけでは、画素値が８である画素の位置を特定できない。そこで、この場合は、１段階下のメモリエリアｍ４、およびメモリエリアｍ０も検査対象メモリエリアとする。
【００３５】
図７に、判定部１４における判定動作の様子を示す。
【００３６】
図７（ａ）は、Ｈ−ｌｉｍｉｔ判定動作の様子を示す図である。この場合、判定部１４は、メモリエリアｍ７を読み出し、“１”が書き込まれているメモリセルの位置をチェックし、そのメモリセルに対応する位置の画素を不合格（Ｆａｉl）と判定する。
【００３７】
図７（ｂ）は、Ｌ−ｌｉｍｉｔ判定動作の様子を示す図である。この場合、判定部１４は、まず、メモリエリアｍ５を読み出し、“０”が書き込まれているメモリセルの位置（網掛け部分）をチェックする。
【００３８】
続いて、判定部１４は、メモリエリアｍ４およびメモリエリアｍ０を読み出し、上述の網掛け部分の対応する位置どうしで書き込まれているデータのＡＮＤ演算を行う。さらに、判定部１４は、このＡＮＤ演算の結果とメモリエリアｍ５網掛け部分との間で、対応する位置どうしのＯＲ演算を行う。このＯＲ演算の結果で“１”となった位置の画素値が８であり、“０”となった位置の画素値は７以下である。
【００３９】
そこで、判定部１４は、ＯＲ演算の結果で０”となった位置に対応する位置の画素を不合格（Ｆａｉl）と判定する。
【００４０】
図７（ｃ）は、Ｈ−ｌｉｍｉｔ判定結果とＬ−ｌｉｍｉｔ判定結果を総合した総合判定結果である。図７（ｃ）で“Ｐ”と示した位置の画素が、上限値をＣ、下限値を８とする判定基準に合格した画素であり、“Ｆ”と示した位置の画素が不合格の画素である。
【００４１】
このような本実施形態によれば、ＣＭＯＳイメージセンサ１００から出力されるｎビットの画素データを２値ずつ区分し、各区分に応じた２ｎ−１個のメモリエリアに、その区分にもとづくデータを書き込むことにより、判定基準に対する画素値の大小を判定するとき、１つのメモリエリア、もしくは２つのメモリエリアと各区分内をさらに区分する区分内区分データＭ０が書き込まれたメモリエリアｍ０を読み出すだけで、全画素の良否判定を一括して行うことができる。これにより、良否判定に要する時間を短縮することができる。
【００４２】
（第２の実施形態）
図８は、第２の実施の形態の半導体試験装置の構成の例を示すブロック図である。
【００４３】
本実施形態の半導体試験装置２は、第１の実施の形態の半導体試験装置１に、演算部２１を追加したものである。
【００４４】
演算部２１は、白キズ検査などで必要な、検査対象画素の周辺画素のメディアン値を算出する。
【００４５】
この演算部２１のメディアン値算出動作について、図９を用いて説明する。
【００４６】
図９（ａ）に、試験対象のＣＭＯＳイメージセンサ１００の画素部１０１の各画素の画素値の例を示す。ここでは、図９（ａ）に示す検査対象画素周辺の８画素からメディアン値を算出するものとする。この場合、メディアン値算出対象画素が８画素であるので、その上位から４番目と５番目の画素値の平均により、メディアン値が求められる。
【００４７】
そこで、演算部２１は、図９（ｂ）に示すように、メモリエリアｍ８から順次メモリエリアを読み出し、そのメモリエリアに至って初めて検出した“１”の個数をカウントし、その累積数がメディアン値算出に必要な個数５に達するまで、メモリエリアの読み出しを続ける。
【００４８】
この例では、メモリエリアｍ８での“１”の検出数は０、累積数０、メモリエリアｍ７での検出数１、累積数１、メモリエリアｍ６での検出数３、累積数４、メモリエリアｍ５での検出数２、累積数６、となる。
【００４９】
メモリエリアｍ５での累積数が６となったので、演算部２１は、メモリエリアの読み出しを停止する。
【００５０】
このメモリエリアの読み出しで、上位から４番目の画素値は、“１”検出の累積数が４となったメモリエリアｍ６に含まれることがわかる。
【００５１】
このメモリエリアｍ６で初めて“１”が検出される画素値は、ＣかＢのいずれかである。そこで、その画素値を確定するために、演算部２１は、図９（ｂ）に示すように、メモリエリアｍ０の対応する位置の値とのＡＮＤ演算を行う。このＡＮＤ演算により“１”となる画素値はＣであり、“０”となる画素値はＢである。
【００５２】
したがって、この場合、メモリエリアｍ６には、画素値Ｃが２個、画素値Ｂが１個含まれており、上位から４番目の画素値はＢであることがわかる。
【００５３】
また、上述のメモリエリアの読み出しで、上位から５番目の画素値は、“１”検出の累積数が６となったメモリエリアｍ５に含まれることがわかる。
【００５４】
このメモリエリアｍ５で初めて“１”が検出される画素値は、Ａか９のいずれかである。そこで、その画素値を確定するために、演算部２１は、図９（ｃ）に示すように、メモリエリアｍ０の対応する位置の値とのＡＮＤ演算を行う。このＡＮＤ演算により“１”となる画素値はＡであり、“０”となる画素値は９である。
【００５５】
したがって、この場合、メモリエリアｍ５には、画素値Ａが１個、画素値９が１個含まれており、上位から５番目の画素値はＡであることがわかる。
【００５６】
以上の結果より、演算部２１は、この周辺８画素のメディアン値を
メディアン値＝（Ｂ＋Ａ）／２
として算出する。
【００５７】
このような本実施形態によれば、メモリエリアｍ８から、そのメモリエリアに至って初めて検出した“１”の累積数がメディアン値検出に必要な個数となるまで、メモリエリアの読み出しを順次行い、そのメディアン値検出に必要な個数に達したときのメモリエリアのデータ値およびメモリエリアｍ０のデータ値から、メディアン値を算出することができる。これにより、通常メディアン値の算出に必要なデータの比較演算やデータのソーティングを行う必要がなく、メディアン値算出に要する時間を短縮することができる。
【００５８】
以上説明した少なくとも１つの実施形態の半導体試験装置によれば、ＣＭＯＳイメージセンサの試験時間を短縮することができる。
【００５９】
また、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６０】
１、２  半導体試験装置
１１  区分け処理部
１２  メモリ部
１３  書き込みデータ生成部
２１  演算部
ｍ０〜ｍ２ｎ−１  メモリエリア
ＩＶ１〜ＩＶ４  インバータ
ＡＮ１〜ＡＮ８  ＡＮＤゲート
ＯＲ１〜ＯＲ７  ＯＲゲート
Ｔ１１〜Ｔ１７、Ｔ２１〜Ｔ２８  ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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