(57)【要約】【課題】パンチスルー耐圧が高い半導体装置及びその製造方法を提供する。【解決手段】実施形態に係る半導体装置は、第１導電形の半導体基板と、前記半導体基板の上層部分を複数の能動領域に区画する素子分離絶縁体と、各前記能動領域の上部に相互に離隔して形成された第２導電形のソース層及びドレイン層と、前記半導体基板上における前記ソース層と前記ドレイン層との間の領域の直上域に設けられたゲート電極と、前記半導体基板と前記ゲート電極との間に設けられたゲート絶縁膜と、前記素子分離絶縁体上に設けられたシールドゲートと、第１導電形であり、実効的な不純物濃度が前記半導体基板の実効的な不純物濃度よりも高く、一部が前記素子分離絶縁体の下面に接し、前記ゲート電極の直下域及び前記シールドゲートの直下域には形成されていないパンチスルーストッパ層と、を備える。【選択図】図２
2013179194.tif 000002
【特許請求の範囲】
【請求項１】
第１導電形の半導体基板と、
前記半導体基板の上層部分を、第１方向及び前記第１方向に交差した第２方向に沿ってマトリクス状に配列された複数の能動領域に区画する素子分離絶縁体と、
各前記能動領域の上部に形成され、前記第１方向において相互に離隔した第２導電形のソース層及びドレイン層と、
前記半導体基板上における前記ソース層と前記ドレイン層との間の領域の直上域に設けられ、金属層を含むゲート電極と、
前記半導体基板と前記ゲート電極との間に設けられたゲート絶縁膜と、
前記素子分離絶縁体上に設けられ、上方から見た形状が格子状であり、金属層を含むシールドゲートと、
第１導電形であり、実効的な不純物濃度が前記半導体基板の実効的な不純物濃度よりも高く、一部が前記素子分離絶縁体の下面に接し、前記素子分離絶縁体の角部を覆い、前記ゲート電極の直下域及び前記シールドゲートの直下域には形成されていないパンチスルーストッパ層と、
を備え、
前記パンチスルーストッパ層における前記半導体基板の上面に対して垂直な方向に沿った第１導電形不純物の濃度プロファイルは、前記素子分離絶縁体との界面において最大値をとる半導体装置。
【請求項２】
第１導電形の半導体基板と、
前記半導体基板の上層部分を複数の能動領域に区画する素子分離絶縁体と、
各前記能動領域の上部に相互に離隔して形成された第２導電形のソース層及びドレイン層と、
前記半導体基板上における前記ソース層と前記ドレイン層との間の領域の直上域に設けられたゲート電極と、
前記半導体基板と前記ゲート電極との間に設けられたゲート絶縁膜と、
前記素子分離絶縁体上に設けられたシールドゲートと、
第１導電形であり、実効的な不純物濃度が前記半導体基板の実効的な不純物濃度よりも高く、一部が前記素子分離絶縁体の下面に接し、前記ゲート電極の直下域及び前記シールドゲートの直下域には形成されていないパンチスルーストッパ層と、
を備えた半導体装置。
【請求項３】
前記ゲート電極及び前記シールドゲートは、それぞれ金属層を有する請求項２記載の半導体装置。
【請求項４】
前記パンチスルーストッパ層は、前記素子分離絶縁体の角部を覆っている請求項２または３に記載の半導体装置。
【請求項５】
前記パンチスルーストッパ層における前記半導体基板の上面に対して垂直な方向に沿った第１導電形不純物の濃度プロファイルは、前記素子分離絶縁体との界面において最大値をとる請求項２〜４のいずれか１つに記載の半導体装置。
【請求項６】
第１導電形の半導体基板の上層部分を複数の能動領域に区画する素子分離絶縁体、各前記能動領域の一方向中央部の直上域に配置されたゲート絶縁膜、前記ゲート絶縁膜の直上域に配置されたゲート電極、及び、前記素子分離絶縁体上に配置されたシールドゲートを形成する工程と、
第１導電形不純物を、前記素子分離絶縁体を貫通し、前記ゲート電極及び前記シールドゲートを貫通しない加速電圧でイオン注入する工程と、
各前記能動領域の上部における前記ゲート電極の直下域に相当する領域を挟む位置に、第２導電形のソース層及びドレイン層を形成する工程と、
を備えた半導体装置の製造方法。
【請求項７】
前記ゲート電極及び前記シールドゲートにそれぞれ金属層を形成する請求項６記載の半導体装置の製造方法。
【請求項８】
前記イオン注入する工程において、前記加速電圧を、イオン注入された前記第１導電形不純物の前記半導体基板の上面に対して垂直な方向に沿った濃度プロファイルのピークが、前記半導体基板と前記素子分離絶縁体との界面又は前記素子分離絶縁体内に位置するような加速電圧とする請求項６または７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
通常、半導体基板に複数の高耐圧トランジスタを並べて形成する場合には、高耐圧トランジスタ間を素子分離絶縁体（ＳＴＩ：shallow trench isolation）によって分離する。しかしながら、近年、半導体装置の微細化に伴い、ＳＴＩの幅も狭小化している。このため、隣り合う高耐圧トランジスタの空乏層同士が接触して、パンチスルーリークが発生してしまう場合がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１８１６９４号公報
【特許文献２】特開２０１１−１９２８４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、パンチスルー耐圧が高い半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１導電形の半導体基板と、前記半導体基板の上層部分を複数の能動領域に区画する素子分離絶縁体と、各前記能動領域の上部に相互に離隔して形成された第２導電形のソース層及びドレイン層と、前記半導体基板上における前記ソース層と前記ドレイン層との間の領域の直上域に設けられたゲート電極と、前記半導体基板と前記ゲート電極との間に設けられたゲート絶縁膜と、前記素子分離絶縁体上に設けられたシールドゲートと、第１導電形であり、実効的な不純物濃度が前記半導体基板の実効的な不純物濃度よりも高く、一部が前記素子分離絶縁体の下面に接し、前記ゲート電極の直下域及び前記シールドゲートの直下域には形成されていないパンチスルーストッパ層と、を備える。
【０００６】
実施形態に係る半導体装置の製造方法は、第１導電形の半導体基板の上層部分を複数の能動領域に区画する素子分離絶縁体、各前記能動領域の一方向中央部の直上域に配置されたゲート絶縁膜、前記ゲート絶縁膜の直上域に配置されたゲート電極、及び、前記素子分離絶縁体上に配置されたシールドゲートを形成する工程と、第１導電形不純物を、前記素子分離絶縁体を貫通し、前記ゲート電極及び前記シールドゲートを貫通しない加速電圧でイオン注入する工程と、各前記能動領域の上部における前記ゲート電極の直下域に相当する領域を挟む位置に、第２導電形のソース層及びドレイン層を形成する工程と、を備える。
【図面の簡単な説明】
【０００７】
【図１】実施形態に係る半導体装置を例示する平面図である。
【図２】（ａ）〜（ｃ）は、本実施形態に係る半導体装置を例示する断面図である。
【図３】横軸に上下方向の位置をとり、縦軸にボロン濃度をとって、ＳＴＩ及びパンチスルーストッパ層におけるボロン濃度プロファイルを例示するグラフ図である。
【図４】（ａ）〜（ｃ）は、実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ、本発明の実施形態について説明する。
図１は、本実施形態に係る半導体装置を例示する平面図であり、
図２（ａ）〜（ｃ）は、本実施形態に係る半導体装置を例示する断面図であり、（ａ）は図１に示すＡ−Ａ’線による断面図であり、（ｂ）は図１に示すＢ−Ｂ’線による断面図であり、（ｃ）は図１に示すＣ−Ｃ’線による断面図であり、
図３は、横軸に上下方向の位置をとり、縦軸にボロン濃度をとって、ＳＴＩ及びパンチスルーストッパ層におけるボロン濃度プロファイルを例示するグラフ図である。
なお、図１においては、図を見やすくするために、ＳＴＩ以外の絶縁部分の図示を省略し、導電部分のみを示している。
本実施形態に係る半導体装置は、例えば、不揮発性半導体記憶装置であり、例えば、ＮＡＮＤ型フラッシュメモリである。
【０００９】
図１及び図２（ａ）〜（ｃ）に示すように、本実施形態に係る半導体装置１においては、シリコン基板１０が設けられている。シリコン基板１０においては、少なくとも上層部分の導電形はｐ形である。シリコン基板１０の上層部分には、素子分離絶縁体（ＳＴＩ：shallow trench isolation）１１が選択的に設けられており、ＳＴＩ１１により、シリコン基板１０の上層部分が複数の能動領域１２に区画されている。また、上方から見て、ＳＴＩ１１の形状は格子状であり、従って、能動領域１２はマトリクス状に配列されている。上方から見て、各能動領域１２の形状は長方形である。以下、能動領域１２の配列方向のうち、能動領域１２の短手方向を「Ｘ方向」とし、能動領域１２の長手方向を「Ｙ方向」とする。また、シリコン基板１０の上面に対して垂直な方向を「Ｚ方向」とする、Ｘ方向、Ｙ方向及びＺ方向は、相互に直交している。
【００１０】
能動領域１２の上部には、ｎ形のソース層１３及びｎ形のドレイン層１４が形成されている。上方（Ｚ方向）から見て、ソース層１３及びドレイン層１４は能動領域１２のＹ方向両端部に配置されており、相互に離隔している。能動領域１２におけるソース層１３とドレイン層１４との間の領域には、ｐ形のチャネル領域１５が形成されている。ソース層１３とチャネル領域１５との間にはｎ−形のエクステンション領域１３ａが形成されており、ドレイン層１４とチャネル領域１５との間にはｎ−形のエクステンション領域１４ａが形成されている。
【００１１】
ＳＴＩ１１の上面の一部には、凸部１１ａが形成されている。上方から見て、凸部１１ａは、ＳＴＩ１１の各部の幅方向中央部、及び能動領域１２のＹ方向中央部から見てＸ方向両側の領域に配置されている。
シリコン基板１０上におけるチャネル領域１５の直上域には、ゲート積層体２１が設けられている。上方から見て、ゲート積層体２１の形状はＸ方向に延びる短冊状であり、能動領域１２を横断している。ゲート積層体２１においては、下層側から順に、ゲート絶縁膜２２及びゲート電極２３が積層されている。ゲート絶縁膜２２は、例えばシリコン酸化物により形成されている。ゲート電極２３においては、下層側から順に、ポリシリコン層２３ａ、電極間絶縁層（Inter Poly Dielectric：ＩＰＤ層）２３ｂ、ポリシリコン層２３ｃ及び金属層２３ｄが積層されている。ＩＰＤ層２３ｂは、例えば、シリコン酸化層及びシリコン窒化層が積層された積層絶縁膜である。ＩＰＤ層２３ｂには、Ｘ方向に延びるスリット２３ｅが形成されており、ポリシリコン層２３ｃはスリット２３ｅを介してポリシリコン層２３ａに接続されている。また、ゲート積層体２１のＸ方向両端部において、ＩＰＤ層２３ｂ、ポリシリコン層２３ｃ及び金属層２３ｄは、ＳＴＩ１１の凸部１１ａ上に乗り上げている。上述の構成により、各能動領域１２にはそれぞれ１つの電界効果型トランジスタＴｒが形成されている。トランジスタＴｒは、例えば、ＮＡＮＤ型フラッシュメモリの周辺回路を構成するトランジスタであり、例えば、ロウデコーダを構成するトランジスタである。
【００１２】
ＳＴＩ１１の凸部１１ａ上には、シールドゲート２６が設けられている。シールドゲート２６においては、下層側から順に、ＩＰＤ層２６ａ、ポリシリコン層２６ｂ及び金属層２６ｃが積層されている。凸部１１ａ及びシールドゲート２６により、シールド積層体２８が形成されている。上方から見て、シールド積層体２８の形状は、ＳＴＩ１１と同様な格子状である。すなわち、Ｘ方向及びＹ方向におけるシールド積層体２８の配列周期はＳＴＩ１１の配列周期と等しく、上方から見て、シールド積層体２８はＳＴＩ１１の内部に位置している。
【００１３】
ゲート積層体２１及びシールド積層体２８の側面上には、絶縁性の側壁２９が設けられている。ゲート積層体２１のＹ方向に向いた側面上の側壁２９は、エクステンション領域１３ａ及び１４ａの直上域に配置されている。
【００１４】
そして、シリコン基板１０の内部には、パンチスルーストッパ層３１が形成されている。パンチスルーストッパ層３１の大部分は、ＳＴＩ１１よりも下方に位置している。パンチスルーストッパ層３１には、ｐ形不純物、すなわち、アクセプタとなる不純物として、例えばボロンが導入されており、パンチスルーストッパ層３１の導電形はｐ形である。パンチスルーストッパ層３１の実効的な不純物濃度は、周囲のシリコン基板１０の実効的な不純物濃度よりも高く、ソース層１３及びドレイン層１４の実効的な不純物濃度よりも低く、チャネル領域１５の実効的な不純物濃度と同程度である。
【００１５】
なお、本明細書において「実効的な不純物濃度」とは、半導体材料の導電に寄与する不純物の濃度をいい、例えば、半導体材料にドナーとなる不純物（ｎ形不純物）とアクセプタとなる不純物（ｐ形不純物）の双方が含有されている場合には、ドナーとアクセプタの相殺分を除いた分の濃度をいう。
【００１６】
図１及び図２（ａ）〜（ｃ）に示すように、パンチスルーストッパ層３１はＳＴＩ１１の下面１１ｂに接し、ゲート電極２３の直下域を除く領域、及び、シールドゲート２６の直下域を除く領域に形成されている。また、パンチスルーストッパ層３１は、ＳＴＩ１１の下面１１ｂ側の角部１１ｃの一部を覆っている。なお、図１においては、パンチスルーストッパ層３１が形成されている領域は、ドットを付して示している。
【００１７】
図３に示すように、パンチスルーストッパ層３１における上下方向（Ｚ方向）に沿ったボロンの濃度プロファイルＰＢは、ＳＴＩ１１とパンチスルーストッパ層３１との界面３９において最大値Ｃｍａｘをとり、下方にいくほど減少する。なお、パンチスルーストッパ層３１内においては、ボロンの濃度が高い部分ほど、抵抗率が低い。
【００１８】
また、図２（ａ）〜（ｃ）に示すように、シリコン基板１０上には、例えばシリコン酸化物からなる層間絶縁膜３５が設けられている。層間絶縁膜３５は、ゲート積層体２１及びシールド積層体２８を覆っている。層間絶縁膜３５内におけるソース層１３及びドレイン層１４の直上域には、例えば各２本のコンタクト３６が設けられている。
【００１９】
次に、本実施形態に係る半導体装置の製造方法について説明する。
図４（ａ）〜（ｃ）は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
図４（ａ）〜（ｃ）が示す断面領域は、図２（ａ）が示す断面領域に相当する。
【００２０】
先ず、図４（ａ）に示す構造体を作製する。すなわち、シリコン基板１０の上層部分にＳＴＩ１１が形成され、ＳＴＩ１１の上面に凸部１１ａが形成され、凸部１１ａ上にシールドゲート２６が形成され、能動領域１２の最上層部にチャネル領域１５が形成され、能動領域１２のＹ方向中央部の直上域にゲート積層体２１が形成された構造体を作製する。ゲート積層体２１においては、ゲート絶縁膜２２及びゲート電極２３を積層する。なお、例えば、ゲート電極２３のポリシリコン層２３ａは、メモリセル（図示せず）の浮遊ゲート電極と同時に形成する。ゲート電極２３のＩＰＤ層２３ｂ及びシールドゲート２６のＩＰＤ層２６ａは、メモリセルのＩＰＤ層と同時に形成する。ゲート電極２３のポリシリコン層２３ｃ及び金属層２３ｄ、並びにシールドゲート２６のポリシリコン層２６ｂ及び金属層２６ｃは、メモリセルの制御ゲート電極と同時に形成する。
【００２１】
次に、図４（ｂ）に示すように、複数のトランジスタＴｒを形成する予定の領域全体を露出させるようなレジストマスク（図示せず）を形成し、これをマスクとしてボロンをイオン注入する。このイオン注入の加速電圧は、ボロンがＳＴＩ１１を貫通し、且つ、ゲート電極２３及びシールドゲート２６を貫通しないような加速電圧とし、また、イオン注入されたボロンのＺ方向に沿った濃度プロファイルのピークが、シリコン基板１０とＳＴＩ１１との界面３９、又は、界面３９よりも少し上方のＳＴＩ１１内に位置するような加速電圧とする。
【００２２】
これにより、ゲート電極２３及びシールドゲート２６がマスクとなり、シリコン基板１０の内部におけるゲート電極２３の直下域及びシールドゲート２６の直下域を除く領域に、パンチスルーストッパ層３１が形成される。このとき、パンチスルーストッパ層３１の大部分はＳＴＩ１１の下方に位置し、パンチスルーストッパ層３１のうち、ＳＴＩ１１の直下域に形成された部分は、ＳＴＩ１１の下面１１ｂに接する。
【００２３】
また、図３に示すように、ＳＴＩ１１及びパンチスルーストッパ層３１におけるＺ方向に沿ったボロン濃度プロファイルＰＢは、界面３９又はその少し上方のＳＴＩ１１内に１つのピークを持つ。このため、パンチスルーストッパ層３１内においては、ボロン濃度プロファイルＰＢは界面３９において最大値をとり、下方に向かうにつれて減少する。
【００２４】
次に、同じレジストマスク及びゲート電極２３をマスクとしてドナーとなる不純物（ｎ形不純物）をイオン注入することにより、能動領域１２の上層部分であって、ゲート電極２３の直下域を除く領域に、ｎ−形のエクステンション領域１３ａ及び１４ａを形成する。なお、このｎ形不純物はＳＴＩ１１を貫通しないため、ＳＴＩ１１の直下域には注入されない。
【００２５】
次に、図４（ｃ）に示すように、全体に絶縁膜を形成し、例えばＲＩＥ（reactive ion etching：反応性イオンエッチング）等の異方性エッチングを施すことにより、ゲート積層体２１及びシールド積層体２８の側面上に側壁２９を形成する。次に、ゲート積層体２１及び側壁２９をマスクとしてドナーとなる不純物をイオン注入することにより、能動領域１２の上層部分におけるゲート積層体２１の直下域及び側壁２９の直下域を除く領域に、ソース層１３及びドレイン層１４を形成する。なお、この不純物はＳＴＩ１１を貫通しないため、ＳＴＩ１１の直下域には注入されない。
【００２６】
次に、図２（ａ）〜（ｃ）に示すように、全面に例えばシリコン酸化物等の絶縁材料を堆積させ、ＣＭＰ（chemical mechanical polishing：化学的機械研磨）等の平坦化処理を施すことにより、シリコン基板１０上に層間絶縁膜３５を形成する。次に、層間絶縁膜３５内に、ソース層１３及びドレイン層１４に到達するように、コンタクト３６を形成する。このようにして、半導体装置１が製造される。
【００２７】
次に、本実施形態の作用効果について説明する。
本実施形態に係る半導体装置１において、仮に、パンチスルーストッパ層３１が設けられていないと、隣り合う２つのトランジスタＴｒのうち、一方のトランジスタＴｒのソース層１３に高電位が印加された場合に、このトランジスタＴｒのソース層１３と他方のトランジスタＴｒのドレイン層１４との間で、電流経路ＩＰＴに沿ってパンチスルー現象が発生する可能性が高い。
【００２８】
しかしながら、本実施形態においては、電流経路ＩＰＴに介在する位置にパンチスルーストッパ層３１が設けられているため、パンチスルーの発生を抑制することができる。また、シールドゲート２６が設けられているため、このシールドゲート２６に定電位を印加することにより、隣り合う２つのトランジスタＴｒ間に形成される電界を緩和することができる。これによっても、パンチスルーの発生を抑制することができる。
【００２９】
特に、本実施形態においては、パンチスルーストッパ層３１が、シリコン基板１０におけるＳＴＩ１１の下面１１ｂに接する部分に形成されている。また、パンチスルーストッパ層３１は、ソース層１３の直下域及びドレイン層１４の直下域にも形成されている。このため、パンチスルーストッパ層３１は、電流経路ＩＰＴにおいて、長い距離にわたって存在している。これにより、空乏層がパンチスルーストッパ層３１を貫通しにくくなると共に、電子電流に対するポテンシャルバリアが厚くなり、パンチスルーを効果的に抑制することができる。
【００３０】
また、本実施形態においては、ＳＴＩ１１上にシールドゲート２６が形成されており、シールドゲート２６の直下域にはパンチスルーストッパ層３１が形成されていない。これにより、電流経路ＩＰＴにおいて、パンチスルーストッパ層３１は、相互に分断された２ヶ所の領域に形成されている。従って、電流経路ＩＰＴ上に４枚のｐｎ界面が介在する。このため、隣り合う２つのトランジスタＴｒのうち、一方のトランジスタＴｒのソース層１３と、他方のトランジスタＴｒのドレイン層１４との間で、空乏層がつながりにくくなる。これによっても、パンチスルーの発生を抑制することができる。
【００３１】
更に、本実施形態においては、ゲート電極２３の直下域にパンチスルーストッパ層３１が形成されていない。このため、チャネル領域１５の内部及び直下域には、パンチスルーストッパ層３１が形成されていない。従って、パンチスルーストッパ層３１の存在により、トランジスタＴｒのしきい値が変動することを回避できる。
【００３２】
更にまた、本実施形態においては、パンチスルーストッパ層３１におけるボロンの濃度プロファイルＰＢは、ＳＴＩ１１とパンチスルーストッパ層３１との界面３９において最大値Ｃｍａｘをとる。これにより、シリコン基板１０において、パンチスルー電流がより多く流れる界面３９の近傍において、ボロンの濃度を高くすることができる。この結果、パンチスルーをより効果的に抑制することができる。
【００３３】
更にまた、本実施形態においては、パンチスルーストッパ層３１がＳＴＩ１１の下面１１ｂ側の角部１１ｃの一部を覆っている。これにより、角部１１ｃにおける電界の集中を緩和することができる。
【００３４】
また、本実施形態においては、ＳＴＩ１１を貫通し、ゲート電極２３及びシールドゲート２６を貫通しないような加速電圧で、ボロンをイオン注入することにより、パンチスルーストッパ層３１を形成している。このとき、例えば、エクステンション領域１３ａ及び１４ａを形成するためのイオン注入の際に用いるレジストマスクを使用している。このように、本実施形態においては、パンチスルーストッパ層３１を形成するための専用のリソグラフィ工程を設けることなく、ゲート電極２３及びシールドゲート２６をマスクとして、パンチスルーストッパ層３１を自己整合的に精度よく形成することができる。この結果、耐圧信頼性が高い半導体装置１を低コストで製造することができる。
【００３５】
更に、本実施形態においては、ゲート電極２３に金属層２３ｂを設け、シールドゲート２６に金属層２６ｂを設けている。これにより、パンチスルーストッパ層３１を形成するために注入されるボロンがゲート電極２３及びシールドゲート２６を貫通しにくくなる。このため、ボロンをイオン注入する際に、加速電圧のマージンを広くとることができる。また、ゲート電極２３及びシールドゲート２６の配線抵抗を低減することができる。
【００３６】
なお、パンチスルーストッパ層３１に含まれる不純物はボロンには限定されない。また、上述の実施形態においては、トランジスタＴｒがｎチャネル形トランジスタであり、パンチスルーストッパ層３１をｐ形とする例を示したが、トランジスタをｐチャネル形トランジスタとし、パンチスルーストッパ層をｎ形としてもよい。
【００３７】
以上説明した実施形態によれば、パンチスルー耐圧が高い半導体装置及びその製造方法を実現することができる。
【００３８】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【符号の説明】
【００３９】
１：半導体装置、１０：シリコン基板、１１：ＳＴＩ（素子分離絶縁体）、１１ａ：凸部、１１ｂ：下面、１１ｃ：角部、１２：能動領域、１３：ソース層、１３ａ：エクステンション領域、１４：ドレイン層、１４ａ：エクステンション領域、１５：チャネル領域、２１：ゲート積層体、２２：ゲート絶縁膜、２３：ゲート電極、２３ａ：ポリシリコン層、２３ｂ：ＩＰＤ層、２３ｃ：ポリシリコン層、２３ｄ：金属層、２３ｅ：スリット、２６：シールドゲート、２６ａ：ＩＰＤ層、２６ｂ：ポリシリコン層、２６ｃ：金属層、２８：シールド積層体、２９：側壁、３１：パンチスルーストッパ層、３５：層間絶縁膜、３６：コンタクト、３９：界面、Ｃｍａｘ：最大値、ＩＰＴ：電流経路、ＰＢ：ボロン濃度プロファイル、Ｔｒ：トランジスタ
【図１】
2013179194.tif 000003
【図２】
2013179194.tif 000004
【図３】
2013179194.tif 000005
【図４】
2013179194.tif 000006