(57)【要約】【課題】電源電位の供給が遮断されたときでもコンフィギレーションデータの保持が可能で、低消費電力化が可能なプログラマブルロジックデバイス用の半導体チップを提供する。また、該半導体チップを用いた半導体装置を提供する。【解決手段】電源電位の供給が遮断されたときでもコンフィギレーションデータの保持が可能で、低消費電力化が可能な半導体チップであって、該半導体チップにトランジスタと、該トランジスタに接続するパッドを設ける。該トランジスタは、該トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドバンドギャップ半導体である酸化物半導体材料を用いて構成する。【選択図】図１
2013254951.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成されたゲート電極、ソース電極、及びドレイン電極を有するトランジスタと、前記トランジスタを覆う絶縁膜と、を有した半導体チップであって、
前記半導体チップは、
前記半導体チップの上面または下面のいずれか一方または両方に形成された第１乃至第３のパッドを有し、
前記第１のパッドは、前記ゲート電極と電気的に接続され、
前記第２のパッドは、前記ソース電極と電気的に接続され、
前記第３のパッドは、前記ドレイン電極と電気的に接続される
ことを特徴とする半導体チップ。
【請求項２】
請求項１において、
前記半導体チップを貫通する貫通電極を有し、
前記貫通電極の一方と接続される第４のパッドと、前記貫通電極の他方と接続される第５のパッドを有する
ことを特徴とする半導体チップ。
【請求項３】
請求項１または請求項２において、
前記トランジスタは、チャネル形成領域に酸化物半導体を有する
ことを特徴とする半導体チップ。
【請求項４】
論理回路を構成している複数の論理ブロックが形成された第１の半導体チップと、
前記第１の半導体チップと積層して接続される第２の半導体チップと、を有し、
前記第２の半導体チップが、請求項１乃至請求項３のいずれか一に記載の半導体チップである
ことを特徴とする半導体装置。
【請求項５】
請求項４において、
前記第１の半導体チップまたは前記第２の半導体チップのいずれか一方または両方に、前記複数の論理ブロックの接続を制御するプログラマブルスイッチが形成される
ことを特徴とする半導体装置。
【請求項６】
請求項４または請求項５において、
前記第１の半導体チップまたは前記第２の半導体チップのいずれか一方または両方に、前記第２の半導体チップの電源電位を制御する電源制御ブロックが形成される
ことを特徴とする半導体装置。
【請求項７】
論理回路を構成している第１の論理ブロックが形成された第１の半導体チップと、
前記第１の半導体チップと積層して接続される第２の半導体チップと、
論理回路を構成している第２の論理ブロックが形成された第３の半導体チップと、を有し、
前記第１の半導体チップと前記第３の半導体チップが前記第２の半導体チップを介して積層して接続され、
前記第２の半導体チップが、請求項１乃至請求項３のいずれか一に記載の半導体チップである
ことを特徴とする半導体装置。
【請求項８】
請求項７において、
前記第１の半導体チップ、前記第２の半導体チップ、または前記第３の半導体チップの中から選ばれた少なくとも一に、第１の論理ブロックと第２の論理ブロック間の接続を制御するプログラマブルスイッチが形成される
ことを特徴とする半導体装置。
【請求項９】
請求項７または請求項８において、
前記第１の半導体チップ、前記第２の半導体チップ、または前記第３の半導体チップの中から選ばれた少なくとも一に、前記第２の半導体チップの電源電位を制御する電源制御ブロックが形成される
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で開示する発明は、半導体チップ及び該半導体チップを有する半導体装置に関する。
【背景技術】
【０００２】
ＬＳＩの大規模化、プロセスの複雑化に伴い、異種の半導体チップを１つのパッケージに収納するＳＩＰ（Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ）という手法が広まりつつある。この手法により、他の半導体チップとの混載や、異種の半導体チップとの混載等の多機能化を進める事が可能となる。例えば、該半導体チップに対し、電極の位置や形状、実装構造を工夫する提案がなされている（例えば、特許文献１）。
【０００３】
また、ＬＳＩやＩＣに代表される半導体集積回路は、製造時に回路構成を固定され、製造後に回路構成を変更することはできない。これに対して、プログラマブルロジックデバイス（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）と呼ばれる半導体集積回路は、複数の論理回路からなる論理ブロックを単位として、各論理ブロックが配線を介して電気的に接続される構造となっている。
【０００４】
プログラマブルロジックデバイスでは、各論理ブロックの回路構成を電気信号によって制御することができる。これにより、プログラマブルロジックデバイスは、製造後も設計変更を行うことが可能となるので、プログラマブルロジックデバイスを用いることにより、半導体集積回路の設計、開発に費やされる期間およびコストを大幅に削減させることができる。
【０００５】
また、プログラマブルロジックデバイスは、各論理ブロック間の配線の交差部に設けられている、メモリ部に格納されたデータ（コンフィギュレーションデータ）に従ってスイッチの切換を行うプログラマブルスイッチによって各論理ブロックの接続を制御している。つまり、各論理ブロック間の配線接続を制御するプログラマブルスイッチにデータをプログラミングすることで、プログラマブルロジックデバイスの回路構成を変更することができる（例えば、特許文献２）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−１８８３８１号公報
【特許文献２】特開２００４−３１２７０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、プログラマブルロジックデバイスにおいて、各論理ブロック間の配線接続を制御するプログラマブルスイッチのメモリ部に揮発性メモリを用いる場合、電源電位の供給が遮断された時に、メモリ部に格納されていたコンフィギュレーションデータが失われることになる。これにより、電源投入の度に、当該揮発性メモリにコンフィギュレーションデータを毎回書き込む必要がある。よって、電源投入を行ってからプログラマブルロジックデバイスを動作させるまでに大きな遅延時間が生じる。つまり、プログラマブルスイッチのメモリ部に揮発性メモリを用いたプログラマブルロジックデバイスにおいては、電源電位の供給を一時的に遮断する、所謂ノーマリーオフの駆動方法を行うことが困難である。
【０００８】
また、各論理ブロック間の配線接続を制御するプログラマブルスイッチのメモリ部にフローティングゲートトランジスタを用いてメモリ部の不揮発化を図る場合（例えば、フラッシュメモリなど）、ノーマリーオフの駆動方法を用いて電源電位の供給を一時的に遮断することで、コンフィギュレーションデータは保持される。しかし、データを書き込む際にはフローティングゲートに電子を注入するので、高い電位が必要となり、書き込みに長い時間を必要とするという問題があった。
【０００９】
また、複数の論理回路からなる論理ブロックと、該論理ブロック間の接続を制御するプログラマブルスイッチと、該プログラマブルスイッチのメモリ部を１つの半導体チップに形成すると製造工程が複雑になるという問題があった。
【００１０】
上述の問題に鑑み、電源電位の供給が遮断されたときでもコンフィギレーションデータの保持が可能で、低消費電力化が可能なプログラマブルロジックデバイス用の半導体チップを提供することを課題の一とする。また、該半導体チップを用いた半導体装置を提供することを課題の一とする。
【課題を解決するための手段】
【００１１】
開示する発明の一態様は、電源電位の供給が遮断されたときでもコンフィギレーションデータの保持が可能で、低消費電力化が可能なプログラマブルロジックデバイス用の半導体チップであって、該半導体チップにトランジスタと、該トランジスタに接続するパッドを設ける。該トランジスタは、該トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドバンドギャップ半導体である酸化物半導体材料を用いて構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、電源電位の供給が遮断されたときでもコンフィギレーションデータを保持することが可能となる。また、プログラマブルロジックデバイス用の半導体チップを独立して作製することができるため、他の半導体チップ、または異種の半導体チップとの混載が容易となる。より詳細には、以下の通りである。
【００１２】
本発明の一態様は、基板と、基板上に形成されたゲート電極、ソース電極、及びドレイン電極を有するトランジスタと、トランジスタを覆う絶縁膜と、を有したプログラマブルロジックデバイス用の半導体チップであって、半導体チップは、半導体チップの上面または下面のいずれか一方または両方に形成された第１乃至第３のパッドを有し、第１のパッドは、ゲート電極と電気的に接続され、第２のパッドは、ソース電極と電気的に接続され、第３のパッドは、ドレイン電極と電気的に接続されることを特徴とする半導体チップである。
【００１３】
上記構成において、半導体チップを貫通する貫通電極を有し、貫通電極の一方と接続される第４のパッドと、貫通電極の他方と接続される第５のパッドを有しても良い。
【００１４】
また、上記構成において、トランジスタは、チャネル形成領域に酸化物半導体を有すると好ましい。
【００１５】
ワイドバンドギャップ半導体である酸化物半導体を用いてトランジスタを構成することで、トランジスタのオフ電流を十分に小さくすることができる。したがって、電源電位の供給が遮断されたときでもコンフィギレーションデータを保持することが可能となる。
【００１６】
また、本発明の他の一態様は、論理回路を構成している複数の論理ブロックが形成された第１の半導体チップと、第１の半導体チップと積層して接続される第２の半導体チップと、を有し、第２の半導体チップが、上記構成の半導体チップであることを特徴とする半導体装置である。
【００１７】
第１の半導体チップと、第２の半導体チップと、をそれぞれ独立して製造することができるため、製造工程を簡略化させることができる。したがって、製造コストを低減させることができる。また、第１の半導体チップと第２の半導体チップを積層して接続することで、半導体チップの面積を縮小することができる。
【００１８】
また、第１の半導体チップと第２の半導体チップが異なる材料により製造する場合、本発明の一態様が好適な構成となる。例えば、第１の半導体チップがシリコンを有するトランジスタにより形成し、第２の半導体チップが酸化物半導体を有するトランジスタにより形成する場合において、シリコンを有するトランジスタと、酸化物半導体を有するトランジスタで最適な製造工程が異なる。
【００１９】
例えば、シリコンを有するトランジスタの場合、比較的高いプロセス温度（例えば、４５０℃以上）にも対応することが可能である。また、該シリコン中の欠陥を回復するために、例えば水素化処理等が必要となる場合がある。一方、酸化物半導体を有するトランジスタの場合、比較的低い温度（例えば、４５０℃未満）でも優れた電気特性のトランジスタが得られる。ただし、酸化物半導体においては、上述したシリコン中の欠陥を回復するための水素は該酸化物半導体の膜中に混入するとドナーとなり、トランジスタの電気特性に悪影響を与える。したがって、第１の半導体チップと第２の半導体チップを異なる半導体チップで製造することにより、上述した各トランジスタの最適な製造工程を行うことができ、各々のトランジスタが最良の特性とすることが可能となる。
【００２０】
また、上記構成において、第１の半導体チップまたは第２の半導体チップのいずれか一方または両方に、複数の論理ブロックの接続を制御するプログラマブルスイッチが形成されると良い。
【００２１】
また、上記構成において、第１の半導体チップまたは第２の半導体チップのいずれか一方または両方に、第２の半導体チップの電源電位を制御する電源制御ブロックが形成されると良い。
【００２２】
また、本発明の他の一態様は、論理回路を構成している第１の論理ブロックが形成された第１の半導体チップと、第１の半導体チップと積層して接続される第２の半導体チップと、論理回路を構成している第２の論理ブロックが形成された第３の半導体チップと、を有し、第１の半導体チップと第３の半導体チップが第２の半導体チップを介して積層して接続され、第２の半導体チップが、上記構成の半導体チップであることを特徴とする半導体装置である。
【００２３】
第１の半導体チップと、第２の半導体チップと、第３の半導体チップをそれぞれ独立して製造することができるため、製造工程を簡略化させることができる。したがって、製造コストを低減させることができる。また、第１の半導体チップと第２の半導体チップと第３の半導体チップを積層して接続することで、半導体チップの面積を縮小することができる。
【００２４】
上記構成において、第１の半導体チップ、第２の半導体チップ、または第３の半導体チップの中から選ばれた少なくとも一に、第１の論理ブロックと第２の論理ブロック間の接続を制御するプログラマブルスイッチが形成されると良い。
【００２５】
また、上記構成において、第１の半導体チップ、第２の半導体チップ、または第３の半導体チップの中から選ばれた少なくとも一に、第２の半導体チップの電源電位を制御する電源制御ブロックが形成されると良い。
【発明の効果】
【００２６】
電源電位の供給が遮断されたときでもコンフィギレーションデータの保持が可能で、低消費電力化が可能なプログラマブルロジックデバイス用の半導体チップを提供することができる。また、該半導体チップを用いた半導体装置を提供することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の一態様の半導体チップを説明する図。
【図２】本発明の一態様の半導体チップを説明する図。
【図３】本発明の一態様の半導体チップに用いることのできるトランジスタを説明する図。
【図４】本発明の一態様の半導体チップの作製工程を示す図。
【図５】本発明の一態様の半導体チップの作製工程を示す図。
【図６】本発明の一態様の半導体チップを説明するブロック図。
【図７】本発明の一態様の半導体チップを説明するブロック図。
【図８】本発明の一態様の半導体チップを説明するブロック図。
【図９】本発明の一態様の半導体装置を説明する図。
【図１０】携帯用の電子機器のブロック図。
【図１１】電子書籍のブロック図。
【発明を実施するための形態】
【００２８】
以下では、実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２９】
なお、本明細書等において、「ソース」または「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れかわることがある。このため、本明細書等においては、「ソース」または「ドレイン」の用語は入れかえて用いることができるものとする。
【００３０】
また、本明細書等において、「電気的に接続」とは、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は接続対象間での電気信号の授受を可能とするものであれば、特に制限はない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【００３１】
また、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも図面等に開示された位置、大きさ、範囲などに限定されない。また、図面等において、同一部分または同様な機能を有する部分においては、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００３２】
また、本明細書等において、第１または第２などとして付される序数詞は便宜上用いるものであって、工程順または積層順を示すものではない。また、本明細書等において発明を特定するための事項として固有の名称を示すものではない。また、これらの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。
【００３３】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体チップについて、図１を用いて説明する。
【００３４】
図１（Ａ）に本実施の形態の半導体チップ１００ａの構成を示す。図１（Ａ）に示す半導体チップ１００ａは、基板１０２と、基板１０２上に形成されたゲート電極１０４、ソース電極１１０、及びドレイン電極１１２を有するトランジスタ１５０と、トランジスタ１５０を覆う絶縁膜１１４、１１６と、を有したプログラマブルロジックデバイス用の半導体チップであって、半導体チップ１００ａは、半導体チップ１００ａの下面に形成された第１のパッド１２０と、半導体チップ１００ａの上面に形成された第２のパッド１２２及び第３のパッド１２４と、を有し、第１のパッド１２０は、ゲート電極１０４と電気的に接続され、第２のパッド１２２は、ソース電極１１０と電気的に接続され、第３のパッド１２４は、ドレイン電極１１２と電気的に接続されている。
【００３５】
なお、本明細書等において、半導体チップの上面及び下面とは、トランジスタが形成される基板側を下面とし、トランジスタを覆う絶縁膜側を上面とする。
【００３６】
また、図１（Ｂ）に本実施の形態の半導体チップ１００ｂの構成を示す。図１（Ｂ）に示す半導体チップ１００ｂは、基板１０２と、基板１０２上に形成されたゲート電極１０４、ソース電極１１０、及びドレイン電極１１２を有するトランジスタ１５０と、トランジスタ１５０を覆う絶縁膜１１４、１１６と、を有したプログラマブルロジックデバイス用の半導体チップであって、半導体チップ１００ｂは、半導体チップ１００ｂの下面に形成された第１のパッド１２０及び第２のパッド１２２と、半導体チップ１００ｂの上面に形成された第３のパッド１２４と、を有し、第１のパッド１２０は、ゲート電極１０４と電気的に接続され、第２のパッド１２２は、ソース電極１１０と電気的に接続され、第３のパッド１２４は、ドレイン電極１１２と電気的に接続されている。
【００３７】
図１（Ａ）及び図１（Ｂ）に示すように、第１乃至第３のパッドは、半導体チップの上面または下面のいずれか一方または両方に形成してもよく、実施者が適宜最適な面、及び位置に形成することができる。
【００３８】
また、図１（Ａ）及び図１（Ｂ）に示す半導体チップ（半導体チップ１００ａ及び半導体チップ１００ｂ）は、ゲート電極１０４上に形成されたゲート絶縁膜１０６と、ゲート絶縁膜１０６上に形成された半導体膜１０８と、ゲート電極１０４と第１のパッド１２０を接続する接続電極１２１と、ソース電極１１０と第２のパッド１２２を接続する接続電極１２３と、ドレイン電極１１２と第３のパッド１２４を接続する接続電極１２５と、を有する構成とすると好ましい。
【００３９】
このように、１つの半導体チップにトランジスタを形成し、該トランジスタに接続された第１乃至第３のパッドを設けることで、他の半導体チップまたは異種の半導体チップと接続させることができる。したがって、本実施の形態の半導体チップと、他の半導体チップまたは異種の半導体チップと、を混載することで多機能な半導体チップとすることができる。また、特に本実施の形態の半導体チップは、プログラマブルロジックデバイス用の半導体チップとして用い、該プログラマブルロジックデバイスのプログラマブルスイッチのメモリ部として用いると好ましい。
【００４０】
次に、図１（Ａ）及び図１（Ｂ）に示す半導体チップと異なる形態について、図１（Ｃ）を用いて説明を行う。
【００４１】
図１（Ｃ）に本実施の形態の半導体チップ１００ｃの構成を示す。図１（Ｃ）に示す半導体チップ１００ｃは、基板１０２と、基板１０２上に形成されたゲート電極１０４、ソース電極１１０、及びドレイン電極１１２を有するトランジスタ１６０と、トランジスタ１６０を覆う絶縁膜１１４、１１６と、を有した半導体チップであって、半導体チップ１００ｃは、半導体チップ１００ｃの下面に形成された第１のパッド１２０、第２のパッド１２２、及び第３のパッド１２４と、を有し、第１のパッド１２０は、ゲート電極１０４と電気的に接続され、第２のパッド１２２は、ソース電極１１０と電気的に接続され、第３のパッド１２４は、ドレイン電極１１２と電気的に接続されている。また、半導体チップ１００ｃは、半導体チップ１００ｃを貫通する貫通電極１３０を有し、貫通電極１３０の一方と接続される第４のパッド１３２と、貫通電極１３０の他方と接続される第５のパッド１３４を有する。
【００４２】
また、図１（Ｃ）に示す半導体チップ（半導体チップ１００ｃ）は、ゲート電極１０４上に形成されたゲート絶縁膜１０６と、ゲート絶縁膜１０６上に形成された半導体膜１０８と、ゲート電極１０４と第１のパッド１２０を接続する接続電極１２１と、ソース電極１１０と第２のパッド１２２を接続する接続電極１２３と、ドレイン電極１１２と第３のパッド１２４を接続する接続電極１２５と、を有する構成とすると好ましい。
【００４３】
図１（Ｃ）に示す半導体チップ１００ｃのような構成とすることで、複数の半導体チップを、半導体チップ１００ｃを介して接続する際に、第４のパッド１３２及び第５のパッド１３４により接続させることができる。
【００４４】
また、図１（Ａ）乃至図１（Ｃ）に示す半導体チップ（半導体チップ１００ａ、１００ｂ、１００ｃ）の各々のパッドに半田バンプを有する構成としても良い。図１（Ａ）乃至図１（Ｃ）に示す半導体チップに半田バンプを有する構成を図２に示す。
【００４５】
図２（Ａ）に示す半導体チップ１０１ａは、図１（Ａ）に示す半導体チップ１００ａの各々のパッドに半田バンプ１３６、１３８、１４０を有する構成である。また、図２（Ｂ）に示す半導体チップ１０１ｂは、図１（Ｂ）に示す半導体チップ１００ｂの各々のパッドに半田バンプ１３６、１３８、１４０を有する構成である。また、図２（Ｃ）に示す半導体チップ１０１ｃは、図１（Ｃ）に示す半導体チップ１００ｃの各々のパッドに半田バンプ１３６、１３８、１４０、１４２、１４４を有する構成である。このような構成とすることで、他の半導体チップまたは異種の半導体チップと接続させるのに好適である。
【００４６】
ここで、図１（Ａ）乃至図１（Ｃ）に示すトランジスタ１５０、１６０には、オフ電流が極めて小さいトランジスタを適用する。例えば、半導体膜１０８に、酸化物半導体等のワイドバンドギャップ半導体を用いる。このようなオフ電流が極めて小さいトランジスタをトランジスタ１５０、１６０に適用すると、トランジスタ１５０、１６０をオフ状態とすることで、ソース電極１１０及びドレイン電極１１２に、それぞれ接続される第２のパッド１２２及び第３のパッド１２４の電位を極めて長時間にわたって保持することが可能である。換言すると、第２のパッド１２２及び第３のパッド１２４に接続される外部の電位を極めて長時間にわたって保持することも可能である。したがって、トランジスタ１５０、１６０を用いた半導体チップ１００ａ〜１００ｃは、プログラマブルロジックデバイスのプログラマブルスイッチのメモリ部として用いることができる。
【００４７】
また、本明細書等においては、特にプログラマブルロジックデバイスのプログラマブルスイッチのメモリ部として図１（Ａ）乃至図１（Ｃ）に示す半導体チップを用いる構成について例示するが、これに限定されない。上述のように、本発明の一態様である半導体チップは、第２のパッド１２２及び第３のパッド１２４に接続される外部の電位を極めて長時間にわたって保持することが可能であるため、例えば、プログラマブルロジックデバイス用の電源電圧の接続を制御するスイッチ、アナログセンサーの接続を制御するスイッチ、レジスタの接続を制御するスイッチ、またはキャパシタの接続を制御するスイッチ等のメモリ部としても用いることができる。
【００４８】
なお、図１（Ａ）乃至図１（Ｃ）に示すトランジスタ１５０、１６０については、ボトムゲート型（逆スタガ型）のトランジスタについて説明したが、トランジスタの構造は、これに限定されない。例えば、図３（Ａ）乃至図３（Ｄ）に示すトランジスタの構造などを適用することができる。
【００４９】
図３（Ａ）に示すトランジスタ２５０は、基板２０２上に形成されたゲート電極２０４ａと、ゲート電極２０４ａ上に形成されたゲート絶縁膜２０６ａと、ゲート絶縁膜２０６ａ上に形成された半導体膜２０８ａと、半導体膜２０８ａ上に形成されたチャネル保護膜２０９と、ゲート絶縁膜２０６ａ、半導体膜２０８ａ、及びチャネル保護膜２０９上に形成されたソース電極２１０ａ及びドレイン電極２１２ａと、を有する。また、該トランジスタ２５０を覆う絶縁膜２１６ａを備える構成としても良い。
【００５０】
トランジスタ２５０は、トランジスタ１５０、１６０と比較し、チャネル保護膜２０９が形成された構造である。チャネル保護膜２０９を形成することにより、ソース電極２１０ａ、及びドレイン電極２１２ｂの加工の際に半導体膜２０８ａの損傷を抑制することができるので、好適である。
【００５１】
図３（Ｂ）に示すトランジスタ２６０は、基板２０２上に形成されたゲート電極２０４ｂと、ゲート電極２０４ｂ上に形成されたゲート絶縁膜２０６ｂと、ゲート絶縁膜２０６ｂ上に形成されたソース電極２１０ｂ及びドレイン電極２１２ｂと、ゲート絶縁膜２０６ｂ、ソース電極２１０ｂ、及びドレイン電極２１２ｂ上に形成された半導体膜２０８ｂと、を有する。また、該トランジスタ２６０を覆う絶縁膜２１６ｂを備える構成としても良い。
【００５２】
トランジスタ２６０は、トランジスタ１５０、１６０と比較し、半導体膜２０８ｂに対するソース電極２１０ｂ、及びドレイン電極２１２ｂの位置が異なる。トランジスタ２６０のように、半導体膜２０８ｂの下部で半導体膜２０８ｂとソース電極２１０ｂ、及びドレイン電極２１２ｂを接触させる構造としてもよい。
【００５３】
図３（Ｃ）に示すトランジスタ２７０は、基板２０２上に形成された半導体膜２０８ｃと、基板２０２、及び半導体膜２０８ｃ上に形成されたゲート絶縁膜２０６ｃと、ゲート絶縁膜２０６ｃ上に形成されたゲート電極２０４ｃと、ゲート絶縁膜２０６ｃ、及びゲート電極２０４ｃ上に形成された層間絶縁膜２１５と、ゲート絶縁膜２０６ｃ、および層間絶縁膜２１５に設けられた開口部を介して半導体膜２０８ｃに電気的に接続されたソース電極２１０ｃ、及びドレイン電極２１２ｃと、を有する。また、該トランジスタ２７０を覆う絶縁膜２１６ｃを備える構成としても良い。
【００５４】
トランジスタ２７０は、トランジスタ１５０、１６０と比較し、半導体膜２０８ｃに対するゲート電極２０４ｃの位置が異なり、所謂トップゲート型のトランジスタである。トップゲート型のトランジスタを採用することでトランジスタの微細化が可能となるので、好適である。また、図３（Ｃ）において図示していないが、ゲート電極２０４ｃをマスクとして、半導体膜２０８ｃに不純物を導入し、抵抗の異なる半導体膜２０８ｃとしてもよい。また、ゲート電極２０４ｃの側面にサイドウォール絶縁膜等を設けてもよい。
【００５５】
図３（Ｄ）に示すトランジスタ２８０は、基板２０２上に形成されたソース電極２１０ｄ、及びドレイン電極２１２ｄと、基板２０２、ソース電極２１０ｄ、及びドレイン電極２１２ｄ上に形成された半導体膜２０８ｄと、半導体膜２０８ｄ、ソース電極２１０ｄ、及びドレイン電極２１２ｄ上に形成されたゲート絶縁膜２０６ｄと、ゲート絶縁膜２０６ｄ上に形成されたゲート電極２０４ｄと、を有する。また、該トランジスタ２８０を覆う絶縁膜２１６ｄを備える構成としても良い。
【００５６】
トランジスタ２８０は、トランジスタ１５０、１６０と比較し、半導体膜２０８ｄに対するゲート電極２０４ｄの位置が異なり、トップゲート型のトランジスタである。また、図３（Ｃ）に示すトランジスタ２７０との違いは、半導体膜２０８ｄに対するソース電極２１０ｄ、及びドレイン電極２１２ｄの位置が異なる。
【００５７】
図３（Ａ）乃至図３（Ｄ）に示すように、本実施の形態の半導体チップに用いることのできるトランジスタの構造については、実施者が適宜最適な構造を選択することができる。また、図３（Ａ）乃至図３（Ｄ）に示す絶縁膜２１６ａ、２１６ｂ、２１６ｃ、２１６ｄは、１層のみ図示しているが、必要に応じて異なる絶縁膜を２層以上積層させた構成としてもよい。
【００５８】
次に図１（Ａ）に示す半導体チップ１００ａの作製方法について、図４及び図５を用いて説明を行う。
【００５９】
まず、基板１０２を準備する。その後、基板１０２上にレジストマスク１７２を形成し、該レジストマスク１７２をマスクとしてエッチングを行い、スルーホール１７４を形成する（図４（Ａ）参照）。
【００６０】
基板１０２に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などの基板を用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することも可能である。また、基板１０２として、可撓性基板を用いてもよい。
【００６１】
なお、基板１０２が導電性の基板（例えば、Ｓｉウェハー等）の場合においては、スルーホール１７４内に絶縁膜などを形成してもよい。また、基板１０２上に下地絶縁膜として、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、またはこれらの混合材料を含む膜から選ばれた一、または複数の膜などを形成してもよい。
【００６２】
次に、スルーホール１７４内に接続電極１２１を形成する（図４（Ｂ）参照）。
【００６３】
接続電極１２１は、銀、銅等に代表される導電性ペースト等の導電性材料をスルーホール１７４内に充填してもよいし、導電性材料をスパッタリング法等により基板１０２、及びスルーホール１７４に形成した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理を行い、不要の領域の導電性材料を除去することで形成できる。また、接続電極１２１となる導電性材料として、ＷＦ６ガスとＳｉＨ４ガスからＣＶＤ法でタングステンシリサイドを形成し、開口部に該タングステンシリサイドからなる導電膜を埋め込むことで、接続電極１２１を形成してもよい。
【００６４】
次に、基板１０２、及び接続電極１２１上に導電膜を形成し、該導電膜の一部分を選択的にエッチングし、ゲート電極１０４を形成する。その後、基板１０２、及びゲート電極１０４上にゲート絶縁膜１０６を形成する（図４（Ｃ）参照）。
【００６５】
ゲート電極１０４としては、例えば、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料、またはこれらを主成分とする合金材料を用いることができる。また、ゲート電極に用いる導電膜としては、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、インジウムスズ酸化物（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する場合がある）、インジウム亜鉛酸化物（Ｉｎ２Ｏ３−ＺｎＯ）、または、これらの金属酸化物材料にシリコン、または酸化シリコンを含有させたものを用いることができる。ゲート電極１０４に用いる導電膜は、上記の材料を用いて単層、または積層して形成することができる。形成方法も特に限定されず、蒸着法、ＰＥ−ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。
【００６６】
ゲート絶縁膜１０６としては、酸化シリコン、酸化ガリウム、酸化アルミニウム、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、または窒化酸化シリコン等を用いることができる。また、ゲート絶縁膜１０６は、のちに形成される半導体膜１０８が酸化物半導体膜である場合、半導体膜１０８と接する部分において過剰酸素を含む絶縁膜とすることが好ましい。特に、ゲート絶縁膜１０６は、膜中に少なくとも化学量論的組成を超える量の酸素が存在することが好ましく、例えば、ゲート絶縁膜１０６として、酸化シリコン膜を用いる場合には、ＳｉＯ２＋α（ただし、α＞０）とすることが好ましい。本実施の形態では、ゲート絶縁膜１０６として、ＳｉＯ２＋α（ただし、α＞０）である酸化シリコン膜を用いる。この酸化シリコン膜をゲート絶縁膜１０６として用いることで、半導体膜１０８として用いる酸化物半導体膜に酸素を供給することができ、電気特性を良好にすることができる。
【００６７】
また、ゲート絶縁膜１０６の膜厚は、例えば１ｎｍ以上５００ｎｍ以下とすることができる。なお、ゲート絶縁膜１０６の作製方法に特に限定はないが、例えば、スパッタリング法、ＭＢＥ法、ＰＥ−ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いてゲート絶縁膜１０６を作製することができる。
【００６８】
次に、ゲート絶縁膜１０６上に半導体膜を形成し、該半導体膜の一部分を選択的にエッチングし、半導体膜１０８を形成する（図４（Ｄ）参照）。
【００６９】
半導体膜１０８としては、オフ電流を十分に小さくすることができる材料、例えば、シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い、ワイドバンドギャップ半導体である酸化物半導体材料を用いて構成する。ワイドバンドギャップ半導体の一例として、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）などの化合物半導体、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体などの金属酸化物でなる酸化物半導体などを適用することができる。
【００７０】
半導体膜１０８として用いることのできる酸化物半導体膜は、単層構造であってもよいし、積層構造であってもよい。また、非晶質構造であってもよいし、結晶性であってもよい。酸化物半導体膜を非晶質構造とする場合には、後の作製工程において、酸化物半導体膜に熱処理を行うことによって、結晶性の酸化物半導体膜としてもよい。非晶質の酸化物半導体膜を結晶化させる熱処理の温度は、２５０℃以上７００℃以下、好ましくは、４００℃以上、より好ましくは５００℃以上、さらに好ましくは５５０℃以上とする。なお、当該熱処理は、作製工程における他の熱処理を兼ねることも可能である。
【００７１】
本実施の形態においては、半導体膜１０８として、２０ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯ）を用いる。
【００７２】
酸化物半導体膜の成膜方法は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、プラズマＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。
【００７３】
酸化物半導体膜を成膜する際、できる限り酸化物半導体膜に含まれる水素濃度を低減させることが好ましい。水素濃度を低減させるには、例えば、スパッタリング法を用いて成膜を行う場合には、スパッタリング装置の成膜室内に供給する雰囲気ガスとして、水素、水、水酸基又は水素化物などの不純物が除去された高純度の希ガス（代表的にはアルゴン）、酸素、及び希ガスと酸素との混合ガスを適宜用いる。
【００７４】
また、成膜室内の残留水分を除去しつつ水素及び水が除去されたスパッタリングガスを導入して成膜を行うことで、成膜された酸化物半導体膜の水素濃度を低減させることができる。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプは、例えば、水素分子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等の排気能力が高いため、クライオポンプを用いて排気した成膜室で成膜された酸化物半導体膜に含まれる不純物の濃度を低減できる。
【００７５】
なお、本実施の形態では、酸化物半導体膜として、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１の金属酸化物ターゲットを用い、スパッタリング法により成膜する。ただし、酸化物半導体膜に用いることのできるターゲットは、これらのターゲット材料、及び組成に限定されるものではない。また、酸化物半導体膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下においてスパッタリング法により形成することができる。
【００７６】
また、酸化物半導体膜に用いることのできるターゲットは、単結晶、多結晶等の結晶性を有するターゲットが好ましい。結晶性を有するターゲットを用いることにより、形成された薄膜も結晶性を有し、特に形成された薄膜においては、ｃ軸に配向された結晶となりやすい。
【００７７】
また、酸化物半導体膜は、成膜直後において、化学量論的組成より酸素が多い過飽和の状態とすることが好ましい。例えば、スパッタリング法を用いて酸化物半導体膜を成膜する場合、成膜ガスの酸素の占める割合が多い条件で成膜することが好ましく、特に酸素雰囲気（酸素ガス１００％）で成膜を行うことが好ましい。例えば、酸化物半導体膜として、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯ）を用い、成膜ガスの酸素の占める割合が多い条件（特に酸素ガス１００％の雰囲気）で成膜すると、成膜温度を３００℃以上としても、膜中からＺｎの放出が抑えられる。
【００７８】
また、酸化物半導体膜を上述した原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１の金属酸化物ターゲットを用いて形成した場合、ターゲットの組成と、基板上に形成される薄膜の組成と、が異なる場合がある。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の金属酸化物ターゲットを用いた場合、成膜条件にも依存するが、薄膜である酸化物半導体膜の組成が、原子数比でＩｎ：Ｇａ：Ｚｎ＝１：１：０．６〜０．８となる場合がある。これは、酸化物半導体膜の成膜中において、Ｚｎが昇華する、またはＩｎ、Ｇａ、Ｚｎの各成分のスパッタリングレートが異なるためだと考えられる。
【００７９】
したがって、所望の組成の薄膜を形成したい場合においては、予め金属酸化物ターゲットの組成を調整する必要がある。例えば、薄膜である酸化物半導体膜の組成を、原子数比でＩｎ：Ｇａ：Ｚｎ＝１：１：１とする場合においては、金属酸化物ターゲットの組成を、原子数比でＩｎ：Ｇａ：Ｚｎ＝１：１：１．５とすればよい。すなわち、金属酸化物ターゲットのＺｎの含有率を予め大きくすればよい。ただし、ターゲットの組成は、上記数値に限定されず、成膜条件や、形成される薄膜の組成により適宜調整することができる。また、金属酸化物ターゲットのＺｎの含有率を大きくすることにより、得られる薄膜の結晶性が向上するため好ましい。
【００８０】
また、酸化物半導体膜をスパッタリング法で成膜する場合、成膜に用いる金属酸化物ターゲットの相対密度は、９０％以上１００％以下、好ましくは９５％以上、更に好ましくは９９．９％以上とする。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体膜を緻密な膜とすることができる。
【００８１】
酸化物半導体膜に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を有することが好ましい。
【００８２】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００８３】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【００８４】
なお、ここで、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【００８５】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【００８６】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【００８７】
しかし、これらに限られず、必要とする電気特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする電気特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
【００８８】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低くすることにより移動度を上げることができる。
【００８９】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
【００９０】
また、酸化物半導体膜は、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜であることが好ましい。
【００９１】
また、酸化物半導体膜は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。
【００９２】
ＣＡＡＣ−ＯＳは、例えば、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像で、結晶部を確認することができる場合がある。ＣＡＡＣ−ＯＳに含まれる結晶部は、例えば、ＴＥＭによる観察像で、一辺１００ｎｍの立方体内に収まる大きさであることが多い。また、ＣＡＡＣ−ＯＳは、ＴＥＭによる観察像で、結晶部と結晶部との境界を明確に確認できない場合がある。また、ＣＡＡＣ−ＯＳは、ＴＥＭによる観察像で、粒界（グレインバウンダリーともいう。）を明確に確認できない場合がある。ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、不純物が偏析することが少ない。また、ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、欠陥準位密度が高くなることが少ない。また、ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、電子移動度の低下が小さい。
【００９３】
ＣＡＡＣ−ＯＳは、例えば、複数の結晶部を有し、当該複数の結晶部においてｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っている場合がある。また、ＣＡＡＣ−ＯＳは、例えば、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用い、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、配向を示す２θが３１°近傍のピークが現れる場合がある。また、ＣＡＡＣ−ＯＳは、例えば、電子線回折像で、スポット（輝点）が観測される場合がある。なお、特に、ビーム径が１０ｎｍφ以下、または５ｎｍφ以下の電子線を用いて得られる電子線回折像を、極微電子線回折像と呼ぶ。また、ＣＡＡＣ−ＯＳは、例えば、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが揃っていない場合がある。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない場合がある。
【００９４】
ＣＡＡＣ−ＯＳに含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。
【００９５】
また、ＣＡＡＣ−ＯＳは、例えば、欠陥準位密度を低減することで形成することができる。酸化物半導体において、例えば、酸素欠損があるとは欠陥準位密度が増加する。酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。ＣＡＡＣ−ＯＳを形成するためには、例えば、酸化物半導体に酸素欠損を生じさせないことが重要となる。従って、ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体である。または、ＣＡＡＣ−ＯＳは、酸素欠損の少ない酸化物半導体である。
【００９６】
不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる場合がある。従って、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない場合がある。また、高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、キャリアトラップが少ない場合がある。従って、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる場合がある。なお、酸化物半導体のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、欠陥準位密度の高い酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性が不安定となる場合がある。
【００９７】
また、高純度真性または実質的に高純度真性であるＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
【００９８】
酸化物半導体は、例えば多結晶を有してもよい。なお、多結晶を有する酸化物半導体を、多結晶酸化物半導体と呼ぶ。多結晶酸化物半導体は複数の結晶粒を含む。多結晶酸化物半導体は、例えば、非晶質部を有している場合がある。
【００９９】
酸化物半導体は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体は、完全な非晶質ではない。
【０１００】
微結晶酸化物半導体は、例えば、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体に含まれる結晶部は、例えば、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、例えば、１ｎｍ以上１０ｎｍ以下の微結晶をナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶ。ナノ結晶を有する酸化物半導体を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。また、ｎｃ−ＯＳは、例えば、ＴＥＭによる観察像では、結晶部と結晶部との境界を明確に確認できない場合がある。また、ｎｃ−ＯＳは、例えば、明確な粒界を有さないため、不純物が偏析することが少ない。また、ｎｃ−ＯＳは、例えば、明確な粒界を有さないため、欠陥準位密度が高くなることが少ない。また、ｎｃ−ＯＳは、例えば、明確な粒界を有さないため、電子移動度の低下が小さい。
【０１０１】
ｎｃ−ＯＳは、例えば、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域）において原子配列に周期性を有する場合がある。また、ｎｃ−ＯＳは、例えば、結晶部と結晶部との間で規則性がないため、巨視的には原子配列に周期性が見られない場合、または長距離秩序が見られない場合がある。従って、ｎｃ−ＯＳは、例えば、分析方法によっては、非晶質酸化物半導体と区別が付かない場合がある。ｎｃ−ＯＳは、例えば、ＸＲＤ装置を用い、結晶部よりも大きいビーム径のＸ線でｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、配向を示すピークが検出されない場合がある。また、ｎｃ−ＯＳは、例えば、結晶部よりも大きいビーム径（例えば、２０ｎｍφ以上、または５０ｎｍφ以上）の電子線を用いる電子線回折像では、ハローパターンが観測される場合がある。また、ｎｃ−ＯＳは、例えば、結晶部と同じか結晶部より小さいビーム径（例えば、１０ｎｍφ以下、または５ｎｍφ以下）の電子線を用いる極微電子線回折像では、スポットが観測される場合がある。また、ｎｃ−ＯＳの極微電子線回折像は、例えば、円を描くように輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳの極微電子線回折像は、例えば、当該領域内に複数のスポットが観測される場合がある。
【０１０２】
ｎｃ−ＯＳは、微小な領域において原子配列に周期性を有する場合があるため、非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、結晶部と結晶部との間で規則性がないため、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
【０１０３】
なお、酸化物半導体が、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体の二種以上を有する混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、ＣＡＡＣ−ＯＳの領域、のいずれか二種以上の領域を有する場合がある。また、混合膜は、例えば、非晶質酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、ＣＡＡＣ−ＯＳの領域、のいずれか二種以上の領域の積層構造を有する場合がある。
【０１０４】
また、酸化物半導体膜として、ＣＡＡＣ−ＯＳ膜を適用する場合、該ＣＡＡＣ−ＯＳ膜を得る方法としては、三つ挙げられる。一つ目は、成膜温度を１００℃以上４５０℃以下、更に好ましくは１５０℃以上４００℃以下として酸化物半導体層の成膜を行い、表面に概略垂直にｃ軸配向させる方法である。二つ目は、酸化物半導体層を薄い膜厚で成膜した後、２００℃以上７００℃以下の熱処理を行い、表面に概略垂直にｃ軸配向させる方法である。三つ目は、一層目として薄い膜厚で成膜した後、２００℃以上７００℃以下の熱処理を行い、二層目の成膜を行い、表面に概略垂直にｃ軸配向させる方法である。
【０１０５】
なお、酸化物半導体膜として、ＣＡＡＣ−ＯＳ膜以外の結晶性を有する酸化物半導体膜（単結晶または微結晶）を成膜する場合には、成膜温度は特に限定されない。
【０１０６】
また、酸化物半導体膜は、エネルギーギャップが２．８ｅＶ乃至３．２ｅＶであり、シリコンのエネルギーギャップ１．１ｅＶと比較して大きい。また、酸化物半導体膜の真性キャリア密度は、１０−９／ｃｍ３であり、シリコンの真性キャリア密度の１０１１／ｃｍ３と比較して極めて小さい。
【０１０７】
また、酸化物半導体膜の多数キャリア（電子）は、トランジスタのソースから流れるのみである。また、チャネル形成領域を完全空乏化することが可能であるため、トランジスタのオフ電流を極めて小さくすることが可能である。酸化物半導体膜を用いたトランジスタのオフ電流は、室温において、１０ｙＡ／μｍ以下、８５℃〜９５℃においても、１ｚＡ／μｍ以下となり、極めて小さい。
【０１０８】
また、酸化物半導体膜は、複数の酸化物半導体が積層された構造でもよい。例えば、酸化物半導体膜を、第１の酸化物半導体と第２の酸化物半導体の積層として、第１の酸化物半導体と第２の酸化物半導体に、異なる組成の金属酸化物を用いてもよい。例えば、第１の酸化物半導体に三元系金属の酸化物を用い、第２の酸化物半導体に二元系金属の酸化物を用いてもよい。また、第１の酸化物半導体と第２の酸化物半導体を、どちらも三元系金属の酸化物としてもよい。
【０１０９】
また、第１の酸化物半導体と第２の酸化物半導体の構成元素を同一とし、両者の組成を異ならせてもよい。例えば、第１の酸化物半導体の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１とし、第２の酸化物半導体の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２としてもよい。また、第１の酸化物半導体の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、第２の酸化物半導体の原子数比をＩｎ：Ｇａ：Ｚｎ＝２：１：３としてもよい。
【０１１０】
この時、第１の酸化物半導体と第２の酸化物半導体のうち、ゲート電極に近い側（チャネル側）の酸化物半導体のＩｎとＧａの含有率をＩｎ＞Ｇａとするとよい。またゲート電極から遠い側（バックチャネル側）の酸化物半導体のＩｎとＧａの含有率をＩｎ≦Ｇａとするとよい。酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることによりｓ軌道のオーバーラップが多くなる傾向があるため、Ｉｎ＞Ｇａの組成となる酸化物はＩｎ≦Ｇａの組成となる酸化物と比較して高い移動度を備える。また、ＧａはＩｎと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、Ｉｎ≦Ｇａの組成となる酸化物はＩｎ＞Ｇａの組成となる酸化物と比較して安定した特性を備える。したがって、チャネル側にＩｎ＞Ｇａの組成となる酸化物半導体を適用し、バックチャネル側にＩｎ≦Ｇａの組成となる酸化物半導体を適用することで、トランジスタの移動度および信頼性をさらに高めることが可能となる。
【０１１１】
また、酸化物半導体膜を積層した場合、第１の酸化物半導体と第２の酸化物半導体に、結晶性の異なる酸化物半導体を適用してもよい。すなわち、単結晶酸化物半導体、多結晶酸化物半導体、非晶質酸化物半導体、または結晶性を有する酸化物半導体（例えば、ＣＡＡＣ−ＯＳ膜）を適宜組み合わせた構成としてもよい。また、第１の酸化物半導体と第２の酸化物半導体の少なくともどちらか一方に、非晶質酸化物半導体を適用すると、酸化物半導体の内部応力や外部からの応力を緩和し、トランジスタの特性ばらつきが低減され、トランジスタの信頼性をさらに高めることが可能となる。一方で、非晶質酸化物半導体は水素などのドナーとなる不純物を吸収しやすく、また、酸素欠損が生じやすいためｎ型化されやすい。このため、チャネル側の酸化物半導体は、結晶性を有する酸化物半導体（例えば、ＣＡＡＣ−ＯＳ膜）を適用することが好ましい。
【０１１２】
また、酸化物半導体膜の成膜前に、酸化物半導体膜の被成膜面に平坦化処理を行ってもよい。平坦化処理としては、特に限定されないが、研磨処理（例えば、ＣＭＰ法）、ドライエッチング処理、及びプラズマ処理を用いることができる。
【０１１３】
プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法をいう。なお、アルゴンに代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリングを行うと、酸化物半導体膜の被成膜面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。
【０１１４】
平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限定されず、酸化物半導体膜の被成膜面の凹凸状態に合わせて適宜設定すればよい。
【０１１５】
また、酸化物半導体膜を形成後、当該酸化物半導体膜に含まれる過剰な水素（水や水酸基を含む）を低減または除去（脱水化または脱水素化）するための熱処理を行うことが好ましい。
【０１１６】
上記熱処理としては、熱処理の温度が、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下、または基板の歪み点未満とする。例えば、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体膜に対して真空（減圧）雰囲気下６５０℃において１時間の加熱処理を行う。
【０１１７】
なお、熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置等のＲＴＡ装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。なお、熱処理装置としてＧＲＴＡ装置を用いる場合には、その処理時間が短いため、６５０℃〜７００℃の高温に加熱した不活性ガス中で基板を加熱してもよい。
【０１１８】
この熱処理によって、酸化物半導体膜からｎ型の導電性を付与する不純物である水素を低減、より好ましくは除去することができる。また、この熱処理によって、ゲート絶縁膜１０６に含まれる酸素が酸化物半導体膜へと供給される。酸化物半導体膜の脱水化または脱水素化処理によって同時に離脱する酸素をゲート絶縁膜１０６から供給することによって、酸化物半導体膜の酸素欠損を補填することが可能である。
【０１１９】
また、熱処理で酸化物半導体膜を加熱した後、加熱温度を維持、またはその加熱温度から徐冷しながら同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガスまたは一酸化二窒素ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する酸素ガスまたは一酸化二窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガスまたは一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガスまたは一酸化二窒素ガスの作用により、脱水化または脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体膜構成する主成分材料である酸素を供給することによって、酸化物半導体膜を高純度化及びｉ型（真性）化することができる。
【０１２０】
脱水化または脱水素化のための熱処理は、トランジスタ１５０の作製工程の他の熱処理と兼ねてもよい。
【０１２１】
次に、ゲート絶縁膜１０６、及び半導体膜１０８上に導電膜を形成し、該導電膜の一部分を選択的にエッチングし、ソース電極１１０、及びドレイン電極１１２を形成する。なお、この段階でトランジスタ１５０が形成される（図５（Ａ）参照）。
【０１２２】
ソース電極１１０、及びドレイン電極１１２に用いることのできる導電膜としては、後の加熱処理に耐えられる材料を用いる。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側、上側の一方、または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜、またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。
【０１２３】
また、ソース電極１１０、及びドレイン電極１１２に用いる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
【０１２４】
次に、トランジスタ１５０上（より詳しくは、半導体膜１０８、ソース電極１１０、及びドレイン電極１１２上）に絶縁膜１１４、１１６を形成する（図５（Ｂ）参照）。
【０１２５】
絶縁膜１１４としては、無機絶縁膜を用いることが好ましく、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ガリウム膜、酸化ハフニウム膜などの酸化物絶縁膜を単層、または積層して用いればよい。また、上述の酸化物絶縁膜上に、窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、窒化酸化アルミニウム膜などの窒化物絶縁膜の単層、または積層をさらに形成してもよい。例えば、スパッタリング法を用いて、ゲート電極１０４側から順に酸化シリコン膜、及び酸化アルミニウム膜の積層を形成する。
【０１２６】
また、絶縁膜１１４として、緻密性の高い無機絶縁膜を設けてもよい。例えば、スパッタリング法により酸化アルミニウム膜を形成する。酸化アルミニウム膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすることによって、トランジスタ１５０に安定な電気特性を付与することができる。膜密度はラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、Ｘ線反射率測定法（ＸＲＲ：Ｘ−Ｒａｙ  Ｒｅｆｌｅｃｔｉｏｎ）によって測定することができる。
【０１２７】
トランジスタ１５０上に設けられる無機絶縁膜として用いることのできる酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を通過させない遮断効果（ブロック効果）が高い。したがって、半導体膜１０８を酸化物半導体膜とした場合、酸化アルミニウム膜は、作製工程中及び作製後において、変動要因となる水素、水分などの不純物を酸化物半導体膜への混入、及び酸化物半導体膜を構成する主成分材料である酸素の放出を防止する保護膜として機能する。
【０１２８】
絶縁膜１１６としては、平坦化絶縁膜を用いることが好ましい。平坦化絶縁膜としては、アクリル系樹脂、ポリイミド系樹脂、ベンゾシクロブテン系樹脂、ポリアミド系樹脂、エポキシ系樹脂等の、耐熱性を有する有機材料を用いることができる。また該有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させてもよい。
【０１２９】
次に、絶縁膜１１４、１１６の一部分を選択的にエッチングし、ソース電極１１０、及びドレイン電極１１２に達する開口部を形成し、該開口部に導電膜を充填することで、接続電極１２３、及び接続電極１２５を形成する（図５（Ｃ）参照）。
【０１３０】
なお、接続電極１２３、及び接続電極１２５は、先に説明した接続電極１２１と同様の手法、及び材料により形成することができる。
【０１３１】
次に、接続電極１２１、接続電極１２３、及び接続電極１２５に、第１のパッド１２０、第２のパッド１２２、及び第３のパッド１２４をそれぞれ形成する（図５（Ｄ）参照）。
【０１３２】
第１のパッド１２０、第２のパッド１２２、及び第３のパッド１２４としては、スクリーン印刷等により、所望の領域に導電性の材料を設けることで、形成することができる。
【０１３３】
以上の工程により、図１（Ａ）に示す半導体チップ１００ａを作製することができる。
【０１３４】
本実施の形態に示す半導体チップのトランジスタに、ワイドバンドギャップ半導体である酸化物半導体を用いて構成するため、トランジスタのオフ電流を十分に小さくすることができる。したがって、本実施の形態に示す半導体チップをプログラマブルロジックデバイスのプログラマブルスイッチのメモリ部として用いることで、電源電位の供給が遮断されたときでもコンフィギレーションデータを保持することが可能となる。
【０１３５】
また、本実施の形態において、プログラマブルロジックデバイス用の半導体チップを独立して作製することができる。したがって、製造工程を簡略化させることが可能となる。
【０１３６】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１３７】
（実施の形態２）
本実施の形態では、実施の形態１で示した半導体チップの適用例を図６乃至図８を用いて説明する。なお、図６乃至図８は、実施の形態１で示した半導体チップと、他の半導体チップとの接続関係を示すブロック図である。また、図６乃至図８に示すブロック図において、実施の形態１で示した半導体チップが酸化物半導体（ＯＳ：Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いたトランジスタであることを示すために、「ＯＳ」の符号を併せて付記する。
【０１３８】
図６（Ａ）に示すブロック図は、論理回路を構成している複数の論理ブロック（論理ブロック５０２、及び論理ブロック５０４）と、論理ブロック５０２と論理ブロック５０４間の接続を制御するプログラマブルスイッチ５０６が形成された第１の半導体チップ５０１と、第１の半導体チップ５０１と積層して接続される第２の半導体チップと、を有し、第２の半導体チップが実施の形態１で示す半導体チップ１００ａである構成を示している。
【０１３９】
また、半導体チップ１００ａに、半導体チップ１００ａの電源電位を制御する電源制御ブロック５０３が形成されている。なお、本実施の形態においては、電源制御ブロック５０３が半導体チップ１００ａに形成される構成について例示するが、これに限定されない。例えば、電源制御ブロック５０３が第１の半導体チップ５０１に形成されていても良い。
【０１４０】
また、図６（Ａ）に示すブロック図においては、プログラマブルスイッチ５０６が、第１の半導体チップ５０１に形成された場合について例示しているが、これに限定されない。例えば、プログラマブルスイッチ５０６が半導体チップ１００ａに形成されていても良い。
【０１４１】
電気的に格納されたデータ（コンフィギュレーションデータ）に応じて、論理ブロック５０２、５０４は、少なくとも一以上のプログラマブルスイッチ５０６と接続される。
【０１４２】
このように論理回路を構成している複数の論理ブロック（論理ブロック５０２、５０４）を、プログラマブルスイッチ５０６を介して電気的に接続することにより、該プログラマブルスイッチ５０６を切り替えることができるので、所望の論理機能を有する論理回路を形成することができる。なお、論理ブロック５０２、５０４には、フリップフロップやカウンタ回路などの順序回路が含まれてもよく、例えば、シフトレジスタなどを一緒に設けても良い。
【０１４３】
また、第１の半導体チップ５０１は、更に、マルチプライヤ（乗算器）や、ＲＡＭブロックや、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）ブロックや、Ｉ／Ｏエレメントを有していてもよい。マルチプライヤ（乗算器）は、複数のデータの乗算を高速で行う機能を有する。ＲＡＭブロックは、メモリとして任意のデータを記憶する機能を有する。ＰＬＬブロックは、クロック信号を第１の半導体チップ５０１に供給する機能を有する。Ｉ／Ｏエレメントは、第１の半導体チップ５０１と外部回路との信号の受け渡しを制御する機能を有する。
【０１４４】
また、第２の半導体チップとして用いる半導体チップ１００ａは、プログラマブルスイッチ５０６のメモリ部として機能する。すなわち、メモリ部として機能する半導体チップ１００ａに格納されたコンフィギュレーションデータによりプログラマブルスイッチ５０６が論理ブロック５０２、５０４の接続を制御する。また、メモリ部として機能する半導体チップ１００ａは、電源制御ブロック５０３と電気的に接続されている。より詳しくは、半導体チップ１００ａに格納するコンフィギュレーションデータの電位を入力するデータ線Ｄと電気的に接続され、半導体チップ１００ａへのコンフィギュレーションデータの書き込みを制御する信号を入力するワード線Ｗと電気的に接続され、コンフィギュレーションデータを格納するノードにおいて、プログラマブルスイッチ５０６と電気的に接続されている。
【０１４５】
また、複数の論理ブロック（論理ブロック５０２、５０４）で構成される論理回路は、任意の論理回路を用いることができ、例えば、論理ゲートを用いても良いし、論理ゲートを組み合わせた、組み合わせ論理回路を用いても良い。なお、図６（Ａ）に示すブロック図においては、論理回路を構成している複数の論理ブロックは、２つしか図示していないが、これに限定されず、論理回路は３つ以上の論理ブロックで構成されていても良い。
【０１４６】
また、メモリ部として機能する半導体チップ１００ａは、プログラマブルスイッチ５０６と電気的に接続されるソース電極またはドレイン電極の一方と、データ線Ｄと電気的に接続されるソース電極またはドレイン電極の他方と、ワード線Ｗと電気的に接続されるゲート電極と、を有するトランジスタで構成されている。該トランジスタとして、オフ電流が極めて低いトランジスタを用い、該トランジスタをオフ状態とすることによって、プログラマブルスイッチ５０６と電気的に接続されるソース電極またはドレイン電極の一方にコンフィギュレーションデータに対応する電位を保持することができる。例えば、ソース電極またはドレイン電極の一方が高電位の状態を「１」に対応させ、ソース電極またはドレイン電極の一方が低電位の状態を「０」に対応させることによって、１ビットのコンフィギュレーションデータを半導体チップ１００ａによって記憶することができる。
【０１４７】
オフ電流が極めて低いトランジスタは、シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い、ワイドバンドギャップ半導体を、チャネル形成領域に含むものとする。ワイドバンドギャップ半導体の一例として、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）などの化合物半導体、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体などの金属酸化物でなる酸化物半導体などを適用することができる。
【０１４８】
ここで、図６（Ａ）に示すブロック図のコンフィギュレーションデータの書き込み及び保持の動作について説明する。
【０１４９】
まず、ワード線Ｗの電位をトランジスタ１５０がオン状態となる電位にしてトランジスタ１５０をオン状態とする。これによりデータ線Ｄの電位がトランジスタ１５０のソース電極またはドレイン電極の一方と、プログラマブルスイッチ５０６とに接続されたノード（以下、ノードＦＧまたはＦＧと表記する。）に与えられる。すなわち、プログラマブルスイッチ５０６のゲート電極に所定の電位が与えられる（書き込み）。
【０１５０】
なお、本実施の形態においては、プログラマブルスイッチ５０６は、ｎ型のトランジスタを用いる。ただし、プログラマブルスイッチ５０６の構成は、これに限定されず、ｐ型のトランジスタ、またはｎ型のトランジスタとｐ型のトランジスタを組み合わせた構造等を適用することができる。
【０１５１】
次に、データ線Ｄの電位をノードＦＧに書き込んだ後、該データ線Ｄの電位を保持した状態でワード線Ｗの電位をトランジスタ１５０がオフ状態となる電位にしてトランジスタ１５０をオフ状態とする。トランジスタ１５０は、酸化物半導体のようなワイドギャップ半導体が用いられており、オフ電流が極めて低いので、ノードＦＧに与えられた所定の電位が保持される（保持）。
【０１５２】
つまり、プログラマブルスイッチ５０６のゲート電極の電位が保持されるので、プログラマブルスイッチ５０６の接続状態も保持されることになる。これにより、電源電位の供給無しで、プログラマブルスイッチ５０６の切り替え状態を保持することが可能となる。
【０１５３】
このように、メモリ部として機能する半導体チップ１００ａのトランジスタに、トランジスタのオフ電流を十分に小さくすることができる、酸化物半導体のようなワイドバンドギャップ半導体を用いることにより、電源電位の供給が遮断されている間も長期間に渡ってコンフィギュレーションデータを保持し、プログラマブルスイッチ５０６の切り替え状態を保持することができる。これにより、半導体チップ１００ａ、及び第１の半導体チップ５０１への電源電位の供給を一時的に遮断し、必要なときのみ必要な論理ブロックにおいて、電源電位の供給を選択する所謂ノーマリーオフの駆動方法を用いることができる。コンフィギュレーションデータが保持されることによって、電源投入の際に、コンフィギュレーションデータの書き込みを省略することが可能となるので、論理回路を構成する論理ブロックの起動時間の短縮することができる。また、ノーマリーオフの駆動方法を用いることができるため、低消費電力化を達成することができる。
【０１５４】
また、半導体チップ１００ａのトランジスタ１５０を介してコンフィギュレーションデータに応じた電位をノードＦＧに与えることで該コンフィギュレーションデータを書き込むことができるので、メモリ部にフローティングゲートを用いて電子注入によってコンフィギュレーションデータを書き込む場合と比較して、書き込みに必要な電位及び時間を大幅に低減することができる。また、フローティングゲートに電子注入を行うときに生じるトンネル電流によるゲート絶縁膜の劣化の問題も生じないので、コンフィギュレーションデータの書き換え可能回数を増やすことができる。
【０１５５】
次に、図６（Ａ）に示すブロック図と異なる構成について、図６（Ｂ）を用いて説明を行う。
【０１５６】
図６（Ｂ）に示すブロック図は、論理回路を構成している第１の論理ブロック５０８と、第１の論理ブロック５０８に接続されたプログラマブルスイッチ５１２が形成された第１の半導体チップ５０５と、第１の半導体チップ５０５と積層して接続される第２の半導体チップと、論理回路を構成している第２の論理ブロック５１０が形成された第３の半導体チップ５０７と、を有し、第１の半導体チップ５０５と第３の半導体チップ５０７が第２の半導体チップを介して積層して接続され、第２の半導体チップが実施の形態１で示す半導体チップ１００ｃである構成を示している。
【０１５７】
また、第１の半導体チップ５０５に、第２の半導体チップ、すなわち半導体チップ１００ｃの電源電位を制御する電源制御ブロック５１４が形成されている。なお、本実施の形態においては、電源制御ブロック５１４が第１の半導体チップ５０５に形成される構成について例示するが、これに限定されない。例えば、電源制御ブロック５１４が半導体チップ１００ｃ、または第３の半導体チップ５０７に形成されていても良い。
【０１５８】
また、図６（Ｂ）に示すブロック図においては、プログラマブルスイッチ５１２は、第１の半導体チップ５０５に形成された場合について例示しているが、これに限定されない。例えば、プログラマブルスイッチ５１２が半導体チップ１００ｃ、または第３の半導体チップ５０７に形成されていても良い。
【０１５９】
第１の論理ブロック５０８、及び第２の論理ブロック５１０は、電気的に格納されたデータ（コンフィギュレーションデータ）に応じて，  論理ブロック５０８、５１０は、少なくとも一以上のプログラマブルスイッチ５１２と接続される。
【０１６０】
このような論理回路を構成している論理ブロック（第１の論理ブロック５０８、及び第２の論理ブロック５１０）を、プログラマブルスイッチ５１２を介して電気的に接続することにより、該プログラマブルスイッチ５１２を切り替えることで、第１の論理ブロック５０８または第２の論理ブロック５１０のうち所望の論理回路を選択して接続することができるので、所望の論理機能を有する論理回路を形成することができる。なお、第１の論理ブロック５０８、及び第２の論理ブロック５１０には、フリップフロップやカウンタ回路などの順序回路が含まれてもよく、例えば、シフトレジスタなどを一緒に設けても良い。
【０１６１】
また、第１の半導体チップ５０５、及び第３の半導体チップ５０７は、更に、マルチプライヤ（乗算器）や、ＲＡＭブロックや、ＰＬＬブロックや、Ｉ／Ｏエレメントを有していてもよい。
【０１６２】
また、半導体チップ１００ｃは、プログラマブルスイッチ５１２のメモリ部として機能する。すなわち、メモリ部として機能する半導体チップ１００ｃに格納されたコンフィギュレーションデータによりプログラマブルスイッチ５１２が第１の論理ブロック５０８、または第２の論理ブロック５１０の接続を制御する。また、メモリ部として機能する半導体チップ１００ｃは、半導体チップ１００ｃに格納するコンフィギュレーションデータの電位の入力、及びコンフィギュレーションデータの書き込みを制御する信号の入力を行う電源制御ブロック５１４と電気的に接続され、コンフィギュレーションデータを格納するノードにおいて、プログラマブルスイッチ５１２と電気的に接続されている。
【０１６３】
また、第１の論理ブロック５０８、及び第２の論理ブロック５１０で構成される論理回路は、任意の論理回路を用いることができ、例えば、論理ゲートを用いても良いし、論理ゲートを組み合わせた、組み合わせ論理回路を用いても良い。なお、図６（Ｂ）に示すブロック図においては、論理回路を構成している論理ブロックは、２つしか図示していないが、これに限定されず、第１の半導体チップ５０５、及び第３の半導体チップ５０７が３つ以上の論理ブロックで構成されていても良い。
【０１６４】
また、メモリ部として機能する半導体チップ１００ｃは、プログラマブルスイッチ５１２と電気的に接続されるソース電極またはドレイン電極の一方と、電源制御ブロック５１４と電気的に接続されるソース電極またはドレイン電極の他方と、電源制御ブロック５１４と電気的に接続されるゲート電極と、を有するトランジスタで構成されている。該トランジスタとして、オフ電流が極めて低いトランジスタを用い、該トランジスタをオフ状態とすることによって、プログラマブルスイッチ５１２と電気的に接続されるソース電極またはドレイン電極の一方にコンフィギュレーションデータに対応する電位を保持することができる。
【０１６５】
なお、図６（Ｂ）に示すブロック図のコンフィギュレーションデータの書き込み及び保持については、図６（Ａ）に示すブロック図の説明を参酌することで、行うことができる。
【０１６６】
次に、図６（Ａ）に示すブロック図と異なる構成について、図７（Ａ）を用いて説明を行う。
【０１６７】
図７（Ａ）に示すブロック図は、論理回路を構成している複数の論理ブロック（論理ブロック６０２、及び論理ブロック６０４）と、第２の半導体チップの電源電位を制御する電源制御ブロック６０３が形成された第１の半導体チップ６０１と、第１の半導体チップ６０１と積層して接続される第２の半導体チップと、を有し、第２の半導体チップが実施の形態１で示す半導体チップ１００ａである構成を示している。
【０１６８】
また、半導体チップ１００ａに、論理ブロック６０２と論理ブロック６０４との接続を制御するプログラマブルスイッチ６０６が形成されている。また、第１の半導体チップ６０１に、半導体チップ１００ａの電源電位を制御する電源制御ブロック６０３が形成されている。
【０１６９】
このように、プログラマブルスイッチ、及び電源制御ブロックに関しては、実施者が適宜最適な半導体チップに設けることができる。なお、その他の構成については、図６（Ａ）に示すブロック図を参酌すればよい。
【０１７０】
次に、図６（Ｂ）に示すブロック図と異なる構成について、図７（Ｂ）を用いて説明を行う。
【０１７１】
図７（Ｂ）に示すブロック図は、論理回路を構成している第１の論理ブロック６０８と、電源電位を制御する電源制御ブロック６１４が形成された第１の半導体チップ６０５と、第１の半導体チップ６０５と積層して接続される第２の半導体チップと、論理回路を構成している第２の論理ブロック６１０が形成された第３の半導体チップ６０７と、を有し、第１の半導体チップ６０５と第３の半導体チップ６０７が第２の半導体チップを介して積層して接続され、第２の半導体チップが実施の形態１で示す半導体チップ１００ｃである構成を示している。
【０１７２】
また、半導体チップ１００ｃに、第１の論理ブロック６０８と第２の論理ブロック６１０との接続の制御を行うプログラマブルスイッチ６１２が形成されている。
【０１７３】
このように、プログラマブルスイッチ、及び電源制御ブロックに関しては、実施者が適宜最適な箇所に設けることができる。なお、その他の構成については、図６（Ａ）、及び図６（Ｂ）に示すブロック図を参酌すればよい。
【０１７４】
また、図６（Ａ）に示すブロック図の変形例を図８（Ａ）に示す。図８（Ａ）は、図６（Ａ）に示す半導体チップ１００ａに容量素子１５２を追加した半導体チップ１０３ａを有する構成である。容量素子１５２の一方の電極は、ノードＦＧと電気的に接続され、容量素子１５２の他方の電極は、接地線（ＧＮＤ）と電気的に接続されている。このように、ノードＦＧの電位を保持する容量素子１５２を追加した構成としてもよい。
【０１７５】
また、図８（Ａ）に示すブロック図の変形例を図８（Ｂ）に示す。図８（Ｂ）は、図８（Ａ）に示す半導体チップ１００ａにバッファー回路１５４を追加した半導体チップ１０３ｂを有する構成である。
【０１７６】
バッファー回路１５４は、２つのトランジスタ（第１のトランジスタ、及び第２のトランジスタ）により形成されており、極性の異なるトランジスタを組み合わせて構成すると好適である。また、２つのトランジスタの各々のゲート電極は接続され、ノードＦＧと電気的に接続され、第１のトランジスタのソース電極またはドレイン電極の一方は、高電位電源（Ｖｄｄ）が与えられる電源線に接続され、第１のトランジスタのソース電極またはドレイン電極の他方は、第２のトランジスタのソース電極またはドレイン電極の一方と接続され、第２のトランジスタのソース電極またはドレイン電極の他方は、低電位電源（Ｖｓｓ）が与えられる電源線に接続されている。
【０１７７】
このように、バッファー回路１５４を追加することで、プログラマブルスイッチ５０６に与える電位を調整することができる。なお、図８（Ｂ）に示すブロック図においては、半導体チップ１０３ｂがバッファー回路１５４を有する構成について例示したが、これに限定されない。例えば、第１の半導体チップ５０１がバッファー回路１５４を有する構成、または他の半導体チップがバッファー回路１５４を有する構成としても良い。
【０１７８】
また、図６乃至図８に示すブロック図において、各チップにＥＳＤ（Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）保護回路などを別途設けても良い。
【０１７９】
以上のように、本実施の形態においては、論理回路を構成する論理ブロックと、メモリ機能を有する半導体チップと、を異なるチップに形成し接続させる。このような構成とすることで、論理回路を構成する論理ブロックが形成された半導体チップと、メモリ機能を有する半導体チップと、をそれぞれ別の基板に形成することができるので、製造コストを低減することができる。
【０１８０】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１８１】
（実施の形態３）
本実施の形態では、実施の形態１で示した本発明の一態様である半導体チップと、他の半導体チップと、を積層した半導体装置について、図９を用いて説明する。また、図９において、他の半導体チップは、図面が煩雑になることを避けるため、該半導体チップ上に形成された、回路については、ブロック図を用いて記載してある。
【０１８２】
図９（Ａ）に示す半導体装置は、実施の形態１に示す半導体チップ１００ａと、第１の半導体チップ７０２と、を積層して接続する構成を示している。
【０１８３】
半導体チップ１００ａは、トランジスタ１５０のゲート電極と電気的に接続された第１のパッド１２０と、トランジスタ１５０のソース電極と電気的に接続された第２のパッド１２２と、トランジスタ１５０のドレイン電極と電気的に接続された第３のパッド１２４と、を有しており、第１の半導体チップ７０２は、第１の半導体チップ７０２上に形成された第４のパッド７０４、第５のパッド７０６、及び第６のパッド７０８と、を有している。
【０１８４】
また、半導体チップ１００ａの第１のパッド１２０は、半田バンプ７１０を介して、第１の半導体チップ７０２上に形成された第５のパッド７０６と電気的に接続されており、半導体チップ１００ａの第２のパッド１２２は、ボンディングワイヤ７１４を介して、第１の半導体チップ７０２上に形成された第４のパッド７０４と電気的に接続されており、半導体チップ１００ａの第３のパッド１２４は、ボンディングワイヤ７１６を介して、第１の半導体チップ７０２上に形成された第６のパッド７０８と電気的に接続されている。
【０１８５】
また、第１の半導体チップ７０２と、半導体チップ１００ａとの接続箇所には、アンダーフィル７１２が充填されている。アンダーフィル７１２としては、エポキシ系樹脂等の樹脂材料を用いることができる。
【０１８６】
また、第１の半導体チップ７０２、及び半導体チップ１００ａを覆う封止樹脂７１８が形成されている。封止樹脂７１８は、エポキシ系樹脂、アクリル系樹脂、シリコーン系樹脂、ウレタン系樹脂、ポリイミド系樹脂又はポリエチレン系樹脂等が挙げられ、絶縁性の高い材料を用いればよい。
【０１８７】
また、ボンディングワイヤ７１４、７１６は、導電性を有していればよく、例えば、アルミニウム、金、銀、銅、白金、鉄といった材料を用いることができる。
【０１８８】
なお、第１の半導体チップ７０２には、論理回路を構成している複数の論理ブロック（論理ブロック７３２、７３４）、及び該論理ブロックの接続を制御するプログラマブルスイッチ７３６が形成されている。
【０１８９】
このように、第１の半導体チップ７０２と、半導体チップ１００ａを接合することで、プログラマブルスイッチ７３６に与えられるコンフィギュレーションデータを半導体チップ１００ａにより、保持することが可能となる。
【０１９０】
また、第１の半導体チップ７０２と半導体チップ１００ａを異なる半導体チップに形成することができるため、製造コストを低減させることができる。
【０１９１】
次に、図９（Ｂ）に示す半導体装置について、説明を行う。
【０１９２】
図９（Ｂ）に示す半導体装置は、第１の半導体チップ７５２と、第２の半導体チップとして実施の形態１に示す半導体チップ１００ｃと、第３の半導体チップ７６２と、を有し、第１の半導体チップ７５２と第３の半導体チップ７６２が半導体チップ１００ｃを介して積層して接続する構成を示している。
【０１９３】
半導体チップ１００ｃは、トランジスタ１６０のゲート電極と電気的に接続された第１のパッド１２０と、トランジスタ１６０のソース電極と電気的に接続された第２のパッド１２２と、トランジスタ１６０のドレイン電極と電気的に接続された第３のパッド１２４と、半導体チップ１００ｃを貫通する貫通電極の一方と接続される第４のパッド１３２と、半導体チップ１００ｃを貫通する貫通電極の他方と接続される第５のパッド１３４と、を有している。
【０１９４】
また、第１の半導体チップ７５２は、第１の半導体チップ７５２上に形成された第６のパッド７５４ａ、第７のパッド７５４ｂ、第８のパッド７５４ｃ、及び第９のパッド７５４ｄと、を有しており、第３の半導体チップ７６２は、第３の半導体チップ７６２上に形成された第１０のパッド７６４を有している。
【０１９５】
また、半導体チップ１００ｃの第１のパッド１２０は、半田バンプ７５６ｂを介して、第１の半導体チップ７５２上に形成された第７のパッド７５４ｂと電気的に接続されており、半導体チップ１００ｃの第２のパッド１２２は、半田バンプ７５６ａを介して、第１の半導体チップ７５２上に形成された第６のパッド７５４ａと電気的に接続されており、半導体チップ１００ｃの第３のパッド１２４は、半田バンプ７５６ｃを介して、第１の半導体チップ７５２上に形成された第８のパッド７５４ｃと電気的に接続されており、半導体チップ１００ｃの第５のパッド１３４は、半田バンプ７５６ｄを介して、第１の半導体チップ７５２上に形成された第９のパッド７５４ｄと電気的に接続されており、第１の半導体チップ７５２の第４のパッド１３２は、半田バンプ７６６を介して、第３の半導体チップ７６２上に形成された第１０のパッド７６４と電気的に接続されている。
【０１９６】
また、半導体チップ１００ｃと、第１の半導体チップ７５２及び第３の半導体チップ７６２との接続箇所には、それぞれアンダーフィル７５８、及びアンダーフィル７６８が充填されている。アンダーフィル７５８、７６８としては、先に記載のアンダーフィル７１２と同様の材料を用いることができる。
【０１９７】
なお、第１の半導体チップ７５２には、コントロールブロック７７２と、コントロールブロック７７２と接続された電源制御ブロック７７４と、電源制御ブロック７７４と電気的に接続されたスイッチ７７６と、が形成されている。また、第３の半導体チップ７６２には論理回路を構成している論理ブロック７８２が形成されている。
【０１９８】
このように、第１の半導体チップ７５２と、第３の半導体チップ７６２と、が半導体チップ１００ｃを介して接合することで、スイッチ７７６に与えられるデータを半導体チップ１００ｃにより保持することができる。また、スイッチ７７６は、第３の半導体チップ７６２に形成された論理ブロックと接続されているため、論理ブロックに供給される電源を制御することもできる。
【０１９９】
また、第１の半導体チップ７５２と、半導体チップ１００ｃと、第３の半導体チップ７６２と、をそれぞれ独立して形成することができるため、製造コストを低減させることができる。
【０２００】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２０１】
（実施の形態４）
本発明の一態様に係る半導体装置を用いることで、消費電力の低い電子機器を提供することが可能である。特に電力の供給を常時受けることが困難な携帯用の電子機器の場合、本発明の一態様に係る消費電力の低い半導体装置をその構成要素に追加することにより、連続使用時間が長くなるといったメリットが得られる。
【０２０２】
本発明の一態様に係る半導体装置は、表示装置、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。
【０２０３】
本発明の一態様に係る半導体装置を、携帯電話、スマートフォン、電子書籍などの携帯用の電子機器に応用した場合について説明する。
【０２０４】
図１０は、携帯用の電子機器のブロック図である。図１０に示す携帯用の電子機器はＲＦ回路８２１、アナログベースバンド回路８２２、デジタルベースバンド回路８２３、バッテリー８２４、電源回路８２５、アプリケーションプロセッサ８２６、フラッシュメモリ８３０、ディスプレイコントローラ８３１、メモリ回路８３２、ディスプレイ８３３、タッチセンサ８３９、音声回路８３７、キーボード８３８などより構成されている。ディスプレイ８３３は表示部８３４、ソースドライバ８３５、ゲートドライバ８３６によって構成されている。アプリケーションプロセッサ８２６はＣＰＵ８２７、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）８２８、インターフェース８２９を有している。例えば、ＲＦ回路８２１、アナログベースバンド回路８２２、メモリ回路８３２、アプリケーションプロセッサ８２６、ディスプレイコントローラ８３１、音声回路８３７のいずれか又は全てに上記実施の形態で示した半導体装置を採用することによって、消費電力を低減することができる。
【０２０５】
図１１は、電子書籍のブロック図である。電子書籍はバッテリー８５１、電源回路８５２、マイクロプロセッサ８５３、フラッシュメモリ８５４、音声回路８５５、キーボード８５６、メモリ回路８５７、タッチパネル８５８、ディスプレイ８５９、ディスプレイコントローラ８６０によって構成される。マイクロプロセッサ８５３はＣＰＵ８６１、ＤＳＰ８６２、インターフェース８６３を有している。例えば、音声回路８５５、メモリ回路８５７、マイクロプロセッサ８５３、ディスプレイコントローラ８６０のいずれか又は全てに上記実施の形態で示したプログラマブルロジックデバイスを採用することで、消費電力を低減することが可能になる。
【０２０６】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【符号の説明】
【０２０７】
１００ａ    半導体チップ
１００ｂ    半導体チップ
１００ｃ    半導体チップ
１０１ａ    半導体チップ
１０１ｂ    半導体チップ
１０１ｃ    半導体チップ
１０２    基板
１０３ａ    半導体チップ
１０３ｂ    半導体チップ
１０４    ゲート電極
１０６    ゲート絶縁膜
１０８    半導体膜
１１０    ソース電極
１１２    ドレイン電極
１１４    絶縁膜
１１６    絶縁膜
１２０    第１のパッド
１２１    接続電極
１２２    第２のパッド
１２３    接続電極
１２４    第３のパッド
１２５    接続電極
１３０    貫通電極
１３２    第４のパッド
１３４    第５のパッド
１３６    半田バンプ
１３８    半田バンプ
１４０    半田バンプ
１４２    半田バンプ
１４４    半田バンプ
１５０    トランジスタ
１６０    トランジスタ
１７２    レジストマスク
１７４    スルーホール
２０２    基板
２０４ａ    ゲート電極
２０４ｂ    ゲート電極
２０４ｃ    ゲート電極
２０４ｄ    ゲート電極
２０６ａ    ゲート絶縁膜
２０６ｂ    ゲート絶縁膜
２０６ｃ    ゲート絶縁膜
２０６ｄ    ゲート絶縁膜
２０８ａ    半導体膜
２０８ｂ    半導体膜
２０８ｃ    半導体膜
２０８ｄ    半導体膜
２０９    チャネル保護膜
２１０ａ    ソース電極
２１０ｂ    ソース電極
２１０ｃ    ソース電極
２１０ｄ    ソース電極
２１２ａ    ドレイン電極
２１２ｂ    ドレイン電極
２１２ｃ    ドレイン電極
２１２ｄ    ドレイン電極
２１５    層間絶縁膜
２１６ａ    絶縁膜
２１６ｂ    絶縁膜
２１６ｃ    絶縁膜
２１６ｄ    絶縁膜
２５０    トランジスタ
２６０    トランジスタ
２７０    トランジスタ
２８０    トランジスタ
５０１    第１の半導体チップ
５０２    論理ブロック
５０３    電源制御ブロック
５０４    論理ブロック
５０５    第１の半導体チップ
５０６    プログラマブルスイッチ
５０７    第３の半導体チップ
５０８    第１の論理ブロック
５１０    第２の論理ブロック
５１２    プログラマブルスイッチ
５１４    電源制御ブロック
６０１    第１の半導体チップ
６０２    論理ブロック
６０３    電源制御ブロック
６０４    論理ブロック
６０５    第１の半導体チップ
６０６    プログラマブルスイッチ
６０７    第３の半導体チップ
６０８    第１の論理ブロック
６１０    第２の論理ブロック
６１２    プログラマブルスイッチ
６１４    電源制御ブロック
７０２    第１の半導体チップ
７０４    第４のパッド
７０６    第５のパッド
７０８    第６のパッド
７１０    半田バンプ
７１２    アンダーフィル
７１４    ボンディングワイヤ
７１６    ボンディングワイヤ
７１８    封止樹脂
７３２    論理ブロック
７３４    論理ブロック
７３６    プログラマブルスイッチ
７５２    第１の半導体チップ
７５４ａ    第６のパッド
７５４ｂ    第７のパッド
７５４ｃ    第８のパッド
７５４ｄ    第９のパッド
７５６ａ    半田バンプ
７５６ｂ    半田バンプ
７５６ｃ    半田バンプ
７５６ｄ    半田バンプ
７５８    アンダーフィル
７６２    第３の半導体チップ
７６４    第１０のパッド
７６６    半田バンプ
７６８    アンダーフィル
７７２    コントロールブロック
７７４    電源制御ブロック
７７６    スイッチ
７８２    論理ブロック
８２１    ＲＦ回路
８２２    アナログベースバンド回路
８２３    デジタルベースバンド回路
８２４    バッテリー
８２５    電源回路
８２６    アプリケーションプロセッサ
８２７    ＣＰＵ
８２８    ＤＳＰ
８２９    インターフェース
８３０    フラッシュメモリ
８３１    ディスプレイコントローラ
８３２    メモリ回路
８３３    ディスプレイ
８３４    表示部
８３５    ソースドライバ
８３６    ゲートドライバ
８３７    音声回路
８３８    キーボード
８３９    タッチセンサ
８５１    バッテリー
８５２    電源回路
８５３    マイクロプロセッサ
８５４    フラッシュメモリ
８５５    音声回路
８５６    キーボード
８５７    メモリ回路
８５８    タッチパネル
８５９    ディスプレイ
８６０    ディスプレイコントローラ
８６１    ＣＰＵ
８６２    ＤＳＰ
８６３    インターフェース
【図１】
2013254951.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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