(57)【要約】【課題】メモリセルの制御性を向上した不揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】実施形態に係る不揮発性半導体記憶装置は、構造体と、複数の半導体層と、メモリ膜と、接続部材と、導電部材と、を備える。前記構造体は、メモリ領域と非メモリ領域とを有する基板の前記メモリ領域の上に設けられる。前記構造体は、前記基板の主面に対して垂直な第１軸に沿って積層され複数の電極膜を含む。前記半導体層は、前記構造体を前記第１軸に沿って貫通する。前記メモリ膜は、前記複数の電極膜と前記半導体層との間に設けられる。前記接続部材は、前記基板と前記半導体層との間に設けられる。前記接続部材は、隣り合う２つの前記半導体層のそれぞれの端部と接続される。前記導電部材は、前記基板と前記接続部材との間で、前記メモリ領域から前記非メモリ領域に延在して設けられる。前記導電部材は、前記非メモリ領域の上に設けられた凹部を有する。前記凹部内には、第１シリサイド部が設けられる。【選択図】図１
2013055136.tif 000002
【特許請求の範囲】
【請求項１】
メモリ領域と非メモリ領域とを有する基板の前記メモリ領域の上に設けられ、前記基板の主面に対して垂直な第１軸に沿って積層され複数の電極膜を含む構造体と、
前記構造体を前記第１軸に沿って貫通する複数の半導体層と、
前記複数の電極膜と前記半導体層との間に設けられたメモリ膜と、
前記基板と前記構造体との間に設けられ、隣り合う２つの前記半導体層のそれぞれの端部と接続された接続部材と、
前記基板と前記接続部材との間に設けられ前記メモリ領域から前記非メモリ領域に延在した導電部材であって、前記非メモリ領域の上に設けられた凹部を有し、前記凹部内に設けられた第１シリサイド部を含む導電部材と、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記複数の電極膜は、前記複数の電極膜のそれぞれの端部に設けられた第２シリサイド部を含むことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記複数の電極膜は、前記非メモリ領域に延在し、前記複数の電極膜の端部は、階段状であり、
前記凹部は、前記第１軸に沿ってみたとき前記構造体と並置されたことを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
基板の主面に沿って導電部材を形成し、前記導電部材の上に絶縁膜を介して接続部材を形成する工程と、
前記導電部材及び前記接続部材の上に、前記主面と垂直な第１軸に沿って複数の電極膜を積層して構造体を形成する工程と、
前記構造体を前記第１軸に沿って貫通する複数の半導体層を形成し、前記複数の電極膜と前記半導体層との間にメモリ膜を形成する工程と、
前記複数の電極膜の一部を階段状にして階段部を形成するとともに、前記階段部を形成する際に前記階段部の外側に延出する前記導電部材の部分に凹部を形成する工程と、
前記凹部に第１シリサイド部を形成する工程と、
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
前記第１シリサイド部を形成する工程は、
前記複数の電極膜のそれぞれの端部に第２シリサイド部を形成することを含むことを特徴とする請求項４記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、多層の導電膜を一括加工してメモリの記憶容量を増加させる３次元積層型の不揮発性半導体記憶装置が提案されている。この不揮発性半導体記憶装置においては、交互に積層された絶縁膜と電極膜とを有する構造体と、構造体を貫通するシリコンピラーと、シリコンピラーと電極膜との間のメモリ膜と、が設けられる。この構造では、シリコンピラーと、各電極膜と、の交差部に、メモリセルが形成される。隣り合う２つのシリコンピラーの両端部には接続部材が設けられ、Ｕ字型のメモリストリングを構成する。
このような３次元積層型の不揮発性半導体記憶装置において、メモリセルの制御性の向上が望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１７１１８５号公報
【特許文献２】特開２０１０−１９２５８９号公報
【特許文献３】特開２０１１−９３２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、メモリセルの制御性を向上した不揮発性半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る不揮発性半導体記憶装置は、構造体と、複数の半導体層と、メモリ膜と、接続部材と、導電部材と、を備える。
前記構造体は、メモリ領域と非メモリ領域とを有する基板の前記メモリ領域の上に設けられる。前記構造体は、前記基板の主面に対して垂直な第１軸に沿って積層され複数の電極膜を含む。
前記半導体層は、前記構造体を前記第１軸に沿って貫通する。
前記メモリ膜は、前記複数の電極膜と前記半導体層との間に設けられる。
前記接続部材は、前記基板と前記半導体層との間に設けられる。前記接続部材は、隣り合う２つの前記半導体層のそれぞれの端部と接続される。
前記導電部材は、前記基板と前記接続部材との間に設けられる。前記導電部材は、前記非メモリ領域の上に設けられた凹部を有する。前記凹部内には、第１シリサイド部が設けられる。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【図２】実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図３】メモリ膜を例示する模式的拡大図である。
【図４】階段部及び凹部の構成を例示する模式的断面図である。
【図５】（ａ）〜（ｃ）は、凹部の形状を例示する模式的断面図である。
【図６】（ａ）〜（ｂ）は、他の階段部及び凹部の例を示す模式図である。
【図７】不揮発性半導体記憶装置の製造方法を例示するフローチャートである。
【図８】（ａ）〜（ｂ）は、不揮発性半導体記憶装置の製造方法を例示する模式的断面図である。
【図９】（ａ）〜（ｂ）は、不揮発性半導体記憶装置の製造方法を例示する模式的断面図である。
【図１０】（ａ）〜（ｂ）は、不揮発性半導体記憶装置の製造方法を例示する模式的断面図である。
【図１１】（ａ）〜（ｂ）は、不揮発性半導体記憶装置の製造方法を例示する模式的断面図である。
【図１２】（ａ）〜（ｂ）は、不揮発性半導体記憶装置の製造方法を例示する模式的断面図である。
【図１３】（ａ）〜（ｂ）は、不揮発性半導体記憶装置の製造方法を例示する模式的断面図である。
【図１４】（ａ）〜（ｂ）は、不揮発性半導体記憶装置の製造方法を例示する模式的断面図である。
【図１５】（ａ）〜（ｂ）は、不揮発性半導体記憶装置の製造方法を例示する模式的断面図である。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１の実施形態）
図１は、実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
図１では、図を見易くするために、絶縁部分の一部の図示を省略している。
図２は、実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
図２では、メモリアレイ領域Ｒｍの端部Ｒｍｐと、メモリアレイ領域Ｒｍの中央部Ｒｍｃと、周辺回路領域Ｒｃと、を表している。
図３は、メモリ膜を例示する模式的拡大図である。
【０００９】
図１に表したように、不揮発性半導体記憶装置１１０は、構造体２０と、複数の半導体層３９と、メモリ膜３３と、接続部材４０と、導電部材１４と、を備える。
本明細書において、基板１１の主面１１ａに直交する軸をＺ軸（第１軸）、Ｚ軸と直交する軸（第２軸）のうちの１つをＸ軸、Ｚ軸と直交する軸（第２軸）のうちの他の１つで、Ｘ軸にも垂直な軸（第３軸）をＹ軸とする。
また、Ｚ軸に沿って基板１１の主面１１ａから離れる方向を上（上側）、その反対を下（下側）ということにする。
【００１０】
基板１１は、メモリアレイ領域Ｒｍと、周辺回路領域Ｒｃと、を有する。メモリアレイ領域Ｒｍは、メモリ領域である中央部Ｒｍｃと、非メモリ領域である端部Ｒｍｐと、を有する。構造体２０は、基板１１のメモリ領域の上に設けられる。構造体２０は、基板１１の主面１１ａ上に設けられた複数の電極膜２１を含む。複数の電極膜２１は、Ｚ軸に沿って積層される。図２では８つの電極膜２１が積層された構造体２０を示しているが、説明の便宜上、図１では４つの電極膜２１が積層された構造体２０を示している。不揮発性半導体記憶装置１１０において、電極膜２１の積層数は限定されない。電極膜２１は、例えばワード線である。
【００１１】
半導体ピラーＳＰは、構造体２０をＺ軸に沿って貫通する。複数の半導体ピラーＳＰは、Ｘ軸及びＹ軸に沿ってマトリクス状に設けられている。半導体ピラーＳＰには、半導体層３９が含まれる。半導体層３９は、複数の電極膜２１の側面２１ｓ（図３参照）と対向する。
【００１２】
半導体層３９は、例えば、Ｚ軸に沿って柱状に設けられ、半導体ピラーＳＰとなる。半導体ピラーＳＰは、半導体材料による例えば中実構造である。半導体ピラーＳＰは、半導体材料による中空構造でもよい。半導体ピラーＳＰは、中空構造の内側に、例えば絶縁層を含む構造でもよい。
【００１３】
図２及び図３に表したように、メモリ膜３３は、複数の電極膜２１のそれぞれの側面２１ｓと、半導体ピラーＳＰの半導体層３９と、の間に設けられる。電極膜２１の側面２１ｓと、半導体層３９と、の交差する位置に設けられたメモリ膜３３によってメモリセルトランジスタが形成される。メモリセルトランジスタは３次元マトリクス状に配列され、この記憶層（電荷蓄積膜３６）に電荷を蓄積させることにより、各メモリセルトランジスタが情報（データ）を記憶するメモリセルＭＣとして機能する。
【００１４】
接続部材４０は、基板１１と、構造体２０と、のあいだに設けられる。接続部材４０は、Ｙ軸に沿って隣り合う２つの半導体ピラーＳＰのそれぞれの端部と接続される。Ｕ字ピラー３８は、２つの半導体ピラーＳＰと、これらを接続する接続部材４０と、を含む。Ｕ字ピラー３８に含まれる２つの半導体ピラーＳＰに沿って複数のメモリセルＭＣが配置される。１つのメモリストリングＳＴＲ１は、１つのＵ字ピラー３８と、このＵ字ピラー３８に設けられた複数のメモリセルＭＣと、を含む。基板１１上には、複数のメモリストリングＳＴＲ１がマトリクス状に配列される。
【００１５】
導電部材１４は、基板１１と、接続部材４０と、のあいだに設けられる。導電部材１４は、中央部Ｒｍｃから端部Ｒｍｐに延在する。導電部材１４は、バックゲート電極ＢＧとして用いられる。導電部材１４は、端部Ｒｍｐの上に設けられた凹部１４１を有する。凹部１４１は、導電部材１４の表面においてＺ軸に沿ってみて構造体２０と並置される。導電部材１４は、凹部１４１内に設けられた第１シリサイド部１４５を含む。
【００１６】
導電部材１４には、例えば、リンがドープされたシリコン（リンドープドシリコン）が用いられる。第１シリサイド部１４５は、例えばニッケル（Ｎｉ）、コバルト（Ｃｏ）及びチタン（Ｔｉ）のうちから選択された少なくとも１つの金属と、導電部材１４の材料に含まれるシリコンと、による合金を含む。
導電部材１４に第１シリサイド部１４５が含まれることで、導電部材１４であるバックゲート電極ＢＧの電気抵抗は、第１シリサイド部１４５が含まれない場合に比べて低くなる。これにより、バックゲート電極ＢＧによるメモリセルＭＣの制御性が高まる。
【００１７】
次に、不揮発性半導体記憶装置１１０の具体例を説明する。
基板１１には、例えばシリコンが用いられる。実施形態では、一例としてシリコンの基板１１を用いる例を説明する。
図２に表したように、メモリアレイ領域Ｒｍにおいては、基板１１上にシリコン酸化膜１３が形成されており、その上に、バックゲート電極ＢＧである導電部材１４が設けられている。
【００１８】
メモリアレイ領域Ｒｍの中央部Ｒｍｃにおいて、導電部材１４の上層部分には、Ｙ軸方向に延びる凹部１５が複数形成されている。凹部１５の内面上には、例えばシリコン酸化膜１６が設けられている。また、導電部材１４上には、シリコン酸化膜１７が設けられている。
【００１９】
シリコン酸化膜１７上には、構造体２０が設けられている。構造体２０においては、複数本の電極膜２１が設けられている。電極膜２１には、例えばボロンが導入されたシリコン（ボロンドープドシリコン）が用いられる。電極膜２１は、メモリセルトランジスタのゲート電極として機能する。電極膜２１の形状は、Ｘ軸に沿って延びる帯状であって、Ｙ軸及びＺ軸に沿ってマトリクス状に配列される。
【００２０】
Ｙ軸に沿って隣り合う２つの電極膜２１の間には、例えばシリコン酸化物からなる絶縁板材２２が設けられている。絶縁板材２２の形状は、構造体２０を貫通する。複数の電極膜２１は、絶縁板材２２の設けられた位置で分割される。なお、複数の電極膜２１を分割する位置に孔を形成し、孔の側壁に絶縁膜を設けた中空構造にしてもよい。
【００２１】
構造体２０の上にはシリコン酸化膜２６が設けられている。シリコン酸化膜２６の上には、制御電極２７が設けられている。制御電極２７には、例えばボロンドープドシリコンが用いられる。制御電極２７は、Ｘ軸に沿って延在する。制御電極２７は、各半導体ピラーＳＰごとに設けられる。制御電極２７は、例えば選択ゲート電極ＳＧである。
【００２２】
構造体２０、シリコン酸化膜２６及び制御電極２７には、Ｚ軸に沿って延びる複数本の貫通孔３０が形成されている。複数本の貫通孔３０は、Ｘ軸及びＹ軸に沿ってマトリクス状に配列される。貫通孔３０は、制御電極２７、シリコン酸化膜２６及び構造体２０を貫いて、凹部１５のＹ軸に沿った両端部に到達している。これにより、Ｙ軸に沿って隣り合う一対の貫通孔３０が、凹部１５によって連通されて、１本のＵ字ホール３１を構成している。各貫通孔３０の形状は例えば円柱形である。各Ｕ字ホール３１の形状はほぼＵ字形である。
【００２３】
図１及び図３に表したように、Ｕ字ホール３１の内面上には、ブロック絶縁膜３５が設けられている。ブロック絶縁膜３５は、不揮発性半導体記憶装置１１０の駆動電圧の範囲内にある電圧が印加されても実質的に電流を流さない膜である。ブロック絶縁膜３５には、高誘電率材料、例えば、誘電率が後述の電荷蓄積膜３６を形成する材料の誘電率よりも高い材料（例えば、シリコン酸化物）が用いられる。
【００２４】
図３に表したように、ブロック絶縁膜３５上には、電荷蓄積膜３６が設けられる。電荷蓄積膜３６は電荷を蓄積する膜である。電荷蓄積膜３６は、例えば、電子のトラップサイトを含む膜である。電荷蓄積膜３６には、例えばシリコン窒化膜が用いられる。
【００２５】
電荷蓄積膜３６上には、トンネル絶縁膜３７が設けられる。トンネル絶縁膜３７は、通常は絶縁性であるが、不揮発性半導体記憶装置１１０の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜である。トンネル絶縁膜３７には、例えばシリコン酸化物が用いられる。メモリ膜３３は、ブロック絶縁膜３５、電荷蓄積膜３６及びトンネル絶縁膜３７の積層膜を含む。
【００２６】
Ｕ字ホール３１内には、半導体層３９が埋め込まれる。半導体層３９には、不純物（例えば、リン）を含むポリシリコンが用いられる。Ｕ字ホール３１内に半導体層３９が埋め込まれることで、Ｕ字ピラー３８が形成される。Ｕ字ピラー３８の形状は、Ｕ字ホール３１の形状を反映したＵ字形である。
【００２７】
Ｕ字ピラー３８はトンネル絶縁膜３７に接している。Ｕ字ピラー３８のうち、貫通孔３０内に配置された部分が半導体ピラーＳＰであり、凹部１５内に配置された部分が接続部材４０である。
【００２８】
複数の半導体ピラーＳＰのうち、Ｘ軸に沿って並ぶ同じ列の半導体ピラーＳＰは、同じ電極膜２１を貫いている。Ｙ軸に沿って隣接する２つのＵ字ピラー３８に含まれる４つの半導体ピラーＳＰ（第１半導体ピラーＳＰ１、第２半導体ピラーＳＰ２、第３半導体ピラーＳＰ３及び第４半導体ピラーＳＰ４）において、内側の２つの半導体ピラーＳＰ（第２半導体ピラーＳＰ２及び第３半導体ピラーＳＰ３）は、同じ電極膜２１を貫いている。また、上記４つの半導体ピラーＳＰにおいて、外側の２つの半導体ピラーＳＰ（第１半導体ピラーＳＰ１及び第４半導体ピラーＳＰ４）は、同じ電極膜２１を貫いている。なお、各半導体ピラーＳＰごとに、異なる電極膜２１を貫くように設けられていてもよい。
【００２９】
図２に表したように、メモリアレイ領域Ｒｍの端部Ｒｍｐでは、複数の電極膜２１の一部が階段状に加工されている。すなわち、複数の電極膜２１は端部Ｒｍｐに延在する。複数の電極膜２１の各端部における主面１１ａからＺ軸に沿った高さは、メモリアレイ領域Ｒｍの中央部Ｒｍｃから離れるに従い低くなる。図２に表した例では、Ｘ軸に沿って中央部Ｒｍｃから離れるに従い、最上層の電極膜２１から最下層の電極膜２１までの各端面の上記高さが順に低くなる。構造体２０において、複数の電極膜２１の一部を階段状にした部分を階段部ＳＴＰと言うことにする。
【００３０】
階段部ＳＴＰの側面、シリコン酸化膜２６の側面、及び制御電極２７の側面には、絶縁膜４１が設けられている。絶縁膜４１には、例えばシリコン窒化物が用いられる。絶縁膜４１は階段部ＳＴＰの形状を反映して階段状に形成されている。また、制御電極２７の上及び絶縁膜４１の上には、例えばシリコン酸化物からなる層間絶縁膜７２が設けられている。構造体２０は、層間絶縁膜７２で埋め込まれる。
【００３１】
層間絶縁膜７２内には、プラグ４３、コンタクト４４及び４５が埋め込まれている。プラグ４３は半導体ピラーＳＰの直上域に配置されており、半導体ピラーＳＰに接続されている。コンタクト４４は、制御電極２７のＸ軸に沿った一端部の直上域に配置されており、制御電極２７に接続されている。コンタクト４５は、電極膜２１のＸ軸に沿った一端部の直上域に配置されており、電極膜２１に接続されている。
【００３２】
層間絶縁膜７２内におけるプラグ４３、コンタクト４４及び４５よりも上の部分には、ソース線４７、プラグ４８、配線４９及び５０が埋め込まれている。ソース線４７は、Ｘ軸に沿って延びており、Ｕ字ピラー３８に属する一対の半導体ピラーＳＰのうちの一方にプラグ４３を介して接続されている。プラグ４８はＵ字ピラー３８に属する一対の半導体ピラーＳＰのうちの他方にプラグ４３を介して接続されている。配線４９及び５０はＹ軸に沿って延びており、それぞれ、コンタクト４４及び４５に接続されている。
【００３３】
層間絶縁膜７２上には、Ｙ軸に沿って延びるビット線５１が設けられており、プラグ４８に接続されている。また、層間絶縁膜７２上には、配線５２が設けられており、プラグ５３を介して配線４９に接続されている。層間絶縁膜７２上には、ビット線５１及び配線５２を埋め込むように、シリコン窒化膜５４及び層間絶縁膜５５が設けられており、所定の配線等が埋設されている。
【００３４】
図２に表したように、周辺回路領域Ｒｃにおいては、基板１１の上層部分にトランジスタ６１等が形成されている。基板１１上には層間絶縁膜７２、シリコン窒化膜５４及び層間絶縁膜５５が設けられている。周辺回路領域Ｒｃの内部には所定の配線等が埋設されている。
【００３５】
次に、導電部材１４の凹部１４１について詳細に説明する。
図４は、階段部及び凹部の構成を例示する模式的断面図である。
凹部１４１は、導電部材１４の階段部ＳＴＰより外側（例えば、Ｘ軸に沿った外側）に延在する部分に設けられている。凹部１４１は、階段部ＳＴＰを形成する際に、導電部材１４の一部が除去されることで形成される。これにより、凹部１４１は、階段部ＳＴＰと並んで導電部材１４に設けられる。凹部１４１は、例えば、Ｚ軸に沿ってみた階段部ＳＴＰの外形の少なくとも一部と平行に設けられる部分を有する。
【００３６】
凹部１４１は、例えば主面１１ａに沿って延在する溝形状を有する。凹部１４１は、溝形状のほか、特定の方向に延在しない窪み形状であってもよい。
【００３７】
凹部１４１内には、第１シリサイド部１４５が設けられる。第１シリサイド部１４５は、例えば凹部１４１の内壁に設けられる。第１シリサイド部１４５は、凹部１４１内に形成した金属膜（Ｎｉ、Ｃｏ、Ｔｉ等）を熱処理することで形成される。第１シリサイド部１４５は、金属膜と、導電部材１４に含まれるシリコンと、が熱処理によって反応した金属化合物を含む。
【００３８】
凹部１４１内に第１シリサイド部１４５が設けられていることで、導電部材１４の電気抵抗は、第１シリサイド部１４５が設けられていない導電部材の電気抵抗よりも低くなる。導電部材１４であるバックゲート電極ＢＧの電気抵抗が低くなると、バックゲート電極ＢＧによるメモリセルＭＣの制御性が高まる。
【００３９】
また、複数の電極膜２１の一部には、第２シリサイド部１４６が含まれていてもよい。第２シリサイド部１４６は、第１シリサイド部１４５と同様、電極膜２１に形成した金属膜（Ｎｉ、Ｃｏ、Ｔｉ等）を熱処理することでシリサイド化されたものである。
【００４０】
例えば、第２シリサイド部１４６は、複数の電極膜２１のそれぞれの端部２１１に設けられている。コンタクト４５は、第２シリサイド部１４６を介して電極膜２１に接続される。これにより、コンタクト４５と、電極膜２１と、の接触抵抗が低減される。
【００４１】
図５（ａ）〜（ｃ）は、凹部の形状を例示する模式的断面図である。
図５（ａ）〜（ｃ）では、凹部１４１の断面形状を表している。
図５（ａ）に表した凹部１４１Ａは、Ｚ軸に沿って深さｄ１を有する。第１シリサイド部１４５は、凹部１４１Ａの内壁に沿って設けられる。凹部１４１Ａの底部と、基板１１側のシリコン酸化膜１３と、のあいだには、導電部材１４が残っている。
【００４２】
図５（ｂ）に表した凹部１４１Ｂは、Ｚ軸に沿って深さｄ２を有する。深さｄ２は、深さｄ１（図５（ａ）参照）よりも深い。第１シリサイド部１４５は、凹部１４１Ａの内壁に沿って設けられる。凹部１４１Ｂの底部と、基板１１側のシリコン酸化膜１３と、のあいだには、導電部材１４が残っていない。すなわち、凹部１４１Ｂの底部と、シリコン酸化膜１３と、のあいだの全てがシリサイド化されている。
【００４３】
図５（ｃ）に表した凹部１４１Ｃは、Ｚ軸に沿って導電部材１４を貫通した貫通孔である。第１シリサイド部１４５は、凹部１４１Ｃの側壁に沿って設けられる。
いずれの凹部１４１Ａ、１４１Ｂ及び１４１Ｃであっても、内部に別な部材が埋め込まれていてもよい。
【００４４】
図６（ａ）〜（ｂ）は、他の階段部及び凹部の例を示す模式図である。
図６（ａ）では、他の階段部の例の模式的斜視図を表している。図６（ｂ）では、他の階段部の例の模式的平面図を表している。
図６（ａ）及び（ｂ）に表した階段部ＳＴＰでは、複数の電極膜２１の一部にＸ軸及びＹ軸のそれぞれに沿って階段形状が設けられている。
すなわち、複数の電極膜２１の各端部に設けられた段差面のＺ軸に沿った主面１１ａからの高さは、Ｘ軸に沿って順に変化するとともに、Ｙ軸に沿っても順に変化する。
図６に表した例では、基板１１の主面１１ａから上側に向けて８つの電極膜２１ａ〜２１ｈが積層されている。電極膜２１ａ〜２１ｈの各段差面ＳＴａ〜ＳＴｈは、Ｚ軸に沿ってみたとき、Ｘ軸方向及びＹ軸方向にマトリクス状に設けられる。各段差面ＳＴａ〜ＳＴｈの主面１１ａからの高さは、段差面ＳＴａ〜ＳＴｈの順に高くなる。各段差面ＳＴａ〜ＳＴｈの高さの差は、例えば、各電極膜２１ａ〜２１ｈの間に設けられた層間絶縁膜４２の厚さと等しい。
【００４５】
このように段差面ＳＴａ〜ＳＴｈが設けられた複数の電極膜２１ａ〜２１ｈを有する階段部ＳＴＰの構造では、最下層となる電極膜２１ａの段差面ＳＴａと隣り合う位置に露出する導電部材１４に、凹部１４１が設けられる。すなわち、凹部１４１は、Ｚ軸に沿ってみたとき、階段面ＳＴａ及びＳＴｃとそれぞれ隣り合う位置に並んで設けられる。凹部１４１は、窪み状に形成される。
この凹部１４１の内壁に沿って第１シリサイド部１４５が設けられる。
【００４６】
なお、図６では、８つの電極膜２１ａ〜２１ｈによる階段部ＳＴＰを例示したが、８つ以外の電極膜２１であっても同様である。
【００４７】
実施形態に係る不揮発性半導体記憶装置１１０では、バックゲート電極ＢＧとして用いられる導電部材１４に凹部１４１が設けられ、この凹部１４１内に第１シリサイド部１４５が設けられているため、バックゲート電極ＢＧが低抵抗化される。バックゲート電極ＢＧが低抵抗化することにより、バックゲート電極ＢＧによるメモリセルＭＣの制御性が向上する。
【００４８】
（第２の実施形態）
第２の実施形態は、不揮発性半導体記憶装置の製造方法の例である。
図７は、不揮発性半導体記憶装置の製造方法を例示するフローチャートである。
図７に表したように、この製造方法は、導電部材及び接続部材の形成（ステップＳ１０１）と、構造体の形成（ステップＳ１０２）と、メモリ膜の形成（ステップＳ１０３）と、階段部及び凹部の形成（ステップＳ１０４）と、第１シリサイド部の形成（ステップＳ１０５）と、を備える。
【００４９】
図８（ａ）〜図１５（ｂ）は、不揮発性半導体記憶装置の製造方法を例示する模式的断面図である。
図８（ａ）〜図１５（ｂ）では、階段部を中心とした模式的断面図を例示している。
【００５０】
先ず、図８（ａ）に表したように、基板１１の主面１１ａに沿って導電部材１４を形成する。導電部材１４には、例えば不純物が添加され導電性を有するシリコンが用いられる。導電部材１４は、例えばＣＶＤ（Chemical Vapor Deposition）法により形成される。導電部材１４は、基板１１の主面１１ａに設けられたシリコン酸化膜１３の上に形成される。導電部材１４は、バックゲート電極ＢＧになる膜である。
【００５１】
次に、導電部材１４の上に、構造体２０を形成する。具体的には、導電部材１４をパターニングした後、導電部材１４の上に、電極膜２１になる例えばボロンが導入されたボロンドープドポリシリコン層と、ノンドープのポリシリコン層と、をそれぞれ１層ずつ交互に積層する。次に、積層膜を貫通する孔を形成し、この孔を介してノンドープのポリシリコン層をエッチングにより除去する。そして、ノンドープのポリシリコン層が除去された部分に、層間絶縁膜４２になるシリコン酸化膜を埋め込む。最上層の層間絶縁膜４２の上には、選択ゲート電極ＳＧとなる制御電極２７が形成される。制御電極２７には、例えば不純物が添加され導電性を有するシリコンが用いられる。
【００５２】
この構造体２０を形成した後、メモリセルアレイ領域に対して、半導体ピラーＳＰ、メモリセルＭＣ、ドレイン側選択トランジスタ、ソース側選択トランジスタ、バックゲートトランジスタなどの形成工程が行われる。
【００５３】
その後、図８（ｂ）に表したように、階段部ＳＴＰを形成する領域に、図示しないレジストマスクを形成し、制御電極２７の下の層間絶縁膜４２を選択的に除去してパターニングを行う。
【００５４】
この後、図９（ａ）に表したように、構造体２０の上面を覆う絶縁層（例えばシリコン酸化層）４１を形成した後、その絶縁膜４１の上にレジスト膜ＲＧを形成する。
【００５５】
次に、レジスト膜ＲＧに対して、図示しないマスクを用いたリソグラフィ及び現像を行い、図９（ｂ）に示すように、レジスト膜ＲＧの端を所望の位置になるようにパターニングする。
【００５６】
次に、そのレジスト膜ＲＧをマスクにしてＲＩＥ（Reactive Ion Etching）を行い、絶縁膜４１及びその下の電極膜２１におけるレジスト膜ＲＧから露出している部分を除去する。これにより、図１０（ａ）に表したように、レジスト膜ＲＧで覆われていない絶縁膜４１の一部及びその下の１層分の電極膜２１の一部が除去される。
【００５７】
次に、レジスト膜ＲＧの平面サイズを縮小するレジストスリミングを行う。このレジストスリミングにより、図１０（ｂ）に示すように、絶縁膜４１の表面の一部が新たに露出する。
【００５８】
そして、そのスリミングされたレジスト膜ＲＧをマスクにしてＲＩＥを行う。これにより、図１１（ａ）に表したように、先のエッチングにより電極膜２１が除去された部分の下の層間絶縁膜４２及びこの下の電極膜２１が除去されると共に、その隣の部分でレジスト膜ＲＧから露出している層間絶縁膜４２及びその下の電極膜２１も除去される。
【００５９】
その後も、レジスト膜ＲＧのスリミング工程と、スリミングされたレジスト膜ＲＧに覆われず露出している部分の絶縁膜４１及びその下の電極膜２１、並びにその隣りの部分でレジスト膜ＲＧから露出している層間絶縁膜４２及びその下の電極膜２１を、それぞれ一層分ずつエッチングする工程とを繰り返すことで、図１１（ｂ）に示す階段構造が得られる。
【００６０】
その後、図１２（ａ）に表したように、さらにレジスト膜ＲＧのスリミングを行い、その残されたレジスト膜ＲＧをマスクにしてエッチングを行う。これにより、階段構造部の表面を覆う絶縁膜４１及び層間絶縁膜４２が除去される。図１２（ｂ）に表したように、このエッチング後、電極膜２１の一部及び導電部材１４の一部が露出する。また、階段部ＳＴＰと隣り合う導電部材１４には、凹部１４１が形成される。凹部１４１は、階段部ＳＴＰの階段構造を形成する工程で形成される。
【００６１】
次に、図１３（ａ）に示すように、階段構造部を金属膜４６で覆う。金属膜４６は、例えばスパッタ法で形成される。実施形態では、金属膜４６の材料として、チタン（Ｔｉ）を一例に挙げて説明するが、チタン以外にも、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タングステン（Ｗ）などを用いてもよい。
【００６２】
金属膜４６の形成後、アニール処理（熱処理）を行い、制御電極２７、電極膜２１及び導電部材１４に含まれるシリコンと、金属膜４６に含まれるチタンとを反応させる。これにより、導電部材１４の凹部１４１の内壁であって、金属膜４６と接する部分には、チタンシリサイド（第１シリサイド部１４５）が形成される。
【００６３】
また、制御電極２７の端部であって、金属膜４６と接する部分には、チタンシリサイド（第２シリサイド部１４６）が形成される。また、制御電極２７の端部であって、金属膜４６と接する部分には、チタンシリサイド（第３シリサイド部１４７）が形成される。
【００６４】
なお、この工程で、図２に表したメモリアレイ領域Ｒｍの中央部Ｒｍｃにおいて、電極膜２１の端部（電極膜２１を分割した際の露出する電極膜２１の端部）にチタンシリサイド等のシリサイド部を形成してもよい。
【００６５】
その後、金属膜４６の未反応部をウェット処理により除去する。これにより、図１３（ｂ）に表したように、各段のチタンシリサイド（第１シリサイド部１４５、第２シリサイド部１４６及び第３シリサイド部１４７）が露出する。
【００６６】
次に、図１４（ａ）に表したように、階段構造部を覆うようにストッパ層７１を形成する。ストッパ層７１には、例えばシリコン窒化物が用いられる。ストッパ層７１は、凹部１４１の壁面に沿って設けられても、凹部１４１を埋め込むように設けられてもよい。その後、制御電極２７上のストッパ層７１を選択的に除去した後、図１４（ｂ）に表したように、ストッパ層７１の上、及び制御電極２７の上に、層間絶縁膜７２を形成する。層間絶縁膜７２には、例えばシリコン酸化物が用いられる。
【００６７】
その後、層間絶縁膜７２の上面を平坦化した後、その上に図示しない有機膜などのマスクを形成し、それをマスクとして、層間絶縁膜７２及びストッパ層７１を選択的にエッチングする。
【００６８】
これにより、図１５（ａ）に表したように、層間絶縁膜７２及びストッパ層７１に複数のコンタクトホール７３が形成される。複数のコンタクトホール７３は、層間絶縁膜７２の上面からの深さが互いに異なる。各コンタクトホール７３は、層間絶縁膜７２及びストッパ層７１を貫通し、それぞれ制御電極２７、電極膜２１、導電部材１４の上面に形成されたチタンシリサイド（第１シリサイド部１４５、第２シリサイド部１４６及び第３シリサイド部１４７）に達する。
【００６９】
複数のコンタクトホール７３はＲＩＥ（Reactive Ion Etching）により同時に一括形成される。コンタクト領域における各シリコン層（制御電極２７、電極膜２１及び導電部材１４）を、下層ほど長くした階段状に加工することで、各シリコン層に達する複数のコンタクトホール７３を、同一エッチングプロセスにより一括形成することができ、効率的なプロセスを行える。
【００７０】
このとき、シリコン窒化物であるストッパ層７１は、シリコン酸化物である層間絶縁膜７２のエッチング時のエッチングストッパとして機能し、各段の表面のチタンシリサイド（第１シリサイド部１４５、第２シリサイド部１４６及び第３シリサイド部１４７）は、ストッパ層７１のエッチング時のエッチングストッパとして機能する。
【００７１】
コンタクトホール７３の形成後、図１５（ｂ）に表したように、コンタクトホール７３の内部にコンタクト４５を形成する。コンタクト４５を形成した後は、図２に表したように、コンタクト４５よりも上側の各種配線（ソース線４７、プラグ４８、配線４９及び５０）等を形成する。これにより、不揮発性半導体記憶装置１１０が完成する。
【００７２】
実施形態に係る不揮発性半導体記憶装置の製造方法では、階段部ＳＴＰに階段形状を形成する工程で凹部１４１が形成されるため、別工程で凹部１４１を形成する必要がない。これにより、凹部１４１を有する不揮発性半導体記憶装置１１０の製造工程の増加が抑制される。また、凹部１４１内に第１シリサイド部１４５が設けられているため、平面上にシリサイドが形成される場合に比べてシリサイドの面積が大きくなる。これにより、導電部材１４であるバックゲート電極ＢＧの電気抵抗が下がり、メモリセルＭＣの制御性が高まる。
【００７３】
以上説明したように、実施形態によれば、メモリセルの制御性を向上した不揮発性半導体記憶装置及びその製造方法が提供される。
【００７４】
なお、上記に本実施の形態およびその変形例を説明したが、本発明はこれらの例に限定されるものではない。例えば、前述の各実施の形態またはその変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものや、各実施の形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【００７５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７６】
１１…基板、１１ａ…主面、１３…シリコン酸化膜、１４…導電部材、１５…凹部、１６…シリコン酸化膜、１７…シリコン酸化膜、２０…構造体、２１…電極膜、２１ａ〜２１ｈ…電極膜、２１ｓ…側面、２２…絶縁板材、２６…シリコン酸化膜、２７…制御電極、３０…貫通孔、３１…Ｕ字ホール、３３…メモリ膜、３５…ブロック絶縁膜、３６…電荷蓄積膜、３７…トンネル絶縁膜、３８…Ｕ字ピラー、３９…半導体層、４０…接続部材、４１…絶縁膜４２…層間絶縁膜、４３…プラグ、４４…コンタクト、４５…コンタクト、４６…金属膜、４７…ソース線、４８…プラグ、４９…配線、５１…ビット線、５２…配線、５３…プラグ、５４…シリコン窒化膜、５５…層間絶縁膜、６１…トランジスタ、７１…ストッパ層、７２…層間絶縁膜、７３…コンタクトホール、１１０…不揮発性半導体記憶装置、１４１…凹部、１４１Ａ…凹部、１４１Ｂ…凹部、１４１Ｃ…凹部、１４５…第１シリサイド部、１４６…第２シリサイド部、１４７…第３シリサイド部、２１１…端部、ＢＧ…バックゲート電極、ＭＣ…メモリセル、ＲＧ…レジスト膜、Ｒｃ…周辺回路領域、Ｒｍ…メモリアレイ領域、Ｒｍｃ…中央部、Ｒｍｐ…端部、ＳＧ…選択ゲート電極、ＳＰ…半導体ピラー、ＳＰ１〜ＳＰ４…半導体ピラー、ＳＴＰ…階段部、ＳＴＲ１…メモリストリング、ＳＴａ…段差面、ＳＴａ〜ＳＴｈ…段差面
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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