(57)【要約】      （修正有）【課題】メモリセル特性の向上、およびトランジスタ特性の劣化の抑制を図る半導体装置の製造方法を提供する。【解決手段】半導体基板１０上に、第１絶縁層１１が形成される。第１絶縁層１１上に、第１導電層１９が形成される。第１導電層１９上に、第２導電層が形成される。第２導電層上に、複数の金属元素からなる金属層を形成して第１熱処理することにより、第２導電層をシリサイド化して第１シリサイド層３３が形成される。未反応の金属層をエッチングにより除去される。第１導電層１９と第１シリサイド層３３を第２熱処理することにより、第２シリサイド層３２と、第２シリサイド層３２上に積層する第１シリサイド層３３が形成される。第２シリサイド層３２および第１シリサイド層３３の積層からなるフルシリサイド構造３４が形成される。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板上に、第１絶縁層を形成する工程と、
前記第１絶縁層上に、シリコンを含む第１導電層を形成する工程と、
前記第１導電層上に、シリコンを含む第２導電層を形成する工程と、
前記第２導電層上に、第１の金属元素及び第２の金属元素を含む金属層を形成する工程と、
第１熱処理することにより、前記第２導電層をシリサイド化して第１シリサイド層を形成する工程と、
未反応の前記金属層をエッチングにより除去する工程と、
第２熱処理することにより、前記第１導電層をシリサイド化し、第２シリサイド層を形成する工程と、
を有し、
前記第２シリサイド層および前記第１シリサイド層の積層からなるフルシリサイド構造を形成することを特徴とする半導体装置の製造方法。
【請求項２】
シリコン層中における前記第１の金属元素の拡散速度は、前記第１の金属元素からなる層中におけるシリコンの拡散速度より大きく、シリコン層中における前記第２の金属元素の拡散速度は、前記第２の金属元素からなる層におけるシリコンの拡散速度より小さいことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２シリサイド層は、前記第１の金属元素を含むモノシリサイド層であり、前記第１シリサイド層は前記第１の金属元素及び前記第２の金属元素を含むダイシリサイド層であることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１の金属元素はニッケルであり、前記第２の金属元素はコバルトであることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体メモリであるＮＡＮＤ型フラッシュメモリは、メモリセルと選択トランジスタとでＮＡＮＤストリングを構成し、さらにこれらを制御する周辺回路を有する。
【０００３】
メモリセル及び選択トランジスタの配線には、例えば多層のポリシリコン層をニッケル（Ｎｉ）などの金属層と反応させて金属シリサイド層を形成し、低抵抗化したものが用いられる。しかし、ポリシリコン層間に自然酸化層などの絶縁膜が形成されシリサイド反応時の金属拡散を阻害する場合には、配線に用いられるポリシリコン層を全て金属シリサイド化(ＦＵＳＩ化)することが困難であり、制御ゲート電極の低抵抗化が困難であった。
【０００４】
また、後工程の熱履歴によっては金属シリサイド層と未反応ポリシリコン層の反応による高抵抗相の形成や、シリサイド凝集による抵抗上昇などにより、メモリセル特性の劣化を引き起こしてしまうという問題点があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−２１７４１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、自然酸化層などの絶縁膜を層間に有するポリシリコン配線を凝集することなくフルシリサイド化し、メモリセル特性の向上、およびトランジスタ特性の劣化の抑制を図る半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の実施形態に係る半導体装置の製造方法によれば、半導体基板上に、第１絶縁層が形成される。前記第１絶縁層上に、第１導電層が形成される。前記第１導電層上に、第２導電層が形成される。前記第２導電層上に、複数の金属元素からなる金属層を形成して第１熱処理することにより、前記第２導電層をシリサイド化して第１シリサイド層が形成される。未反応の前記金属層をエッチングにより除去される。  前記第１導電層と前記第１シリサイド層を第２熱処理することにより、第２シリサイド層と、前記第２シリサイド層上に積層する第１シリサイド層が形成される。前記第２シリサイド層および前記第１シリサイド層の積層からなるフルシリサイド構造が形成される。
【図面の簡単な説明】
【０００８】
【図１】本実施形態に係る半導体装置におけるメモリセルアレイの平面図。
【図２】本実施形態に係る半導体装置を示しており、（ａ）は図１におけるＸ−Ｘ’線に沿った断面図、（ｂ）は図１におけるＹ−Ｙ’線に沿った断面図。
【図３】本実施形態に係る半導体装置の製造工程を示す断面図であり、（ａ）は図１におけるＸ−Ｘ’線に沿った断面図、（ｂ）は図１におけるＹ−Ｙ’線に沿った断面図。
【図４】本実施形態に係る半導体装置の製造工程を示す断面図であり、（ａ）は図１におけるＸ−Ｘ’線に沿った断面図、（ｂ）は図１におけるＹ−Ｙ’線に沿った断面図。
【図５】本実施形態に係る半導体装置の製造工程を示す断面図であり、（ａ）は図１におけるＸ−Ｘ’線に沿った断面図、（ｂ）は図１におけるＹ−Ｙ’線に沿った断面図。
【図６】本実施形態に係る半導体装置の製造工程を示す断面図であり、（ａ）は図１におけるＸ−Ｘ’線に沿った断面図、（ｂ）は図１におけるＹ−Ｙ’線に沿った断面図。
【図７】本実施形態に係る半導体装置の製造工程を示す断面図であり、（ａ）は図１におけるＸ−Ｘ’線に沿った断面図、（ｂ）は図１におけるＹ−Ｙ’線に沿った断面図。
【図８】本実施形態に係る半導体装置の製造工程を示す断面図であり、（ａ）は図１におけるＸ−Ｘ’線に沿った断面図、（ｂ）は図１におけるＹ−Ｙ’線に沿った断面図。
【図９】本実施形態に係る半導体装置の製造工程を示す断面図であり、（ａ）は図１におけるＸ−Ｘ’線に沿った断面図、（ｂ）は図１におけるＹ−Ｙ’線に沿った断面図。
【図１０】本実施形態に係る半導体装置の製造工程を示す断面図であり、（ａ）は図１におけるＸ−Ｘ’線に沿った断面図、（ｂ）は図１におけるＹ−Ｙ’線に沿った断面図。
【図１１】本実施形態に係る半導体装置の製造工程を示す断面図であり、（ａ）は図１におけるＸ−Ｘ’線に沿った断面図、（ｂ）は図１におけるＹ−Ｙ’線に沿った断面図。
【図１２】本実施形態に係る半導体装置の製造工程を示す断面図であり、（ａ）は図１におけるＸ−Ｘ’線に沿った断面図、（ｂ）は図１におけるＹ−Ｙ’線に沿った断面図。
【図１３】本実施形態に係る半導体装置の製造工程を示す断面図であり、（ａ）は図１におけるＸ−Ｘ’線に沿った断面図、（ｂ）は図１におけるＹ−Ｙ’線に沿った断面図。
【図１４】本実施形態に係る半導体装置の製造工程を示す断面図であり、（ａ）は図１におけるＸ−Ｘ’線に沿った断面図、（ｂ）は図１におけるＹ−Ｙ’線に沿った断面図。
【図１５】本実施形態に係る半導体装置の製造工程を示す断面図であり、（ａ）は図１におけるＸ−Ｘ’線に沿った断面図、（ｂ）は図１におけるＹ−Ｙ’線に沿った断面図。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態について図面を参照しながら説明する。
【００１０】
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。また、重複する説明は、必要に応じて行う。
【００１１】
＜実施形態＞
図１乃至図１５を用いて、本実施形態に係る半導体装置の製造方法について説明する。以下に、本実施形態に係る半導体装置について詳説する。
【００１２】
［構造］
まず、図１及び図２を用いて、本実施形態に係る半導体装置の構造について説明する。
【００１３】
図１は、本実施形態に係る半導体装置におけるメモリセルアレイの平面図を示す。半導体基板１０には、図１に示すように、ワードライン方向に直行する方向に延伸する素子領域ＡＡ（Active Area）と素子分離領域ＳＴＩ（Shallow Trench Isolation）が交互に配置され、隣接する素子領域ＡＡが素子分離領域ＳＴＩで電気的に分離されている。また、これらの領域に直交して、ワードライン方向に延伸するメモリセルＭＣのゲート電圧を制御するワード線ＷＬと、データを書き込むブロックを選択するためのセレクトゲートＳＧが周期的に配置されている。メモリセルは、素子領域ＡＡとワードラインＷＬが交差する部分に設けられる。ここで、メモリセル領域とはメモリセルが形成される領域であり、トランジスタ領域とは選択トランジスタが形成される領域および周辺回路におけるトランジスタが形成される領域のいずれも含むものである。
【００１４】
図２は、本実施形態に係る半導体装置の構造を示す断面図である。より具体的には、図２（ａ）はメモリセル領域におけるチャネル幅方向に沿った断面図であり、図２（ｂ）はメモリセル領域におけるチャネル長方向に沿った断面図である。
【００１５】
図２（ａ）および（ｂ）に示すように、メモリセル領域において半導体装置は、チャネル幅方向およびチャネル長方向にマトリクス状に配置される複数のメモリセルＭＣを備える。図２（ａ）に示すように、チャネル幅方向に沿った断面において、複数のメモリセルＭＣは素子領域に形成され、互いに素子分離絶縁層２０で構成される素子分離領域によって区画される。また、図２（ｂ）に示すように、チャネル長方向に沿った断面において、複数のメモリセルＭＣは、その側面に形成された絶縁層２９によって互いに絶縁分離される。
【００１６】
メモリセルＭＣは、半導体基板１０上に順に形成されたトンネル絶縁層１１、ポリシリコン層１９、ゲート間絶縁層２１、およびワード線となる制御ゲート電極３４で構成される。
【００１７】
半導体基板１０は、例えばシリコン基板であるが、これに限らず、ゲルマニウムを含有するシリコン基板でもよい。図２（ａ）に示すように、半導体基板１０は、素子領域ＡＡと素子分離領域ＳＴＩとで段差を有する。より具体的には、半導体基板１０は、素子領域ＡＡにおいて上段面を有し、素子分離領域ＳＴＩにおいて下段面を有する。すなわち、半導体基板１０は、素子分離領域ＳＴＩにおいて溝を有する。また、半導体基板１０内には、図示せぬソース／ドレイン拡散層が形成され、その間にチャネルが形成される。このチャネルは、後述するポリシリコン層１９の下部に形成される。
【００１８】
トンネル絶縁層１１は、半導体基板１０上に形成される。トンネル絶縁層１１は、例えばＳｉＯ２層で構成される。図２（ｂ）に示すように、チャネル長方向に沿った断面において、トンネル絶縁層１１は、隣接するメモリセルＭＣ間で連続して形成されてもよいが、メモリセルＭＣ毎に分離されてもよい。
【００１９】
ポリシリコン層１９で形成される浮遊ゲート電極は、トンネル絶縁層１１上に形成される。ポリシリコン層１９は、例えばポリシリコンで構成される。このポリシリコン層１９は、電荷蓄積層として機能する。
【００２０】
ゲート間絶縁層２１は、ポリシリコン層１９と後述する制御ゲート電極３４との間に形成される。言い換えると、ゲート間絶縁層２１は、ポリシリコン層１９上かつ制御ゲート電極３４下に形成される。これにより、チャネル幅方向に並ぶ複数のメモリセルＭＣのポリシリコン層１９は、互いに絶縁分離される。
【００２１】
制御ゲート電極３４は、ゲート間絶縁層２１上に形成される。本実施形態において、制御ゲート電極３４は、ゲート間絶縁層２１上に形成されたシリサイド層３２と、シリサイド層３２上に形成されたシリサイド層３３とで構成される。これらシリサイド層３２とシリサイド層３３とは、互いに接して形成される。すなわち、シリサイド層３２およびシリサイド層３３は、電気的に接続されている。シリサイド層３２は、その全体が例えばＮｉ（ニッケル）モノシリサイドで構成されるフルシリサイド構造である。また、シリサイド層３３は、その全体が例えばＮｉ（ニッケル）とＣｏ（コバルト）のダイシリサイドで構成されるフルシリサイド構造である。
【００２２】
［製造方法］
次に、図３乃至図１５を用いて、本実施形態に係る半導体装置の製造方法について説明する。
【００２３】
図３乃至図１５は、本実施形態に係る半導体装置の製造工程を示す断面図である。より具体的には、図３（ａ）乃至図１５（ａ）はメモリセル領域におけるチャネル幅方向に沿った断面図であり、図３（ｂ）乃至図１５（ｂ）はメモリセル領域におけるチャネル長方向に沿った断面図である。
【００２４】
まず、図３（ａ）乃至（ｂ）に示すように、例えばシリコン基板、またはゲルマニウムを含有するシリコン基板で構成される半導体基板１０上に、絶縁層１１が形成される。絶縁層１１は、例えばＳｉＯ２層で構成される。
【００２５】
次に、図４（ａ）乃至（ｂ）に示すように、メモリセル領域およびトランジスタ領域における絶縁層１１上に、アモルファスシリコン層１６が形成される。
【００２６】
次に、図５（ａ）乃至（ｂ）に示すように、メモリセル領域およびトランジスタ領域におけるアモルファスシリコン層１６に対して熱処理を行うことにより、アモルファスシリコン層１６を結晶化させる。これにより、アモルファスシリコン層１６がポリシリコン層１９となる。
【００２７】
次に、リソグラフィおよびＲＩＥ（Reactive Ion Etching）により、メモリセル領域におけるポリシリコン層１９、絶縁層１１、および半導体基板１０がチャネル長方向に沿ってパターニングされる。これにより、ポリシリコン層１９、絶縁層１１、および半導体基板１０にチャネル長方向に沿ったＳＴＩ溝が形成される。その後、半導体基板１０のＳＴＩ溝に素子分離絶縁層２０が形成され、素子領域とそれを区画する素子分離領域とが形成される。
【００２８】
次に、メモリセル領域およびトランジスタ領域におけるポリシリコン層１９上に、ゲート間絶縁層２１が形成される。このとき、図６（ａ）乃至（ｂ）に示すように、ゲート間絶縁層２１は、メモリセル領域においては、ポリシリコン層１９の上面上、側面上および素子分離絶縁層２０上に形成される。
【００２９】
次に、図７（ａ）乃至（ｂ）に示すように、メモリセル領域におけるゲート間絶縁層２１上に、アモルファスシリコン層２２が形成される。このとき、アモルファスシリコン層２２の表面が大気中に露出することにより、その表面上に自然酸化層２３が形成される。
【００３０】
次に、図８（ａ）乃至（ｂ）に示すように、メモリセル領域におけるアモルファスシリコン層２２上に、アモルファスシリコン層２６が形成される。
【００３１】
次に、図９（ａ）乃至（ｂ）に示すように、メモリセル領域およびトランジスタ領域におけるアモルファスシリコン層２６上に、マスク材２８が形成される。マスク材２８は、例えばＳｉＮで構成される。
【００３２】
このとき、このＳｉＮの成層による高温の熱処理により、熱処理としてメモリセル領域およびトランジスタ領域におけるアモルファスシリコン層２２およびアモルファスシリコン層２６が結晶化する。これにより、アモルファスシリコン層２２およびアモルファスシリコン層２６がポリシリコン層２５およびポリシリコン層２７となる。なお、ＳｉＮの成層に伴う熱処理により、アモルファスシリコン２２およびアモルファスシリコン層２６が、十分に結晶化しなかった場合には、さらに熱処理を加えてもよい。
【００３３】
次に、マスク材２８を用いたリソグラフィおよびＲＩＥにより、メモリセル領域およびトランジスタ領域におけるポリシリコン配線加工が行われる。より具体的には、メモリセル領域におけるポリシリコン層２７、ポリシリコン層２５、ゲート間絶縁層２１、ポリシリコン層１９がチャネル幅方向に沿ってパターニングされる。
【００３４】
これにより、メモリセル領域において、パターニングされたポリシリコン層２７、ポリシリコン層２５、ゲート間絶縁層２１、およびポリシリコン層（浮遊ゲート電極）１９が形成され、トンネル絶縁層１１の表面が露出する。
【００３５】
次に、図１０（ａ）乃至（ｂ）に示すように、メモリセル領域およびトランジスタ領域におけるパターニングされたポリシリコン配線間を覆うように、絶縁層２９が形成される。より具体的には、メモリセル領域において、ポリシリコン層２７、ポリシリコン層２５、ゲート間絶縁層２１、およびポリシリコン層１９の側面上、およびマスク材２８の上面上に、絶縁層２９が形成される。絶縁層２９は、例えばＳｉＯ２層である。
【００３６】
次に、図１１（ａ）乃至（ｂ）に示すように、ＲＩＥ、ウェットエッチング、またはＣＭＰ（Chemical Mechanical Polishing）により、メモリセル領域における絶縁層２９の上部側の一部、およびマスク材２８が除去される。これにより、メモリセル領域におけるポリシリコン層２７の上面、および上部側の側面が露出する。なお、このとき、少なくともポリシリコン層２７の上面が露出すればよい。
【００３７】
次に、図１２（ａ）乃至（ｂ）に示すように、メモリセル領域における露出したポリシリコン層２７上に金属層３０が形成される。金属層３０は、第１の金属元素および第２の金属元素を含む積層層または混合層である。シリコン層中における前記第１の金属元素の拡散速度は、前記第１の金属元素からなる層中におけるシリコンの拡散速度より大きく、シリコン層中における前記第２の金属元素の拡散速度は、前記第２の金属元素からなる層におけるシリコンの拡散速度より小さいものである。第１の金属元素は例えばＮｉであり、第２の金属元素は例えばＣｏである。
【００３８】
次に、図１３（ａ）乃至（ｂ）に示すように、メモリセル領域およびトランジスタ領域において、250〜450℃の温度で20〜60秒間ランプ加熱により熱処理が行われる。これにより、メモリセル領域において、金属層３０と、ポリシリコン層２７とが反応する。すなわち、メモリセル領域において金属層３０を構成する第１の金属元素および第２の金属元素が上部側からポリシリコン層２７内に拡散する。これにより、メモリセル領域におけるポリシリコン層２７がシリサイド層３１となる。このとき、メモリセル領域において、ポリシリコン層２５上に金属拡散を阻害する自然酸化層２３が形成されているため、ポリシリコン層２５はシリサイド化されない。シリサイド層３１の組成は、後述のエッチングで除去されない程度にモノシリサイドよりも金属成分の多いシリサイドである。
【００３９】
図１４（ａ）乃至（ｂ）に示すように、未反応の金属層はエッチングにより除去される。つづいて、図１５（ａ）乃至（ｂ）に示すように、500℃以上の温度で20〜60秒間ランプ加熱により熱処理が行われる。これにより、メモリセル領域において、金属拡散を阻害する自然酸化層２３をブレークしてシリサイド層３１と、ポリシリコン層２５とが反応する。このとき、メモリセル領域においてシリサイド層３１を構成する第１の金属元素および第２の金属元素のシリサイドが、熱的に安定な第１の金属元素および第２の金属元素のダイシリサイドであるシリサイド層３３へ変化する。また、シリコン層中の拡散速度の違いにより第１の金属元素のみがシリサイド層３３から排出されてポリシリコン層２５と反応し、第１の金属元素のモノシリサイドであるシリサイド層３２を形成する。
【００４０】
以上により、メモリセル領域においてゲート電極３４は、熱的に安定な第１の金属元素と第２の金属元素のダイシリサイドであるシリサイド層３３を配線上部に有し、第１の金属元素のモノシリサイドであるシリサイド層３２を配線下部に有するフルシリサイド構造となる。
【００４１】
［本実施形態による効果］
本実施形態によれば、メモリセルＭＣの制御ゲート電極３４を金属シリサイド化する半導体装置の製造方法において、制御ゲート電極３４となる複数のポリシリコン層２５，２７を形成する際に、シリコン層中における前記第１の金属元素の拡散速度は、前記第１の金属元素からなる層中におけるシリコンの拡散速度より大きく、シリコン層中における前記第２の金属元素の拡散速度は、前記第２の金属元素からなる層におけるシリコンの拡散速度より小さい、第１の金属元素及び第２の金属元素を含む金属層を用いる。
【００４２】
熱処理において第１の金属元素のモノシリサイドであるシリサイド層３２、および、第１の金属元素と第２の金属元素のダイシリサイドであるシリサイド層３３からなるフルシリサイド構造となる。フルシリサイド化により、シリサイドの凝集を防止するとともに、メモリセルＭＣにおける制御ゲート電極３４の低抵抗化を図ることができる。
【００４３】
その他、本発明は、上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【００４４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他のさまざまな形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００４５】
１０…半導体基板、１１…絶縁層、１６，２２，２６…アモルファスシリコン層、１９，２５，２７…ポリシリコン層、２１…ゲート間絶縁層、２３…自然酸化層、３０…金属層、３１，３２，３３…シリサイド層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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