(57)【要約】【課題】本発明は、カードデバイス駆動回路を提供する。【解決手段】本発明のカードデバイス駆動回路は、端末装置のマザーボードの複数のカードデバイスに駆動電圧を提供するために用いられ、電源コネクターと、第一遅延回路と、第一信号生成回路と、第二信号生成回路と、を備え、前記電源コネクターは、前記マザーボードからの制御信号を前記第一信号生成回路及び前記第一遅延回路に送信し、前記第一信号生成回路は、前記制御信号を受信して、少なくとも１つの前記カードデバイスに駆動電圧を出力し、前記第一遅延回路は、前記制御信号を受信し且つ前記制御信号を遅延して、前記第二信号生成回路に遅延制御信号を送信し、前記第二信号生成回路は、前記遅延制御信号を受信して、他の少なくとも１つの前記カードデバイスに駆動電圧を出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
端末装置のマザーボードの複数のカードデバイスに駆動電圧を提供するために用いられるカードデバイス駆動回路であって、
電源コネクターと、第一遅延回路と、第一信号生成回路と、第二信号生成回路とを備え、
前記電源コネクターは、前記マザーボードからの制御信号を前記第一信号生成回路及び前記第一遅延回路に送信し、
前記第一信号生成回路は、前記制御信号を受信して、少なくとも１つの前記カードデバイスに駆動電圧を出力し、
前記第一遅延回路は、前記制御信号を受信し且つ前記制御信号を遅延して、前記第二信号生成回路に遅延制御信号を送信し、
前記第二信号生成回路は、前記遅延制御信号を受信して、他の少なくとも１つの前記カードデバイスに駆動電圧を出力することを特徴とするカードデバイス駆動回路。
【請求項２】
前記カードデバイス駆動回路は、電源をさらに備え、
前記電源は、前記電源コネクターを介して、前記第一信号生成回路及び前記第二信号生成回路に基準電圧を提供し、
前記第一信号生成回路及び前記第二信号生成回路は、前記基準電圧に基づいて駆動電圧をそれぞれに出力することを特徴とする請求項１に記載のカードデバイス駆動回路。
【請求項３】
前記第一信号生成回路は、第一電圧出力端及び第二電圧出力端を備え、
前記第一電圧出力端及び前記第二電圧出力端は、同じカードデバイスに駆動電圧をそれぞれに出力することを特徴とする請求項１又は２に記載のカードデバイス駆動回路。
【請求項４】
前記第一信号生成回路は、第一電界効果トランジスター、第二電界効果トランジスター、第三電界効果トランジスター及び第四電界効果トランジスターを備え、
前記第一電界効果トランジスター、前記第二電界効果トランジスター及び前記第三電界効果トランジスターは、全てNチャネルコンポーネントであり、
前記第四電界効果トランジスターは、Ｐチャネルコンポーネントであり、
前記第一電界効果トランジスターのゲート電極は、電源コネクターに接続されて前記制御信号を受信し、前記制御信号はハイレベルであり、
前記第二電界効果トランジスターのゲート電極は、前記第一電界効果トランジスターのドレイン電極に接続され、
前記第三電界効果トランジスターのゲート電極は、前記第二電界効果トランジスターのドレイン電極に接続され、
前記第三電界効果トランジスターのソース電極は前記第一電圧出力端とし、
前記第四電界効果トランジスターのゲート電極は、前記第二電界効果トランジスターのゲート電極に接続され、
前記第四電界効果トランジスターのドレイン電極は、前記第二電圧出力端とすることを特徴とする請求項１〜３のいずれか１項に記載のカードデバイス駆動回路。
【請求項５】
前記第三電界効果トランジスターのドレイン電極は、１つの基準電圧に電気的に接続され、
前記第四電界効果トランジスターのソース電極は、他の１つの基準電圧に電気的に接続されることを特徴とする請求項４に記載のカードデバイス駆動回路。
【請求項６】
前記第二信号生成回路の回路設計は、前記第一信号生成回路の回路設計と同じであることを特徴とする請求項１又は２に記載のカードデバイス駆動回路。
【請求項７】
前記第一遅延回路は、遅延マイクロチップを備え、
前記遅延マイクロチップは、信号入力ピン及び信号出力ピンを備え、
前記信号入力ピンは、前記電源コネクターから前記制御信号を受信し、前記制御信号が遅延してから、前記信号出力ピンによって遅延制御信号を出力することを特徴とする請求項１に記載のカードデバイス駆動回路。
【請求項８】
前記カードデバイス駆動回路は、第二遅延回路及び第三信号生成回路をさらに備え、
前記第二遅延回路は、前記遅延制御信号を受信し且つ前記遅延制御信号を遅延して第二遅延制御信号を生成し、
前記第三信号生成回路は、前記第二遅延制御信号を受信して、他の少なくとも１つのカードデバイスに駆動電圧を出力することを特徴とする請求項１に記載のカードデバイス駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動回路に関するものであり、特にカードデバイス駆動回路に関するものである。
【背景技術】
【０００２】
マザーボードには、ネットワークカード、ディスプレイカード、オーディオカード、独立ディスク冗長アレイ（Ｒｅｄｕｎｄａｎｔ  Ａｒｒａｙ  ｏｆ  Ｉｎｄｅｐｅｎｄｅｎｔ  Ｄｉｓｋｓ，ＲＡＩＤ）カードなどのカードデバイスを装着するために、複数のＰＣＩＥスロットが設けられている。マザーボードに電源が投入されて、複数のカードデバイスが同時に起動されると、合計消費電力は１００ワットを越えることがあり、この時、マザーボードの電源投入時の突入電流が電源の定格の限界に達して、電源が破損する恐れがある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、前記課題を解決し、マザーボードの電源投入時の突入電流を減少できるカードデバイス駆動回路を提供することである。
【課題を解決するための手段】
【０００４】
本発明に係るカードデバイス駆動回路は、端末装置のマザーボードの複数のカードデバイスに駆動電圧を提供するために用いられ、電源コネクターと、第一遅延回路と、第一信号生成回路と、第二信号生成回路と、を備え、前記電源コネクターは、前記マザーボードからの制御信号を前記第一信号生成回路及び前記第一遅延回路に送信し、前記第一信号生成回路は、前記制御信号を受信して、少なくとも１つの前記カードデバイスに駆動電圧を出力し、前記第一遅延回路は、前記制御信号を受信し且つ前記制御信号を遅延して、前記第二信号生成回路に遅延制御信号を送信し、前記第二信号生成回路は、前記遅延制御信号を受信して、他の少なくとも１つの前記カードデバイスに駆動電圧を出力する。
【発明の効果】
【０００５】
本発明のカードデバイス駆動回路は、第一信号生成回路によって少なくとも１つのカードデバイスに駆動電圧を提供するとともに、第二信号生成回路によって他の少なくとも１つのカードデバイスに駆動電圧を提供し、遅延回路の作用によって、第二信号生成回路が提供する駆動電圧は、第一信号生成回路が提供する駆動電圧より遅延があるので、異なるカードデバイスは同時に起動されず、端末装置のマザーボードの電源投入時の突入電流を減少させて、端末装置の正常起動に悪影響を与えない。
【図面の簡単な説明】
【０００６】
【図１】本発明の第一実施形態に係るカードデバイス駆動回路の回路図である。
【図２】図１に示すカードデバイス駆動回路の遅延回路の回路図である。
【図３】図１に示すカードデバイス駆動回路の第一信号生成回路の回路図である。
【図４】図１に示すカードデバイス駆動回路の第二信号生成回路の回路図である。
【図５】本発明の第二実施形態に係るカードデバイス駆動回路の回路図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して、本発明の実施形態について説明する。
【０００８】
図１を参照すると、本発明の第一実施形態に係るカードデバイス駆動回路１００は、パソコン又はサーバーのような端末装置に用いられる。カードデバイス駆動回路１００は、端末装置のマザーボード（図示せず）に設置され、電源１０、電源コネクター２０、遅延回路３０、第一信号生成回路４０及び第二信号生成回路５０を備える。
【０００９】
本実施形態において、カードデバイス駆動回路１００は、４つのＰＣＩＥスロットＳ１、Ｓ２、Ｓ３、Ｓ４に駆動信号を提供して、ＰＣＩＥスロットＳ１、Ｓ２、Ｓ３、Ｓ４に差し込まれているネットワークカード、ディスプレイカード、オーディオカード、ＲＡＩＤカードなどのカードデバイスを駆動する。
【００１０】
電源１０は、電源コネクター２０に電気的に接続されて、電源コネクター２０によって基準電圧Ｐ３Ｖ３−ＡＵＸ、Ｐ３Ｖ３、Ｐ１２Ｖを出力する。４つのＰＣＩＥスロットＳ１、Ｓ２、Ｓ３、Ｓ４は、電源コネクター２０に電気的に接続されて、基準電圧Ｐ３Ｖ３−ＡＵＸを受け取る。第一信号生成回路４０及び第二信号生成回路５０は、全て電源コネクター２０に電気的に接続されて、基準電圧Ｐ３Ｖ３、Ｐ１２Ｖを受け取る。
【００１１】
電源コネクター２０は、マザーボード、遅延回路３０及び第一信号生成回路４０に電気的に接続されて、マザーボードから送信する制御信号ＰＷＲＧＤ−ＰＳを受信して、遅延回路３０及び第一信号生成回路４０に送信する。制御信号ＰＷＲＧＤ−ＰＳは、端末装置がパワーオンしてから、マザーボードから送信するハイレベル信号である。遅延回路３０は、制御信号ＰＷＲＧＤ−ＰＳを遅延してハイレベルの遅延制御信号ＰＷＲＧＤ−ＰＳ−ＤＬＹを生成してから第二信号生成回路５０に送信する。
【００１２】
図２を参照すると、遅延回路３０は、遅延マイクロチップＵ１と、レジスターＲ１及びＲ２と、キャパシターＣ１及びＣ２とを備える。遅延マイクロチップＵ１は、信号入力ピンＭＲ、時間設定ピンＣＴ、検知ピンＳＥＮＳＥ、電源ピンＶＤＤ、接地ピンＧＮＤ及び信号出力ピンＲＥＳＥＴを備える。信号入力ピンＭＲは、レジスターＲ１に電気的に接続されて、電源コネクター２０からの制御信号ＰＷＲＧＤ−ＰＳを受信する。時間設定ピンＣＴは、キャパシターＣ１を介して接地する。検知ピンＳＥＮＳＥは、レジスターＲ２を介して基準電圧Ｐ３Ｖ３に電気的に接続されるとともに、キャパシターＣ２を介して接地する。電源ピンＶＤＤは、基準電圧Ｐ３Ｖ３に電気的に接続される。信号出力ピンＲＥＳＥＴは、遅延制御信号ＰＷＲＧＤ−ＰＳ−ＤＬＹを出力し、キャパシターＣ１の電気容量値を調整することにより、遅延回路３０の遅延時間を調整することができる。本実施形態において、キャパシターＣ１の電気容量値は１５０ｐＦであり、遅延マイクロチップＵ１の遅延時間計算標準に基づいて、遅延回路３０の遅延時間Ｔ＝Ｃ１/１７５＋０．０００５＝０．８６Ｓであり、即ち遅延回路３０が制御信号ＰＷＲＧＤ−ＰＳを受信してから遅延制御信号ＰＷＲＧＤ−ＰＳ−ＤＬＹを出力するまでの時間は、０．８６Ｓである。
【００１３】
図３を参照すると、本実施形態において、第一信号生成回路４０は、ＰＣＩＥスロットＳ１、Ｓ２に駆動電圧Ｐ３Ｖ３−ＰＣＩＥ１及びＰ１２Ｖ−ＰＣＩＥ１を出力する。第一信号生成回路４０は、第一電界効果トランジスターＱ１、第二電界効果トランジスターＱ２、第三電界効果トランジスターＱ３、第四電界効果トランジスターＱ４、レジスターＲ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７、キャパシターＣ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７を備える。第一電界効果トランジスターＱ１、第二電界効果トランジスターＱ２、第三電界効果トランジスターＱ３は、全てNチャネルコンポーネントであり、第四電界効果トランジスターＱ４は、Ｐチャネルコンポーネントである。
【００１４】
第一電界効果トランジスターＱ１は、ゲート電極Ｇ１、ソース電極Ｓ１及びドレイン電極Ｄ１を備える。第一電界効果トランジスターＱ１のゲート電極Ｇ１は、レジスターＲ３を介して電源コネクター２０に電気的に接続されて、制御信号ＰＷＲＧＤ−ＰＳを受信し、第一電界効果トランジスターＱ１のゲート電極Ｇ１は、キャパシターＣ３を介して接地する。第一電界効果トランジスターＱ１のソース電極Ｓ１は接地し、第一電界効果トランジスターＱ１のドレイン電極Ｄ１は、レジスターＲ４を介して基準電圧Ｐ１２Ｖに電気的に接続される。第二電界効果トランジスターＱ２は、ゲート電極Ｇ２、ソース電極Ｓ２及びドレイン電極Ｄ２を備える。第二電界効果トランジスターＱ２のゲート電極Ｇ２は、第一電界効果トランジスターＱ１のドレイン電極Ｄ１に電気的に接続され、第二電界効果トランジスターＱ２のソース電極Ｓ２は接地し、第二電界効果トランジスターＱ２のドレイン電極Ｄ２は、レジスターＲ５を介して基準電圧Ｐ１２Ｖに電気的に接続される。本実施形態において、第三電界効果トランジスターＱ３及び第四電界効果トランジスターＱ４は、全て８ピンの金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）であり、出力電圧を安定化させるために用いられる。第三電界効果トランジスターＱ３は、ゲート電極Ｇ３、ソース電極Ｓ３１、Ｓ３２、Ｓ３３及びドレイン電極Ｄ３を備える。第三電界効果トランジスターＱ３のゲート電極Ｇ３は、レジスターＲ６を介して第二電界効果トランジスターＱ２のドレイン電極Ｄ２に電気的に接続され、第三電界効果トランジスターＱ３のドレイン電極Ｄ３は、基準電圧Ｐ３Ｖ３に電気的に接続され且つキャパシターＣ４を介して接地し、第三電界効果トランジスターＱ３のソース電極Ｓ３１、Ｓ３２、Ｓ３３は、互いに電気的に接続され且つキャパシターＣ５を介して接地する。第三電界効果トランジスターＱ３のソース電極Ｓ３１、Ｓ３２、Ｓ３３は、共に第一信号生成回路４０の第一電圧出力端としてＡで表わす。第一電圧出力端Ａは、ＰＣＩＥスロットＳ１及びＳ２に電気的に接続され、基準電圧Ｐ３Ｖ３に基づいて、ＰＣＩＥスロットＳ１及びＳ２に駆動電圧Ｐ３Ｖ３−ＰＣＩＥ１を出力する。第四電界効果トランジスターＱ４は、ゲート電極Ｇ４、ソース電極Ｓ４１、Ｓ４２、Ｓ４３及びドレイン電極Ｄ４を備える。第四電界効果トランジスターＱ４のゲート電極Ｇ４は、レジスターＲ７を介して第二電界効果トランジスターＱ２のゲート電極Ｇ２に電気的に接続され、第四電界効果トランジスターＱ４のソース電極Ｓ４１、Ｓ４２、Ｓ４３は、基準電圧Ｐ１２Ｖに電気的に接続され且つキャパシターＣ６を介して接地し、第四電界効果トランジスターＱ４のドレイン電極Ｄ４は、キャパシターＣ７を介して接地するとともに、第一信号生成回路４０の第二電圧出力端としてＢで標記する。第二電圧出力端Ｂは、ＰＣＩＥスロットＳ１及びＳ２に電気的に接続され、基準電圧Ｐ１２Ｖに基づいて、ＰＣＩＥスロットＳ１及びＳ２に駆動電圧Ｐ１２Ｖ−ＰＣＩＥ１を出力する。
【００１５】
図４を参照すると、第二信号生成回路５０の回路設計は、第一信号生成回路４０と完全に同じであるので、詳しい説明を省略する。異なるのは、第二信号生成回路５０は、ＰＣＩＥスロットＳ３及びＳ４に駆動電圧Ｐ３Ｖ３−ＰＣＩＥ２及びＰ１２Ｖ−ＰＣＩＥ２を出力するために用いられる。第二信号生成回路５０の第一電界効果トランジスターＱ１のゲート電極Ｇ１は、レジスターＲ３を介して遅延回路３０の信号出力ピンＲＥＳＥＴに電気的に接続されて、遅延制御信号ＰＷＲＧＤ−ＰＳ−ＤＬＹを受信する。第二信号生成回路５０の第一電圧出力端Ａは、ＰＣＩＥスロットＳ３及びＳ４に電気的に接続され、基準電圧Ｐ３Ｖ３に基づいて、ＰＣＩＥスロットＳ３及びＳ４に駆動電圧Ｐ３Ｖ３−ＰＣＩＥ２を出力する。第二信号生成回路５０の第二電圧出力端Ｂは、ＰＣＩＥスロットＳ３及びＳ４に電気的に接続され、基準電圧Ｐ１２Ｖに基づいて、ＰＣＩＥスロットＳ３及びＳ４に駆動電圧Ｐ１２Ｖ−ＰＣＩＥ２を出力する。
【００１６】
以下、カードデバイス駆動回路１００の動作原理に対して説明する。
【００１７】
端末装置がパワーオンしてから、マザーボードから生じるハイレベルの制御信号ＰＷＲＧＤ−ＰＳは、電源コネクター２０を介して第一信号生成回路４０の第一電界効果トランジスターＱ１に送信されて、第一電界効果トランジスターＱ１がオンされ、第一電界効果トランジスターＱ１のドレイン電極Ｄ１の電圧レベルがプルダウンされているので、第二電界効果トランジスターＱ２がオフされ、第四電界効果トランジスターＱ４がオンされる。第二電界効果トランジスターＱ２がオフされているので、第二電界効果トランジスターＱ２のドレイン電極Ｄ２はハイレベルを保持し、第三電界効果トランジスターＱ３がオンされる。このように、第一電圧出力端Ａは、ＰＣＩＥスロットＳ１及びＳ２に駆動電圧Ｐ３Ｖ３−ＰＣＩＥ１を出力し、第二電圧出力端Ｂは、ＰＣＩＥスロットＳ１及びＳ２に駆動電圧Ｐ１２Ｖ−ＰＣＩＥ１を出力し、ＰＣＩＥスロットＳ１及びＳ２に差し込まれたカードデバイスは、駆動電圧Ｐ１２Ｖ−ＰＣＩＥ１及びＰ１２Ｖ−ＰＣＩＥ１を受けて駆動され、且つ正常な動作によって起動される。
【００１８】
マザーボードからのハイレベルの制御信号ＰＷＲＧＤ−ＰＳは、レジスターＲ１を介して遅延マイクロチップＵ１に送信される。遅延マイクロチップＵ１は０．８６Ｓ遅延してから、信号出力ピンＲＥＳＥＴから遅延制御信号ＰＷＲＧＤ−ＰＳ−ＤＬＹを出力する。遅延制御信号ＰＷＲＧＤ−ＰＳ−ＤＬＹは第二信号生成回路５０に送信され、遅延制御信号ＰＷＲＧＤ−ＰＳ−ＤＬＹはハイレベルであるので、第二信号生成回路５０の第三電界効果トランジスターＱ３及び第四電界効果トランジスターＱ４は全てオンされ、第二信号生成回路５０の第一電圧出力端Ａは、ＰＣＩＥスロットＳ３及びＳ４に駆動電圧Ｐ３Ｖ３−ＰＣＩＥ２を出力し、第二信号生成回路５０の第二電圧出力端Ｂは、ＰＣＩＥスロットＳ３及びＳ４に駆動電圧Ｐ１２Ｖ−ＰＣＩＥ２を出力し、ＰＣＩＥスロットＳ３及びＳ４に差し込まれたカードデバイスは、駆動電圧Ｐ３Ｖ３−ＰＣＩＥ２及びＰ１２Ｖ−ＰＣＩＥ２を受けて駆動され、且つ正常な動作によって起動される。ＰＣＩＥスロットＳ３及びＳ４に差し込まれたカードデバイスの起動時間は、ＰＣＩＥスロットＳ１及びＳ２に差し込まれたカードデバイスの起動時間より０．８６Ｓ遅く、このように端末装置のマザーボードの電源投入時の突入電流が電源の定格の限界を超えずに、端末装置は正常に起動される。
【００１９】
図５に示されたように、本発明の第二実施形態に係わるカードデバイス駆動回路２００は、６つのＰＣＩＥスロットＳ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６に駆動信号を提供する。カードデバイス駆動回路２００は、電源２１０、電源コネクター２２０、第一遅延回路２３０、第二遅延回路２４０、第一信号生成回路２５０、第二信号生成回路２６０及び第三信号生成回路２７０を備える。本実施形態に係わる第一遅延回路２３０及び第二遅延回路２４０の回路設計は、第一実施形態に係わるカードデバイス駆動回路１００の遅延回路３０の回路設計と完全に同じであり、本実施形態に係わる第一信号生成回路２５０、第二信号生成回路２６０及び第三信号生成回路２７０の回路設計は、第一実施形態に係わるカードデバイス駆動回路１００の第一信号生成回路４０の回路設計と完全に同じである。
【００２０】
本実施形態において、マザーボードからの制御信号ＰＷＲＧＤ−ＰＳは、電源コネクター２２０を介して第一信号生成回路２５０に送信され、第一信号生成回路２５０は、ＰＣＩＥスロットＳ１及びＳ２に駆動電圧Ｐ３Ｖ３−ＰＣＩＥ１及びＰ１２Ｖ−ＰＣＩＥ１を出力して、ＰＣＩＥスロットＳ１及びＳ２に差し込まれたカードデバイスを駆動する。制御信号ＰＷＲＧＤ−ＰＳは、第一遅延回路２３０によって遅延してから遅延制御信号ＰＷＲＧＤ−ＰＳ−ＤＬＹを生成し、遅延制御信号ＰＷＲＧＤ−ＰＳ−ＤＬＹは第二信号生成回路２６０に送信され、第二信号生成回路２６０は、ＰＣＩＥスロットＳ３及びＳ４に駆動電圧Ｐ３Ｖ３−ＰＣＩＥ２及びＰ１２Ｖ−ＰＣＩＥ２を出力する。遅延制御信号ＰＷＲＧＤ−ＰＳ−ＤＬＹは、第二遅延回路２４０によって遅延してから第二遅延制御信号ＰＷＲＧＤ−ＰＳ−ＤＬＹ２を生成し、第二遅延制御信号ＰＷＲＧＤ−ＰＳ−ＤＬＹ２は、第三信号生成回路２７０に伝送され、第三信号生成回路２７０は、ＰＣＩＥスロットＳ５及びＳ６に駆動電圧Ｐ３Ｖ３−ＰＣＩＥ３及びＰ１２Ｖ−ＰＣＩＥ４を出力する。
【００２１】
本発明の第一信号生成回路４０又は第二信号生成回路５０は、２つのＰＣＩＥスロットに差し込まれたカードデバイスに駆動電圧を提供することに限定されるものではなく、第一信号生成回路４０は、ＰＣＩＥスロットＳ１に駆動電圧Ｐ３Ｖ３−ＰＣＩＥ１及びＰ１２Ｖ−ＰＣＩＥ１を出力し、第二信号生成回路５０は、ＰＣＩＥスロットＳ２、Ｓ３、Ｓ４に駆動電圧Ｐ３Ｖ３−ＰＣＩＥ２及びＰ１２Ｖ−ＰＣＩＥ２を出力することができる。
【００２２】
本発明のカードデバイス駆動回路は、第一信号生成回路によって一部分のカードデバイスに駆動電圧を提供するとともに、第二信号生成回路によって他の一部分のカードデバイスに駆動電圧を提供する。遅延回路の作用によって、第二信号生成回路が提供する駆動電圧は、第一信号生成回路が提供する駆動電圧より遅延するので、異なるカードデバイスは同時に起動されず、端末装置のマザーボードの電源投入時の突入電流を減少させて、端末装置の正常起動に悪影響を与えない。
【００２３】
以上、本発明を実施例に基づいて具体的に説明したが、本発明は、上述の実施例に限定されるものではなく、その要旨を逸脱しない範囲において、種々の変更が可能であることは勿論であって、本発明の技術的範囲は、以下の特許請求の範囲から決まる。
【符号の説明】
【００２４】
１０，２１０  電源
２０，２２０  電源コネクター
３０  遅延回路
４０，２５０  第一信号生成回路
５０，２６０  第二信号生成回路
１００，２００  カードデバイス駆動回路
２３０  第一遅延回路
２４０  第二遅延回路
２７０  第三信号生成回路
Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６，Ｓ７  ＰＣＩＥスロット
【図１】
2013134773.tif 000003
【図２】
2013134773.tif 000004
【図３】
2013134773.tif 000005
【図４】
2013134773.tif 000006
【図５】
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