(57)【要約】【課題】  多層配線構造の段差部に発生するエッチング残りによる短絡を防止し、半導体装置の製造歩留りを向上する。【解決手段】  基板上に形成された下層配線と、下層配線を覆う層間絶縁膜と、層間絶縁膜上に下層配線と交差して配置された第１の上層配線と第２の上層配線とを有し、第１の上層配線と第２の上層配線との間であり、且つ、下層配線の側部に近接して、段差調整凸部を設けた。【選択図】  図１
2013179102.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された下層配線と、前記下層配線を覆う層間絶縁膜と、前記層間絶縁膜上に前記下層配線と交差して配置された第１の上層配線と第２の上層配線とを有し、
前記第１の上層配線と前記第２の上層配線との間であり、且つ、前記下層配線の側部に近接して、段差調整凸部を設けたことを特徴とする半導体装置。
【請求項２】
前記段差調整凸部の高さは、前記下層配線の高さよりも低いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記段差調整凸部の高さは、前記下層配線の約半分の高さであることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記段差調整凸部は、第１の段差調整凸部の前記下層配線側に第２の段差調整凸部を重ねて設けたことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第１の段差調整凸部および前記第２の段差調整凸部のそれぞれの高さは、前記下層配線の約１／３の高さであることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記段差調整凸部は、前記基板と前記下層配線との間に備える、絶縁膜、半導体膜、導電体膜のうち少なくともいずれか一つを島状に形成して設けたことを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記段差調整凸部は、前記下層配線と前記第１及び第２の上層配線との間に備える、絶縁膜、半導体膜、導電体膜のうち少なくともいずれか一つを島状に形成して設けたことを特徴とする請求項１に記載の半導体装置。
【請求項８】
基板上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜上に半導体膜を形成し、この半導体膜を島状にパターニングして段差調整凸部を形成する工程と、
前記段差調整凸部を覆う第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜上に第１の導電体膜を形成し、この第１の導電体膜をパターニングして前記段差調整凸部の側部に近接して配置される下層配線を形成する工程と、
前記下層配線を覆う第３の層間絶縁膜を形成する工程と、
前記第３の層間絶縁膜上に第２の導電体膜を形成する工程と、
前記第２の導電体膜をパターニングして、前記下層配線と交差し且つ前記段差調整凸部を挟んで配置される第１の上層配線と第２の上層配線とを形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項９】
基板上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜上に第１の導電体膜を形成し、この第１の導電体膜をパターニングして下層配線を形成する工程と、
前記下層配線を覆う第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜上に半導体膜を形成し、この半導体膜を島状にパターニングして、前記下層配線の側部に近接して配置される段差調整凸部を形成する工程と、
前記段差調整凸部を覆う第３の層間絶縁膜を形成する工程と、
前記第３の層間絶縁膜上に第２の導電体膜を形成する工程と、
前記第２の導電体膜をパターニングして、前記下層配線と交差し且つ前記段差調整凸部を挟んで配置される第１の上層配線と第２の上層配線とを形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１０】
前記半導体膜を島状にパターニングして、前記段差調整凸部と、ＴＦＴの活性層を同時に形成することを特徴とする請求項８または請求項９のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に薄膜トランジスタにより構成される駆動回路を備えた液晶表示装置に好適な半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置の微細化が進むにつれて、多層配線構造を有するようになってきている。多層配線構造は、図１０の平面図、及び、図１１のＡ−Ａ部断面図に示すように、基板３１上に層間絶縁膜３２、３４で絶縁された下層配線３３が設けられており、この下層配線３３の上方に上層配線３５が交差して配置されている。このような多層配線構造を用いることにより、レイアウト設計の容易化とチップ面積の縮少化を実現できる反面、上層配線３５が下層配線３３の段差部をまたいで配線されるため、特に上層配線３５が下層配線３３の段差部を狭い間隔で配線される際には、上層配線間３５の短絡という問題が発生する。
【０００３】
これは、最近の配線形成プロセスで異方性ドライエッチングが用いられ、レジストパターン通りに配線される反面、急峻な段差部が生じ、その上層配線の金属膜厚が大きくなり、エッチング残りが発生し易くなるためである。上層配線間隔が狭くなればこの問題が発生する可能性は大きくなる。
【０００４】
例えば、従来の多層配線構造では、下層配線３３の段差部をまたいで上層配線３５が配線されると、下層配線３３の段差部に沿って上層配線３５のエッチング残り３６が発生し、このエッチング残り３６が上層配線３５間でつながることにより短絡が生じる。
【０００５】
このようなエッチング残り３６による短絡の問題に対して、特許文献１では、図１２に示すように、第１の配線３３の段差部の上を通過する、複数本の第２の配線３５の間で、第１の配線形状に突起３７を設けている。これによって、第１の配線３３の段差部の長さが大きくなり、第２の配線３５のエッチング残りがつながり短絡する可能性を低減させることができ、有効な半導体装置を提供することができる、と記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平７−１２２６３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１の方法では、第２の配線３５の短絡する可能性を低減できたとしても、段差部ではエッチング残りが依然として解消されていないため、第２の配線３５の短絡を確実に防止することはできなかった。
【０００８】
本発明の目的は、段差部分の下部に発生するエッチング残りによる短絡を確実に防止できて、多層配線構造を有する半導体装置、特に液晶表示装置の製造歩留りを向上できる半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置およびその製造方法は、基板上に形成された下層配線と、下層配線を覆う層間絶縁膜と、層間絶縁膜上に下層配線と交差して配置された第１の上層配線と第２の上層配線とを有し、第１の上層配線と第２の上層配線との間であり、且つ、下層配線の側部に近接して、段差調整凸部を設けたことを特徴としている。
【発明の効果】
【００１０】
本発明によれば、段差部分の下部に発生するエッチング残りによる短絡を確実に防止できて、多層配線構造を有する半導体装置の製造歩留りを向上することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の半導体装置を示す平面図である。
【図２】第１の半導体装置の製造方法を示す断面図（その１）である。
【図３】第１の半導体装置の製造方法を示す断面図（その２）である。
【図４】第１の半導体装置の製造方法を示す断面図（その３）である。
【図５】本発明の第２の半導体装置を示す平面図である。
【図６】第２の半導体装置の製造方法を示す断面図（その１）である。
【図７】第２の半導体装置の製造方法を示す断面図（その２）である。
【図８】第２の半導体装置の製造方法を示す断面図（その３）である。
【図９】段差調整凸部の変形例を示す断面図である。
【図１０】従来の多層配線構造を示す平面図である。
【図１１】図１０のＡ−Ａ部断面図である。
【図１２】従来の他の多層配線構造を示す平面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の半導体装置の好ましい実施形態について、図面を参照しながら説明する。
【実施例１】
【００１３】
図１は、実施例１である液晶表示装置１の駆動回路の一部を示した上面図である。実施例１では、トップゲート型のＴＦＴ３により駆動回路が構成されている。
【００１４】
図１に示すように、液晶表示装置１の駆動回路は、透明基板１０上にＴＦＴ３の活性層１１が選択的に形成されており、この活性層１１は層間絶縁膜（不図示）に覆われている。この層間絶縁膜上にはＴＦＴ３のゲート電極１３と下層配線であるゲート配線１４が形成されている。ゲート電極１３は、活性層１１の上方を通るように配置され、トップゲート型ＴＦＴ３が形成されている。また、ゲート電極１３はゲート配線１４に接続されている。このゲート配線１４は、液晶表示装置１において下層に配置される配線であるため、本発明では下層配線とも呼称する。
【００１５】
これらのゲート電極１３及びゲート配線１４上には層間絶縁膜１７が形成されており、この層間絶縁膜１７上には上層配線１８ａ〜１８ｆが形成されている。上層配線１８ａ〜１８ｄは、層間絶縁膜１７に形成されたコンタクホール１７ａを介して半導体層１１のソース・ドレインに接続されており、上層配線１８ｆはコンタクホール１７ｂを介してゲート配線１４に接続されている。
【００１６】
図1の平面視において、本発明では、上層配線１８ａ〜１８ｆのうち、下層配線のゲート配線１４と交差して配置される第１の上層配線１８ｂと第２の上層配線１８ｃとの間であり、且つ、ゲート配線１４の両側部にゲート配線１４と重ならないよう近接させて、段差調整凸部１２を設けたことを特徴としている。
【００１７】
後で詳しく説明するが、段差調整凸部１２をゲート配線１４の両側部に設けることにより、層間絶縁膜１７上に、ゲート配線１４の段差を相対的に小さくする中間段差が並設され、階段状の個々に分断された小さな段差が形成される。このため、ゲート配線１４をまたいで上層配線１８を形成したときに、段差部にエッチング残りが生じ難くなり、第１の上層配線１８ｂと第２の上層配線１８ｃが段差部で短絡することを防止できる。
【００１８】
この段差調整凸部１２は、基板と下層配線との間に設けられる、絶縁膜、半導体膜、導電体膜などの層間膜を用いて形成することができる。これにより、トップゲート型ＴＦＴの製造工程において、工程数を増やさずに段差調整凸部１２を形成することができる。
【００１９】
図２〜図４は、実施例１である液晶表示装置１の製造方法を工程順に示す断面であり、各図において、（ａ）は図１のＡ−Ａ線（ＴＦＴ部）における断面であり、（ｂ）は図１のＢ−Ｂ線（段差調整凸部）における断面である。以下、図１、及び、図２〜図４の図面を参照して、液晶表示装置１の製造方法について説明する。
【００２０】
まず、図２に示すように、ガラスなどの透明基板１０上に、第１の層間絶縁膜１５として、厚さが１００〜３００ｎｍの酸化シリコン膜を形成する。続いて、第１の層間絶縁膜１５上に多結晶シリコン膜を３０〜１５０ｎｍの厚さに形成する。この多結晶シリコン膜をドライエッチングなどにより島状にエッチングして、所定の領域にＴＦＴ３の活性層１１（図２ａ）と、段差調整凸部１２（図２ｂ）を形成する。
【００２１】
段差調整凸部１２を設ける位置は、上方に形成される上層配線１８がエッチング残りにより短絡し易い個所である。具体的には、図１で示したように、後で形成されるゲート配線１４の両側部であり、ゲート配線１４と交差して上方に形成される第１の上層配線１８ｂと第２の上層配線１８ｃとの間となる個所である。
【００２２】
このように短絡を防止したい上層配線１８間にのみ段差調整凸部１２を設けるのは、段差調整凸部１２をゲート配線１４の全長にわたって配置すると、段差調整凸部１２とゲート配線１４との間に生じる寄生容量が大きくなって信号の遅延を招くためである。
【００２３】
段差調整凸部１２の高さは、ゲート配線１４の高さよりも低い中間段差として形成されるように、ゲート配線１４の高さより低くするのがよい。望ましくは、ゲート配線１４の高さの約半分程度の高さで形成するのがよい。この段差調整凸部１２の高さは、活性層１１の膜厚と、第１の層間絶縁膜１５の表層のエッチング深さを合せて調整することができる。
【００２４】
次に、活性層１１と段差調整凸部１２とを覆う酸化シリコン膜などの第２の層間絶縁膜１６を５０〜２００ｎｍ形成する。続いて、第２の層間絶縁膜１６上に、Ｃｒ、Ｍｏ、Ａｌなどの第１の導電体膜を、２００〜６００ｎｍ形成し、この第１の導電体膜をパターニングして、ゲート電極１３とゲート配線１４を形成する。
【００２５】
ゲート電極１３は、図２（ａ）のように、ＴＦＴ３の活性層１１の上方を通るように配置される。このゲート電極１３をマスクとして活性層１１に燐や硼素などの不純物を導入し、活性層１１にソース・ドレインを形成する。
【００２６】
また、ゲート配線１４はゲート電極１３を接続し、図２（ｂ）のように、ゲート配線１４の一部が先に形成した一対の段差調整凸部１２の間を通るように配置される。
【００２７】
次に、ゲート電極１３及びゲート配線１４を覆う酸化シリコン膜などの第３の層間絶縁膜１７を３００〜６００ｎｍ形成する。この第３の層間絶縁膜１７の形成方法としては、スパッタ法やＰ−ＣＶＤ法を用いることができる。
【００２８】
第３の層間絶縁膜１７上には、ゲート電極１３、ゲート配線１４、段差調整凸部１２のそれぞれの高さを反映した段差が形成される。段差調整凸部１２が並設されていないゲート配線１４上では、ゲート配線１４の高さをそのまま反映した大きな段差が形成されるが、段差調整凸部１２に隣接したゲート配線１４上では、図２（ｂ）のように、ゲート配線１４によるｈ１の段差の隣に段差調整凸部１２によるｈ２の段差が形成され、２段階に連なった階段状の段差が形成される。
【００２９】
このように、ゲート配線１４の両側部に、ゲート配線１４と重ならないよう近接させて、段差調整凸部１２を設けることにより、層間絶縁膜１７上には２段になった階段状の段差が形成される。このため、階段状のそれぞれの段差が小さくなり、段差部にエッチング残りを生じ難くすることができる。また、段差調整凸部１２をゲート配線１４の約半分程度の高さで形成することにより、ｈ１とｈ２の段差が均等化されて、一方の段差が大きくなってエッチング残りが生じ易くなることを防止できる。
【００３０】
次に、図１に示したように、第３の層間絶縁膜１７に、活性層１１のソース・ドレイン領域１１ａが露出するコンタクトホール１７ａや、ゲート配線１４の一部が露出するコンタクトホール１７ｂを形成する。
【００３１】
次に、図３（ａ）、（ｂ）に示すように、基板上の全面にＡｌなどの第２の導電体膜１８を４００〜６００ｎｍ形成する。この第２の導電体膜１８の形成方法としては、スパッタ法やＰ−ＣＶＤ法を用いることができる。第２の導電体膜１８は、コンタクトホール１７ａを介してＴＦＴの活性層１１のソース・ドレインに電気的に接続され、コンタクトホール１７ｂを介してゲート配線１４に接続される。
【００３２】
第２の導電体膜１８は、層間絶縁膜１７上の段差形状に倣って形成されるが、段差調整凸部１２を設けた個所では、上記したように、層間絶縁膜１７上の段差が階段状に小さく形成されているため、導電体膜１８が段差に厚く形成されることがなくなり、エッチング残りが生じ易くなることを防止できる。
【００３３】
次に、図３（ａ）に示すように、第２の導電体膜１８上にレジスト膜を塗布して、上層配線１８ａ〜１８ｆとなる部分の上にのみレジスト膜２０が残るように露光・現像処理を行う。このとき、段差調整凸部１２を設けた個所では、図３（ｂ）に示すように、導電体膜１８上には層間絶縁膜１７上の段差を反映した階段状の小さな段差が形成されるため、それぞれの段差にレジスト膜２０の残渣が生じることが防止される。
【００３４】
次に、レジスト膜２０をマスクとし、第２の導電体膜１８を湿式エッチングやドライエッチングによりパターニングして、図４（ａ）に示すように、上層配線１８ａ〜１８ｆを形成する。これらの上層配線１８ａ〜１８ｆのうち、ゲート配線１４と交差して配置される第１の上層配線１８ｂと第２の上層配線１８ｃとの間には、図１に示したように、段差調整凸部１２が配置されることになる。
【００３５】
上記のように、段差調整凸部１２を設けた個所では、層間絶縁膜１７上に形成される段差が階段状に小さくなり、段差部に導電体膜１８が厚く形成されたり、レジスト膜２０の残渣が生じたりすることが防止されるので、図４（ｂ）に示すように、段差部に導電体膜１８のエッチング残りを防止できる。このため、下層配線であるゲート配線１４と交差して配置される、第１の上層配線１８ｂと第２の上層配線１８ｃとがエッチング残りで短絡することがなくなり、半導体装置の製造歩留りを向上することができる。
【００３６】
この段差調整凸部１２は、基板と下層配線との層間に設けられる活性層１１を用いて形成した例を説明したが、基板と下層配線との層間に設けられる絶縁膜や導電体膜などの他の層間膜を用いることも可能であり、半導体装置の工程数を増やさずに形成することができ、特に、トップゲート型ＴＦＴと一緒に形成される多層配線構造に適している。
【実施例２】
【００３７】
図５は、実施例２である液晶表示装置２の駆動回路の一部を示した上面図である。実施例２において実施例１と異なるところは、駆動回路にボトムゲート型ＴＦＴ４が形成されていることであり、他は実施例１の構成と同じであるため、詳細な説明は省略する。
【００３８】
図５に示すように、液晶表示装置２の駆動回路は、活性層１１の下方にゲート電極１３が配置されたボトムゲート型ＴＦＴ４が形成されている。他の構成は実施例１と同じであり、段差調整凸部１２が、ゲート配線１４の両側部であり、ゲート配線１４と交差して上方に形成される第１の上層配線１８ｂと第２の上層配線１８ｃとの間に設けられている。
【００３９】
段差調整凸部１２をゲート配線１４の両側部に、ゲート配線１４と重ならないよう近接させて設けることにより、ゲート配線１４上の層間絶縁膜１７に生じる段差が２段に分割され、それぞれの段差は小さくなる。このため、層間絶縁膜１７上に上層配線１８を形成したときに、段差部にエッチング残りが生じ難くなり、段差部を交差する第１の上層配線１８ｂと第２の上層配線１８ｃとの短絡を防止することができる。
【００４０】
実施例２では、この段差調整凸部１２の形成方法が異なり、下層配線であるゲート配線１４と、上層配線１８との層間に設けられる、絶縁膜、半導体膜、導電体膜などの層間膜を用いて形成している。これにより、ボトムゲート型ＴＦＴ４の製造過程において段差調整凸部１２を同時に形成することができ、製造コストが嵩むことを防止している。
【００４１】
図６〜図８は、実施例２である液晶表示装置の製造方法を工程順に示す断面であり、各図において、（ａ）は図５のＡ−Ａ線（ＴＦＴ部）における断面であり、（ｂ）は図５のＢ−Ｂ線（段差調整凸部）における断面である。以下に、図５、及び、図６〜図８の図面を参照して、実施例２における液晶表示装置２の製造方法について説明する。
【００４２】
まず、図６に示すように、ガラスなどの透明基板１０上に、第１の層間絶縁膜１５として、厚さが１００〜３００ｎｍの酸化シリコン膜を形成する。続いて、Ｃｒ、Ｍｏ、Ａｌなどの第１の導電体膜を、２００〜６００ｎｍ形成し、この第１の導電体膜をパターニングしてゲート電極１３と下層配線であるゲート配線１４を形成する。次に、ゲート電極１３とゲート配線１４を覆う酸化シリコン膜などの第２の層間絶縁膜１６を５０〜２００ｎｍ形成する。
【００４３】
次に、第２の層間絶縁膜１６上に多結晶シリコンなどの半導体膜を３０〜１５０ｎｍの厚さに形成する。この半導体膜をドライエッチングなどにより島状にエッチングして、図６（ａ）に示す、ゲート電極１３を跨いで配置されるＴＦＴ４の活性層１１と、図６（ｂ）に示す、段差調整凸部１２が形成される。
【００４４】
段差調整凸部１２を設ける位置は、上方に形成される上層配線１８間がエッチング残りにより短絡し易い個所である。具体的には、図５で示したように、先に形成されたゲート配線１４の両側部であり、後にゲート配線１４と交差して上方に形成される第１の上層配線１８ｂと第２の上層配線１８ｃとの間となる個所である。
【００４５】
このように短絡を防止したい上層配線１８間にのみ段差調整凸部１２を設けるのは、段差調整凸部１２をゲート配線１４の全長にわたって配置すると、段差調整凸部１２とゲート配線１４との間に生じる寄生容量が大きくなって信号の遅延を招くためである。
【００４６】
また、段差調整凸部１２は、ゲート配線１４の高さよりも低い中間段差として形成されるように、ゲート配線１４の高さより低くするのがよい。望ましくは、ゲート配線１４の高さの約半分程度の高さで形成するのがよい。この段差調整凸部１２の高さは、活性層１１の膜厚と、層間絶縁膜１６の表層のエッチング深さを合せて調整することができる。
【００４７】
次に、活性層１１と段差調整凸部１２を覆う酸化シリコン膜などの第３の層間絶縁膜１７を３００〜６００ｎｍ形成する。この第３の層間絶縁膜１７の形成方法としては、スパッタ法やＰ−ＣＶＤ法を用いることができる。
【００４８】
第３の層間絶縁膜１７上には、ゲート電極１３、ゲート配線１４、段差調整凸部１２のそれぞれの高さを反映した段差が形成される。段差調整凸部１２が並設されていないゲート配線１４上では、ゲート配線１４の高さをそのまま反映した大きな段差が形成されるが、段差調整凸部１２に隣接したゲート配線１４上では、図６（ｂ）のように、ゲート配線１４によるｈ１の段差の隣に段差調整凸部１２によるｈ２の段差が形成され、２段階に連なった階段状の段差が形成される。
【００４９】
このように、ゲート配線１４の両側部にゲート配線１４と重ならないよう近接させて、段差調整凸部１２を設けることにより、層間絶縁膜１７上には２段になった階段状の段差が形成され、それぞれの段差が小さくなるため、段差部にエッチング残りを生じ難くすることができる。また、段差調整凸部１２をゲート配線１４の約半分程度の高さで形成することにより、ｈ１とｈ２の段差が均等化されて、一方の段差が大きくなってエッチング残りが生じ易くなることを防止できる。
【００５０】
次に、図５に示したように、第３の層間絶縁膜１７に、活性層１１のソース・ドレインの一部を露出させるコンタクトホール１７ａや、ゲート配線１４の一部を露出させるコンタクトホール１７ｂを形成する。
【００５１】
次に、図７（ａ）、（ｂ）に示すように、基板上の全面にＡｌなどの第２の導電体膜１８を４００〜６００ｎｍ形成する。この第２の導電体膜１８の形成方法としては、スパッタ法やＰ−ＣＶＤ法を用いることができる。第２の導電体膜１８は、コンタクトホール１７ａを介してＴＦＴの活性層１１ａのソース・ドレインに電気的に接続され、コンタクトホール１７ｂを介してゲート配線１４に接続される。
【００５２】
第２の導電体膜１８は、層間絶縁膜１７上の段差形状に倣って形成されるが、段差調整凸部１２を設けた個所では、上記したように、段差が階段状に小さく形成されるため、導電体膜１８が段差部で厚くなることが緩和され、エッチング残りが生じ易くなることを防止できる。
【００５３】
次に、図７（ａ）に示すように、第２の導電体膜１８上にレジスト膜２０を塗布して、上層配線１８ａ〜１８ｆとなる部分の上にのみレジスト膜２０が残るように露光・現像処理を行う。このとき、段差調整凸部１２を設けた個所では、図７（ｂ）に示すように、導電体膜１８上には階段状の小さな段差が形成されているため、それぞれの段差にレジスト膜２０の残渣が生じることが防止される。
【００５４】
次に、図８（ａ）に示すように、レジスト膜２０をマスクとし、第２の導電体膜１８を湿式エッチングやドライエッチングによりパターニングして、上層配線１８ａ〜１８ｆを形成する。これらの上層配線１８ａ〜１８ｆのうち、ゲート配線１４と交差して配置される第１の上層配線１８ｂと第２の上層配線１８ｃとの間には、段差調整凸部１２が配置されている。
【００５５】
段差調整凸部１２を設けた個所では、図８（ｂ）に示すように、層間絶縁膜１７上に形成される段差が階段状となって個々に小さくなり、段差部に導電体膜１８が厚く形成されたり、レジスト膜２０の残渣が生じたりすることが防止されるので、導電体膜１８のエッチング残りを防止することができる。このため、下層配線であるゲート配線１４と交差して配置される第１の上層配線１８ｂと第２の上層配線１８ｃとの間がエッチング残りで短絡することなく、半導体装置の製造歩留りを向上することができる。
【００５６】
この段差調整凸部１２は、下層配線と上層配線との層間に設けられる半導体膜を用いて形成した例を説明したが、基板と下層配線との層間に設けられる絶縁膜や導電体膜などの他の層間膜を用いて形成することも可能である。このため、半導体装置の工程数を増やさずに形成することができ、特に、ボトムゲート型ＴＦＴと一緒に形成される多層配線構造に適している。
【実施例３】
【００５７】
図９は、実施例３である段差調整凸部１２の変形例を示した断面図である。実施例３は、実施例１の段差調整凸部１２の内側（下層配線側）に第２の段差調整凸部１９を重ねた構造となっている。上記構造により、下層配線１４、第２の段差調整凸部１９、第１の段差調整凸部１２をそれぞれ反映した３段階の階段状の段差ｈ１〜ｈ３が層間絶縁膜１７上に形成され、各段差がさらに小さく形成されるので、エッチング残りによる短絡をより確実に防止することができる。
【００５８】
第２の段差調整凸部１９は、例えば実施例１で説明したように、半導体膜を用いて第１の段差調整凸部１２を形成したあと、続いて、Ａｌなど導電体膜を成膜し、第１の段差調整凸部１２の内側（下層配線側）に重ねて島状にエッチングして形成することができる。エッチングは導電体膜を選択的にエッチングできるドライエッチングや湿式エッチングを用いることができる。
【００５９】
第１の段差調整凸部１２と、第２の段差調整凸部１９の高さは、それぞれ、下層配線１４の高さの１／３程度にするのが望ましい。これにより、層間絶縁膜１７上に形成される３段階の階段状の段差が均等化されて、いずれか一つの段差が大きくなってエッチング残りが生じ易くなることを防止できる。
【００６０】
実施例３で説明した段差調整凸部１２の変形例は、実施例２の液晶表示装置２でも実施することが可能である。また、第１の段差調整凸部１２を導電体膜で形成し、第２の段差調整凸部１９を半導体膜で形成することもできる。
【符号の説明】
【００６１】
１、２  液晶表示装置
３  トップゲート型ＴＦＴ
４  ボトムゲート型ＴＦＴ
１０  基板
１１  半導体膜
１２  段差調整凸部
１３  ゲート電極
１４  ゲート配線
１５  第１の層間絶縁膜
１６  第２の層間絶縁膜
１７  第３の層間絶縁膜
１８  上層配線
１９  第２の段差調整凸部
２０  レジスト膜
３３  第１の配線
３５  第２の配線
３６  エッチング残り
３７  突起
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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