(57)【要約】【課題】列毎にＡ／Ｄ変換回路を搭載した撮像装置において、基準電圧が変動する場合でも、各列のＡ／Ｄ変換回路から出力されるデジタル値に適切な補正を行うことができる撮像装置を提供する。【解決手段】入射した光量に応じた画素信号を出力する画素が二次元の行列状に複数配置された画素部と、画素信号に基づいたアナログ信号と基準電源との電位差に応じた遅延時間でパルス信号を伝播させる遅延素子が円環状に複数段接続された遅延回路を具備し、パルス信号が伝播した遅延素子の段数に基づいたデジタル信号を生成するアナログ・デジタル変換回路が、画素部の１列毎または複数列毎に配置されたアナログ・デジタル変換部と、各アナログ・デジタル変換回路から出力されたデジタル信号のそれぞれに対応する重み付け値を設定し、重み付け値と１行分のデジタル信号の平均値とに基づいて画素部の所定の列に対応したデジタル信号を補正する補正部と、を備える。【選択図】図１
2013055584.tif 000002
【特許請求の範囲】
【請求項１】
入射した光量に応じた画素信号を出力する画素が、二次元の行列状に複数配置された画素部と、
前記画素信号に基づいたアナログ信号と基準電源との電位差に応じた遅延時間で、入力されたパルス信号を伝播させる遅延素子が円環状に複数段接続された遅延回路を具備し、前記遅延回路内の前記遅延素子を前記パルス信号が伝播した前記遅延素子の段数に基づいたデジタル信号を生成するアナログ・デジタル変換回路が、前記画素部の１列毎または複数列毎に配置されたアナログ・デジタル変換部と、
前記アナログ・デジタル変換部内の前記各アナログ・デジタル変換回路から出力されたデジタル信号のそれぞれに対応する重み付け値を設定し、該設定した重み付け値と、１行分の前記デジタル信号の平均値とに基づいて、前記画素部の所定の列に対応した前記デジタル信号を補正する補正部と、
を備えることを特徴とする撮像装置。
【請求項２】
前記補正部は、
前記画素部内の隣接する所定の複数の列に対応する前記デジタル信号に対して、同じ重み付け値を設定する、
ことを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記補正部は、
前記画素部の列に対する前記重み付け値が示されたテーブルを、さらに備え、
前記テーブルを参照して、前記デジタル信号のそれぞれに対応する重み付け値を設定する、
ことを特徴とする請求項１または請求項２に記載の撮像装置。
【請求項４】
前記補正部は、
前記画素部の列の順番に係る関数として前記重み付け値を算出し、該算出した重み付け値を、前記デジタル信号のそれぞれに対応した重み付け値として設定する、
ことを特徴とする請求項１から請求項３のいずれか１の項に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルカメラ、デジタルビデオカメラや内視鏡などに使用される撮像装置に関する。
【背景技術】
【０００２】
従来、デジタルカメラ、デジタルビデオカメラや内視鏡などに撮像装置が使用されている。また、この撮像装置を搭載したデジタルカメラ、デジタルビデオカメラや内視鏡などの小型化、低消費電力化が進んでおり、それに伴って撮像装置の小型化、低消費電力化が必要となっている。撮像装置の小型化、低消費電力化への対応として、デジタル回路で構成したＡ／Ｄ変換器を内蔵した撮像装置が提案されている（特許文献１参照）。
【０００３】
図７は、従来の撮像装置の概略構成を示すブロック図である。図７に示した撮像装置は、入射光量に応じた画素信号を出力する光電変換素子を２次元にアレイ状に配列した画素ブロック９００と、この画素ブロック９００の画素から出力される画素信号をアナログ・デジタル変換するＡ／Ｄ変換部９１０とを具備する複数のアレイブロック（サブアレイ）Ｂ１，Ｂ２，・・・が２次元、図７では、４行５列に配置されている。
【０００４】
また、図８は、図７の各アレイブロック（サブアレイ）に具備されているＡ／Ｄ変換部９１０の回路構成の一例を示すブロック図である。図８において、Ａ／Ｄ変換部９１０は、遅延回路２０１１と、カウンタ２０１２と、ラッチ回路２０１３と、ラッチ＆エンコーダ回路２０１４とを備えている。なお、カウンタ２０１２と、ラッチ回路２０１３と、ラッチ＆エンコーダ回路２０１４とを併せて、パルス通過段数検出回路と呼ぶ。
【０００５】
遅延回路２０１１は、リング状に接続された複数の遅延素子（図８においては、１つの遅延素子ＡＮＤ１と複数の遅延素子ＤＵ１）によって構成される。遅延回路２０１１内の各遅延素子には、アナログ・デジタル変換の対象となる画素ブロック９００の画素から出力される画素信号に応じた信号が、入力信号Ｖｉｎとして供給される。遅延回路２０１１内の各遅延素子は、供給された入力信号Ｖｉｎを電源電圧として、その信号レベルとＧＮＤ間の電圧差に応じた遅延時間で入力パルス信号φＰＬを遅延させる。これにより、入力パルス信号φＰＬが、入力信号Ｖｉｎ（画素信号）の信号レベルとＧＮＤ間の電圧差に応じた遅延時間で、遅延回路２０１１内を周回し、遅延回路２０１１は、各遅延素子の遅延時間に応じた周波数を有するパルス信号φＣＫを発生する。
【０００６】
カウンタ２０１２は、遅延回路２０１１が発生したパルス信号φＣＫ、すなわち、入力パルス信号φＰＬが遅延回路２０１１内を周回した周回数を計数し、その計数結果をデジタル信号φＤ１として出力する。ラッチ回路２０１３は、カウンタ２０１２から出力されるデジタル信号φＤ１を保持（ラッチ）し、保持したデジタル信号をデジタル信号φＤ２として出力する。ラッチ＆エンコーダ回路２０１４は、遅延回路２０１１内の各遅延素子の出力を取り込み、入力パルス信号φＰＬが通過した遅延回路２０１１内の遅延素子の通過段数、すなわち、パルス信号φＣＫの遅延回路２０１１内の位置情報を検出し、その検出結果をデジタル信号φＤ３として出力する。
【０００７】
Ａ／Ｄ変換部９１０は、ラッチ回路２０１３の出力であるデジタル信号φＤ２を上位ビットのデータとし、ラッチ＆エンコーダ回路２０１４の出力であるデジタル信号φＤ３を下位ビットのデータとして、入力信号Ｖｉｎの信号レベル、すなわち、画素ブロック９００の画素から出力される画素信号に応じたデジタル信号φＤ４を出力する。このデジタル信号φＤ４が、Ａ／Ｄ変換部９１０によってアナログ・デジタル変換された出力デジタル信号（デジタル値）である。
【０００８】
また、画素の列毎にＡ／Ｄ変換回路を有する、いわゆる、カラムＡ／Ｄ方式の撮像装置も提案されている。図９は、従来から知られている、Ａ／Ｄ変換回路を画素の列毎に搭載したカラムＡ／Ｄ方式の撮像装置の概略構成を示したブロック図である。図９に示したカラムＡ／Ｄ方式の撮像装置は、複数の画素３０２が行列状に配置された画素部３０１と、アナログ信号処理部３０３と、Ａ／Ｄ変換部３０４と、垂直駆動部３０６と、水平駆動部３０７と、制御部３０８とから構成される。
【０００９】
Ａ／Ｄ変換部３０４は、画素部３０１が備える画素３０２の列毎にＡ／Ｄ変換回路３０４１〜３０４４を備え、Ａ／Ｄ変換回路３０４１〜３０４４のそれぞれは、遅延回路４０１とパルス通過段数検出回路４０２とを備えている。なお、Ａ／Ｄ変換回路３０４１〜３０４４のそれぞれに備えた、遅延回路４０１は、図８に示したＡ／Ｄ変換部９１０に備えた遅延回路２０１１と同様の構成である。また、パルス通過段数検出回路４０２は、図８に示したＡ／Ｄ変換部９１０に備えたカウンタ２０１２と、ラッチ回路２０１３と、ラッチ＆エンコーダ回路２０１４とを併せた構成の回路である。そして、各列のＡ／Ｄ変換回路３０４１〜３０４４は、共通のＧＮＤ線に接続されている。
【００１０】
図９に示したカラムＡ／Ｄ方式の撮像装置のようにＡ／Ｄ変換回路を画素部３０１の列毎に配置する場合、例えば、数μｍ幅の狭小の範囲に１つのＡ／Ｄ変換回路を配置し、例えば、数百から数千のＡ／Ｄ変換回路を配置することになる。この場合、ＧＮＤ線をＡ／Ｄ変換回路毎に分けて配線すると、配線の領域が増大してしまうため、図９に示したカラムＡ／Ｄ方式の撮像装置のように、全てのＡ／Ｄ変換回路３０４１〜３０４４に共通のＧＮＤ線を配線することとなる。
【００１１】
上記に述べたように、Ａ／Ｄ変換回路では、入力信号Ｖｉｎ（画素信号）の信号レベルとＧＮＤ間の電圧差に応じた遅延時間で周回する入力パルス信号φＰＬの周回数と遅延回路４０１内の遅延素子の通過段数に応じた出力デジタル信号（デジタル値）を出力する。このため、Ａ／Ｄ変換回路の動作電流は、入力信号Ｖｉｎの信号レベルや配線のインピーダンスなどによって変化する。
【００１２】
より具体的には、Ａ／Ｄ変換回路３０４１〜３０４４に備えたそれぞれの遅延回路４０１に入力される入力信号の信号レベル、および入力パルス信号φＰＬの通過に伴う複数の遅延素子の動作状況によって、Ａ／Ｄ変換回路３０４１が備える遅延回路４０１のＧＮＤ線に流れる電流Ｉｔ１と、Ａ／Ｄ変換回路３０４２が備える遅延回路４０１のＧＮＤ線に流れる電流Ｉｔ２と、Ａ／Ｄ変換回路３０４３が備える遅延回路４０１のＧＮＤ線に流れる電流Ｉｔ３と、Ａ／Ｄ変換回路３０４４が備える遅延回路４０１のＧＮＤ線に流れる電流Ｉｔ４とが変化する。これにより、全ての列に共通して配線されたＧＮＤ線に流れる電流は、１行毎の入力信号Ｖｉｎの信号レベル、すなわち、画素信号に応じた信号の信号レベルによって変化する。
【００１３】
この電流の変化によって、それぞれのＡ／Ｄ変換回路３０４１〜３０４４のＧＮＤ線の抵抗成分での電圧降下の電圧が変わり、それぞれのＡ／Ｄ変換回路３０４１〜３０４４に備えた各遅延回路４０１のＧＮＤ線の電圧レベルが変化する。
【００１４】
Ａ／Ｄ変換回路３０４１〜３０４４は、入力信号Ｖｉｎ（画素信号）の信号レベルとＧＮＤ間の電圧差に応じて、アナログ信号である入力信号Ｖｉｎを出力デジタル信号（デジタル値）に変換する。このため、本来、遅延回路４０１での遅延時間が同じである入力信号Ｖｉｎをアナログ・デジタル変換する場合でも、同時に動作している他の列に対応した遅延回路４０１のＧＮＤ電圧の変動によって、それぞれのＡ／Ｄ変換回路３０４１〜３０４４によるアナログ・デジタル変換後の出力デジタル信号（デジタル値）が変わってしまう。すなわち、図９に示したカラムＡ／Ｄ方式の撮像装置において、画素３０２が同じ画素信号を出力する場合でも、その画素３０２が画素部３０１内の明るい領域に存在する場合と、暗い領域に存在する場合とでは、出力デジタル信号（デジタル値）の値が異なってしてしまう。
【００１５】
図１０は、カラムＡ／Ｄ方式の撮像装置から出力されるデジタル値が画素３０２毎に変動する場合の一例を模式的に示した図である。図１０（ａ）は、画素部３０１内に画素３０２が４行４列に配置された場合において、それぞれの画素３０２に入射した光の光量を模式的に示した図である。また、図１０（ｂ）は、画素３０２から出力された画素信号に応じた入力信号Ｖｉｎを、画素部３０１の各列に対応したＡ／Ｄ変換回路３０４１〜３０４４によってアナログ・デジタル変換した出力デジタル信号（デジタル値）の大きさを模式的に示した図である。
【００１６】
なお、以下の説明においては、画素３０２の符号の後に付加した“（）：括弧”内に、画素部３０１の行番号と列番号とを表す数字を示して、画素３０２のそれぞれの位置を区別して説明する。“（）：括弧”内の最初の数字が行番号、最後の数字が列番号を示す。例えば、２行３列目の画素３０２は、画素３０２（２，３）と表す。
【００１７】
図１０（ａ）では、各画素３０２の色が黒色から白色に変化するにつれて、画素３０２の入射光量が多くなっている様子を示している。また、図１０（ｂ）では、各画素３０２に対応する色が黒色から白色に変化するにつれて、それぞれの画素３０２から出力された画素信号をアナログ・デジタル変換した後のデジタル値が大きくなっている様子を示している。すなわち、黒色は画素３０２への入射光量が少なくデジタル値が小さい状態、白色は画素３０２への入射光量が多くデジタル値が大きい状態を示している。
【００１８】
図１０（ａ）では、入射光量が２つの状態である場合を示している。より具体的には、画素３０２（１，１）、画素３０２（１，２）、画素３０２（１，３）、画素３０２（２，２）、画素３０２（２，３）、および画素３０２（３，３）の入射光量が多い状態を示している。また、画素３０２（１，４）、画素３０２（２，１）、画素３０２（２，４）、画素３０２（３，１）、画素３０２（３，２）、画素３０２（３，４）、画素３０２（４，１）、画素３０２（４，２）、画素３０２（４，３）、および画素３０２（４，４）の入射光量が少ない状態を示している。
【００１９】
画素部３０１の各列に対応したＡ／Ｄ変換回路３０４１〜３０４４の動作電流が同一である場合には、図１０（ａ）と同様の傾向を持つデジタル値が出力されるはずである。しかし、実際には、Ａ／Ｄ変換回路３０４１〜３０４４の動作電流の変動によって、図１０（ｂ）に示したように、アナログ・デジタル変換後のデジタル値は、それぞれ異なる大きさの値となってしまう。例えば、図１０（ａ）に示したように、画素３０２（３，１）と画素３０２（３，２）との入射光量は同じ量であるが、画素３０２（３，１）に対応したデジタル値と画素３０２（３，２）に対応したデジタル値とは異なる値となってしまう。
【００２０】
このように、従来から知られているカラムＡ／Ｄ方式の撮像装置では、画素３０２の入射光量が同じ量であり、それぞれの画素３０２が同じ信号レベルの画素信号を出力した場合であっても、画素部３０１の同じ行に配置されている他の列の画素３０２が出力する画素信号の信号レベルによっては、同時に動作している遅延回路４０１のＧＮＤ電圧が変動する。このため、画素部３０１の各列に対応したＡ／Ｄ変換回路３０４１〜３０４４によるアナログ・デジタル変換後の出力デジタル信号（デジタル値）の値の大きさが異なってしまう。
【００２１】
このような、遅延回路４０１のＧＮＤ線の電圧レベルの変化に対応した撮像装置の技術が、特許文献２に開示されている。特許文献２に開示されている技術では、画像の生成に有効な画素とは別に、画素部の端に、常に遮光された複数列のオプティカルブラック（ＯＢ）画素（以下、「画素ＯＢ」という）を配置し、各行に配置された画素ＯＢによって、電源電圧などの基準電圧の変動を検出している。そして、各行の画素ＯＢの一部の平均値を算出し、算出した平均値を用いて、有効な画素のアナログ・デジタル変換後の出力値を補正している。
【先行技術文献】
【特許文献】
【００２２】
【特許文献１】特開２００６−２８７８７９号公報
【特許文献２】特開２００６−１５７２６３号公報
【発明の概要】
【発明が解決しようとする課題】
【００２３】
カラムＡ／Ｄ方式の撮像装置では、同じ１行の中でも、画素信号に応じた入力信号Ｖｉｎの信号レベルが異なる。このため、各列に配置されたＡ／Ｄ変換回路では、それぞれ消費される電流が異なり、同じ１行の中でも、基準電圧が特に低下した状態で処理が行われるＡ／Ｄ変換回路が存在してしまうことがある。
【００２４】
しかしながら、特許文献２で開示された撮像装置では、アナログ・デジタル変換後の出力値の補正を行の単位で行っている。すなわち、特許文献２で開示された撮像装置では、各列における基準電圧の降下のばらつきが考慮されずに、１行分の出力デジタル信号（デジタル値）の値が一律に、同じ補正値で補正されるという問題がある。
【００２５】
また、従来の技術では、撮像装置に複数のＡ／Ｄ変換回路を搭載した場合おいて、それぞれのＡ／Ｄ変換回路の基準電圧の変動を考慮して補正を行う好適な技術や構成例も示されていなかった。
【００２６】
本発明は、上記の課題認識に基づいてなされたものであり、列毎にＡ／Ｄ変換回路を搭載した撮像装置において、各列のＡ／Ｄ変換回路の動作によって基準電圧が変動する場合でも、各列に備えたＡ／Ｄ変換回路から出力されるデジタル値に対して、列毎の基準電圧降下に応じた適切な補正を行うことができる撮像装置を提供することを目的としている。
【課題を解決するための手段】
【００２７】
上記の課題を解決するため、本発明の撮像装置は、入射した光量に応じた画素信号を出力する画素が、二次元の行列状に複数配置された画素部と、前記画素信号に基づいたアナログ信号と基準電源との電位差に応じた遅延時間で、入力されたパルス信号を伝播させる遅延素子が円環状に複数段接続された遅延回路を具備し、前記遅延回路内の前記遅延素子を前記パルス信号が伝播した前記遅延素子の段数に基づいたデジタル信号を生成するアナログ・デジタル変換回路が、前記画素部の１列毎または複数列毎に配置されたアナログ・デジタル変換部と、前記アナログ・デジタル変換部内の前記各アナログ・デジタル変換回路から出力されたデジタル信号のそれぞれに対応する重み付け値を設定し、該設定した重み付け値と、１行分の前記デジタル信号の平均値とに基づいて、前記画素部の所定の列に対応した前記デジタル信号を補正する補正部と、を備えることを特徴とする。
【００２８】
また、本発明の前記補正部は、前記画素部内の隣接する所定の複数の列に対応する前記デジタル信号に対して、同じ重み付け値を設定する、ことを特徴とする。
【００２９】
また、本発明の前記補正部は、前記画素部の列に対する前記重み付け値が示されたテーブルを、さらに備え、前記テーブルを参照して、前記デジタル信号のそれぞれに対応する重み付け値を設定する、ことを特徴とする。
【００３０】
また、本発明の前記補正部は、前記画素部の列の順番に係る関数として前記重み付け値を算出し、該算出した重み付け値を、前記デジタル信号のそれぞれに対応した重み付け値として設定する、ことを特徴とする。
【発明の効果】
【００３１】
本発明によれば、列毎にＡ／Ｄ変換回路を搭載した撮像装置において、各列のＡ／Ｄ変換回路の動作によって基準電圧が変動する場合でも、各列に備えたＡ／Ｄ変換回路から出力されるデジタル値に対して、列毎の基準電圧降下に応じた適切な補正を行うことができるという効果が得られる。
【図面の簡単な説明】
【００３２】
【図１】本発明の第１の実施形態における撮像装置の概略構成を示したブロック図である。
【図２】本第１の実施形態の撮像装置に具備されたＡ／Ｄ変換回路の回路構成の一例を示すブロック図である。
【図３】本第１の実施形態の撮像装置におけるデジタル値の補正を適用した場合の一例を説明する図である。
【図４】本第１の実施形態の撮像装置におけるデジタル値の補正を適用した場合の別の一例を説明する図である。
【図５】本発明の第２の実施形態における撮像装置の概略構成を示したブロック図である。
【図６】本発明の第３の実施形態における撮像装置の概略構成を示したブロック図である。
【図７】従来の撮像装置の概略構成を示すブロック図である。
【図８】従来の撮像装置に具備されているＡ／Ｄ変換部の回路構成の一例を示すブロック図である。
【図９】Ａ／Ｄ変換器を画素の列毎に搭載したカラムＡ／Ｄ方式の撮像装置の概略構成を示したブロック図である。
【図１０】カラムＡ／Ｄ方式の撮像装置から出力されるデジタル値が画素毎に変動する場合の一例を模式的に示した図である。
【発明を実施するための形態】
【００３３】
＜第１の実施形態＞
以下、本発明の実施形態について、図面を参照して説明する。図１は、本第１の実施形態における撮像装置の概略構成を示したブロック図である。図１に示した撮像装置１００は、複数の画素Ｐ１１〜Ｐ５５が行列状に配置された画素部１と、アナログ信号処理部３と、Ａ／Ｄ変換部２０と、垂直駆動部６と、水平駆動部７と、制御部８と、補正部９とから構成される。
【００３４】
図１に示した撮像装置１００では、画素２が５行５列の二次元に配置された場合の構成を示している。なお、図１に示した撮像装置１００において、画素Ｐ１１〜Ｐ５５のいずれか１つの画素を示すときには「画素２」という。
【００３５】
画素Ｐ１１〜Ｐ５５は、光電変換素子である。画素Ｐ１１〜Ｐ５５は、垂直駆動部６によって自画素２が選択されると、入射光量に応じたレベルの画素出力信号を出力する。図１では、画素Ｐ１１〜Ｐ５５が、画素列毎に画素出力信号φＰ１〜φＰ５を出力する場合を示している。なお、画素Ｐ１１〜Ｐ５５の符号「Ｐ」に続く数字は、画素部１内の行番号と列番号とを表し、最初の数字は行の番号、最後の数値は列の番号を表している。例えば、画素Ｐ２３は、画素部１の２行３列目の画素Ｐを表している。
【００３６】
制御部８は、撮像装置１００の全体を制御する回路である。制御部８は、図示しない外部からの画像取り込み命令に応じて、垂直駆動部６を制御する垂直制御信号と、水平駆動部７を制御する水平制御信号とを出力する。また、制御部８は、アナログ信号処理部３およびＡ／Ｄ変換部２０の動作（動作開始および動作停止）を制御する制御信号を出力する。
【００３７】
アナログ信号処理部３は、制御部８から入力される制御信号に応じて、画素部１の画素２から読み出された画素出力信号φＰ１〜φＰ５のそれぞれに対してアナログ的な処理を行う回路である。アナログ信号処理部３は、画素部１の各画素列にそれぞれ対応して配置された、例えば、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ：相関二重サンプリング）回路などの処理回路で構成される。アナログ信号処理部３は、画素出力信号φＰ１〜φＰ５をそれぞれアナログ信号処理し、処理後の画素信号（アナログ信号）を、Ａ／Ｄ変換部２０に出力する。
【００３８】
Ａ／Ｄ変換部２０は、画素部１が備える画素２の列にそれぞれ対応した複数のＡ／Ｄ変換回路を備え、制御部８から入力される制御信号（入力パルス信号φＰＬ）に応じて、アナログ信号処理部３から入力された処理後の画素信号（アナログ信号）をアナログ・デジタル変換し、変換後の出力デジタル信号（デジタル値）を出力する。図１では、画素部１の各画素列にそれぞれ対応して配置されたＡ／Ｄ変換回路２０１〜２０５で、Ａ／Ｄ変換部２０が構成される場合を示している。
【００３９】
Ａ／Ｄ変換回路２０１〜２０５のそれぞれは、アナログ・デジタル変換の対象となるアナログ信号処理部３から入力された処理後の画素信号の信号レベルと、ＧＮＤ間の電圧差に応じた遅延時間で、制御部８から入力された入力パルス信号φＰＬを周回させる遅延回路１１を備えている。なお、Ａ／Ｄ変換回路２０１〜２０５に関する詳細な説明は、後述する。
【００４０】
垂直駆動部６は、制御部８から入力される垂直制御信号に応じて、画素部１から読み出す画素２の行を選択する回路である。垂直駆動部６は、画素部１から読み出す画素２の行に対応した行選択信号φＳＬ１〜φＳＬ４を出力する。なお、図１では、行選択信号φＳＬ１〜φＳＬ４をまとめて、「φＳＬ」として示している。
【００４１】
例えば、垂直駆動部６が、画素部１の１行目を選択する場合は、行選択信号φＳＬ１を選択レベル（例えば、“Ｈｉｇｈ”レベル）にして画素部１に出力し、その他選択されていない行の行選択信号φＳＬ２〜φＳＬ４を非選択レベル（例えば、“Ｌｏｗ”レベル）にして画素部１に出力する。  
【００４２】
水平駆動部７は、制御部８から入力される水平制御信号に応じて、Ａ／Ｄ変換部２０内のそれぞれのＡ／Ｄ変換回路２０１〜２０５がアナログ・デジタル変換した後の出力デジタル信号（デジタル値）を、画素部１の列毎に補正部９に出力させる回路である。水平駆動部７は、Ａ／Ｄ変換部２０から出力デジタル信号（デジタル値）を読み出す列に応じた列選択信号φＨ１〜φＨ５を、各Ａ／Ｄ変換回路２０１〜２０５に出力する。なお、図１では、列選択信号φＨ１〜φＨ５をまとめて、「φＨ」として示している。
【００４３】
例えば、水平駆動部７が、画素部１の１列目のアナログ・デジタル変換後の出力デジタル信号（デジタル値）を出力させる場合は、列選択信号φＨ１を出力許可レベル（例えば、“Ｈｉｇｈ”レベル）にしてＡ／Ｄ変換回路２０１に出力し、その他出力しない列の列選択信号φＨ２〜φＨ５を出力不許可レベル（例えば、“Ｌｏｗ”レベル）にしてＡ／Ｄ変換回路２０２〜２０５に出力する。
【００４４】
続いて、列選択信号φＨ２〜φＨ５を順次、出力許可レベル（例えば、“Ｈｉｇｈ”レベル）、その他出力しない列に対応する列選択信号φＨ１〜φＨ５を出力不許可レベル（例えば、“Ｌｏｗ”レベル）にして、Ａ／Ｄ変換部２０内のそれぞれのＡ／Ｄ変換回路２０１〜２０５に出力することによって、Ａ／Ｄ変換回路２０１〜２０５がアナログ・デジタル変換した後の出力デジタル信号（デジタル値）を順次、補正部９に出力させる。
【００４５】
補正部９は、Ａ／Ｄ変換部２０から出力された出力デジタル信号（デジタル値）を補正し、補正後の出力デジタル信号（デジタル値）を、撮像装置１００が出力するデジタル信号（デジタル値）として出力する回路である。補正部９は、平均値計算部２３０と、重み付け値計算部２１０と、ラインメモリ２５０と、補正計算部１１０とを備えている。
【００４６】
平均値計算部２３０は、Ａ／Ｄ変換部２０から出力される出力デジタル信号（デジタル値）の１行分（図１においては、画素Ｐ１１〜Ｐ１５から読み出した画素出力信号に応じた出力デジタル信号（デジタル値））の平均値を算出する。平均値計算部２３０は、算出した平均値を補正計算部１１０に出力する。重み付け値計算部２１０は、Ａ／Ｄ変換部２０内の各Ａ／Ｄ変換回路２０１〜２０５のそれぞれに対応する重み付け値を算出し、算出した各Ａ／Ｄ変換回路２０１〜２０５の重み付け値を、補正計算部１１０に出力する。
【００４７】
ラインメモリ２５０は、Ａ／Ｄ変換部２０から出力される１行分の出力デジタル信号（デジタル値）を一時記憶する。補正計算部１１０は、平均値計算部２３０から入力された、今回補正する１行分の出力デジタル信号（デジタル値）の平均値と、重み付け値計算部２１０から入力された、各Ａ／Ｄ変換回路２０１〜２０５の重み付け値とに基づいて、ラインメモリ２５０に一時記憶されている１行分の出力デジタル信号（デジタル値）を順次補正する。そして、補正計算部１１０は、補正後のデジタル値を、撮像装置１００が出力するデジタル信号（デジタル値）として出力する。なお、補正部９による出力デジタル信号（デジタル値）の補正処理に関する詳細な説明は、後述する。
【００４８】
次に、本第１の実施形態の撮像装置１００内のＡ／Ｄ変換部２０に備えたＡ／Ｄ変換回路について説明する。図２は、本第１の実施形態の撮像装置１００に具備されたＡ／Ｄ変換回路２０１の回路構成の一例を示すブロック図である。なお、Ａ／Ｄ変換回路２０２〜２０５の構成も、図２に示したＡ／Ｄ変換回路２０１の構成と同様の構成である。
【００４９】
Ａ／Ｄ変換回路２０１は、アナログ信号処理部３から入力されたアナログ信号処理後の画素信号（アナログ信号）をアナログ・デジタル変換し、アナログ・デジタル変換後のデジタル値を、出力デジタル信号として出力する。Ａ／Ｄ変換回路２０１は、遅延回路１１と、カウンタ１２と、ラッチ回路１３と、ラッチ＆エンコーダ回路１４とを備えている。
【００５０】
遅延回路１１は、リング状に接続された複数の遅延素子（図２においては、１つの遅延素子ＡＮＤ１と複数の遅延素子ＤＵ１）によって構成される。遅延回路１１内の各遅延素子には、アナログ信号処理部３から入力されたアナログ信号処理後の画素信号（アナログ信号）が、アナログ・デジタル変換の対象となる入力信号Ｖｉｎとして供給される。この入力信号Ｖｉｎの電圧は、各遅延素子の駆動電圧となる。また、遅延回路１１内の各遅延素子には、基準電圧ＧＮＤが供給されている。
【００５１】
Ａ／Ｄ変換回路２０１に、制御部８から“Ｈｉｇｈ”レベルの入力パルス信号φＰＬが入力されると、入力パルス信号φＰＬが、供給された入力信号Ｖｉｎの信号レベルと基準電圧ＧＮＤ間の電圧差に応じた遅延時間を持って順次、各遅延素子を通過し、遅延回路１１内を周回する。また、制御部８が、入力パルス信号φＰＬを“Ｌｏｗ”レベルにすることによって、入力パルス信号φＰＬの遅延回路１１内の周回が停止する。
【００５２】
入力パルス信号φＰＬが遅延回路１１内を周回しているとき、所定の時間内に入力パルス信号φＰＬが通過する遅延素子の段数は、各遅延素子の遅延時間、すなわち、入力信号Ｖｉｎの信号レベルと基準電圧ＧＮＤとの電圧差によって決まる。ラッチ＆エンコーダ回路１４は、遅延回路１１内の各遅延素子の出力を取り込み、入力パルス信号φＰＬが遅延回路１１内の遅延素子を通過した段数に関するデータを保持し、保持したデータを、デジタル信号φＤ３として出力する。
【００５３】
カウンタ１２は、入力パルス信号φＰＬが遅延回路１１内を周回した周回数を計数し、その計数結果をデジタル信号φＤ１として出力する。ラッチ回路１３は、カウンタ１２から出力されるデジタル信号φＤ１を保持（ラッチ）し、保持したデジタル信号をデジタル信号φＤ２として出力する。
【００５４】
Ａ／Ｄ変換回路２０１は、ラッチ回路１３から出力されたデジタル信号φＤ２を上位ビットのデータとし、ラッチ＆エンコーダ回路１４から出力されたデジタル信号φＤ３を下位ビットのデータとして、供給された入力信号Ｖｉｎの信号レベル、すなわち、アナログ信号処理部３から入力されたアナログ信号処理後の画素信号（アナログ信号）の信号レベルに応じたデジタル信号φＤ４を出力する。このデジタル信号φＤ４が、Ａ／Ｄ変換回路２０１によるアナログ・デジタル変換後の出力デジタル信号（デジタル値）である。
【００５５】
補正部９は、Ａ／Ｄ変換部２０内のＡ／Ｄ変換回路２０１〜２０５からそれぞれ出力された出力デジタル信号（デジタル値）を補正する。ここで、補正部９による出力デジタル信号（デジタル値）の補正処理について説明する。補正部９では、画素部１の画素列毎に、画素出力信号に応じた出力デジタル信号（デジタル値）のそれぞれを補正する。より具体的には、Ａ／Ｄ変換部２０内に備えた画素部１の各画素列にそれぞれ対応したＡ／Ｄ変換回路２０１〜２０５毎に、出力された出力デジタル信号（デジタル値）を補正する。これにより、補正部９は、画素部１に配置された各画素２（図１においては、画素Ｐ１１〜Ｐ５５）のそれぞれから読み出した画素出力信号に応じた出力デジタル信号（デジタル値）に対して補正を行うこととなる。
【００５６】
補正部９は、下式（１）のような補正式によって、画素部１に配置された画素Ｐ１１〜Ｐ５５のそれぞれの画素出力信号に応じた出力デジタル信号（デジタル値）を補正する。なお、下式（１）の補正式では、画素Ｐ１１〜Ｐ５５の画素出力信号に応じた出力デジタル信号（デジタル値）を、それぞれ、Ｄ＿Ｐ１１，Ｄ＿Ｐ１２，Ｄ＿Ｐ１３，・・・，Ｄ＿Ｐ５５と表している。また、補正部９から出力される、Ｐ１１〜Ｐ５５に対応した補正後のデジタル信号（デジタル値）を、それぞれ、Ｄ＿Ｐ１１’，  Ｄ＿Ｐ１２’，Ｄ＿Ｐ１３’，…，Ｄ＿Ｐ５５’と表している。
【００５７】
【数１】
2013055584.tif 000003
【００５８】
上式（１）において、Ａｖｅ１は平均値計算部２３０が算出する１行目の出力デジタル信号（デジタル値）の平均値、Ａｖｅ５は平均値計算部２３０が算出する５行目の出力デジタル信号（デジタル値）の平均値を示す。同様に、２行目から４行目の出力デジタル信号（デジタル値）の平均値は、Ａｖｅ２（１行目），Ａｖｅ３（１行目），Ａｖｅ４（４行目）と示すことができる。また、Ａ１〜Ａ５およびＢ１１〜Ｂ５５は、重み付け値計算部２１０が算出した、画素部１の画素列の順番に応じた重み付け値を示す。
【００５９】
重み付け値計算部２１０は、下式（２）によって、画素部１の画素列の順番に応じた重み付け値Ａ１〜Ａ５を算出する。この重み付け値Ａ１〜Ａ５は、画素部１の各画素行に共通の値である。すなわち、重み付け値Ａ１〜Ａ５は、画素部１の各画素列に対応したＡ／Ｄ変換部２０内のＡ／Ｄ変換回路２０１〜２０５のそれぞれに対応した値であるということもできる。
【００６０】
【数２】
2013055584.tif 000004
【００６１】
上式（２）において、αは予め定めた係数を示し、Ｌ＿ＡＤ２０１〜Ｌ＿ＡＤ２０５は、Ａ／Ｄ変換回路２０１〜２０５において、対象のＡ／Ｄ変換回路を含む後段（図１においては、左側）の列数を示す。例えば、Ｌ＿ＡＤ２０１は、Ａ／Ｄ変換回路２０１を含むＡ／Ｄ変換回路２０１の左側の列数、すなわち、「５」列を示す。また、Ｌ＿ＡＤ２０３は、Ａ／Ｄ変換回路２０３を含むＡ／Ｄ変換回路２０３の左側の列数、すなわち、「３」列を示す。
【００６２】
また、重み付け値計算部２１０は、画素部１内に配置されている画素２の順番に応じて、自画素２と以降の画素２の画素出力信号に応じた出力デジタル信号（デジタル値）の平均値を、重み付け値Ｂ１１〜Ｂ５５として算出する。この重み付け値Ｂ１１〜Ｂ５５は、画素部１内の画素２の配置位置に応じて異なる値となる。より具体的には、例えば、画素部１の１行目の重み付け値Ｂ１１〜Ｂ１５は、下式（３）のように算出する。
【００６３】
【数３】
2013055584.tif 000005
【００６４】
同様に、重み付け値Ｂ２１〜Ｂ５５も、画素部１内の画素２の配置位置に応じて算出することができる。
【００６５】
このように、補正部９が上式（１）を用いて画素部１に配置された画素Ｐ１１〜Ｐ５５のそれぞれの画素出力信号に応じた出力デジタル信号（デジタル値）を補正することによって、Ａ／Ｄ変換回路２０１〜２０５に備えた遅延回路１１のＧＮＤ電圧の変動による、出力デジタル信号（デジタル値）の変動（誤差）を低減することができる。これにより、撮像装置１００では、従来のカラムＡ／Ｄ方式の撮像装置における図１０に示したような、画素毎のデジタル信号（デジタル値）の変動を少なくすることができる。
【００６６】
＜第１の補正例＞
ここで、補正部９による出力デジタル信号（デジタル値）の補正例について説明する。図３は、本第１の実施形態の撮像装置１００におけるデジタル値の補正を適用した場合の一例を説明する図である。図３では、画素部１の１行分の画素Ｐ１１〜Ｐ１５の入射光量が少ない（Ｄａｒｋ）場合のデジタル値に対して補正を行った場合の一例を示している。図３では、理想の出力値と、画素Ｐ１１〜Ｐ１５にそれぞれ対応したＡ／Ｄ変換回路２０１〜２０５の出力値（出力デジタル信号（デジタル値））と、補正部９による重み付け補正後の出力値（撮像装置１００が出力するデジタル信号（デジタル値））とを示している。また、図３では、従来のカラムＡ／Ｄ方式の撮像装置における画素ＯＢを利用して補正した補正後の出力値（従来のカラムＡ／Ｄ方式の撮像装置が出力するデジタル信号（デジタル値））を併記して、撮像装置１００と従来のカラムＡ／Ｄ方式の撮像装置との補正の効果を比較している。
【００６７】
図３を見てわかるように、画素Ｐ１１〜Ｐ１５の入射光量が同じ場合には、画素Ｐ１１〜Ｐ１５のそれぞれの画素出力信号に応じた理想の出力値は、同じ値（図３においては、「１０００」）である。しかし、Ａ／Ｄ変換回路２０１〜２０５に備えた遅延回路１１のＧＮＤ電圧の変動によって、実際にＡ／Ｄ変換回路２０１〜２０５から出力される出力値は変動してしまう。
【００６８】
補正部９が上式（１）を用いて画素部１に配置された画素Ｐ１１〜Ｐ１５のそれぞれの画素出力信号に応じた出力デジタル信号（デジタル値）を補正することによって、図３に示した重み付け補正後の出力値のように、理想の出力値と同等に補正することができる。なお、図３に示した一例では、上式（２）における係数αを、「α＝０．００１」としている。従って、上式（２）より、Ａ１＝０，Ａ２＝０．００４，Ａ３＝０．００７，Ａ４＝０．００９，Ａ５＝０．０１である。
【００６９】
図３に示したように、従来のカラムＡ／Ｄ方式の撮像装置でも画素ＯＢを用いて、実際にＡ／Ｄ変換回路２０１〜２０５から出力される出力値を補正することができる。従来のカラムＡ／Ｄ方式の撮像装置では、画素ＯＢの画素出力信号に応じたデジタル信号（デジタル値）と、画素ＯＢの理想の出力値との差分値を、実際にＡ／Ｄ変換回路２０１〜２０５から出力される出力値に加算することによって補正を行う。しかし、図３を見てわかるように、補正部９による重み付け補正後の出力値の方が、より理想の出力値に近いことがわかる。
【００７０】
＜第２の補正例＞
次に、補正部９による出力デジタル信号（デジタル値）の別の補正例について説明する。図４は、本第１の実施形態の撮像装置１００におけるデジタル値の補正を適用した場合の別の一例を説明する図である。図４では、画素部１の１行分の画素Ｐ１１〜Ｐ１５において、画素Ｐ１１〜Ｐ１３の入射光量が多く（Ｌｉｇｈｔ）、画素Ｐ１４〜Ｐ１５の入射光量が少ない（Ｄａｒｋ）場合のデジタル値に対して補正を行った場合の一例を示している。図４では、図３に示した補正例と同様に、理想の出力値と、画素Ｐ１１〜Ｐ１５にそれぞれ対応したＡ／Ｄ変換回路２０１〜２０５の出力値（出力デジタル信号（デジタル値））と、補正部９による重み付け補正後の出力値（撮像装置１００が出力するデジタル信号（デジタル値））とを示している。また、同様に、従来のカラムＡ／Ｄ方式の撮像装置における画素ＯＢを利用して補正した補正後の出力値（従来のカラムＡ／Ｄ方式の撮像装置が出力するデジタル信号（デジタル値））を併記して、撮像装置１００と従来のカラムＡ／Ｄ方式の撮像装置との補正の効果を比較している。
【００７１】
図４を見てわかるように、画素Ｐ１１〜Ｐ１５の入射光量が異なる場合には、画素Ｐ１１〜Ｐ１５のそれぞれの画素出力信号に応じた理想の出力値も異なる値（図４においては、画素Ｐ１１〜Ｐ１３の理想の出力値が「５０００」、画素Ｐ１４〜Ｐ１５の理想の出力値が「１０００」）である。しかし、同様に、Ａ／Ｄ変換回路２０１〜２０５に備えた遅延回路１１のＧＮＤ電圧の変動によって、実際にＡ／Ｄ変換回路２０１〜２０５から出力される出力値は変動してしまう。
【００７２】
補正部９が上式（１）を用いて画素部１に配置された画素Ｐ１１〜Ｐ１５のそれぞれの画素出力信号に応じた出力デジタル信号（デジタル値）を補正することによって、図４に示した重み付け補正後の出力値のように、理想の出力値と同等に補正することができる。なお、図４に示した一例でも、図３に示した一例と同様に、上式（２）における係数αは、「α＝０．００１」としている。従って、重み付け値Ａ１〜Ａ５も同様である。
【００７３】
図４の一例においても、従来のカラムＡ／Ｄ方式の撮像装置は、画素ＯＢを用いて、実際にＡ／Ｄ変換回路２０１〜２０５から出力される出力値を補正することができる。しかし、図４を見てわかるように、例えば、入射光量が多い（Ｌｉｇｈｔ）画素Ｐ１１〜Ｐ１３では、補正部９による重み付け補正後の出力値の方が、より理想の出力値に近いことがわかる。
【００７４】
なお、例えば、入射光量が少ない（Ｄａｒｋ）画素Ｐ１５では、従来のカラムＡ／Ｄ方式の撮像装置における画素ＯＢを用いた補正の方が、より理想の出力値に近い結果になっている。これは、画素部１内の画素Ｐ１５の配置位置が、画素ＯＢに近い位置であるため、画素Ｐ１５に対応したＡ／Ｄ変換回路２０５と、画素ＯＢに対応したＡ／Ｄ変換回路とにそれぞれ備えた遅延回路１１におけるＧＮＤ電圧の変動量が近いことによるものである。これは、画素Ｐ１１におけるＯＢ補正後の出力値が最も理想の出力値から離れた値であることからもわかる。従って、補正部９による補正の方が、全体としてより理想の出力値に近い値に補正することができることがわかる。
【００７５】
このように、補正部９に備えた平均値計算部２３０がＡ／Ｄ変換部２０から出力される出力デジタル信号（デジタル値）の１行分（図１においては、画素Ｐ１１〜Ｐ１５から読み出した画素出力信号に応じた出力デジタル信号（デジタル値））の平均値を算出する。また、補正部９に備えた重み付け値計算部２１０が、画素部１内の各列の画素２に対応したＡ／Ｄ変換回路２０１〜２０５のそれぞれの重み付け値を算出する。そして、補正部９に備えた補正計算部１１０が、平均値計算部２３０算出した１行分の平均値と、重み付け値計算部２１０が算出したそれぞれの重み付け値とに基づいて、Ａ／Ｄ変換回路２０１〜２０５から出力された出力デジタル信号（デジタル値）を補正する。これにより、本第１の実施形態の撮像装置１００では、画素部１の画素列毎に備えたＡ／Ｄ変換回路２０１〜２０５内の遅延回路１１のＧＮＤ電圧の変動による、出力デジタル信号（デジタル値）の変動（誤差）を低減することができる。
【００７６】
上記に述べたように、本第１の実施形態の撮像装置１００では、各画素列に対応したＡ／Ｄ変換部２０の動作によって、アナログ・デジタル変換する際の基準電圧が変動し、同じ１行の中で基準電圧が特に変動した状態で処理が行われる画素列と、基準電圧の変動が少ない状態で処理が行われる画素列とを区別することができる。そして、各Ａ／Ｄ変換回路２０１〜２０５のデジタル信号（デジタル値）の出力を、基準電圧の変動に応じて適切に補正することができる。このことは、近年の撮像装置の高画素数化の傾向によって、画素列の数が数千を越える場合においては特に、デジタル信号（デジタル値）の出力の変動（誤差）を低減する効果が大きい。
【００７７】
＜第２の実施形態＞
次に、本発明の第２の実施形態の撮像装置について説明する。図５は、本第２の実施形態における撮像装置の概略構成を示したブロック図である。図５に示した撮像装置２００は、複数の画素Ｐ１１〜Ｐ５１５が行列状に配置された画素部１と、アナログ信号処理部３と、Ａ／Ｄ変換部２０と、垂直駆動部６と、水平駆動部７と、制御部８と、補正部９１とから構成される。
【００７８】
本第２の実施形態の撮像装置２００は、図１に示した第１の実施形態の撮像装置１００とほぼ同様の構成である。本第２の実施形態の撮像装置２００と図１に示した第１の実施形態の撮像装置１００との違いは、出力デジタル信号（デジタル値）の補正処理が異なることによる、重み付け値計算部２１０の重み付け値計算部２１１への変更と、この変更に伴う補正部９の補正部９１への変更のみである。その他の撮像装置２００の構成要素は、図１に示した第１の実施形態の撮像装置１００の構成要素と同様の構成要素であるため、同一の符号を付与する。
【００７９】
ただし、撮像装置２００では、画素部１内に配置された画素２を５列から１５列になっている。そして、この画素列の数の増加に伴って、アナログ信号処理部３が対応する列数と、Ａ／Ｄ変換部２０内に備えるＡ／Ｄ変換回路の数（図５では、Ａ／Ｄ変換回路２０１〜２０１５）と、水平駆動部７が対応する列数とが変更になっている。しかし、それぞれの構成要素の動作および機能は、図１に示した第１の実施形態の撮像装置１００の対応する構成要素の動作および機能と同様であるため、詳細な説明は省略する。
【００８０】
補正部９１は、図１に示した第１の実施形態の撮像装置１００の補正部９と同様に、Ａ／Ｄ変換部２０から出力された出力デジタル信号（デジタル値）を補正し、補正後の出力デジタル信号（デジタル値）を、撮像装置２００が出力するデジタル信号（デジタル値）として出力する。補正部９１では、出力デジタル信号（デジタル値）を補正する際に、隣接する所定の複数の画素列の出力デジタル信号（デジタル値）に対して、同じ重み付け値を用いる。
【００８１】
補正部９１は、平均値計算部２３０と、重み付け値計算部２１１と、ラインメモリ２５０と、補正計算部１１０とを備えている。補正部９１に備えた重み付け値計算部２１１以外の構成要素の動作および機能は、図１に示した第１の実施形態の撮像装置１００の補正部９に備えた、対応する構成要素の動作および機能と同様であるため、同一の符号を付与し、詳細な説明は省略する。
【００８２】
重み付け値計算部２１１は、Ａ／Ｄ変換部２０内の各Ａ／Ｄ変換回路２０１〜２０１５のそれぞれに対応する重み付け値を算出し、算出した各Ａ／Ｄ変換回路２０１〜２０１５の重み付け値を、補正計算部１１０に出力する。ただし、重み付け値計算部２１１は、隣接する所定の複数の画素列の出力デジタル信号（デジタル値）に対して共通の重み付け値を算出し、補正計算部１１０に出力する。なお、重み付け値計算部２１１による重み付け値を算出方法は、隣接する所定の複数の画素列に共通の重み付け値を算出する以外は、上式（２）および上式（３）と同様の考え方である。
【００８３】
ここで、補正部９１による出力デジタル信号（デジタル値）の補正処理について説明する。補正部９１では、図１に示した第１の実施形態の撮像装置１００の補正部９と同様に、Ａ／Ｄ変換部２０内に備えた画素部１の各画素列にそれぞれ対応したＡ／Ｄ変換回路２０１〜２０１５毎に、すなわち、画素部１の画素列毎に、画素出力信号に応じた出力デジタル信号（デジタル値）のそれぞれを補正する。これにより、補正部９１は、画素部１に配置された各画素２（図５においては、画素Ｐ１１〜Ｐ５１５）のそれぞれから読み出した画素出力信号に応じた出力デジタル信号（デジタル値）に対して補正を行うこととなる。
【００８４】
補正部９１は、下式（４）のような補正式によって、画素部１に配置された画素Ｐ１１〜Ｐ５１５のそれぞれの画素出力信号に応じた出力デジタル信号（デジタル値）を補正する。なお、下式（４）の補正式には、１行分の画素Ｐ１１〜Ｐ１１５の画素出力信号に応じた出力デジタル信号（デジタル値）を補正する補正式を示している。他の画素行の画素Ｐ２１〜Ｐ５１５の画素出力信号に応じた出力デジタル信号（デジタル値）の補正も同様に考えることができる。
【００８５】
下式（４）の補正式では、画素Ｐ１１〜Ｐ１１５の画素出力信号に応じた出力デジタル信号（デジタル値）を、それぞれ、Ｄ＿Ｐ１１，Ｄ＿Ｐ１２，Ｄ＿Ｐ１３，・・・，Ｄ＿Ｐ１１５と表している。また、補正部９１から出力される、Ｐ１１〜Ｐ１１５に対応した補正後のデジタル信号（デジタル値）を、それぞれ、Ｄ＿Ｐ１１’，  Ｄ＿Ｐ１２’，Ｄ＿Ｐ１３’，…，Ｄ＿Ｐ１１５’と表している。また、平均値計算部２３０が算出する１行目の出力デジタル信号（デジタル値）の平均値を、Ａｖｅ１と表している。そして、下式（４）では、画素部１の画素列において、３列に共通の重み付け値を用いた場合の補正式を示す。
【００８６】
【数４】
2013055584.tif 000006
【００８７】
上式（４）を見てわかるように、出力デジタル信号（デジタル値）の補正においては、重み付け値計算部２１１が算出した、画素部１の３列分の画素列に共通の重み付け値が用いられている。より具体的には、画素Ｐ１１〜Ｐ１３のそれぞれの画素出力信号に応じた出力デジタル信号（デジタル値）の補正では、Ａ／Ｄ変換回路２０１〜２０３に共通の重み付け値Ａ１と重み付け値Ｂ１１とが用いられる。また、画素Ｐ１４〜Ｐ１６のそれぞれの画素出力信号に応じた出力デジタル信号（デジタル値）の補正では、Ａ／Ｄ変換回路２０４〜２０６に共通の重み付け値Ａ４と重み付け値Ｂ１４とが用いられる。同様に、画素Ｐ１７〜Ｐ１９に対応した補正では、Ａ／Ｄ変換回路２０７〜２０９に共通の重み付け値Ａ７と重み付け値Ｂ１７とが用いられ、画素Ｐ１１０〜Ｐ１１２に対応した補正では、Ａ／Ｄ変換回路２０９〜２０１２に共通の重み付け値Ａ１０と重み付け値Ｂ１１０とが用いられ、画素Ｐ１１３〜Ｐ１１５に対応した補正では、Ａ／Ｄ変換回路２０１３〜２０１５に共通の重み付け値Ａ１３と重み付け値Ｂ１１３とが用いられる。
【００８８】
この共通の重み付け値は、共通の重み付け値を算出する複数の画素２の内、１つの画素２に対応する重み付け値である。上式（４）においては、重み付け値Ａ１、Ａ４、Ａ７、Ａ１０、Ａ１３、および重み付け値Ｂ１１、Ｂ１４、Ｂ１７、Ｂ１１０、Ｂ１１３がそれぞれ、共通の重み付け値が算出される３つの画素２の内、最初の画素２に対応する重み付け値である場合を示している。なお、共通の重み付け値を算出する画素２は、例えば、共通の重み付け値を算出する複数の画素２の内、中心に位置する画素２に対応する重み付け値であってもよい。
【００８９】
このように、補正部９１が図１に示した第１の実施形態の撮像装置１００の補正部９と同様に、上式（４）を用いて画素部１に配置された画素Ｐ１１〜Ｐ５１５のそれぞれの画素出力信号に応じた出力デジタル信号（デジタル値）を補正することによって、Ａ／Ｄ変換回路２０１〜２０１５に備えた遅延回路１１のＧＮＤ電圧の変動による、出力デジタル信号（デジタル値）の変動（誤差）を低減することができる。これにより、撮像装置２００でも、従来のカラムＡ／Ｄ方式の撮像装置における図１０に示したような、画素毎のデジタル信号（デジタル値）の変動を少なくすることができる。
【００９０】
さらに、撮像装置２００では、隣接する所定の複数の画素列に対して、同じ重み付け値を設定することによって、補正計算部１１０の計算の負荷を減らすことができ、補正部９１の回路規模を低減することができる。これにより、撮像装置２００では、より高速にデジタル信号（デジタル値）を出力することができる。
【００９１】
なお、上式（４）では、３列毎に同じ重み付け値を設定する場合を示したが、同じ重み付け値を設定する画素列の列数は、隣接する画素列であれば、任意の画素列数とすることができる。また、同じ重み付け値を設定する画素列の列数は、予め定めた条件（例えば、撮像装置２００を搭載した撮像システムにおける撮影条件や、撮影するシーンなど）に応じて、異なる列数を、例えば、撮影のフレーム単位で、設定し直すこともできる。
【００９２】
上記に述べたように、本第２の実施形態の撮像装置２００でも、第１の実施形態の撮像装置１００と同様に、各画素列に対応したＡ／Ｄ変換部２０の動作によって、アナログ・デジタル変換する際の基準電圧が変動し、同じ１行の中で基準電圧が特に変動した状態で処理が行われる画素列と、基準電圧の変動が少ない状態で処理が行われる画素列とを区別することができる。そして、各Ａ／Ｄ変換回路２０１〜２０１５のデジタル信号（デジタル値）の出力を、基準電圧の変動に応じて適切に補正することができる。
【００９３】
＜第３の実施形態＞
次に、本発明の第３の実施形態の撮像装置について説明する。図６は、本第３の実施形態における撮像装置の概略構成を示したブロック図である。図６に示した撮像装置３００は、複数の画素Ｐ１１〜Ｐ５５が行列状に配置された画素部１と、アナログ信号処理部３と、Ａ／Ｄ変換部２０と、垂直駆動部６と、水平駆動部７と、制御部８と、補正部９２とから構成される。
【００９４】
本第３の実施形態の撮像装置３００は、図１に示した第１の実施形態の撮像装置１００とほぼ同様の構成である。本第３の実施形態の撮像装置３００と図１に示した第１の実施形態の撮像装置１００との違いは、出力デジタル信号（デジタル値）の補正処理が異なることによる、重み付け値計算部２１０の重み付け値計算部２１２への変更と、この変更に伴う補正部９の補正部９２への変更のみである。その他の撮像装置３００の構成要素は、図１に示した第１の実施形態の撮像装置１００の構成要素と同様の構成要素であるため、同一の符号を付与する。また、それぞれの構成要素の動作および機能も、図１に示した第１の実施形態の撮像装置１００の対応する構成要素の動作および機能と同様であるため、詳細な説明は省略する。
【００９５】
補正部９２は、図１に示した第１の実施形態の撮像装置１００の補正部９と同様に、Ａ／Ｄ変換部２０から出力された出力デジタル信号（デジタル値）を補正し、補正後の出力デジタル信号（デジタル値）を、撮像装置２００が出力するデジタル信号（デジタル値）として出力する。補正部９２では、出力デジタル信号（デジタル値）を補正する際に、予め作成された重み付け値テーブルの重み付け値を用いる。
【００９６】
補正部９２は、平均値計算部２３０と、重み付け値計算部２１２と、ラインメモリ２５０と、補正計算部１１０とを備えている。補正部９２に備えた重み付け値計算部２１２以外の構成要素の動作および機能は、図１に示した第１の実施形態の撮像装置１００の補正部９に備えた、対応する構成要素の動作および機能と同様であるため、同一の符号を付与し、詳細な説明は省略する。
【００９７】
重み付け値計算部２１２は、重み付け値テーブル２１０１を備えている。重み付け値計算部２１２は、Ａ／Ｄ変換部２０から出力された出力デジタル信号（デジタル値）に基づいて、重み付け値テーブル２１０１を参照し、Ａ／Ｄ変換部２０内の各Ａ／Ｄ変換回路２０１〜２０１５のそれぞれに対応する重み付け値を選択し、選択した各Ａ／Ｄ変換回路２０１〜２０１５の重み付け値を、補正計算部１１０に出力する。なお、重み付け値テーブル２１０１には、例えば、上式（２）および上式（３）と同様の考え方に基づいた重み付け値が、予め作成されている。
【００９８】
ここで、重み付け値テーブル２１０１の作成方法の一例について説明する。重み付け値テーブル２１０１の作成では、例えば、画素部１の画素列毎に任意の光を照射し、Ａ／Ｄ変換部２０内のＡ／Ｄ変換回路２０１〜２０５のそれぞれから、任意の光に応じた画素２の画素出力信号に応じた出力デジタル信号（デジタル値）を取得する。この取得した出力デジタル信号（デジタル値）に基づいて、１行分の平均値、任意の画素列の平均値、および各画素列の出力デジタル信号（デジタル値）に応じた１つの値（重み付け値）を作成する。そして、画素列毎に照射する光量を順次変更しながら、順次、画素２の画素出力信号に応じた出力デジタル信号（デジタル値）を取得することによって、必要な重み付け値テーブル２１０１を作成する。
【００９９】
また、例えば、アナログ信号処理部３またはＡ／Ｄ変換部２０の列毎に任意の信号電圧を入力し、Ａ／Ｄ変換部２０内のＡ／Ｄ変換回路２０１〜２０５のそれぞれから、任意の信号電圧に応じた出力デジタル信号（デジタル値）を取得する。この取得した出力デジタル信号（デジタル値）に基づいて、１行分の平均値、任意の画素列の平均値、および各画素列の出力デジタル信号（デジタル値）に応じた１つの値（重み付け値）を作成する。そして、アナログ信号処理部３またはＡ／Ｄ変換部２０の列毎に入力する信号電圧を順次変更しながら、順次、信号電圧に応じた出力デジタル信号（デジタル値）を取得することによって、必要な重み付け値テーブル２１０１を作成する。
【０１００】
このように、補正部９２が図１に示した第１の実施形態の撮像装置１００の補正部９と同様に、上式（１）を用いて画素部１に配置された画素Ｐ１１〜Ｐ５５のそれぞれの画素出力信号に応じた出力デジタル信号（デジタル値）を補正することによって、Ａ／Ｄ変換回路２０１〜２０５に備えた遅延回路１１のＧＮＤ電圧の変動による、出力デジタル信号（デジタル値）の変動（誤差）を低減することができる。これにより、撮像装置２００でも、従来のカラムＡ／Ｄ方式の撮像装置における図１０に示したような、画素毎のデジタル信号（デジタル値）の変動を少なくすることができる。
【０１０１】
さらに、撮像装置３００では、予め作成された重み付け値テーブル２１０１の重み付け値を設定することによって、重み付け値計算部２１２の計算の負荷を減らすことができる。これにより、撮像装置３００では、より高速にデジタル信号（デジタル値）を出力することができる。
【０１０２】
なお、重み付け値テーブル２１０１は、例えば、撮像装置３００を製造した後の製造テスト時に作成（プログラム）することができる。また、例えば、撮像装置３００を撮像システムに搭載した場合には、撮像システムのテスト時や、撮像システムの使用を開始する時（電源投入時）や、撮像システムの機能（例えば、撮影条件）を変更した時など、実際に撮像装置３００によって撮像を行う前に、重み付け値テーブル２１０１の作成（プログラム）を実行することができる。
【０１０３】
また、重み付け値テーブル２１０１の重み付け値を、例えば、撮像装置３００を搭載した撮像システムにおける撮影条件や、撮影するシーンなどに応じて複数作成し、撮像システムの使用状況に応じて、異なる重み付け値に切り替える構成とすることもできる。
【０１０４】
上記に述べたように、本第３の実施形態の撮像装置３００でも、第１の実施形態の撮像装置１００と同様に、各画素列に対応したＡ／Ｄ変換部２０の動作によって、アナログ・デジタル変換する際の基準電圧が変動し、同じ１行の中で基準電圧が特に変動した状態で処理が行われる画素列と、基準電圧の変動が少ない状態で処理が行われる画素列とを区別することができる。そして、各Ａ／Ｄ変換回路２０１〜２０１５のデジタル信号（デジタル値）の出力を、基準電圧の変動に応じて適切に補正することができる。
【０１０５】
上記に述べたとおり、本発明を実施するための形態によれば、列毎にＡ／Ｄ変換回路を搭載した撮像装置において、各列のＡ／Ｄ変換回路の動作によって基準電圧が変動する場合でも、同じ１行の中で基準電圧が特に変動した状態で処理が行われる画素列と、基準電圧の変動が少ない状態で処理が行われる画素列とを区別することができる。そして、各列に備えたＡ／Ｄ変換回路から出力されるデジタル値に対して、列毎の基準電圧降下に応じた適切な補正を行うことができる。このことにより、画素部の列毎に搭載したＡ／Ｄ変換回路のＧＮＤ電圧の変動による、出力デジタル信号（デジタル値）の変動（誤差）を低減し、高品質な画像を得ることができる撮像装置を提供することができる。
【０１０６】
なお、本実施形態においては、例えば、補正部９内にラインメモリ２５０を備え、ラインメモリ２５０に一時記憶されている１行分の出力デジタル信号（デジタル値）を順次補正する場合について説明したが、出力デジタル信号（デジタル値）を順次補正するための構成は、本実施形態に限定されるものではない。例えば、Ａ／Ｄ変換回路２０１〜２０５から、同じ出力デジタル信号（デジタル値）を２回出力させる構成とし、１回目に出力された出力デジタル信号（デジタル値）を用いて、１行分の平均値と重み付け値とを算出する。そして、算出した１行分の平均値と重み付け値とに基づいて、２回目に出力された出力デジタル信号（デジタル値）を順次補正する構成とすることもできる。
【０１０７】
また、本実施形態においては、画素部１内の画素２の行方向および列方向の配置に関して、５行５列または５行１５列の例を示したが、画素の行方向および列方向の配置は、本発明を実施するための形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において画素を配置する行方向および列方向の数を変更することができる。
【０１０８】
また、本実施形態においては、Ａ／Ｄ変換部２０内に、画素部１の画素列毎にＡ／Ｄ変換回路（例えば、Ａ／Ｄ変換回路２０１〜２０５）を備えた場合について説明したが、Ａ／Ｄ変換部内に備えるＡ／Ｄ変換回路の構成は、本発明を実施するための形態に限定されるものではない。例えば、Ａ／Ｄ変換部は、予め定めた複数の画素列毎にＡ／Ｄ変換回路を備えた構成とすることもできる。
【０１０９】
以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲においての種々の変更も含まれる。
【符号の説明】
【０１１０】
１００，２００，３００・・・撮像装置
１・・・画素部
２，Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４，Ｐ１５，Ｐ１６，Ｐ１７，Ｐ１８，Ｐ１９，Ｐ１１０，Ｐ１１１，Ｐ１１２，Ｐ１１３，Ｐ１１４，Ｐ１１５，Ｐ５１，Ｐ５５，Ｐ５１５・・・画素
３・・・アナログ信号処理部
２０・・・Ａ／Ｄ変換部（アナログ・デジタル変換部）
２０１，２０２，２０３，２０４，２０５，２０１５・・・Ａ／Ｄ変換回路（アナログ・デジタル変換回路）
６・・・垂直駆動部
７・・・水平駆動部
８・・・制御部
９，９１，９２・・・補正部
１１・・・遅延回路（アナログ・デジタル変換回路）
１２・・・カウンタ（アナログ・デジタル変換回路）
１３・・・ラッチ回路（アナログ・デジタル変換回路）
１４・・・ラッチ＆エンコーダ回路（アナログ・デジタル変換回路）
２３０・・・平均値計算部（補正部）
２１０，２１１，２１２・・・重み付け値計算部（補正部）
２５０・・・ラインメモリ（補正部）
１１０・・・補正計算部（補正部）
ＡＮＤ１，ＤＵ１・・・遅延素子（アナログ・デジタル変換回路）
９００・・・画素ブロック
９１０・・・Ａ／Ｄ変換部
Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６，Ｂ７，Ｂ８，Ｂ９，Ｂ１０，Ｂ１１，Ｂ１２，Ｂ１３，Ｂ１４，Ｂ１５，Ｂ１６，Ｂ１７，Ｂ１８，Ｂ１９，Ｂ２０・・・アレイブロック（サブアレイ）
２０１１・・・遅延回路
２０１２・・・カウンタ
２０１３・・・ラッチ回路
２０１４・・・ラッチ＆エンコーダ回路
３０２・・・画素
３０１・・・画素部
３０３・・・アナログ信号処理部
３０４・・・Ａ／Ｄ変換部
３０４１，３０４２，３０４３，３０４４・・・Ａ／Ｄ変換回路
４０１・・・遅延回路
４０２・・・パルス通過段数検出回路
３０６・・・垂直駆動部
３０７・・・水平駆動部
３０８・・・制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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