(57)【要約】  【課題】  半導体記憶装置のメモリセルを構成する可変抵抗素子の特性バラツキの影響を実質的に低減して、性能向上を図る。  【解決手段】  第１及び第２電極を有し、第１及び第２電極間に電圧を印加することで、第１及び第２電極間の電気抵抗が変化し、変化した電気抵抗に応じた情報を記憶する可変抵抗素子３を２つ含むメモリセル１を備える半導体記憶装置であって、メモリセル１に対する情報の書き換え動作時に、メモリセル１を構成する２つの可変抵抗素子３に対して、第１及び第２電極の一方を基準として他方に同極性の書き換え電圧が印加されて、当該２つの可変抵抗素子３に対して、電気抵抗の高抵抗化または低抵抗化の何れか一方が実行され、メモリセル１に記憶された情報の読み出し動作時に、メモリセル１を構成する２つの可変抵抗素子３が電気的に直列に接続され、当該直列接続した２つの可変抵抗素子３の直列抵抗の状態が検出される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１及び第２電極を有し、前記第１及び第２電極間に電圧を印加することで、前記第１及び第２電極間の電気抵抗が変化し、変化した前記電気抵抗に応じた情報を記憶する可変抵抗素子を２つ含むメモリセルを備える半導体記憶装置であって、
前記メモリセルに対する情報の書き換え動作時に、
前記メモリセルを構成する２つの前記可変抵抗素子に対して、前記第１及び第２電極の一方を基準として他方に同極性の書き換え電圧が、同時にまたは個別に印加されて、当該２つの前記可変抵抗素子に対して、前記電気抵抗の高抵抗化または低抵抗化の何れか一方が実行され、
前記メモリセルに記憶された情報の読み出し動作時に、
前記メモリセルを構成する２つの前記可変抵抗素子が電気的に直列に接続され、当該直列接続した２つの前記可変抵抗素子の直列抵抗の状態が検出されることを特徴とする半導体記憶装置。
【請求項２】
前記メモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを有し、
前記メモリセルが、１つの前記可変抵抗素子と１つの選択トランジスタを直列に接続してなるサブメモリセルを２つ備え、前記サブメモリセルの一端同士が接続して前記メモリセルの中間端子を形成し、前記サブメモリセルの各他端を前記メモリセルの第１端子及び第２端子として構成され、
同一行に配置された前記メモリセルの２つの前記選択トランジスタのゲート端子が、行毎に設けられた行方向に延伸する行選択線に共通に接続し、
同一列に配置された前記メモリセルの前記第１端子が、列方向に延伸する列毎に設けられた第１列選択線に共通に接続し、
同一列に配置された前記メモリセルの前記第２端子と前記中間端子の何れか一方が、列方向に延伸する列毎に設けられた第２列選択線に共通に接続し、
同一列または同一行に配置された前記メモリセルの前記第２端子と前記中間端子の何れか他方が、列方向または行方向に延伸する基準電圧供給線に共通に接続していることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
同一列に配置された前記メモリセルの前記第２端子が、前記第２列選択線に共通に接続し、
同一行に配置された前記メモリセルの前記中間端子が、行方向に延伸する前記基準電圧供給線に共通に接続していることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
同一列に配置された前記メモリセルの前記第２端子が、前記第２列選択線に共通に接続し、
同一列に配置された前記メモリセルの前記中間端子が、列方向に延伸する前記基準電圧供給線に共通に接続していることを特徴とする請求項２に記載の半導体記憶装置。
【請求項５】
１つの前記メモリセルが、行方向の一方側に隣接する他の前記メモリセル間で、前記第１端子同士が相互に接続して同じ前記第１列選択線を共有し、行方向の他方側に隣接する他の前記メモリセル間で、前記第２端子同士が相互に接続して同じ前記第２列選択線を共有していることを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
同一列に配置された前記メモリセルの前記中間端子が、前記第２列選択線に共通に接続し、
同一列または同一行に配置された前記メモリセルの前記第２端子が、列方向または行方向に延伸する前記基準電圧供給線に共通に接続していることを特徴とする請求項２に記載の半導体記憶装置。
【請求項７】
前記書き換え動作時に、
前記書き換え動作の対象となる書き換え選択行の前記行選択線に前記書き換え動作に応じた選択行電圧を印加して前記書き換え選択行の前記メモリセル内の前記選択トランジスタをオン状態に制御し、
前記書き換え動作の対象でない書き換え非選択行の前記行選択線に前記書き換え動作に応じた非選択行電圧を印加して前記書き換え非選択行の前記メモリセル内の前記選択トランジスタをオフ状態に制御し、
前記書き換え動作の対象となる書き換え選択列の前記メモリセルの前記中間端子に接続する前記第２列選択線と前記基準電圧供給線の何れか一方を基準として、前記書き換え選択列の前記メモリセルの前記第１端子に接続する前記第１列選択線と、前記書き換え選択列の前記メモリセルの前記第２端子に接続する前記第２列選択線と前記基準電圧供給線の何れか他方に、前記電気抵抗の高抵抗化または低抵抗化に応じた所定の書き換え動作電圧を印加することを特徴とする請求項２〜６の何れか１項に記載の半導体記憶装置。
【請求項８】
前記読み出し動作時に、
前記読み出し動作の対象となる読み出し選択行の前記行選択線に前記読み出し動作に応じた選択行電圧を印加して前記選択行の前記メモリセル内の前記選択トランジスタをオン状態に制御し、
前記読み出し動作の対象でない読み出し非選択行の前記行選択線に前記読み出し動作に応じた非選択行電圧を印加して前記読み出し非選択行の前記メモリセル内の前記選択トランジスタをオフ状態に制御し、
前記読み出し動作の対象となる読み出し選択列の前記メモリセルの前記中間端子に接続する前記第２列選択線と前記基準電圧供給線の何れか一方をフローティング状態とし、前記読み出し選択列の前記メモリセルの前記第１端子に接続する前記第１列選択線と、前記読み出し選択列の前記メモリセルの前記第２端子に接続する前記第２列選択線と前記基準電圧供給線の何れか他方との間に所定の読み出し動作電圧または読み出し動作電流を印加することを特徴とする請求項２〜７の何れか１項に記載の半導体記憶装置。
【請求項９】
前記可変抵抗素子が、前記第１電極と前記第２電極間に挟持された金属酸化物または金属酸窒化物からなる可変抵抗体を備えて構成されることを特徴とする請求項１〜８の何れか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、両端に電圧を印加することで当該両端間の電気抵抗が変化し、変化した電気抵抗に応じた情報を記憶可能な２端子構造の可変抵抗素子を有する半導体記憶装置に関する。
【背景技術】
【０００２】
フラッシュメモリに代表される不揮発性半導体記憶装置は、大容量で小型の情報記録媒体としてコンピュータ、通信、計測機器、自動制御装置及び個人の周辺に用いられる生活機器等の広い分野において用いられており、より安価で大容量の不揮発性半導体記憶装置に対する需要は非常に大きい。これは、電気的に書き換えが可能であり、しかも電源を切ってもデータが消えない点から、容易に持ち運びの可能なメモリカードや携帯電話等や装置稼動の初期設定として不揮発に記憶しておくデータストレージ、プログラムストレージ等としての機能を発揮することが可能等の理由による。
【０００３】
また、近年新しい材料を用いた不揮発性半導体記憶装置が幾つか提案されており、ＲＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ、ＲＲＡＭはシャープ株式会社の登録商標）はその有望な候補の一つである。ＲＲＡＭは読み出し電流よりも大きな電流を流すことで抵抗が変化する可変抵抗素子を用いてメモリ機能を実現しているもので、高速性、大容量性、低消費電力性等、そのポテンシャルの高さから、その将来性が期待されている。
【０００４】
下記の特許文献１では、ＲＲＡＭの一例として、可変抵抗素子を備えた不揮発性メモリセルを行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために行方向と列方向に夫々複数のワード線と複数のビット線とを配列してなるメモリセルアレイを一または複数有する半導体記憶装置が開示されている。
【０００５】
ＲＲＡＭで用いられるメモリセルとして、電気抵抗の変化により情報を記憶する可変抵抗素子の一端側と選択トランジスタのソース（またはドレイン）を接続した構成（１Ｔ１Ｒ型）のメモリセルがあり、メモリセルアレイ内において、可変抵抗素子の他端側と選択トランジスタのドレイン（またはソース）の何れか一方が列方向に沿って共通のビット線に接続し、その他方がソース線に共通に接続し、選択トランジスタのゲートが行方向に沿って共通のワード線に接続している。斯かる構成において、メモリセルアレイに接続するワード線、ビット線、及び、ソース線に夫々所定の印加条件で電圧を印加することで、メモリセルの記憶情報の書き換え動作及び読み出し動作を実現している。
【０００６】
書き換え動作において、可変抵抗素子は、可変抵抗素子の両端間に第１の書き換え電圧（以下、適宜「リセット電圧」と称す）を印加することで電気抵抗が第１状態（低抵抗状態）から第２状態（高抵抗状態）に変化し（以下、適宜「リセット動作」と称す）、可変抵抗素子の両端間に第２の書き換え電圧（以下、適宜「セット電圧」と称す）を印加することで電気抵抗が第２状態から第１状態へ変化する（以下、適宜「セット動作」と称す）。
【０００７】
例えば、下記の特許文献１では、図１３に示すメモリセル４１及びメモリセルアレイ４０の構成が採用されている。具体的には、図１３に示すように、可変抵抗素子４２の一端側と選択トランジスタ４３のドレインが接続してメモリセル４１が構成され、可変抵抗素子２の他端側がビット線ＢＬに、選択トランジスタ４３のソースがソース線ＳＬに接続している。従って、特許文献１では、メモリセル４１が可変抵抗素子４２と選択トランジスタ４３の直列回路で形成されているため、非選択行のメモリセル４１については選択トランジスタ４３がオフ（非導通）となり、選択メモリセル以外の可変抵抗素子４２を通過する電流経路を遮断できる。
【０００８】
尚、特許文献１では、可変抵抗素子４２として、電気的ストレスにより電気抵抗が変化し電気的ストレス解除後も変化した電気抵抗が保持される素子の使用が提案されており、一例として、マンガンを含有するペロブスカイト構造の酸化物、更には、チタン、ニッケル、バナジウム、ジルコニウム、タングステン、コバルト、亜鉛、鉄、銅の中から選択される元素の酸化物や酸窒化物等を含む材料が開示されている。
【０００９】
次に、図１３に示すメモリセルアレイ４０に対する読み出し動作を説明する。読み出し対象の選択メモリセルに接続する選択ビット線ＢＬに読み出し電圧を印加するため、選択ビット線ＢＬに接続するビット線選択トランジスタ（図示せず）を導通状態にする。同時に、選択メモリセル内の選択トランジスタ４３のゲートに接続する選択ワード線ＷＬをワード線ドライバ（図示せず）により高レベルとして、当該選択トランジスタ４３を導通状態にする。また、ソース線ＳＬを基準電圧、例えば０Ｖ（接地電圧）とする。この結果、選択メモリセル内の選択トランジスタ４３と可変抵抗素子４２を通過する選択ビット線ＢＬの読み出し電圧からソース線ＳＬの接地電圧への読み出し電流経路が形成される。一方、非選択メモリセルに対しては、ワード線ドライバにより非選択ワード線ＷＬを低レベル、例えば０Ｖとし、また、非選択ビット線ＢＬを低レベル、例えば０Ｖ、またはオープン状態（高インピーダンス状態）とすることにより、選択ビット線ＢＬからソース線ＳＬまでの電流経路としては、選択メモリセル内の可変抵抗素子４２を通過する上記読み出し電流経路以外の電流経路は存在しない。上述のビット線ＢＬ、ワード線ＷＬ及びソース線ＳＬへの電圧印加条件により、選択メモリセル内の可変抵抗素子４２の電気抵抗の変化のみが、ビット線ＢＬに流れる電流の変化となって現れ、その電流量を読み出し回路（図示せず）にて判別することにより、選択メモリセルに記憶された情報を正確に読み出すことが可能となる。
【００１０】
一方、可変抵抗素子のセル面積の縮小および製造コストの低減を図る必要から、メモリセル当たり２ビットの情報が記憶可能なメモリセル構造がある。一例として、下記の特許文献２に、１つの選択トランジスタに２つの可変抵抗素子の並列回路を直列に接続した１Ｔ２Ｒ型のメモリセル構造が提案されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特許第４１９５７１５号明細書
【特許文献２】特開２００５−２０３３８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
特許文献２で提案されている１Ｔ２Ｒ型のメモリセル構造では、各抵抗変化素子の上部電極に夫々異なるビット線が接続されている。当該メモリセルは、ワード線電位によって選択トランジスタがオン状態になって、メモリセルが選択され、更に、各抵抗変化素子の上部電極に接続する２本のビット線の何れか一方に所定の読み出し電圧、リセット電圧、または、セット電圧が印加されることによって、選択されたメモリセル内の一方の可変抵抗素子が選択され、読み出し動作、リセット動作、または、セット動作が行われる構成となっている。当該メモリセル構造では、可変抵抗素子の抵抗状態を可変抵抗素子単位で読み出すため、個々の可変抵抗素子のセット動作またはリセット動作に不良が生じたら、間違った情報が記憶されることになる。この点は、特許文献１に開示されている１Ｔ１Ｒ型のメモリセル構造においても同様である。
【００１３】
ところで、メモリセルアレイ内の多数のメモリセルを配置した場合、メモリセル内の可変抵抗素子の特性が、メモリセルアレイ内でばらつくため、可変抵抗素子に両端に同じリセット電圧或いはセット電圧を同様の印加条件で印加しても、リセット動作後或いはセット動作後の可変抵抗素子の電気抵抗にバラツキが生じる。当該バラツキをそのまま放置すると、読み出し動作において読み出し不良、読み出し速度の低下、動作電圧マージンの低下等が生じ、好ましくない。このため、リセット動作及びセット動作後に、各メモリセルの可変抵抗素子の抵抗状態を読み出し、一定のバラツキ許容範囲内に収まっているかを検証し、当該範囲外の場合には、再度、リセット動作またはセット動作を繰り返し、各動作後の可変抵抗素子の抵抗状態をバラツキ許容範囲内に収まるための処理（「ベリファイ動作」と称す）を行う必要が生じる。
【００１４】
当該ベリファイ動作は、可変抵抗素子の抵抗状態が一定のバラツキ許容範囲内に収まっているかを検証するための特殊なベリファイ読み出し動作と、当該読み出し結果と期待値との比較、当該比較結果に応じて、リセット動作またはセット動作を再度繰り返すという一連の動作及び判断を行う必要があり、書き換え動作に要する総時間が可変抵抗素子の特性によって長くなるとともに、半導体記憶装置内の回路構成も複雑になる。
【００１５】
本発明は、上記の問題点に鑑みてなされたもので、その目的は、２端子構造の両端に電圧を印加することで、当該両端間の電気抵抗が変化し、変化した電気抵抗に応じた情報を記憶可能な可変抵抗素子を有する半導体記憶装置において、可変抵抗素子の特性バラツキの影響を実質的に低減して、半導体記憶装置の性能向上を図る点にある。
【課題を解決するための手段】
【００１６】
上記目的を達成するため、本発明は、第１及び第２電極を有し、前記第１及び第２電極間に電圧を印加することで、前記第１及び第２電極間の電気抵抗が変化し、変化した前記電気抵抗に応じた情報を記憶する可変抵抗素子を２つ含むメモリセルを備える半導体記憶装置であって、
前記メモリセルに対する情報の書き換え動作時に、前記メモリセルを構成する２つの前記可変抵抗素子に対して、前記第１及び第２電極の一方を基準として他方に同極性の書き換え電圧が、同時にまたは個別に印加されて、当該２つの前記可変抵抗素子に対して、前記電気抵抗の高抵抗化または低抵抗化の何れか一方が実行され、
前記メモリセルに記憶された情報の読み出し動作時に、前記メモリセルを構成する２つの前記可変抵抗素子が電気的に直列に接続され、当該直列接続した２つの前記可変抵抗素子の直列抵抗の状態が検出されることを第１の特徴とする半導体記憶装置を提供する。
【００１７】
尚、上記第１の特徴の半導体記憶装置において、同極性の書き換え電圧とは、前記第１及び第２電極の一方を基準として他方に印加される書き換え電圧が、２つの前記可変抵抗素子間で極性が同じであることを意味している。
【００１８】
更に、上記第１の特徴の半導体記憶装置において、前記メモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを有し、
前記メモリセルが、１つの前記可変抵抗素子と１つの選択トランジスタを直列に接続してなるサブメモリセルを２つ備え、前記サブメモリセルの一端同士が接続して前記メモリセルの中間端子を形成し、前記サブメモリセルの各他端を前記メモリセルの第１端子及び第２端子として構成され、
同一行に配置された前記メモリセルの２つの前記選択トランジスタのゲート端子が、行毎に設けられた行方向に延伸する行選択線に共通に接続し、同一列に配置された前記メモリセルの前記第１端子が、列方向に延伸する列毎に設けられた第１列選択線に共通に接続し、同一列に配置された前記メモリセルの前記第２端子と前記中間端子の何れか一方が、列方向に延伸する列毎に設けられた第２列選択線に共通に接続し、同一列または同一行に配置された前記メモリセルの前記第２端子と前記中間端子の何れか他方が、列方向または行方向に延伸する基準電圧供給線に共通に接続していることを第２の特徴とする。
【００１９】
更に、上記第２の特徴の半導体記憶装置において、同一列に配置された前記メモリセルの前記第２端子が、前記第２列選択線に共通に接続し、同一行に配置された前記メモリセルの前記中間端子が、行方向に延伸する前記基準電圧供給線に共通に接続していることが好ましい。
【００２０】
更に、上記第２の特徴の半導体記憶装置において、同一列に配置された前記メモリセルの前記第２端子が、前記第２列選択線に共通に接続し、同一列に配置された前記メモリセルの前記中間端子が、列方向に延伸する前記基準電圧供給線に共通に接続していることが好ましい。更に、１つの前記メモリセルが、行方向の一方側に隣接する他の前記メモリセル間で、前記第１端子同士が相互に接続して同じ前記第１列選択線を共有し、行方向の他方側に隣接する他の前記メモリセル間で、前記第２端子同士が相互に接続して同じ前記第２列選択線を共有していることが好ましい。
【００２１】
更に、上記第２の特徴の半導体記憶装置において、同一列に配置された前記メモリセルの前記中間端子が、前記第２列選択線に共通に接続し、同一列または同一行に配置された前記メモリセルの前記第２端子が、列方向または行方向に延伸する前記基準電圧供給線に共通に接続していることが好ましい。
【００２２】
更に、上記第２の特徴の半導体記憶装置において、前記書き換え動作時に、前記書き換え動作の対象となる書き換え選択行の前記行選択線に前記書き換え動作に応じた選択行電圧を印加して前記書き換え選択行の前記メモリセル内の前記選択トランジスタをオン状態に制御し、前記書き換え動作の対象でない書き換え非選択行の前記行選択線に前記書き換え動作に応じた非選択行電圧を印加して前記書き換え非選択行の前記メモリセル内の前記選択トランジスタをオフ状態に制御し、前記書き換え動作の対象となる書き換え選択列の前記メモリセルの前記中間端子に接続する前記第２列選択線と前記基準電圧供給線の何れか一方を基準として、前記書き換え選択列の前記メモリセルの前記第１端子に接続する前記第１列選択線と、前記書き換え選択列の前記メモリセルの前記第２端子に接続する前記第２列選択線と前記基準電圧供給線の何れか他方に、前記電気抵抗の高抵抗化または低抵抗化に応じた所定の書き換え動作電圧を印加することが好ましい。
【００２３】
更に、上記第２の特徴の半導体記憶装置において、前記読み出し動作時に、前記読み出し動作の対象となる読み出し選択行の前記行選択線に前記読み出し動作に応じた選択行電圧を印加して前記選択行の前記メモリセル内の前記選択トランジスタをオン状態に制御し、前記読み出し動作の対象でない読み出し非選択行の前記行選択線に前記読み出し動作に応じた非選択行電圧を印加して前記読み出し非選択行の前記メモリセル内の前記選択トランジスタをオフ状態に制御し、前記読み出し動作の対象となる読み出し選択列の前記メモリセルの前記中間端子に接続する前記第２列選択線と前記基準電圧供給線の何れか一方をフローティング状態とし、前記読み出し選択列の前記メモリセルの前記第１端子に接続する前記第１列選択線と、前記読み出し選択列の前記メモリセルの前記第２端子に接続する前記第２列選択線と前記基準電圧供給線の何れか他方との間に所定の読み出し動作電圧または読み出し動作電流を印加することが好ましい。
【００２４】
更に、上記第１または第２の特徴の半導体記憶装置において、前記可変抵抗素子が、前記第１電極と前記第２電極間に挟持された金属酸化物または金属酸窒化物からなる可変抵抗体を備えて構成されることが好ましい。
【発明の効果】
【００２５】
上記各特徴の半導体記憶装置では、１つのメモリセル内に２つの可変抵抗素子を備え、当該２つの可変抵抗素子に対して、電気抵抗の高抵抗化（リセット動作）と低抵抗化（セット動作）の何れか一方の書き換え動作を行い、読み出し動作時に、２つの同じ抵抗状態（高抵抗状態または低抵抗状態）の可変抵抗素子を電気的に直列に接続して、２つの可変抵抗素子の直列抵抗を読み出す構成となっている。ここで、セット動作では、可変抵抗素子の電気抵抗が低抵抗化するに従い、可変抵抗素子に流れる電流は、可変抵抗素子と直列に接続する負荷トランジスタ（例えば、メモリセル内の選択トランジスタ）に流れる電流により制限することができるため、セット動作後の低抵抗状態のバラツキは、当該負荷トランジスタに流れる電流よって抑制することができる。一方、リセット動作後の高抵抗状態のバラツキは、当該負荷トランジスタによる電流制御では抑制できず、可変抵抗素子自体の初期特性等に依存するため、セット動作後の低抵抗状態のバラツキに比較して大きくなる。リセット動作とセット動作間の当該抵抗状態のバラツキの差は、電圧印加により抵抗状態の変化が誘起される可変抵抗素子において一般的な現象と考えられる。
【００２６】
上述のように、上記各特徴の半導体記憶装置では、１つのメモリセル内に２つの可変抵抗素子に対して夫々個別にリセット動作またはセット動作を行うため、個々の可変抵抗素子においては、従来と同様に抵抗状態のバラツキが生じている。しかし、同じ抵抗状態の２つの可変抵抗素子を直列にして読み出し動作を行うために、個々の可変抵抗素子に生じている同じ抵抗状態のバラツキが平均化される。
【００２７】
ここで、注目すべき点は、読み出し動作時に、２つの同じ抵抗状態（高抵抗状態または低抵抗状態）の可変抵抗素子が電気的に直列に接続される点である。この結果、高抵抗状態の読み出し動作では、抵抗状態のバラツキは、低抵抗側に変動する場合が問題となるが、２つの可変抵抗素子の一方の電気抵抗が、低抵抗側に変動しても、２つの可変抵抗素子の直列抵抗は、バラツキの小さい方のより高抵抗状態の可変抵抗素子によって高抵抗状態が維持されるため、高抵抗状態のバラツキの影響が抑制される。一方、低抵抗状態の読み出し動作では、抵抗状態のバラツキは、高抵抗側に変動する場合が問題となり、２つの可変抵抗素子の一方の電気抵抗が、高抵抗側に変動すると、当該高抵抗側に変動した可変抵抗素子によって上記直列抵抗が高抵抗化して、読み出しマージンが低下する。つまり、２つの可変抵抗素子を直列にして読み出し動作を行う場合は、２つの可変抵抗素子の内の高抵抗側の可変抵抗素子によって、抵抗状態が決定される。従って、当該直列抵抗に対して読み出し動作を行うと、高抵抗状態のバラツキは実質的に抑制されるが、低抵抗状態のバラツキに対しては、抑制効果が発揮されず、従来の１Ｔ１Ｒ型或いは１Ｔ２Ｒ型のメモリセル構造の場合と同じである。しかし、上述のように、リセット動作後の高抵抗状態のバラツキとセット動作後の低抵抗状態のバラツキを比較すると、高抵抗状態のバラツキの方が大きいため、２つの可変抵抗素子を直列にして読み出し動作を行うことで、読み出し動作マージンを大きく改善できることになる。
【００２８】
更に、メモリセルが、抵抗状態のバラツキの大きい可変抵抗素子を単独で有しないため、データ保持特性、エンデュランス、ディスターブ等の信頼性も改善される。
【図面の簡単な説明】
【００２９】
【図１】本発明の半導体記憶装置のメモリセルの３つのタイプの基本回路構成を示す等価回路図
【図２】図１に示す３つのタイプのメモリセルの断面構造を模式的に示す断面図
【図３】本発明の半導体記憶装置のメモリセルアレイの第１の基本構造を模式的に示す等価回路図
【図４】本発明の半導体記憶装置のメモリセルアレイの第２の基本構造を模式的に示す等価回路図
【図５】本発明の半導体記憶装置のメモリセルアレイの第３の基本構造を模式的に示す等価回路図
【図６】図４に示す第２の基本構造のメモリセルアレイの変形例を模式的に示す等価回路図
【図７】本発明の半導体記憶装置のメモリセルアレイに対する書き換え動作時の各信号線の電圧波形を模式的にタイミング図
【図８】本発明の半導体記憶装置のメモリセルアレイに対する読み出し動作時の各信号線の電圧波形を模式的にタイミング図
【図９】本発明の半導体記憶装置で使用する可変抵抗素子のパルス電圧印加による抵抗変化特性の一例を示す図
【図１０】本発明の半導体記憶装置のメモリセルにおける書き換え動作後の２つの可変抵抗素子の直列抵抗の抵抗値の累積頻度分布を示す図
【図１１】従来の１Ｔ１Ｒ型メモリセルにおける書き換え動作後の可変抵抗素子の抵抗値の累積頻度分布を示す図
【図１２】本発明の半導体記憶装置のメモリセルアレイ及びその周辺回路を含む概略の回路構成を模式的に示すブロック図
【図１３】可変抵抗素子と選択トランジスタを直列接続してなるメモリセルを用いた従来のメモリセルアレイの一構成例を示す等価回路図
【発明を実施するための形態】
【００３０】
以下において、本発明の半導体記憶装置（以下、適宜「本装置」と称す）の実施形態につき図面を参照して説明する。
【００３１】
図１に、本装置のメモリセル１の基本回路構成を模式的に示す。メモリセル１は２つのサブメモリセル２で構成され、各サブメモリセル２は、１つの可変抵抗素子３と１つの選択トランジスタ４を直列接続して構成される。サブメモリセル２の一端同士が接続してメモリセル１の中間端子Ｎｍが形成され、サブメモリセル２の各他端が夫々メモリセル１の第１端子Ｎ１及び第２端子Ｎ２となる。図１に示すように、サブメモリセル２の組み合わせ方によって、３通りのメモリセル１が構成される。第１タイプのメモリセル１は、図１（ａ）に示すように、２つのサブメモリセル２を可変抵抗素子３側で接続して構成される。第２タイプのメモリセル１は、図１（ｂ）に示すように、２つのサブメモリセル２を選択トランジスタ４側で接続して構成される。また、第３タイプのメモリセル１は、図１（ｃ）に示すように、２つのサブメモリセル２の一方の選択トランジスタ４側と他方の可変抵抗素子３側を接続して構成される。尚、図１（ｃ）では、２つのサブメモリセル２の一方の可変抵抗素子３側の端部を第１端子Ｎ１とし、他方の選択トランジスタ４側の端部を第２端子Ｎ２としているが、第１端子Ｎ１と第２端子Ｎ２を入れ替えても良い。
【００３２】
可変抵抗素子３は、第１及び第２電極を有し、当該第１及び第２電極間にリセット電圧を印加することで、当該第１及び第２電極間の電気抵抗が低抵抗状態から高抵抗状態に変化し、上記リセット電圧とは逆極性のセット電圧を印加することで、当該第１及び第２電極間の電気抵抗が高抵抗状態から低抵抗状態に変化し、当該変化後の電気抵抗が保持されることで、当該抵抗状態に応じた情報を不揮発的に記憶することができる記憶素子として機能する。
【００３３】
選択トランジスタ４は、後述する本装置のメモリセルアレイ１０の周辺回路を構成するＭＯＳＦＥＴに使用されるものと同じｎチャネル型或いはｐチャネル型のＭＯＳＦＥＴで、本実施形態では、閾値電圧が正電圧（例えば、＋０．１Ｖ〜＋１．０Ｖ程度、好ましくは、＋０．５Ｖ程度）のエンハンスメント（ノーマリーオフ）型のｎチャネル型ＭＯＳＦＥＴの使用を想定する。尚、一般的なＭＯＳＦＥＴでは、ゲート電極を挟んだ２つの不純物拡散領域の一方がドレイン領域で他方がソース領域となるが、２つの不純物拡散領域の何れをドレイン領域またはソース領域とするかは回路構成によって決定される。本実施形態のメモリセル１では、ＭＯＳＦＥＴのソース領域とドレイン領域の規定方法を反転させても実質的な回路動作は同じである。
【００３４】
図２（ａ）〜（ｃ）に、第１〜第３タイプの各メモリセル２の断面構造の一例を模式的に示す。尚、図２（ａ）〜（ｃ）では、メモリセル２の構成要素の配置関係及び接続関係を容易に理解できるように要部を強調して図示しているため、各部の寸法比は必ずしも実際のメモリセル２と同じではない。
【００３５】
また、メモリセル１内の２つのサブメモリセル２の配置関係は、２つのサブメモリセル２を行方向に並べて配置する場合と、列方向に並べて配置する場合の２つの回路配置が考えられるが、等価回路としては同じである。本実施形態では、選択トランジスタ４のゲート電極の延伸方向（図中のＸ方向）を行方向としており、図２（ａ）〜（ｃ）は便宜的に、２つのサブメモリセル２を列方向に並べて配置する場合を図示しているが、２つのサブメモリセル２を行方向に並べて配置する場合は、２つのサブメモリセル２を境界部分で折り畳んだ構造となる。
【００３６】
図２に示すように、各サブメモリセル２において、ｐ型半導体基板（またはｐ型ウェル）２０の表面に、例えばＳＴＩ （Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）等の素子分離膜２１が形成され、当該素子分離膜２１に囲まれて互いに分離された活性領域の少なくとも一部にゲート絶縁膜２２が形成され、ゲート絶縁膜２２の少なくとも一部を覆う例えば多結晶シリコンからなるゲート電極２３が形成され、更に、ゲート絶縁膜２２の下部にチャネル領域２４が形成され、チャネル領域２４の両側にｐ型半導体基板２０と逆導電型（ｎ型）の不純物拡散領域２５，２６が夫々ソース領域及びドレイン領域として形成され、選択トランジスタ４が形成されている。
【００３７】
ｐ型半導体基板２０上に層間絶縁膜２７が形成され、不純物拡散領域２５，２６の上部の層間絶縁膜２７に内部に導電性材料が充填されたコンタクトホール２８，２９が形成されている。本実施形態では、不純物拡散領域２５と接続するコンタクトホール２８上に、可変抵抗素子３の下部電極３ａが形成され、下部電極３ａ上に、可変抵抗体３ｂ及び上部電極３ｃが順番に積層され、下部電極３ａ、可変抵抗体３ｂ及び上部電極３ｃからなる３層構造の可変抵抗素子３が形成されている。これにより、選択トランジスタ４と可変抵抗素子３が直列に接続されたサブメモリセル２が形成される。
【００３８】
図２（ａ）に示す第１タイプのメモリセル２では、２つのサブメモリセル２の夫々の可変抵抗素子３の上部電極３ｃが上層の金属配線３１及びビア３２を介して相互に接続して、メモリセル２の中間端子Ｎｍが形成されている。尚、メモリセル２の中間端子Ｎｍは、２つのサブメモリセル２の夫々の可変抵抗素子３の上部電極３ｃが直接相互に接続して形成されても良い。また、２つのサブメモリセル２の選択トランジスタ４は、素子分離膜２１によって分離されている。２つのサブメモリセル２の各コンタクトホール２９の上部に接続する下部電極３ａと同層の２つの金属配線３０によって、メモリセル２の第１端子Ｎ１と第２端子Ｎ２が夫々形成される。図中、中間端子Ｎｍ及び第１及び第２端子Ｎ１，Ｎ２は、必要に応じて更に上層の金属配線（図示せず）と、夫々の上部に形成された層間絶縁膜に形成された内部に導電性材料が充填されたビア（図示せず）を介して接続する。
【００３９】
図２（ｂ）に示す第２タイプのメモリセル２では、２つのサブメモリセル２の夫々の可変抵抗素子３の上部電極３ｃが相互に分離して、メモリセル２の第１端子Ｎ１と第２端子Ｎ２が形成される。２つのサブメモリセル２の選択トランジスタ４は、素子分離膜２１によって分離されずに、２つの選択トランジスタ４の不純物拡散領域２６が相互に接続し、２つのサブメモリセル２で１つのコンタクトホール２９を共有し、コンタクトホール２９の上部に接続する下部電極３ａと同層の１つの金属配線３０によって、メモリセル２の中間端子Ｎｍが形成されている。図中、中間端子Ｎｍ及び第１及び第２端子Ｎ１，Ｎ２は、必要に応じて更に上層の金属配線（図示せず）と、夫々の上部に形成された層間絶縁膜に形成された内部に導電性材料が充填されたビア（図示せず）を介して接続する。
【００４０】
図２（ｃ）に示す第３タイプのメモリセル２では、２つのサブメモリセル２の選択トランジスタ４は、素子分離膜２１によって分離されている。一方のサブメモリセル２の可変抵抗素子３の上部電極３ｃと他方のサブメモリセル２のコンタクトホール２９の上部に接続する下部電極３ａと同層の１つの金属配線３０が、上層の金属配線３１及びビア３２を介して相互に接続して、メモリセル２の中間端子Ｎｍが形成されている。一方のサブメモリセル２のコンタクトホール２９の上部に接続する下部電極３ａと同層の１つの金属配線３０と、他方のサブメモリセル２の可変抵抗素子３の上部電極３ｃにより、メモリセル２の第１端子Ｎ１と第２端子Ｎ２が夫々形成されている。
【００４１】
尚、可変抵抗素子３は、上述の如く、下部電極３ａと上部電極３ｃ（一方が第１電極で他方が第２電極に相当）間にリセット電圧を印加することで、下部電極３ａと上部電極３ｃ間の電気抵抗が低抵抗状態から高抵抗状態に変化し、上記リセット電圧とは逆極性のセット電圧を印加することで、当該電気抵抗が高抵抗状態から低抵抗状態に変化する記憶素子であれば、その素子形状や可変抵抗体３ｂの材料は特定のものに限定されない。本実施形態では、可変抵抗体３ｂの材料として、金属酸化物または金属酸窒化物、例えば、半導体製造プロセスと親和性がある酸化ハフニウム（ＨｆＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、酸化チタン（ＴｉＯｘ）、酸化タンタル（ＴａＯｘ）、酸化タングステン（ＷＯｘ）、酸化アルミ（ＡｌＯｘ）、酸窒化ハフニウム（ＨｆＯｘＮｙ）、酸窒化ジルコニウム（ＺｒＯｘＮｙ）、酸窒化チタン（ＴｉＯｘＮｙ）、酸窒化タンタル（ＴａＯｘＮｙ）、酸窒化タングステン（ＷＯｘＮｙ）、酸窒化アルミ（ＡｌＯｘＮｙ）等を用いることを想定する。
【００４２】
尚、可変抵抗体３ｂは、金属酸化物または金属酸窒化物の単体ではなく、金属酸化物または金属酸窒化物を、例えば、Ｔｉ、Ｔａ、Ｈｆ、Ｚｒ、ＴｉＮ、Ｐｔ、Ｒｕ、Ｗからなる金属、またはＲｕＯ２、ＩｒＯ２、ＩＴＯの導電性酸化物で挟み込んだ構造としても良く、上述の如く、下部電極３ａと上部電極３ｃ間にリセット電圧を印加することで、下部電極３ａと上部電極３ｃ間の電気抵抗が低抵抗状態から高抵抗状態に変化し、上記リセット電圧とは逆極性のセット電圧を印加することで、当該電気抵抗が高抵抗状態から低抵抗状態に変化する限りにおいて、可変抵抗体３ｂの形状及び材料は特に限定しないが、上述の材料を用いることが所望の特性を得られるため好ましい。
【００４３】
尚、下部電極３ａと可変抵抗体３ｂと上部電極３ｃの３層構造の可変抵抗素子３の各層の材料及び膜厚の一例として、下部電極３ａ（ＴｉＮ、１００ｎｍ）、可変抵抗体３ｂ（ＨｆＯｘ、３ｎｍ）、上部電極３ｃ（Ｔａ、５０ｎｍ）が想定される。
【００４４】
図３〜図５に、本装置のメモリセルアレイ１０の３つの基本構造を模式的に示す。何れのアレイ構造においても、メモリセルアレイ１０は、メモリセル１を行方向及び列方向に夫々複数、マトリクス状に配列して構成される。図３〜図５に示す例では、ｍ行×ｎ列のアレイが図示されている。図中の各信号線の添え字は、行番号または列番号を示している。また、図３〜図５に示す例では、第１タイプのメモリセル１を用いてメモリセルアレイ１０を構成しているが、第２または第３タイプのメモリセル１を用いても良い。但し、第３タイプのメモリセル１の場合、書き換え動作時に後述する制約が発生する。また、以下の説明では、メモリセル１は２つのサブメモリセル２を行方向に並べて配置して構成される場合を想定する。
【００４５】
図３〜図５に示す何れのアレイ構造においても、同一行に配置されたメモリセル１の２つの選択トランジスタ４のゲート端子は、行毎に設けられた行方向に延伸するワード線ＷＬ（行選択線に相当）に共通に接続する。尚、メモリセル１内のサブメモリセル２を列方向に並べて配置する場合は、２つの選択トランジスタ４が列方向に分離するため、行毎に行方向に延伸する同じワード線ＷＬを２本設けることになる。
【００４６】
また、図３〜図５に示す何れのアレイ構造においても、同一列に配置されたメモリセルの第１端子Ｎ１が、列毎に設けられた列方向に延伸する第１ビット線ＢＬａ（第１列選択線に相当）に共通に接続する。
【００４７】
図３に示す第１のアレイ構造では、同一列に配置されたメモリセル１の第２端子Ｎ２が、列毎に設けられた列方向に延伸する第２ビット線ＢＬｂ（第２列選択線に相当）に共通に接続し、同一行に配置されたメモリセルの中間端子Ｎｍが、行毎に設けられた行方向に延伸するソース線ＳＬ（基準電圧供給線に相当）に共通に接続している。尚、ソース線ＳＬは、行毎に個別に駆動しても良く、また、全ての行のソース線ＳＬを相互に接続して一括して駆動しても良い。
【００４８】
図４に示す第２のアレイ構造では、同一列に配置されたメモリセル１の第２端子Ｎ２が、列毎に設けられた列方向に延伸する第２ビット線ＢＬｂ（第２列選択線に相当）に共通に接続し、同一列に配置されたメモリセルの中間端子Ｎｍが、列毎に設けられた列方向に延伸するソース線ＳＬ（基準電圧供給線に相当）に共通に接続している。第１のアレイ構造との相違点は、中間端子Ｎｍに接続するソース線ＳＬの延伸方向が、行方向ではなく、列方向で第１及び第２ビット線ＢＬａ，ＢＬｂと平行している点である。尚、ソース線ＳＬは、列毎に個別に駆動しても良く、また、全ての列のソース線ＳＬを相互に接続して一括して駆動しても良い。後者の場合、第１のアレイ構造において、全ての行のソース線ＳＬを相互に接続して一括して駆動する場合と等価な回路構成となる。
【００４９】
図５に示す第３のアレイ構造では、全てのメモリセル１の第２端子Ｎ２が、ソース線ＳＬ（基準電圧供給線に相当）に共通に接続し、同一列に配置されたメモリセル１の中間端子Ｎｍが、列毎に設けられた列方向に延伸する第２ビット線ＢＬｂ（第２列選択線に相当）に共通に接続している。第１及び第２のアレイ構造との相違点は、中間端子Ｎｍが第２ビット線ＢＬｂに接続し、第２端子Ｎ２がソース線ＳＬに接続している点である。尚、ソース線ＳＬを列毎に列方向に延伸するように設け、列毎に個別に駆動しても良く、この場合、同一列に配置されたメモリセルの第２端子Ｎ２を同一列のソース線ＳＬに共通に接続する。また、ソース線ＳＬを行毎に行方向に延伸するように設け、行毎に個別に駆動しても良く、この場合、同一行に配置されたメモリセルの第２端子Ｎ２を同一行のソース線ＳＬに共通に接続する。
【００５０】
更に、図４に示す第２のアレイ構造において、ソース線ＳＬが列毎に個別に駆動される場合、図６に示すように、行方向に隣接する２つのメモリセル１の一方と、第１端子Ｎ１同士を相互に接続して１本の第１ビット線ＢＬａを共有し、行方向に隣接する２つのメモリセル１の他方と、第２端子Ｎ２同士を相互に接続して１本の第２ビット線ＢＬｂを共有するアレイ構造とすることができる。
【００５１】
次に、図３〜図６に示す各アレイ構造のメモリセルアレイ１０に対する２種類の書き換え動作（リセット動作、セット動作）について、メモリセル１が第１〜第３タイプの夫々の場合について、図７のタイミング図を参照して説明する。図７（ａ）〜（ｃ）が、メモリセル１が第１〜第３タイプの場合に夫々順番に対応している。図７では、書き換え動作の対象となる選択メモリセルの選択トランジスタ４のゲート端子に接続するワード線ＷＬ、選択メモリセルの第１端子Ｎ１に接続する第１ビット線ＢＬａ、選択メモリセルの第２端子Ｎ１に接続するアレイ構造によって異なる第２ビット線ＢＬｂまたはソース線ＳＬ、及び、選択メモリセルの中間端子Ｎｍに接続するアレイ構造によって異なる第２ビット線ＢＬｂまたはソース線ＳＬの各電圧波形が模式的に図示されている。電圧波形の左側に示す端子名Ｎ１，Ｎ２，Ｎｍの右側の括弧内の信号線は、夫々、３つのアレイ構造における各端子Ｎ１，Ｎ２，Ｎｍに接続する信号線（第１ビット線ＢＬａ，第２ビット線ＢＬｂ，ソース線ＳＬ）に対応している。
【００５２】
先ず、図７（ａ）に示すように、メモリセル１が第１タイプの場合のリセット動作では、リセット動作の対象となる選択メモリセルの第１端子Ｎ１に接続する第１ビット線ＢＬａと、第２端子Ｎ２に接続する信号線（第１及び第２のアレイ構造では第２ビット線ＢＬｂ、第３のアレイ構造ではソース線ＳＬ）に、夫々基準電圧Ｖｓｓ（例えば、接地電圧）を印加し、中間端子Ｎｍに接続する信号線（第１及び第２のアレイ構造ではソース線ＳＬ、第３のアレイ構造では第２ビット線ＢＬｂ）に、一定期間Ｔ１ｒｓｔの間、基準電圧Ｖｓｓを基準として正極性の所定のリセット動作電圧Ｖｒｓｔを印加し、選択メモリセルに接続するワード線ＷＬに、上記一定期間Ｔ１ｒｓｔと少なくともリセット動作に必要な時間重複する期間Ｔ２ｒｓｔの間、第１及び第２端子Ｎ１，Ｎ２に基準電圧Ｖｓｓが印加された状態で選択トランジスタ４をオン状態とする選択行電圧Ｖｗｒｓｔを印加する。尚、第１及び第２端子Ｎ１，Ｎ２に印加される基準電圧Ｖｓｓは、中間端子Ｎｍに印加されるリセット動作電圧Ｖｒｓｔを基準とすれば、負極性のリセット動作電圧（Ｖｓｓ−Ｖｒｓｔ）と見做すこともできる。以上の電圧印加状況下において、選択メモリセルの２つのサブメモリセル２の各可変抵抗素子３で、下部電極３ａに基準電圧Ｖｓｓにオン状態の選択トランジスタ４の電圧降下分を加えた電圧が印加され、上部電極３ｃにリセット動作電圧Ｖｒｓｔが印加され、その差電圧がリセット電圧として、下部電極３ａと上部電極３ｃ間に印加され、２つのサブメモリセル２の各可変抵抗素子３の抵抗状態が夫々高抵抗化する。
【００５３】
尚、リセット動作の対象でない非選択メモリセルに対しては、選択メモリセルと異なる非選択行のメモリセル１に接続する非選択ワード線ＷＬに、選択トランジスタ４をオフ状態とする非選択行電圧Ｖｗｏｆｆ（例えば、接地電圧Ｖｓｓ）を印加することで、当該非選択メモリセルのリセット動作が阻止される。また、選択メモリセルと異なる非選択列のメモリセル１については、第１及び第２のアレイ構造では、列毎に設けられた非選択列の第１ビット線ＢＬａと第２ビット線ＢＬｂにリセット動作電圧Ｖｒｓｔを印加することで、当該非選択行のメモリセル１のリセット動作が阻止される。また、第３のアレイ構造では、列毎に設けられた非選択列の第２ビット線ＢＬｂに基準電圧Ｖｓｓを印加することで、当該非選択列のメモリセル１のリセット動作が阻止される。
【００５４】
次に、図７（ａ）に示すように、メモリセル１が第１タイプの場合のセット動作では、リセット動作の対象となる選択メモリセルの中間端子Ｎｍに接続する信号線（第１及び第２のアレイ構造ではソース線ＳＬ、第３のアレイ構造では第２ビット線ＢＬｂ）に、基準電圧Ｖｓｓ（例えば、接地電圧）を印加し、第１端子Ｎ１に接続する第１ビット線ＢＬａと、第２端子Ｎ２に接続する信号線（第１及び第２のアレイ構造では第２ビット線ＢＬｂ、第３のアレイ構造ではソース線ＳＬ）に、一定期間Ｔ１ｓｔの間、基準電圧Ｖｓｓを基準として正極性の所定のセット動作電圧Ｖｓｔを印加し、選択メモリセルに接続するワード線ＷＬに、上記一定期間Ｔ１ｓｔと少なくともセット動作に必要な時間重複する期間Ｔ２ｓｔの間、第１及び第２端子Ｎ１，Ｎ２に印加されたセット電圧Ｖｓｔを可変抵抗素子３側に転送可能に選択トランジスタ４をオン状態とする選択行電圧Ｖｗｓｔを印加する。当該選択行電圧Ｖｗｓｔは、セット動作電圧Ｖｓｔに選択トランジスタ４の閾値電圧を加えた電圧より高電圧に設定される。選択行電圧Ｖｗｓｔの電圧値を調整して選択トランジスタ４のドレイン電流を制御することにより、セット動作時に可変抵抗素子３に流れる電流を制限できる。尚、中間端子Ｎｍに印加される基準電圧Ｖｓｓは、第１及び第２端子Ｎ１，Ｎ２に印加されるセット動作電圧Ｖｓｔを基準とすれば、負極性のセット動作電圧（Ｖｓｓ−Ｖｓｔ）と見做すこともできる。以上の電圧印加状況下において、選択メモリセルの２つのサブメモリセル２の各可変抵抗素子３で、下部電極３ａにセット電圧Ｖｓｔからオン状態の選択トランジスタ４の電圧降下分を差し引いた電圧が印加され、上部電極３ｃに基準電圧Ｖｓｓが印加され、その差電圧がセット電圧として、下部電極３ａと上部電極３ｃ間に印加され、２つのサブメモリセル２の各可変抵抗素子３の抵抗状態が夫々低抵抗化する。
【００５５】
尚、セット動作の対象でない非選択メモリセルに対しては、選択メモリセルと異なる非選択行のメモリセル１に接続する非選択ワード線ＷＬに、選択トランジスタ４をオフ状態とする非選択行電圧Ｖｗｏｆｆ（例えば、接地電圧Ｖｓｓ）を印加することで、当該非選択メモリセルのセット動作が阻止される。また、選択メモリセルと異なる非選択列のメモリセル１については、第１及び第２のアレイ構造では、列毎に設けられた非選択列の第１ビット線ＢＬａと第２ビット線ＢＬｂに基準電圧Ｖｓｓを印加することで、当該非選択行のメモリセル１のセット動作が阻止される。また、第３のアレイ構造では、列毎に設けられた非選択列の第２ビット線ＢＬｂにセット動作電圧Ｖｓｔを印加することで、当該非選択列のメモリセル１のリセット動作が阻止される。
【００５６】
メモリセル１が第２タイプの場合、各サブメモリセル２の可変抵抗素子３と選択トランジスタ４の配置が、第１タイプの場合と逆転し、メモリセル１の第１及び第２端子Ｎ１，Ｎ２側に、各可変抵抗素子３の上部電極３ｃが配置され、メモリセル１の中間端子Ｎｍ側に、各可変抵抗素子３の下部電極３ａが配置されるため、図７（ｂ）に示すように、メモリセル１が第１タイプの場合とは、第１及び第２端子Ｎ１，Ｎ２に印加される電圧と、中間端子Ｎｍに印加される電圧が、リセット動作とセット動作の間で入れ替わる。上記以外は、メモリセル１が第１タイプの場合と同じであるので、重複する説明は省略する。
【００５７】
メモリセル１が第３タイプの場合、図７（ｃ）に示すように、リセット動作とセット動作の夫々において、２つのサブメモリセル２に対する各動作を、一方のサブメモリセル２に対する動作と他方のサブメモリセル２に対する動作を２回に分けて行う。ここで、一方のサブメモリセル２に対するリセット動作とセット動作は、メモリセル１が第１タイプの場合と同様であり、他方のサブメモリセル２に対するリセット動作とセット動作は、メモリセル１が第１タイプの場合と同様である。
【００５８】
次に、図３〜図６に示す各アレイ構造のメモリセルアレイ１０に対する読み出し動作について、メモリセル１が第１〜第３タイプの夫々の場合について、図８のタイミング図を参照して説明する。読み出し動作では、メモリセル１が第１〜第３タイプの何れであっても各信号線の電圧波形は同じである。図８では、読み出し動作の対象となる選択メモリセルの選択トランジスタ４のゲート端子に接続するワード線ＷＬ、選択メモリセルの第１端子Ｎ１に接続する第１ビット線ＢＬａ、選択メモリセルの第２端子Ｎ１に接続するアレイ構造によって異なる第２ビット線ＢＬｂまたはソース線ＳＬ、及び、選択メモリセルの中間端子Ｎｍに接続するアレイ構造によって異なる第２ビット線ＢＬｂまたはソース線ＳＬの各電圧波形が模式的に図示されている。尚、電圧波形が破線で表示されているものは、当該信号線の電圧レベルがフローティング状態（当該信号線が特定の電圧状態に直接駆動されていない状態）であることを示している。電圧波形の左側に示す端子名Ｎ１，Ｎ２，Ｎｍの右側の括弧内の信号線は、夫々、３つのアレイ構造における各端子Ｎ１，Ｎ２，Ｎｍに接続する信号線（第１ビット線ＢＬａ，第２ビット線ＢＬｂ，ソース線ＳＬ）に対応している。
【００５９】
図８に示すように、読み出し動作の対象となる選択メモリセルの第２端子Ｎ２に接続する信号線（第１及び第２のアレイ構造では第２ビット線ＢＬｂ、第３のアレイ構造ではソース線ＳＬ）に、基準電圧Ｖｓｓ（例えば、接地電圧）を印加し、中間端子Ｎｍに接続する信号線（第１及び第２のアレイ構造ではソース線ＳＬ、第３のアレイ構造では第２ビット線ＢＬｂ）には、メモリセルアレイ１０の外側から電圧印加せずにフローティング状態とし、第１端子Ｎ１に接続する第１ビット線ＢＬａに、一定期間Ｔ１ｒｄの間、基準電圧Ｖｓｓを基準として正極性の所定の読み出し動作電圧Ｖｒｄを印加し、選択メモリセルに接続するワード線ＷＬに、上記一定期間Ｔ１ｒｄと少なくとも読み出し動作に必要な時間重複する期間Ｔ２ｒｄの間、第２端子Ｎ２に基準電圧Ｖｓｓが印加された状態で２つの選択トランジスタ４を同時にオン状態とする選択行電圧Ｖｗｒｄを印加する。
【００６０】
以上の電圧印加状況下において、選択メモリセルの２つのサブメモリセル２の各可変抵抗素子３に、２つの可変抵抗素子３の直列抵抗に応じた読み出し電流が流れる。具体的には、第１ビット線ＢＬａから、選択メモリセルの第１端子Ｎ１、第１端子Ｎ１側のサブメモリセル２、選択メモリセルの中間端子Ｎｍ、第２端子Ｎ２側のサブメモリセル２、第２端子Ｎ２を経由して、第２端子Ｎ２に接続する信号線（第１及び第２のアレイ構造では第２ビット線ＢＬｂ、第３のアレイ構造ではソース線ＳＬ）に至る電流経路が形成される。ここで、中間端子Ｎｍに接続する信号線（第１及び第２のアレイ構造ではソース線ＳＬ、第３のアレイ構造では第２ビット線ＢＬｂ）がフローティング状態であるので、中間端子Ｎｍから選択メモリセル外に流れ出る電流、中間端子Ｎｍから選択メモリセル外に流れ込む電流は無く、選択メモリセルの２つのサブメモリセル２の可変抵抗素子３を流れる電流は等しい。
【００６１】
例えば、第１ビット線ＢＬａに、当該読み出し電流の大小を、例えば、第１ビット線ＢＬａと電気的に接続する電流検知型のセンスアンプ（図示せず）によって判定することで、選択メモリセルに記憶された情報を読み出すことができる。尚、第１ビット線ＢＬａに読み出し動作電圧Ｖｒｄを印加するのに代えて、第１ビット線ＢＬａから第２端子Ｎ２に接続する信号線に向けて読み出し動作電流を流し、２つの可変抵抗素子３の直列抵抗に応じた読み出し電圧が第１ビット線ＢＬａに出力されるのを、電圧検知型のセンスアンプ（図示せず）によって検知して、選択メモリセルに記憶された情報を読み出すようにしても良い。電流検知型或いは電圧検知型のセンスアンプとしては、周知のセンスアンプを使用することができるので、本実施形態では、センスアンプの詳細な説明は割愛する。
【００６２】
尚、中間端子Ｎｍに接続する信号線（第１及び第２のアレイ構造ではソース線ＳＬ、第３のアレイ構造では第２ビット線ＢＬｂ）が行毎または列毎に駆動可能な構成の場合、選択メモリセルの中間端子Ｎｍに接続する信号線の寄生容量を低減でき、当該寄生容量の充放電に伴う読み出し動作の遅延を軽減できる。また、中間端子Ｎｍに接続する信号線を読み出し動作の直前に、所定の中間電圧に設定した後にフローティング状態とする制御を行うようにしても良い。
【００６３】
尚、読み出し動作の対象でない非選択メモリセルに対しては、選択メモリセルと異なる非選択行のメモリセル１に接続する非選択ワード線ＷＬに、選択トランジスタ４をオフ状態とする非選択行電圧Ｖｗｏｆｆ（例えば、接地電圧Ｖｓｓ）を印加することで、当該非選択メモリセルの読み出し動作が阻止され、当該非選択メモリセルを経由する電流経路が遮断されるため、選択メモリセルの読み出し動作に対する干渉が排除される。また、選択メモリセルと異なる非選択列のメモリセル１については、非選択列の第１ビット線ＢＬａの読み出し動作電圧Ｖｒｄまたは読み出し動作電流を印加しないことで、当該非選択メモリセルの読み出し動作が阻止されるが、読み出し動作電圧Ｖｒｄまたは読み出し動作電流を印加した状態で、当該非選択列の第１ビット線ＢＬａとセンスアンプ間の接続を遮断しても良い。
【００６４】
次に、上記のリセット動作とセット動作による抵抗状態の変化を測定した測定結果を図９に示す。図９に示す例では、リセット動作電圧を印加すると、可変抵抗素子３の電気抵抗が低抵抗状態から高抵抗状態に変化し、逆に、セット動作電圧を印加すると、可変抵抗素子３の電気抵抗が高抵抗状態から低抵抗状態に変化し、可変抵抗素子３の両端に印加される書き換え電圧の極性を交互に変化させることで、可変抵抗素子３の電気抵抗が低抵抗状態と高抵抗状態の間で交互にスイッチングを行い、当該抵抗状態の変化によって２値データを可変抵抗素子３に記憶し、且つ、書き換えできることが分かる。図９に示すリセット動作及びセット動作後の抵抗値は、上記読み出し動作によって、２つの可変抵抗素子３が電気的に直列接続された時の抵抗値になる。図９に示す例では、リセット動作において選択トランジスタ４の駆動電流を制限せず最大にして、メモリセル１の第１及び第２端子Ｎ１及びＮ２（下部電極３ａ側）を基準に−１．８Ｖ、２０ｎ秒の電圧パルスを中間電圧Ｎｍ（上部電極３ｃ側）に印加した。一方、セット動作では、選択トランジスタ４の駆動電流を４０μＡに制限し、メモリセル１の第１及び第２端子Ｎ１及びＮ２（下部電極３ａ側）を基準に＋２．５Ｖ、１００ｎ秒の電圧パルスを中間電圧Ｎｍ（上部電極３ｃ側）に印加した。
【００６５】
次に、図１０に、１０００個のメモリセル１の２０００個の各可変抵抗素子３に対してセット動作及びリセット動作を１０回繰り返した後のセット動作後の２つの可変抵抗素子の直列抵抗の抵抗値の累積頻度分布と、リセット動作後の２つの可変抵抗素子の直列抵抗の抵抗値の累積頻度分布を示す。比較例として、図１１に、従来の１Ｔ１Ｒ型のメモリセルによる、１０００個のメモリセルの１０００個の各可変抵抗素子３に対してセット動作及びリセット動作を１０回繰り返した後のセット動作後の１つの可変抵抗素子の抵抗値の累積頻度分布と、リセット動作後の１つの可変抵抗素子の抵抗値の累積頻度分布を示す。図１０と図１１を対比すると、本装置のように、１つのメモリセル内に２つの可変抵抗素子３を備え、同様に書き換え動作を行い、２つの可変抵抗素子３の直列抵抗を読み出すことで、高抵抗状態における抵抗状態のバラツキが大幅に改善されることが分かる。これは、図１１において累積確率約１０％以下の抵抗値（約１ＭΩ以下）の可変抵抗素子３が、残りの約９０％の１ＭΩ以上の抵抗値の可変抵抗素子３と電気的に直列に接続されることで、高抵抗状態の抵抗値の低抵抗側への変動が、より抵抗値の高い側の可変抵抗素子３によって吸収される結果となり、２つの可変抵抗素子３の直列抵抗のバラツキが抑制されることを示している。
【００６６】
次に、本装置のメモリセルアレイ１０及びその周辺回路を含む概略の回路構成について、図１２を参照して簡単に説明する。
【００６７】
図１２に示すように、本装置は、上述のメモリセルアレイ１０と、列デコーダ１１、行デコーダ１２、電圧スイッチ回路１３、読み出し回路１４、及び、制御回路１５を備えて構成される。
【００６８】
列デコーダ１１と行デコーダ１２は、アドレス線１６から制御回路１５に入力されたアドレス入力に対応したメモリセルアレイ１０の中から、読み出し動作、リセット動作、或いは、セット動作の対象となるメモリセルを選択する。通常の読み出し動作において、行デコーダ１２は、アドレス線１６に入力された信号に対応するメモリセルアレイ１０のワード線ＷＬを選択し、列デコーダ１１は、アドレス線１６に入力されたアドレス信号に対応するメモリセルアレイ２０の第１及び第２ビット線ＢＬａ，ＢＬｂを選択する。また、リセット動作、セット動作、及び、これらに付随するベリファイ動作（リセット動作及びセット動作後のメモリセルの記憶状態を検証するための読み出し動作）では、行デコーダ１２は、制御回路１５で指定された行アドレスに対応するメモリセルアレイ１０の１または複数のワード線ＷＬを選択し、列デコーダ１１は、制御回路１５で指定された列アドレスに対応するメモリセルアレイ１０の１または複数組の第１及び第２ビット線ＢＬａ，ＢＬｂを選択する。尚、本実施形態では、リセット動作後の可変抵抗素子３の抵抗値のバラツキが大幅に抑制されるため、リセット動作及びセット動作の夫々につきベリファイ動作を行わない選択もあり得る。行デコーダ１２で選択された選択ワード線ＷＬと列デコーダ１１で選択された選択第１及び第２ビット線ＢＬａ，ＢＬｂに接続するメモリセル１が選択メモリセルとして選択される。尚、ソース線ＳＬが行毎或いは列毎に個別に駆動可能に設けられている場合は、行デコーダ１２または列デコーダ１１が、行毎或いは列毎に設けられたソース線ＳＬの選択的な駆動を行う。
【００６９】
制御回路１５は、メモリセルアレイ１０のリセット動作、セット動作（一括セット動作を含む）、読み出し動作の各動作における制御を行う。制御回路１５は、アドレス線１６から入力されたアドレス信号、データ線１７から入力されたデータ入力（書き換え動作時）、制御信号線１８から入力された制御入力信号に基づいて、行デコーダ１２、列デコーダ１１、電圧スイッチ回路１３、メモリセルアレイ１０の読み出し動作、リセット動作、及び、セット動作の各動作を制御する。図１２に示す例では、制御回路１５は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
【００７０】
電圧スイッチ回路１３は、メモリセルアレイ１０の読み出し動作、リセット動作、及び、セット動作の各動作時に必要なワード線ＷＬ（選択ワード線と非選択ワード線）、第１及び第２ビット線ＢＬａ，ＢＬｂ（選択第１及び第２ビット線と非選択第１及び第２ビット線）、及び、ソース線ＳＬの各印加電圧を動作モードに応じて切り替え、メモリセルアレイ１０に供給する。従って、選択ワード線と非選択ワード線に印加される電圧は、電圧スイッチ回路１３から行デコーダ１２を介して供給され、選択第１及び第２ビット線と非選択第１及び第２ビット線に印加される電圧は、電圧スイッチ回路１３から列デコーダ１１を介して供給され、ソース線ＳＬに印加される電圧は、電圧スイッチ回路１３からソース線に直接、或いは、行デコーダ１２または列デコーダ１１を介して供給される。尚、図１２中、Ｖｃｃは本装置の電源電圧である。
【００７１】
読み出し回路１４は、上述の電流検知型または電圧検知型のセンスアンプを備え、列デコーダ２１で選択されたメモリセル１の第１端子Ｎ１と接続する第１ビット線ＢＬａから、第２端子Ｎ２と接続する第２ビット線Ｂｌｂまたはソース線ＳＬへ流れる読み出し電流を、直接或いは電圧変換して、例えば参照電流或いは参照電圧と比較することにより、メモリセル１に記憶されている情報（２つの可変抵抗素子３の直列抵抗の抵抗状態）を判定し、その結果を制御回路１５に転送し、データ線１７へ出力する。
【００７２】
［別実施形態］
〈１〉上記実施形態では、可変抵抗素子３の書き換え電圧の属性として、リセット電圧の絶対値とセット電圧の絶対値が異なる場合を想定したが、書き換え電圧の属性は、使用する可変抵抗素子３の構造及び材料等に依存して変化するため、リセット電圧の絶対値とセット電圧の絶対値が同じ場合もあり得る。
【００７３】
〈２〉更に、上記実施形態では、可変抵抗素子３の書き換え電圧の属性として、リセット動作時に、下部電極３ａを基準として上部電極３ｃに印加されるリセット電圧が正電圧で、セット動作時に、下部電極３ａを基準として上部電極３ｃに印加されるセット電圧が負電圧の場合を想定したが、リセット電圧及びセット電圧の極性は、可変抵抗素子３の構造及び材料等に依存して変化するため、上記実施形態で例示した極性に限定されるものではない。但し、セット動作時において、選択トランジスタ４等の選択メモリセル内の可変抵抗素子３と直列に接続するトランジスタの電流を制限して、セット動作時に可変抵抗素子３に流れる電流を制御する点は変わらない。
【００７４】
〈３〉上記実施形態では、メモリセル１は、図１に示すように、１つの可変抵抗素子３と１つの選択トランジスタ４を直列接続して構成される１Ｔ１Ｒ型のサブメモリセル２の一端同士が接続して構成される場合を例示したが、メモリセル１の構成は、２つの可変抵抗素子３を備え、リセット動作とセット動作の夫々を、当該２つの可変抵抗素子３に対して同時或いは個別に実行でき、且つ、読み出し動作において、当該２つの可変抵抗素子３を電気的に直列に接続して、当該２つの可変抵抗素子３の直列抵抗を検出できる構成であれば、上記実施形態で例示した回路構成に限定されるものではない。
【００７５】
〈４〉上記実施形態では、説明の簡単のため、メモリセルアレイ１０が１つの場合について例示的に説明したが、メモリセルアレイ１０の個数は、１つに限定されるものではなく、複数であっても構わない。
【００７６】
〈５〉また、上記実施形態の説明で示した電圧値は一例であり、本装置で使用される電圧印加条件や閾値電圧は、当該電圧値に限定されるものではない。
【産業上の利用可能性】
【００７７】
本発明は、２端子構造の両端に電圧を印加することで、当該両端間の電気抵抗が変化し、変化した電気抵抗に応じた情報を記憶可能な可変抵抗素子を有する半導体記憶装置に利用可能である。
【符号の説明】
【００７８】
１：      メモリセル
２：      サブメモリセル
３：      可変抵抗素子
３ａ：    可変抵抗素子の下部電極
３ｂ：    可変抵抗体
３ｃ：    可変抵抗素子の上部電極
４：      選択トランジスタ
１０：    メモリセルアレイ
１１：    列デコーダ
１２：    行デコーダ
１３：    電圧スイッチ回路
１４：    読み出し回路
１５：    制御回路
１６：    アドレス線
１７：    データ線
１８：    制御信号線
２０：    半導体基板またはウェル
２１：    素子分離膜
２２：    ゲート絶縁膜
２３：    ゲート電極
２４：    チャネル領域
２５，２６：  不純物拡散領域（ソース領域，ドレイン領域）
２７：    層間絶縁膜
２８，２９：  コンタクトホール
３０，３１：  金属配線
３２：    ビア
４０：    従来のメモリセルアレイ
４１：    １Ｔ１Ｒ型のメモリセル
４２：    可変抵抗素子
４３：    選択トランジスタ
ＢＬａ：  第１ビット線（第１列選択線）
ＢＬｂ：  第２ビット線（第２列選択線）
Ｎ１：    メモリセルの第１端子
Ｎ２：    メモリセルの第２端子
Ｎｍ：    メモリセルの中間端子
ＳＬ：    ソース線（基準電圧供給線）
ＷＬ：    ワード線（行選択線）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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