(57)【要約】      （修正有）【課題】書込みまたは読出し時における消費電力を低減させた半導体記憶装置を提供する。【解決手段】半導体記憶装置は、ビット線対ＢＬＰ０〜ＢＬＰ７と、ワード線ＷＬ０〜ＷＬ３と、各ビット線対の第１のビット線と第２のビット線との間に接続されたメモリセルＭＣとを備える。スイッチング部ＣＳＷ１は、ビット線対のうち第１のビット線対グループＢＬＰ１、ＢＬＰ３、ＢＬＰ５、ＢＬＰ７または第２のビット線対グループＢＬＰ０、ＢＬＰ２、ＢＬＰ４、ＢＬＰ６のいずれかを複数のデータ線ＬＤＱ１に選択的に接続する。データ読出し動作またはデータ書込み動作において、スイッチング部は、複数のワード線のうち選択されたワード線が活性化されている１活性化期間中に、第１のビット線対グループを複数のデータ線に接続する第１のスイッチング動作と、第２のビット線対グループを複数のデータ線に接続する第２のスイッチング動作との両方を実行する。【選択図】図４
2013097832.tif 000002
【特許請求の範囲】
【請求項１】
第１のビット線と該第１ビット線に隣接する第２のビット線とからなる複数のビット線対と、
前記複数のビット線対と交差する複数のワード線と、
各前記ビット線対の前記第１のビット線と前記第２のビット線との間に接続され、かつ、前記複数のワード線に接続された複数のメモリセルと、
読出しデータまたは書込みデータを伝達する複数のデータ線と、
前記複数のビット線対のうち第１のビット線対グループから第ｎのビット線対グループ（ｎは整数）のいずれかを前記複数のデータ線に選択的に接続するスイッチング部とを備え、
データ読出し動作またはデータ書込み動作において、前記スイッチング部は、前記複数のワード線のうち選択されたワード線が活性化されている１活性化期間中に、前記第１のビット線対グループを前記複数のデータ線に接続する第１のスイッチング動作と、前記第２のビット線対グループを前記複数のデータ線に接続する第２のスイッチング動作との両方を少なくとも実行することを特徴とする半導体記憶装置。
【請求項２】
それぞれが前記複数のメモリセルを含む複数のセルユニットを備え、
各前記セルユニットは、前記複数のビット線対、前記複数のワード線および複数の前記スイッチング部を含み、
前記第１のスイッチング動作において、前記複数のセルユニットのうち第１〜第ｍのセルユニット（ｍは２以上の整数）のそれぞれが、前記第１のセルユニットの前記活性化期間中に、前記第１のスイッチング動作を連続的に実行した後、前記第１のセルユニットの同一活性化期間中に、前記第１のセルユニットが前記第２のスイッチング動作を実行することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
データ読出し動作またはデータ書込み動作において、前記複数のセルユニットは、各前記セルユニットにおける前記活性化期間中に、前記第１のスイッチング動作および前記第２のスイッチング動作の両方を実行することを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
データ読出し動作またはデータ書込み動作において、前記スイッチング部は、前記１活性化期間中に、前記複数のデータ線に接続するビット線対グループを前記第１のビット線対グループから前記第２のビット線対グループへ切り替えることを特徴とする請求項１から請求項３のいずれかに記載の半導体記憶装置。
【請求項５】
前記第１および第２のビット線対グループは、互いに隣接しており、前記ワード線の延伸方向に向かって交互に配置されていることを特徴とする請求項１から請求項４のいずれかに記載の半導体記憶装置。
【請求項６】
前記第１および第２のスイッチング動作によって読み出されたデータを一時的に格納し、あるいは、前記第１および第２のスイッチング動作によって書き込まれるデータを一時的に格納するデータバッファをさらに備えたことを特徴とする請求項１から請求項５のいずれかに記載の半導体記憶装置。
【請求項７】
複数のビット線対と、複数のワード線と、前記複数のビット線対と前記複数のワード線に接続された複数のメモリセルと、読出しデータまたは書込みデータを伝達する複数のデータ線と、前記複数のビット線対と前記複数のデータ線との間に設けられたスイッチング部とを備えた半導体記憶装置の駆動方法であって、
データ読出し動作またはデータ書込み動作において、前記複数のワード線のうち選択されたワード線が活性化されている１活性化期間中に、前記複数のビット線対のうち第１のビット線対グループを前記複数のデータ線に接続する第１のスイッチング動作を実行し、
同一の前記活性化期間中に、前記複数のビット線対のうち第２のビット線対グループを前記複数のデータ線に接続する第２のスイッチング動作を実行することを具備した半導体記憶装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明による実施形態は、半導体記憶装置およびその駆動方法に関する。
【背景技術】
【０００２】
半導体記憶装置として、抵抗変化型メモリの一つに磁気ランダムアクセスメモリ(ＭＲＡＭ（Magnetic Random Access Memory）)が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２５２２８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
書込みまたは読出し時における消費電力を低減させた半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態による半導体記憶装置は、第１のビット線と該第１ビット線に隣接する第２のビット線とからなる複数のビット線対と、複数のビット線対と交差する複数のワード線と、各ビット線対の第１のビット線と第２のビット線との間に接続され、かつ、複数のワード線に接続された複数のメモリセルとを備える。複数のデータ線は、読出しデータまたは書込みデータを伝達する。スイッチング部は、複数のビット線対のうち第１のビット線対グループまたは該第１のビット線対グループとは異なる第２のビット線対グループのいずれかを複数のデータ線に選択的に接続する。データ読出し動作またはデータ書込み動作において、スイッチング部は、複数のワード線のうち選択されたワード線が活性化されている１活性化期間中に、第１のビット線対グループを複数のデータ線に接続する第１のスイッチング動作と、第２のビット線対グループを複数のデータ線に接続する第２のスイッチング動作との両方を実行する。
【図面の簡単な説明】
【０００６】
【図１】本実施形態に従った磁気ランダムアクセスメモリ（以下、ＭＲＡＭ）のメモリチップを示すブロック図。
【図２】単一のメモリセルＭＣの構成を示す説明図。
【図３】第１の実施形態に従ったＭＲＡＭのメモリセルアレイＭＣＡの構成を示す概念図。
【図４】第１の実施形態に従ったＭＲＡＭの或るマットＭの一部およびその周辺部の構成を示す図。
【図５】第１の実施形態に従ったＭＲＡＭの或るマットＭの一部およびその周辺部の構成を示す図。
【図６】本実施形態によるＭＲＡＭのデータ読出し動作を示すタイミング図。
【図７】本実施形態によるＭＲＡＭのデータ書込み動作を示すタイミング図。
【図８】本実施形態におけるメモリの物理的アドレス割付の一例、および、ページ選択のための仮想メモリ空間アドレスの割付を示す図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【０００８】
（第１の実施形態）
以下、図面を参照して本発明に係る実施形態を説明する。
【０００９】
図１は、本実施形態に従った磁気ランダムアクセスメモリ（以下、ＭＲＡＭ）のメモリチップを示すブロック図である。尚、本実施形態は、これに限定されることなく、ＭＲＡＭ以外の抵抗変化型素子を用いたメモリ（例えば、ＰＣＲＡＭ、ＲｅＲＡＭ等）にも適用可能である。
【００１０】
本実施形態によるＭＲＡＭは、メモリセルアレイＭＣＡと、センスアンプＳＡと、メインデータコントローラＭＤＣと、ＤＱバッファＤＱＢと、カラムコントローラＣＣと、ロウコントローラＲＣと、クロックバッファＣＬＫＢと、コマンドコントローラＣＭＤＣと、アドレスコントローラＡＤＤＣと、アレイコントローラＡＣとを備えている。
【００１１】
メモリセルアレイＭＣＡは、例えばマトリクス状に二次元配置された複数のメモリセルＭＣを備えている。各メモリセルＭＣはビット線対（例えばＢＬ１とＢＬ２）とワード線ＷＬとの交点に対応して配置されている。すなわち、メモリセルＭＣの一端は、ビット線対の一方ＢＬ１に接続され、他端はビット線対の他方ＢＬ２に接続される。ビット線対ＢＬ１、ＢＬ２は、カラム方向に延伸している。ワード線ＷＬは、カラム方向に対して直交するロウ方向に延伸している。
【００１２】
センスアンプＳＡは、例えばビット線ＢＬ１を介してメモリセルＭＣに接続されており、メモリセルＭＣのデータを検出する機能を有する。ビット線ＢＬ２は、基準電圧（グランド）に接続されている。ライトドライバＷＤは、例えばビット線ＢＬ１を介してメモリセルＭＣに接続されており、メモリセルＭＣにデータを書き込む機能を有する。
【００１３】
メインデータコントローラＭＤＣは、ＤＱバッファＤＱＢから受け取ったデータを、カラムコントローラＣＣの制御を受けて、所望のカラムに書き込むようにライトドライバＷＤへ転送し、あるいは、カラムコントローラＣＣの制御を受けて、所望のカラムから読み出したデータをＤＱバッファＤＱＢへ転送する。
【００１４】
データバッファとしてのＤＱバッファＤＱＢは、センスアンプＳＡで検出された読出しデータを一時的に保持し、その読出しデータをメモリチップ１の外部へ出力する。あるいは、ＤＱバッファＤＱＢは、ＤＱパッドＤＱを介して受け取った書込みデータを一時的に保持し、その書込みデータをライトドライバＷＤへ転送する。
【００１５】
カラムコントローラＣＣは、カラムアドレスに従って所望のカラムのビット線ＢＬを選択的に駆動するようにセンスアンプＳＡまたはライトドライバＷＤを動作させる。
【００１６】
ロウコントローラＲＣは、ロウアドレスに従って所望のワード線ＷＬを選択的に駆動させるようにワード線ドライバＷＬＤを動作させる。
【００１７】
クロックバッファＣＬＫＢは、メモリチップ１全体の動作のタイミングを決定するクロック信号を入力する。
【００１８】
コマンドコントローラＣＭＤＣは、読出し動作、書込み動作等の各種動作を示すコマンドを受け取り、それらのコマンドに従ってカラムコントローラＣＣおよびロウコントローラＲＣを制御する。
【００１９】
アドレスコントローラＡＤＤＣは、ロウアドレスおよびカラムアドレス等を受け取り、これらのアドレスをデコードし、カラムコントローラＣＣおよびロウコントローラＲＣにこれらのアドレスを送る。
【００２０】
アレイコントローラＡＣは、メモリセルアレイＭＣＡの全体的な制御を行う。
【００２１】
図２は、単一のメモリセルＭＣの構成を示す説明図である。各メモリセルＭＣは、それぞれ磁気トンネル接合素子（ＭＴＪ（Magnetic Tunnel Junction）素子）と、セルトランジスタＣＴとを含む。ＭＴＪ素子およびセルトランジスタＣＴは、ビット線ＢＬ１とビット線ＢＬ２との間に直列に接続されている。メモリセルＭＣにおいて、セルトランジスタＣＴがビット線ＢＬ２側に配置され、ＭＴＪ素子がビット線ＢＬ１側に配置されている。セルトランジスタＣＴのゲートは、ワード線ＷＬに接続されている。
【００２２】
ＴＭＲ（tunneling magnetoresistive）効果を利用したＭＴＪ素子は、２枚の強磁性層とこれらに挟まれた非磁性層（絶縁薄膜）とからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子は、２枚の強磁性層の磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ“０”と定義し、高抵抗状態をデータ“１”と定義すれば、ＭＴＪ素子に１ビットデータを記録することができる。もちろん、低抵抗状態をデータ“１”と定義し、高抵抗状態をデータ“０”と定義してもよい。例えば、ＭＴＪ素子は、図２に示すように、固定層Ｐ、トンネルバリア層Ｂ、記録層Ｆｒを順次積層して形成される。固定層Ｐおよび記録層Ｆｒは、強磁性体で形成されており、トンネルバリア層Ｂは、絶縁膜からなる。固定層Ｐは、磁化の向きが固定されている層であり、記録層Ｆｒは、磁化の向きが可変であり、その磁化の向きによってデータを記憶する。
【００２３】
書込み時に矢印Ａ１の向きに反転閾値電流以上の電流を流すと、固定層Ｐの磁化の向きに対して記録層Ｆｒのそれがアンチパラレル状態となり、高抵抗状態（データ“１”）となる。書込み時に矢印Ａ２の向きに反転閾値電流以上の電流を流すと、固定層Ｐと記録層Ｆｒとのそれぞれの磁化の向きがパラレル状態となり、低抵抗状態（データ“０”）となる。このように、ＴＭＪ素子は、電流の方向によって異なるデータを書き込むことができる。
【００２４】
ＭＲＡＭのデータ読出し動作では、センスアンプＳＡは、メモリセルＭＣに電流（セル電流）を供給することによってメモリセルＭＣの抵抗値の違いを検知する。このとき、セル電流は、書込み時の反転閾値電流未満の電流であり、従って、読出し電流は、必然的に非常に小さい値となる。
【００２５】
例えば、センスアンプＳＡには、定電流型センスアンプおよび定電圧クランプ型センスアンプ等がある。定電流型センスアンプを用いた場合、データ“０”とデータ“１”との電圧差（信号差）は数１０ｍＶである。定電圧クランプ型センスアンプを用いた場合、データ“０”とデータ“１”との電流比（信号比）は数μＡである。
【００２６】
図３は、第１の実施形態に従ったＭＲＡＭのメモリセルアレイＭＣＡの構成を示す概念図である。メモリセルアレイＭＣＡは、ロウ方向に複数のセルユニットＵ０〜Ｕｍ（ｍは自然数）に分割されている。各セルユニットＵ０〜Ｕｍは、カラム方向に複数のマットＭ０〜Ｍｎ（ｎは自然数）に分割されている。各マットＭ０〜Ｍｎは、複数のメモリセルＭＣを含む。各マットＭ０〜Ｍｎは、それぞれ複数のビット線および複数のワード線を個別に備えており、マットＭ０〜Ｍｎのそれぞれからデータを読み出し、あるいは、マットＭ０〜Ｍｎのそれぞれへデータを書き込むことができる。
【００２７】
図４および図５は、第１の実施形態に従ったＭＲＡＭの或るマットＭの一部およびその周辺部の構成を示す図である。図４は、センスアンプＳＡ側の構成を示し、図５は、シンク側の構成を示す。
【００２８】
まず、図４に示すセンスアンプＳＡ側の構成を説明する。複数のメモリセルＭＣがマトリクス状に二次元配置されており、メモリセルアレイＭＣＡを構成している。
【００２９】
メモリセルアレイＭＣＡは、複数のカラムブロックＣＢを有する。ここで、カラムブロックＣＢは、カラム選択線ＣＳＬ＜ｉ＞によって選択され得るメモリセルＭＣのブロックを示す。カラムブロックＣＢは、第１のビット線ＢＬ１および第１ビット線ＢＬ１に隣接する第２のビット線ＢＬ２が複数のビット線対ＢＬＰ０〜ＢＬＰ７を有する。複数のメモリセルＭＣは、各ビット線対ＢＬＰ０〜ＢＬＰ７のうち第１のビット線ＢＬ１と第２のビット線ＢＬ２との間に接続されている。ここで、ビット線対ＢＬＰ０〜ＢＬＰ７は、カラム選択線ＣＳＬ＜ｉ＞（ｉは整数）によって選択され得るビット線対である。
【００３０】
次に、カラムブロックＣＢ＜ｉ＞の構成を説明する。他のカラムブロックＣＢ＜ｉ−１＞、ＣＢ＜ｉ＋１＞等は、カラムブロックＣＢ＜ｉ＞と同じ構成を有するので、その説明を省略する。
【００３１】
複数のワード線ＷＬ０〜ＷＬ３は、ビット線対ＢＬＰ０〜ＢＬＰ７と交差する方向に延びており、メモリセルＭＣのセルトランジスタＣＴのゲートに接続されている。即ち、メモリセルＭＣは、上面視したときにビット線対ＢＬＰ０〜ＢＬＰ７とワード線ＷＬ０〜ＷＬ７との交点に対応して設けられており、ビット線対およびワード線ＷＬを選択することによって任意のメモリセルＭＣを選択することができる。尚、ビット線対およびワード線の数は、限定されず任意の数に設定可能である。
【００３２】
各ビット線対ＢＬＰ０〜ＢＬＰ７の第１のビット線ＢＬ１は、スイッチング部としてのカラムスイッチＣＳＷ１に接続されている。カラムスイッチＣＳＷ１は、複数のビット線対ＢＬＰ０〜ＢＬＰ７のうち第１のビット線対グループＢＬＰ１、ＢＬＰ３、ＢＬＰ５、ＢＬＰ７、または、第１のビット線対グループとは異なる第２のビット線対グループＢＬＰ０、ＢＬＰ２、ＢＬＰ４、ＢＬＰ６のいずれかを複数のデータ線ＬＤＱ１に選択的に接続する。本実施形態では、第１のビット線対グループは、奇数番号のビット線対ＢＬＰ１、ＢＬＰ３、ＢＬＰ５、ＢＬＰ７を有するグループであり、第２のビット線対グループは、偶数番号のビット線対ＢＬＰ０、ＢＬＰ２、ＢＬＰ４、ＢＬＰ６を有するグループである。従って、第１のビット線対グループのビット線対と第２のビット線対グループのビット線対は、ロウ方向に互いに隣接するように交互に配置されている。
【００３３】
ビット線対ＢＬＰ０〜ＢＬＰ７に対応するカラムスイッチＣＳＷ１は、トランジスタＴｒ０〜Ｔｒ７を備えている。トランジスタＴｒ０〜Ｔｒ７は、それぞれビット線対ＢＬＰ０〜ＢＬＰ７の各第１のビット線ＢＬ１とデータ線ＬＤＱ１との間に接続されている。偶数番号のトランジスタＴｒ０、Ｔｒ２、Ｔｒ４、Ｔｒ６は、それぞれ第２のビット線対グループに含まれるビット線対ＢＬＰ０、ＢＬＰ２、ＢＬＰ４、ＢＬＰ６をデータ線ＬＤＱ１に接続する機能を有する。奇数番号のトランジスタＴｒ１、Ｔｒ３、Ｔｒ５、Ｔｒ７は、それぞれ第１のビット線対グループに含まれるビット線対ＢＬＰ１、ＢＬＰ３、ＢＬＰ５、ＢＬＰ７をデータ線ＬＤＱ１に接続する機能を有する。
【００３４】
データ線ＬＤＱ１は、ビット線ＢＬ１からの読出しデータをセンスアンプＳＡへ伝達し、あるいは、ライトドライバＷＤからの書込みデータをビット線ＢＬ１へ伝達する。本実施形態においてデータ線ＬＤＱ１は、各マットＭ０〜Ｍｎに対して４本ずつ設けられており、センスアンプＳＡおよびライトドライバＷＤ（図１参照）に接続されている。即ち、本実施形態では、各マットＭ０〜Ｍｎは、４ビットデータを同時にセンスアンプＳＡへ伝達し、あるいは、４ビットデータを同時にライトドライバＷＤから受け取ることができる。これに対応するように、各マットＭに対応するセンスアンプＳＡ内には４本のＬＤＱ線１に対応する個数分、すなわち４個のセンス部を有し、４本のデータ線ＬＤＱ１を介して４ビットデータを同時にセンスすることができる。各マットＭに対応するワードドライバＷＤ内には４本のデータ線ＬＤＱ１に対応する個数分、すなわち４個の駆動ドライバを有し、４本のデータ線ＬＤＱ１を介して４ビットデータを同時に書き込むことができる。
【００３５】
尚、各マットＭ０〜Ｍｎに設けられるデータ線ＬＤＱ１の数は、５本以上でもよく、あるいは、３本以下であってもよい。この場合、各マットＭから読み出されるデータまたは各マットＭへ書き込まれるデータのビット数は、データ線ＬＤＱ１の数に依存して変わる。また、それに応じて、センスアンプＳＡが同時にセンス可能なデータのビット数およびライトドライバＷＤが同時に書込み可能なデータのビット数も変更すればよい。
【００３６】
偶数番号のトランジスタＴｒ０、Ｔｒ２、Ｔｒ４、Ｔｒ６のゲート電極は、共通に選択ゲート回路ＳＧｅｖｅｎの出力に接続されている。奇数番号のトランジスタＴｒ１、Ｔｒ３、Ｔｒ４、Ｔｒ５のゲート電極は、共通に選択ゲート回路ＳＧｏｄｄの出力に接続されている。
【００３７】
選択ゲート回路ＳＧｅｖｅｎ、ＳＧｏｄｄの一方の入力は、それぞれロウブロック選択線ＲＢＳｅｖｅｎ、ＲＢＳｏｄｄに接続され、他方の入力はカラム選択線ＣＳＬ＜ｉ＞に接続されている。ロウブロック選択線ＲＢＳｅｖｅｎ、ＲＢＳｏｄｄは、カラムブロックＣＢ内の第１のビット線対グループＢＬＰ１、ＢＬＰ３、ＢＬＰ５、ＢＬＰ７と第２のビット線対グループＢＬＰ０、ＢＬＰ２、ＢＬＰ４、ＢＬＰ６とのいずれかを選択するための信号を伝達する。ロウブロック選択線ＲＢＳｅｖｅｎ、ＲＢＳｏｄｄは、マットＭ内の複数のカラム選択線ＣＳＬに共有されている。
【００３８】
カラム選択線ＣＳＬは、カラムブロックＣＢごとに設けられ、カラムブロックＣＢを選択する信号を伝達する。或るマットＭ内でカラムブロックＣＢ＜ｉ＞を選択する場合には、カラム選択線ＣＳＬ＜ｉ＞が活性化され、同一マットＭ内の他のカラム選択線ＣＳＬ＜ｉ−１＞、ＣＳＬ＜ｉ＋１＞等は、非活性状態を維持する。
【００３９】
カラム選択線ＣＳＬ＜ｉ＞が選択され、論理ハイに活性化状態になったとき、カラムブロックＣＢ＜ｉ＞の選択ゲート回路ＳＧｅｖｅｎ、ＳＧｏｄｄがロウブロック選択線ＲＢＳｅｖｅｎ、ＲＢＳｏｄｄからの信号を有効にカラムスイッチＣＳＷ１へ伝達する。即ち、カラムブロックＣＢ＜ｉ＞が選択される。
【００４０】
ロウブロック選択線ＲＢＳｅｖｅｎ、ＲＢＳｏｄｄは、いずれか一方のみが論理ハイに活性化される。例えば、ロウブロック選択線ＲＢＳｅｖｅｎが活性化された場合、偶数番号のトランジスタＴｒ０、Ｔｒ２、Ｔｒ４、Ｔｒ６が導通状態となる。これにより、偶数番号の第２のビット線対グループＢＬＰ０、ＢＬＰ２、ＢＬＰ４、ＢＬＰ６がそれぞれ異なるデータ線ＬＤＱ１に接続される。従って、データ読出し時には、データは、第２のビット線対グループＢＬＰ０、ＢＬＰ２、ＢＬＰ４、ＢＬＰ６からそれぞれ異なるデータ線ＬＤＱ１へ伝達され得る。データ書込み時には、データは、それぞれ異なるデータ線ＬＤＱ１から第２のビット線対グループＢＬＰ０、ＢＬＰ２、ＢＬＰ４、ＢＬＰ６へ伝達され得る。このとき、ロウブロック選択線ＲＢＳｏｄｄは、論理ロウ（不活性状態）のままである。従って、奇数番号のトランジスタＴｒ１、Ｔｒ３、Ｔｒ５、Ｔｒ７は非導通状態を維持している。
【００４１】
一方、ロウブロック選択線ＲＢＳｏｄｄが活性化された場合、奇数番号のトランジスタＴｒ１、Ｔｒ３、Ｔｒ５、Ｔｒ７が導通状態となる。これにより、奇数番号の第１のビット線対グループＢＬＰ１、ＢＬＰ３、ＢＬＰ５、ＢＬＰ７がそれぞれ異なるデータ線ＬＤＱ１に接続される。従って、データ読出し時には、データは、第１のビット線対グループＢＬＰ１、ＢＬＰ３、ＢＬＰ５、ＢＬＰ７からそれぞれ異なるデータ線ＬＤＱ１へ伝達され得る。データ書込み時には、データは、それぞれ異なるデータ線ＬＤＱ１から第１のビット線対グループＢＬＰ１、ＢＬＰ３、ＢＬＰ５、ＢＬＰ７へ伝達され得る。このとき、ロウブロック選択線ＲＢＳｅｖｅｎは、論理ロウ（不活性状態）のままである。従って、偶数番号のトランジスタＴｒ０、Ｔｒ２、Ｔｒ４、Ｔｒ６は非導通状態を維持している。
【００４２】
図５に示すシンク側においては、ビット線対ＢＬＰ０〜ＢＬＰ７の各第２のビット線ＢＬ２は、カラムスイッチＣＳＷ２およびデータ線ＬＤＱ２を介してライトドライバＷＤ２に接続されている。ライトドライバＷＤ２は、ライトドライバＷＤ１と協働してデータをメモリセルＭＣへ書き込む。ライトドライバＷＤ２は、データ書込み時に書込みデータの論理に応じて高レベル電圧または低レベル電圧を第２のビット線ＢＬ２に印加できる。データ読出し時には、ライトドライバＷＤ２は、第２のビット線ＢＬ２の電圧を電流が流れ込むシンクとして所定電圧に固定する。図５に示すシンク側のその他の構成は、図４に示すセンスアンプＳＡ側の構成とほぼ対称である。よって、図５に示すシンク側のその他の構成の説明を省略する。
【００４３】
各マットＭに対応するワードドライバＷＤ２内には４本のデータ線ＬＤＱ２に対応する個数分、すなわち４個の駆動ドライバを有し、４本のデータ線ＬＤＱ２を介して４ビットデータを同時に書き込むことができる。また、ワードドライバＷＤ２の一部は、データ読出し時に低レベル電圧（例えば、ＧＮＤ、ＶＳＳ）を印加するときに、シンクトランジスタとして機能する。
【００４４】
シンク側においても、第１のビット線対グループまたは第２のビット線対グループは、ロウブロック選択線ＲＢＳｅｖｅｎ、ＲＢＳｏｄｄおよびカラム選択線ＣＳＬからの信号によって選択的にデータ線ＬＤＱ２に接続される。よって、データ読出し時に選択されたビット線対は、センスアンプＳＡとシンクとの間に接続される。データ書込み時に選択されたビット線対は、ライトドライバＷＤ１とＷＤ２との間に接続される。
【００４５】
このように、本実施形態では、各カラムブロックＣＢは、８つのビット線対ＢＬＰを備えており、ロウブロック選択線ＲＢＳｅｖｅｎ、ＲＢＳｏｄｄによって選択される４つのビット線対からなる第１のビット線対グループと第２のビット線対グループとに分割される。第１のビット線対グループまたは第２のビット線対グループは、ロウブロック選択線ＲＢＳｅｖｅｎ、ＲＢＳｏｄｄおよびカラム選択線ＣＳＬからの信号によって選択される。従って、本実施形態によるＭＲＡＭは、或るマットＭにおいて選択カラムブロックＣＢ＜ｉ＞から第１のビット線対グループまたは第２のビット線対グループのいずれか一方のデータを選択的に読み出すことができ、あるいは、選択カラムブロックＣＢ＜ｉ＞のうち第１のビット線対グループまたは第２のビット線対グループのいずれか一方へデータを選択的に書き込むことができる。
【００４６】
例えば、データ読出し時において、各セルユニットＵ０〜Ｕｍがそれぞれ３２個のマットＭ０〜Ｍ３１を備えており、各マットＭ０〜Ｍ３１がそれぞれ４ビットデータを出力する場合、各セルユニットＵ０〜Ｕｍは、それぞれ１２８ビットデータを１度に出力することができる。この場合、約１キロビット分のデータをキャッシュとしてのＤＱバッファＤＱＢ（図１参照）に格納するためには、８個分のセルユニットがデータを出力する必要がある。また、データ書込み時においても、１キロビットのデータは、約８個分のセルユニットへ書き込む必要がある。
【００４７】
この場合、比較例のＭＲＡＭは、約１キロビット分のデータを読み出すために、８個のセルユニットＵ０〜Ｕ７を連続して駆動し、８個のセルユニットＵ０〜Ｕ７のそれぞれから１２８ビットデータを出力していた。また、比較例のＭＲＡＭは、１キロビット分のデータを書き込むために、８個のセルユニットＵ０〜Ｕ７を連続して駆動し、８個のセルユニットＵ０〜Ｕ７のそれぞれに対して１２８ビットデータを書き込んでいた。この場合、８個のセルユニットＵ０〜Ｕ７のそれぞれの全てのマットＭ０〜Ｍ３１において、ワード線ＷＬを駆動する必要がある。即ち、比較例のＭＲＡＭは、１キロビットのデータを読み出しまたは書き込むために、２５６本のワード線ＷＬを充電する必要があった。
【００４８】
次に、本実施形態によるＭＲＡＭの動作を説明し、その消費電力について説明する。
【００４９】
図６は、本実施形態によるＭＲＡＭのデータ読出し動作を示すタイミング図である。ＭＲＡＭの動作は、クロックＣＬＫに従って実行される。ここでは、セルユニットＵ０〜Ｕ３のそれぞれにおいて、カラム選択線ＣＳＬ＜ｉ＞が選択されるものとする。センスアンプイネーブル信号ＳＡＥＮ＿Ｕ０〜ＳＡＥＮ＿Ｕ３は、各セルユニットＵ０〜Ｕ３のセンスアンプＳＡを活性化させる信号である。従って、センスアンプイネーブル信号ＳＡＥＮ＿Ｕ０〜ＳＡＥＮ＿Ｕ３の活性化によって、各セルユニットＵ０〜Ｕ３のセンスアンプＳＡはデータの検出動作を実行する。
【００５０】
[第１のスイッチング動作]
まず、カラム選択線ＣＳＬ＜ｉ＞およびロウブロック選択線ＲＢＳｏｄｄが選択的に活性化される（ｔ０）。また、各セルユニットＵ０〜Ｕ３の各マットＭ０〜Ｍ３において、ワード線ＷＬ＿Ｕ０およびセンスアンプイネーブル信号ＳＡＥＮ＿Ｕ０が活性化される。カラム選択線ＣＳＬ＜ｉ＞の活性化により、各セルユニットＵ０〜Ｕ３の全マットＭ０〜Ｍ３１において、カラムブロックＣＢ＜ｉ＞が選択される。ロウブロック選択線ＲＢＳｏｄｄの活性化により、各マットＭ０〜Ｍ３において、カラムスイッチＣＳＷ１がカラムブロックＣＢ＜ｉ＞のうち第１のビット線対グループＢＬＰ１、ＢＬＰ３、ＢＬＰ５、ＢＬＰ７を選択的にデータ線ＬＤＱ１に接続する。また、カラムスイッチＣＳＷ２が第１のビット線対グループＢＬＰ１、ＢＬＰ３、ＢＬＰ５、ＢＬＰ７を選択的にデータ線ＬＤＱ２に接続する。
【００５１】
そして、ワード線ＷＬ＿Ｕ０が活性化されるにより、第１のビット線対グループの４ビットデータがセルユニットＵ０内のマットＭ０〜Ｍ３１のそれぞれからデータ線ＬＤＱ＿Ｕ０に伝達される。これにより、１２８ビットデータがセルユニットＵ０から読み出される。センスアンプイネーブル信号ＳＡＥＮ＿Ｕ０が活性化されることにより、セルユニットＵ０のセンスアンプＳＡが、データ線ＬＤＱ＿Ｕ０に伝達されたデータを検出する。センスアンプＳＡがデータを検出した後、センスアンプイネーブル信号ＳＡＥＮ＿Ｕ０は不活性状態に戻る。センスアンプＳＡによって検出されたデータは、センスアンプＳＡからＤＱバッファＤＱＢに転送され、一時的に格納される。
【００５２】
次に、カラム選択線ＣＳＬ＜ｉ＞およびロウブロック選択線ＲＢＳｏｄｄの活性化状態を維持したまま、セルユニットＵ１の各マットＭ０〜Ｍ３において、ワード線ＷＬ＿Ｕ１およびセンスアンプイネーブル信号ＳＡＥＮ＿Ｕ１が活性化される（ｔ１）。ワード線ＷＬ＿Ｕ１が活性化されるにより、第１のビット線対グループの４ビットデータがセルユニットＵ１内のマットＭ０〜Ｍ３１のそれぞれからデータ線ＬＤＱ＿Ｕ１に伝達される。即ち、１２８ビットデータがセルユニットＵ１から読み出される。センスアンプイネーブル信号ＳＡＥＮ＿Ｕ１が活性化されることにより、セルユニットＵ１のセンスアンプＳＡがデータ線ＬＤＱ＿Ｕ１に伝達されたデータを検出する。センスアンプＳＡがデータを検出した後、センスアンプイネーブル信号ＳＡＥＮ＿Ｕ１は不活性状態に戻される。センスアンプＳＡによって検出されたデータは、ＤＱバッファＤＱＢに転送され、一時的に格納される。
【００５３】
次に、カラム選択線ＣＳＬ＜ｉ＞およびロウブロック選択線ＲＢＳｏｄｄの活性化状態を維持したまま、セルユニットＵ２の各マットＭ０〜Ｍ３において、ワード線ＷＬ＿Ｕ２およびセンスアンプイネーブル信号ＳＡＥＮ＿Ｕ２が活性化される（ｔ２）。ワード線ＷＬ＿Ｕ２が活性化されるにより、第１のビット線対グループの４ビットデータがセルユニットＵ２内のマットＭ０〜Ｍ３１のそれぞれからデータ線ＬＤＱ＿Ｕ２に伝達される。即ち、１２８ビットデータがセルユニットＵ２から読み出される。センスアンプイネーブル信号ＳＡＥＮ＿Ｕ２が活性化されることにより、セルユニットＵ２のセンスアンプＳＡがデータ線ＬＤＱ＿Ｕ２に伝達されたデータを検出する。センスアンプＳＡがデータを検出した後、センスアンプイネーブル信号ＳＡＥＮ＿Ｕ２は不活性状態に戻される。センスアンプＳＡによって検出されたデータは、ＤＱバッファＤＱＢに転送され、一時的に格納される。
【００５４】
次に、カラム選択線ＣＳＬ＜ｉ＞およびロウブロック選択線ＲＢＳｏｄｄの活性化状態を維持したまま、セルユニットＵ３の各マットＭ０〜Ｍ３において、ワード線ＷＬ＿Ｕ３およびセンスアンプイネーブル信号ＳＡＥＮ＿Ｕ３が活性化される（ｔ３）。ワード線ＷＬ＿Ｕ３が活性化されるにより、第１のビット線対グループの４ビットデータがセルユニットＵ３内のマットＭ０〜Ｍ３１のそれぞれからデータ線ＬＤＱ＿Ｕ３に伝達される。即ち、１２８ビットデータがセルユニットＵ３から読み出される。センスアンプイネーブル信号ＳＡＥＮ＿Ｕ３が活性化されることにより、セルユニットＵ３のセンスアンプＳＡがデータ線ＬＤＱ＿Ｕ３に伝達されたデータを検出する。センスアンプＳＡがデータを検出した後、センスアンプイネーブル信号ＳＡＥＮ＿Ｕ３は不活性状態に戻される。センスアンプＳＡによって検出されたデータは、ＤＱバッファＤＱＢに転送され、一時的に格納される。
【００５５】
このように、本実施形態によるＭＲＡＭは、セルユニットＵ０〜Ｕ３からデータを連続的に読み出す。この読出し期間中、各セルユニットＵ０〜Ｕ３において選択されたワード線ＷＬ＿Ｕ０〜ＷＬ＿Ｕ３は活性化状態を維持している。
【００５６】
[第２のスイッチング動作]
次に、カラム選択線ＣＳＬ＜ｉ＞および選択ワード線ＷＬ＿Ｕ０〜ＷＬ＿Ｕ３の活性化状態を維持したまま、ロウブロック選択線ＲＢＳｏｄｄが不活性になり、ロウブロック選択線ＲＢＳｅｖｅｎが活性化される（ｔ４）。即ち、各セルユニットＵ０〜Ｕ３の各マットＭ０〜Ｍ３１において、カラムスイッチＣＳＷ１は、データ線ＬＤＱ１に接続するビット線対グループを、第１のビット線対グループＢＬＰ１、ＢＬＰ３、ＢＬＰ５、ＢＬＰ７から第２のビット線対グループＢＬＰ０、ＢＬＰ２、ＢＬＰ４、ＢＬＰ６へ切り替える。また、カラムスイッチＣＳＷ２は、データ線ＬＤＱ２に接続するビット線対グループを、第１のビット線対グループＢＬＰ１、ＢＬＰ３、ＢＬＰ５、ＢＬＰ７から第２のビット線対グループＢＬＰ０、ＢＬＰ２、ＢＬＰ４、ＢＬＰ６へ切り替える。
【００５７】
そして、再度、セルユニットＵ０〜Ｕ３からデータを連続的に読み出す。
【００５８】
セルユニットＵ０の各マットＭ０〜Ｍ３において、ワード線ＷＬ＿Ｕ０は活性状態を維持しており、センスアンプイネーブル信号ＳＡＥＮ＿Ｕ０が再度活性化される（ｔ４）。ロウブロック選択線ＲＢＳｅｖｅｎの活性化により、各マットＭ０〜Ｍ３において、カラムスイッチＣＳＷ１がカラムブロックＣＢ＜ｉ＞のうち第２のビット線対グループＢＬＰ０、ＢＬＰ２、ＢＬＰ４、ＢＬＰ６を選択的にデータ線ＬＤＱ１に接続する。また、カラムスイッチＣＳＷ２が第２のビット線対グループＢＬＰ０、ＢＬＰ２、ＢＬＰ４、ＢＬＰ６を選択的にデータ線ＬＤＱ２に接続する。さらに、ワード線ＷＬ＿Ｕ０が活性化状態を維持しているので、第２のビット線対グループの４ビットデータがセルユニットＵ０内のマットＭ０〜Ｍ３１のそれぞれからデータ線ＬＤＱ＿Ｕ０に伝達される。これにより、１２８ビットデータがセルユニットＵ０から読み出される。センスアンプイネーブル信号ＳＡＥＮ＿Ｕ０が活性化されることにより、セルユニットＵ０のセンスアンプＳＡがデータ線ＬＤＱ＿Ｕ０に伝達されたデータを検出する。センスアンプＳＡがデータを検出した後、センスアンプイネーブル信号ＳＡＥＮ＿Ｕ０は不活性状態に戻される。読み出されたデータは、センスアンプＳＡからＤＱバッファＤＱＢに転送され、一時的に格納される。
【００５９】
次に、カラム選択線ＣＳＬ＜ｉ＞、ロウブロック選択線ＲＢＳｅｖｅｎおよびワード線ＷＬ＿Ｕ１の活性化状態を維持したまま、セルユニットＵ１の各マットＭ０〜Ｍ３において、センスアンプイネーブル信号ＳＡＥＮ＿Ｕ１が活性化される（ｔ５）。ワード線ＷＬ＿Ｕ１が活性状態を維持しているので、第２のビット線対グループの４ビットデータがセルユニットＵ１内のマットＭ０〜Ｍ３１のそれぞれからデータ線ＬＤＱ＿Ｕ１に伝達される。即ち、１２８ビットデータがセルユニットＵ１から読み出される。センスアンプイネーブル信号ＳＡＥＮ＿Ｕ１が活性化されることにより、セルユニットＵ１のセンスアンプＳＡがデータ線ＬＤＱ＿Ｕ１に伝達されたデータを検出する。センスアンプＳＡがデータを検出した後、センスアンプイネーブル信号ＳＡＥＮ＿Ｕ１は不活性状態に戻される。センスアンプＳＡによって検出されたデータは、ＤＱバッファＤＱＢに転送され、一時的に格納される。
【００６０】
次に、カラム選択線ＣＳＬ＜ｉ＞、ロウブロック選択線ＲＢＳｅｖｅｎおよびワード線ＷＬ＿Ｕ２の活性化状態を維持したまま、セルユニットＵ２の各マットＭ０〜Ｍ３において、センスアンプイネーブル信号ＳＡＥＮ＿Ｕ２が活性化される（ｔ６）。ワード線ＷＬ＿Ｕ２が活性状態を維持しているので、第２のビット線対グループの４ビットデータがセルユニットＵ２内のマットＭ０〜Ｍ３１のそれぞれからデータ線ＬＤＱ＿Ｕ２に伝達される。即ち、１２８ビットデータがセルユニットＵ２から読み出される。センスアンプイネーブル信号ＳＡＥＮ＿Ｕ２が活性化されることにより、セルユニットＵ２のセンスアンプＳＡがデータ線ＬＤＱ＿Ｕ２に伝達されたデータを検出する。センスアンプＳＡがデータを検出した後、センスアンプイネーブル信号ＳＡＥＮ＿Ｕ２は不活性状態に戻される。センスアンプＳＡによって検出されたデータは、ＤＱバッファＤＱＢに転送され、一時的に格納される。
【００６１】
次に、カラム選択線ＣＳＬ＜ｉ＞、ロウブロック選択線ＲＢＳｅｖｅｎおよびワード線ＷＬ＿Ｕ３の活性化状態を維持したまま、セルユニットＵ３の各マットＭ０〜Ｍ３において、センスアンプイネーブル信号ＳＡＥＮ＿Ｕ３が活性化される（ｔ７）。ワード線ＷＬ＿Ｕ３が活性状態を維持しているので、第２のビット線対グループの４ビットデータがセルユニットＵ３内のマットＭ０〜Ｍ３１のそれぞれからデータ線ＬＤＱ＿Ｕ３に伝達される。即ち、１２８ビットデータがセルユニットＵ３から読み出される。センスアンプイネーブル信号ＳＡＥＮ＿Ｕ３が活性化されることにより、セルユニットＵ３のセンスアンプＳＡがデータ線ＬＤＱ＿Ｕ３に伝達されたデータを検出する。センスアンプＳＡがデータを検出した後、センスアンプイネーブル信号ＳＡＥＮ＿Ｕ３は不活性状態に戻される。センスアンプＳＡによって検出されたデータは、ＤＱバッファＤＱＢに転送され、一時的に格納される。
【００６２】
以上のように本実施形態によるＭＲＡＭでは、各セルユニットＵ０〜Ｕ３において、カラムスイッチＣＳＷ１、ＣＳＷ２が、選択ワード線が活性化されている１活性化期間中に、データ線ＬＤＱ１、ＬＤＱ２に接続するビット線対グループを第１のビット線対グループから第２のビット線対グループへ切り替える。即ち、本実施形態によるＭＲＡＭは、各セルユニットＵ０〜Ｕ３において、上記第１のスイッチング動作および上記第２のスイッチング動作との両方を選択ワード線ＷＬ＿Ｕ０〜ＷＬ＿Ｕ３の１活性化期間中に実行する。
【００６３】
これにより、本実施形態のＭＲＡＭでは、１キロビットのデータを読み出すために、４個のセルユニットＵ０〜Ｕ３のそれぞれのマットＭ０〜Ｍ３１において、ワード線ＷＬ＿Ｕ０〜ＷＬ＿３を駆動すればよい。即ち、本実施形態のＭＲＡＭは、１キロビットのデータを読み出すために、１２８本のワード線ＷＬを充電すればよい。その結果、ワード線を駆動するための消費電力が従来のそれの２分の１になる。
【００６４】
本実施形態において、セルユニットＵ０〜Ｕ３のそれぞれは、セルユニットＵ０の選択ワード線ＷＬ＿Ｕ０の活性化期間中に第１のスイッチング動作を連続的に実行する。その後、同一活性化期間中に、セルユニットＵ０は、第２のスイッチング動作を続けて実行する。例えば、図５のデータ線ＬＤＱ＿Ｕ０〜ＬＤＱ＿Ｕ３の動作を参照して分かるように、セルユニットＵ０〜Ｕ５は、ワード線ＷＬ＿Ｕ０の活性化期間中に、それぞれ第１のビット線対グループからのデータ（１２８ビット）を連続して出力している。その後、ワード線ＷＬ＿Ｕ０の活性化期間中に、セルユニットＵ０は、第２のビット線対グループからのデータ（１２８ビット）を連続して出力している。
【００６５】
セルユニットＵ０が第２のビット線対グループからのデータを出力した後、セルユニットＵ１〜３がそれぞれ第２のビット線対グループからのデータを出力する。但し、このとき、セルユニットＵ０のデータ読出しは終了しているので、ワード線ＷＬ＿Ｕ０は不活性状態にしてよい。
【００６６】
同様に、セルユニットＵ１〜Ｕ３のそれぞれは、セルユニットＵ１の選択ワード線ＷＬ＿Ｕ１の活性化期間中に第１のスイッチング動作を連続的に実行する。その後、同一活性化期間中に、セルユニットＵ０、Ｕ１は、第２のスイッチング動作を続けて実行する。セルユニットＵ１が第２のスイッチング動作を終了した後、ワード線ＷＬ＿Ｕ１は不活性状態にしてよい。
【００６７】
セルユニットＵ２〜Ｕ３のそれぞれは、セルユニットＵ２の選択ワード線ＷＬ＿Ｕ２の活性化期間中に第１のスイッチング動作を連続的に実行する。その後、同一活性化期間中に、セルユニットＵ０〜Ｕ２は、第２のスイッチング動作を続けて実行する。セルユニットＵ２が第２のスイッチング動作を終了した後、ワード線ＷＬ＿Ｕ２は不活性状態にしてよい。
【００６８】
セルユニットＵ３はセルユニットＵ３の選択ワード線ＷＬ＿Ｕ３の活性化期間中に第１のスイッチング動作を実行する。その後、同一活性化期間中に、セルユニットＵ０〜Ｕ３は、第２のスイッチング動作を続けて実行する。セルユニットＵ３が第２のスイッチング動作を終了した後、ワード線ＷＬ＿Ｕ３は不活性状態にしてよい。
【００６９】
このようにして、各セルユニットＵ０〜Ｕ３は、各セルユニットＵ０〜Ｕ３の選択ワード線ＷＬ＿Ｕ０〜ＷＬ＿Ｕ３の活性化期間中に、第１のビット線対グループと第２のビット線対グループとを切り替えて第１のスイッチング動作および第２のスイッチング動作を連続して実行する。従って、各セルユニットＵ０〜Ｕ３の選択ワード線ＷＬ＿Ｕ０＿ＷＬ〜Ｕ３＿ＷＬの充放電を繰り返すことなく、各セルユニットＵ０〜Ｕ３に保持されたデータの読み出し動作を、各セルユニットＵ０〜Ｕ３に対するデータの書き込み動作を実行できる。その結果、ワード線を駆動するセルユニット数が半減するため、消費電力が低減する。
【００７０】
図７は、本実施形態によるＭＲＡＭのデータ書込み動作を示すタイミング図である。カラム選択線ＣＳＬ、ロウブロック選択線ＲＢＳｏｄｄ、ＲＢＳｅｖｅｎ、ワード線ＷＬ＿Ｕ０〜ＷＬ＿Ｕ３の動作は、図６に示すデータ読出し動作のそれらと同様でよい。
【００７１】
データ書込み時には、ライトドライバイネーブル信号ＷＤＥＮ＿Ｕ０〜ＷＤＥＮＵ３がセンスアンプイネーブル信号ＳＡＥＮ＿Ｕ０〜ＳＡＥＮＵ３に代わって駆動される。ライトドライバイネーブル信号ＷＤＥＮ＿Ｕ０〜ＷＤＥＮＵ３は、各セルユニットＵ０〜Ｕ３のライトドライバＷＤ１、ＷＤ２を活性化させる信号である。従って、ライトドライバイネーブル信号ＷＤＥＮ＿Ｕ０〜ＷＤＥＮＵ３の活性化によって、各セルユニットＵ０〜Ｕ３のライトドライバＷＤ１、ＷＤ２は、書込みデータの論理に従って選択ビット線対に電圧を印加する。
【００７２】
データ書込み時においては、ライトドライバＷＤ１、ＷＤ２が、選択ビット線対グループへデータの書き込みを行なうが、第１のスイッチング動作および第２のスイッチング動作は、基本的にデータ読出し時におけるそれらと同様でよい。従って、データ書込み動作においても、各セルユニットＵ０〜Ｕ３において、カラムスイッチＣＳＷ１、ＣＳＷ２が、選択ワード線が活性化されている１活性化期間中に、データ線ＬＤＱ１，ＬＤＱ２に接続するビット線対グループを第１のビット線対グループから第２のビット線対グループへ切り替える。即ち、本実施形態によるＭＲＡＭは、各セルユニットＵ０〜Ｕ３において、上記第１のスイッチング動作および上記第２のスイッチング動作との両方を選択ワード線ＷＬ＿Ｕ０〜ＷＬ＿Ｕ３の１活性化期間中に実行する。
【００７３】
これにより、本実施形態のＭＲＡＭでは、１キロビットのデータを書き込むために、４個のセルユニットＵ０〜Ｕ３のそれぞれのマットＭ０〜Ｍ３１において、ワード線ＷＬ＿Ｕ０〜ＷＬ＿３を駆動すればよい。即ち、本実施形態のＭＲＡＭは、１キロビットのデータを書き込むために、１２８本のワード線ＷＬを充電すればよい。その結果、ワード線を駆動するための消費電力が従来のそれの２分の１になる。
【００７４】
尚、ロウブロック選択線ＲＢＳｏｄｄ、ＲＢＳｅｖｅｎは、ロウ側のアドレス信号線であるが、本実施形態では、これらをデータ線ＬＤＱに接続されるビット線対グループを選択するために転用している。
【００７５】
各カラムブロックＣＢは、ｎ個（ｎは３以上の整数）のビット線対グループに分割されていてもよい。この場合、ロウブロック選択線ＲＢＳおよび選択ゲート回路ＳＧは、カラムブロックＣＢ内のビット線対グループ数に対応してｎ個ずつ設けられる。また、各セルユニットＵ０〜Ｕ３において、カラムスイッチＣＳＷ１、ＣＳＷ２が、選択ワード線が活性化されている１活性化期間中に、データ線ＬＤＱ１、ＬＤＱ２に接続するビット線対グループを第１のビット線対グループ〜第ｎのビット線対グループへ順に切り替える。即ち、本実施形態によるＭＲＡＭは、各セルユニットＵ０〜Ｕ３において、第１〜第ｎのスイッチング動作を上記第１および第２のスイッチング動作にならって選択ワード線ＷＬ＿Ｕ０〜ＷＬ＿Ｕ３の１活性化期間中に実行する。
【００７６】
図８（Ａ）は、本実施形態におけるメモリの物理的アドレス割付の一例である。図８（Ｂ）は、ページ選択のための仮想メモリ空間アドレスの割付を示す図である。図８（Ａ）は、マットＭのアレイを示している。ユニットアドレスは、或る行に含まれる複数のマットＭを選択する。そして、ＣＳＬアドレスおよびＷＬアドレスが、選択されたセルユニット内の各マットＭ内のページを選択する。つまり、本実施形態では、図８（Ｂ）に示すように、ＣＳＬアドレスおよびＷＬアドレスが、１ページのメモリを選択するページ選択アドレスとして機能する。
【００７７】
一般的には、アドレスは、ＷＬ選択アドレス、Ｕｎｉｔ選択アドレス、ＣＳＬ選択アドレスに分類される。通常、ＷＬ方向に割り付けられている ＷＬ選択アドレスおよびＵｎｉｔ選択アドレスは、メモリ外部よりロウコマンドとともに発行される。これにより、メモリ内部の１−ページ分の空間が選択される。その後、リードやライトコマンドとともに発行されるＣＳＬ選択アドレスがページ内部の一部のデータを選択するアドレスとして機能して、選択ページ空間に対する書込みや、読み出しが順次行われる。
【００７８】
一方、本実施形態においては、ロウコマンドとともに発行されるＷＬ選択アドレスとカラムコマンドとともに発行されるＣＳＬアドレスとがページを選択するページ選択アドレスとして割り付けられている。すなわち、ページ選択アドレスは、外部から複数のサイクルにまたがって分割して発行される。たとえば、パワー削減を目的としてより小さなページサイズが要求される状況では、ページ選択アドレス数は増大する。しかし、限られたアドレスパッド数でこれを実現することは困難である。本実施形態のアドレス発行方法を採用すれば、限られたアドレスパッド数で、自在にページサイズを変更することが可能となる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００７９】
ＭＣ・・・メモリセル、ＭＣＡ・・・メモリセルアレイ、Ｕ０〜Ｕ４・・・セルユニット、Ｍ０〜Ｍ４・・・マット、ＣＢ・・・カラムブロック、ＳＡ・・・センスアンプ、ＷＤ１，ＷＤ２・・・ライトドライバ、ＢＬ１〜ＢＬ２・・・ビット線、ＢＬＰ０〜ＢＬＰ７・・・ビット線対、ＷＬ０〜ＷＬ３・・・ワード線、ＣＳＬ１、ＣＳＬ２・・・カラム選択線、ＣＳＷ１、ＣＳＷ２・・・カラムスイッチ、ＬＤＱ１、ＬＤＱ２・・・データ線、ＳＧｏｄｄ、ＳＧｅｖｅｎ・・・選択ゲート回路、ＲＢＳｏｄｄ、ＲＢＳｅｖｅｎ・・・ロウブロック選択線
【図１】
2013097832.tif 000003
【図２】
2013097832.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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