(57)【要約】【課題】周辺セルを有するトランジスタを用いて電流を高精度に検出することができる電流検出装置を提供する。【解決手段】電流検出装置（１０）は、第１の数の基本セルを有し互いに異なる数の周辺セルを有する第１のトランジスタ（Ｑ１）および第２のトランジスタ（Ｑ２）と、検出対象電流を電圧の形態で取得し、第１のトランジスタ（Ｑ１）と第２のトランジスタ（Ｑ２）とを取得した電圧で同じ電圧印加状態にバイアスするバイアス回路（１０ａ）と、バイアスされた第１のトランジスタ（Ｑ１）の第１の電流（Ｉｄ１）とバイアスされた第２のトランジスタ（Ｑ２）の第２の電流（Ｉｄ２）とを検出する電流検出回路（１０ｂ）と、第１の電流（Ｉｄ１）と第２の電流（Ｉｄ２）との差分から周辺セル１つあたりの電流検出結果への寄与分を求めることにより、第１の数の基本セルの電流検出結果への寄与分を求める演算装置（１０ｃ）とを備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
互いに同じ数である第１の数の基本セルを有するとともに互いに異なる数の周辺セルを有する、第１のトランジスタおよび第２のトランジスタと、
検出対象の電流を電圧の形態で取得し、前記第１のトランジスタと前記第２のトランジスタとを、取得した電圧により互いに同じ電圧印加状態にバイアスするバイアス回路と、
前記バイアス回路によって前記電圧印加状態にバイアスされた前記第１のトランジスタに流れる第１の電流と、前記バイアス回路によって前記電圧印加状態にバイアスされた前記第２のトランジスタに流れる第２の電流とを検出する電流検出回路と、
前記電流検出回路によって検出された前記第１の電流と前記第２の電流との差分から前記周辺セル１つあたりの電流検出結果への寄与分を求めることにより、前記第１の数の前記基本セルの電流検出結果への寄与分を求める演算装置とを備えていることを特徴とする電流検出装置。
【請求項２】
負荷駆動装置の出力トランジスタに流れる電流を検出する電流検出装置であって、
前記バイアス回路は、前記出力トランジスタに電流が流れることにより発生する前記出力トランジスタの電圧降下を検出し、検出した前記出力トランジスタの電圧降下と同じ電圧を前記第１のトランジスタの前記第１の電流の電流経路および前記第２のトランジスタの前記第２の電流の電流経路に印加し、
前記電流検出回路は、前記第１の電流および前記第２の電流を折り返すカレントミラーと、前記カレントミラーによって折り返された電流が流れる負荷抵抗とを備えており、
前記演算装置は、前記第１の電流および前記第２の電流のそれぞれに対応する前記負荷抵抗の電圧降下から、前記第１の電流と前記第２の電流との差分を求めることを特徴とする請求項１に記載の電流検出装置。
【請求項３】
前記バイアス回路は、検出した前記出力トランジスタの電圧降下と同じ電圧を、前記第１のトランジスタに前記第１の電流が流れることにより発生する電圧降下となるように前記第１のトランジスタにバイアスするか、前記第２のトランジスタに前記第２の電流が流れることにより発生する電圧降下となるように前記第２のトランジスタにバイアスするかを切り替えるスイッチを備えていることを特徴とする請求項２に記載の電流検出装置。
【請求項４】
前記演算装置は、前記第１の電流および前記第２の電流のそれぞれに対応する前記負荷抵抗の電圧降下をアナログ−デジタル変換し、前記第１の電流および前記第２の電流のそれぞれに対応する前記負荷抵抗の電圧降下のアナログ−デジタル変換結果の差分から前記周辺セル１つあたりの電流検出結果への寄与分を求め、求めた前記周辺セル１つあたりの電流検出結果への寄与分から前記第１の数の前記基本セルの電流検出結果への寄与分を求めることを特徴とする請求項２または３に記載の電流検出装置。
【請求項５】
互いに同じ数である第１の数の基本セルを有するとともに互いに異なる数の周辺セルを有する、第１のトランジスタおよび第２のトランジスタと、
前記第１のトランジスタと前記第２のトランジスタとを互いに同じ電流出力状態にバイアスするバイアス回路と、
前記バイアス回路によって前記電流出力状態にバイアスされた前記第１のトランジスタにバイアス電流が流れることにより発生する電圧降下を第１の基準電圧とするとともに、前記バイアス回路によって前記電流出力状態にバイアスされた前記第１のトランジスタにバイアス電流が流れることにより発生する電圧降下を第２の基準電圧とし、電圧の形態で取得した検出対象の電流を、前記第１の基準電圧および前記第２の基準電圧のそれぞれに応じたフルスケールでアナログ−デジタル変換し、前記第１の基準電圧に応じたフルスケールでの前記検出対象の電流のアナログ−デジタル変換結果と、前記第２の基準電圧に応じたフルスケールでの前記検出対象の電流のアナログ−デジタル変換結果との差分から前記周辺セル１つあたりの電流検出結果への寄与分を求めることにより、前記第１の数の前記基本セルの電流検出結果への寄与分を求める演算装置とを備えていることを特徴とする電流検出装置。
【請求項６】
負荷駆動装置の出力トランジスタに流れる電流を検出する電流検出装置であって、
前記演算装置は、前記出力トランジスタに電流が流れることにより発生する前記出力トランジスタの電圧降下を取得することを特徴とする請求項５に記載の電流検出装置。
【請求項７】
前記演算装置は、前記第１の基準電圧および前記第２の基準電圧のそれぞれに応じたフルスケールでアナログ−デジタル変換を行うデルタシグマ変調型アナログ−デジタル変換器を備えており、
前記デルタシグマ変調型アナログ−デジタル変換器の１ビット量子化を行う比較器に入力される基準電圧として、前記第１の基準電圧および前記第２の基準電圧が用いられることを特徴する請求項５または６に記載の電流検出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負荷駆動を行う出力トランジスタなどの素子に流れる電流を検出する装置に関するものである。
【背景技術】
【０００２】
パワー半導体素子からなる出力トランジスタに流れる電流を検出する回路が種々提案されている。パワー半導体素子の故障は当該素子による負荷駆動に悪影響を及ぼすだけではなく、直列あるいは並列に接続された他のパワー半導体素子の故障および破壊をも誘発するため、異常電流を検出して素子保護を図ることが重要である。
【０００３】
図８に、特許文献１に記載された出力トランジスタの電流検出回路の構成を示す。
【０００４】
出力トランジスタ１は負荷Ｌを駆動し、検出トランジスタ２が出力トランジスタ１に流れる負荷電流であるドレインＩ1を検出する。演算増幅器ＯＰにより出力トランジスタ１のドレイン−ソース間電圧と検出トランジスタ２のドレイン−ソース間電圧との差が増幅され、演算増幅器ＯＰの出力によりトランジスタ４に流れる電流が変化する。トランジスタ４は当該電流を、電源ＶＤ２と抵抗Ｚとにより供給される電流から引き抜き、引き抜いた残りの電流がトランジスタ３ａとトランジスタ３ｂとからなるカレントミラー３に流れる。検出トランジスタ２はトランジスタ３ａと直列に接続されている。検出トランジスタ２に流れるドレイン電流Ｉ2がトランジスタ３ａとトランジスタ３ｂとのサイズ比で決まる電流比で折り返され、折り返されて生じる電流Ｉ3が抵抗ＲOに流れる。抵抗ＲOの電圧降下は電圧ＶOTとして取り出され、出力トランジスタ１の電流Ｉ1として検出される。
【０００５】
ここで、出力トランジスタ１および検出トランジスタ２のゲート電圧およびソース電圧は互いに共通である。これにより、出力トランジスタ１のドレイン−ソース間電圧と検出トランジスタ２のドレイン−ソース間電圧との高低関係に応じて、演算増幅器ＯＰの出力が、検出トランジスタ２のドレイン−ソース間電圧を出力トランジスタ１のドレイン−ソース間電圧に一致させるように変化する。
【０００６】
特許文献２には、チップ温度情報を出力し、電流検出機能の高精度化のための補正を可能としたＩＣが開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１０−３３５９９８号公報
【特許文献２】特開平１０−５０９９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
前記特許文献１の電流検出回路は、検出トランジスタのゲート電圧およびドレイン−ソース間電圧が出力トランジスタのものと一致すれば、検出トランジスタには出力トランジスタとのサイズ比に応じたドレイン電流が一意に流れることを前提にしている。しかしながら、検出トランジスタのオン抵抗が出力トランジスタのオン抵抗に対して当該サイズ比で決定されるとは限らない。トランジスタのオン抵抗の比精度は電流検出回路の精度に大きく影響を与える。
【０００９】
パワー半導体素子からなるトランジスタにおいては、必要な素子耐圧を得るために、ＦＬＲ（Field Limiting Ring）やガードリング、メサ構造といった、終端構造を採用するのが一般的である。終端構造は、特に素子オフ時に素子端部で電界が集中するのを緩和する目的で造られる。複数のセルが並列に接続されて構成されるトランジスタ構造においては、素子内部に位置する基本セルと、素子端部に位置する周辺セルとの構成が互いに異なる。
【００１０】
図９（ａ）に、ＬＤＭＯＳトランジスタのセル領域の平面レイアウト例を示す。ＬＤＭＯＳトランジスタからなるトランジスタ１００においては、矩形のウェル領域１０３上に、互いに平行に延びるソース電極１０１とドレイン電極１０２とが、全体としてストライプ状をなすように交互に配置されている。ウェル領域１０３のうち、ソース電極１０１の下層に設けられたソース領域と、ドレイン電極１０２の下層に設けられたドレイン領域とに挟まれた領域に、チャネル領域およびドリフト領域が含まれている。また、ウェル領域１０３面上の周囲を取り囲むように、ゲート配線１０４のパターンが形成されている。ゲート配線１０４は、トランジスタ１００の図示しないゲート電極を、コンタクトホール１０５を介して外部へ引き出すパターンである。
【００１１】
ウェル領域１０３において、ソース領域およびドレイン領域のストライプ端部側に位置する領域が周辺セル領域１００ａであり、ソース領域およびドレイン領域のストライプ端部側よりも内側に位置する領域が基本セル領域１００ｂである。
【００１２】
図９（ｂ）に、周辺セル領域１００ａを構成する周辺セルｐｃ、および、基本セル領域１００ｂを構成する基本セルｉｃの構成を示す。図示した範囲には、破線で囲んだように、６つの基本セルｉｃと２つの周辺セルｐｃとが示されている。
【００１３】
基本セルｉｃは、ドレイン電極１０２と当該ドレイン電極１０２の両隣のソース電極１０１との間で、オン抵抗が電流経路の幅方向にほぼ均一に分布するようなドレイン電流経路（最左上の基本セルｉｃ中に図示）を構成する単位である。周辺セルｐｃは、ドレイン電極１０２と当該ドレイン電極１０２の両隣のソース電極１０１との間で、オン抵抗が電流経路の幅方向に不均一に分布するようなドレイン電流経路（最左の周辺セルｐｃ中に図示）を構成する単位である。周辺セルｐｃにおいては、ドレイン領域端部とソース領域端部との間に、ドレイン領域とソース領域とに挟まれた領域以外を通るドレイン電流経路が構成されることで、オン抵抗の不均一な分布が生じている。
【００１４】
基本セルｉｃおよび周辺セルｐｃのそれぞれのサイズは素子レイアウト設計によって変わり、また、周辺セルｐｃのドレイン電流経路は終端構造の形状および配置によって変わる。しかし、このように、素子耐圧を確保するレイアウトに起因して基本セルｉｃと周辺セルｐｃとでは一般に互いにドレイン電流の流れ方が異なっている、すなわち電圧−電流特性が異なっている。また、素子耐圧を確保するとともに周辺領域を内部領域と同様に動作させる構造、あるいは、周辺領域の動作の影響が素子出力に及ばないような構造を採用することは、困難であるとともに多大なコストを伴うため、通常は行われない。
【００１５】
出力トランジスタの電流を検出する検出トランジスタのサイズは、通常、出力トランジスタのサイズよりも小さい。出力トランジスタは多数の基本セルｉｃを備えており、周辺セルｐｃの数は基本セルｉｃの数に比べて非常に少ない。これに対して、検出トランジスタが備える基本セルｉｃの数は少なく、周辺セルｐｃの数が基本セルｉｃの数に比して無視できないものとなる。従って、検出トランジスタによって出力トランジスタのドレイン電流を検出しようとすると、基本セルｉｃと周辺セルｐｃという互いに電圧−電流特性の異なるセルによる検出結果が足し合わされた、誤差の大きな結果が得られることとなってしまう。
【００１６】
本発明は、上記課題を解決するものであり、周辺セルを有するトランジスタを用いて電流を高精度に検出することができる電流検出装置を提供することを目的とする。
することを目的とする。
【課題を解決するための手段】
【００１７】
本発明の第１の局面に係る電流検出装置は、互いに同じ数である第１の数の基本セルを有するとともに互いに異なる数の周辺セルを有する、第１のトランジスタおよび第２のトランジスタと、検出対象の電流を電圧の形態で取得し、前記第１のトランジスタと前記第２のトランジスタとを、取得した電圧により互いに同じ電圧印加状態にバイアスするバイアス回路と、前記バイアス回路によって前記電圧印加状態にバイアスされた前記第１のトランジスタに流れる第１の電流と、前記バイアス回路によって前記電圧印加状態にバイアスされた前記第２のトランジスタに流れる第２の電流とを検出する電流検出回路と、前記電流検出回路によって検出された前記第１の電流と前記第２の電流との差分から前記周辺セル１つあたりの電流検出結果への寄与分を求めることにより、前記第１の数の前記基本セルの電流検出結果への寄与分を求める演算装置とを備えている。
【００１８】
本発明の第２の局面に係る電流検出装置は、前記第１の局面に係る電流検出装置において、負荷駆動装置の出力トランジスタに流れる電流を検出する電流検出装置であって、前記バイアス回路は、前記出力トランジスタに電流が流れることにより発生する前記出力トランジスタの電圧降下を検出し、検出した前記出力トランジスタの電圧降下と同じ電圧を前記第１のトランジスタの前記第１の電流の電流経路および前記第２のトランジスタの前記第２の電流の電流経路に印加し、前記電流検出回路は、前記第１の電流および前記第２の電流を折り返すカレントミラーと、前記カレントミラーによって折り返された電流が流れる負荷抵抗とを備えており、前記演算装置は、前記第１の電流および前記第２の電流のそれぞれに対応する前記負荷抵抗の電圧降下から、前記第１の電流と前記第２の電流との差分を求める。
【００１９】
本発明の第３の局面に係る電流検出装置は、前記第２の局面に係る電流検出装置において、前記バイアス回路は、検出した前記出力トランジスタの電圧降下と同じ電圧を、前記第１のトランジスタに前記第１の電流が流れることにより発生する電圧降下となるように前記第１のトランジスタにバイアスするか、前記第２のトランジスタに前記第２の電流が流れることにより発生する電圧降下となるように前記第２のトランジスタにバイアスするかを切り替えるスイッチを備えている。
【００２０】
本発明の第４の局面に係る電流検出装置は、前記第２の局面または第３の局面に係る電流検出装置において、前記演算装置は、前記第１の電流および前記第２の電流のそれぞれに対応する前記負荷抵抗の電圧降下をアナログ−デジタル変換し、前記第１の電流および前記第２の電流のそれぞれに対応する前記負荷抵抗の電圧降下のアナログ−デジタル変換結果の差分から前記周辺セル１つあたりの電流検出結果への寄与分を求め、求めた前記周辺セル１つあたりの電流検出結果への寄与分から前記第１の数の前記基本セルの電流検出結果への寄与分を求める。
【００２１】
本発明の第５の局面に係る電流検出装置は、互いに同じ数である第１の数の基本セルを有するとともに互いに異なる数の周辺セルを有する、第１のトランジスタおよび第２のトランジスタと、前記第１のトランジスタと前記第２のトランジスタとを互いに同じ電流出力状態にバイアスするバイアス回路と、前記バイアス回路によって前記電流出力状態にバイアスされた前記第１のトランジスタにバイアス電流が流れることにより発生する電圧降下を第１の基準電圧とするとともに、前記バイアス回路によって前記電流出力状態にバイアスされた前記第１のトランジスタにバイアス電流が流れることにより発生する電圧降下を第２の基準電圧とし、電圧の形態で取得した検出対象の電流を、前記第１の基準電圧および前記第２の基準電圧のそれぞれに応じたフルスケールでアナログ−デジタル変換し、前記第１の基準電圧に応じたフルスケールでの前記検出対象の電流のアナログ−デジタル変換結果と、前記第２の基準電圧に応じたフルスケールでの前記検出対象の電流のアナログ−デジタル変換結果との差分から前記周辺セル１つあたりの電流検出結果への寄与分を求めることにより、前記第１の数の前記基本セルの電流検出結果への寄与分を求める演算装置とを備えている。
【００２２】
本発明の第６の局面に係る電流検出装置は、前記第５の局面に係る電流検出装置において、負荷駆動装置の出力トランジスタに流れる電流を検出する電流検出装置であって、前記演算装置は、前記出力トランジスタに電流が流れることにより発生する前記出力トランジスタの電圧降下を取得する。
【００２３】
本発明の第７の局面に係る電流検出装置は、前記第５の局面または第６の局面に係る電流検出装置において、前記演算装置は、前記第１の基準電圧および前記第２の基準電圧のそれぞれに応じたフルスケールでアナログ−デジタル変換を行うデルタシグマ変調型アナログ−デジタル変換器を備えており、前記デルタシグマ変調型アナログ−デジタル変換器の１ビット量子化を行う比較器に入力される基準電圧として、前記第１の基準電圧および前記第２の基準電圧が用いられる。
【発明の効果】
【００２４】
前記第１の局面によれば、検出対象の電流を、互いに周辺セル数が異なるとともに同じ電圧印加状態にバイアスされた第１のトランジスタおよび第２のトランジスタに流れる第１の電流および第２の電流として検出する。そして、第１の電流と第２の電流との差分から周辺セル１つあたりの電流検出結果への寄与分を求めることにより、第１の数の基本セルの電流検出結果への寄与分を求める。第１の数の基本セルの電流検出結果への寄与分は、周辺セルの影響が除去されるように補償演算されたものであって、基本セルのみで構成された理想の検出トランジスタによる電流検出結果に相当する。
【００２５】
以上により、周辺セルを有するトランジスタを用いて電流を高精度に検出することができる電流検出装置を提供することができる。
【００２６】
前記第２の局面によれば、負荷駆動装置が有する線形領域で動作する出力トランジスタに流れる電流を、当該電流に比例する電圧降下として第１のトランジスタおよび第２のトランジスタにより検出することによって、基本セルのみで構成された理想の検出トランジスタによる電流検出結果に補償演算することができる。
【００２７】
前記第３の局面によれば、第１のトランジスタへのバイアスと第２のトランジスタへのバイアスとをスイッチによって切り替えるので、回路構成を簡易にすることができる。
【００２８】
前記第４の局面によれば、一般のアナログ−デジタル変換器を用いて電流検出を行うことができる。
【００２９】
前記第５の局面によれば、検出対象の電流を電圧の形態で取得し、互いに周辺セル数が異なるとともに同じ電流出力状態にバイアスされた第１のトランジスタおよび第２のトランジスタに発生するそれぞれの電圧降下を第１の基準電圧および第２の基準電圧としてアナログ−デジタル変換する。そして、第１の基準電圧に応じたフルスケールでのアナログ−デジタル変換結果と第２の基準電圧に応じたフルスケールでのアナログ−デジタル変換結果との差分から周辺セル１つあたりの電流検出結果への寄与分を求めることにより、第１の数の基本セルの電流検出結果への寄与分を求める。第１の数の基本セルの電流検出結果への寄与分は、周辺セルの影響が除去されるように補償演算されたものであって、基本セルのみで構成された理想の検出トランジスタによる電流検出結果に相当する。
【００３０】
以上により、周辺セルを有するトランジスタを用いて電流を高精度に検出することができる電流検出装置を提供することができる。
【００３１】
前記第６の局面によれば、負荷駆動装置が有する線形領域で動作する出力トランジスタに流れる電流を、当該電流に比例する電圧降下として第１のトランジスタおよび第２のトランジスタにより検出することによって、基本セルのみで構成された理想の検出トランジスタによる電流検出結果に補償演算することができる。
【００３２】
前記第７の局面によれば、ノイズ除去が容易なデルタシグマ変調型アナログ−デジタル変換器によって高精度のアナログ−デジタル変換結果、ひいては高精度の補償演算結果を得ることができる。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施形態を示すものであり、第１の電流検出装置の構成を示す回路ブロック図
【図２】図１の電流検出装置の演算過程を説明するグラフ
【図３】図１の電流検出装置の動作を説明するフローチャート
【図４】本発明の実施形態を示すものであり、第２の電流検出装置の構成を示す回路ブロック図
【図５】図４の電流検出装置が備えるバイアス回路の構成を示す回路ブロック図
【図６】図４の電流検出装置が備えるデルタシグマ変調型アナログ−デジタル変換回路の構成を示す回路ブロック図
【図７】図４の電流検出装置の動作を説明するフローチャート
【図８】従来技術を示すものであり、電流検出装置の構成を示す回路図
【図９】（ａ）および（ｂ）は、基本セルおよび周辺セルの構成を説明する平面図
【発明を実施するための形態】
【００３４】
〔第１の実施形態〕
本発明の一実施形態について図１ないし図３を用いて説明すれば以下の通りである。
【００３５】
図１に、本実施形態に係る電流検出装置１０の構成を示す。
【００３６】
電流検出装置１０は、検出トランジスタ（第１のトランジスタ）Ｑ１、検出トランジスタ（第２のトランジスタ）Ｑ２、バイアス回路１０ａ、電流検出回路１０ｂ、および、演算装置１０ｃを備えている。バイアス回路１０ａは、増幅器５１、演算増幅器５２、トランジスタ５３、および、スイッチ５４を備えている。電流検出回路１０ｂは、カレントミラー５５および負荷抵抗ＲＩＶを備えている。
【００３７】
電流検出装置１０は、負荷Ｌを駆動する負荷駆動装置の出力トランジスタＱ０に流れる負荷電流Ｉｓｏｌを検出する。トランジスタＱ０はここではｎチャネル型のＬＤＭＯＳトランジスタやＤＭＯＳトランジスタからなると仮定するが、ｐチャネル型トランジスタであってもよい。出力トランジスタＱ０は線形領域で動作するように使用される、いわゆるスイッチング動作を行うトランジスタである。
【００３８】
検出トランジスタＱ１および検出トランジスタＱ２は、ここではｎチャネル型のＬＤＭＯＳトランジスタやＤＭＯＳトランジスタからなると仮定するが、ｐチャネル型トランジスタであってもよい。検出トランジスタＱ１と検出トランジスタＱ２とは、互いに同じ数である第１の数の基本セルを有するとともに互いに異なる数の周辺セルを有する。検出トランジスタＱ１と検出トランジスタＱ２とでは互いに、基本セルおよび周辺セルの構成が等価であるとする。検出トランジスタＱ１と検出トランジスタＱ２とのそれぞれは、これらの基本セルおよび周辺セルの全てが並列に接続された構成である。検出トランジスタＱ１および検出トランジスタＱ２は線形領域で動作するように使用される。
【００３９】
また、出力トランジスタＱ０と検出トランジスタＱ１および検出トランジスタＱ２とは、例えば、互いに素子面積が異なることによって線形領域でのオン抵抗が互いに異なっている。しかし、出力トランジスタＱ０と検出トランジスタＱ１および検出トランジスタＱ２のいずれか一方とが、互いにオン抵抗の同じ構成であってもよい。
【００４０】
バイアス回路１０ａにおいて、増幅器５１には、出力トランジスタＱ０にドレイン電流である負荷電流Ｉｓｏｌが流れることにより発生する電圧降下としてのドレイン−ソース間電圧が入力される。当該ドレイン−ソース間電圧は、出力トランジスタＱ０が線形領域で動作していることから、負荷電流Ｉｓｏｌに比例する。このように、バイアス回路１０ａは、検出対象の電流である負荷電流Ｉｓｏｌを、負荷電流Ｉｓｏｌに比例した電圧の形態で取得する。
【００４１】
増幅器５１は、出力トランジスタＱ０のドレイン−ソース間電圧を差動入力としてバッファ増幅あるいは絶縁バッファ増幅を行い、シングルエンド出力を演算増幅器５２の非反転入力に入力する。演算増幅器５２の反転入力はＮチャネル型ＭＯＳトランジスタからなるトランジスタ５３のソースに接続されている。演算増幅器５２の出力はトランジスタ５３のゲートに入力される。トランジスタ５３のソースはスイッチ５４を介して検出トランジスタＱ１または検出トランジスタＱ２のドレインに接続されるようになっている。検出トランジスタＱ１および検出トランジスタＱ２のソースは接地されている。スイッチ５４が、トランジスタ５３のソースを検出トランジスタＱ１のドレインに接続するか検出トランジスタＱ２のドレインに接続するかは、後述する演算装置１０ｃから出力される制御信号ｓ１によって切り替えられる。
【００４２】
上記の構成のバイアス回路１０ａにおいて、演算増幅器５２の出力は、トランジスタ５３のソース電位が高いと、飽和領域で動作するトランジスタ５３のゲート電位を低くするように変化し、トランジスタ５３のソース電位が低いと、飽和領域で動作するトランジスタ５３のゲート電位を高くするように変化する。従って、スイッチ５４によってトランジスタ５３のソースに接続された検出トランジスタＱ１または検出トランジスタＱ２のドレイン−ソース間には、取得したトランジスタＱ０のドレイン−ソース間電圧に等しい電圧が印加されるように制御される。すなわち、検出トランジスタＱ１および検出トランジスタＱ２は、取得した出力トランジスタＱ０のドレイン−ソース間電圧によって同じ電圧印加状態にバイアスされる。このときの検出トランジスタＱ１および検出トランジスタＱ２の電流経路であるドレイン−ソース間に現れる電圧降下は、検出トランジスタＱ１および検出トランジスタＱ２が線形領域で動作していることから、それぞれに流れるドレイン電流に比例する。検出トランジスタＱ１に流れるドレイン電流（第１の電流）をＩｄ１、検出トランジスタＱ２に流れるドレイン電流（第２の電流）をＩｄ２とする。
【００４３】
なお、検出トランジスタＱ１のゲートと検出トランジスタＱ２のゲートとは互いに同電位に接続されている。出力トランジスタＱ０が検出トランジスタＱ１および検出トランジスタＱ２と同じ種類の素子であってチャネル幅およびドリフト層幅のみをパラメータとして互いに相似の関係となっている構造であるならば、出力トランジスタＱ０のゲートも検出トランジスタＱ１および検出トランジスタＱ２のゲートと同電位に接続されていると、検出側での電流値換算が容易である。
【００４４】
電流検出回路１０ｂにおいて、カレントミラー５５は、高電位側電源とトランジスタ５３のドレインとの間に設けられており、トランジスタ５３のドレイン電流、すなわち、検出トランジスタＱ１のドレイン電流Ｉｄ１または検出トランジスタＱ２のドレイン電流Ｉｄ２を折り返す。負荷抵抗ＲＩＶはカレントミラー５５によって折り返された電流枝に挿入されており、一端が接地されている。上記構成の電流検出回路１０ｂにおいては、カレントミラー５５によって折り返された電流が負荷抵抗ＲＩＶを流れることにより負荷抵抗ＲＩＶに電圧降下Ａｏｕｔが発生する。電圧降下Ａｏｕｔは、検出トランジスタＱ１のドレイン電流Ｉｄ１および検出トランジスタＱ２のドレイン電流Ｉｄ２を電圧に変換して検出した結果である。
【００４５】
演算装置１０ｃは、例えばマイクロコンピュータに内蔵される一般的なＡ／Ｄ変換器で構成されている。当該Ａ／Ｄ変換器が行うアナログ−デジタル変換の種類は問わない。演算装置１０ｃは、入力される電圧降下Ａｏｕｔをアナログ−デジタル変換してデジタル出力Ｄｏｕｔを求める。ドレイン電流Ｉｄ１に対応する電圧降下Ａｏｕｔを電圧降下Ａｏｕｔ１、デジタル出力ＤｏｕｔをＤｏｕｔ１とし、ドレイン電流Ｉｄ２に対応する電圧降下Ａｏｕｔを電圧降下Ａｏｕｔ２、デジタル出力ＤｏｕｔをＤｏｕｔ２とする。
【００４６】
次いで、演算装置１０ｃは、デジタル出力Ｄｏｕｔ１とデジタル出力Ｄｏｕｔ２との差分を求める。ここで、一例として、検出トランジスタＱ１および検出トランジスタＱ２の基本セルの数を６、検出トランジスタＱ１の周辺セルの数を６、検出トランジスタＱ２の周辺セルの数を４とする。この場合に、検出トランジスタＱ１のほうが、並列に接続される周辺セルの数が多いため、検出トランジスタＱ２よりもオン抵抗が小さく、Ｉｄ１＞Ｉｄ２である。
【００４７】
従って、演算装置１０ｃは、
（Ｄｏｕｔ１−Ｄｏｕｔ２）／２                          ・・・（１−１）
すなわち、
（Ｄｏｕｔ１−Ｄｏｕｔ２）／（周辺セル数の差）          ・・・（１−２）
を計算することによって、周辺セル１つあたりの電流検出結果への寄与分に相当するデジタル出力値を求める。（１−１）式および（１−２）式の値は、検出トランジスタ間の周辺セル数の差に応じた電流検出値への影響の大きさを表す。
【００４８】
次いで、演算装置１０ｃは、
Ｄｏｕｔ１−（Ｄｏｕｔ１−Ｄｏｕｔ２）／２×６          ・・・（２−１）
すなわち、
Ｄｏｕｔ１−（周辺セル１つあたりの電流検出結果への寄与分に相当するデジタル出力値）×（検出トランジスタＱ１の周辺セル数）                ・・・（２−２）
あるいは、
Ｄｏｕｔ２−（Ｄｏｕｔ１−Ｄｏｕｔ２）／２×４          ・・・（３−１）
すなわち、
Ｄｏｕｔ２−（周辺セル１つあたりの電流検出結果への寄与分に相当するデジタル出力値）×（検出トランジスタＱ２の周辺セル数）                ・・・（３−２）
を計算する。
【００４９】
これによって、負荷電流Ｉｓｏｌの検出値を、基本セルのみで構成された理想の検出トランジスタによる電流検出結果に相当するデジタル出力Ｄｏｕｔ（ｒ）に補償演算する。デジタル出力Ｄｏｕｔ（ｒ）は、検出トランジスタＱ１および検出トランジスタＱ２の全基本セルの電流検出結果への寄与分に相当するデジタル出力値に等しい。
【００５０】
出力トランジスタＱ０のオン抵抗をＲｍ、検出トランジスタＱ１あるいは検出トランジスタＱ２のオン抵抗をＲｓ、バイアス回路１０ａと電流検出回路１０ｂとを含めた回路の増幅度をＧａｍｐとすると、
Ａｏｕｔ＝Ｉｓｏｌ×Ｒｍ×（１／Ｒｓ）×ＲＩＶ×Ｇａｍｐ  ・・・（４）
の関係にある。Ｒｍ／Ｒｓは周辺セルの影響を受けて温度依存性を示すが、周辺セルの影響が除去された補償演算結果のデジタル出力Ｄｏｕｔ（ｒ）はこのような温度依存性を有しない。ここで、ＲＩＶおよびＧａｍｐの温度依存性は小さいとして無視している。
【００５１】
デジタル出力Ｄｏｕｔ（ｒ）は、後段の処理に合わせてアナログ値またはデジタル値の形態で、出力ＶＣｏｕｔとして演算装置１０ｃから出力され、負荷電流Ｉｓｏｌの検出値として利用される。
【００５２】
図２に、６つの周辺セルを有する検出トランジスタＱ１のオン抵抗をＲｓ（周辺６）、４つの周辺セルを有する検出トランジスタＱ２のオン抵抗をＲｓ（周辺４）、周辺セルの無い理想の検出トランジスタのオン抵抗をＲｓ（周辺０）としたときの、各検出トランジスタで検出される負荷電流Ｉｓｏｌと、電圧降下Ａｏｕｔと、デジタル出力Ｄｏｕｔとの関係を示す。負荷電流Ｉｓｏｌ＝Ｉ１である場合に、オン抵抗Ｒｓ（周辺６）に対応する電圧降下Ａｏｕｔ（周辺６）、デジタル出力Ｄｏｕｔ（周辺６）と、オン抵抗Ｒｓ（周辺４）に対応する電圧降下Ａｏｕｔ（周辺４）、デジタル出力Ｄｏｕｔ（周辺４）と、オン抵抗Ｒｓ（周辺０）に対応する電圧降下Ａｏｕｔ（周辺０）、デジタル出力Ｄｏｕｔ（周辺０）との間に、Ａｏｕｔ（周辺６）＞Ａｏｕｔ（周辺４）＞Ａｏｕｔ（周辺０）、および、Ｄｏｕｔ（周辺６）＞Ｄｏｕｔ（周辺４）＞Ｄｏｕｔ（周辺０）の関係がある。なお、デジタル出力Ｄｏｕｔ（周辺６）＝Ｄｏｕｔ１、デジタル出力Ｄｏｕｔ（周辺４）＝Ｄｏｕｔ２、デジタル出力Ｄｏｕｔ（周辺０）＝Ｄｏｕｔ（ｒ）である。
【００５３】
前記例では、デジタル出力Ｄｏｕｔ（周辺６）とデジタル出力Ｄｏｕｔ（周辺４）との差分Ｓを求めて、（１−１）式により周辺セル１つあたりの電流検出結果への寄与分に相当するデジタル出力値を計算する。そして、（２−１）式によりＤｏｕｔ（周辺０）を求める計算Ｔ１を行うか、（３−１）式によりＤｏｕｔ（周辺０）を求める計算Ｔ２を行う。
【００５４】
次に、図３のフローチャートに、以上の構成の電流検出装置１０により負荷電流Ｉｓｏｌの検出を行う手順を示す。
【００５５】
まずステップＳ３０１において、演算装置１０ｃが制御信号ｓ１を出力することにより、出力トランジスタＱ０のドレイン−ソース間電圧が検出トランジスタＱ１のドレイン−ソース間電圧として検出トランジスタＱ１をバイアスするように、スイッチ５４を切り替える。そして、このときの負荷抵抗ＲＩＶの電圧降下Ａｏｕｔ１を演算装置１０ｃによってアナログ−デジタル変換することにより、結果１としてのデジタル出力Ｄｏｕｔ１を求める。
【００５６】
次いでステップＳ３０２において、演算装置１０ｃが制御信号ｓ１を出力することにより、出力トランジスタＱ０のドレイン−ソース間電圧が検出トランジスタＱ２のドレイン−ソース間電圧として検出トランジスタＱ２をバイアスするように、スイッチ５４を切り替える。そして、このときの負荷抵抗ＲＩＶの電圧降下Ａｏｕｔ２を演算装置１０ｃによってアナログ−デジタル変換することにより、結果２としてのデジタル出力Ｄｏｕｔ２を求める。
【００５７】
続くステップＳ３０３において、演算装置１０ｃにより（結果１−結果２）を求めて検出トランジスタＱ１と検出トランジスタＱ２との周辺セル数の差で除することにより、周辺セル１つあたりの電流検出結果への寄与分に相当するデジタル出力値を算出する。すなわち、検出トランジスタ間の周辺セル数の差に応じた電流検出結果への影響を算出する。算出結果は次ステップの補償演算に用いる補正値として用いられる。
【００５８】
そして、ステップＳ３０４において、結果１または結果２から、ステップＳ３０３で求めた補正値を用いて電流検出結果に対する周辺セル全体の影響分を差し引いて、基本セルのみからなる理想の検出トランジスタによる電流検出結果を補償演算する。
【００５９】
アナログ−デジタル変換、差分検出、および、補償演算を含む以上のステップは、演算装置１０ｃを物理的な回路で構成したハードウェアによって実行されてもよいし、演算装置１０ｃをプログラム実行可能なプロセッサを用いたコンピュータ構成として、ソフトウェア処理により実行されてもよい。
【００６０】
以上のように、本実施形態によれば、検出対象の電流を、互いに周辺セル数が異なるとともに同じ電圧印加状態にバイアスされた第１のトランジスタおよび第２のトランジスタに流れる第１の電流および第２の電流として検出する。そして、第１の電流と第２の電流との差分から周辺セル１つあたりの電流検出結果への寄与分を求めることにより、第１の数の基本セルの電流検出結果への寄与分を求める。第１の数の基本セルの電流検出結果への寄与分は、周辺セルの影響が除去されるように補償演算されたものであって、基本セルのみで構成された理想の検出トランジスタによる電流検出結果に相当する。
【００６１】
以上により、周辺セルを有するトランジスタを用いて電流を高精度に検出することができる電流検出装置を提供することができる。
〔第２の実施形態〕
本発明の他の実施形態について図４ないし図７を用いて説明すれば以下の通りである。
【００６２】
図４に、本実施形態に係る電流検出装置１１の構成を示す。
【００６３】
電流検出装置１１は、検出トランジスタ（第１のトランジスタ）Ｑ１、検出トランジスタ（第２のトランジスタ）Ｑ２、バイアス回路１１ａ、演算装置１１ｂ、および、増幅器６１・６２・６３を備えている。さらに、バイアス回路１１ａは、第１のバイアス回路部７１および第２のバイアス回路部７２を備えている。
【００６４】
電流検出装置１１は、負荷Ｌを駆動する負荷駆動装置の出力トランジスタＱ０に流れる負荷電流Ｉｓｏｌを検出する。トランジスタＱ０はここではｎチャネル型のＬＤＭＯＳトランジスタやＤＭＯＳトランジスタからなると仮定するが、ｐチャネル型トランジスタであってもよい。出力トランジスタＱ０は線形領域で動作するように使用される、いわゆるスイッチングトランジスタである。
【００６５】
検出トランジスタＱ１および検出トランジスタＱ２は、ここではｎチャネル型のＬＤＭＯＳトランジスタやＤＭＯＳトランジスタからなると仮定するが、ｐチャネル型トランジスタであってもよい。検出トランジスタＱ１と検出トランジスタＱ２とは、互いに同じ数である第１の数の基本セルを有するとともに互いに異なる数の周辺セルを有する。検出トランジスタＱ１と検出トランジスタＱ２とでは互いに、基本セルおよび周辺セルの構成が等価であるとする。検出トランジスタＱ１と検出トランジスタＱ２とのそれぞれは、これらの基本セルおよび周辺セルの全てが並列に接続された構成である。検出トランジスタＱ１および検出トランジスタＱ２は線形領域で動作するように使用される。出力トランジスタＱ０と検出トランジスタＱ１および検出トランジスタＱ２との素子の種類は互いに同じとする。
【００６６】
バイアス回路１１ａは、検出トランジスタＱ１と検出トランジスタＱ２とを互いに同じ電流出力状態にバイアスする。第１のバイアス回路部７１および第２のバイアス回路部７２は全体として電流源の構成を有している。第１のバイアス回路部７１はトランジスタＱ１に第１のバイアス電流を流し、第２のバイアス回路部７２はトランジスタＱ２に第２のバイアス電流を流す。第１のバイアス電流と第２のバイス電流とは互いに大きさが等しい。
【００６７】
第１のバイアス回路部７１および第２のバイアス回路部７２の詳細な構成の一例を図５にバイアス回路部８０として示す。バイアス回路部８０は、演算増幅器８１、トランジスタ８２、抵抗Ｒ１、および、カレントミラー８３を備えている。
【００６８】
演算増幅器８１の非反転入力には基準電圧Ｖｒｅｆ０が入力され、反転入力は抵抗Ｒ１の一端に接続されている。抵抗Ｒ１の他端は接地されている。トランジスタ８２はｎチャネル型のＭＯＳトランジスタである。演算増幅器８１の出力はトランジスタ８２のゲートに接続されている。トランジスタ８２のソースは抵抗Ｒ１の上記一端に接続されている。トランジスタ８２のドレインはカレントミラー８３に接続されており、カレントミラー８３は抵抗Ｒ１に流れる電流を折り返して電流出力端子Ｉｏから出力する。電流出力端子Ｉｏは、第１のバイアス回路部７１においては検出トランジスタＱ１のドレインに接続されており、第２のバイアス回路部７２においては検出トランジスタＱ２のドレインに接続されている。
【００６９】
上記バイアス回路部８０の構成により、抵抗Ｒ１には、演算増幅器８１によるトランジスタ８２のコンダクタンスの制御によって、基準電圧Ｖｒｅｆ０と同じ大きさの電圧が印加される。基準電圧Ｖｒｅｆ０には、例えばバンドギャップリファレンス電圧などの温度依存性の小さい電圧が設定される。基準電圧Ｖｒｅｆ０が印加された抵抗Ｒ１に流れる電流はカレントミラー８３で折り返されて、電流出力端子Ｉｏから第１のバイアス電流または第２のバイアス電流となるバイアス電流として出力される。
【００７０】
これにより、検出トランジスタＱ１および検出トランジスタＱ２の各ドレイン−ソース間に、電流出力端子Ｉｏから出力されたバイアス電流が流れることによる電圧降下が発生する。当該電圧降下は、検出トランジスタＱ１および検出トランジスタＱ２が線形領域で動作していることから、それぞれに流れるバイアス電流に比例する。この電圧降下は、検出トランジスタＱ１については増幅器６２を介して演算装置１１ｂに基準電圧（第１の基準電圧）Ｖｒｅｆ１として入力され、検出トランジスタＱ２については増幅器６３を介して演算装置１１ｂに基準電圧（第２の基準電圧）Ｖｒｅｆ２として入力される。増幅器６２および増幅器６３はバッファ増幅あるいは絶縁バッファ増幅を行う。検出トランジスタＱ１と検出トランジスタＱ２とで周辺セル数が異なっていることにより、基準電圧Ｖｒｅｆ１と基準電圧Ｖｒｅｆ２とは互いに異なっている。
【００７１】
演算装置１１ｂは、例えばマイクロコンピュータに内蔵される一般的なＡ／Ｄ変換器で構成されている。当該Ａ／Ｄ変換器が行うアナログ−デジタル変換の種類は問わない。演算装置１１ｂには、出力トランジスタＱ０のドレイン−ソース間電圧が増幅器６１を介して入力電圧Ｖｉｎとして入力される。増幅器６１はバッファ増幅あるいは絶縁バッファ増幅を行う。入力電圧Ｖｉｎは、出力トランジスタＱ０が線形領域で動作していることから、負荷電流Ｉｓｏｌに比例する。このように、演算装置１１ｂは、検出対象の電流である負荷電流Ｉｓｏｌを、負荷電流Ｉｓｏｌに比例した電圧の形態で取得する。
【００７２】
演算装置１１ｂは、基準電圧Ｖｒｅｆ１と基準電圧Ｖｒｅｆ２とのそれぞれを出力結果のフルスケールを決定する基準電圧として、入力電圧Ｖｉｎをアナログ−デジタル変換することにより、デジタル出力Ｄｏｕｔを求める。基準電圧Ｖｒｅｆ１と基準電圧Ｖｒｅｆ２とは、当該フルスケールの全体あるいは一部のいずれの範囲を規定するものでもよく、一般に、基準電圧Ｖｒｅｆ１および基準電圧Ｖｒｅｆ２のそれぞれのＮ倍（Ｎは自然数）がそれぞれのフルスケールに相当する。演算装置１１ｂは基準電圧Ｖｒｅｆ１と基準電圧Ｖｒｅｆ２とのそれぞれを用いる場合に同じアナログ−デジタル変換を実行するので、フルスケールが互いに異なることで量子化幅が互いに異なり、アナログ−デジタル変換結果に相違が生じる。基準電圧Ｖｒｅｆ１に応じたフルスケールを用いて得たデジタル出力ＤｏｕｔをＤｏｕｔ１とし、基準電圧Ｖｒｅｆ２に応じたフルスケールを用いて得たデジタル出力ＤｏｕｔをＤｏｕｔ２とする。
【００７３】
演算装置１１ｂは、デジタル出力Ｄｏｕｔ１とデジタル出力Ｄｏｕｔ２との差分から、以下のようにして周辺セル１つあたりの電流検出結果への寄与分を求めることにより、第１の数の基本セルの電流検出結果への寄与分を求める。まず、
（Ｄｏｕｔ１−Ｄｏｕｔ２）／２                          ・・・（５−１）
すなわち、
（Ｄｏｕｔ１−Ｄｏｕｔ２）／（周辺セル数の差）          ・・・（５−２）
を計算することによって、周辺セル１つあたりの電流検出結果への寄与分に相当するデジタル出力値を求める。（５−１）式および（５−２）式の値は、検出トランジスタ間の周辺セル数の差に応じた電流検出値への影響の大きさを表す。
【００７４】
次いで、演算装置１１ｂは、
Ｄｏｕｔ１−（Ｄｏｕｔ１−Ｄｏｕｔ２）／２×６          ・・・（６−１）
すなわち、
Ｄｏｕｔ１−（周辺セル１つあたりの電流検出結果検出結果への寄与分に相当するデジタル出力値）×（検出トランジスタＱ１の周辺セル数）        ・・・（６−２）
あるいは、
Ｄｏｕｔ２−（Ｄｏｕｔ１−Ｄｏｕｔ２）／２×４          ・・・（７−１）
すなわち、
Ｄｏｕｔ２−（周辺セル１つあたりの電流検出結果検出結果への寄与分に相当するデジタル出力値）×（検出トランジスタＱ２の周辺セル数）        ・・・（７−２）
を計算する。
【００７５】
これによって、負荷電流Ｉｓｏｌの検出値を、基本セルのみで構成された理想の検出トランジスタによる電流検出結果に相当するデジタル出力Ｄｏｕｔ（ｒ）に補償演算する。デジタル出力Ｄｏｕｔ（ｒ）は、検出トランジスタＱ１および検出トランジスタＱ２の全基本セルの電流検出結果への寄与分に相当するデジタル出力値に等しい。
【００７６】
図６に、演算装置１１ｂが備えるＡ／Ｄ変換器９０の構成例を示す。Ａ／Ｄ変換器９０はΔΣ型Ａ／Ｄ変換器（デルタシグマ変調型アナログ−デジタル変換器）であり、加算器９０ａ、積分器９０ｂ、比較器９０ｃ、および、１ビットデジタル−アナログ変換器９０ｄを備えている。アナログ入力としての入力電圧Ｖｉｎはオーバーサンプリングクロックに同期してＡ／Ｄ変換器９０に入力される。加算器９０ａは入力電圧Ｖｉｎに１ビットデジタル−アナログ変換器９０ｄを加算して積分器９０ｂに出力する。積分器９０ｂはクロックに同期して、入力された電圧を積分する。比較器９０ｃは積分器９０ｂから出力される積分結果を基準電圧Ｖｒｅｆと比較して、その大小関係から積分結果を２値のレベルからなる１ビット信号に量子化する。基準電圧Ｖｒｅｆには、検出トランジスタＱ１の発生する基準電圧Ｖｒｅｆ１と、検出トランジスタＱ２の発生する基準電圧Ｖｒｅｆ２とが切り替えられて用いられる。量子化された１ビット信号はデジタル出力Ｄｏｕｔとして出力される。また、デジタル出力Ｄｏｕｔは１ビットデジタル−アナログ変換器９０ｄに入力され、次のクロックでアナログ電圧への変換結果を加算器９０ａに出力する。
【００７７】
上記Ａ／Ｄ変換器９０では、比較器９０ｃにおいて、基準電圧Ｖｒｅｆがフルスケール電圧の２分の１の大きさであり、前述のＮが２である場合に相当している。ノイズ除去が容易なΔΣ型Ａ／Ｄ変換器によって高精度のアナログ−デジタル変換結果、ひいては高精度の補償演算結果を得ることができる。
【００７８】
次に、図７のフローチャートに、以上の構成の電流検出装置１１により負荷電流Ｉｓｏｌの検出を行う手順を示す。
【００７９】
ステップＳ７０１においては、演算装置１１ｂが、負荷電流Ｉｓｏｌを入力電圧Ｖｉｎとして取り込むタイミングを計っており、例えば定期的に入力電圧Ｖｉｎを取り込んで検出する。入力電圧Ｖｉｎを取り込むタイミングになればステップＳ７０２へ進む。ステップＳ７０２において、演算装置１１ｂは基準電圧Ｖｒｅｆ１を用いて入力電圧Ｖｉｎをアナログ−デジタル変換することにより、結果１としてのデジタル出力Ｄｏｕｔ１を求める。また、続くステップＳ７０３において、演算装置１１ｂは基準電圧Ｖｒｅｆ２を用いて入力電圧Ｖｉｎをアナログ−デジタル変換することにより、結果２としてのデジタル出力Ｄｏｕｔ２を求める。
【００８０】
次いで、ステップＳ７０４において、演算装置１１ｂにより（結果１−結果２）を求めて検出トランジスタＱ１と検出トランジスタＱ２との周辺セル数の差で除することにより、周辺セル１つあたりの電流検出結果への寄与分に相当するデジタル出力値を算出する。すなわち、検出トランジスタ間の周辺セル数の差に応じた電流検出結果への影響を算出する。算出結果は次ステップの補償演算に用いる補正値として用いられる。
【００８１】
そして、ステップＳ７０５において、結果１または結果２から、ステップＳ７０４で求めた補正値を用いて電流検出結果に対する周辺セル全体の影響分を差し引いて、基本セルのみからなる理想の検出トランジスタによる電流検出結果を補償演算する。
【００８２】
アナログ−デジタル変換、差分検出、および、補償演算を含む以上のステップは、演算装置１０ｃを物理的な回路で構成したハードウェアによって実行されるようにしてもよいし、演算装置１０ｃをプログラム実行可能なプロセッサを用いたコンピュータ構成として、ソフトウェア処理により実行されるようにしてもよい。
【００８３】
以上のように、本実施形態によれば、検出対象の電流を電圧の形態で取得し、互いに周辺セル数が異なるとともに同じ電流出力状態にバイアスされた第１のトランジスタおよび第２のトランジスタに発生するそれぞれの電圧降下を第１の基準電圧および第２の基準電圧としてアナログ−デジタル変換する。そして、第１の基準電圧に応じたフルスケールでのアナログ−デジタル変換結果と第２の基準電圧に応じたフルスケールでのアナログ−デジタル変換結果との差分から周辺セル１つあたりの電流検出結果への寄与分を求めることにより、第１の数の基本セルの電流検出結果への寄与分を求める。第１の数の基本セルの電流検出結果への寄与分は、周辺セルの影響が除去されるように補償演算されたものであって、基本セルのみで構成された理想の検出トランジスタによる電流検出結果に相当する。
【００８４】
以上により、周辺セルを有するトランジスタを用いて電流を高精度に検出することができる電流検出装置を提供することができる。
【００８５】
以上、各実施形態について説明した。
【００８６】
なお、検出対象の電流が流れる素子は出力トランジスタに限らず、発生する電圧降下が流れる電流に比例するオーム則に従う素子など、発生する電圧降下が流れる電流に１対１で対応する任意の素子に拡張することができる。
【産業上の利用可能性】
【００８７】
本発明は、パワー半導体素子を用いた高電圧および高電流の回路等の電流検出装置として適用可能である。
【符号の説明】
【００８８】
１０、１１        電流検出装置
１０ａ、１１ａ    バイアス回路
１０ｂ            電流検出回路
１０ｃ            演算装置
１１ｂ            演算装置
５４              スイッチ
５５              カレントミラー
９０              Ａ／Ｄ変換器（デルタシグマ変調型アナログ−デジタル変換器）
Ｑ０              出力トランジスタ
Ｑ１              検出トランジスタ（第１のトランジスタ）
Ｑ２              検出トランジスタ（第２のトランジスタ）
Ｉｓｏｌ            負荷電流
Ｉｄ１            ドレイン電流（第１の電流）
Ｉｄ２            ドレイン電流（第２の電流）
ＲＩＶ            負荷抵抗
【図１】
2013160616.tif 000003
【図２】
2013160616.tif 000004
【図３】
2013160616.tif 000005
【図４】
2013160616.tif 000006
【図５】
2013160616.tif 000007
【図６】
2013160616.tif 000008
【図７】
2013160616.tif 000009
【図８】
2013160616.tif 000010
【図９】
2013160616.tif 000011