(57)【要約】【課題】入力信号切り替えに伴って回路に流れる貫通電流の低減。【解決手段】それぞれのソースを入力ノード対（ｉｎ、ｉｎＢ）にそれぞれ接続し、それぞれのゲートを共通に第１の電源（ＧＮＤ）に接続する第１導電型の第１のトランジスタ対（Ｍ１、Ｍ４）と、それぞれのドレインを第１のトランジスタ対のそれぞれのドレインに接続し、それぞれのゲートを共通に第１の電源に接続する、第２導電型の第２のトランジスタ対（Ｍ２、Ｍ５）と、それぞれのドレインを第２のトランジスタ対のそれぞれのソースに接続し、ゲートおよびドレインをそれぞれ襷掛けに接続し、それぞれのソースを共通に第２の電源（Ｖ２）に接続する、第２導電型の第３のトランジスタ対（Ｍ３、Ｍ６）と、一端を入力ノード対にそれぞれ接続し、他端を第３のトランジスタ対のそれぞれのドレインに接続する容量素子対（Ｃ１、Ｃ２）と、を備える。【選択図】図１
2013179571.tif 000002
【特許請求の範囲】
【請求項１】
それぞれのソースを入力ノード対にそれぞれ接続し、それぞれのゲートを共通に第１の電源に接続する第１導電型の第１のトランジスタ対と、
それぞれのドレインを前記第１のトランジスタ対のそれぞれのドレインに接続し、それぞれのゲートを共通に前記第１の電源に接続する第２導電型の第２のトランジスタ対と、
それぞれのドレインを前記第２のトランジスタ対のそれぞれのソースに接続し、ゲートおよびドレインをそれぞれ襷掛けに接続し、それぞれのソースを共通に第２の電源に接続する第２導電型の第３のトランジスタ対と、
一端を前記入力ノード対にそれぞれ接続し、他端を前記第３のトランジスタ対のそれぞれのドレインに接続する容量素子対と、
を備えることを特徴とするレベルシフト回路。
【請求項２】
それぞれのソースを入力ノード対にそれぞれ接続し、それぞれのゲートを共通に第１の電源に接続する第１導電型の第１のトランジスタ対と、
それぞれのドレインを前記第１のトランジスタ対のそれぞれのドレインに接続し、それぞれのゲートを共通に前記第１の電源に接続する第２導電型の第２のトランジスタ対と、  それぞれのドレインを前記第２のトランジスタ対のそれぞれのソースに接続し、ゲートおよびドレインをそれぞれ襷掛けに接続する第２導電型の第３のトランジスタ対と、
一端を前記入力ノード対にそれぞれ接続し、他端を前記第３のトランジスタ対のそれぞれのドレインに接続する容量素子対と、
一端を、前記第３のトランジスタ対のそれぞれのソースに共通に接続し、他端を第２の電源に接続する抵抗素子と、
を備えることを特徴とするレベルシフト回路。
【請求項３】
それぞれのソースを入力ノード対にそれぞれ接続し、それぞれのゲートを共通に第１の電源に接続する第１導電型の第１のトランジスタ対と、
それぞれのドレインを前記第１のトランジスタ対のそれぞれのドレインに接続し、それぞれのゲートを共通に前記第１の電源に接続する第２導電型の第２のトランジスタ対と、  それぞれのドレインを前記第２のトランジスタ対のそれぞれのソースに接続し、ゲートおよびドレインをそれぞれ襷掛けに接続する第２導電型の第３のトランジスタ対と、
一端を前記入力ノード対にそれぞれ接続し、他端を前記第３のトランジスタ対のそれぞれのドレインに接続する容量素子対と、
ドレインを前記第３のトランジスタ対のそれぞれのソースに共通に接続し、ソースを第２の電源に接続する第２導電型の第３のトランジスタと、
を備えることを特徴とするレベルシフト回路。
【請求項４】
ゲートを前記第１のトランジスタ対の一方のトランジスタのドレインに接続し、ソースを前記第２のトランジスタ対の一方のトランジスタのソースに接続し、ドレインを前記第１の電源に接続する第２導電型の第１のトランジスタをさらに備えることを特徴とする請求項１乃至３記載のレベルシフト回路。
【請求項５】
ゲートを前記第１のトランジスタ対の他方のトランジスタのドレインに接続し、ソースを前記第２のトランジスタ対の他方のトランジスタのソースに接続し、ドレインを前記第１の電源に接続する第２導電型の第２のトランジスタをさらに備えることを特徴とする請求項４記載のレベルシフト回路。
【請求項６】
それぞれのドレインを前記第２のトランジスタ対のそれぞれのソースに接続し、ゲートおよびドレインをそれぞれ襷掛けに接続し、それぞれのソースを共通に前記第１の電源に接続する第１導電型の第４のトランジスタ対をさらに備えることを特徴とする請求項１乃至３記載のレベルシフト回路。
【請求項７】
前記第１のトランジスタ対の一方のトランジスタのドレインに接続する第１の出力端子を備えることを特徴とする請求項１乃至６のいずれか一に記載のレベルシフト回路。
【請求項８】
前記第１のトランジスタ対の他方のトランジスタのドレインに接続する第２の出力端子を備えることを特徴とする請求項７記載のレベルシフト回路。
【請求項９】
前記第２のトランジスタ対の一方のトランジスタのソースに接続する第３の出力端子を備えることを特徴とする請求項１乃至８のいずれか一に記載のレベルシフト回路。
【請求項１０】
前記第２のトランジスタ対の他方のトランジスタのソースに接続する第４の出力端子を備えることを特徴とする請求項９に記載のレベルシフト回路。
【請求項１１】
スイッチ回路と、
前記入力ノード対が第３の電源および前記第１の電源の電位間で駆動される請求項１乃至３記載のいずれか一に記載のレベルシフト回路とを備え、
前記スイッチ回路は、制御端が前記レベルシフト回路によって前記第３または第２の電源の電位に駆動されるポート選択回路。
【請求項１２】
アンテナと、
送信回路および受信回路と、
請求項１１記載のポート選択回路とを備え、
前記スイッチ回路は、一端を前記アンテナに接続し、他端を前記送信回路および受信回路のいずれかまたは双方に接続する携帯無線端末装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レベルシフト回路に関し、入力信号の振幅を変換して出力するレベルシフト回路に関する。
【背景技術】
【０００２】
従来、異なる電源電圧で動作する回路間を結ぶインタフェース回路として、様々な形式のレベルシフト回路が用いられる。従来技術による構成の一例として、特許文献１に図６として記載されている回路に相当する回路図を図１３に示す。この回路の入力信号ＩＮ、ＩＮＢはディジタル信号であり、そのハイレベル、ローレベルとも０Ｖ以上の電圧範囲にある。出力信号ｏｕｔ、ｏｕｔＢは、正負の電圧範囲を取る。図１３において、入力ノードｉｎ、ｉｎＢに繋がるＰ型のＭＯＳトランジスタＭ１１、Ｍ１２をそれぞれオン、オフとしたときの各ＭＯＳトランジスタの状態とノード電位を図１４に示す。入力ノードｉｎ、ｉｎＢに与えられる電圧Ｖ１、０である信号が、出力端子ｏｕｔ、ｏｕｔＢには電圧Ｖ１、Ｖ２である正負の電圧レベルを取る信号に変換される。また、この状態では、縦積みに接続されているＭＯＳトランジスタ群のうちの最低１つがオフ状態にあるため、貫通電流が流れない。かつ各ＭＯＳトランジスタのゲート、ソース、ドレインのうちの任意の２端子間に掛かる電圧は、最大でも電圧Ｖ１、｜Ｖ２｜よりも小さく収まっている。即ち、この回路は、出力電圧振幅がＶ１＋｜Ｖ２｜であるにも関わらず、それよりも小さい電圧Ｖ１、｜Ｖ２｜を扱えるだけの耐圧を持つＭＯＳトランジスタで構成することができる。また、直流信号も伝達する回路であるので、電源立ち上げ時から、入力信号に応じた出力状態が得られる。
【０００３】
また、特許文献２には、トランジスタのソース・ドレイン間電圧を低減し、耐圧を緩和したレベルシフト回路が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第３１７６３３９号公報
【特許文献２】特開２００８−１９９１５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下の分析は本発明において与えられる。
【０００６】
ところで、図１３に示す回路は、入力信号切替時において縦積みのＭＯＳトランジスタ群に流れる貫通電流が、通常のＣＭＯＳ回路のそれよりも長時間流れる。このことを図１５を用いて説明する。図１５は、図１４の状態から、ＭＯＳトランジスタＭ１１をオン→オフに、ＭＯＳトランジスタＭ１２をオフ→オンに、それぞれ変化させたときの回路の状態の変化を示している。変化した状態では、ＭＯＳトランジスタＭ１２、Ｍ４、Ｍ５、Ｍ６が同時にオンになる為、通常のＣＭＯＳ回路に比べ大きな貫通電流が流れる。この状態は、ＭＯＳトランジスタＭ２、Ｍ３の接続ノードの電位が充分に下がるまで継続する。しかしながら、ＭＯＳトランジスタＭ２、Ｍ３は、共にオフ状態にあることから、この接続ノードの電位は、ＭＯＳトランジスタＭ２、Ｍ３のサブスレッショルド電流の差分によってゆっくりと変化する。この結果、通常のＣＭＯＳ回路に比べ長い時間にわたり貫通電流が流れ続けてしまうことになる。
【０００７】
このようなレベルシフト回路の応用例として、ＲＦ信号切替用のＣＭＯＳスイッチＩＣに適用する場合について説明する。携帯電話などのアンテナ切替スイッチとして用いられるＣＭＯＳスイッチＩＣでは、外部から供給される正の電源電圧でチャージポンプ回路を動作させ、正の電圧Ｖ１と、負の電圧Ｖ２を生成する。スイッチの選択状態に応じて、オン状態にするスイッチ用のトランジスタのゲートにはＶ１を、オフ状態にするスイッチ用のトランジスタのゲートにはＶ２を、それぞれ給電する。図１３のレベルシフト回路は、外部から与えられるスイッチ切替制御信号を、スイッチ用のトランジスタのゲートに供給するハイレベルがＶ１、ローレベルがＶ２の信号に変換する為に用いることができる。
【０００８】
以上の構成では、スイッチの選択ポート切り替え時に、図１５で説明した貫通電流が流れる。ここで、ＣＭＯＳスイッチＩＣでは、消費電流を削減するために、これらのチャージポンプ回路の電流供給能力は最小限とされる。したがって、貫通電流はチャージポンプ出力電圧の低下を招くことになる。この結果、チャージポンプ出力電圧の回復時間の分だけ、スイッチの切替動作時間が長くなってしまう。
【課題を解決するための手段】
【０００９】
本発明の１つのアスペクト（側面）に係るレベルシフト回路は、それぞれのソースを入力ノード対にそれぞれ接続し、それぞれのゲートを共通に第１の電源に接続する第１導電型の第１のトランジスタ対と、それぞれのドレインを第１のトランジスタ対のそれぞれのドレインに接続し、それぞれのゲートを共通に第１の電源に接続する第２導電型の第２のトランジスタ対と、それぞれのドレインを第２のトランジスタ対のそれぞれのソースに接続し、ゲートおよびドレインをそれぞれ襷掛けに接続し、それぞれのソースを共通に第２の電源に接続する第２導電型の第３のトランジスタ対と、一端を入力ノード対にそれぞれ接続し、他端を第３のトランジスタ対のそれぞれのドレインに接続する容量素子対と、を備える。
【００１０】
本発明の他のアスペクト（側面）に係るレベルシフト回路は、それぞれのソースを入力ノード対にそれぞれ接続し、それぞれのゲートを共通に第１の電源に接続する第１導電型の第１のトランジスタ対と、それぞれのドレインを第１のトランジスタ対のそれぞれのドレインに接続し、それぞれのゲートを共通に第１の電源に接続する第２導電型の第２のトランジスタ対と、それぞれのドレインを第２のトランジスタ対のそれぞれのソースに接続し、ゲートおよびドレインをそれぞれ襷掛けに接続する第２導電型の第３のトランジスタ対と、一端を入力ノード対にそれぞれ接続し、他端を第３のトランジスタ対のそれぞれのドレインに接続する容量素子対と、一端を、第３のトランジスタ対のそれぞれのソースに共通に接続し、他端を第２の電源に接続する抵抗素子と、を備える。
【００１１】
本発明の別のアスペクト（側面）に係るレベルシフト回路は、それぞれのソースを入力ノード対にそれぞれ接続し、それぞれのゲートを共通に第１の電源に接続する第１導電型の第１のトランジスタ対と、それぞれのドレインを第１のトランジスタ対のそれぞれのドレインに接続し、それぞれのゲートを共通に第１の電源に接続する第２導電型の第２のトランジスタ対と、それぞれのドレインを第２のトランジスタ対のそれぞれのソースに接続し、ゲートおよびドレインをそれぞれ襷掛けに接続する第２導電型の第３のトランジスタ対と、一端を入力ノード対にそれぞれ接続し、他端を第３のトランジスタ対のそれぞれのドレインに接続する容量素子対と、ドレインを第３のトランジスタ対のそれぞれのソースに共通に接続し、ソースを第２の電源に接続する第２導電型の第３のトランジスタと、を備える。
【発明の効果】
【００１２】
本発明によれば、入力信号切り替え時の時間を短くすることができる。したがって、入力信号切り替えに伴って回路に流れる貫通電流が低減される。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施形態に係るレベルシフト回路の回路図である。
【図２】本発明の第１の実施形態に係るレベルシフト回路における電圧変化を示す図である。
【図３】本発明の第１の実施形態に係るレベルシフト回路の各部の電圧波形を模式的に示す図である。
【図４】従来のレベルシフト回路の各部の電圧波形を模式的に示す図である。
【図５】本発明の第２の実施形態に係るレベルシフト回路の回路図である。
【図６】本発明の第３の実施形態に係るレベルシフト回路の回路図である。
【図７】本発明の第４の実施形態に係るレベルシフト回路の回路図である。
【図８】本発明の第５の実施形態に係るレベルシフト回路の回路図である。
【図９】本発明の第５の実施形態に係るレベルシフト回路における電圧変化を示す図である。
【図１０】本発明の第６の実施形態に係るレベルシフト回路の回路図である。
【図１１】本発明の第７の実施形態に係るレベルシフト回路の回路図である。
【図１２】本発明の第８の実施形態に係るレベルシフト回路の回路図である。
【図１３】従来のレベルシフト回路の回路図である。
【図１４】従来のレベルシフト回路における一状態を示す図である。
【図１５】従来のレベルシフト回路における電圧変化を示す図である。
【図１６】本発明の第９の実施形態に係るレベルシフト回路の回路図である。
【図１７】本発明の第９の実施形態に係るレベルシフト回路における電圧変化を示す図である。
【図１８】本発明の第９の実施形態に係るレベルシフト回路の各部の電圧波形を模式的に示す図である。
【図１９】本発明の第１０の実施形態に係るレベルシフト回路の回路図である。
【図２０】本発明の第１１の実施形態に係るレベルシフト回路の回路図である。
【図２１】本発明の第１２の実施形態に係るレベルシフト回路の回路図である。
【図２２】本発明の実施形態のレベルシフト回路を適用したポート選択回路の一構成を示す図である。
【図２３】本発明の実施形態のレベルシフト回路を適用したポート選択回路の他の構成を示す図である。
【図２４】本発明の実施形態のレベルシフト回路を適用したポート選択回路の別の構成を示す図である。
【図２５】本発明の実施形態のレベルシフト回路を適用したポート選択回路のさらに別の構成を示す図である。
【図２６】本発明の実施形態のレベルシフト回路を適用した携帯無線端末装置の構成を示す図である。
【発明を実施するための形態】
【００１４】
以下、本発明を実施するための形態について、概説する。なお、以下の概説に付記した図面参照符号は、専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
【００１５】
本発明の一つの好ましい形態に係るレベルシフト回路は、それぞれのソースを入力ノード対（図１のｉｎ、ｉｎＢ）にそれぞれ接続し、それぞれのゲートを共通に第１の電源（図１のＧＮＤ）に接続する第１導電型の第１のトランジスタ対（図１のＭ１、Ｍ４）と、それぞれのドレインを第１のトランジスタ対のそれぞれのドレインに接続し、それぞれのゲートを共通に第１の電源に接続する第２導電型の第２のトランジスタ対（図１のＭ２、Ｍ５）と、それぞれのドレインを第２のトランジスタ対のそれぞれのソースに接続し、ゲートおよびドレインをそれぞれ襷掛けに接続し、それぞれのソースを共通に第２の電源（図１のＶ２）に接続する第２導電型の第３のトランジスタ対（図１のＭ３、Ｍ６）と、一端を入力ノード対にそれぞれ接続し、他端を第３のトランジスタ対のそれぞれのドレインに接続する容量素子対（図１のＣ１、Ｃ２）と、を備える。
【００１６】
レベルシフト回路において、抵抗素子（図１６のＲ１）をさらに備え、第３のトランジスタ対は、それぞれのソースを共通に抵抗素子を介して第２の電源に接続するようにしてもよい。
【００１７】
レベルシフト回路において、電流源として機能する第２導電型の第３のトランジスタ（図１９のＭ５０１）をさらに備え、第３のトランジスタ対は、それぞれのソースを共通に第３のトランジスタを介して第２の電源に接続するようにしてもよい。
【００１８】
レベルシフト回路において、ゲートを第１のトランジスタ対の一方のトランジスタのドレインに接続し、ソースを第２のトランジスタ対の一方のトランジスタのソースに接続し、ドレインを第１の電源に接続する第２導電型の第１のトランジスタ（図８のＭ７）をさらに備えるようにしてもよい。
【００１９】
レベルシフト回路において、ゲートを第１のトランジスタ対の他方のトランジスタのドレインに接続し、ソースを第２のトランジスタ対の他方のトランジスタのソースに接続し、ドレインを第１の電源に接続する第２導電型の第２のトランジスタ（図８のＭ８）をさらに備えるようにしてもよい。
【００２０】
レベルシフト回路において、それぞれのドレインを第２のトランジスタ対のそれぞれのソースに接続し、ゲートおよびドレインをそれぞれ襷掛けに接続し、それぞれのソースを共通に第１の電源に接続する第１導電型の第４のトランジスタ対（図１２のＭ９、Ｍ１０）をさらに備えるようにしてもよい。
【００２１】
レベルシフト回路において、第１のトランジスタ対の一方のトランジスタのドレインに接続する第１の出力端子（図１のｏｕｔ）を備えるようにしてもよい。
【００２２】
レベルシフト回路において、第１のトランジスタ対の他方のトランジスタのドレインに接続する第２の出力端子（図１のｏｕｔＢ）を備えるようにしてもよい。
【００２３】
レベルシフト回路において、第２のトランジスタ対の一方のトランジスタのソースに接続する第３の出力端子（図１１のｏｕｔ１）を備えるようにしてもよい。
【００２４】
レベルシフト回路において、第２のトランジスタ対の他方のトランジスタのソースに接続する第４の出力端子（図１１のｏｕｔ１Ｂ）を備えるようにしてもよい。
【００２５】
以上のようなレベルシフト回路によれば、入力信号切替時の貫通電流とその流れる時間を削減することができる。その理由は、第１の電源の電位で動作する入力ノード対と、第２の電源の電位で動作する第３のトランジスタ対のクロスカップル部（ゲートおよびドレインにおけるそれぞれの襷掛け接続部）との間を容量素子対によって結合し、入力信号が変化した際にクロスカップル部の状態も即座に変化させる構成としている為である。
【００２６】
また、高耐圧ＭＯＳトランジスタを用いることなく、レベルシフト回路を構成することができる。その理由は、第１のトランジスタ対の１段と、第２および第３のトランジスタ対の２段とを縦積み接続した基本構成を有することで、それぞれのソース−ドレイン間に掛かる電圧を低く抑えつつ、合計ではデバイス耐圧を超えるような電圧を処理できる為である。
【００２７】
さらに、回路立ち上げ時から、入力信号の状態に応じた出力を得ることができる。その理由は、第１のトランジスタ対の１段と、第２および第３のトランジスタ対の２段とを縦積み接続した構成を有することで、入力から出力への伝達係数が直流においてもゼロにならない為である。
【００２８】
以下、より具体的な実施の形態に即し、図面を参照して詳しく説明する。なお、以下の記述において、Ｐ型のＭＯＳトランジスタおよびＮ型のＭＯＳトランジスタを単にＭＯＳトランジスタとして記述する場合がある。また、端子、ノード、これらにおける信号に関し、同一の符号を割り当てることがある。
【００２９】
［実施形態１］
図１は、本発明の第１の実施形態に係るレベルシフト回路の回路図である。図１において、図１３と同一の符号は、同一物を表す。レベルシフト回路は、Ｐ型のＭＯＳトランジスタＭ１、Ｍ４、Ｍ１１、Ｍ１２、Ｎ型のＭＯＳトランジスタＭ２、Ｍ３、Ｍ５、Ｍ６、容量素子Ｃ１、Ｃ２を備える。ＭＯＳトランジスタＭ１（Ｍ４）は、ゲートを接地ＧＮＤに接続し、ソースを入力ノードｉｎ（ｉｎＢ）とする。ＭＯＳトランジスタＭ２（Ｍ５）は、ゲートを接地ＧＮＤに接続し、ドレインをＭＯＳトランジスタＭ１（Ｍ４）のドレインに接続すると共に出力端子ｏｕｔ（ｏｕｔＢ）に接続し、ソースをＭＯＳトランジスタＭ３（Ｍ６）のドレインに接続する。ＭＯＳトランジスタＭ３（Ｍ６）は、ゲートをＭＯＳトランジスタＭ６（Ｍ３）のドレインに接続し、ソースを第２の電源Ｖ２に接続する。ＭＯＳトランジスタＭ１１（Ｍ１２）は、ゲートを入力端子ＩＮ（ＩＮＢ）に接続し、ソースを第１の電源Ｖ１に接続し、ドレインを入力ノードｉｎ（ｉｎＢ）に接続する。容量素子Ｃ１（Ｃ２）は、一端を入力ノードｉｎ（ｉｎＢ）に接続し、他端をＭＯＳトランジスタＭ３（Ｍ６）のドレインに接続する。
【００３０】
このような回路構成において、入力ノードｉｎ、ｉｎＢには、ハイレベルがＶ１かそれ以下の電圧、ローレベルが０Ｖかそれ以上の電圧で、ハイレベル電圧がローレベル電圧よりも高い信号が入力される。なお、接地ＧＮＤは、零電位であって、電源Ｖ１は正の電圧が供給され、電源Ｖ２は負の電圧が供給される。
【００３１】
図２に、入力ノードｉｎの電圧がＶ１→０に、入力ノードｉｎＢの電圧が０→Ｖ１へ変化したときの様子を示す。なお、説明を簡略化するために、ＭＯＳトランジスタのゲート容量の値等は、容量素子Ｃ１、Ｃ２の容量値よりも充分小さく、従って容量素子Ｃ１、Ｃ２の一端に与えられる電位変化は、そのまま減衰することなく、容量素子Ｃ１、Ｃ２の他端に反映されるものとする。容量素子Ｃ１、Ｃ２が存在することで、入力ノードの電圧を変化させると同時に、ＭＯＳトランジスタＭ２、Ｍ３の接続ノード、ＭＯＳトランジスタＭ５、Ｍ６の接続ノードの電位も同様に変化する。このため入力信号を変化させると同時に、ＭＯＳトランジスタＭ２、Ｍ３のオフ→オン、ＭＯＳトランジスタＭ５、Ｍ６のオン→オフの切り替わりが生じる。この結果、貫通電流の流れる時間を短くし、貫通電流の値（時間的平均値）を小さくすることができる。また、電源投入時の動作については、図１３の従来回路と同様であるため、入力ノードｉｎ、ｉｎＢへの入力状態に応じた出力信号ｏｕｔ、ｏｕｔＢが得られる状態に変化する。
【００３２】
次に、レベルシフト回路の各部の電圧波形について具体的に説明する。図３は、本発明の第１の実施形態に係るレベルシフト回路の各部の電圧波形を模式的に示す図である。図３において、入力ノードｉｎの電圧がＶ１→０、すなわちＨレベル→Ｌレベルに変化した場合、ＭＯＳトランジスタＭ１のゲート・ソース間電位ＶｇｓＭ１が上昇し、ＭＯＳトランジスタＭ１はオンからオフ状態に変化する。同時に入力ノードｉｎの電圧変化は、容量素子Ｃ１を介して、ＭＯＳトランジスタＭ６のゲートに直接伝達される。したがって、ＭＯＳトランジスタＭ６のゲート・ソース間電位ＶｇｓＭ１が瞬時に下降し、ＭＯＳトランジスタＭ６はオンからオフ状態に即時に変化する。
【００３３】
また、入力ノードｉｎＢの電圧が０→Ｖ１、すなわちＬレベル→Ｈレベルに変化した場合、ＭＯＳトランジスタＭ４のゲート・ソース間電位ＶｇｓＭ４が下降し、ＭＯＳトランジスタＭ４はオフからオン状態に変化する。同時に入力ノードｉｎＢの電圧変化は、容量素子Ｃ２を介して、ＭＯＳトランジスタＭ３のゲートに直接伝達される。したがって、ＭＯＳトランジスタＭ３のゲート・ソース間電位ＶｇｓＭ３が瞬時に上昇し、ＭＯＳトランジスタＭ３はオフからオン状態に即時に変化する。
【００３４】
以上示したように、本発実施形態に係るレベルシフト回路によれば、図１３に示した従来技術に比べ、入力ノードｉｎ、ｉｎＢの電圧変化に伴ってＭＯＳトランジスタＭ３、Ｍ６のオン・オフが瞬時に変化し、入力信号切り替え時の時間を極めて短くすることができる。したがって、入力信号切替時に生じる貫通電流を大幅に削減することができる。また、図１３に示した従来技術と同様、高耐圧ＭＯＳトランジスタを用いることなく、レベルシフト回路を構成することができる。更に、回路立ち上げ時から、入力信号の状態に応じた出力を得ることができる。
【００３５】
以上述べた動作を実現する上で、最も重要なことは、容量素子Ｃ１、Ｃ２のそれぞれの一端がそれぞれの入力ノードｉｎ、ｉｎＢに接続され、それぞれの他端がＭＯＳトランジスタＭ２、Ｍ３の接続ノード、ＭＯＳトランジスタＭ５、Ｍ６の接続ノードにそれぞれ接続されていることである。このような容量素子の接続構成を採ることで、入力信号の変化が容量素子Ｃ１、Ｃ２を介して、ＭＯＳトランジスタＭ２、Ｍ３の接続ノード、ＭＯＳトランジスタＭ５、Ｍ６の接続ノードにそれぞれ直接伝達される。
【００３６】
このことを説明するための反例として、容量素子Ｃ１、Ｃ２のそれぞれの一端が出力端子ｏｕｔ、ｏｕｔＢにそれぞれ接続され、それぞれの他端がＭＯＳトランジスタＭ２、Ｍ３の接続ノード、ＭＯＳトランジスタＭ５、Ｍ６の接続ノードにそれぞれ接続されている場合を考えてみる。この場合のレベルシフト回路は、特許文献２の図４に示される回路を変形にしたものに相当する。
【００３７】
このレベルシフト回路の各部の波形に関し図４に模式的に示す。図４において、入力ノードｉｎの電圧がＶ１→０、すなわちＨレベル→Ｌレベルに変化した場合、ＭＯＳトランジスタＭ１のゲート・ソース間電位ＶｇｓＭ１が上昇し、ＭＯＳトランジスタＭ１はオンからオフ状態に変化する。この場合、図１５で説明した通り、出力端子ｏｕｔに接続されるＭＯＳトランジスタＭ１、Ｍ２は、共に一時オフの状態にある。従って、出力端子ｏｕｔの出力電位に対応するＭＯＳトランジスタＭ２のゲート・ソース間電位ＶｇｓＭ２およびＭＯＳトランジスタＭ３のゲート・ソース間電位ＶｇｓＭ３の上昇は、共にオフ状態にあるＭＯＳトランジスタＭ１、Ｍ２のリーク電流による極めてゆっくりとしたものにしかならない。そして、ＶｇｓＭ１、ＶｇｓＭ２が閾値に達しＭＯＳトランジスタＭ１、Ｍ２がオン状態となって初めてＭＯＳトランジスタＭ５、Ｍ６をオフ状態とする。
【００３８】
したがって、ＭＯＳトランジスタＭ４、Ｍ５、Ｍ６がオン状態にある時間が長く、この間に貫通電流が流れ続けることになる。このように、特許文献２の図４に相当する接続構成では、容量素子Ｃ１を介しての、ＭＯＳトランジスタＭ２、Ｍ３の接続ノード電位の高速な切り替わりは、生じない。よって、図１５で説明した従来技術による構成の問題点は、解決されないことになる。
【００３９】
［実施形態２］
図５は、本発明の第２の実施形態に係るレベルシフト回路の回路図である。図５において、図１と同一の符号は、同一物を表す。本実施形態のレベルシフト回路は、図１に示した回路にＮ型のＭＯＳトランジスタＭ１３、Ｍ１４をさらに備える。ＭＯＳトランジスタＭ１３（Ｍ１４）は、ゲートを入力端子ＩＮ（ＩＮＢ）に接続し、ソースを接地ＧＮＤに接続し、ドレインを入力ノードｉｎ（ｉｎＢ）に接続する。このようなＭＯＳトランジスタＭ１３（Ｍ１４）は、ＭＯＳトランジスタＭ１１（Ｍ１２）とＣＭＯＳインバータ回路を構成する。
【００４０】
本実施形態のレベルシフト回路は、第１の実施形態と、入力ノードｉｎ、ｉｎＢに与える信号を、ＣＭＯＳインバータ回路で与えている点で異なる。しかし、レベルシフト回路のコアとなる部分、即ち入力ノードｉｎ、ｉｎＢから出力端子ｏｕｔ、ｏｕｔＢへ至る部分については、図１に示した回路と同一の構成である。従って、得られる効果も、第一の実施形態と同一である。このように、入力ノードｉｎ、ｉｎＢに接続される前段回路の形式を変更しても、本願発明のレベルシフト回路により得られる効果に変化はない。
【００４１】
なお、前段回路は、入力ノードｉｎ、ｉｎＢを０〜Ｖ１の電圧で直接駆動することができる回路であればよく、ＭＯＳトランジスタやＣＭＯＳインバータ回路に限定されないことは言うまでもない。
【００４２】
［実施形態３］
図６は、本発明の第３の実施形態に係るレベルシフト回路の回路図である。本実施形態のレベルシフト回路は、図１に示した第１の実施形態における全てのＮ型のＭＯＳトランジスタＭ２、Ｍ３、Ｍ５、Ｍ６をそれぞれＰ型のＭＯＳトランジスタＭ２ａ、Ｍ３ａ、Ｍ５ａ、Ｍ６ａで置き換え、全てのＰ型のＭＯＳトランジスタＭ１、Ｍ４、Ｍ１１、Ｍ１２をそれぞれＮ型のＭＯＳトランジスタＭ１ａ、Ｍ４ａ、Ｍ１１ａ、Ｍ１２ａで置き換えた回路である。さらに、正の電圧Ｖ１の供給ラインを負の電圧Ｖ１ａの供給ラインで置き換え、負の電圧Ｖ２の供給ラインを正の電圧Ｖ２ａの供給ラインで置き換えたものである。なお、図６では、正の電圧Ｖ２ａの供給ラインが図の上に来るように上下を反転させて描かれている。
【００４３】
本実施形態のレベルシフト回路は、負の電源電圧で動作する回路から、正、負の電源電圧で動作する回路に信号を伝送することができる。かつ、本発明の第１の実施形態で得られるのと同じ効果が得られる。即ち、従来技術に比べ、入力信号切替時の貫通電流とその流れる時間を削減することができる。また、高耐圧ＭＯＳトランジスタを用いることなく、レベルシフト回路を構成することができる。さらに、回路立ち上げ時から、入力信号の状態に応じた出力を得ることができる。
【００４４】
このようにＮ型のＭＯＳトランジスタ、Ｐ型のＭＯＳトランジスタをそれぞれ入れ替え、同時に各電源供給ラインに与える電圧の正負を反転させても、同様の効果が得られる。このことは、以下に説明する全ての実施形態についても同様に成り立つ。
【００４５】
［実施形態４］
図７は、本発明の第４の実施形態に係るレベルシフト回路の回路図である。図７において、図５と同一の符号は同一物を表す。本実施形態のレベルシフト回路は、図５に示した第２の実施形態の構成から、出力の取り出し箇所を出力端子ｏｕｔ１、ｏｕｔ１Ｂに変更したものである。出力端子ｏｕｔ１（ｏｕｔ１Ｂ）は、ＭＯＳトランジスタＭ３（Ｍ６）のドレインに接続される。
【００４６】
このような構成によれば、出力端子ｏｕｔ１、ｏｕｔ１Ｂからは、ＧＮＤ（０Ｖ）をハイレベル、Ｖ２をローレベルとする信号が得られる。入力信号は、Ｖ１をハイレベル、０Ｖをローレベルとする信号であるので、この回路はレベルシフト回路として機能する。
【００４７】
また、これまでに述べた他の実施形態で得られるのと同じ効果が得られる。即ち、従来技術に比べ、入力信号切替時の貫通電流とその流れる時間を削減することができる。また、高耐圧ＭＯＳトランジスタを用いることなく、レベルシフト回路を構成することができる。さらに、回路の立ち上げ時から、入力信号の状態に応じた出力を得ることができる。
【００４８】
［実施形態５］
図８は、本発明の第５の実施形態に係るレベルシフト回路の回路図である。図８において、図７と同一の符号は同一物を表す。本実施形態のレベルシフト回路は、図７に示した第４の実施形態のレベルシフト回路に、Ｎ型のＭＯＳトランジスタＭ７、Ｍ８を追加したものである。ＭＯＳトランジスタＭ７（Ｍ８）は、ドレインを接地ＧＮＤに接続し、ゲートをＭＯＳトランジスタＭ１（Ｍ４）のドレインに接続し、ソースをＭＯＳトランジスタＭ３（Ｍ６）のドレインに接続する。
【００４９】
ここで、ＭＯＳトランジスタＭ７、Ｍ８の役割について理解する為に、入力ノードｉｎがハイレベル（電位Ｖ１）の状態を図９に示す。この場合、ＭＯＳトランジスタＭ２、Ｍ３はオフ状態、ＭＯＳトランジスタＭ７がオン状態となることで、出力端子ｏｕｔ１は、ハイレベル（０Ｖ）、かつローインピーダンスの状態になる。これに対し、図７の構成では、出力端子ｏｕｔ１にソース、ドレインが繋がるＭＯＳトランジスタＭ２、Ｍ３は、オフ状態にあり、かつＭＯＳトランジスタＭ７が存在しない。従って、出力端子ｏｕｔ１には、ほぼハイレベル（０Ｖ）の信号が現れるが、インピーダンスは高い状態、即ち駆動力が小さい状態となる。
【００５０】
すなわち、第５の実施形態の回路は、第４の実施形態に対し、出力がハイレベル（０Ｖ）の時のインピーダンスを下げる、即ち出力の駆動力を大きく取れるという効果を有する。また、第４の実施形態でも実現されていた、高耐圧ＭＯＳトランジスタを用いることなく、レベルシフト回路を構成することができ、従来技術に比べ、入力信号切替時の貫通電流とその流れる時間を削減することができる。さらに、回路の立ち上げ時から、入力信号の状態に応じた出力を得られる、という効果も併せて得られる。
【００５１】
［実施形態６］
図１０は、本発明の第６の実施形態に係るレベルシフト回路の回路図である。図１０において、図８と同一の符号は同一物を表す。本実施形態のレベルシフト回路は、図８に示した第５の実施形態の構成から、ＭＯＳトランジスタＭ８および出力端子ｏｕｔ１Ｂを取り除いたものである。出力として出力端子ｏｕｔ１のみが必要とされる場合は、このような構成で第５の実施形態で得られたのと同じ効果が得られる。
【００５２】
［実施形態７］
図１１は、本発明の第７の実施形態に係るレベルシフト回路の回路図である。図１１において、図７と同一の符号は同一物を表す。本実施形態のレベルシフト回路は、図７に示した第４の実施形態の構成に対し、図１に示す出力端子ｏｕｔ、ｏｕｔＢを追加したものである。
【００５３】
このような構成によれば、出力端子ｏｕｔ、ｏｕｔＢからは、ハイレベルがＶ１、ローレベルがＶ２である信号が得られる。また、出力端子ｏｕｔ１、ｏｕｔ１Ｂからは、ハイレベルが０Ｖ、ローレベルがＶ２である信号が得られる。即ち、ハイレベルがＶ１、ローレベルが０Ｖの１組の入力信号から、異なる２組の信号レベルの信号を同時に得られる。
【００５４】
本実施形態のレベルシフト回路であっても、これまでに述べた他の実施形態で得られるのと同じ効果が得られる。即ち、高耐圧ＭＯＳトランジスタを用いることなく、レベルシフト回路を構成することができ、従来技術に比べ、入力信号切替時の貫通電流とその流れる時間を削減することができ、回路の立ち上げ時から、入力信号の状態に応じた出力を得ることができる。
【００５５】
［実施形態８］
図１２は、本発明の第８の実施形態に係るレベルシフト回路の回路図である。図１２において、図７と同一の符号は同一物を表す。本実施形態のレベルシフト回路は、図７に示した第４の実施形態のレベルシフト回路に、Ｐ型のＭＯＳトランジスタＭ９、Ｍ１０を追加したものである。ＭＯＳトランジスタＭ９（Ｍ１０）は、ソースを接地ＧＮＤに接続し、ゲートをＭＯＳトランジスタＭ６（Ｍ３）のドレインに接続し、ドレインをＭＯＳトランジスタＭ３（Ｍ６）のドレインに接続する。このようなＭＯＳトランジスタＭ９（Ｍ１０）は、ＭＯＳトランジスタＭ３（Ｍ６）とＣＭＯＳインバータ回路を構成する。したがって、出力インピーダンスを低く保って、図８のＭＯＳトランジスタＭ７、Ｍ８と同様に出力における駆動力を高めることができる。また、得られる効果も第５の実施形態と同様である。
【００５６】
［実施形態９］
図１６は、本発明の第９の実施形態に係るレベルシフト回路の回路図である。図１６において、図１と同一の符号は同一物を表す。本実施形態のレベルシフト回路は、図１に示した第１の実施形態のレベルシフト回路に、抵抗素子Ｒ１を追加したものである。抵抗素子Ｒ１は、一端をＭＯＳトランジスタＭ３、Ｍ６のソースに接続し、他端を第２の電源Ｖ２に接続する。
【００５７】
図１７に、入力ノードｉｎの電圧がＶ１→０に、入力ノードｉｎＢの電圧が０→Ｖ１へ変化したときの様子を示す。なお、説明を簡略化するために、ＭＯＳトランジスタのゲート容量の値等は、容量素子Ｃ１、Ｃ２の容量値よりも充分小さく、従って容量素子Ｃ１、Ｃ２の一端に与えられる電位変化は、そのまま減衰することなく、容量素子Ｃ１、Ｃ２の他端に反映されるものとする。容量素子Ｃ１、Ｃ２が存在することで、入力ノードの電圧を変化させると同時に、ＭＯＳトランジスタＭ２、Ｍ３の接続ノード、ＭＯＳトランジスタＭ５、Ｍ６の接続ノードの電位も同様に変化する。このため入力信号を変化させると同時に、ＭＯＳトランジスタＭ２、Ｍ３のオフ→オン、ＭＯＳトランジスタＭ５、Ｍ６のオン→オフの切り替わりが生じる。この結果、貫通電流の流れる時間を短くし、貫通電流の値（時間的平均値）を小さくすることができる。ここまでの動作は、図１、図２に示した第１の実施形態のレベルシフト回路のそれと同じである。
【００５８】
本実施形態では、以上述べたことに加えて更に、以下に述べる現象が生じる。前記貫通電流が抵抗素子Ｒ１を流れている間、抵抗素子Ｒ１の端子間には電圧ΔＶが発生する。この電圧の分だけ、ＭＯＳトランジスタＭ３、Ｍ６のソース電位は上昇する。このため、まずＭＯＳトランジスタＭ６のゲート・ソース間電位が減少するため、貫通電流の増加が抑制される。次にＭＯＳトランジスタＭ６は最初オン状態にあるため、そのソース電圧の上昇はドレインにも伝わり、結果ＭＯＳトランジスタＭ３のゲートが繋がるノードの電位上昇を助ける。即ち、ＭＯＳトランジスタＭ３がオフ状態からオン状態に変化するのを助ける。
【００５９】
以上の結果、容量素子Ｃ１、Ｃ２に加え、抵抗素子Ｒ１を設けることにより、貫通電流の流れる時間を更に短くし、貫通電流の値（時間的平均値）を小さくすることができる。
【００６０】
次に、レベルシフト回路の各部の電圧波形について具体的に説明する。図１８は、本発明の第９の実施形態に係るレベルシフト回路の各部の電圧波形を模式的に示す図である。図１８において、入力ノードｉｎの電圧がＶ１→０、すなわちＨレベル→Ｌレベルに変化した場合、ＭＯＳトランジスタＭ１のゲート・ソース間電位ＶｇｓＭ１が上昇し、ＭＯＳトランジスタＭ１はオンからオフ状態に変化する。同時に入力ノードｉｎの電圧変化は、容量素子Ｃ１を介して、ＭＯＳトランジスタＭ６のゲートに直接伝達される。したがって、ＭＯＳトランジスタＭ６のゲート・ソース間電位ＶｇｓＭ１が瞬時に下降し、ＭＯＳトランジスタＭ６はオンからオフ状態に即時に変化する。
【００６１】
また、入力ノードｉｎＢの電圧が０→Ｖ１、すなわちＬレベル→Ｈレベルに変化することで、ＭＯＳトランジスタＭ４のゲート・ソース間電位ＶｇｓＭ４が下降し、ＭＯＳトランジスタＭ４はオフからオン状態に変化する。同時に入力ノードｉｎＢの電圧変化は、容量素子Ｃ２を介して、ＭＯＳトランジスタＭ３のゲートに直接伝達される。したがって、ＭＯＳトランジスタＭ３のゲート・ソース間電位ＶｇｓＭ３が瞬時に上昇し、ＭＯＳトランジスタＭ３はオフからオン状態に即時に変化する。
【００６２】
更に、ＭＯＳトランジスタＭ４がオフからオン状態に変化してから、ＭＯＳトランジスタＭ６がオン状態からオフ状態に変化するまでの間には、僅かながら時間差が存在する。この時間の間、ＭＯＳトランジスタＭ４、Ｍ５、Ｍ６は同時にオン状態になり、貫通電流が流れる。この貫通電流は抵抗素子Ｒ１に流れ、抵抗素子Ｒ１の端子間電圧ＶＲ１が上昇する。このＶＲ１の上昇分だけ、ＭＯＳトランジスタＭ６のソース電位は上昇する。従ってＭＯＳトランジスタＭ６のゲート・ソース間電位は小さくなり、ＭＯＳトランジスタＭ６がオン状態からオフ状態に変化するのを助ける。更に貫通電流が流れる間はＭＯＳトランジスタＭ６はオン状態であるので、そのソース電位の上昇はドレインにも伝達される。これはＭＯＳトランジスタＭ６のドレインとＭＯＳトランジスタＭ３のゲートは接続されているので、このことはＭＯＳトランジスタＭ３がオフ状態からオン状態に変化するのを助ける。
【００６３】
以上述べた動作により、容量素子Ｃ１、Ｃ２を加えることにより、貫通電流の流れる時間の短縮と、貫通電流の値（時間的平均値）の削減という効果が得られる。抵抗素子Ｒ１は、これらの効果をさらに強める働きをする。
【００６４】
以上述べた、一端をＭＯＳトランジスタＭ３、Ｍ６のソースに、他端を第２の電源Ｖ２に接続する抵抗素子Ｒ１を追加することによる効果は、これまでに述べた他の実施形態についても同様に成り立つ。
【００６５】
［実施形態１０］
図１９は、本発明の第１０の実施形態に係るレベルシフト回路の回路図である。図９において、図１６と同一の符号は同一物を表す。本実施形態のレベルシフト回路は、図１６に示した第９の実施形態のレベルシフト回路の抵抗素子Ｒ１を、Ｎ型のＭＯＳトランジスタＭ５０１で置き換えたものである。このＭＯＳトランジスタＭ５０１のゲートにはバイアス電圧Ｖｂｉａｓを印加し、定電流源に近い動作をさせる。従って得られる効果も第１０の実施形態と同様である。
【００６６】
以上述べた、ドレインをＭＯＳトランジスタＭ３、Ｍ６のソースに、ソースを第２の電源Ｖ２に接続するＭＯＳトランジスタＭ５０１を追加することによる効果は、これまでに述べた他の実施形態についても同様に成り立つ。
【００６７】
［実施形態１１］
図２０は、本発明の第１１の実施形態に係るレベルシフト回路の回路図である。図２０において、図６と同一の符号は同一物を表す。本実施形態のレベルシフト回路は、図６に示した第３の実施形態のレベルシフト回路に、抵抗素子Ｒ１ａを追加したものである。抵抗素子Ｒ１ａの一端は、ＭＯＳトランジスタＭ３ａ、Ｍ６ａのソースに接続し、抵抗素子Ｒ１ａの他端は第２の電源Ｖ２ａに接続する。
【００６８】
本実施例は、図１６に示した構成をもとに、Ｎ型のＭＯＳトランジスタ、Ｐ型のＭＯＳトランジスタをそれぞれ入れ替え、同時に各電源供給ラインに与える電圧の正負を反転させた構成でもある。この場合にも同様の効果が得られる。
【００６９】
以上述べた、一端をＭＯＳトランジスタＭ３ａ、Ｍ６ａのソースに、他端を第２の電源Ｖ２ａに接続する抵抗素子Ｒ１ａを追加することによる効果は、これまでに述べた他の実施形態についても同様に成り立つ。
【００７０】
［実施形態１２］
図２１は、本発明の第１２の実施形態に係るレベルシフト回路の回路図である。図２１において、図２０と同一の符号は同一物を表す。本実施形態のレベルシフト回路は、図２０に示した第１１の実施形態のレベルシフト回路の抵抗素子Ｒ１ａを、Ｐ型のＭＯＳトランジスタＭ５０１ａで置き換えたものである。このＭＯＳトランジスタＭ５０１ａのゲートにはバイアス電圧Ｖｂｉａｓａを印加し、定電流源に近い動作をさせる。従って得られる効果も第１１の実施形態と同様である。
【００７１】
以上述べた、ドレインをＭＯＳトランジスタＭ３ａ、Ｍ６ａのソースに、ソースを第２の電源Ｖ２ａに接続するＭＯＳトランジスタＭ５０１ａを追加することによる効果は、これまでに述べた他の実施形態についても同様に成り立つ。
【００７２】
次に、上記のレベルシフト回路の適用例について説明する。図２２は、本発明の実施形態のレベルシフト回路を適用したポート選択回路の一構成を示す図である。図２２において、ポート選択回路は、インタフェース回路１１、電源回路１２、レベルシフト回路１３ａ、１３ｂ、１３ｃ、バッファ回路１４ａ、１４ｂ、１４ｃ、スイッチ回路１５ａ、１５ｂ、１５ｃ、電源端子ＶＤ、接地端子ＧＮＤ、ポート選択端子ＰＳ、コモン端子ＣＭＴ、ポート端子ＰＴａ、ＰＴｂ、ＰＴｃを備える。
【００７３】
インタフェース回路１１は、電圧Ｖ１（Ｖ２ａ）の電源端子ＶＤと接地端子ＧＮＤ間の電源で動作し、ポート選択端子ＰＳに与えられるポート選択信号を必要に応じてデコードし、レベルシフト回路１３ａ、１３ｂ、１３ｃの一つを駆動する。電源回路１２は、電源端子ＶＤと接地端子ＧＮＤの電源で動作し、接地より低い電圧Ｖ２（Ｖ１ａ）を生成して、レベルシフト回路１３ａ、１３ｂ、１３ｃ、バッファ回路１４ａ、１４ｂ、１４ｃに供給する。
【００７４】
レベルシフト回路１３ａ、１３ｂ、１３ｃは、それぞれバッファ回路１４ａ、１４ｂ、１４ｃを介してそれぞれスイッチ回路１５ａ、１５ｂ、１５ｃの開閉を、電圧Ｖ１（Ｖ２ａ）と電圧Ｖ２（Ｖ１ａ）間の電位によって制御する。スイッチ回路１５ａ、１５ｂ、１５ｃは、それぞれ一端をポート端子ＰＴａ、ＰＴｂ、ＰＴｃに接続し、他端を共通にコモン端子ＣＭＴに接続する。
【００７５】
レベルシフト回路１３ａ、１３ｂ、１３ｃの一つは、スイッチ回路１５ａ、１５ｂ、１５ｃの一つを短絡状態とする。短絡状態とされた一つのスイッチ回路は、対応するポート端子とコモン端子ＣＭＴ間を短絡する。より具体的には、図１、図５、図６、図１６、図１９、図２０、図２１において、端子ｏｕｔによってスイッチ回路の制御端を駆動する。この場合、端子ＩＮをＬレベル、端子ＩＮＢをＨレベルにすることで、端子ｏｕｔがＨレベルとなって、対応するスイッチ回路は、対応するポート端子とコモン端子ＣＭＴ間を短絡する。
【００７６】
図２３は、本発明の実施形態のレベルシフト回路を適用したポート選択回路の他の構成を示す図である。図２３において、図２２と同一の符号は同一物を表し、その説明を省略する。電源回路１２ａは、電源端子ＶＤと接地端子ＧＮＤ間の電源で動作し、電圧Ｖ１（Ｖ２ａ）および電圧Ｖ２（Ｖ１ａ）を生成して、レベルシフト回路１３ａ、１３ｂ、１３ｃ、バッファ回路１４ａ、１４ｂ、１４ｃの電源としてそれぞれに供給する。このような構成のポート選択回路は、図２２と同じように動作する。
【００７７】
図２４は、本発明の実施形態のレベルシフト回路を適用したポート選択回路の別の構成を示す図である。図２４において、図２３と同一の符号は同一物を表し、その説明を省略する。この構成例のポート選択回路では、インタフェース回路１１ａの電源が電源端子ＶＤ１から与えられ、電源回路１２ｂの電源が電源端子ＶＤ２から与えられる。電源回路１２ｂは、電源端子ＶＤ２と接地端子ＧＮＤ間の電源で動作し、電圧Ｖ１（Ｖ２ａ）および電圧Ｖ２（Ｖ１ａ）を生成して、レベルシフト回路１３ａ、１３ｂ、１３ｃ、バッファ回路１４ａ、１４ｂ、１４ｃにそれぞれ供給する。このような構成のポート選択回路は、図２３と同じように動作する。
【００７８】
図２５は、本発明の実施形態のレベルシフト回路を適用したポート選択回路のさらに別の構成を示す図である。図２５において、図２３と同一の符号は同一物を表し、その説明を省略する。この構成例のポート選択回路では、インタフェース回路１１ｂの電源が電源回路１２ｃから与えられ、電源回路１２ｃの電源が電源端子ＶＤから与えられる。電源回路１２ｃは、電源端子ＶＤと接地端子ＧＮＤ間の電源で動作し、電圧Ｖ１（Ｖ２ａ）および電圧Ｖ２（Ｖ１ａ）を生成して、レベルシフト回路１３ａ、１３ｂ、１３ｃ、バッファ回路１４ａ、１４ｂ、１４ｃにそれぞれ供給する。このような構成のポート選択回路は、図２３と同じように動作する。
【００７９】
以上述べた各要素は、一つの集積回路（ＩＣ）に集積化されていてもよいし、そうでなくてもよい。また、バッファ１４ａ、１４ｂ、１４ｃについては、これらを省いてレベルシフト回路１３ａ、１３ｂ、１３ｃでスイッチ回路１５ａ、１５ｂ、１５ｃを直接駆動するようにしてもよい。さらに、スイッチ回路１５ａ、１５ｂ、１５ｃを構成するＦＥＴ（Field effect transistor）にバックゲート端子を備え、バックゲート端子への給電切り替え用にレベルシフト回路を含む同様の構成の回路ブロックを用いることもできる。また、例えばコモン端子ＣＭＴが２つあるＤＰ３Ｔ（Double-Pole Triple Throw）スイッチや、ポート数の異なるスイッチ回路、非選択ポートを高周波的に接地するブランチを更に備えたスイッチ回路など、スイッチ部のトポロジが異なるスイッチ回路においても、本実施形態のレベルシフト回路を同様に用いることができる。
【００８０】
図２６は、本発明の実施形態のレベルシフト回路を適用した携帯無線端末装置の構成を示す図である。図２６において、携帯無線端末装置は、送信回路１６ａ〜１６ｄ、受信回路１７ａ〜１７ｄ、ダイプレクサ１８ａ、１８ｂ、ポート選択回路１９、アンテナ２０を備える。ここで、携帯無線端末装置は、アンテナと送受信回路に係る部分のみを示し、その他の回路は省略する。また、ポート切り替えや、各送信回路、受信回路のオンオフ制御の信号線は省略して描かれている。実際には、これらの制御を司るブロックが別途存在し、それらと各要素の間には、制御配線が設けられている。また電源、接地等の記載に関しても省略されているが、実際にはこれらも各ブロックに対し供給されるようになっている。
【００８１】
ポート選択回路１９は、図２２〜２５で示したような回路であって、ここでは６個のポート端子ＰＴ１〜ＰＴ６と６個のスイッチ回路を内蔵するＲＦ（Radio Frequency）スイッチとして動作する。コモン端子ＣＭＴは、アンテナ２０に接続され、ポート端子ＰＴ１〜ＰＴ６は、それぞれ送信回路１６ａ、受信回路１７ａ、送信回路１６ｂ、受信回路１７ｂ、ダイプレクサ１８ａの一端、ダイプレクサ１８ｂの一端に接続される。
【００８２】
ダイプレクサ１８ａ、１８ｂは、ＦＤＤ（Frequency Division Duplex）方式の携帯電話機などにおいて、送信と受信を同時に行うことができるように１本のアンテナを共用するための回路である。ダイプレクサ１８ａ、１８ｂは、それぞれ送信回路１６ｃおよび受信回路１７ｃと送信回路１６ｄおよび受信回路１７ｄとをポート選択回路１９に接続する。
【００８３】
ここで、ポート端子ＰＴ１〜ＰＴ４は、ＴＤＤ（Time Division Duplex）システム向けのポートであり、ポート端子ＰＴ５、ＰＴ６は、ＦＤＤシステム向けのポートである。ポート端子ＰＴ１、ＰＴ２と、ポート端子ＰＴ３、ＰＴ４とは、それぞれ互いに異なる周波数帯であったり、異なる通信方式のシステムに用いられる。ポート端子ＰＴ５、ＰＴ６も、それぞれ互いに異なる周波数帯であったり、異なる通信方式のシステムに用いられる。
【００８４】
なお、図２６は一つの構成例であって、対応するシステム数の違いや、端末が備えるアンテナ数の違いにより、スイッチのポート端子数、コモン端子の数には様々な組み合わせが考えられる。本実施形態におけるレベルシフト回路は、これらの組み合わせに依存せず、用いることができる。また、ＲＦスイッチというのは一つのＩＣであってもよいし、複数のＩＣからなるモジュールであってもよいし、複数の個別素子やＩＣからなるものであってもよい。
【００８５】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【００８６】
なお、本願において追加ないし修正した事項は、本願の出願日を基準日として取り扱われるべきものであるが、それにより優先権の基礎としての開示事項は、その優先日に基づく記載事項として一切影響を受けないものとし、パリ条約の優先権と同様の扱いを受けるべきものである。
【符号の説明】
【００８７】
ＩＮ、ＩＮＢ  入力端子
Ｃ１、Ｃ２  容量素子
Ｍ１〜Ｍ１４、Ｍ１ａ〜Ｍ６ａ、Ｍ１１ａ、Ｍ１２ａ、Ｍ５０１、Ｍ５０１ａ  ＭＯＳトランジスタ
ｏｕｔ、ｏｕｔＢ、ｏｕｔ１、ｏｕｔ１Ｂ  出力端子
Ｒ１、Ｒ１ａ  抵抗素子
１１、１１ａ、１１ｂ  インタフェース回路
１２、１２ａ、１２ｂ、１２ｃ  電源回路
１３ａ、１３ｂ、１３ｃ  レベルシフト回路
１４ａ、１４ｂ、１４ｃ  バッファ回路
１５ａ、１５ｂ、１５ｃ  スイッチ回路
１６ａ〜１６ｄ  送信回路
１７ａ〜１７ｄ  受信回路
１８ａ、１８ｂ  ダイプレクサ
１９  ポート選択回路
２０  アンテナ
ＣＭＴ  コモン端子
ＧＮＤ  接地端子
ＰＳ  ポート選択端子
ＰＴ１〜ＰＴ６、ＰＴａ、ＰＴｂ、ＰＴｃ  ポート端子
ＶＤ、ＶＤ１、ＶＤ２  電源端子
【図１】
2013179571.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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