(57)【要約】【課題】揮発性メモリのデータを不揮発性メモリに退避させることが可能で、動作の信頼性が高い半導体装置を提供する。【解決手段】例えば、第１及び第２のデータ保持部が設けられたＳＲＡＭと、第３及び第４のデータ保持部が設けられた不揮発性メモリと、を有し、第１のデータ保持部はトランジスタを介して第４のデータ保持部に電気的に接続され、第２のデータ保持部はトランジスタを介して第３のデータ保持部に電気的に接続され、前記ＳＲＡＭを動作させる際には前記トランジスタをオフし、前記ＳＲＡＭが動作しないときには、前記トランジスタをオンすることで前記ＳＲＡＭのデータ保持部のデータを不揮発性メモリに退避させる。前記ＳＲＡＭの復帰時にはプリチャージを行う。【選択図】図２
2013254945.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２のデータ保持部が設けられた第１の記憶回路と、第３及び第４のデータ保持部が設けられた第２の記憶回路と、を有し、
前記第１のデータ保持部は、第１のトランジスタを介してビット線に電気的に接続され、
前記第２のデータ保持部は、第２のトランジスタを介して反転ビット線に電気的に接続され、
前記第１及び第２のトランジスタには第１のワード線が電気的に接続され、
前記第３のデータ保持部は、第３のトランジスタを介して前記第２のデータ保持部に電気的に接続され、
前記第４のデータ保持部は、第４のトランジスタを介して前記第１のデータ保持部に電気的に接続され、
前記第３及び第４のトランジスタには第２のワード線が電気的に接続され、
前記第３及び第４のデータ保持部は、それぞれキャパシタの一方の電極に電気的に接続され、
前記キャパシタの他方の電極は、低電位電源線に電気的に接続されている複数の記憶素子がマトリクス状に配置され、
前記第１の記憶回路への電力の供給が停止される直前には、前記第１及び第２のデータ保持部のデータを前記第３及び第４のデータ保持部に退避させる手段と、
前記第１の記憶回路の復帰時には前記第１及び第２のデータ保持部をプリチャージした後に、前記第３及び第４のデータ保持部から前記第１及び第２のデータ保持部にデータを読み出す手段と、を有することを特徴とする半導体装置。
【請求項２】
第１及び第２のデータ保持部が設けられた第１の記憶回路と、第３のデータ保持部が設けられた第２の記憶回路と、を有し、
前記第１のデータ保持部は、第１のトランジスタを介してビット線に電気的に接続され、
前記第２のデータ保持部は、第２のトランジスタを介して反転ビット線に電気的に接続され、
前記第１及び第２のトランジスタには第１のワード線が電気的に接続され、
前記第３のデータ保持部は、第３のトランジスタを介して前記第２のデータ保持部に電気的に接続され、
前記第３のトランジスタには第２のワード線が電気的に接続され、
前記第３のデータ保持部は、キャパシタの一方の電極に電気的に接続され、
前記キャパシタの他方の電極は、低電位電源線に電気的に接続されている複数の記憶素子がマトリクス状に配置され、
前記第１の記憶回路への電力の供給が停止される直前には、前記第２のデータ保持部のデータを前記第３のデータ保持部に退避させる手段と、
前記第１の記憶回路の復帰時には前記第１及び第２のデータ保持部をプリチャージした後に、前記第３のデータ保持部から前記第２のデータ保持部にデータを読み出す手段と、を有することを特徴とする半導体装置。
【請求項３】
請求項１または請求項２において、
前記第１及び第２のデータ保持部のプリチャージは、高電位電源線の電位と低電位電源線の電位の中間値の電位とすることを特徴とする半導体装置。
【請求項４】
請求項３において、
前記低電位電源線の電位は接地電位であることを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか一において、
前記第１及び第２のトランジスタは、シリコン領域を有することを特徴とする半導体装置。
【請求項６】
請求項１乃至５のいずれか一において、
前記第３及び第４のトランジスタは、酸化物半導体領域を有することを特徴とする半導体装置。
【請求項７】
請求項１乃至６のいずれか一において、
前記第１及び第２のトランジスタ上に、前記第３及び第４のトランジスタを有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその駆動方法に関する。本明細書において、半導体装置とは、半導体素子自体または半導体素子を含むものをいい、このような半導体素子として、例えばトランジスタが挙げられる。従って、液晶表示装置及び記憶装置なども半導体装置に含まれる。
【背景技術】
【０００２】
揮発性メモリの一種として、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が広く知られている。また、例えば、特許文献１には、ＳＲＡＭのデータを外部のコンテキスト保持部に退避させ、消費電力を低減し、起動時間の短縮を図ることができる半導体集積回路が開示されている。
【０００３】
一方で、近年、半導体特性を示す金属酸化物（以下、酸化物半導体と呼ぶ。）が注目されている。酸化物半導体は、トランジスタに適用することができる（特許文献２及び特許文献３）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１０８４０２号公報
【特許文献２】特開２００７−１２３８６１号公報
【特許文献３】特開２００７−０９６０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一態様は、オフ電流の小さいトランジスタに電気的に接続されたデータ保持部と、該データ保持部に電気的に接続された揮発性メモリ（例えばＳＲＡＭ）と、を有する記憶装置（半導体装置）を提供することを課題とする。
【０００６】
また、本発明の一態様は、揮発性メモリのデータを不揮発性メモリに退避させることが可能で、動作の信頼性が高い記憶装置（半導体装置）を提供することを課題とする。
【課題を解決するための手段】
【０００７】
本発明の一態様は、第１の記憶回路のデータ保持部がトランジスタを介して第２の記憶回路のデータ保持部に電気的に接続されている半導体装置である。このような半導体装置を駆動するに際して、第１の記憶回路に電力供給されている間にはトランジスタをオフし、第１の記憶回路への電力供給を停止する前の退避動作時にトランジスタをオンする。電力を供給するか否かは、素子毎またはブロック毎に行う。そして、復帰時には、第１の記憶回路のデータ保持部にプリチャージを行う。
【０００８】
本発明の一態様は、第１及び第２のデータ保持部が設けられた第１の記憶回路と、第３及び第４のデータ保持部が設けられた第２の記憶回路と、を有し、第１のデータ保持部は、第１のトランジスタを介してビット線に電気的に接続され、第２のデータ保持部は、第２のトランジスタを介して反転ビット線に電気的に接続され、第１及び第２のトランジスタには第１のワード線が電気的に接続され、第３のデータ保持部は、第３のトランジスタを介して第２のデータ保持部に電気的に接続され、第４のデータ保持部は、第４のトランジスタを介して第１のデータ保持部に電気的に接続され、第３及び第４のトランジスタには第２のワード線が電気的に接続され、第３及び第４のデータ保持部は、それぞれキャパシタの一方の電極に電気的に接続され、キャパシタの他方の電極は、低電位電源線に電気的に接続されている複数の記憶素子がマトリクス状に配置され、第１の記憶回路への電力の供給が停止される直前には、第１及び第２のデータ保持部のデータを第３及び第４のデータ保持部に退避させる手段と、第１の記憶回路の復帰時には第１及び第２のデータ保持部をプリチャージした後に、第３及び第４のデータ保持部から第１及び第２のデータ保持部にデータを読み出す手段と、を有することを特徴とする半導体装置である。
【０００９】
本発明の一態様は、第１及び第２のデータ保持部が設けられた第１の記憶回路と、第３のデータ保持部が設けられた第２の記憶回路と、を有し、第１のデータ保持部は、第１のトランジスタを介してビット線に電気的に接続され、第２のデータ保持部は、第２のトランジスタを介して反転ビット線に電気的に接続され、第１及び第２のトランジスタには第１のワード線が電気的に接続され、第３のデータ保持部は、第３のトランジスタを介して第２のデータ保持部に電気的に接続され、第３のトランジスタには第２のワード線が電気的に接続され、第３のデータ保持部は、キャパシタの一方の電極に電気的に接続され、キャパシタの他方の電極は、低電位電源線に電気的に接続されている複数の記憶素子がマトリクス状に配置され、第１の記憶回路への電力の供給が停止される直前には、第２のデータ保持部のデータを第３のデータ保持部に退避させる手段と、第１の記憶回路の復帰時には第１及び第２のデータ保持部をプリチャージした後に、第３のデータ保持部から第２のデータ保持部にデータを読み出す手段と、を有することを特徴とする半導体装置である。
【００１０】
本発明の一態様に係る半導体装置において、第１及び第２のデータ保持部のプリチャージは、高電位電源線の電位と低電位電源線の電位の中間値の電位とすることが好ましい。
【００１１】
本発明の一態様に係る半導体装置において、低電位電源線の電位は接地電位である場合には、第１及び第２のデータ保持部をプリチャージする電位は、高電位電源線の電位Ｖｄｄと接地電位の電位差、すなわち高電位電源線の電位の半分であればよい。
【００１２】
本発明の一態様に係る半導体装置において、第１及び第２のトランジスタは、シリコン領域を有することが好ましい。
【００１３】
また、本発明の一態様に係る半導体装置において、第３及び第４のトランジスタは、酸化物半導体領域を有することが好ましい。
【００１４】
また、本発明の一態様に係る半導体装置において、第１及び第２のトランジスタ上に、第３及び第４のトランジスタを有することが好ましい。
【発明の効果】
【００１５】
オフ電流の小さいトランジスタに接続されたデータ保持部と、該データ保持部に接続された第１の記憶回路と、を有する記憶装置（半導体装置）を実現することができる。
【００１６】
第１の記憶回路のデータを第２の記憶回路に退避させることが可能で、動作の信頼性が高い記憶装置（半導体装置）を実現することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一態様である半導体装置を説明するブロック図。
【図２】本発明の一態様である半導体装置を説明する回路図。
【図３】本発明の一態様である半導体装置を説明する回路図。
【図４】本発明の一態様である半導体装置を説明する断面図。
【図５】本発明の一態様である半導体装置を説明する断面図。
【発明を実施するための形態】
【００１８】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１９】
（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置と、その駆動方法について説明する。
【００２０】
図１には、本発明の一態様である半導体装置として、記憶装置１００を示している。図１に示す記憶装置１００は、記憶素子部１０２と、第１の駆動回路１０４と、第２の駆動回路１０６と、を有する。
【００２１】
記憶素子部１０２には、記憶素子１０８がマトリクス状に複数配置されている。図１に示す例では、記憶素子部１０２には記憶素子１０８が５行６列に配置されている。
【００２２】
第１の駆動回路１０４及び第２の駆動回路１０６は、記憶素子１０８への信号の供給を制御し、読み取り時には記憶素子１０８からの信号を取得する。例えば、第１の駆動回路１０４をワード線駆動回路とし、第２の駆動回路１０６をビット線駆動回路とする。ただし、これに限定されず、第１の駆動回路１０４をビット線駆動回路とし、第２の駆動回路１０６をワード線駆動回路としてもよい。
【００２３】
なお、第１の駆動回路１０４及び第２の駆動回路１０６は、それぞれ記憶素子１０８と配線により電気的に接続されている。
【００２４】
記憶素子１０８は、揮発性メモリと、不揮発性メモリと、を有する。記憶素子１０８の具体的な回路構成の一例を図２に示す。図２に示す記憶素子１０８は、第１の記憶回路１１０と、第２の記憶回路１１２と、を有する。
【００２５】
第１の記憶回路１１０は、第１のトランジスタ１１４と、第２のトランジスタ１１６と、第３のトランジスタ１１８と、第４のトランジスタ１２０と、第５のトランジスタ１２２と、第６のトランジスタ１２４と、を有する。
【００２６】
まず、第１の記憶回路１１０の構成について説明する。第１のトランジスタ１１４のソース及びドレインの一方は、第１の端子１３０に電気的に接続され、第１のトランジスタ１１４のゲートは、第２の端子１３２に電気的に接続されている。第２のトランジスタ１１６のソース及びドレインの一方は、第６の端子１５２に電気的に接続され、第２のトランジスタ１１６のソース及びドレインの他方は、第１のトランジスタ１１４のソース及びドレインの他方と、第３のトランジスタ１１８のソース及びドレインの一方と、第１のデータ保持部１４０に電気的に接続されている。第３のトランジスタ１１８のソース及びドレインの他方は、第７の端子１５４に電気的に接続されている。第２のトランジスタ１１６のゲートと第３のトランジスタ１１８のゲートは、第２のデータ保持部１４２に電気的に接続されている。
【００２７】
そして、第４のトランジスタ１２０のソース及びドレインの一方は、第３の端子１３４に電気的に接続され、第４のトランジスタ１２０のゲートは、第４の端子１３６に電気的に接続されている。第５のトランジスタ１２２のソース及びドレインの一方は、第８の端子１５６に電気的に接続され、第５のトランジスタ１２２のソース及びドレインの他方は、第４のトランジスタ１２０のソース及びドレインの他方と、第６のトランジスタ１２４のソース及びドレインの一方と、第２のデータ保持部１４２に電気的に接続されている。第６のトランジスタ１２４のソース及びドレインの他方は、第９の端子１５８に電気的に接続されている。第５のトランジスタ１２２のゲートと第６のトランジスタ１２４のゲートは、第１のデータ保持部１４０に電気的に接続されている。
【００２８】
なお、第６の端子１５２及び第８の端子１５６は、第１の記憶回路１１０の動作時には高電位電源線Ｖｄｄの電位となり、後に説明するプリチャージ時にはプリチャージする電位となる。第７の端子１５４及び第９の端子１５８は、第１の記憶回路１１０の動作時には低電位電源線Ｖｓｓの電位となり、後に説明するプリチャージ時にはプリチャージする電位となる。
【００２９】
第１のトランジスタ１１４、第３のトランジスタ１１８、第４のトランジスタ１２０及び第６のトランジスタ１２４は、ｎチャネル型トランジスタである。
【００３０】
第２のトランジスタ１１６及び第５のトランジスタ１２２は、ｐチャネル型トランジスタである。
【００３１】
第１の端子１３０は、ビット線に電気的に接続されている。第２の端子１３２は、第１のワード線に電気的に接続されている。第３の端子１３４は、反転ビット線に電気的に接続されている。第４の端子１３６は、第１のワード線に電気的に接続されている。
【００３２】
以上説明した構成を有することで、第１の記憶回路１１０は、ＳＲＡＭを構成している。すなわち、第１の記憶回路１１０は、揮発性メモリである。本発明の一態様である記憶装置１００では、第１の記憶回路１１０に設けられた第１のデータ保持部１４０及び第２のデータ保持部１４２が第２の記憶回路１１２に電気的に接続されている。
【００３３】
第２の記憶回路１１２は、第７のトランジスタ１２６と、第８のトランジスタ１２８と、を有する。
【００３４】
次に、第２の記憶回路１１２の構成について説明する。第７のトランジスタ１２６のソース及びドレインの一方は、第２のデータ保持部１４２に電気的に接続され、第７のトランジスタ１２６のソース及びドレインの他方は、第１のキャパシタ１４８の一方の電極に電気的に接続されている。第１のキャパシタ１４８の他方の電極には、低電位電源線Ｖｓｓが電気的に接続されている。第８のトランジスタ１２８のソース及びドレインの一方は、第１のデータ保持部１４０に電気的に接続され、第８のトランジスタ１２８のソース及びドレインの他方は、第２のキャパシタ１５０の一方の電極に電気的に接続されている。第２のキャパシタ１５０の他方の電極には、低電位電源線Ｖｓｓが電気的に接続されている。第７のトランジスタ１２６のゲートと第８のトランジスタ１２８のゲートは、第５の端子１３８に電気的に接続されている。
【００３５】
第５の端子１３８は、第２のワード線に電気的に接続されている。なお、第１のワード線と第２のワード線は、一方の動作に従って他方の信号が制御される構成であってもよいし、各々が独立に制御される構成であってもよい。
【００３６】
第７のトランジスタ１２６と第８のトランジスタ１２８は、オフ電流の小さいトランジスタである。なお、図２に例示する構成では、第７のトランジスタ１２６と第８のトランジスタ１２８は、ｎチャネル型トランジスタであるが、これに限定されない。
【００３７】
第７のトランジスタ１２６と第１のキャパシタ１４８の一方の電極の間には、第３のデータ保持部１４４が形成されている。第８のトランジスタ１２８と第２のキャパシタ１５０の一方の電極の間には、第４のデータ保持部１４６が形成されている。第７のトランジスタ１２６と第８のトランジスタ１２８のオフ電流が小さいため、第３のデータ保持部１４４及び第４のデータ保持部１４６の電荷は、長時間保持される。すなわち、第２の記憶回路１１２は、不揮発性メモリである。
【００３８】
第７のトランジスタ１２６と第８のトランジスタ１２８では、チャネル幅１μｍあたりのオフ電流が、１０ａＡ（１×１０−１７Ａ）以下であるとよい。オフ電流の小さいトランジスタのチャネル幅１μｍあたりのオフ電流は、１ａＡ（１×１０−１８Ａ）以下であることが好ましく、１０ｚＡ（１×１０−２０Ａ）以下であることがより好ましく、１ｚＡ（１×１０−２１Ａ）以下であることがさらに好ましく、１００ｙＡ（１×１０−２２Ａ）以下にすることが最も好ましい。
【００３９】
上記したように、第１の記憶回路１１０は揮発性メモリであり、第２の記憶回路１１２は不揮発性メモリであり、第１の記憶回路１１０のデータ保持部である第１のデータ保持部１４０及び第２のデータ保持部１４２は、第２の記憶回路１１２のデータ保持部である第３のデータ保持部１４４及び第４のデータ保持部１４６に、オフ電流の小さいトランジスタを介して電気的に接続されている。従って、第１の記憶回路１１０のデータを第２の記憶回路１１２のデータ保持部に退避させることができる。
【００４０】
このように、図２に示す記憶素子１０８は、第１の記憶回路のデータを退避させることができるというメリットを有する。
【００４１】
また、第１の記憶回路１１０はＳＲＡＭを構成するため、高速動作が要求される。他方、第２の記憶回路１１２では電力の供給を停止した後の長時間のデータ保持が要求される。このような構成は、例えば、第１の記憶回路１１０を単結晶シリコン基板（シリコン領域ともいう）に形成し、第２の記憶回路１１２を酸化物半導体（酸化物半導体領域ともいう）に形成することによって実現することができる。このような構成の一例については、実施の形態２を参照されたい。
【００４２】
なお、第２の記憶回路１１２が第１の記憶回路１１０の高速動作を阻害するおそれがあるため、第７のトランジスタ１２６と第８のトランジスタ１２８は適宜オフする。
【００４３】
第１の記憶回路１１０のデータを第２の記憶回路１１２に退避させることで、図２に示す記憶素子１０８は、例えば消費電力の低減などを目的として第１の記憶回路１１０への電力の供給を停止しても、第２の記憶回路１１２からデータを読み出して復帰させることができる。しかし、記憶素子１０８の第１の記憶回路１１０への電力の供給を停止すると、少なくとも第１の記憶回路１１０のデータは消失してしまい、第１の記憶回路１１０のデータ保持部である第１のデータ保持部１４０及び第２のデータ保持部１４２の電位は、低電位電源線Ｖｓｓの電位（例えば、接地電位）まで低下してしまう。この状態から復帰動作を行うことも可能ではあるが、本発明の一態様では、動作の信頼性が高い手段を提供する。
【００４４】
本発明の一態様である半導体装置においては、復帰動作の直前に、第１のデータ保持部１４０及び第２のデータ保持部１４２にプリチャージを行うための手段が設けられている。具体的には、第１のデータ保持部１４０及び第２のデータ保持部１４２のプリチャージは、復帰後の高電位電源線Ｖｄｄの電位と低電位電源線Ｖｓｓの電位の中間値となる電位とするとよい。
【００４５】
第１のデータ保持部１４０及び第２のデータ保持部１４２をこのような電位（以下、プリチャージ電位をＶｐｒｅと表記することがある）にプリチャージすることで、例えば第３のデータ保持部１４４が低電位（ＬｏｗまたはＬ）であり、且つ第４のデータ保持部１４６が高電位（ＨｉｇｈまたはＨ）である場合には、第７のトランジスタ１２６及び第８のトランジスタ１２８をオンしたときに第２のデータ保持部１４２の電位は低下（以下、電位の低下の絶対値をβと表記することがある）し、第１のデータ保持部１４０の電位は上昇（以下、電位の上昇の絶対値をαと表記することがある）する。すなわち、プリチャージしない場合には、復帰時の第１のデータ保持部１４０の電位はＶｓｓ＋αとなり、第２のデータ保持部１４２の電位はＶｓｓとなるが、プリチャージした場合には、復帰時の第１のデータ保持部１４０の電位はＶｐｒｅ＋αとなり、第２のデータ保持部１４２の電位はＶｐｒｅ−βとなる。
【００４６】
または、例えば第３のデータ保持部１４４が高電位（ＨｉｇｈまたはＨ）であり、且つ第４のデータ保持部１４６が低電位（ＬｏｗまたはＬ）である場合には、第７のトランジスタ１２６及び第８のトランジスタ１２８をオンしたときに第２のデータ保持部１４２の電位は上昇し、第１のデータ保持部１４０の電位は低下する。すなわち、プリチャージしない場合には、復帰時の第１のデータ保持部１４０の電位はＶｓｓとなり、第２のデータ保持部１４２の電位はＶｓｓ＋αとなるが、プリチャージした場合には、復帰時の第１のデータ保持部１４０の電位はＶｐｒｅ−βとなり、第２のデータ保持部１４２の電位はＶｐｒｅ＋αとなる。
【００４７】
従って、いずれの場合であっても、プリチャージにより低電位（ＬｏｗまたはＬ）側のデータ保持部による電位の低下分だけ第１のデータ保持部１４０の電位と第２のデータ保持部１４２の電位の差を拡張することができる。そのため、第３のデータ保持部１４４及び第４のデータ保持部１４６のデータの判別を高い信頼性で行うことができる。
【００４８】
なお、このようにプリチャージを行うことで、記憶素子１０８の構成を簡素化することができる。すなわち、第２の記憶回路１１２における、第７のトランジスタ１２６、第３のデータ保持部１４４及び第１のキャパシタ１４８、または第８のトランジスタ１２８、第４のデータ保持部１４６及び第２のキャパシタ１５０を設けなくてもよい。図３には、第８のトランジスタ１２８、第４のデータ保持部１４６及び第２のキャパシタ１５０を設けない構成を示している。
【００４９】
例えば、図３のように、第８のトランジスタ１２８、第４のデータ保持部１４６及び第２のキャパシタ１５０を設けない構成とすると、プリチャージしない場合、第３のデータ保持部１４４が低電位（ＬｏｗまたはＬ）であるときには、復帰直前には第２のデータ保持部１４２も低電位（ＬｏｗまたはＬ）であるため、第７のトランジスタ１２６をオンしても第２のデータ保持部１４２の電位が変化しないため、記憶されているデータを確定できないという問題があった。そこで、上記説明したようにプリチャージを行うと、データを確定できるため、図３の構成をとることができるようになる。図３の構成とすることで、記憶素子１０８の占有面積を小さくすることができる。
【００５０】
なお、プリチャージする手段は、第１の駆動回路１０４または第２の駆動回路１０６などに含まれていてもよいし、外部の他の制御回路内に含まれていてもよい。プリチャージする手段としてプリチャージ回路などを用いる場合には簡易な回路構成とすることが好ましい。例えば、低電位電源線の電位が接地電位（Ｖｓｓ＝０）である場合、高電位電源線Ｖｄｄの電位と低電位電源線Ｖｓｓの電位の中間値となる電位は｜Ｖｄｄ／２｜となるため、高電位電源線Ｖｄｄと低電位電源線Ｖｓｓの間に抵抗値の等しい二つの抵抗素子を配し、該二つの抵抗の間の電位を用いればよい。
【００５１】
以上説明したように、記憶装置１００の動作の信頼性を高めることができる。また、ＳＲＡＭをオフしてもデータを確実に復帰させることができ、データの退避を一部の記憶素子のみで行うため、消費電力を抑えることができる。
【００５２】
なお、本実施の形態では、第１の記憶回路としてＳＲＡＭを用いたが、これに限定されず、他の揮発性メモリを用いてもよい。
【００５３】
（実施の形態２）
本実施の形態では、本発明の一態様である半導体装置の構造の一例について説明する。
【００５４】
まず、本発明の一態様である半導体装置に適用可能なオフ電流の小さいトランジスタの構造の一例について、図４の断面模式図を参照して説明する。なお、図４に示す各構成要素は、実際の寸法とは異なる場合がある。
【００５５】
図４（Ａ）に示すトランジスタは、半導体層２０４と、絶縁層２１０と、導電層２１２と、絶縁層２１４ａ及び絶縁層２１４ｂと、絶縁層２１６と、導電層２１８ａ及び導電層２１８ｂと、絶縁層２２０と、を有する。
【００５６】
半導体層２０４は、絶縁層２０２を介して素子被形成層２００上に設けられている。なお、これに限定されず、素子被形成層２００上に半導体層２０４が直接設けられていてもよい。
【００５７】
半導体層２０４は、ドーパントが添加された領域２０６ａ及び領域２０６ｂを有し、領域２０６ａ及び領域２０６ｂの間にチャネル形成領域２０８を有する。
【００５８】
絶縁層２１０は、半導体層２０４の一部の上に設けられている。
【００５９】
導電層２１２は、絶縁層２１０を介して半導体層２０４に重畳して設けられている。
【００６０】
絶縁層２１４ａ及び絶縁層２１４ｂは、導電層２１２の側面に接して設けられたサイドウォール絶縁層である。
【００６１】
絶縁層２１６は、導電層２１２上に設けられている。
【００６２】
導電層２１８ａは領域２０６ａに接して設けられており、導電層２１８ｂは領域２０６ｂに接して設けられている。導電層２１８ａは、絶縁層２１４ａの側面にも接して設けられている。導電層２１８ｂは、絶縁層２１４ｂの側面にも接して設けられている。
【００６３】
絶縁層２２０は、導電層２１８ａ及び導電層２１８ｂの上に設けられている。
【００６４】
導電層２１８ａ及び導電層２１８ｂ、並びに絶縁層２２０は、例えば、ＣＭＰ処理を行うことで形成される。
【００６５】
また、図４（Ｂ）に示すトランジスタは、導電層２５２と、絶縁層２５４と、絶縁層２５６と、半導体層２５８と、導電層２６０ａ及び導電層２６０ｂと、導電層２６２ａ及び導電層２６２ｂと、絶縁層２６４と、を有する。
【００６６】
導電層２５２は、素子被形成層２５０の上に設けられている。
【００６７】
絶縁層２５４は、素子被形成層２５０の上に設けられている。導電層２５２及び絶縁層２５４の表面は平坦であることが好ましい。
【００６８】
導電層２５２及び絶縁層２５４は、例えば、ＣＭＰ処理を行うことで形成される。
【００６９】
絶縁層２５６は、導電層２５２及び絶縁層２５４の上に設けられている。
【００７０】
半導体層２５８は、絶縁層２５６を介して導電層２５２に重畳して設けられている。
【００７１】
導電層２６０ａ及び導電層２６０ｂは、半導体層２５８に接して設けられている。このとき、トランジスタのチャネル長に相当する導電層２６０ａと導電層２６０ｂの間隔は、５０ｎｍ未満であることが好ましい。例えば、電子ビームで露光して形成したレジストマスクを用いて導電膜の一部をエッチングすることにより、導電層２６０ａと導電層２６０ｂの間隔を５０ｎｍ未満にすることができる。また、導電層２６０ａと導電層２６０ｂの間隔は、図４（Ｂ）に示すように、導電層２６２ａと導電層２６２ｂの間隔よりも短いことが好ましい。
【００７２】
導電層２６２ａは、導電層２６０ａの一部の上に接して設けられており、導電層２６２ｂは、導電層２６０ｂの一部の上に接して設けられている。また、導電層２６２ａ及び導電層２６２ｂの単位面積あたりの電気抵抗は、導電層２６０ａ及び導電層２６０ｂの単位面積あたりの電気抵抗よりも低いことが好ましい。
【００７３】
絶縁層２６４は、半導体層２５８の上を覆って設けられている。
【００７４】
次に、図４（Ａ）及び（Ｂ）に示される構成要素のそれぞれについて説明する。ただし、これらの構成要素は、単層であってもよいし、複数の層が積層されたものであってもよい。
【００７５】
絶縁層２０２は、下地層である。絶縁層２０２は、例えば、酸化ガリウム、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウムまたは酸化ハフニウムなどの材料により形成すればよい。
【００７６】
絶縁層２５４は、絶縁層２０２と同様の材料により形成すればよい。
【００７７】
半導体層２０４及び半導体層２５８は、トランジスタのチャネルが形成される層（チャネル形成層）である。ここで、図４（Ａ）の半導体層２０４及び図４（Ｂ）の半導体層２５８について説明する。
【００７８】
半導体層２０４及び半導体層２５８としては、例えば酸化物半導体層（酸化物半導体領域ともいう）を用いることができる。
【００７９】
酸化物半導体層は、単結晶、多結晶（ポリクリスタルともいう）または非晶質などの状態をとる。また、酸化物半導体層がアモルファス層と結晶を含む層との積層であってもよい。
【００８０】
酸化物半導体としては、例えばインジウム及びガリウムの一方若しくは双方と、亜鉛と、を含む金属酸化物、または該金属酸化物に含まれるガリウムの一部若しくは全部の代わりに他の金属元素を含む金属酸化物などが挙げられる。
【００８１】
金属酸化物としては、例えばＩｎ系金属酸化物、Ｚｎ系金属酸化物、Ｉｎ−Ｚｎ系金属酸化物、またはＩｎ−Ｇａ−Ｚｎ系金属酸化物などを用いることができる。また、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物に含まれるガリウムの一部若しくは全部の代わりに他の金属元素を含む金属酸化物を用いてもよい。
【００８２】
他の金属元素としては、例えばガリウムよりも多くの酸素原子と結合が可能な金属元素を用いればよく、例えばチタン、ジルコニウム、ハフニウム、ゲルマニウム、及び錫のいずれか一つまたは複数の元素を用いればよい。また、他の金属元素としては、ランタン、セリウム、プラセオジム、ネオジム、サマリウム、ユウロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エルビウム、ツリウム、イッテルビウム、及びルテチウムのいずれか一つまたは複数の元素を用いればよい。これらの金属元素は、スタビライザーとしての機能を有する。なお、これらの金属元素の添加量は、金属酸化物が半導体として機能することが可能な量である。ガリウムよりも多くの酸素原子と結合が可能な金属元素を用い、さらには金属酸化物中に酸素を供給することにより、金属酸化物中の酸素欠陥を少なくすることができる。
【００８３】
例えば、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物に含まれるガリウムの全部に代えて錫を用いるとＩｎ−Ｓｎ−Ｚｎ系金属酸化物となり、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物に含まれるガリウムの一部に代えてチタンを用いるとＩｎ−Ｔｉ−Ｇａ−Ｚｎ系金属酸化物となる。
【００８４】
以下では、酸化物半導体膜の構造について説明する。
【００８５】
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
【００８６】
まずは、ＣＡＡＣ−ＯＳ膜について説明する。ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
【００８７】
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【００８８】
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【００８９】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
【００９０】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【００９１】
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【００９２】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
【００９３】
なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
【００９４】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
【００９５】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【００９６】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【００９７】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
【００９８】
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
【００９９】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０１００】
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
【０１０１】
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
【０１０２】
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
【０１０３】
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
【０１０４】
次に、微結晶酸化物半導体膜について説明する。
【０１０５】
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
【０１０６】
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折像が観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
【０１０７】
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
【０１０８】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０１０９】
また、半導体層２０４及び半導体層２５８として酸化物半導体層を用いる場合、脱水化・脱水素化を行い、酸化物半導体層中の水素、水、水酸基、または水素化物（水素化合物ともいう）などの不純物を排除し、且つ酸化物半導体層に酸素を供給すると、酸化物半導体層を高純度化させることができるため好ましい。例えば、酸化物半導体層に接する層として酸素を含む層を形成して加熱処理を行うことにより、酸化物半導体層を高純度化させることができる。
【０１１０】
また、成膜直後の酸化物半導体層は、化学量論的組成より酸素が多い過飽和の状態であることが好ましい。例えば、スパッタリング法を用いて酸化物半導体層を成膜する場合、成膜ガスの酸素の占める割合が多い条件で成膜することが好ましく、特に酸素雰囲気（酸素ガス１００％）で成膜を行うことが好ましい。また、酸化物半導体層に十分な酸素が供給されて酸素を過飽和の状態とするために、酸化物半導体層に接する絶縁層（絶縁層２０２、絶縁層２１０、絶縁層２５６、絶縁層２６４など）として過剰酸素を含む絶縁層（ＳｉＯｘ（ｘ＞２））を形成してもよい。
【０１１１】
過剰酸素を含む絶縁層は、ＰＣＶＤ法、プラズマスパッタリング法または他のスパッタリング法における成膜条件を調整し、膜中に酸素を多く含ませて形成する。また、より多くの過剰酸素を絶縁層に含ませたい場合には、イオン注入法やイオンドーピング法やプラズマ処理によって酸素を添加すればよい。また、酸化物半導体層に酸素を添加してもよい。
【０１１２】
また、酸化物半導体層の形成時のスパッタリング装置には、吸着型の真空ポンプを用いることが好ましい。成膜室内の残留水分は、少ないことが好ましいためである。また、スパッタリング装置にコールドトラップが備えられていてもよい。
【０１１３】
また、酸化物半導体層は、好ましくは、３５０℃以上基板の歪み点未満の基板温度、より好ましくは、３５０℃以上４５０℃以下の基板温度で加熱処理を行うとよい。さらに、その後の工程において加熱処理を行ってもよい。このとき、用いる加熱処理装置には特に限定はなく、電気炉を用いてもよいし、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置またはＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置などのＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置を用いてもよい。また、加熱処理は複数回行ってもよい。
【０１１４】
また、加熱処理を行った後、その加熱温度を維持しつつ、またはその加熱温度から降温する過程で該加熱処理を行った炉と同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、または超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下の雰囲気）を導入するとよい。このとき、酸素ガスまたはＮ２Ｏガスが、水及び水素などを含まないことが好ましい。また、加熱処理の装置に導入する酸素ガスまたはＮ２Ｏガスの純度は、６Ｎ以上であるとよく、好ましくは７Ｎ以上とする。すなわち、酸素ガスまたはＮ２Ｏガス中の不純物濃度は、１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下とする。この工程により、酸化物半導体層に酸素が供給され、酸化物半導体層中の酸素欠陥を抑制することができる。なお、高純度の酸素ガス、高純度のＮ２Ｏガス、または超乾燥エアの導入は、加熱処理時に行ってもよい。
【０１１５】
高純度化させた酸化物半導体層の水素濃度のＳＩＭＳ測定値は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とするとよい。
【０１１６】
高純度化させた酸化物半導体層を電界効果トランジスタに用いることにより、酸化物半導体層のキャリア密度を１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満にすることができる。このようにキャリア密度を小さくすることで、チャネル幅１μｍあたりの電界効果トランジスタのオフ電流を１０ａＡ（１×１０−１７Ａ）以下、好ましくは１ａＡ（１×１０−１８Ａ）以下、より好ましくは１０ｚＡ（１×１０−２０Ａ）以下、さらに好ましくは１ｚＡ（１×１０−２１Ａ）以下、最も好ましくは１００ｙＡ（１×１０−２２Ａ）以下にすることができる。
【０１１７】
領域２０６ａ及び領域２０６ｂに含まれるドーパントとしては、例えば元素周期表における１３族の元素（例えば、ホウ素など）、１５族の元素（例えば、窒素、リン及びヒ素など）、及び希ガス元素（例えば、ヘリウム、アルゴン及びキセノンなど）を挙げることができ、これらのいずれか一または複数を用いればよい。
【０１１８】
絶縁層２１０及び絶縁層２５６は、トランジスタのゲート絶縁層として機能する。絶縁層２１０及び絶縁層２５６としては、例えば、酸化ガリウム、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウムまたは酸化ハフニウムなどの材料を含む層を用いればよい。
【０１１９】
導電層２１２及び導電層２５２は、トランジスタのゲートとして機能する。導電層２１２及び導電層２５２としては、例えば、モリブデン、チタン、クロム、タンタル、マグネシウム、銀、タングステン、アルミニウム、銅、ネオジムまたはスカンジウムなどの金属材料を含む層を用いればよい。
【０１２０】
絶縁層２１４ａ、絶縁層２１４ｂ及び絶縁層２１６としては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、または酸化ハフニウムなどの材料を含む層を用いればよい。
【０１２１】
導電層２１８ａ及び導電層２１８ｂ、導電層２６０ａ及び導電層２６０ｂ、並びに導電層２６２ａ及び導電層２６２ｂは、トランジスタのソースまたはドレインとして機能する。導電層２１８ａ及び導電層２１８ｂ、導電層２６０ａ及び導電層２６０ｂ、導電層２６２ａ及び導電層２６２ｂとしては、例えば、モリブデン、チタン、クロム、タンタル、マグネシウム、銀、タングステン、アルミニウム、銅、ネオジム、スカンジウム、またはルテニウムなどの導電性材料を含む層を用いればよい。
【０１２２】
絶縁層２２０及び絶縁層２６４は、保護層として機能する。絶縁層２２０及び絶縁層２６４としては、例えば、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、または酸化ハフニウムなどの材料を含む層を用いることができる。
【０１２３】
さらに、一例として図４（Ａ）に示すトランジスタを用いた場合の半導体装置の構造の一例について、図５を参照して説明する。図５は、本実施の形態の半導体装置の構造の一例を説明するための断面模式図である。
【０１２４】
図５に示す半導体装置は、チャネル形成層である単結晶シリコン層３０８（シリコン領域ともいう）を含むトランジスタ３００と、絶縁層３１２、絶縁層３１４及び絶縁層３１６を介してトランジスタ３００の上に積層され、図４（Ａ）に示すトランジスタで構成されるトランジスタ３０２と、を有する。また、トランジスタ３０２に接して絶縁層３２０が設けられている。
【０１２５】
単結晶シリコン層３０８は、絶縁層３０６（ＢＯＸ（Ｂｕｒｉｅｄ  Ｏｘｉｄｅ）層ともいう）を介して基板３０４上に設けられている。なお、基板３０４、絶縁層３０６及び単結晶シリコン層３０８に代えて、単結晶半導体基板における埋め込み絶縁領域に囲まれた半導体領域を用いてトランジスタ３００を構成してもよい。
【０１２６】
絶縁層３１２は、保護層として機能する。また、絶縁層３１４は、保護層のみならず、平坦化層としても機能する。また、絶縁層３１６は、下地層として機能する。絶縁層３１２、絶縁層３１４及び絶縁層３１６としては、絶縁層２０２と同様の材料を含む層を用いればよい。
【０１２７】
トランジスタ３０２のソースまたはドレインとしての機能を有する導電層３１８は、トランジスタ３００のゲートとして機能する導電層３１０に接続されている。なお、導電層３１８と導電層３１０は、複数の導電層を介して接続されていてもよい。
【０１２８】
また、トランジスタ３０２をオフ電流の小さいトランジスタとすることで、メモリセルのデータの保持期間を長くすることができる。
【０１２９】
また、トランジスタ３００を用いて、ＣＰＵ及び信号処理回路などの論理回路（揮発性記憶回路を含む）を構成することができる。これにより、動作速度を速くすることができる。
【０１３０】
図５のトランジスタ３００は、実施の形態１で説明した図２の第１のトランジスタ１１４、第２のトランジスタ１１６、第３のトランジスタ１１８、第４のトランジスタ１２０、第５のトランジスタ１２２及び第６のトランジスタ１２４に相当する。図５のトランジスタ３０２は、実施の形態１で説明した図２の第７のトランジスタ１２６及び第８のトランジスタ１２８に相当する。従って、図５の導電層３１８は、第１のデータ保持部１４０または第２のデータ保持部１４２として機能する。
【０１３１】
本実施の形態にて説明したようにオフ電流の小さいトランジスタを作製することができる。ただし、オフ電流の小さいトランジスタは、本実施の形態にて説明したものに限定されず、データ保持部に必要な時間だけデータを保持できる程度にオフ電流が小さいトランジスタであればよく、特定の構成に限定されるものではない。例えば、トップゲートトップコンタクト構造のトランジスタを用いてもよい。
【符号の説明】
【０１３２】
１００    記憶装置
１０２    記憶素子部
１０４    第１の駆動回路
１０６    第２の駆動回路
１０８    記憶素子
１１０    第１の記憶回路
１１２    第２の記憶回路
１１４    第１のトランジスタ
１１６    第２のトランジスタ
１１８    第３のトランジスタ
１２０    第４のトランジスタ
１２２    第５のトランジスタ
１２４    第６のトランジスタ
１２６    第７のトランジスタ
１２８    第８のトランジスタ
１３０    第１の端子
１３２    第２の端子
１３４    第３の端子
１３６    第４の端子
１３８    第５の端子
１４０    第１のデータ保持部
１４２    第２のデータ保持部
１４４    第３のデータ保持部
１４６    第４のデータ保持部
１４８    第１のキャパシタ
１５０    第２のキャパシタ
１５２    第６の端子
１５４    第７の端子
１５６    第８の端子
１５８    第９の端子
２００    素子被形成層
２０２    絶縁層
２０４    半導体層
２０６ａ    領域
２０６ｂ    領域
２０８    チャネル形成領域
２１０    絶縁層
２１２    導電層
２１４ａ    絶縁層
２１４ｂ    絶縁層
２１６    絶縁層
２１８ａ    導電層
２１８ｂ    導電層
２２０    絶縁層
２５０    素子被形成層
２５２    導電層
２５４    絶縁層
２５６    絶縁層
２５８    半導体層
２６０ａ    導電層
２６０ｂ    導電層
２６２ａ    導電層
２６２ｂ    導電層
２６４    絶縁層
３００    トランジスタ
３０２    トランジスタ
３０４    基板
３０６    絶縁層
３０８    単結晶シリコン層
３１０    導電層
３１２    絶縁層
３１４    絶縁層
３１６    絶縁層
３１８    導電層
３２０    絶縁層
【図１】
2013254945.tif 000003
【図２】
2013254945.tif 000004
【図３】
2013254945.tif 000005
【図４】
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【図５】
2013254945.tif 000007