(57)【要約】【課題】微結晶シリコンを用いたボトムゲート型の薄膜トランジスタのオン電流に対するオフ電流の割合を減少させること。【解決手段】表示装置に含まれる薄膜トランジスタは、ゲート電極が設けられた導電層と、前記導電層の上に設けられたゲート絶縁層と、前記ゲート絶縁層の上面に接するとともに前記ゲート電極の上方に設けられ、微結晶シリコンを含む第１の半導体膜と、前記第１の半導体膜の上面に接する第２の半導体膜と、前記第２の半導体膜に電気的に接続される第１の電極と、前記第２の半導体膜に電気的に接続される第２の電極と、を含む。前記第１の半導体膜における水素濃度は、前記ゲート絶縁層との界面と前記第２の半導体膜との界面との中間で最小となり、前記第１の半導体膜と前記第２の半導体膜との境界における酸素濃度は、前記第１の半導体膜の中央および前記第２の半導体膜の中央のうち少なくとも一方の酸素濃度以下である。【選択図】図４
2013055081.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板と、前記絶縁基板の上に形成された薄膜トランジスタを有する表示装置であって、
前記薄膜トランジスタは、
ゲート電極が設けられた導電層と、
前記導電層の上に設けられたゲート絶縁層と、
前記ゲート絶縁層の上面に接するとともに前記ゲート電極の上方に設けられ、微結晶シリコンを含む第１の半導体膜と、
前記第１の半導体膜の上面に接し、非晶質シリコンを含み互いに離間する第１の領域と第２の領域とを上面に有する第２の半導体膜と、
前記第２の半導体膜の上面に前記第１の領域を通じて接続される第１の電極と、
前記第２の半導体膜の上面に前記第２の領域を通じて接続される第２の電極と、を含み、
前記第１の半導体膜における水素濃度は、当該第１の半導体膜の上面と下面との中間で最小となり、
前記第１の半導体膜と前記第２の半導体膜との境界における酸素濃度は、前記第１の半導体膜の中央および前記第２の半導体膜の中央のうち少なくとも一方の酸素濃度以下である、
ことを特徴とする表示装置。
【請求項２】
前記第１の半導体膜において前記ゲート絶縁層からの距離が等距離となる面内の平均水素濃度は、前記ゲート絶縁層からの距離が０より大きく最大より小さい範囲のうちで最小となる、
ことを特徴とする請求項１に記載の表示装置。
【請求項３】
前記第１の半導体膜と前記第２の半導体膜との界面における酸素濃度は、前記第１の半導体膜の中心および前記第２の半導体膜の中心のうち少なくとも一方の酸素濃度以下である、
ことを特徴とする請求項１または２に記載の表示装置。
【請求項４】
前記第１の半導体膜と前記第２の半導体膜との界面における酸素濃度は、前記第１の半導体膜の上面および下面から等距離となる面と前記第２の半導体膜の上面および下面から等距離となる面とのうち少なくとも一方における平均酸素濃度以下である、
ことを特徴とする請求項１または２に記載の表示装置。
【請求項５】
前記第１の半導体膜の平均水素濃度は５×１０の１９乗／立方センチ以上かつ１．０×１０の２２乗／立方センチ以下である、
ことを特徴とする請求項１から４のいずれかに記載の表示装置。
【請求項６】
前記第１の半導体膜と前記第２の半導体膜との界面における水素濃度は１．５×１０の２２乗／立方センチ以下である、
ことを特徴とする請求項１から５のいずれかに記載の表示装置。
【請求項７】
前記第１の半導体膜のうち第１の電極に平面的に重なる部分と前記第２の電極に平面的に重なる部分との間にあるチャネル部分の平均水素濃度は、前記第１の半導体膜のうち前記第１の電極と前記第２の電極とに平面的に重なる部分の平均水素濃度より低い、
ことを特徴とする請求項１から６のいずれかに記載の表示装置。
【請求項８】
絶縁基板上にゲート電極が設けられた導電層を形成する工程と、
前記導電層の上層にゲート絶縁層を形成する工程と、
前記ゲート絶縁層の上層に、微結晶シリコンを含む第１の半導体層をプラズマＣＶＤ法を用いて形成する工程と、
前記第１の半導体層の上層に、前記第１の半導体膜の水素濃度が上面から下面に向けて単調減少しない水素濃度となるように、プラズマＣＶＤ法を用いて非晶質シリコンを含む第２の半導体層を形成する工程と、
前記第１の半導体層および前記第２の半導体層をエッチングし、前記第１の半導体層に含まれ前記ゲート電極と平面的に重なる第１の半導体膜と、前記第２の半導体層に含まれ前記第１の半導体膜の上面に接する前記第２の半導体膜とを形成する工程と、
前記第２の半導体膜の上面の第１の領域に電圧を印加するドレイン電極と、前記第２の半導体膜の上面の前記第１の領域と離れた第２の領域に電圧を印加するソース電極と、を形成する工程と、
を含むことを特徴とする表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置およびその製造方法に関する。
【背景技術】
【０００２】
液晶表示装置や有機ＥＬ表示装置のように画素ごとに画素回路を設け、その画素回路ごとに動作を制御する表示装置がある。その表示装置の画質は、その画素回路に含まれる薄膜トランジスタの性能に大きく左右される。近年では表示装置に使われるボトムゲート型の薄膜トランジスタに微結晶シリコンと呼ばれる半導体を用いる試みが盛んに行われている。ボトムゲート型の薄膜トランジスタは、ゲート電極を含む層、ゲート絶縁層、チャネル部分、ソースおよびドレイン電極を含む層の順に積層された構造をしている。特許文献１には、微結晶シリコンの層と非晶質シリコンの層との積層構造をチャネル部分に有するボトムゲート型の薄膜トランジスタを用いた表示装置が記載されている。ここで、微結晶シリコンの層を成膜する際には、まず非晶質シリコンの層を成膜し、次のアニール工程により微結晶シリコンに変化させることが一般的であった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−９６９２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
微結晶シリコンの層を形成するためにアニール工程を行うと、非晶質シリコンのみで薄膜トランジスタを製造する場合に比べて、製造プロセスや製造時間が増加する。そのため製造コストの上昇を抑えることが難しいという難点がある。上述の難点を解消するため、アニール工程を経ずにプラズマＣＶＤ法で微結晶シリコンの層を直接成膜する方法の研究が進んでいる。
【０００５】
薄膜トランジスタの性能を表す特性の中に、薄膜トランジスタがオンされる間に流れるオン電流と、薄膜トランジスタがオフされる間に流れるオフ電流とがある。オン電流が大きく、かつオフ電流が小さいものほど性能がよい。微結晶シリコンの層と非晶質シリコンの層との積層構造を用いた薄膜トランジスタでは、オン電流の特性とオフ電流の特性とを両立させることが難しくなる。例えばオフ電流は非晶質シリコンのみを用いた薄膜トランジスタより大きくなる傾向があり、それを減少させようとするとオン電流も小さくなってしまう。その傾向は特にアニール工程を経ずに微結晶シリコンの層を成膜する場合に顕著である。
【０００６】
本発明は上記課題を鑑みてなされたものであって、その目的は、微結晶シリコンを用いた薄膜トランジスタのオン電流に対するオフ電流の割合を減少させた表示装置を提供することにある。
【課題を解決するための手段】
【０００７】
本出願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下
の通りである。
【０００８】
（１）絶縁基板と、前記絶縁基板の上に形成された薄膜トランジスタを有する表示装置であって、前記薄膜トランジスタは、ゲート電極が設けられた導電層と、前記導電層の上に設けられたゲート絶縁層と、前記ゲート絶縁層の上面に接するとともに前記ゲート電極の上方に設けられ、微結晶シリコンを含む第１の半導体膜と、前記第１の半導体膜の上面に接し、非晶質シリコンを含み互いに離間する第１の領域と第２の領域とを上面に有する第２の半導体膜と、前記第２の半導体膜の上面に前記第１の領域を通じて接続される第１の電極と、前記第２の半導体膜の上面に前記第２の領域を通じて接続される第２の電極と、を含み、前記第１の半導体膜における水素濃度は、当該第１の半導体膜の上面と下面との中間で最小となり、前記第１の半導体膜と前記第２の半導体膜との境界における酸素濃度は、前記第１の半導体膜の中央および前記第２の半導体膜の中央のうち少なくとも一方の酸素濃度以下である、ことを特徴とする表示装置。
【０００９】
（２）（１）において、前記第１の半導体膜において前記ゲート絶縁層からの距離が等距離となる面内の平均水素濃度は、前記ゲート絶縁層からの距離が０より大きく最大より小さい範囲のうちで最小となる、ことを特徴とする表示装置。
【００１０】
（３）（１）または（２）において、前記第１の半導体膜と前記第２の半導体膜との界面における酸素濃度は、前記第１の半導体膜の中心および前記第２の半導体膜の中心のうち少なくとも一方の酸素濃度以下である、ことを特徴とする表示装置。
【００１１】
（４）（１）または（２）において、前記第１の半導体膜と前記第２の半導体膜との界面における酸素濃度は、前記第１の半導体膜の上面および下面から等距離となる面と前記第２の半導体膜の上面および下面から等距離となる面とのうち少なくとも一方における平均酸素濃度以下である、ことを特徴とする表示装置。
【００１２】
（５）（１）から（４）のいずれかにおいて、前記第１の半導体膜の平均水素濃度は５×１０の１９乗／立方センチ以上かつ１．０×１０の２２乗／立方センチ以下である、ことを特徴とする表示装置。
【００１３】
（６）（１）から（５）のいずれかにおいて、前記第１の半導体膜と前記第２の半導体膜との界面における水素濃度は１．５×１０の２２乗／立方センチ以下である、ことを特徴とする表示装置。
【００１４】
（７）（１）から（６）のいずれかにおいて、前記第１の半導体膜のうち前記ドレイン電極に平面的に重なる部分と前記ソース電極に平面的に重なる部分との間にあるチャネル部分の平均水素濃度は、前記第１の半導体膜のうち前記ドレイン電極と前記ソース電極とに平面的に重なる部分の平均水素濃度より低い、ことを特徴とする表示装置。
【００１５】
（８）絶縁基板上にゲート電極が設けられた導電層を形成する工程と、前記導電層の上層にゲート絶縁層を形成する工程と、前記ゲート絶縁層の上層に、微結晶シリコンを含む第１の半導体層をプラズマＣＶＤ法を用いて形成する工程と、前記第１の半導体層の上層に、前記第１の半導体膜の水素濃度が上面から下面に向けて単調減少しない水素濃度となるように、プラズマＣＶＤ法を用いて非晶質シリコンを含む第２の半導体層を形成する工程と、前記第１の半導体層および前記第２の半導体層をエッチングし、前記第１の半導体層に含まれ前記ゲート電極と平面的に重なる第１の半導体膜と、前記第２の半導体層に含まれ前記第１の半導体膜の上面に接する前記第２の半導体膜とを形成する工程と、前記第２の半導体膜の上面の第１の領域に電圧を印加するドレイン電極と、前記第２の半導体膜の上面の前記第１の領域と離れた第２の領域に電圧を印加するソース電極と、を形成する工程と、を含むことを特徴とする表示装置の製造方法。
【発明の効果】
【００１６】
本発明によれば、微結晶シリコンを用いた薄膜トランジスタにおいて、オン電流に対するオフ電流の割合を減少させることができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施形態にかかる表示装置の等価回路を示す回路図である。
【図２】１つの画素回路の構成の一例を示す平面図である。
【図３】図２に示す薄膜トランジスタの断面図である。
【図４】薄膜トランジスタの酸素濃度および水素濃度の深さ方向のプロファイルを示す図である。
【図５Ａ】図３に示す薄膜トランジスタの製造工程を示す断面図である。
【図５Ｂ】図３に示す薄膜トランジスタの製造工程を示す断面図である。
【図５Ｃ】図３に示す薄膜トランジスタの製造工程を示す断面図である。
【図５Ｄ】図３に示す薄膜トランジスタの製造工程を示す断面図である。
【図５Ｅ】図３に示す薄膜トランジスタの製造工程を示す断面図である。
【図５Ｆ】図３に示す薄膜トランジスタの製造工程を示す断面図である。
【図６】図３に示す薄膜トランジスタのゲート電圧とドレイン電極を流れる電流との関係を示す図である。
【図７】比較例となる薄膜トランジスタのゲート電圧とドレイン電極を流れる電流との関係を示す図である。
【図８】薄膜トランジスタの他の一例を示す断面図である。
【図９】図８に示す薄膜トランジスタのＢ−Ｂ’間における水素濃度プロファイルを示す図である。
【図１０】薄膜トランジスタの他の例を示す断面図である。
【発明を実施するための形態】
【００１８】
以下では、本発明の実施形態について図面に基づいて説明する。出現する構成要素のうち同一機能を有するものには同じ符号を付し、その説明を省略する。なお、以下で説明する実施形態は、ＩＰＳ（In-Plane-Switching）方式の液晶表示装置に本発明を適用した場合の例である。
【００１９】
本実施形態にかかる表示装置は液晶表示装置であって、アレイ基板と、当該アレイ基板と対向し、カラーフィルタが設けられたフィルタ基板と、両基板に挟まれた領域に封入された液晶材料と、アレイ基板に取付けられたドライバ集積回路と、を含んで構成される。アレイ基板及びフィルタ基板は、いずれもガラス基板などの絶縁基板１に加工がされたものである。
【００２０】
図１は、本発明の実施形態にかかる表示装置の等価回路を示す回路図である。図１に示す等価回路は、上述のアレイ基板における表示領域の一部に相当する。アレイ基板では、複数のゲート信号線５１が横方向に並んで延びており、また、複数の映像信号線５２が縦方向に並んで延びている。そして、これらゲート信号線５１及び映像信号線５２により表示領域がマトリクス状に区画されており、その一つ一つの区画が一つの画素回路に相当する。また、各ゲート信号線５１に対応してコモン信号線５３が横方向に延びている。
【００２１】
ゲート信号線５１及び映像信号線５２により区画される画素回路の隅には、薄膜トランジスタ５４が形成されており、そのゲート電極２はゲート信号線５１に接続され、ドレイン電極７ａは映像信号線５２に接続されている。また、各画素回路には画素電極５５及びコモン電極５６が対になって形成されており、画素電極５５は薄膜トランジスタ５４のソース電極７ｂに接続され、コモン電極５６はコモン信号線５３に接続されている。
【００２２】
図２は、１つの画素回路の構成の一例を示す平面図である。図２に示すように、ゲート信号線５１と映像信号線５２とが交差する箇所に対応して薄膜トランジスタ５４が存在する。薄膜トランジスタ５４は第１の半導体膜４と、第２の半導体膜５と、ゲート電極２と、ドレイン電極７ａとソース電極７ｂと、導電型半導体膜６ａ，６ｂとを有する。この薄膜トランジスタ５４は、いわゆるボトムゲート型薄膜トランジスタである。
【００２３】
上述の画素回路では、ゲート信号線５１にゲート電圧を印加することにより、画素回路の行が選択される。また、その選択のタイミングにおいて、各映像信号線５２に映像信号を供給することにより、各画素回路に含まれる画素電極５５に映像信号の電圧が印加される。また各画素回路に含まれるコモン電極５６にはコモン信号線５３を介してコモン電圧が印加される。これにより、画素電極５５とコモン電極５６の間に映像信号の電圧に応じた強度の横電界が発生し、この横電界の強度に応じて液晶分子の配向が決まるようになっている。
【００２４】
次に薄膜トランジスタ５４の詳細について説明する。図３は、図２に示す薄膜トランジスタ５４の一例を示す断面図である。本図は、図２のＡ−Ａ’切断線における断面を示している。ガラス基板からなる絶縁基板１の上には、その絶縁基板１に接しかつゲート電極２を含むゲート導電層が設けられる。そのゲート導電層の上にはゲート絶縁層３が設けられる。第１の半導体膜４は、ゲート電極２の上方かつゲート絶縁層３の上面に接するように設けられ、第２の半導体膜５は第１の半導体膜４の上面に接するように設けられている。第１の半導体膜４は主に微結晶シリコンからなり、第２の半導体膜５は主に非晶質シリコンからなる。微結晶シリコンは、結晶の粒径が１０ｎｍ以上１００ｎｍ以下の範囲にある結晶性のシリコンである。平面的にみて第１の半導体膜４および第２の半導体膜５の全てがゲート電極２に重なっている。見方を変えれば、ドレイン電極７ａからソース電極７ｂに向かう方向の第１の半導体膜４および第２の半導体膜５のアイランド長Ｌｃは、その方向のゲート電極２のゲート電極長Ｌｇより短くなっている。この構成は、非晶質シリコンに光が当たることによりリーク電流が生じることを防ぐためのものである。第２の半導体膜５の上面には導電型半導体膜６ａの下面に接する第１の領域と、導電型半導体膜６ｂの下面に接する第２の領域とを有する。第１の領域と第２の領域とは互いに離間する。導電型半導体膜６ａ，６ｂは例えばｎ型の不純物を含む非晶質シリコンからなる。導電型半導体膜６ａの上面はドレイン電極７ａと接しており、導電型半導体膜６ｂの上面はソース電極７ｂと接している。ドレイン電極７ａは導電型半導体膜６ａ、第２の半導体膜５および第１の半導体膜４の側面に接している。またソース電極７ｂは導電型半導体膜６ｂ、第２の半導体膜５および第１の半導体膜４の側面に接している。ドレイン電極７ａ、ソース電極７ｂ、第２の半導体膜５の上面を覆うようにパッシベーション膜８が設けられている。
【００２５】
図４は、薄膜トランジスタ５４の酸素濃度Ｃｏおよび水素濃度Ｃｈの深さ方向のプロファイルを示す図である。図４に示すグラフは、縦軸が濃度を示し、対数スケール（１ｘ１０１７ｃｍ−３〜１ｘ１０２３ｃｍ−３）となっている。また、横軸はパッシベーション膜８の上面からの深さを示す。この深さは、パッシベーション膜８の上面の中でも特に平面的にみてチャネル領域の中央付近と重なる領域を起点とした深さである。深さの値が大きいほど下側になり、絶縁基板１に近づく。このグラフは、右からゲート絶縁層３、第１の半導体膜４、第２の半導体膜５、パッシベーション膜８の順で水素濃度Ｃｈおよび酸素濃度Ｃｏを示している。この水素濃度Ｃｈおよび酸素濃度Ｃｏは、二次イオン質量分析法（ＳＩＭＳ）によって測定されている。
【００２６】
酸素濃度Ｃｏは、本実施例ではゲート絶縁層３として酸化シリコン（ＳｉＯ）を形成しており、ゲート絶縁層３の内部で最も高い。第１の半導体膜４および第２の半導体膜５をみると、第１の半導体膜４の下面付近と、第２の半導体膜５の上面付近とでの酸素濃度Ｃｏが高く、その間ではそれらより酸素濃度Ｃｏが低くなっている。測定誤差や局所的な不均一性等による細かな変動を除いて考えれば、その酸素濃度Ｃｏは第１の半導体膜４の下面から酸素濃度Ｃｏが第１の半導体膜４および第２の半導体膜５の中で最小になる深さまで単調減少し、また第２の半導体膜５の上面付近から酸素濃度Ｃｏが第１の半導体膜４および第２の半導体膜５の中で前述の最小になる深さまで単調減少する。結果として、第１の半導体膜４と第２の半導体膜５との界面における酸素濃度Ｃｏは、第１の半導体膜４を代表する酸素濃度である第１の代表酸素濃度と、第２の半導体膜５を代表する酸素濃度である第２の代表酸素濃度と、より低くなる。ここで、第１の半導体膜４の中央における酸素濃度を第１の代表酸素濃度、第２の半導体膜５の中央における酸素濃度を第２の代表酸素濃度とする。第１の代表酸素濃度は、より具体的には第１の半導体膜４の中心となる位置の酸素濃度であってもよいし、第１の半導体膜４の上面と下面とから等距離となる面での平均酸素濃度であってもよい。また第２の代表酸素濃度は、第２の半導体膜５の中心となる位置の酸素濃度であってもよいし、第２の半導体膜５の上面と下面とから等距離となる面での平均酸素濃度であってもよい。
【００２７】
第１の半導体膜４と第２の半導体膜５の界面では、エネルギーバンドの伝導帯側にエネルギー障壁が形成される。このエネルギー障壁によりキャリアである電子の移動が制約され、界面付近で電流が流れにくくなっている。一方、酸素にも電流を流れにくくする働きがあるため、界面付近の酸素濃度Ｃｏが高いと界面付近の電流の流れがさらに阻害される。本実施形態では第１の半導体膜４と第２の半導体膜５の界面における酸素濃度Ｃｏを第１の半導体膜４や第２の半導体膜５の代表的な酸素濃度より低くすることにより、薄膜トランジスタ５４のオン電流の減少を抑えている。
【００２８】
なお、必ずしも界面における酸素濃度Ｃｏは、第１の半導体膜４の中央および第２の半導体膜５の中央との両方の酸素濃度Ｃｏより低くなくてもよい。どちらか一方の酸素濃度Ｃｏ以下であれば、少なくともその界面における酸素濃度Ｃｏの上昇は抑えられ、オン電流は減少しにくくなる。この酸素濃度Ｃｏの条件を満たすには、第１の半導体膜４を含む層を積層してから第２の半導体膜５を含む層を積層するまでの間に、大気中の暴露を極力防ぐ必要がある。
【００２９】
水素濃度Ｃｈは、図４の例では、ゲート絶縁層３で最小の値となり、パッシベーション膜８で最高の値となっている。第１の半導体膜４の内部をみると、測定誤差や局所的な不均一性を除いて考えれば、水素濃度Ｃｈは、第１の半導体膜４の下面から上方に向かうにつれ低くなり、第１の半導体膜４の上面と下面との中間で最小値を取った後に第１の半導体膜４の上面に向けて上昇する。測定誤差や局所的な不均一性等を考慮しても、第１の半導体膜４の上面と下面との中間で最小値をとる。またその上面と下面とから等距離となる第１の半導体膜４内の面における平均水素濃度、あるいは第１の半導体膜４の中心位置における水素濃度は、第１の半導体膜４の上面や下面の水素濃度より低くなる。第２の半導体膜５は主に非晶質シリコンで構成されるため、水素濃度は第１の半導体膜４より高くなっている。
【００３０】
第１の半導体膜４の内部にこのような水素濃度Ｃｈのプロファイルがあることにより、第１の半導体膜４とゲート絶縁層３との界面付近で水素濃度Ｃｈを高めてチャネルとしての動作を確保する一方、オフ電流の原因となる中央付近の水素濃度Ｃｈを下げてオン電流の減少を抑えつつオフ電流を減少させることができる。そのメカニズムについては後述する。
【００３１】
図５Ａから図５Ｆは、図３に示す薄膜トランジスタ５４の製造工程を示す断面図である。これらの図を用いて図３に示す薄膜トランジスタ５４の製造工程を説明する。
【００３２】
はじめの工程では、絶縁基板１上にゲート電極２をパターニングにより形成する。絶縁基板１には例えばガラス基板を用いる。ゲート電極２の材料は例えばＮｂ、Ｍｏ、Ｗ、Ｔａ、Ｃｒ、Ｔｉ、Ｆｅ、Ｎｉ、Ｃｏ等の金属やそれらの合金、またはそれらの積層膜でよい。また、ゲート電極２の材料はＡｌやＣｕ等の低抵抗金属であってもよい。微結晶半導体の膜を形成する際にアニール工程などで高い温度に加熱しないため、製造工程中の上限温度を低下させられるからである。ゲート電極２を含むゲート導電層の成膜は例えばスパッタリング法で行う。膜厚は配線抵抗が表示装置の動作上問題とならない範囲とする。本図の例ではその膜厚を２００ｎｍとしているが、例えば１００〜４００ｎｍであってもよい。次に、ゲート導電層をパターン加工する処理はホトリソグラフィにより行われる。ゲート電極２を形成する工程の次の工程では、ゲート絶縁層３を構成するゲート絶縁膜を堆積する（図５Ａ参照）。ゲート絶縁膜には例えば窒化シリコン（ＳｉＮ）膜、酸化シリコン（ＳｉＯ）膜、酸窒化シリコン（ＳｉＯＮ）膜やそれらの積層膜を用いてよい。中でも酸化シリコンや酸窒化シリコンを用いることが好適である。第１の半導体膜４に接する部分の材料を酸化シリコンや酸窒化シリコンにすると、薄膜トランジスタ５４の閾値電圧の変化（ΔＶｔｈ）が抑制されるからである。ゲート絶縁層３はプラズマＣＶＤ法で形成される。ゲート絶縁層３の形成には、成膜温度の上昇や成膜時間の増大を制御した上で、スパッタリング法やプラズマ酸化、光酸化などの手法を用いてもよい。また、ゲート絶縁膜の膜厚は、ゲート耐圧を確保し、さらにゲート電極２の側面付近で膜厚が薄くなることを防止するため、ゲート電極２と同等以上であることが望ましい。その膜厚は例えば１００ｎｍから４００ｎｍとすればよい。
【００３３】
次の工程では、第１の半導体膜４に相当する部分を含む微結晶シリコン層１４を形成する（図５Ｂ参照）。微結晶シリコン層１４の形成には、プラズマＣＶＤ法の利用が好適である。微結晶シリコン層１４の形成には、他に成膜温度が低い熱ＣＶＤ法や光ＣＶＤ法等を用いてもよい。本工程で用いるプラズマＣＶＤ装置は、平行平板型の電極構造や、アンテナ型の電極構造を有しているものでよい。プラズマＣＶＤ法を用いる場合、原料ガスとして、例えばＳｉＨ４（モノシラン）やＳｉ２Ｈ６（ジシラン）などのシリコンの水素化ガス（ＳｉｎＨ２ｎ＋２：ｎ＞１）を供給する。シリコンの水素化ガスの代わりに、例えばＳｉＦ４（フッ化シラン）などのシリコンのハロゲン化ガスを供給してもよい。また成膜時に、例えばＨ２、Ｈｅ、Ａｒなどのキャリアガスを原料ガスと同時に供給してもよい。プラズマＣＶＤ法で用いるＲＦ周波数は１３．５６ＭＨｚでよいが、これら以外の周波数を使用してもよい。成膜温度は１００℃以上４００℃以下が好適であるが、室温以上であればよい。成膜温度が１００℃以上なら微結晶シリコンの膜の欠陥準位密度が少なくなり、成膜温度を４００℃以下にすれば微結晶シリコン膜の水素濃度を欠陥準位密度に合わせて調整することが可能である。
【００３４】
本実施形態の例における微結晶シリコン層１４の成膜条件を以下に記す。プラズマＣＶＤ装置として平行平板型プラズマＣＶＤ装置を用い、ＳｉＨ４やＨ２だけでなく、Ａｒも成膜時のガスとして用いる。そのガス流量比はＳｉＨ４／Ｈ２／Ａｒ=１／１００／１００である。ＲＦ周波数は１３．５６ＭＨｚであり、ＲＦパワー密度は０．１Ｗ／ｃｍ２であり、電極間隔は２０ｍｍである。成膜時の基板温度は３００℃、また成膜圧力は１３３Ｐａである。成膜時のガスにＡｒを添加すると、プラズマ中のＡｒイオンの効果により成膜初期から柱状構造の微結晶シリコン膜が成長しやすく、さらに、微結晶シリコン層１４の水素濃度の増大を防ぐことが容易となる。これにより、例えばインキュベーション層の膜厚を３０ｎｍ以下に抑制できる。また成膜初期に水素濃度の高い非晶質シリコンが形成されることが防がれるので、薄膜トランジスタ５４の閾値電圧変動も抑えられる。なお、図４に示す水素濃度プロファイルが得られれば他の成膜条件を用いてもよい。例えば、Ａｒ流量比を１０〜３００とし、その条件にあわせて他の成膜条件を調整してもよい。また、微結晶シリコン層１４の成膜中に成膜条件を変化させてもよい。例えば途中で成膜条件を切替えることで３層からなる微結晶シリコン層１４にしてもよい。なお、微結晶シリコン層１４の上端付近では、結晶粒径が２０ｎｍ以下または１００ｎｍ以上となるような条件で成膜すると好適である。非晶質シリコン層１５の成膜時に微結晶シリコン層１４の上面へのプラズマダメージが生じることが抑制されるからである。さらに、微結晶シリコン層１４を成膜した後に、その成膜を行ったプラズマＣＶＤ装置内で基板を２分間ほど加熱放置している。この際には、基板温度や圧力は成膜時と同じであり、Ａｒガスのみを流しており、放電は行っていない。すると、微結晶シリコン層１４の上面側から過剰な水素が脱離する。放置時間は必要に応じて変更してよい。
【００３５】
次の工程では、微結晶シリコン層１４の上に、第２の半導体膜５の相当する部分を含む非晶質シリコン層１５を成膜する（図５Ｃ参照）。非晶質シリコン層１５は、微結晶シリコン層１４を成膜したプラズマＣＶＤ装置を用いて成膜するとよい。本実施形態の例における非晶質シリコン層１５の成膜条件を以下に記す。プラズマＣＶＤ装置として平行平板型プラズマＣＶＤ装置を用い、ガス流量比はＳｉＨ４／Ｈ２／Ａｒ=１／６／３である。ＲＦ周波数は１３．５６ＭＨｚであり、ＲＦパワー密度は０．２Ｗ／ｃｍ２であり、電極間隔は２０ｍｍである。成膜時の基板温度は３００℃、また成膜圧力は１３３Ｐａである。成膜時にＡｒガスを添加することは、プラズマ中で発生した高エネルギーの水素イオンが微結晶シリコン層１４にダメージを与えること、さらに微結晶シリコン層１４に水素が取込まれることを防いでいる。これにより、微結晶シリコン層１４の下面まで水素濃度の上昇の影響が及ぶ事態を防ぎ、図４に示す水素濃度のプロファイルを有する薄膜トランジスタ５４の形成が可能となる。なお、成膜条件はこれに限られない。例えばＡｒ流量比は０〜１００でよい。なお、成膜時にＡｒガスを添加しなくても、ＲＦパワー密度を低くすることで図４と同じ水素濃度のプロファイルを得ることは可能である。ここで、プラズマＣＶＤ法で微結晶シリコン層１４を成膜する場合、微結晶シリコン層１４と非晶質シリコン層１５とを連続して成膜することが可能になる。こうすることで、アレイ基板を大気中に暴露する必要がなくなり、図４の酸素濃度のプロファイルを示す薄膜トランジスタ５４が製造できる。
【００３６】
次の工程では、非晶質シリコン層１５の上に、例えば高濃度のｎ型非晶質シリコンからなる導電型シリコン層１６を成膜する（図５Ｃ参照）。導電型シリコン層１６は高濃度ｎ型微結晶シリコンを含んでいてもよい。導電型シリコン層１６の成膜にはプラズマＣＶＤ法を用いる。高濃度ｎ型非晶質シリコンからなる導電型シリコン層１６の成膜の際は、例えばＲＦ周波数を１３．５６ＭＨｚとし、水素希釈したＳｉＨ４を１００ｓｃｃｍ供給し、基板温度を３００℃とし、ガス圧力を１３３Ｐａとし、ｎ型のドーピングガスとしてホスフィン（ＰＨ３）、またはその水素希釈ガスを供給すれば良い。ドーピング濃度は、低抵抗なコンタクト層を形成するために１×１０１７ｃｍ−３以上とし、またドーパント原子のクラスタリングや偏析による結晶性の悪化と高抵抗化を抑制するために１×１０２２ｃｍ−３以下とすることが好適である。膜厚は良好なコンタクト性能を得るため、例えば５〜５０ｎｍが好適である。
【００３７】
次の工程では、フォトリソグラフィによるパターン形成とその後のドライエッチングとにより、導電型シリコン層１６、非晶質シリコン層１５、微結晶シリコン層１４をアイランド状に加工し、ゲート電極２上に薄膜トランジスタ５４のチャネル層とコンタクト層となる部分を形成する（図５Ｄ参照）。このとき、アイランド長Ｌｃはゲート電極長Ｌｇよりも狭くなるように形成される。
【００３８】
次の工程では、ドレイン電極７ａ、ソース電極７ｂを形成するため、基板上に金属層１７を堆積する（図５Ｅ参照）。金属層１７の材料としてはＮｂ、Ｍｏ、Ｗ、Ｔａ、Ｃｒ、Ｔｉ、Ｆｅ、Ｎｉ、Ｃｏ等やこれらの合金またはこれらの金属の積層膜を用いてよい。また、ＡｌやＣｕ等の低抵抗金属を用いてもよい。金属層１７の形成には、例えばスパッタリング法を用いることができる。膜厚は、配線抵抗を考慮して材料に応じた厚さにするとよい。例えば膜厚を５００ｎｍ程度とすればよい。
【００３９】
次の工程では、ホトリソグラフィによるパターン形成とその後のウェットエッチングによって金属層１７のうちチャネル形成部の上にある部分を除去する（図５Ｆ参照）。さらにドライエッチング等によってチャネル形成部の導電型半導体膜６と第２の半導体膜５の上面側の一部を除去する。これにより、ドレイン領域のコンタクト層となる導電型半導体膜６ａ、ドレイン電極７ａ、ソース領域のコンタクト層となる導電型半導体膜６ｂ、ソース電極７ｂを形成する。
【００４０】
次の工程では、パッシベーション膜８を形成する。パッシベーション膜８は例えばＳｉＮやＳｉＯからなり、プラズマＣＶＤ法により形成されてよい。またパッシベーション膜８をスパッタ法で形成してもよい。本実施形態の例ではプラズマＣＶＤ法によりＳｉＮ膜を形成している。成膜の際には、ＲＦ周波数は１３．５６ＭＨｚであり、ガスとしてＳｉＨ４とＮＨ３とを用いる。また成膜温度は３００℃である。これらの工程により、図３に示す断面構造を有する薄膜トランジスタ５４が完成する。
【００４１】
図６は、図３に示す薄膜トランジスタ５４のゲート電圧Ｖｇとドレイン電極７ａを流れる電流Ｉｄとの関係を示す図である。図７は、比較例となる薄膜トランジスタのゲート電圧Ｖｇとドレイン電極を流れる電流Ｉｄとの関係を示す図である。なおこれらの薄膜トランジスタのチャネル幅は１０μｍ、チャネル長は５μｍである。比較例となる薄膜トランジスタは、アニール工程を経ずに第１の半導体膜４を製造したものであるが、本実施形態の例のような水素濃度のプロファイルとなるよう制御しない製造方法を経たものである。比較例では、微結晶シリコン層１４の成膜時点で本実施形態の例より水素濃度が高く、かつ非晶質シリコン層１５に含まれる水素が流入するため、第１の半導体膜４の水素濃度は下面から上面にかけて単調増加する。図６と図７とを比較すると、正のゲート電圧Ｖｇが増大したのオン電流は比較例の方が大きくなるが、それ以上に負のゲート電圧Ｖｇが増大したときのオフ電流が低減される。これにより、オン電流に対するオフ電流の割合が小さくなり、薄膜トランジスタ５４のトータルの特性は向上する。
【００４２】
第１の半導体膜４において、ゲート絶縁層３との界面付近のインキュベーション層では、成膜時の欠陥密度が高くなりやすい。また、第１の半導体膜４と第２の半導体膜５との界面付近も第２の半導体膜５を成膜する際に欠陥密度が高くなりやすい。薄膜トランジスタ５４では、第１の半導体膜４のうち、欠陥密度が高くなりやすいインキュベーション層や第２の半導体膜５との界面付近での水素濃度をそれら以外より高めにすることで、水素終端によって欠陥密度が低減されている。欠陥密度の低減によりキャリアがトラップされることが減り、オン電流が確保される。また欠陥密度が高くなりにくい中間部分で水素濃度が最小となることがその付近の電気伝導度を低下させてオフ電流を低減させている。さらに第１の半導体膜４と第２の半導体膜５との界面付近の酸素濃度を低減することもあわせて、オン電流に対するオフ電流の割合の低減を実現している。また水素濃度を低くすることで閾値電圧の変動も減らしている。オン電流とオフ電流のバランスを確保するには、第１の半導体膜４の内部における平均水素濃度は５．０×１０１９／ｃｍ３以上１．０×１０２２／ｃｍ３以下であることが望ましい。また、第１の半導体膜４の内部で図４に示す水素濃度のプロファイルとするためには、第１の半導体膜４と第２の半導体膜５の界面における水素濃度を１．５×１０２２／ｃｍ３以下にすることが望ましい。界面の水素濃度を大きくすると、第２の半導体膜５から第１の半導体膜４への水素の流入により第１の半導体膜４の中間部での水素濃度が上昇し、オフ電流の増大を招くからである。
【００４３】
ここで、図４に示す酸素濃度Ｃｏおよび水素濃度Ｃｈのプロファイルは図３に示すような遮光構造を有する薄膜トランジスタ５４ではより大きな効果が得られる。その理由の１つは、遮光構造を有する薄膜トランジスタ５４では、例えば負のゲート電圧Ｖｇが増大してドレイン電極７ａに強電界が印加された場合に、インキュベーション層における欠陥密度に起因してインキュベーション層とドレイン電極７ａとの間でリーク電流が発生しやすいことである。またもう１つの理由は、第２の半導体膜５と第１の半導体膜４との界面付近でも、例えば負のゲート電圧Ｖｇが大きくドレイン電極７ａ側の端に強電界が印加される場合に、第１の半導体膜４の上面とドレイン電極７ａとの間で膜中欠陥を介したリーク電流が発生しやすいからである。
【００４４】
図８は、薄膜トランジスタ５４の他の一例を示す断面図である。本図は、薄膜トランジスタ５４のうち、第１の半導体膜４および第２の半導体膜５の周辺を拡大した図である。第１の半導体膜４と、薄膜トランジスタ５４を構成する他の要素との位置関係は、図３に示す薄膜トランジスタ５４と同様である。
【００４５】
図９は、図８に示す薄膜トランジスタ５４のＢ−Ｂ’間における水素濃度プロファイルを示す図である。図９において縦軸は濃度を示し、対数スケール（５ｘ１０１９ｃｍ−３〜１ｘ１０２３ｃｍ−３）となっている。第１の半導体膜４の左右端の水素濃度は、中央付近より高くなっている。これにより、第１の半導体膜４のうちドレイン電極７ａに平面的に重なる部分とソース電極７ｂに平面的に重なる部分との間にあるチャネル部分の平均水素濃度は、そのドレイン電極７ａおよびソース電極７ｂに重なる部分の平均水素濃度より低くなる。第１の半導体膜４の側壁部分は、微結晶シリコン層１４および非晶質シリコン層１５のエッチングの際にダメージが生じ欠陥密度が中央付近に比べて高い。欠陥密度の高くなる側壁に近い部分で水素濃度を高めることにより欠陥密度を低減し、オフ電流を減少させる効果が得られる。ゲート遮光構造の薄膜トランジスタ５４では、例えば負のゲート電圧Ｖｇが増大してドレイン電極７ａに高電界が印加された場合に、欠陥を介したリーク電流が生じやすいからである。
【００４６】
図９に示す水素濃度のプロファイルを有する薄膜トランジスタ５４を製造するには、導電型シリコン層１６、非晶質シリコン層１５、微結晶シリコン層１４をアイランド状に加工する工程の後で水素ガス雰囲気中でアニールを行えばよい。アニール温度は、導電型シリコン層１６、非晶質シリコン層１５、微結晶シリコン層１４の成膜温度以下が望ましい。それらに含まれる水素の脱離を抑制するためである。アニールは１０分以上行うことが好適である。一方、水素プラズマ処理やリモートプラズマ法等の原子状水素アニールを使用してもよい。ただし、プラズマのパワーは低くかつ短時間で処理することが望ましい。第１の半導体膜４の側壁にダメージを与える危険や、また、第１の半導体膜４の中心付近の水素濃度を上昇させる危険もあるからである。また、ドレイン電極７ａやソース電極７ｂをＡｌで形成してもよい。Ａｌにはシリコンの水素終端効果があるからである。なお、これらの処理により第２の半導体膜５の側壁および導電型半導体膜６ａ，６ｂの側壁の一部の水素濃度も増大する。
【００４７】
図１０は、薄膜トランジスタ５４の他の例を示す断面図である。薄膜トランジスタ５４の第１の半導体膜４と、第２の半導体膜５および導電型半導体膜６ａ，６ｂの側壁にサイド絶縁膜９が形成されている。サイド絶縁膜９は例えばシリコン酸化膜からなる。こうすれば、側壁付近の部分の欠陥に起因するリーク電流を低減することができる。サイド絶縁膜９は、例えば導電型シリコン層１６、非晶質シリコン層１５、微結晶シリコン層１４をドライエッチングによりアイランド状に加工する工程の後でレジストをＯ２アッシングすればシリコン酸化膜からなるサイド絶縁膜９が形成される。
【００４８】
なお、本発明の実施形態に係る液晶表示装置において、上記では液晶の駆動方式をＩＰＳ方式として説明しているが、本発明は例えばＶＡ（Vertically Aligned）方式やＴＮ（Twisted Nematic）方式等の他の駆動方式であってもよい。ＶＡ方式及びＴＮ方式の場合には、アレイ基板にコモン電極５６及びコモン信号線５３を設けずに、アレイ基板に対向する図示しない対向基板（或いはカラーフィルタ基板）に、コモン電極５６に相当する電極を設ける。これらの方式に本発明を適用しても、薄膜トランジスタ５４の構成は変化しないからである。
【００４９】
なお、本発明の実施形態を上記では液晶表示装置として説明しているが、これに限定されることはなく、同様の絶縁層や導電層の積層構造を有していれば、たとえば有機ＥＬ（Electro Luminescence）素子等の他の表示装置にも適用できることはいうまでもない。
【符号の説明】
【００５０】
１  絶縁基板、２  ゲート電極、３  ゲート絶縁層、４  第１の半導体膜、５  第２の半導体膜、６ａ，６ｂ  導電型半導体膜、７ａ  ドレイン電極、７ｂ  ソース電極、８  パッシベーション膜、９  サイド絶縁膜、１４  微結晶シリコン層、１５  非晶質シリコン層、１６  導電型シリコン層、１７  金属層、５１  ゲート信号線、５２  映像信号線、５３  コモン信号線、５４  薄膜トランジスタ、５５  画素電極、５６  コモン電極、Ｃｈ  水素濃度、Ｃｏ  酸素濃度、Ｌｃ  アイランド長、Ｌｇ  ゲート電極長、Ｖｇ  ゲート電圧。
【図１】
2013055081.tif 000003
【図２】
2013055081.tif 000004
【図３】
2013055081.tif 000005
【図４】
2013055081.tif 000006
【図５Ａ】
2013055081.tif 000007
【図５Ｂ】
2013055081.tif 000008
【図５Ｃ】
2013055081.tif 000009
【図５Ｄ】
2013055081.tif 000010
【図５Ｅ】
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【図５Ｆ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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