(57)【要約】【課題】半導体装置の製造効率を向上させる。【解決手段】半導体チップと電気的に接続された複数の外部端子（リード）と、複数の端子（テスト端子）ＣＰの接触領域３１を接触させることで、半導体チップとテスト回路を電気的に接続し、電気的試験を行う。ここで、端子ＣＰは、複数の半導体装置の電気的試験に繰り返し使用するものである。また、端子ＣＰの接触領域３１は、第１合金から成る芯材Ｍ１と、芯材Ｍ１を覆う金属膜Ｍ２とを備えている。また、金属膜Ｍ２は、第１合金よりも硬度が高い第２合金から成るものである。【選択図】図１５
2013101043.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）チップ搭載部および複数の外部端子を備える基材を準備する工程と、
（ｂ）複数の電極パッドを備える半導体チップを前記基材の前記チップ搭載部に搭載する工程と、
（ｃ）前記半導体チップの前記複数の電極パッドと前記基材の前記複数の外部端子を複数の導電性部材を介して電気的に接続する工程と、
（ｄ）前記基材の前記複数の外部端子と複数のテスト端子の接触領域を接触させることで、前記半導体チップとテスト回路を電気的に接続し、電気的試験を行う工程と、
を有し、
前記テスト端子の前記接触領域は、第１合金から成る芯材と、前記芯材を覆う金属膜とを備え、
前記金属膜は、前記第１合金よりも硬度が高い第２合金から成ることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１において、
前記テスト端子の前記接触領域の端部は尖った形状となっており、
前記（ｄ）工程では、前記テスト端子の前記接触領域の一部を前記外部端子に食い込ませた状態で電気的試験を行うことを特徴とする半導体装置の製造方法。
【請求項３】
請求項２において
前記テスト端子は、複数の半導体装置の電気的試験に繰り返し使用することを特徴とする半導体装置の製造方法。
【請求項４】
請求項３において、
前記（ｄ）工程では、
（ｄ１）前記金属膜の前記芯材が露出するまでは、前記金属膜と前記複数の外部端子を接触させて電気的試験を行い、
（ｄ２）前記芯材が露出した後は、前記芯材と前記複数の外部端子を接触させて電気的試験を行う、
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４において、
前記芯材を構成する前記第１合金と前記金属膜を構成する前記第２合金は、最も多く含む構成元素が共通することを特徴とする半導体装置の製造方法。
【請求項６】
請求項５において、
前記複数の外部端子の表面は、それぞれ半田から成り、
前記第１および第２合金のそれぞれは、構成元素のうち、パラジウム（Ｐｄ）元素を最も多く含む、パラジウム合金であることを特徴とする半導体装置の製造方法。
【請求項７】
請求項６において、
前記第１および第２合金のそれぞれは、前記パラジウム（Ｐｄ）元素よりも電気抵抗率が低い元素を含有していることを特徴とする半導体装置の製造方法。
【請求項８】
請求項５において、
前記第２合金は、前記パラジウム（Ｐｄ）元素の他、コバルト（Ｃｏ）元素を含有していることを特徴とする半導体装置の製造方法。
【請求項９】
請求項４において、
前記（ｄ）工程では、
（ｄ３）繰り返し使用の後、前記芯材の前記接触領域を研磨して尖らせてから、前記芯材と前記複数の外部端子を接触させて電気的試験を行う、
ことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９において、
前記芯材の前記接触領域を研磨する際は、
前記芯材の被研磨面である平坦面に研磨治具を押し当てた状態で前記平坦面に沿って振動させることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０において、
前記芯材の前記接触領域を研磨する際は、前記平坦面に沿って互いに交差する複数の方向に前記研磨治具を振動させることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１０において、
前記芯材の前記接触領域を研磨する際は、前記平坦面に沿って前記研磨治具を回転運動させることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１０において、
前記研磨治具の研磨面には、弾性体層、および樹脂を介して複数の砥粒が接着された研磨砥粒層が順に積層されていることを特徴とする半導体装置の製造方法。
【請求項１４】
（ａ）チップ搭載部および複数の外部端子を備える基材を準備する工程と、
（ｂ）複数の電極パッドを備える半導体チップを前記基材の前記チップ搭載部に搭載する工程と、
（ｃ）前記半導体チップの前記複数の電極パッドと前記基材の前記複数の外部端子を複数の導電性部材を介して電気的に接続する工程と、
（ｄ）前記基材の前記複数の外部端子と複数のテスト端子の接触領域を接触させることで、前記半導体チップとテスト回路を電気的に接続し、電気的試験を行う工程と、
を有し、
前記複数の外部端子の表面は、それぞれ半田から成り、
前記テスト端子の前記接触領域は、構成元素のうち、パラジウム（Ｐｄ）元素を最も多く含む、パラジウム合金から成ることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４において、
前記テスト端子の前記接触領域の端部は尖った形状となっており、
前記（ｄ）工程では、前記テスト端子の前記接触領域の一部を前記外部端子に食い込ませた状態で電気的試験を行うことを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５において、
前記パラジウム合金は、前記パラジウム（Ｐｄ）元素よりも電気抵抗率が低い元素を含有していることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６において
前記テスト端子は、複数の半導体装置の電気的試験に繰り返し使用することを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７において、
前記（ｄ）工程では、
（ｄ１）繰り返し使用の後、前記芯材の前記接触領域を研磨して尖らせてから、前記芯材と前記複数の外部端子を接触させて電気的試験を行う、
ことを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８において、
前記芯材の前記接触領域を研磨する際は、
前記接触領域の被研磨面である平坦面に研磨治具を押し当てた状態で前記平坦面に沿って振動させることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９において、
前記芯材の前記接触領域を研磨する際は、前記平坦面に沿って互いに交差する複数の方向に前記研磨治具を振動させることを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１９において、
前記芯材の前記接触領域を研磨する際は、前記平坦面に沿って前記研磨治具を回転運動させることを特徴とする半導体装置の製造方法。
【請求項２２】
請求項１９において、
前記研磨治具の研磨面には、弾性体層、および樹脂を介して複数の砥粒が接着された研磨砥粒層が順に積層されていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、半導体装置の外部端子にテスト用の端子を押し当てて電気的試験を行う工程に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００２−２５０７４４号公報（特許文献１）には、先端部を半導体装置の電極パッドに接触させて、半導体装置の動作をテストする半導体装置テスト用のプローブ針が記載されている。
【０００３】
また、特開２０１０−１８１３４０号公報（特許文献２）には、電極パッドとの接触時にパッド表面の高抵抗層を削り取って測定を行う電気的試験方法が記載されている。
【０００４】
また、特開２００８−２４９４４９号公報（特許文献３）には、タングステンからなる母材の先端にダイヤモンド等の硬質粒子を金属メッキにより固着したプローブ針が記載されている。
【０００５】
また、特開平１１−１１１７８８号公報（特許文献４）には、細長いピン状に形成されたウエハテスト用のプローブ針と、該プローブ針を研磨ウエハで研磨してプローブ針先端に付着した異物を除去することが記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−２５０７４４号公報
【特許文献２】特開２０１０−１８１３４０号公報
【特許文献３】特開２００８−２４９４４９号公報
【特許文献４】特開平１１−１１１７８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
半導体装置の製造工程には、組み立てられた半導体装置（半導体パッケージ）が、予め設定された電気的特性を備えているか、あるいは正しく動作するかを試験する電気的試験工程が含まれる。この電気的試験工程では、半導体装置を試験装置に固定して、半導体装置の外部端子にテスト用の端子を接触させることで試験装置が備える試験用回路と半導体装置を電気的に接続して行う。また、テスト用の端子を半導体装置の外部端子に接触させて電気的試験を行う場合、テスト用の端子と半導体装置の外部端子の接触界面の抵抗成分を低減する観点から、テスト用の端子として、先端を尖らせた細長いピン形状（針状）の端子を用いる方法が有効である。細長いピン形状の端子の先端の尖頭部分を半導体装置の外部端子に押し当て、食い込ませることで、テスト用の端子と半導体装置の外部端子の接触面積を広くすることができるので、接触界面の抵抗成分を低減できる。本願発明者は、半導体装置の外部端子にテスト用の端子を押し当てて電気的試験を行う試験技術、および半導体装置の製造技術について検討を行い、以下の課題を見出した。
【０００８】
近年、半導体装置の低電圧化や、外部端子の微細化の検討が進められており、これらの影響により、安定的に電気的試験を行うためには、テスト用の端子を半導体装置の外部端子に接触させる際の抵抗成分の低減や抵抗成分のバラツキの抑制が重要になっている。そこで本願発明者は、先端を尖らせた細長いピン形状（針状）の基材の表面に、例えば金（Ａｕ）など基材よりも導電性が高い材料から成る金属膜を形成する技術について検討した。例えば所謂ＳＫ材と呼ばれる炭素鋼から成る基材を針状に形成し、基材の表面を金（Ａｕ）のめっき膜で覆った場合、外部端子との接触抵抗を大幅に低減することができる。
【０００９】
ところが、上記構成の場合、複数の半導体装置の電気的試験に繰り返し使用すると、基材の表面を覆う金属膜が摩耗あるいは剥離して、内部の基材が露出してしまう。そして、基材と金属膜とは導電性が大きくことなるため、接触抵抗の増大、あるいは接触抵抗のバラツキの増大を招く原因となる。また、半導体装置の外部端子には、実装信頼性を向上させる観点から表面が半田材で覆われている場合があるが、この場合、テスト用の端子に半田材が付着して酸化し易い。テスト用の端子に半田材が付着して酸化すると、テスト用の端子表面の抵抗成分が増大するので、接触抵抗の増大、あるいは接触抵抗のバラツキの増大を招く原因となる。特に、テスト用の端子の表面が金（Ａｕ）膜である場合、金（Ａｕ）と半田は親和性が高いため、金膜が基材の表面から剥離し易い。つまり、テスト用の端子の電気的特性が繰り返し使用により劣化し易い。本願発明者の検討によれば、半導体装置の外部端子と７万回〜８万回程度接触させると電気的試験の結果が不安定になり、信頼性が低下する。そして電気的試験の信頼性低下に伴って、再試験数の増加や不良判定品の増加を招き、半導体装置の製造効率が低下する。また、電気的試験の信頼性が低下する前に新たなテスト用端子に交換する方法が考えられるが、交換頻度が高くなると交換のための維持管理負荷が増大する。
【００１０】
本発明は、上記課題に鑑みてなされたものであり、その目的は、半導体装置の製造効率を向上させる技術を提供することにある。
【００１１】
また、本発明の他の目的は、テスト用の端子を半導体装置の外部端子に接触させる際の抵抗成分を安定的に低減させる技術を提供することにある。
【００１２】
また、本発明の他の目的は、半導体装置の電気的試験に用いるテスト用の端子の交換頻度を低減させる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
すなわち、本願発明の一態様である半導体装置の製造方法は、半導体チップと電気的に接続された複数の外部端子と、複数のテスト端子の接触領域を接触させることで、前記半導体チップとテスト回路を電気的に接続し、電気的試験を行う工程を含んでいる。また、前記テスト端子は、複数の半導体装置の電気的試験に繰り返し使用するものである。また、前記テスト端子の前記接触領域は、第１合金から成る芯材と、前記芯材を覆う金属膜とを備えている。また、前記金属膜は、前記第１合金よりも硬度が高い第２合金から成るものである。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００１７】
すなわち、本願発明の一態様によれば、半導体装置の製造効率を向上させることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施の形態の半導体装置の内部構造の概要を示す透視平面図である。
【図２】図１のＡ−Ａ線に沿った断面図である。
【図３】図１および図２に示す半導体装置の組み立てフローを示す説明図である。
【図４】図３に示す基板準備工程で準備するリードフレームの全体構造を示す平面図である。
【図５】図４の製品形成領域を拡大して示す拡大平面図である。
【図６】図５に示すチップ搭載部上に、接着材を介して半導体チップを搭載した状態を示す拡大平面図である。
【図７】図６に示す半導体チップの複数のパッドとリードフレームの複数のリードを、複数のワイヤを介してそれぞれ電気的に接続した状態を示す拡大平面図である。
【図８】図７に示す半導体チップ、複数のワイヤおよび複数のリードの一部を封止する封止体を形成した状態を示す拡大平面図である。
【図９】図８に示す複数のリードを切断し、分離した状態を示す拡大平面図である。
【図１０】図３に示す電気試験工程を行う試験装置の構成を模式的に示す説明図である。である。
【図１１】図１０に示す試験装置のソケット周辺を拡大して示す要部拡大断面図である。
【図１２】図１１に示すテスト用の端子の周辺を拡大して示す拡大断面図である。
【図１３】図１２に示すテスト用の端子の接触領域周辺を拡大して示す斜視図である。
【図１４】図１３に対する変形例であるテスト用の端子の接触領域周辺を拡大して示す斜視図である。
【図１５】図１３または図１４に示すテスト用の端子の接触領域の先端部分を示す拡大断面図である。
【図１６】図１５に対する変形例であるテスト用の端子の接触領域の先端部分を示す拡大断面図である。
【図１７】図１６に示す先端部分が平坦化された状態を示す拡大平面図である。
【図１８】図１６に示す端子の製造工程を模式的に示す説明図である。
【図１９】図１５に示す端子の製造工程を模式的に示す説明図である。
【図２０】図１５に示す先端部分が摩耗して芯材が露出した状態を示す拡大断面図である。
【図２１】図２０に示す先端部分が平坦化された状態を示す拡大平面図である。
【図２２】先端部が平坦化した端子を研磨して再生する工程を示す拡大断面図である。
【図２３】図２２に示す研磨シートの構成を示す拡大断面図である。
【図２４】図２３に示す研磨治具を図１７に示すテスト用の端子の平坦化した面に押し当てた状態を示す拡大断面図である。
【図２５】図２４に示す研磨治具の振動方向を示す拡大断面図である。
【図２６】図２５に示す平坦面と研磨治具の平面的位置関係を示す透視平面図である。
【図２７】図２５に示す端子を研磨した後の状態を示す拡大断面図である。
【図２８】図２６に示す端子を研磨した後の状態を示す透視平面図である。
【図２９】図１に対する変形例である半導体装置の内部構造の概要を示す透視平面図である。
【図３０】図２９に示す半導体装置の裏面側を示す平面図である。
【図３１】図２９のＡ−Ａ線に沿った断面図である。
【図３２】図２９〜図３１に示す半導体装置の組み立てフローを示す説明図である。
【図３３】図３２に示す基板準備工程で準備するリードフレームの全体構造を示す平面図である。
【図３４】図３３の製品形成領域を拡大して示す拡大平面図である。
【図３５】図３４に示す配線基板の裏面側を示す拡大平面図である。
【図３６】図３５に示すチップ搭載部上に、接着材を介して半導体チップを搭載した状態を示す拡大平面図である。
【図３７】図３６に示す半導体チップの複数のパッドと配線基板の複数のボンディングリードを、複数のワイヤを介してそれぞれ電気的に接続した状態を示す拡大平面図である。
【図３８】図３７に示す半導体チップおよび複数のワイヤを封止する封止体を形成した状態を示す平面図である。
【図３９】半田ボールと接触端子を接触させる時の一例を示す拡大断面図である。
【図４０】図１３および図１４に対する変形例であるテスト用の端子の接触領域周辺を拡大して示す斜視図である。
【図４１】図１５および図１６に対する比較例であるテスト用の端子の接触領域の先端部分を示す拡大断面図である。
【図４２】図４１に示す先端部分が摩耗して芯材が露出した状態を示す拡大断面図である。
【図４３】図４１に示す先端部分に半田材が付着した状態を示す拡大断面図である。
【図４４】図４３に示す先端部分の一部が剥離した状態を示す拡大断面図である。
【発明を実施するための形態】
【００１９】
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００２０】
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
【００２１】
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００２２】
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００２３】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００２４】
＜半導体装置＞
図１は、本実施の形態の半導体装置の内部構造の概要を示す透視平面図、図２は図１のＡ−Ａ線に沿った断面図である。なお、図１では、半導体装置の内部の平面的配置を示すため、封止体６の外縁の輪郭を二点鎖線で示している。図１および図２に示す本実施の形態の半導体装置である半導体装置１は、半導体チップ２が封止樹脂（封止体）６の内部に埋め込まれた半導体パッケージであり、ここでは、封止体６から突出する外部端子である複数のアウタリード部５ｂがガルウィング状に形成された、ＱＦＰ（Quad Flat Package）型の半導体装置１を一例として取り上げて説明する。
【００２５】
半導体装置１は、表面（主面）２ａ、表面２ａの反対側に位置する裏面（主面）２ｂ、および表面２ａ上に形成された複数のパッド（電極パッド、チップ電極、端子）２ｃを有する半導体チップ２を有している。半導体チップ２の表面２ａ側（詳しくは半導体チップの基材である半導体基板の表面に配置された素子形成面）には、例えばトランジスタやダイオードなどの複数の半導体素子が形成され、この半導体素子は表面２ａに形成された複数のパッド２ｃと電気的に接続されている。半導体チップ２の表面２ａ側に形成される複数の半導体素子は、表面２ａ側（詳しくは、前記半導体基板の素子形成面と表面２ａの間）に形成される図示しない配線（配線層、チップ配線）を介して電気的に接続され、電気回路を構成する。
【００２６】
また、半導体装置１は、半導体チップ２を搭載するタブ（チップ搭載部、ダイパッド）３、半導体チップ２の複数のパッド２ｃと複数のワイヤ（導電性部材）４を介してそれぞれ電気的に接続される複数のリード（外部端子）５、および半導体チップ２および複数のワイヤ４を封止する封止体（樹脂、樹脂体）６を有している。半導体チップ２は、複数の吊りリード７（図１参照）により支持されるタブ３上に接着材８（図２参照）を介して搭載（固着）され、半導体チップ２の複数のパッド２ｃは、ワイヤ４を介して外部端子である複数のリード５とそれぞれ電気的に接続されている。また、半導体チップ２および複数のワイヤ４は、封止体６により樹脂封止される。封止体６は、例えば熱硬化性樹脂に、シリカなどのフィラ材を添加した絶縁物であって、図２に示すように上面（面）６ａ、上面６ａの反対側に位置する下面（面）６ｂ、および上面６ａと下面６ｂの間に位置する側面６ｃを有している。
【００２７】
また、複数のリード５は、それぞれ一部（インナリード部５ａ）が封止体６の内部に封止され、他部（アウタリード部５ｂ）は封止体６から露出している。このアウタリード部５ｂは、半導体装置１の外部端子となっており、例えば銅（Ｃｕ）からなる基材部の表面には、半田からなる金属膜（半田めっき膜）９が形成されている。この金属膜９は外装めっき膜と呼ばれ、金属膜９を外部端子の表面に形成しておくことで、半導体装置１を図示しない実装基板に実装する際に、導電性接合材である半田（図示は省略）に対する外部端子の濡れ性を向上させることができる。本実施の形態の金属膜９を構成する半田は、鉛（Ｐｂ）を実質的に含まない、所謂、鉛フリー半田から成り、例えば錫（Ｓｎ）のみ、錫−ビスマス（Ｓｎ−Ｂｉ）、錫−銅（Ｓｎ−Ｃｕ）、または錫−銅−銀（Ｓｎ−Ｃｕ−Ａｇ）などである。ここで、鉛フリー半田とは、鉛（Ｐｂ）の含有量が０．１ｗｔ％以下のものを意味し、この含有量は、ＲｏＨｓ（Restriction of Hazardous Substances）指令の基準として定められている。以下、本実施の形態において、半田、あるいは半田ボールについて説明する場合には、特にそうでない旨明示した場合を除き、鉛フリー半田を指す。
【００２８】
なお、図１および図２では、ＱＦＮ型の半導体装置１を例示しているので、複数のリード５は、封止体６の側面６ｃから突出した構造となっているが、半導体パッケージの構造は、図１および図２に示す例に限定されず、例えば、変形例として、ＱＦＮ（Quad Flat Non-leaded package）型の半導体装置（図示は省略）に適用することができる。ＱＦＮ型の半導体装置の場合、複数の外部端子（アウタリード部）は、封止体の下面（実装面）において封止体から露出する。このＱＦＮ型の半導体装置の場合であっても、図示しない実装基板に実装する際に、導電性接合材である半田（図示は省略）に対する外部端子の濡れ性を向上させる観点から、露出面に半田からなる金属膜（半田めっき膜）を形成しておくことが好ましい。
【００２９】
＜半導体装置の製造方法＞
次に、図１および図２に示す半導体装置１の製造工程について、説明する。図３は、図１および図２に示す半導体装置の組み立てフローを示す説明図である。本実施の形態における半導体装置１は、図３に示す組立てフローに沿って製造される。
【００３０】
１．基材準備工程
図４は、図３に示す基板準備工程で準備するリードフレームの全体構造を示す平面図、図５は図４の製品形成領域を拡大して示す拡大平面図である。まず、図４に示す基材準備工程では、図４および図５に示すリードフレーム（基材）１０を準備する。なお、リードフレーム（基材）１０を準備するとは、予め、図４および図５に示す形状のリードフレーム１０を製造して用いる実施態様の他、他所（他の事業所あるは他の事業者）で製造したリードフレーム１０を購入して用いる実施態様が含まれる。
【００３１】
図４に示すように、本工程で準備するリードフレーム１０は、枠部（枠体）１０ｂの内側に複数の製品形成領域１０ａを備えている。詳しくは、リードフレーム１０には、複数の製品形成領域１０ａが行列状に配置されている。複数の製品形成領域１０ａは、それぞれ、図１に示す半導体装置１の１個分に相当する。また、各製品形成領域１０ａの間には、図３に示す個片化工程で、切断する切断代である切断領域１０ｃが配置されている。このように、複数の製品形成領域１０ａを備えるリードフレーム１０を用いることで、複数の半導体装置１（図１参照）を一括して製造することができるので、製造効率を向上させることができる。
【００３２】
また、図５に示すように、本工程で準備するリードフレーム１０の各製品形成領域１０ａには、半導体装置１が備える、タブ（チップ搭載部、ダイパッド）３、タブ３の周囲に配置される複数のリード（外部端子）５、およびタブ３を支持する複数の吊りリード７が既に形成されている。複数のリード５は、ダム部１０ｄと接続され、ダム部１０ｄを介して連結されている。また複数の吊りリード７はそれぞれダム部１０ｄに連結され、タブ３は、吊りリード７を介してダム部１０ｄに連結されている。つまり、タブ３および複数のリード５は吊りリード７およびダム部１０ｄを介してリードフレーム１０に支持されている。また、リードフレーム１０の構成材料は以下に限定されるものではないが、例えば、銅（Ｃｕ）、銅合金、銅の表面にニッケル（Ｎｉ）のめっき膜が積層されたもの、あるは４２アロイなどの鉄系材料から成る金属板にパターニング処理を施すことにより形成される。
【００３３】
２．半導体チップ搭載工程
次に、図３に示す半導体チップ搭載工程では、図６に示すように各製品形成領域１０ａのタブ３上に半導体チップ２を搭載する。図６は、図５に示すチップ搭載部上に、接着材を介して半導体チップを搭載した状態を示す拡大平面図である。
【００３４】
本実施の形態では、例えば、熱硬化性樹脂あるいは、熱硬化性樹脂に銀（Ａｇ）粒子を混合した接着材８を介して半導体チップ２を搭載（接着固定）する。搭載方式は、例えば半導体チップ２の裏面２ｂ（図２参照）とタブ３の上面を対向させた状態で搭載する、所謂フェイスアップ実装方式としている。なお、ここではタブ３のサイズ（平面積）が半導体チップ２のサイズ（平面積）のサイズよりも小さい構造（小タブ構造）を例に説明しているが、タブ３のサイズはこれに限定されない。タブ３のサイズが半導体チップ２のサイズよりも大きい構造（大タブ構造）でもよい。
【００３５】
３．電気的接続工程
次に、図３に示す電気的接続工程では、図７に示すように、半導体チップ２の複数のパッド２ｃと、半導体チップ２の周囲に配置された複数のリード５を複数のワイヤ（導電性部材）４を介して、それぞれ電気的に接続する。図７は、図６に示す半導体チップの複数のパッドとリードフレームの複数のリードを、複数のワイヤを介してそれぞれ電気的に接続した状態を示す拡大平面図である。本工程では、例えば、ヒートステージ（図示は省略）を準備し、各製品形成領域１０ａのタブ３上に、半導体チップ２が搭載されたリードフレーム１０をヒートステージ上に配置する。そして例えば、キャピラリ（図示は省略）を介してワイヤ４を供給し、超音波と熱圧着を併用してワイヤ４を接合する方式によりワイヤ４を接続する。ワイヤ４の材料としては、例えば金（Ａｕ）、銅（Ｃｕ）、およびそれらの合金が挙げられる。
【００３６】
４．封止工程
次に、図３に示す封止工程では、図８に示すように各製品形成領域１０ａに封止体６を形成し、半導体チップ２（図７参照）、タブ３（図７参照）、複数のワイヤ４（図７参照）、および複数のリード５の一部（インナリード部）を封止体により封止する。図８は、図７に示す半導体チップ、複数のワイヤおよび複数のリードの一部を封止する封止体を形成した状態を示す拡大平面図である。本工程では、例えば、図示しない成形金型で図７に示すリードフレーム１０を挟んだ状態で、金型内に樹脂を圧入した後硬化させる、所謂トランスファモールド方式により図８に示す封止体６を形成する。この時、成形金型に設けたキャビティ（樹脂圧入空間）が図８に示すダム部１０ｄの内側に収まるように配置することで、樹脂（封止用樹脂）がダム部１０ｄの外側まで無秩序に漏れ出ることを抑制できる。
【００３７】
５．めっき工程
次に、図３に示すめっき工程では、図８に示す複数のリード５の表面に半田からなる金属膜（めっき）膜を形成する。本工程では、例えば図８に示すリードフレーム１０を図示しないめっき溶液に浸し、封止体６から露出した金属部分の表面に図２に示す金属膜（半田めっき膜）９を形成する。本実施の形態では、例えば、半田溶液にリードフレーム１０を浸し、電気めっき方式により半田膜である金属膜９を形成する。半田膜の種類としては、例えば、錫−鉛めっき、Ｐｂフリーめっきである純錫めっき、錫−ビスマスめっき等が挙げられる。金属膜９は前記したように実装基板に実装する際に、導電性接合材である半田に対する外部端子の濡れ性を向上させる観点から形成するが、リードフレーム１０を構成する金属で形成された基材部（下地部）の表面が金属膜９に覆われていれば、金属膜９の厚さは薄くて良い。本実施の形態では、金属膜９の厚さは下地の基材部（下地部）よりも薄く、例えば１０μｍ〜２０μｍ程度である。
【００３８】
６．リードカット工程（リード成形工程）
次に図３に示すリードカット工程では、図９に示すように複数のリード５を切断し、それぞれ分離する。図９は、図８に示す複数のリードを切断し、分離した状態を示す拡大平面図である。本工程では、リード５のアウタリード部５ｂを切断し、枠部１０ｂ（図４参照）から切り離す。また、複数のリード５を連結するダム部１０ｄ（図７参照）を隣り合うリード５の間において切断し、各リード５を分離する。複数のリード５のアウタリード部５ｂの切断方法は特に限定されないが、例えば、リードフレーム１０の下面側に図示しないパンチ（切断刃）を、上面側には図示しないダイ（支持治具）をそれぞれ配置してプレス加工することで切断する。
【００３９】
また、複数のリード５を分離した後、複数のリード５を成形する。本実施の形態では、図２に示すように、複数のリード５のアウタリード部５ｂのそれぞれをガルウィング状に成形する。リード５のアウタリード部５ｂを成形する方法は特に限定されないが、例えば成形用のパンチとダイを用いてプレス加工することで成形することができる。本工程により、複数のリード５はそれぞれ分離され、別体となる。また、本工程により複数のリード５はリードフレーム１０から切り離される。
【００４０】
７．個片化工程
次に図３に示す個片化工程では、図９に示す吊りリード７を切断し、各製品形成領域１０ａをリードフレーム１０から切り離す（分離する）。これにより、個片化された半導体装置１（図１参照）を取得する事が出来る。個片化方法は特に限定されないが、切断金型を用いてプレス加工により切断する方法を適用することができる。なお、本工程で得られる複数の半導体装置１は、検査前の半完成品（組立体）の状態である。したがって、本工程の後、外観検査工程および図３に示す電気的試験工程を行い、合格したものが、図１および図２に示す完成品の半導体装置１となる。
【００４１】
８．電気的試験工程
次に図３に示す電気的試験工程では、半導体装置に電流を流して、回路中に断線がない事や所定の（許容値以上の）電気的特性を備えている事を確認する試験を行う。また本工程では電気的試験の結果に基づいて、良品、不良品の判定を行い、不良品を除外する。以下、電気的試験工程について、詳細に説明する。
【００４２】
＜電気的試験装置（検査装置）＞
まず、図３に示す電気的試験工程において半導体装置の電気的試験を行う電気的試験装置（検査装置）の構成について説明する。図１０は図３に示す電気試験工程を行う試験装置の構成を模式的に示す説明図、図１１は図１０に示す試験装置のソケット周辺を拡大して示す要部拡大断面図である。また、図１２は、図１１に示すテスト用の端子の周辺を拡大して示す拡大断面図、図１３および図１４は図１２に示すテスト用の端子の接触領域周辺を拡大して示す斜視図である。
【００４３】
本実施の形態の電気的試験工程で半導体装置１に対して電気的試験を行う試験装置（電気的試験装置、検査装置）２０は、半導体装置１を収容するソケット２１、ソケット２１を介して半導体装置１と電気的に接続されるテスト基板（配線基板、パフォーマンスボード）２２、およびテスト基板２２と電気的に接続されるテストヘッド２３を備える。テストヘッド２３には、半導体装置１との間で信号電流の入出力を行うテスト回路が形成され、テスト基板２２およびソケット２１を介して半導体装置１と電気的に接続される。また、本実施の形態では、テストヘッド２３の隣には制御部（テスタ本体）２４が配置され、制御部２４はテストヘッド２３と電気的に接続されている。制御部２４には、電気的試験工程を制御（例えば、テストヘッド２３と半導体装置１の相対位置制御、あるいは、複数の半導体装置１を連続的に試験するための制御）する制御回路が形成される。ただし、制御回路の形成場所は図１０に示す態様には限定されず、例えば、変形例としてテストヘッド２３の内部に制御回路を形成することができる。
【００４４】
図１１に示すようにテストヘッド２３は、テスト基板２２を搭載する基板搭載面である上面２３ａを有し、テストヘッド２３の上面２３ａ上に固定されている。テスト基板２２を固定する固定手段は特に限定されないが、図１１に示す例では、テストヘッド２３の上面２３ａ上に隔壁２５が配置され、テスト基板２２は隔壁２５上に例えばネジ止め固定されている。また、テスト基板２２は、テストヘッド２３の上面２３ａ上に配置された、複数のコネクタ端子（端子）２６を介してテストヘッド２３に形成された回路（前記したテスト回路）と電気的に接続されている。
【００４５】
また、テスト基板２２は、表面２２ａ、表面２２ａの反対側に位置する裏面２２ｂ、表面２２ａに配置されるソケット２１を搭載するソケット搭載領域２２ｃを有する配線基板である。表面２２ａおよび裏面２２ｂには、それぞれ複数の配線２２ｄからなる配線パターンが形成される。表面２２ａ側に形成された複数の配線２２ｄと裏面２２ｂ側に形成された複数の配線２２ｄは、テスト基板２２の表面２２ａから裏面２２ｂまで貫通するスルーホールなどの伝送路（層間導電路）２２ｅを介してそれぞれ電気的に接続されている。また、テスト基板２２にはコンデンサやコイルなど、複数の電子部品２７が実装され、表面２２ａ側に搭載されたソケット２１と配線２２ｄを介して電気的に接続されている。図１１に示す例では、複数の電子部品２７は裏面２２ｂに実装されている。また、テスト基板２２は、裏面２２ｂがテストヘッド２３の上面２３ａと対向するように、テストヘッド２３上に形成された隔壁２５によって囲まれる中空空間を介してテストヘッド２３上に固定されている。
【００４６】
また、半導体装置１を固定するソケット２１は、テスト基板２２の表面２２ａ上においてソケット搭載領域２２ｃに固定されている。ソケット２１の固定方法は特に限定されないが、本実施の形態では、例えばネジ止め固定されている。これにより、少なくとも測定対象となる半導体装置の品種変更に応じて、容易に着脱することができる。ソケット２１は樹脂などの絶縁物から成る本体部２１ａを備えている。本体部２１ａは、半導体装置１を固定する面である上面（半導体装置固定面）２１ａ１、および上面２１ａ１の反対側に位置する下面（テスト基板実装面）２１ａ２を備えている。またソケット２１は、本体部２１ａの上面２１ａ１側に配置され、半導体装置１を固定して保持する固定部（パッケージ固定部、領域）２１ｂを備えている。固定部２１ｂの周縁領域は、固定部２１ｂの中央領域よりも突出した構造となっており、この突出部分の内側に半導体装置１の封止体６が収まるようにすることで、半導体装置１を所定の位置に配置することができる。つまり、固定部２１ｂの周縁領域に形成された突出部分は、半導体装置１の位置合わせをする位置決めガイドとして機能する。また、ソケット２１は、半導体装置１の複数のリード５と電気的に接続する複数の端子（テスト端子、接触端子、プローブ、ポゴピン）ＣＰを備えている。複数の端子ＣＰは、ソケット２１の本体部２１ａに形成された複数の貫通孔２１ｃに挿入され、テスト基板２２上に形成された複数の端子（ポゴ座）２２ｆとそれぞれ電気的に接続されている。また、ソケット２１上には、リード５の先端部を端子ＣＰに向かって押し付けるリード押さえ部材である押圧治具（リード押さえ部材）２８が配置される。本実施の形態の電気的試験工程では、この押圧治具２８から押圧力を複数のリード５の先端部に印加して複数のリード５の先端部を端子ＣＰに向かって押し付けることで、複数の端子ＣＰと複数のリード５が接触し、電気的に接続することができる。
【００４７】
また、図１２に示すように、端子ＣＰは、リード５と接触する接触領域３１を備えるプランジャ部ＰＲ、プランジャ部ＰＲの反対側に配置され、プランジャ部ＰＲの一部を包むスリーブ部ＳＶ、およびプランジャ部ＰＲとスリーブ部ＳＶの間に配置される弾性体としてのバネ部ＳＰを備え、全体として細長い棒状（針状）の形状を成す。図１２に示す例では、バネ部ＳＰは、コイルバネであって、例えば、バネ鋼から成る芯材の表面に金（Ａｕ）のめっき膜（金膜）が形成されて構成される。芯材の表面に金のめっき膜を形成することで、バネ部ＳＰを介した導電経路のインダクタンス成分を低減することができる。また、スリーブ部ＳＶは、一方の端部（下端部、プランジャ部ＰＲとは反対側の端部）が尖った形状（尖頭形状）となっている。端子ＣＰのスリーブ部ＳＶと接触する端子２２ｆは、スリーブ部ＳＶとの対向面の一部がスリーブ部ＳＶの尖頭形状に沿って窪んでおり、この窪み領域にスリーブ部ＳＶの尖った部分を配置することで、端子ＣＰの位置を合わせることができる。このスリーブ部ＳＶは、ＳＫ材と呼ばれる炭素鋼から成る芯材の表面に金（Ａｕ）のめっき膜（金膜）が形成されて構成される。芯材の表面に金のめっき膜を形成することで、スリーブ部ＳＶと端子２２ｆの接触抵抗及びインダクタンス成分を低減することができる。またスリーブ部ＳＶの他方の端部（上端部、プランジャ部ＰＲ側の端部）は筒形状になっており、筒体部分ＳＶ１の内部にプランジャ部ＰＲの一部（軸部）を挿入可能にすることで、端子ＣＰの全長（プランジャ部ＰＲの先端からスリーブ部ＳＶの先端までの長さ）を可変にしている。また、スリーブ部ＳＶの筒体部分ＳＶ１の付け根部分には、バネ部ＳＰの一方の先端を当接させるバネ押さえ面ＳＶ２が配置され、このバネ押さえ面ＳＶ２は筒体部分ＳＶ１と一体に形成されている。
【００４８】
また、プランジャ部ＰＲは、電気的試験工程でリード５と接触する接触領域３１と、接触領域３１からスリーブ部ＳＶに向かって棒状に延びる軸部（軸領域）３２と、を備えている。プランジャ部ＰＲの軸部３２は、バネ部ＳＰから印加される弾性力を接触領域３１に伝達して、リード５と接触領域３１の接触荷重（接触圧力）を調整する機能を備えている。このため、軸部３２には、スリーブ部ＳＶの筒体部分ＳＶ１に挿入するための棒状部分３２ａと、棒状部分の付け根に配置され、バネ部ＳＰの他方の先端を当接させるバネ押さえ面３２ｂと、を備えている。この軸部３２の棒状部分３２ａは、スリーブ部ＳＶの筒体部分ＳＶ１に挿入するため、筒体部分ＳＶ１の開口径よりも小さい直径を有する細長い円柱形状となっている。
【００４９】
また、電気的試験工程でリード５と接触する接触領域３１の端部（状端部、スリーブ部ＳＶとは反対側の端部）が尖った形状（尖頭形状）となっている。本実施の形態では、図１３および図１４に示すように複数の尖頭部（尖った先端部、頂点部）３１ａを備えている。尖頭部３１ａの数は特に限定されないが、図１３では４個の尖頭部３１ａを備えた例を、図１４では８個の尖頭部３１ａを備えた例をそれぞれ示している。接触領域３１の端部を尖らせて尖頭形状とすることで、電気的試験工程において図１２に示すようにリード５に接触領域３１の一部が食い込ませることができる。詳しくは、リード５のアウタリード部５ｂのうち、半田からなる金属膜（半田めっき膜）９に端子ＣＰのプランジャ部ＰＲの接触領域３１の尖った部分（図１３に示す尖頭部３１ａ）が食い込む。これにより、接触領域３１と検査対象であるリード５の接触面積を拡大させることができる。これにより、電気的試験工程における接触抵抗を低減することができる。言い換えれば、テスト用の端子ＣＰを半導体装置１（図１１参照）の外部端子であるリード５に接触させる際の抵抗成分を低減させることができる。また、図１３および図１４に例示的に示すように、複数の尖頭部３１ａを備える端子ＣＰを用いる場合、複数の尖頭部３１ａを設けると、リード５（図１２参照）と端子ＣＰの接点が増加する。この結果、複数の尖頭部３１ａのうちのいずれかでリード５との導通を確保することができるので安定的に試験を行うことができる。例えば位置合わせ精度などの影響で、リード５と端子ＣＰの平面的位置関係が僅かにずれた場合であっても、複数の尖頭部３１ａのうちのいずれかがリード５に食い込む可能性が高くなる。したがって、リード５とテスト用の端子ＣＰの位置ズレを考慮した場合には、複数の尖頭部３１ａを備える端子ＣＰを用いた方が、リード５と端子ＣＰの接続信頼性を確保する観点から好ましい。
【００５０】
＜電気的試験工程＞
次に、図１０に示す試験装置２０を用いた電気的試験工程について説明する。なお、半導体装置を組み立てた後に行う高温試験として、所謂、バーンインと呼ばれる加速試験があるが、このバーンインにおいて、導通試験など、簡易的な電気的検査を行う場合がある。しかし、このバーンインと本実施の形態の電気試験工程は区別される。すなわち、バーンインは、半導体装置の初期不良を温度と電圧により加速して検出し、除去するための工程であり、初期故障モード不良の最終検査での検出力を高めることを目的とする。このため、バーンインでは一般に、１２５℃程度の環境下で、使用が予定される電圧よりも高い電圧を、数時間〜１０時間程度の間半導体装置に印加して行う。一方、本実施の形態で説明する電気的試験工程は、製品仕様の範囲内において、設計上規定された電気的特性が得られるかどうかを試験する。
【００５１】
本工程では、図１１に示すように、ソケット２１の固定部２１ｂに検査対象である半導体装置１を搬送し、配置する。半導体装置１をソケット２１に搬送する方法は特に限定されないが、例えば、図示しないハンドラ（搬送装置）を用いて、自動搬送することができる。ソケット２１の固定部２１ｂ上に配置した段階でテスト用の端子ＣＰとリード５が接触するが、端子ＣＰとリード５の接触抵抗を低減させて、安定的に電気的試験を行うためには、端子ＣＰの一部をリード５の一部に食い込ませることが好ましい。このため、本実施の形態では、ソケット２１の固定部２１ｂ上に半導体装置１を配置した後、リード５の先端部を端子ＣＰに向かって押し付けるリード押さえ部材である押圧治具２８でリード５を押圧する。これにより、図１２に示す端子ＣＰのプランジャ部ＰＲは押圧治具２８からの押圧力により下方に向かって（テスト基板２２に向かって）押し込まれる。また、プランジャ部ＰＲが下方に押し下げられることでバネ部ＳＰの弾性力が増加する。この結果、端子ＣＰの接触領域３１では、リード５（詳しくは金属膜９）に食い込む力が生じ、尖頭部３１ａ（図１３、図１４参照）がリード５の金属膜９に食い込む。端子ＣＰとリード５の接触荷重（接触時にリード５が端子ＣＰから受ける加重）は特に限定されないが、例えば、本実施の形態では、２０ｇｆ（約０．２Ｎ）〜５０ｇｆ（約０．５Ｎ）程度の接触荷重となるように、バネ部ＳＰの弾性力を調整している。そして、端子ＣＰがリード５に食い込んだ状態で半導体装置１に通電し、導通試験および電気的特性を確認する試験を行う。言い換えれば、本実施の形態では、複数のリード５と複数の端子ＣＰを接触させることで、半導体装置１の半導体チップ２（図２参照）と電気的試験用のテスト回路を電気的に接続し、電気的試験を行う。
【００５２】
試験中は、図１１に示す複数の端子ＣＰを介して半導体装置１に通電し、かつ、半導体装置１から流れる信号電流などを計測することで、回路中に断線がない事や所定の（許容値以上の）電気的特性を備えている事を確認する。また電気的試験の結果に基づいて、良品、不良品の判定を行い、不良品を除外する。良品、不良品の仕分けは、例えば、ソケット２１から取り出す際に良品と不良品を異なる搬送先に搬送することで行う。
【００５３】
＜テスト用の端子の詳細構成＞
次に、テスト用の端子ＣＰの詳細な構成について説明する。図１５は、図１３または図１４に示すテスト用の端子の接触領域の先端部分を示す拡大断面図、図１６は、図１５に対する変形例であるテスト用の端子の接触領域の先端部分を示す拡大断面図である。また、図４１は、図１５および図１６に対する比較例であるテスト用の端子の接触領域の先端部分を示す拡大断面図、図４２は図４１に示す先端部分が摩耗して芯材が露出した状態を示す拡大断面図である。また、図４３は図４１に示す先端部分に半田材が付着した状態を示す拡大断面図、図４４は、図４３に示す先端部分の一部が剥離した状態を示す拡大断面図である。
【００５４】
図１２に示す端子ＣＰの接触領域３１をリード５に食い込ませるには、接触領域３１の先端部を尖らせる他、端子ＣＰを食い込ませる金属膜９を構成する半田材よりも硬い材料で形成することが好ましい。一方、端子ＣＰとリード５の接触抵抗を低減する観点から、端子ＣＰの最表面は、例えば金（Ａｕ）など、電気抵抗率が低い金属材料で覆うことが好ましい。このような観点から、図４１に示す本実施の形態に対する比較例である端子１００のように、例えば所謂ＳＫ材と呼ばれる炭素鋼から成る芯材１０１の表面を金（Ａｕ）のめっき膜１０２で覆ったテスト用の端子１００が考えられる。なお、図４１に示す端子１００は、構成材料を除き、図１２に示す端子ＣＰと同じ構造となっている。
【００５５】
繰り返し使用を考慮せず、単に１回のみの電気的試験を考えた場合、図４１に示す端子１００を用いた場合であっても、接触抵抗を抑制し、安定的に試験を行うことができる。しかし、電気的試験工程では、製造効率向上の観点から複数の（大量に量産された）半導体装置１（図１１参照）に対して、端子ＣＰを繰り返し接触させて試験する必要がある。図４１に示す端子１００の場合、芯材１０１の表面を覆うめっき膜１０２が摩耗あるいは剥離して、図４２または図４４に示すようにめっき膜１０２よりも電気抵抗率が高い芯材１０１が露出してしまう。特に、芯材１０１の表面が金（Ａｕ）の膜で形成されている場合、Ａｕ膜は摩耗し易いため、芯材１０１が露出するまでに使用できる回数が少ない。すなわち、寿命が短い。また、金（Ａｕ）は半田材の主成分である錫（Ｓｎ）の親和性が高い（結合し易い）ため、図４３に示すようにめっき膜１０２の表面にリード５の表面を覆う半田材９ａが付着し易い。そして、めっき膜１０２に付着した半田材９ａは、めっき膜１０２と結合して化合物となることで、めっき膜１０２が芯材１０１から剥離して脱落し易くなるため、図４４に示すように芯材１０１が露出し易い。また、芯材１０１が露出しない場合であっても、端子１００に付着した半田材９ａ（図４３参照）が酸化すると、端子１００表面の抵抗成分が増大するので、接触抵抗の増大、あるいは接触抵抗のバラツキの増大を招く原因となる。つまり、テスト用の端子１００の場合、繰り返し使用することで電気的特性が劣化し易い。本願発明者の検討によれば、端子１００の場合、７万回〜８万回程度試験を行うと電気的試験の結果が不安定になり、信頼性が低下する。そして電気的試験の信頼性低下に伴って、再試験数の増加や不良判定品の増加を招き、半導体装置の製造効率が低下する。また、電気的試験の信頼性が低下する前に新たなテスト用端子に交換する方法が考えられるが、交換頻度が高くなると交換のための維持管理負荷が増大する。
【００５６】
一方、本実施の形態では、図１５に示すように、端子ＣＰ１の接触領域３１が、合金（第１合金）製の芯材Ｍ１と、芯材Ｍ１を覆う金属膜Ｍ２で構成され、金属膜Ｍ２は、芯材Ｍ１を構成する合金よりも硬い（硬度が高い）合金（第２合金）で形成されている。詳しくは、芯材Ｍ１を構成する合金、および金属膜Ｍ２を構成する合金は、それぞれ構成元素のうち、パラジウム（Ｐｄ）元素を重量割合で最も多く含む、パラジウム合金である。つまり、芯材Ｍ１を構成する合金と金属膜Ｍ２を構成する合金は、重量割合で最も多く含む構成元素が共通する。更に詳しくは、芯材Ｍ１は、例えばパラジウム（Ｐｄ）、銀（Ａｇ）、銅（Ｃｕ）を含むパラジウム−銀−銅（Ｐｄ−Ａｇ−Ｃｕ）系合金である。各元素の含有割合は、例えば重量割合で、４：３：３である。一方、金属膜Ｍ２は、例えばパラジウム（Ｐｄ）、銀（Ａｇ）、コバルト（Ｃｏ）をそれぞれ８０：１５：５の重量割合で含むパラジウム−銀（Ｐｄ−Ａｇ）系合金である。主としてパラジウム元素を含むパラジウム合金は、半田材の主成分となる錫（Ｓｎ）と結合し難いという特性を備えている。このため、端子ＣＰ１の接触領域３１をパラジウム合金製の金属膜Ｍ２で覆うことで、端子ＣＰ１への半田材の付着を防止ないしは抑制することができる。また、パラジウム単独での電気抵抗率は、鉄（Ｆｅ）と同程度であるが、これに副元素を添加することで、パラジウム合金の電気抵抗率をパラジウム単独での電気的効率よりも低くすることができる。このような副元素として、例えば銀（Ａｇ）や銅（Ｃｕ）など、主元素であるパラジウム（Ｐｄ）よりも電気抵抗率が低い元素を含有させて合金化することで、金（Ａｕ）と同程度まで電気抵抗率を低減することができる。なお、「元素の電気抵抗率」は当該元素から成る単体金属の場合の電気抵抗率として、評価する。例えば、パラジウム（Ｐｄ）元素よりも電気抵抗率が低い元素とは、単体金属として、パラジウムの単体金属よりも電気抵抗率が低い元素を言い、銀（Ａｇ）や銅（Ｃｕ）はこれに該当する。また、金属膜Ｍ２に被覆される芯材Ｍ１をパラジウム合金製とすることで、端子ＣＰ１を繰り返し使用して芯材Ｍ１の一部が露出した場合であっても、接触抵抗の増大を防止ないしは抑制することができる。また、主元素であるパラジウム（Ｐｄ）に副元素としてコバルト（Ｃｏ）を含有させて合金化することにより、合金の硬さを向上させることができる。なお、上記したパラジウム合金の組成は、本願発明者が具体的に検討した一例であって、種々の変形例を適用することができる。例えば、上記構成に加えて、副元素としてさらにニッケル（Ｎｉ）を含有させて合金化することができる。ニッケル（Ｎｉ）を含有させることにより、合金の結晶構造を安定化させることができる。ただし、ニッケル（Ｎｉ）元素は、上記した副元素（銀、銅、コバルト）と比較して錫（Ｓｎ）と結合し易いので、半田材の付着を防止する観点からは、ニッケルの含有割合は、他の副元素以下とすることが好ましい。
【００５７】
ところで、図１５に対する変形例である図１６に示す端子ＣＰ２のように、金属膜Ｍ２を形成せず、芯材Ｍ１が露出した構造とすることができる。言い換えれば、１種類のパラジウム合金の無垢材で端子ＣＰ２を構成することができる。図１６に示すＣＰ２の場合、図４１に示す比較例の端子１００と比較すれば、繰り返し使用による電気的試験の信頼性低下を抑制することができる。端子ＣＰ２のように接触領域３１を無垢材で構成すれば、端子ＣＰ２の接触領域３１が摩耗しても接触領域３１の構成材料は変化しない。このため、例えば図１７に示すように、端子ＣＰ２の先端部分が摩耗、あるいは潰れにより平坦化された平坦面３１ｂとなり、電気的試験を行う際にリード５（図１２参照）に食い込まず、リード５との接触面積が低下して接触抵抗が増加するまでの間は、電気的特性が安定する。図１７は、図１６に示す先端部分が平坦化された状態を示す拡大平面図である。また、端子ＣＰ２の硬度を高くすることで、耐摩耗性を向上させることができるので、図１６に示す状態から図１７に示す状態に至るまでの繰り返し使用回数を増加させることができる。つまり、寿命を延長することができる。
【００５８】
本願発明者の検討によれば、図１６に示すように、端子ＣＰ２の接触領域３１を芯材Ｍ１のみ（単一の合金のみ）で構成し、その硬度を５００ＨＶ以上とすれば、ビッカース硬さ場合、５０万回程度の繰り返し使用ができることが判った。つまり、比較例の端子１００（図４１参照）よりも７〜８倍程度、寿命を延長することができる。なお、繰り返し使用回数の評価指標として、端子ＣＰとリード５との接触抵抗が１Ωを超えるまでの接触回数を用いた。以下、特に異なる評価指標を用いる旨を説明した場合を除き、繰り返し使用の回数について言及する時は同様の評価指標を用いている。また、ビッカース硬さとは、ビッカース硬さ試験で、試験荷重［Ｎ］を永久くぼみの表面積［ｍｍ２］で除した値である。またビッカース硬さ試験とは、対面角が１３６°の正四角錐ダイヤモンドで作られたピラミッド形をしている圧子を材料表面に押し込み、荷重を除いたあとに残ったへこみの対角線の長さ［ｍｍ］から表面積［ｍｍ２］を算出する硬さ試験法である。以下の説明において、硬さについて単位をＨＶとして説明した時は、このビッカース硬さを示す。
【００５９】
また、本願発明者は、寿命をさらに延長するため、端子ＣＰ２の耐摩耗性を向上させる検討を行った。端子ＣＰ２耐摩耗性を向上させる観点からは、芯材Ｍ１の硬度を高くすることが好ましいが、芯材Ｍ１の硬度を高くすると、以下の新たな課題が生じることが判った。すなわち、電気的試験工程で端子ＣＰ２の一部をリード５（図１２参照）の金属膜９（図１２参照）に食い込ませる観点から、芯材Ｍ１の接触領域３１の先端部分は、図１６に示すように尖った状態とする必要があるが、芯材Ｍ１を硬くすると、この尖頭形状を形成する加工が困難になる。特に、図１３や図１４に示すように複数の尖頭部３１ａを形成する加工が困難になる。前記したように、芯材Ｍ１をパラジウム−銀−銅（Ｐｄ−Ａｇ−Ｃｕ）系合金とした場合、完成した（後述するように熱処理を施した後の）芯材Ｍ１の硬度をビッカース硬さで表わすと、５００ＨＶ程度である。硬度が５００ＨＶ程度の材料に対して、微細加工を施すことは非常に難しい。
【００６０】
そこで、図１６に示す端子ＣＰは例えば以下のように形成される。図１８は、図１６に示す端子ＣＰの製造工程を模式的に示す説明図である。まず、芯材Ｍ１を構成する合金製の棒材（棒状部材、円柱部材）Ｍ０を準備する。棒材Ｍ０の硬度は、例えば、２００ＨＶ〜３００Ｈｖ程度である。次に、棒材Ｍ０に対して切削加工（例えば旋盤を用いた切削加工）を施し、例えば、プランジャ部ＰＲの形状に成形した後、熱処理を施して芯材Ｍ１を硬化させる。これにより、熱処理後の芯材Ｍ１は５００ＨＶ程度の硬度となる。熱処理条件は、例えば３００℃前後で２分〜３分程度加熱すれば良い。熱処理を行う前の芯材Ｍ１の硬さが２００ＨＶ〜３００ＨＶ程度であれば、図１３や図１４に示すように複雑な先端形状であっても、比較的容易に形成することができる。図１２に示すスリーブ部ＳＶおよびバネ部ＳＰは、それぞれ別個に形成し、プランジャ部ＰＲ、スリーブ部ＳＶ、およびバネ部ＳＰを組み立てることで、端子ＣＰが形成される。このように、本実施の形態では、切削加工により成形した後で熱処理を行うことで、図１６に示すように５００ＨＶ程度の硬度を有し、かつ接触領域３１に複数の尖頭部３１ａを有する端子ＣＰ２が得られる。このように図１６に示す端子ＣＰ２の硬度は５００ＨＶ程度とすることができるが、無垢材として構成される端子ＣＰ２の硬度を５００ＨＶよりもさらに高くすることは難しい。言い換えれば、端子ＣＰを無垢材で構成する場合、寿命の更なる延長は難しい。
【００６１】
そこで、本願発明者は更に検討を行い、図１５に示すように芯材Ｍ１の表面を芯材Ｍ１よりも硬い（硬度が高い）金属膜Ｍ２で覆う端子ＣＰ１の構造とすることで、耐摩耗性を向上させられることを見出した。また、構成元素にコバルト（Ｃｏ）を含むパラジウム合金である金属膜Ｍ２は、例えばめっき法により形成することができるので、芯材Ｍ１の表面を容易に覆うことができる。
【００６２】
図１５に示す端子ＣＰ１は例えば以下のように形成される。図１９は、図１５に示す端子ＣＰの製造工程を模式的に示す説明図である。まず、芯材Ｍ１を構成する合金製の棒材（棒状部材、円柱部材）Ｍ０を準備する。棒材Ｍ０の硬度は、例えば、２００ＨＶ〜３００Ｈｖ程度である。次に、棒材Ｍ０に対して切削加工（例えば旋盤を用いた切削加工）を施し、例えば、プランジャ部ＰＲの形状に成形する。次に、成形された芯材Ｍ１をめっき液に浸し、例えば電気めっき法により、芯材Ｍ１の表面に金属膜Ｍ２を形成する。めっき法で形成された状態での金属膜Ｍ２の硬度は、例えば３００ＨＶ〜４００ＨＶ程度である。次に、芯材Ｍ１および芯材Ｍ１を覆う金属膜Ｍ２に熱処理（例えば３００℃前後で２分〜３分程度加熱）することで、芯材Ｍ１および金属膜Ｍ２を硬化させる。熱処理後の芯材Ｍ１の硬度は５００ＨＶ程度、金属膜Ｍ２の硬度は、芯材Ｍ１よりも高く、例えば、６５０ＨＶ〜７００ＨＶ程度となる。なお、芯材Ｍ１に熱処理を施した後で金属膜Ｍ２を形成する方法も考えられるが、その場合、芯材Ｍ１に対して複数回の熱処理を施すことになる。このため、金属膜Ｍ２に熱処理を施す際に芯材Ｍ１が焼きなまし（アニーリング）により軟化する場合がある。したがって、芯材Ｍ１を確実に硬化させる観点から、芯材Ｍ１に熱処理を施す前に金属膜Ｍ２を形成し、一括して熱処理することが好ましい。また、芯材Ｍ１と金属膜Ｍ２に一括して熱処理を施すと、芯材Ｍ１と金属膜Ｍ２の接合界面における接合強度が増大する。このため、金属膜Ｍ２が芯材Ｍ１から剥離することを防止ないしは抑制する観点から、芯材Ｍ１と金属膜Ｍ２に一括して熱処理を施すことが好ましい。
【００６３】
上記のように形成された端子ＣＰ１は、表面の硬度が６５０ＨＶ〜７００ＨＶ程度と、図１６に示す端子ＣＰ２の表面よりもさらに硬くなる。このため、耐摩耗性を向上させることができるので、寿命をさらに延長することができる。図２０は、図１５に示す先端部分が摩耗して芯材が露出した状態を示す拡大断面図である。また、図２１は、図２０に示す先端部分が平坦化された状態を示す拡大平面図である。本願発明者の検討によれば、図１５に示す端子ＣＰ１において、金属膜Ｍ２の膜厚を２μｍとした場合には、例えば図２０に示すように、芯材Ｍ１が露出するまでの間に、１００万回程度の繰り返し使用ができることが判った。言い換えれば比較例の端子１００（図４１参照）よりも１４〜１６倍程度、図１６に示す端子ＣＰ２よりも２倍程度、寿命を延長することができる。
【００６４】
また、端子ＣＰ１は、芯材Ｍ１および金属膜Ｍ２をそれぞれパラジウム合金とすることで、図２０に示すように芯材Ｍ１が露出した場合であっても、電気的特性の劣化を抑制することができる。言い換えれば、芯材Ｍ１を構成する合金および金属膜Ｍ２を構成する合金のうち、最も大きい割合（重量割合）で含まれる元素が共通するため、芯材Ｍ１が露出した場合であっても、電気的特性の劣化を抑制することができる。特に、芯材Ｍ１および金属膜Ｍ２が、それぞれ副元素として銀（Ａｇ）元素など、パラジウムよりも電気抵抗率が低い元素を含有していることで、芯材Ｍ１と金属膜Ｍ２の電気抵抗率を同程度とすることができる。例えば図２１に示すように、端子ＣＰ１の先端部分が摩耗、あるいは潰れにより平坦化された平坦面３１ｂとなり、電気的試験を行う際にリード５（図１２参照）に食い込まず、リード５との接触面積が低下して接触抵抗が増加するまでの間は、電気的特性が安定する。したがって、本実施の形態によれば、金属膜Ｍ２が摩耗して芯材Ｍ１が露出するまでは、金属膜Ｍ２とリード５（図１２参照）を接触させて電気的試験を行い、図２０に示すように芯材Ｍ１が露出した後は、芯材Ｍ１とリード５を接触させて電気的試験を行うことができる。言い換えれば、１００万回程度の繰り返し使用を行って、図２０に示すように芯材Ｍ１が露出した場合であっても、そこから更に芯材Ｍ１が摩耗して図２１に示すように平坦化されるまで（接触抵抗が１Ωを超えるまで）は安定的に電気的試験を行うことができる。更に言い換えれば、芯材Ｍ１が露出するまでの１００万回と芯材Ｍ１が露出した後の５０万回を合計して１５０万回程度の繰り返し使用が可能となる。また、芯材Ｍ１および金属膜Ｍ２はそれぞれパラジウム合金で構成されるため、約１５０万回の繰り返し使用の間、半田材が端子ＣＰ１に付着して抵抗値が上昇してしまうことを防止ないしは抑制することができる。
【００６５】
このように、本実施の形態によれば、テスト用の端子ＣＰ１、ＣＰ２を半導体装置１（図１１参照）の外部端子であるリード５（図１１参照）に接触させる際の抵抗成分を低減させる期間（寿命）を延長させることができる。言い換えれば、端子ＣＰ１、ＣＰ２とリード５の接触抵抗を安定的に低減させることができる。このため、端子ＣＰ１、ＣＰ２の交換頻度を低減することができる。この結果、半導体装置１の製造効率を向上させることができる。
【００６６】
また、図４１に示す端子１００の表面に形成される金（Ａｕ）から成るめっき膜１０２に比べて、図１５に示す端子ＣＰ１の表面に形成されている金属膜Ｍ２は硬度が高い（大きい）。また、図１６に示す端子ＣＰ１の芯材Ｍ１は、図４１に示すめっき膜１０２に比べて、硬度が高い（大きい）このため、端子ＣＰ１、ＣＰ２をリード５（図１２参照）に接触させる際に端子ＣＰ１、ＣＰ２の接触領域３１が変形する量（摩耗により削れる量や押圧力により潰れる量、あるいは半田が付着して脱落する量）を小さくすることができる。また、端子ＣＰ１、ＣＰ２を繰り返し使用する場合には、端子ＣＰ１、ＣＰ２とリード５を接触させる度に接触領域３１の変形量を小さくする効果を奏する。その結果、端子ＣＰ１、ＣＰ２の寿命が伸び、コンタクト回数を増やすことができる。
【００６７】
＜テスト用の端子の再生処理方法＞
前記したように、端子ＣＰ１、ＣＰ２は比較例の端子１００よりも大幅に寿命を延長することができるが、図１７や図２１に示すように平坦化された後、再生処理を施すことにより更に寿命を延長させることができる。以下では、図１７や図２１に示すように先端部分が平坦化した後で再生処理を施す方法について詳しく説明する。図２２は、先端部が平坦化した端子を研磨して再生する工程を示す拡大断面図である。また、図２３は図２２に示す研磨シートの構成を示す拡大断面図である。また、図２４は、図２３に示す研磨治具を図１７に示すテスト用の端子の平坦化した面に押し当てた状態を示す拡大断面図である。また、図２５は、図２４に示す研磨治具の振動方向を示す拡大断面図、図２６は、図２５に示す平坦面と研磨治具の平面的位置関係を示す透視平面図である。また図２７は図２５に示す端子を研磨した後の状態を示す拡大断面図、図２８は図２６に示す端子を研磨した後の状態を示す透視平面図である。
なお、図２４〜図２８では、簡単のため、図１７に示す端子ＣＰ２に研磨処理を施す方法を例示的に示しているが、図２１に示す端子ＣＰ１に研磨処理を施す場合にも同様に適用することができる。
【００６８】
本実施の形態では、例えば図１７や図２１に示すように、先端部が平坦化した端子ＣＰに対して研磨処理を施すことにより端部を再び尖らせて、再生させる。上記したように、本実施の形態では、端子ＣＰの接触領域が、主元素が共通する合金材料から成り、表面が削られても、電気的特性の低下を防止ないしは抑制できるため、先端部を研磨して再生処理を施すことができる。
【００６９】
詳しくは、図２２に示すように、ソケット２１に複数の端子ＣＰが取り付けられた状態で、複数の端子ＣＰの接触領域３１のそれぞれの端部に研磨治具４０を押し当てる。研磨治具４０の一方の面（研磨面４０ａ）には、図２３に示すように、接着層４１、フィルム層４２、弾性体層４３および研磨砥粒層４４が順次積層されている。フィルム層４２は、例えばＰＥＴ（ポリエチレンテレフタラート）などの樹脂フィルムであって、一方の面に接着層（粘着層）４１が、他方の面に弾性体層４３が形成されている。また、フィルム層４２の下面に形成される弾性体層４３は、研磨治具４０を端子ＣＰ（図２２参照）に押し当てて研磨する際に、研磨砥粒層４４が被研磨面に倣って弾性変形するように、例えば発砲ウレタンなどの弾性体で構成される。また、弾性体層４３の一方の面（下面）に形成される研磨砥粒層４４には、例えば粒径が３μｍ程度のアルミナ（Ａｌ２Ｏ３）粒子である複数の砥粒４４ａが樹脂接着材４４ｂを介して弾性体層４３に接着されている。
【００７０】
研磨治具４０を端子ＣＰの接触領域３１の端部に押し当てると、図２４に示すように、弾性体層４３が端子ＣＰの被研磨面（繰り返し使用により、摩耗して平坦化した平坦面３１ｂ）に倣って弾性変形し、複数の砥粒４４ａが端子ＣＰの接触領域３１に当接する。言い換えれば、研磨治具４０の研磨面４０ａ（図２３参照）に形成された弾性体層４３に、端子ＣＰの被研磨面（繰り返し使用により、摩耗して平坦化した平坦面３１ｂ）が食い込むことで、被研磨面の周囲に複数の砥粒４４ａが当接する。この時の研磨治具４０と端子ＣＰとの接触荷重は、研磨治具４０を端子ＣＰに向かって押し込む押圧力と、端子ＣＰのバネ部ＳＰ（図１２参照）により制御することができる。
【００７１】
次に、図２５および図２６に矢印４５を付して示すように、端子ＣＰに押し当てた状態（端子ＣＰが食い込んだ状態）で研磨治具４０を振動させて、端子ＣＰの平坦化された面を研磨する。これにより、図２５に示す平坦面３１ｂの周縁部が優先的に研磨され、図２７に示すように、端子ＣＰの端部を再び尖らせることができる。なお、端子ＣＰの端部を尖らせる程度は、使用開始前と同じ状態（例えば図１６に示す状態）とすることが特に好ましいが、この研磨工程は、芯材Ｍ１が５００ＨＶ程度まで硬化した後で行うこととなるため、使用開始前と同じ状態まで尖らせるためには、研磨処理時間が長くなる。また、例えば図２７や図２８に示すように、平坦面３１ｂの面積が研磨前よりも小さくなれば、前記した電気的試験工程において、端子ＣＰの接触領域３１の一部をリード５に食い込ませることができる。したがって、少なくとも本工程では、平坦面３１ｂの面積が研磨処理開始前と比較して小さくなるまで、研磨処理を施すことで、端子ＣＰを再生することができる。本工程で端子ＣＰの先端を尖らせる程度は、端子ＣＰを押し当てる端子の材質や形状によっても異なるが、実効上、平坦面３１ｂの面積が半分以下となるまで研磨処理を施すことが特に好ましい。
【００７２】
また、研磨処理を施す際には、図２５に示すように平坦面３１ｂに沿って（水平方向に）研磨治具４０を振動させることが好ましい。これにより、平坦面３１ｂの周縁部を効率的に研磨することができる。また、図２６に示すように平坦面３１ｂに沿って（水平方向に）互いに交差する複数の方向（例えば図２６では、直交する二つの方向）に研磨治具４０を振動させる、あるいは平坦面３１ｂに沿って研磨治具４０を回転運動させることが好ましい。これにより、平坦面３１ｂの周縁部において、研磨不足の領域が発生することを防止ないしは抑制することができる。
【００７３】
ところで、端子ＣＰに研磨処理を施す方法としては、ソケット２１から端子ＣＰを取り外して研磨する方法が考えられる。しかし、ソケット２１から端子ＣＰを取り外し、研磨後に再び組み立てる必要が生じるので、作業が煩雑になる。本実施の形態ではソケット２１に取り付けた状態で複数の端子ＣＰを再生するので、作業効率、つまり、再生作業を含めた半導体装置の製造効率を向上させることができる。
【００７４】
＜変形例＞
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７５】
例えば、前記実施の形態では、端子ＣＰのプランジャ部ＰＲ全体をパラジウム合金で形成する実施態様について説明したが、少なくとも端子ＣＰの接触領域３１が合金で図１５や図１６を用いて説明した条件を満たす合金で形成されていれば、その他の部分の構成はこれに限定されない。ただし、プランジャ部ＰＲの形成し易さを考慮した場合には、前記実施の形態で説明したように、端子ＣＰのプランジャ部ＰＲ全体をパラジウム合金で形成することが好ましい。
【００７６】
また例えば、前記実施の形態では、芯材Ｍ１が摩耗して平坦化された後に研磨して再生する実施態様について説明した。しかし、変形例としては、研磨工程は行わず、芯材Ｍ１が摩耗して平坦化された状態（図１７または図２１に示す状態）で複数の端子ＣＰを新しい物に交換する、あるいはソケット２１毎新しい物に交換する実施態様とすることができる。端子ＣＰの寿命延長の観点からは再生処理を行った方が好ましいが、製造効率の向上の観点からは、研磨処理に要する作業が増加するため、研磨処理は行わない場合もあり得る。
【００７７】
また、前記実施の形態では検査装置の一例としてソケット２１をテスト基板２２に直接搭載した構造について説明したが、ソケット２１の搭載構造はこれに限定されず、例えば、ソケット２１を図示しないインタフェース基板に搭載し、インタフェース基板をテスト基板２２と電気的に接続することができる。この場合、製品変更等により接続回路の変更が生じた時に、インタフェース基板を修正すれば対応できる場合がある点で有利である。ただし、テスト回路とソケット２１を電気的に接続する導電経路距離を短くする観点からは、前記実施の形態で説明したように、テスト基板２２に直接ソケット２１を搭載することが好ましい。
【００７８】
また、前記実施の形態では、検査対象となる半導体装置の例として、ＱＦＰ型の半導体装置１を取り上げて説明したが、検査対象となる半導体装置のパッケージ態様はＱＦＰ型などのリードフレーム型には限定されない。例えば、図２９〜図３０に示すよう半導体チップ２を基材である配線基板５１上に搭載し、配線基板のチップ搭載面（表面５１ａ）とは反対側の面（裏面５１ｂ）に、複数の外部端子（半田ボール５２）を行列状（マトリクス状）に配置した、所謂エリアアレイ型の半導体装置５０に適用することができる。図２９は、図１に対する変形例である半導体装置の内部構造の概要を示す透視平面図、図３０は図２９に示す半導体装置の裏面側を示す平面図、図３１は図２９のＡ−Ａ線に沿った断面図である。なお、図２９は、透視平面図なので、図３１に示す封止体６は図示を省略している。以下、簡単に前記実施の形態で説明した半導体装置１との相違点を中心に説明する。
【００７９】
半導体装置５０は、配線基板５１の表面５１ａ上に搭載される半導体チップ２、半導体チップ２と配線基板５１を電気的に接続する複数の導電性部材（本実施の形態ではワイヤ４）、半導体チップ２および複数のワイヤ４を封止する封止体（樹脂体）６、および配線基板５１の裏面５１ｂ側に形成され、且つ、半導体チップ２と電気的に接続される複数の半田ボール（外部端子、半田材）５２を有している。なお、半田ボール５２は、半導体装置１と実装基板（マザーボード）とを電気的に接続するための外部端子であって、前記した鉛フリー半田で構成される。
【００８０】
図２９〜図３１に示す例では、半導体チップ２の裏面２ｂを配線基板５１の表面５１ａと対向させて実装する、所謂フェイスアップ実装方式により半導体チップ２を基材である配線基板５１上に搭載している。フェイスアップ実装方式では、半導体チップ２と配線基板５１をワイヤボンディング方式により、電気的に接続する。すなわち、半導体チップ２の表面２ａ上に形成された複数のパッド２ｃと、配線基板５１の表面５１ａ側に露出するように、平面視において半導体チップ２の周囲に配置された複数のボンディングリード（端子、ボンディングパッド）５３を、複数のワイヤ４を介して電気的に接続する。また、配線基板５１の表面５１ａ上に封止体６を形成し、半導体チップ２および複数のワイヤ４を封止することで、ワイヤ４の変形を防止ないしは抑制している。
【００８１】
また、配線基板５１の表面５１ａの反対側に位置する裏面５１ｂには、複数の半田ボール５２が形成されている。複数の半田ボール５２は、配線基板５１に形成された複数の配線５５を介して表面５１ａ側に形成されたボンディングリード５３と電気的に接続されている。つまり、半導体チップ２の複数のパッド２ｃは、複数の半田ボール５２と電気的に接続されている。これにより、半導体装置５０を図示しない実装基板に実装する際には、半田ボール５２を実装基板の端子（図示は省略）に接合して電気的に接続する。つまり、半田ボール５２は半導体装置５０の外部電極（外部接続端子）となる。
【００８２】
また、図２に示すように、複数の半田ボール５２は、配線基板５１の裏面５１ｂ側に行列状に配置されている。半導体装置５０は、複数の外部端子が配線基板５１の裏面（実装面）５１ｂ側に行列状に配置される、エリアアレイ型の半導体装置である。エリアアレイ型の半導体装置は、配線基板５１の裏面５１ｂ側を外部電極の配置スペースとして有効に活用することができる。このため、例えば、ＱＦＰやＱＦＮ（Quad Flat Non-leaded Package）など、半導体チップを搭載する基材としてリードフレームを用いた半導体装置と比較して、外部端子の数を増やす事ができる点で有利である。
【００８３】
なお、エリアアレイ型の半導体装置としては、図２９〜図３１に示す半導体装置５０のように、外部端子として半田ボール５２が取り付けられたＢＧＡ（Ball Grid Array）型半導体装置の他、例えば、半田などの接合部材を取り付けるためのランド（外部端子）５４が露出した、ＬＧＡ（Land Grid Array）型の半導体装置などもある。また、図示しない実装基板に容易に実装するため、ＬＧＡ型であっても、ランド５４の露出面に薄く半田材を塗布する場合もある。
【００８４】
＜エリアアレイ半導体装置の製造工程＞
次に、図２９〜図３１に示す半導体装置５０の製造工程について、前記実施の形態との相違点を中心に説明する。図３２は、図２９〜図３１に示す半導体装置の組み立てフローを示す説明図である。
【００８５】
１．基材準備工程
まず、図３２に示す基材準備工程では、図３３〜図３５に示す配線基板（基材）６０を準備する。図３３は、図３２に示す基板準備工程で準備するリードフレームの全体構造を示す平面図、図３４は図３３の製品形成領域を拡大して示す拡大平面図である。また、図３５は図３４に示す配線基板の裏面側を示す拡大平面図である。なお、配線基板（基材）６０を準備するとは、予め、図３３〜図３５に示す配線基板６０を製造して用いる実施態様の他、他所（他の事業所あるは他の事業者）で製造した配線基板６０購入して用いる実施態様が含まれる。
【００８６】
図３３に示すように、本工程で準備する配線基板６０は、枠部（枠体）１０ｂの内側に複数の製品形成領域１０ａを備えている。詳しくは、配線基板６０には、複数の製品形成領域１０ａが行列状に配置されている。つまり、配線基板６０は、所謂、多数個取り基板である。このように、複数の製品形成領域１０ａを備える配線基板６０を用いることで、複数の半導体装置５０（図２９参照）を一括して製造することができるので、製造効率を向上させることができる。
【００８７】
各製品形成領域１０ａは、図２９〜図３０に示す配線基板５１の１個分に相当し、配線基板５１の各部材が形成されている。例えば、図３４に示すように、各製品形成領域１０ａの表面５１ａには、チップ搭載領域（チップ搭載部）５１ｃと、チップ搭載領域５１ｃの周囲に並べて配置され、表面５１ａを覆う絶縁膜から露出する複数のボンディングリード（端子、ボンディングパッド）５３が形成されている。また、図３５に示すように、配線基板６０の裏面５１ｂには、各製品形成領域１０ａに、裏面５１ｂを覆う絶縁膜から露出する複数のランド５４が行列状に配置されている。また、各製品形成領域１０ａの間には、図３２に示す個片化工程で、切断する切断代（切断予定領域）である切断領域１０ｃが配置されている。また、配線基板６０の各製品形成領域１０ａには複数の配線５５（図３１参照）が形成され、表面５１ａ側の複数のボンディングリード５３と裏面５１ｂ側の複数のランド５４は、複数の配線５５を介して電気的に接続されている。この複数のボンディングリード５３、複数のランド５４、および複数の配線５５などの導体パターンは、コア材となる絶縁層の表面に例えば電気めっき法により形成することができる。また、複数の配線５５には、表面５１ａ、裏面５１ｂのうち、一方の面から他方の面までを接続する層間導電路（ビア）も含まれる。
【００８８】
２．半導体チップ搭載工程
次に、図３２に示す半導体チップ搭載工程では、図３６に示すように各製品形成領域１０ａ上に半導体チップ２を搭載する。図３６は、図３５に示すチップ搭載部上に、接着材を介して半導体チップを搭載した状態を示す拡大平面図である。
【００８９】
本実施の形態では、例えば、熱硬化性樹脂あるいは、熱硬化性樹脂に銀（Ａｇ）粒子を混合した接着材８（図３１参照）を介して半導体チップ２を搭載（接着固定）する。搭載方式は、例えば半導体チップ２の裏面２ｂ（図２参照）とタブ３の上面を対向させた状態で搭載する、所謂フェイスアップ実装方式としている。
【００９０】
３．電気的接続工程
次に、図３２に示す電気的接続工程では、図３７に示すように、半導体チップ２の複数のパッド２ｃと、半導体チップ２の周囲に配置された複数のリード５を複数のワイヤ（導電性部材）４を介して、それぞれ電気的に接続する。図３７は、図３６に示す半導体チップの複数のパッドと配線基板の複数のボンディングリードを、複数のワイヤを介してそれぞれ電気的に接続した状態を示す拡大平面図である。
【００９１】
４．封止工程
次に、図３２に示す封止工程では、図３８に示すように封止体６を形成し、半導体チップ２（図３７参照）および複数のワイヤ４（図３７参照）を封止体６により封止する。図３８は、図３７に示す半導体チップおよび複数のワイヤを封止する封止体を形成した状態を示す平面図である。なお、図３８では、複数の製品形成領域１０ａを一つのキャビティ内に配置して一括して封止するＭＡＰ（Matrix Array Package）方式の例を示している。本工程では、例えば、図示しない成形金型で図３７に示す配線基板６０を挟んだ状態で、金型内に樹脂を圧入した後硬化させる、所謂トランスファモールド方式により図３８に示す封止体６を形成する。
【００９２】
５．ボールマウント工程
次に、図３２に示すボールマウント工程では、図３５に示す配線基板６０の裏面５１ｂ側に形成された複数のランド５４のそれぞれに複数の半田ボール（半田材）５２を搭載する。詳しく説明すると、まず、図３８に示すように配線基板６０の上下を反転させて、配線基板６０の裏面５１ｂにおいて、絶縁膜から露出する複数のランド５４に複数の半田ボール５２をそれぞれ配置する。続いて、半田ボール５２を配置した配線基板６０に熱処理（リフロー）を施し、複数の半田ボール５２をそれぞれ溶融させて複数のランド５４とそれぞれ接合する。リフロー工程では、配線基板６０をリフロー炉に配置して、半田ボール５２の融点よりも高い温度、例えば、２６０℃以上まで加熱する。裏面５１ｂを覆う絶縁膜は、ソルダレジスト膜であるため、隣り合う半田ボール５２同士の接合（ブリッジ）を防止することができる。
【００９３】
なお、本工程では半田ボール５２とランド５４を確実に接合するため、例えば、フラックスと呼ばれる活性剤を用いて接合する。フラックスは、例えば、半田ボール５２の表面に形成された酸化膜と接触することで、これを取り除くことができるので、半田ボール５２の濡れ性を向上させることができる。このようにフラックスを用いて接合した場合には、熱処理後にフラックス成分の残渣を取り除くための洗浄を行う。
【００９４】
また、前記したＬＧＡの製造工程の場合には、本工程は省略することができる。ただし、ランド５４の露出面に薄く半田材をコーティングする場合には、本工程で半田ペースト（半田成分とフラックス成分が混合されたペースト材）を塗布する。
【００９５】
６．個片化工程
次に図３２に示す個片化工程では、図３４に示す切断領域（ダイシングライン）１０ｃに沿って配線基板６０（および封止体６）を切断し、各製品形成領域１０ａを個片化する。これにより、半導体装置５０（図２９〜図３１参照）を取得する事が出来る。個片化方法は特に限定されないが、切断領域１０ｃに沿ってダイシングブレード（切断刃）を走らせて切削加工を施し、切断する方法を適用することができる。なお、本工程で得られる複数の半導体装置５０は、検査前の半完成品（組立体）の状態である。したがって、本工程の後、外観検査工程および図３２に示す電気的試験工程を行い、合格したものが、完成品の半導体装置１となる。
【００９６】
７．電気的試験工程
次に図３に示す電気的試験工程では、半導体装置に電流を流して、回路中に断線がない事や所定の（許容値以上の）電気的特性を備えている事を確認する試験を行う。また本工程では電気的試験の結果に基づいて、良品、不良品の判定を行い、不良品を除外する。以下、エリアアレイ型の半導体装置に対する電気的試験工程について、前記実施の形態との相違点を中心に説明する。
【００９７】
エリアアレイ型の半導体装置５０に対して電気的試験を行う場合、まず、図３８に示すように、端子ＣＰの配置が異なる。図３８は、図１１に対する変形例である検査装置のソケット周辺を示す拡大断面図である。半導体装置５０は外部端子である半田ボール５２が図３０に示すように配線基板５１の裏面５１ｂに行列状に配置されているので、端子ＣＰは半田ボール５２の配列に対応して、図３８に示すように配線基板５１の裏面５１ｂとテスト基板２２の表面２２ａの間に、行列状（マトリクス状）に配置する。また、図１１に示すように押圧治具２８で外部端子（リード５）の先端部を押し付けることは難しいので、例えば図３８に示すような押圧治具（押さえ部材）２９を封止体６の上面上に配置して、半導体装置５０全体を端子ＣＰに向かって押し付ける。これにより、押圧治具２９からの押圧力と、端子ＣＰのバネ部ＳＰ（図１２参照）の弾性力の関係から複数の端子ＣＰと複数の半田ボール５２のそれぞれを所定の接触圧力（接触荷重）の範囲内で接触させることができる。
【００９８】
ところで、半田ボール５２のように半田材をボール状に形成する場合、半田材の厚さは、前記実施の形態で説明した場合よりも厚くなり易い。例えば、前記実施の形態では、図２に示す半田めっき膜である金属膜９の厚さは下地の基材部（下地部）よりも薄く、例えば１０μｍ〜２０μｍ程度である。一方半田ボール５２の厚さは、ボールの直径と同等であるため、これよりも厚くなり易い。このため、半田ボール５２に端子ＣＰを食い込ませて電気的試験を行う場合、端子ＣＰの接触領域３１の端部が潰れ難い（平坦化され難い）傾向がある。
【００９９】
また、半田ボール５２のようにボール状の外部端子に端子ＣＰを食い込ませる場合、図３９に示すように、半田ボール５２の一部を、端子ＣＰの接触領域の尖頭部（頂点部）３１ａではなく、尖頭部３１ａの間の稜線部（峰部、傾斜部）３１ｃに食い込ませることができる。図３９は、半田ボールと接触端子を接触させる時の一例を示す拡大断面図である。尖頭部３１ａに半田ボール５２を食い込ませる場合、電気的試験を行う度に尖頭部３１ａが最初に接触し、最初に接触した時の接触面積が小さいため、尖頭部３１ａから摩耗や潰れが進行し易い。一方、図３９に示すように半田ボール５２を稜線部３１ｃに食い込ませる場合、半田ボール５２と端子ＣＰの接触領域が最初に接触する時の接触面積が大きくなるため、圧力を分散させることができる。このため、摩耗や潰れの進行を遅らせて、寿命を延長することができる。
【０１００】
また、前記実施の形態では、接触領域３１に複数の尖頭部３１ａが形成された実施態様について説明したが、尖頭部３１ａは複数に限らず、例えば図４０に示すように一つの尖頭部３１ａを有する形状とすることができる。図４０は図１３および図１４に対する変形例であるテスト用の端子の接触領域周辺を拡大して示す斜視図である。図４０に示すように、一つの尖頭部３１ａを有する端子ＣＰは、例えば前記したＬＧＡ型の半導体装置の電気的試験工程に適用して有効である。ＬＧＡ型の半導体装置の場合、端子ＣＰを接触させるランド５４（図３１参照）の周囲に、ソルダレジスト膜などの絶縁膜が配置されており、端子ＣＰをランド５４に食い込ませる際に位置ずれが生じると、尖頭部３１ａが絶得膜を傷つけてしまう懸念がある。そこで図４０に示すように尖頭部３１ａを一つにすれば、尖頭部３１ａが絶縁膜を傷つけるリスクを低減することができる。
【産業上の利用可能性】
【０１０１】
本発明は、電気的試験を行う半導体装置に広く利用可能である。
【符号の説明】
【０１０２】
１、５０  半導体装置
２  半導体チップ
２ａ  表面（主面）
２ｂ  裏面（主面）
２ｃ  パッド（電極パッド、チップ電極、端子）
３  タブ（チップ搭載部、ダイパッド）
４  ワイヤ（導電性部材）
５  リード（外部端子）
５ａ  インナリード部
５ｂ  アウタリード部
６  封止体（樹脂体）
６ａ  上面
６ｂ  下面
６ｃ  側面
７  吊りリード
８  接着材
９  金属膜
９ａ  半田材
１０  リードフレーム（基材）
１０ａ  製品形成領域
１０ｂ  枠部
１０ｃ  切断領域
１０ｄ  ダム部
２０  試験装置（電気的試験装置、検査装置）
２１  ソケット
２１ａ  本体部
２１ａ１  上面
２１ｂ  固定部
２１ｃ  貫通孔
２２  テスト基板
２２ａ  表面
２２ｂ  裏面
２２ｃ  ソケット搭載領域
２２ｄ  配線
２２ｆ  端子（ポゴ座）
２３  テストヘッド
２３ａ  上面
２４  制御部
２５  隔壁
２７  電子部品
２８、２９  押圧治具
３１  接触領域
３１ａ  尖頭部（頂点部）
３１ｂ  平坦面
３１ｃ  稜線部（峰部、傾斜部）
３２  軸部
３２ａ  棒状部分
３２ｂ  面
４０  研磨治具
４０ａ  研磨面
４１  接着層（粘着層）
４２  フィルム層
４３  弾性体層
４４  研磨砥粒層
４４ａ  砥粒
４４ｂ  樹脂接着材
４５  矢印
５１  配線基板（基材）
５１ａ  表面
５１ｂ  裏面
５１ｃ  チップ搭載領域（チップ搭載部）
５２  半田ボール（外部端子、半田材）
５３  ボンディングリード
５４  ランド（外部端子）
５５  配線
６０  配線基板（基材）
１００  端子
１０１  芯材
１０２  めっき膜
ＣＰ、ＣＰ１、ＣＰ２  端子（テスト端子、接触端子、プローブ、ポゴピン）
Ｍ０  棒材（棒状部材）
Ｍ１  芯材
Ｍ２  金属膜
ＰＲ  プランジャ部
ＳＰ  バネ部
ＳＶ  スリーブ部
ＳＶ１  筒体部分
ＳＶ２  面
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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