(57)【要約】【課題】特殊な工程を用いることなく高歩留かつ安価に薄型の半導体装置を提供する。【解決手段】少なくとも第１導電型を有する半導体基板を用意し、前記半導体基板の主面側に第２導電型を有する拡散領域と該拡散領域に隣接する第１の主電極とを形成する工程と、前記半導体基板を前記半導体基板の裏面側から研削して薄厚化する工程と、薄厚化された前記半導体基板の裏面側に前記第１導電型または前記第２導電型を有する不純物をイオン注入する工程と、前記第１の主電極を構成する材料の融点以下の温度によって前記第１導電型または前記第２導電型を有する不純物を活性化する工程と、を備えることを特徴とする。【選択図】図２
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【特許請求の範囲】
【請求項１】
少なくとも第１導電型を有する半導体基板を用意し、前記半導体基板の主面側に第２導電型を有する拡散領域と該拡散領域に隣接する第１の主電極とを形成する工程と、
前記半導体基板を前記半導体基板の裏面側から研削して薄厚化する工程と、
薄厚化された前記半導体基板の裏面側に前記第１導電型または前記第２導電型を有する不純物をイオン注入する工程と、
前記第１の主電極を構成する材料の融点以下の温度によって前記第１導電型または前記第２導電型を有する不純物を活性化する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体基板は、前記第１導電型の不純物濃度について、高濃度領域と低濃度領域と傾斜領域とを有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体基板の裏面側から研削して薄厚化する工程において、前記高濃度領域の全てと前記傾斜領域の一部とが除去されることを特徴とする請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に半導体ウェハを薄厚化する工程を含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＩＧＢＴ（Insulated Gate Bipolar Transistor）は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor
Field-Effect-Transistor）の高速スイッチング特性および電圧駆動特性と、バイポーラトランジスタの低オン電圧特性とを備えたパワー素子である。ＩＧＢＴは、汎用インバータ、ＡＣサーボ、無停電電源（ＵＰＳ）、スイッチング電源などの産業分野をはじめ、電子レンジ、炊飯器、ストロボなどの民生機器分野への応用が拡大してきている。特にライトパンチスルー（ＬＰＴ）型のＩＧＢＴは、オン電圧とターンオフ損失とのトレードオフが改善されたパワー素子として知られている。
【０００３】
先行技術１には、ＬＰＴ型のＩＧＢＴにおいて、ストライプ状に形成されたバッファ層を備える構造およびその製造方法が開示される。詳細には、ウェハの主面にＭＯＳＦＥＴ構造を形成し、ウェハの裏面に対しイオン注入とレーザアニールとを繰り返すことでバッファ層およびコレクタ層を形成し、最後にエミッタ電極とコレクタ電極とを形成する。また、ＬＰＴ型のＩＧＢＴの製造工程として、上記イオン注入の前にウェハの薄厚化処理が行われることが知られる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１８１９７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
数十〜百数十μｍ程度に薄厚化されたウェハは機械的強度が低くなるため、その後の各製造工程および搬送時においてウェハの割れ・欠けが発生し、歩留が低下する懸念がある。そのため、薄厚化後もウェハの機械的強度を維持できる薄厚化工程を導入しても良いが、製造工程の高コスト化につながり、半導体装置の低コスト化が妨げられてしまう。
【０００６】
本発明は、特殊な工程を用いることなく高歩留かつ安価に薄型の半導体装置を提供するものである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、少なくとも第１導電型を有する半導体基板を用意し、前記半導体基板の主面側に第２導電型を有する拡散領域と該拡散領域に隣接する第１の主電極とを形成する工程と、前記半導体基板を前記半導体基板の裏面側から研削して薄厚化する工程と、薄厚化された前記半導体基板の裏面側に前記第１導電型または前記第２導電型を有する不純物をイオン注入する工程と、前記第１の主電極を構成する材料の融点以下の温度によって前記第１導電型または前記第２導電型を有する不純物を活性化する工程と、を備えることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、特殊な工程を用いることなく高歩留かつ安価に薄型の半導体装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態に係る半導体装置の構造を示す模式的な断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法を示す模式的な工程断面図である。
【図３】本発明の第２の実施形態に係る半導体装置の製造方法を示す模式的な工程断面図である。
【図４】半導体基板３０の模式的な断面図と、その厚み方向におけるｎ型不純物濃度分布図である。
【図５】本発明の第３の実施形態に係る半導体装置の製造方法を示す模式的な工程断面図である。
【発明を実施するための形態】
【００１０】
次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各部の長さの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１１】
又、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１２】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置１の構造を示す模式的な断面図である。本実施形態に係る半導体装置１は、コレクタ領域１１とバッファ領域１２とドリフト領域１３とベース領域１４とエミッタ領域１５とトレンチ２１とゲート絶縁膜２２とゲート電極２３と層間絶縁膜２４とエミッタ電極２５とコレクタ電極２６とを備える。半導体装置１はＬＰＴ（Light Punch Through）型のＩＧＢＴ（Insulated Gate Bipolar Transistor）である。ドリフト領域１３は半導体基板１０を構成し、その他の半導体領域（１１、１２、１４、１５）は半導体基板１０に形成された拡散領域である。また、ドリフト領域１３とベース領域１４とエミッタ領域１５とトレンチ２１とゲート絶縁膜２２とゲート電極２３とは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field-Effect-Transistor）構造を構成する。
【００１３】
コレクタ領域１１は、ｐ＋型の拡散領域であり半導体基板１０の裏面に露出する。バッファ領域１２は、ｎ型の拡散領域でありコレクタ領域１１とドリフト領域１３との間に形成される。ドリフト領域１３は、バッファ領域１２よりも低い不純物濃度を有するｎ−型の半導体領域であり半導体基板１０を構成する。ベース領域１４は、ｐ型の拡散領域であり半導体基板１０の主面に露出する。エミッタ領域１５は、ｎ＋型の拡散領域であり半導体基板１０の主面に露出する。
【００１４】
トレンチ２１は、半導体基板１０の主面から内部に向かってエッチング工程により形成された孔あるいは溝であり、ドリフト領域１３の主面側に形成されたエミッタ領域１５およびベース領域１４を貫通しドリフト領域１３内に到達するように形成される。ゲート絶縁膜２２は、熱酸化によりトレンチ２１の側面および底面に沿って形成された酸化膜である。ゲート電極２３は、ＣＶＤ（Chemical Vapor Deposition）によりゲート絶縁膜２２を介してトレンチ２１の内部を埋め込むように形成されたポリシリコン層である。層間絶縁膜２４は、ＣＶＤによりゲート電極２３とエミッタ電極２５との間を電気的に絶縁するように形成された酸化膜である。エミッタ電極２５は、スパッタにより半導体基板１０の主面側に形成されたＡｌ（Aluminum）層であり、ベース領域１４およびエミッタ領域１５と電気的に接続される。コレクタ電極２６は、スパッタにより半導体基板１０の裏面側に形成されたＰｄ（Palladium）、Ｔｉ（Titanium）およびＮｉ（Nickel）等からなる金属層であり、コレクタ領域１１に電気的に接続される。
【００１５】
図２は、本発明の第１の実施形態に係る半導体装置１の製造方法を示す模式的な工程断面図である。まず、数百μｍ程度の厚みを有する半導体基板１０（ドリフト領域１３）を用意し、半導体基板１０の主面（図２における上面）からＢ（Boron）およびＰ（Phosphorus）を所望の領域に拡散させ、ベース領域１４およびエミッタ領域１５を形成する。次に、図示しないマスクを介して半導体基板１０の主面にドライエッチングを施し、エミッタ領域１５、ベース領域１４およびドリフト領域１３に隣接するトレンチ２１を形成し、ゲート絶縁膜２２およびゲート電極２３を形成する。次に、エミッタ領域１５、ゲート絶縁膜２２およびゲート電極２３に隣接するように層間絶縁膜２４を形成し、エミッタ電極２５を形成する（図２（ａ））。但し、トレンチ２１を形成した後にエミッタ領域１５を形成しても良く、周知の自己整合プロセスを採用することができる。この工程により、半導体基板１０の主面側にＭＯＳＦＥＴ構造が形成される。
【００１６】
次に、図示しないサポートテープがエミッタ電極２５上に貼り付けられ、研削（バックグラインド）工程が半導体基板１０の裏面に施される。サポートテープは、研削工程においてＭＯＳＦＥＴ構造が形成された半導体基板１０の主面側を保護するテープである。研削工程によって、半導体基板１０全体の厚みは、数十〜百数十μｍ程度まで薄厚化される。次に、薄厚化後のドリフト領域１３の裏面全体にＰをイオン注入し、サポートテープを剥離した後、ウェハに５００℃以下で３０分程度の熱処理（活性化工程）を施してバッファ領域１２を形成する（図２（ｂ））。
【００１７】
次に、バッファ領域１２の裏面（図における下面）側からＢをイオン注入し、ウェハに５００℃以下で３０分程度の熱処理を施してコレクタ領域１１を形成する（図２（ｃ））。活性化工程の温度は、エミッタ電極２５を構成するＡｌの融点よりも低い温度であれば良いが、４００℃以上かつ５００℃以下とすることが好ましい。最後に、コレクタ領域１１の裏面側にコレクタ電極２６を形成し、図１に示す半導体装置１が得られる。
【００１８】
本実施形態に係る半導体装置の製造方法によれば、従来の製造工程において薄厚化工程（研削工程）後に行われていたエミッタ電極２５を形成するためのスパッタ工程が、薄厚化工程前に行われる。そのため、薄厚化工程後のウェハ破損が抑制され、半導体装置の歩留が改善される。また、バッファ領域１２及びコレクタ領域１１の活性化工程が低温の熱処理であるため、ＭＯＳＦＥＴ構造への影響を少なくすることができる。特に、活性化工程の温度を４００℃以上かつ５００℃以下とすることで、不純物の活性化率の低下を抑制することができる。また、レーザアニールやフラッシュランプアニールを採用する場合に比べ、製造工程を低コスト化できる。
【００１９】
（第２の実施形態）
図３は、本発明の第２の実施形態に係る半導体装置１の製造方法を示す模式的な工程断面図である。まず、数百μｍ程度の厚みを有する半導体基板３０を用意する。半導体基板３０は、あらかじめ不純物が拡散されたＤＷ（Diffused Wafer）基板であり、より高い不純物濃度を有するｎ型半導体領域３２と、より低い不純物濃度を有するｎ−型半導体領域３３とを含む。半導体装置１において、ｎ型半導体領域３２の一部はバッファ領域として利用され、ｎ−型半導体領域３３はドリフト領域として利用される。本発明の第１の実施形態に係る半導体装置１の製造方法と同様にして、半導体基板３０にベース領域３４およびエミッタ領域３５を形成し、エミッタ領域３５、ベース領域３４およびドリフト領域３３に隣接するトレンチ２１を形成し、ゲート絶縁膜２２およびゲート電極２３を形成する（図３（ａ））。この工程により、半導体基板３０の主面側にＭＯＳＦＥＴが形成される。
【００２０】
次に、図示しないサポートテープがエミッタ電極２５上に貼り付けられ、研削（バックグラインド）工程が半導体基板３０の裏面に施される。本実施形態に係る研削工程において、ｎ型半導体領域３２の一部のみが研削され、半導体基板３０全体の厚みは数十〜百数十μｍ程度まで薄厚化される。なお、研削後のｎ型半導体領域３２の裏面不純物濃度は、５×１０１４〜１×１０１６ｃｍ−３の範囲である。次に、薄厚化後のバッファ領域３２の裏面側からＢをイオン注入し、ウェハに５００℃以下で３０分程度の熱処理を施してコレクタ領域３１を形成する（図３（ｂ））。最後に、コレクタ領域３１の裏面側にコレクタ電極２６を形成し、図１に示す半導体装置と略同一の半導体装置が得られる。なお、薄厚化後のバッファ領域３２に注入されるイオン種としてＰまたはＡｓ（Arsenic）を選択する等の工程変更により、ＭＯＳＦＥＴを製造することができる。
【００２１】
図４は、本実施形態に係る半導体装置の製造方法において使用された半導体基板（ＤＷ基板）３０と、その厚み方向におけるｎ型不純物濃度分布図である。半導体基板３０のｎ型不純物濃度は、主面側（図４における左側）で最も低く、裏面側（図４における右側）で最も高く、裏面側から主面側に向かって低くなる。すなわち、半導体基板３０は、ｎ型不純物濃度について、高濃度領域と低濃度領域と傾斜領域とを有する。本実施形態に係る研削工程において、半導体基板３０を数十〜百数十μｍ程度まで研削することで、高濃度領域の全てと傾斜領域の一部とが除去されることで、不純物濃度が略均一なドリフト領域３１と不純物濃度に傾斜を有するバッファ領域３２とが得られる。
【００２２】
（第３の実施形態）
図５は、本発明の第３の実施形態に係る半導体装置の製造方法を示す模式的な工程断面図である。まず、本発明の第2の実施形態に係る半導体装置の製造方法と同様に半導体基板３０を用意する。次に、半導体基板３０の主面（図５における上面）からＢを所望の領域に拡散させ、ｐ＋型のアノード領域３６を形成し、アノード領域３６に電気的に接続されるようにアノード電極２７が形成される。（図５（ａ））。この工程により、半導体基板３０の主面側にダイオードが形成される。
【００２３】
次に、図示しないサポートテープがアノード電極２７上に貼り付けられ、本発明の第２の実施形態に係る半導体装置の製造方法と同様に、研削（バックグラインド）工程が半導体基板３０の裏面に施される。次に、薄厚化後の半導体基板３０の裏面側からＰをイオン注入し、ウェハに５００℃以下で３０分程度の熱処理を施してカソード領域３７を形成する（図５（ｂ））。最後に、カソード領域３７の裏面側にカソード電極２８を形成し、ダイオードからなる半導体装置が得られる。
【００２４】
本実施形態に係る半導体装置の製造方法によれば、第２の実施形態に係る半導体装置の製造方法と同様の作用効果が得られる。
【００２５】
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。即ち、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００２６】
１    半導体装置
１０、３０  半導体基板
１１、３１  コレクタ領域
１２、３２  バッファ領域
１３、３３  ドリフト領域
１４、３４  ベース領域
１５、３５  エミッタ領域
２１  トレンチ
２２  ゲート絶縁膜
２３  ゲート電極
２４  層間絶縁膜
２５  エミッタ電極
２６  コレクタ電極
２７  アノード電極
２８  カソード電極
３６  アノード領域
３７  カソード領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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