(57)【要約】【課題】抵抗変化物質を含む半導体素子及びその製造方法を提供する。【解決手段】印加された電圧によって抵抗が変化する抵抗変化物質をチャネル層として含む半導体素子及びその製造方法、前記半導体素子を含む不揮発性メモリ装置に係り、前記半導体素子は、絶縁基板上に配置されたチャネル層、前記チャネル層内に配置されたゲート電極、前記ゲート電極を取り囲むゲート絶縁膜、前記ゲート電極の両側面で、前記チャネル層上に配置されるソース電極及びドレイン電極、並びに前記基板と前記ゲート電極との間に配置される抵抗変化物質層を含み、これにより、前記半導体素子は、スイッチの機能と不揮発性メモリの機能とを同時に遂行することができる。【選択図】図１
2013033923.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板と、
前記絶縁基板上に配置されたチャネル層と、
前記チャネル層の上部表面から前記チャネル層の内部に少なくとも部分的に延びて配置されたゲートと、
前記チャネル層の上部で、前記ゲートの両側面にそれぞれ配置されたソース及びドレインと、
前記ゲートの周囲を取り囲み、前記ゲートを、前記チャネル層、前記ソース及び前記ドレインから電気的に絶縁させるゲート絶縁膜と、
前記絶縁基板と前記ゲートとの間に配置される抵抗変化物質層と、を含む半導体素子。
【請求項２】
前記抵抗変化物質層は、前記ゲートと直接に接触することを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記抵抗変化物質層と前記ゲートとの間に、前記ゲート絶縁膜が配置されていることを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記抵抗変化物質層は、丸い底面を有し、前記抵抗変化物質層の前記丸い底面の中心部は、前記絶縁基板と接し、前記丸い底面の周辺部は、前記チャネル層と接することを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記チャネル層は、第１導電型にドーピングされた単結晶半導体からなり、前記ソース及び前記ドレインは、前記第１導電型と電気的に反対になる第２導電型にドーピングされた単結晶半導体からなることを特徴とする請求項１に記載の半導体素子。
【請求項６】
前記抵抗変化物質層は、酸素欠乏欠陥が相対的に多い第１抵抗変化物質層、及び酸素欠乏欠陥が相対的に少ない第２抵抗変化物質層を含むことを特徴とする請求項１に記載の半導体素子。
【請求項７】
前記第１抵抗変化物質層及び前記第２抵抗変化物質層は、電流の流れる方向に沿って順に配置されたことを特徴とする請求項６に記載の半導体素子。
【請求項８】
前記第１抵抗変化物質層及び前記第２抵抗変化物質層は、前記絶縁基板上で互いに隣接して配置され、前記第１抵抗変化物質層及び前記第２抵抗変化物質層がいずれも前記絶縁基板と前記ゲートとに接触することを特徴とする請求項６に記載の半導体素子。
【請求項９】
チャネル層と、
前記チャネル層の両側上部にそれぞれ配置されたソース及びドレインと、
前記ソースと前記ドレインとの間で、前記チャネル層の上部中心領域に配置された抵抗変化物質層と、
前記抵抗変化物質層上に配置されたゲートと、
前記ゲートの周囲を取り囲むゲート絶縁膜と、を含む半導体素子。
【請求項１０】
前記ゲート絶縁膜は、前記ゲートの少なくとも下部面を取り囲むように形成されることを特徴とする請求項９に記載の半導体素子。
【請求項１１】
前記ゲート絶縁膜は、前記ゲートの下部面と前記チャネル層との間、及び前記ゲートの下部面と前記抵抗変化物質層との間に配置されることを特徴とする請求項１０に記載の半導体素子。
【請求項１２】
前記抵抗変化物質層は、前記ゲートと直接接触し、前記ゲート絶縁膜は、前記ゲートの下部面と前記チャネル層との間に配置されることを特徴とする請求項１０に記載の半導体素子。
【請求項１３】
隣接した他のセルの半導体素子との電気的隔離のために、前記チャネル層の両側面に配置される絶縁膜をさらに含むことを特徴とする請求項９に記載の半導体素子。
【請求項１４】
前記ソース及び前記ドレインを覆うように形成され、前記ゲートまたは前記ゲート絶縁膜の周囲を取り囲むパッシベーション層をさらに含むことを特徴とする請求項９に記載の半導体素子。
【請求項１５】
前記パッシベーション層を貫通し、前記ソース及び前記ドレインにそれぞれ電気的に連結されるソース電極とドレイン電極とをさらに含むことを特徴とする請求項１４に記載の半導体素子。
【請求項１６】
前記抵抗変化物質層の少なくとも一部は、前記チャネル層の内部に延びており、前記抵抗変化物質層の上部は、前記チャネル層上に突出して形成されることを特徴とする請求項９に記載の半導体素子。
【請求項１７】
前記チャネル層は、単結晶半導体基板を第１導電型にドーピングして形成され、前記ソース及び前記ドレインは、前記第１導電型と電気的に反対になる第２導電型にドーピングされて形成されることを特徴とする請求項９に記載の半導体素子。
【請求項１８】
前記抵抗変化物質層の下部を取り囲む前記チャネル層の一部領域を前記第１導電型に高濃度にドーピングして形成されたドーピング領域をさらに含むことを特徴とする請求項１７に記載の半導体素子。
【請求項１９】
前記抵抗変化物質層は、酸素欠乏欠陥が相対的に多い第１抵抗変化物質層、及び酸素欠乏欠陥が相対的に少ない第２抵抗変化物質層を含むことを特徴とする請求項９に記載の半導体素子。
【請求項２０】
前記第１抵抗変化物質層及び前記第２抵抗変化物質層は、前記ソースと前記ドレインとの間の電流フロー方向に沿って順に配置されていることを特徴とする請求項１９に記載の半導体素子。
【請求項２１】
前記抵抗変化物質層は、前記ソースと前記ドレインとの間の電流フロー方向に沿って順に配列された前記第１抵抗変化物質層、前記第２抵抗変化物質層、及び前記第１抵抗変化物質層を含むことを特徴とする請求項１９に記載の半導体素子。
【請求項２２】
絶縁基板、前記絶縁基板上のチャネル層、前記チャネル層の上部領域の両側にそれぞれ形成されたソース及びドレインを含む構造を設ける段階と、
前記ソースと前記ドレインとの間の前記チャネル層を部分的にエッチングし、前記チャネル層内にリセス領域を形成する段階と、
前記リセス領域の内壁に全体的にゲート絶縁膜を形成する段階と、
前記絶縁基板の表面が露出されるまで、前記リセス領域の底面にある前記ゲート絶縁膜の一部と前記チャネル層の一部とを除去する段階と、
前記リセス領域内の前記絶縁基板の表面上に抵抗変化物質層を形成する段階と、
前記リセス領域にゲート電極材料を充填してゲートを形成する段階と、を含む半導体素子の製造方法。
【請求項２３】
絶縁基板、前記絶縁基板上のチャネル層、前記チャネル層の上部領域の両側にそれぞれ形成されたソース及びドレインを含む構造を設ける前記段階は、
絶縁基板、前記絶縁基板上のチャネル層、前記チャネル層の上部領域の両側にそれぞれ形成されたソース及びドレイン、前記チャネル層の上部表面上で、前記ソースと前記ドレインとの間に部分的に形成された臨時ゲート、前記臨時ゲートの下部面と側面とを取り囲むゲート絶縁膜、及び前記ゲート絶縁膜と前記臨時ゲートとを取り囲むように、前記チャネル層の上部表面上に形成されたパッシベーション層を含むトランジスタを設ける段階と、
前記臨時ゲートが現れるまで、前記パッシベーション層を研磨する段階と、
前記チャネル層の上部表面が露出されるまで、前記臨時ゲートと前記ゲート絶縁膜とを選択的にエッチングし、前記パッシベーション層内に貫通ホールを形成する段階と、を含むことを特徴とする請求項２２に記載の半導体素子の製造方法。
【請求項２４】
前記貫通ホールを形成する段階で、前記臨時ゲートの下部に形成された前記ゲート絶縁膜が除去され、前記臨時ゲートの側面に形成された前記ゲート絶縁膜は、前記パッシベーション層の前記貫通ホールの側壁に残っていることを特徴とする請求項２３に記載の半導体素子の製造方法。
【請求項２５】
前記リセス領域を形成する段階は、前記貫通ホールを介して露出された前記チャネル層を部分的にエッチングする段階を含むことを特徴とする請求項２３に記載の半導体素子の製造方法。
【請求項２６】
前記パッシベーション層にコンタクトホールを形成し、前記コンタクトホール内に電極材料を充填し、前記ソース及び前記ドレインにそれぞれ連結されるソース電極とドレイン電極とを形成する段階をさらに含むことを特徴とする請求項２３に記載の半導体素子の製造方法。
【請求項２７】
前記リセス領域内の前記絶縁基板の表面上に前記抵抗変化物質層を形成した後、前記抵抗変化物質層上に前記ゲート絶縁膜を形成する段階をさらに含むことを特徴とする請求項２２に記載の半導体素子の製造方法。
【請求項２８】
前記リセス領域が丸い形態の底面を有するように、前記チャネル層をエッチングすることを特徴とする請求項２２に記載の半導体素子の製造方法。
【請求項２９】
前記リセス領域内の前記絶縁基板の表面上に抵抗変化物質層を形成する段階は、
前記リセス領域の内壁に第１抵抗変化物質層を形成し、前記リセス領域の中心にある前記第１抵抗変化物質層を除去する段階と、
イオン注入法で、前記第１抵抗変化物質層内に酸素欠乏欠陥を形成する段階と、
前記リセス領域の中心部に第２抵抗変化物質層を形成する段階と、を含むことを特徴とする請求項２２に記載の半導体素子の製造方法。
【請求項３０】
チャネル層、前記チャネル層の両側上部面をドーピングして形成されたソース及びドレイン、前記チャネル層の上部面上で、前記ソースと前記ドレインとの間に配置された臨時ゲート、前記臨時ゲートの下部面と側面とを取り囲むゲート絶縁膜、前記ゲート絶縁膜を取り囲むように、前記チャネル層上に形成されたパッシベーション層を含む構造を設ける段階と、
前記ゲート絶縁膜の底面が露出されるように、前記臨時ゲートを除去して開口を形成する段階と、
前記開口内の前記ゲート絶縁膜の底面と、前記ゲート絶縁膜下部の前記チャネル層との一部をエッチングし、前記チャネル層内にリセス領域を形成する段階と、
前記リセス領域内に抵抗変化物質層を形成する段階と、
前記抵抗変化物質層上であって、前記開口内にゲート電極材料を充填してゲートを形成する段階と、を含む半導体素子の製造方法。
【請求項３１】
前記チャネル層は、単結晶半導体基板を第１導電型にドーピングして形成され、前記ソース及び前記ドレインは、前記第１導電型と電気的に反対になる第２導電型にドーピングされて形成されることを特徴とする請求項３０に記載の半導体素子の製造方法。
【請求項３２】
前記臨時ゲートを除去して開口を形成する段階で、前記開口の内壁には、前記ゲート絶縁膜が残っていることを特徴とする請求項３０に記載の半導体素子の製造方法。
【請求項３３】
前記リセス領域を形成する段階は、
前記開口の底面の中心部が露出されて底面の周辺部が覆われるように、前記開口の内壁をマスクで取り囲む段階と、
前記マスクによって覆われていない前記ゲート絶縁膜の底面と、前記チャネル層の一部とを除去する段階と、を含むことを特徴とする請求項３２に記載の半導体素子の製造方法。
【請求項３４】
前記リセス領域内に抵抗変化物質層を形成する段階後、
前記抵抗変化物質層の上部表面を覆うように、前記マスク間に前記ゲート絶縁膜の底面を形成する段階と、
前記ゲート絶縁膜の側壁にある前記マスクを除去する段階と、をさらに含むことを特徴とする請求項３３に記載の半導体素子の製造方法。
【請求項３５】
前記リセス領域を形成した後、前記リセス領域周囲の前記チャネル層にイオンを注入することによって、前記リセス領域周囲の前記チャネル層にドーピング領域を形成する段階をさらに含むことを特徴とする請求項３０に記載の半導体素子の製造方法。
【請求項３６】
前記リセス領域内に抵抗変化物質層を形成する段階は、
前記リセス領域の内壁に第１抵抗変化物質層を形成し、前記リセス領域の中心にある前記第１抵抗変化物質層を除去する段階と、
イオン注入法で、前記第１抵抗変化物質層内に酸素欠乏欠陥を形成する段階と、
前記リセス領域の中心部に第２抵抗変化物質層を形成する段階と、を含むことを特徴とする請求項３０に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化物質を含む半導体素子及びその製造方法に係り、さらに詳細には、印加された電圧によって抵抗が変化する抵抗変化物質をチャネル層として含む半導体素子及びその製造方法、該半導体素子を含む不揮発性メモリ装置に関する。
【背景技術】
【０００２】
電場／磁場下で、または電流／電圧の印加によって抵抗が変化する物質は、不揮発性メモリ素子または論理回路などで多様に活用されている。例えば、磁気トンネル接合（ＭＴＪ：ｍａｇｎｅｔｉｃ  ｔｕｎｎｅｌ  ｊｕｎｃｔｉｏｎ）素子の場合、磁化方向によって、高抵抗状態と低抵抗状態とを有する抵抗変化物質を利用する。また、抵抗性メモリ（ＲｅＲＡＭ：ｒｅｓｉｓｔａｎｃｅ  ｒａｎｄｏｍ−ａｃｃｅｓｓ  ｍｅｍｏｒｙ）の場合、印加された電圧によって抵抗が変化する遷移金属酸化物を主に利用する。
【０００３】
このような抵抗変化物質を利用するメモリ素子や論理回路のような装置は、抵抗変化物質を例にすれば、セット電圧（ｓｅｔ  ｖｏｌｔａｇｅ）、リセット電圧（ｒｅｓｅｔ  ｖｏｌｔａｇｅ）または読み取り電圧（ｒｅａｄ  ｖｏｌｔａｇｅ）のような多様な電圧を印加するために、スイッチング素子を必要とする。メモリ素子や論理回路などで、例えば、１個のスイッチング素子と１個の抵抗変化物質とが直列に連結された構造を主に使用することができる。スイッチング素子としては、一般的にトランジスタを使用するが、ダイオードを使用する場合もある。例えば、１個のトランジスタと１個の抵抗変化物質とが連結された構造を１Ｔｒ−１Ｒ構造と呼んだりもする。
【０００４】
最近では、スイッチング素子と抵抗変化物質とを１つの単一素子として統合するための技術が試みられている。この場合、１つの素子がスイッチング機能とメモリ機能とを同時に遂行することが可能である。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、印加された電圧によって抵抗が変化する抵抗変化物質を含み、スイッチの機能と不揮発性メモリの機能とを同時に遂行することができる半導体素子を提供するものである。
【０００６】
本発明はまた、該半導体素子の製造方法を提供するものである。
【課題を解決するための手段】
【０００７】
本発明は一類型によれば、絶縁基板と、前記絶縁基板上に配置されたチャネル層と、前記チャネル層の上部表面から前記チャネル層の内部に少なくとも部分的に延びて配置されたゲートと、前記チャネル層の上部で、前記ゲートの両側面にそれぞれ配置されたソース及びドレインと、前記ゲートの周囲を取り囲み、前記ゲートを、前記チャネル層、前記ソース及び前記ドレインから電気的に絶縁させるゲート絶縁膜と、前記絶縁基板と前記ゲートとの間に配置される抵抗変化物質層と、を含む半導体素子が提供される。
【０００８】
一実施形態で、前記抵抗変化物質層は、前記ゲートと直接に接触してもよい。
【０００９】
他の実施形態で、前記抵抗変化物質層と前記ゲートとの間に、前記ゲート絶縁膜が配置されてもよい。
【００１０】
例えば、前記抵抗変化物質層は、丸い底面を有し、前記抵抗変化物質層の前記丸い底面の中心部は、前記絶縁基板と接し、前記丸い底面の周辺部は、前記チャネル層と接してもよい。
【００１１】
前記チャネル層は、第１導電型にドーピングされた単結晶半導体からなり、前記ソース及び前記ドレインは、前記第１導電型と電気的に反対になる第２導電型にドーピングされた単結晶半導体からなってもよい。
【００１２】
前記抵抗変化物質層は、酸素欠乏欠陥が相対的に多い第１抵抗変化物質層、及び酸素欠乏欠陥が相対的に少ない第２抵抗変化物質層を含んでもよい。
【００１３】
前記第１抵抗変化物質層及び前記第２抵抗変化物質層は、電流の流れる方向に沿って順に配置されてもよい。
【００１４】
例えば、前記第１抵抗変化物質層及び前記第２抵抗変化物質層は、前記絶縁基板上で互いに隣接して配置され、前記第１抵抗変化物質層及び前記第２抵抗変化物質層が、いずれも前記絶縁基板と前記ゲートとに接触してもよい。
【００１５】
また、本発明の他の類型によれば、チャネル層と、前記チャネル層の両側上部にそれぞれ配置されたソース及びドレインと、前記ソースと前記ドレインとの間で、前記チャネル層の上部中心領域に配置された抵抗変化物質層と、前記抵抗変化物質層上に配置されたゲートと、前記ゲートの周囲を取り囲むゲート絶縁膜と、を含む半導体素子が提供される。
【００１６】
一実施形態で、前記ゲート絶縁膜は、前記ゲートの少なくとも下部面を取り囲むように形成されてもよい。
【００１７】
前記ゲート絶縁膜は、前記ゲートの下部面と前記チャネル層との間、及び前記ゲートの下部面と前記抵抗変化物質層との間に配置されてもよい。
【００１８】
前記抵抗変化物質層は、前記ゲートと直接接触し、前記ゲート絶縁膜は、前記ゲートの下部面と前記チャネル層との間に配置されてもよい。
【００１９】
前記半導体素子は、隣接した他のセルの半導体素子との電気的隔離のために、前記チャネル層の両側面に配置される絶縁膜をさらに含んでもよい。
【００２０】
また、前記半導体素子は、前記ソース及び前記ドレインを覆うように形成され、前記ゲートまたは前記ゲート絶縁膜の周囲を取り囲むパッシベーション層をさらに含んでもよい。
【００２１】
また、前記半導体素子は、前記パッシベーション層を貫通し、前記ソース及び前記ドレインにそれぞれ電気的に連結されるソース電極とドレイン電極とをさらに含んでもよい。
【００２２】
一実施形態で、前記抵抗変化物質層の少なくとも一部は、前記チャネル層の内部に延びており、前記抵抗変化物質層の上部は、前記チャネル層上に突出してもよい。
【００２３】
一実施形態で、前記チャネル層は、単結晶半導体基板を第１導電型にドーピングして形成され、前記ソース及び前記ドレインは、前記第１導電型と電気的に反対になる第２導電型にドーピングされて形成されてもよい。
【００２４】
前記半導体素子は、前記抵抗変化物質層の下部を取り囲む前記チャネル層の一部領域を前記第１導電型に高濃度にドーピングして形成されたドーピング領域をさらに含んでもよい。
【００２５】
前記抵抗変化物質層は、酸素欠乏欠陥が相対的に多い第１抵抗変化物質層、及び酸素欠乏欠陥が相対的に少ない第２抵抗変化物質層を含んでもよい。
【００２６】
前記第１抵抗変化物質層及び前記第２抵抗変化物質層は、前記ソースと前記ドレインとの間の電流フロー方向に沿って順に配置されてもよい。
【００２７】
例えば、前記抵抗変化物質層は、前記ソースと前記ドレインとの間の電流フロー方向に沿って順に配列された前記第１抵抗変化物質層、前記第２抵抗変化物質層、及び前記第１抵抗変化物質層を含んでもよい。
【００２８】
本発明のさらに他の類型によれば、絶縁基板、前記絶縁基板上のチャネル層、前記チャネル層の上部領域の両側にそれぞれ形成されたソース及びドレインを含む構造を設ける段階と、前記ソースと前記ドレインとの間の前記チャネル層を部分的にエッチングし、前記チャネル層内にリセス領域を形成する段階と、前記リセス領域の内壁に全体的にゲート絶縁膜を形成する段階と、前記絶縁基板の表面が露出されるまで、前記リセス領域の底面にある前記ゲート絶縁膜の一部と前記チャネル層の一部とを除去する段階と、前記リセス領域内の前記絶縁基板の表面上に抵抗変化物質層を形成する段階と、前記リセス領域にゲート電極材料を充填してゲートを形成する段階と、を含む半導体素子の製造方法が提供される。
【００２９】
ここで、絶縁基板、前記絶縁基板上のチャネル層、前記チャネル層の上部領域の両側にそれぞれ形成されたソース及びドレインを含む構造を設ける前記段階は、絶縁基板、前記絶縁基板上のチャネル層、前記チャネル層の上部領域の両側にそれぞれ形成されたソース及びドレイン、前記チャネル層の上部表面上で、前記ソースと前記ドレインとの間に部分的に形成された臨時ゲート、前記臨時ゲートの下部面と側面とを取り囲むゲート絶縁膜、及び前記ゲート絶縁膜と前記臨時ゲートとを取り囲むように、前記チャネル層の上部表面上に形成されたパッシベーション層を含むトランジスタを設ける段階と、前記臨時ゲートが現れるまで、前記パッシベーション層を研磨する段階と、前記チャネル層の上部表面が露出されるまで、前記臨時ゲートと前記ゲート絶縁膜とを選択的にエッチングし、前記パッシベーション層内に貫通ホールを形成する段階と、を含んでもよい。
【００３０】
前記貫通ホールを形成する段階で、前記臨時ゲートの下部に形成された前記ゲート絶縁膜が除去され、前記臨時ゲートの側面に形成された前記ゲート絶縁膜は、前記パッシベーション層の前記貫通ホールの側壁に残ってもよい。
【００３１】
前記リセス領域を形成する段階は、前記貫通ホールを介して露出された前記チャネル層を部分的にエッチングする段階を含んでもよい。
【００３２】
前記半導体素子の製造方法は、前記パッシベーション層にコンタクトホールを形成し、前記コンタクトホール内に電極材料を充填し、前記ソース及び前記ドレインにそれぞれ連結されるソース電極とドレイン電極とを形成する段階をさらに含んでもよい。
【００３３】
前記半導体素子の製造方法は、前記リセス領域内の前記絶縁基板の表面上に前記抵抗変化物質層を形成した後、前記抵抗変化物質層上に前記ゲート絶縁膜を形成する段階をさらに含んでもよい。
【００３４】
一実施形態で、前記リセス領域が丸い形態の底面を有するように、前記チャネル層をエッチングしてもよい。
【００３５】
また、前記リセス領域内の前記絶縁基板の表面上に抵抗変化物質層を形成する段階は、前記リセス領域の内壁に第１抵抗変化物質層を形成し、前記リセス領域の中心にある前記第１抵抗変化物質層を除去する段階と、イオン注入法で、前記第１抵抗変化物質層内に酸素欠乏欠陥を形成する段階と、前記リセス領域の中心部に第２抵抗変化物質層を形成する段階と、を含んでもよい。
【００３６】
また、本発明のさらに他の類型によれば、チャネル層、前記チャネル層の両側上部面をドーピングして形成されたソース及びドレイン、前記チャネル層の上部面上で、前記ソースと前記ドレインとの間に配置された臨時ゲート、前記臨時ゲートの下部面と側面とを取り囲むゲート絶縁膜、前記ゲート絶縁膜を取り囲むように、前記チャネル層上に形成されたパッシベーション層を含む構造を設ける段階と、前記ゲート絶縁膜の底面が露出されるように、前記臨時ゲートを除去して開口を形成する段階と、前記開口内の前記ゲート絶縁膜の底面と、前記ゲート絶縁膜下部の前記チャネル層との一部をエッチングし、前記チャネル層内にリセス領域を形成する段階と、前記リセス領域内に抵抗変化物質層を形成する段階と、前記抵抗変化物質層上であって、前記開口内にゲート電極材料を充填してゲートを形成する段階と、を含む半導体素子の製造方法が提供される。
【００３７】
前記チャネル層は、単結晶半導体基板を第１導電型にドーピングして形成され、前記ソース及び前記ドレインは、前記第１導電型と電気的に反対になる第２導電型にドーピングされて形成されてもよい。
【００３８】
前記臨時ゲートを除去して開口を形成する段階で、前記開口の内壁には、前記ゲート絶縁膜が残ってもよい。
【００３９】
また、前記リセス領域を形成する段階は、前記開口の底面の中心部が露出されて底面の周辺部が覆われるように、前記開口の内壁をマスクで取り囲む段階と、前記マスクによって覆われていない前記ゲート絶縁膜の底面と、前記チャネル層の一部とを除去する段階と、を含んでもよい。
【００４０】
前記半導体素子の製造方法は、前記リセス領域内に抵抗変化物質層を形成する段階後、前記抵抗変化物質層の上部表面を覆うように、前記マスク間に前記ゲート絶縁膜の底面を形成する段階と、前記ゲート絶縁膜の側壁にある前記マスクを除去する段階と、をさらに含んでもよい。
【００４１】
また、前記半導体素子の製造方法は、前記リセス領域を形成した後、前記リセス領域周囲の前記チャネル層にイオンを注入することによって、前記リセス領域周囲の前記チャネル層にドーピング領域を形成する段階をさらに含んでもよい。
【００４２】
また、前記リセス領域内に抵抗変化物質層を形成する段階は、例えば、前記リセス領域の内壁に第１抵抗変化物質層を形成し、前記リセス領域の中心にある前記第１抵抗変化物質層を除去する段階と、イオン注入法で、前記第１抵抗変化物質層内に酸素欠乏欠陥を形成する段階と、前記リセス領域の中心部に第２抵抗変化物質層を形成する段階と、を含んでもよい。
【発明の効果】
【００４３】
本発明の半導体素子は、印加された電圧によって抵抗が変化する抵抗変化物質を含み、スイッチの機能と不揮発性メモリの機能とを同時に遂行することが可能である。特に、該半導体素子の場合、チャネル層の主な材料として、単結晶シリコンを使用し、ソースとドレインとの間に抵抗変化物質を連結させて配置するために、高い駆動速度を得ることが可能である。また前記半導体素子の製造方法は、抵抗変化物質に高熱を加える工程がないために、半導体素子の製造過程で、抵抗変化物質の特性を劣化させる恐れがない。
【図面の簡単な説明】
【００４４】
【図１】一実施形態による半導体素子の概略的な構造を示す断面図である。
【図２Ａ】図１に図示された半導体素子の製造過程を概略的に示す断面図である。
【図２Ｂ】図１に図示された半導体素子の製造過程を概略的に示す断面図である。
【図２Ｃ】図１に図示された半導体素子の製造過程を概略的に示す断面図である。
【図２Ｄ】図１に図示された半導体素子の製造過程を概略的に示す断面図である。
【図２Ｅ】図１に図示された半導体素子の製造過程を概略的に示す断面図である。
【図２Ｆ】図１に図示された半導体素子の製造過程を概略的に示す断面図である。
【図２Ｇ】図１に図示された半導体素子の製造過程を概略的に示す断面図である。
【図２Ｈ】図１に図示された半導体素子の製造過程を概略的に示す断面図である。
【図３】他の実施形態による半導体素子の概略的な構造を示す断面図である。
【図４】さらに他の実施形態による半導体素子の概略的な構造を示す断面図である。
【図５】図４に図示された半導体素子の製造過程の一部を概略的に示す断面図である。
【図６】さらに他の実施形態による半導体素子の概略的な構造を示す断面図である。
【図７Ａ】図６に図示された半導体素子の製造過程を概略的に示す断面図である。
【図７Ｂ】図６に図示された半導体素子の製造過程を概略的に示す断面図である。
【図７Ｃ】図６に図示された半導体素子の製造過程を概略的に示す断面図である。
【図７Ｄ】図６に図示された半導体素子の製造過程を概略的に示す断面図である。
【図７Ｅ】図６に図示された半導体素子の製造過程を概略的に示す断面図である。
【図７Ｆ】図６に図示された半導体素子の製造過程を概略的に示す断面図である。
【図７Ｇ】図６に図示された半導体素子の製造過程を概略的に示す断面図である。
【図７Ｈ】図６に図示された半導体素子の製造過程を概略的に示す断面図である。
【図７Ｉ】図６に図示された半導体素子の製造過程を概略的に示す断面図である。
【図８】さらに他の実施形態による半導体素子の概略的な構造を示す断面図である。
【図９】さらに他の実施形態による半導体素子の概略的な構造を示す断面図である。
【図１０Ａ】図９に図示された半導体素子の製造過程を概略的に示す断面図である。
【図１０Ｂ】図９に図示された半導体素子の製造過程を概略的に示す断面図である。
【図１０Ｃ】図９に図示された半導体素子の製造過程を概略的に示す断面図である。
【図１１】さらに他の実施形態による半導体素子の概略的な構造を示す断面図である。
【発明を実施するための形態】
【００４５】
以下、添付された図面を参照しつつ、抵抗変化物質を含む半導体素子及びその製造方法について詳細に説明する。以下の図面で同じ参照符号は、同じ構成要素を指し、図面上で各構成要素の大きさは、説明の明瞭さ及び便宜さのために誇張されていることがある。
【００４６】
図１は、一実施形態による半導体素子１００の概略的な構造を示す断面図を図示している。図１を参照すれば、一実施形態による半導体素子１００は、絶縁基板１０１、絶縁基板１０１上に配置されたチャネル層１０５、チャネル層１０５の上部表面からチャネル層１０５の内部に少なくとも部分的に延びて配置されたゲート１０３、ゲート１０３の周囲を取り囲むゲート絶縁膜１０４、前記チャネル層１０５上で、ゲート１０３の両側面にそれぞれ配置されたソース１１０ａ及びドレイン１１０ｂ、並びに絶縁基板１０１とゲート１０３との間に配置される抵抗変化物質層１０２を含んでもよい。ゲート絶縁膜１０４は、ゲート１０３の周囲を取り囲みつつ、ゲート１０３を、チャネル層１０５並びにソース１１０ａ及びドレイン１１０ｂから電気的に絶縁させる役割を行う。
【００４７】
絶縁基板１０１は、例えば、ＳｉＯ２のような材料からなる酸化物基板であってもよい。図１には、絶縁基板１０１が例示的に１層の絶縁層だけを含むと図示されている。しかし、絶縁基板１０１は、例えば、ＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）のように、シリコン層上にシリコン酸化物層が形成された多層基板であってもよい。
【００４８】
絶縁基板１０１上に形成されたチャネル層１０５は、例えば、単結晶シリコンからなってもよい。単結晶シリコン以外にも、電子移動度（ｅｌｅｃｔｒｏｎ  ｍｏｂｉｌｉｔｙ）にすぐれる他の化合物半導体の結晶がチャネル層１０５の材料として使用されてもよい。また、チャネル層１０５は、例えば、ｐ型またはｎ型にドーピングされてもよい。図１に図示されているように、チャネル層１０５は、一部領域が凹んでリセス領域が形成されているリセス・チャネル（ｒｅｃｅｓｓ  ｃｈａｎｎｅｌ）構造を有してもよい。
【００４９】
ゲート１０３は、チャネル層１０５の上部表面からチャネル層１０５内部の少なくとも一部（すなわち、リセス領域）まで延びて配置されてもよい。ゲート１０３は、例えば、多結晶シリコン（ｐｏｌｙ−Ｓｉ）や金属材料からなってもよい。また、チャネル層１０５の上部表面には、ゲート１０３の両側面に、ソース１１０ａ及びドレイン１１０ｂが配置されてもよい。チャネル層１０５がｐ型にドーピングされた単結晶シリコンからなる場合、前記ソース１１０ａ及びドレイン１１０ｂは、ｎ型にドーピングされた単結晶シリコンからなってもよい。もしチャネル層１０５がｎ型にドーピングされた場合には、ソース１１０ａ及びドレイン１１０ｂは、ｐ型にドーピングされてもよい。図１には、ソース１１０ａ及びドレイン１１０ｂが単一層として図示されているが、ソース１１０ａ及びドレイン１１０ｂのそれぞれは、例えば、ｎドーピング層とｎ＋ドーピング層との二重層構造によって形成されてもよい。一方、ゲート１０３の周囲を取り囲むゲート絶縁膜１０４は、チャネル層１０５、ソース１１０ａ及びドレイン１１０ｂとゲート１０３とを電気的に分離する役割を行う。ゲート絶縁膜１０４として、例えば、ＳｉＯ２やＳｉＮｘのような材料を使用することができ、または、ＨｆＳｉＯＮ、ＺｒＳｉＯＮのような高誘電率（ｈｉｇｈ−ｋ）材料を使用することもできる。
【００５０】
抵抗変化物質層１０２は、絶縁基板１０１とゲート１０３との間に配置されてもよい。図１に図示されているように、抵抗変化物質層１０２の下部表面は、絶縁基板１０１と直接接触し、上部表面は、ゲート１０３と直接接触し、側面は、チャネル層１０５と直接接触してもよい。抵抗変化物質層１０２は、印加電圧によって抵抗が変化する抵抗変化物質からなってもよい。例えば、抵抗変化物質にセット電圧（ｓｅｔ  ｖｏｌｔａｇｅ）が印加されれば、抵抗変化物質の抵抗が低くなるが、一般的にこのときを、オン（ＯＮ）状態と呼ぶ。また、抵抗変化物質にリセット電圧（ｒｅｓｅｔ  ｖｏｌｔａｇｅ）が印加されれば、抵抗変化物質の抵抗が高くなるが、一般的にこのときを、オフ（ＯＦＦ）状態と呼ぶ。一般的に、抵抗変化メモリ素子は、抵抗変化物質のこのようなオン状態とオフ状態とのスイッチングを利用してデータを保存することができる。一方、記録されたデータを読み取るときは、抵抗変化物質の抵抗を変化させない読み取り電圧（ｒｅａｄ  ｖｏｌｔａｇｅ）を抵抗変化物質に印加することができる。
【００５１】
抵抗変化物質層１０２に使われるこのような抵抗変化物質としては、例えば、遷移金属酸化物（ＴＭＯ：ｔｒａｎｓｉｔｉｏｎ  ｍｅｔａｌ  ｏｘｉｄｅ）を挙げることができる。例えば、抵抗変化層１０２は、Ｎｉ酸化物、Ｃｕ酸化物、Ｔｉ酸化物、Ｃｏ酸化物、Ｈｆ酸化物、Ｚｒ酸化物、Ｚｎ酸化物、Ｗ酸化物、Ｎｂ酸化物、ＴｉＮｉ酸化物、ＬｉＮｉ酸化物、Ａｌ酸化物、ＩｎＺｎ酸化物、Ｖ酸化物、ＳｒＺｒ酸化物、ＳｒＴｉ酸化物、Ｃｒ酸化物、Ｆｅ酸化物、Ｔａ酸化物及びそれらの混合物のうち、少なくともいずれか一つによって形成されてもよい。それ以外にも、Ｐｒ１−ｘＣａｘＭｎＯ３（ＰＣＭＯ）、ＳｒＴｉＯ３（ＳＴＯ）のような多成分系金属酸化物、固体電解質物質などのように、電圧／電流印加による抵抗変化特性を有すると知られている抵抗変化物質などが使用されてもよい。
【００５２】
前述の構造を有する半導体素子１００の動作は、次の通り説明することができる。半導体素子１００は、抵抗変化物質層１０２をチャネルの一部として含むトランジスタの構造を有するので、ゲート１０３にスレショルド電圧より低い電圧が印加されれば、半導体素子１００は、ＯＦＦ状態にあることになる。従って、ソース１１０ａ及びドレイン１１０ｂに電圧が印加されても、チャネル層１０５と抵抗変化物質層１０２とには、電流が流れない。
【００５３】
ゲート１０３に、スレショルド電圧以上の電圧が印加されれば、半導体素子１００は、ＯＮ状態となる。それにより、チャネル層１０５と抵抗変化物質層１０２とを介して、ソース１１０ａとドレイン１１０ｂとの間に電流が流れることになる。図１に図示されているように、チャネル層１０５は、抵抗変化物質層１０２によって２つの部分に分離されているために、ソース１１０ａとドレイン１１０ｂとの間に流れる電流は、抵抗変化物質層１０２を必ず通過することになる。このとき、ソース１１０ａとドレイン１１０ｂとの電位差によって、抵抗変化物質層１０２の抵抗が変化しうる。
【００５４】
例えば、ソース１１０ａとドレイン１１０ｂとの電位差がセット電圧に該当すれば、抵抗変化物質層１０２の抵抗が低くなる。それにより、ソース−ドレイン間の電流が増加する。また、ソース１１０ａとドレイン１１０ｂとの電位差がリセット電圧に該当すれば、抵抗変化物質層１０２の抵抗が高くなる。それにより、ソース−ドレイン間の電流が低くなる。そして、ソース１１０ａとドレイン１１０ｂとの電位差が読み取り電圧に該当すれば、抵抗変化物質層１０２の抵抗は、変化しない。このとき、ソース−ドレイン間の電流を測定し、抵抗変化物質層１０２の抵抗状態を読み取ることができる。従って、ゲート１０３に印加される電圧によって、半導体素子１００のＯＮ／ＯＦＦスイッチングが可能であり、ソース１１０ａ及びドレイン１１０ｂに印加される電圧によって、抵抗変化物質層１０２の抵抗を変化させたり、抵抗値を読み取る動作を遂行したりすることができる。
【００５５】
図２Ａないし図２Ｈは、図１に図示された半導体素子１００の製造過程を概略的に示す断面図である。以下、図２Ａないし図２Ｈを参照しつつ、一実施形態による半導体素子１００の製造方法について説明する。
【００５６】
初めに、図２Ａに図示されているように、一般的なトランジスタの製造方法によって、絶縁基板１０１上にトップゲート型トランジスタを設ける。すなわち、図２Ａを参照すれば、絶縁基板１０１、ｐ型チャネル層１０５、チャネル層１０５の上部表面上に部分的に形成されたゲート絶縁膜１０４ａ及びゲート１１３、チャネル層１０５の上部領域で、ゲート１１３の両側に形成されたｎ型ソース１１０ａ及びｎ型ドレイン１１０ｂ、並びに前記ゲート絶縁膜１０４ａ及びゲート１１３を取り囲むように、チャネル層１０５の上部表面上に形成されたパッシベーション層１０６を含むトップゲート型トランジスタが設けられる。ｐ型チャネル層１０５、ｎ型ソース１１０ａ及びｎ型ドレイン１１０ｂの代わりに、ｎ型チャネル層１０５、ｐ型ソース１１０ａ及びｐ型ドレイン１１０ｂが使用されてもよい。ソース１１０ａは、ｎドーピング領域１１１ａと、前記ｎドーピング領域１１１ａの上部をさらに高濃度にドーピングして形成されたｎ＋ドーピング領域１１２ａとを有してもよい。同様に、ドレイン１１０ｂは、ｎドーピング領域１１１ｂと、ｎ＋ドーピング領域１１２ｂとを有してもよい。ここで、ゲート１１３は、最終的に形成される半導体素子１００のゲート１０３ではなく、単に臨時のゲートであってもよい。
【００５７】
前述のトランジスタが設けられれば、図２Ｂに図示されているように、一般的な化学機械研磨（ＣＭＰ：ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）方式で、ゲート１１３が現れるまでパッシベーション層１０６を除去する。ゲート１１３が現れれば、図２Ｃに図示されているように、チャネル層１０５の上部表面が露出されるまで、乾式エッチング方式で、ゲート１１３とゲート絶縁膜１０４ａとを選択的にエッチングして除去する。それにより、ゲート１１３が除去されつつ、パッシベーション層１０６内に、貫通ホール１０７が形成される。このとき、ゲート絶縁膜１０４ａは、ゲート１１３の下部に形成された部分だけ除去され、ゲート１１３の側面に形成された部分は、依然としてパッシベーション層１０６の貫通ホール１０７の側壁に残ることになる。
【００５８】
その後には、図２Ｄを参照すれば、貫通ホール１０７を介して露出されたチャネル層１０５を部分的にエッチングし、チャネル層１０５内にリセス領域１０８を形成することができる。このとき、リセス領域１０８の底面は、チャネル層１０５内に形成されてもよい。前述の過程で、ゲート絶縁膜１０４ａの下部にあるソース１１０ａ及びドレイン１１０ｂの一部領域が共に除去されてもよい。次に、図２Ｅを参照すれば、リセス領域１０８の内壁に、すなわち、前記露出されたチャネル層１０５、ソース１１０ａ及びドレイン１１０ｂの表面に、全体的にゲート絶縁膜１０４ｂを形成する。それにより、図２Ｅに図示されているように、前記露出されたチャネル層１０５、ソース１１０ａ及びドレイン１１０ｂの表面は、ゲート絶縁膜１０４ｂで完全に覆われる。このとき、チャネル層１０５、ソース１１０ａ及びドレイン１１０ｂの表面に形成された下部のゲート絶縁膜１０４ｂと、パッシベーション層１０６の貫通ホール１０７の側壁に形成された上部のゲート絶縁膜１０４ａとが連結され、１層のゲート絶縁膜１０４が形成される。
【００５９】
次に、図２Ｆに図示されているように、異方性エッチング方式を利用し、絶縁基板１０１の表面が露出されるまで、リセス領域１０８の底面にあるゲート絶縁膜１０４ｂの一部と、チャネル層１０５の一部とを順次除去する。このように、絶縁基板１０１が露出されれば、図２Ｇに図示されているように、例えば、化学的気相蒸着法（ＣＶＤ）や物理的気相蒸着法（ＰＶＤ）を利用し、リセス領域１０８内の絶縁基板１０１の表面上に抵抗変化物質層１０２を形成する。図２Ｇには、抵抗変化物質層１０２が下部ゲート絶縁膜１０４ｂの全体を覆うと図示されているが、必ずしもこれに限定されるものではない。抵抗変化物質層１０２は、リセス領域１０８内に部分的に充填され、下部ゲート絶縁膜１０４ｂの一部が露出されてもよい。
【００６０】
最後に、図２Ｈに図示されているように、貫通ホール１０７とリセス領域１０８とにゲート電極材料を充填し、ゲート１０３を形成することができる。その後、ゲート１０３両側のパッシベーション層１０６に、エッチングによってコンタクトホールを形成し、コンタクトホール内に電極材料を充填し、ソース１１０ａ及びドレイン１１０ｂにそれぞれ連結されるソース電極１０９ａとドレイン電極１０９ｂとを形成することができる。または、貫通ホール１０７内とリセス領域１０８内にゲート１０３を形成する前に、貫通ホール１０７両側のパッシベーション層１０６をエッチングし、コンタクトホールを初めに形成することもできる。その後、貫通ホール１０７及びリセス領域１０８、及びその両側のコンタクトホールの内部に電極材料を充填し、ゲート１０３と、ソース電極１０９ａと、ドレイン電極１０９ｂとを同時に形成することも可能である。
【００６１】
抵抗変化物質層１０２は、一般的に、高温で抵抗変化特性を失いやすい。従って、半導体素子１００を製造する過程で、抵抗変化物質層１０２を初めに形成した後、高温処理工程が遂行される場合には、抵抗変化物質層１０２が劣化され、動作の信頼性が低下しうる。しかし、図２Ａないし図２Ｈで説明した方式で半導体素子１００を製造する場合、抵抗変化物質層１０２を形成した後には、高温処理工程が遂行されないために、高温によって抵抗変化物質層１０２が劣化したり変形したりするリスクが少ない。
【００６２】
一方、図１及び図２Ａないし図２Ｈに図示された実施形態では、抵抗変化物質層１０２が、上部のゲート１０３と直接に接触している。しかし、抵抗変化物質層１０２とゲート１０３との間に、ゲート絶縁膜１０４がさらに配置されることも可能である。図３は、他の実施形態による半導体素子２００の概略的な構造を示す断面図である。図３に図示された実施形態の場合、抵抗変化物質層１０２とゲート１０３との間に、ゲート絶縁膜１０４がさらに配置されているという点で、図１に図示された実施形態と違いがある。図３に図示された半導体素子２００を製造する方法は、次の通りである。初めに、図２Ａないし図２Ｇに図示された工程を順次遂行する。そして、図２Ｇに図示された工程で、抵抗変化物質層１０２を形成した後、抵抗変化物質層１０２上に、ゲート絶縁膜１０４を形成する。その後、図２Ｈで説明した方式でゲート１０３を形成すれば、図３に図示された半導体素子２００を得ることができる。
【００６３】
また図４は、さらに他の実施形態による半導体素子３００の概略的な構造を示す断面図である。図１及び図３に図示された半導体素子１００、２００の場合、チャネル層１０５内のリセス領域１０８は、平らな底面を有し、抵抗変化物質層１０２も、平らな底面を有する。しかし、図４に図示された半導体素子３００で、チャネル層１０５のリセス領域１０８は、丸い形態の底面を有し、同様に抵抗変化物質層１０２も、丸い形態の底面を有してもよい。従って、抵抗変化物質層１０２の丸い底面の中心部は、絶縁基板１０１と接し、丸い底面の周辺部は、チャネル層１０５と接してもよい。この場合、工程誤差による半導体素子３００のスレショルド電圧の変化を減らすことができ、半導体素子３００のスレショルド電圧を安定的に維持することができる。
【００６４】
図４に図示された半導体素子３００の製造工程は、図２Ａないし図２Ｃに図示された工程をそのまま含んでもよい。図２Ｃの工程を遂行した後、図５に図示されているように、例えば、異方性エッチング方式で、チャネル層１０５内のリセス領域１０８が丸い形態の底面を有するように、チャネル層１０５をエッチングしてもよい。その後、図２Ｅないし図２Ｈに図示された工程を遂行すれば、図４に図示された丸い形態のリセス・チャネルを有する半導体素子３００を得ることができる。
【００６５】
以上で説明した半導体素子１００、２００、３００は、ＳＯＩのような絶縁基板１０１上に形成され、リセス構造のチャネル層１０５を有する。しかし、前述の構造の半導体素子１００、２００、３００のような機能を有する半導体素子を、例えば、シリコンのような半導体バルク基板上に形成することも可能である。図６は、さらに他の実施形態による半導体素子４００の概略的な構造を示す断面図である。図６を参照すれば、本実施形態による半導体素子４００は、チャネル層４０１、前記チャネル層４０１の両側上部にそれぞれ配置されたソース４１０ａ及びドレイン４１０ｂ、前記ソース４１０ａとドレイン４１０ｂとの間にあるチャネル層４０１の上部中心領域に配置された抵抗変化物質層４０２、前記抵抗変化物質層４０２上に配置されたゲート４０３、及び前記ゲート４０３の周囲を取り囲むゲート絶縁膜４０４を含んでもよい。図６に図示されているように、ゲート絶縁膜４０４は、ゲート４０３の少なくとも下部面を取り囲み、選択的にゲート４０３の周囲面をさらに取り囲むように形成される。図６には、ゲート絶縁膜４０４が、ゲート４０３と抵抗変化物質層４０２との間にも配置されていると図示されているが、抵抗変化物質層４０２は、ゲート４０３と直接接触することもできる。その場合、ゲート絶縁膜４０４は、ゲート４０３の下部面と、抵抗変化物質層４０２との間には配置されず、ゲート４０３の下部面とチャネル層４０１との間にのみ配置されてもよい。
【００６６】
図６に図示されているように、チャネル層４０１の両側面には、隣接した他のセルの半導体素子との電気的隔離のために、絶縁膜４１５ａ、４１５ｂがさらに配置されてもよい。絶縁膜４１５ａ、４１５ｂは、例えば、ＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）であってもよい。また、絶縁膜４１５ａ、４１５ｂ、ソース４１０ａ及びドレイン４１０ｂを覆うように、パッシベーション層４０６がさらに形成される。パッシベーション層４０６は、ゲート４０３またはゲート絶縁膜４０４の周囲を取り囲むように形成される。また、前記パッシベーション層４０６を貫通し、ソース４１０ａ及びドレイン４１０ｂにそれぞれ電気的に連結されるソース電極４０９ａとドレイン電極４０９ｂとがさらに形成される。図６で、ソース４１０ａ及びドレイン４１０ｂは、単一層として図示されているが、前述のように、ドーピング濃度の異なった２層の層を有することもできる。
【００６７】
前記抵抗変化物質層４０２の少なくとも一部は、図６に図示されているように、チャネル層４０１の内部に延びている。また、図６の例で、抵抗変化物質層４０２がチャネル層４０１上に突出していると図示されているが、必ずしもこれに限定されるものではない。例えば、抵抗変化物質層４０２の上部表面は、チャネル層４０１の上部表面と同じ高さに形成されてもよく、チャネル層４０１の上部表面より若干低い高さに形成されてもよい。
【００６８】
図６の実施形態で、チャネル層４０１は、例えば、単結晶シリコンバルク基板をｐ型にドーピングして形成することができる。この場合、ソース４１０ａ及びドレイン４１０ｂは、ｎ型にドーピングされる。その代わりに、チャネル層４０１は、単結晶シリコンバルク基板をｎ型にドーピングして形成することもできる。その場合には、ソース４１０ａ及びドレイン４１０ｂは、ｐ型にドーピングされる。また、チャネル層４０１は、シリコン以外に、他の化合物半導体の単結晶基板に形成されてもよい。
【００６９】
図７Ａないし図７Ｉは、図６に図示された半導体素子４００の製造過程を概略的に示す断面図である。以下、図７Ａないし図７Ｉを参照しつつ、一実施形態による半導体素子４００の製造方法について説明する。
【００７０】
初めに、図７Ａに図示されているように、一般的なトランジスタの製造方法によって、単結晶シリコンバルク基板上に、トップゲート型トランジスタを設ける。すなわち、図７Ａを参照すれば、単結晶シリコンバルク基板をドーピングして形成されたチャネル層４０１、チャネル層４０１の両側上部面をドーピングして形成されたソース４１０ａ及びドレイン４１０ｂと、チャネル層４０１の上部表面上でソース４１０ａとドレイン４１０ｂとの間に配置されたゲート絶縁膜４０４及びゲート４１３と、チャネル層４０１の両側面に隣接して形成された絶縁膜４１５ａ、４１５ｂと、ゲート絶縁膜４０４、ゲート４１３、絶縁膜４１５ａ、４１５ｂ、ソース４１０ａ及びドレイン４１０ｂを覆うパッシベーション層４０６と、を含むトップゲート型トランジスタが設けられる。例えば、チャネル層４０１がｐ型にドーピングされる場合、ソース４１０ａ及びドレイン４１０ｂは、ｎ型にドーピングされてもよい。また、チャネル層４０１がｎ型にドーピングされる場合、ソース４１０ａ及びドレイン４１０ｂは、ｐ型にドーピングされてもよい。ゲート４１３は、例えば、多結晶シリコンからなってもよい。ここで、多結晶シリコンゲート４１３は、最終的に形成される半導体素子４００のゲート４０３ではなく、単に臨時のゲートであってもよい。
【００７１】
前述のトランジスタが設けられれば、図７Ｂに図示されているように、一般的な化学機械研磨（ＣＭＰ）方式で、ゲート４１３が現れるまで、パッシベーション層４０６を除去する。ゲート４１３が現れれば、図７Ｃに図示されているように、多結晶シリコンからなるゲート４１３を、エッチングによって完全に除去する。それにより、ゲート４１３を取り囲んでいたゲート絶縁膜４０４だけが残り、ゲート絶縁膜４０４内には、ゲート４１３があったところに開口４０７が形成される。従って、開口４０７の内壁には、ゲート絶縁膜４０４が残ることになる。
【００７２】
次に、図７Ｄを参照すれば、ゲート絶縁膜４０４内の開口４０７の内壁を、例えば、多結晶シリコンからなるマスク４２３で取り囲む。それにより、図７Ｄに図示されているように、開口４０７の底面の中心部だけが露出され、底面の周辺部は、マスク４２３によって覆われる。図７Ｄのマスク４２３を形成する工程は、例えば、パッシベーション層４０６及びゲート絶縁膜４０４上に多結晶シリコンを全体的に一定に蒸着する段階と、エッチングによって上部表面にある多結晶シリコンを除去する段階とを含んでもよい。それにより、パッシベーション層４０６及びゲート絶縁膜４０４の上部表面では、多結晶シリコンが除去され、ゲート絶縁膜４０４内の開口４０７の内壁には、多結晶シリコンが残り、マスク４２３が形成される。
【００７３】
その後、図７Ｅを参照すれば、マスク４２３によって覆われていないゲート絶縁膜４０４の底面を除去し、次に、ゲート絶縁膜４０４下部のチャネル層４０１の一部までもエッチングによって除去する。それにより、図７Ｅに図示されているように、チャネル層４０１内には、部分的にリセス領域４０８が形成され、このとき、リセス領域４０８の底面は、チャネル層４０１内に形成される。
【００７４】
次に、図７Ｆを参照すれば、例えば、化学的気相蒸着法（ＣＶＤ）や物理的気相蒸着法（ＰＶＤ）を利用し、リセス領域４０８内に抵抗変化物質層４０２を充填する。図７Ｆには、抵抗変化物質層４０２がチャネル層４０１の上部表面を越えて、ゲート絶縁膜４０４まで形成されていると図示されているが、必ずしもこれに限定されるものではない。例えば、抵抗変化物質層４０２の上部表面は、チャネル層４０１の上部表面と同じ高さに形成されてもよく、またはチャネル層４０１の上部表面より若干低い高さに形成されてもよい。
【００７５】
抵抗変化物質層４０２を形成した後には、図７Ｇに図示されているように、抵抗変化物質層４０２の上部表面を覆うように、マスク４２３間にゲート絶縁膜４０４の底面４０４ａを形成する。それにより、開口４０７の側壁にあるゲート絶縁膜４０４が底面４０４ａと連結される。その後、図７Ｈを参照すれば、ゲート絶縁膜４０４の側壁にあるマスク４２３を除去する。それにより、開口４０７内には、ゲート絶縁膜４０４だけが残ることになる。
【００７６】
最後に、図７Ｉに図示されているように、開口４０７内にゲート電極材料を充填し、ゲート４０３を形成することができる。その後、ゲート４０３両側のパッシベーション層４０６にコンタクトホールを形成し、コンタクトホール内に電極材料を充填し、ソース４１０ａ及びドレイン４１０ｂにそれぞれ連結されるソース電極４０９ａとドレイン電極４０９ｂとを形成することができる。または、開口４０７内にゲート４０３を形成する前に、開口４０７両側のパッシベーション層４０６をエッチングし、コンタクトホールを予め形成することも可能である。その後、開口４０７及びその両側のコンタクトホールの内部に電極材料を充填し、ゲート４０３並びにソース電極４０９ａ及びドレイン電極４０９ｂを同時に形成することも可能である。
【００７７】
前述の方法で、図６に図示された半導体素子４００を製造することができる。図６には、抵抗変化物質層４０２とゲート４０３との間にゲート絶縁膜４０４が形成されている。しかし、図１に図示された半導体素子１００と同様に、ゲート４０３が抵抗変化物質層４０２と直接接触することも可能である。その場合、図７Ｇに図示されたゲート絶縁膜４０４の底面４０４ａを形成する段階が省略されてもよい。
【００７８】
一方、図１、図３及び図４に図示された半導体素子１００、２００、３００の場合には、チャネル層１０５の両側が抵抗変化物質層１０２によって分離されており、ソース１１０ａとドレイン１１０ｂとの間に流れる電流は、必ず抵抗変化物質層１０２を通過する。しかし、図６に図示された半導体素子４００の場合、チャネル層４０１が抵抗変化物質層４０２の下部を介して、ソース４１０ａ及びドレイン４１０ｂと連結されている。従って、ソース４１０ａとドレイン４１０ｂとの間に流れる電流の一部は、抵抗変化物質層４０２を通過せずに、チャネル層４０１に流れることもできる。その場合、抵抗変化物質層４０２を通過する電流の量が十分ではないこともある。
【００７９】
図８は、ソース４１０ａとドレイン４１０ｂとの間に流れる電流のほとんどが抵抗変化物質層４０２を通過するように構成された半導体素子５００を図示している。図８を参照すれば、本実施形態による半導体素子５００は、抵抗変化物質層４０２の下部を取り囲むチャネル層４０１の一部領域を高濃度にドーピングして形成された高濃度のドーピング領域４２０を含む。例えば、チャネル層４０１がｐ型にドーピングされ、ソース４１０ａ及びドレイン４１０ｂがｎ型にドーピングされた場合、ドーピング領域４２０は、ｐ＋ドーピングされてもよい。また、チャネル層４０１がｎ型にドーピングされ、ソース４１０ａ及びドレイン４１０ｂがｐ型にドーピングされた場合、ドーピング領域４２０は、ｎ＋ドーピングされてもよい。その場合、ドーピング領域４２０下部のチャネル層４０１に迂回して流れる電流がほとんどないために、ほとんどの電流が抵抗変化物質層４０２に流れる。前記高濃度のドーピング領域４２０は、例えば、図７Ｅに図示された段階で、リセス領域４０８を形成した後、リセス領域４０８の周囲のチャネル層４０１にイオンを注入することによって形成されてもよい。そして、図７Ｆないし図７Ｉの段階を遂行すれば、図８に図示された半導体素子５００が製造される。図８に図示された半導体素子５００の構成は、ドーピング領域４２０以外は、図６に図示された半導体素子４００と同一である。
【００８０】
以上では、抵抗変化物質層４０２が単一層で形成された場合について説明した。しかし、抵抗変化物質層４０２の抵抗変化特性をさらに向上させるために、抵抗変化物質層４０２は、少なくとも２層を含む多層構造に形成されてもよい。例えば、酸素欠乏欠陥（ｏｘｙｇｅｎ  ｖａｃａｎｃｙ）が相対的に多いＴｉＯｘ層と、酸素欠乏欠陥が相対的に少ない一般的なＴｉＯ２層とを、２つの電極間に電流フロー方向に沿って積層する場合、ＴｉＯ２層とＴｉＯｘ層との間を酸素欠乏欠陥が移動しつつ、抵抗変化特性を向上させることができる。
【００８１】
図９は、前述のような多層構造の抵抗変化物質層４０２を含む半導体素子６００を図示している。図９を参照すれば、抵抗変化物質層４０２は、電流の流れる方向に沿って、すなわち、ソース４１０ａからドレイン４１０ｂへの方向に沿って、第１抵抗変化物質層４０２ａ、第２抵抗変化物質層４０２ｂ及び第１抵抗変化物質層４０２ａを含んでもよい。例えば、第１抵抗変化物質層４０２ａは、酸素欠乏欠陥が相対的に多いＴｉＯｘからなり、第２抵抗変化物質層４０２ｂは、酸素欠乏欠陥が相対的に少ないＴｉＯ２からなってもよい。代わりに、第１抵抗変化物質層４０２ａがＴｉＯ２からなり、第２抵抗変化物質層４０２ｂがＴｉＯｘからなってもよい。図９に図示された半導体素子６００の構造は、抵抗変化物質層４０２を除けば、図６に図示された半導体素子４００の構造と同一である。
【００８２】
図１０Ａないし図１０Ｃは、図９に図示された半導体素子６００の製造過程を概略的に示す断面図である。初めに、前述の図７Ａないし図７Ｅに図示された過程を遂行する。それにより、結果として、図１０Ａに図示されているように、チャネル層４０１内に、部分的にリセス領域４０８が形成された状態となる。その後、図１０Ｂを参照すれば、リセス領域４０８内のチャネル層４０１の側壁部と、ゲート絶縁膜４０４の内壁とに、第１抵抗変化物質層４０２ａを形成することができる。例えば、化学的気相蒸着法（ＣＶＤ）や物理的気相蒸着法（ＰＶＤ）を利用して、リセス領域４０８内に全体的に抵抗変化物質を充填した後、エッチングによって、リセス領域４０８中心部の抵抗変化物質を除去することができる。それにより、リセス領域４０８内のチャネル層４０１の側壁部と、ゲート絶縁膜４０４の内壁部分とにのみ抵抗変化物質が形成される。そして、図１０Ｂに図示されているように、例えば、ハロイオン注入法（ｈａｌｏ  ｉｏｎ  ｉｍｐｌａｎｔａｔｉｏｎ）で抵抗変化物質内にイオンを注入することができる。それにより、酸素欠乏欠陥が内部に形成された第１抵抗変化物質層４０２ａが形成される。
【００８３】
その後、図１０Ｃに図示されているように、第１抵抗変化物質層４０２ａ間に、すなわち、リセス領域４０８の中心部に第２抵抗変化物質層４０２ｂを形成する。それにより、ソース４１０ａからドレイン４１０ｂへの経路に沿って、第１抵抗変化物質層４０２ａ、第２抵抗変化物質層４０２ｂ及び第１抵抗変化物質層４０２ａが順に形成される。その後には、前述の図７Ｇないし図７Ｉに図示された過程を遂行する。それにより、図９に図示された半導体素子６００が製造される。
【００８４】
図９に図示された半導体素子６００の場合、第２抵抗変化物質層４０２ｂの両側に第１抵抗変化物質層４０２ａが形成された構造を含んでいるが、必ずしもこれに限定されるものではない。例えば、半導体素子６００は、単に１層の第１抵抗変化物質層４０２ａ及び１層の第２抵抗変化物質層４０２ｂのみを含むこともできる。その場合、図１０Ｂに図示された段階で、リセス領域４０８内に充填された抵抗変化物質をエッチングし、チャネル層４０１及びゲート絶縁膜４０４のいずれか一方の内壁にのみ抵抗変化物質を残すことができる。
【００８５】
また、図１、図３及び図４に図示された半導体素子１００、２００、３００にも、前述の多層構造の抵抗変化物質層が適用されてもよい。図１１は、多層構造の抵抗変化物質層１０２を含む半導体素子７００を図示している。図１１を参照すれば、半導体素子７００は、絶縁基板１０１、絶縁基板１０１上に配置されたチャネル層１０５、チャネル層１０５の上部表面からチャネル層１０５の内部に少なくとも部分的に延びて配置されたゲート１０３、ゲート１０３の周囲を取り囲むゲート絶縁膜１０４、絶縁基板１０１とゲート１０３との間に配置されて第１抵抗変化物質層１０２ａと第２抵抗変化物質層１０２ｂとを有する抵抗変化物質層１０２、及び前記チャネル層１０５上で、ゲート１０３の両側面にそれぞれ配置されたソース１１０ａ及びドレイン１１０ｂを含んでもよい。
【００８６】
第１抵抗変化物質層１０２ａと第２抵抗変化物質層１０２ｂは、図１１に図示されているように、両側のチャネル層１０５間の電流フロー方向に沿って配置されている。従って、第１抵抗変化物質層１０２ａと第２抵抗変化物質層１０２ｂは、いずれも絶縁基板１０１とゲート１０３とに直接接触するように配置されており、前記絶縁基板１０１上で互いに隣接して配置されてもよい。図１１には、図１に図示された半導体素子１００に、多層構造の抵抗変化物質層が適用された例が図示されているが、図３及び図４に図示された半導体素子２００、３００にも前記多層構造の抵抗変化物質層が同様に適用されてもよい。また、図９に図示された例のように、抵抗変化物質層１０２は、第１抵抗変化物質層１０２ａ、第２抵抗変化物質層１０２ｂ及び第１抵抗変化物質層１０２ａの３層構造を有することもできる。
【００８７】
以上、本発明の理解を助けるために、抵抗変化物質を含む半導体素子及びその製造方法に係わる例示的な実施形態について説明し、かつ添付された図面に図示した。しかし、かような実施形態は、単に本発明を例示するためのものであり、それらを制限するものではないという点を理解せねばならない。そして、本発明は図示して説明した説明に限定されるものではないという点を理解せねばならない。それは、多様な他の変形が、本技術分野で当業者に可能であるためである。
【符号の説明】
【００８８】
１００、２００、３００、４００、５００、６００、７００  半導体素子
１０１  絶縁基板
１０２、４０２  抵抗変化物質層
１０２ａ、４０２ａ  第１抵抗変化物質層
１０２ｂ、４０２ｂ  第２抵抗変化物質層
１０３、１１３、４０３、４１３  ゲート
１０４、１０４ａ、１０４ｂ、４０４  ゲート絶縁膜
１０５、４０１  チャネル層
１０６、４０６  パッシベーション層
１０７  貫通ホール
１０８  リセス領域
１０９ａ、４０９ａ  ソース電極
１０９ｂ、４０９ｂ  ドレイン電極
１１０ａ、４１０ａ  ソース
１１０ｂ、４１０ｂ  ドレイン
１１１ａ、１１１ｂ  ｎドーピング領域
１１２ａ、１１２ｂ  ｎ＋ドーピング領域
４０４ａ  底面
４０７  開口
４０８  リセス領域
４１５ａ、４１５ｂ  絶縁膜
４２０  高濃度ドーピング領域
４２３  マスク
【図１】
2013033923.tif 000003
【図２Ａ】
2013033923.tif 000004
【図２Ｂ】
2013033923.tif 000005
【図２Ｃ】
2013033923.tif 000006
【図２Ｄ】
2013033923.tif 000007
【図２Ｅ】
2013033923.tif 000008
【図２Ｆ】
2013033923.tif 000009
【図２Ｇ】
2013033923.tif 000010
【図２Ｈ】
2013033923.tif 000011
【図３】
2013033923.tif 000012
【図４】
2013033923.tif 000013
【図５】
2013033923.tif 000014
【図６】
2013033923.tif 000015
【図７Ａ】
2013033923.tif 000016
【図７Ｂ】
2013033923.tif 000017
【図７Ｃ】
2013033923.tif 000018
【図７Ｄ】
2013033923.tif 000019
【図７Ｅ】
2013033923.tif 000020
【図７Ｆ】
2013033923.tif 000021
【図７Ｇ】
2013033923.tif 000022
【図７Ｈ】
2013033923.tif 000023
【図７Ｉ】
2013033923.tif 000024
【図８】
2013033923.tif 000025
【図９】
2013033923.tif 000026
【図１０Ａ】
2013033923.tif 000027
【図１０Ｂ】
2013033923.tif 000028
【図１０Ｃ】
2013033923.tif 000029
【図１１】
2013033923.tif 000030