(57)【要約】【課題】裏面処理工程を備える半導体装置の製造方法において、裏面処理工程時の半導体基板の温度を制限することなく素子形成面を保護しつつ裏面処理を行う。【解決手段】この半導体装置の製造方法は、半導体基板の一面側に、半導体素子の少なくとも一部を形成する表面処理工程と、表面処理工程の後に、一面と反対の裏面側の加工を行う裏面処理工程と、を備える。  そして、表面処理工程の後、裏面処理工程の前に、一面の全面に亘って無機保護膜を形成する無機膜形成工程と、無機膜形成工程の後、裏面処理工程の前に、無機保護膜の全面に亘って有機保護膜を形成した後、有機保護膜をパターニングする有機膜形成工程と、裏面処理工程の後、有機保護膜をマスクとして無機保護膜の一部を除去する無機膜除去工程と、を備える。【選択図】図２
2013134998.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の一面側に、半導体素子の少なくとも一部を形成する表面処理工程と、
前記表面処理工程の後に、前記一面と反対の裏面側の加工を行う裏面処理工程と、を備える半導体装置の製造方法であって、
前記表面処理工程の後、前記裏面処理工程の前に、前記一面の全面に亘って無機保護膜を形成する無機膜形成工程と、
前記無機膜形成工程の後、前記裏面処理工程の前に、前記無機保護膜の全面に亘って有機保護膜を形成した後、前記有機保護膜をパターニングする有機膜形成工程と、
前記裏面処理工程の後、前記有機保護膜をマスクとして前記無機保護膜の一部を除去する無機膜除去工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体素子として、絶縁ゲートバイポーラトランジスタを形成し、
前記表面処理工程として、
第１導電型の前記半導体基板の一面側表層に、第２導電型のベース層を形成し、該ベース層の表層に第１導電型のエミッタ層を複数形成するとともに、前記半導体基板の一面側に、ゲート絶縁膜を介してゲート電極を複数形成する拡散層およびゲート形成工程と、
前記半導体基板の一面上に、前記ゲート電極を覆うように絶縁膜を形成するとともに、各ゲート電極に対応して前記絶縁膜に複数のコンタクトホールを形成する絶縁膜形成工程と、
各コンタクトホールを介して複数の前記ゲート電極と電気的に接続されるようにゲートラインを形成するゲートライン形成工程と、
前記ベース層および前記エミッタ層と電気的に接続され、且つ、前記絶縁膜におけるゲートライン形成部分を除く部分を被覆するように、エミッタ電極を形成するエミッタ電極形成工程と、を有し、
前記裏面処理工程として、
前記裏面から前記半導体基板を研削して薄肉化するバックグラインド工程と、
研削後の前記半導体基板における裏面側表層に第２導電型のコレクタ層を形成するとともに、前記半導体基板の裏面に、前記コレクタ層と電気的に接続されるコレクタ電極を形成するコレクタ電極形成工程と、を有し、
前記有機膜形成工程では、前記エミッタ電極のうち、外部に露出されるパッド領域を除く縁領域および前記ゲートライン全体とオーバーラップするように、前記有機保護膜をパターニングし、
前記無機膜除去工程では、前記有機保護膜をマスクとして前記無機保護膜の一部を除去し、前記エミッタ電極のパッド領域を外部に露出させることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体基板はシリコンからなり、前記無機保護膜はシリコンナイトライド膜またはシリコン酸化膜であり、前記有機保護膜はポリイミド系樹脂からなることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
請求項２または請求項３に記載の製造方法により製造される半導体装置であって、
前記半導体素子として、前記ゲート電極および前記ゲート絶縁膜が、前記半導体基板の一面側の表面からベース層を貫いて形成されたトレンチ型絶縁ゲートバイポーラトランジスタを有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、裏面処理工程を備える半導体装置の製造方法、およびその方法により製造される半導体装置に関する。
【背景技術】
【０００２】
半導体装置の製造方法として、第１主面（以下、素子形成面と示す）に半導体素子が形成された半導体基板を製造する表面処理工程と、半導体基板の素子形成面と反対側の第２主面（以下、裏面と示す）にバックグラインドやイオン注入等の処理を行う裏面処理工程と、を備えた半導体装置の製造方法がある。
【０００３】
このような裏面処理工程においては、素子形成面がステージに触れた状態で半導体基板の裏面の処理が行われる。このため、素子形成面に形成された半導体素子に傷がつき、半導体装置の品質低下が懸念される。
【０００４】
この問題を解決するために、特許文献１では、素子形成面に剥離可能な保護テープを貼り付けた後に、裏面処理工程を行う方法が提案されている。この方法によれば、裏面処理工程時に、素子形成面がステージと直接接触することを防止でき、素子形成面を傷つけることなく、裏面の処理を行うことができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−２７０６７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１の方法を用いる場合、裏面処理工程において、半導体基板の温度が、保護テープの耐熱温度以上となる工程を実施することができない。なお、特許文献１には、前記の耐熱温度以上となる工程において、半導体基板を冷却しつつ工程を実施することが提案されている。しかしながら、アッシングやスパッタといった工程においては、冷却しながらであっても、半導体基板の温度が、一般的に知られた保護テープの耐熱温度（約１５０℃）を超える温度まで到達することが考えられる。また、冷却のための設備を必要とするなどの問題を生じる。
【０００７】
本発明は、上記問題点に鑑みてなされたものであり、裏面処理工程を備える半導体装置の製造方法において、裏面処理工程時の半導体基板の温度を制限することなく、素子形成面を保護しつつ裏面処理を行うことを目的とする。また、その製造方法により製造される半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、請求項１に記載の発明は、
半導体基板の一面側に、半導体素子の少なくとも一部を形成する表面処理工程と、
表面処理工程の後に、一面と反対側の裏面の加工を行う裏面処理工程と、を備える半導体装置の製造方法であって、
表面処理工程の後、裏面処理工程の前に、一面の全面に亘って無機保護膜を形成する無機膜形成工程と、
無機膜形成工程の後、裏面処理工程の前に、無機保護膜の全面に亘って有機保護膜を形成した後、有機保護膜をパターニングする有機膜形成工程と、
裏面処理工程の後、有機保護膜をマスクとして無機保護膜の一部を除去する無機膜除去工程と、を備えることを特徴としている。
【０００９】
この方法に従えば、裏面処理工程前において、無機膜形成工程により、半導体基板の一面側の全面に亘って無機保護膜が形成される。そして、有機膜形成工程により、無機保護膜上の一部に有機保護膜が形成される。このため、裏面処理工程時において、一面側が接触するように、半導体基板をステージ等に載せても、半導体基板の一面側に形成された半導体素子を一面側の全面に亘って傷つけることなく、裏面の加工を行うことができる。また、この方法は、保護テープを用いない方法であり、裏面処理工程時の半導体基板の温度が、保護テープの耐熱温度の制限を受けないようにできる。また、本発明に係る製造方法で製造された半導体装置は、半導体素子の一面側を保護する膜として、無機保護膜と有機保護膜とを有している。これにより、裏面処理工程や半導体素子の使用環境の負荷による保護膜の経時劣化を抑制することができる。一般に、無機材料は有機材料よりも硬度や融点が高い。すなわち、有機保護膜が裏面処理工程時に受けた傷の進行を、無機保護膜により抑制することができる。したがって、傷が、半導体素子のうち、無機保護膜に覆われた部分に到達することを抑制することができる。
【００１０】
上記した発明は、とくに、絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴと示す）の製造方法に適用することができる。すなわち、請求項２に記載のように、
半導体素子として、絶縁ゲートバイポーラトランジスタを形成し、
表面処理工程として、
第１導電型の半導体基板の一面側表層に、第２導電型のベース層を形成し、
該ベース層の表層に第１導電型のエミッタ層を複数形成するとともに、
半導体基板の一面側に、ゲート絶縁膜を介してゲート電極を複数形成する拡散層およびゲート形成工程と、
半導体基板の一面上に、ゲート電極を覆うように絶縁膜を形成するとともに、各ゲート電極に対応して絶縁膜に複数のコンタクトホールを形成する絶縁膜形成工程と、
各コンタクトホールを介して複数のゲート電極と電気的に接続されるようにゲートラインを形成するゲートライン形成工程と、
ベース層およびエミッタ層と電気的に接続され、且つ、絶縁膜におけるゲートライン形成部分を除く部分を被覆するように、エミッタ電極を形成するエミッタ電極形成工程と、を有し、
裏面処理工程として、
裏面から半導体基板を研削して薄肉化するバックグラインド工程と、
研削後の半導体基板における裏面側表層に第２導電型のコレクタ層を形成するとともに、半導体基板の裏面に、コレクタ層と電気的に接続されるコレクタ電極を形成するコレクタ電極形成工程と、を有し、
有機膜形成工程では、エミッタ電極のうち、外部に露出されるパッド領域を除く縁領域およびゲートライン全体とオーバーラップするように、有機保護膜をパターニングし、
無機膜除去工程では、有機保護膜をマスクとして無機保護膜の一部を除去し、エミッタ電極のパッド領域を外部に露出させるような製造方法とすることができる。
【００１１】
これによれば、裏面処理工程において、無機保護膜および有機保護膜により、ゲート電極上の絶縁膜、ゲートライン、およびエミッタ電極が直接ステージ等に接触することがないようにできる。換言すれば、絶縁膜、ゲートライン、およびエミッタ電極を傷つけることなく、裏面処理工程を行うことができる。このため、絶縁膜に傷が付くことによる耐圧低下や、ゲートラインおよびエミッタ電極が断線することを抑制することができるとともに、抵抗率の変化を抑制することができる。また、無機膜除去工程により無機保護膜が除去され、一面側に露出したエミッタ電極のパッド領域は、外部回路と接続するためのはんだ等との接着面となる。本発明によれば、上記のエミッタ電極のパッド領域に裏面処理工程起因の傷を生じないようにできるため、エミッタ電極とはんだ等との接続強度を高くすることができ、接続信頼性を向上させることができる。また、本発明に係る製造方法により製造されるＩＧＢＴは、ゲートラインを覆うようにして無機保護膜を有し、無機保護膜上に有機保護膜を有することとなる。このため、有機保護膜が裏面処理工程時に受けた傷の進行を、無機保護膜により抑制することができる。したがって、傷がゲートラインに到達することを抑制することができる。縦型ＩＧＢＴでは、エミッタ電極と外部回路との接続において、例えば、エミッタ電極の上にはんだを導入して外部回路の端子等を固定する。そして、端子等を固定する際に、はんだがゲートラインを覆う保護膜上に位置することがある。上記したように、有機保護膜が裏面処理工程時に受けた傷の進行を、無機保護膜により抑制することによって、保護膜上のはんだが保護膜内に浸入することを抑制でき、ゲートラインとエミッタ電極とのはんだを介したショートを抑制することができる。
【００１２】
請求項３に記載のように、半導体ウェハはシリコンからなり、無機保護膜はシリコンナイトライド膜またはシリコン酸化膜であり、有機保護膜はポリイミド系樹脂からなることが好ましい。
【００１３】
このような方法とすることにより、現行の半導体装置の製造プロセスで本発明を実現することができる。換言すれば、現行の製造ラインを流用して、本発明に係る半導体装置の製造方法を実現することができる。
【００１４】
また、請求項４に記載の発明は、
請求項２または請求項３に記載の製造方法により製造される半導体装置であって、
半導体素子として、ゲート電極およびゲート絶縁膜が、半導体基板の一面側の表面からベース層を貫いて形成されたトレンチ型絶縁ゲートバイポーラトランジスタを有することを特徴としている。
【００１５】
本発明に係る半導体装置の作用効果は、請求項２または請求項３に記載の作用効果と同じであるため、その記載を省略する。
【図面の簡単な説明】
【００１６】
【図１】第１実施形態に係る半導体装置の概略構成を示す上面図である。
【図２】図１に一点鎖線で示す領域ＩＩの断面斜視図である。
【図３】拡散層およびゲート形成工程を示す断面図であり、（ａ）は図２におけるｙｚ断面、（ｂ）は図２におけるｘｚ断面を示す。
【図４】ゲートライン形成工程およびエミッタ電極形成工程を示す断面図であり、（ａ）は図２におけるｙｚ断面、（ｂ）は図２におけるｘｚ断面を示す。
【図５】無機膜形成工程を示す断面図であり、（ａ）は図２におけるｙｚ断面、（ｂ）は図２におけるｘｚ断面を示す。
【図６】有機膜形成工程を示す断面図であり、（ａ）は図２におけるｙｚ断面、（ｂ）は図２におけるｘｚ断面を示す。
【図７】裏面処理工程を示す断面図であり、（ａ）は図２におけるｙｚ断面、（ｂ）は図２におけるｘｚ断面を示す。
【図８】無機膜除去工程を示す断面図であり、（ａ）は図２におけるｙｚ断面、（ｂ）は図２におけるｘｚ断面を示す。
【図９】第２実施形態に係る半導体装置の概略構成を示す斜視図である。
【図１０】拡散層およびゲート形成工程を示す断面図であり、（ａ）は図９におけるｙｚ断面、（ｂ）は図９におけるｘｚ断面を示す。
【図１１】ゲートライン形成工程およびエミッタ電極形成工程を示す断面図であり、（ａ）は図９におけるｙｚ断面、（ｂ）は図２におけるｘｚ断面を示す。
【図１２】無機膜形成工程を示す断面図であり、（ａ）は図９におけるｙｚ断面、（ｂ）は図９におけるｘｚ断面を示す。
【図１３】有機膜形成工程を示す断面図であり、（ａ）は図９におけるｙｚ断面、（ｂ）は図９におけるｘｚ断面を示す。
【図１４】裏面処理工程を示す断面図であり、（ａ）は図９におけるｙｚ断面、（ｂ）は図９におけるｘｚ断面を示す。
【図１５】無機膜除去工程を示す断面図であり、（ａ）は図９におけるｙｚ断面、（ｂ）は図９におけるｘｚ断面を示す。
【図１６】第３実施形態に係る半導体装置の概略構成を示す上面図である。
【図１７】図１６に一点鎖線で示す領域ＸＶＩＩの断面斜視図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態を図面に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分に、同一符号を付与する。また、各図相互において、互いに直交するｘ方向とｙ方向により規定されるｘｙ平面と、ｘｙ平面に直交するｚ方向を定義する。
【００１８】
（第１実施形態）
最初に、図１および図２を参照して、本実施形態に係る半導体装置の概略構成について説明する。
【００１９】
本実施形態に係る半導体装置１０は、半導体基板１１に構成された半導体素子として、トレンチゲート構造の縦型絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を有している。このＩＧＢＴは、ｘｙ平面に沿う平面形状が略矩形状をなす半導体基板１１（チップ）において、中央の素子形成領域１１ｃに形成されている。素子形成領域１１ｃを取り囲む外周領域１１ｅには、図示しないガードリングなどの耐圧構造が構成されている。
【００２０】
本実施形態では、半導体基板１１として、不純物濃度が１×１０１４ｃｍ−３程度とされたｎ導電型（ｎ−）の単結晶バルクシリコン基板を用いている。素子形成領域１１ｃにおいて、半導体基板１１の一面１１ａ側表層には、不純物濃度が２×１０１７ｃｍ−３程度とされたｐ導電型（ｐ）のベース層１２が形成されている。このベース層１２には、該ベース層１２を貫通し、ｙ方向に延びるトレンチ２０が選択的に形成されている。そして、トレンチ２０の壁面に形成されたゲート絶縁膜２１を介してトレンチ２０内に導電材料（例えば、不純物濃度が１×１０２０ｃｍ−３程度のポリシリコン）が充填され、トレンチ構造のゲート電極２２が複数形成されている。各ゲート電極２２は、ｙ方向に延び、且つ、ｘ方向に沿って所定ピッチで繰り返し形成されている。このように、ストライプ状に設けられたゲート電極２２により、ベース層１２は、ｘ方向に沿って並設され、互いに電気的に分離された複数の領域に区画されている。
【００２１】
ベース層１２の一面１１ａ側表層には、半導体基板１１よりも不純物濃度の高い領域として、ゲート絶縁膜２１の側面部位に隣接するｎ導電型（ｎ＋）のエミッタ層１３が選択的に形成されている。なお、エミッタ層１３は、不純物濃度が１×１０２０ｃｍ−３程度である。
【００２２】
素子形成領域１１ｃにおいて、半導体基板１１の一面１１ａ上には、後述するゲートライン２３とベース層１２およびエミッタ層１３とを電気的に分離するための絶縁膜２４が選択的に形成されている。この絶縁膜２４は、ゲート絶縁膜２１およびゲート電極２２を覆うように、トレンチ２０に沿って（すなわちｙ方向に沿って）形成されたストライプ状の部分（ストライプ部２４ａ）と、ｘ方向に沿って形成され、ストライプ部２４ａを連結する連結部とを有する。
【００２３】
ゲートライン２３は、素子形成領域１１ｃにおいて、絶縁膜２４のうち、連結部上に形成されている。そして、外周領域１１ｅに形成されたゲートライン２３を介して、ｙ方向における一方の外周領域１１ｅに形成されたゲートパッド２５と電気的に接続されている。これらゲートライン２３およびゲートパッド２５は一体的に形成されている。また、ゲートライン２３は、素子形成領域１１ｃにおいて、絶縁膜２４のストライプ部２４ａと連結部の交差するポイントで、コンタクトホール２６を介してゲート電極２２と電気的に接続されている。
【００２４】
エミッタ電極３０は、素子形成領域１１ｃの殆どの領域に形成されている。具体的には、半導体基板１１の一面１１ａに露出されたベース層１２およびエミッタ層１３の部分に接して設けられるとともに、ゲートライン２３と接触しないように、絶縁膜２４上の一部にも一体的に設けられている。
【００２５】
そして、エミッタ電極３０のうち、外部に露出されるパッド領域３０ａを除く縁領域３０ｂと、ゲートライン２３とを覆うように、保護膜４０が形成されている。換言すれば、半導体基板１１の一面１１ａ側において、エミッタ電極３０のパッド領域３０ａとゲートパッド２５のみが、保護膜４０から露出されている。この保護膜４０は、無機保護膜４１と有機保護膜４２とからなり、半導体基板１１の一面１１ａ上に無機保護膜４１が形成され、無機保護膜４１上に有機保護膜４２が形成されている。本実施形態において、無機保護膜４１は、例えば、シリコンナイトライド（ＳｉＮ）膜であり、有機保護膜４２は、例えば、ポリイミド系樹脂とすることができる。
【００２６】
一方、半導体基板１１における一面１１ａと反対の裏面１１ｂ側の表層には、ｐ導電型（ｐ＋）のコレクタ層１４が形成されている。そして、裏面１１ｂ全面にコレクタ電極３１が形成され、このコレクタ電極３１はコレクタ層１４と電気的に接続されている。なお、コレクタ層１４は、不純物濃度が７×１０１７ｃｍ−３程度である。
【００２７】
次に、図２〜図８を参照して本実施形態に係る半導体装置１０の製造方法について説明する。なお、図３〜図８において、（ａ）は図２におけるｙｚ断面を、（ｂ）はｘｚ断面を示している。
【００２８】
先ず、拡散層およびゲート形成工程を実施する。図３（ａ），（ｂ）に示すように、半導体基板１１の一面１１ａ側の表層にホウ素等の不純物をドープして、ｐ型のベース層１２を形成する。そして、半導体基板１１の一面１１ａ側の表面からベース層１２を貫通し、ｙ方向に延びる様態でトレンチ２０を形成する。そして、トレンチ２０の内壁に、例えば酸化シリコン（ＳｉＯ２）からなるゲート絶縁膜２１を形成した後、トレンチ２０内部に例えばドープトポリシリコンを充填してゲート電極２２を形成する。そして、ｘ方向においてトレンチ２０の側面部位に隣接し、ベース層１２の表層にｙ方向に延びるように、リン等の不純物をドープしてｎ＋型のエミッタ層１３を複数形成する。なお、トレンチ２０とエミッタ層１３の形成順は上記に限られるものではない。すなわち、エミッタ層１３を一面１１ａに露出しつつベース層１２に囲まれるように形成した後に、エミッタ層１３およびベース層１２を貫通するようにトレンチ２０を形成し、その後、ゲート絶縁膜２１、ゲート電極２２を形成するようにしてもよい。
【００２９】
次いで、絶縁膜形成工程を実施する。図３（ａ），（ｂ）に示すように、ゲート電極２２および後述するゲートライン２３の形成位置に対応する一面１１ａを覆うように絶縁膜２４を形成する。これにより、絶縁膜２４のストライプ部２４ａと連結部が形成される。そして、絶縁膜２４のうち、ストライプ部２４ａと連結部が交差するポイントにコンタクトホール２６を形成する。
【００３０】
次いで、ゲートライン形成工程およびエミッタ電極形成工程を実施する。図４（ａ），（ｂ）に示すように、ゲートライン２３を、絶縁膜２４における連結部および外周領域１１ｅの上に形成する。このときゲートライン２３は、コンタクトホール２６を介してゲート電極２２と接続される。このゲートライン形成工程において、ゲートパッド２５もゲートライン２３と一体的に形成する。また、エミッタ電極３０を、一面１１ａに露出したベース層１２およびエミッタ層１３と接しつつ、ゲートライン２３と接触しないように、絶縁膜２４の一部（連結部）を覆って形成する。なお、本実施形態におけるエミッタ電極３０およびゲートライン２３は、それらの構成材料としてアルミニウムを用いることができ、スパッタリング法により形成することができる。
【００３１】
以上の工程が、本実施形態における表面処理工程に相当する。
【００３２】
次いで、無機膜形成工程を実施する。図５（ａ），（ｂ）に示すように、エミッタ電極３０、ゲートライン２３および絶縁膜２４の全面を覆うように、すなわち、半導体基板１１の一面１１ａ全面を覆うように、無機保護膜４１を形成する。本実施形態では、例えば、シリコンナイトライド（ＳｉＮ）を、プラズマＣＶＤ法を用いて堆積させることにより形成する。
【００３３】
次いで、有機膜形成工程を実施する。図６（ａ），（ｂ）に示すように、無機膜形成工程により形成した無機保護膜４１上の全面に亘って、有機保護膜４２を、スピンコータを用いて塗布する。そして、有機保護膜４２がゲートライン２３の全面およびエミッタ電極３０の縁領域３０ｂとオーバーラップするようにパターニングする。本実施形態では、有機保護膜４２の構成材料として、例えば、ポリイミド系樹脂を用いることができる。
【００３４】
次いで、裏面処理工程を実施する。図７（ａ），（ｂ）に示すように、裏面処理工程においては、半導体基板１１の一面１１ａ側をステージ１００に載せて一面１１ａと反対の裏面１１ｂ側の加工を行う。すなわち、有機保護膜４２をステージ１００に接触させつつ、裏面１１ｂの加工を行う。本実施形態では、裏面処理工程として、半導体基板１１を裏面１１ｂ側から研削して薄肉化するバックグラインド工程と、裏面１１ｂの表層にコレクタ層１４を形成した後に、裏面１１ｂに接触するコレクタ電極３１を形成するコレクタ形成工程と、を有する例を示す。バックグラインド工程では、有機保護膜４２をステージ１００に接触させつつ、図示しない砥石を用いて裏面１１ｂ側から圧力を加えながら研削を行い、半導体基板１１を薄肉化する。また、コレクタ形成工程では、裏面１１ｂにホウ素等の不純物のドープを行い、裏面１１ｂの全面にコレクタ層１４を形成する。そして、スパッタリング法によりアルミニウムからなるコレクタ電極３１を裏面１１ｂの表面に形成する。なお、半導体基板１１に構成された半導体素子として、ＩＧＢＴとともに別の素子を形成することがある。例えば、フリーホイールダイオードがＩＧＢＴとともに一体的に形成されたＲＣ−ＩＧＢＴを製造することがある。この場合、コレクタ形成工程において、裏面１１ｂにホウ素等の不純物のドープを行い、裏面１１ｂの全面にコレクタ層１４を形成する。そして、図示しないレジストマスクを形成し、リン等の不純物のドープを行い図示しないカソード層を選択的に形成する。その後、アッシングによりレジストマスクを除去し、スパッタリング法によりアルミニウムからなるコレクタ電極３１を形成する。
【００３５】
次いで、無機膜除去工程を実施する。図８（ａ），（ｂ）に示すように、半導体基板１１の一面１１ａ側に形成した無機保護膜４１を、有機保護膜４２をマスクとして異方性ドライエッチングし、エミッタ電極３０のパッド領域３０ａを露出させる。
【００３６】
以上の工程により、本実施形態に係る半導体装置１０を製造することができる。
【００３７】
次に、本実施形態に係る半導体装置１０およびその製造方法の作用効果について説明する。
【００３８】
本実施形態に係る半導体装置１０の製造方法では、裏面処理工程において、無機保護膜４１および有機保護膜４２の形成された一面１１ａ側がステージ１００に接触するように、半導体基板１１を配置する。
【００３９】
裏面処理工程のうち、バックグラインド工程においては、裏面１１ｂを砥石により研削する際、有機保護膜４２の存在により、有機保護膜４２が形成されていない部分が傷付くことを抑制することができる。換言すれば、無機保護膜４１のみが形成された部分が傷付くことを抑制することができる。しかしながら、研削時の圧力によっては、半導体基板１１がステージ１００側に湾曲するように変形し、無機保護膜４１がステージ１００に接触することがある。この場合でも、半導体基板１１が無機保護膜４１を有することにより、半導体素子のうち、半導体基板１１の一面１１ａ側に形成された部分、すなわち、エミッタ電極３０、ゲートライン２３および絶縁膜２４がステージ１００との接触により傷付くことを防止することができる。
【００４０】
また、裏面処理工程のうち、コレクタ形成工程においては、コレクタ層１４（あるいはカソード層）を形成するために、レジストマスクを形成し、不純物のドープを行う。その後、レジストマスクを除去するため、アッシングを行う。本実施形態におけるアッシングは、プラズマアッシングであり、酸素ガスを非電離放射線により酸素プラズマとし、レジストマスクが、プラズマ中に生成される酸素ラジカルと結合して二酸化炭素と水に変化する。このため、レジストマスクは蒸発、剥離される。このアッシングを行う際には、半導体基板１１の温度が上昇する。特許文献１に示されるように、一面１１ａを保護するための部材として、保護テープを用いる例においては、半導体基板１１の温度が、保護テープの耐熱温度以上になることが考えられるため、アッシングを行うことができない。あるいは冷却のための設備が必要となる。これに対し、本実施形態に示すように、一面１１ａを保護するための部材として、無機保護膜４１および有機保護膜４２を用いる例では、保護テープを用いる必要がない。したがって、保護テープの耐熱温度の制限を受けることなく、アッシングを行うことができる。
【００４１】
また、裏面処理工程のうち、コレクタ形成工程においては、コレクタ電極３１を形成するために、スパッタリング法により、アルミニウムを半導体基板１１の裏面１１ｂに堆積させる。このスパッタリング法によっても、半導体基板１１の温度が上昇する。このため、アッシングと同様に、保護テープを用いることが困難となる虞がある。これに対し、本実施形態に示すように、一面１１ａを保護するための部材として、無機保護膜４１および有機保護膜４２を用いる例では、保護テープを用いる必要がない。したがって、保護テープの耐熱温度の制限を受けることなく、スパッタリング法によりコレクタ電極３１を形成することができる。
【００４２】
また、本実施形態に示す製造方法により製造された半導体装置１０は、半導体装置１０の一面１１ａ側の保護膜４０として、無機保護膜４１と有機保護膜４２とを有することとなる。このため、有機保護膜４２が裏面処理工程時にステージ１００から受けた傷の進行を、無機保護膜４１により抑制することができる。したがって、傷がゲートライン２３に到達することを抑制することができる。また、縦型ＩＧＢＴでは、エミッタ電極３０と図示しない外部回路との接続において、例えば、エミッタ電極３０におけるパッド領域３０ａ上にはんだを導入して外部回路の端子等を固定する。そして、ボンディングの際に、はんだがゲートライン２３を覆う保護膜４０上に位置することがある。上記したように、有機保護膜４２が裏面処理工程時に受けた傷の進行を、無機保護膜４１により抑制することによって、保護膜４０上のはんだが保護膜４０内に浸入することを抑制でき、ゲートライン２３とエミッタ電極３０とのはんだを介したショートを抑制することができる。
【００４３】
（第２実施形態）
第１実施形態では、半導体素子として縦型ＩＧＢＴを製造する例を示した。しかしながら、半導体素子は、縦型ＩＧＢＴに限定されるものではない。本実施形態では、例えば、縦型ＭＯＳＦＥＴ、具体的には二重拡散ＭＯＳ（以下、ＤＭＯＳと示す）を例に示す。本実施形態における半導体装置１０は、一般的なプレーナ型のＤＭＯＳの構成を有しており、詳細な説明を省略する。以下に、本実施形態における半導体装置１０の構成と製造方法を簡単に説明する。
【００４４】
最初に、図９を参照して、本実施形態に係る半導体装置１０の構成を説明する。
【００４５】
本実施形態において、半導体装置１０は、シリコンにリン等を不純物としてドープしたｎ−型の半導体基板１１の一面１１ａ側の表層に、ホウ素等を不純物としてドープすることにより形成されるｐ型のベース層１２を有している。本実施形態では、ベース層１２はｙ方向に延びて形成され、ｘ方向に沿って所定ピッチで繰り返し形成されている。また、ベース層１２に囲まれつつ一面１１ａ側の表層に露出して形成されたｎ＋型のソース領域１５を有している。ソース領域１５は、ベース層１２に沿って（ｙ方向に延びて）形成されている。
【００４６】
そして、半導体基板１１の一面１１ａ側の表面において、隣り合うベース層１２の間の領域を覆いつつ、ベース層１２およびソース領域１５の少なくとも一部が一面１１ａに露出するようにゲート絶縁膜２１がｙ方向に延びて形成される。また、ゲート絶縁膜２１上にゲート電極２２がｙ方向に延びて形成され、ゲート電極２２を覆うように、後述するゲートライン２３とベース層１２およびソース領域１５とを電気的に分離するための絶縁膜２４が形成されている。この絶縁膜２４は、第１実施形態と同様に、ゲート電極２２に沿って形成されたストライプ状の部分（ストライプ部２４ａ）と、ｘ方向に沿って形成され、ストライプ部２４ａを連結する連結部とを有する。
【００４７】
そして、絶縁膜２４のうち、ストライプ部２４ａと連結部とが交差するポイントに形成されたコンタクトホール２６を介してゲート電極２２と電気的に接続されたゲートライン２３が絶縁膜２４の連結部上に（すなわち、ｘ方向に沿って）形成されている。ゲートライン２３は、第１実施形態と同様に、半導体基板１１の外周領域１１ｅに形成されたゲートライン２３を介してゲートパッド２５と電気的に接続されている。
【００４８】
また、ソース電極３２が、第１実施形態におけるエミッタ電極３０に相当する位置に形成されている。具体的には、半導体基板１１の一面１１ａに露出されたベース層１２およびソース領域１５の部分に接して設けられるとともに、ゲートライン２３に接触しないように、絶縁膜２４上の一部にも一体的に設けられている。
【００４９】
そして、ソース電極３２のうち、外部に露出されるパッド領域３２ａを除く縁領域３２ｂと、ゲートライン２３とを覆うように、保護膜４０が形成されている。換言すれば、半導体基板１１の一面１１ａ側において、ソース電極３２のパッド領域３２ａとゲートパッド２５のみが保護膜４０から露出されている。この保護膜４０は、無機保護膜４１と有機保護膜４２とからなり、半導体基板１１の一面１１ａ上に無機保護膜４１が形成され、無機保護膜４１上に有機保護膜４２が形成されている。本実施形態において、無機保護膜４１は、例えば、シリコンナイトライド（ＳｉＮ）膜であり、有機保護膜４２は、例えば、ポリイミド系樹脂とすることができる。
【００５０】
一方、半導体基板１１の裏面１１ｂ側の表層には、半導体基板１１よりも不純物濃度の高いｎ＋型のドレイン層１６が形成され、ドレイン層１６に接触するようにドレイン電極３３が形成されている。本実施形態におけるゲート絶縁膜２１および絶縁膜２４の構成材料としては、例えば、酸化シリコン（ＳｉＯ２）を用いることができる。また、ゲート電極２２としては、例えば、ポリシリコンを用いることができる。また、ゲートライン２３、ソース電極３２およびドレイン電極３３としては、例えば、アルミニウムを用いることができる。
【００５１】
次に、図９〜図１５を参照して本実施形態に係る半導体装置１０の製造方法について説明する。なお、図１０〜図１５において、（ａ）は図９におけるｙｚ断面を、（ｂ）はｘｚ断面を示している。
【００５２】
先ず、拡散層およびゲート形成工程を実施する。図１０（ａ），（ｂ）に示すように、半導体基板１１の一面１１ａ側の表層にホウ素等の不純物をドープしてｐ型のベース層１２をｙ方向に延びる様態で複数形成する。そして、ベース層１２の内部であって、一面１１ａの表面に露出するように、ｎ＋型のソース領域１５をｙ方向に沿って形成する。そして、一面１１ａの表面のうち、隣り合うベース層１２の間の領域を覆いつつ、ベース層１２およびソース領域１５の少なくとも一部が一面１１ａに露出するように、ゲート絶縁膜２１を形成する。そして、ゲート絶縁膜２１上にゲート電極２２を形成する。
【００５３】
次いで、絶縁膜形成工程を実施する。図１０（ａ），（ｂ）に示すように、ゲート電極２２および後述するゲートライン２３の形成位置に対応する一面１１ａを覆うように絶縁膜２４を形成する。これにより、絶縁膜２４のストライプ部２４ａと連結部が形成される。そして、絶縁膜２４のうち、ストライプ部２４ａと連結部とが交差するポイントにコンタクトホール２６を形成する。
【００５４】
次いで、ゲートライン形成工程およびソース電極形成工程を実施する。図１１（ａ），（ｂ）に示すように、本工程は、それぞれ、第１実施形態におけるゲートライン形成工程およびエミッタ電極形成工程と同じ工程である。すなわち、第１実施形態におけるエミッタ層１３をソース領域１５に置き換え、エミッタ電極３０をソース電極３２に置き換えることにより、本実施形態におけるゲートライン形成工程およびソース電極形成工程とすることができる。
【００５５】
以上の工程が、本実施形態における表面処理工程に相当する。
【００５６】
次いで、無機膜形成工程を実施する。図１２（ａ），（ｂ）に示すように、本工程は、第１実施形態における無機膜形成工程と同じ工程である。すなわち、表面処理工程により半導体基板１１の一面１１ａ側の全面を覆うように、無機保護膜４１を形成する。本実施形態では、例えば、シリコンナイトライド（ＳｉＮ）を、プラズマＣＶＤ法を用いて堆積させることにより形成する。
【００５７】
次いで、有機膜形成工程を実施する。図１３（ａ），（ｂ）に示すように、本工程は、第１実施形態における有機膜形成工程と同じ工程である。すなわち、有機保護膜４２がゲートライン２３の全面および、ソース電極３２の縁領域３２ｂとオーバーラップするようにパターニングして形成する。本実施形態では、有機保護膜４２の構成材料として、例えば、ポリイミド系樹脂を用いることができる。
【００５８】
次いで、裏面処理工程を実施する。図１４（ａ），（ｂ）に示すように、本工程は、第１実施形態における裏面処理工程と同じ工程である。すなわち、第１実施形態におけるｐ＋型のコレクタ層１４をｎ＋型のドレイン層１６に置き換え、コレクタ電極３１をドレイン電極３３に置き換えることにより、本実施形態における裏面処理工程とすることができる。
【００５９】
次いで、無機膜除去工程を実施する。図１５（ａ），（ｂ）に示すように、本工程は、第１実施形態における無機膜除去工程と同じ工程である。すなわち、半導体基板１１の一面１１ａ側に形成された無機保護膜４１を、有機保護膜４２をマスクとしてドライエッチングし、ソース電極３２のパッド領域３２ａを露出させる。
【００６０】
以上の工程により、本実施形態に係る半導体装置１０を製造することができる。
【００６１】
次に、本実施形態に係る半導体装置１０およびその製造方法の作用効果について説明する。
【００６２】
本実施形態に係る半導体装置１０の製造方法でも、第１実施形態と同様に、裏面処理工程において、無機保護膜４１および有機保護膜４２が形成された一面１１ａ側がステージ１００に接触するように、半導体基板１１を配置する。このため、本実施形態においても第１実施形態と同様の作用効果を奏することができる。すなわち、半導体基板１１の一面１１ａ側に形成された半導体素子の構成要素に傷を付けることなく、裏面処理工程を実施することができる。加えて、保護テープの耐熱温度の制限を受けることなく、裏面処理工程を実施することができる。
【００６３】
また、本実施形態に示す製造方法により製造された半導体装置１０は、第１実施形態と同様に、半導体装置１０の一面１１ａ側の保護膜４０として、無機保護膜４１と有機保護膜４２とを有することとなる。このため、本実施形態においても第１実施形態と同様の作用効果を奏することができる。すなわち、有機保護膜４２が裏面処理工程時にステージ１００から受けた傷の進行を、無機保護膜４１により抑制することができる。したがって、傷がゲートライン２３に到達することを抑制することができる。
【００６４】
（第３実施形態）
第１実施形態では、半導体素子としてのＩＧＢＴとその製造方法を例に示した。本実施形態では、半導体素子として、ＩＧＢＴと温度センサとを含む構成を例に示す。
【００６５】
本実施形態における半導体装置１０は、図１６および図１７に示すように、第１実施形態における半導体素子としてのＩＧＢＴに加えて、温度センサ２００が付加されている。この温度センサ２００は、感温ダイオードであり、半導体基板１１と絶縁膜２４を介して電気的に分離されて形成された、図示しないｐｎダイオードと、このｐｎダイオードのｎ型領域に電気的に接続されたｎ型側配線２１０と、ｐｎダイオードのｐ型領域に電気的に接続されたｐ型側配線２２０と、を有している。ｐｎダイオードは、素子形成領域１１ｃの略中央に配置され、ｎ型側配線２１０およびｐ型側配線２２０は、絶縁膜２４上において、ｐｎダイオードから半導体基板１１の外周領域１１ｅに延びて形成され、それぞれ、保護膜４０から露出されたｎ型側パッド２３０およびｐ型側パッド２４０に接続されている。なお、この温度センサ２００は、ｎ型側パッド２３０およびｐ型側パッド２４０の間で順方向に電流を流し、電流−電圧特性から得られるｐｎダイオードの抵抗値をもとに、半導体装置１０の温度を検出する。また、この温度センサ２００は、図１７に示すように、無機保護膜４１に覆われている。すなわち、ｎ型側配線２１０およびｐ型側配線２２０は全域に亘って無機保護膜４１に覆われ、無機保護膜４１上に形成された有機保護膜４２とオーバーラップしている。なお、ｎ型側配線２１０およびｐ型側配線２２０は、エミッタ電極３０やゲートライン２３と同一の材料、例えばアルミニウムをスパッタリング法により堆積させることにより形成することができる。
【００６６】
本実施形態に係る半導体装置１０は、以下のように製造することができる。すなわち、第１実施形態におけるエミッタ電極形成工程およびゲートライン形成工程において、ｎ型側配線２１０およびｐ型側配線２２０の形成をする工程を同時に実施することができる。そして、無機膜形成工程において、ｎ型側配線２１０およびｐ型側配線２２０を含めた半導体基板１１の一面１１ａ側の全面を無機保護膜４１で覆う。次いで、有機膜形成工程において、有機保護膜４２を、ゲートライン２３の全域とエミッタ電極３０の縁領域３０ｂとにオーバーラップするように形成するとともに、ｎ型側配線２１０およびｐ型側配線２２０にもオーバーラップするように形成する。そして、裏面処理工程を実施した後に、無機膜除去工程を実施することにより、本実施形態に係る半導体装置１０を製造することができる。
【００６７】
本実施形態に係る半導体装置１０およびその製造方法を採用することにより、第１実施形態において記載した作用効果の他に、温度センサ２００のｎ型側配線２１０およびｐ型側配線２２０に、裏面処理工程による傷が付かないようにすることができる。したがって、ｎ型側配線２１０およびｐ型側配線２２０の配線抵抗の変化を抑制することができ、精度よく温度を検出することができる。また、本実施形態における半導体装置１０では、ｎ型側配線２１０およびｐ型側配線２２０の全域を覆うように無機保護膜４１と有機保護膜４２が形成されることとなる。このため、有機保護膜４２が裏面処理工程時にステージ１００から受けた傷の進行を、無機保護膜４１により抑制することができる。したがって、傷がｎ型側配線２１０およびｐ型側配線２２０に到達することを抑制することができる。なお、第１実施形態と同様に、エミッタ電極３０のパッド領域３０ａと外部回路と接続の際に、はんだが保護膜４０上に位置することがある。上記したように、有機保護膜４２が裏面処理工程時に受けた傷の進行を、無機保護膜４１により抑制することによって、保護膜４０上のはんだが保護膜４０内に浸入することを抑制でき、ｎ型側配線２１０およびｐ型側配線２２０とエミッタ電極３０とのはんだを介したショートを抑制することができる。
【００６８】
（その他の実施形態）
以上、本発明の好ましい実施形態について説明したが、本発明は上述した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
【００６９】
上記した各実施形態では、無機保護膜４１の構成材料としてシリコンナイトライド（ＳｉＮ）を用いる例を示したが、上記例に限定されるものではない。例えば、酸化シリコン（ＳｉＯ２）を用いることもできる。
【００７０】
また、上記した各実施形態では、有機保護膜４２の構成材料としてポリイミド系樹脂を用いる例を示したが、上記例に限定されるものではない。例えば、ポリベンゾオキサゾールやシリコン樹脂を用いることもできる。
【００７１】
また、第１実施形態では、半導体素子がトレンチ構造を有する縦型のＩＧＢＴである例を示した。しかしながら、本発明は、トレンチ構造のＩＧＢＴに限定されるものではなく、プレーナ型のＩＧＢＴに適用してもよいし、ＩＧＢＴとフリーホイールダイオードが一体的に形成されたＲＣ−ＩＧＢＴに適用してもよい。また、第２実施形態では、半導体素子がプレーナ型のＤＭＯＳである例を示した。しかしながら、本発明は、プレーナ型に限定されるものではなく、トレンチ構造のＤＭＯＳに適用してもよい。
【００７２】
さらに言えば、上記した実施形態では、特に半導体素子がＩＧＢＴあるいはＤＭＯＳである例に示したが、これらの例に限定されるものではない。半導体基板１１の一面１１ａとその裏面１１ｂの加工を行うことが必要な半導体素子を含む半導体装置であれば、本発明を適用することができる。
【００７３】
また、上記した実施形態では、第１導電型をｎ型とし、第２導電型をｐ型とした例を示したが、第１導電型をｐ型とし、第２導電型をｎ型としてもよい。
【符号の説明】
【００７４】
１１・・・半導体基板，１２・・・ベース層，１３・・・エミッタ層，１４・・・コレクタ層
２０・・・トレンチ，２１・・・ゲート絶縁膜，２２・・・ゲート電極
２３・・・ゲートライン，２４・・・絶縁膜
３０・・・エミッタ電極，３１・・・コレクタ電極
４１・・・無機保護膜，４２・・・有機保護膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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