(57)【要約】【課題】半導体装置の消費電力を削減する。【解決手段】第１電源配線Ｖ１及び第２電源配線Ｖ２は、複数のセルＳＥＬの上を通っている。第１電源配線Ｖ１は、グランド電圧とは異なる第１電圧を供給している。第２電源配線Ｖ２は、グランド電圧及び第１電圧とは異なる第２電圧を供給している。第１セルＳＥＬ１は、第１コンタクトＣＯＮ１（第１接続部材）を介して第１電源配線Ｖ１に接続している。第２セルＳＥＬ２は、第２コンタクトＣＯＮ２（第２接続部材）を介して第２電源配線Ｖ２に接続している。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１セルと、
第１の方向において前記第１セルの隣に位置する第２セルと、
前記第１セル及び前記第２セルの上を通り、グランド電圧とは異なる第１電圧を供給する第１電源配線と、
前記第１セル及び前記第２セルの上を通り、前記グランド電圧及び前記第１電圧とは異なる第２電圧を供給する第２電源配線と、
前記第１電源配線と前記第１セルとを接続する第１接続部材と、
前記第２電源配線と前記第２セルとを接続する第２接続部材と、
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
並んで配置されている複数のセルブロックを有しており、
前記第１セル及び前記第２セルは、同一の前記セルブロックに含まれている半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第１電源配線及び前記第２電源配線は互いに平行である半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記グランド電圧を供給し、かつ互いに平行である第１グランド配線及び第２グランド配線を備え、
平面視において、前記第１セル、前記第２セル、前記第１電源配線、及び前記第２電源配線は、前記第１グランド配線及び前記第２グランド配線に挟まれている半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記第１の方向に直交する第２の方向において前記第１セルと並んで配置されており、平面視で前記第１グランド配線及び前記第２グランド配線の間に位置する第３セルを備え、
前記第１電源配線は、前記第２の方向において前記第１セルと前記第３セルの境界に沿って延伸しており、
前記第１セル及び前記第２セルの上を通る第１の前記第２電源配線と、
前記第３セルの上を通る第２の前記第２電源配線と、
を備える半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第１電源配線は、前記第２電源配線よりも太い半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記第１電圧は前記第２電圧よりも低い半導体装置。
【請求項８】
請求項３に記載の半導体装置において、
前記第１電圧は前記第２電圧よりも低く、
前記第１セル及び前記第２セルは、いずれもｎ型ウェルを有しており、
平面視において前記１グランド配線及び前記第２グランド配線の間に位置し、前記第１セルの前記ｎ型ウェル及び前記第２セルの前記ｎ型ウェルにつながっている電源供給用ｎ型ウェルと、
前記電源供給用ｎ型ウェルに前記第２電圧を供給する第３接続部材と、
を備える半導体装置。
【請求項９】
請求項１に記載の半導体装置において、
前記第１接続部材は、前記第１セルのｐ型トランジスタのソースに接続しており、
前記第２接続部材は、前記第２セルのｐ型トランジスタのソースに接続している半導体装置。
【請求項１０】
並んで配置されている複数のセルブロックそれぞれに複数のセルを配置して回路を構成する設計工程と、
第１電圧を電源電位として使用した場合の前記回路の動作をシミュレーションし、前記複数のセルから、タイミング遅延が生じるセルである遅延セルを選択する選択工程と、
前記遅延セルが少なくとも一つの前記セルブロックに集約するように前記複数のセルのレイアウトを修正し、かつ前記遅延セルが集約された前記セルブロックに、前記第１電圧よりも高い第２電圧が供給されるようにする修正工程と、
を備える半導体装置の設計方法。
【請求項１１】
請求項１０に記載の半導体装置の設計方法において、
前記設計工程において、少なくとも一つの前記セルブロックには前記セルが配置されず、
前記修正工程において、前記セルが配置されていない前記セルブロックに、前記遅延セルを集約する半導体装置の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の設計方法に関し、特に、トランジスタを有する半導体装置及び半導体装置の設計方法に関する。
【背景技術】
【０００２】
半導体装置に求められる特性の一つに、消費電力を小さくすることがある。消費電力を小さくするためには、トランジスタのドレイン又はソースに供給する電圧を低くすれば良い。しかし、トランジスタに供給する電圧を低くしすぎると、トランジスタから出力される信号の電流が小さくなり、信号伝達においてタイミングエラーが生じる可能性が出てくる。
【０００３】
特許文献１には、以下の技術が開示されている。まず、半導体の電源電圧を低くした上で、タイミングエラーが生じるセルを特定する。そして、タイミングエラーが生じるセルを含むセルブロックについて、電源電圧を高くする。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２３７９７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載の技術では、タイミングエラーが生じるセルブロックの電源電圧を高くしている。電源電圧が高くなったセルブロックは、タイミングエラーが生じていないセルも含んでいる。このため、特許文献１に記載の技術では、半導体装置の消費電力を十分に削減できない可能性がある。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態によれば、第１セルと第２セルは並んでいる。第１電源配線及び第２電源配線は、第１セルと第２セルの上を通っている。第１電源配線は、グランド電圧とは異なる第１電圧を供給し、第２電源配線は、グランド電圧及び第１電圧とは異なる第２電圧を供給する。第１セルは、第１接続部材を介して第１電源配線に接続しており、第２セルは、第２接続部材を介して第２電源配線に接続している。
【０００７】
他の一実施形態によれば、第１電圧を電源電位として使用した場合の回路の動作をシミュレーションし、回路を構成する複数のセルから、タイミング遅延が生じるセルである遅延セルを選択する。そして、遅延セルが少なくとも一つのセルブロックに集約するように複数のセルのレイアウトを修正し、かつ遅延セルが集約された前記セルブロックに、前記第１電圧よりも高い第２電圧が供給されるように電源配線を修正する。
【発明の効果】
【０００８】
前記一実施の形態によれば、半導体装置の消費電力を削減することができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る半導体装置の構成を示す平面図である。
【図２】ロジック回路としての回路の構成を示す図である。
【図３】セルブロックの構成の一例を示す図である。
【図４】第１セルを構成するＰ型トランジスタ及びＮ型トランジスタの構成を示す図である。
【図５】第２セルを構成するＰ型トランジスタ及びＮ型トランジスタの構成を示す図である。
【図６】第２の実施形態に係る第１セルの構成を示す断面図である。
【図７】第２の実施形態に係る第２セルの構成を示す断面図である。
【図８】第３の実施形態に係る第１セルの構成を示す断面図である。
【図９】第３の実施形態に係る第２セルの構成を示す断面図である。
【図１０】第４の実施形態に係るセルブロックの構成を示す平面図である。
【図１１】第４の実施形態で使用される半導体設計装置の機能構成を示すブロック図である。
【図１２】半導体装置の設計工程を説明するための図である。
【図１３】半導体装置の設計工程を説明するための図である。
【図１４】（ａ）はセルのレイアウトを示す図であり、（ｂ）はセル配置部によるセルの配置方法を説明する図である。
【図１５】第５の実施形態に係る半導体装置が有するセルブロックのレイアウトを示す平面図である。
【図１６】第５の実施形態における第１セルの構成を示す断面図である。
【図１７】第５の実施形態における第２セルの構成を示す断面図である。
【図１８】セルのＰ型拡散領域の平面レイアウトを示す断面図である。
【図１９】タップセルの構成を示す断面図である。
【図２０】図１９の変形例を示す図である。
【図２１】第６の実施形態に係る半導体装置の構成を示す平面図である。
【図２２】第７の実施形態に係る半導体装置の構成を示す平面図である。
【図２３】第８の実施形態に係る半導体設計装置の機能構成を示すブロック図である。
【図２４】セルブロックＳＢの構成を示す平面図である。
【図２５】図２３に示した半導体設計装置の動作の第１例を説明するための図である。
【図２６】図２３に示した半導体設計装置の動作の第１例を説明するための図である。
【図２７】図２３に示した半導体設計装置の動作の第１例を説明するための図である。
【図２８】図２３に示した半導体設計装置の動作の第２例を説明するための図である。
【図２９】図２３に示した半導体設計装置の動作の第２例を説明するための図である。
【図３０】図２３に示した半導体設計装置の動作の第２例を説明するための図である。
【図３１】図２３に示した半導体設計装置の動作の第３例を説明するための図である。
【図３２】図２３に示した半導体設計装置の動作の第３例を説明するための図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１１】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＤの構成を示す平面図である。半導体装置ＳＤは、複数の回路ＣＩＲを有している。これら複数の回路ＣＩＲは、複数のトランジスタと、これら複数のトランジスタ上に形成された多層配線層を用いて形成されている。回路ＣＩＲの一つは、例えばロジック回路であり、他の回路ＣＩＲは、例えばメモリセルである。また回路ＣＩＲの一つは、アナログ回路であっても良い。
【００１２】
図２は、ロジック回路としての回路ＣＩＲの構成を示す図である。この回路ＣＩＲは、複数のセルブロックＳＢを有している。これら複数のセルブロックＳＢは、一方向（図２におけるＹ方向）に並んで配置されている。セルブロックＳＢは、それぞれ複数のセルにより構成されている。回路ＣＩＲは、これらセルを組み合わせることにより構成されている。
【００１３】
また、回路ＣＩＲには、第３グランド配線ＧＮＤ３、第３電源配線Ｖ３、及び第４電源配線Ｖ４が設けられている。第３グランド配線ＧＮＤ３、第３電源配線Ｖ３、及び第４電源配線Ｖ４は、セルブロックＳＢが並んでいる方向（図２におけるＹ方向）に沿って延伸しており、複数のセルブロックＳＢ上を通っている。第３グランド配線ＧＮＤ３は、各セルブロックＳＢが有するグランド配線ＧＮＤ（詳細は後述）にグランド電位を供給している。第３電源配線Ｖ３は、各セルブロックＳＢが有する第１電源配線Ｖ１（詳細は後述）に第１電圧を供給している。第４電源配線Ｖ４は、各セルブロックＳＢが有する第２電源配線Ｖ２（詳細は後述）に第２電圧を供給している。
【００１４】
なお、セルブロックＳＢとなる領域は、回路ＣＩＲを設計するときに予め定められている。回路ＣＩＲの設計は、これらセルブロックＳＢに、回路ＣＩＲを構成するために必要なセルを配置し、これらセルを多層配線層で結線することにより、行われる。
【００１５】
図３は、セルブロックＳＢの構成の一例を示す図である。本図に示す例において、セルブロックＳＢは、第１の方向（図３のＸ方向）に複数のセルＳＥＬを並べたものである。これらセルＳＥＬの中には、第１セルＳＥＬ１及び第２セルＳＥＬ２がある。第２セルＳＥＬ２は、第１セルＳＥＬ１の隣に位置している。
【００１６】
セルブロックＳＢは、第１電源配線Ｖ１、第２電源配線Ｖ２、及びグランド配線ＧＮＤを有している。第１電源配線Ｖ１、第２電源配線Ｖ２、及びグランド配線ＧＮＤは、複数のセルＳＥＬの上を通っている。グランド配線ＧＮＤは、グランド電圧を供給している。第１電源配線Ｖ１は、グランド電圧とは異なる第１電圧を供給している。第２電源配線Ｖ２は、グランド電圧及び第１電圧とは異なる第２電圧を供給している。後述する説明において、第２電圧は、例えば第１電圧よりも高いものとする。第２電圧は、例えば第１電圧の１．０５倍以上１．１５倍以下である。ただし、第２電圧は、第１電圧よりも低くても良い。
【００１７】
第１セルＳＥＬ１は、第１コンタクトＣＯＮ１（第１接続部材）を介して第１電源配線Ｖ１に接続している。第２セルＳＥＬ２は、第２コンタクトＣＯＮ２（第２接続部材）を介して第２電源配線Ｖ２に接続している。また第１セルＳＥＬ１及び第２セルＳＥＬ２は、コンタクトＧＣＯＮを介して、グランド配線ＧＮＤに接続している。
【００１８】
詳細には、第１電源配線Ｖ１、第２電源配線Ｖ２、及びグランド配線ＧＮＤは互いに平行であり、セルブロックＳＢにおいてセルＳＥＬが並んでいる方向（図中ｘ方向）に延伸している。そして、複数のセルＳＥＬは、いずれも第１コンタクトＣＯＮ１又は第２コンタクトＣＯＮ２を有している。そしていずれのセルＳＥＬにおいても、第１コンタクトＣＯＮ１と第２コンタクトＣＯＮ２の選択を変えることにより、供給される電源電圧（第１電圧又は第２電圧）を切り替えることができる。
【００１９】
第１コンタクトＣＯＮ１が選択されているセルＳＥＬ（例えば第１セルＳＥＬ１）は、第１電源配線Ｖ１から第１電圧が供給される。このセルＳＥＬを構成するトランジスタは、第１電圧を電圧源として信号を生成する。トランジスタには、ｐ型トランジスタとｎ型トランジスタがある。第１電圧が第２電圧よりも低い場合、いずれのトランジスタも、第１電圧を電圧源として信号を生成する。
【００２０】
第２コンタクトＣＯＮ２が選択されているセルＳＥＬ（例えば第２セルＳＥＬ２）は、第２電源配線Ｖ２から第２電圧が供給される。このセルＳＥＬを構成するトランジスタは、第２電圧を電圧源として信号を生成する。
【００２１】
図４は、第１セルＳＥＬ１を構成するＰ型トランジスタＰＴＲ及びＮ型トランジスタＮＴＲの構成を示す図である。Ｐ型トランジスタＰＴＲ及びＮ型トランジスタＮＴＲは、いずれも基板ＳＵＢを用いて形成されている。基板ＳＵＢは、例えばシリコン基板などの半導体基板である。基板ＳＵＢは、Ｐ型トランジスタＰＴＲのソース／ドレインとなるＰ型拡散領域ＰＲ１と、Ｎ型トランジスタＮＴＲのソース／ドレインとなるＮ型拡散領域ＮＲ１を有している。本図に示す例において、ソースとなるＰ型拡散領域ＰＲ１は、ドレインとなるＰ型拡散領域ＰＲ１よりもチャネル方向の幅が広い。また、ソースとなるＮ型拡散領域ＮＲ１は、ドレインとなるＮ型拡散領域ＮＲ１よりもチャネル方向の幅が広い。
【００２２】
基板ＳＵＢ上には、層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１には、配線及びコンタクトが埋め込まれている。ただし配線は、層間絶縁膜ＩＬ１上に形成されていても良い。配線には、第１電源配線Ｖ１、第２電源配線Ｖ２、配線ＩＮＣ１、配線ＩＮＣ２、及びグランド配線ＧＮＤ（本図では省略）が含まれている。コンタクトには、第１コンタクトＣＯＮ１、第２コンタクトＣＯＮ２（図５に図示）、第４コンタクトＣＯＮ４、コンタクトＣＯＮ５、及びコンタクトＣＯＮ６が含まれている。
【００２３】
Ｐ型トランジスタＰＴＲにおいて、ソースとなるＰ型拡散領域ＰＲ１は、第１コンタクトＣＯＮ１を介して第１電源配線Ｖ１に接続している。そしてドレインとなるＰ型拡散領域ＰＲ１は、コンタクトＣＯＮ５を介して配線ＩＮＣ１に接続している。すなわちＰ型トランジスタＰＴＲのゲート電極ＧＴに閾値電圧以上の電圧が入力されたとき、第１電源配線Ｖ１から配線ＩＮＣ１に向けて信号が流れる。すなわち第１セルＳＥＬ１のＰ型トランジスタＰＴＲの信号は、第１電圧によって生成される。
【００２４】
Ｎ型トランジスタＮＴＲにおいて、ドレインとなるＮ型拡散領域ＮＲ１は、第４コンタクトＣＯＮ４を介して配線ＩＮＣ１に接続している。すなわちＮ型トランジスタＮＴＲ及びＰ型トランジスタＰＴＲは、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）を構成している。そしてソースとなるＮ型拡散領域ＮＲ１は、コンタクトＣＯＮ６を介して配線ＩＮＣ２に接続している。配線ＩＮＣ２は、グランド配線ＧＮＤであってもよい。
【００２５】
図５は、第２セルＳＥＬ２を構成するＰ型トランジスタＰＴＲ及びＮ型トランジスタＮＴＲの構成を示す図である。第２セルＳＥＬ２においても、Ｐ型トランジスタＰＴＲ及びＮ型トランジスタＮＴＲは、いずれも基板ＳＵＢを用いて形成されている。
【００２６】
第２セルＳＥＬ２のＰ型トランジスタＰＴＲにおいて、ソースとなるＰ型拡散領域ＰＲ１は、第２コンタクトＣＯＮ２を介して第２電源配線Ｖ２に接続している。そしてドレインとなるＰ型拡散領域ＰＲ１は、コンタクトＣＯＮ５を介して配線ＩＮＣ１に接続している。すなわちＰ型トランジスタＰＴＲのゲート電極ＧＴに閾値電圧以上の電圧が入力されたとき、第２電源配線Ｖ２から配線ＩＮＣ１に向けて信号が流れる。すなわち第２セルＳＥＬ２のＰ型トランジスタＰＴＲの信号は、第２電圧によって生成される。第２電圧が第１電圧よりも高い場合、Ｐ型トランジスタＰＴＲの信号は、第１電圧で生成される場合と比較して早く伝達される。
【００２７】
第２セルＳＥＬ２のＮ型トランジスタＮＴＲは、第１セルＳＥＬ１のＮ型トランジスタＮＴＲと同様の構成である。
【００２８】
次に、本実施形態の作用及び効果について説明する。本実施形態によれば、第１電源配線Ｖ１及び第２電源配線Ｖ２は、複数のセルＳＥＬの上を通っている。このため、いずれのセルＳＥＬも、第１コンタクトＣＯＮ１と第２コンタクトＣＯＮ２の選択を変えることにより、供給される電圧（第１電圧又は第２電圧）を切り替えることができる。従って、第１電圧においてタイミング遅延が起こるセルに対してのみ、第１電圧よりも高い第２電圧を供給することができる。これにより、タイミング遅延を生じさせること無く、半導体装置ＳＤの消費電力を削減することができる。
【００２９】
（第２の実施形態）
図６は、第２の実施形態に係る第１セルＳＥＬ１の構成を示す断面図であり、第１の実施形態の図４に対応している。図７は、第２の実施形態に係る第２セルＳＥＬ２の構成を示す断面図であり、第１の実施形態の図５に対応している。本実施形態に係る半導体装置ＳＤは、第１電源配線Ｖ１又は第２電源配線Ｖ２と、Ｐ型拡散領域ＰＲ１の接続構造を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。
【００３０】
図６に示すように、層間絶縁膜ＩＬ１上には層間絶縁膜ＩＬ２が設けられている。層間絶縁膜ＩＬ２には、ビアＶＩＡ１及び配線ＩＮＣ３が埋め込まれている。第１セルＳＥＬ１において、第１電源配線Ｖ１は、ビアＶＩＡ１、配線ＩＮＣ３、及び第１電源配線Ｖ１と同一層の導体パターンを介して第１コンタクトＣＯＮ１に接続している。
【００３１】
また、図７に示すように、第２セルＳＥＬ２において、第２電源配線Ｖ２は、ビアＶＩＡ１、配線ＩＮＣ３、及び第１電源配線Ｖ１と同一層の導体パターンを介して第２コンタクトＣＯＮ２に接続している。
【００３２】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、平面視で第１電源配線Ｖ１（又は第２電源配線Ｖ２）とＰ型トランジスタＰＴＲのＰ型拡散領域ＰＲ１が重なっていなくても、第１電源配線Ｖ１とＰ型拡散領域ＰＲ１を接続することができる。
【００３３】
（第３の実施形態）
図８は、第３の実施形態に係る第１セルＳＥＬ１の構成を示す断面図であり、第２の実施形態の図６に対応している。図９は、第３の実施形態に係る第２セルＳＥＬ２の構成を示す断面図であり、第２の実施形態の図７に対応している。本実施形態に係る半導体装置ＳＤは、以下の点を除いて、第２の実施形態に係る半導体装置ＳＤと同様の構成である。
【００３４】
まず、第１セルＳＥＬ１及び第２セルＳＥＬ２のいずれにおいても、基板ＳＵＢは、Ｐ型トランジスタＰＴＲのＮウェルＮＷＬに基板電位を供給するために、Ｎ型拡散領域ＮＲ２を有している。Ｎ型拡散領域ＮＲ２は、コンタクトＣＯＮ８を介して第２電源配線Ｖ２に接続している。すなわち、第１セルＳＥＬ１及び第２セルＳＥＬ２のいずれにおいても、ＮウェルＮＷＬには第２電圧が供給される。
【００３５】
また、第１セルＳＥＬ１及び第２セルＳＥＬ２のいずれにおいても、基板ＳＵＢは、Ｎ型トランジスタＮＴＲのＰウェルＰＷＬに基板電位を供給するために、Ｐ型拡散領域ＰＲ２を有している。Ｐ型拡散領域ＰＲ２は、コンタクトＣＯＮ９を介してグランド配線ＧＮＤに接続している。すなわち、第１セルＳＥＬ１及び第２セルＳＥＬ２のいずれにおいても、ＮウェルＮＷＬにはグランド電位が供給される。
【００３６】
なお、第１セルＳＥＬ１のＮウェルＮＷＬと第２セルＳＥＬ２のＮウェルＮＷＬが繋がっていることがある。このような場合、第１セルＳＥＬ１のＮウェルＮＷＬと第２セルＳＥＬ２のＮウェルＮＷＬには同じ電圧が供給されるようにする必要がある。図８，９に示す例では、第１セルＳＥＬ１のＮウェルＮＷＬと第２セルＳＥＬ２のＮウェルＮＷＬは、いずれも第２電圧が供給される。ただし、第１セルＳＥＬ１のＮウェルＮＷＬと第２セルＳＥＬ２のＮウェルＮＷＬは、いずれも第１電圧が供給されてもよい。この場合、コンタクトＣＯＮ８は、第１電源配線Ｖ１に接続される。
【００３７】
本実施形態によっても、第２の実施形態と同様の効果を得ることができる。また、セルＳＥＬ単位で、ＰウェルＰＷＬ及びＮウェルＮＷＬのいずれにも基板電位を供給することができる。
【００３８】
また、第１セルＳＥＬ１のＮウェルＮＷＬと第２セルＳＥＬ２のＮウェルＮＷＬは、いずれも第２電圧が供給されている。第２電圧は、第１電圧よりも高い。このため、Ｐ型トランジスタＰＴＲがラッチアップすることを抑制できる。
【００３９】
（第４の実施形態）
図１０は、第４の実施形態に係るセルブロックＳＢの構成を示す平面図であり、第１の実施形態における図３に対応している。本実施形態に係る半導体装置ＳＤは、以下の点を除いて、第１〜第３の実施形態のいずれかと同様の構成である。
【００４０】
まず、一つのセルブロックＳＢは、第１グランド配線ＧＮＤ１及び第２グランド配線ＧＮＤ２に挟まれた領域として定義されている。詳細には、第１グランド配線ＧＮＤ１及び第２グランド配線ＧＮＤ２は、互いに平行に延伸している。そして、平面視において、第１セルＳＥＬ１、第２セルＳＥＬ２、第１電源配線Ｖ１、及び第２電源配線Ｖ２は、第１グランド配線ＧＮＤ１及び第２グランド配線ＧＮＤ２に挟まれている。
【００４１】
また、セルブロックＳＢが延伸する方向（図中Ｘ方向）に直交する方向（図中Ｙ方向）において、セルＳＥＬは２列設けられている。すなわち、第１セルＳＥＬ１は、Ｘ方向で見た場合には第２セルＳＥＬ２と隣り合っており、Ｙ方向で見た場合には第３セルＳＥＬ３と隣り合っている。
【００４２】
第１セルＳＥＬ１と第３セルＳＥＬ３の境界には、第１電源配線Ｖ１が延伸している。すなわち、第１電源配線Ｖ１は、Ｙ方向においてセルブロックＳＢの中心を通っている。また図中Ｘ方向に伸びる２つのセル列それぞれに、互いに異なる第２電源配線Ｖ２が設けられている。２つの第２電源配線Ｖ２は、第１電源配線Ｖ１を基準として線対称になっている。
【００４３】
そして、第３セルＳＥＬ３に第１電圧が供給される場合、第１セルＳＥＬ１及び第３セルＳＥＬ３は、同一の第１電源配線Ｖ１から第１電圧が供給される。第３セルＳＥＬ３が第２電圧を供給される場合、第２セルＳＥＬ２及び第３セルＳＥＬ３は、互いに異なる第２電源配線Ｖ２から第２電圧が供給される。
【００４４】
また本図に示す例では、第１電源配線Ｖ１は、第２電源配線Ｖ２よりも太い。第１電源配線Ｖ１は、例えば第２電源配線Ｖ２の２倍になっている。この理由については後述する。
【００４５】
図１１は、本実施形態で使用される半導体設計装置の機能構成を示すブロック図である。本図に示す半導体設計装置は、セルデータ記憶部ＳＤＳ、セル配置部ＳＬ、遅延セル選択部ＳＳ、及びコンタクト切替部ＣＣを有している。セルデータ記憶部ＳＤＳは、各セルＳＥＬのレイアウトを示すセル設計データを記憶している。
【００４６】
セル配置部ＳＬは、半導体設計装置の使用者からの入力に従って、セルデータ記憶部ＳＤＳからセル設計データを読み出し、これらセル設計データが示すセルＳＥＬをセルブロックＳＢに配置する。そしてセル配置部ＳＬは、セルブロックＳＢ上の多層配線層のレイアウトを設計することにより、半導体装置の設計を行う（設計工程）。このとき、セル配置部ＳＬは、図１２に示すように、各セルＳＥＬが、第２電源配線Ｖ２ではなく第１電源配線Ｖ１に接続するようにする。すなわちこの段階では、各セルＳＥＬは、第１コンタクトＣＯＮ１を介して第１電源配線Ｖ１に接続している。
【００４７】
遅延セル選択部ＳＳは、セル配置部ＳＬが設計した半導体装置の各セルＳＥＬについて、タイミング遅延が起こるか否かシミュレーションを行う。このとき、各セルＳＥＬは、低電圧である第１電圧によって動作するものとする。そして、遅延セル選択部ＳＳは、タイミング遅延を起こすセルＳＥＬを、遅延セルとして選択する（選択工程）。
【００４８】
コンタクト切替部ＣＣは、遅延セル選択部ＳＳが選択した遅延セルから、第１コンタクトＣＯＮ１を取り除き、その代わりに第２コンタクトＣＯＮ２を導入する（切替工程）。その結果、例えば図１２に示したレイアウトは、図１０に示したレイアウトに修正される。これにより、遅延セルは、第２コンタクトＣＯＮ２を介して第２電源配線Ｖ２から第２電圧が供給される。このため、遅延セルのタイミング遅延は解消する。
【００４９】
なお、第２電圧が第１電圧よりも低い場合、設計工程が終了した直後において、各セルＳＥＬは、図１３に示すように、第２コンタクトＣＯＮ２を介して第２電源配線Ｖ２に接続している。
【００５０】
図１４（ａ）は、セルデータ記憶部ＳＤＳが記憶しているセル設計データが示すセルＳＥＬのレイアウトの一例を示す平面図である。本図に示す例において、セルＳＥＬは、矩形を有している。そして矩形の一辺に第１電源配線Ｖ１を有している。
【００５１】
図１４（ｂ）は、セル配置部ＳＬによるセルＳＥＬの配置方法を説明する図である。上記したように、本実施形態においてセルブロックＳＢはセルの列を２つ有している。セル配置部ＳＬは、各セルブロックＳＢにおいて、第１の列に属するセルＳＥＬと、第２の列に属するセルＳＥＬを、第１電源配線Ｖ１が互いに対向するように配置する。このため、セルブロックＳＢの第１電源配線Ｖ１の太さは、セルデータ記憶部ＳＤＳが記憶しているセルＳＥＬが有する第１電源配線Ｖ１の太さの２倍になる。その結果、図１０に示したように、セルブロックＳＢにおいて、第１電源配線Ｖ１は第２電源配線Ｖ２よりも太くなる。例えばセルデータ記憶部ＳＤＳが記憶しているセルＳＥＬにおいて、第１電源配線Ｖ１と第２電源配線Ｖ２が同じ太さである場合、セルブロックＳＢにおいて、第１電源配線Ｖ１は第２電源配線Ｖ２の２倍の太さになる。
【００５２】
本実施形態によっても、第１〜第３の実施形態と同様の効果を得ることができる。また、半導体設計装置を用いて第１コンタクトＣＯＮ１と第２コンタクトＣＯＮ２の選択を行うため、半導体装置の設計に必要な労力が少なくなる。
【００５３】
また本実施形態では、第１電源配線Ｖ１は第２電源配線Ｖ２よりも太い。第１電源配線Ｖ１に接続されているセルＳＥＬの数は、第２電源配線Ｖ２に接続されているセルＳＥＬの数よりも多い場合、第１電源配線Ｖ１を流れる電流は、第２電源配線Ｖ２を流れる電流よりも大きい。この場合、本実施形態のように第１電源配線Ｖ１を太くすることにより、第１電源配線Ｖ１の信頼性を向上させることができる。
【００５４】
（第５の実施形態）
図１５は、第５の実施形態に係る半導体装置ＳＤが有するセルブロックＳＢのレイアウトを示す平面図である。本図に示す半導体装置ＳＤは、以下の点を除いて、第１〜第４の実施形態のいずれかと同様の構成を有している。本図は、第４の実施形態と同様の場合を示している。
【００５５】
本図に示す例において、セルブロックＳＢはタップセルＴＡＰを有している。タップセルＴＡＰは、各セルＳＥＬのＮウェルＮＷＬに基板電位を供給する。そして本実施形態では、各セルＳＥＬは、ＮウェルＮＷＬに基板電位を供給するための構造を有していない。その代わりに、各セルＳＥＬのＮウェルＮＷＬ（電源供給用Ｎ型ウェル）は、タップセルＴＡＰのＮウェルＮＷＬに繋がっている。このため、タップセルＴＡＰのＮウェルＮＷＬに供給された基板電位は、各セルＳＥＬのＮウェルＮＷＬまで伝達する。
【００５６】
本図は、タップセルＴＡＰを一つのみ示している。ただし、実際には、セルＳＥＬの基板電位を所望の値に制御することを目的として、タップセルＴＡＰはセルＳＥＬが並んでいる方向において、互いに間隔をあけて複数設けられている。
【００５７】
図１６は、本実施形態における第１セルＳＥＬ１の構成を示す断面図である。本図に示す第１セルＳＥＬ１は、以下の点を除いて、図４に示した第１セルＳＥＬ１と同様の構成を有している。
【００５８】
まず、Ｐ型拡散領域ＰＲ１上にはシリサイドＳＩＬ１が形成されており、Ｎ型拡散領域ＮＲ１上にはシリサイドＳＩＬ２が形成されている。また、ゲート電極ＧＴ上にもシリサイドが形成されている。シリサイドを形成する金属は、例えばＮｉ、Ｃｏ、又はＴｉであるが、他の金属であっても良い。
【００５９】
また、ＰウェルＰＷＬに電源電位を供給するためのＰ型拡散領域ＰＲ２は、Ｎ型拡散領域ＮＲ１の隣に位置している。そして、シリサイドＳＩＬ２は、Ｐ型拡散領域ＰＲ２上からＮ型拡散領域ＮＲ１上にまで延伸している。本実施形態において、配線ＩＮＣ２はグランド配線ＧＮＤ（第１グランド配線ＧＮＤ１又は第２グランド配線ＧＮＤ２）であり、コンタクトＣＯＮ６はコンタクトＧＣＯＮである。すなわち、Ｎ型トランジスタＮＴＲのソースとなるＮ型拡散領域ＮＲ１は、Ｐ型拡散領域ＰＲ２と共にグランド配線ＧＮＤに接続されている。
【００６０】
図１７は、本実施形態における第２セルＳＥＬ２の構成を示す断面図である。本図に示す第２セルＳＥＬ２は、第１セルＳＥＬ１と同様の変更点を有することを除いて、図５に示した第２セルＳＥＬ２と同様の構成を有している。
【００６１】
図１８は、セルＳＥＬのＰ型拡散領域ＰＲ１及びＰ型拡散領域ＰＲ２の平面レイアウトを示す断面図である。本図に示すように、Ｐ型拡散領域ＰＲ１は、一部が第１電源配線Ｖ１及び第２電源配線Ｖ２の下に延伸している。この場合、Ｐ型拡散領域ＰＲ１は、図１８（ａ）に示すように、第１コンタクトＣＯＮ１を介して第１電源配線Ｖ１に直接接続することができ、また図１８（ｂ）に示すように、第２コンタクトＣＯＮ２を介して第２電源配線Ｖ２に直接接続することができる。
【００６２】
図１９は、タップセルＴＡＰの構成を示す断面図である。タップセルＴＡＰは、ＮウェルＮＷＬ及びＰウェルＰＷＬを有している。上記したように、タップセルＴＡＰのＮウェルＮＷＬは、他のセルＳＥＬ（第１セルＳＥＬ１及び第２セルＳＥＬ２を含む）のＮウェルＮＷＬに繋がっている。そしてタップセルＴＡＰのＮウェルＮＷＬには、Ｎ型拡散領域ＮＲ２が形成されている。Ｎ型拡散領域ＮＲ２の上には、シリサイドＳＩＬ３が形成されている。Ｎ型拡散領域ＮＲ２は、シリサイドＳＩＬ３及び第３コンタクトＣＯＮ３（第３接続部材）を介して、第１電源配線Ｖ１に接続している。このため、セルＳＥＬのＮウェルＮＷＬは、第１電圧が供給される。
【００６３】
また、タップセルＴＡＰのＰウェルＰＷＬは、他のセルＳＥＬ（第１セルＳＥＬ１及び第２セルＳＥＬ２を含む）のＰウェルＰＷＬに繋がっている。Ｐ型拡散領域ＰＲ２の上には、シリサイドＳＩＬ４が形成されている。Ｐ型拡散領域ＰＲ２は、シリサイドＳＩＬ４及び第７コンタクトＣＯＮ７を介して、グランド配線ＧＮＤに接続している。このため、セルＳＥＬのＰウェルＰＷＬは、タップセルＴＡＰからもグランド電位が供給される。
【００６４】
なお、図２０に示すように、第３コンタクトＣＯＮ３は、第２電源配線Ｖ２に接続していても良い。この場合、セルＳＥＬのＮウェルＮＷＬは、第２電圧が供給される。
【００６５】
本実施形態によっても、第１〜第４の実施形態と同様の効果を得ることができる。また、タップセルＴＡＰを用いてセルＳＥＬのＮウェルＮＷＬに基板電位を供給している。このため、容易にＮウェルＮＷＬへ基板電位を供給できる。
【００６６】
（第６の実施形態）
図２１は、第６の実施形態に係る半導体装置ＳＤの構成を示す平面図であり、第５の実施形態における図１５に対応している。本実施形態に係る半導体装置ＳＤは、タップセルＴＡＰへの電圧供給経路を除いて、第５の実施形態に係る半導体装置ＳＤと同様の構成である。
【００６７】
本実施形態において、第３電源配線Ｖ３、第４電源配線Ｖ４、及び第３グランド配線ＧＮＤ３は、第１電源配線Ｖ１よりも上の配線層（例えば一つ上の配線層）に設けられている。そしてタップセルＴＡＰは、ビアＶＩＡ５及び第３コンタクトＣＯＮ３を介して第４電源配線Ｖ４に接続されている。すなわち本図に示す例では、タップセルＴＡＰのＮウェルＮＷＬは、第４電源配線Ｖ４から第２電圧を供給される。
【００６８】
本実施形態によっても、第５の実施形態と同様の効果を得ることができる。また、第４電源配線Ｖ４から第２電圧が供給されるため、ＮウェルＮＷＬの電位が安定する。
【００６９】
（第７の実施形態）
図２２は、第７の実施形態に係る半導体装置ＳＤの構成を示す平面図である。本図に示す半導体装置ＳＤは、複数の回路ＣＩＲを有している。そして複数の回路ＣＩＲそれぞれの電源供給構造は、第１〜第６の実施形態のいずれかに示した構成を有している。第１電圧及び第２電圧は、各回路ＣＩＲで互いに異なっていても良いし、いずれかの回路ＣＩＲにおいて互いに同一であっても良い。また第１電圧及び第２電圧の一方は、複数の回路ＣＩＲの間で同一であっても良い。
【００７０】
本実施形態によっても、第１〜第６の実施形態と同様の効果を得ることができる。
【００７１】
（第８の実施形態）
図２３は、第８の実施形態に係る半導体設計装置の機能構成を示すブロック図である。本図に示す半導体設計装置は、セルデータ記憶部ＳＤＳ、セル配置部ＳＬ、遅延セル選択部ＳＳ、及び配置修正部ＲＣを有している。セルデータ記憶部ＳＤＳ、セル配置部ＳＬ、及び遅延セル選択部ＳＳの機能は、第４の実施形態において図１１に示した例と同様である。
【００７２】
配置修正部ＲＣは、遅延セル選択部ＳＳで選択された遅延セルＤＥＳが、少なくとも一つのセルブロックＳＢに集約するように、複数のセルＳＥＬの配置を修正する。また配置修正部ＲＣは、遅延セルＤＥＳが集約されたセルブロックＳＢについて、第２電圧が供給されるように、電源配線及びコンタクトの少なくとも一方を修正する。なお、この電源配線及びコンタクトの修正は、セルＳＥＬの配置が修正される前に行われても良いし、セルＳＥＬの配置が修正された後に行われても良い。
【００７３】
図２４は、本実施形態に示した方法によって設計されたセルブロックＳＢの構成を示す平面図である。本図に示す例において、各セルＳＥＬの上には、第５電源配線Ｖ５が接続している。各セルＳＥＬは、コンタクトＣＯＮ１０を介して第５電源配線Ｖ５に接続している。第５電源配線Ｖ５より上の配線層には、第３電源配線Ｖ３及び第４電源配線Ｖ４が設けられている。第３電源配線Ｖ３及び第４電源配線Ｖ４は、第５電源配線Ｖ５と交わる方向（例えば直交する方向）に延伸している。第５電源配線Ｖ５は、第３電源配線Ｖ３及び第４電源配線Ｖ４の一方に、ビアＶＩＡ６を介して接続している。すなわち本図に示す例では、ビアＶＩＡ６の位置を変更することにより、セルＳＥＬに供給される電圧を切り替えることができる。
【００７４】
図２５〜図２７は、図２３に示した半導体設計装置の動作の第１例を説明するための図である。これらに示す動作の前に、セル配置部ＳＬは、セル設計データが示すセルＳＥＬをセルブロックＳＢに配置する。そしてセル配置部ＳＬは、セルブロックＳＢ上の多層配線層のレイアウトを設計することにより、半導体装置の設計を行う（設計工程）。このとき、セル配置部ＳＬは、図１２に示すように、各セルＳＥＬが、第２電源配線Ｖ２ではなく第１電源配線Ｖ１に接続するようにする。すなわちこの段階では、各セルＳＥＬは、第１コンタクトＣＯＮ１を介して第１電源配線Ｖ１に接続している。
【００７５】
そして遅延セル選択部ＳＳは、セル配置部ＳＬが設計した半導体装置の各セルＳＥＬについて、タイミング遅延が起こるか否かシミュレーションを行う。このとき、各セルＳＥＬは、低電圧である第１電圧によって動作するものとする。そして図２５に示すように、遅延セル選択部ＳＳは、タイミング遅延を起こすセルＳＥＬを、遅延セルＤＥＳとして選択する（選択工程）。
【００７６】
次いで図２６に示すように、配置修正部ＲＣは、セルブロックＳＢのうち第２電圧が供給されるべき選択セルブロックＳＳＢを選択する。配置修正部ＲＣは、例えば遅延セルＤＥＳの比率が高いセルブロックＳＢを、選択セルブロックＳＳＢとして選択する。
【００７７】
次いで図２７に示すように、配置修正部ＲＣは、遅延セルＤＥＳのすべてが選択セルブロックＳＳＢに配置されるように、セルＳＥＬの配置を修正する。
【００７８】
図２８〜図３０は、図２３に示した半導体設計装置の動作の第２例を説明するための図である。本図に示す例は、配置修正部ＲＣが、セルブロックＳＢを部分的に選択セルブロックＳＳＢとして選択できることを除いて、図２５〜図２７に示した第１例と同様である。
【００７９】
図２８〜図３０に示す例では、図２８に示すように、セルブロックＳＢは、右側半分と左側半分それぞれで、供給される電源電圧を異ならせることができる。そして図２９に示すように、配置修正部ＲＣは、セルブロックＳＢを部分的に選択セルブロックＳＳＢとして選択する。そして図３０に示すように、選択した選択セルブロックＳＳＢに全ての遅延セルＤＥＳが含まれるように、セルＳＥＬの配置をやり直す。
【００８０】
図３１及び図３２は、図２３に示した半導体設計装置の動作の第３例を説明するための図である。本図に示す例では、図３１に示すように、一部のセルブロックＳＢが、予め選択セルブロックＳＳＢとして選択されている。そしてセル配置部ＳＬは、選択セルブロックＳＳＢ以外のセルブロックＳＢに、セルＳＥＬを配置する。このため、セル配置部ＳＬが設計した状態では、選択セルブロックＳＳＢにはセルＳＥＬが配置されていない。そして配置修正部ＲＣは、図３２に示すように、遅延セル選択部ＳＳが選択した遅延セルＤＥＳを、選択セルブロックＳＳＢに移動させる。
【００８１】
本実施形態によっても、遅延セルＤＥＳのすべてが選択セルブロックＳＳＢに配置されるように、セルＳＥＬの配置を修正している。このため、セルＳＥＬの配置を修正しない場合と比較して、選択セルブロックＳＳＢの数を少なくすることができる。このため、半導体装置ＳＤの消費電力を削減することができる。
【００８２】
また図２８〜図３０に示した例のように、セルブロックＳＢを部分的に選択セルブロックＳＳＢとして選択できるようにすると、遅延セルＤＥＳ以外のセルＳＥＬに対して第２電圧が供給されることを抑制できる。
【００８３】
また、図３１，３２に示した例のように、予め選択セルブロックＳＳＢを設定しておき、初期設計時に、選択セルブロックＳＳＢにセルＳＥＬを配置しないようにしておくと、セルＳＥＬの配置の修正を容易に行える。
【００８４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００８５】
ＣＯＮ１ 第１コンタクト
ＣＯＮ２ 第２コンタクト
ＣＯＮ３ 第３コンタクト
ＣＯＮ４ 第４コンタクト
ＣＯＮ５ コンタクト
ＣＯＮ６ コンタクト
ＣＯＮ７ 第７コンタクト
ＣＯＮ８ コンタクト
ＣＯＮ９ コンタクト
ＣＯＮ１０ コンタクト
ＣＣ コンタクト切替部
ＣＩＲ 回路
ＤＥＳ 遅延セル
ＧＣＯＮ コンタクト
ＧＮＤ グランド配線
ＧＮＤ１ 第１グランド配線
ＧＮＤ２ 第２グランド配線
ＧＮＤ３ 第３グランド配線
ＧＴ ゲート電極
ＩＬ１ 層間絶縁膜
ＩＬ２ 層間絶縁膜
ＩＮＣ１ 配線
ＩＮＣ２ 配線
ＩＮＣ３ 配線
ＮＲ１ Ｎ型拡散領域
ＮＲ２ Ｎ型拡散領域
ＮＴＲ Ｎ型トランジスタ
ＮＷＬ Ｎウェル
ＰＲ１ Ｐ型拡散領域
ＰＲ２ Ｐ型拡散領域
ＰＴＲ Ｐ型トランジスタ
ＰＷＬ Ｐウェル
ＲＣ 配置修正部
ＳＢ セルブロック
ＳＤ 半導体装置
ＳＤＳ セルデータ記憶部
ＳＥＬ セル
ＳＥＬ１ 第１セル
ＳＥＬ２ 第２セル
ＳＥＬ３ 第３セル
ＳＩＬ１ シリサイド
ＳＩＬ２ シリサイド
ＳＩＬ３ シリサイド
ＳＩＬ４ シリサイド
ＳＬ セル配置部
ＳＳ 遅延セル選択部
ＳＳＢ 選択セルブロック
ＳＵＢ 基板
ＴＡＰ タップセル
Ｖ１ 第１電源配線
Ｖ２ 第２電源配線
Ｖ３ 第３電源配線
Ｖ４ 第４電源配線
Ｖ５ 第５電源配線
ＶＩＡ１ ビア
ＶＩＡ６ ビア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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