(57)【要約】      （修正有）【課題】回路構成の自由度を広げた記憶回路と記憶回路に適したセンスアンプを提供する。【解決手段】ｐ型の第１のＭＯＳＦＥＴＰ１０と第２のＭＯＳＦＥＴＰ９からなり、第１のＭＯＳＦＥＴＰ１０はソースが電源電圧ＶＤＤに接続され、このゲートに複数のメモリセルの一方のトランスファートランジスタＮ３からの読み出し信号を共通に入力し、このドレインと第２のビット線ＢＬとを第２のＭＯＳＦＥＴＰ９を介して接続する読み出し回路を備え、データの読み出し時に第１のビット線ＢＬｉおよび第２のビット線ＢＬを予め所定の電圧ＶＰ２，ＶＰ１にプリチャージしておき、第２のＭＯＳＦＥＴＰ９をＯＮとしたときの第２のビット線ＢＬの電圧降下をセンスアンプ１０で検出することによりデータを読み出す。【選択図】図１
2013033567.tif 000002
【特許請求の範囲】
【請求項１】
２つのインバータからなり、互いの出力を他方の入力とする一組のフリップフロップと、前記フリップフロップと一対の第１のビット線との間で信号を伝達する一対のトランスファートランジスタとを有するメモリセルに対して、データの書き込みと読み出しを行う記憶回路において、
ｐ型の第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴからなり、第１のＭＯＳＦＥＴはソースが電源電圧に接続され、このゲートに複数のメモリセルの一方のトランスファートランジスタからの読み出し信号を共通に入力し、このドレインと第２のビット線とを第２のＭＯＳＦＥＴを介して接続する読み出し回路を備え、
前記データの読み出し時に前記第１のビット線および前記第２のビット線を予め所定の電圧にプリチャージしておき、前記第２のＭＯＳＦＥＴをＯＮとしたときの前記第２のビット線の電圧降下をセンスアンプで検出することによりデータを読み出す構成である
ことを特徴とする記憶回路。
【請求項２】
請求項１に記載の記憶回路において、
前記センスアンプは、
第１の電圧から第２の電圧に変化する信号線がゲートに入力される第１のトランジスタと第２のトランジスタと、
前記第１の電圧がゲートに入力された第３のトランジスタと、
前記第２の電圧がゲートに入力された第４のトランジスタと
を備え、
前記第１のトランジスタと前記第２のトランジスタを第１の組とし、前記第３のトランジスタと前記第４のトランジスタを第２の組とし、第１の組と第２の組における電流差によって、前記信号線の電位を検知増幅する構成である
ことを特徴とする記憶回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＲＡＭの読み出し動作マージンを大きくする記憶回路において、１セルあたりのトランジスタ数を低減した記憶回路に関する。
【背景技術】
【０００２】
図４は、従来のＳＲＡＭの回路構成を示す。
図４において、従来のＳＲＡＭは、２つのＣＭＯＳインバータ（Ｐ１とＮ１、Ｐ２とＮ２）の互いの出力を他方の入力に接続するフリップフロップＦＦをメモリ素子としている。この回路は、トランスファートランジスタＮ３，Ｎ４を有する。データ読み出し動作は、両方のビット線ＢＬ，ＢＬ＿Ｎの電位をＶＤＤにプリチャージし、Ｎ３，Ｎ４をＯＮした後、たとえば一方のビット線ＢＬ＿Ｎの電位が降下するが、この状態をセンスアンプを用いて検出する。従来のセンスアンプの回路構成の一例を図５に示す（非特許文献１）。
【０００３】
図５において、センスアンプは、２つのＣＭＯＳインバータ（Ｐ41とＮ41、Ｐ42とＮ42）の互いの出力を他方の入力に接続するフリップフロップＦＦと、ビット線ＢＬ，ＢＬ＿Ｎとの間にｐＭＯＳＦＥＴを接続し、フリップフロップとＧＮＤとの間にｎＭＯＳＦＥＴを接続する。ｐＭＯＳＦＥＴ，ｎＭＯＳＦＥＴのゲートに信号ＳＥを入力し、ＳＥがＬｏｗのときにＢＬ，ＢＬ＿Ｎとフリップフロップが接続され、ＢＬ，ＢＬ＿Ｎからデータを取り込む。また、フリップフロップのＧＮＤ側のｎＭＯＳＦＥＴがＯＦＦとなり、フリップフロップが休止している。
【０００４】
ＳＥがＨｉｇｈになると、ＢＬ，ＢＬ＿Ｎとフリップフロップが電気的に切断されるが、フリップフロップのＧＮＤ側のｎＭＯＳＦＥＴがＯＮとなり、フリップフロップがアクティブとなり、フリップフロップの状態を記憶する。この動作によりＢＬ，ＢＬ＿Ｎをセンスすることができる。
【０００５】
しかし、図４に示すＳＲＡＭの回路構成では、微細化により読み出し時のノイズマージンが小さくなり、読み出しの誤動作が起きる問題があった。この問題を解決するために、２つのポートを持つＳＲＡＭ（２-port ＳＲＡＭ、デュアルポートＳＲＡＭ）を用いて読み出しを行う方法が提案された。２-port ＳＲＡＭの回路構成を図６に示す（非特許文献２）。
【０００６】
この回路は、読み出しのノイズマージンを大きくすることが非特許文献２において示されている。さらに図６に示す２-port ＳＲＡＭの特徴の１つとして、読み出しビット線ＲＢＬは、ＶＤＤにプリチャージする必要はなく、例えばＶＤＤ／８であってもよい。このとき、トランスファートランジスタＮ３０とＮ３１の直列接続の両端は、ＶＤＤ／８とＧＮＤ電位となり、微細化を進めた場合の電流密度を小さくすることができ、エレクトロマイグレーションによる配線断線の問題を解決し得る利点もある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−０２６３７６号公報
【特許文献２】特開２００９−１８１６０４号公報
【非特許文献】
【０００８】
【非特許文献１】低電力ＬＳＩの技術白書  １ミリワットへ挑戦  日経ＢＰ社  1994年  p.175
【非特許文献２】L.Chang et al., ”Stable SRAM Cell Design for the 32 nm Node and beyond,” IEEE Symposium on VLSI Technology Digest of Technical Papers, pp.128-129 (2005 年)
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかし、図６に示す従来の２-port ＳＲＡＭの場合、１メモリセル８トランジスタ（８Ｔ）となり、図４に示す２つのポートを持たない通常のＳＲＡＭの６Ｔと比べてＬＳＩ面積が増大する問題点があった。
【００１０】
この課題を解決するための発明が、特許文献１，２に開示されている。ここに開示される従来の記憶回路の構成例を図７に示す。
【００１１】
図７に示す記憶回路では、２個のＣＭＯＳインバータ（Ｐ１とＮ１、Ｐ２とＮ２）の互いの出力を他方の入力に接続するフリップフロップと、ビット線ＢＬｉ，ＢＬｉ＿Ｎへ信号を伝達するトランスファートランジスタＮ３，Ｎ４により１つのメモリセルを構成し、ｎＭＯＳＦＥＴ（Ｎ５〜Ｎ10）を用いて、書き込みポートと読み出しポートを複数のメモリセル間で共有化する構成である。この回路は、書き込みポートと読み出しポートを対で配置している。そして読み出しを行う時に、一方（例えばＢＬ）がＧＮＤ、他方（例えばＢＬ＿Ｎ）がＧＮＤ電位を有するハイインピーダンスの状態であり、これからＧＮＤ電位をＧＮＤに固定したまま、ハイインピーダンスの状態をＶＤＤに昇圧する。
【００１２】
しかし、このような従来回路は回路構成が限定されており、回路の設計自由度が少ないという問題点があった。
【００１３】
本発明は、ＳＲＡＭにおいてビット線を所定の電圧にプリチャージする回路構成や、読み出しポートをｐＭＯＳとする回路構成により、回路構成の自由度を広げた記憶回路を提供することを目的とする。また、本発明の記憶回路に適したセンスアンプを提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明は、２つのインバータからなり、互いの出力を他方の入力とする一組のフリップフロップと、フリップフロップと一対の第１のビット線との間で信号を伝達する一対のトランスファートランジスタとを有するメモリセルに対して、データの書き込みと読み出しを行う記憶回路において、ｐ型の第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴからなり、第１のＭＯＳＦＥＴはソースが電源電圧に接続され、このゲートに複数のメモリセルの一方のトランスファートランジスタからの読み出し信号を共通に入力し、このドレインと第２のビット線とを第２のＭＯＳＦＥＴを介して接続する読み出し回路を備え、データの読み出し時に第１のビット線および第２のビット線を予め所定の電圧にプリチャージしておき、第２のＭＯＳＦＥＴをＯＮとしたときの第２のビット線の電圧降下をセンスアンプで検出することによりデータを読み出す構成である。
【００１５】
本発明の記憶回路において、センスアンプは、第１の電圧から第２の電圧に変化する信号線がゲートに入力される第１のトランジスタと第２のトランジスタと、第１の電圧がゲートに入力された第３のトランジスタと、第２の電圧がゲートに入力された第４のトランジスタとを備え、第１のトランジスタと第２のトランジスタを第１の組とし、第３のトランジスタと第４のトランジスタを第２の組とし、第１の組と第２の組における電流差によって、信号線の電位を検知増幅する構成である。
【発明の効果】
【００１６】
本発明の記憶回路は、書き込みポートと読み出しポートを異なるメモリセル間で共有化し、１セルメモリあたりのトランジスタ数を低減できる構成において、ビット線を所定の電圧にプリチャージする回路構成や、読み出しポートをｐＭＯＳとする回路構成などが可能となり、回路構成の自由度を広げることができる。また、参照電圧生成回路が不要なセンスアップを用いることにより、回路構成を簡単にすることができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の記憶回路の実施例構成を示す図である。
【図２】参照電圧Ｖref を用いないセンスアンプの回路構成例を示す図である。
【図３】参照電圧Ｖref を用いるセンスアンプの回路構成例を示す図である。
【図４】従来のＳＲＡＭの回路構成を示す図である。
【図５】従来のセンスアンプの回路構成を示す図である。
【図６】２-port ＳＲＡＭの回路構成を示す図である。
【図７】従来の記憶回路の構成例を示す図である。
【発明を実施するための形態】
【００１８】
図１は、本発明の記憶回路の実施例構成を示す。
図１において、１つのメモリセルは、２つのインバータ（Ｐ１とＮ１、Ｐ２とＮ２）の互いの出力を他方の入力に接続するフリップフロップと、ビット線ＢＬｉ，ＢＬｉ＿Ｎへ信号を伝達するトランスファートランジスタＮ３，Ｎ４を有する。ビット線ＢＬｉをソースが電源ＶＤＤに接続されたｐＭＯＳＦＥＴ（Ｐ10）のゲートに接続し、このｐＭＯＳＦＥＴ（Ｐ10）のドレインとビット線ＢＬとをｐＭＯＳＦＥＴ（Ｐ９）を介して接続した回路と、ビット線ＢＬ，ＢＬｉ間を接続するｎＭＯＳＦＥＴ（Ｎ８）およびビット線ＢＬ＿Ｎ，ＢＬｉ＿Ｎ間を接続するｎＭＯＳＦＥＴ（Ｎ５）を、複数のメモリセル行Line１〜LineＮに対して共有する構成である。
【００１９】
本実施例の特徴は、ビット線ＢＬ，ＢＬ＿Ｎを所定の電圧ＶP1に接続してビット線ＢＬ，ＢＬ＿Ｎを所定の電圧ＶP1にプリチャージし、ビット線ＢＬｉ，ＢＬｉ＿Ｎを所定の電圧ＶP2に接続してビット線ＢＬｉ，ＢＬｉ＿Ｎを所定の電圧ＶP2にプリチャージした後に、ビット線ＢＬの信号をセンスアンプ１０により読み出す構成にある。ここでは、ＶP1＝３ＶＤＤ／４、ＶP2＝３ＶＤＤ／４とするが、ｐＭＯＳＦＥＴ（Ｐ10）がＯＮしない電圧であればこれに限らない。
【００２０】
書き込み動作および読み出し動作は次のとおりである。
書き込み時は従来構成と同じであり、書き込みポートスイッチＷＰＳＷをＨｉｇｈとし、書き込みワード線ＷＷＬと読み出しワード線ＲＷＬをＨｉｇｈとする。これによりビット線ＢＬとＢＬ＿Ｎがメモリセル内のフリップフロップと接続される。ビット線の一方にＶＤＤ、他方にＧＮＤ電位に近い信号を入力することにより書き込みを行うことができる。
【００２１】
読み出し時は、読み出しポートスイッチＲＰＳＷをＬｏｗとし、書き込みワード線ＷＷＬをＬｏｗ、読み出しワード線ＲＷＬをＨｉｇｈとする。これにより、トランスファートランジスタＮ３に伝わる信号がＬｏｗの時に、ｐＭＯＳＦＥＴ（Ｐ10）の入力がＬｏｗとなるために、ｐＭＯＳＦＥＴ（Ｐ10）がＯＮとなる。また、ＲＰＳＷがＬｏｗなので、ｐＭＯＳＦＥＴ（Ｐ９）はＯＮとなり、よってＢＬはプリチャージ電圧Ｖp1（３ＶＤＤ／４）からＶＤＤに上昇する。このとき、トランスファートランジスタＮ４はＯＦＦ状態にあるので、ＢＬｉ＿Ｎの電圧はプリチャージ電圧Ｖp2（３ＶＤＤ／４）のままで変化しない。一方、トランスファートランジスタＮ３に伝わる信号がＨｉｇｈの時は、ＢＬｉはプリチャージ電圧Ｖp2（３ＶＤＤ／４）のまま変化しない。したがって、ＢＬもそのプリチャージ電圧Ｖp1（３ＶＤＤ／４）を維持する。もちろん、ＢＬ＿Ｎもそのプリチャージ電圧Ｖp1（３ＶＤＤ／４）から変化しない。このＢＬの状態の変化をセンスアンプ１０を用いて検出する。
【００２２】
この方法により、１メモリセルのトランジスタ数が低減できる。今、分割したビット線ＢＬｉに、８行のメモリセル行が接続されている場合を考える。この時、Line１からLine８が接続される。この場合に１メモリセルの平均トランジスタ数は、（６×８＋４）／８＝6.5 個となる。従来の８Ｔ−ＳＲＡＭは（８×８＋２）／８＝8.25個であるから、従来回路の 6.5／8.25＝79％となる。ここでは、Ｎ５，Ｎ８はビット線を分割するのに必要なトランジスタとして考えて、従来の８Ｔ−ＳＲＡＭの計算の中に含めている。
【００２３】
また、16行のメモリセル行が接続されている場合に１メモリセルの平均トランジスタ数は、（６×16＋４）／16＝6.25個となる。この場合、従来の８Ｔ−ＳＲＡＭは（８×16＋２）／16＝8.125 個である。よって、従来回路の6.25／8.125 ＝77％となる。
【００２４】
読み出しポート、書き込みポートを持たない６ＴのＳＲＡＭと比較した場合、Ｎ５，Ｎ８をビット線を分割するのに必要なトランジスタとして計算すると、16行が接続されている場合に（６×16＋２）／16＝6.125 となる。よって、面積の増大は6.25／6.125 ＝1.02となり、２％でよいことになる。
【００２５】
図１に示す構成では、Ｎ３を伝わる信号がＬｏｗの時は、ＢＬ，ＢＬ＿ＮはそれぞれＶＤＤ，３ＶＤＤ／４となるが、Ｎ３を伝わる信号がＨｉｇｈの時は、ＢＬ，ＢＬ＿Ｎともに３ＶＤＤ／４のままであり、図５に示したＢＬとＢＬ＿Ｎを差動入力とするようなセンスアンプを用いることはできない。その場合、ＢＬ＿Ｎの代わりにＶＤＤと３ＶＤＤ／４の中間の電位である参照電圧Ｖref を入力とするセンスアンプを用いることが多く行われる。ただし、この場合は、Ｖref を生成するための回路が必要になる。
【００２６】
図２は、参照電圧Ｖref を用いないセンスアンプの回路構成例を示す。
図２において、左側の２つのインバータ１１，１２のｐＭＯＳＦＥＴのソースにはＢＬが接続され、その出力がｎＭＯＳＦＥＴであるＮ20，Ｎ21のゲートに入力される。右側のインバータ１３，１４を構成するｐＭＯＳＦＥＴのソースにはＶＤＤ，３ＶＤＤ／４が入力され、その出力がｎＭＯＳＦＥＴであるＮ22，Ｎ23のゲートに入力される。ＳＥおよび／ＳＥはこのセンスアップを活性化する信号で、ＳＥがＨｉｇｈ、／ＳＥがＬｏｗの時、このセンスアンプが有効になる。
【００２７】
次に、動作について説明する。ＢＬが３ＶＤＤ／４からＶＤＤに変化する時は、最終的にはＮ20，Ｎ21のゲートにはともにＶＤＤが入力される。一方、右側のＮ22のゲートにはＶＤＤが入力され、Ｎ23のゲートには３ＶＤＤ／４が入力される。このとき、Ｎ20，Ｎ21の一方、たとえばＮ20に流れる電流は、左側のＮ22を流れる電流と打ち消しあう。結果、実質的には、左側にはＶＤＤが、右側には３ＶＤＤ／４が入力されたことと同じになり、電流差が生じる。この電流差によって、最終的に／ＳＡにＬｏｗが、ＳＡにＨｉｇｈが出力される。
【００２８】
ＢＬが３ＶＤＤ／４のままで変化しないときは、左側の３ＶＤＤ／４の電圧が入力されるＮ20，Ｎ21の一方、例えばＮ20を流れる電流と、右側のＮ23に流れる電流が打ち消しあう。結果、実質的には、左側には３ＶＤＤ／４が、右側にはＶＤＤが入力されたことと同になり、電流差が生じる。この電流差によって、最終的に／ＳＡにＨｉｇｈが、ＳＡにＬｏｗが出力される。
【００２９】
ここで比較のために、参照電圧Ｖref を用いるセンスアンプの回路構成例を図３に示す。左側のインバータのｐＭＯＳＦＥＴのソースにはＢＬが接続され、その出力がｎＭＯＳＦＥＴのゲートに入力されている。右側のインバータを構成するｐＭＯＳＦＥＴのソースには参照電圧が入力され、インバータの出力がｎＭＯＳＦＥＴのゲートに接続される。この回路においては、ＢＬが参照電圧より大きい場合には、／ＳＡにＬｏｗが、ＳＡにＨｉｇｈが出力される。
【００３０】
このセンスアンプ回路では、参照電圧を必要とするために、その電圧を生成する回路が必要となるという大きな欠点がある。
【００３１】
プリチャージ電圧ＶP1，Ｖp2はともに３ＶＤＤ／４として説明したが、これに限らず、適切に選ぶことができる。またＶP1，Ｖp2は異なっていてもよい。図１の回路が適切に動作する電圧を適宜選択すればよい。
【００３２】
以上説明した実施例によれば、ＳＲＡＭにおいて読み出し回路を共有化することにより１メモリセルあたりのトランジスタ数を低減することができる。またＳＲＡＭにおいて対となるビット線を所定の電圧にプリチャージするという回路構成を提供することにより、また読み出しポートをｐＭＯＳＦＥＴにより構成することにより、回路構成の自由度を広げることができる。さらに、読み出しポートを片側にだけ設けたので、低面積化と高速化が実現できる。さらに、提供したセンスアンプ回路では、読み出しポートを片側にだけ設けたＳＲＡＭ回路においても参照電圧を生成する回路が不要となり、低面積化につながり、同時に設計が容易になるという利点がある。
【符号の説明】
【００３３】
１０  センスアンプ
１１，１２，１３，１４  インバータ
Ｐ１，Ｐ２，Ｐ９，Ｐ10，Ｐ41，Ｐ42  ｐＭＯＳＦＥＴ
Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６，Ｎ７，Ｎ８，Ｎ９，Ｎ10  ｎＭＯＳＦＥＴ
Ｎ20，Ｎ21，Ｎ22，Ｎ23，Ｎ30，Ｎ31，Ｎ41，Ｎ42  ｎＭＯＳＦＥＴ
ＢＬ，ＢＬ Ｎ，ＢＬｉ，ＢＬｉ Ｎ  ビット線
ＷＷＬ  書き込みワード線
ＲＷＬ  読み出しワード線
ＷＰＳＷ  書き込みポートスイッチ
ＲＰＳＷ  読み出しポートスイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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