(57)【要約】【課題】配線を簡易化する。【解決手段】半導体集積回路は、スタンダードセルを用いて生成されるマクロセルと、マクロセル内に設定される初期データを生成する端子電位配線部と、マクロセルと端子電位配線部との間に接続されるデータ配線部と、を備え、端子電位配線部は、データ配線部を所定の電位レベルに配線接続する配線接続部を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
スタンダードセルを用いて生成されるマクロセルと、
前記マクロセル内に設定される初期データを生成する端子電位配線部と、
前記マクロセルと前記端子電位配線部との間に接続されるデータ配線部と、を備え、
前記端子電位配線部は、前記データ配線部を所定の電位レベルに配線接続することを特徴とする半導体集積回路。
【請求項２】
電源が投入されてから所定時間後に所定の信号論理に設定されるパワーオンリセット信号を生成するパワーオンリセット部を備え、
前記端子配線部は、前記データ配線部を、電源電位、接地電位、または前記パワーオンリセット信号電位に配線接続することを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記マクロセルは、セット端子およびリセット端子の少なくとも一方を有するフリップフロップを有し、
前記端子電位配線部は、前記セット端子に接続された前記データ配線部と、前記リセット端子に接続された前記データ配線部との少なくとも一方を所定の電位レベルに設定することを特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】
前記端子電位配線部は、前記マクロセルに重ならない領域に配置されることを特徴とする請求項１乃至３のいずれかに記載の半導体集積回路。
【請求項５】
前記端子電位配線部は、前記マクロセルの内部の所定の領域に配置され、該所定の領域は自動配置配線の禁止領域に設定されるとともに、前記データ配線部を除いて前記マクロセル内の配線が存在しない領域であることを特徴とする請求項１乃至３のいずれかに記載の半導体集積回路。
【請求項６】
前記マクロセルは、前記初期データを用いて所定の論理演算を行う論理演算回路を有し、
前記端子配線部は、前記データ配線部を電源線または接地線に接続することを特徴とする請求項１乃至４のいずれかに記載の半導体集積回路。
【請求項７】
パラレル切替制御信号に基づいて複数の高周波信号のうち一つを選択するスイッチ回路と、
前記パラレル切替制御信号を生成するスイッチ制御回路と、を備え、
前記スイッチ制御回路は、シリアル切替制御信号を前記パラレル切替制御信号に変換するシリアル・パラレル変換回路を有し、
前記シリアル・パラレル変換回路は、
スタンダードセルを用いて生成されるマクロセルと、
前記マクロセル内に設定される初期データを生成する端子電位配線部と、
前記マクロセルと前記端子電位配線部との間に接続されるデータ配線部と、を備え、
前記端子電位配線部は、前記データ配線部を所定の電位レベルに配線接続することを特徴とする半導体装置。
【請求項８】
自動配置配線により、スタンダードセルを用いてマクロセルを生成するとともに、前記マクロセル内に初期データを設定するためのデータ配線部を前記マクロセルから引き出して、端子電位配線部に接続するステップと、
手動配置配線により、前記端子電位配線部内の前記データ配線部を所定の電位レベルに配線接続するステップと、を備えることを特徴とする半導体回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、マクロセルを備えた半導体集積回路、半導体装置および半導体集積回路の設計方法に関する。
【背景技術】
【０００２】
携帯電話機の高周波回路部では、送信回路及び受信回路が高周波信号用スイッチ回路を介して共通のアンテナに選択的に接続されるようになっている。従来、このような高周波信号用スイッチ回路のスイッチ素子には、化合物半導体を用いたＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）が用いられてきたが、近年、低コストと小型化の要求から、シリコン基板上に形成されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ）に置き換えることが検討されている。
【０００３】
但し、通常のシリコン基板上に形成されたＭＯＳＦＥＴでは、ソースあるいはドレイン電極とシリコン基板との間の寄生容量が大きいという問題と、シリコンは半導体であることから、高周波信号の電力損失が大きいという問題がある。そこで、高周波信号用スイッチ回路をＳＯＩ（Silicon On Insulator）基板上に形成する技術が提案されている。
【０００４】
近年、携帯電話はマルチモードとマルチバンド化が進んでおり、それに伴い高周波スイッチに必要なポート数は１０を超えている。ポート数が増えると、必然的に、スイッチの接続状態を制御する制御信号のビット数も増える。例えば、アンテナ端子と１０個のRF端子との間の接続状態を切り替えるSP10Tスイッチでは、１０個の接続状態の切替制御が必要なことから、制御信号の必要ビット数は４となる。４ビットの制御信号をパラレルに入力するパラレル入力方式では、当然４つの端子が必要である。それに対して、シリアルデータ信号をクロック信号に同期させて入力させるシリアル入力方式であれば、ポート数が増えても、データ入力端子は１つだけで良いというメリットがある。そのため、従来の高周波スイッチはパラレル入力方式が主流であったが、近年、シリアル入力方式の要求が増えてきた。
【０００５】
また、シリアル入力方式は、高周波スイッチ以外の高周波ICの制御を同一のデータ線で制御できるというメリットもある。このように、１つのシリアルデータ線に複数のICを接続する場合、各ICを識別するためのIDが必要となる。ID情報の他にも、各種制御情報を格納するためのレジスタが設けられ、一般に、それらレジスタに格納されるデータは双方向に通信される。
【０００６】
なお、それらレジスタには一般に初期値が与えられる。また、レジスタの種類によっては、外部から書き換え可能にする必要がある。例えば、前述のIC識別用ID用レジスタには、当然、初期値が与えられているが、携帯端末の動作モードによってはIC識別用IDを書き換えることがあり得る。例えば、同一のデータバスに接続された２つのICが同時に同一動作をしなければならない場合、その動作を実行させる前に、あらかじめ両者のIC識別用IDを同一にする必要がある。すなわち、IC識別用IDを外部から書き換える必要が生じる。
【０００７】
次に、高周波スイッチ回路等の高周波回路、シリアル・パラレル変換回路およびレジスタ部とが設けられた高周波ICに対する設計方法について説明する。
【０００８】
一般に、シリアル・パラレル変換回路およびレジスタ部は、スタンダードセルを用いて１つのマクロセルとして設計される。その際、自動配置配線ソフトウェアが用いられる。このように、マクロセルの内部回路は自動生成されるため、回路内部の論理ゲートの接続状態の詳細を設計者が認識することは困難であり、設計後に、手作業で何らかの修正を行うことも困難である。
【０００９】
さて、ここで、ある製品（IC1）を設計した後、IC識別用IDのみが異なる別の製品（IC2）を設計する状況を考える。IC識別用IDのみが異なるだけであっても、自動配置配線ソフトウェアの入力となるネットリストは異なるものとなる。よって、IC2のマクロセルを設計するために、改めて自動配置配線を実行しなければならない。改めて自動配置配線を実行するということは、IC1とIC2のマクロセル内の配線の状態が異なったものになることを意味する。配線の状態が異なれば配線による遅延時間が異なり、例えば、セットアップ時間、ホールド時間といった重要な電気特性がIC1とIC2で異なってしまう。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開2009-27487号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本実施形態は、配線を簡易化することが可能な半導体集積回路、半導体装置および半導体集積回路の設計方法を提供するものである。
【課題を解決するための手段】
【００１２】
本実施形態によれば、スタンダードセルを用いて生成されるマクロセルと、前記マクロセル内に設定される初期データを生成する端子電位配線部と、前記マクロセルと前記端子電位配線部との間に接続されるデータ配線部と、を備え、前記端子電位配線部は、前記データ配線部を所定の電位レベルに配線接続することを特徴とする半導体集積回路が提供される。
【図面の簡単な説明】
【００１３】
【図１】第１の実施形態に係る半導体集積回路１を内蔵する半導体装置２の概略構成を示すブロック図。
【図２】パワーオンリセット回路４の出力電位特性を示す図。
【図３】Ｄ−Ｆ／Ｆの真理値表を示す図。
【図４】レジスタ内蔵シリアル・パラレル変換回路５に対応するマクロセル１０の一例を示す図。
【図５】第２の実施形態に係る半導体集積回路１を内蔵する半導体装置２の概略構成を示すブロック図。
【図６】第２の実施形態におけるレジスタ内蔵シリアル・パラレル変換回路５に対応するマクロセル１０を示す図。
【図７】第３の実施形態に係る半導体集積回路１を内蔵する半導体装置２の概略構成を示すブロック図。
【図８】第３の実施形態におけるレジスタ内蔵シリアル・パラレル変換回路５に対応するマクロセル１０を示す図。
【図９】第４の実施形態に係る半導体集積回路１を内蔵する半導体装置２の概略構成を示すブロック図。
【図１０】第４の実施形態におけるレジスタ内蔵シリアル・パラレル変換回路５に対応するマクロセル１０を示す図。
【図１１】第５の実施形態に係る無線通信装置の高周波ブロック２１の概略構成を示すブロック図。
【発明を実施するための形態】
【００１４】
以下、図面を参照しながら本実施形態について説明する。
【００１５】
（第１の実施形態）
図１は第１の実施形態に係る半導体集積回路１を内蔵する半導体装置２の概略構成を示すブロック図である。図１の半導体装置２は、ワンチップで構成してもよいし、複数のチップで構成してもよいし、半導体装置２内の一部の構成部品をディスクリート部品で構成してもよい。
【００１６】
図１の半導体装置２は、大きく分けて、高周波回路３と、制御回路１とを備えている。高周波回路３は、例えば、複数のＲＦ信号端子ＲＦ１〜ＲＦｎの中から一つを選択して、アンテナ端子RF_COMと接続する高周波スイッチ回路である。これら複数のＲＦ信号端子ＲＦ１〜ＲＦｎは、図１では不図示の送受信回路に接続されている。送受信回路は、複数の無線方式に対応しており、各無線方式ごとに別個のＲＦ信号を生成する。後述するように、無線通信装置には、図１の半導体装置２１が少なくとも一つ実装される。なお、高周波回路３は高周波スイッチ回路に限定されるものではない。
【００１７】
制御回路１は、第１の実施形態に係る半導体集積回路１であり、パワーオンリセット回路（ＰＯＲ）４と、レジスタ内蔵シリアル・パラレル変換回路５と、レジスタ初期値設定部６とを有する。
【００１８】
レジスタ内蔵シリアル・パラレル変換回路５は、スタンダードセルを用いたマクロセルで生成される。このマクロセルは、自動配置配線ソフトウェアを用いて自動的に生成される。
【００１９】
ここで、スタンダードセルとは、自動配置配線ソフトウェアのライブラリに予め登録されている論理ゲートやフリップフロップ等の内部回路セルである。自動配置配線ソフトウェアは、設計対象回路に応じて、任意のスタンダードセルをライブラリから選択して自動配置配線する。スタンダードセルには、種々のセルが含まれているが、信号伝搬特性や寄生容量等の電気的特性が既知である。また、各スタンダードセルは、形状がある程度統一化されている。例えば、各スタンダードセルの高さを同じにすることで、複数のスタンダードセルを横方向に並べたときに、行方向の高さを揃えることができ、複数行にわたって多数のスタンダードセルを密接配置することができることから、セル密度を向上できる。
【００２０】
本実施形態に係るレジスタ内蔵シリアル・パラレル変換回路５は、複数のスタンダードセルを組み合わせたマクロセルで生成され、このマクロセルもライブラリに登録される。したがって、いったんマクロセルを生成すれば、そのマクロセルを事後的に他の回路で使用することができる。
【００２１】
図２はパワーオンリセット回路４の出力電位特性を示す図である。図示のように、パワーオンリセット回路４は、半導体装置２の電源電位Ｖdd_1が時刻Ｔ１で立ち上がったとすると、その後時刻Ｔ２になった時点で、出力電位Ｖ_PORをハイにする処理を行う。以下、出力電位Ｖ_PORを、パワーオンリセット電位と呼ぶ。
【００２２】
パワーオンリセット回路４は、各半導体集積回路１の仕様に合わせて手動配置配線で生成されるのが一般的であるが、予めライブラリに、スタンダードセルを用いたマクロセルとして登録しておいてもよい。
【００２３】
シリアル・パラレル変換回路５は、図１に示すように、レジスタ部７と、シリアル・パラレル変換部８とを有する。レジスタ部７は、複数のＤタイプフリップフロップ（以下、Ｄ−Ｆ／Ｆ）を有する。各Ｄ−Ｆ／Ｆ（ＤＦＦ１〜ＤＦＦｎ）は、セット端子ＳＤとリセット端子ＣＤを有し、これらセット端子とリセット端子の電位設定はレジスタ初期値設定部（端子電位配線部）６にて行う。
【００２４】
なお、レジスタ部７の内部にＤ−Ｆ／Ｆを設けるのは一例であり、他の種類のフリップフロップを設けてもよいし、フリップフロップ以外の各種の論理ゲートを配置して、レジスタ部７の内部で所定の論理演算を行ってもよい。
【００２５】
以下では、簡易な例として、レジスタ部７の内部にｎ個（例えば４個）のＤ−Ｆ／Ｆ（ＤＦＦ１〜ＤＦＦｎ）を設けて、各Ｄ−Ｆ／Ｆがセット端子ＳＤとリセット端子ＣＤを有する例を示す。
【００２６】
図３はＤ−Ｆ／Ｆの真理値表を示す図である。図３において、Ｈはハイ論理、Ｌはロウ論理、Ｘはドントケア、Ｕｐはクロック信号ＣＰの立ち上がりエッジ、Ｄｎは立ち下がりエッジを示している。図示のように、リセット端子ＣＤがロウの場合は、Ｄ−Ｆ／Ｆはリセットされて、その出力はロウになる。また、セット端子ＳＤがロウの場合は、Ｄ−Ｆ／Ｆはセットされて、その出力はハイになるのが原則であるが、セット端子ＳＤとリセット端子ＣＤがともにロウの場合は、リセット動作が優先されて、出力はロウになる。
【００２７】
レジスタ部７は、ｎ個のＤ−Ｆ／Ｆ（ＤＦＦ１〜ＤＦＦｎ）を用いて、個々の半導体装置２を識別するＩＤ情報や各種の制御情報を保持する。レジスタ部７に保持される具体的な情報の種類や数は特に問わない。レジスタ部７に保持された情報は、半導体装置２の外部から読み出すことが可能である。上述したように、レジスタ部７に初期情報を保持する際は、レジスタ初期値設定部６を介して行われるが、この初期情報をレジスタ部７内に保持し続けてもよいし、初期情報を用いてレジスタ部７で所定の論理演算を行ってもよい。
【００２８】
シリアル・パラレル変換部８は、半導体装置２の外部から入力されたシリアルデータＤＡＴＡを、外部から入力されたクロック信号ＣＫに同期して、パラレルデータに変換する。例えば高周波回路３がSPｎTスイッチである場合は、このパラレルデータに基づいて、複数のＲＦ信号端子ＲＦ１〜ＲＦｎから一つを選択する。シリアルデータＤＡＴＡがデコードされたデータの場合は、パラレルデータに変換した後に、不図示のデコーダにてデコード処理を行った後、高周波回路３に入力すればよい。
【００２９】
なお、高周波回路３は、不図示のドライブ回路と高周波スイッチ回路を内蔵しており、シリアル・パラレル変換部８から出力されたパラレルデータの電位レベルを大きくした上で、ＲＦ信号端子の切替を行う。
【００３０】
上述したように、レジスタ部７に保持される情報の少なくとも一部は個々の半導体集積回路１ごとに異なっている。したがって、レジスタ部７に保持される情報まで含めて、自動配置配線ソフトウェアでマクロセルを生成したとすると、できあがったマクロセル内の内部配線は、すべて異なるものとなり、マクロセルの信号伝搬特性等の電気的特性もそれぞれ異なったものとなる。この場合、個々の半導体集積回路１ごとに、別個のマクロセルを用いることになり、各マクロセルの動作検証も別個に行わなければならず、設計コストおよび製造コストが上昇してしまう。
【００３１】
図４はレジスタ内蔵シリアル・パラレル変換回路５に対応するマクロセル１０の一例を示す図である。図４のマクロセル１０は、予めライブラリで用意されたスタンダードセル１１を用いて生成される。図４の矩形状の最小単位は、予めライブラリに登録されたスタンダードセル１１であり、より具体的には論理ゲートセルまたはＤ−Ｆ／Ｆ等のフリップフロップである。図４では、レジスタ部７内に含まれる４つのＤ−Ｆ／Ｆ（ＤＦＦ１〜ＤＦＦ４）のセット端子ＳＤとリセット端子ＲＤから配線パターン（初期データ配線部）１２が引き出され、この配線パターン１２は、マクロセル１０の外側に配置されるレジスタ初期値設定部６に接続されている。
【００３２】
レジスタ初期値設定部６には、電源線とパワーオンリセット線が延在されている。レジスタ初期値設定部６は、マクロセル１０からの配線パターン１２のそれぞれを、電源線とパワーオンリセット線のいずれかに手動で接続する配線接続部６ａを有する。この配線接続部６ａは、各配線パターン１２を、電源線とパワーオンリセット線のいずれかに配線接続するものであり、例えば作業者が自動配置配線ソフトウェアを起動するコンピュータの画面上で手動で一つずつ配線接続する。
【００３３】
これにより、レジスタ部７内の各Ｄ−Ｆ／Ｆのソース端子ＳＤとリセット端子ＣＤの電位を任意に設定することができ、レジスタ部７に任意の初期データを設定できる。
【００３４】
このように、第１の実施形態では、半導体集積回路１内のレジスタ内蔵シリアル・パラレル変換回路５を、その内部のレジスタ部７に初期データを保持しない状態で、自動配置配線ソフトウェアにて自動配置配線を行って、スタンダードセル１１を用いたマクロセル１０を生成する。レジスタ部７に初期データを保持しない状態では、すべてのマクロセル１０の内部構成および電気特性は同じになるはずであり、１種類のマクロセル１０をすべての半導体集積回路１で共通に用いることができる。したがって、半導体集積回路１で使用するマクロセル１０の数を削減でき、マクロセル１０の動作検証に要する時間も少なくて済む。
【００３５】
また、シリアル・パラレル変換回路５内のレジスタ部７に初期データを設定するためのレジスタ初期値設定部６をマクロセル１０の近傍に配置して、マクロセル１０内のレジスタ部７のセット端子ＳＤおよびリセット端子ＣＤからの配線パターン１２をレジスタ初期値設定部６に接続する。これにより、個々の半導体集積回路１ごとに、レジスタ初期値設定部６の内部配線を手動で行えば、同じ種類のマクロセル１０内のレジスタ部７にそれぞれ別個の情報を保持できる。
【００３６】
レジスタ初期値設定部６は、電源線とパワーオンリセット線のいずれかを、マクロセル１０からの配線パターン１２に接続するだけの簡易な回路で構成され、トランジスタを含んでいないため、ゲート数を無駄に消費することなく、わずかな回路面積で構成できる。
【００３７】
したがって、本実施形態によれば、共通のマクロセル１０を用いて個々の半導体集積回路１を作製でき、また、レジスタ初期値設定部６内の配線を手動で切り替えることで、個々の半導体集積回路１ごとにマクロセル１０内に固有の初期データを設定できる。
【００３８】
（第２の実施形態）
以下に説明する第２の実施形態では、レジスタ初期値設定部６をレジスタ内蔵シリアル・パラレル変換回路５の内部に設けたものである。
【００３９】
図５は第２の実施形態に係る半導体集積回路１を内蔵する半導体装置２の概略構成を示すブロック図である。図５では、図１と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
【００４０】
図５の半導体集積回路１は、レジスタ内蔵シリアル・パラレル変換回路５の内部にレジスタ初期値設定部６を設けた点で図１と異なっており、その他の構成は図１と同様である。
【００４１】
第１の実施形態では、レジスタ内蔵シリアル・パラレル変換回路５の全体を、自動配置配線ソフトウェアにてマクロセル１０にしたが、第２の実施形態では、シリアル・パラレル変換回路５内のレジスタ初期値設定部６を自動配置配線の禁止領域に設定した上で、残りの回路部分を自動配置配線ソフトウェアにてマクロセル１０を生成する。
【００４２】
より具体的には、シリアル・パラレル変換回路５内のレジスタ初期値設定部６については、入出力端子だけを規定して内部配線を行わないスタンダードセル１１を予めライブラリに登録しておく。そして、このスタンダードセル１１と、シリアル・パラレル変換回路５を構成するための他のスタンダードセル１１とを組み合わせてマクロセル１０を生成する。その際、レジスタ初期値設定部６のスタンダードセル１１の内部を自動配置配線の禁止領域に設定し、レジスタ部７からの配線パターン（初期データ配線部）１２を除いて、マクロセル１０内のいかなる配線もレジスタ初期値設定部６のスタンダードセル１１内に配置されないようにする。
【００４３】
図６は第２の実施形態におけるレジスタ内蔵シリアル・パラレル変換回路５に対応するマクロセル１０を示す図である。図６の例では、マクロセル１０のほぼ中央部にレジスタ初期値設定部６を設けているが、マクロセル１０内のレジスタ初期値設定部６の配置領域は任意である。
【００４４】
自動配置配線ソフトウェアで生成されたマクロセル１０は、Ｄ−Ｆ／Ｆ（ＤＦＦ１〜ＤＦＦ４）のセット端子ＳＤとリセット端子ＣＤからレジスタ初期値設定部６に延びる配線パターン（初期データ配線部）１２を有する。レジスタ初期値設定部６の内部には、電源線とパワーオンリセット線とが延在されている。したがって、第１の実施形態と同様に、レジスタ初期値設定部６内で、各セット端子ＳＤと各リセット端子ＣＤに、電源線またはパワーオンリセット線を手動で接続することにより、個々の半導体集積回路１ごとに、それぞれ異なる初期データが保持されたレジスタ内蔵シリアル・パラレル変換回路５を生成できる。
【００４５】
このように、第２の実施形態では、レジスタ内蔵シリアル・パラレル変換回路５の内部にレジスタ初期値設定部６を設ける場合には、レジスタ初期値設定部６の領域を自動配置配線禁止領域に設定した上で、レジスタ内蔵シリアル・パラレル変換回路５の全体を、自動配置配線ソフトウェアにてマクロセル１０にする。このマクロセル１０は、個々の半導体集積回路１に固有の初期データを保持していないため、すべての半導体集積回路１に共通に用いることができる。より具体的には、レジスタ初期値設定部６の内部配線を手動で設定することで、同じマクロセル１０を使いながらも、個々の半導体集積回路１ごとに異なる初期データを保持したレジスタ内蔵シリアル・パラレル変換回路５を生成できる。
【００４６】
（第３の実施形態）
第１および第２の実施形態では、レジスタ内蔵シリアル・パラレル変換回路５内のレジスタ部７に、セット端子ＳＤとリセット端子ＣＤ付きのＤ−Ｆ／Ｆを設ける例を示したが、レジスタ部７に所定の初期値を設定した後に、レジスタ部７内で所定の論理演算を行う場合もありうる。すなわち、レジスタ部７は、レジスタ初期値設定部６で設定した値をそのまま保持し続ける場合だけでなく、レジスタ初期値設定部６で設定した値を事後的に変更する場合がありうる。以下に説明する第３および第４の実施形態は、レジスタ初期値設定部６がレジスタ部７に設定した値を用いて、レジスタ部７で所定の論理演算を行うものである。
【００４７】
図７は第３の実施形態に係る半導体集積回路１を内蔵する半導体装置２の概略構成を示すブロック図である。図７では図１と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
【００４８】
図７の半導体集積回路１は、レジスタ内蔵シリアル・パラレル変換回路５内のレジスタ部７の内部構成が図１とは異なる。図７では、レジスタ部７の内部構成を具体的には図示していないが、レジスタ初期値設定部６にて設定された初期値を利用して所定の論理演算を行う。したがって、レジスタ部７の内部には、論理ゲートが設けられるが、この他に必要に応じてフリップフロップを設けてもよい。
【００４９】
レジスタ初期値設定部６は、レジスタ内蔵シリアル・パラレル変換回路５とは別個に設けられており、その内部には、電源線Ｖdd_1と接地線が延在されている。レジスタ初期値設定部６は、レジスタ部７に入力する初期値信号群１３を構成する各初期値信号線を、電源線Ｖdd_1または接地線に接続する。これにより、初期値信号群１３を構成する各初期値信号は、電源電位か接地電位に設定される。
【００５０】
図８は第３の実施形態におけるレジスタ内蔵シリアル・パラレル変換回路５に対応するマクロセル１０を示す図である。図示のように、レジスタ初期値設定部６は、マクロセル１０の近傍に配置される。レジスタ初期値設定部６は、マクロセル１０内のレジスタ部７の入力信号の数と同数の初期値信号群１３を有する。
【００５１】
このように、第３の実施形態では、レジスタ内蔵シリアル・パラレル変換回路５内のレジスタ部７に設定する初期化信号群を生成するレジスタ初期値設定部６を、レジスタ内蔵シリアル・パラレル変換回路５とは別個に設けて、レジスタ内蔵シリアル・パラレル変換回路５を自動配置配線ソフトウェアにてマクロセル１０で生成するため、生成したマクロセル１０を各半導体集積回路１で利用できる。また、レジスタ初期値設定部６の内部結線は手動で行うため、個々の半導体集積回路１ごとに、レジスタ内蔵シリアル・パラレル変換回路５内のレジスタ部７に任意の初期値を設定できる。
【００５２】
（第４の実施形態）
以下に説明する第４の実施形態では、第３の実施形態と異なり、レジスタ初期値設定部６をレジスタ内蔵シリアル・パラレル変換回路５の内部に設けるものである。
【００５３】
図９は第４の実施形態に係る半導体集積回路１を内蔵する半導体装置２の概略構成を示すブロック図である。図９では図７と共通する構成部分には同一符号を付しており、以下では図７との相違点を中心に説明する。
【００５４】
図９のレジスタ内蔵シリアル・パラレル変換回路５は、その内部にレジスタ初期値設定部６を有する。レジスタ初期値設定部６は、自動配置配線の禁止領域に設定されている。したがって、レジスタ内蔵シリアル・パラレル変換回路５を自動配置配線ソフトウェアで自動配置配線して、マクロセル１０を生成したときに、そのマクロセル１０では、レジスタ初期値設定部６の内部の配線は行われない。
【００５５】
図１０は第４の実施形態におけるレジスタ内蔵シリアル・パラレル変換回路５に対応するマクロセル１０を示す図である。マクロセル１０の略中央部に、レジスタ初期値設定部６の領域が配置される。このレジスタ初期値設定部６には、電源線と接地線が延在されており、レジスタ内蔵シリアル・パラレル変換回路５内のレジスタ部７の入力信号に接続される初期値信号群１３を構成する各初期値信号線を電源線Ｖdd_1か接地線に手動で接続することにより、レジスタ部７に任意の初期値を設定することができる。
【００５６】
このように、第４の実施形態では、レジスタ内蔵シリアル・パラレル変換回路５の内部にレジスタ初期値設定部６を設ける場合でも、このレジスタ初期値設定部６の領域を自動配置配線禁止領域に設定した上で、自動配置配線ソフトウェアにて自動配置配線を行ってマクロセル１０を生成すれば、このマクロセル１０を個々の半導体集積回路１で共通して用いることができる。
【００５７】
（第５の実施形態）
第１〜第４の実施形態で説明した半導体集積回路１を内蔵する半導体装置２は必ずしも１個だけで用いられるとは限らず、複数の半導体装置２を共通のシリアルバスに接続してもよい。
【００５８】
図１１は第５の実施形態に係る無線通信装置の高周波ブロック２１の概略構成を示すブロック図である。図１１の無線通信装置の高周波ブロック２１は、共通のシリアルバス２２に接続された複数の高周波ＩＣ２３と、同じくシリアルバス２２に接続された制御ＩＣ２４とを備えている。複数の高周波ＩＣ２３のそれぞれは、第１〜第４の実施形態のいずれかで説明した半導体装置２で構成されている。それぞれの高周波ＩＣ２３は、それらが高周波スイッチである場合には、複数個のＲＦ信号端子の選択が可能である。制御ＩＣ２４は、シリアルバス２２の他に、電源電位Ｖdd_1とクロック信号ＣＫを各高周波ＩＣ３に供給する。各高周波ＩＣ２３は、シリアルデータDataをパラレルデータに変換して、そのパラレルデータの論理に基づいて、それらが高周波スイッチである場合には複数個のＲＦ信号端子のいずれかを選択する。
【００５９】
高周波ＩＣ２３の数を増やすごとに、切替可能なＲＦ信号端子の数が増えるため、図１１の構成によれば、マルチモードおよびマルチバンド化に容易に対応できる。
【００６０】
また、上述したように、個々の高周波ＩＣ２３は、共通して用いられるマクロセル１０を内蔵しており、高周波ＩＣ２３の設計コストおよび製造コストを削減できる。
【００６１】
本発明の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本発明の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【符号の説明】
【００６２】
１  半導体集積回路（スイッチ制御回路）、２  半導体装置、３  高周波回路、４  パワーオンリセット回路、５  レジスタ内蔵シリアル・パラレル変換回路、６  レジスタ初期値設定部、７  レジスタ部、８  シリアル・パラレル変換部、１０  マクロセル、１１  スタンダードセル、１２  配線パターン（データ配線部）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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