(57)【要約】【課題】  より効率的にＥＳＤサージ電流を流すことができるＥＳＤ保護回路を備える半導体集積回路を提供する。【解決手段】  半導体集積回路１００は、クランプＭＯＳトランジスタ３０と、第１トリガー回路部１０と、第２トリガー回路部２０と、内部回路２とを備える。第１トリガー回路部１０は、出力端がクランプＭＯＳ３０のゲートに接続され、クランプＭＯＳトランジスタ３０内のサージ電流のチャネル経路を開閉制御する。そして、第２トリガー回路部２０は、出力端がクランプＭＯＳ３０のウエルに接続され、クランプＭＯＳトランジスタ３０内のサージ電流のバイポーラ経路を開閉制御する。【選択図】  図１
2013055102.tif 000002
【特許請求の範囲】
【請求項１】
電源配線及びグランド配線にそれぞれ接続されるドレイン及びソースを有し、該ドレイン及び該ソース間のチャネル経路及びバイポーラ経路にサージ電流を流すクランプＭＯＳトランジスタと、
前記電源配線及び前記グランド配線間に設けられ、出力端が前記クランプＭＯＳトランジスタのゲートに接続され、かつ、前記クランプＭＯＳトランジスタ内の前記チャネル経路を開閉制御する第１トリガー回路部と、
前記電源配線及び前記グランド配線間に設けられ、出力端が前記クランプＭＯＳトランジスタのウエルに接続され、かつ、前記クランプＭＯＳトランジスタ内の前記バイポーラ経路を開閉制御する第２トリガー回路部と、
前記電源配線及び前記グランド配線に接続された内部回路と
を備える半導体集積回路。
【請求項２】
前記第１トリガー回路部は、第１抵抗素子、第１容量素子及び第１インバータ回路を有し、前記第１抵抗素子及び前記第１容量素子が直列接続され、前記第１インバータ回路の入力端が前記第１抵抗素子及び前記第１容量素子間の接続点に接続され、かつ、前記第１インバータ回路の出力端が前記クランプＭＯＳトランジスタのゲートに接続されており、
前記第２トリガー回路部は、第２抵抗素子、第２容量素子及び第２インバータ回路を有し、前記第２抵抗素子及び前記第２容量素子が直列接続され、前記第２インバータ回路の入力端が前記第２抵抗素子及び前記第２容量素子間の接続点に接続され、かつ、前記第２インバータ回路の出力端が前記クランプＭＯＳトランジスタのウエルに接続されている
請求項１に記載の半導体集積回路。
【請求項３】
前記第１抵抗素子及び前記第２抵抗素子の少なくとも一方が、ＭＯＳトランジスタである
請求項２に記載の半導体集積回路。
【請求項４】
前記第１抵抗素子及び前記第２抵抗素子の少なくとも一方が、抵抗値一定の抵抗素子である
請求項２に記載の半導体集積回路。
【請求項５】
前記第１抵抗素子及び前記第２抵抗素子の一方が、ＭＯＳトランジスタであり、他方が抵抗値一定の抵抗素子である
請求項３に記載の半導体集積回路。
【請求項６】
前記第１インバータ回路及び前記第２インバータ回路の少なくとも一方が、奇数個のＣＭＯＳイメージインバータを有し、該奇数個のＣＭＯＳインバータが、多段接続されている
請求項１に記載の半導体集積回路。
【請求項７】
前記クランプＭＯＳトランジスタの前記チャネル経路が前記バイポーラ経路より先に開放状態となり、前記チャネル経路が閉じる前に前記バイポーラ経路が開放状態となる
請求項１に記載の半導体集積回路。
【請求項８】
電源配線及びグランド配線にそれぞれ接続されるドレイン及びソースを有し、該ドレイン及び該ソース間のチャネル経路及びバイポーラ経路にサージ電流を流すクランプＭＯＳトランジスタと、
前記電源配線及び前記グランド配線間に設けられ、出力端が前記クランプＭＯＳトランジスタのゲートに接続され、かつ、前記クランプＭＯＳトランジスタ内の前記チャネル経路を開閉制御する第１トリガー回路部と、
前記電源配線及び前記グランド配線間に設けられ、出力端が前記クランプＭＯＳトランジスタのウエルに接続され、かつ、前記クランプＭＯＳトランジスタ内の前記バイポーラ経路を開閉制御する第２トリガー回路部と
を備える保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体集積回路の静電破壊を防止するための保護回路、及び、それを備える半導体集積回路に関する。
【背景技術】
【０００２】
従来、半導体集積回路には、その内部回路の静電破壊を防止するために、ＥＳＤ（Electro Static Discharge）保護回路が設けられる。そして、ＥＳＤ保護回路としては、一般に、ＲＣトリガー型のパワークランプＭＯＳ（Metal Oxide Semiconductor）回路が用いられる（例えば、特許文献１参照）。
【０００３】
このタイプのＥＳＤ保護回路は、通常、電源配線及びグランド配線間に設けられた抵抗素子及び容量素子のＲＣ直列回路と、入力端が抵抗素子及び容量素子間の接続点に接続されたＣＭＯＳ（Complementary MOS）インバータとを備える。さらに、ＥＳＤ保護回路は、キャリアの導電型がＮ型（Ｎチャネル）のＭＯＳＦＥＴ（MOS Field Effect Transistor）で構成されたクランプＭＯＳトランジスタを備える。クランプＭＯＳトランジスタのゲートはＣＭＯＳインバータの出力端に接続され、クランプＭＯＳトランジスタのドレイン及びソースはそれぞれ電源配線及びグランド配線に接続される。
【０００４】
上記構成のＥＳＤ保護回路において、ＥＳＤサージ（高電圧パルス）がＥＳＤ保護回路に入ると、その瞬間、抵抗素子及び容量素子のＲＣ直列回路に貫通電流が流れ、ＣＭＯＳインバータの入力端の電圧レベルがＨｉｇｈレベルからＬｏｗレベルに変化する。これにより、ＣＭＯＳインバータからクランプＭＯＳトランジスタのゲートにＨｉｇｈレベルの信号（電圧）が印加され、クランプＭＯＳトランジスタがＯＮ状態となる。この結果、クランプＭＯＳトランジスタのドレイン・ソース間のチャネルにＥＳＤサージ電流が流れ、内部回路を保護することができる。なお、上記構成のＥＳＤ保護回路において、ＥＳＤ発生時にクランプＭＯＳトランジスタがＯＮ状態になる期間（ＥＳＤサージ電流の通電時間）は、ＲＣ直列回路の時定数（ＲＣ）により決まる。
【０００５】
また、従来、ＣＭＯＳインバータの出力信号をクランプＭＯＳトランジスタのゲートだけでなく、ウエル（ボディ）にも供給する構造のＥＳＤ保護回路も提案されている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−１４９２９号公報
【特許文献２】特開２００６−１２１００７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述のように、従来、半導体集積回路では、様々な構成のＥＳＤ保護回路が提案されている。しかしながら、この技術分野では、さらに効率良くＥＳＤサージ電流を流すことが可能なＥＳＤ保護回路の開発が望まれている。
【０００８】
本開示は、上記要望に応えるためになされたものであり、本開示の目的は、より効率的にＥＳＤサージ電流を流すことができるＥＳＤ保護回路、及び、それを備える半導体集積回路を提供することである。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本開示の半導体集積回路は、クランプＭＯＳトランジスタと、第１トリガー回路部と、第２トリガー回路部と、内部回路とを備える構成とし、各部の機能及び構成を次のようにする。クランプＭＯＳトランジスタは、電源配線及びグランド配線にそれぞれ接続されるドレイン及びソースを有し、ドレイン及びソース間のチャネル経路及びバイポーラ経路にサージ電流を流す。第１トリガー回路部は、電源配線及びグランド配線間に設けられ、出力端がクランプＭＯＳトランジスタのゲートに接続され、かつ、クランプＭＯＳトランジスタ内のチャネル経路を開閉制御する。第２トリガー回路部は、電源配線及びグランド配線間に設けられ、出力端がクランプＭＯＳトランジスタのウエルに接続され、かつ、クランプＭＯＳトランジスタ内のバイポーラ経路を開閉制御する。そして、内部回路は、電源配線及びグランド配線に接続される。
【００１０】
また、本開示の保護回路は、上記本開示の半導体集積回路のクランプＭＯＳトランジスタ、第１トリガー回路部及び第２トリガー回路部を備える構成とする。
【発明の効果】
【００１１】
上述のように、本開示の半導体集積回路及び保護回路では、クランプＭＯＳトランジスタ内のサージ電流の経路としてチャネル経路及びバイポーラ経路の２つの経路を用いる。そして、本開示では、２つの電流経路の開閉動作を、それぞれ対応する２つのトリガー回路部（第１トリガー回路部及び第２トリガー回路部）で別個に制御する。本開示によれば、この構成により、より効率的にＥＳＤサージ電流を保護回路に流すことができる。
【図面の簡単な説明】
【００１２】
【図１】本開示の一実施形態に係る半導体集積回路の概略回路構成図である。
【図２】本開示の一実施形態に係る半導体集積回路で用いるクランプＭＯＳトランジスタの概略断面図である。
【図３】本開示の一実施形態に係る半導体集積回路の動作を説明するための図である。
【図４】本開示の一実施形態に係る半導体集積回路の動作を説明するための図である。
【図５】本開示の一実施形態に係る半導体集積回路の動作を説明するための図である。
【図６】比較例の半導体集積回路の概略回路構成図である。
【図７】比較例の半導体集積回路の動作を説明するための図である。
【図８】変形例１の半導体集積回路の概略回路構成図である。
【発明を実施するための形態】
【００１３】
以下に、本開示の一実施形態に係るＥＳＤ保護回路、及び、それを備える半導体集積回路の一例を、図面を参照しながら下記の順で説明する。ただし、本開示は下記の例に限定されない。
１．半導体集積回路及びＥＳＤ保護回路の構成例
２．ＥＳＤ保護回路の動作例
３．各種変形例
【００１４】
＜１．半導体集積回路及びＥＳＤ保護回路の構成例＞
［半導体集積回路の構成］
図１に、本開示の一実施形態に係る半導体集積回路の概略回路構成を示す。なお、図１は、ＥＳＤが発生していない状態（スタンバイ状態）における半導体集積回路１００の各部の様子を示す図であり、図１中の各部の入出力端及び回路内の接続点に記載の「Ｈ」及び「Ｌ」は、それぞれ、Ｈｉｇｈレベル及びＬｏｗレベルの電圧レベルを示す。
【００１５】
半導体集積回路１００は、ＥＳＤ保護回路１（保護回路）と、内部回路２と、電源配線３と、グランド配線４とを備える。なお、本実施形態では、電源配線３に電源電圧Ｖｄｄに供給され、かつ、グランド配線４がグランド端子に接続されている例を説明する。
【００１６】
ＥＳＤ保護回路１は、半導体集積回路１００にＥＳＤサージが入った場合に、ＥＳＤサージ電流ＩＥＳＤ（サージ電流）をその内部に流して、ＥＳＤによる内部回路２の破壊を防止するための回路である。なお、ＥＳＤ保護回路１の内部構成については、後で詳述する。
【００１７】
内部回路２は、ＥＳＤ保護回路１を介して、電源配線３及びグランド配線４に接続される。内部回路２は、例えば論理ＬＳＩ（Large Scale Integration）やメモリＬＳＩなどの回路で構成され、各種演算処理を行う。
【００１８】
なお、本実施形態では、半導体集積回路１００が電源配線３及びグランド配線４を含む例を示すが、本開示はこれに限定されない。半導体集積回路１００を例えば所定の電子機器等に搭載する際に、ＥＳＤ保護回路１（後述の各ＲＣトリガー回路部及びクランプＭＯＳ）及び内部回路２が、外部に設けられた電源配線及びグランド配線に接続される構成にしてもよい。すなわち、本実施形態では、半導体集積回路１００が電源配線３及びグランド配線４を含まない構成であってもよい。
【００１９】
［ＥＳＤ保護回路の構成］
ＥＳＤ保護回路１は、図１に示すように、第１ＲＣトリガー回路部１０（第１トリガー回路部）と、第２ＲＣトリガー回路部２０（第２トリガー回路部）と、クランプＭＯＳトランジスタ３０（以下、単にクランプＭＯＳという）とを備える。
【００２０】
第１ＲＣトリガー回路部１０は、第１抵抗素子１２及び第１容量素子１３を直列接続して構成した第１ＲＣ直列回路１１と、第１ＣＭＯＳインバータ１４（第１インバータ回路）とを有する。
【００２１】
第１ＲＣ直列回路１１は、電源配線３及びグランド配線４間に設けられ、第１ＲＣ直列回路１１の第１抵抗素子１２側の端部が電源配線３に接続され、第１ＲＣ直列回路１１の第１容量素子１３側の端部がグランド配線４に接続される。また、第１ＣＭＯＳインバータ１４の入力端は、第１抵抗素子１２及び第１容量素子１３間の接続点（ノード）に接続される。そして、第１ＣＭＯＳインバータ１４の出力端は、クランプＭＯＳ３０のゲート、及び、第２ＲＣトリガー回路部２０内の後述の第２抵抗素子２２のゲートに接続される。
【００２２】
第１抵抗素子１２は、例えば、ポリシリコン等の材料で形成された抵抗素子や、ＭＯＳＦＥＴ（抵抗変化デバイス）などで構成することができる。本実施形態では、第１抵抗素子１２を例えばポリシリコンで形成された抵抗素子、すなわち、ＥＳＤ発生の有無に関係なく抵抗値（Ｒ１）が一定の抵抗素子で構成する。なお、ポリシリコンで形成された抵抗素子としては、例えば、ポリシリコンで形成された、ＭＯＳＦＥＴのゲート電極を用いてもよい。
【００２３】
第１容量素子１３は、バイアス依存性の小さい容量素子で構成される。例えば、第１容量素子１３を、ＭＯＳトランジスタ（例えばアキュムレーション型のＭＯＳトランジスタ）のゲート絶縁膜をキャパシタとして用いた容量素子や、配線層間の絶縁膜をキャパシタとして用いた容量素子などで構成することができる。
【００２４】
なお、本実施形態では、例えば用途や想定される放電現象などを考慮して、第１ＲＣ直列回路１１の時定数（第１時定数：Ｔ１＝Ｒ１Ｃ１）が所望の値となるように、第１抵抗素子１２の抵抗値Ｒ１及び第１容量素子１３の容量値Ｃ１を適宜設定する。具体的には、第１抵抗素子１２の抵抗値Ｒ１は、例えば約１０００Ω〜１０ＭΩの範囲で適宜設定することができる。また、第１容量素子１３の容量値Ｃ１は、例えば約１ｐＦ〜１０ｐＦの範囲で適宜設定することができる。
【００２５】
第１ＣＭＯＳインバータ１４は、第１抵抗素子１２及び第１容量素子１３間の接続点の電位（電圧信号）を反転し、該反転した電位を、クランプＭＯＳ３０のゲート、及び、第２ＲＣトリガー回路部２０内の後述の第２抵抗素子２２のゲートに印加する。
【００２６】
第２ＲＣトリガー回路部２０は、第２抵抗素子２２及び第２容量素子２３を直列接続して構成した第２ＲＣ直列回路２１と、第２ＣＭＯＳインバータ２４（第２インバータ回路）とを有する。
【００２７】
第２ＲＣ直列回路２１は、電源配線３及びグランド配線４間に設けられ、第２ＲＣ直列回路２１の第２抵抗素子２２側の端部が電源配線３に接続され、第２ＲＣ直列回路２１の第２容量素子２３側の端部がグランド配線４に接続される。また、第２ＣＭＯＳインバータ２４の入力端は、第２抵抗素子２２及び第２容量素子２３間の接続点（ノード）に接続され、第２ＣＭＯＳインバータ２４の出力端は、クランプＭＯＳ３０のウエルに接続される。
【００２８】
第２抵抗素子２２は、第１抵抗素子１２と同様に、例えば、ポリシリコン等の材料で形成された抵抗素子や、ＭＯＳＦＥＴなどで構成することができる。本実施形態では、第２抵抗素子２２をキャリアの導電型がＰ型のＭＯＳＦＥＴ（スイッチング素子）で構成する。すなわち、本実施形態では、第２抵抗素子２２がＯＮ状態にあるとき（スタンバイ状態時）の抵抗値と、第２抵抗素子２２がＯＦＦ状態であるとき（ＥＳＤ発生時）の抵抗値（Ｒ２）とが互いに異なる抵抗変化デバイスで第２抵抗素子２２を構成する。
【００２９】
第２容量素子２３は、第１容量素子１３と同様に、例えば、ＭＯＳトランジスタのゲート絶縁膜をキャパシタとして用いた容量素子や、配線層間の絶縁膜を用いた容量素子などで構成することができる。
【００３０】
なお、本実施形態では、例えば用途や想定される放電現象などを考慮して、ＥＳＤ発生時の第２ＲＣ直列回路２１の時定数（第２時定数：Ｔ２＝Ｒ２Ｃ２）が所望の値となるように、第２抵抗素子２２の抵抗値Ｒ２及び第２容量素子２３の容量値Ｃ２を適宜設定する。具体的には、ＥＳＤ発生時の第２抵抗素子２２の抵抗値Ｒ２は、例えば約１０００Ω〜１０ＭΩの範囲で適宜設定することができる。また、第２容量素子２３の容量値Ｃ２は、例えば約１ｐＦ〜１０ｐＦの範囲で適宜設定することができる。
【００３１】
第２ＣＭＯＳインバータ２４は、第２抵抗素子２２及び第２容量素子２３間の接続点の電位（電圧信号）を反転し、該反転した電位をクランプＭＯＳ３０のウエルに印加する。
【００３２】
クランプＭＯＳ３０は、ＮチャネルのＭＯＳＦＥＴで構成される。図２に、クランプＭＯＳ３０の概略断面図を示す。
【００３３】
クランプＭＯＳ３０は、基板（不図示）の所定領域に形成されたウエル３１と、ウエル３１の一方の表面に埋め込むようにして設けられたドレイン３２及びソース３３とを備える。なお、ウエル３１は、キャリアの導電型がＰ型の不純物層で構成され、ドレイン３２及びソース３３はともに、キャリアの導電型がＮ型の不純物層で構成される。また、クランプＭＯＳ３０は、ウエル３１のドレイン３２及びソース３３間の領域の表面上に形成されたゲート３４を備える。なお、ゲート３４は、例えばポリシリコン等の導電性材料で形成される。さらに、クランプＭＯＳ３０は、ソース３３のドレイン３２側とは反対側に設けられた素子分離部３５と、ゲート３４の側面に設けられたゲート側壁３６（酸化膜）とを備える。
【００３４】
上記構成のクランプＭＯＳ３０は、電源配線３及びグランド配線４間に設けられる。そして、クランプＭＯＳ３０のドレイン端子Ｄは、電源配線３に接続され、ソース端子Ｓはグランド配線４に接続される。なお、クランプＭＯＳ３０のゲート端子Ｇは、第１ＣＭＯＳインバータ１４の出力端に接続され、ウエル端子Ｗは、第２ＣＭＯＳインバータ２４の出力端に接続される。
【００３５】
本実施形態のＥＳＤ保護回路１では、クランプＭＯＳ３０内のＥＳＤサージ電流の電流経路として、図２に示すように、２つの電流経路４１，４２を用いる。第１の電流経路４１は、クランプＭＯＳ３０のゲート３４をＯＮ状態にしたときにゲート３４直下のウエル領域に形成されるドレイン・ソース間のチャネル（以下、チャネル経路４１という）である。また、第２の電流経路４２は、クランプＭＯＳ３０の基板の深い部分に構成されるドレイン・ウエル・ソース間（ＮＰＮ接合）のバイポーラトランジスタの電流経路（以下、バイポーラ経路４２という）である。
【００３６】
クランプＭＯＳ３０のチャネル経路４１の開閉制御（オンオフ制御）は、第１ＲＣトリガー回路部１０の第１ＣＭＯＳインバータ１４の出力信号（出力電圧）により行われる。そして、チャネル経路４１にＥＳＤサージ電流が流れる期間（チャネル経路４１の開放時間）は、第１ＲＣ直列回路１１の第１時定数Ｔ１（＝Ｒ１Ｃ１）で決定される。
【００３７】
一方、クランプＭＯＳ３０のバイポーラ経路４２の開閉制御（オンオフ制御）は、第２ＲＣトリガー回路部２０の第２ＣＭＯＳインバータ２４の出力信号（出力電圧）により行われる。そして、バイポーラ経路４２にＥＳＤサージ電流が流れる期間（バイポーラ経路４２の開放時間）は、第２ＲＣ直列回路２１の第２時定数Ｔ２（＝Ｒ２Ｃ２）で決定される。
【００３８】
例えば、各抵抗素子の抵抗値Ｒを１０ＭΩとし、各容量素子の容量値Ｃを１０ｐＦとした場合には、各ＲＣ直列回路の時定数Ｔは、Ｔ＝Ｒ×Ｃ＝１０ＭΩ×１０ｐＦ＝１μｓｅｃとなり、各電流経路の開放時間は約１μｓｅｃとなる。
【００３９】
＜２．ＥＳＤ保護回路の動作＞
次に、本実施形態のＥＳＤ保護回路１の動作を、図１、３及び４を参照しながら説明する。なお、図３は、半導体集積回路１００にＥＳＤサージが入った際のＥＳＤ保護回路１の各部の動作（各部の入出力端及び接続点の電位レベル）の様子を示す図である。また、図４は、ＥＳＤ発生時にクランプＭＯＳ３０内に流れるＥＳＤサージ電流の様子を示す図である。
【００４０】
まず、半導体集積回路１００がスタンバイ状態にあるときには、図１に示すように、第１ＲＣトリガー回路部１０及び第２ＲＣトリガー回路部２０の出力信号はともに、Ｌｏｗレベルの電圧信号となる。この場合、クランプＭＯＳ３０のゲート及びウエルにはともにＬｏｗレベルの電圧信号が入力されるので、クランプＭＯＳ３０のチャネル経路４１及びバイポーラ経路４２（ウエル経路）の両方が閉じた状態（ＯＦＦ状態）となる。なお、この場合、クランプＭＯＳ３０にはオフリーク電流のみが流れる。
【００４１】
一方、ＥＳＤ保護回路１にＥＳＤサージが入ると、その瞬間（非常に短い期間）、第１ＲＣ直列回路１１に貫通電流（過渡電流）が流れ、第１抵抗素子１２及び第１容量素子１３間の接続点の電位がグランド電位に近づく。すなわち、第１抵抗素子１２及び第１容量素子１３間の接続点の電位（第１ＣＭＯＳインバータ１４の入力端の電位）がＨｉｇｈレベルからＬｏｗレベルに変わる。
【００４２】
この結果、図３に示すように、第１ＣＭＯＳインバータ１４からクランプＭＯＳ３０のゲート及び第２抵抗素子２２のゲートに、Ｈｉｇｈレベルの電圧信号が出力される。これにより、第２ＲＣトリガー回路部２０内の第２抵抗素子２２がＯＦＦ状態となる。この場合、第２抵抗素子２２は、所定の抵抗値Ｒ２の抵抗素子として作用する。
【００４３】
また、この際、第１ＲＣトリガー回路部１０と同様に、第２ＲＣトリガー回路部２０内の第２ＲＣ直列回路２１にも貫通電流が流れ、第２抵抗素子２２及び第２容量素子２３間の接続点の電位がグランド電位に近づく。すなわち、ＥＳＤ保護回路１にＥＳＤサージが入った場合には、第２抵抗素子２２及び第２容量素子２３間の接続点の電位（第２ＣＭＯＳインバータ２４の入力端の電位）もＨｉｇｈレベルからＬｏｗレベルに変わる。この結果、図３に示すように、第２ＣＭＯＳインバータ２４からクランプＭＯＳ３０のウエルに、Ｈｉｇｈレベルの電圧信号が出力される。
【００４４】
上述のように、ＥＳＤ保護回路１にＥＳＤサージが入った場合には、クランプＭＯＳ３０のゲート及びウエルにＨｉｇｈレベルの電圧信号が入力され、両者ともＯＮ状態となる。この結果、電源配線３からクランプＭＯＳ３０を介してグランド配線４にＥＳＤサージ電流ＩＥＳＤが流れる（図３中の太破線矢印参照）。なお、この際、クランプＭＯＳ３０のゲート及びウエルの両方がＯＮ状態となるので、ＥＳＤサージ電流ＩＥＳＤは、クランプＭＯＳ３０内のチャネル経路４１及びバイポーラ経路４２に分岐して流れる。
【００４５】
ただし、クランプＭＯＳ３０のチャネル経路４１の開放動作（以下、チャネル動作という）は、ＥＳＤサージに対して高速応答性を有するので、クランプＭＯＳ３０のチャネル動作は、ＥＳＤ発生後、瞬時に行われる。それゆえ、ＥＳＤ保護回路１にＥＳＤサージが入った場合、クランプＭＯＳ３０のチャネル経路４１には、ＥＳＤサージ電流Ｉｄｓ（図４中の白抜き矢印）が瞬時に流れる。
【００４６】
一方、クランプＭＯＳ３０のウエル３１に形成されるバイポーラトランジスタの構成は、負荷容量素子と同様であるので、ＥＳＤサージに対するバイポーラ経路４２の開放動作（以下、ウエル動作という）の応答性は低い。さらに、第２ＲＣトリガー回路部２０は、第１ＲＣトリガー回路部１０の出力信号に基づいて動作するので、第１ＲＣトリガー回路部１０での信号の遅延量に対応する時間だけ、第２ＲＣトリガー回路部２０の動作は、第１ＲＣトリガー回路部１０の動作より遅れる。それゆえ、バイポーラ経路４２が実際に開放状態となるまで（ＥＳＤサージ電流Ｉｂｉ（図４中の太実線矢印）が実際に流れるまで）には、時間がかかる。すなわち、本実施形態のＥＳＤ保護回路１では、ＥＳＤサージが入った時にはクランプＭＯＳ３０のウエルもＯＮ状態となるが、バイポーラ経路４２が実際に開放状態となる時刻は、チャネル経路４１のそれより遅れる。
【００４７】
図５に、クランプＭＯＳ３０のチャネル動作及びウエル動作の様子を示す。なお、図５は、ＥＳＤの発生時（時刻ｔ０）から各電流経路に流れるＥＳＤサージ電流の時間変化を模式的に示したものであり、横軸は時間ｔであり、縦軸はＥＳＤサージ電流ＩＥＳＤである。また、図５に示す例では、チャネル経路４１が閉じる時刻（ｔ２）より少し前（時刻ｔ１）にバイポーラ経路４２が実質的に開放状態になるように、各ＲＣトリガー回路部内の抵抗素子の抵抗値及び容量素子の容量値が適宜設定されているものとする。このような構成にすることにより、クランプＭＯＳ３０のチャネル動作とウエル動作との間に、ＥＳＤサージ電流ＩＥＳＤの非導通期間が発生することを防止することができる。
【００４８】
本実施形態のＥＳＤ保護回路１では、ＥＳＤが発生すると、まず、高速応答性を有するチャネル経路４１が開き、ＥＳＤサージ電流Ｉｄｓ（図５中の実線で示す特性）がチャネル経路４１に流れる。その後、第１抵抗素子１２及び第１容量素子１３で構成された第１ＲＣ直列回路１１の第１時定数Ｔ１（＝Ｒ１Ｃ１）に対応する期間（図５中の時刻ｔ０〜ｔ２の間）、ＥＳＤサージ電流Ｉｄｓがチャネル経路４１に流れる。
【００４９】
一方、応答性の低いバイポーラ経路４２は、ＥＳＤが発生した時刻ｔ０から所定時間遅れて（時刻ｔ１）、実質的に開放状態となり、ＥＳＤサージ電流Ｉｂｉ（図中の破線で示す特性）がバイポーラ経路４２に流れる。その後、第２抵抗素子２２及び第２容量素子２３で構成された第２ＲＣ直列回路２１の第２時定数Ｔ２＝Ｒ２Ｃ２に対応する期間（図５中の時刻ｔ１〜ｔ３の間）、ＥＳＤサージ電流Ｉｂｉがバイポーラ経路４２に流れる。
【００５０】
すなわち、本実施形態のＥＳＤ保護回路１では、ＥＳＤの発生時（時刻ｔ０）からウエル動作が立ち上がる時刻ｔ１までの期間には、ＥＳＤサージ電流ＩＥＳＤは、主に、チャネル経路４１に流れる。そして、時刻ｔ１後には、ＥＳＤサージ電流ＩＥＳＤは、主に、バイポーラ経路４２に流れる。また、時刻ｔ１からチャネル経路４１が閉じる時刻ｔ２までの期間には、ＥＳＤサージ電流ＩＥＳＤは、チャネル経路４１及びバイポーラ経路４２の両方に分岐して流れる。
【００５１】
なお、チャネル経路４１が閉じる時刻ｔ２と、バイポーラ経路４２が実質的に開く時刻ｔ１との関係は、図５に示す例に限定されず、例えば用途や想定される放電現象などを考慮して、適宜設定される。例えば、第１ＲＣ直列回路１１の第１時定数Ｔ１を大きくして、ＥＳＤサージ電流ＩＥＳＤがチャネル経路４１及びバイポーラ経路４２の両方に同時に流れる時間帯を増やしてもよい。
【００５２】
［比較例］
ここで、上記実施形態と比較するために、例えば、上記特許文献１等で提案されているような従来のＥＳＤ保護回路の一般的な構成例（比較例）について説明する。
【００５３】
図６に、比較例の半導体集積回路の概略回路構成を示す。なお、図６に示す比較例の半導体集積回路２００において、図１に示す上記実施形態の半導体集積回路１００と同様の構成には、同じ符号を付して示す。また、図６には、比較例の半導体集積回路２００にＥＳＤサージが入った際の各部の動作の様子を示す。
【００５４】
比較例の半導体集積回路２００は、ＥＳＤ保護回路２０１と、内部回路２と、電源電圧Ｖｄｄが供給される電源配線３と、グランド端子に接続されたグランド配線４とを備える。なお、この例の内部回路２、電源配線３及びグランド配線４は、上記実施形態の半導体集積回路１００のそれらと同様の構成であるので、ここではこれらの構成の説明を省略する。
【００５５】
比較例のＥＳＤ保護回路２０１は、ＲＣトリガー回路部２１０と、クランプＭＯＳ３０とを備える。ＲＣトリガー回路部２１０は、抵抗素子２１１及び容量素子２１２で構成されたＲＣ直列回路と、ＣＭＯＳインバータ２１３とを有する。なお、ＲＣトリガー回路部２１０は、上記実施形態の第１ＲＣトリガー回路部１０と同様に構成される。また、この例におけるクランプＭＯＳ３０は、上記実施形態の半導体集積回路１００のそれと同様の構成である。すなわち、この例のＥＳＤ保護回路２０１は、上記実施形態（図１）のＥＳＤ保護回路１において、第２ＲＣトリガー回路部２０を省略した構成となる。
【００５６】
次に、比較例のＥＳＤ保護回路２０１の動作を、図６及び７を参照しながら説明する。なお、図７は、比較例のＥＳＤ保護回路２０１にＥＳＤサージが入った時にクランプＭＯＳ３０に流れるＥＳＤサージ電流ＩＥＳＤの変化特性を示す図であり、横軸は時間ｔであり、縦軸はＥＳＤサージ電流ＩＥＳＤである。
【００５７】
所定の時刻ｔ０（図７参照）にＥＳＤサージがＥＳＤ保護回路２０１に入ると、上記実施形態と同様に、ＲＣトリガー回路部２１０内のＲＣ直列回路に貫通電流が流れ、抵抗素子２１１及び容量素子２１２間の接続点の電位がグランド電位に近づく。これにより、抵抗素子２１１及び容量素子２１２間の接続点の電位が、ＨｉｇｈレベルからＬｏｗレベルに変わり（図６参照）、ＣＭＯＳインバータ２１３からクランプＭＯＳ３０のゲートにＨｉｇｈレベルの電圧信号が出力される。
【００５８】
この結果、クランプＭＯＳ３０のゲートがＯＮ状態となり、チャネル経路が開く。そして、電源配線３からクランプＭＯＳ３０を介してグランド配線４にＥＳＤサージ電流ＩＥＳＤが流れる（図６中の太破線矢印参照）。その後（時刻ｔ０以降）、図７に示すように、抵抗素子２１１及び容量素子２１２で構成されたＲＣ直列回路の時定数Ｔ＝ＲＣに対応する期間（図７中の時刻ｔ０〜ｔ４の間）、ＥＳＤサージ電流ＩＥＳＤがクランプＭＯＳ３０内に流れる。比較例のＥＳＤ保護回路２０１では、このようにしてＥＳＤサージ電流ＩＥＳＤをクランプＭＯＳ３０のチャネル経路に流し、そのチャネル経路の開閉動作を、ＲＣトリガー回路部２１０で制御する。
【００５９】
［各種効果］
上述のように、比較例のＥＳＤ保護回路２０１では、ＥＳＤが発生した場合、クランプＭＯＳ３０のチャネル経路のみを開く。それに対して、上記実施形態のＥＳＤ保護回路１では、ＥＳＤが発生した場合、クランプＭＯＳ３０内に、２つのＥＳＤサージ電流の電流経路（チャネル経路及びバイポーラ経路）を開くことができる。
【００６０】
それゆえ、上記実施形態のＥＳＤ保護回路１では、比較例に比べて、クランプＭＯＳ３０の単位面積当たりの放電能力を向上させることができ、効率良くＥＳＤサージ電流を流すことができる。特に、ＥＳＤサージ電流の放電能力は、チャネル経路よりバイポーラ経路の方が大きいので、上記実施形態では、比較例（チャネル経路のみでＥＳＤサージ電流を流す場合）より、放電能力を格段に向上させることができる。
【００６１】
また、上記実施形態では、ＥＳＤサージ電流を分散してクランプＭＯＳ３０に流すことができるので、クランプＭＯＳ３０のサイズを小さくすることも可能である。
【００６２】
さらに、上記実施形態のＥＳＤ保護回路１（半導体集積回路１００）では、ＥＳＤサージ電流を流す２つ電流経路の開閉動作をそれぞれ対応する２つのＲＣトリガー回路部で別個に制御することができる。また、上記実施形態では、２つの電流経路の開放期間をそれぞれ対応する２つのＲＣトリガー回路部で別個に設定することができる。それゆえ、次のような利点も得られる。
【００６３】
ＥＳＤ保護回路の規格試験には様々な試験があるが、一般には、例えば、ＨＢＭ（Human Body Model）、ＭＭ（Machine Model）、ＣＤＭ（Charged Device Model）等のＥＳＤモデルを用いた規格試験が用いられる。これらの各種ＥＳＤモデルでは、時間に対するＥＳＤサージ電流波形（放電特性）が互いに異なる。
【００６４】
ＨＢＭは、ＥＳＤ発生直後にＥＳＤサージ電流が最大となり、その後、時間とともに徐々に電流値が減少するＥＳＤサージ電流波形を有するＥＳＤモデルであり、比較的長期間、放電現象（ＥＳＤサージ電流が流れる現象）が継続するＥＳＤモデルである。具体的には、ＨＢＭは、放電現象が約１μｓｅｃ程度継続するＥＳＤモデルである。それに対して、ＣＤＭは、放電現象の継続時間が約１ｎｓｅｃ程度の短期間のモデルであり、ＥＳＤサージ電流波形がパルス状の波形となるＥＳＤモデルである。また、ＭＭは、ＥＳＤサージ電流が時間の経過とともに振動しながら減衰する波形を有するＥＳＤモデルである。
【００６５】
上述のような各種ＥＳＤモデルに対応するため、ＥＳＤ保護回路では、想定する放電現象に応じて、ＲＣトリガー回路部内のＲＣ直列回路の時定数（抵抗素子の抵抗値及び容量素子の容量値）を適宜設定し、ＥＳＤサージ電流の通電時間を調整する必要がある。また、ＥＳＤに対するＥＳＤ保護回路の応答性が低いと、ＥＳＤサージ電流がＥＳＤ保護回路に流れる前に内部回路に流れ、内部回路が破壊されるので、ＥＳＤ保護回路では、ＥＳＤに対する応答性も考慮する必要ある。
【００６６】
比較例のＥＳＤ保護回路２０１で上記要望に応えるためには、想定される放電現象の種類毎にＥＳＤ保護回路２０１内の抵抗素子２１１の抵抗値Ｒ及び容量素子２１２の容量値Ｃを適宜設定する必要がある。
【００６７】
それに対して、上記実施形態のＥＳＤ保護回路１では、上述のように、ＥＳＤに対する応答性が互いに異なるチャネル経路（チャネル動作）及びバイポーラ経路（ウエル動作）をＥＳＤサージ電流の電流経路として用いる。そして、チャネル経路及びバイポーラ経路の開閉動作及び開放期間をそれぞれ、第１ＲＣトリガー回路部１０及び第２ＲＣトリガー回路部２０で別個に制御することができる。それゆえ、上記実施形態のＥＳＤ保護回路１では、例えば、ＣＤＭのようなパルス状のサージ電流波形を有する短時間の放電現象に対しては、応答性の早いチャネル動作で対応することができる。さらに、上記実施形態では、例えば、ＨＢＭのような比較的長時間継続する放電現象に対しては、チャネル動作及びウエル動作の両方により対応することができる。
【００６８】
すなわち、上記実施形態では、一つのＥＳＤ保護回路１で、様々な種類のＥＳＤに対応することができ、例えばシステムレベルで見られる、互いに異なる複数のＥＳＤ放電波形を含むＥＳＤ現象に対しても高い放電能力が得られる。
【００６９】
＜３．各種変形例＞
本開示に係るＥＳＤ保護回路の構成は、上記実施形態の回路構成（図１）に限定されず、クランプＭＯＳ３０のチャネル経路及びバイポーラ経路の開閉制御及び開放期間の設定を別個に行うことができる回路構成であれば任意である。ここでは、上記実施形態のＥＳＤ保護回路１の各種変形例について説明する。
【００７０】
［変形例１］
上記実施形態では、第１抵抗素子１２を抵抗値一定の抵抗素子（ポリシリコン抵抗）で構成し、第２抵抗素子２２を抵抗変化デバイス（ＰチャネルのＭＯＳＦＥＴ）で構成する例を説明したが、本開示はこれに限定されない。
【００７１】
例えば、第１抵抗素子及び第２抵抗素子の両方を抵抗値一定の抵抗素子で構成してもよい。また、第１抵抗素子及び第２抵抗素子の両方を抵抗変化デバイスで構成してもよい。さらに、第１抵抗素子を抵抗変化デバイスで構成し、第２抵抗素子を抵抗値一定の抵抗素子で構成してもよい。ここでは、第１抵抗素子及び第２抵抗素子の両方を抵抗値一定の抵抗素子で構成する例（変形例１）を説明する。
【００７２】
図８に、変形例１の半導体集積回路の回路構成を示す。なお、図８に示す変形例１の半導体集積回路１１０（ＥＳＤ保護回路１１１）において、図１に示す上記実施形態の半導体集積回路１００（ＥＳＤ保護回路１）と同様の構成には、同じ符号を付して示す。
【００７３】
図８と図１との比較から明らかなように、変形例１の半導体集積回路１１０は、上記実施形態の半導体集積回路１００において第２ＲＣトリガー回路部２０内の第２抵抗素子２２を、抵抗値一定の抵抗素子で置き換えた構成となる。なお、この例の半導体集積回路１００において、第２抵抗素子以外の構成は、上記実施形態の半導体集積回路１００の対応する構成と同様である。
【００７４】
この例では、第２ＲＣトリガー回路部１１２内の第２抵抗素子１１４を、例えばポリシリコン抵抗等の素子で構成することができる。そして、第２抵抗素子１１４の抵抗値を、上記実施形態の第２抵抗素子２２がＯＦＦ状態にあるとき（ＥＳＤ発生時）の抵抗値Ｒ２に設定した場合、第２抵抗素子１１４及び第２容量素子２３からなる第２ＲＣ直列回路１１３の第２時定数Ｔ２はＲ２Ｃ２となる。この場合、この例のＥＳＤ保護回路１１１を、上記実施形態のＥＳＤ保護回路１と同様に動作させることができ、上記実施形態と同様の効果が得られる。
【００７５】
［変形例２］
上記実施形態では、各ＲＣトリガー回路部内に、ＣＭＯＳインバータを１個設ける例を説明したが、本開示はこれに限定されない。例えば、第１ＲＣトリガー回路部１０及び第２ＲＣトリガー回路部２０の少なくとも一方に、ＣＭＯＳインバータを３個以上の奇数個設け、それらを多段接続してもよい。この場合、ノイズ耐性をさらに向上させることができる。
【００７６】
また、上記実施形態では、各ＲＣトリガー回路部内に設けるインバータ回路をＣＭＯＳインバータで構成する例を説明したが、本開示はこれに限定されない。ＣＭＯＳインバータと同様の動作を行う構成であれば、任意の構成のインバータ回路を用いることができる。
【００７７】
［変形例３］
上記実施形態では、電源電圧Ｖｄｄが電源配線３に供給されている状態の例を説明したが、本開示はこれに限定されない。
【００７８】
電源配線３に電源電圧Ｖｄｄが供給されていない時（例えば、半導体集積回路１００の検査試験時や半導体集積回路１００が電子機器等に搭載された状態で電源がオフされている時など）にも、本実施形態のＥＳＤ保護回路１は同様に動作する。すなわち、電源配線３の入力端が開放状態（グランドは固定）である場合にも、ＥＳＤの発生時には、ＥＳＤ保護回路１は上記実施形態と同様に動作する。
【００７９】
なお、本開示は、以下のような構成を取ることもできる。
（１）
電源配線及びグランド配線にそれぞれ接続されるドレイン及びソースを有し、該ドレイン及び該ソース間のチャネル経路及びバイポーラ経路にサージ電流を流すクランプＭＯＳトランジスタと、
前記電源配線及び前記グランド配線間に設けられ、出力端が前記クランプＭＯＳトランジスタのゲートに接続され、かつ、前記クランプＭＯＳトランジスタ内の前記チャネル経路を開閉制御する第１トリガー回路部と、
前記電源配線及び前記グランド配線間に設けられ、出力端が前記クランプＭＯＳトランジスタのウエルに接続され、かつ、前記クランプＭＯＳトランジスタ内の前記バイポーラ経路を開閉制御する第２トリガー回路部と、
前記電源配線及び前記グランド配線に接続された内部回路と
を備える半導体集積回路。
（２）
前記第１トリガー回路部は、第１抵抗素子、第１容量素子及び第１インバータ回路を有し、前記第１抵抗素子及び前記第１容量素子が直列接続され、前記第１インバータ回路の入力端が前記第１抵抗素子及び前記第１容量素子間の接続点に接続され、かつ、前記第１インバータ回路の出力端が前記クランプＭＯＳトランジスタのゲートに接続されており、
前記第２トリガー回路部は、第２抵抗素子、第２容量素子及び第２インバータ回路を有し、前記第２抵抗素子及び前記第２容量素子が直列接続され、前記第２インバータ回路の入力端が前記第２抵抗素子及び前記第２容量素子間の接続点に接続され、かつ、前記第２インバータ回路の出力端が前記クランプＭＯＳトランジスタのウエルに接続されている
（１）に記載の半導体集積回路。
（３）
前記第１抵抗素子及び前記第２抵抗素子の少なくとも一方が、ＭＯＳトランジスタである
（２）に記載の半導体集積回路。
（４）
前記第１抵抗素子及び前記第２抵抗素子の少なくとも一方が、抵抗値一定の抵抗素子である
（２）に記載の半導体集積回路。
（５）
前記第１抵抗素子及び前記第２抵抗素子の一方が、ＭＯＳトランジスタであり、他方が抵抗値一定の抵抗素子である
（３）又は（４）に記載の半導体集積回路。
（６）
前記第１インバータ回路及び前記第２インバータ回路の少なくとも一方が、奇数個のＣＭＯＳイメージインバータを有し、該奇数個のＣＭＯＳインバータが、多段接続されている
（１）〜（５）のいずれか一項に記載の半導体集積回路。
（７）
前記クランプＭＯＳトランジスタの前記チャネル経路が前記バイポーラ経路より先に開放状態となり、前記チャネル経路が閉じる前に前記バイポーラ経路が開放状態となる
（１）〜（６）のいずれか一項に記載の半導体集積回路。
（８）
電源配線及びグランド配線にそれぞれ接続されるドレイン及びソースを有し、該ドレイン及び該ソース間のチャネル経路及びバイポーラ経路にサージ電流を流すクランプＭＯＳトランジスタと、
前記電源配線及び前記グランド配線間に設けられ、出力端が前記クランプＭＯＳトランジスタのゲートに接続され、かつ、前記クランプＭＯＳトランジスタ内の前記チャネル経路を開閉制御する第１トリガー回路部と、
前記電源配線及び前記グランド配線間に設けられ、出力端が前記クランプＭＯＳトランジスタのウエルに接続され、かつ、前記クランプＭＯＳトランジスタ内の前記バイポーラ経路を開閉制御する第２トリガー回路部と
を備える保護回路。
【符号の説明】
【００８０】
１…ＥＳＤ保護回路、２…内部回路、３…電源配線、４…グランド配線、１０…第１ＲＣトリガー回路部、１１…第１ＲＣ直列回路、１２…第１抵抗素子、１３…第１容量素子、１４…第１ＣＭＯＳインバータ、２０…第２ＲＣトリガー回路部、２１…第２ＲＣ直列回路、２２…第２抵抗素子、２３…第２容量素子、２４…第２ＣＭＯＳインバータ、３０…クランプＭＯＳ、３１…ウエル、３２…ドレイン、３３…ソース、３４…ゲート、３５…素子分離部、４１…チャネル経路、４２…バイポーラ経路、１００…半導体集積回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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