(57)【要約】【課題】トランジスタの微細化に伴い、メモリモジュールを内蔵する半導体装置のスタンバイ電流が増加し続けているが、そのスタンバイ電流削減には半導体装置の製造条件や使用環境の変動を反映させた対策が必要である。【解決手段】第１電源ノード（ａｒｖｄｄ）と第２電源ノード（ａｒｖｓｓ）間に接続された第１トランジスタ（ＰＵ＿Ｌ）、第２トランジスタ（ＰＤ＿Ｌ）、第３トランジスタ（ＰＵ＿Ｒ）、および第４トランジスタ（ＰＤ＿Ｒ）とを有するメモリセル（ＭＣ）において、第１電源ノード、および第２電源ノードに各々供給される第１電源電圧、および第２電源電圧の値を、設定するスタンバイモードに応じてシフトさせる。【選択図】図４
2013254548.tif 000002
【特許請求の範囲】
【請求項１】
第１電源配線、および第２電源配線に接続されるメモリセルを複数備えるメモリセルアレイと、前記メモリセルアレイに対し、第１スタンバイモード、および第２スタンバイモードをそれぞれ選択的に設定するモード設定回路とを備え、
前記メモリセルは、ソースが前記第１電源配線に、ドレインが第１データノードに、ゲートが第２データノードにそれぞれ接続された第１導電型の第１トランジスタと、ソースが前記第２電源配線に、ドレインが前記第１データノードに、ゲートが前記第２データノードにそれぞれ接続された第２導電型の第２トランジスタと、ソースが前記第１電源配線に、ドレインが前記第２データノードに、ゲートが前記第１データノードにそれぞれ接続された第１導電型の第３トランジスタと、ソースが前記第２電源配線に、ドレインが前記第２データノードに、ゲートが前記第１データノードにそれぞれ接続された第２導電型の第４トランジスタと、を有し、
前記モード設定回路により前記第１スタンバイモードが設定されたとき、前記第１電源配線に第１電源電圧が供給され、前記第２電源配線に第２電源電圧が供給され、
前記モード設定回路により前記第２スタンバイモードが設定されたとき、前記第１電源配線に第３電源電圧が供給され、前記第２電源配線に第４電源電圧が供給され、
前記第３電源電圧は、前記第１電源電圧と前記第２電源電圧との間の電圧値を有し、
前記第２電源電圧は、前記第３電源電圧と前記第４電源電圧との間の電圧値を有する、半導体装置。
【請求項２】
前記モード設定回路により前記第１スタンバイモードが設定されたとき、前記第２トランジスタ、および前記第４トランジスタのそれぞれのバックゲートには前記第４電源電圧が供給されるとともに、前記第１トランジスタ、および前記第３トランジスタのそれぞれのバックゲートには前記第１電源電圧が供給され、
前記モード設定回路により前記第２スタンバイモードが設定されたとき、前記第２トランジスタ、および前記第４トランジスタのそれぞれのバックゲートには前記第４電源電圧が供給されるとともに、前記第１トランジスタ、および前記第３トランジスタのそれぞれのバックゲートには前記第２電源電圧が供給される、請求項１記載の半導体装置。
【請求項３】
前記第１導電型はｐ型であり、前記第２導電型はｎ型であり、
前記第３電源電圧は、前記第１電源電圧より低く且つ前記第２電源電圧より高く、
前記第４電源電圧は、前記第２電源電圧より低い、請求項２記載の半導体装置。
【請求項４】
前記第１電源配線と接続されたセル電源電圧制御回路をさらに備え、
前記モード設定回路は、前記メモリセルアレイを通常動作モードを設定したとき、前記第２電源配線に前記第４電源電圧が供給されるとともに、前記セル電源電圧制御回路から前記第１電源配線に前記第１電源電圧が供給される、請求項１記載の半導体装置。
【請求項５】
第１モニターセル、および第２モニターセルと、前記モード設定回路に前記第１スタンバイモード、および前記第２スタンバイモードのいずれを設定するかを指示するための信号を生成するモニター回路と、を備え、
前記第１モニターセルは、
ソースが第３電源配線に、ドレインが第３データノードに、ゲートが第４データノードに、バックゲートが前記第３電源配線にそれぞれ接続された第１導電型の第５トランジスタと、
ソースが第４電源配線に、ドレインが前記第３データノードに、ゲートが前記第４データノードに、バックゲートには前記第４電源電圧より高い電圧が印加された第５電源配線がそれぞれ接続された第２導電型の第６トランジスタと、
ソースが前記第３電源配線に、ドレインが前記第４データノードに、ゲートが前記第３データノードに、バックゲートが前記第３電源配線にそれぞれ接続された第１導電型の第７トランジスタと、
ソースが前記第４電源配線に、ドレインが前記第４データノードに、ゲートが前記第３データノードに、バックゲートには前記第５電源配線がそれぞれ接続された第２導電型の第８トランジスタと、を有し、
前記第２モニターセルは、
ソースが第６電源配線に、ドレインが第５データノードに、ゲートが第６データノードに、バックゲートが前記第６電源配線にそれぞれ接続された第１導電型の第９トランジスタと、
ソースが第７電源配線に、ドレインが前記第５データノードに、ゲートが前記第６データノードに、バックゲートには第８電源配線がそれぞれ接続された第２導電型の第１０トランジスタと、
ソースが前記第６電源配線に、ドレインが前記第６データノードに、ゲートが前記第５データノードに、バックゲートが前記第６電源配線にそれぞれ接続された第１導電型の第１１トランジスタと、
ソースが前記第７電源配線に、ドレインが前記第６データノードに、ゲートが前記第５データノードに、バックゲートには前記第８電源配線がそれぞれ接続された第２導電型の第１２トランジスタと、を有し、
前記第５電源配線には、前記第６トランジスタ、および第８のトランジスタのそれぞれソースに対するバックゲートが逆バイアスとなる電圧が印加され、
前記第７電源配線、および前記第８電源配線には同じ電圧が印加され、
前記モニター回路は、前記第４電源配線、および前記第６電源配線に接続されて、前記モード設定回路が前記第１スタンバイモード、および前記第２スタンバイモードのいずれを設定するかを特定するための信号を生成する回路をさらに備える、請求項１記載の半導体装置。
【請求項６】
第１電源ノード、および第２電源ノードを有するメモリセルを複数備えるメモリセルアレイと、
第１スタンバイモードに設定された前記メモリセルを所定数有する第１モニタセルアレイ、および第２スタンバイモードに設定された前記メモリセルを前記所定数有する第２モニタセルアレイを備えるモニタ回路と、
前記メモリセルアレイのスタンバイモードを設定するスタンバイモード設定回路と、を備え、
前記メモリセルは、前記第１電源ノード、および第１データノードに、ソース、およびドレインが接続され、バックゲートノードにバックゲートが接続された第１導電型トランジスタを有し、
前記モニタ回路は、前記第１モニタセルアレイにおける前記第２電源ノードの電圧と、前記第２モニタセルアレイにおける前記第２電源ノードの電圧との比較結果に基づき、前記第１スタンバイモードおよび前記第２スタンバイモードのいずれか一方に対応したモニタ信号を出力し、
前記スタンバイモード設定回路は、前記モニタ信号に応答して、スタンバイモード選択信号を生成し、
前記メモリセルアレイは、前記スタンバイモード選択信号に応答して、前記第１スタンバイモード、および前記第２スタンバイモードのいずれか一方に設定される、半導体装置。
【請求項７】
前記メモリセルアレイが前記第１スタンバイモードに設定された場合、前記第１導電型トランジスタには第１バイアス電圧のバックバイアスが印加され、前記メモリセルアレイが前記第２スタンバイモードに設定された場合、前記第１導電型トランジスタにはバックバイアスが印加されない、請求項６記載の半導体装置。
【請求項８】
第１電源配線、第２電源配線、および前記第１電源配線と接続されたセル電源電圧制御回路をさらに備え、
前記メモリセルアレイの前記メモリセルにおいて、前記第１電源ノードは前記セル電源電圧制御回路の出力と接続され、前記第２電源ノードは前記第２電源配線と接続され、前記バックゲートノードは前記第１電源配線と接続され、
前記メモリセルアレイが前記第１スタンバイモードに設定された場合、前記セル電源電圧制御回路は、前記スタンバイモード選択信号に応答して、前記第１導電型トランジスタに前記第１バイアス電圧のバックバイアスが印加されるように前記第１電源ノードの電圧を制御し、
前記メモリセルアレイが前記第２スタンバイモードに設定された場合、前記セル電源電圧制御回路は、前記スタンバイモード選択信号に応答して、前記第１電源ノードの電圧を前記第１電源配線の電圧と同一に制御する、請求項７記載の半導体装置。
【請求項９】
前記スタンバイモード設定回路は、前記モニタ信号に応答して、電圧制御信号を出力し、
前記電圧制御信号に応答して、前記第２スタンバイモードにおける前記第１電源ノードと前記第２電源ノード間の電圧が、前記第１スタンバイモードにおける前記第１電源ノードと前記第２電源ノード間の電圧に対して前記第１バイアス電圧減少するように、前記第２電源配線の電圧が制御される、請求項８記載の半導体装置。
【請求項１０】
前記モニタ回路において、前記第１モニタセルアレイにおける前記各メモリセルの前記第１電源ノード、前記第２電源ノード、および前記バックゲートノードは、第１セル電源配線、第２セル電源配線、および第３セル電源配線と各々接続され、
前記第２モニタセルアレイにおける前記各メモリセルの前記第１電源ノード、前記第２電源ノード、および前記バックゲートノードは、第４セル電源配線、第５セル電源配線、および第６セル電源配線と各々接続されている、請求項６記載の半導体装置。
【請求項１１】
前記モニタ回路は、アレイバイアス電圧を生成するバイアス電圧生成回路を、さらに備え、
前記第１モニタセルアレイにおいて、前記第１導電型トランジスタにはアレイバイアス電圧のバックバイアスが印加され、
前記第２モニタセルアレイにおいて、前記第１導電型トランジスタにはバックバイアスが印加されない、請求項１０記載の半導体装置。
【請求項１２】
前記モニタ回路は、モニタ電圧供給回路、および比較器をさらに備え、
前記モニタ電圧供給回路は、前記第２セル電源配線に第１モニタ電圧を、前記第５セル電源配線に第２モニタ電圧を各々供給し、前記第２セル電源配線の電圧、および前記第５セル電源配線の電圧を、各々、第１測定出力、および第２測定出力として出力し、
前記比較器は、前記第１測定出力、および前記第２測定出力の比較結果を前記モニタ信号として出力する、請求項１１記載の半導体装置。
【請求項１３】
前記モニタ回路は、モニタ電圧供給回路、および比較器を、さらに備え、
前記モニタ電圧供給回路は、前記第２セル電源配線、および前記第５セル電源配線に第１モニタ電圧を供給し、前記第２セル電源配線の電圧、および前記第５セル電源配線の電圧を、各々、第１測定出力、および第２測定出力として出力し、
前記比較器は、前記第１測定出力、および前記第２測定出力の比較結果を前記モニタ信号として出力する、請求項１１記載の半導体装置。
【請求項１４】
前記比較器は、第１リングオシレータ、第２リングオシレータ、第１カウンタ、第２カウンタ、および比較回路を備え、
前記第１リングオシレータの発振周波数は前記第１測定出力により制御され、
前記第２リングオシレータの発振周波数は前記第２測定出力により制御され、
前記第１カウンタは、前記第２セル電源配線への前記第１モニタ電圧の供給遮断後の所定期間における前記第１リングオシレータの発振数をカウントし、
前記第２カウンタは、前記第５セル電源配線への前記第１モニタ電圧の供給遮断後の前記所定期間における前記第２リングオシレータの発振数をカウントし、
前記比較回路は、前記第１カウンタおよび前記第２カウンタの各カウント値を比較し、その結果を前記モニタ信号として出力する、請求項１３記載の半導体装置。
【請求項１５】
前記比較器は、第１リングオシレータ、第２リングオシレータ、第１入力セレクタ、第２入力セレクタ、第１カウンタ、第２カウンタ、および比較回路を備え、
セレクタ選択信号が第１状態の場合、前記第１リングオシレータの発振周波数は、前記第１入力セレクタで選択された前記第１測定出力により制御され、前記第２リングオシレータの発振周波数は、前記第２入力セレクタで選択された前記第２測定出力により制御され、前記第１カウンタは、前記第２セル電源配線への前記第１モニタ電圧の供給遮断後の所定期間における前記第１リングオシレータの発振数をカウントし、前記第２カウンタは、前記第５セル電源配線への前記第１モニタ電圧の供給遮断後の前記所定期間における前記第２リングオシレータの発振数をカウントし、
前記セレクタ選択信号が第２状態の場合、前記第１リングオシレータの発振周波数は、前記第１入力セレクタで選択された前記第２測定出力により制御され、前記第２リングオシレータの発振周波数は、前記第２入力セレクタで選択された前記第１測定出力により制御され、前記第１カウンタは、前記第２セル電源配線への前記第１モニタ電圧の供給遮断後の所定期間における前記第２リングオシレータの発振数をカウントし、前記第２カウンタは、前記第５セル電源配線への前記第１モニタ電圧の供給遮断後の前記所定期間における前記第１リングオシレータの発振数をカウントし、
前記比較回路は、前記セレクタ選択信号が第１状態と第２状態にある場合の前記第１カウンタの累積値、および前記第２カウンタの累積カウント値を比較し、その結果を前記モニタ信号として出力する、請求項１４記載の半導体装置。
【請求項１６】
前記比較器は、リングオシレータ、入力セレクタ、第１カウンタ、第２カウンタ、および比較回路を備え、
セレクタ信号が第１状態の場合、前記リングオシレータの発振数は前記第１測定出力により制御され、前記第１カウンタは、前記第２セル電源配線への前記第１モニタ電圧の供給遮断後の所定期間における前記リングオシレータの発振数をカウントし、
前記セレクタ信号が第２状態の場合、前記リングオシレータの発振数は前記第２測定出力により制御され、前記第２カウンタは、前記第５セル電源配線への前記第１モニタ電圧の供給遮断後の前記所定期間における前記リングオシレータの発振周波数をカウントし、
前記比較回路は、前記第１カウンタおよび前記第２カウンタの各カウント値を比較し、その結果を前記モニタ信号として出力する、請求項１４記載の半導体装置。
【請求項１７】
第１電源ノードおよび第２電源ノードを有するメモリセルを複数備えるメモリセルアレイと、
前記メモリセルを所定数有するモニタセルアレイを備えるモニタ回路と、
前記メモリセルアレイのスタンバイモードを設定するスタンバイモード設定回路と、を備え、
前記メモリセルは、前記第１電源ノード、および第１データノードに、ソース、およびドレインが接続され、バックゲートノードにバックゲートが接続された第１導電型トランジスタを有し、
前記モニタ回路は、第１スタンバイモードに設定された前記モニタセルアレイにおける前記第２電源ノードの電圧と、第２スタンバイモードに設定された前記モニタセルアレイにおける前記第２電源ノードの電圧との比較結果に基づき、前記第１スタンバイモードおよび前記第２スタンバイモードのいずれか一方に対応したモニタ信号を出力し、
前記スタンバイモード設定回路は、前記モニタ信号に応答して、スタンバイモード選択信号を生成し、
前記メモリセルアレイは、前記スタンバイモード選択信号に応答して、前記第１スタンバイモードおよび前記第２スタンバイモードのいずれか一方に設定される、半導体装置。
【請求項１８】
前記モニタセルアレイにおける前記各メモリセルの前記第１電源ノード、前記第２電源ノード、および前記バックゲートノードは、第１セル電源配線、第２セル電源配線、および第３セル電源配線と各々接続される、請求項１７記載の半導体装置。
【請求項１９】
前記モニタ回路は、アレイバイアス電圧を生成するバイアス電圧生成回路、およびセレクタを、さらに備え、
前記セレクタは、セレクタ選択信号が第１状態、および第２状態の場合、第１電源電圧、および前記アレイバイアス電圧を各々出力し、
前記第１電源ノードには前記アレイバイアス電圧が印加され、
前記セレクタ選択信号が前記第１状態の場合、前記モニタセルアレイは、前記バックゲートノードに前記第１電源電圧が印加された前記第１スタンバイモードに設定され、
前記セレクタ選択信号が前記第２状態の場合、前記モニタセルアレイは、前記バックゲートノードに前記アレイバイアス電圧が印加された前記第２スタンバイモードに設定される、請求項１８記載の半導体装置。
【請求項２０】
前記モニタ回路は、所定数のロジック回路を有する第１モニタロジックアレイ、所定数の前記ロジック回路を有する第２モニタロジックアレイ、およびアレイバイアス電圧を生成するバイアス電圧生成回路を、さらに備え、
前記第１モニタロジックアレイにおける前記ロジック回路の高位側電源配線は、前記第１モニタセルアレイにおける前記第２電源ノードと接続され、
前記第２モニタロジックアレイにおける前記ロジック回路の高位側電源配線は、前記第２モニタセルアレイにおける前記第２電源ノードと接続され、
前記第１モニタセルアレイにおける前記第１電源ノード、および前記第１モニタロジックアレイにおける前記ロジック回路の低位側電源配線には第１電源電圧が印加され、
前記第２モニタセルアレイにおける前記第１電源ノード、および前記第２モニタロジックアレイにおける前記ロジック回路の低位側電源配線には、前記アレイバイアス電圧が印加され、
前記モニタ回路は、前記第１モニタセルアレイにおける前記第２電源ノードの電圧と、前記第２モニタセルアレイにおける前記第２電源ノードの電圧との比較結果に基づき、前記第１スタンバイモードおよび前記第２スタンバイモードのいずれか一方に対応したモニタ信号を出力し、
前記スタンバイモード設定回路は、前記モニタ信号に応答して、スタンバイモード選択信号を生成し、
前記メモリセルアレイは、前記スタンバイモード選択信号に応答して、前記第１スタンバイモードおよび前記第２スタンバイモードのいずれか一方に設定される、請求項６記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、たとえば、メモリモジュールを内蔵する半導体装置に関する。
【背景技術】
【０００２】
半導体装置に搭載されるトランジスタの微細化に伴い、電源電圧は供給されているがトランジスタは動作していない状態（以下、スタンバイモード、と記載。）におけるトランジスタのリーク電流は増加し続けている。このリーク電流の増加は、モバイル機器のバッテリー駆動時間の低下や、発熱による高速化への制約等を引き起こしている。なお、本明細書では、トランジスタが動作している状態を、通常動作モード、と記載する。
【０００３】
半導体装置がＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を内蔵する場合、このＳＲＡＭに起因するリーク電流を削減する種々の方法が開示されている。特開２００６−１６４３１４号公報（特許文献１）は、選択されたメモリマットのうち、データの読出しや書込み動作が行われていないメモリセルには、それら動作が行われているメモリセルに供給される電圧よりも低い電圧を供給する構成を開示する。これにより、選択されたメモリマットにおけるメモリセルのリーク電流を削減するものである。
【０００４】
特開２００４−２０６７４５号公報（特許文献２）は、メモリセルを構成するトランジスタのソース−バックゲート間に正の電圧を印加し、基板バイアス効果によりサブスレッショルドリーク電流を低減させる構成を開示する。特開２００５−３０２０７１号公報（特許文献３）は、閾値電圧が互いに異なる複数のメモリシステムを有する半導体システムにおいて、各メモリセルのオフリーク電流を決めるゲート・ソース間電圧を絶対値が所定値以上の負電圧に設定する構成を開示する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１６４３１４号公報
【特許文献２】特開２００４−２０６７４５号公報
【特許文献３】特開２００５−３０２０７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
トランジスタの微細化に伴いサブスレッショルドリーク電流が増加している。このサブスレッショルドリーク電流はショートチャネル効果によっても増加し、このショートチャンネル効果を抑制するためｈａｌｏイオン注入が導入されている。しかし、このイオン注入によりＧＩＤＬ（Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ）と接合リークによる基板リーク電流が増加する。従って、メモリセルのリーク電流を抑制するには、サブスレッショルドリーク電流と基板リーク電流とを総合的に考慮した対策が求められている。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、第１電源配線、および第２電源配線に接続されるメモリセルを複数備えるメモリセルアレイと、メモリセルアレイに対し、第１スタンバイモード、および第２スタンバイモードをそれぞれ選択的に設定するモード設定回路とを備え、メモリセルは、ソースが第１電源配線に、ドレインが第１データノードに、ゲートが第２データノードにそれぞれ接続された第１導電型の第１トランジスタ、ソースが第２電源配線に、ドレインが第１データノードに、ゲートが第２データノードにそれぞれ接続された第２導電型の第２トランジスタ、ソースが第１電源配線に、ドレインが第２データノードに、ゲートが第１データノードにそれぞれ接続された第１導電型の第３トランジスタ、および、ソースが第２電源配線に、ドレインが第２データノードに、ゲートが第１データノードにそれぞれ接続された第２導電型の第４トランジスタ、を有し、モード設定回路により第１スタンバイモードが設定されたとき、第１電源配線に第１電源電圧が供給され、第２電源配線に第２電源電圧が供給され、モード設定回路により第２スタンバイモードが設定されたとき、第１電源配線に第３電源電圧が供給され、第２電源配線に第４電源電圧が供給され、第３電源電圧は第１電源電圧と第２電源電圧の間の電圧値を有し、第２電源電圧は第３電源電圧と第４電源電圧の間の電圧値を有する、半導体装置である。
【発明の効果】
【０００８】
前記一実施の形態によれば、半導体装置の製造条件や使用環境の変動を反映させたリーク電流の削減機能を有する半導体装置の提供が可能となる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１に係る半導体装置の構成図である。
【図２】実施の形態１に係る半導体装置の具体的な構成図である。
【図３】実施の形態１に係る半導体装置が備えるメモリセルアレイの構成図である。
【図４】実施の形態１に係る半導体装置が備えるメモリセルの回路図である。
【図５】実施の形態１に係る半導体装置が備えるセル電源電圧制御回路の具体的な回路図である。
【図６】実施の形態１に係る半導体装置が備えるメモリモジュールの動作モードを説明する図である。
【図７】実施の形態１に係る半導体装置が備えるリークモニタ回路の構成図である。
【図８】実施の形態１の変形例１に係る半導体装置が備えるリークモニタ回路の構成図である。
【図９】実施の形態１の変形例２に係る半導体装置が備えるリークモニタ回路の構成図である。
【図１０】実施の形態１およびその変形例に係る半導体装置に適用可能な比較器の回路図である。
【図１１】実施の形態１およびその変形例に係る半導体装置に適用可能な他の比較器の回路図である。
【図１２】実施の形態１の変形例２に係る半導体装置に他の比較器を適用した場合のリークモニタ回路の構成図である。
【図１３】実施の形態１の変形例２に係る半導体装置に他の比較器を適用した場合のリークモニタ回路の動作を説明するタイミング図である。
【図１４】実施の形態１およびその変形例に係る半導体装置に適用可能な他の比較器の変形例１の回路図である。
【図１５】実施の形態１およびその変形例に係る半導体装置に適用可能な他の比較器の変形例２の回路図である。
【図１６】実施の形態１およびその変形例に係る半導体装置に適用可能な他の比較器の変形例３の回路図である。
【図１７】実施の形態１の変形例２に係る半導体装置に、他の比較器の変形例１を適用した場合のリークモニタ回路の構成図である。
【図１８】実施の形態１の変形例２に係る半導体装置に、他の比較器の変形例１を適用した場合のリークモニタ回路の動作を説明するタイミング図である。
【図１９】他の比較器およびその変形例に適用可能なリングオシレータの回路図である。
【図２０】他の比較器およびその変形例に適用可能なタイマーの回路図である。
【図２１】実施の形態２に係る半導体装置が備えるリークモニタ回路の回路図である。
【図２２】実施の形態３に係る半導体装置が備えるリークモニタ回路の回路図である。
【図２３】実施の形態３に係る半導体装置が備える比較器の回路図である。
【図２４】実施の形態４に係る半導体装置が備えるリークモニタ回路の回路図である。
【図２５】実施の形態４に係る半導体装置が備えるメモリセルの回路図である。
【図２６】実施の形態５に係る半導体装置の構成図である。
【図２７】実施の形態５に係る半導体装置が備えるセル電源電圧制御回路の回路図である。
【図２８】実施の形態５に係る半導体装置が備えるリークモニタ回路の回路図である。
【図２９】実施の形態６に係る半導体装置が備えるリークモニタ回路の回路図である。
【図３０】実施の形態７に係る半導体装置の構成図である。
【図３１】実施の形態７に係る半導体装置が備えるリークモニタ回路の回路図である。
【図３２】実施の形態７に係る半導体装置が備えるメモリモジュールの動作モードを説明する図である。
【図３３】本願発明者等が新たに見出したＭＯＳトランジスタのリーク電流特性図である。
【図３４】実施の形態５に係る半導体装置が備える比較器の回路図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照しつつ、実施の形態について説明する。実施の形態の説明において、個数、量などに言及する場合、特に記載ある場合を除き、必ずしもその個数、量などに限定されない。実施の形態の図面において、同一の参照符号や参照番号は、同一部分または相当部分を表わすものとする。また、実施の形態の説明において、同一の参照符号等を付した部分等に対しては、重複する説明は繰り返さない場合がある。
【００１１】
＜実施の形態１＞
図１を参照して、実施の形態１に係る半導体装置ＬＳＩの構成を説明する。
【００１２】
半導体装置ＬＳＩは、例えば、携帯電話やデジタル家電向けの高機能ＳＯＣであり、中央処理装置ＣＰＵ１、中央処理装置ＣＰＵ２、特定機能回路ブロックＩＰ１、特定機能回路ブロックＩＰ２、およびスタンバイモード設定回路ＲＳ＿ＣＴＬを備える。特定機能回路ブロックは、例えば、画像処理や音楽再生を行う機能ブロックである。
【００１３】
中央処理装置ＣＰＵ１は、メモリモジュールＲＡＭ＿ＭＯＤ１、リークモニタ回路ＬＥＡＫ＿ＭＯＮ１、およびモニタ制御回路ＭＯＮ＿ＣＴＬ１を有する。中央処理装置ＣＰＵ２は、メモリモジュールＲＡＭ＿ＭＯＤ２、リークモニタ回路ＬＥＡＫ＿ＭＯＮ２、およびモニタ制御回路ＭＯＮ＿ＣＴＬ２を有する。特定機能回路ブロックＩＰ１は、メモリモジュールＲＡＭ＿ＭＯＤ３、リークモニタ回路ＬＥＡＫ＿ＭＯＮ３、およびモニタ制御回路ＭＯＮ＿ＣＴＬ３を有する。特定機能回路ブロックＩＰ２は、メモリモジュールＲＡＭ＿ＭＯＤ４、リークモニタ回路ＬＥＡＫ＿ＭＯＮ４、およびモニタ制御回路ＭＯＮ＿ＣＴＬ４を有する。
【００１４】
中央処理装置ＣＰＵ１は、さらに、電源電圧ｖｄｄ１の供給を受けて動作する各種演算回路等のロジック回路（図示せず）を有する。中央処理装置ＣＰＵ２、特定機能回路ブロックＩＰ１、および特定機能回路ブロックＩＰ２も、各々、電源電圧ｖｄｄ２、ｖｄｄ３、およびｖｄｄ４の供給を受けて動作する各種演算回路等のロジック回路（図示せず）を有する。中央処理装置ＣＰＵ１、中央処理装置ＣＰＵ２、特定機能回路ブロックＩＰ１、および特定機能回路ブロックＩＰ２を備える半導体装置ＬＳＩは、単一の半導体チップで構成される。
【００１５】
中央処理装置ＣＰＵ１、中央処理装置ＣＰＵ２、特定機能回路ブロックＩＰ１、および特定機能回路ブロックＩＰ２には、各々、電源電圧ｖｄｄ１、電源電圧ｖｄｄ２、電源電圧ｖｄｄ３、および電源電圧ｖｄｄ４が供給される。各電源電圧ｖｄｄ１、ｖｄｄ２、ｖｄｄ３、およびｖｄｄ４は、半導体装置ＬＳＩとは別に設けられたレギュレータ回路ＲＥＧ＿ＰＯＷＥＲから供給される。
【００１６】
スタンバイモード設定回路ＲＳ＿ＣＴＬは、各メモリモジュールＲＡＭ＿ＭＯＤｊ（ｊ＝１、２，３、４）の動作モードを設定する制御信号ｒｓｊ、および制御信号ｒａｍ＿ｒｓ＿ｃｎｔｊを出力する。さらに、スタンバイモード設定回路ＲＳ＿ＣＴＬは、モニタ制御回路ＭＯＮ＿ＣＴＬｊを活性化するモニタイネーブル信号ｍｏｎ＿ｅｎｊを出力し、リークモニタ回路ＬＥＡＫ＿ＭＯＮｊが出力するモニタ信号ｒｅｓｕｌｔ＿ｍｏｎｊを受ける。各メモリモジュールＲＡＭ＿ＭＯＤｊはＳＲＡＭにより構成される。なお、特に断りが無い限り、信号名とその信号配線とは同一の符号を使用する。電源配線名とその電源電圧も同様である。また、トランジスタとはＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタを意味する。
【００１７】
スタンバイモード設定回路ＲＳ＿ＣＴＬは、モニタ信号ｒｅｓｕｌｔ＿ｍｏｎｊに基づき、各制御信号ｖｄｄｊ＿ｃｎｔを、レギュレータ回路ＲＥＧ＿ＰＯＷＥＲへ出力する。レギュレータ回路ＲＥＧ＿ＰＯＷＥＲは、制御信号ｖｄｄｊ＿ｃｎｔに基づき電源電圧ｖｄｄｊを制御する。例えば、中央処理装置ＣＰＵ１に供給される電源電圧ｖｄｄ１の値は、制御信号ｖｄｄ１＿ｃｎｔに基づき制御される。
【００１８】
図２を参照して、実施の形態１に係る半導体装置ＬＳＩの具体的な構成を説明する。
メモリモジュールＲＡＭ＿ＭＯＤｊは、メモリセルアレイＣＥＬＬ＿ＡＲＲＡＹ、周辺回路ＰＥＲＩ、およびセル電源電圧制御回路ＡＲＶＳＳ＿ＣＴＬ１を備える。周辺回路ＰＥＲＩは、メモリセルアレイＣＥＬＬ＿ＡＲＲＡＹに対してデータの書込みや読出しを行うのに必要なロウデコーダ、ワードドライバ、カラムデコーダ、カラム選択スイッチ、センスアンプ、ライトドライバ、およびその他制御回路を有する。メモリセルアレイＣＥＬＬ＿ＡＲＲＡＹ、および周辺回路ＰＥＲＩには電源電圧ｖｄｄｊが印加される。
【００１９】
セル電源電圧制御回路ＡＲＶＳＳ＿ＣＴＬ１は電源配線ｖｓｓとセル電源配線ａｒｖｓｓｃに接続され、制御信号ｎｓｔｂ＿ｍｏｄｅに応答してセル電源配線ａｒｖｓｓｃの電圧値を制御する。周辺回路ＰＥＲＩに電源電圧を供給する電源配線Ｉｃｖｓｓは、ｎ型トランジスタＮＳＷ＿ＰＥＲＩを介して、電源配線ｖｓｓと接続される。このｎ型トランジスタＮＳＷ＿ＰＥＲＩのゲートには、制御信号ｒｓｊをインバータＩＮＶで論理レベルを反転させた信号が印加される。
【００２０】
ＯＲ回路ＯＲは、インバータＩＮＶの出力と制御信号ｒａｍ＿ｒｓ＿ｃｎｔｊとのＯＲ処理信号を、制御信号ｎｓｔｂ＿ｍｏｄｅとして出力する。制御信号ｒｓｊがロウレベルの場合、制御信号ｒａｍ＿ｒｓ＿ｃｎｔｊの論理レベルによらず、制御信号ｎｓｔｂ＿ｍｏｄｅはハイレベルに設定される。制御信号ｒｓｊがハイレベルの場合、制御信号ｎｓｔｂ＿ｍｏｄｅ論理レベルは制御信号ｒａｍ＿ｒｓ＿ｃｎｔｊの論理レベルと同相となる。
【００２１】
制御信号ｒｓｊはスタンバイモード設定回路ＲＳ＿ＣＴＬから出力され、メモリモジュールＲＡＭ＿ＭＯＤｊを通常動作モードまたはスタンバイモードのいずれか一方に設定する。この結果、周辺回路ＰＥＲＩへの電源電圧ｖｓｓの供給は制御信号ｒｓｊで制御され、メモリセルアレイＣＥＬＬ＿ＡＲＲＡＹに電源電圧を供給するセル電源配線ａｒｖｓｓｃの電圧は制御信号ｒｓｊおよび制御信号ｒａｍ＿ｒｓ＿ｃｎｔｊで制御される。周辺回路ＰＥＲＩおよびメモリセルアレイＣＥＬＬ＿ＡＲＲＡＹには電源電圧ｖｄｄｊが供給される。メモリセルアレイＣＥＬＬ＿ＡＲＲＡＹは、電源電圧ｖｓｓが印加されたセル電源配線ｖｓｓｂｃと接続される。
【００２２】
リークモニタ回路ＬＥＡＫ＿ＭＯＮｊは、後述の通り、互いに異なるスタンバイモードに設定されたモニタセルアレイＡＲＹ１、およびモニタセルアレイＡＲＹ２を有する。モニタイネーブル信号ｍｏｎ＿ｅｎｊに応答してモニタ制御回路ＭＯＮ＿ＣＴＬｊが出力する制御信号に基づき、リークモニタ回路ＬＥＡＫ＿ＭＯＮｊは、モニタセルアレイＡＲＹ１、およびモニタセルアレイＡＲＹ２のリーク電流値の比較結果をモニタ信号ｒｅｓｕｌｔ＿ｍｏｎｊとしてスタンバイモード設定回路ＲＳ＿ＣＴＬへ出力する。
【００２３】
スタンバイモード設定回路ＲＳ＿ＣＴＬは、モニタ信号ｒｅｓｕｌｔ＿ｍｏｎｊに基づき、制御信号ｒａｍ＿ｒｓ＿ｃｎｔｊをメモリモジュールＲＡＭ＿ＭＯＤｊへ出力し、電源配線ｌｃｖｓｓおよびセル電源配線ａｒｖｓｓｃの電圧を制御する。さらに、スタンバイモード設定回路ＲＳ＿ＣＴＬが出力する制御信号ｖｄｄｊ＿ｃｎｔに基づき、レギュレータ回路ＲＥＧ＿ＰＯＷＥＲは、半導体装置ＬＳＩへ供給する電源電圧ｖｄｄｊを制御する。
【００２４】
図３を参照して、実施の形態１に係る半導体装置ＬＳＩが備えるメモリセルアレイＣＥＬＬ＿ＡＲＲＡＹの構成を説明する。
【００２５】
以下の説明において中央処理装置ＣＰＵ１が備えるメモリセルアレイＣＥＬＬ＿ＡＲＲＡＹの構成（図２において、ｊ＝１）を例に示す。他の構成（図２において、ｊ＝２〜４）も、メモリセルの個数が各々適宜設定された同様の構成を有する。
【００２６】
メモリセルアレイＣＥＬＬ＿ＡＲＲＡＹはワード線ｗｌ［ｐ］（ｐ＝０〜ｍ−１）方向にｎ個、ビット線対ｂｔ［ｑ］／ｂｂ［ｑ］（ｑ＝０〜ｎ−１）方向にｍ個のアレイ状に配置されたＳＲＡＭタイプのメモリセルＭＣを有する。各メモリセルＭＣのバックゲートノードｖｄｄｂおよび電源ノードａｒｖｄｄは電源配線ｖｄｄ１と接続される。各メモリセルＭＣのバックゲートノードｖｓｓｂ、および電源ノードａｒｖｓｓは、各々、セル電源配線ｖｓｓｂｃ、およびセル電源配線ａｒｖｓｓｃと接続される。各メモリセルＭＣにおいて、ワード線ノードｗｌはワード線ｗｌ［ｐ］と接続され、ビット線ノードｂｔ、およびビット線ノードｂｂは、各々、ビット線ｂｔおよびビット線ｂｂと接続される。
【００２７】
図４を参照して、実施の形態１に係る半導体装置ＬＳＩが備えるメモリセルＭＣの回路図を説明する。
【００２８】
メモリセルＭＣはｐ型トランジスタＰＵ＿Ｌ、ｐ型トランジスタＰＵ＿Ｒ、ｎ型トランジスタＰＤ＿Ｌ、およびｎ型トランジスタＰＤ＿Ｒから成るデータ保持回路ＤＨを有する。ｐ型トランジスタＰＵ＿Ｌおよびｎ型トランジスタＰＤ＿Ｌの各ドレインはデータノードＮｄ＿Ｒと接続され、ｐ型トランジスタＰＵ＿Ｒおよびｎ型トランジスタＰＤ＿Ｒの各ゲートはデータノードＮｄ＿Ｌと接続される。ｐ型トランジスタＰＵ＿Ｒおよびｎ型トランジスタＰＤ＿Ｒの各ドレインはデータノードＮｄ＿Ｒと接続され、ｐ型トランジスタＰＵ＿Ｌおよびｎ型トランジスタＰＤ＿Ｌの各ドレインはデータノードＮｄ＿Ｌ接続される。
【００２９】
ｐ型トランジスタＰＵ＿ＬおよびＰＵ＿Ｒの各ソースは電源ノードａｒｖｄｄと接続され、両トランジスタのバックゲートはバックゲートノードｖｄｄｂと接続される。ｎ型トランジスタＰＤ＿Ｌおよびｎ型トランジスタＰＤ＿Ｒの各ソースは電源ノードａｒｖｓｓと接続され、両トランジスタのバックゲートはバックゲートノードｖｓｓｂと接続される。
【００３０】
データ保持回路ＤＨは、ｐ型トランジスタＰＵ＿Ｌおよびｎ型トランジスタＰＤ＿Ｌから成るインバータと、ｐ型トランジスタＰＵ＿Ｒおよびｎ型トランジスタＰＤ＿Ｒから成るインバータで構成されるラッチ回路である。電源ノードａｒｖｄｄの電圧をバックゲートノードｖｄｄｂの電圧に対して低下させることで、ｐ型トランジスタＰＵ＿ＬおよびＰＵ＿Ｒから成る１対のｐ型トランジスタにバックバイアスを印加することが可能となる。同様に、電源ノードａｒｖｓｓの電圧をバックゲートノードｖｓｓｂの電圧に対して上昇させることで、ｎ型トランジスタＰＤ＿ＬおよびＰＤ＿Ｒから成る１対のｎ型トランジスタにバックバイアスを印加することが可能となる。
【００３１】
メモリセルＭＣは、さらに、データ保持回路ＤＨのデータノードＮｄ＿Ｌにソース／ドレインの一方が接続され、ビット線ノードｂｔにソース／ドレインの他方が接続されるｎ型トランジスタＰＧ＿Ｌと、データ保持回路ＤＨのデータノードＮｄ＿Ｒにソース／ドレインの一方が接続され、ビット線ノードｂｂにソース／ドレインの他方が接続されるｎ型トランジスタＰＧ＿Ｒとを有する。ｎ型トランジスタＰＧ＿Ｌ、およびｎ型トランジスタＰＧ＿Ｒの各ゲートは、ワード線ノードｗｌと接続され、両トランジスタのバックゲートはバックゲートノードｖｓｓｂと接続される。なお、ｎ型トランジスタＰＧ＿Ｌ、およびｎ型トランジスタＰＧ＿Ｒのソースとドレインは印加される電圧の大小により変化するため、以降、ソース／ドレインと記載する。
【００３２】
図３３を参照して、本願発明者等が新たに見出したＭＯＳトランジスタのリーク電流特性について説明する。
【００３３】
図３３は、最先端の製造プロセスを設計するに際し、本願発明者等が新たに見出したＭＯＳトランジスタのサブスレッショルドリーク電流と基板リークの特性を説明するグラフである。横軸はＭＯＳトランジスタが形成されている半導体基板の温度であり、縦軸はＭＯＳトランジスタで発生するリーク電流値を示し、任意スケールである。
【００３４】
グラフＬＫ１は、ＭＯＳトランジスタの閾値電圧が製造プロセス設計で想定している閾値電圧より高い場合（高Ｖｔｈ）のサブスレッショルドリーク電流の特性を示す。グラフＬＫ２は、ＭＯＳトランジスタの閾値電圧が製造プロセス設計で想定している閾値電圧より低い場合（低Ｖｔｈ）のサブスレッショールドリーク電流の特性を示す。グラフＬＫ３は、ドレインから半導体基板に流れる基板リーク電流の特性を示す。
【００３５】
サブスレッショルドリーク電流は温度が上昇すると指数関数的に増加するのに対し、基板リーク電流の温度依存性はほとんど見られない。一方、製造プロセスのばらつきによる閾値電圧の変動に関しては、閾値電圧の減少に伴いサブスレッショルドリーク電流は増加するのに対し、基板リーク電流はほとんど変化しない。このため、温度が上昇するに従い、ＭＯＳトランジスタのリーク電流は基板リーク電流からサブスレッショルドリーク電流が支配的になることが分かった。低ＶｔｈのＭＯＳトランジスタ、および高ＶｔｈのＭＯＳトランジスタの場合、各々温度ｔｅｍｐ１および温度ｔｅｍｐで支配的なリーク電流が交代する。
【００３６】
ｎ型ＭＯＳトランジスタのサブスレッショルドリーク電流は、バックゲート電圧に対してソース電圧を上昇させるバックバイアスを印加することで効果的に削減可能であるが、基板リーク電流の削減には効果が無い。一方、基板リーク電流は、ＭＯＳトランジスタのドレイン電圧を低下させることで低減可能である。従って、ＭＯＳトランジスタのサブスレッショルドリーク電流が基板リーク電流より大きい場合はバックバイアスを印加し、基板リーク電流がサブスレッショルドリーク電流より大きい場合はドレイン電圧を減少させることがＭＯＳトランジスタのリーク電流低減に効果的である。つまり、サブスレッショルドリーク電流と基板リーク電流との大小比較を行い、その比較結果に基づき、バックバイアスの印加またはドレイン電圧の低減を行う構成が必要である。
【００３７】
図５を参照して、実施の形態１に係る半導体装置ＬＳＩが備えるセル電源電圧制御回路ＡＲＶＳＳ＿ＣＴＬ１の具体的な回路を説明する。
【００３８】
図５（ａ）は、セル電源電圧制御回路ＡＲＶＳＳ＿ＣＴＬ１の第１の具体例であるセル電源電圧制御回路ＡＲＶＳＳ＿ＣＴＬ１Ａの回路図である。ノードＮｃｎ１ａにはｎ型トランジスタＮＳＷ＿ＡＲＹ、ｎ型トランジスタＮＤＩＯＤ、およびｎ型トランジスタＮＲＥＳＩのドレインが接続され、ノードＮｃｎ２ａにはそれら各トランジスタのソースが接続される。ｎ型トランジスタＮＳＷ＿ＡＲＹは、そのゲートに印加される制御信号ｎｓｔｂ＿ｍｏｄｅの論理レベルに基づき導通状態が制御される電源スイッチとして動作する。ｎ型トランジスタＮＤＩＯＤは、そのゲートとドレインがともにノードＮｃｎ１ａと接続されたＭＯＳダイオードとして動作する。ｎ型トランジスタＮＲＥＳＩは、そのゲートに所定の電圧値に設定された電源電圧ｖｄｄｍが印加され、所定のインピーダンスを有する抵抗として動作する。
【００３９】
制御信号ｎｓｔｂ＿ｍｏｄｅがハイレベルの場合、ｎ型トランジスタＮＳＷ＿ＡＲＹは導通状態（電源スイッチが閉じた状態）となり、ノードＮｃｎ１ａとノードＮｃｎ２ａは同電圧となる。即ち、セル電源配線ａｒｖｓｓｃには電源電圧ｖｓｓが印加される。制御信号ｎｓｔｂ＿ｍｏｄｅがロウレベルの場合、ｎ型トランジスタＮＳＷ＿ＡＲＹは非導通状態（電源スイッチが開いた状態）となり、セル電源配線ａｒｖｓｓｃの電圧は電源電圧ｖｓｓより上昇する。その上昇電圧は、セル電源配線ａｒｖｓｓｃ、ダイオード接続されているｎ型トランジスタＮＤＩＯＤ、および抵抗として動作するｎ型トランジスタＮＲＥＳＩに流れる電流により定まる。なお、必要に応じ、ｎ型トランジスタＮＲＥＳＩは省略しても良い。
【００４０】
図５（ｂ）は、セル電源電圧制御回路ＡＲＶＳＳ＿ＣＴＬ１の第２の具体例であるセル電源電圧制御回路ＡＲＶＳＳ＿ＣＴＬ１Ｂの回路図である。ノードＮｃｎ１ｂにはｎ型トランジスタＮＳＷＤ、およびｎ型トランジスタＮＲＥＳＩのドレインが接続され、ノードＮｃｎ２ｂにはそれら各トランジスタのソースが接続される。ｎ型トランジスタＮＲＥＳＩは、そのゲートに電源電圧ｖｄｄｍが印加され、抵抗として動作する。ｎ型トランジスタＮＳＷＤのドレインおよびゲート間には、ｎ型トランジスタＮＤＧのドレインおよびソースが各々接続され、その導通状態は制御信号ｎｓｔｂ＿ｍｏｄｅにより制御される。ｐ型トランジスタＰＤのソースには電源電圧ｖｄｄｍが印加され、そのドレインはｎ型トランジスタＮＳＷＤのゲートと接続される。ｐ型トランジスタＰＤは、そのゲートに制御信号ｎｓｔｂ＿ｍｏｄｅが接続される。
【００４１】
制御信号ｎｓｔｂ＿ｍｏｄｅがロウレベルの場合、ｎ型トランジスタＮＤＧは非導通状態となり、ｐ型トランジスタＰＤは導通状態となる。その結果、ｎ型トランジスタＮＳＷＤは導通状態となり、セル電源配線ａｒｖｓｓｃには電源電圧ｖｓｓが印加される。制御信号ｎｓｔｂ＿ｍｏｄｅがハイレベルの場合、ｐ型トランジスタＰＤは非導通状態となるが、ｎ型トランジスタＮＤＧは導通状態となり、セル電源配線ａｒｖｓｓｃの電圧は電源電圧ｖｓｓより上昇する。その上昇電圧は、セル電源配線ａｒｖｓｓｃ、ダイオード接続されているｎ型トランジスタＮＳＷＤ、および抵抗として動作するｎ型トランジスタＮＲＥＳＩに流れる電流により定まる。なお、必要に応じ、ｎ型トランジスタＮＲＥＳＩは省略しても良い。
【００４２】
図６を参照して、実施の形態１に係る半導体装置ＬＳＩが備えるメモリモジュールＲＡＭ＿ＭＯＤ１の動作モードを説明する。
【００４３】
メモリモジュールＲＡＭ＿ＭＯＤ１は、スタンバイモード設定回路ＲＳ＿ＣＴＬが出力する制御信号ｒｓ１および制御信号ｒａｍ＿ｒｓ＿ｃｎｔ１（いずれも、図２において、ｊ＝１に対応）によりその動作モードが設定される。制御信号ｒｓ１をロウレベル（Ｌｏｗ）に設定すると、制御信号ｒａｍ＿ｒｓ＿ｃｎｔ１の値によらず、メモリモジュールＲＡＭ＿ＭＯＤ１は通常動作モードに設定される。通常動作モードに設定されたメモリモジュールＲＡＭ＿ＭＯＤ１には、電源電圧ｖｄｄ１ｎｏｒｍに設定された電源電圧ｖｄｄ１、および電源電圧ｖｓｓが印加される。
【００４４】
メモリモジュールＲＡＭ＿ＭＯＤ１が有する周辺回路ＰＥＲＩには、電源電圧ｖｄｄ１ｎｏｒｍと電源配線ｌｃｖｓｓに設定された電圧が印加される。制御信号ｒｓ１でｎ型トランジスタＮＳＷ＿ＰＥＲＩは導通状態になるため、電源配線ｌｃｖｓｓの電圧は電源電圧ｖｓｓと同じ電圧となる。メモリセルアレイＣＥＬＬ＿ＡＲＲＡＹには、電源電圧ｖｄｄ１ｎｏｒｍと、セル電源配線ａｒｖｓｓｃを介してセル電源電圧制御回路ＡＲＶＳＳ＿ＣＴＬ１で制御された電圧とが印加される。
【００４５】
図２に示すセル電源電圧制御回路ＡＲＶＳＳ＿ＣＴＬ１と制御信号ｒａｍ＿ｒｓ＿ｃｎｔ１との関係を説明する。セル電源電圧制御回路ＡＲＶＳＳ＿ＣＴＬ１が図５（ａ）に示すセル電源電圧制御回路ＡＲＶＳＳ＿ＣＴＬ１Ａの場合、ノードＮｃｎ１ａとノードＮｃｎ２ａ間の電圧は制御信号ｎｓｔｂ＿ｍｏｄｅにより決定される。制御信号ｒｓ１がロウレベルの場合、制御信号ｒａｍ＿ｒｓ＿ｃｎｔ１の論理レベルによらず、制御信号ｎｓｔｂ＿ｍｏｄｅはハイレベルに設定される。その結果、ノードＮｃｎ１ａの電圧はノードＮｃｎ２ａの電圧である電源電圧ｖｓｓと同じとなる。制御信号ｒｓ１がハイレベルの場合、ノードＮｃｎ１ａの電圧は、制御信号ｒａｍ＿ｒｓ＿ｃｎｔ１により制御される。
【００４６】
セル電源電圧制御回路ＡＲＶＳＳ＿ＣＴＬ１が図５（ｂ）に示すセル電源電圧制御回路ＡＲＶＳＳ＿ＣＴＬ１Ｂの場合、図２において、制御信号ｎｓｔｂ＿ｍｏｄｅを生成するＯＲ回路ＯＲをＮＯＲ回路に置き換えることで、セル電源電圧制御回路ＡＲＶＳＳ＿ＣＴＬ１Ｂと制御信号ｒａｍ＿ｒｓ＿ｃｎｔ１との関係は、セル電源電圧制御回路ＡＲＶＳＳ＿ＣＴＬ１Ａと制御信号ｒａｍ＿ｒｓ＿ｃｎｔ１との関係と同じになる。
【００４７】
通常動作モードにおけるメモリセルＭＣの、各ノード（図３、および図４参照）に印加される電圧を説明する。電源ノードａｒｖｄｄおよびバックゲートノードｖｄｄｂには、通常動作モードにおける電源電圧ｖｄｄ１の値として設定される電源電圧ｖｄｄ１ｎｏｒｍが印加される。電源電圧ｖｄｄ１ｎｏｒｍは、例えば、１．０Ｖである。電源ノードａｒｖｓｓおよびバックゲートノードｖｓｓｂには、電源電圧ｖｓｓが印加される。この結果、１対のｐ型トランジスタ（ＰＵ＿Ｌ、ＰＵ＿Ｒ）、および１対のｎ型トランジスタ（ＰＤ＿Ｌ、ＰＤ＿Ｒ）とも、バックバイアスは印加されない。
【００４８】
メモリモジュールＲＡＭ＿ＭＯＤ１は、制御信号ｒｓ１がハイレベルに設定された場合、スタンバイモードに設定される。スタンバイモードに設定されたメモリモジュールＲＡＭ＿ＭＯＤ１は、さらに、制御信号ｒａｍ＿ｒｓ＿ｃｎｔ１により２つのスタンバイモードのいずれか一方に設定される。各スタンバイモードは、制御信号ｒａｍ＿ｒｓ＿ｃｎｔ１をロウレベル（Ｌｏｗ）に設定した場合のスタンバイモード１（以下、ＲＳモード、と記載。）と、ハイレベル（Ｈｉｇｈ）に設定した場合のスタンバイモード２（以下、ＬＶＲＳモード、と記載。）とに分類される。
【００４９】
周辺回路ＰＥＲＩに電源電圧を供給する電源配線ｌｃｖｓｓは、制御信号ｒｓ１によりｎ型トランジスタＮＳＷ＿ＰＥＲＩが非導通状態に設定されるため、ＲＳモードおよびＬＶＲＳモードいずれの場合とも電源電圧ｖｓｓが印加されないフローティング状態（概ね、電源電圧ｖｄｄ１まで上昇）となる。メモリセルアレイＣＥＬＬ＿ＡＲＲＡＹには、電源電圧ｖｄｄ１と、セル電源配線ａｒｖｓｓｃを介して、セル電源電圧制御回路ＡＲＶＳＳ＿ＣＴＬ１で制御された電圧とが印加される。
【００５０】
ＲＳモードにおけるメモリセルＭＣの、各ノード（図３、および図４参照）に印加される電圧を説明する。電源ノードａｒｖｄｄおよびバックゲートノードｖｄｄｂには、ＲＳモードにおける電源電圧ｖｄｄ１の値として設定される電源電圧ｖｄｄ１ｎｏｒｍが印加される。この結果、データ保持回路ＤＨが有する１対のｐ型トランジスタ（ＰＵ＿Ｌ／ＰＵ＿Ｒ）において、そのソース、およびバックゲートは同電圧（電源電圧ｖｄｄ１ｎｏｒｍ）となり、両ｐ型トランジスタは、バックバイアスが印加されない状態に設定される。
【００５１】
電源ノードａｒｖｓｓには、セル電源電圧制御回路ＡＲＶＳＳ＿ＣＴＬ１で制御された電圧が印加される。ＲＳモードの場合、制御信号ｒａｍ＿ｒｓ＿ｃｎｔ１はロウレベル（制御信号ｎｓｔｂ＿ｍｏｄｅがロウレベル）に設定されるため、セル電源配線ａｒｖｓｓｃの電圧は電源電圧ｖｓｓに所定のバイアス電圧Δｖｓｓを加えた値（ｖｓｓ＋Δｖｓｓ）となる。この結果、データ保持回路ＤＨが有する１対のｎ型トランジスタ（ＰＤ＿Ｌ／ＰＤ＿Ｒ）において、そのソース、およびバックゲートの電圧は、各々、ｖｓｓ＋Δｖｓｓ、およびｖｓｓに設定され、両ｎ型トランジスタは、バイアス電圧Δｖｓｓのバックバイアスが印加された状態に設定される。バイアス電圧Δｖｓｓは、例えば、０．２Ｖに設定される。
【００５２】
ＬＶＲＳモードにおけるメモリセルＭＣの、各ノードに印加される電圧を説明する。電源ノードａｒｖｄｄ、およびバックゲートノードｖｄｄｂには、ＬＶＲＳモードにおける電源電圧ｖｄｄ１として設定される電圧、即ち、電源電圧ｖｄｄ１ｎｏｒｍを所定のバイアス電圧Δｖｄｄだけ下降させた電圧（ｖｄｄ１ｎｏｒｍ−Δｖｄｄ）が印加される。この結果、データ保持回路ＤＨが有する１対のｐ型トランジスタにおいて、そのソース、およびバックゲートは同電圧（ｖｄｄ１ｎｏｒｍ−Δｖｄｄ）となり、両ｐ型トランジスタは、バックバイアスが印加されない状態に設定される。バイアス電圧Δｖｄｄは、例えば、０．２Ｖに設定される。
【００５３】
電源ノードａｒｖｓｓには、セル電源電圧制御回路ＡＲＶＳＳ＿ＣＴＬ１で制御された電圧が印加される。ＬＶＲＳモードの場合、制御信号ｒａｍ＿ｒｓ＿ｃｎｔ１はハイレベル（制御信号ｎｓｔｂ＿ｍｏｄｅがハイレベル）に設定されるため、セル電源配線ａｒｖｓｓｃの電圧は電源電圧ｖｓｓと同じとなる。この結果、データ保持回路ＤＨが有する１対のｎ型トランジスタにおいて、そのソース、およびバックゲートは同電圧（ｖｓｓ）となり、バックバイアスが印加されない状態に設定される。
【００５４】
図４および図６を参照して、ＲＳモードおよびＬＶＲＳモードと、メモリセルＭＣのリーク電流との関係について説明する。以下の説明において、スタンバイモードに設定されたメモリセルＭＣのデータ保持回路ＤＨにおいて、データノードＮｄ＿Ｒがハイレベル、データノードＮｄ＿Ｌがロウレベルに設定されていると仮定する。この場合、ｎ型トランジスタＰＤ＿Ｒは非導通状態、ｐ型トランジスタＰＵ＿Ｒは導通状態にあり、ｎ型トランジスタＰＤ＿Ｌは導通状態、ｐ型トランジスタＰＵ＿Ｌは非導通状態にある。さらに、スタンバイモードでは、ワード線ノードｗｌはロウレベル、ビット線ノードｂｔ、およびビット線ｂｂはハイレベルに設定され、ｎ型トランジスタＰＧ＿Ｒ、およびｎ型トランジスタＰＧ＿Ｌはともに非導通状態にある。
【００５５】
ＲＳモードにおいて、データ保持回路ＤＨが有する１対のｎ型トランジスタ（ＰＤ＿Ｌ／ＰＤ＿Ｒ）のソースは電源電圧ｖｓｓにバイアス電圧Δｖｓｓを加えた電圧に、バックゲートは電源電圧ｖｓｓに設定され、１対のｎ型トランジスタにはバイアス電圧Δｖｓｓのバックバイアスが印加される。この結果、非導通状態にあるｎ型トランジスタＰＤ＿Ｒにおいて、その閾値電圧が増加し、サブスレッショルドリーク電流が減少する。
【００５６】
一方、導通状態にあるｎ型トランジスタＰＤ＿Ｌのソース電圧がバイアス電圧Δｖｓｓ上昇すると、データノードＮｄ＿Ｌの電圧も同様に上昇する。その結果、非導通状態にあるｎ型トランジスタＰＧ＿Ｌにおいて、そのソース電圧（データノードＮｄ＿Ｌと接続されているソース／ドレインの電圧）もバイアス電圧Δｖｓｓ上昇し、サブスレッショルドリーク電流が減少する。
【００５７】
ＬＶＲＳモードにおいて、データ保持回路ＤＨが有する１対のｐ型トランジスタ（ＰＵ＿Ｌ／ＰＵ＿Ｒ）のソース、およびバックゲートは、ともに電源電圧ｖｄｄ１ｎｏｒｍをバイアス電圧Δｖｄｄ下降させた電圧に設定される。導通状態にあるｐ型トランジスタＰＵ＿Ｒのソース電圧がバイアス電圧Δｖｄｄ下降すると、データノードＮｄ＿Ｒの電圧も同様に下降する。その結果、非導通状態にあるｎ型トランジスタＰＤ＿Ｒにおいて、そのドレイン電圧もバイアス電圧Δｖｓｓ下降し、基板リーク電流が減少する。さらに、電源電圧ｖｄｄ１が、電源電圧ｖｄｄ１ｎｏｒｍからバイアス電圧Δｖｄｄ下降するため、電源電圧ｖｄｄ１が印加されるビット線ノードｂｔとソース／ドレインが接続されるｎ型トランジスタＰＧ＿Ｌ、および電源電圧ｖｄｄ１が印加されるビット線ノードｂｂとソース／ドレインが接続されるｎ型トランジスタＰＧ＿Ｒにおける基板リーク電流も減少する。即ち、メモリセルＭＣをＲＳモード、およびＬＶＲＳモードに設定することで、メモリセルＭＣが有するｎ型トランジスタのリーク電流を削減することが可能である。
【００５８】
図７を参照して、実施の形態１に係る半導体装置ＬＳＩが備えるリークモニタ回路ＬＥＡＫ＿ＭＯＮ１Ａの構成を説明する。
【００５９】
リークモニタ回路ＬＥＡＫ＿ＭＯＮ１ＡはモニタセルアレイＡＲＹ１、モニタセルアレイＡＲＹ２、モニタ電圧供給回路ＡＲＶＤＤ＿ＳＰＬＹＡ、比較器ＣＯＭＰ、およびアレイＶＳＳ生成回路ＡＲＶＳＳ＿ＧＥＮ１を有する。
【００６０】
モニタセルアレイＡＲＹ１は所定数のメモリセルＭＣを備える。各メモリセルＭＣの電源ノードａｒｖｄｄ、バックゲートノードｖｄｄｂ、ビット線ノードｂｔ、およびビット線ノードｂｂは、セル電源配線ａｒｖｄｄ１と接続される。各メモリセルＭＣの電源ノードａｒｖｓｓはセル電源配線ａｒｖｓｓ１と接続され、セル電源配線ａｒｖｓｓ１にはアレイＶＳＳ生成回路ＡＲＶＳＳ＿ＧＥＮ１が出力する所定の電圧が印加される。
【００６１】
アレイＶＳＳ生成回路ＡＲＶＳＳ＿ＧＥＮ１は、図６に示すバイアス電圧Δｖｓｓを生成し、電源電圧ｖｓｓにバイアス電圧Δｖｓｓを加えた電圧をセル電源配線ａｒｖｓｓ１に印加する。各メモリセルＭＣのバックゲートノードｖｓｓｂはセル電源配線ｖｓｓｂ１と接続され、電源電圧ｖｓｓが印加される。
【００６２】
モニタセルアレイＡＲＹ２は、モニタセルアレイＡＲＹ１が備えるメモリセルＭＣと同一数のメモリセルＭＣを備える。各メモリセルＭＣの電源ノードａｒｖｄｄ、バックゲートノードｖｄｄｂ、ビット線ノードｂｔ、およびビット線ノードｂｂは、セル電源配線ａｒｖｄｄ２と接続される。各メモリセルＭＣのバックゲートノードｖｓｓｂはセル電源配線ｖｓｓｂ２と接続され、電源電圧ｖｓｓが印加される。各メモリセルＭＣの電源ノードａｒｖｓｓはセル電源配線ａｒｖｓｓ２と接続され、セル電源配線ａｒｖｓｓ２には電源電圧ｖｓｓが印加される。
【００６３】
モニタセルアレイＡＲＹ１が備えるメモリセルＭＣが有するデータ保持回路ＤＨのｎ型トランジスタ（ＰＤ＿Ｌ／ＰＤ＿Ｒ）には、アレイＶＳＳ生成回路ＡＲＶＳＳ＿ＧＥＮ１の出力電圧により、バックバイアスが印加される。一方、モニタセルアレイＡＲＹ２が有するデータ保持回路ＤＨのｎ型トランジスタには、バックバイアスは印加されない。
【００６４】
モニタ電圧供給回路ＡＲＶＤＤ＿ＳＰＬＹＡは、アンプＡＭＰ１を有する。アンプＡＭＰ１の反転入力端子にはリファレンス電圧ｒｅｆ１が印加され、その正転入力端子はノードＮａ１１と接続される。アンプＡＭＰ１の出力は、ｐ型トランジスタＡＲＶＤＤ＿ＰＷＳ１のゲートと接続される。ｐ型トランジスタＡＲＶＤＤ＿ＰＷＳ１のソースには電源電圧ｖｄｄｍが印加され、そのドレインはノードＮａ１１と接続される。従って、ノードＮａ１１はリファレンス電圧ｒｅｆ１と等しい電圧に設定され、リファレンス電圧ｒｅｆ１は、図６に示すＲＳモードにおける電源電圧ｖｄｄ１の値であるｖｄｄ１ｎｏｒｍに設定される。
【００６５】
モニタ電圧供給回路ＡＲＶＤＤ＿ＳＰＬＹＡは、さらに、アンプＡＭＰ２を有する。アンプＡＭＰ２の反転入力端子にはリファレンス電圧ｒｅｆ２が印加され、その正転入力端子はノードＮａ１２と接続される。アンプＡＭＰ２の出力は、ｐ型トランジスタＡＲＶＤＤ＿ＰＷＳ２のゲートと接続される。ｐ型トランジスタＡＲＶＤＤ＿ＰＷＳ２のソースには電源電圧ｖｄｄｍが印加され、そのドレインはノードＮａ１２と接続される。従って、ノードＮａ１２はリファレンス電圧ｒｅｆ２と等しい電圧に設定され、リファレンス電圧ｒｅｆ２は、図６に示すＬＶＲＳモードにおける電源電圧ｖｄｄ１の値であるｖｄｄ１ｎｏｒｍ−Δｖｄｄに設定される。
【００６６】
モニタ電圧供給回路ＡＲＶＤＤ＿ＳＰＬＹＡのｐ型トランジスタＡＲＶＤＤ＿ＰＷＳ１およびＡＲＶＤＤ＿ＰＷＳ２は同一の電気的特性を有するように構成される。各トランジスタのゲート電圧が同じ場合は、それぞれ同じドレイン電流が流れる。従って、各トランジスタのゲート電圧を比較することにより、ドレイン電流の大小が可能となる。なお、電源電圧ｖｄｄｍは、ｐ型トランジスタＡＲＶＤＤ＿ＰＷＳ１およびＡＲＶＤＤ＿ＰＷＳ２のソースと接続されるノードＮａ１１およびＮａ１２に、各々、リファレンス電圧ｒｅｆ１およびｒｅｆ２が正しく出力されるのに必要な電源電圧に設定される。
【００６７】
モニタ電圧供給回路ＡＲＶＤＤ＿ＳＰＬＹＡは、ノードＮａ１１に接続されているモニタセルアレイＡＲＹ１のセル電源配線ａｒｖｄｄ１へ電源電圧ｖｄｄ１ｎｏｒｍを出力する。同時に、モニタ電圧供給回路ＡＲＶＤＤ＿ＳＰＬＹＡは、ノードＮａ１２に接続されているモニタセルアレイＡＲＹ２のセル電源配線ａｒｖｄｄ２へ、電源電圧ｖｄｄ１ｎｏｒｍをバイアス電圧Δｖｄｄ降下させた電圧（ｖｄｄ１ｎｏｒｍ−Δｖｄｄ）を出力する。さらに、モニタ電圧供給回路ＡＲＶＤＤ＿ＳＰＬＹＡは、ｐ型トランジスタＡＲＶＤＤ＿ＰＷＳ１およびＡＲＶＤＤ＿ＰＷＳ２のゲート電圧を、測定出力ｉｍｅａｓ１および測定出力ｉｍｅａｓ２として、各々出力する。
【００６８】
リファレンス電圧ｒｅｆ１（＝ｖｄｄ１ｎｏｒｍ）がセル電源配線ａｒｖｄｄ１に供給されるモニタセルアレイＡＲＹ１において、各メモリセルＭＣの電源ノードａｒｖｓｓには電源電圧ｖｓｓにバイアス電圧Δｖｓｓを加えた電圧が印加され、バックゲートノードｖｓｓｂには電源電圧ｖｓｓが印加される。従って、モニタセルアレイＡＲＹ１の各メモリセルＭＣは、メモリモジュールＲＡＭ＿ＭＯＤ１のＲＳモードと同一の状態に設定されている。同時に、リファレンス電圧ｒｅｆ２（＝ｖｄｄ１ｎｏｒｍ−Δｖｄｄ）がセル電源配線ａｒｖｄｄ２に供給されるモニタセルアレイＡＲＹ２において、各メモリセルＭＣの電源ノードａｒｖｓｓおよびバックゲートノードｖｓｓｂには電源電圧ｖｓｓが印加される。従って、モニタセルアレイＡＲＹ２の各メモリセルＭＣは、メモリモジュールＲＡＭ＿ＭＯＤ１のＬＶＲＳモードと同一の状態に設定されている。
【００６９】
比較器ＣＯＭＰは一般的な電圧比較器で、測定出力ｉｍｅａｓ１および測定出力ｉｍｅａｓ２の大小を比較し、その比較結果をモニタ信号ｒｅｓｕｌｔ＿ｍｏｎ１として出力する。測定出力ｉｍｅａｓ１はｐ型トランジスタＡＲＶＤＤ＿ＰＷＳ１のゲート電圧であり、そのゲート電圧はドレイン電流により変化する。同様に、測定出力ｉｍｅａｓ２は、ｐ型トランジスタＡＲＶＤＤ＿ＰＷＳ２のゲート電圧であり、そのゲート電圧はドレイン電流により変化する。各ドレイン電流は、ＲＳモードに設定されているモニタセルアレイＡＲＹ１が有するメモリセルＭＣのリーク電流、およびＬＶＲＳモードに設定されているモニタセルアレイＡＲＹ２が有するメモリセルＭＣのリーク電流である。
【００７０】
例えば、測定出力ｉｍｅａｓ１の電圧が測定出力ｉｍｅａｓ２の電圧より低い場合、即ち、ｐ型トランジスタＡＲＶＤＤ＿ＰＷＳ１のゲート電圧がｐ型トランジスタＡＲＶＤＤ＿ＰＷＳ２のゲート電圧より低い場合を想定する。この場合は、モニタセルアレイＡＲＹ１に流れるリーク電流がモニタセルアレイＡＲＹ２に流れるリーク電流より大きい。従って、メモリモジュールＲＡＭ＿ＭＯＤ１をＲＳモードではなくＬＶＲＳモードに設定することで、そのリーク電流を削減することが可能となる。
【００７１】
図２、図４、および図５を参照して、モニタ信号ｒｅｓｕｌｔ＿ｍｏｎに基づき、レギュレータ回路ＲＥＧ＿ＰＯＷＥＲ、およびスタンバイモード設定回路ＲＳ＿ＣＴＬにより、メモリモジュールＲＡＭ＿ＭＯＤ１をＲＳモードおよびＬＶＲＳモードに設定する方法を説明する。
【００７２】
ＲＳモードにおいて、図４に示すメモリセルＭＣの各ノードは以下の様に設定される。即ち、電源ノードａｒｖｓｓは電源電圧ｖｓｓにバイアス電圧Δｖｓｓを加えた電圧、バックゲートノードｖｓｓｂは電源電圧ｖｓｓに、電源ノードａｒｖｄｄおよびバックゲートノードｖｄｄｂは電源電圧ｖｄｄ１ｎｏｒｍに設定される。モニタ信号ｒｅｓｕｌｔ＿ｍｏｎに基づきメモリモジュールＲＡＭ＿ＭＯＤ１をＲＳモードに設定する場合、スタンバイモード設定回路ＲＳ＿ＣＴＬは、制御信号ｖｄｄ１＿ｃｎｔをレギュレータ回路ＲＥＧ＿ＰＯＷＥＲに出力し、電源電圧ｖｄｄ１を電源電圧ｖｄｄ1ｎｏｒｍに設定する。
【００７３】
さらに、スタンバイモード設定回路ＲＳ＿ＣＴＬは、制御信号ｒｓ１および制御信号ｒａｍ＿ｒｓ＿ｃｎｔ１に基づき、ロウレベルに設定した制御信号ｎｓｔｂ＿ｍｏｄｅをセル電源電圧制御回路ＡＲＶＳＳ＿ＣＴＬ１へ出力する。セル電源電圧制御回路ＡＲＶＳＳ＿ＣＴＬ１が図５（ａ）に示すセル電源電圧制御回路ＡＲＶＳＳ＿ＣＴＬ１Ａの場合、ノードＮｃｎ１ａの電圧はノードＮｃｎ２ａの電圧（電源電圧ｖｓｓ）に対して、バイアス電圧Δｖｓｓ上昇する。この結果、ノードＮｃｎ１ａと接続されるセル電源配線ａｒｖｓｓｃの電圧、即ち、メモリセルＭＣの電源ノードａｒｖｓｓの電圧は、電源電圧ｖｓｓをバイアス電圧Δｖｓｓ上昇させた値に設定される。一方、セル電源配線ｖｓｓｂｃと接続されるメモリセルＭＣのバックゲートノードｖｓｓｂの電圧は、電源電圧ｖｓｓに設定される。
【００７４】
ＬＶＲＳモードにおいて、図４に示すメモリセルＭＣの各ノードは以下の様に設定される。即ち、電源ノードａｒｖｄｄおよびバックゲートノードｖｄｄｂは、電源電圧ｖｄｄ１ｎｏｒｍをバイアス電圧Δｖｄｄ下降させた電圧に、電源ノードａｒｖｓｓおよびバックゲートノードｖｓｓｂは電源電圧ｖｓｓに設定される。モニタ信号ｒｅｓｕｌｔ＿ｍｏｎに基づきメモリモジュールＲＡＭ＿ＭＯＤ１をＬＶＲＳモードに設定する場合、スタンバイモード設定回路ＲＳ＿ＣＴＬは、制御信号ｖｄｄ１＿ｃｎｔをレギュレータ回路ＲＥＧ＿ＰＯＷＥＲに出力し、電源電圧ｖｄｄ１を電源電圧ｖｄｄ1ｎｏｒｍからバイアス電圧Δｖｓｓ下降させた電圧に設定する。
【００７５】
さらに、スタンバイモード設定回路ＲＳ＿ＣＴＬは、制御信号ｒｓ１および制御信号ｒａｍ＿ｒｓ＿ｃｎｔ１に基づき、ハイレベルに設定した制御信号ｎｓｔｂ＿ｍｏｄｅをセル電源電圧制御回路ＡＲＶＳＳ＿ＣＴＬ１Ａへ出力し、ノードＮｃｎ２ａの電圧は電源電圧ｖｓｓと同電圧に設定される。この結果、電源ノードａｒｖｓｓおよびバックゲートノードｖｓｓｂの電圧は電源電圧ｖｓｓに設定される。
【００７６】
以上の通り、モニタ信号ｒｅｓｕｌｔ＿ｍｏｎ１に基づき、レギュレータ回路ＲＥＧ＿ＰＯＷＥＲ、およびスタンバイモード設定回路ＲＳ＿ＣＴＬは、メモリモジュールＲＡＭ＿ＭＯＤ１をＲＳモードまたはＬＶＲＳモードに選択的に設定する。なお、セル電源電圧制御回路ＡＲＶＳＳ＿ＣＴＬ１が図５（ｂ）に示すセル電源電圧制御回路ＡＲＶＳＳ＿ＣＴＬ１Ｂの場合、図２において、制御信号ｎｓｔｂ＿ｍｏｄｅを生成するＯＲ回路ＯＲをＮＯＲ回路とすることで、セル電源配線ａｒｖｓｓｃの電圧は上記と同様に制御される。
【００７７】
実施の形態１に係るリークモニタ回路ＬＥＡＫ＿ＭＯＮ１Ａの効果を説明する。
メモリセルＭＣのリーク電流成分のうち、サブスレッショルドリーク電流と基板リーク電流では効果的な削減方法が異なる。サブスレッショルドリーク電流を低減させるには、メモリセルＭＣを構成するｎ型トランジスタにバックバイアスを印加することが効果的であった。さらに、基板リーク電流を低減させるには、メモリセルＭＣを構成するｎ型トランジスタのドレイン電圧を減少させることが効果的であった。リークモニタ回路ＬＥＡＫ＿ＭＯＮ１Ａは、メモリセルＭＣを構成するトランジスタをＲＳモードに設定したモニタセルアレイＡＲＹ１とＬＶＲＳモードに設定したモニタセルアレイＡＲＹ２とを備えることにより、温度、電圧、閾値電圧の違いに応じて、最適なリーク削減方式を選択可能とし、メモリモジュールＲＡＭ＿ＭＯＤ１におけるリーク電流を最小化できる。
【００７８】
図８を参照して、実施の形態１の変形例１に係る半導体装置ＬＳＩが備えるリークモニタ回路ＬＥＡＫ＿ＭＯＮ１Ｂの構成を説明する。
【００７９】
リークモニタ回路ＬＥＡＫ＿ＭＯＮ１Ｂは、モニタセルアレイＡＲＹ１、モニタセルアレイＡＲＹ２、モニタ電圧供給回路ＡＲＶＤＤ＿ＳＰＬＹＢ、比較器ＣＯＭＰ、およびアレイＶＳＳ生成回路ＡＲＶＳＳ＿ＧＥＮ１を有する。
【００８０】
アレイＶＳＳ生成回路ＡＲＶＳＳ＿ＧＥＮ１の機能は図７における同一の符号を付したもの同一であり、その説明は省略する。また、モニタセルアレイＡＲＹ１の構成および各メモリセルＭＣの電源ノードａｒｖｄｄ等に印加される電源電圧も、図７におけるモニタセルアレイＡＲＹ１と同一である。
【００８１】
モニタ電圧供給回路ＡＲＶＤＤ＿ＳＰＬＹＢは、モニタ電圧供給回路ＡＲＶＤＤ＿ＳＰＬＹＡのアンプＡＭＰ２を省略し、アンプＡＭＰ１による構成としたものである。ｐ型トランジスタＡＲＶＤＤ＿ＰＷＳ１およびｐ型トランジスタＡＲＶＤＤ＿ＰＷＳ２のソースには電源電圧ｖｄｄｍが印加され、各ゲートにはアンプＡＭＰ１の出力が印加される。アンプＡＭＰ１の反転入力端子にはリファレンス電圧ｒｅｆ１が印加され、その正転入力端子には、ｐ型トランジスタＡＲＶＤＤ＿ＰＷＳ１のドレインと接続されるノードＮａ２１が接続される。ｐ型トランジスタＡＲＶＤＤ＿ＰＷＳ２のドレインはノードＮａ２２と接続される。リファレンス電圧ｒｅｆ１は電源電圧ｖｄｄ１ｎｏｒｍに設定される。
【００８２】
モニタ電圧供給回路ＡＲＶＤＤ＿ＳＰＬＹＢは、ノードＮａ２１、およびノードＮａ２２から、モニタセルアレイＡＲＹ１のセル電源配線ａｒｖｄｄ１、およびモニタセルアレイＡＲＹ２のセル電源配線ａｒｖｄｄ２へ、電源電圧ｖｄｄ1ｎｏｒｍを各々出力する。さらに、モニタ電圧供給回路ＡＲＶＤＤ＿ＳＰＬＹＢは、ｐ型トランジスタＡＲＶＤＤ＿ＰＷＳ１、およびｐ型トランジスタＡＲＶＤＤ＿ＰＷＳ２の各ドレイン電圧を、測定出力ｉｍｅａｓ１、および測定出力ｉｍｅａｓ２として、各々出力する。
【００８３】
モニタセルアレイＡＲＹ１において、セル電源配線ａｒｖｄｄ１にはリファレンス電圧ｒｅｆ１（＝ｖｄｄ１ｎｏｒｍ）が印加される。各メモリセルＭＣの電源ノードａｒｖｓｓには電源電圧ｖｓｓにバイアス電圧Δｖｓｓ加えた電圧が印加され、バックゲートノードｖｓｓｂには電源電圧ｖｓｓが印加される。従って、モニタセルアレイＡＲＹ１の各メモリセルＭＣは、メモリモジュールＲＡＭ＿ＭＯＤ１のＲＳモードと同一の状態に設定されている。
【００８４】
モニタセルアレイＡＲＹ２において、メモリセルＭＣの電源ノードａｒｖｄｄ、バックゲートノードｖｄｄｂ、ビット線ノードｂｔ、およびビット線ノードｂｂはセル電源配線ａｒｖｄｄ２と接続され、ノードＮａ２２の電源電圧ｖｄｄ１ｎｏｒｍが印加される。各メモリセルＭＣの電源ノードａｒｖｓｓ、およびバックゲートノードｖｓｓｂは、各々、セル電源配線ａｒｖｓｓ２、およびセル電源配線ｖｓｓｂ２と接続される。セル電源配線ａｒｖｓｓ２、およびセル電源配線ｖｓｓｂ２には、アレイＶＳＳ生成回路ＡＲＶＳＳ＿ＧＥＮ１から出力される、電源電圧ｖｓｓにバイアス電圧Δｖｓｓを加えた電圧が印加される。
【００８５】
モニタセルアレイＡＲＹ２において、セル電源配線ａｒｖｄｄ２にはリファレンス電圧ｖｒｅｆ１が印加される。各メモリセルＭＣの電源ノードａｒｖｓｓ、バックゲートノードｖｓｓｂ、およびワード線ノードｗｌには電源電圧ｖｓｓにバイアス電圧Δｖｓｓを加えた電圧が印加される。その結果、モニタセルアレイＡＲＹ２における各メモリセルＭＣのｎ型トランジスタにはバックバイアスが印加されず、データ保持回路ＤＨの電源ノードａｒｖｄｄと電源ノードａｒｖｓｓ間の電源電圧はｖｄｄ１ｎｏｒｍ−バイアス電圧Δｖｓｓとなる。従って、モニタセルアレイＡＲＹ２の各メモリセルＭＣは、メモリモジュールＲＡＭ＿ＭＯＤ１のＬＶＲＳモードと同一の状態が再現されている。セル電源配線ａｒｖｄｄ２の電圧とセル電源配線ａｒｖｄｄ１の電圧とを同一に設定した状態で、モニタセルアレイＡＲＹ２をＬＶＲＳモードに設定することで、図７におけるセル電源配線ａｒｖｄｄ２用のリファレンス電圧ｒｅｆ２を生成する電源回路と、セル電源配線ａｒｖｄｄ２の電圧を制御するオペアンプが不要となり、面積及び電力を削減可能となる。
【００８６】
比較器ＣＯＭＰは、測定出力ｉｍｅａｓ１および測定出力ｉｍｅａｓ２の大小を比較し、その比較結果をモニタ信号ｒｅｓｕｌｔ＿ｍｏｎ１として出力する。測定出力ｉｍｅａｓ１はｐ型トランジスタＡＲＶＤＤ＿ＰＷＳ１のドレイン電圧であり、そのドレイン電圧はドレイン電流により変化する。同様に、測定出力ｉｍｅａｓ２はｐ型トランジスタＡＲＶＤＤ＿ＰＷＳ２のドレイン電圧であり、そのドレイン電圧はドレイン電流により変化する。各ドレイン電流は、ＲＳモードに設定されているモニタセルアレイＡＲＹ１が有するメモリセルＭＣのリーク電流、およびＬＶＲＳモードに設定されているモニタセルアレイＡＲＹ２が有するメモリセルＭＣのリーク電流である。
【００８７】
例えば、測定出力ｉｍｅａｓ２の電圧が測定出力ｉｍｅａｓ１の電圧より低い場合、即ち、ｐ型トランジスタＡＲＶＤＤ＿ＰＷＳ２のドレイン電圧がｐ型トランジスタＡＲＶＤＤ＿ＰＷＳ１のドレイン電圧より低い場合を想定する。この場合は、モニタセルアレイＡＲＹ２のリーク電流がモニタセルアレイＡＲＹ１のリーク電流より大きい。従って、メモリモジュールＲＡＭ＿ＭＯＤ１をＬＶＲＳモードではなくＲＳモードに設定することで、そのリーク電流を削減することが可能となる。
【００８８】
実施の形態１の変形例１に係るリークモニタ回路ＬＥＡＫ＿ＭＯＮ１Ｂの効果を説明する。
【００８９】
リークモニタ回路ＬＥＡＫ＿ＭＯＮ１Ｂは、メモリセルＭＣを構成するトランジスタをＲＳモードに設定したモニタセルアレイＡＲＹ１と、ＬＶＲＳモードに設定したモニタセルアレイＡＲＹ２とを備えることにより、スタンバイモード１とスタンバイモード２のリーク電流を比較することが可能となり、メモリモジュールＲＡＭ＿ＭＯＤ１におけるリーク電流を最小化できる。さらに、アンプＡＭＰ２とリファレンス電圧ｒｅｆ２の生成回路とを削減することにより、実施の形態１に係るリークモニタ回路ＬＥＡＫ＿ＭＯＮ１Ａと比較して半導体装置ＬＳＩの面積および消費電力の低減が可能となる。
【００９０】
ｐ型トランジスタＡＲＶＤＤ＿ＰＷＳ１、およびｐ型トランジスタＡＲＶＤＤ＿ＰＷＳ２のドレイン電流の変化に対するドレイン電圧の変化量は、ゲート電圧の変化量に対して大きい。従って、実施の形態１の変形例に係るリークモニタ回路ＬＥＡＫ＿ＭＯＮ１Ａに対し、より精度良くリーク電流の測定が可能となる。また、比較器ＣＯＭＰの測定精度を下げることで、リークモニタ回路ＬＥＡＫ＿ＭＯＮ１Ｂの面積および消費電流を削減することが可能となる。
【００９１】
図９を参照して、実施の形態１の変形例２に係る半導体装置ＬＳＩが備えるリークモニタ回路ＬＥＡＫ＿ＭＯＮ１Ｃの構成を説明する。
【００９２】
リークモニタ回路ＬＥＡＫ＿ＭＯＮ１Ｃは、モニタセルアレイＡＲＹ１、モニタセルアレイＡＲＹ２、モニタ電圧供給回路ＡＲＶＤＤ＿ＳＰＬＹＣ、比較器ＣＯＭＰ、およびアレイＶＳＳ生成回路ＡＲＶＳＳ＿ＧＥＮ１を有する。モニタセルアレイＡＲＹ１、モニタセルアレイＡＲＹ２、およびアレイＶＳＳ生成回路ＡＲＶＳＳ＿ＧＥＮ１の構成は図８における同一の符号を付したものと同一であり、その説明は省略する。
【００９３】
モニタ電圧供給回路ＡＲＶＤＤ＿ＳＰＬＹＣは、モニタ電圧供給回路ＡＲＶＤＤ＿ＳＰＬＹＢのアンプＡＭＰ１を省略し、ｐ型トランジスタＡＲＶＤＤ＿ＰＷＳ１、およびｐ型トランジスタＡＲＶＤＤ＿ＰＷＳ２の導通状態を制御信号ａｒｖｄｄ＿ｅｎで制御する構成を有する。ｐ型トランジスタＡＲＶＤＤ＿ＰＷＳ１、およびｐ型トランジスタＡＲＶＤＤ＿ＰＷＳ２のゲートには制御信号ａｒｖｄｄ＿ｅｎが印加され、そのソースには電源電圧ｖｄｄ１ｎｏｒｍが印加される。ｐ型トランジスタＡＲＶＤＤ＿ＰＷＳ１、およびｐ型トランジスタＡＲＶＤＤ＿ＰＷＳ２のドレインは、ノードＮａ３１、およびノードＮａ３２と各々接続され、モニタセルアレイＡＲＹ１のセル電源配線ａｒｖｄｄ１、およびモニタセルアレイＡＲＹ２のセル電源配線ａｒｖｄｄ２へ電源電圧ｖｄｄ１ｎｏｒｍを供給する。
【００９４】
実施の形態１のリークモニタ回路ＬＥＡＫ＿ＭＯＮ１Ａ、および実施の形態１の変形例１のリークモニタ回路ＬＥＡＫ＿ＭＯＮ１Ｂと異なり、モニタ電圧供給回路ＡＲＶＤＤ＿ＳＰＬＹＣは、制御信号ａｒｖｄｄ＿ｅｎがロウレベルにある期間のみ、モニタセルアレイＡＲＹ１、およびモニタセルアレイＡＲＹ２へ電源電圧ｖｄｄ１ｎｏｒｍを供給する。制御信号ａｒｖｄｄ＿ｅｎがロウレベルからハイレベルに変化すると、ノードＮａ３１およびノードＮａ３２への電源電圧ｖｄｄ１ｎｏｒｍの供給は遮断される。それ以降は、モニタセルアレイＡＲＹ１、およびモニタセルアレイＡＲＹ２のメモリセルのリーク電流により、ノードＮａ３１、およびノードＮａ３２の電圧は、時間の経過とともに電源電圧ｖｄｄ１ｎｏｒｍから低下する。
【００９５】
モニタ電圧供給回路ＡＲＶＤＤ＿ＳＰＬＹＣは、ノードＮａ３１およびノードＮａ３２の電圧を、測定出力ｉｍｅａｓ１および測定出力ｉｍｅａｓ２として、比較器ＣＯＭＰへ出力する。ノードＮａ３１、およびノードＮａ３２には、ＲＳモードに設定されているモニタセルアレイＡＲＹ１、およびＬＶＲＳモードに設定されているモニタセルアレイＡＲＹ２が、各々接続されている。モニタセルアレイＡＲＹ２において、図８と同様に、スタンバイモードの設定対象であるメモリセルモジュールＲＡＭ＿ＭＯＤ１をＬＶＲＳモード設定する場合に電源電圧ＶＳＳが設定されるノードに、電源電圧ＶＳＳよりバイアス電圧ΔＶＳＳ高い電圧が印加されている。
【００９６】
これにより、セル電源配線ａｒｖｄｄ１の電圧と、セル電源配線ａｒｖｄｄ２の電圧とを同じにした状態で、ＲＳモードとＬＶＲＳモードのスタンバイ状態をそれぞれ再現できる。セル電源配線ａｒｖｄｄ１とセル電源配線ａｒｖｄｄ２の電圧が同じであるため、ノードＮａ３１およびＮａ３２への電源電圧ｖｄｄ１ｎｏｒｍ供給遮断後の両ノードの電圧の大小はリーク電流の大小に対応する。よって、両ノードの電圧を比較器ＣＯＭＰで比較することで、モニタセルアレイＡＲＹ１のリーク電流と、モニタセルアレイＡＲＹ２のリーク電流との大小比較が可能となる。
【００９７】
実施の形態１の変形例２に係るリークモニタ回路ＬＥＡＫ＿ＭＯＮ１Ｃの効果を説明する。
【００９８】
リークモニタ回路ＬＥＡＫ＿ＭＯＮ１Ｃは、アンプとその入力端子に印加するリファレンス電圧生成回路とを削減することにより、実施の形態１に係るリークモニタ回路ＬＥＡＫ＿ＭＯＮ１Ａおよび実施の形態１の変形例１に係るリークモニタ回路ＬＥＡＫ＿ＭＯＮ１Ｂより、半導体装置ＬＳＩの面積および消費電力の低減が可能となる。
【００９９】
図１０を参照して、実施の形態１およびその変形例に係る半導体装置ＬＳＩに適用可能な比較器ＣＯＭＰ１の回路を説明する。
【０１００】
比較器ＣＯＭＰ１は、増幅回路ＡＭＰ１０、増幅回路ＡＭＰ２０、およびインバータ１１を有する。
【０１０１】
増幅回路ＡＭＰ１０は、入力端子ｃｏｍｐ＿ｉｎ１に印加される測定出力ｉｍｅａｓ１と、入力端子ｃｏｍｐ＿ｉｎ２に印加される測定出力ｉｍｅａｓ２との差分を増幅し、出力ｃｏｍｐ＿ｉｎ１＿ｄｒｖおよび出力ｃｏｍｐ＿ｉｎ２＿ｄｒｖを出力する。ｎ型トランジスタＮ１１、およびｎ型トランジスタＮ１２の各ゲートには、入力端子ｃｏｍｐ＿ｉｎ１、および入力端子ｃｏｍｐ＿ｉｎ２が接続され、各ソースはノードＮａｃ１３と接続される。ｎ型トランジスタＮ１３のドレイン、およびソースは、ノードＮａｃ１３、および電源配線ｖｓｓと各々接続され、そのゲートには電圧ｈｉｇｈｖが印加される。
【０１０２】
ｐ型トランジスタＰ１１、およびｐ型トランジスタＰ１２のドレインは、ノードＮａｃ１１、およびノードＮａｃ１２において、ｎ型トランジスタＮ１１、およびＮ１２のドレインと各々接続される。ｐ型トランジスタＰ１１、およびＰ１２のソースには電源電圧ｖｄｄｍが印加され、そのゲートはノードＮａｃ１１と接続される。ノードＮａｃ１１、およびＮａｃ１２から、増幅回路ＡＭＰ１０の出力ｃｏｍｐ＿ｉｎ１＿ｄｒｖ、および出力ｃｏｍｐ＿ｉｎ２＿ｄｒｖが各々出力される。増幅回路ＡＭＰ１０は、測定出力ｉｍｅａｓ１と測定出力ｉｍｅａｓ２との差分を増幅し、出力ｃｏｍｐ＿ｉｎ１＿ｄｒｖおよび出力ｃｏｍｐ＿ｉｎ２＿ｄｒｖを出力する。測定出力ｉｍｅａｓ１、およびｉｍｅａｓ２の大小と、出力ｃｏｍｐ＿ｉｎ１＿ｄｒｖ、および出力ｃｏｍｐ＿ｉｎ２＿ｄｒｖの大小とは逆の関係にある。
【０１０３】
増幅回路ＡＭＰ２０は、増幅回路ＡＭＰ１０の出力ｃｏｍｐ＿ｉｎ１＿ｄｒｖ、および出力ｃｏｍｐ＿ｉｎ２＿ｄｒｖの大小関係に基づき、２値の値を有するモニタ信号ｒｅｓｕｌｔ＿ｍｏｎ１を出力端子ｃｏｍｐ＿ｏｕｔから出力する。出力ｃｏｍｐ＿ｉｎ１＿ｄｒｖが出力ｃｏｍｐ＿ｉｎ２＿ｄｒｖより小さい場合、モニタ信号ｒｅｓｕｌｔ＿ｍｏｎ１はハイレベルとなり、出力ｃｏｍｐ＿ｉｎ１＿ｄｒｖが出力ｃｏｍｐ＿ｉｎ２＿ｄｒｖより大きい場合、モニタ信号ｒｅｓｕｌｔ＿ｍｏｎ１はロウレベルとなる。即ち、測定出力ｉｍｅａｓ１が測定出力ｉｍｅａｓ２より大きい場合、モニタ信号ｒｅｓｕｌｔ＿ｍｏｎ１はハイレベルとなり、測定出力ｉｍｅａｓ１が測定出力ｉｍｅａｓ２より小さい場合、モニタ信号ｒｅｓｕｌｔ＿ｍｏｎ１はロウレベルとなる。
【０１０４】
増幅回路ＡＭＰ２０は、ｎ型トランジスタＣＯＭＰ＿ＳＷ、ｎ型トランジスタＮ２３、ｎ型トランジスタＮ２４、ｐ型トランジスタＰ２３、およびｐ型トランジスタＰ２４で構成される増幅部と、ｐ型トランジスタＰ２０、Ｐ２１、およびＰ２２で構成されるプリチャージ部とを有する。増幅部への出力ｃｏｍｐ＿ｉｎ１＿ｄｒｖ、および出力ｃｏｍｐ＿ｉｎ２＿ｄｒｖの入力は、ｎ型トランジスタＮ２１、およびｎ型トランジスタＮ２２により制御される。ｎ型トランジスタＮ２１、およびＮ２２の導通状態は、制御信号ｃｏｍｐ＿ｅｎをインバータＩＮＶ１１で反転させた信号ｃｏｍｐｂで制御される。増幅部を活性化するｎ型トランジスタＣＯＭＰ＿ＳＷの導通状態は、制御信号ｃｏｍｐ＿ｅｎで制御される。
【０１０５】
比較器ＣＯＭＰ１の動作について説明する。比較器ＣＯＭＰ１は、図７に示す実施の形態１に係るリークモニタ回路ＬＥＡＫ＿ＭＯＮ１Ａ、図８に示す実施の形態１の変形例１に係るリークモニタ回路ＬＥＡＫ＿ＭＯＮ１Ｂ、および図９に示す実施の形態１の変形例２に係るリークモニタ回路ＬＥＡＫ＿ＭＯＮ１Ｃの比較器ＣＯＭＰに適用可能である。比較器ＣＯＭＰ１に入力される測定出力ｉｍｅａｓ１は、ＲＳモードに設定されているモニタセルアレイＡＲＹ１のリーク電流に基づき生成され、測定出力ｉｍｅａｓ２は、ＬＶＲＳモードに設定されているモニタセルアレイＡＲＹ１のリーク電流に基づき生成される。
【０１０６】
制御信号ｃｏｍｐ＿ｅｎで所定時間活性化された比較器ＣＯＭＰ１は、測定出力ｉｍｅａｓ１および測定出力ｉｍｅａｓ２の大小関係に基づき、モニタ信号ｒｅｓｕｌｔ＿ｍｏｎ１を出力する。図２に示す通り、スタンバイモード設定回路ＲＳ＿ＣＴＬは、このモニタ信号ｒｅｓｕｌｔ＿ｍｏｎ１の論理レベルに基づき、制御信号ｒａｍ＿ｒｓ＿ｃｎｔ１でセル電源電圧制御回路ＡＲＶＳＳ＿ＣＴＬ１を制御し、セル電源配線ａｒｖｓｓの電圧を制御する。さらに、スタンバイモード設定回路ＲＳ＿ＣＴＬは、制御信号ｖｄｄ１＿ｃｎｔでレギュレータ回路ＲＥＧ＿ＰＯＷＥＲを制御し、電源電圧ｖｄｄ１の値を制御する。これら一連の制御により、メモリモジュールＲＡＭ＿ＭＯＤ１は、そのリーク電流がより小さくなるＲＳモードおよびＬＶＲＳモードのいずれか一方に設定される。
【０１０７】
比較器ＣＯＭＰ１の効果について説明する。
比較器ＣＯＭＰ１によるモニタ信号ｒｅｓｕｌｔ＿ｍｏｎ１の生成は、スタンバイモード設定回路ＲＳ＿ＣＴＬが電源電圧ｖｄｄ１の供給を受けて動作する中央処理装置ＣＰＵ１をスタンバイモードに設定する時に行われる。電源電圧ｖｄｄ２の供給を受けて動作する中央処理装置ＣＰＵ２等がスタンバイモードに設定される場合も、リーク電流を最小化する制御が各々行われる。これら一連の制御により、半導体装置ＬＳＩの製造プロセスに起因するトランジスタの閾値電圧のばらつきや、半導体装置ＬＳＩの温度変動に伴いメモリセルＭＣのリーク電流が変動しても、リーク電流のより小さいスタンバイモードが設定可能となる。
【０１０８】
図１１を参照して、実施の形態１およびその変形例に係る半導体装置ＬＳＩに適応可能な他の比較器ＣＯＭＰ２の回路を説明する。
【０１０９】
比較器ＣＯＭＰ２は、リングオシレータＲＯＳ１、リングオシレータＲＯＳ２、カウンタＣＮＴ１、カウンタＣＮＴ２、およびデジタル比較回路ＤＩＧ＿ＣＭＰを有する。
【０１１０】
リングオシレータＲＯＳ１は、制御信号ｒｏｓ＿ｅｎで活性化され、入力端子ｃｏｍｐ＿ｉｎ１に印加される測定出力ｉｍｅａｓ１に基づき発振周波数が変化する出力信号ｒｏｓ＿ｏｕｔ１を出力する。リングオシレータＲＯＳ１は、直列に接続されたｐ型トランジスタＰ３１１、ｎ型トランジスタＮ３１２、およびｎ型トランジスタＮ３１１からなるインバータＩＮＶ３１を有する。ｐ型トランジスタＰ３１１のソースには電源電圧ｖｄｄ１ｎｏｒｍが印加され、そのドレインはｎ型トランジスタＮ３１２のドレインと接続される。ｎ型トランジスタＮ３１１のドレインはｎ型トランジスタＮ３１２のソースと接続され、そのソースには電源電圧ｖｓｓが印加される。ｐ型トランジスタＰ３１１とｎ型トランジスタＮ３１２のゲートはＮＡＮＤゲートＧ１１の出力と接続され、ｎ型トランジスタＮ３１１のゲートは入力端子ｃｏｍｐ＿ｉｎ１と接続される。
【０１１１】
ｐ型トランジスタＰ３１１、およびｎ型トランジスタＮ３１２は、両トランジスタのゲートに共通に入力される信号の論理レベルを反転させて、共通に接続される両トランジスタのドレインから出力するスイッチング部を構成する。ｎ型トランジスタＮ３１１は、測定出力ｉｍｅａｓ１に基づき、測定スイッチング部の電流を制御する電流制御部を構成する。
【０１１２】
リングオシレータＲＯＳ１は、所定の段数で縦列接続したインバータＩＮＶ３１の最終段の出力をＮＡＮＤゲートＧ１１に入力し、その出力を初段のインバータＩＮＶ３１に戻して発振ループを形成したリングオシレータである。インバータＩＮＶ３１のｎ型トランジスタＮ３１１のゲートに印加される測定出力ｉｍｅａｓ１で、インバータＩＮＶ３１の遅延時間、即ち、リングオシレータＲＯＳ１が生成する出力信号ｒｏｓ＿ｏｕｔ１の発振周波数が変化する。ＮＡＮＤゲートＧ１１に入力される制御信号ｒｏｓ＿ｅｎをハイレベルに設定するとリングオシレータＲＯＳ１は発振を開始し、ロウレベルに設定すると発振を停止する。
【０１１３】
リングオシレータＲＯＳ２も、以下の点を除いて、リングオシレータＲＯＳ１と同一の構成である。インバータＩＮＶ３２を構成するｎ型トランジスタＮ３２１のゲートは入力端子ｃｏｍｐ＿ｉｎ２と接続され、測定出力ｉｍｅａｓ２で、リングオシレータＲＯＳ２が生成する出力信号ｒｏｓ＿ｏｕｔ２の発振周波数が変化する。
【０１１４】
カウンタＣＮＴ１は、所定期間に発生した出力信号ｒｏｓ＿ｏｕｔ１の発振数をカウントし、リセット信号ｒｅｓｅｔでリセットされる。カウンタＣＮＴ２も、同じ所定期間に発生した出力信号ｒｏｓ＿ｏｕｔ２の発振数をカウントし、リセット信号ｒｅｓｅｔでリセットされる。
【０１１５】
ＲＳモードに設定されたモニタセルアレイＡＲＹ１のリーク電流が増加すると、測定出力ｉｍｅａｓ１の電圧は低下する。ＬＶＲＳモードに設定されたモニタセルアレイＡＲＹ２のリーク電流が増加すると、測定出力ｉｍｅａｓ２の電圧は低下する。従って、モニタセルアレイＡＲＹ１の電流が増大するに従い出力信号ｒｏｓ＿ｏｕｔ１のパルス周期は長くなり、カウンタＣＮＴ１の値（発振数）は減少する。同様に、モニタセルアレイＡＲＹ２の電流が増加するに従い出力信号ｒｏｓ＿ｏｕｔ２のパルス周期は長くなり、カウンタＣＮＴ２の値（発振数）は減少する。
【０１１６】
デジタル比較回路ＤＩＧ＿ＣＭＰは、制御信号ｄｉｇ＿ｃｏｍｐ＿ｅｎで活性化後、カウンタＣＮＴ１およびカウンタＣＮＴ２の値を比較し、出力端子ｃｏｍｐ＿ｏｕｔにその比較結果を２値の論理レベルを有するモニタ信号ｒｅｓｕｌｔ＿ｍｏｎ１として出力する。例えば、モニタセルアレイＡＲＹ１のリーク電流が、モニタセルアレイＡＲＹ２のリーク電流より小さい場合、カウンタＣＮＴ１の値はカウンタＣＮＴ２の値より大きくなる。デジタル比較回路ＤＩＧ＿ＣＭＰは、カウンタＣＮＴ１の値とカウンタＣＮＴ２の値とを比較し、その比較結果をモニタ信号ｒｅｓｕｌｔ＿ｍｏｎ１として出力する。このモニタ信号ｒｅｓｕｌｔ＿ｍｏｎ１の論理レベルにより、モニタセルアレイＡＲＹ１とモニタセルアレイＡＲＹ２におけるリーク電流の大小関係が検出される。
【０１１７】
比較器ＣＯＭＰ２の効果を説明する。
図１０に示す比較器ＣＯＭＰ１はアナログ回路で構成されているため、いくつかの問題点がある。比較器ＣＯＭＰ１はアナログ回路であるためノイズに弱く、また、増幅回路ＡＭＰ１０に代表されるように、直流電流成分が存在し消費電力が大きい。さらに、トランジスタのランダムばらつきの影響を抑制するには、比較器ＣＯＭＰ１を構成するトランジスタのサイズを大きくする必要があり、半導体装置ＬＳＩの面積増加の要因となる。また、デジタル回路の電源電圧ｖｄｄ１ｎｏｒｍとは別に、電源電圧ｖｄｄｍを生成する電源回路が必要となり、消費電力および面積増加の要因となる。
【０１１８】
それに対し、比較器ＣＯＭＰ２は、電圧比較の対象である測定出力ｉｍｅａｓ１、および測定出力ｉｍｅａｓ２で発振周波数数が制御されるリングオシレータＲＯＳ１、およびリングオシレータＲＯＳ２を備える。この構成により、測定出力ｉｍｅａｓ１と測定出力ｉｍｅａｓ２との電圧差が微小であっても、測定期間を長くすることで、精度の良い測定が可能となる。さらに、比較器ＣＯＭＰ２はデジタル回路で構成されているため、他のデジタル回路と同じ電源電圧ｖｄｄ１ｎｏｒｍで動作させることが可能であり、消費電力および面積抑制に効果がある。
【０１１９】
図１２を参照して、実施の形態１の変形例２に係る半導体装置ＬＳＩに、他の比較器ＣＯＭＰ２を適用した場合のリークモニタ回路ＬＥＡＫ＿ＭＯＮ１の構成を説明する。
【０１２０】
リークモニタ回路ＬＥＡＫ＿ＭＯＮ１は、モニタセルアレイＡＲＹ１、モニタセルアレイＡＲＹ２、モニタ電圧供給回路ＡＲＶＤＤ＿ＳＰＬＹＣ、および比較器ＣＯＭＰ２を有する。モニタセルアレイＡＲＹ１、モニタセルアレイＡＲＹ２、およびモニタ電圧供給回路ＡＲＶＤＤ＿ＳＰＬＹＣの具体的構成は図９における同一の符号を付したものと同一であり、その説明は省略する。さらに、比較器ＣＯＭＰ２の具体的構成は図１１に記載した通りである。
【０１２１】
スタンバイモード設定回路ＲＳ＿ＣＴＬが出力するモニタイネーブル信号ｍｏｎ＿ｅｎ１に応答して、中央処理装置ＣＰＵ１のモニタ制御回路ＭＯＮ＿ＣＴＬ１は、リークモニタ回路ＬＥＡＫ＿ＭＯＮ１によるリーク電流の測定を開始する。制御信号ａｒｖｄｄ＿ｅｎに基づき、モニタ制御回路ＭＯＮ＿ＣＴＬ１は、モニタ電圧供給回路ＡＲＶＤＤ＿ＳＰＬＹＣのノードＮａ３１およびノードＮａ３２からのモニタセルアレイＡＲＹ１およびＡＲＹ２への電源電圧ｖｄｄ１ｎｏｒｍの供給を遮断する（図９参照）。
【０１２２】
電源電圧ｖｄｄ１ｎｏｒｍの供給が遮断されると、ノードＮａ３１（測定出力ｉｍｅａｓ１）の電圧、およびノードＮａ３２（測定出力ｉｍｅａｓ２）の電圧は、モニタセルアレイＡＲＹ１、およびモニタセルアレイＡＲＹ２のリーク電流に応じて下降を開始する。制御信号ｒｏｓ＿ｅｎで比較器ＣＯＭＰ２を所定期間活性化する。その期間にわたり、測定出力ｉｍｅａｓ１が印加されるリングオシレータＲＯＳ１の発振数、および測定出力ｉｍｅａｓ２が印加されるリングオシレータＲＯＳ２の発振数を、カウンタＣＮＴ１およびカウンタＣＮＴ２で各々カウントする。比較器ＣＯＭＰ２は、カウンタＣＮＴ１およびカウンタＣＮＴ２の値を比較し、出力端子ｃｏｍｐ＿ｏｕｔからモニタ信号ｒｅｓｕｌｔ＿ｍｏｎ１をスタンバイモード設定回路ＲＳ＿ＣＴＬへ出力する。
【０１２３】
図１３を参照して、実施の形態１の変形例２に係る半導体装置ＬＳＩに、他の比較器ＣＯＭＰ２を適用した場合のリークモニタ回路ＬＥＡＫ＿ＭＯＮ１の動作を説明する。
【０１２４】
図１３は、図１２に示す各信号の変化を模式的に示すタイミング図であり、各信号は基準となるロウレベル（Ｌｏｗ：ｖｓｓ）とハイレベル（Ｈｉｇｈ：ｖｄｄ１ｎｏｒｍ）との間で変化する。各信号の横軸は、時刻と記載されている共通の時間軸を有する。
【０１２５】
時刻ｔ０に、スタンバイモード設定回路ＲＳ＿ＣＴＬは、ロウレベルにあるモニタイネーブル信号ｍｏｎ＿ｅｎ１にパルスを生成する。このモニタイネーブル信号ｍｏｎ＿ｅｎ１の立ち上がりに応答して、モニタ制御回路ＭＯＮ＿ＣＴＬ１は、制御信号ａｒｖｄｄ＿ｅｎを所定時間ハイレベルに維持し、モニタ電圧供給回路ＡＲＶＤＤ＿ＳＰＬＹＣによるモニタセルアレイＡＲＹ１、およびモニタセルアレイＡＲＹ２への電源電圧ｖｄｄ１ｎｏｒｍの供給を遮断する（図９参照）。
【０１２６】
電源電圧ｖｄｄ１ｎｏｒｍの供給が遮断されたモニタセルアレイＡＲＹ１のセル電源配線ａｒｖｄｄ１の電圧（ノードＮａ３１の電圧）は、モニタセルアレイＡＲＹ１に流れるリーク電流により低下を開始する。同様に、電源電圧ｖｄｄ１ｎｏｒｍの供給が遮断されたモニタセルアレイＡＲＹ２のセル電源配線ａｒｖｄｄ２の電圧（ノードＮａ３２）も、モニタセルアレイＡＲＹ２に流れるリーク電流により低下を開始する。
【０１２７】
時刻ｔ１に、モニタ制御回路ＭＯＮ＿ＣＴＬ１は制御信号ｒｏｓ＿ｅｎをロウレベルからハイレベルに立ち上げ、リングオシレータＲＯＳ１およびリングオシレータＲＯＳ２を活性化させる。活性化したリングオシレータＲＯＳ１の発振周期は、測定出力ｉｍｅａｓ１の電圧低下とともに長くなり（出力信号ｒｏｓ＿ｏｕｔ１）、リングオシレータＲＯＳ２の発振周期は、測定出力ｉｍｅａｓ２の電圧低下とともに長くなる（出力信号ｒｏｓ＿ｏｕｔ２）（図１１参照）。図１３において、測定出力ｉｍｅａｓ１の電圧降下速度は測定出力ｉｍｅａｓ２の電圧降下速度と比較して大きいが、これはモニタセルアレイＡＲＹ１のリーク電流がモニタセルアレイＡＲＹ２のリーク電流より大きいことを示す。
【０１２８】
時刻ｔ２に、モニタ制御回路ＭＯＮ＿ＣＴＬ１は制御信号ｒｏｓ＿ｅｎをハイレベルからロウレベルに立ち下げ、リングオシレータＲＯＳ１とリングオシレータＲＯＳ２の発振を停止させる。時刻ｔ１から時刻ｔ２の期間にわたり、カウンタＣＮＴ１、およびカウンタＣＮＴ２は、各々、出力信号ｒｏｓ＿ｏｕｔ１、および出力信号ｒｏｓ＿ｏｕｔ２の発振数をカウントする。
【０１２９】
時刻ｔ３に、制御信号ｄｉｇ＿ｃｏｍｐ＿ｅｎでデジタル比較回路ＤＩＧ＿ＣＭＰを活性化し、カウンタＣＮＴ１およびカウンタＣＮＴ２の値を比較し、その結果をモニタ信号ｒｅｓｕｌｔ＿ｍｏｎ１としてスタンバイモード設定回路ＲＳ＿ＣＴＬへ出力する（図１２参照）。このモニタ信号ｒｅｓｕｌｔ＿ｍｏｎ１の値に基づき、スタンバイモード設定回路ＲＳ＿ＣＴＬは、制御信号ｒａｍ＿ｒｓ＿ｃｎｔ１でセル電源電圧制御回路ＡＲＶＳＳ＿ＣＴＬ１を、制御信号ｖｄｄ１＿ｃｎｔでレギュレータ回路ＲＥＧ＿ＰＯＷＥＲを制御する。図１３の例では、メモリセルアレイＣＥＬＬ＿ＡＲＲＡＹをＬＶＲＳモードに設定するように、セル電源電圧制御回路ＡＲＶＳＳ＿ＣＴＬ１およびレギュレータ回路ＲＥＧ＿ＰＯＷＥＲが制御される。
【０１３０】
時刻ｔ４に、カウンタＣＮＴ１およびカウンタＣＮＴ２の値をリセットする。
図１４を参照して、実施の形態１およびその変形例に係る半導体装置ＬＳＩに適用可能な、他の比較器ＣＯＭＰ２の変形例１である比較器ＣＯＭＰ２１の構成を説明する。
【０１３１】
比較器ＣＯＭＰ２１は、一方の測定出力ｉｍｅａｓ１をリングオシレータＲＯＳ１およびリングオシレータＲＯＳ２へ印加し、各リングオシレータの発振数をカウンタＣＮＴ１で累積カウントするように構成される。同様に、他方の測定出力ｉｍｅａｓ２に対応する各リングオシレータの発振数をカウンタＣＮＴ２で累積カウントする。比較器ＣＯＭＰ２１の正確な動作は、以下に説明される。比較器ＣＯＭＰ２１により、リングオシレータＲＯＳ１およびＲＯＳ２を構成するトランジスタのランダムばらつき（１つの半導体チップ内で、同一形状を有するトランジスタの特性がランダムに異なる）に起因する発振数の測定誤差を抑えることが可能となる。
【０１３２】
図１４と図１１において、同一符号を付したトランジスタや回路等は同一の構成・機能を有する。図１４において、測定出力ｉｍｅａｓ１および測定出力ｉｍｅａｓ２は、セレクタＩＮ＿ＳＥＬ１およびセレクタＩＮ＿ＳＥＬ２へ入力される。セレクタＩＮ＿ＳＥＬ１およびセレクタＩＮ＿ＳＥＬ２は、選択信号ｓｅｌｅに基づき、測定出力ｉｍｅａｓ１および測定出力ｉｍｅａｓ２の一方と他方を交互に選択する。選択信号ｓｅｌｅがロウレベルの場合、セレクタＩＮ＿ＳＥＬ１、およびセレクタＩＮ＿ＳＥＬ２は、測定出力ｉｍｅａｓ１、および測定出力ｉｍｅａｓ２を各々選択して出力する。選択信号ｓｅｌｅがハイレベルの場合、各セレクタが出力する測定出力は上記と逆の関係となる。
【０１３３】
セレクタＩＮ＿ＳＥＬ１の出力は、信号配線ｇｉｎ１により、リングオシレータＲＯＳ１を構成する複数のインバータＩＮＶ３１が各々有するｎ型トランジスタＮ３１１のゲートに印加される。セレクタＩＮ＿ＳＥＬ２の出力は、信号配線ｇｉｎ２により、リングオシレータＲＯＳ２を構成する複数のインバータＩＮＶ３２が各々有するｎ型トランジスタＮ３２１のゲートに印加される。
【０１３４】
リングオシレータＲＯＳ１の出力信号ｒｏｓ＿ｏｕｔ１、およびリングオシレータＲＯＳ２の出力信号ｒｏｓ＿ｏｕｔ２は、セレクタＯＵＴ＿ＳＥＬ１およびセレクタＯＵＴ＿ＳＥＬ２へ入力される。選択信号ｓｅｌｅがロウレベルの場合、セレクタＯＵＴ＿ＳＥＬ１およびセレクタＯＵＴ＿ＳＥＬ２は、出力信号ｒｏｓ＿ｏｕｔ１および出力信号ｒｏｓ＿ｏｕｔ２を各々選択して出力する。選択信号ｓｅｌｅがハイレベルの場合、セレクタＯＵＴ＿ＳＥＬ１およびセレクタＯＵＴ＿ＳＥＬ２は、出力信号ｒｏｓ＿ｏｕｔ２および出力信号ｒｏｓ＿ｏｕｔ１を各々選択して出力する。セレクタＯＵＴ＿ＳＥＬ１の出力信号ｃｉｎ１１の発振数はカウンタＣＮＴ１でカウントされ、セレクタＯＵＴ＿ＳＥＬ２の出力信号ｃｉｎ１２の発振数はカウンタＣＮＴ２でカウントされる。カウンタＣＮＴ１およびカウンタＣＮＴ２は、リセット信号ｒｅｓｅｔによりリセットされる。
【０１３５】
比較器ＣＯＭＰ２１の動作を説明する。
選択信号ｓｅｌｅがロウレベルに設定されると、制御信号ｒｏｓ＿ｅｎで活性化された期間にわたり、リングオシレータＲＯＳ１、およびリングオシレータＲＯＳ２は、測定出力ｉｍｅａｓ１、および測定出力ｉｍｅａｓ２に基づいて決定される発振数を有する出力信号ｒｏｓ＿ｏｕｔ１、および出力信号ｒｏｓ＿ｏｕｔ２を、各々出力する。セレクタＯＵＴ＿ＳＥＬ１およびセレクタＯＵＴ＿ＳＥＬ２は、出力信号ｒｏｓ＿ｏｕｔ１および出力信号ｒｏｓ＿ｏｕｔ２を選択して出力する。カウンタＣＮＴ１およびカウンタＣＮＴ２は、出力信号ｒｏｓ＿ｏｕｔ１および出力信号ｒｏｓ＿ｏｕｔ２の発振数をカウントし、その値を保持する。
【０１３６】
選択信号ｓｅｌｅがロウレベルからハイレベルに設定されると、制御信号ｒｏｓ＿ｅｎで活性化された期間にわたり、リングオシレータＲＯＳ１、およびリングオシレータＲＯＳ２は、測定出力ｉｍｅａｓ２、および測定出力ｉｍｅａｓ１に基づいて決定される発振数を有する出力信号ｒｏｓ＿ｏｕｔ１、および出力信号ｒｏｓ＿ｏｕｔ２を、各々出力する。セレクタＯＵＴ＿ＳＥＬ１およびセレクタＯＵＴ＿ＳＥＬ２は、出力信号ｒｏｓ＿ｏｕｔ２および出力信号ｒｏｓ＿ｏｕｔ１を選択して出力する。カウンタＣＮＴ１およびカウンタＣＮＴ２は、選択信号ｓｅｌｅがロウレベルの期間のカウント数に、出力信号ｒｏｓ＿ｏｕｔ２および出力信号ｒｏｓ＿ｏｕｔ１の発振数を加えたカウントを継続する。
【０１３７】
デジタル比較回路ＤＩＧ＿ＣＭＰは、制御信号ｄｉｇ＿ｃｏｍｐ＿ｅｎで活性化後、カウンタＣＮＴ１およびカウンタＣＮＴ２の値を比較し、出力端子ｃｏｍｐ＿ｏｕｔにその比較結果を２値の論理レベルを有するモニタ信号ｒｅｓｕｌｔ＿ｍｏｎ１として出力する。
【０１３８】
比較器ＣＯＭＰ２１の効果を説明する。
上記の通り、カウンタＣＮＴ１は、測定出力ｉｍｅａｓ１が印加されたリングオシレータＲＯＳ１およびリングオシレータＲＯＳ２の各発振数の累積値を保持する。一方、カウンタＣＮＴ２は、測定出力ｉｍｅａｓ２が印加されたリングオシレータＲＯＳ１およびリングオシレータＲＯＳ２の各発振数の累積値を保持する。つまり、比較器ＣＯＭＰ２１は、測定出力と、その測定出力を印加するリングオシレータとを固定せず、１つの測定出力を２つのリングオシレータへ交互に印加し、各リングオシレータの発振数を１つのカウンタで累積カウントする構成を有する。
【０１３９】
リングオシレータＲＯＳ１およびリングオシレータＲＯＳ２は同一の構成を備えているが、ランダムばらつきが発生した場合、各リングオシレータを構成するトランジスタの閾値電圧やオン電流に相違が発生する。その場合、各リングオシレータに同じ電圧値を有する測定出力を入力してもそれぞれのリングオシレータの発振周波数が異なり、測定出力比較誤差となる。リングオシレータの段数を増加させたり、リングオシレータを構成するトランジスタのサイズを大きくすることで、ランダムばらつきの影響を低減することは可能であるが、リングオシレータの面積の増加を招く。
【０１４０】
図９に示すリークモニタ回路ＬＥＡＫ＿ＭＯＮ１Ｃにおいて、比較器ＣＯＭＰとして図１１に示す比較器ＣＯＭＰ２を適用した場合、リングオシレータの段数を増加させると以下の問題が発生し得る。リークモニタ回路ＬＥＡＫ＿ＭＯＮ１Ｃは、モニタ電圧供給回路ＡＲＶＤＤ＿ＳＰＬＹＣがモニタセルアレイＡＲＹ１およびＡＲＹ２に供給する電源電圧ｖｄｄ１ｎｏｒｍを遮断し、その後のノードＮａ３１およびＮａ３２の電圧を測定出力ｉｍｅａｓ１およびｉｍｅａｓ２として比較器ＣＯＭＰ２へ出力する。
【０１４１】
モニタセルアレイのリーク電流が大きい場合、リングオシレータが動作しないレベルまで測定出力ｉｍｅａｓ１、または測定出力ｉｍｅａｓ２の電圧が急速に低下するため、リングオシレータによるリーク電流の大小比較ができないという問題が発生する。
【０１４２】
図１４に示す比較器ＣＯＭＰ２１によれば、一方の測定出力ｉｍｅａｓ１をリングオシレータＲＯＳ１およびリングオシレータＲＯＳ２へ交互に印加し、各リングオシレータの発振数をカウンタＣＮＴ１で累積カウントする。同様に、他方の測定出力ｉｍｅａｓ２に対応する各リングオシレータの発振数をカウンタＣＮＴ２で累積カウントする。これにより、リングオシレータＲＯＳ１およびＲＯＳ２を構成するトランジスタのランダムばらつきに起因する測定誤差を排除することが可能となる。
【０１４３】
さらに、リングオシレータの段数を適切な範囲で設定できるため、モニタセルアレイに供給する電源電圧を遮断後し、その後の測定出力の変化に基づきリーク電流を測定するリークモニタ回路であっても、リングオシレータによるリーク電流の測定が可能となる。
【０１４４】
図１５を参照して、実施の形態１およびその変形例に係る半導体装置ＬＳＩに適用可能な、他の比較器ＣＯＭＰ２の変形例２である比較器ＣＯＭＰ２２の構成を説明する。
【０１４５】
比較器ＣＯＭＰ２２は、１つのリングオシレータＲＯＳ１に対して測定出力ｉｍｅａｓ１および測定出力ｉｍｅａｓ２を交互に印加し、各々の場合におけるリングオシレータＲＯＳ１の発振数をカウンタＣＮＴ１、およびカウンタＣＮＴ２でカウントするように構成される。
【０１４６】
図１５と図１４において、同一符号を付したトランジスタや回路等は同一の構成・機能を有する。図１５において、セレクタＩＮ＿ＳＥＬ１は、選択信号ｓｅｌｅがロウレベルの場合、測定出力ｉｍｅａｓ１を選択して出力し、選択信号ｓｅｌｅがハイレベルの場合、測定出力ｉｍｅａｓ２を選択して出力する。ゲートＧ２１およびゲートＧ２２の一方にはリングオシレータＲＯＳ１の出力信号ｒｏｓ＿ｏｕｔが入力され、他方には選択信号ｓｅｌｅが入力される。
【０１４７】
従って、選択信号ｓｅｌｅがロウレベルの場合、カウンタＣＮＴ１は、測定出力ｉｍｅａｓ１が印加された場合のリングオシレータＲＯＳ１の発振数をカウントし、選択信号ｓｅｌｅがハイレベルの場合、カウンタＣＴＮ２は、測定出力ｉｍｅａｓ２が印加された場合のリングオシレータＲＯＳ１の発振数をカウントする。デジタル比較回路ＤＩＧ＿ＣＭＰは、制御信号ｄｉｇ＿ｃｏｍｐ＿ｅｎで活性化後、カウンタＣＮＴ１およびカウンタＣＮＴ２の値を比較し、出力端子ｃｏｍｐ＿ｏｕｔにその比較結果を２値の論理レベルを有するモニタ信号ｒｅｓｕｌｔ＿ｍｏｎ１として出力する。
【０１４８】
比較器ＣＯＭＰ２２の効果を説明する。
半導体装置ＬＳＩの温度や電源電圧の変化に比べて、比較器ＣＯＭＰ２２の測定時間が十分に短い場合、測定出力ｉｍｅａｓ１および測定出力ｉｍｅａｓ２の電圧を時分割で１つのリングオシレータＲＯＳ１へ印加することにより、動作電力と面積を削減することが可能となる。
【０１４９】
図１６を参照して、実施の形態１およびその変形例に係る半導体装置ＬＳＩに適用可能な、他の比較器ＣＯＭＰ２の変形例３である比較器ＣＯＭＰ２３の構成を説明する。
【０１５０】
電源電圧ｖｄｄ１の供給を受けて動作する中央処理装置ＣＰＵ１において、メモリモジュールＲＡＭ＿ＭＯＤ１をＲＳモードからＬＶＲＳモードに設定した場合、メモリセルアレイＣＥＬＬ＿ＡＲＲＡＹ以外の回路の電流も減少する。例えば、周辺回路ＰＥＲＩに含まれるデータ出力ラッチ回路や、ロジック回路は、メモリセルアレイＣＥＬＬ＿ＡＲＲＡＹがスタンバイモードに設定されても電源電圧は印加された状態にある。比較器ＣＯＭＰ２３は、そのスタンバイモードにおいても電源電圧が印加されている回路の電流削減効果を考慮して、メモリモジュールＲＡＭ＿ＭＯＤ１のスタンバイモードを決定する。
【０１５１】
図１６と図１５において、同一符号を付したトランジスタや回路等は同一の構成・機能を有する。図１６において、カウンタＣＮＴ１は、測定出力ｉｍｅａｓ１で制御されるリングオシレータＲＯＳ１の発振数をカウントする。即ち、ＲＳモードに設定されているモニタセルアレイＡＲＹ２のリーク電流に対応した発振数がカウンタＣＮＴ１に格納されている。カウンタＣＮＴ２は、測定出力ｉｍｅａｓ２で制御されるリングオシレータＲＯＳ１の発振数をカウントする。即ち、ＬＶＲＳモードに設定されているモニタセルアレイＡＲＹ２のリーク電流に対応した発振数がカウンタＣＮＴ２に格納されている。
【０１５２】
信号ｌｏｇｉｃ＿ｏｆｆｓｅｔは、電源電圧ｖｄｄ１の供給を受けて動作する中央処理装置ＣＰＵ１において、上記メモリセルアレイＣＥＬＬ＿ＡＲＲＡＹ以外の回路に印加する電源電圧を、ＲＳモード時の電源電圧（ｖｄｄ１ｎｏｒｍ）からＬＶＲＳモード時の電源電圧（ｖｄｄ１ｎｏｒｍ−Δｖｄｄ）に変更した場合に削減される電流量に相当するカウント数である。
【０１５３】
加算回路ＡＤＤＲは、カウンタＣＮＴ１の出力と信号ｌｏｇｉｃ＿ｏｆｆｓｅｔとの加算値を出力する。デジタル比較回路ＤＩＧ＿ＣＭＰは、加算回路ＡＤＤＲの出力とカウンタＣＮＴ２の出力との大小を比較し、その結果を出力端子ｃｏｍｐ＿ｏｕｔにモニタ信号ｒｅｓｕｌｔ＿ｍｏｎ１として出力する。
【０１５４】
比較器ＣＯＭＰ２３の効果を説明する。
比較器ＣＯＭＰ２３により、中央処理装置ＣＰＵ１のメモリセルアレイＣＥＬＬ＿ＡＲＲＡＹをＬＶＲＳモードに設定した場合、そのメモリセルアレイＣＥＬＬ＿ＡＲＲＡＹ以外の回路に流れる電流量の変化を考慮したスタンバイモードの選択が可能となる。
【０１５５】
図１７を参照して、実施の形態１の変形例２に係る半導体装置ＬＳＩに、他の比較器ＣＯＭＰ２の変形例１であるＣＯＭＰ２１を適用した場合のリークモニタ回路ＬＥＡＫ＿ＭＯＮ１の構成を説明する。
【０１５６】
リークモニタ回路ＬＥＡＫ＿ＭＯＮ１は、モニタセルアレイＡＲＹ１、モニタセルアレイＡＲＹ２、およびモニタ電圧供給回路ＡＲＶＤＤ＿ＳＰＬＹＣと、比較器ＣＯＭＰ２１とを有する。モニタセルアレイＡＲＹ１、モニタセルアレイＡＲＹ２、およびモニタ電圧供給回路ＡＲＶＤＤ＿ＳＰＬＹＣの具体的構成は図９における同一の符号を付したものと同一であり、その説明は省略する。さらに、比較器ＣＯＭＰ２１の具体的構成は、図１４に記載した通りである。
【０１５７】
スタンバイモード設定回路ＲＳ＿ＣＴＬが出力するモニタイネーブル信号ｍｏｎ＿ｅｎ１に応答して、中央処理装置ＣＰＵ１のモニタ制御回路ＭＯＮ＿ＣＴＬ１は、リークモニタ回路ＬＥＡＫ＿ＭＯＮ１によるリーク電流の測定を開始させる。制御信号ａｒｖｄｄ＿ｅｎに基づき、モニタ制御回路ＭＯＮ＿ＣＴＬ１は、モニタ電圧供給回路ＡＲＶＤＤ＿ＳＰＬＹＣのノードＮａ３１およびノードＮａ３２からのモニタセルアレイＡＲＹ１およびＡＲＹ２への電源電圧ｖｄｄ１ｎｏｒｍの供給を遮断する（図９参照）。
【０１５８】
電源電圧ｖｄｄ１ｎｏｒｍの供給が遮断されると、ノードＮａ３１（測定出力ｉｍｅａｓ１）の電圧、およびノードＮａ３２（測定出力ｉｍｅａｓ２）の電圧は、モニタセルアレイＡＲＹ１およびモニタセルアレイＡＲＹ２のリーク電流に応じて下降を開始する。１回目のリーク電流測定のため、選択信号ｓｅｌｅをロウレベルに設定する。制御信号ｒｏｓ＿ｅｎで、比較器ＣＯＭＰ２１のリングオシレータＲＯＳ１およびリングオシレータＲＯＳ２を所定期間活性化する。その期間にわたり、測定出力ｉｍｅａｓ１が印加されるリングオシレータＲＯＳ１の発振数、および測定出力ｉｍｅａｓ２が印加されるリングオシレータＲＯＳ２の発振数を、カウンタＣＮＴ１およびカウンタＣＮＴ２で各々カウントする。
【０１５９】
２回目のリーク電流測定のため、選択信号ｓｅｌｅをハイレベルに設定する。制御信号ｒｏｓ＿ｅｎで、比較器ＣＯＭＰ２１のリングオシレータＲＯＳ１およびリングオシレータＲＯＳ２を所定期間活性化する。その期間にわたり、測定出力ｉｍｅａｓ１が印加されるリングオシレータＲＯＳ２の発振数、および測定出力ｉｍｅａｓ２が印加されるリングオシレータＲＯＳ１の発振数を、カウンタＣＮＴ１およびカウンタＣＮＴ２で各々カウントする。比較器ＣＯＭＰ２１は、カウンタＣＮＴ１およびカウンタＣＮＴ２の値を比較し、出力端子ｃｏｍｐ＿ｏｕｔからモニタ信号ｒｅｓｕｌｔ＿ｍｏｎ１をスタンバイモード設定回路ＲＳ＿ＣＴＬへ出力する。
【０１６０】
図１８を参照して、実施の形態１の変形例２に係る半導体装置ＬＳＩに、他の比較器ＣＯＭＰ２の変形例１であるＣＯＭＰ２１を適用した場合のリークモニタ回路ＬＥＡＫ＿ＭＯＮ１の動作を説明する。
【０１６１】
図１８は、図１７に示す各信号の変化を模式的に示すタイミング図であり、各信号は基準となるロウレベル（Ｌｏｗ：ｖｓｓ）とハイレベル（Ｈｉｇｈ：ｖｄｄ１ｎｏｒｍ）との間で変化する。各信号の横軸は、時刻と記載されている共通の時間軸を有する。
【０１６２】
モニタ制御回路ＭＯＮ＿ＣＴＬ１は選択信号ｓｅｌｅをロウレベルに設定し、１回目のリーク電流の測定が行われる。
【０１６３】
時刻ｔ０に、スタンバイモード設定回路ＲＳ＿ＣＴＬは、ロウレベルにあるモニタイネーブル信号ｍｏｎ＿ｅｎ１にパルスを生成する。このモニタイネーブル信号ｍｏｎ＿ｅｎ１の立ち上がりに応答して、モニタ制御回路ＭＯＮ＿ＣＴＬ１は、制御信号ａｒｖｄｄ＿ｅｎを所定時間ハイレベルに維持し、モニタ電圧供給回路ＡＲＶＤＤ＿ＳＰＬＹＣによるモニタセルアレイＡＲＹ１およびモニタセルアレイＡＲＹ２への電源電圧ｖｄｄ１ｎｏｒｍの供給を遮断する（図９参照）。
【０１６４】
電源電圧ｖｄｄ１ｎｏｒｍの供給が遮断されたモニタセルアレイＡＲＹ１のセル電源配線ａｒｖｄｄ１の電圧（ノードＮａ３１の電圧）は、モニタセルアレイＡＲＹ１に流れるリーク電流により低下を開始する。同様に、電源電圧ｖｄｄ１ｎｏｒｍの供給が遮断されたモニタセルアレイＡＲＹ２のセル電源配線ａｒｖｄｄ２の電圧（ノードＮａ３２）も、モニタセルアレイＡＲＹ２に流れるリーク電流により低下を開始する。
【０１６５】
時刻ｔ１に、モニタ制御回路ＭＯＮ＿ＣＴＬ１は制御信号ｒｏｓ＿ｅｎをロウレベルからハイレベルに立ち上げ、リングオシレータＲＯＳ１およびリングオシレータＲＯＳ２を活性化させる。リングオシレータＲＯＳ１には、セレクタＩＮ＿ＳＥＬ１で選択された測定出力ｉｍｅａｓ１が印加され、リングオシレータＲＯＳ２には、セレクタＩＮ＿ＳＥＬ２で選択された測定出力ｉｍｅａｓ２が印加される。カウンタＣＮＴ１は、セレクタＯＵＴ＿ＳＥＬ１で選択されたリングオシレータＲＯＳ１の出力の発振数をカウントし、その結果を保持する。カウンタＣＮＴ２は、セレクタＯＵＴ＿ＳＥＬ２で選択されたリングオシレータＲＯＳ２の出力の発振数をカウントし、その結果を保持する。
【０１６６】
時刻ｔ２に、モニタ制御回路ＭＯＮ＿ＣＴＬ１は、制御信号ｒｏｓ＿ｅｎをハイレベルからロウレベルに立ち下げ、１回目のリーク電流測定を終了させる。
【０１６７】
モニタ制御回路ＭＯＮ＿ＣＴＬ１は選択信号ｓｅｌｅをロウレベルからハイレベルに立ち上げ、２回目のリーク電流の測定が行われる。
【０１６８】
時刻ｔ３に、スタンバイモード設定回路ＲＳ＿ＣＴＬは、ロウレベルにあるモニタイネーブル信号ｍｏｎ＿ｅｎ１にパルスを生成する。このモニタイネーブル信号ｍｏｎ＿ｅｎ１の立ち上がりに応答して、モニタ制御回路ＭＯＮ＿ＣＴＬ１は、制御信号ａｒｖｄｄ＿ｅｎを所定時間ハイレベルに維持し、モニタ電圧供給回路ＡＲＶＤＤ＿ＳＰＬＹＣによるモニタセルアレイＡＲＹ１およびモニタセルアレイＡＲＹ２への電源電圧ｖｄｄ１ｎｏｒｍの供給を遮断する。
【０１６９】
電源電圧ｖｄｄ１ｎｏｒｍの供給が遮断されたモニタセルアレイＡＲＹ１のセル電源配線ａｒｖｄｄ１の電圧（ノードＮａ３１の電圧）は、モニタセルアレイＡＲＹ１に流れるリーク電流により低下を開始する。同様に、電源電圧ｖｄｄ１ｎｏｒｍの供給が遮断されたモニタセルアレイＡＲＹ２のセル電源配線ａｒｖｄｄ２の電圧（ノードＮａ３２）も、モニタセルアレイＡＲＹ２に流れるリーク電流により低下を開始する。
【０１７０】
時刻ｔ４に、モニタ制御回路ＭＯＮ＿ＣＴＬ１は制御信号ｒｏｓ＿ｅｎをロウレベルからハイレベルに立ち上げ、リングオシレータＲＯＳ１およびリングオシレータＲＯＳ２を活性化させる。リングオシレータＲＯＳ１には、セレクタＩＮ＿ＳＥＬ１で選択された測定出力ｉｍｅａｓ２が印加され、リングオシレータＲＯＳ２には、セレクタＩＮ＿ＳＥＬ２で選択された測定出力ｉｍｅａｓ１が印加される。カウンタＣＮＴ１は、１回目の測定結果のカウント数に、セレクタＯＵＴ＿ＳＥＬ１で選択されたリングオシレータＲＯＳ２の出力の発振数を加えてカウントする。カウンタＣＮＴ２は、１回目の測定結果のカウント数に、セレクタＯＵＴ＿ＳＥＬ２で選択されたリングオシレータＲＯＳ２の出力の発振数を加えてカウントする。
【０１７１】
時刻ｔ６に、制御信号ｄｉｇ＿ｃｏｍｐ＿ｅｎでデジタル比較回路ＤＩＧ＿ＣＭＰを活性化し、カウンタＣＮＴ１およびカウンタＣＮＴ２の値を比較し、その結果をモニタ信号ｒｅｓｕｌｔ＿ｍｏｎ１としてスタンバイモード設定回路ＲＳ＿ＣＴＬへ出力する。このモニタ信号ｒｅｓｕｌｔ＿ｍｏｎ１の値に基づき、スタンバイモード設定回路ＲＳ＿ＣＴＬは、制御信号ｒａｍ＿ｒｓ＿ｃｎｔ１でセル電源電圧制御回路ＡＲＶＳＳ＿ＣＴＬ１を、または制御信号ｖｄｄ１＿ｃｎｔでレギュレータ回路ＲＥＧ＿ＰＯＷＥＲを制御する。
【０１７２】
時刻ｔ７に、カウンタＣＮＴ１およびカウンタＣＮＴ２の値をリセットする。
図１９を参照して、他の比較器ＣＯＭＰ２およびその変形例に適用可能なリングオシレータＲＯＳ４の構成を説明する。
【０１７３】
リングオシレータＲＯＳ４と、リングオシレータＲＯＳ１、およびリングオシレータＲＯＳ２との相違点は、インバータＩＮＶ４１が有するｎ型トランジスタＮ４１と並列に、電圧ｆｉｘ＿ｓｉｇがゲートに印加されるｎ型トランジスタＮｆｉｘが接続されることである。
【０１７４】
リングオシレータＲＯＳ４は、所定の段数で縦列接続したインバータＩＮＶ４１の最終段出力をＮＡＮＤゲートＧ４１に入力し、その出力を初段のインバータＩＮＶ４１に戻して発振ループを形成したリングオシレータである。インバータＩＮＶ４１はｐ型トランジスタＰ４１、ｎ型トランジスタＮ４１、Ｎ４２、およびＮｆｉｘで構成される。ｐ型トランジスタＰ４１のソースには電源電圧ｖｄｄ１ｎｏｒｍが印加され、そのドレインはｎ型トランジスタＮ４２のドレインと接続される。ｎ型トランジスタＮ４１のドレインはｎ型トランジスタＮ４２のソースと接続され、そのソースには電源電圧ｖｓｓが印加される。ｎ型トランジスタＮｆｉｘは、ｎ型トランジスタＮ４１と並列に接続され、ｎ型トランジスタＮｆｉｘのゲートには電圧ｆｉｘ＿ｓｉｇが印加され、ｎ型トランジスタＮ４１のゲートには信号ｃｏｍｐ＿ｉｎｘが印加される。ここで、信号ｃｏｍｐ＿ｉｎｘは、リークモニタ回路ＬＥＡＫ＿ＭＯＮ１Ｃに示される測定出力ｉｍｅａｓ１（ｘ＝１）、および測定出力ｉｍｅａｓ２（ｘ＝２）である。
【０１７５】
電圧ｆｉｘ＿ｓｉｇは、ｎ型トランジスタＮｆｉｘが導通状態を維持するように設定される。ｎ型トランジスタＮｆｉｘが導通している限り、ｎ型トランジスタＮ４１のゲートに印加される測定出力ｉｍｅａｓｘの電圧が低下しても、リングオシレータＲＯＳ４は発振を継続する。つまり、ｎ型トランジスタＮｆｉｘは、ｐ型トランジスタＰ４１、およびｎ型トランジスタＮ４２で構成されるスイッチング部に所定のバイアス電流を供給し、ｎ型トランジスタＮ４１によるスイッチング部への電流供給が低下しても、インバータＩＮＶ４１の動作を可能とする。
【０１７６】
リングオシレータＲＯＳ４の効果を説明する。
リークモニタ回路ＬＥＡＫ＿ＭＯＮ１ＣでモニタセルアレイＡＲＹ１およびＡＲＹ２のリーク電流を測定する場合、モニタ電圧供給回路ＡＲＶＤＤ＿ＳＰＬＹＣで供給していた電源電圧ｖｄｄ１ｎｏｒｍを遮断し、測定出力ｉｍｅａｓ１および測定出力ｉｍｅａｓ２の電圧変動量をリングオシレータＲＯＳ１およびリングオシレータＲＯＳ２の発振数に変換する。モニタセルアレイのリーク電流が非常に多い場合、リングオシレータへの入力電圧が低くなりすぎ、リングオシレータを構成するインバータに電源電圧ｖｓｓが供給されなくなる。その結果、リングオシレータの発振数のカウントに差がつく前にリングオシレータが動作しなくなるという問題がある。
【０１７７】
リングオシレータＲＯＳ４を構成するインバータＩＮＶ４１には、測定出力ｉｍｅａｓ１または測定出力ｉｍｅａｓ２の値によらず、ｎ型トランジスタＮｆｉｘにより電源電圧ｖｓｓが印加されている。その結果、測定出力ｉｍｅａｓ１および測定出力ｉｍｅａｓ２の電圧の変化に応答して、リングオシレータＲＯＳ４は発振を継続することが可能となる。
【０１７８】
図２０を参照して、他の比較器ＣＯＭＰ２およびその変形例に適用可能なタイマーＲＯＳ＿ＴＩＭＥの構成を説明する。
【０１７９】
タイマーＲＯＳ＿ＴＩＭＥは、他の比較器ＣＯＭＰ２、およびその各変形例が備えるリングオシレータＲＯＳ１やリングオシレータＲＯＳ２の活性化期間を制御する。タイマーＲＯＳ＿ＴＩＭＥはリングオシレータＲＯＳ＿ＴおよびカウンタＣＮＴ３を有し、リングオシレータＲＯＳ＿Ｔは、図１１等に示すリングオシレータＲＯＳ１と同一の構成を有する。カウンタＣＮＴ３とカウンタＣＮＴ１とのビット数は同一に設定される。リングオシレータＲＯＳ＿Ｔが有するＮＡＮＤゲートには信号ｍｅａｓ＿ｓｔａｒｔが印加され、インバータには電圧ｔｉｅｈが印加される。カウンタＣＮＴ３は、リングオシレータＲＯＳ＿Ｔが出力する出力信号ｔｉｍｅ＿ｒｏｓ＿ｏｕｔの発振数をカウントし、その結果を信号ｍｅａｓ＿ｔｉｍｅ＿ｃｏｎｔとして出力する。カウンタＣＮＴ３の値は、リセット信号ｒｅｓｅｔ＿ｍｅａｓ＿ｔｉｍｅでリセットされる。
【０１８０】
図１１の比較器ＣＯＭＰ２を例に、タイマーＲＯＳ＿ＴＩＭＥによるリングオシレータＲＯＳ１の活性化期間制御方法を説明する。制御信号ｒｏｓ＿ｅｎがロウレベルからハイレベルに変化すると、リングオシレータＲＯＳ１は活性化し、測定出力ｉｍｅａｓ１に応じた発振周波数で発振を開始する。制御信号ｒｏｓ＿ｅｎと同期して信号ｍｅａｓ＿ｓｔａｒｔがロウレベルからハイレベルに変化すると、リングオシレータＲＯＳ＿Ｔは活性化し、電圧ｔｉｅｈの値に対応した発振周波数で発振を開始する。電圧ｔｉｅｈは、測定出力ｉｍｅａｓ１および測定出力ｉｍｅａｓ２より常に高い一定値に設定される。
【０１８１】
カウンタＣＮＴ３の出力信号ｍｅａｓ＿ｔｉｍｅ＿ｃｏｎｔが所定の値、例えば、カウンタＣＮＴ３でカウント可能な最大値になったときに、リングオシレータＲＯＳ１を停止（不活性化）させる。リングオシレータＲＯＳ＿Ｔに印加される電圧ｔｉｅｈは、リングオシレータＲＯＳ１に印加される測定出力ｉｍｅａｓ１および測定出力ｉｍｅａｓ２より高い電圧に設定されているため、カウンタＣＮＴ３の値はカウンタＣＮＴ１の値よりも大きい。従って、カウンタＣＮＴ３の値がカウント可能な最大値となった時点でリングオシレータＲＯＳ１の動作を停止（非活性化）させることで、比較器ＣＯＭＰ２のカウンタＣＮＴ１がオーバーフローすることを防ぐことが可能となる。
【０１８２】
タイマーＲＯＳ＿ＴＩＭＥの効果を説明する。
半導体装置ＬＳＩに搭載されるリングオシレータの発振周波数は、温度、製造プロセス、および電圧条件により変化するため、リングオシレータの発振数の測定時間も一律ではない。測定時間を不要に長く設定すると消費電力が増加し、オーバーフローを避けるためにカウンタのビット数を大きくすると面積増加を招く。逆に、測定時間を必要以上に短く設定すると、リングオシレータによる検出可能な電位差の最小値が大きくなる。
【０１８３】
タイマーＲＯＳ＿ＴＩＭＥが有するリングオシレータＲＯＳ＿Ｔは、測定出力ｉｍｅａｓ１が印加されるリングオシレータＲＯＳ１と同一構造に設定され、また同一の電源電圧ｖｄｄ１ｎｏｒｍが印加される。さらに、リングオシレータＲＯＳ＿Ｔの発振周波数は、リングオシレータＲＯＳ１の発振周波数よりも大きくなるように設定される。従って、リングオシレータＲＯＳ＿Ｔの発振数を測定するカウンタＣＮＴ３がオーバーフローする前に、リングオシレータＲＯＳ１を非活性化することで、リングオシレータＲＯＳ１による測定出力ｉｍｅａｓ１の測定時間を適切に設定することが可能となる。
【０１８４】
＜実施の形態２＞
図２１を参照して、実施の形態２に係る半導体装置ＬＳＩが備えるリークモニタ回路ＬＥＡＫ＿ＭＯＮ１＿２の構成を説明する。
【０１８５】
リークモニタ回路ＬＥＡＫ＿ＭＯＮ１＿２は、１つのモニタセルアレイＡＲＹ３をＲＳモードおよびＬＶＲＳモードに設定し、各モードにおけるリーク電流の比較結果に基づきモニタ信号ｒｅｓｕｌｔ＿ｍｏｎ１を出力する。
【０１８６】
リークモニタ回路ＬＥＡＫ＿ＭＯＮ１＿２は、モニタセルアレイＡＲＹ３、リングオシレータＲＯＳ１、ゲートＧ２１、ゲートＧ２２、カウンタＣＮＴ１、カウンタＣＮＴ２、およびデジタル比較回路ＤＩＧ＿ＣＭＰと、ｐ型トランジスタＡＲＶＤＤ＿ＰＷＳ１、セレクタＳＥＬ＿ＰＷＳ１、セレクタＳＥＬ＿ＰＷＳ２、インバータＩＮＶ５０、およびアレイＶＳＳ生成回路ＡＲＶＳＳ＿ＧＥＮ１とを有する。
【０１８７】
モニタセルアレイＡＲＹ３は所定数のメモリセルＭＣを備える。各メモリセルＭＣの電源ノードａｒｖｄｄ、バックゲートノードｖｄｄｂ、ビット線ノードｂｔ、およびビット線ノードｂｂは、セル電源配線ａｒｖｄｄ３と接続される。各メモリセルＭＣの電源ノードａｒｖｓｓはセル電源配線ａｒｖｓｓ３と接続され、セル電源配線ａｒｖｓｓ３にはアレイＶＳＳ生成回路ＡＲＶＳＳ＿ＧＥＮ１が出力する所定の電圧が印加される。
【０１８８】
アレイＶＳＳ生成回路ＡＲＶＳＳ＿ＧＥＮ１は、図６に示すバイアス電圧Δｖｓｓを生成し、電源電圧ｖｓｓにバイアス電圧Δｖｓｓを加えた電圧をセル電源配線ａｒｖｓｓ３に印加する。各メモリセルＭＣのバックゲートノードｖｓｓｂ、およびワード線ノードｗｌはセル電源配線ｖｓｓｂ３と接続され、セル電源配線ｖｓｓｂ３はセレクタＳＥＬ＿ＰＷＳ１およびセレクタＳＥＬ＿ＰＷＳ２の一端と接続される。セレクタＳＥＬ＿ＰＷＳ１、およびセレクタＳＥＬ＿ＰＷＳ２の他端は、電源配線ｖｓｓ、およびアレイＶＳＳ生成回路ＡＲＶＳＳ＿ＧＥＮ１の出力と、各々接続される。
【０１８９】
セレクタＳＥＬ＿ＰＷＳ１、およびセレクタＳＥＬ＿ＰＷＳ２は、選択信号ｓｅｌｅ、および選択信号ｓｅｌｅをインバータＩＮＶ５０で論理レベルを反転させた信号により、排他的に導通状態と非導通状態に設定される。ｐ型トランジスタＡＲＶＤＤ＿ＰＷＳ１のソースには電源電圧ｖｄｄ１ｎｏｒｍが印加され、そのドレインはセル電源配線ａｒｖｄｄ３と接続される。セル電源配線ａｒｖｄｄ３への電源電圧ｖｄｄ１ｎｏｒｍの印加・遮断は、ｐ型トランジスタＡＲＶＤＤ＿ＰＷＳ１のゲートに印加される制御信号ａｒｖｄｄ＿ｅｎにより制御される。
【０１９０】
ＲＳモードに設定されたモニタセルアレイＡＲＹ３のリーク電流の測定方法を説明する。
【０１９１】
選択信号ｓｅｌｅがロウレベルに設定されるとセレクタＳＥＬ＿ＰＷＳ１は導通状態となり、セル電源配線ｖｓｓｂ３に電源電圧ｖｓｓが印加される。一方、セル電源配線ａｒｖｓｓ３には、アレイＶＳＳ生成回路ＡＲＶＳＳ＿ＧＥＮ１が出力する電源電圧ｖｓｓにバイアス電圧Δｖｓｓを加えた電圧が印加される。この状態で制御信号ａｒｖｄｄ＿ｅｎをロウレベルに設定すると、セル電源配線ａｒｖｄｄ３に電源電圧ｖｄｄ１ｎｏｒｍが印加され、モニタセルアレイＡＲＹ３の各メモリセルＭＣはＲＳモードに設定される。
【０１９２】
制御信号ａｒｖｄｄ＿ｅｎをロウレベルからハイレベルに設定すると、セル電源配線ａｒｖｄｄ３の電圧は、モニタセルアレイＡＲＹ３のリーク電流により、電源電圧ｖｄｄ１ｎｏｒｍから下降を開始する。この下降と同じタイミングで制御信号ｒｏｓ＿ｅｎをロウレベルからハイレベルに変化させると、活性化されたリングオシレータＲＯＳ１は、下降するセル電源配線ａｒｖｄｄ３の電圧に見合った発振周波数を有する出力信号ｒｏｓ＿ｏｕｔをカウンタＣＮＴ１へ出力する。
【０１９３】
カウンタＣＮＴ１は、リングオシレータＲＯＳ１の出力信号ｒｏｓ＿ｏｕｔの発振数をカウントする。なお、選択信号ｓｅｌｅがロウレベルであるため、リングオシレータＲＯＳ１の出力は、ＮＡＮＤ回路Ｇ２１の出力信号ｃｉｎ１としてカウンタＣＮＴ１へ入力される。制御信号ｒｏｓ＿ｅｎをロウレベルからハイレベルに変化させてから所定時間経過後、制御信号ｒｏｓ＿ｅｎはハイレベルからロウレベルに設定される。その結果、リングオシレータＲＯＳ１は非活性化され、ＲＳモードに設定されたモニタセルアレイＡＲＹ３のリーク電流測定は終了する。
【０１９４】
ＬＶＲＳモードに設定されたモニタセルアレイＡＲＹ３のリーク電流の測定方法を説明する。
【０１９５】
選択信号ｓｅｌｅがハイレベルに設定されるとセレクタＳＥＬ＿ＰＷＳ２は導通状態となり、セル電源配線ｖｓｓｂ３には、セル電源配線ａｒｖｓｓ３と同様に、アレイＶＳＳ生成回路ＡＲＶＳＳ＿ＧＥＮ１が出力する電源電圧ｖｓｓにバイアス電圧Δｖｓｓを加えた電圧が印加される。この状態で制御信号ａｒｖｄｄ＿ｅｎをロウレベルに設定すると、セル電源配線ａｒｖｄｄ３に電源電圧ｖｄｄ１ｎｏｒｍが印加され、モニタセルアレイＡＲＹ３の各メモリセルＭＣはＬＶＲＳモードに再現される。
【０１９６】
制御信号ａｒｖｄｄ＿ｅｎをロウレベルからハイレベルに設定すると、セル電源配線ａｒｖｄｄ３の電圧は、モニタセルアレイＡＲＹ３のリーク電流により、電源電圧ｖｄｄ１ｎｏｒｍから下降を開始する。この下降と同じタイミングで制御信号ｒｏｓ＿ｅｎをロウレベルからハイレベルに変化させると、活性化されたリングオシレータＲＯＳ１は、下降するセル電源配線ａｒｖｄｄ３の電圧に見合った発振周波数を有する出力信号ｒｏｓ＿ｏｕｔをカウンタＣＮＴ２へ出力する。
【０１９７】
カウンタＣＮＴ２は、リングオシレータＲＯＳ１の出力信号ｒｏｓ＿ｏｕｔの発振数をカウントする。なお、選択信号ｓｅｌｅがハイレベルであるため、リングオシレータＲＯＳ１の出力は、ゲートＧ２２の出力信号ｃｉｎ２としてカウンタＣＮＴ２へ入力される。制御信号ｒｏｓ＿ｅｎをロウレベルからハイレベルに変化させてから所定時間経過後、制御信号ｒｏｓ＿ｅｎをハイレベルからロウレベルに設定される。その結果、リングオシレータＲＯＳ１は非活性化され、ＬＶＲＳモードに設定されたモニタセルアレイＡＲＹ３のリーク電流測定は終了する。
【０１９８】
モニタセルアレイＡＲＹ３のＲＳモードおよびＬＶＲＳモードのリーク電流測定完了後、制御信号ｄｉｇ＿ｃｏｍｐ＿ｅｎで活性化されたデジタル比較回路ＤＩＧ＿ＣＭＰは、カウンタＣＮＴ１およびカウンタＣＮＴ２の値を比較し、出力端子ｃｏｍｐ＿ｏｕｔにその比較結果を２値の論理レベルを有するモニタ信号ｒｅｓｕｌｔ＿ｍｏｎ１として出力する。
【０１９９】
リークモニタ回路ＬＥＡＫ＿ＭＯＮ１＿２の効果を説明する。
リークモニタ回路ＬＥＡＫ＿ＭＯＮ１＿２は、１つのモニタセルアレイＡＲＹ３を、時分割でＲＳモードおよびＬＶＲＳモードに設定し、各モードにおけるリーク電流の測定を１つのリングオシレータＲＯＳ１で行う。従って、モニタセルアレイおよびリングオシレータに起因する消費電力および面積を削減することが可能である。また、同一のメモリセルアレイを時分割で使用することで、ランダムばらつきに起因するモニタセルアレイＡＲＹ１、およびモニタセルアレイＡＲＹ２のリーク電流ばらつきによる測定誤差を削減することが可能となる。
【０２００】
＜実施の形態３＞
図２２を参照して、実施の形態３に係る半導体装置ＬＳＩが備えるリークモニタ回路ＬＥＡＫ＿ＭＯＮ１＿３の構成を説明する。
【０２０１】
リークモニタ回路ＬＥＡＫ＿ＭＯＮ１＿３は、モニタセルアレイＡＲＹ１（ＲＳモードに設定）、およびモニタセルアレイＡＲＹ２（ＬＶＲＳモードに設定）に加え、モニタロジックアレイＬＡＲＹ１、およびモニタロジックアレイＬＡＲＹ２を備え、ロジック回路のリーク電流の影響をも考慮したスタンバイモードの選択を可能とする。
【０２０２】
モニタセルアレイＡＲＹ１、モニタセルアレイＡＲＹ２、アレイＶＳＳ生成回路ＡＲＶＳＳ＿ＧＥＮ１、ｐ型トランジスタＡＲＶＤＤ＿ＰＷＳ１、およびｐ型トランジスタＡＲＶＤＤ＿ＰＷＳ２の構成は、図９で同一の符号が付されたものと同一であり、それらの説明は省略する。
【０２０３】
モニタロジックアレイＬＡＲＹ１、およびモニタロジックアレイＬＡＲＹ２とも、電源電圧ｖｄｄ１の供給を受けて動作する中央処理装置ＣＰＵ１に含まれるロジック回路を模擬した同一の構成を有する。図２２では、複数のインバータが示されているが、より実際の回路構成を模擬するため、ＮＡＮＤ回路やＮＯＲ回路等を含めても良い。また、ロジック回路を構成するトランジスタの閾値電圧が複数種類ある場合、モニタロジックアレイＬＡＲＹ１、およびモニタロジックアレイＬＡＲＹ２は、各閾値電圧を有するトランジスタ数の比率を反映させた構成となる。
【０２０４】
中央処理装置ＣＰＵ１のメモリモジュールＲＡＭ＿ＭＯＤ１がＲＳモードに設定されている場合、メモリセルアレイＣＥＬＬ＿ＡＲＲＡＹにおけるメモリセルＭＣの電源ノードａｒｖｓｓには、電源電圧ｖｓｓにバイアス電圧Δｖｓｓを加えた電源電圧が印加され、電源ノードａｒｖｄｄには電源電圧ｖｄｄ１ｎｏｒｍが印加されている。一方、中央処理装置ＣＰＵ１に含まれるロジック回路には、電源電圧ｖｄｄ１ｎｏｒｍと電源電圧ｖｓｓが印加されている。ロジック回路に印加される電源電圧ｖｓｓにはバイアス電圧Δｖｓｓが加えられない。従って、モニタロジックアレイＬＡＲＹ１には、電源電圧ｖｄｄ１ｎｏｒｍと電源電圧ｖｓｓが印加されている。
【０２０５】
中央処理装置ＣＰＵ１のメモリモジュールＲＡＭ＿ＭＯＤ１がＬＶＲＳモードに設定されている場合、メモリセルアレイＣＥＬＬ＿ＡＲＲＡＹにおけるメモリセルＭＣの電源ノードａｒｖｓｓには電源電圧ｖｓｓが印加され、電源ノードａｒｖｄｄには電源電圧ｖｄｄ１ｎｏｒｍからバイアス電圧Δｖｄｄ下降した電源電圧が印加されている。一方、中央処理装置ＣＰＵ１に含まれるロジック回路には、電源電圧ｖｄｄ１ｎｏｒｍからバイアス電圧Δｖｄｄ下降した電源電圧、および電源電圧ｖｓｓが印加されている。
【０２０６】
図２２に示すリークモニタ回路ＬＥＡＫ＿ＭＯＮ１＿３のモニタセルアレイＡＲＹ２において、各メモリセルＭＣの電源ノードａｒｖｄｄおよびバックゲートノードｖｄｄｂには、電源電圧ｖｄｄ１ｎｏｒｍからバイアス電圧Δｖｄｄ下降させた電源電圧が印加されず、電源電圧ｖｄｄ１ｎｏｒｍが印加されている。代わりに、メモリセルＭＣの電源ノードａｒｖｓｓおよびバックゲートノードｖｓｓｂには、電源電圧ｖｓｓにバイアス電圧Δｖｓｓを加えた電源電圧が印加され、モニタセルアレイＡＲＹ２はＬＶＲＳモードと同一の状態に再現されている。同様に、モニタロジックアレイＬＡＲＹ２には、電源電圧ｖｄｄ１ｎｏｒｍからバイアス電圧Δｖｄｄ下降させた電源電圧を印加する代わりに、電源電圧ｖｓｓにバイアス電圧Δｖｓｓを加えた電源電圧が印加されている。
【０２０７】
モニタセルアレイＡＲＹ１、およびモニタロジックアレイＬＡＲＹ１と、モニタセルアレイＡＲＹ２、およびモニタロジックアレイＬＡＲＹ２に電源電圧ｖｄｄ１ｎｏｒｍを各々供給するｐ型トランジスタＡＲＶＤＤ＿ＰＷＳ１と、ｐ型トランジスタＡＲＶＤＤ＿ＰＷＳ２とを制御信号ａｒｖｄｄ＿ｅｎで同時に非導通にする。その後の測定出力ｉｍｅａｓ１および測定出力ｉｍｅａｓ２を比較器ＣＯＭＰで比較し、ロジック回路のリーク電流の影響をも考慮したスタンバイモードの選択が行われる。
【０２０８】
図２３を参照して、実施の形態３に係る半導体装置ＬＳＩが備える比較器ＣＯＭＰ３の構成を説明する。
【０２０９】
比較器ＣＯＭＰ３は、図１１に示す比較器ＣＯＭＰ２と同一の構成を有する。比較器ＣＯＭＰ３は、モニタセルアレイＡＲＹ１およびモニタロジックアレイＬＡＲＹ１の測定出力ｉｍｅａｓ１と、モニタセルアレイＡＲＹ２およびモニタロジックアレイＬＡＲＹ２の測定出力ｉｍｅａｓ２とに基づき、モニタ信号ｒｅｓｕｌｔ＿ｍｏｎ１を出力する。
【０２１０】
図２２において、メモリセルアレイＣＥＬＬ＿ＡＲＲＡＹに対するロジック回路の比率を再現する場合、モニタロジックアレイＬＡＲＹ１およびモニタロジックアレイＬＡＲ２の回路規模が増加することが懸念される。そこで、モニタロジックアレイＬＡＲＹ１およびモニタロジックアレイＬＡＲＹ２のリーク電流値を、リングオシレータＲＯＳ１およびリングオシレータＲＯＳ２による発振数のカウント値に各々変換する。
【０２１１】
その各カウント値を、ロジック回路の回路規模に応じて、数倍または数分の１に適宜調整し、モニタロジックアレイＬＡＲＹ１、およびモニタロジックアレイＬＡＲＹ２の調整カウント値とする。また、モニタセルアレイＡＲＹ１、およびモニタセルアレイＡＲＹ２の各リーク電流値に対応した各メモリセル分のカウント値を求める。そのモニタロジックアレイＬＡＲＹ１の調整カウンタ値およびモニタセルアレイＡＲＹ１のカウント値との加算値と、モニタロジックアレイＬＡＲＹ２の調整カウント値およびモニタセルアレイＡＲＹ２のカウント値とを図２３の比較器ＣＯＭＰ３で比較する。
【０２１２】
このように、モニタロジックアレイＬＡＲ１およびＬＡＲＹ２のリングオシレータによるカウント値をロジック回路の回路規模に応じて調整することで、モニタセルアレイＡＲＹ１およびＡＲＹ２に対してモニタロジックアレイＬＡＲＹ１およびＬＲＡＹ２の回路規模を増加させることなく、ロジック回路の規模を反映させたリーク電流の比較が可能となる。また、メモリセルアレイＣＥＬＬ＿ＡＲＲＡＹとロジック回路の比率が異なる中央処理装置ＣＰＵ２等においても、モニタロジックアレイＬＡＲＹ１およびＬＡＲＹ２の調整カウント値を適宜設定することにより、同じモニタ回路を使用することができる。
【０２１３】
モニタロジックアレイＬＡＲ１およびＬＡＲＹ２のリングオシレータによるカウント値をロジック回路の回路規模に応じて演算器で調整する場合、その演算器が必要となり回路規模が増加する。しかし、リングオシレータＲＯＳ１およびリングオシレータＲＯＳ２の活性化期間（測定期間）を調整することにより、モニタロジックアレイＬＡＲＹ１およびモニタロジックアレイＬＡＲＹ２のリーク電流から求めたカウント値を、回路規模を反映させた値に調整する演算回路が不要となる。
【０２１４】
図２２において、モニタセルアレイＡＲＹ１およびモニタセルアレイＡＲＹ２のメモリセルＭＣの種類や、トランジスタの閾値電圧を変えてリングオシレータの発振周波数を測定し、所定期間におけるリングオシレータの発振数のカウンタ値に重み付けを行う。これにより、メモリセルＭＣの種類やトランジスタの閾値電圧が異なる場合でも同じ構成のリークモニタ回路を使用することが可能となり、半導体装置の開発時間・開発費用が削減される。
【０２１５】
＜実施の形態４＞
図２４を参照して、実施の形態４に係る半導体装置ＬＳＩが備えるリークモニタ回路ＬＥＡＫ＿ＭＯＮ１＿４の構成を説明する。
【０２１６】
リークモニタ回路ＬＥＡＫ＿ＭＯＮ１＿４は、モニタセルアレイＡＲＹ４、モニタセル書込み回路ＡＲＹ＿ＷＴ、アレイＶＳＳ生成回路ＡＲＶＳＳ＿ＧＥＮ１、およびｐ型トランジスタＡＲＶＤＤ＿ＰＷＳ１を有する。
【０２１７】
モニタセルアレイＡＲＹ４は所定数のメモリセルＭＣ２を備える。各メモリセルＭＣ２の電源ノードａｒｖｄｄ、バックゲートノードｖｄｄｂ、ビット線ノードｂｔ、およびビット線ノードｂｂは、セル電源配線ａｒｖｄｄ４と接続される。各メモリセルＭＣ２の電源ノードａｒｖｓｓ＿ｌはセル電源配線ａｒｖｓｓ＿ｌ４と接続され、各メモリセルＭＣ２の電源ノードａｒｖｓｓ＿ｒはセル電源配線ａｒｖｓｓ＿ｒ４と接続され、各メモリセルＭＣ２のバックゲートノードｖｓｓｂ、およびワード線ノードｗｌは、セル電源配線ｖｓｓｂ４と接続される。セル電源配線ｖｓｓｂ４には、アレイＶＳＳ生成回路ＡＲＶＳＳ＿ＧＥＮ１が出力する所定の電圧が印加される。アレイＶＳＳ生成回路ＡＲＶＳＳ＿ＧＥＮ１は、図６に示すバイアス電圧Δｖｓｓを生成し、電源電圧ｖｓｓにバイアス電圧Δｖｓｓを加えた電圧をセル電源配線ｖｓｓｂ４に印加する。
【０２１８】
ｐ型トランジスタＡＲＶＤＤ＿ＰＷＳ１のソースには電源電圧ｖｄｄ１ｎｏｒｍが印加され、そのドレインはセル電源配線ａｒｖｄｄ４と接続される。セル電源配線ａｒｖｄｄ４への電源電圧ｖｄｄ１ｎｏｒｍの印加・遮断は、ｐ型トランジスタＡＲＶＤＤ＿ＰＷＳ１のゲートに印加される制御信号ａｒｖｄｄ＿ｅｎにより制御される。
【０２１９】
モニタセル書込み回路ＡＲＹ＿ＷＴの構成を説明する。
モニタセル書込み回路ＡＲＹ＿ＷＴは、ゲートＧ４１、ゲートＧ４２、ｎ型トランジスタＮ５１、ｎ型トランジスタＮ５２、ｐ型トランジスタＰ５１、およびｐ型トランジスタＰ５２を有する。ゲートＧ４１およびゲートＧ４２の一端には、データ設定信号ｓｅｔ＿ｄａｔａが印加され、他端にはデータ選択信号ｓｅｌ＿ｄａｔａが印加される。ｐ型トランジスタＰ５１のソースには電源電圧ｖｄｄ１ｎｏｒｍが印加され、そのドレインはｎ型トランジスタＮ５１のドレインと接続される。ｎ型トランジスタＮ５１のソースにはアレイＶＳＳ生成回路ＡＲＶＳＳ＿ＧＥＮ１の出力電圧が印加され、ｐ型トランジスタＰ５１およびｎ型トランジスタＮ５１の各ゲートにはゲートＧ４１の出力が印加される。
【０２２０】
ｐ型トランジスタＰ５２のソースには電源電圧ｖｄｄ１ｎｏｒｍが印加され、そのドレインはｎ型トランジスタＮ５２のドレインと接続される。ｎ型トランジスタＮ５２のソースにはアレイＶＳＳ生成回路ＡＲＶＳＳ＿ＧＥＮ１の出力電圧が印加され、ｐ型トランジスタＰ５２およびｎ型トランジスタＮ５２の各ゲートにはゲートＧ４２の出力が印加される。ｎ型トランジスタＮ５１のドレイン、およびｎ型トランジスタＮ５２のドレインは、セル電源配線ａｒｖｓｓ＿ｌ４、およびセル電源配線ａｒｖｓｓ＿ｒ４が各々接続される。
【０２２１】
モニタセル書込み回路ＡＲＹ＿ＷＴの動作を説明する。
データ設定信号ｓｅｔ＿ｄａｔａをハイレベルに設定すると、モニタセル書込み回路ＡＲＹ＿ＷＴはデータ書込みモードに設定され、ゲートＧ４１およびゲートＧ４２の出力は、データ選択信号ｓｅｌ＿ｄａｔａに依存する。データ選択信号ｓｅｌ＿ｄａｔａをハイレベルに設定すると、ゲートＧ４１はロウレベルを出力し、ゲートＧ４２ハイレベルを出力する。ゲートＧ４１の出力レベルはｐ型トランジスタＰ５１およびｎ型トランジスタＮ５１で構成されるインバータで反転され、セル電源配線ａｒｖｓｓ＿ｌ４はハイレベル（電源電圧ｖｄｄ１ｎｏｒｍ）に設定される。
【０２２２】
ゲートＧ４２の出力レベルはｐ型トランジスタＰ５２およびｎ型トランジスタＮ５２で構成されるインバータで反転され、セル電源配線ａｒｖｓｓ＿ｒ４はロウレベル（アレイＶＳＳ生成回路ＡＲＶＳＳ＿ＧＥＮ１の出力電圧）に設定される。データ選択信号ｓｅｌ＿ｄａｔａをロウレベルに設定すると、セル電源配線ａｒｖｓｓ＿ｌ４はロウレベル（アレイＶＳＳ生成回路ＡＲＶＳＳ＿ＧＥＮ１の出力電圧）に、セル電源配線ａｒｖｓｓ＿ｒ４はハイレベル（電源電圧ｖｄｄ１ｎｏｒｍ）に設定される。
【０２２３】
データ設定信号ｓｅｔ＿ｄａｔａをロウレベルに設定すると、ゲートＧ４１およびゲートＧ４２の出力は、データ選択信号ｓｅｌ＿ｄａｔａの値によらず、いずれもハイレベルを出力する。この結果、セル電源配線ａｒｖｓｓ＿ｌ４、およびセル電源配線ａｒｖｓｓ＿ｒ４の電圧は、いずれも、アレイＶＳＳ生成回路ＡＲＶＳＳ＿ＧＥＮ１の出力電圧（電源電圧ｖｓｓをバイアス電圧Δｖｓｓ上昇させた電圧）に設定される。
【０２２４】
図２５を参照して、実施の形態４に係る半導体装置ＬＳＩが備えるメモリセルＭＣ２の構成を説明する。
【０２２５】
メモリセルＭＣ２はｐ型トランジスタＰＵ＿Ｌ、ｐ型トランジスタＰＵ＿Ｒ、ｎ型トランジスタＰＤ＿Ｌ、およびｎ型トランジスタＰＤ＿Ｒから成るデータ保持回路ＤＨを有する。ｐ型トランジスタＰＵ＿Ｌおよびｎ型トランジスタＰＤ＿Ｌの各ドレインはデータノードＮｄ＿Ｌと接続され、ｐ型トランジスタＰＵ＿Ｒおよびｎ型トランジスタＰＤ＿Ｒの各ゲートはデータノードＮｄ＿Ｌ接続される。ｐ型トランジスタＰＵ＿Ｒおよびｎ型トランジスタＰＤ＿Ｒの各ドレインはデータノードＮｄ＿Ｒと接続され、ｐ型トランジスタＰＵ＿Ｌおよびｎ型トランジスタＰＤ＿Ｌの各ゲートはデータノードＮｄ＿Ｒと接続される。
【０２２６】
ｐ型トランジスタＰＵ＿ＬおよびＰＵ＿Ｒの各ソースは電源ノードａｒｖｄｄと接続され、両トランジスタのバックゲートはバックゲートノードｖｄｄｂと接続される。ｎ型トランジスタＰＤ＿Ｌのソースは電源ノードａｒｖｓｓ＿ｌと、ｎ型トランジスタＰＤ＿Ｒのソースは電源ノードａｒｖｓｓ＿ｒと各々接続され、両トランジスタのバックゲートは、バックゲートノードｖｓｓｂと接続される。
【０２２７】
データ保持回路ＤＨは、ｐ型トランジスタＰＵ＿Ｌおよびｎ型トランジスタＰＤ＿Ｌから成るインバータと、ｐ型トランジスタＰＵ＿Ｒおよびｎ型トランジスタＰＤ＿Ｒから成るインバータで構成されるラッチ回路である。電源ノードａｒｖｄｄの電圧をバックゲートノードｖｄｄｂの電圧に対して低下させることで、ｐ型トランジスタＰＵ＿ＬおよびＰＵ＿Ｒから成る１対のｐ型トランジスタにバックバイアスを印加ことが可能となる。同様に、電源ノードａｒｖｓｓの電圧をバックゲートノードｖｓｓｂの電圧に対して上昇させることで、ｎ型トランジスタＰＤ＿ＬおよびＰＤ＿Ｒから成る１対のｎ型トランジスタに、バックバイアスを印加することが可能となる。
【０２２８】
メモリセルＭＣ２は、さらに、データ保持回路ＤＨのデータノードＮｄ＿Ｌにソース／ドレインの一方が接続され、ビット線ノードｂｔにソース／ドレインの他方が接続されるｎ型トランジスタＰＧ＿Ｌと、データ保持回路ＤＨのデータノードＮｄ＿Ｒにソース／ドレインの一方が接続され、ビット線ノードｂｂにソース／ドレインの他方が接続されるｎ型トランジスタＰＧ＿Ｒとを有する。ｎ型トランジスタＰＧ＿Ｌ、およびｎ型トランジスタＰＧ＿Ｒの各ゲートは、ワード線ノードｗｌと接続され、両トランジスタのバックゲートは、バックゲートノードｖｓｓｂと接続される。
【０２２９】
図２５を参照しつつ、図２４のリークモニタ回路ＬＥＡＫ＿ＭＯＮ１＿４が備えるモニタセル書込み回路ＡＲＹ＿ＷＴによるメモリセルＭＣ２のデータ書込み動作を説明する。
【０２３０】
データ設定信号ｓｅｔ＿ｄａｔａをハイレベルに設定し、モニタセル書込み回路ＡＲＹ＿ＷＴをデータ書込みモードとする。データ選択信号ｓｅｌ＿ｄａｔａをハイレベルに設定すると、セル電源配線ａｒｖｓｓ＿ｌ４、およびセル電源配線ａｒｖｓｓ＿ｒ４は、各々、ハイレベル（電源電圧ｖｄｄ１ｎｏｒｍ）、およびロウレベル（電源電圧ｖｓｓにバイアス電圧Δｖｓｓを加えた電圧）に設定される。
【０２３１】
セル電源配線ａｒｖｓｓ＿ｌ４がハイレベルに変化すると、モニタセルアレイＡＲＹ４におけるメモリセルＭＣ２のｎ型トランジスタＰＤ＿Ｌのソースはハイレベルとなる。同時に、セル電源配線ａｒｖｓｓ＿ｒ４がロウレベルに変化すると、メモリセルＭＣ２のｎ型トランジスタＰＤ＿Ｒのソースはロウレベルとなる。この結果、モニタセルアレイＡＲＹ４が有するすべてのメモリセルＭＣ２において、各データ保持回路ＤＨのデータノードＮｄ＿Ｌ、およびデータノードＮｄ＿Ｒは、ハイレベル、およびロウレベルに同時に設定される。データ選択信号ｓｅｌ＿ｄａｔａをロウレベルに設定すると、セル電源配線ａｒｖｓｓ＿ｌ４、セル電源配線ａｒｖｓｓ＿ｒ４の電圧は上記の場合と逆となり、データ保持回路ＤＨのデータノードＮｄ＿Ｌ、およびデータノードＮｄ＿Ｒは、ロウレベル、およびハイレベルに各々設定される。この結果、すべてのメモリセルＭＣ２に対して、同一データを同時に書込むことが可能となる。
【０２３２】
図２４に示すモニタセルアレイＡＲＹ４は、例えば、図９に示すモニタセルアレイＡＲＹ２に対応する。これは、モニタセル書込み回路ＡＲＹ＿ＷＴのデータ設定信号ｓｅｔ＿ｄａｔａをロウレベルに設定すると、電源ノードａｒｖｓｓ＿ｌおよび電源ノードａｒｖｓｓ＿ｒにはアレイＶＳＳ生成回路ＡＲＶＳＳ＿ＧＥＮ１の出力電圧が印加された状態になるからである。また、セル電源配線ｖｓｓｂ４を電源配線ＶＳＳに接続すればモニタセルアレイＡＲＹ１に対応する。メモリセルＭＣ２において、電源ノードａｒｖｓｓを電源ノードａｒｖｓｓ＿ｌと、電源ノードａｒｖｓｓ＿ｒとに分離することがセルレイアウトの都合上難しい場合は、電源ノードａｒｖｄｄを電源ノードａｒｖｄｄ＿ｌと、電源ノードａｒｖｄｄ＿ｒとに分離して制御しても構わない。
【０２３３】
リークモニタ回路ＬＥＡＫ＿ＭＯＮ１＿４の効果について説明する。
図４に示すメモリセルＭＣのリーク電流は、メモリセルＭＣが保持するデータに依存する。電源電圧印加で起動（パワーオン）されたメモリセルＭＣは、リーク電流がより少なくなるデータを保持する。従って、図２４に示すモニタセルアレイＡＲＹ４にこのメモリセルＭＣを使用した場合、スタンバイモードに設定されているメモリセルアレイＣＥＬＬ＿ＡＲＲＡＹのリーク電流が正確に反映されない。パワーオン後のモニタセルアレイＡＲＹ４に、メモリセルアレイＣＥＬＬ＿ＡＲＲＡＹと同様な周辺回路ＰＥＲＩでデータを書込むことも考えられるが、そのための回路や書込み時間のオーバーヘッドが大きい。
【０２３４】
それに対し、リークモニタ回路ＬＥＡＫ＿ＭＯＮ１＿４は、簡単な回路構成のモニタセル書込み回路ＡＲＹ＿ＷＴを備える。このモニタセル書込み回路ＡＲＹ＿ＷＴにより、電源投入直後にメモリセルＭＣ２が保持するデータを、同時に同一のデータに書き換えることが可能となる。その結果、モニタセルアレイＡＲＹ４のリーク電流を、メモリセルアレイＣＥＬＬ＿ＡＲＲＡＹのリーク電流を反映した値に近づけることが可能となる。
【０２３５】
＜実施の形態５＞
図２６を参照して、実施の形態５に係る半導体装置ＬＳＩの構成を説明する。
【０２３６】
実施の形態５に係る半導体装置ＬＳＩは、リークモニタ回路ＬＥＡＫ_ＭＯＮｊでメモリセルＭＣを構成するｐ型トランジスタにバックバイアスをかける場合とかけない場合とを比較し、その比較結果（モニタ信号ｒｅｓｕｌｔ＿ｍｏｎｊ）に基づき、レギュレータ回路ＲＥＧ＿ＰＯＷＥＲおよびセル電源電圧制御回路ＡＲＶＤＤ＿ＣＴＬ１でメモリモジュールＲＡＭ＿ＭＯＤｊのスタンバイモードを制御する。
【０２３７】
半導体装置ＬＳＩは、メモリモジュールＲＡＭ＿ＭＯＤｊ、リークモニタ回路ＬＥＡＫ＿ＭＯＮｊ、モニタ制御回路ＭＯＮ＿ＣＴＬｊ、およびスタンバイモード設定回路ＲＳ＿ＣＴＬを備える。メモリモジュールＲＡＭ＿ＭＯＤｊは、メモリセルアレイＣＥＬＬ＿ＡＲＲＡＹ、周辺回路ＰＥＲＩ、およびセル電源電圧制御回路ＡＲＶＤＤ＿ＣＴＬ１を備える。周辺回路ＰＥＲＩの構成と、電源電圧ｖｄｄｊ、および電源電圧ｖｓｓの供給制御は図２に示すものと同一である。
【０２３８】
メモリモジュールＲＡＭ＿ＭＯＤｊは、制御信号ｒｓｊがロウレベル、およびハイレベルの場合、通常動作モード、およびスタンバイモードに、各々設定される。メモリモジュールＲＡＭ＿ＭＯＤｊのスタンバイモードは、制御信号ｒａｍ＿ｒｓ＿ｃｎｔｊがロウレベル、およびハイレベルの場合、ＲＳモード、ＬＶＲＳモードに各々設定される。ＲＳモードとは、図４に示すメモリセルＭＣの回路図において、バックゲートノードｖｄｄｂに電源電圧ｖｄｄ１ｎｏｒｍを印加し、電源電圧ｖｄｄ１ｎｏｒｍをバイアス電圧Δｖｄｄだけ下降させた電圧を電源ノードａｒｖｄｄに印加した状態を意味する。ＬＶＲＳモードとは、電源電圧ｖｄｄ１ｎｏｒｍをバイアス電圧Δｖｄｄだけ下降させた電圧をバックゲートノードｖｄｄｂおよび電源ノードａｒｖｄｄに印加した状態を意味する。なお、両スタンバイモードにあるメモリセルＭＣにおいて、電源ノードａｒｖｓｓおよびバックゲートノードｖｓｓｂには電源電圧ｖｓｓが印加される。
【０２３９】
セル電源電圧制御回路ＡＲＶＤＤ＿ＣＴＬ１は電源配線ｖｄｄｊとセル電源配線ａｒｖｄｄｃに接続され、制御信号ｐｓｔｂ＿ｍｏｄｅに応答してセル電源配線ａｒｖｄｄｃの電圧値を制御する。ＮＯＲ回路ＮＯＲは、インバータＩＮＶ４で制御信号ｒｓｊの論理レベルを反転させた信号と、制御信号ｒａｍ＿ｒｓ＿ｃｎｔｊとのＮＯＲ処理信号を、制御信号ｐｓｔｂ＿ｍｏｄｅとして出力する。
【０２４０】
メモリセルアレイＣＥＬＬ＿ＡＲＲＡＹには、セル電源配線ａｒｖｄｄｃ、およびセル電源配線ｖｄｄｂｃを介して、セル電源電圧制御回路ＡＲＶＤＤ＿ＣＴＬ１の出力、および電源電圧ｖｄｄｊが各々供給され、セル電源配線ａｒｖｓｓｃ、およびセル電源配線ｖｓｓｂｃを介して電源電圧ｖｓｓが供給される。即ち、メモリセルＭＣの電源ノードａｒｖｄｄ、およびバックゲートノードｖｄｄｂには、セル電源電圧制御回路ＡＲＶＤＤ＿ＣＴＬ１の出力、および電源電圧ｖｄｄｊが各々印加され、電源ノードａｒｖｓｓ、およびバックゲートノードｖｓｓｂには、ともに電源電圧ｖｓｓが印加される。
【０２４１】
リークモニタ回路ＬＥＡＫ＿ＭＯＮｊは、ＲＳモード、およびＬＶＲＳモードに設定さたモニタセルアレイＡＲＹ１、およびモニタセルアレイＡＲＹ２を有し、各モニタセルアレイにおけるリーク電流値の比較結果をモニタ信号ｒｅｓｕｌｔ＿ｍｏｎｊとして出力する。スタンバイモード設定回路ＲＳ＿ＣＴＬは、モニタ信号ｒｅｓｕｌｔ＿ｍｏｎｊに基づき、レギュレータ回路ＲＥＧ＿ＰＯＷＥＲの出力電圧ｖｄｄｊの電圧値と、メモリモジュールＲＡＭ＿ＭＯＤｊのスタンバイモードとを制御する。
【０２４２】
図２７を参照して、実施の形態５に係る半導体装置ＬＳＩが備える、セル電源電圧制御回路ＡＲＶＤＤ＿ＣＴＬ１の具体的な構成を説明する。
【０２４３】
図２７（ａ）は、セル電源電圧制御回路ＡＲＶＤＤ＿ＣＴＬ１の第１の具体例であるセル電源電圧制御回路ＡＲＶＤＤ＿ＣＴＬ１Ａの回路図である。ノードＮｃｐ１ａにはｐトランジスタＰＳＷ＿ＡＲＹ、ｐ型トランジスタＰＤＩＯＤ、およびｐ型トランジスタＰＲＥＳＩのドレインが接続され、ノードＮｃｐ２ａにはそれら各トランジスタのソースが接続される。ｐ型トランジスタＰＳＷ＿ＡＲＹは、そのゲートに印加される制御信号ｐｓｔｂ＿ｍｏｄｅの論理レベルに基づき導通状態が制御される電源スイッチとして動作する。ｐ型トランジスタＰＤＩＯＤは、そのゲートとドレインがともにノードＮｃｐ１ａと接続されたＭＯＳダイオードとして動作する。ｐ型トランジスタＰＲＥＳＩは、そのゲートに電源電圧ｖｓｓが印加され、所定のインピーダンスを有する抵抗として動作する。
【０２４４】
制御信号ｐｓｔｂ＿ｍｏｄｅがロウレベルの場合、ｐ型トランジスタＰＳＷ＿ＡＲＹは導通状態（電源スイッチが閉じた状態）となり、セル電源配線ａｒｖｄｄｃには電源電圧ｖｄｄ１が印加される。制御信号ｐｓｔｂ＿ｍｏｄｅがハイレベルの場合、ｐ型トランジスタＰＳＷ＿ＡＲＹは非導通状態（電源スイッチが開いた状態）となり、セル電源配線ａｒｖｄｄｃの電圧は電源電圧ｖｄｄ１より下降する。その下降電圧は、セル電源配線ａｒｖｄｄｃ、ダイオード接続されているｐ型トランジスタＰＤＩＯＤ、および抵抗として動作するｐ型トランジスタＰＲＥＳＩに流れる電流により定まる。なお、必要に応じ、ｐ型トランジスタＰＲＥＳＩは省略しても良い。
【０２４５】
図２７（ｂ）は、セル電源電圧制御回路ＡＲＶＤＤ＿ＣＴＬ１の第２の具体例であるセル電源電圧制御回路ＡＲＶＤＤ＿ＣＴＬ１Ｂの回路図である。ノードＮｃｐ１ｂにはｐ型トランジスタＰＳＷＤ、およびｐ型トランジスタＰＲＥＳＩのドレインが接続され、ノードＮｃｐ２ｂにはそれら各トランジスタのソースが接続される。ｐ型トランジスタＰＲＥＳＩは、そのゲートに電源電圧ｖｓｓが印加され、抵抗として動作する。ｐ型トランジスタＰＳＷＤのドレインおよびゲートには、ｐ型トランジスタＰＤＧのドレインおよびソースが各々接続され、その導通状態は制御信号ｐｓｔｂ＿ｍｏｄｅにより制御される。ｎ型トランジスタＮＤのソースには電源電圧ｖｓｓが印加され、そのドレインはｐ型トランジスタＰＳＷＤのゲートと接続される。ｎ型トランジスタＮＤは、そのゲートに制御信号ｐｓｔｂ＿ｍｏｄｅが接続される。
【０２４６】
制御信号ｎｓｔｂ＿ｍｏｄｅがハイレベルの場合、ｐ型トランジスタＰＤＧは非導通状態となり、ｎ型トランジスタＮＤは導通状態となる。その結果、ｐ型トランジスタＰＳＷＤは導通状態となり、セル電源配線ａｒｖｄｄｃには電源電圧ｖｄｄ１が印加される。制御信号ｐｓｔｂ＿ｍｏｄｅがロウレベルの場合、ｎ型トランジスタＮＤは非導通状態となるが、ｐ型トランジスタＰＤＧは導通状態となり、セル電源配線ａｒｖｄｄｃの電圧は電源電圧ｖｄｄ１より下降する。その下降電圧は、セル電源配線ａｒｖｄｄｃ、ダイオード接続されているｐ型トランジスタＰＳＷＤ、および抵抗として動作するｐ型トランジスタＰＲＥＳＩに流れる電流により定まる。なお、必要に応じ、ｐ型トランジスタＰＲＥＳＩは省略しても良い。
【０２４７】
図２８を参照して、実施の形態５に係る半導体装置ＬＳＩが備えるリークモニタ回路ＬＥＡＫ＿ＭＯＮ１＿５の構成を説明する。
【０２４８】
リークモニタ回路ＬＥＡＫ＿ＭＯＮ１＿５はモニタセルアレイＡＲＹ１、モニタセルアレイＡＲＹ２、モニタ電圧供給回路ＡＲＶＳＳ＿ＳＰＬＹ、比較器ＣＯＭＰ５、およびアレイＶＤＤ生成回路ＡＲＶＤＤ＿ＧＥＮ１を有する。
【０２４９】
モニタセルアレイＡＲＹ１は所定数のメモリセルＭＣを備える。各メモリセルＭＣの電源ノードａｒｖｄｄ、ビット線ノードｂｔ、およびビット線ノードｂｂは、セル電源配線ａｒｖｄｄ１と接続される。アレイＶＤＤ生成回路ＡＲＶＤＤ＿ＧＥＮ１は、電源電圧ｖｄｄ１ｎｏｒｍをバイアス電圧Δｖｄｄ降圧させた電圧生成し、セル電源配線ａｒｖｄｄ１に印加する。各メモリセルＭＣのワード線ノードｗｌ、電源ノードａｒｖｓｓ、およびバックゲートノードｖｓｓｂはセル電源配線ａｒｖｓｓ１と接続され、その電圧はモニタ電圧供給回路ＡＲＶＳＳ＿ＳＰＬＹにより制御される。バックゲートノードｖｄｄｂには電源電圧ｖｄｄ１ｎｏｒｍが印加される。
【０２５０】
モニタセルアレイＡＲＹ２は、モニタセルアレイＡＲＹ１が備えるメモリセルＭＣと同一数のメモリセルＭＣを備える。各メモリセルＭＣの電源ノードａｒｖｄｄ、バックゲートノードｖｄｄｂ、ビット線ノードｂｔ、およびビット線ノードｂｂは、セル電源配線ａｒｖｄｄ２と接続される。セル電源配線ａｒｖｄｄ２には、アレイＶＤＤ生成回路ＡＲＶＤＤ＿ＧＥＮ１の出力電圧が印加される。各メモリセルＭＣのワード線ノードｗｌ、電源ノードａｒｖｓｓ、およびバックゲートノードｖｓｓｂはセル電源配線ａｒｖｓｓ２と接続される。
【０２５１】
モニタセルアレイＡＲＹ１が備えるメモリセルＭＣを構成するｐ型トランジスタＰＵ＿ＬおよびＰＵ＿Ｒには、アレイＶＤＤ生成回路ＡＲＶＤＤ＿ＧＥＮ１の出力電圧により、バイアス電圧Δｖｄｄのバックバイアスが印加されている。一方、モニタセルアレイＡＲＹ２が備えるメモリセルＭＣを構成するｐ型トランジスタの電源ノードａｒｖｄｄ、およびバックゲートノードｖｄｄｂには、ともにアレイＶＤＤ生成回路ＡＲＶＤＤ＿ＧＥＮ１の出力電圧が印加され、バックバイアスは印加されない。
【０２５２】
モニタ電圧供給回路ＡＲＶＳＳ＿ＳＰＬＹは、ドレインがセル電源配線ａｒｖｓｓ１と接続され、ソースに電源電圧ｖｓｓが印加されるｎ型トランジスタＡＲＶＳＳ＿ＰＷＳ１と、ドレインがセル電源配線ａｒｖｓｓ２と接続され、ソースに電源電圧ｖｓｓが印加されるｎ型トランジスタＡＲＶＳＳ＿ＰＷＳ２とを有する。ｎ型トランジスタＡＲＶＳＳ＿ＰＷＳ１、およびＡＲＶＳＳ＿ＰＷＳ２は、ともに、ゲートに印加された制御信号ａｒｖｓｓ＿ｅｎで、その導通状態が制御される。制御信号ａｒｖｓｓ＿ｅｎがハイレベルにある期間のみ、モニタ電圧供給回路ＡＲＶＳＳ＿ＳＰＬＹはモニタセルアレイＡＲＹ１およびＡＲＹ２へ電源電圧ｖｓｓを供給する。
【０２５３】
制御信号ａｒｖｓｓ＿ｅｎがハイレベルからロウレベルに変化すると、セル電源配線ａｒｖｓｓ１、およびセル電源配線ａｒｖｓｓ２への電源電圧ｖｓｓの供給が遮断される。電源電圧ｖｓｓ供給が遮断されると、セル電源配線ａｒｖｓｓ１の電圧は、ＲＳモードに設定されているモニタセルアレイＡＲＹ１のリーク電流により、電源電圧ｖｓｓから上昇を開始する。一方、セル電源配線ａｒｖｓｓ２の電圧は、ＬＶＲＳモードに設定されているモニタセルアレイＡＲＹ２のリーク電流により、電源電圧ｖｓｓから上昇を開始する。
【０２５４】
セル電源配線ａｒｖｓｓ１、およびセル電源配線ａｒｖｓｓ２の電圧は、測定出力ｉｍｅａｓ１、および測定出力ｉｍｅａｓ２として、比較器ＣＯＭＰへ入力される。比較器ＣＯＭＰは、測定出力ｉｍｅａｓ１および測定出力ｉｍｅａｓ２の大小を比較し、その結果をモニタ信号ｒｅｓｕｌｔ＿ｍｏｎ１としてスタンバイモード設定回路ＲＳ＿ＣＴＬへ出力する。
【０２５５】
図３４を参照して、実施の形態５に係る半導体装置ＬＳＩが備える比較器ＣＯＭＰ５の構成を説明する。
【０２５６】
比較器ＣＯＭＰ５は、セレクタＩＮ＿ＳＥＬ５、セレクタＩＮ＿ＳＥＬ６、リングオシレータＲＯＳ５、リングオシレータＲＯＳ６、セレクタＯＵＴ＿ＳＥＬ５、セレクタＯＵＴ＿ＳＥＬ６、カウンタＣＮＴ１、カウンタＣＮＴ２、およびデジタル比較回路ＤＩＧ＿ＣＭＰを有する。比較器ＣＯＭＰ５は、以下の点で、図１４に示す比較器ＣＯＭＰ２１と相違する。比較器ＣＯＭＰ５が備えるリングオシレータＲＯＳ５、およびＲＯＳ６は、図１４に示す比較器ＣＯＭＰ２１が備えるリングオシレータＲＯＳ１、およびＲＯＳ２において、測定出力ｉｍｅａｓ１や測定出力ｉｍｅａｓ２がゲートに印加されるトランジスタの導電型を入れ替えた構成である。
【０２５７】
リングオシレータＲＯＳ５は、ｐ型トランジスタＰ５１１、Ｐ５１２、およびｎ型トランジスタＮ５１１で構成されるインバータを所定段数縦列接続し、最終段のインバータ出力をＮＡＮＤ回路Ｇ５１の一方に入力したリングオシレータである。ｐ型トランジスタＰ５１１は、そのソースに電源電圧ｖｄｄ１ｎｏｒｍが印加され、そのドレインはｐ型トランジスタＰ５１２のドレインと接続される。ｐ型トランジスタＰ５１１のゲートには、信号配線ｇｉｎ５を介して、セレクタＩＮ＿ＳＥＬ５で選択された測定出力ｉｍｅａｓ１および測定出力ｉｍｅａｓ２のいずれか一方の信号が印加される。
【０２５８】
ｐ型トランジスタＰ５１２のドレインはｎ型トランジスタＮ５１１のドレインと接続され、ｎ型トランジスタＮ５１１のソースには電源電圧ｖｓｓが印加される。ｐ型トランジスタＰ５１２とｎ型トランジスタＮ５１１のゲートはＮＡＮＤ回路Ｇ５１の出力と接続される。ＮＡＮＤ回路Ｇ５１の他方の入力には、リングオシレータＲＯＳ５の発振を制御する制御信号ｒｏｓ＿ｅｎが入力される。
【０２５９】
リングオシレータＲＯＳ６も、リングオシレータＲＯＳ５と同一の構成を有し、ｐ型トランジスタＰ５２１のゲートには、信号配線ｇｉｎ６を介して、セレクタＩＮ＿ＳＥＬ６で選択された測定出力ｉｍｅａｓ１および測定出力ｉｍｅａｓ２のいずれか他方の信号が印加される。リングオシレータＲＯＳ６のＮＡＮＤ回路Ｇ５２の他方の入力には、リングオシレータＲＯＳ６の発振を制御する制御信号ｒｏｓ＿ｅｎが入力される。  
【０２６０】
比較器ＣＯＭＰ５の動作を説明する。
選択信号ｓｅｌｅがロウレベルに設定されると、セレクタＩＮ＿ＳＥＬ５は測定出力ｉｍｅａｓ１をリングオシレータＲＯＳ５へ出力し、セレクタＩＮ＿ＳＥＬ６は測定出力ｉｍｅａｓ２をリングオシレータＲＯＳ６へ出力する。制御信号ｒｏｓ＿ｅｎで活性化された所定期間にわたり、リングオシレータＲＯＳ５は、測定出力ｉｍｅａｓ１で決定される発振周波数を有する出力信号ｒｏｓ＿ｏｕｔ５を出力し、リングオシレータＲＯＳ６は、測定出力ｉｍｅａｓ２で決定される発振周波数を有する出力信号ｒｏｓ＿ｏｕｔ６を出力する。
【０２６１】
セレクタＯＵＴ＿ＳＥＬ５は出力信号ｒｏｓ＿ｏｕｔ５を選択してカウンタＣＮＴ１へ出力し、セレクタＯＵＴ＿ＳＥＬ６は出力信号ｒｏｓ＿ｏｕｔ６を選択してカウンタＣＮＴ２へ出力する。制御信号ｒｏｓ＿ｅｎで活性化された所定期間にわたり、カウンタＣＮＴ１は出力信号ｒｏｓ＿ｏｕｔ５の発振数をカウントし、カウンタＣＮＴ２は出力信号ｒｏｓ＿ｏｕｔ６の発振数をカウントする。
【０２６２】
選択信号ｓｅｌｅがハイレベルに設定されると、セレクタＩＮ＿ＳＥＬ５は測定出力ｉｍｅａｓ２をリングオシレータＲＯＳ５へ出力し、セレクタＩＮ＿ＳＥＬ６は測定出力ｉｍｅａｓ１をリングオシレータＲＯＳ６へ出力する。再び、制御信号ｒｏｓ＿ｅｎで活性化された所定期間にわたり、リングオシレータＲＯＳ５は、測定出力ｉｍｅａｓ２で決定される発振周波数を有する出力信号ｒｏｓ＿ｏｕｔ５を出力し、リングオシレータＲＯＳ６は、測定出力ｉｍｅａｓ１で決定される発振周波数を有する出力信号ｒｏｓ＿ｏｕｔ６を出力する。
【０２６３】
セレクタＯＵＴ＿ＳＥＬ５は出力信号ｒｏｓ＿ｏｕｔ６を選択してカウンタＣＮＴ１へ出力し、セレクタＯＵＴ＿ＳＥＬ６は出力信号ｒｏｓ＿ｏｕｔ５を選択してカウンタＣＮＴ２へ出力する。制御信号ｒｏｓ＿ｅｎで活性化された所定期間にわたり、カウンタＣＮＴ１は、選択信号ｓｅｌｅがロウレベルの期間におけるカウント値に累積させて、測定出力ｉｍｅａｓ１に対応した出力信号ｒｏｓ＿ｏｕｔ６の発振数をカウントする。カウンタＣＮＴ２は、選択信号ｓｅｌｅがロウレベルの期間におけるカウント値に累積させて、測定出力ｉｍｅａｓ２に対応した出力信号ｒｏｓ＿ｏｕｔ５の発振数をカウントする。
【０２６４】
カウンタＣＮＴ１およびカウンタＣＮＴ２の出力をデジタル比較回路ＤＩＧ＿ＣＭＰで比較し、測定出力ｉｍｅａｓ１および測定出力ｉｍｅａｓ２の大小比較結果を、モニタ信号ｒｅｓｕｌｔ＿ｍｏｎ１としてスタンバイモード設定回路ＲＳ＿ＣＴＬへ出力する。
【０２６５】
ＲＳモードに設定されているモニタセルアレイＡＲＹ１のリーク電流がＬＶＲＳモードに設定されているモニタセルアレイＡＲＹ２のリーク電流より大きい場合、セル電源配線ａｒｖｓｓ１の電圧上昇速度はセル電源配線ａｒｖｓｓ２のそれより大きい。従って、測定出力ｉｍｅａｓ１が測定出力ｉｍｅａｓ２より大きい場合、スタンバイモード設定回路ＲＳ＿ＣＴＬは、メモリモジュールＲＡＭ＿ＭＯＤ１を、よりリーク電流が小さいＬＶＲＳモードに設定する。
【０２６６】
図２、図２６、および図２７を参照して、モニタ信号ｒｅｓｕｌｔ＿ｍｏｎ１に基づき、レギュレータ回路ＲＥＧ＿ＰＯＷＥＲおよびスタンバイモード設定回路ＲＳ＿ＣＴＬが、メモリモジュールＲＡＭ＿ＭＯＤ１をＲＳモードおよびＬＶＲＳモードに設定する方法を説明する。
【０２６７】
ＲＳモードにおいて、図４に示すメモリセルＭＣの各ノードは以下の様に設定される必要がある。即ち、電源ノードａｒｖｄｄは電源電圧ｖｄｄ１ｎｏｒｍからバイアス電圧Δｖｄｄ下降した電圧に、バックゲートノードｖｄｄｂは電源電圧ｖｄｄ１ｎｏｒｍに、電源ノードａｒｖｓｓおよびバックゲートノードｖｓｓｂは電源電圧ｖｓｓに設定される。ＲＳモードにおいて、レギュレータ回路ＲＥＧ＿ＰＯＷＥＲは、スタンバイモード設定回路ＲＳ＿ＣＴＬが出力する制御信号ｖｄｄ１＿ｃｎｔに基づき、電源電圧ｖｄｄ１を電源電圧ｖｄｄ１ｎｏｒｍに設定する。従って、バックゲートノードｖｄｄｂには電源電圧ｖｄｄ１ｎｏｒｍが印加される。
【０２６８】
メモリモジュールＲＡＭ＿ＭＯＤ１がＲＳモードに設定されると、スタンバイモード設定回路が出力する制御信号ｒｓ１および制御信号ｒａｍ＿ｒｓ＿ｃｎｔ１に基づき、制御信号ｐｓｔｂ＿ｍｏｄｅはハイレベルとなる。従って、セル電源電圧制御回路ＡＲＶＤＤ＿ＣＴＬ１が図２７（ａ）に示すセル電源電圧制御回路ＡＲＶＤＤ＿ＣＴＬ１Ａの場合、ノードＮｃｐ１ａの電圧は、ノードＮｃｐ２ａの電圧（電源電圧ｖｄｄ１ｎｏｒｍ）に対して、バイアス電圧Δｖｄｄ下降する。この結果、ノードＮｃｐ１ａと接続されるセル電源配線ａｒｖｄｄｃの電圧、即ち、メモリセルＭＣの電源ノードａｒｖｄｄの電圧は電源電圧ｖｄｄ１ｎｏｒｍをバイアス電圧Δｖｄｄだけ下降させた値に設定される。一方、セル電源配線ｖｓｓｂｃと接続されるメモリセルＭＣのバックゲートノードｖｓｓｂの電圧、およびセル電源配線ａｒｖｓｓｃと接続されるメモリセルＭＣの電源ノードａｒｖｓｓは電源電圧ｖｓｓに設定される。その結果、メモリセルＭＣはＲＳモードに設定される。
【０２６９】
ＬＶＲＳモードにおいて、図４に示すメモリセルＭＣの各ノードは以下の様に設定される必要がある。即ち、電源ノードａｒｖｄｄおよびバックゲートノードｖｄｄｂの電圧は、電源電圧ｖｄｄ１ｎｏｒｍからバイアス電圧Δｖｄｄ下降させた電圧に、電源ノードａｒｖｓｓおよびバックゲートノードｖｓｓｂは電源電圧ｖｓｓに設定される。ＬＶＲＳモードにおいて、レギュレータ回路ＲＥＧ＿ＰＯＷＥＲは、電源電圧ｖｄｄ１を、電源電圧ｖｄｄ１ｎｏｒｍからバイアス電圧Δｖｄｄだけ下降させた電圧に設定する。
【０２７０】
メモリモジュールＲＡＭ＿ＭＯＤ１がＬＶＲＳモードに設定されると、スタンバイモード設定回路ＲＳ＿ＣＴＬが出力する制御信号ｒｓ１および制御信号ｒａｍ＿ｒｓ＿ｃｎｔ１に基づき、制御信号ｐｓｔｂ＿ｍｏｄｅはロウレベルとなり、セル電源電圧制御回路ＡＲＶＤＤ＿ＣＴＬ１ＡのノードＮｃｐ１ａの電圧は、ノードＮｃｐ２ａの電圧（電源電圧ｖｄｄ１ｎｏｒｍからバイアス電圧Δｖｄｄだけ下降した電圧）と同電圧に設定される。一方、セル電源配線ｖｓｓｂｃと接続されるメモリセルＭＣのバックゲートノードｖｓｓｂの電圧、およびセル電源配線ａｒｖｓｓｃと接続されるメモリセルＭＣの電源ノードａｒｖｓｓは電源電圧ｖｓｓに設定される。
【０２７１】
以上の通り、モニタ信号ｒｅｓｕｌｔ＿ｍｏｎ１に基づき、レギュレータ回路ＲＥＧ＿ＰＯＷＥＲおよびスタンバイモード設定回路ＲＳ＿ＣＴＬは、メモリモジュールＲＡＭ＿ＭＯＤ１をＲＳモードまたはＬＶＲＳモードに設定する。なお、セル電源電圧制御回路ＡＲＶＤＤ＿ＣＴＬ１が図２７（ｂ）に示すセル電源電圧制御回路ＡＲＶＤＤ＿ＣＴＬ１Ｂの場合も、セル電源配線ａｒｖｄｄｃの電圧は、上記と同様に制御される。
【０２７２】
モニタ電圧供給回路ＡＲＶＳＳ＿ＳＰＬＹは図２８に示す回路構成に限られず、回路を構成するトランジスタの導電型を適宜入れ替えることで、図７に示すＡＲＶＤＤ＿ＳＰＬＹＡや図８に示すＡＲＶＤＤ＿ＳＰＬＹＢを使用することができる。また、比較器ＣＯＭＰも図３４に示すリングオシレータを用いたものに限られず、回路を構成するトランジスタの導電型を適宜入れ替えることで、図１０に示す比較器ＣＯＭＰ１やオペアンプを使用した電流検出回路を使用することができる。
【０２７３】
実施の形態５に係るリークモニタ回路ＬＥＡＫ＿ＭＯＮ１＿５の効果を説明する。
メモリセルＭＣを構成するｐ型トランジスタのバックバイアス有無によるリーク電流の大小比較を行うことにより、温度、電圧、閾値電圧の違いに応じて、最適なリーク削減方式が選択可能となり、メモリモジュールＲＡＭ＿ＭＯＤ１におけるリーク電流を最小化できる。
【０２７４】
＜実施の形態６＞
図２９を参照して、実施の形態６に係る半導体装置ＬＳＩが備えるリークモニタ回路ＬＥＡＫ_ＭＯＮ１＿６の構成を説明する。
【０２７５】
リークモニタ回路ＬＥＡＫ＿ＭＯＮ＿１＿６は、各実施の形態およびその変形例に係る半導体装置ＬＳＩにおいて、図９に示すモニタ電圧供給回路ＡＲＶＤＤ＿ＳＰＬＹＣを備えるリークモニタ回路に適用可能である。
【０２７６】
図２９のリークモニタ回路ＬＥＡＫ＿ＭＯＮ１＿６が備えるモニタ電圧供給回路ＡＲＶＤＤ＿ＳＰＬＹＣは、電源電圧ｖｄｄ１ｎｏｒｍをノードＮａ３１、およびノードＮａ３２からモニタセルアレイＡＲＹ１、およびモニタセルアレイＡＲＹ２へ、各々供給する。比較器ＣＯＭＰは、ｐ型トランジスタＡＲＶＤＤ＿ＰＷＳ１およびｐ型トランジスタＡＲＶＤＤ＿ＰＷＳ２による電源電圧ｖｄｄ１ｎｏｒｍの供給を遮断後、モニタセルアレイＡＲＹ１およびモニタセルアレイＡＲＹ２のリーク電流で低下する測定出力ｉｍｅａｓ１および測定出力ｉｍｅａｓ２を比較器ＣＯＭＰで検出する。
【０２７７】
モニタセルアレイＡＲＹ１やモニタセルアレイＡＲＹ２のリーク電流が大きく、セル電源配線ａｒｖｓｓ１等の電圧変化が速い場合、モニタセルアレイＡＲＹ１とモニタセルアレイＡＲＹ２のセル電源配線間のカップリングの影響により、比較器ＣＯＭＰの測定精度が悪化する恐れがある。このカップリングの影響を低減するため、リークモニタ回路ＬＥＡＫ＿ＭＯＮ１＿６は、モニタセルアレイＡＲＹ１およびＡＲＹ２のセル電源配線に接続された安定化容量ａｒｖｓｓ＿ｃａｐを有する。
【０２７８】
図２８に示す実施の形態５に係るリークモニタ回路ＬＥＡＫ＿ＭＯＮ１＿５は、モニタセルアレイＡＲＹ１、およびモニタセルアレイＡＲＹ２が備えるセル電源配線ａｒｖｓｓ１、およびセル電源配線ａｒｖｓｓ２に印加する電源電圧ｖｓｓを遮断してリーク電流の大小を比較する構成を有する。この場合は、セル電源配線ａｒｖｄｄ１およびセル電源配線ａｒｖｄｄ２に安定化容量を接続することが効果的である。
【０２７９】
＜実施の形態７＞
図３０を参照して、実施の形態７に係る半導体装置ＬＳＩの構成を説明する。
【０２８０】
半導体装置ＬＳＩは、電源電圧ｖｄｄｊおよび電源電圧ｖｓｓが印加されるメモリモジュールＲＡＭ＿ＭＯＤｊ、スタンバイモード設定回路ＲＳ＿ＣＴＬ、モニタ制御回路ＭＯＮ＿ＣＴＬｊ、およびリークモニタ回路ＬＥＡＫ＿ＭＯＮｊを備える。
【０２８１】
メモリモジュールＲＡＭ＿ＭＯＤｊは、メモリセルアレイＣＥＬＬ＿ＡＲＲＡＹ、周辺回路ＰＥＲＩ、セル電源電圧制御回路ＡＲＶＤＤ＿ＣＴＬ２、およびセル電源電圧制御回路ＡＲＶＳＳ＿ＣＴＬ２を備える。周辺回路ＰＥＲＩは、メモリセルアレイＣＥＬＬ＿ＡＲＲＡＹに対してデータの書込みや読出しを行うのに必要なロウデコーダ、ワードドライバ、カラムデコーダ、カラム選択スイッチ、センスアンプ、ライトドライバ、およびその他制御回路を有する。
【０２８２】
セル電源電圧制御回路ＡＲＶＤＤ＿ＣＴＬ２は電源配線ｖｄｄｊとセル電源配線ａｒｖｄｄｃに接続され、制御信号ｒｓｊ、制御信号ｒａｍ＿ｒｓ＿ｃｎｔｊ＿１、および制御信号ｒａｍ＿ｒｓ＿ｃｎｔｊ＿２に応答して、セル電源配線ａｒｖｄｄｃの電圧値を制御する。セル電源電圧制御回路ＡＲＶＳＳ＿ＣＴＬ２は電源配線ｖｓｓとセル電源配線ａｒｖｓｓｃに接続され、制御信号ｒｓｊをインバータＩＮＶで反転した信号、制御信号ｒａｍ＿ｒｓ＿ｃｎｔｊ＿１、および制御信号ｒａｍ＿ｒｓ＿ｃｎｔｊ＿２に応答して、セル電源配線ａｒｖｓｓｃの電圧値を制御する。メモリセルアレイＣＥＬＬ＿ＡＲＲＡＹは、セル電源配線ａｒｖｄｄｃ、およびセル電源配線ａｒｖｓｓｃと、電源電圧ｖｄｄｊが印加されたセル電源配線ｖｄｄｂｃ、および電源電圧ｖｓｓが印加されたセル電源配線ｖｓｓｂｃと接続される。
【０２８３】
周辺回路ＰＥＲＩに電源電圧を供給する電源配線Ｉｃｖｓｓは、ｎ型トランジスタＮＳＷ＿ＰＥＲＩを経由して、電源配線ｖｓｓと接続される。このｎ型トランジスタＮＳＷ＿ＰＥＲＩのゲートには、制御信号ｒｓｊをインバータＩＮＶで論理レベルを反転させた信号が印加される。
【０２８４】
リークモニタ回路ＬＥＡＫ＿ＭＯＮｊはモニタセルアレイＡＲＹ１を有し、モニタセルアレイＡＲＹ１に設定される各スタンバイモードにおけるリーク電流値の比較を行い、リーク電流が最小となるスタンバイモードをモニタ信号ｒｅｓｕｌｔ＿ｍｏｎｊとしてスタンバイモード設定回路ＲＳ＿ＣＴＬへ出力する。スタンバイモード設定回路ＲＳ＿ＣＴＬは、モニタ信号ｒｅｓｕｌｔ＿ｍｏｎｊに基づき、制御信号ｒｓｊ、制御信号ｒａｍ＿ｒｓ＿ｃｎｔｊ＿１、および制御信号ｒａｍ＿ｒｓ＿ｃｎｔｊ＿２をメモリモジュールＲＡＭ＿ＭＯＤ１へ出力し、メモリモジュールＲＡＭ＿ＭＯＤ１のリーク電流が最小となるようにセル電源電圧制御回路ＡＲＶＤＤ＿ＣＴＬ２、およびセル電源電圧制御回路ＡＲＶＳＳ＿ＣＴＬ２を制御する。
【０２８５】
図３１を参照して、実施の形態７に係る半導体装置ＬＳＩが備えるリークモニタ回路ＬＥＡＫ＿ＭＯＮ１＿７の具体的な構成を説明する。
【０２８６】
リークモニタ回路ＬＥＡＫ＿ＭＯＮ１＿７は、モニタセルアレイＡＲＹ１、モニタ電圧供給回路ＡＲＶＤＤ＿ＳＰＬＹＤ、アレイＶＳＳ生成回路ＡＲＶＳＳ＿ＧＥＮ３、アレイＶＤＤ生成回路ＡＲＶＤＤ＿ＧＥＮ３、リングオシレータＲＯＳ１、レベルシフタＬＳＦ、およびカウンタＣＴＮ１を有する。
【０２８７】
モニタセルアレイＡＲＹ１は所定数のメモリセルＭＣを備える。各メモリセルＭＣの電源ノードａｒｖｄｄ、ビット線ノードｂｔ、およびビット線ノードｂｂはセル電源配線ａｒｖｄｄ１と接続される。電源ノードａｒｖｓｓはセル電源配線ａｒｖｓｓ１と接続され、セル電源配線ａｒｖｓｓ１にはアレイＶＳＳ生成回路ＡＲＶＳＳ＿ＧＥＮ３の出力電圧が印加される。バックゲートノードｖｄｄｂはセル電源配線ｖｄｄｂ１と接続され、セル電源配線ｖｄｄｂ１には電源電圧ｖｄｄ１ｎｏｒｍが印加される。ワード線ノードｗｌ、およびバックゲートノードｖｓｓｂはセル電源配線ｖｓｓｂ１と接続され、セル電源配線ｖｓｓｂ１には電源電圧ｖｓｓが印加される。
【０２８８】
モニタ電圧供給回路ＡＲＶＤＤ＿ＳＰＬＹＤは、ソースにアレイＶＤＤ生成回路ＡＲＶＤＤ＿ＧＥＮ３の出力電圧が印加され、ドレインがセル電源配線ａｒｖｄｄ１と接続され、ゲートに制御信号ａｒｖｄｄ＿ｅｎが印加されたｐ型トランジスタＡＲＶＤＤ＿ＰＷＳ１を有する。リングオシレータＲＯＳ１は、図１１に示すものと同一の回路構成を有し、制御信号ｒｏｓ＿ｅｎで設定される所定時間にわたり、電源電圧ｖｄｄ１ｎｏｒｍ供給遮断後のモニタセルアレイＡＲＹ１のセル電源配線ａｒｖｄｄ１の電圧変動量をリングオシレータＲＯＳ１の発振数に変換する。レベルシフタＬＳＦは、リングオシレータＲＯＳ１の出力電圧の振幅をカウンタＣＮＴ１に印加される電源電圧までレベル変換し、カウンタＣＮＴ１へ出力する。カウンタＣＮＴ１は、格納されているカウント数を出力信号ｒｏｓ＿ｏｕｔとして出力する。
【０２８９】
図３２を参照して、実施の形態７に係る半導体装置ＬＳＩが備えるメモリモジュールＲＡＭ＿ＭＯＤ１の動作モードを説明する。
【０２９０】
動作モードは、制御信号ｒｓ１、制御信号ｒａｍ＿ｒｓ＿ｃｎｔ１＿１、および制御信号ｒａｍ＿ｃｎｔ１＿２に基づき設定される。制御信号ｒｓ１がロウレベルの場合、メモリモジュールＲＡＭ＿ＭＯＤ１は、制御信号ｒａｍ＿ｒｓ＿ｃｎｔ１＿１、および制御信号ｒａｍ＿ｃｎｔ１＿２の値によらず、通常動作モードに設定される。制御信号ｒｓ１がハイレベルの場合、メモリモジュールＲＡＭ＿ＭＯＤ１は、制御信号ｒａｍ＿ｒｓ＿ｃｎｔ１＿１、およびｒａｍ＿ｃｎｔ１＿２の論理レベルの組み合わせにより、３つのスタンバイモードに設定される。
【０２９１】
メモリモジュールＲＡＭ＿ＭＯＤ１は、制御信号ｒａｍ＿ｒｓ＿ｃｎｔ１＿１がハイレベルで、制御信号ｒａｍ＿ｒｓ＿ｃｎｔ１＿２がロウレベルの場合はＲＳ１モード、制御信号ｒａｍ＿ｒｓ＿ｃｎｔ１＿１がロウレベルで、制御信号ｒａｍ＿ｒｓ＿ｃｎｔ１＿２がハイレベルの場合はＲＳ２モード、制御信号ｒａｍ＿ｒｓ＿ｃｎｔ１＿１、および制御信号ｒａｍ＿ｒｓ＿ｃｎｔ１＿２がともにハイレベルの場合はＲＳ３モードに設定される。
【０２９２】
各動作モードにおけるセル電源電圧制御回路ＡＲＶＤＤ＿ＣＴＬ２、およびセル電源電圧制御回路ＡＲＶＳＳ＿ＣＴＬ２は、セル電源配線ａｒｖｄｄｃ、およびセル電源配線ａｒｖｓｓｃに印加する電圧を、以下の組み合わせで出力する。通常動作モードの場合、ｖｄｄ１ｎｏｒｍおよびｖｓｓに、ＲＳ１モードの場合、ｖｄｄ１ｎｏｒｍおよびｖｓｓ＋Δｖｓｓ２に、ＲＳ２モードの場合、ｖｄｄ１ｎｏｒｍ−Δｖｄｄ１およびｖｓｓ＋Δｖｓｓ１に、ＲＳ３モードの場合、ｖｄｄ１ｎｏｒｍ−Δｖｄｄ２およびｖｓｓに、各々設定される。
【０２９３】
ここで、Δｖｄｄ１、およびΔｖｄｄ２はバイアス電圧であり、１例として、０．１Ｖ、および０．２Ｖに各々設定される。Δｖｓｓ１、およびΔｖｓｓ２はバイアス電圧であり、１例として、０．１Ｖ、および０．２Ｖに各々設定される。電源電圧ｖｄｄ１ｎｏｒｍ、および電源電圧ｖｓｓを、１．０Ｖ、および０Ｖとすると、通常動作モードにおけるセル電源配線ａｒｖｄｄｃおよびセル電源配線ａｒｖｓｓｃ間の電圧は１．０Ｖであるのに対し、ＲＳ１モード、ＲＳ２モード、およびＲＳ３モードにおけるセル電源配線ａｒｖｄｄｃおよびセル電源配線ａｒｖｓｓｃ間の電圧は、いずれも０．８Ｖに設定される。
【０２９４】
各動作モードにおけるメモリセルＭＣ（図４参照）のノード電圧を説明する。図３０に示される通り、メモリセルアレイＣＥＬＬ＿ＡＲＲＡＹには、セル電源配線ｖｄｄｂｃを介して電源電圧ｖｄｄ１が、セル電源配線ｖｓｓｂｃを介して電源電圧ｖｓｓが、各々印加される。従って、セル電源配線ｖｄｄｂｃと接続されるメモリセルＭＣのバックゲートノードｖｄｄｂには電源電圧ｖｄｄ１ｎｏｒｍが、セル電源配線ｖｓｓｂｃと接続されるバックゲートノードｖｓｓｂには電源電圧ｖｓｓが印加される。
【０２９５】
通常動作モードにおいて、セル電源配線ａｒｖｄｄｃと接続されるメモリセルＭＣの電源ノードａｒｖｄｄには電源電圧ｖｄｄ１ｎｏｒｍが印加され、セル電源配線ａｒｖｓｓｃと接続される電源ノードａｒｖｓｓには電源電圧ｖｓｓが印加される。ＲＳ１モードにおいて、電源ノードａｒｖｄｄ、および電源ノードａｒｖｓｓには、各々、電源電圧ｖｄｄ１ｎｏｒｍ、および電源電圧ｖｓｓ＋バイアス電圧Δｖｓｓ２が印加される。ＲＳ２モードにおいて、電源ノードａｒｖｄｄ、および電源ノードａｒｖｓｓには、各々、電源電圧ｖｄｄ１ｎｏｒｍ−バイアス電圧Δｖｄｄ１、および電源電圧ｖｓｓ＋バイアス電圧Δｖｓｓ１が印加される。ＲＳ３モードにおいて、電源ノードａｒｖｄｄ、および電源ノードａｒｖｓｓには、各々、電源電圧ｖｄｄ１ｎｏｒｍ−バイアス電圧Δｖｄｄ２、および電源電圧ｖｓｓが印加される。
【０２９６】
即ち、ＲＳ１モードにあるメモリセルＭＣのｎ型トランジスタにはバイアス電圧Δｖｓｓ２（０．２Ｖ）のバックバイアスが印加された状態にあり、ｎ型トランジスタに流れるサブスレッショルドリーク電流が減少する。ＲＳ２モードにあるメモリセルＭＣのｎ型トランジスタにはバイアス電圧Δｖｓｓ１（０．１Ｖ）のバックバイアスが印加され、かつ、メモリセルＭＣのｐ型トランジスタにはバイアス電圧Δｖｄｄ１のバックバイアスが印加された状態にあり、ｎ型トランジスタおよびｐ型トランジスタのサブスレッショルドリーク電流が減少する。ＲＳ３モードにあるメモリセルＭＣのｐ型トランジスタにはバイアス電圧Δｖｄｄ２（０．２Ｖ）のバックバイアスが印加された状態にあり、ｐ型トランジスタに流れるサブスレッショルドリーク電流が減少する。
【０２９７】
図３１を参照して、各スタンバイモードに設定されたモニタセルアレイＡＲＹ１のリーク電流の測定方法を説明する。
【０２９８】
アレイＶＳＳ生成回路ＡＲＶＳＳ＿ＧＥＮ３、およびアレイＶＤＤ生成回路ＡＲＶＤＤ＿ＧＥＮ３は、以下の３通りの組み合わせで電源電圧を出力する。第１の組み合わせは、電源電圧ｖｓｓ＋バイアス電圧Δｖｓｓ２、および電源電圧ｖｄｄ１ｎｏｒｍであり、この組み合わせはＲＳ１モードに対応する。第２の組み合わせは、電源電圧ｖｓｓ＋バイアス電圧Δｖｓｓ１、および電源電圧ｖｄｄ１ｎｏｒｍ−バイアス電圧Δｖｄｄ１であり、この組み合わせはＲＳ２モードに対応する。第３の組み合わせは、電源電圧ｖｓｓ、および電源電圧ｖｄｄ１ｎｏｒｍ−バイアス電圧Δｖｄｄ２であり、この組み合わせはＲＳ３モードに対応する。
【０２９９】
アレイＶＤＤ生成回路ＡＲＶＤＤ＿ＧＥＮ３、およびアレイＶＳＳ生成回路ＡＲＶＳＳ＿ＧＥＮ３により、モニタセルアレイＡＲＹ１へＲＳ１モードの電源電圧を供給している状態で、制御信号ａｒｖｄｄ＿ｅｎをロウレベルからハイレベルに設定、モニタセルアレイＡＲＹ１への電源電圧供給を遮断する。電源電圧遮断後の所定期間にわたり、セル電源配線ａｒｖｄｄ１の電位変化量をリングオシレータＲＯＳ１の発振数に変換し、カウンタＣＮＴ１でカウントする。その後、アレイＶＤＤ生成回路ＡＲＶＤＤ＿ＧＥＮ３、およびアレイＶＳＳ生成回路ＡＲＶＳＳ＿ＧＥＮ３により、モニタセルアレイＡＲＹ１へＲＳ２モード、およびＲＳ３モードの電源電圧を順次印加し、各モードにおけるリングオシレータＲＯＳ１の発振数をカウンタＣＮＴ１で測定する。なお、モニタセルアレイＡＲＹ１に設定する各スタンバイモードの順番は、適宜変更しても良い。
【０３００】
各スタンバイモードにおいて、リングオシレータＲＯＳ１には、モニタセルアレイＡＲＹ１と同じアレイＶＤＤ生成回路ＡＲＶＤＤ＿ＧＥＮ３およびアレイＶＳＳ生成回路ＡＲＶＳＳ＿ＧＥＮ３の出力電圧が供給される。さらに、各スタンバイモードにおけるアレイＶＤＤ生成回路ＡＲＶＤＤ＿ＧＥＮ３およびアレイＶＳＳ生成回路ＡＲＶＳＳ＿ＧＥＮ３の出力電圧の差は、同一に設定されている。従って、リングオシレータＲＯＳ１の出力は、各スタンバイモードで印加される電源電圧の影響を受けるとことなく、各スタンバイモードにおけるセル電源配線ａｒｖｄｄ１の電圧変動量で決定される発振数を有し、その測定精度は確保される。
【０３０１】
ＲＳ１モード、ＲＳ２モード、およびＲＳ３モードの３つのスタンバイモードのうち、モニタセルアレイＡＲＹ１のリーク電流が最小となるスタンバイモードで、カウンタＣＮＴ１の出力信号ｒｏｓ＿ｏｕｔは最大となる。従って、各スタンバイモードで測定したカウンタＣＮＴ１の出力信号ｒｏｓ＿ｏｕｔを図示しない比較回路で比較し、出力信号ｒｏｓ＿ｏｕｔが最大の値に対応するスタンバイモードを決定し、モニタ信号ｒｅｓｕｌｔ＿ｍｏｎ１としてスタンバイモード設定回路ＲＳ＿ＣＴＬへ出力する。
【０３０２】
モニタ信号ｒｅｓｕｌｔ＿ｍｏｎ１に基づき、スタンバイモード設定回路ＲＳ＿ＣＴＬは、メモリモジュールＲＡＭ＿ＭＯＤ１の設定すべきスタンバイモードに対応した制御信号ｒａｍ＿ｒｓ＿ｃｎｔ１＿１、および制御信号ｒａｍ＿ｒｓ＿ｃｎｔ１＿２の値を、セル電源電圧制御回路ＡＲＶＤＤ＿ＣＴＬ２およびセル電源電圧制御回路ＡＲＶＳＳ＿ＣＴＬ２へ出力する。
【０３０３】
実施の形態７に係る半導体装置ＬＳＩの効果を説明する。
メモリセルアレイＣＥＬＬ＿ＡＲＲＡＹのスタンバイモードは、メモリセルＭＣを構成するｐ型トランジスタおよびｎ型トランジスタのサブスレッショルドリーク電流を考慮して設定される。従って、半導体装置ＬＳＩの製造プロセス変動によりｐ型トランジスタおよびｎ型トランジスタの閾値電圧が変動した場合でも、メモリセルアレイＣＥＬＬ＿ＡＲＲＡＹのリーク電流が最小となるスタンバイモードの設定が可能となる。
【０３０４】
各実施の形態およびその変形例に係る半導体装置ＬＳＩにおいて、比較器ＣＯＭＰによるモニタ信号ｒｅｓｕｌｔ＿ｍｏｎ１の生成とスタンバイモードの最適化は、中央処理装置ＣＰＵ１がスタンバイモードを維持している期間中も行うことができる。一旦設定したスタンバイモードを、半導体装置ＬＳＩの動作環境に見合った適切なスタンバイモードに適宜再設定することにより、よりきめ細かくメモリモジュールＲＡＭ＿ＭＯＤ１のリーク電流が制御可能となる。
【０３０５】
また、図１１に示すようなリングオシレータとカウンタを利用した比較器では、測定結果のカウント差を保存しておき、別途測定した時のカウント差と比較し、その差が一定以下であれば、スタンバイ方式によるリーク削減効果は微小であると判断し、切り替えを行わないようにする。また、切り替えを行わない場合は、現在の測定結果のカウント差は破棄し、現在保存されているカウント差をそのまま保持する。カウント差が一定値以上となった場合は、そのカウント数を保持データとする。このような制御により、不要な制御による電力の増加を避けることが可能となる。
【０３０６】
また、各実施の形態において、レギュレータ回路は、半導体装置ＬＳＩ外に設けられているが、半導体装置ＬＳＩ内、例えば、各々メモリモジュールＲＡＭ＿ＭＯＤｊを含む中央処理装置ＣＰＵ１〜特定回路機能ブロックＩＰ２と同一の半導体チップ内に設けられても良い。
【０３０７】
その他、実施の形態に記載された内容の一部を以下に記載する。
（１）半導体装置は、第１電源ノード、第２電源ノード、および第３電源ノードを有するメモリセルを複数備えるメモリセルアレイと、第１スタンバイモードに設定されたメモリセルを所定数有する第１モニタセルアレイ、および第２スタンバイモードに設定されたメモリセルを所定数有する第２モニタセルアレイを備えるモニタ回路と、メモリセルアレイのスタンバイモードを設定するスタンバイモード設定回路と、を備える。メモリセルは、第１電源ノード、および第１データノードに、ソース、およびドレインが接続され、バックゲートノードにバックゲートが接続された第１の第１導電型トランジスタと、第２電源ノード、および第２データノードに、ソース、およびドレインが接続され、バックゲートノードにバックゲートが接続された第２の第１導電型トランジスタを有する。モニタ回路は、第１モニタセルアレイにおける第３電源ノードの電圧と、第２モニタセルアレイにおける第３電源ノードの電圧との比較結果に基づき、第１スタンバイモードおよび第２スタンバイモードのいずれか一方に対応したモニタ信号を出力する。スタンバイモード設定回路は、モニタ信号に応答して、スタンバイモード選択信号を生成し、メモリセルアレイは、スタンバイモード選択信号に応答して、第１スタンバイモードおよび第２スタンバイモードのいずれか一方に設定される。
【０３０８】
（２）（１）の半導体装置において、モニタ回路は、データ選択信号に応答して、第１データノードを第１状態または第２状態のいずれか一方の電圧に設定し、第２データノードを第１状態または第２状態のいずれか他方の電圧に設定する、モニタセル書込み回路を有する。
【０３０９】
（３）半導体装置は、第１電源ノードおよび第２電源ノードを有するメモリセルを複数備えるメモリセルアレイと、メモリセルを所定数有するモニタセルアレイを備えるモニタ回路と、メモリセルアレイのスタンバイモードを設定するスタンバイモード設定回路と、を備える。メモリセルは、第１電源ノード、第１データノード、および第１バックゲートノードに、各々、ソース、ドレイン、およびバックゲートが接続された第１導電型トランジスタと、第２電源ノード、第１データノード、および第２バックゲートノードに、各々、ソース、ドレイン、およびバックゲートが接続された第２導電型トランジスタと、を有する。モニタ回路は、第１スタンバイモードに設定されたモニタセルアレイにおける第２電源ノードの電圧、第２スタンバイモードに設定されたモニタセルアレイにおける第２電源ノードの電圧、および第３スタンバイモードに設定されたモニタセルアレイにおける第２電源ノードの電圧、の比較結果に基づき、第１スタンバイモード、第２スタンバイモード、および第３スタンバイモードのいずれかに対応したモニタ信号を出力する。スタンバイモード設定回路は、モニタ信号に応答して、スタンバイモード選択信号を生成する。メモリセルアレイは、スタンバイモード選択信号に応答して、第１スタンバイモード、第２スタンバイモード、および第３スタンバイモードのいずれかに設定される。
【０３１０】
（４）（３）の半導体装置は、第１セル電源電圧制御回路、および第２セル電源電圧制御回路と、をさらに備える。第１電源ノードは、第１セル電源電圧制御回路の出力と接続され、第２電源ノードは、第２セル電源電圧制御回路の出力と接続される。スタンバイモードに応答して、第１セル電源電圧制御回路、および第２セル電源電圧制御回路は、メモリセルアレイが、第１スタンバイモードに設定された場合は第１導電型トランジスタにバックバイアスを印加し、第２スタンバイモードに設定された場合は第１導電型トランジスタおよび第２導電型トランジスタにバックバイアスを印加し、第３スタンバイモードに設定された場合は第２導電型トランジスタにバックバイアスを印加する。
【０３１１】
（５）（４）の半導体装置において、モニタ回路は、モニタ電圧供給回路、第１バイアス生成回路、および第２バイアス生成回路を、さらに備え、モニタセルアレイにおける各メモリセルの第１電源ノード、第２電源ノード、および第１バックゲートノードは、第１セル電源配線、第２セル電源配線、および第３セル電源配線と各々接続される。第２バックゲートノードには、モニタ電圧が印加される。第１バイアス生成回路は、第１アレイバイアス電圧、または第２アレイバイアス電圧を第１セル電源配線に供給する。第２バイアス生成回路は、第３アレイバイアス電圧、または第４アレイバイアス電圧を、モニタ電圧供給回路を介して第２セル電源配線に供給する。
【０３１２】
（６）半導体装置は、入力信号の論理レベルを反転させて出力するスイッチング部、およびスイッチング部の電流を制御する電流制御部からなるインバータを環状に複数縦列接続したリングオシレータと、リングオシレータの出力信号の発振数をカウントするカウンタとを備え、リングオシレータにおける各電流制御部のインピーダンスは入力信号により制御され、第１カウンタは所定期間における第１出力信号の発振数をカウントする。
【０３１３】
（７）（６）の半導体装置において、入力信号の値は所定期間において変動する。
（８）（６）の半導体装置において、インバータは、スイッチング部に所定の電流を供給するバイアス電流部を、さらに有する。
【０３１４】
（９）（６）の半導体装置は、スイッチング部、およびスイッチング部に一定電流を供給する定電流供給部からなるインバータを環状に複数縦列接続したタイマーを備え、タイマーの出力信号の発振周波数は、リングオシレータの出力信号の出力信号の発振周波数より大きい。
【０３１５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０３１６】
ａｒｖｄｄ  電源ノード、ａｒｖｄｄ＿ｅｎ  制御信号、ＡＲＶＤＤ＿ＳＰＬＹＡ，ＡＲＶＤＤ＿ＳＰＬＹＢ，ＡＲＶＤＤ＿ＳＰＬＹＣ，ＡＲＶＤＤ＿ＳＰＬＹＤ，ＡＲＶＳＳ＿ＳＰＬＹ  モニタ電圧供給回路、ａｒｖｄｄ１，ａｒｖｄｄ２，ａｒｖｄｄ３，ａｒｖｄｄ４，ａｒｖｄｄｃ，ａｒｖｓｓ  セル電源配線、ａｒｖｓｓ＿ｅｎ  制御信号、ａｒｖｓｓ，ａｒｖｓｓ＿ｌ，ａｒｖｓｓ＿ｒ  電源ノード、ａｒｖｓｓ＿ｌ４，ａｒｖｓｓ＿ｒ４，ａｒｖｓｓ１，ａｒｖｓｓ２，ａｒｖｓｓ３，ａｒｖｓｓｃ  セル電源配線、ＡＲＹ１，ＡＲＹ２，ＡＲＹ３，ＡＲＹ４  モニタセルアレイ、ｂｂ，ｂｔ  ビット線ノード、ＣＰＵ１，ＣＰＵ２  中央処理装置、ＤＨ  データ保持回路、ｄｉｇ＿ｃｏｍｐ＿ｅｎ  制御信号、ｆｉｘ＿ｓｉｇ  電圧、Ｉｃｖｓｓ  電源配線、ｉｍｅａｓ１，ｉｍｅａｓ２，ｉｍｅａｓｘ  測定出力、ＩＰ１，ＩＰ２  特定機能回路ブロック、ＬＡＲ１，ＬＡＲ２，ＬＡＲＹ１，ＬＡＲＹ２  モニタロジックアレイ、ｌｃｖｓｓ  電源配線、ｌｏｇｉｃ＿ｏｆｆｓｅｔ  信号、ＬＳＦ  レベルシフタ、ＬＳＩ  半導体装置、ＭＣ，ＭＣ２  メモリセル、ＭＯＮ＿ＣＴＬ１，ＭＯＮ＿ＣＴＬ２，ＭＯＮ＿ＣＴＬ３，ＭＯＮ＿ＣＴＬ４，ＭＯＮ＿ＣＴＬｊ  モニタ制御回路、ｍｏｎ＿ｅｎ１，ｍｏｎ＿ｅｎｊ  モニタイネーブル信号、Ｎｄ＿Ｌ，Ｎｄ＿Ｒ  データノード、ｎｓｔｂ＿ｍｏｄｅ，ｐｓｔｂ＿ｍｏｄｅ，ｒａｍ＿ｃｎｔ１＿２  制御信号、ＰＥＲＩ  周辺回路、ＲＡＭ＿ＭＯＤ１，ＲＡＭ＿ＭＯＤ２，ＲＡＭ＿ＭＯＤ３，ＲＡＭ＿ＭＯＤ４，ＲＡＭ＿ＭＯＤｊ  メモリモジュール、ｒｅｆ１，ｒｅｆ２  リファレンス電圧、ｒｅｓｅｔ，ｒｅｓｅｔ＿ｍｅａｓ＿ｔｉｍｅ  リセット信号、ｒｅｓｕｌｔ＿ｍｏｎ，ｒｅｓｕｌｔ＿ｍｏｎ１，ｒｅｓｕｌｔ＿ｍｏｎｊ  モニタ信号、ＲＯＳ，ＲＯＳ＿Ｔ，ＲＯＳ１，ＲＯＳ２，ＲＯＳ３，ＲＯＳ４，ＲＯＳ５，ＲＯＳ６  リングオシレータ、ｒｏｓ＿ｅｎ  制御信号、ＲＯＳ＿ＴＩＭＥ  タイマー、ｒｓ１，ｒｓｊ  制御信号、ｓｅｌ＿ｄａｔａ  データ選択信号、ＳＥＬ＿ＰＷＳ１，ＳＥＬ＿ＰＷＳ２  セレクタ、ｓｅｌｅ  選択信号、ｓｅｔ＿ｄａｔａ  データ設定信号、ｔｉｅｈ  電圧、ｖｄｄ１＿ｃｎｔ  制御信号、ｖｄｄ１ｎｏｒｍ，ｖｄｄ１，ｖｄｄ２，ｖｄｄ３，ｖｄｄ４，ｖｄｄｊ  電源電圧、ｖｄｄｂ  バックゲートノード、ｖｄｄｂ１  セル電源配線、ｖｄｄｂｃ  セル電源配線、ｖｄｄｊ＿ｃｎｔ  制御信号、ｖｄｄｍ  電源電圧、ｖｒｅｆ１  リファレンス電圧、ｖｓｓｂ  バックゲートノード、ｖｓｓｂ１，ｖｓｓｂ２，ｖｓｓｂ３，ｖｓｓｂ４，ｖｓｓｂｃ  セル電源配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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