(57)【要約】【課題】ハイサイドオンとロウサイドオンの２つの状態遷移に対し、それぞれデッドタイムを独立に設定でき、入力する制御信号にノイズが重畳しても異常なハイサイド制御信号およびロウサイド制御信号を出力しないこと。【解決手段】制御信号ＸinがＨレベルに立ち上がると、遅延回路１２は直ちにロウサイド制御信号ＸＬをＬレベルにする。遅延回路９は、その後最初のクロックのアップエッジを基点として、リセット信号RESB-LHがＨレベルを保ったまま７クロック（第１クロック数）が経過した時にハイサイド制御信号ＸＨをＨレベルにする。制御信号ＸinがＬレベルに立ち下がると、遅延回路９は直ちにハイサイド制御信号ＸＨをＬレベルにする。遅延回路１２は、その後最初のクロックのアップエッジを基点として、リセット信号RESB-HLがＨレベルを保ったまま９クロック（第２クロック数）が経過した時にロウサイド制御信号ＸＬをＨレベルにする。【選択図】図１
2013153388.tif 000002
【特許請求の範囲】
【請求項１】
制御信号が第２レベルにあるときにハイサイド制御信号を駆動禁止レベルにし、前記制御信号が第２レベルから第１レベルに変化した時点から当該第１レベルを保ったまま所定の第１クロック数に相当する時間が経過した時点で前記ハイサイド制御信号を駆動許可レベルに反転させるハイサイド制御信号生成回路と、
前記制御信号が第１レベルにあるときにロウサイド制御信号を駆動禁止レベルにし、前記制御信号が第１レベルから第２レベルに変化した時点から当該第２レベルを保ったまま所定の第２クロック数に相当する時間が経過した時点で前記ロウサイド制御信号を駆動許可レベルに反転させるロウサイド制御信号生成回路とを、
別々の回路として備えていることを特徴とするデッドタイム生成回路。
【請求項２】
前記制御信号をクロックに同期させる同期化回路を備えたことを特徴とする請求項１記載のデッドタイム生成回路。
【請求項３】
前記同期化回路は、前記制御信号を所定クロック数だけ遅延させることを特徴とする請求項２記載のデッドタイム生成回路。
【請求項４】
制御信号を入力とする請求項１ないし３の何れかに記載のデッドタイム生成回路と、
前記デッドタイム生成回路から出力されるハイサイド制御信号を入力し、トランジスタを駆動可能なハイサイド駆動信号を出力するハイサイドドライブ回路と、
前記デッドタイム生成回路から出力されるロウサイド制御信号を入力し、トランジスタを駆動可能なロウサイド駆動信号を出力するロウサイドドライブ回路と、
駆動電源線間に出力端子を挟んで前記ハイサイド駆動信号により駆動されるハイサイドトランジスタと前記ロウサイド駆動信号により駆動されるロウサイドトランジスタがブリッジ接続された出力回路とを備えていることを特徴とする負荷駆動装置。
【請求項５】
前記デッドタイム生成回路のハイサイド制御信号生成回路およびロウサイド制御信号生成回路がそれぞれ用いる第１クロック数および第２クロック数は、前記制御信号が第２レベルから第１レベルに変化したときに前記ハイサイド駆動信号に実際に現れるデッドタイムと、前記制御信号が第１レベルから第２レベルに変化したときに前記ロウサイド駆動信号に実際に現れるデッドタイムとが等しくなる値に設定されていることを特徴とする請求項４記載の負荷駆動装置。
【請求項６】
前記ハイサイドドライブ回路は、前記ハイサイド制御信号の電圧レベルを異なる電圧レベルに変換するレベルシフト回路を備えており、
前記第２クロック数は、前記第１クロック数に対し前記ハイサイドドライブ回路と前記ロウサイドドライブ回路のターンオン時の遅延時間差とターンオフ時の遅延時間差を加えた時間に相当するクロック数だけ長く設定されていることを特徴とする請求項５記載の負荷駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ハイサイドとロウサイドのデッドタイム生成回路およびそれを備えた負荷駆動装置に関する。
【背景技術】
【０００２】
ブリッジ回路は、駆動電源線間にハイサイドトランジスタとロウサイドトランジスタが直列に接続された出力回路である。負荷駆動装置は、１本の制御信号を入力してハイサイド駆動信号とロウサイド駆動信号を生成し、これらによりハイサイドトランジスタとロウサイドトランジスタをオンオフ駆動する。アーム短絡を防ぐため、ロウサイドトランジスタがオフしてハイサイドトランジスタがオンする状態遷移（ハイサイドオンの状態遷移）の時およびハイサイドトランジスタがオフしてロウサイドトランジスタがオンする状態遷移（ロウサイドオンの状態遷移）の時に、それぞれデッドタイムを設定する必要がある。
【０００３】
負荷駆動装置は、グランドを基準電位とするロジック回路等によりハイサイド制御信号とロウサイド制御信号を生成する。ロウサイド制御信号は、基準電位を維持したままロウサイド駆動信号としてロウサイドトランジスタのゲートに与えられる。一方、ハイサイドトランジスタは高電位側の駆動電源線と出力端子との間に接続されているので、ハイサイド制御信号は、レベルシフトされてからハイサイド駆動信号としてハイサイドトランジスタのゲートに与えられる。このレベルシフト回路は、ハイサイド制御信号を遅延させる原因となる。
【０００４】
特許文献１に記載されたデッドタイム生成回路は、ＰＷＭ信号をクロックに同期させるＤフリップフロップと、その後段にクロック半周期分の遅延を発生させるＤフリップフロップとを備えている。そして、１段目のＱ１出力と２段目の／Ｑ２出力とからハイサイド駆動信号を生成し、１段目の／Ｑ１出力と２段目のＱ２出力とからロウサイド駆動信号を生成している。また、特許文献２に記載されたデッドタイム生成回路は、ＰＷＭ信号を１段目の遅延回路に通してハイサイド駆動信号を生成し、それを２段目の遅延回路に通した上でＰＷＭ信号（およびハイサイド駆動信号）との論理積をとってロウサイド駆動信号を生成している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−１４３２８２号公報
【特許文献２】特開２００５−１８４５４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１記載のデッドタイム生成回路は、ハイサイドオンの状態遷移とロウサイドオンの状態遷移の各デッドタイムを独立に設定できない。このため、上述したレベルシフト回路を備えたドライブ回路のように、ハイサイドとロウサイドのドライブ回路の遅延時間が異なる場合には、出力回路から実際に出力される電圧のデッドタイムがハイサイドがオンするときとロウサイドがオンするときとで異なる。その結果、正弦波ＰＷＭ駆動により出力される正弦波形に歪が生じ易くなる。
【０００７】
また、特許文献１記載のデッドタイム生成回路はＤフリップフロップを単に多段に接続した構成であり、特許文献２記載のデッドタイム生成回路はＰＷＭ信号を遅延させた信号をそのままハイサイド駆動信号とした構成である。これらの構成では、ＰＷＭ信号にチャタリングのような波形を持つノイズが重畳すると、デッドタイムが確保されていない異常な駆動信号が出力される虞があった。
【０００８】
本発明は上記事情に鑑みてなされたもので、その目的は、ハイサイドオンとロウサイドオンの２つの状態遷移に対しそれぞれデッドタイムを独立に設定でき、入力する制御信号にノイズが重畳しても異常なハイサイド制御信号およびロウサイド制御信号を出力しないデッドタイム生成回路およびそれを備えた負荷駆動装置を提供することにある。
【課題を解決するための手段】
【０００９】
請求項１に記載したデッドタイム生成回路は、ハイサイド制御信号生成回路とロウサイド制御信号生成回路とを別々の回路として備えている。ハイサイド制御信号生成回路は、制御信号が第２レベル（例えばＬレベル）にあるときにハイサイド制御信号を駆動禁止レベルにし、制御信号が第２レベルから第１レベル（例えばＨレベル）に変化した時点から当該第１レベルを保ったまま所定の第１クロック数に相当する時間が経過した時点でハイサイド制御信号を駆動許可レベルに反転させる。ロウサイド制御信号生成回路は、制御信号が第１レベルにあるときにロウサイド制御信号を駆動禁止レベルにし、制御信号が第１レベルから第２レベルに変化した時点から当該第２レベルを保ったまま所定の第２クロック数に相当する時間が経過した時点でロウサイド制御信号を駆動許可レベルに反転させる。
【００１０】
この構成により、ハイサイド制御信号生成回路およびロウサイド制御信号生成回路は、制御信号のレベル変化時点を基点として、それぞれ第１クロック数に応じたハイサイドのデッドタイムおよび第２クロック数に応じたロウサイドのデッドタイムを独立に設定できる。また、ハイサイド制御信号生成回路を例に説明すると、制御信号が第１レベルに変化した時点から第１クロック数に相当する時間が経過する前にノイズ等によって制御信号が第２レベルに反転するとリセットされるので、必要なデッドタイムを確保しないまま駆動許可レベルを持つ異常なハイサイド制御信号が出力されることがない。ロウサイド制御信号生成回路についても同様である。
【００１１】
請求項２に記載した手段によれば、制御信号をクロックに同期させる同期化回路を備えている。これにより、制御信号の入力タイミングに依存する１クロック周期以内の不定時間が排除され、より正確にデッドタイムを設定可能になる。
【００１２】
請求項３に記載した手段によれば、同期化回路は、制御信号を所定クロック数だけ遅延させる。
【００１３】
請求項４に記載した負荷駆動装置は、制御信号を入力とする上述したデッドタイム生成回路、ハイサイド制御信号を入力しハイサイド駆動信号を出力するハイサイドドライブ回路、ロウサイド制御信号を入力しロウサイド駆動信号を出力するロウサイドドライブ回路、およびハイサイドトランジスタとロウサイドトランジスタがブリッジ接続された出力回路を備えている。この構成によれば、ハイサイドドライブ回路とロウサイドドライブ回路の遅延時間が異なる場合でも、ハイサイドとロウサイドのデッドタイムを等しくすることができる。
【００１４】
請求項５に記載した手段によれば、デッドタイム生成回路のハイサイド制御信号生成回路およびロウサイド制御信号生成回路がそれぞれ用いる第１クロック数および第２クロック数は、制御信号が第２レベルから第１レベルに変化したときにハイサイド駆動信号（ゲート信号など）に実際に現れるデッドタイムと、制御信号が第１レベルから第２レベルに変化したときにロウサイド駆動信号に実際に現れるデッドタイムとが等しくなる値に設定されている。
【００１５】
請求項６に記載した手段によれば、ハイサイドドライブ回路は、ハイサイド制御信号の電圧レベルを異なる電圧レベルに変換するレベルシフト回路を備えている。第２クロック数は、第１クロック数に対しハイサイドドライブ回路とロウサイドドライブ回路のターンオン時の遅延時間差とターンオフ時の遅延時間差を加えた時間に相当するクロック数だけ長く設定されている。この構成によれば、レベルシフト回路などに起因するハイサイドドライブ回路とロウサイドドライブ回路の遅延時間差にかかわらず、ハイサイド駆動信号とロウサイド駆動信号に実際に現れるハイサイドとロウサイドのデッドタイムを等しくすることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施形態を示す負荷駆動装置の構成図
【図２】ハイサイドドライブ回路のタイミングチャート
【図３】制御信号Ｘinと制御信号ＸＨ、ＸＬのタイミングチャート
【図４】図３に対しクロックＣＬＫおよび信号Ｓａ〜Ｓｄを加えた詳細なタイミングチャート
【図５】制御信号Ｘinが幅狭のパルスであるときの図３相当図
【図６】制御信号Ｘinに幅狭のノイズが重畳したときの図３相当図
【図７】ハイサイドドライブ回路とロウサイドドライブ回路の遅延時間を反映したタイミングチャート
【図８】本発明の第２の実施形態を示すデッドタイム生成回路の構成図
【図９】図３相当図
【図１０】図９に対しクロックＣＬＫおよび信号Ｓa1〜Ｓｄを加えた詳細なタイミングチャート
【図１１】図５相当図
【図１２】図６相当図
【図１３】図７相当図
【図１４】本発明の第３の実施形態を示す図８相当図
【図１５】図３相当図
【図１６】図１５に対しクロックＣＬＫおよび信号Ｓa2〜Ｓｄを加えた詳細なタイミングチャート
【発明を実施するための形態】
【００１７】
各実施形態において実質的に同一部分には同一符号を付して説明を省略する。
（第１の実施形態）
以下、本発明の第１の実施形態について図１ないし図７を参照しながら説明する。図１に示す負荷駆動装置１は、車載電子制御装置（ＥＣＵ）から与えられる制御信号Ｕin，Ｖin、Ｗin（以下、Ｘ相の制御信号をＸinと言う）に従って、ハイブリッド車のコンプレッサ駆動用の３相永久磁石同期モータ２（以下、モータ２と言う）をＰＷＭ駆動するインバータ装置である。煩雑さを避けるため、図１には３相のうち１相（Ｘ相）の構成のみを示している。以下の説明において、制御信号ＸinのＨレベル、Ｌレベルはそれぞれ第１レベル、第２レベルに相当する。
【００１８】
負荷駆動装置１は、デッドタイム生成回路３、ハイサイドドライブ回路４、ロウサイドドライブ回路５および出力回路６を備えている。デッドタイム生成回路３はＣＭＯＳ低耐圧回路（ＬＶＩＣ）として形成されており、ハイサイドドライブ回路４とロウサイドドライブ回路５はＣＭＯＳ高耐圧回路（ＨＶＩＣ）として形成されている。
【００１９】
デッドタイム生成回路３は、ハイサイド制御信号ＸＨを生成するハイサイド制御信号生成回路７と、ロウサイド制御信号ＸＬを生成するロウサイド制御信号生成回路８とを別々の独立した回路として備えている。ハイサイド制御信号ＸＨとロウサイド制御信号ＸＬは、Ｈレベル（駆動許可レベルに相当）のときに出力回路６のスイッチング素子（後述するＩＧＢＴ１９、２０）をオン駆動し、Ｌレベル（駆動禁止レベルに相当）のときにオフ駆動する。
【００２０】
リセット信号RESBは、ＣＭＯＳ回路の電源電圧が低下したときの誤動作を防止するため、図示しないリセット回路から出力される。このリセット信号RESBは、電源電圧がＣＭＯＳ回路の正常動作可能なレベルにあるとＨレベルになり、正常動作できないレベルに低下するとＬレベルになる。
【００２１】
ハイサイド制御信号生成回路７において、遅延回路９は、クロック（ＣＬＫ）のアップエッジに同期して、制御信号Ｘin（以下、信号Ｓａとも言う）を第１クロック数例えば７クロック遅延させた信号Ｓｃを出力する。ＡＮＤゲート１０は、信号Ｓａとリセット信号RESBを入力する。遅延回路９は、ＡＮＤゲート１０から出力されるリセット信号RESB-LHがＬレベルになると信号ＳｃをＬレベルにリセットする。ＡＮＤゲート１１は、信号Ｓａと信号Ｓｃを入力してハイサイド制御信号ＸＨを出力する。
【００２２】
同様に、ロウサイド制御信号生成回路８において、遅延回路１２は、クロックのアップエッジに同期して、制御信号Ｘinをインバータ１３で反転した信号Ｓｂを第２クロック数例えば９クロック遅延させた信号Ｓｄを出力する。ＡＮＤゲート１４は、信号Ｓｂとリセット信号RESBを入力する。遅延回路１２は、ＡＮＤゲート１４から出力されるリセット信号RESB-HLがＬレベルになると信号ＳｄをＬレベルにリセットする。ＡＮＤゲート１５は、信号Ｓｂと信号Ｓｄを入力してロウサイド制御信号ＸＬを出力する。
【００２３】
出力回路６は、駆動電源線である直流電源線１６、１７間に出力端子１８を挟んでＩＧＢＴ１９（ハイサイドトランジスタ）とＩＧＢＴ２０（ロウサイドトランジスタ）がブリッジ接続された構成を有している。モータ２の巻線端子は出力端子１８に接続されている。ＩＧＢＴ１９を駆動するハイサイドドライブ回路４は、レベルシフト回路２１、プリドライブ回路２２およびドライブ回路２３から構成されている。
【００２４】
レベルシフト回路２１は、ＩＧＢＴ１９のエミッタ（出力端子１８）を基準電位とする１５Ｖのドライブ用電源２４を備えている。ドライブ用電源２４の高電位側電源線２５と直流電源線１７との間には、抵抗２６とＭＯＳトランジスタ２７との直列回路および抵抗２８とＭＯＳトランジスタ２９との直列回路が接続されている。図２は、ハイサイドドライブ回路４のタイミングチャートである。
【００２５】
ハイサイド制御信号ＸＨがＨレベル（５Ｖ）になると、切替制御回路３０はＭＯＳトランジスタ２７のゲート信号ＧｓをＨレベルにし、ＭＯＳトランジスタ２９のゲート信号ＧｒをＬレベルにする。このときノードｎ１の信号Ｓ１がＬレベル、ノードｎ２の信号Ｓ２がＨレベルになり、プリドライブ回路２２は、ドライブ回路２３のＭＯＳトランジスタ３１をオン、ＭＯＳトランジスタ３２をオフする。これにより、ドライブ回路２３は、１５Ｖのゲート信号ＧＨ（ハイサイド駆動信号）を出力してＩＧＢＴ１９をオン駆動する。
【００２６】
ハイサイド制御信号ＸＨがＬレベル（０Ｖ）になると、切替制御回路３０はゲート信号ＧｓをＬレベルにし、ゲート信号ＧｒをＨレベルにする。このとき信号Ｓ１がＨレベル、信号Ｓ２がＬレベルになり、プリドライブ回路２２は、ＭＯＳトランジスタ３１をオフ、ＭＯＳトランジスタ３２をオンする。これにより、ドライブ回路２３は、０Ｖのゲート信号ＧＨを出力してＩＧＢＴ１９をオフ駆動する。
【００２７】
ＩＧＢＴ２０を駆動するロウサイドドライブ回路５は、１５Ｖのドライブ用電源３３、プリドライブ回路３４およびドライブ回路３５から構成されている。ロウサイド制御信号ＸＬがＨレベル（５Ｖ）になると、プリドライブ回路３４は、ドライブ回路３５のＭＯＳトランジスタ３６をオン、ＭＯＳトランジスタ３７をオフする。これにより、ドライブ回路３５は、１５Ｖのゲート信号ＧＬ（ロウサイド駆動信号）を出力してＩＧＢＴ２０をオン駆動する。ロウサイド制御信号ＸＬがＬレベル（０Ｖ）になると、プリドライブ回路３４は、ＭＯＳトランジスタ３６をオフ、ＭＯＳトランジスタ３７をオンする。これにより、ドライブ回路３５は、０Ｖのゲート信号ＧＬを出力してＩＧＢＴ２０をオフ駆動する。
【００２８】
次に、図３ないし図７を参照しながら本実施形態の作用について説明する。図３に概略的に示すように、デッドタイム生成回路３は、制御信号ＸinがＬレベルからＨレベルに立ち上がると、直ちにロウサイド制御信号ＸＬをＬレベルにするとともに、その立ち上がり時点からデッドタイムｔdt-LHが経過した後にハイサイド制御信号ＸＨをＨレベルにする。同様に、制御信号ＸinがＨレベルからＬレベルに立ち下がると、直ちにハイサイド制御信号ＸＨをＬレベルにするとともに、その立ち下がり時点からデッドタイムｔdt-HLが経過した後にロウサイド制御信号ＸＬをＬレベルにする。
【００２９】
図４は、より詳細なタイミングチャートである。時刻ｔ１に制御信号ＸinがＨレベルに立ち上がると、遅延回路１２は直ちにロウサイド制御信号ＸＬをＬレベルにする。遅延回路９は、その後最初のクロックのアップエッジを基点（時刻ｔ２）として、リセット信号RESB-LHがＨレベルを保ったまま７クロック（第１クロック数に相当する時間）が経過した時刻ｔ３にハイサイド制御信号ＸＨをＨレベルにする。７クロック経過前に制御信号ＸinがＬレベルに戻った場合には、ハイサイド制御信号ＸＨはＬレベルのままとなる（図５（ａ）参照）。
【００３０】
また、ハイサイド制御信号ＸＨがＨレベルに変化した後、制御信号ＸinへのＬレベルノイズまたは電源電圧の低下によりリセット信号RESB-LHが一時的にＬレベルになると、遅延回路９は直ちにハイサイド制御信号ＸＨをＬレベルにする。その後、リセット信号RESB-LHが復帰してＨレベルを保ったまま上述したように７クロックが経過すると、遅延回路９はハイサイド制御信号ＸＨをＨレベルにする（図６（ａ）参照）。このように、ハイサイド制御信号ＸＨのデッドタイムｔdt-LHは、７クロック以上８クロック未満の幅となる。
【００３１】
時刻ｔ４に制御信号ＸinがＬレベルに立ち下がると、遅延回路９は直ちにハイサイド制御信号ＸＨをＬレベルにする。遅延回路１２は、その後最初のクロックのアップエッジを基点（時刻ｔ５）として、リセット信号RESB-HLがＨレベルを保ったまま９クロック（第２クロック数に相当する時間）が経過した時刻ｔ６にロウサイド制御信号ＸＬをＨレベルにする。９クロック経過前に制御信号ＸinがＨレベルに戻った場合には、ロウサイド制御信号ＸＬはＬレベルのままとなる（図５（ｂ）参照）。
【００３２】
また、ロウサイド制御信号ＸＬがＨレベルに変化した後、制御信号ＸinへのＨレベルノイズまたは電源電圧の低下によりリセット信号RESB-HLが一時的にＬレベルになると、遅延回路１２は直ちにロウサイド制御信号ＸＬをＬレベルにする。その後、リセット信号RESB-HLが復帰してＨレベルを保ったまま上述したように９クロックが経過すると、遅延回路１２はロウサイド制御信号ＸＬをＨレベルにする（図６（ｂ）参照）。このように、ロウサイド制御信号ＸＬのデッドタイムｔdt-HLは、９クロック以上１０クロック未満の幅となる。
【００３３】
ところで、ハイサイドドライブ回路４は、レベルシフト回路２１を備えているので、ロウサイドドライブ回路５に比べて遅延が大きい。このようにハイサイドドライブ回路４とロウサイドドライブ回路５が異なる遅延特性を有している場合でも、ＩＧＢＴ１９、２０のゲート信号ＧＨ、ＧＬのデッドタイムｔdt-LH、ｔdt-HLが等しくなるための条件を図７を参照しながら導出する。
【００３４】
ハイサイド制御信号ＸＨの立ち上がり時、立ち下がり時におけるハイサイドドライブ回路４の遅延時間をｔdH(ON)、ｔdH(OFF)とし、ロウサイド制御信号ＸＬの立ち上がり時、立ち下がり時におけるロウサイドドライブ回路５の遅延時間をｔdL(ON)、ｔdL(OFF)とする。この場合、ゲート信号ＧＬがＬレベルになってからゲート信号ＧＨがＨレベルになるまでの実際のデッドタイムｔdt-LH(gate)は、以下の（１）式のようになる。
ｔdt-LH(gate)＝ｔdt-LH＋（ｔdH(ON)−ｔdL(OFF）)  …（１）
【００３５】
また、ゲート信号ＧＨがＬレベルになってからゲート信号ＧＬがＨレベルになるまでのデッドタイムｔdt-HL(gate)は、以下の（２）式のようになる。
ｔdt-HL(gate)＝ｔdt-HL−（ｔdH(OFF)−ｔdL(ON）)  …（２）
【００３６】
デッドタイムｔdt-LH(gate)とｔdt-HL(gate)が等しくなるためには、以下の（３）式で示す関係を満たせばよい。
ｔdt-HL＝ｔdt-LH＋（ｔdH(ON)−ｔdL(ON）)＋（ｔdH(OFF)−ｔdL(OFF））  …（３）
【００３７】
すなわち、ロウサイド制御信号ＸＬのデッドタイムｔdt-HLを、ハイサイド制御信号ＸＨのデッドタイムｔdt-LHに対し、ハイサイドドライブ回路４とロウサイドドライブ回路５のターンオン時の遅延時間差とターンオフ時の遅延時間差とを加えた時間に設定すればよい。ただし、デッドタイムｔdt-HL、ｔdt-LHは、クロックの周期を単位として設定できるものであるため、それぞれ設定した第１クロック数、第２クロック数に対して最大で１クロック分だけの誤差が生じる。
【００３８】
以上説明したように、本実施形態の負荷駆動装置１が備えるデッドタイム生成回路３は、遅延回路９、１２の遅延クロック数をそれぞれ第１クロック数、第２クロック数に設定することにより、制御信号Ｘinのレベル変化時点を基点として、第１クロック数に応じたハイサイドのデッドタイムｔdt-LHと第２クロック数に応じたロウサイドのデッドタイムｔdt-HLとを独立して設定することができる。
【００３９】
従って、ハイサイドドライブ回路４およびロウサイドドライブ回路５のターンオン時およびターンオフ時の遅延時間差に応じて第１クロック数、第２クロック数を設定すれば、ハイサイドオンとロウサイドオンの２つの状態遷移に対し、ＩＧＢＴ１９、２０のゲート信号ＧＨ、ＧＬに実際に現れるハイサイド、ロウサイドのデッドタイムを等しくすることができる。その結果、モータ２を正弦波ＰＷＭ信号で駆動する場合、出力される正弦波電圧におけるデッドタイムによる歪を低減できる。
【００４０】
遅延回路９は、制御信号ＸinがＨレベルに変化した時点から第１クロック数に相当する時間が経過する前にノイズ等によって制御信号ＸinがＬレベルに反転すると、クロックに同期した遅延動作がリセットされる。このため、必要なデッドタイムを確保しないままハイサイド制御信号ＸＨがＨレベルになることはない。同様に、遅延回路１２は、制御信号ＸinがＬレベルに変化した時点から第２クロック数に相当する時間が経過する前にノイズ等によって制御信号ＸinがＨレベルに反転すると、クロックに同期した遅延動作がリセットされる。このため、必要なデッドタイムを確保しないままロウサイド制御信号ＸＬがＨレベルになることはない。このように、制御信号Ｘinにノイズが重畳し或いは一時的に電源電圧が低下しても、異常なハイサイド制御信号ＸＨおよびロウサイド制御信号ＸＬを出力することがない。
【００４１】
（第２の実施形態）
次に、第２の実施形態について図８ないし図１３を参照しながら説明する。本実施形態の負荷駆動装置は、図８に示すデッドタイム生成回路４１と、図１に示したハイサイドドライブ回路４、ロウサイドドライブ回路５および出力回路６を備えている。デッドタイム生成回路４１は、図１に示したデッドタイム生成回路３に対し同期化回路４２を追加した構成において相違する。
【００４２】
図９および図１０に示すように、同期化回路４２は、制御信号Ｘinをクロックのアップエッジに同期させた信号Ｓa1を出力する。この信号Ｓa1は、制御信号Ｘinに対し１クロック以下の時間ｔdt-OFFだけ遅れる。信号Ｓa1がＬレベルからＨレベルに立ち上がると、遅延回路１２は直ちにロウサイド制御信号ＸＬをＬレベルにする。遅延回路９は、信号Ｓa1の立ち上がり時点を基点として第１クロック数に相当する７クロック分のデッドタイムｔdt-LHが経過した時にハイサイド制御信号ＸＨをＨレベルにする。その結果、ハイサイド制御信号ＸＨのデッドタイムｔdt-LHは、正確に７クロックの幅となる。
【００４３】
同様に、信号Ｓa1がＨレベルからＬレベルに立ち下がると、遅延回路９は直ちにハイサイド制御信号ＸＨをＬレベルにする。遅延回路１２は、信号Ｓa1の立ち下がり時点を基点として第２クロック数に相当する９クロック分のデッドタイムｔdt-HLが経過した時にロウサイド制御信号ＸＬをＨレベルにする。その結果、ロウサイド制御信号ＸＬのデッドタイムｔdt-HLは、正確に９クロックの幅となる。図１１および図１２は、第１の実施形態で説明した図５および図６に相当するタイミングチャートである。
【００４４】
図１３は、ＩＧＢＴ１９、２０のゲート信号ＧＨ、ＧＬにおけるデッドタイムが等しくなる条件を導出するために用いる図である。本実施形態でも、第１の実施形態で図７を参照しながら説明した（１）式〜（３）式がそのまま成立する。
【００４５】
以上説明したように、本実施形態のデッドタイム生成回路４１は、制御信号Ｘinの同期化回路４２を備えているので、デッドタイムｔdt-LH、ｔdt-HLは、それぞれ設定した第１クロック数、第２クロック数に等しくなる。その結果、第１の実施形態よりも一層正確にデッドタイムｔdt-LH、ｔdt-HLを設定できる。その他、第１の実施形態と同様の作用および効果を奏する。
【００４６】
（第３の実施形態）
次に、第３の実施形態について図１４ないし図１６を参照しながら説明する。本実施形態の負荷駆動装置は、図１４に示すデッドタイム生成回路５１と、図１に示したハイサイドドライブ回路４、ロウサイドドライブ回路５および出力回路６を備えている。デッドタイム生成回路５１は、図８に示したデッドタイム生成回路４１の同期化回路４２を、遅延機能を付加した同期化回路である遅延回路５２に置き替えた構成を備えている。
【００４７】
図１５および図１６に示すように、遅延回路５２は、制御信号Ｘinをクロックのアップエッジに同期させた上で所定のクロック数だけ遅延させた信号Ｓa2を出力する。この信号Ｓa2は、制御信号Ｘinに対し、遅延クロック数以上且つ（遅延クロック数＋１）未満の時間ｔdt-OFF2だけ遅れる。信号Ｓa2の変化時点を基点とする動作は、第２の実施形態で説明した通りである。上述した（１）式〜（３）式もそのまま成立する。
【００４８】
本実施形態のデッドタイム生成回路５１は、制御信号Ｘinを同期化させる遅延回路５２を備えているので、デッドタイムｔdt-LH、ｔdt-HLは、それぞれ設定した第１クロック数、第２クロック数に等しくなる。その結果、第２の実施形態と同様に正確にデッドタイムｔdt-LH、ｔdt-HLを設定できる。その他、第１、第２の実施形態と同様の作用および効果を奏する。
【００４９】
（その他の実施形態）
以上、本発明の好適な実施形態について説明したが、本発明は上述した実施形態に限定されるものではなく、発明の要旨を逸脱しない範囲内で種々の変形、拡張を行うことができる。
上述した遅延回路９、１２は、例えばリセット機能を備えたＤフリップフロップを多段構成にして構成されている。この場合、段数を適宜設定することにより第１クロック数、第２クロック数を変更することができる。
【００５０】
出力回路６を構成するＩＧＢＴ１９、２０のターンオン時間、ターンオフ時間も考慮して、アーム短絡を防止するように第１クロック数、第２クロック数を設定してもよい。また、出力端子１８から出力される電圧波形に現れるハイサイドとロウサイドのデッドタイムが等しくなるように第１クロック数、第２クロック数を設定してもよい。
ハイサイドドライブ回路４、ロウサイドドライブ回路５および出力回路６の構成は、同様の機能を持つ限り種々に変更可能である。
【符号の説明】
【００５１】
図面中、１は負荷駆動装置、３、４１、５１はデッドタイム生成回路、４はハイサイドドライブ回路、５はロウサイドドライブ回路、６は出力回路、７はハイサイド制御信号生成回路、８はロウサイド制御信号生成回路、１６、１７は直流電源線（駆動電源線）、１９はＩＧＢＴ（ハイサイドトランジスタ）、２０はＩＧＢＴ（ロウサイドトランジスタ）、２１はレベルシフト回路、４２は同期化回路、５２は遅延回路（同期化回路）である。
【図１】
2013153388.tif 000003
【図２】
2013153388.tif 000004
【図３】
2013153388.tif 000005
【図４】
2013153388.tif 000006
【図５】
2013153388.tif 000007
【図６】
2013153388.tif 000008
【図７】
2013153388.tif 000009
【図８】
2013153388.tif 000010
【図９】
2013153388.tif 000011
【図１０】
2013153388.tif 000012
【図１１】
2013153388.tif 000013
【図１２】
2013153388.tif 000014
【図１３】
2013153388.tif 000015
【図１４】
2013153388.tif 000016
【図１５】
2013153388.tif 000017
【図１６】
2013153388.tif 000018