(57)【要約】【課題】半導体装置におけるヘテロ接合の導入を容易化し、素子設計の幅を広げる。【解決手段】複数種類の半導体をエピタキシャル成長によって１つの半導体基板上に積層して形成したエピタキシャル基板の積層構造を利用して、前記エピタキシャル基板上に第１導電型の電界効果トランジスタと第２導電型の電界効果トランジスタと保護素子とを形成し、前記保護素子は、積層の厚み方向に進む縦方向エッチングにて前記エピタキシャル基板をエッチングして形成された第１の積層構造と、積層の厚み方向に進む縦方向エッチングにて前記エピタキシャル基板をエッチングして形成された第２の積層構造と、を備え、前記第１の積層構造の上端と前記第２の積層構造の上端との間に前記第１の積層構造及び前記第２の積層構造の基部を経由して形成される電流経路上に、少なくとも２つのＰＮ接合を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数種類の半導体をエピタキシャル成長によって１つの半導体基板上に積層して形成したエピタキシャル基板と、
前記エピタキシャル基板の積層構造を利用して、前記エピタキシャル基板の第１の領域に形成された第１導電型の電界効果トランジスタと、
前記エピタキシャル基板の積層構造を利用して、前記エピタキシャル基板の前記第１の領域とは異なる第２の領域に形成された第２導電型の電界効果トランジスタと、
前記エピタキシャル基板の積層構造を利用して、前記エピタキシャル基板の前記第１の領域及び前記第２の領域とは異なる第３の領域に形成された保護素子と、
を備え、
前記保護素子は、積層の厚み方向に進む縦方向エッチングにて前記エピタキシャル基板をエッチングして形成された第１の積層構造と、積層の厚み方向に進む縦方向エッチングにて前記エピタキシャル基板をエッチングして形成された第２の積層構造と、を備え、前記第１の積層構造の上端と前記第２の積層構造の上端との間に前記第１の積層構造及び前記第２の積層構造の基部を経由して形成される電流経路上に、少なくとも２つのＰＮ接合を有する、半導体装置。
【請求項２】
前記保護素子は、前記エピタキシャル基板に積層されたＮ型のエピタキシャル層とＰ型のエピタキシャル層の少なくとも一方を含んで構成される、請求項１に記載の半導体装置。
【請求項３】
前記保護素子は、前記エピタキシャル基板に積層されたＰ型の半導体層と、Ｎ型の半導体層と、当該Ｐ型の半導体層とＮ型の半導体層の間に積層されたｉ型の半導体層と、を含んで構成される、請求項１に記載の半導体装置。
【請求項４】
前記保護素子は、Ｐ−Ｎ−Ｐ−Ｎ−Ｐ型の接合を含んで構成される、請求項１に記載の半導体装置。
【請求項５】
前記保護素子は、Ｐ−Ｎ−ｉ−Ｐ−ｉ−Ｎ−Ｐ型の接合を含んで構成される、請求項１に記載の半導体装置。
【請求項６】
前記保護素子は、Ｐ−ｉ−Ｎ−ｉ−Ｐ型の接合を含んで構成される、請求項１に記載の半導体装置。
【請求項７】
前記エピタキシャル基板はヘテロ接合を含んで構成される、請求項１に記載の半導体装置。
【請求項８】
前記エピタキシャル基板は、２つのＧａＡｓ層の間に、Ａｌ１−ｘＧａｘＡｓ層（ｘ＝０．１〜０．５）を配置して形成されるヘテロ接合を含んで構成される、請求項１に記載の半導体装置。
【請求項９】
前記エピタキシャル基板は、２つのＧａＡｓ層の間に、Ｉｎ１−ｘＧａｘＰ層（ｘ＝０．５１）を配置して形成されるヘテロ接合を含んで構成される、請求項１に記載の半導体装置。
【請求項１０】
前記エピタキシャル基板は、２つのＧａＡｓ層の間に、Ａｌ１−ｘＧａｘＡｓ層（ｘ＝０．１〜０．５）とＩｎ１−ｘＧａｘＰ層（ｘ＝０．５１）とを配置して形成されるヘテロ接合を含んで構成される、請求項１に記載の半導体装置。
【請求項１１】
前記第１の積層構造の上端と前記第２の積層構造の上端は、Ｐ型不純物の拡散により形成されたＰ型領域にて終端されている、請求項１に記載の半導体装置。
【請求項１２】
前記エピタキシャル基板は、第１導電型の電界効果トランジスタの形成に用いられる積層構造と、第２導電型の電界効果トランジスタの形成に用いられる積層構造を、エピタキシャル成長にて１つの化合物半導体基板上に順次に積層して形成してある、請求項１に記載の半導体装置。
【請求項１３】
複数種類の半導体をエピタキシャル成長によって１つの半導体基板上に積層してエピタキシャル基板を形成する工程と、
前記エピタキシャル基板の積層構造を利用して、前記エピタキシャル基板の第１の領域に第１導電型の電界効果トランジスタを形成する工程と、
前記エピタキシャル基板の積層構造を利用して、前記エピタキシャル基板の前記第１の領域とは異なる第２の領域に第２導電型の電界効果トランジスタを形成する工程と、
前記エピタキシャル基板の積層構造を利用して、前記エピタキシャル基板の前記第１の領域や前記第２の領域とは異なる第３の領域に保護素子を形成する工程と、を含み、
前記保護素子を形成する工程は、積層の厚み方向に進む縦方向エッチングにて前記エピタキシャル基板をエッチングして第１の積層構造を形成する工程と、積層の厚み方向に進む縦方向エッチングにて前記エピタキシャル基板をエッチングして第２の積層構造を形成する工程と、を含み、
前記第１の積層構造の上端と前記第２の積層構造の上端との間に前記第１の積層構造及び前記第２の積層構造の基部を経由して形成される電流経路上に、前記保護素子を形成する工程によって、少なくとも２つのＰＮ接合を形成する、半導体装置の製造方法。
【請求項１４】
複数種類の半導体をエピタキシャル成長によって積層して形成したエピタキシャル基板と、
積層の厚み方向に進む縦方向エッチングにて前記エピタキシャル基板をエッチングして形成された第１の積層構造と、
積層の厚み方向に進む縦方向エッチングにて前記エピタキシャル基板をエッチングして形成された第２の積層構造と、を備え、
前記第１の積層構造の上端と前記第２の積層構造の上端との間に前記第１の積層構造及び前記第２の積層構造の基部を経由して形成される電流経路上に、少なくとも２つのＰＮ接合を有する、保護素子。
【請求項１５】
複数種類の半導体をエピタキシャル成長によって積層してエピタキシャル基板を形成する工程と、
積層の厚み方向に進む縦方向エッチングにて前記エピタキシャル基板をエッチングして第１の積層構造を形成する工程と、
積層の厚み方向に進む縦方向エッチングにて前記エピタキシャル基板をエッチングして第２の積層構造を形成する工程と、
を含み、
前記第１の積層構造の上端と前記第２の積層構造の上端との間に前記第１の積層構造及び前記第２の積層構造の基部を経由して形成される電流経路上に、各前記工程によって、少なくとも２つのＰＮ接合を形成する、保護素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、半導体装置、半導体装置の製造方法、保護素子、及び保護素子の製造方法に関する。
【背景技術】
【０００２】
ＧａＡｓ系などの化合物半導体層を有する化合物半導体系の電界効果トランジスタ（ＦＥＴ）は、電子移動度が高いため、ｎチャネルにおける周波数特性が良好である。現在、高周波数帯に用いられるｎチャネルを用いたＦＥＴには、ＨＥＭＴやＪＰＨＥＭＴなどがある（例えば、特許文献１参照）。ＨＥＭＴは高電子移動度トランジスタの略であり、ＪＰＨＥＭＴは接合型−擬似格子整合高電子移動度トランジスタの略である。
【０００３】
ここで、大電流用の電界効果トランジスタ等のスイッチング素子においては、高い逆方向耐圧と低いオン抵抗が要求される。しかしながら、化合物半導体系の電界効果トランジスタ（以下、ＦＥＴと記載する。）は、そのゲート電極やドレイン電極の耐サージ性が、所望の用途、構造、寸法のＦＥＴに要求される程には高くない。
【０００４】
そこで、電界効果トランジスタに対して、ゲート電極やドレイン電極をサージから保護するための保護素子を組み込むことが行われている（例えば、特許文献２〜５参照）。
【０００５】
例えば特許文献２においては、ＧａＡｓ半導体基板上に、バッファ層を介してチャネル層及びバリア層を順次に積層し、バリア層上にｎ＋ＧａＡｓ層を形成し、ｎ＋ＧａＡｓ層上にｎ−ＧａＡｓ層を形成し、更にその表面にｐ型エミッタ領域及びｐ型コレクタ領域を形成してある。
【０００６】
このとき、ｐ型エミッタ領域とｎ＋ＧａＡｓ層やｎ−ＧａＡｓ層の間に形成されるＰＮ接合と、ｐ型コレクタ領域とｎ＋ＧａＡｓ層やｎ−ＧａＡｓ層の間に形成されるＰＮ接合とによりＰＮＰ保護素子が形成される。
【０００７】
このＰＮＰ保護素子は、通常動作時にはｎ−ＧａＡｓ層のみに電流が流れ、サージが入った場合にはｎ＋ＧａＡｓ層のみならずｎ−ＧａＡｓ層にも電流が流れる。よって、このＰＮＰ保護素子を備える化合物半導体装置は、サージ耐性が向上する。
【０００８】
また、例えば特許文献５に記載の半導体装置においては、ＧａＡｓ半導体基板上に、ＧａＡｓ膜のバッファ層と、ｎ＋ＡｌＧａＡｓ膜の第１キャリア供給層と、ｉ−ＡｌＧａＡｓ膜の第１スペーサ層と、ＩｎＧａＡｓ膜のチャネル層と、ｉ−ＡｌＧａＡｓ膜の第２スペーサ層と、ｎ＋ＡｌＧａＡｓ膜の第２キャリア供給層と、ｎ−ＡｌＧａＡｓ膜の障壁層と、ｎ＋ＧａＡｓ膜の第１導電層をエピタキシャル成長法によって順次形成し，その上に、シリコン窒化膜またはシリコン酸化膜等の第１層間絶縁膜を形成してある。
【０００９】
この半導体装置は、レジストマスクを用いたエッチングにて第１層間絶縁膜に２つの拡散用開口を形成し、拡散用開口から第１導電層に亜鉛（Ｚｎ）等のＰ型原子を拡散させて、第２導電層を形成している。これにより、第１導電層と第２導電層の間にＰＮ接合面が形成される。このようにして形成された第２導電層を第１金属膜にて接続することにより、第１導電層（Ｎ型）−第２導電層（Ｐ型）−第１金属膜−第２導電層（Ｐ型）−第１導電層（Ｎ型）が接続されてＮＰＮ構造の保護素子を形成される。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平１１−１５０２６４号公報
【特許文献２】特開２００６−３２５８２号公報
【特許文献３】特開２００２−３４３８１３号公報
【特許文献４】特開２０１０−１０２６２号公報
【特許文献５】特開２００８−４１７８４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献２〜５に記載の保護素子は、いずれも不純物拡散により形成されており、例えば特許文献２に記載のＰＮＰ保護素子を形成するためのｐ型エミッタ領域及びｐ型コレクタ領域は、Ｚｎ等のｐ型不純物の気相拡散により形成されている。
【００１２】
ここで、ｎチャネルＦＥＴは、上述のように高性能化が進んでおり、それに加えて、高集積化が求められているため、相補型（コンプリメンタリ）素子の開発が必要となる。相補型素子においては、同じプロセスの中で、ｎチャネルＦＥＴとｐチャネルＦＥＴを１つの基板上に形成する。
【００１３】
しかしながら、特許文献２〜５に記載の保護素子は、いずれも、保護素子を形成するＰＮＰ接合もしくはＮＰＮ接合によって積層された半導体層の面方向に電流が流れるようになっている。面方向に電流が流れる構成を採用した保護素子は、専有面積が広くなる傾向があり、素子集積度の低下、素子設計自由度の低下、等のデメリットが有る。
【００１４】
また、化合物半導体上にｎチャネルＦＥＴとｐチャネルのＦＥＴを同時に形成する方法として、イオン注入技術を使用する手法が知られている。この手法では、同一基板上にｐ型ドーパントとｎ型ドーパントを打ち分けて、ｎチャネル形成領域とｐチャネル領域とを形成する。しかし、このイオン注入技術法では、注入したドーパントを活性化させるために、イオン注入後に少なくとも８００℃以上の高温アニール工程が必要となる。
【００１５】
しかしながら、化合物半導体においては層間にヘテロ接合を用いる場合があり、このヘテロ接合は、温度６００℃程度のエピタキシャル成長法により形成される。このため、８００℃以上の高温アニールを行うと、ヘテロ接合界面において化合物組成元素や不純物元素の相互拡散が生じて、意図するヘテロ接合の実現が困難となる。
【００１６】
すなわち、面方向に電流が流れる構成を採用した保護素子において、ＰＮＰ構造やＮＰＮ構造の中にｉ型の半導体を配置させたりヘテロ接合を導入したりして保護素子やその他の素子を高性能化するためには、イオン注入技術法を用いる必要があるが、高温アニールによって意図する接合が実現困難であるため、採用することができなかった。
【００１７】
本技術は、上記課題に鑑みてなされたもので、幅広い素子設計を可能とし、半導体装置の性能や集積度や耐圧等を容易に向上することが可能な構造を備える半導体装置、当該半導体装置の製造方法、保護素子、及び当該保護素子の製造方法を提供すること目的とする。
【課題を解決するための手段】
【００１８】
本技術に係る半導体装置は、複数種類の半導体をエピタキシャル成長によって１つの半導体基板上に積層して形成したエピタキシャル基板と、前記エピタキシャル基板の積層構造を利用して前記エピタキシャル基板上に形成された第１導電型の電界効果トランジスタと、前記エピタキシャル基板の積層構造を利用して前記エピタキシャル基板上に形成された第２導電型の電界効果トランジスタと、前記エピタキシャル基板の積層構造を利用して前記エピタキシャル基板上に形成された保護素子と、を備える。
【発明の効果】
【００１９】
本技術によれば、幅広い素子設計が可能となり、半導体装置の性能や集積度や耐圧等を容易に向上することが可能となる。
【図面の簡単な説明】
【００２０】
【図１】第１実施形態に係る半導体装置の模式的な断面図である。
【図２】第１実施形態に係る半導体装置の製造工程を示す模式図である。
【図３】第１実施形態に係る半導体装置の製造工程を示す模式図である。
【図４】第１実施形態に係る半導体装置の製造工程を示す模式図である。
【図５】第１実施形態に係る半導体装置の製造工程を示す模式図である。
【図６】第１実施形態に係る半導体装置の製造工程を示す模式図である。
【図７】第１実施形態に係る半導体装置の製造工程を示す模式図である。
【図８】第１実施形態に係る半導体装置の製造工程を示す模式図である。
【図９】第１実施形態に係る半導体装置の製造工程を示す模式図である。
【図１０】第１実施形態に係る半導体装置の製造工程を示す模式図である。
【図１１】第１実施形態に係る半導体装置のＤＣ特性を示す図である。
【図１２】第２実施形態に係る半導体装置の模式的な断面図である。
【図１３】第３実施形態に係る半導体装置の模式的な断面図である。
【図１４】第４実施形態に係る半導体装置の模式的な断面図である。
【発明を実施するための形態】
【００２１】
以下、下記の順序に従って本技術を説明する。
（Ａ）本技術の態様：
（Ｂ）第１実施形態：
（Ｃ）第２実施形態：
（Ｄ）その他の実施形態：
（Ｅ）まとめ：
【００２２】
（Ａ）本技術の態様：
本技術に係る半導体装置の態様の１つは、複数種類の半導体をエピタキシャル成長によって１つの半導体基板上に積層して形成したエピタキシャル基板と、前記エピタキシャル基板の積層構造を利用して、前記エピタキシャル基板の第１の領域に形成された第１導電型の電界効果トランジスタと、前記エピタキシャル基板の積層構造を利用して、前記エピタキシャル基板の前記第１の領域とは異なる第２の領域に形成された第２導電型の電界効果トランジスタと、前記エピタキシャル基板の積層構造を利用して、前記エピタキシャル基板の前記第１の領域及び前記第２の領域とは異なる第３の領域に形成された保護素子と、を備え、前記保護素子は、積層の厚み方向に進む縦方向エッチングにて前記エピタキシャル基板をエッチングして形成された第１の積層構造と、積層の厚み方向に進む縦方向エッチングにて前記エピタキシャル基板をエッチングして形成された第２の積層構造と、を備え、前記第１の積層構造の上端と前記第２の積層構造の上端との間に前記第１の積層構造及び前記第２の積層構造の基部を経由して形成される電流経路上に、少なくとも２つのＰＮ接合を有する。
【００２３】
当該構成においては、同一のエピタキシャル基板上に前記第１導電型の電界効果トランジスタ、前記第２導電型の電界効果トランジスタ、及び前記保護素子を形成できるため、前記第１導電型の電界効果トランジスタと前記第２導電型の電界効果トランジスタを形成するためのエピタキシャル基板上に、追加工程無しで、保護素子を形成することができる。
【００２４】
また、前記構成においては、エピタキシャル基板を用いて各素子を形成しているため、前記第１導電型の電界効果トランジスタ、前記第２導電型の電界効果トランジスタ、及び前記保護素子に、ヘテロ接合を容易に導入可能であり、前記第１導電型の電界効果トランジスタ、前記第２導電型の電界効果トランジスタ、及び前記保護素子を高耐圧化できる。
【００２５】
また、前記構成においては、エピタキシャル基板を用いて保護素子を形成しているため、複数のエピタキシャル層から適宜に選択した層を用いて保護素子を形成可能であり、保護素子の構造の自由度が高い。このため、様々な特性の保護素子を適宜に設計可能であり、また、互いに特性が異なる複数の保護素子を、同時に、同一のエピタキシャル基板上に形成することもできる。
【００２６】
また、前記構成においては、保護素子は、第１の積層構造と第２の積層構造とにより三次元的に形成されている。従って、半導体基板における保護素子の専有面積を少なくすることが可能である。
【００２７】
また、第１の積層構造や第２の積層構造は、上述したようにエピタキシャル基板のエッチングによって形成される。このため、予め、エピタキシャル基板上にエピタキシャル成長する段階で適宜にヘテロ接合を導入して、第１の積層構造や第２の積層構造に利用することにより、保護素子へのヘテロ接合の導入が容易になる。また、保護素子におけるＰ型半導体層とＮ型半導体層の接合順も、非常に容易に選択することができる。
【００２８】
本技術に係る半導体装置の選択的な態様の１つにおいて、前記保護素子は、前記エピタキシャル基板に積層されたＮ型の半導体層とＰ型の半導体層との少なくとも一方を含んで構成される。
【００２９】
すなわち、エピタキシャル基板に積層済みの不純物濃度が均一に形成されたＮ型の半導体層やＰ型の半導体といったエピタキシャル層を利用して保護素子を形成するため、高性能な保護素子を形成できる。
【００３０】
本技術に係る半導体装置の選択的な態様の１つにおいて、前記保護素子は、前記エピタキシャル基板に積層されたＰ型の半導体層と、Ｎ型の半導体層と、当該Ｐ型の半導体層とＮ型の半導体層の間に積層されたｉ型の半導体層と、を含んで構成される。
【００３１】
すなわち、エピタキシャル基板に積層済みのｉ型の層（真性半導体の半導体層）を利用して保護素子を形成するため、保護素子へのヘテロ接合の導入が容易になり、高性能な保護素子を形成できる。
【００３２】
本技術に係る半導体装置の選択的な態様として、前記保護素子は、Ｐ−Ｎ−Ｐ−Ｎ−Ｐ型の接合を含む構成、Ｐ−Ｎ−ｉ−Ｐ−ｉ−Ｎ−Ｐ型の接合を含む構成、Ｐ−ｉ−Ｎ−ｉ−Ｐ型の接合を含む構成、を適宜に選択することができる。
【００３３】
このように、本技術によれば、接合の種類を自由に選択可能であり、半導体装置が備える保護素子の性能を適宜に設計可能である。また、性能が異なる複数の保護素子を１つの半導体装置上に形成して、所望の性能の保護素子を選択的に利用可能な半導体装置とすることもできる。
【００３４】
本技術に係る半導体装置の選択的な態様の１つにおいて、前記エピタキシャル基板は、ヘテロ接合を含んで構成される。
【００３５】
すなわち、本技術によればヘテロ接合を容易に導入可能であり、ヘテロ接合を導入することにより、同じエピタキシャル基板を用いて形成される第１導電型の電界効果トランジスタ、第２導電型の電界効果トランジスタ、及び保護素子を高性能化することができる。
【００３６】
本技術に係る半導体装置の選択的な態様の１つにおいて、前記エピタキシャル基板は、２つのＧａＡｓ層の間に、Ａｌ１−ｘＧａｘＡｓ層（ｘ＝０．１〜０．５）を配置して形成されるヘテロ接合を含んで構成される。
【００３７】
本技術に係る半導体装置の選択的な態様の１つにおいて、前記エピタキシャル基板は、２つのＧａＡｓ層の間に、Ｉｎ１−ｘＧａｘＰ層（ｘ＝０．５１）を配置して形成されるヘテロ接合を含んで構成される。
【００３８】
本技術に係る半導体装置の選択的な態様の１つにおいて、前記エピタキシャル基板は、２つのＧａＡｓ層の間に、Ａｌ１−ｘＧａｘＡｓ層（ｘ＝０．１〜０．５）とＩｎ１−ｘＧａｘＰ層（ｘ＝０．５１）とを配置して形成されるヘテロ接合を含んで構成される。
【００３９】
本技術に係る半導体装置の選択的な態様の１つにおいて、前記第１の積層構造の上端と前記第２の積層構造の上端は、Ｐ型不純物の拡散により形成されたＰ型領域にて終端されている。このように、積層構造の上端は、不純物拡散により形成することも可能である。
【００４０】
本技術に係る半導体装置の選択的な態様の１つにおいて、前記エピタキシャル基板は、第１導電型の電界効果トランジスタの形成に用いられる積層構造と、第２導電型の電界効果トランジスタの形成に用いられる積層構造を、エピタキシャル成長にて１つの化合物半導体基板上に順次に積層して形成してある。
【００４１】
すなわち、本技術に係る保護素子は、第１導電型の電界効果トランジスタや第２導電型の電界効果トランジスタを形成するために形成されたエピタキシャル層を用いて形成することができる。これにより、第１導電型の電界効果トランジスタや第２導電型の電界効果トランジスタを形成する際に、新たな工程を追加せずに、同じエピタキシャル基板上に保護素子を形成することができる。
【００４２】
本技術に係る保護素子の態様の１つは、複数種類の半導体をエピタキシャル成長によって積層して形成したエピタキシャル基板と、積層の厚み方向に進む縦方向エッチングにて前記エピタキシャル基板をエッチングして形成された第１の積層構造と、積層の厚み方向に進む縦方向エッチングにて前記エピタキシャル基板をエッチングして形成された第２の積層構造と、を備え、前記第１の積層構造の上端と前記第２の積層構造の上端との間に前記第１の積層構造及び前記第２の積層構造の基部を経由して形成される電流経路上に、少なくとも２つのＰＮ接合を有する。
【００４３】
なお、上述した半導体装置や保護素子は、他の機器に組み込まれた状態で実施されたり他の方法とともに実施されたりする等の各種の態様を含む。また、本技術は、半導体装置の製造方法や保護素子の製造方法としても実現可能である。
【００４４】
（Ｂ）第１実施形態： 
次に、図面を参照しつつ本技術の実施形態について説明する。
図１は、本技術の第１実施形態に係る半導体装置１００の模式的な縦断面図である。第１実施形態では、半導体装置１００として、III−Ｖ属化合物であるＧａＡｓの化合物半導体層を有する化合物半導体を例にとって説明する。
【００４５】
半導体装置１００は、ＧａＡｓ単結晶基板の化合物半導体基板１０１上に、エピタキシャル成長により、Ｎチャネル電界効果トランジスタ（ｎＦＥＴ）を形成するためのエピタキシャル層である層１０２〜１０８と、Ｐチャネル電界効果トランジスタ（ｐＦＥＴ）を形成するためのエピタキシャル層である層１０９〜１１４を順次に積層して形成してある。
【００４６】
また、半導体装置１００は、ｐＦＥＴが形成される第１領域Ａ１、ｎＦＥＴが形成される第２領域Ａ２、第１の保護素子が形成される第３領域Ａ３、及び第２の保護素子が形成される第４領域Ａ４を備えている。第１の保護素子や第２の保護素子は、ｐＦＥＴ及び／又はｎＦＥＴをサージ等の過電流から保護するために適宜に用いることができる。
【００４７】
第１領域Ａ１〜第４領域Ａ４は、化合物半導体基板１０１上にエピタキシャル成長により形成された層状のエピタキシャル基板に対して、適宜の手順で加工（エッチングやドーピング等）を施すことにより、同じ１つの化合物半導体基板上に形成される。
【００４８】
以下、各領域の各層について順次に説明する。
最初に、ｎＦＥＴが形成される第２領域Ａ２について説明する。
【００４９】
第２領域Ａ２においては、化合物半導体基板１０１の上に、第１バッファ層１０２、第１電子供給層１０３、高抵抗層１０４、第１チャネル層１０５、高抵抗層１０６、第２電子供給層１０７、及び高抵抗層１０８を順次に積層して形成してある。
【００５０】
第１バッファ層１０２は、化合物半導体基板１０１と第１電子供給層１０３の格子定数差を緩衝するために２層間に挿入される半導体層であり、例えば、不純物が添加されていないノンドープのｉ−ＧａＡｓ層とする。
【００５１】
第１電子供給層１０３は、第１チャネル層１０５に電子を供給するための半導体層であり、例えば、ｎ型不純物としてＳｉを１．０×１０１２〜４．０×１０１２ａｔｏｍｓ／ｃｍ３の高濃度で添加した厚さ約３ｎｍのｎ＋ＡｌＧａＡｓ層とする。
【００５２】
高抵抗層１０４は、第１電子供給層１０３とその上に形成される第１チャネル層１０５との間に良好なヘテロ接合界面を形成するための半導体層であり、例えば、不純物が添加されていない厚さ約３ｎｍのｉ−ＡｌＧａＡｓ層とする。
【００５３】
第１チャネル層１０５は、ｎＦＥＴの主電流が流れる半導体層であり、例えば、不純物が添加されていない厚さ５ｎｍ〜１５ｎｍのｉ−ＩｎＧａＡｓ層とする。
【００５４】
高抵抗層１０６は、第１チャネル層１０５とその上に形成される第２電子供給層１０７との間に良好なヘテロ接合界面を形成するための半導体層であり、例えば、不純物が添加されていない厚さ約３ｎｍのｉ−ＡｌＧａＡｓ層とする。
【００５５】
第２電子供給層１０７は、第１チャネル層１０５に電子を供給するための半導体層であり、例えば、ｎ型不純物としてＳｉを１．０×１０１２〜４．０×１０１２ａｔｏｍｓ／ｃｍ３の高濃度で添加された厚さ約６ｎｍのｎ＋ＡｌＧａＡｓ層とする。
【００５６】
高抵抗層１０８は、第１領域Ａ１、第３領域Ａ３、及び第４領域Ａ４において、高抵抗層１０８の上に形成されるキャップ層１０９との間に良好なヘテロ接合界面を形成するための半導体層であり、例えば、ｎ型不純物としてＳｉが１．０×１０１０〜４．０×１０１１ａｔｏｍｓ／ｃｍ３の低濃度に添加された厚さ７０ｎｍ〜２００ｎｍのｎ−ＡｌＧａＡｓ層とする。第２領域Ａ２において、高抵抗層１０８は、ｐ型不純物のＺｎを拡散することによりｐ型ゲート領域１２０が形成されている。
【００５７】
第２領域Ａ２において、高抵抗層１０８の上面には、シリコン窒化膜からなる絶縁膜１１５が形成されている。絶縁膜１１５には、半導体装置１００の外部と高抵抗層１０８とを接続するための開口部１１９が形成されており、開口部１１９にはゲート電極１２１が形成されている。
【００５８】
ゲート電極１２１は、例えば、チタン（Ｔｉ）、白金（Ｐｔ）、金（Ａｕ）が順次積層された金属電極により構成され、その下に形成されているｐ型ゲート領域１２０とオーミックコンタクトが取られている。なお、図１には図示していないが、ゲート電極１２１を挟んで両側にソース電極とドレイン電極が形成されており、ソース電極とドレイン電極は絶縁膜１１５を貫通して高抵抗層１０８とオーミンクコンタクトが取られている。
【００５９】
次に、ｐＦＥＴが形成される第１領域Ａ１について説明する。
【００６０】
第１領域Ａ１においては、第２領域Ａ２に用いられる各層１０２〜１０８の階層構造の上に、キャップ層１０９、第２バッファ層１１０、第２チャネル層１１１、ゲートリーク防止層１１２、ｎ型第１ゲート層１１３、及びｎ型第２ゲート層１１４を順次に積層して形成してある。
【００６１】
キャップ層１０９は、高抵抗層１０８の上に形成され、例えば、Ｓｉなどのｎ型不純物を６×１０１８ａｔｏｍｓ／ｃｍ３含むｎ＋ＧａＡｓ層とする。
【００６２】
第２バッファ層１１０は、キャップ層１０９と第２チャネル層１１１の格子定数差を緩衝するために２層間に挿入される半導体層であり、例えば、不純物が添加されていない厚さ１０ｎｍ〜１００ｎｍのｉ−ＧａＡｓ層とする。
【００６３】
第２チャネル層１１１は、第２バッファ層１１０の上に形成され、例えばＣ（炭素）などのｐ型不純物を１×１０１６〜５×１０１８ａｔｏｍｓ／ｃｍ３の濃度で添加された厚さ３０ｎｍ〜２５０ｎｍのｐ−ＧａＡｓ層とする。
【００６４】
ゲートリーク防止層１１２は、第２チャネル層１１１の上に形成され、例えば、不純物が添加されていない厚さ０ｎｍ〜５０ｎｍのｉ−ＡｌＧａＡｓ層とする。
【００６５】
ゲートリーク防止層１１２の上には、第１領域Ａ１において各層１０２〜１０８の階層構造の上に形成された各層１０９〜１１２の幅に比べて幅狭のｎ型ゲート層が積層されており、このｎ型ゲート層は、ｎ型第１ゲート層１１３とｎ型第２ゲート層１１４の２層構造になっている。
【００６６】
ｎ型第１ゲート層１１３は、例えば、Ｓｉなどのｎ型不純物を１×１０１７〜５×１０１９ａｔｏｍｓ／ｃｍ３の濃度で添加した厚さ１０ｎｍ〜５０ｎｍのｎ−ＩｎＧａＰとする。
【００６７】
ｎ型第２ゲート層１１４は、例えば、Ｓｉなどのｎ型不純物を１×１０１７〜５×１０１９ａｔｏｍｓ／ｃｍ３の濃度で添加した厚さ５０〜２００ｎｍのｎ−ＧａＡｓとする。
【００６８】
第２バッファ層１１０、第２チャネル層１１１、ゲートリーク防止層１１２及びｎ型ゲート層の側面と、ゲートリーク防止層１１２及びｎ型ゲート層の上面には、シリコン窒化膜からなる絶縁膜１１５が形成されている。
【００６９】
ゲートリーク防止層１１２の上面に形成された絶縁膜１１５には、ゲートリーク防止層１１２の上に積層されたｎ型ゲート層を挟んで両側に離間した位置に、開口部１１６，１１６が形成されている。この開口部１１６，１１６には、金属からなるソース電極１１７とドレイン電極１１７が形成されている。
【００７０】
ソース電極１１７とドレイン電極１１７は、チタン（Ｔｉ）、白金（Ｐｔ）、金（Ａｕ）が順次積層された金属電極により構成され、その下部に形成されるソース領域１１８及びドレイン領域１１８と、それぞれオーミックコンタクトが取られている。
【００７１】
ソース領域１１８及びドレイン領域１１８は、開口部１１６，１１６からゲートリーク防止層１１２へ不純物であるＺｎを拡散して、ゲートリーク防止層１１２及び第２チャネル層１１１の一部領域をｐ型化して形成した拡散領域である。すなわち、ソース領域１１８及びドレイン領域１１８は、ゲートリーク防止層１１２を貫通し、第２チャネル層１１１の一部領域まで延在するように形成されている。
【００７２】
なお、第１領域Ａ１と第２領域Ａ２の境界領域には、各層１０３〜１０８を貫通するように、素子分離領域１２８が形成されている。素子分離領域１２８は、例えば、Ｂ（ボロン）をイオン注入することにより形成する。
【００７３】
以上説明したように、第１領域Ａ１にｐｎ接合型ゲートを有するｐＦＥＴを形成し、第２領域Ａ２にｐｎ接合型ゲートを有するｎＦＥＴを形成してあるため、両ＦＥＴ、特にｐＦＥＴをエンハンスモードで動作させることができ、リーク電流を低減した高速動作の相補型ＦＥＴが同一基板上に形成される。
【００７４】
次に、第１の保護素子が形成される第３領域について説明する。
【００７５】
第３領域Ａ３における層構造は、第１領域Ａ１と同様に、第２領域Ａ２においてｎＦＥＴを形成するために用いられた各層１０２〜１０８の階層構造の上に、第１領域Ａ１の場合と同様の階層構造を順次に積層して形成してある。第３領域Ａ３の各層の組成は、ｎＦＥＴやｐＦＥＴと同じエピタキシャル基板を用いて形成するため、上述した第１領域Ａ１や第２領域Ａ２と同様である。
【００７６】
第３領域Ａ３においては、当該第３領域Ａ３において各層１０２〜１０８の階層構造の上に形成された各層１０９〜１１２の幅に比べて幅狭のｎ型ゲート層が、左右に離間して２つ積層されている。なお、これらｎ型ゲート層は、上述した第１領域Ａ１の場合と同様に、ｎ型第１ゲート層１１３とｎ型第２ゲート層１１４の２層構造を備える。
【００７７】
第３領域Ａ３において、第２バッファ層１１０、第２チャネル層１１１、ゲートリーク防止層１１２及びｎ型ゲート層の側面、ゲートリーク防止層１１２及びｎ型ゲート層の上面には、シリコン窒化膜からなる絶縁膜１１５が形成されている。
【００７８】
ｎ型ゲート層の上面に形成された絶縁膜１１５には、開口部１２２，１２２が形成されている。この開口部１２２，１２２には、金属からなるアノード電極１２３，１２３が形成され、その下部に形成されるｐ型半導体領域１２４，１２４とオーミックコンタクトがとられている。
【００７９】
ｐ型半導体領域１２４，１２４は、開口部１２２，１２２からゲートリーク防止層１１２へ不純物であるＺｎを拡散することにより、ｎ型第１ゲート層１１３の一部領域をｐ型化して形成した拡散領域である。
【００８０】
なお、第２領域Ａ２と第３領域Ａ３の境界領域には、各層１０３〜１０８を貫通するように、素子分離領域１２８が形成されている。素子分離領域１２８は、例えば、Ｂ（ボロン）をイオン注入することにより形成する。
【００８１】
このようにして形成された第１の保護素子は、アノード電極１２３，１２３の間を接続する半導体が、Ｐ−Ｎ−ｉ−Ｐ−ｉ−Ｎ−Ｐ型の接合を形成する（Ｐ：Ｐ型半導体、Ｎ：Ｎ型半導体、ｉ：真性半導体）。ただし、上述したように、ゲートリーク防止層１１２の厚みが０の場合もあるため、アノード電極１２３，１２３の間の半導体は、Ｐ−Ｎ−Ｐ−Ｎ−Ｐ型の接合を形成する場合もある。
【００８２】
以上説明したように、第１の保護素子は、第１領域Ａ１に形成されるｐＦＥＴや第２領域Ａ２に形成されるｎＦＥＴと同じエピタキシャル基板を利用して、同じ基板上の第３領域Ａ３に形成される。これにより、ｐＦＥＴやｎＦＥＴの保護素子を、追加工程無しで、ｐＦＥＴやｎＦＥＴと同時に形成することができる。
【００８３】
また、上述した特許文献２に記載のような高温アニールを行う必要がないため、ｐＦＥＴやｎＦＥＴについてヘテロ接合を含む幅広い素子設計が可能になることはもちろん、第１の保護素子についてもヘテロ接合を含む幅広い素子設計が可能となる。これにより、ｐＦＥＴやｎＦＥＴ、第１の保護素子を高性能化、高耐圧化できるし、同一基板上に形成される他の素子についても高性能することができる。
【００８４】
また、エピタキシャル基板を用いて第１の保護素子を形成しているため、第１の保護素子に用いるｎ型領域の不純物濃度が均一となる。
また、第１の保護素子の設計が３次元的であるため、素子設計の幅が広がる。
【００８５】
次に、第２の保護素子が形成される第４領域について説明する。
【００８６】
第４領域Ａ４は、第２領域Ａ２の形成に用いられたＮ型のエピタキシャル層（各層１０２〜１０８）の上に、第１領域Ａ１の形成に用いられたＰ型のエピタキシャル層（各層１０９〜１１４）を積層して形成してある。第４領域Ａ４の各層は、上述したｎＦＥＴやｐＦＥＴと同じエピタキシャル基板を用いて形成するため、各層の組成は、上述した第１領域Ａ１や第２領域Ａ２と同様である。
【００８７】
第４領域Ａ４の高抵抗層１０８の上には、第４領域Ａ４の各層１０２〜１０８よりも幅狭の２つの積層構造（第１の積層構造、第２の積層構造）が形成されている。第１の積層構造及び第２の積層構造は、各層１０９〜１１２の一部を縦方向エッチングにより周囲から孤立させた部位である。
【００８８】
第４領域Ａ４において、第２バッファ層１１０、第２チャネル層１１１、及びゲートリーク防止層１１２の側面、ゲートリーク防止層１１２の上面には、シリコン窒化膜からなる絶縁膜１１５が形成されている。
【００８９】
ゲートリーク防止層１１２の上面に形成された絶縁膜１１５には、開口部１２５，１２５が形成されている。この開口部１２５，１２５には、金属からなるアノード電極１２６，１２６が形成され、その下部に形成されるｐ型半導体領域１２７，１２７とオーミックコンタクトが取られている。
【００９０】
ｐ型半導体領域１２７，１２７は、開口部１２５，１２５からゲートリーク防止層１１２へ不純物であるＺｎを拡散することにより、ゲートリーク防止層１１２の一部領域をｐ型化して形成した拡散領域である。
【００９１】
なお、第３領域Ａ３と第４領域Ａ４の境界領域には、各層１０３〜１０８を貫通するように、素子分離領域１２８が形成されている。素子分離領域１２８は、例えば、Ｂ（ボロン）をイオン注入することにより形成する。
【００９２】
このようにして形成された第２の保護素子は、アノード電極１２６，１２６の間を接続する半導体が、Ｐ−ｉ−Ｎ−ｉ−Ｐ型の接合を形成する。
【００９３】
以上説明したように、第２の保護素子は、第１領域Ａ１に形成されるｐＦＥＴや第２領域Ａ２に形成されるｎＦＥＴと同じエピタキシャル基板を利用して、同じ基板上の第４領域Ａ４に形成される。これにより、ｐＦＥＴやｎＦＥＴの保護素子を、追加工程無しで、ｐＦＥＴやｎＦＥＴと同時に形成することができる。
【００９４】
また、上述した特許文献２に記載のような高温アニールを行う必要がないため、ｐＦＥＴやｎＦＥＴについてヘテロ接合を含む幅広い素子設計が可能になることはもちろん、第２の保護素子についてもヘテロ接合を含む幅広い素子設計が可能となる。これにより、ｐＦＥＴやｎＦＥＴ、第２の保護素子を高性能化、高耐圧化できるし、同一基板上に形成される他の素子についても高性能化できる。
【００９５】
また、エピタキシャル基板を用いて第２の保護素子を形成しているため、第２の保護素子に用いるｎ型領域の不純物濃度が均一となる。
また、第２の保護素子の設計が３次元的であるため、素子設計の幅が広がる。
【００９６】
次に、図２〜図１０を用いて第１実施形態に係る半導体装置１００の製造方法を説明する。図２は、ＧａＡｓ単結晶基板上にＧａＡｓ材料を主体とする各層を、例えば有機金属気相成長法（ＭＯＣＶＤ）法によりエピタキシャル成長させた半導体装置１００の積層構造を表す模式的な縦断面図である。
【００９７】
同図に示す積層構造を形成するには、まず、ＧａＡｓ単結晶からなる化合物半導体基板１０１上に、不純物を添加しないＧａＡｓ層をエピタキシャル成長させて厚さ約２００ｎｍ程度の第１バッファ層１０２を形成する。
【００９８】
次に、第１バッファ層１０２の上に、ｎ型不純物としてＳｉを１．０×１０１２〜４．０×１０１２ａｔｏｍｓ／ｃｍ３、例えば３．０×１０１２ａｔｏｍｓ／ｃｍ３の高濃度で添加したｎ＋ＡｌＧａＡｓ層をエピタキシャル成長させて厚さ約３ｎｍの第１電子供給層１０３を形成する。
【００９９】
次に、第１電子供給層１０３の上に、不純物を添加しないｉ−ＡｌＧａＡｓ層をエピタキシャル成長させて厚さ約３ｎｍの高抵抗層１０４を形成する。これら第１電子供給層１０３と高抵抗層１０４は、１つ目の障壁層を構成する。この１つ目の障壁層のアルミニウム（Ａｌ）の組成比は、Ａｌ１−ｘＧａｘＡｓとすると、ｘ＝０．１〜０．５とし、例えばＡｌ０．２Ｇａ０．８Ａｓとする。
【０１００】
次に、高抵抗層１０４の上に、不純物を添加しないｉ−ＩｎＧａＡｓ層をエピタキシャル成長させて厚さ５ｎｍ〜１５ｎｍの第１チャネル層１０５を形成する。第１チャネル層１０５のインジウム（Ｉｎ）の組成比は、Ｉｎ１−ｘＧａｘＡｓとすると、ｘ＝０．５１とし、上述した１つ目の障壁層よりもバンドギャップを狭くする。
【０１０１】
次に、第１チャネル層１０５の上に、不純物を添加しないｉ−ＡｌＧａＡｓ層をエピタキシャル成長させて厚さ約２ｎｍの高抵抗層１０６を形成する。
【０１０２】
次に、高抵抗層１０６の上に、ｎ型不純物としてＳｉを１．０×１０１２〜４．０×１０１２ａｔｏｍｓ／ｃｍ３の高濃度に添加したｎ＋ＡｌＧａＡｓ層をエピタキシャル成長させて、厚さ約６ｎｍの第２電子供給層１０７を形成する。
【０１０３】
次に、第２電子供給層１０７の上に、ｎ型不純物としてＳｉを低濃度に添加したｎ−ＡｌＧａＡｓ層をエピタキシャル成長させて厚さ７０ｎｍ〜２００ｎｍの高抵抗層１０８を形成する。
【０１０４】
これら高抵抗層１０６、第２電子供給層１０７、及び高抵抗層１０８は、２つ目の障壁層を構成する。この２つ目の障壁層のアルミニウム（Ａｌ）の組成比は、Ａｌ１−ｘＧａｘＡｓとすると、ｘ＝０．１〜０．５とし、例えばＡｌ０．２Ｇａ０．８Ａｓとする。これにより２つめの障壁層は、第１チャネル層１０５よりもバンドギャップを広くすることができる。
【０１０５】
次に、高抵抗層１０８の上に、ｎ型不純物を６×１０１８ａｔｏｍｓ／ｃｍ３添加したｎ＋ＧａＡｓ膜をエピタキシャル成長させてキャップ層１０９を形成する。
【０１０６】
次に、不純物を添加しないｉ−ＧａＡｓ層をエピタキシャル成長させて厚さ１０ｎｍ〜１００ｎｍの第２バッファ層１１０を形成する。
【０１０７】
次に、第２バッファ層１１０の上に、例えばＣなどのｐ型不純物を１×１０１６〜５×１０１８ａｔｏｍｓ／ｃｍ３の濃度で添加したｐ−ＧａＡｓ層をエピタキシャル成長させて、厚さ３０ｎｍ〜２５０ｎｍの第２チャネル層１１１を形成する。
【０１０８】
次に、第２チャネル層１１１の上に、不純物を添加しないｉ−ＡｌＧａＡｓ層をエピタキシャル成長させて、厚さ０〜５０ｎｍのゲートリーク防止層１１２を形成する。厚さが０とは、ゲートリーク防止層１１２は必須の構成ではないためである。ゲートリーク防止層１１２のアルミニウム（Ａｌ）の組成比はＡｌ１−ｘＧａｘＡｓとすると、ｘ＝０．１〜０．５とし、例えばＡｌ０．２Ｇａ０．８Ａｓとする。
【０１０９】
次に、ゲートリーク防止層１１２又は第２チャネル層１１１の上に、Ｓｉなどのｎ型不純物を１×１０１７〜５×１０１９ａｔｏｍｓ／ｃｍ３の濃度で添加したｎ−ＩｎＧａＰ層をエピタキシャル成長させて、厚さ１０ｎｍ〜５０ｎｍのｎ型第１ゲート層１１３を形成する。
【０１１０】
次に、ｎ型第１ゲート層１１３の上に、Ｓｉなどのｎ型不純物を１×１０１７〜５×１０１９ａｔｏｍｓ／ｃｍ３添加したｎ−ＧａＡｓ層をエピタキシャル成長させて、厚さ５０〜２００ｎｍのｎ型第２ゲート層１１４を形成する。ｎ型第１ゲート層１１３とｎ型第２ゲート層１１４は、ｎ型ゲート層を構成する。
なお、以上のエピタキシャル成長は、温度約６００℃により行う。
【０１１１】
次に、図３に示すように、ｎ型第２ゲート層１１４及びｎ型第１ゲート層１１３を、例えばフォトリソグラフィ技術及びウエットエッチング若しくはドライエッチング技術を用いて、順次に選択的にエッチング除去する。
【０１１２】
このエッチングにより、第１領域Ａ１にｎ型ゲート領域１３１を形成するとともに、第３領域Ａ３に保護素子（保護ダイオード）の積層構造１３２，１３２を形成する。
【０１１３】
次に、図４に示すように、ゲートリーク防止層１１２、第２チャネル層１１１、第２バッファ層１１０及びキャップ層１０９を、例えばフォトリソグラフィ技術及びウエットエッチング若しくはドライエッチング技術を用いて、順次に選択的にエッチング除去する。
【０１１４】
このエッチングにより、第１領域においては、各層１０９〜１１２が除去されずに残存しつつ、各層１０９〜１１２の上にｎ型ゲート領域１３１が積層された状態となる。また、第２領域においては、各層１０９〜１１４が全てエッチング除去された状態となる。また、第３領域Ａ３においては、各層１０９〜１１２が除去されずに残存しつつ、各層１０９〜１１２の上に上述した積層構造１３２，１３２が積層して残存した状態となる。また、第４領域Ａ４においては、各層１０９〜１１２が部分的にエッチングされて各層１０９〜１１２が部分的にエッチングされずに残存した２つの積層構造が積層構造１３３，１３３となる。これら積層構造１３３，１３３は、第４領域Ａ４の幅に比して幅狭であり、各々は少なくとも第４領域Ａ４の幅の半分未満である。
【０１１５】
次に、図５に示すように、基板上面の露出した表面にプラズマＣＶＤ法によりシリコン窒化膜からなる絶縁膜１１５を厚さ１００ｎｍ〜５００ｎｍ形成する。
【０１１６】
次に、図６に示すように、絶縁膜１１５に、第１領域Ａ１のソース領域及びドレイン領域形成用の開口部１１６，１１６と、第２領域Ａ２のゲート領域形成用の開口部１１９と、第３領域Ａ３のｐ型半導体領域１２４，１２４形成用の開口部１２２，１２２と、第４領域Ａ４のｐ型半導体領域１２７，１２７形成用の開口部１２５，１２５と、を形成する。
【０１１７】
開口部１１６，１１６，１１９，１２２，１２２，１２５，１２５はフォトリソグラフィ技術、及び、例えばＲＩＥ（Reactive  Ion  Etching）技術を用いた異方性エッチングにより形成する。
【０１１８】
次に、図７に示すように、不純物であるＺｎを、絶縁膜１１５の開口部１１６，１１６を通してゲートリーク防止層１１２と第２チャネル層１１１の厚さ方向途中まで拡散させ、開口部１１９を通して高抵抗層１０８の厚さ方向途中まで拡散させ、開口部１２２，１２２を通してｎ型第２ゲート層１１４の厚さ方向途中まで拡散させ、開口部１２５，１２５を通してゲートリーク防止層１１２と第２チャネル層１１１の厚さ方向途中まで拡散させる。
【０１１９】
これにより、第１領域Ａ１にｐ型のソース領域１１８及びドレイン領域１１８が形成され、第２領域Ａ２にｐ型ゲート領域１２０が形成され、第３領域Ａ３にｐ型半導体領域１２４，１２４が形成され、第４領域Ａ４にｐ型半導体領域１２７，１２７が形成される。
【０１２０】
Ｚｎは、ジエチルジンク（Ｚｎ（Ｃ２Ｈ５）２）とアルシン（ＡｓＨ３）を含むガス雰囲気中で基板を約６００℃に加熱し、開口部１１６，１１６，１１９，１２２，１２２，１２５，１２５から導入拡散させる。
【０１２１】
なお、第２領域Ａ２では、開口部１１９から拡散されるＺｎの拡散深さが、第１チャネル層１０５の上面から約１０ｎｍ以上離れるように形成することが好ましい。また、Ｚｎはイオン注入法により注入することもきる。
【０１２２】
次に、図８に示すように、第１領域Ａ１〜第４領域Ａ４を電気的に分離するための素子分離領域１２８を形成する。素子分離領域１２８は、高抵抗層１０８から第１電子供給層１０３の底部に達する深さまで形成する。素子分離領域１２８は、例えばＢイオンのイオン注入法により形成することができる。
【０１２３】
次に、図９に示すように、基板の表面に金属膜を堆積し、フォトリソグラフィ技術及びエッチング技術を用いて選択的に除去して、第１領域Ａ１のソース電極１１７及びドレイン電極１１７と、第２領域Ａ２のゲート電極１２１と、第３領域Ａ３のアノード電極１２３，１２３と、第４領域Ａ４のアノード電極１２６，１２６と、を同時に形成する。
【０１２４】
金属膜は、例えば電子ビーム蒸着法によりチタン（Ｔｉ）、白金（Ｐｔ）、金（Ａｕ）を例えば３０ｎｍ、５０ｎｍ、１２０ｎｍの厚さで堆積する。これにより、Ｚｎを拡散させたｐ型のソース領域１１８とドレイン領域１１８、ｐ型ゲート領域１２０、ｐ型半導体領域１２４，１２４、及びｐ型半導体領域１２７，１２７、のそれぞれにおいてオーミックコンタクトをとることができる。
【０１２５】
更に、図１０に示すように、基板表面に絶縁材料からなる保護膜１４０を堆積し、次に第２領域Ａ２のゲート電極１２１を挟むように保護膜１４０及び絶縁膜１１５に開口部１２９，１２９を形成する。
【０１２６】
そして、基板表面に抵抗加熱法により金−ゲルマニウム（ＡｕＧｅ）合金を厚さ約１６０ｎｍ、ニッケル（Ｎｉ）を厚さ約４０ｎｍ堆積し、フォトリソグラフィ技術及びエッチング技術を用いて選択的に除去して、ソース電極１３０及びドレイン電極１３０を形成する。ソース電極１３０及びドレイン電極１３０は、ｎ型の高抵抗層１０８とオーミックコンタクトがとられている。
【０１２７】
なお、保護膜１４０及び絶縁膜１１５の開口部１２９，１２９を形成する際に、第１領域Ａ１のｎ型ゲート領域１３１の上部にも同時に開口部を形成し、第２領域Ａ２のソース電極１３０及びドレイン電極１３０と同時に、第２領域Ａ２のゲート電極を形成することができる。
【０１２８】
以上説明した製造方法によれば、図１に示す構造のｐＦＥＴ、ｎＦＥＴ、第１の保護素子、及び第２の保護素子を同時に同一のエピタキシャル基板上に形成することができる。
【０１２９】
図１１は、第１実施形態に係る半導体装置１００の第１の保護素子と第２の保護素子のＤＣ特性である。同図において、鎖線で示しているのは第１の保護素子のＤＣ特性であり、二点鎖線で示しているのは第２の保護素子のＤＣ特性である。
【０１３０】
同図に示すように、第１の保護素子と第２の保護素子は、双方ともＰＮＰ特性を示しており、特に第１の保護素子は、高い耐圧を有している。このように、第１の保護素子と第２の保護素子は、全く異なる耐圧特性を示すため、動作環境や使用状況、設計等に応じて、適宜に必要な耐圧特性の保護素子を選択して利用することができる。
【０１３１】
（Ｃ）第２実施形態： 
図１２は、本技術の第２実施形態に係る半導体装置２００の模式的な縦断面図である。なお、半導体装置２００においては、上述した半導体装置１００において「１ｘｘ」の符号を付して示していた部位と同一の部分又は同一の機能を有する部分については、「ｘｘ」の数字が共通の「２ｘｘ」の符号を付して示してある。
【０１３２】
半導体装置２００は、ＧａＡｓ単結晶基板の化合物半導体基板２０１上に、エピタキシャル成長により、ｐＦＥＴを形成するためのＰ型のエピタキシャル層と、ｎＦＥＴを形成するためのＮ型のエピタキシャル層を順次に積層して形成してある。すなわち、半導体装置２００においては、上述した第１実施形態と比べて、ｐＦＥＴを形成するためのエピタキシャル層と、ｎＦＥＴを形成するためのエピタキシャル層の積層順を上下逆にしてある。
【０１３３】
半導体装置２００は、上述した第１実施形態と同様に、ｐＦＥＴが形成される第１領域Ａ１、ｎＦＥＴが形成される第２領域Ａ２、第１の保護素子が形成される第３領域Ａ３、及び第２の保護素子が形成される第４領域Ａ４を備えている。
【０１３４】
以下、各領域の構成について順次に説明する。
【０１３５】
第１領域Ａ１においては、化合物半導体基板２０１の上に、第１バッファ層２０２、キャップ層２０９、第２バッファ層２１０、第２チャネル層２１１、ゲートリーク防止層２１２、ｎ型第１ゲート層２１３、及びｎ型第２ゲート層２１４を順次に積層して形成してある。
【０１３６】
第２領域Ａ２においては、第１領域Ａ１に用いられる各層２０９〜２１４の階層構造の上に、高抵抗層２６０，第１電子供給層２０３、高抵抗層２０４、第１チャネル層２０５、高抵抗層２０６、第２電子供給層２０７、及び高抵抗層２０８を順次に積層して形成してある。
【０１３７】
なお、高抵抗層２６０は、ｎ型第２ゲート層２１４とその上に形成される第１電子供給層２０３との間に良好なヘテロ接合界面を形成するための半導体層であり、例えば、不純物が添加されていない厚さ約３ｎｍのｉ−ＡｌＧａＡｓ層とする。
【０１３８】
素子分離領域２２８は、第１領域Ａ１と第２領域Ａ２との境界領域、及び第２領域Ａ２と第３領域Ａ３との境界領域において、各層２０９〜２１２，２６０，２０３〜２０８を貫通するように形成され、第３領域Ａ３と第４領域Ａ４との境界領域において、各層２０９〜２１２を貫通するように形成されている。
【０１３９】
また、素子分離領域２２８は、第１領域Ａ１の側面に形成した絶縁膜２１５の表面にも形成されている。また、素子分離領域２２８は、第２領域Ａ２の側面、即ち、各層２０９〜２１４，２６０，２０３〜２０８の側面にも形成されている。また、絶縁膜２１５は、第１領域Ａ１と第２領域Ａ２の境界領域に形成した素子分離領域２２８の露出面にも形成されている。
【０１４０】
なお、各層の膜厚や不純物が添加されている場合の不純物材料、その濃度は、第１実施形態の半導体装置１００において対応する構成と同様である。
【０１４１】
以上説明したように、第１領域Ａ１にｐｎ接合型ゲートを有するｐＦＥＴを形成し、第２領域Ａ２にｐｎ接合型ゲートを有するｎＦＥＴを形成してあるため、両ＦＥＴ、特にｐＦＥＴをエンハンスモードで動作させることができ、リーク電流を低減した高速動作の相補型ＦＥＴが同一基板上に形成される。
【０１４２】
次に、第２実施形態に係る半導体装置２００の製造方法を説明する。
まず、化合物半導体基板２０１の上に、ＧａＡｓ層の第１バッファ層２０２をエピタキシャル成長させる。
【０１４３】
次に、第１バッファ層の上に、ｎ型不純物を高濃度で添加したｎ＋ＧａＡｓのキャップ層２０９と不純物を添加しないｉ−ＧａＡｓの第２バッファ層２１０を順次エピタキシャル成長させる。
【０１４４】
次に、第２バッファ層２１０の上に、ｐ型不純物を添加したｐ−ＧａＡｓからなる第２チャネル層２１１と不純物を添加しないｉ−ＡｌＧａＡｓからなるゲートリーク防止層２１２を順次エピタキシャル成長させる。
【０１４５】
次に、ゲートリーク防止層２１２の上に、ｎ型不純物を低濃度で添加したｎ−ＩｎＧａＰからなるｎ型第１ゲート層２１３とｎ型不純物を添加したｎ−ＧａＡｓからなるｎ型第２ゲート層２１４を順次エピタキシャル成長させてｎ型ゲート層を形成する。
【０１４６】
次に、ｎ型ゲート層の上に、不純物を添加しないｉ−ＡｌＧａＡｓからなる高抵抗層２６０と、ｎ型不純物を高濃度で添加したｎ＋ＡｌＧａＡｓからなる第１電子供給層２０３と、不純物を添加しないｉ−ＡｌＧａＡｓからなる高抵抗層２０４の第２の障壁層を順次にエピタキシャル成長させる。
【０１４７】
次に、第２の障壁層の上に、不純物を添加しないｉ−ＩｎＧａＡｓの第１チャネル層２０５をエピタキシャル成長させる。
【０１４８】
次に、第１チャネル層２０５の上に、不純物を添加しないｉ−ＡｌＧａＡｓの高抵抗層２０６、ｎ型不純物を高濃度で添加したｎ＋ＡｌＧａＡｓの第２電子供給層２０７、ｎ型不純物を低濃度で添加したｎ−ＡｌＧａＡｓの高抵抗層２０８を順次エピタキシャル成長させて第１の障壁層を形成する。
【０１４９】
以上、各層の膜厚や不純物を添加する場合の添加材料や添加濃度は、上述した第１実施形態の対応する層と同様である。
【０１５０】
次に、素子分離領域２２８を形成して第１領域Ａ１と第２領域Ａ２とを電気的に分離する。次に、第１領域Ａ１、第３領域Ａ３、及び第４領域Ａ４の各層２０９〜２１４，２６０，２０３〜２０８を選択的に除去する。
【０１５１】
次に、第１領域Ａ１のｎ型第１ゲート層２１３及びｎ型第２ゲート層２１４を選択的に除去して、ｎ型第１ゲート層２１３ａとｎ型第２ゲート層２１４の積層構造を有するｎ型ゲート領域２３１を形成するとともに、第３領域のｎ型第１ゲート層２１３及びｎ型第２ゲート層２１４を選択的に除去して、ｎ型第１ゲート層２１３とｎ型第２ゲート層２１４の積層構造を有するｎ型ゲート領域２３２，２３２を形成する。
【０１５２】
次に、シリコン窒化膜から成る絶縁膜２１５を、高抵抗層２０８の表面、ｎ型第２ゲート層２１４の表面や側面、ゲートリーク防止層２１２の表面、及び素子分離領域２２８の表面や側面に堆積する。
【０１５３】
次に、第１領域Ａ１のソース領域及びドレイン領域形成用の開口部２１６，２１６、第２領域Ａ２のゲート領域形成用の開口部２１９、第３領域Ａ３のｐ型半導体領域２２４，２２４形成用の開口部２２２，２２２、及び第４領域Ａ４のｐ型半導体領域２２７，２２７形成用の開口部２２５，２２５を形成する。
【０１５４】
そして、この開口部２１６，２１６，２１９，２２２，２２２，２２５，２２５からＺｎのｐ型不純物をゲートリーク防止層２１２、第２チャネル層２１１と高抵抗層２０８、ｎ型第２ゲート層２１４に導入し、第１領域Ａ１にソース領域２１８及びドレイン領域２１８、第２領域Ａ２にｐ型ゲート領域２２０、第３領域Ａ３にｐ型半導体領域２２４，２２４、第４領域にｐ型半導体領域２２７，２２７、をそれぞれ同時に形成する。
【０１５５】
次に、金属膜を堆積し選択的に除去して、第２領域Ａ２にソース電極２１７及びドレイン電極２１７を、第２領域Ａ２にゲート電極２２１を、第３領域Ａ３にアノード電極２２３，２２３を、第４領域Ａ４にアノード電極２２６，２２６を、同時に形成する。
【０１５６】
その他、第１領域Ａ１のゲート電極や第２領域Ａ２のソース電極及びドレイン電極は、上述した第１実施形態と同様に同時に形成することができる。
【０１５７】
また、エピタキシャル成長により形成した各層の不純物濃度や膜厚、Ｚｎの導入拡散、ソース電極、ドレイン電極及びゲート電極の組成や膜厚は、第１実施形態の場合と同様とすることができる。
【０１５８】
（Ｄ）その他の実施形態： 
図１３は、本技術の第３実施形態に係る半導体装置３００の模式的な縦断面図である。なお、半導体装置３００においては、上述した半導体装置１００において「１ｘｘ」の符号を付して示していた部位と同一の部分又は同一の機能を有する部分については、「ｘｘ」の数字が共通の「３ｘｘ」の符号を付して示してある。
【０１５９】
また、図１４は、本技術の第４実施形態に係る半導体装置４００の模式的な縦断面図である。なお、半導体装置４００においては、上述した半導体装置１００において「１ｘｘ」の符号を付して示していた部位と同一の部分又は同一の機能を有する部分については、「ｘｘ」の数字が共通の「４ｘｘ」の符号を付して示してある。
【０１６０】
図１３や図１４に示すように、半導体装置４００は、第１の保護素子と第２の保護素子の双方を含む必要は無く、第１の保護素子と第２の保護素子の何れか一方を含む構成としてもよい。このような半導体装置３００，４００であっても、上述した第１実施形態と同様の作用効果があることは明らかである。
【０１６１】
むろん、第２実施形態に係る半導体装置２００についても、第３実施形態や第４実施形態に係る半導体装置のように、第１の保護素子と第２の保護素子の何れか一方を含む構成としてもよいことは言うまでも無い。
【０１６２】
なお、本技術の技術範囲は上述した実施形態や変形例に限られず、上述した実施形態および変形例の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、公知技術並びに上述した実施形態および変形例の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、等も含まれる。また，本技術の技術的範囲は上述した実施形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【０１６３】
（Ｅ）まとめ： 
以上説明したように、本技術によれば、複数種類の半導体をエピタキシャル成長によって１つの半導体基板上に積層して形成したエピタキシャル基板と、前記エピタキシャル基板の積層構造を利用して、前記エピタキシャル基板の第１の領域に形成された第１導電型の電界効果トランジスタと、前記エピタキシャル基板の積層構造を利用して、前記エピタキシャル基板の前記第１の領域とは異なる第２の領域に形成された第２導電型の電界効果トランジスタと、前記エピタキシャル基板の積層構造を利用して、前記エピタキシャル基板の前記第１の領域及び前記第２の領域とは異なる第３の領域に形成された保護素子と、を備え、前記保護素子は、積層の厚み方向に進む縦方向エッチングにて前記エピタキシャル基板をエッチングして形成された第１の積層構造と、積層の厚み方向に進む縦方向エッチングにて前記エピタキシャル基板をエッチングして形成された第２の積層構造と、を備え、前記第１の積層構造の上端と前記第２の積層構造の上端との間に前記第１の積層構造及び前記第２の積層構造の基部を経由して形成される電流経路上に、少なくとも２つのＰＮ接合を有する、半導体装置及び当該半導体装置の製造方法を提供することができる。これにより、幅広い素子設計が可能となり、また、半導体装置の性能や集積度や耐圧等を容易に向上することが可能な構造を実現することができる。
【０１６４】
そして、本技術は、以下のような構成を取ることもできる。
【０１６５】
（１）複数種類の半導体をエピタキシャル成長によって１つの半導体基板上に積層して形成したエピタキシャル基板と、
前記エピタキシャル基板の積層構造を利用して、前記エピタキシャル基板の第１の領域に形成された第１導電型の電界効果トランジスタと、
前記エピタキシャル基板の積層構造を利用して、前記エピタキシャル基板の前記第１の領域とは異なる第２の領域に形成された第２導電型の電界効果トランジスタと、
前記エピタキシャル基板の積層構造を利用して、前記エピタキシャル基板の前記第１の領域及び前記第２の領域とは異なる第３の領域に形成された保護素子と、
を備え、
前記保護素子は、積層の厚み方向に進む縦方向エッチングにて前記エピタキシャル基板をエッチングして形成された第１の積層構造と、積層の厚み方向に進む縦方向エッチングにて前記エピタキシャル基板をエッチングして形成された第２の積層構造と、を備え、前記第１の積層構造の上端と前記第２の積層構造の上端との間に前記第１の積層構造及び前記第２の積層構造の基部を経由して形成される電流経路上に、少なくとも２つのＰＮ接合を有する、半導体装置。
【０１６６】
（２）前記保護素子は、前記エピタキシャル基板に積層されたＮ型の半導体層とＰ型の半導体層の少なくとも一方を含んで構成される、（１）に記載の半導体装置。
【０１６７】
（３）前記保護素子は、前記エピタキシャル基板に積層されたＰ型の半導体層と、Ｎ型の半導体層と、当該Ｐ型の半導体層とＮ型の半導体層の間に積層されたｉ型の半導体層と、を含んで構成される、（１）又は（２）に記載の半導体装置。
【０１６８】
（４）前記保護素子は、Ｐ−Ｎ−Ｐ−Ｎ−Ｐ型の接合を含んで構成される、（１）〜（３）の何れか１項に記載の半導体装置。
【０１６９】
（５）前記保護素子は、Ｐ−Ｎ−ｉ−Ｐ−ｉ−Ｎ−Ｐ型の接合を含んで構成される、（１）〜（３）の何れか１項に記載の半導体装置。
【０１７０】
（６）前記保護素子は、Ｐ−ｉ−Ｎ−ｉ−Ｐ型の接合を含んで構成される、（１）〜（５）の何れか１項に記載の半導体装置。
【０１７１】
（７）前記エピタキシャル基板はヘテロ接合を含んで構成される、（１）〜（６）の何れか１項に記載の半導体装置。
【０１７２】
（８）前記エピタキシャル基板は、２つのＧａＡｓ層の間に、Ａｌ１−ｘＧａｘＡｓ層（ｘ＝０．１〜０．５）を配置して形成されるヘテロ接合を含んで構成される、（１）〜（７）の何れか１項に記載の半導体装置。
【０１７３】
（９）前記エピタキシャル基板は、２つのＧａＡｓ層の間に、Ｉｎ１−ｘＧａｘＰ層（ｘ＝０．５１）を配置して形成されるヘテロ接合を含んで構成される、（１）〜（８）の何れか１項に記載の半導体装置。
【０１７４】
（１０）前記エピタキシャル基板は、２つのＧａＡｓ層の間に、Ａｌ１−ｘＧａｘＡｓ層（ｘ＝０．１〜０．５）とＩｎ１−ｘＧａｘＰ層（ｘ＝０．５１）とを配置して形成されるヘテロ接合を含んで構成される、（１）〜（９）の何れか１項に記載の半導体装置。
【０１７５】
（１１）前記第１の積層構造の上端と前記第２の積層構造の上端は、Ｐ型不純物の拡散により形成されたＰ型領域にて終端されている、（１）〜（１０）の何れか１項に記載の半導体装置。
【０１７６】
（１２）前記エピタキシャル基板は、第１導電型の電界効果トランジスタの形成に用いられる積層構造と、第２導電型の電界効果トランジスタの形成に用いられる積層構造を、エピタキシャル成長にて１つの化合物半導体基板上に順次に積層して形成してある、（１）〜（１１）の何れか１項に記載の半導体装置。
【０１７７】
（１３）複数種類の半導体をエピタキシャル成長によって１つの半導体基板上に積層してエピタキシャル基板を形成する工程と、
前記エピタキシャル基板の積層構造を利用して、前記エピタキシャル基板の第１の領域に第１導電型の電界効果トランジスタを形成する工程と、
前記エピタキシャル基板の積層構造を利用して、前記エピタキシャル基板の前記第１の領域とは異なる第２の領域に第２導電型の電界効果トランジスタを形成する工程と、
前記エピタキシャル基板の積層構造を利用して、前記エピタキシャル基板の前記第１の領域や前記第２の領域とは異なる第３の領域に保護素子を形成する工程と、を含み、
前記保護素子を形成する工程は、積層の厚み方向に進む縦方向エッチングにて前記エピタキシャル基板をエッチングして第１の積層構造を形成する工程と、積層の厚み方向に進む縦方向エッチングにて前記エピタキシャル基板をエッチングして第２の積層構造を形成する工程と、を含み、
前記第１の積層構造の上端と前記第２の積層構造の上端との間に前記第１の積層構造及び前記第２の積層構造の基部を経由して形成される電流経路上に、前記保護素子を形成する工程によって、少なくとも２つのＰＮ接合を形成する、半導体装置の製造方法。
【０１７８】
（１４）複数種類の半導体をエピタキシャル成長によって積層して形成したエピタキシャル基板と、
積層の厚み方向に進む縦方向エッチングにて前記エピタキシャル基板をエッチングして形成された第１の積層構造と、
積層の厚み方向に進む縦方向エッチングにて前記エピタキシャル基板をエッチングして形成された第２の積層構造と、を備え、
前記第１の積層構造の上端と前記第２の積層構造の上端との間に前記第１の積層構造及び前記第２の積層構造の基部を経由して形成される電流経路上に、少なくとも２つのＰＮ接合を有する、保護素子。
【０１７９】
（１５）複数種類の半導体をエピタキシャル成長によって積層してエピタキシャル基板を形成する工程と、
積層の厚み方向に進む縦方向エッチングにて前記エピタキシャル基板をエッチングして第１の積層構造を形成する工程と、
積層の厚み方向に進む縦方向エッチングにて前記エピタキシャル基板をエッチングして第２の積層構造を形成する工程と、
を含み、
前記第１の積層構造の上端と前記第２の積層構造の上端との間に前記第１の積層構造及び前記第２の積層構造の基部を経由して形成される電流経路上に、各前記工程によって、少なくとも２つのＰＮ接合を形成する、保護素子の製造方法。
【符号の説明】
【０１８０】
１００…半導体装置、１０１…化合物半導体基板、１０２…第１バッファ層、１０３…第１電子供給層、１０４…高抵抗層、１０５…第１チャネル層、１０６…高抵抗層、１０７…第２電子供給層、１０８…高抵抗層、１０９…キャップ層、１１０…第２バッファ層、１１１…第２チャネル層、１１２…ゲートリーク防止層、１１３…ｎ型第１ゲート層、１１４…ｎ型第２ゲート層、１１５…絶縁膜、１１６…開口部、１１７…ソース電極、１１７…ドレイン電極、１１８…ソース領域、１１８…ドレイン領域、１１９…開口部、１２０…ｐ型ゲート領域、１２１…ゲート電極、１２２…開口部、１２３…アノード電極、１２４…ｐ型半導体領域、１２５…開口部、１２６…アノード電極、１２７…ｐ型半導体領域、１２７…アノード領域、１２８…素子分離領域、１２９…開口部、１３０…ソース電極、１３０…ドレイン電極、１３１…ｎ型ゲート領域、１３２…積層構造、１３３…積層構造、１４０…保護膜、２００…半導体装置、２０１…化合物半導体基板、２０２…第１バッファ層、２０３…第１電子供給層、２０４…高抵抗層、２０５…第１チャネル層、２０６…高抵抗層、２０７…第２電子供給層、２０８…高抵抗層、２０９…キャップ層、２１０…第２バッファ層、２１１…第２チャネル層、２１２…ゲートリーク防止層、２１３…ｎ型第１ゲート層、２１４…ｎ型第２ゲート層、２１５…絶縁膜、２１６…開口部、２１７…ソース電極、２１７…ドレイン電極、２１８…ソース領域、２１８…ドレイン領域、２１９…開口部、２２０…ｐ型ゲート領域、２２１…ゲート電極、２２２…開口部、２２３…アノード電極、２２４…ｐ型半導体領域、２２５…開口部、２２６…アノード電極、２２７…ｐ型半導体領域、２２８…素子分離領域、２３１…ｎ型ゲート領域、２３２…ｎ型ゲート領域、２６０…高抵抗層、３００…半導体装置、４００…半導体装置、Ａ１…第１領域、Ａ２…第２領域、Ａ３…第３領域、Ａ４…第４領域
【図１】
2013179116.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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