(57)【要約】【課題】テスト時間が短い半導体記憶装置を提供する。【解決手段】このＳＲＡＭは、各々が複数のメモリセルＭＣを含む２つのメモリアレイＭＡ１，ＭＡ２と、それぞれ２つのメモリアレイＭＡ１，ＭＡ２に対応して設けられ、各々が対応のメモリアレイに属する各メモリセルＭＣの電源ノードに接続された２つの電源線ＶＬ１，ＶＬ２とを備える。２つのメモリアレイＭＡ１，ＭＡ２のうちのいずれか一方のメモリアレイにおいてファンクションテストを行ないながら、他方のメモリアレイにおいてデータ保持テストを行なう。したがって、ファンクションテストとデータ保持テストを並行に行なうので、テスト時間が短くて済む。【選択図】図４
2013127824.tif 000002
【特許請求の範囲】
【請求項１】
各々が複数のメモリセルを含む２つのメモリアレイと、
それぞれ前記２つのメモリアレイに対応して設けられ、各々が対応のメモリアレイに属する各メモリセルの電源ノードに接続された２つの電源線と、
テスタからの制御信号に従って、前記２つのメモリアレイのうちのいずれか一方のメモリアレイにおいてファンクションテストを行ないながら、他方のメモリアレイにおいてデータ保持テストを行なう制御回路と、
前記２つの電源線のうちの前記ファンクションテストが行なわれるメモリアレイに対応する電源線に第１の電源電圧を供給し、前記データ保持テストが行なわれるメモリアレイに対応する電源線に第２の電源電圧を供給する電源回路とを備える、半導体記憶装置。
【請求項２】
前記電源回路は、
各電源線に対応して設けられて第１または第２の参照電圧を受け、前記第１の参照電圧に基づいて前記第１の電源電圧を生成し、前記第２の参照電圧に基づいて前記第２の電源電圧を生成し、生成した前記第１または第２の電源電圧を対応の電源線に供給する電源電圧発生回路と、
それぞれ前記第１および第２の参照電圧を生成する第１および第２の参照電圧発生回路と、
各電源電圧発生回路に対応して設けられて前記第１および第２の参照電圧を受け、対応のメモリアレイにおいて前記ファンクションテストが行なわれる場合は前記第１の参照電圧を対応の電源電圧発生回路に与え、対応のメモリアレイにおいて前記データ保持テストが行なわれる場合は前記第２の参照電圧を対応の電源電圧発生回路に与える切換回路とを含む、請求項１に記載の半導体記憶装置。
【請求項３】
前記電源回路は、各メモリアレイに対応して設けられ、前記テスタからの前記制御信号に従って対応の前記切換回路を制御するテストモード回路をさらに含む、請求項２に記載の半導体記憶装置。
【請求項４】
前記電源回路は、
参照電圧を生成する参照電圧発生回路と、
各メモリアレイに対応して設けられ、対応のメモリアレイにおいて前記ファンクションテストが行なわれる場合に活性化され、前記参照電圧に基づいて前記第１の電源電圧を生成し、生成した前記第１の電源電圧を対応の電源線に与える電源電圧発生回路と、
各メモリアレイに対応して設けられ、前記第２の電源電圧を受ける外部ピンと、
各メモリアレイに対応して設けられて対応の外部ピンと対応の電源線との間に接続され、対応のメモリアレイにおいて前記データ保持テストが行なわれる場合に導通するスイッチとを含む、請求項１に記載の半導体記憶装置。
【請求項５】
前記電源回路は、各メモリアレイに対応して設けられ、前記テスタからの前記制御信号に従って対応の前記電源電圧発生回路および前記スイッチの各々を制御するテストモード回路をさらに含む、請求項４に記載の半導体記憶装置。
【請求項６】
前記半導体記憶装置は外部電源電圧によって駆動され、
前記電源回路は、各テストモード回路に対応して設けられ、前記外部電源電圧と対応の外部ピンに与えられる前記第２の電源電圧とのうちの高い方の電圧を出力する電源スイッチをさらに含み、
前記テストモード回路は前記電源スイッチの出力電圧によって駆動される、請求項５に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体記憶装置に関し、特に、ファンクションテストとデータ保持テストが行なわれる半導体記憶装置に関する。
【背景技術】
【０００２】
近年、ＳＲＡＭ（Static Random Access Memory）のような半導体記憶装置では、メモリ容量の増加に伴ってテスト時間が長くなり、生産効率が低下し、テストコストが増大している。テストとしては、データの書込／読出動作が正常か否かなどをテストするファンクションテストや、各メモリセルのデータ保持能力が正常か否かをテストするデータ保持テストなどがある。従来は、全メモリセルのファンクションテストが終了した後に、全メモリセルのデータ保持テストが行なわれていた。
【０００３】
また、特許文献１には、ＲＡＭを含むＬＳＩ（Large Scale Integration）において、ＲＡＭのデータ保持テストと、ＲＡＭ以外の回路のテストを並行に行なうテスト方法が開示されている。
【０００４】
また、特許文献２には、セルパワー制御信号に応答してメモリセルに電源電圧を供給し、セルパワーダウン信号に応答してメモリセルに電源電圧を所定電圧降下させた電圧を供給する半導体記憶装置が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−２３６７２号公報
【特許文献２】特開２００４−５９７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、従来の半導体記憶装置では、全メモリセルに対してファンクションテストとデータ保持テストを直列に行なっていたので、テスト時間が長いという問題があった。
【０００７】
それゆえに、この発明の主たる目的は、テスト時間が短い半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００８】
この発明に係る半導体記憶装置は、各々が複数のメモリセルを含む２つのメモリアレイと、それぞれ２つのメモリアレイに対応して設けられ、各々が対応のメモリアレイに属する各メモリセルの電源ノードに接続された２つの電源線と、テスタからの制御信号に従って、２つのメモリアレイのうちのいずれか一方のメモリアレイにおいてファンクションテストを行ないながら、他方のメモリアレイにおいてデータ保持テストを行なう制御回路と、２つの電源線のうちのファンクションテストが行なわれるメモリアレイに対応する電源線に第１の電源電圧を供給し、データ保持テストが行なわれるメモリアレイに対応する電源線に第２の電源電圧を供給する電源回路とを備えたものである。
【発明の効果】
【０００９】
この発明に係る半導体記憶装置では、２つのメモリアレイのうちのいずれか一方のメモリアレイに第１の電源電圧を供給してファンクションテストを行ないながら、他方のメモリアレイに第２の電源電圧を供給してデータ保持テストを行なう。したがって、ファンクションテストとデータ保持テストを並行に行なうので、テスト時間が短くて済む。
【図面の簡単な説明】
【００１０】
【図１】１項目のテスト時間を説明するための図である。
【図２】テスト時間を短縮化する従来の方法の問題点を説明するための図である。
【図３】従来のテストの流れを示す図である。
【図４】本願発明のテスト方法を模式的に示す図である。
【図５】本願発明の効果を説明するための図である。
【図６】この発明の実施の形態１によるＳＲＡＭの構成を示すブロック図である。
【図７】図６に示したメモリマットの構成を示すブロック図である。
【図８】図７に示したメモリアレイの構成を示すブロック図である。
【図９】図８に示したメモリセルの構成を示す回路図である。
【図１０】図６に示したＳＲＡＭの要部を示すブロック図である。
【図１１】この発明の実施の形態２によるＳＲＡＭの要部を示すブロック図である。
【図１２】この発明の実施の形態３によるＳＲＡＭの要部を示すブロック図である。
【図１３】図１２に示したＳＲＡＭの動作を例示するタイムチャートである。
【発明を実施するための形態】
【００１１】
実施の形態について説明する前に、まず本願発明の原理について説明する。ＳＲＡＭのテストにおいて、１項目のテスト時間（実測値）Ｔｚは、図１に示すように、テスト時間（理論値）Ｔｘ（斜線が施された部分）とＣＰＵ（Central Processing Unit）処理時間Ｔｙとの和である。ＣＰＵ処理時間Ｔｙとは、テスタのＣＰＵの処理時間であり、たとえばデータ書込やデータ読出に必要な時間である。テスタのＣＰＵの処理は、実際のテストの前後で行われる。
【００１２】
たとえば、テスト時間（実測値）Ｔｚは１．４３秒であり、テスト時間（理論値）Ｔｘは１．３６秒であり、１テスト項目におけるＣＰＵ処理時間Ｔｙは、Ｔｙ＝Ｔｚ−Ｔｘ＝０．０７秒である。従来は図２（ａ）（ｂ）に示すように、テスト時間（理論値）Ｔｘの短縮化が行われてきたが、テスト処理時間Ｔｙはそのまま残っていた。
【００１３】
また、従来は図３に示すように、全メモリアレイ空間に対して、ＤＣテストと、２００項目のファンクションテストと、データ保持テストとをシリアルに実施していた。ＤＣテストでは、テスト対象のＳＲＡＭの各外部ピンとテスタとが正常に接続されているか否か、ＳＲＡＭのスタンバイ電流、動作電流、漏れ電流が正常範囲内か否か、ＳＲＡＭの初期動作が正常か否かなどがテストされる。ＤＣテストのテスト時間（実測値）Ｔｚはたとえば１６秒である。図３では、斜線を施された部分がテスト時間（理論値）Ｔｘを例示し、斜線を施されていない部分がＣＰＵ処理時間Ｔｙを例示している。
【００１４】
ファンクションテストでは、データ書込動作、データ読出動作が正常か否かなどがテストされる。具体的には、最初のアドレスのメモリセルから最後のアドレスのメモリセルまで順番にデータを書き込んで読み出したり、その逆の順番でデータを書き込んで読み出したり、他の順番でデータを書き込んで読み出すテストが行なわれる。２００項目のファンクションテストのテスト時間（実測値）Ｔｚはたとえば１２８秒であり、そのうち１４秒はＣＰＵ処理時間Ｔｙである。
【００１５】
データ保持テストでは、全メモリセルに対してデータを書き込み、所定時間だけ放置した後に全メモリセルからデータを読み出し、各メモリセルのデータ保持能力が正常か否かをテストする。データ保持テストのテスト時間（実測値）Ｔｚはたとえば６０秒であり、そのうち０．０７秒はＣＰＵ処理時間Ｔｙである。
【００１６】
結局、従来の総テスト時間（実測値）Ｔａは２０４秒であり、そのうち約１４秒はＣＰＵ処理時間Ｔｙであり、総テスト時間（実測値）Ｔａの６．８％がＣＰＵ処理時間Ｔｙである。従来は、テスト時間（理論値）Ｔｘの短縮化が進められてきたが、ＣＰＵ処理時間Ｔｙは必要不可欠な時間としてそのまま残されてきた。
【００１７】
本発明のＳＲＡＭは、２つのメモリアレイＭＡ１，ＭＡ２、２つの電源線ＶＬ１，ＶＬ２、制御回路、および電源回路を備える。２つのメモリアレイＭＡ１，ＭＡ２の各々は、複数のメモリセルＭＣを含む。２つの電源線ＶＬ１，ＶＬ２は、それぞれ２つのメモリアレイＭＡ１，ＭＡ２に対応して設けられる。電源線ＶＬ１は、対応のメモリアレイＭＡ１に属する各メモリセルＭＣの電源ノードに接続される。電源線ＶＬ２は、対応のメモリアレイＭＡ２に属する各メモリセルＭＣの電源ノードに接続される。
【００１８】
図４に示すように、まず制御回路は、テスタからの制御信号に従って、ＳＲＡＭ全体のＤＣテストを行なう。次に制御回路は、テスタからの制御信号に従って、メモリアレイＭＡ２においてデータ保持テストを行ないながら、メモリアレイＭＡ１において２００項目のファンクションテストを行なう。次いで制御回路は、テスタからの制御信号に従って、メモリアレイＭＡ１においてデータ保持テストを行ないながら、メモリアレイＭＡ２において２００項目のファンクションテストを行なう。
【００１９】
電源回路は、２つの電源線ＶＬ１，ＶＬ２のうちのファンクションテストが行なわれるメモリアレイに対応する電源線に下限値の内部電源電圧ＶＣＣＨ、上限値の内部電源電圧ＶＣＣＬなどを所定タイミングで供給する。また電源回路は、２つの電源線ＶＬ１，ＶＬ２のうちのデータ保持テストが行なわれるメモリアレイに対応する電源線にデータ保持テスト用の一定値の内部電源電圧ＶＣＣＭを供給する。
【００２０】
ファンクションテストでは、テスト項目数分のＣＰＵ処理時間Ｔｙが発生する。データ保持テストでは、最初のデータ書込時と最後のデータ読出時においてＣＰＵ処理時間Ｔｙが発生する。したがって、一方のメモリアレイにおけるファンクションテストの各項目のＣＰＵ処理時間Ｔｙ中に、他方のメモリアレイにおいてデータ保持テストを継続することができ、ファンクションテストのＣＰＵ処理時間Ｔｙを有効に活用することができる。
【００２１】
図５は、本発明のＳＲＡＭのテスト方法を示す図であって、図３と対比される図である。本発明のＳＲＡＭでは、まずＳＲＡＭ全体（メモリアレイＭＡ１，ＭＡ２）のＤＣテストが行なわれる。ＤＣテストのテスト時間（実測値）Ｔｚはたとえば１６秒であり、従来と同じである。
【００２２】
次に、メモリアレイＭＡ１において２００項目のファンクションテストを行ないながら、メモリアレイＭＡ２においてデータ保持テストを行なう。２００項目のファンクションテストのテスト時間（実測値）Ｔｚはたとえば７１秒であり、そのうち１４秒はＣＰＵ処理時間Ｔｙである。この７１秒の間にメモリアレイＭＡ２のデータ保持テストが行なわれる。データ保持テストのテスト時間（実測値）Ｔｚは７１秒であり、そのうち０．０７秒はＣＰＵ処理時間Ｔｙである。図３では、データ保持テストのテスト時間（実測値）Ｔｚは６０秒であるから、７１秒で十分なデータ保持テストを行なうことができる。
【００２３】
なお、図３において全メモリセルのファンクションテストのテスト時間（理論値）Ｔｘは１２８−１４＝１１４秒であるから、メモリアレイＭＡのテスト時間（理論値）Ｔｘは１１４／２＝５７秒である。これに１４秒のＣＰＵ処理時間Ｔｙを加えると、５７＋１４＝７１秒となる。
【００２４】
次に、メモリアレイＭＡ２において２００項目のファンクションテストを行ないながら、メモリアレイＭＡ１においてデータ保持テストを行なう。２００項目のファンクションテストのテスト時間（実測値）Ｔｚはたとえば７１秒であり、そのうち１４秒はＣＰＵ処理時間Ｔｙである。この７１秒の間にメモリアレイＭＡ１のデータ保持テストが行なわれる。データ保持テストのテスト時間（実測値）Ｔｚは７１秒であり、そのうち０．０７秒はＣＰＵ処理時間Ｔｙである。
【００２５】
結局、本発明のＳＲＡＭにおける総テスト時間（実測値）Ｔａは１５８秒であり、従来に比べて２０４−１５８＝４６秒だけ短くて済む。以下、本発明のＳＲＡＭについて図面を用いて詳細に説明する。
【００２６】
［実施の形態１］
図６は、本発明の実施の形態１によるＳＲＡＭの構成を示すブロック図である。図６において、このＳＲＡＭは、アドレスバッファ１、メモリマット２、ＤＱバッファ３、制御回路４、および電源回路６を備える。
【００２７】
アドレスバッファ１は、外部からＭ個（ただし、Ｍは２以上の整数である）のアドレス入力ピンＰＡを介して与えられるＭビットのアドレス信号に基いて行アドレス信号ＲＡおよび列アドレス信号ＣＡを生成し、生成した行アドレス信号ＲＡおよび列アドレス信号ＣＡをメモリマット２に与える。
【００２８】
ＤＱバッファ３は、書込動作時は、外部からＮ個（ただし、Ｎは２以上の整数である）のデータ入出力ピンＰＤを介して与えられたＮビットの書込データ信号Ｄをメモリマット２に与える。またＤＱバッファ３は、読出動作時は、メモリマット２からのＮビットの読出データ信号ＱをＮ個のデータ入出力ピンＰＤを介して外部に出力する。
【００２９】
メモリマット２は、書込動作時は、アドレスバッファ１からのアドレス信号ＲＡ，ＣＡによって指定されたアドレスのＮ個のメモリセルＭＣに、ＤＱバッファ３からのＮビットの書込データ信号Ｄを格納する。また、メモリマット２は、読出動作時は、アドレスバッファ１からのアドレス信号ＲＡ，ＣＡによって指定されたアドレスのＮ個のメモリセルＭＣからＮビットのデータ信号Ｑを読み出してＤＱバッファ３に与える。
【００３０】
制御回路４は、外部から複数の制御信号入力ピンＰＣを介して与えられる複数ビットの制御信号に従ってＳＲＡＭ全体を制御する。また制御回路４は、ＴＭ（テストモード）回路５を含む。ＴＭ回路５は、テスト時に、テスタから複数の制御信号入力ピンＰＣを介して与えられるテストモード信号に従ってＳＲＡＭ全体を制御する。電源回路６は、外部から電源ピンＰＶを介して与えられる外部電源電圧ＶＤＤに基づいて内部電源電圧Ｖ１，Ｖ２を生成してＳＲＡＭ全体に供給する。
【００３１】
図７は、メモリマット２の構成を示すブロック図である。図７において、メモリマット２は、２つのメモリアレイＭＡ１，ＭＡ２、行デコーダ７、列デコーダ８、および書込／読出回路９を含む。
【００３２】
メモリアレイＭＡ１は、図８に示すように、複数行複数列に配置された複数のメモリセルＭＣと、それぞれ複数行に対応して設けられた複数のワード線ＷＬと、それぞれ複数列に対応して設けられた複数のビット線対ＢＬ，／ＢＬとを含む。各メモリセルＭＣは、１ビットのデータ信号を記憶する。
【００３３】
各行において複数のメモリセルＭＣは、Ｎ個ずつグループ化されており、各メモリセルグループに固有の行アドレス信号ＲＡおよび列アドレス信号ＣＡが予め割り当てられている。また、各ワード線ＷＬには、固有の行アドレス信号が予め割り当てられている。また、複数のビット線対ＢＬ，／ＢＬは、メモリセルグループに対応して、Ｎ対ずつグループ化されており、各ビット線対グループには固有の列アドレス信号ＣＡが予め割り当てられている。
【００３４】
図７に戻って、メモリアレイＭＡ２は、メモリアレイＭＡ１と同じ構成である。ただし、メモリアレイＭＡ１，ＭＡ２には、電源線ＶＬ１，ＶＬ２が別々に設けられている。メモリアレイＭＡ１のメモリセルＭＣは、電源回路６から電源線ＶＬ１を介して供給される内部電源電圧Ｖ１に基づいてデータ信号を保持する。また、メモリアレイＭＡ２のメモリセルＭＣは、電源回路６から電源線ＶＬ２を介して供給される内部電源電圧Ｖ２に基づいてデータ信号を保持する。
【００３５】
行デコーダ７は、アドレスバッファ１からの行アドレス信号ＲＡに従って、メモリアレイＭＡ１，ＭＡ２のうちのいずれかのメモリアレイＭＡと、そのメモリアレイＭＡに属する複数のワード線ＷＬのうちのいずれかのワード線ＷＬを選択し、選択したワード線ＷＬを選択レベルの「Ｈ」レベルにする。選択レベルにされたワード線ＷＬに対応する各メモリセルＭＣは活性化される。列デコーダ８は、アドレスバッファ１からの列アドレス信号ＣＡに従って、複数のビット線対グループのうちのいずれかのビット線対グループを選択する。
【００３６】
書込／読出回路は、書込動作時は、デコーダ７，８によって選択されたＮ個のメモリセルＭＣに、ＤＱバッファ３からのＮビットのデータ信号Ｄを書き込む。書込／読出回路は、読出動作時は、デコーダ７，８によって選択されたＮ個のメモリセルＭＣからＮビットのデータ信号Ｑを読み出し、読み出したＮビットのデータ信号ＱをＤＱバッファ３に与える。
【００３７】
図９は、メモリアレイＭＡ１のメモリセルＭＣの構成を示す回路図である。図９において、メモリセルＭＣは、負荷抵抗素子１１，１２、アクセストランジスタ（ＮチャネルＭＯＳトランジスタ）１３，１４、ドライバトランジスタ（ＮチャネルＭＯＳトランジスタ）１５，１６を含む。負荷抵抗素子１１，１２の一方端子（電源ノード）はともに電源線ＶＬ１に接続されて内部電源電圧Ｖ１を受け、それらの他方端子はそれぞれ記憶ノードＮ１，Ｎ２に接続される。
【００３８】
アクセストランジスタ１３，１４のドレインはそれぞれビット線ＢＬ，／ＢＬに接続され、それらのソースはそれぞれ記憶ノードＮ１，Ｎ２に接続され、それらのゲートはともに対応のワード線ＷＬに接続される。ドライバトランジスタ１５，１６のドレインはそれぞれ記憶ノードＮ１，Ｎ２に接続され、それらのソースはともに接地電圧ＶＳＳのラインに接続され、それらのゲートはそれぞれ記憶ノードＮ２，Ｎ１に接続される。
【００３９】
書込データ信号Ｄの論理が“１”（「Ｈ」レベル）である場合は、書込／読出回路９によってビット線ＢＬ／，ＢＬがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされるとともに、行デコーダ７によってワード線ＷＬが選択レベルの「Ｈ」レベルにされる。これにより、アクセストランジスタ１３，１４が導通し、記憶ノードＮ１，Ｎ２にそれぞれ「Ｈ」レベルおよび「Ｌ」レベルが書き込まれ、ドライバトランジスタ１６が導通するとともにドライバトランジスタ１５が非導通になる。ワード線ＷＬが非選択レベルの「Ｌ」レベルに立ち下げられると、アクセストランジスタ１３，１４が非導通になり、記憶ノードＮ１，Ｎ２がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにラッチされる。
【００４０】
書込データ信号Ｄの論理が“０”（「Ｌ」レベル）である場合は、書込／読出回路９によってビット線ＢＬ／，ＢＬがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされるとともに、行デコーダ７によってワード線ＷＬが選択レベルの「Ｈ」レベルにされる。これにより、アクセストランジスタ１３，１４が導通し、記憶ノードＮ１，Ｎ２にそれぞれ「Ｌ」レベルおよび「Ｈ」レベルが書き込まれ、ドライバトランジスタ１５が導通するとともにドライバトランジスタ１６が非導通になる。ワード線ＷＬが非選択レベルの「Ｌ」レベルに立ち下げられると、アクセストランジスタ１３，１４が非導通になり、記憶ノードＮ１，Ｎ２がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにラッチされる。
【００４１】
読出動作時は、ビット線ＢＬ，／ＢＬがともに「Ｈ」レベルに充電された後、ワード線ＷＬが選択レベルの「Ｈ」レベルにされる。記憶ノードＮ１，Ｎ２がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルである場合は、ビット線／ＢＬからトランジスタ１４，１６を介して接地電圧ＶＳＳのラインに電流が流出し、ビット線／ＢＬの電位が低下する。逆に、記憶ノードＮ１，Ｎ２がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルである場合は、ビット線ＢＬからトランジスタ１３，１５を介して接地電圧ＶＳＳのラインに電流が流出し、ビット線ＢＬの電位が低下する。
【００４２】
書込／読出回路９は、ビット線ＢＬ，／ＢＬの電位を比較し、ビット線ＢＬの電位がビット線／ＢＬの電位よりも高い場合は「Ｈ」レベルのデータ信号Ｑを出力し、ビット線／ＢＬの電位がビット線ＢＬの電位よりも高い場合は「Ｌ」レベルのデータ信号Ｑを出力する。
【００４３】
メモリアレイＭＡ２のメモリセルＭＣは、メモリアレイＭＡ１のメモリセルＭＣと同じ構成である。ただし、メモリアレイＭＡ２のメモリセルＭＣの電源ノードは、電源線ＶＬ２に接続されて内部電源電圧Ｖ２を受ける。なお、ここでは一例としてメモリセルＭＣが抵抗負荷型メモリセルである場合について説明したが、これに限るものではなく、たとえばメモリセルＭＣがフルＣＭＯＳ型メモリセルであっても構わない。
【００４４】
図６に戻って、ＳＲＡＭは出荷前にテストされ、正常なＳＲＡＭは出荷され、異常なＳＲＡＭは廃棄される。テスト時は、ＳＲＡＭの外部ピン群ＰＡ，ＰＤ，ＰＣ，ＰＶはテスタに接続され、図４および図５で示した方法でメモリアレイＭＡ１，ＭＡ２などがテストされる。このようなテストを行なうためには、メモリアレイＭＡ１，ＭＡ２の内部電源電圧Ｖ１，Ｖ２を別々に制御できるようにする必要がある。
【００４５】
図１０は、ＳＲＡＭのうちの内部電源電圧Ｖ１，Ｖ２に関連する部分を示すブロック図である。図１０において、このＳＲＡＭは、参照電圧生成回路２１，２２、ＴＭ回路２３，２４、ＶＤＣ（Voltage Down Converter）２７，２８を備える。参照電圧生成回路２１，２２およびＶＤＣ２７，２８は図６の電源回路６に含まれ、ＴＭ回路２３，２４は図６のＴＭ回路５に含まれる。
【００４６】
参照電圧発生回路２１は、外部電源電圧ＶＤＤに基づいて、通常動作およびファンクションテスト用の参照電圧ＶＲを生成する。参照電圧発生回路２２は、外部電源電圧ＶＤＤに基づいてデータ保持テスト用の参照電圧ＶＲＴＭを生成する。ＴＭ回路２３は、外部電源電圧ＶＤＤによって駆動され、テスタから複数の制御信号入力ピンＰＣを介して特定のタイミングで与えられるテストモード信号ＴＭ１に従って内部制御信号φ１を生成する。内部制御信号φ１は、通常は「Ｈ」レベルにされ、対応のメモリアレイＭＡ１においてデータ保持テストが行なわれる場合は「Ｌ」レベルにされる。
【００４７】
ＴＭ回路２４は、外部電源電圧ＶＤＤによって駆動され、テスタから複数の制御信号入力ピンＰＣを介して特定のタイミングで与えられるテストモード信号ＴＭ２に従って内部制御信号φ２を生成する。内部制御信号φ２は、通常は「Ｈ」レベルにされ、対応のメモリアレイＭＡ２においてデータ保持テストが行なわれる場合は「Ｌ」レベルにされる。
【００４８】
マルチプレクサ（ＭＵＸ）２５は、参照電圧発生回路２１，２２で生成された参照電圧ＶＲ，ＶＲＴＭを受け、内部制御信号φ１が「Ｈ」レベルである場合は参照電圧ＶＲをＶＤＣ２７に与え、内部制御信号φ１が「Ｌ」レベルである場合は参照電圧ＶＲＴＭをＶＤＣ２７に与える。
【００４９】
マルチプレクサ（ＭＵＸ）２６は、参照電圧発生回路２１，２２で生成された参照電圧ＶＲ，ＶＲＴＭを受け、内部制御信号φ２が「Ｈ」レベルである場合は参照電圧ＶＲをＶＤＣ２８に与え、内部制御信号φ２が「Ｌ」レベルである場合は参照電圧ＶＲＴＭをＶＤＣ２８に与える。
【００５０】
ＶＤＣ２７は、外部電源電圧ＶＤＤによって駆動され、マルチプレクサ２５からの参照電圧ＶＲまたはＶＲＴＭに応じたレベルの内部電源電圧Ｖ１を出力する。内部電源電圧Ｖ１は、電源線ＶＬ１を介してメモリアレイＭＡ１の各メモリセルＭＣの電源ノードに供給される。
【００５１】
ＶＤＣ２８は、外部電源電圧ＶＤＤによって駆動され、マルチプレクサ２６からの参照電圧ＶＲまたはＶＲＴＭに応じたレベルの内部電源電圧Ｖ２を出力する。内部電源電圧Ｖ２は、電源線ＶＬ２を介してメモリアレイＭＡ２の各メモリセルＭＣの電源ノードに供給される。
【００５２】
次に、このＳＲＡＭのテスト時の動作について説明する。テストの流れは、図５で説明した通りである。ＤＣテスト時は、内部制御信号φ１，φ２はともに「Ｈ」レベルにされる。この場合、ＶＤＣ２７，２８は、参照電圧ＶＲに応じたレベルの内部電源電圧Ｖ１，Ｖ２（たとえば、３Ｖ）をそれぞれ生成する。テスタ（図示せず）は、テスト対象のＳＲＡＭの各外部ピンとテスタとが正常に接続されているか否か、ＳＲＡＭのスタンバイ電流、動作電流、漏れ電流が正常範囲内か否か、ＳＲＡＭの初期動作が正常か否かなどをテストする。
【００５３】
次いで、メモリアレイＭＡ１においてファンクションテストが行われるとともに、メモリアレイＭＡ２においてデータ保持テストが行われる。ファンクションテストでは、メモリアレイＭＡ１の各メモリセルＭＣに対するデータ書込動作、メモリアレイＭＡ１の各メモリセルＭＣからのデータ読出動作が正常か否かなどがテストされる。データ保持テストでは、メモリアレイＭＡ２の全メモリセルＭＣに対してデータを書き込み、所定時間（ここでは７１秒）だけ放置した後に全メモリセルＭＣからデータを読み出し、各メモリセルＭＣのデータ保持能力が正常か否かをテストする。
【００５４】
この期間において内部制御信号φ１，φ２は、それぞれ「Ｈ」レベルおよび「Ｌ」レベルにされる。これに応じて、ＶＤＣ２７は参照電圧ＶＲに応じたレベルの内部電源電圧Ｖ１（たとえば、３Ｖ）を生成し、ＶＤＣ２８は参照電圧ＶＲＴＭに応じたレベルの内部電源電圧Ｖ２（たとえば、１．５Ｖ）を生成する。このように内部電源電圧Ｖ２を通常の電圧（３Ｖ）よりも低い電圧（１．５Ｖ）に設定することにより、メモリセルＭＣのデータ保持能力をより厳しい条件でテストすることができる。また、ＳＲＡＭは、テスタから与えられる複数の制御信号などに従ってデータの書込／読出などを行なう。テスタは、ＳＲＡＭからの読出データ信号などに基いてＳＲＡＭが正常か否かを判定する。
【００５５】
次に、メモリアレイＭＡ２においてファンクションテストが行われるとともに、メモリアレイＭＡ１においてデータ保持テストが行われる。ファンクションテストでは、メモリアレイＭＡ２の各メモリセルＭＣに対するデータ書込動作、メモリアレイＭＡ２の各メモリセルＭＣからのデータ読出動作が正常か否かなどがテストされる。データ保持テストでは、メモリアレイＭＡ１の全メモリセルＭＣに対してデータを書き込み、所定時間（ここでは７１秒）だけ放置した後に全メモリセルＭＣからデータを読み出し、各メモリセルＭＣのデータ保持能力が正常か否かをテストする。
【００５６】
この期間において内部制御信号φ１，φ２は、それぞれ「Ｌ」レベルおよび「Ｈ」レベルにされる。これに応じて、ＶＤＣ２７は参照電圧ＶＲＴＭに応じたレベルの内部電源電圧Ｖ１（たとえば、１．５Ｖ）を生成し、ＶＤＣ２８は参照電圧ＶＲに応じたレベルの内部電源電圧Ｖ２（たとえば、３Ｖ）を生成する。このように内部電源電圧Ｖ１を通常の電圧（３Ｖ）よりも低い電圧（１．５Ｖ）に設定することにより、メモリセルＭＣのデータ保持能力をより厳しい条件でテストすることができる。また、ＳＲＡＭは、テスタから与えられる複数の制御信号などに従ってデータの書込／読出などを行なう。テスタは、ＳＲＡＭからの読出データ信号などに基いてＳＲＡＭが正常か否かを判定する。
【００５７】
なお、通常動作時は、内部制御信号φ１，φ２はともに「Ｈ」レベルにされる。ＶＤＣ２７，２８は、参照電圧ＶＲに応じたレベルの内部電源電圧Ｖ１，Ｖ２（たとえば、３Ｖ）をそれぞれ生成する。
【００５８】
この実施の形態１では、ファンクションテストとデータ保持テストを並行に行なうので、ファンクションテストとデータ保持テストを直列に行なっていた従来に比べ、テスト時間が短くて済む。
【００５９】
［実施の形態２］
図１１は、この発明の実施の形態２によるＳＲＡＭの要部を示すブロック図であって、図１０と対比される図である。図１１において、このＳＲＡＭが実施の形態１のＳＲＡＭと異なる点は、内部制御信号φ１，φ２がそれぞれＶＤＣ２７，２８に与えられ、マルチプレクサ２５，２６が除去され、スイッチ２９，３０が追加されている点である。
【００６０】
ＶＤＣ２７は、内部制御信号φ１が「Ｈ」レベルである場合に活性化され、参照電圧ＶＲに応じたレベルの内部電源電圧Ｖ１を生成する。内部制御信号φ１が「Ｌ」レベルである場合はＶＤＣ２７は非活性化され、ＶＤＣ２７の出力ノードはハイ・インピーダンス状態にされる。
【００６１】
ＶＤＣ２８は、内部制御信号φ２が「Ｈ」レベルである場合に活性化され、参照電圧ＶＲに応じたレベルの内部電源電圧Ｖ２を生成する。内部制御信号φ２が「Ｌ」レベルである場合はＶＤＣ２８は非活性化され、ＶＤＣ２８の出力ノードはハイ・インピーダンス状態にされる。
【００６２】
スイッチ２９は、外部電源電圧ＶＤＤによって駆動され、外部ピンＰ１と電源線ＶＬ１の間に接続され、内部制御信号φ１によって制御される。スイッチ２９は、内部制御信号φ１が「Ｈ」レベルである場合は非導通になり、内部制御信号φ１が「Ｌ」レベルである場合は導通する。外部ピンＰ１は、複数の制御信号入力ピンＰＣのうちの予め選択されたピンである。外部ピンＰ１は、対応のメモリアレイＭＡ１においてデータ保持テストが行われる期間は外部から電源電圧Ｖ１Ａを受け、他の期間は制御信号入力ピンＰＣとして使用される。電源電圧Ｖ１Ａは、テスタにおいて所望の電圧に調整可能となっている。
【００６３】
スイッチ３０は、外部電源電圧ＶＤＤによって駆動され、外部ピンＰ２と電源線ＶＬ２の間に接続され、内部制御信号φ２によって制御される。スイッチ３０は、内部制御信号φ２が「Ｈ」レベルである場合は非導通になり、内部制御信号φ２が「Ｌ」レベルである場合は導通する。外部ピンＰ２は、複数の制御信号入力ピンＰＣのうちの予め選択されたピンである。外部ピンＰ２は、対応のメモリアレイＭＡ２においてデータ保持テストが行われる期間は外部から電源電圧Ｖ２Ａを受け、他の期間は制御信号入力ピンＰＣとして使用される。電源電圧Ｖ２Ａは、テスタにおいて所望の電圧に調整可能となっている。
【００６４】
メモリアレイＭＡ１においてファンクションテストを行ないながら、メモリアレイＭＡ２においてデータ保持テストを行なう期間では、内部制御信号φ１，φ２は、それぞれ「Ｈ」レベルおよび「Ｌ」レベルにされる。これに応じて、ＶＤＣ２７は参照電圧ＶＲに応じたレベルの内部電源電圧Ｖ１（たとえば、３Ｖ）を生成し、ＶＤＣ２８は非活性化される。また、スイッチ２９は非導通にされるとともに、スイッチ３０は導通する。ＶＤＣ２７によって生成された内部電源電圧Ｖ１は、電源線ＶＬ１を介してメモリアレイＭＡ１の各メモリセルＭＣの電源ノードに供給される。また、テスタから外部ピンＰ２に与えられたデータ保持テスト用の電源電圧Ｖ２Ａは、スイッチ３０および電源線ＶＬ２を介してメモリアレイＭＡ２の各メモリセルＭＣの電源ノードに供給される。
【００６５】
また、メモリアレイＭＡ１においてデータ保持テストを行ないながら、メモリアレイＭＡ２においてファンクションテストを行なう期間では、内部制御信号φ１，φ２は、それぞれ「Ｌ」レベルおよび「Ｈ」レベルにされる。これに応じて、ＶＤＣ２８は参照電圧ＶＲに応じたレベルの内部電源電圧Ｖ２（たとえば、３Ｖ）を生成し、ＶＤＣ２７は非活性化される。また、スイッチ３０は非導通にされるとともに、スイッチ２９は導通する。ＶＤＣ２８によって生成された内部電源電圧Ｖ２は、電源線ＶＬ２を介してメモリアレイＭＡ２の各メモリセルＭＣの電源ノードに供給される。また、テスタから外部ピンＰ１に与えられたデータ保持テスト用の電源電圧Ｖ１Ａは、スイッチ２９および電源線ＶＬ１を介してメモリアレイＭＡ１の各メモリセルＭＣの電源ノードに供給される。
【００６６】
この実施の形態２では、実施の形態１と同じ効果が得られる他、データ保持テスト用の電源電圧を所望の電圧に調整することができる。
【００６７】
［実施の形態３］
実施の形態２では、テスト時に外部電源電圧ＶＤＤが定格電圧に維持された。しかし、テスト時に外部電源電圧ＶＤＤを上限値ＶＤＤmaxにしたり、下限値ＶＤＤminにしたり、０Ｖにしたい場合がある。この実施の形態３では、そのようなテストを可能とする。
【００６８】
図１２は、この発明の実施の形態３によるＳＲＡＭの要部を示す回路ブロック図であって、図１１と対比される図である。図１２を参照して、このＳＲＡＭが実施の形態２のＳＲＡＭと異なる点は、電源スイッチ３１，３２が追加され、外部ピンＰ１に印加された電源電圧Ｖ１Ａによってスイッチ２９が駆動され、外部ピンＰ２に印加された電源電圧Ｖ２Ａによってスイッチ３０が駆動される点である。テスト時には、外部ピンＰ１，Ｐ２にそれぞれ電源電圧Ｖ１Ａ，Ｖ２Ａが印加される。
【００６９】
電源スイッチ３１は、テスタから電源ピンＰＶに与えられた外部電源電圧ＶＤＤと、外部ピンＰ１に与えられた電源電圧Ｖ１Ａとのうちの高い方の電源電圧をＴＭ回路２３に与える。ＴＭ回路２３は、電源スイッチ３１から与えられた電源電圧によって駆動される。  
【００７０】
また、電源スイッチ３２は、テスタから電源ピンＰＶに与えられた外部電源電圧ＶＤＤと、外部ピンＰ２に与えられた電源電圧Ｖ２Ａとのうちの高い方の電源電圧をＴＭ回路２４に与える。ＴＭ回路２４は、電源スイッチ３２から与えられた電源電圧によって駆動される。したがって、外部電源電圧ＶＤＤが上限値ＶＤＤmax、下限値ＶＤＤmin、または０Ｖに切換えられた場合でも、ＴＭ回路２３，２４およびスイッチ２９，３０は正常に動作する。
【００７１】
図１３は、内部電源電圧Ｖ１，Ｖ２の変化を例示するタイムチャートである。時刻ｔ０において、内部制御信号φ１，φ２はともに「Ｈ」レベルにされており、ＶＤＣ２７，２８は参照電圧ＶＲに応じたレベルの内部電源電圧Ｖ１，Ｖ２をそれぞれ生成している。
【００７２】
時刻ｔ１において、内部制御信号φ１，φ２がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされるとともに外部電源電圧ＶＤＤが０Ｖにされる。これにより、内部電源電圧Ｖ１は０Ｖにされ、外部ピンＰ２の電圧Ｖ２Ａが内部電源電圧Ｖ２となる。このとき外部ピンＰ１の電圧Ｖ１Ａが電源スイッチ３１を介してＴＭ回路２３に与えられるとともに、外部ピンＰ２の電圧Ｖ２Ａが電源スイッチ３２を介してＴＭ回路２４に与えられ、ＴＭ回路２３，２４が正常に動作する。
【００７３】
時刻ｔ２において外部電源電圧ＶＤＤが０Ｖから下限値ＶＤＤminに立ち上げられると、内部電源電圧Ｖ１が０Ｖから下限値Ｖ１minに立ち上げられる。時刻ｔ３において外部電源電圧ＶＤＤが下限値ＶＤＤminから０Ｖに立ち下げられると、内部電源電圧Ｖ１が下限値Ｖ１minから０Ｖに立ち下げられる。
【００７４】
時刻ｔ４において外部電源電圧ＶＤＤが０Ｖから上限値ＶＤＤmaxに立ち上げられると、内部電源電圧Ｖ１が０Ｖから上限値Ｖ１maxに立ち上げられる。時刻ｔ５において外部電源電圧ＶＤＤが上限値ＶＤＤmaxから０Ｖに立ち下げられると、内部電源電圧Ｖ１が上限値Ｖ１maxから０Ｖに立ち下げられる。
【００７５】
時刻ｔ６において外部電源電圧ＶＤＤが０Ｖから定格値ＶＲに立ち上げられると、内部電源電圧Ｖ１が０Ｖから定格値ＶＲに立ち上げられる。時刻ｔ７において、内部制御信号φ２が「Ｈ」レベルにされると、スイッチ３０が非導通になり、ＶＤＣ２８によって内部電源電圧Ｖ２が定格値ＶＲに立ち上げられる。
【００７６】
この実施の形態３では、実施の形態２と同じ効果が得られる他、外部電源電圧ＶＤＤを上限値ＶＤＤmax、下限値ＶＤＤminまたは０Ｖに切換えることができる。
【００７７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００７８】
１  アドレスバッファ、２  メモリマット、３  ＤＱバッファ、４  制御回路、５，２３，２４  ＴＭ回路、６  電源回路、７  行デコーダ、８  列デコーダ、９  書込／読出回路、１１，１２  負荷抵抗素子、１３，１４  アクセストランジスタ、１５，１６  ドライバトランジスタ、２１，２２  参照電圧生成回路、２５，２６  マルチプレクサ、２９，３０  スイッチ、３１，３２  電源スイッチ、ＢＬ，／ＢＬ  ビット線対、ＭＡ１，ＭＡ２  メモリアレイ、ＭＣ  メモリセル、Ｐ１，Ｐ２  外部ピン、ＰＡ  アドレス入力ピン、ＰＣ  制御信号入力ピン、ＰＤ  データ入出力ピン、ＰＶ  電源ピン、ＷＬ  ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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