(57)【要約】【課題】微細化が進んでも精度よく安定したビットコンタクトの形成を可能にする。【解決手段】半導体装置の製造方法は、半導体基板上に、埋込ワード線溝に対応する第１開口パターンを持つ第１窒化膜を形成し、第１窒化膜をマスクとして半導体基板をエッチングして埋込ワード線溝を形成し、埋込ワード線溝内にワード線を形成し、ワード線を埋込かつ第１窒化膜を覆うように第２窒化膜を形成して、第２窒化膜の表面を平坦化し、第１窒化膜と第２窒化膜からなるビットコンタクト層間膜を形成する、ことを特徴とする。【選択図】図４
2013254804.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、埋込ワード線用溝に対応する開口パターンを持つ第１窒化膜を形成し、
前記第１窒化膜をマスクとして前記半導体基板をエッチングして前記埋込ワード線用溝を形成し、
前記埋込ワード線用溝内にワード線を形成し、
前記ワード線を埋込かつ前記第１窒化膜を覆うように第２窒化膜を形成し、
前記第２窒化膜の表面を平坦化して、前記第１窒化膜と前記第２窒化膜からなるビットコンタクト層間膜を形成する、
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記ビットコンタクト層間膜を形成した後、さらに、前記第１窒化膜を貫いて前記半導体基板に達するコンタクト溝を形成する、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ビットコンタクト層間膜の上に、前記コンタクト溝の一方の内側面に対応する位置に側面を持つ第１被覆膜を形成し、
前記第１被覆膜の側面にサイドウォール絶縁膜を形成し、
前記第１被覆膜及び前記サイドウォール絶縁膜を埋め込む第２被覆膜を形成し、
前記第１被服膜及び前記サイドウォール絶縁膜の上面を露出させるように、前記第２被覆膜をエッチバックし、
前記サイドウォール絶縁膜を除去し、それによって形成される溝の底部に前記第１窒化膜を露出させ、
露出した前記第１窒化膜をエッチングして前記コンタクト溝を形成する、
ことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記サイドウォール絶縁膜の形成にＭＬＤ（Molecular Layer Deposition）法を用いることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記コンタクト溝を形成した後、さらに、前記コンタクト溝を埋めるようにビット線コンタクトを形成することを特徴とする請求項２、３または４に記載の半導体装置の製造方法。
【請求項６】
半導体基板上に形成され、埋込ワード線用溝に対応する開口パターンを持つ第１窒化膜と、
前記半導体基板に形成された前記埋込ワード線溝の上部空間を埋めて前記第１窒化膜とともにビットコンタクト層間膜を構成する第２窒化膜と、
を含むことを特徴とする半導体装置。
【請求項７】
前記第１窒化膜を貫いて前記半導体基板に達するビットコンタクトと、前記ビットコンタクト層間膜の上に形成され、かつ前記ビットコンタクトに接続されるビット線と、をさらに備えることを特徴とする請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、その製造方法に関する。
【背景技術】
【０００２】
関連する半導体装置の製造方法では、埋込ワード線溝に埋込ワード線を形成した後、埋込ワード線溝の上部に残る空間を埋めるようにキャップ層を形成し、その後、全面に層間膜を形成している（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１２９５６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
関連する半導体装置の製造方法は、工程が複雑で、今後の更なる微細化への対応が難しいという問題点がある。
【課題を解決するための手段】
【０００５】
本発明の一実施の形態に係る半導体装置の製造方法は、半導体基板上に、埋込ワード線溝に対応する第１開口パターンを持つ第１窒化膜を形成し、前記第１窒化膜をマスクとして前記基板をエッチングして前記埋込ワード線溝を形成し、前記埋込ワード線溝内にワード線を形成し、前記ワード線を埋込かつ前記第１窒化膜を覆うように第２窒化膜を形成し、前記第２窒化膜の表面を平坦化して、前記第１窒化膜と前記第２窒化膜からなるビットコンタクト層間膜を形成する、ことを特徴とする。
【発明の効果】
【０００６】
本発明によれば、埋込ワード線溝の形成に用いられるマスクとして（第１）窒化膜を用いたことで、その後の洗浄処理に対する耐性を高めることができる。その結果、微細化が進んでも洗浄処理によるマスクのよれや倒壊の発生を抑制でき、マスクをそのままビットコンタクト層間膜の一部として利用することができる。これにより、製造工程を簡略化することができる。
【０００７】
また、第１窒化膜と第２窒化膜とでビットコンタクト層間膜を形成したことで、ビットコンタクト層間膜を単一層のように扱うことができ、エッチングレートの相違等による微細化の妨げとなる要因を取り除くことができる。
【図面の簡単な説明】
【０００８】
【図１Ａ】関連する半導体装置の製造方法を説明するための工程図である。
【図１Ｂ】図１Ａに示す工程に続く工程を説明するための工程図である。
【図１Ｃ】図１Ｂに示す工程に続く工程を説明するための工程図である。
【図１Ｄ】図１Ｃに示す工程に続く工程を説明するための工程図である。
【図１Ｅ】図１Ｄに示す工程に続く工程を説明するための工程図である。
【図１Ｆ】図１Ｅに示す工程に続く工程を説明するための工程図である。
【図２Ａ】本発明の第１の実施の形態に係るＤＲＡＭの一部の構成例を示す平面図である。
【図２Ｂ】図２ＡのＢ−Ｂ’−Ｂ’’線断面図である。
【図３】本発明の第１の実施の形態に係るＤＲＡＭを製造する方法を説明するための断面図である。
【図４】図３に示す工程に続く工程を説明するための断面図である。
【図５】図４に示す工程に続く工程を説明するための断面図である。
【図６】図５に示す工程に続く工程を説明するための断面図である。
【図７】図６に示す工程に続く工程を説明するための断面図である。
【図８】図７に示す工程に続く工程を説明するための断面図である。
【発明を実施するための形態】
【０００９】
まず、本発明の理解を容易にするため、埋込ワード線溝の形成に用いるマスクをビットコンタクト層間膜の一部に利用する関連する半導体装置の製造方法について説明する。
【００１０】
図１Ａに示すように、半導体基板５１上にＳｉＯ２膜からなるマスク５２を形成し、それを用いて半導体基板５１にワード溝５３を形成する。マスク５２を除去することなく、ワード溝５３の内面を酸化させゲート酸化膜５４を形成する。さらに、ＴｉＮ膜及びＷ膜を順次堆積させ、エッチバックすることで、ワード溝５３内にメタルワード線５５を形成する。
【００１１】
次に、ワード溝５３内のメタルワード線５５の上方に残る空間を埋めるため、図１Ｂに示すように、ＳｉＮ膜からなるギャップフィリング膜５６を形成し、図１Ｃに示すようにエッチバック等によりギャップフィリング膜５６の不要部分を除去する。このとき、ギャップフィリング膜５６のみならず、マスク５２もエッチングされる。しかし、マスク５２とギャップフィリング膜５６の材質の違いから、これらの間には段差が生じる。
【００１２】
次に、図１Ｄに示すように、マスク５３とギャップフィリング膜５６の上にフォトレジスト５７を形成し、ビットコンタクト形成位置に対応する部分に開口５８を形成する。
【００１３】
次に、図１Ｅに示すように、フォトレジスト５７の開口５８内に露出するマスク５３を除去する。酸化膜エッチングによりマスク５３を除去することで、開口５８内に露出する窒化膜であるギャップフィリング膜５６は残存する。
【００１４】
この後、フォトレジスト５７を除去し、ビットコンタクト及びビット線の一部となるＤＯＰＯＳ（ドープトポリシリコン）５９を形成する。
【００１５】
上述した方法では、ワード溝５３の形成に用いられたマスク５２を、ギャップフィリング膜５６とともにビットコンタクト層間膜として利用する。マスク５２をシリコン酸化膜で、ギャップフィリング膜５６をシリコン窒化膜で、それぞれ構成することにより、マスク５２を選択的に除去でき、これによりビットコンタクト溝を容易に形成することができる。これにより製造工程の簡略化を実現できる。
【００１６】
しかしながら、マスクがＳｉＯ２膜であるが故に、この方法には、ゲート酸化膜５４形成前のＡＰＲ（アンモニア過酸化水素水）洗浄や、メタルワード線５５形成後のＤＨＦ（希フッ酸）洗浄により、エッチングされてしまうという問題点がある。今後の半導体装置の微細化の進展により、メタルワード線５５のビッチが狭くなれば、必然的にマスク５２の幅も狭まり、上記問題の影響が大きくなる。つまり、マスク５２が倒れたり剥がれたりすることも起こり得る。
【００１７】
また、ＳｉＯ２膜からなるマスク５２をビットコンタクト層間膜の一部に使用すると、上述したようにＳｉＮ膜からなるギャップフィリング膜５６との間に段差が生じる。この段差は、その後の工程に影響を与える可能性があり、微細化が進むに従いその影響は大きくなる。
【００１８】
さらに、上記方法は、フォトレジスト５７に形成した開口５８を利用してビットコンタクト用の開口を形成しているので、ビットコンタクトの微細化に対応するには、ＡｒＦ−Immersion露光機やＥＵＶ露光機など高価な露光機が必要となる。
【００１９】
次に、本発明の第１の実施の形態に係る半導体装置について詳細に説明する。ここでは、半導体装置の一例としてＤＲＡＭ（Dynamic Random Access Memory）を例示するが、本発明はこれに限らず他の半導体装置にも適用可能である。
【００２０】
図２Ａは、本実施形態に係るＤＲＡＭ１００の一部、具体的にはメモリセル部の一部、の構成例を示す平面図である。但し、図２Ａでは、各構成要素の配置状況の理解を容易にするため、容量コンタクトプラグ上に位置するキャパシタはその外周を表す実線で示され、また、キャパシタ上に位置する上部金属配線は省略されている。
【００２１】
図２Ｂは、図２ＡのＢ−Ｂ’−Ｂ’’線断面図である。この断面は厳密にはＸ方向に対して傾きを有するが、図２Ｂでは、Ｘ方向に沿った断面として描かれている。
【００２２】
図示のＤＲＡＭ１００は、ベースとなる半導体基板としてシリコン基板１を有している。本明細書では、ウェハなる用語を、単体の半導体基板に対してのみならず、その半導体基板上にデバイスが形成された状態、あるいはデバイスが形成される過程の状態に対しても用いることがある。
【００２３】
ＤＲＡＭ１００は、シリコン基板１に埋め込み形成された埋込ＭＯＳトランジスタを含む。埋込ＭＯＳトランジスタは、シリコン基板１の素子分離領域となるＳＴＩ（Shallow Trench Isolation）５に囲まれた活性領域２に設けられている。ここで、ＳＴＩ５は、シリコン基板１に形成された素子分離溝４０内に絶縁膜を配置したものである。なお、図２Ｂは、ＳＴＩ５が単層の絶縁膜で構成される例を示しているが、ＳＴＩ５は複数の絶縁膜を積層した積層膜で構成されてもよい。
【００２４】
埋込ＭＯＳトランジスタは、活性領域２に設けられたワード溝（埋込ワード線用溝）４５の内壁を覆っているゲート絶縁膜７と、ゲート絶縁膜７の内側底面部と内側側面部を覆っている介在層８と、介在層８の内側に設けられた導電膜９と、低濃度不純物拡散層６に設けられた不純物拡散層１３並びに不純物拡散層２１とを有する構成となっている。
【００２５】
ここで、導電膜９が埋込ワード線１１を構成する。導電膜９の上面は、埋込絶縁膜１０で覆われている。
【００２６】
また、不純物拡散層１３及び不純物拡散層２１がそれぞれソース／ドレイン領域を構成する。不純物拡散層１３は、２個の埋込ＭＯＳトランジスタによって共有される共有ソース／ドレイン領域である。不純物拡散層１３及び不純物拡散層２１は、低濃度不純物拡散層６よりも高い不純物濃度となるように、低濃度不純物拡散層６と同じ導電型の不純物を拡散させた層である。低濃度不純物拡散層６は、ワード溝４５が設けられた領域を除く活性領域２の上部に設けられており、シリコン基板１に多く含まれる導電性不純物とは反対の導電型の不純物を拡散させた層である。
【００２７】
なお、図２Ｂには、２つの活性領域２に形成された計４個の埋込ＭＯＳトランジスタが示されているが、実際のＤＲＡＭにおけるセルアレイ部には、数千〜数十万個の埋込ＭＯＳトランジスタが配置される。
【００２８】
次に、ＤＲＡＭ１００の埋込ＭＯＳトランジスタよりも上層側の構成について説明する。ＤＲＡＭ１００のセルアレイ部には、上述した埋込ＭＯＳトランジスタおよびキャパシタ３０を有するメモリセルが複数設けられている。
【００２９】
キャパシタ３０は、クラウン型のキャパシタであり、下部電極２７、容量絶縁膜２８および上部電極２９で構成されている。なお下部電極２７は、クラウン形状で、内壁と外壁を有しており、これら内壁及び外壁は容量絶縁膜２８と上部電極２９で順次覆われている。また、上部電極２９は、導体である埋込膜３１で埋め込まれており、埋込膜３１の上面にはプレート電極３２が配置されている。
【００３０】
下部電極２７の外壁の一部には、サポート膜３３が接続されている。サポート膜３３は、隣接する下部電極２７同士の間を連結し、各下部電極２７の倒壊を防止する。
【００３１】
埋込ＭＯＳトランジスタとキャパシタ３０との間には、Ｘ方向に沿って延在するビット線１７が配置されている。ビット線１７は、Ｘ方向に関して互いに隣接するワード線１１の間に設けられた不純物拡散層１３の上方を通過するように、ワードマスク膜（第１窒化膜）４と埋め込み絶縁膜（第２窒化膜）１０とからなるビットコンタクト層間膜上に形成されている。
【００３２】
ビット線１７は、導電膜１４を含む。導電膜１４の一部は、ワードマスク膜４及びその下の犠牲膜３を貫いて不純物拡散層１３に達するビットコンタクトとして機能する。ビットコンタクトは、不純物拡散層１３の上面側に形成されたビットコンタクト溝４７の一部を埋めるように形成される。
【００３３】
ビットコンタクト溝４７は、図２Ａから理解されるように方形枠状に形成される。即ち、ビットコンタクト溝４７は、Ｙ方向に沿って２列に並ぶ複数の活性領域２の中央部の上を通過するように設けられる２本の溝と、これら２本の溝の端部を互いに連結する２本の溝で構成される。
【００３４】
ビットコンタクト溝４７には、ビット線１７と交差する部分で導電膜１４の一部が埋め込まれ、残りの部分で第１層間絶縁膜１２の一部が埋め込まれる。第１層間絶縁膜１２のビットコンタクト溝４７に埋め込まれた部分は、同様にビットコンタクト溝４７に埋め込まれた導電膜１４の一部同士の間を電気的に分離する。
【００３５】
導電膜１４は、また、ビットコンタクト溝４７よりも上方に位置する部分を有し、この部分は、導電膜１４の上面に設けられた導電膜１５と共にビット線１７を構成する。ビット線１７の上面はビットマスク膜１６で覆われて、それらの側面部はサイドウォール絶縁膜１８で覆われている。
【００３６】
埋込ＭＯＳトランジスタを構成している不純物拡散層２１は、不純物拡散層２１の上面に設けられた容量コンタクトプラグ２５を介して、下部電極２７に接続されている。ここで、容量コンタクトプラグ２５は、導電膜２２と導電膜２４の間に介在層２３を挿入した積層構造となっており、その側面部はサイドウォール絶縁膜２０とコンタクト分離膜２６で覆われている。
【００３７】
ビット線１７とビットマスク膜１６と容量コンタクトプラグ２５は、第１層間絶縁膜１２で埋設されており、さらに第１層間絶縁膜１２とコンタクト分離膜２６は、夫々を保護するためのストッパー膜３７で覆われている。ストッパー膜３７の上面は、キャパシタ３０を構成している容量絶縁膜２８並びに上部電極２９で覆われている。
【００３８】
キャパシタ３０の上方では、プレート電極３２が、第２層間絶縁膜１９で覆われている。第２層間絶縁膜１９の内部にはプレート電極３２に接続されるコンタクトプラグ３４が設けられている。また、第２層間絶縁膜１９の上面には、上部金属配線３５が設けられている。上部金属配線３５の一部は、コンタクトプラグ３４に接続される。キャパシタ３０を構成する上部電極２９は、埋込膜３１とプレート電極３２とコンタクトプラグ３４を介して、上部金属配線３５と接続されている。さらに、上部金属膜３５と第２層間絶縁膜１９は、保護膜３６で覆われている。
【００３９】
以上のように、本実施の形態に係るＤＲＡＭ１００は構成されている。
【００４０】
上記構成において、埋込ＭＯＳトランジスタは、シリコン基板１の内部に埋込ワード線１１を有しており、プレーナ型ＭＯＳトランジスタよりも、セルアレイ部における占有面積の縮小に有効な構成となっている。また、活性領域２において隣接している埋込ワード線１１の上方にビットコンタクト溝４７が設けられており、ビットコンタクト溝４７の一部を埋設している導電膜１４を介して、シリコン基板１とビット線１７が接続されている。
【００４１】
次に、図２Ａ及び図２Ｂに示すＤＲＡＭ１００の製造方法について、図３から図８を参照しながら説明する。なお、図３乃至図８の各図は製造工程を示す図であり、各工程における図２Ｂに対応する断面を示している。これらの図においても、図２Ｂと同様に、実際にはＸ方向に対して傾きを有する断面をＸ方向に平行な断面として描いている。
【００４２】
まず、図３に示すように、シリコン基板１に活性領域２を規定するＳＴＩ５を形成し、埋込ワード線１１を形成する。
【００４３】
詳述すると、まず、Ｐ型のシリコン基板１上に、熱ＣＶＤ（Chemical Vapor Deposition）法により、シリコン窒化膜（Ｓｉ３Ｎ４）である第１マスク膜（図示せず）を形成する。
【００４４】
次に、フォトリソグラフィ法およびドライエッチング法を用いて、第１マスク膜とＰ型のシリコン基板１のパターニングを行い、活性領域２を区画するための素子分離溝４０をシリコン基板１に形成する。
【００４５】
活性領域２は、ＸＹ方向に配列された複数の島状のパターンとして形成されており、Ｘ方向で隣接している活性領域２は、Ｙ方向に伸びる対称軸に関して線対称となるように配置されている。なお、活性領域２の上面は、第１マスク膜で覆われたままである。
【００４６】
次に、熱ＣＶＤ法によって、素子分離溝４０の内部を充填するように、シリコン窒化膜を堆積させる。このシリコン窒化膜は、第１マスク膜上にも形成される。
【００４７】
続いて、シリコン窒化膜に対してＣＭＰ（Chemical Mechanical Polishing）処理を行い、その表面を平坦化する。このＣＭＰ処理は、第１マスク膜が露出するまで行い、これにより、素子分離溝４０の内部及びその上方にシリコン窒化膜を残存させる。
【００４８】
次に、ウェットエッチングによって、第１マスク膜を除去するとともに、素子分離溝４０の上方に残るシリコン窒化膜を除去し、素子分離溝４０の内部に残るシリコン窒化膜の上面位置をシリコン基板１の上面位置に略一致させる。こうして、シリコン窒化膜であるＳＴＩ５を用いた素子分離領域が形成される。
【００４９】
第１マスク膜の除去によってシリコン基板１の表面を露出させた後、低濃度のＮ型不純物（リン等）をイオン注入法でシリコン基板１に注入し、Ｎ型の低濃度不純物拡散層６を形成する。低濃度不純物拡散層６は、トランジスタのソース／ドレイン（Ｓ/Ｄ）領域として機能する。
【００５０】
次に、シリコン基板１の上面に、熱酸化法による厚さ２ｎｍのシリコン酸化膜（ＳｉＯ２）である犠牲膜３と、熱ＣＶＤ法による厚さ３０ｎｍのシリコン窒化膜（第１窒化膜）であるワードマスク膜４を順次堆積した。なお、本実施の形態では儀成膜３を形成しているが、犠牲膜３の形成は省略しても良い。
【００５１】
この後、フォトリソグラフィ法とドライエッチング法によって、ワード溝の開口パターンとなるように、ワードマスク膜４と犠牲膜３の一部を除去して、開口部を形成する。開口部の底には、シリコン基板１が露出する。
【００５２】
次に、ドライエッチング法によって、ワードマスク膜４と犠牲膜３の開口部に露出しているシリコン基板１をエッチングし、埋込ワード線用溝であるワード溝４５を形成する。ワード溝４５は、活性領域２と交差するようにＹ方向へ延在するライン状のパターンとして形成される。１つの活性領域２の上面は、２つのワード溝４５によって３個の領域に分割される。３つの領域のうち中央の領域の幅Ｘ１は、例えば２１ｎｍである。
【００５３】
次に、ワードマスク膜４が残留した状態で、ワード溝４５の内壁に、熱酸化法によるシリコン酸化膜であるゲート絶縁膜７を形成する。
【００５４】
次に、ＣＶＤ法によって、窒化チタン（ＴｉＮ）である介在層８とタングステン（Ｗ）である導電膜９をウエハ全面に順次堆積させる。それから、エッチバック法によって、不要な導電膜９及び介在層８を除去する。これは、ワード溝４５の内部に残留する導電膜９と介在層８とが同じ高さで残留するように行う。こうして、上面の高さが同じ導電膜９と介在層８で構成される埋込ワード線１１をワード溝４５の内部に形成する。
【００５５】
ワード溝４５の内壁の露出部分には、タングステンを含む導電性の反応性生物が残留している。この反応生成物は、埋め込みワード線１１からのリーク電流の経路となる。そこで、フッ酸（ＨＦ）を用いたウェットエッチング法で、反応生成物を除去する。なお、このとき、シリコン基板１の上面に残留するワードマスク膜４もエッチング液に晒されるが、ワードマスク膜４はシリコン窒化膜であるため膜減りすることなく残留する。よって、ワードマスク膜４が倒壊したり剥がれたりすることはない。
【００５６】
以上のようにして、図３に示す状態が得られる。
【００５７】
次に、図４に示すようにワード溝４５の内部を埋める埋込絶縁膜１０を形成する。
【００５８】
埋込絶縁膜１０の形成は、まず、ワード溝４５の内部を埋め込むように、熱ＣＶＤ法によって、シリコン窒化膜（第２窒化膜）である埋込絶縁膜１０をウエハ全面に堆積させる。続いて、ＣＭＰ法により、ワードマスク膜４の上面が露出するまで埋込絶縁膜１０の上面を研磨除去して、平坦化する。この埋込絶縁膜１０により、埋込ワード線１１の上面は絶縁される。
【００５９】
以上により、ワードマスク膜４と埋込絶縁膜１０からなるビットコンタクト層間膜が形成される。ワードマスク膜４と埋込絶縁膜１０とはともにシリコン窒化膜であるため、埋込絶縁膜１０の表面を平坦化した後、これらの間に段差は生じない。
【００６０】
次に、ワードマスク膜４と埋込絶縁膜１０の上面を覆うように、マルチレイヤーレジスト（Multi Layer Resist：以降、ＭＬＲと称する）を塗布する。ＭＬＲは、３層構造となっており、例えば、２００ｎｍ厚とした下層のＢＡＲＣ（Bottom Anti Reflective Coating；反射防止膜）と、３２ｎｍ厚とした中間層のシリコン含有ＢＡＲＣと、１２０ｎｍ厚とした上層のレジストで構成されている。
【００６１】
次に、フォトリソグラフィ法によって、ＭＬＲをパターニングする。このパターニングによって残留させるＭＬＲ（第１被覆膜）４１の側面が、後に形成されるビットコンタクト溝の内側面の一方の位置を決定する。さらに詳細に説明すると、ＭＬＲを矩形状に形成することにより形成される４つの側面のうち、少なくとも一つの側面がビットコンタクト溝の形成に利用される。図５に示す例では、矩形に形成されたＭＬＲ４１のＸ方向に関して対向する一対の側面が、それぞれビットコンタクト溝の形成に利用される。これらの側面の各々が、一対のワード線１１の間の上方に位置するように、ＭＬＲ４１はパターニングされている。なお、矩形に形成されたＭＬＲ４１のＹ方向に関して対向する一対の側面は、ビット線形成領域の外に位置するように形成される。
【００６２】
次に、図５に示すように、残留させたＭＬＲ４１の表面を覆う犠牲膜４２を成膜する。犠牲膜４２は、ＭＬＤ（Molecular Layer Deposition）法によるシリコン酸化膜とすることができる。
【００６３】
ＭＬＤ法では、所定の温度に保たれたシリコン基板に対して、（ステップ１）原料ガスの供給、（ステップ２）シリコン基板上への原料ガスの吸着、（ステップ３）真空パージによる余剰原料ガスの排出、（ステップ４）酸化ガスの供給、（ステップ５）酸化ガスによる原料ガスの酸化、（ステップ６）真空パージによる余剰酸化ガスの排出、の６ステップからなる１サイクルの処理を複数回繰り返して成膜が行なわれる。１サイクルにおけるＭＬＤプロセス条件の一例として、高周波パワーを１００Ｗとした状態で、原料ガスとして温度を２５℃、圧力を４００Ｐａとしたモノアミノシラン（ＳｉＨ３ＮＨ２）を２５０ｓｃｃｍから７５０ｓｃｃｍの流量で供給した後、高周波パワーを１００Ｗとした状態で、酸化ガスとして温度を２５℃、圧力を１４０Ｐａとした酸素（Ｏ２）を供給することが挙げられる。ＭＬＤ法は比較的低温で被覆性のよいシリコン酸化膜を形成でき、さらに膜厚を高精度に制御することができる。例えば、１６ｎｍ厚とした犠牲膜４２を形成しようとすれば、ＭＬＲ４１の上面と側面並びにワードマスク膜４と埋込絶縁膜１０の上面には、１６ｎｍ厚のシリコン酸化膜４２が均一に形成される。
【００６４】
次に、エッチバック法によって、ＭＬＲ４１とワードマスク膜４と埋込絶縁膜１０の上面に残留している犠牲膜４２を除去し、ＭＬＲ４１の側面にサイドウォール状の犠牲膜４２を残留させる。以降、このサイドウォール状の犠牲膜４２を、犠牲膜４３と称する。
【００６５】
次に、ＭＬＲ４１と犠牲膜４３を覆うように、新たなＢＡＲＣ４４を塗布する。続いて、エッチバック法によって、ＭＬＲ４１と犠牲膜４３の上面が露出するように、ＢＡＲＣ４４を一部除去し、図６に示す状態とする。このとき、犠牲膜４３の側面はＭＬＲ４１とＢＡＲＣ（第２被覆膜）４４で挟まれている。犠牲膜４３の幅Ｘ２は、犠牲膜４２の膜厚と同じく１６ｎｍである。犠牲膜４３は、一連の帯状にＭＬＲ４１の周囲（４つの側面）を取り囲んでいる。犠牲膜４３の幅Ｘ２が、後に形成されるビットコンタクトの幅を決定する。
【００６６】
次に、ＭＬＲ４１とＢＡＲＣ４４をマスクとして、ドライエッチング法により犠牲膜４３を除去する。続いて、同じくＭＬＲ４１とＢＡＲＣ４４をマスクとして、ドライエッチング法により、犠牲膜４３の下地となっていた活性領域２の上方におけるワードマスク膜４及び犠牲膜３と、埋込ワード線１１の上方における埋込絶縁膜１０と、ＳＴＩ５の上方におけるワードマスク膜４を除去する。これにより、図７に示すように、ビットコンタクト溝４６を形成する。活性領域２では、ビットコンタクト溝４６の底面にシリコン基板１が露出する。
【００６７】
ビットコンタクト溝４６の幅は、犠牲膜４３の幅Ｘ２に依存し、活性領域の中央部の幅Ｘ１よりも狭くすることができる。即ち、ＡｒＦ−Immersion露光機やＥＵＶ露光機など高価な露光機を用いることなく、今後の半導体装置の微細化に対応可能なより幅の狭いビットコンタクト溝を形成することができる。
【００６８】
なお、ビットコンタクト溝４６を形成する際には、上述したように埋込絶縁膜１０の一部も除去される。しかし、埋込絶縁膜１０の底面は、シリコン基板１の表面よりも下方に位置しているので、活性領域２におけるビットコンタクト溝４６の底面がシリコン基板１に一致するようにエッチングを行うならば、埋込ワード線１１の上面が露出することはない。
【００６９】
次に、ビットコンタクト溝４６からシリコン基板１の表面近傍へＮ型不純物（ヒ素等）をイオン注入し、Ｎ型の（高濃度）不純物拡散層１３を形成する。不純物拡散層１３は、トランジスタのソース・ドレイン領域の一方として機能するものであり、その上面はビットコンタクト溝４６の底面に露出している。
【００７０】
次に、アッシング法によって、ワードマスク膜４と埋込絶縁膜１０の上面に残留しているＭＬＲ４１とＢＡＲＣ４４を除去する。ＭＬＲ４１とＢＡＲＣ４４を除去した後に残るビットコンタクト溝４６の下部を、以下では、ビットコンタクト溝４７と称する。
【００７１】
次に、図８に示すように、ビットコンタクト溝４７を埋め、ワードマスク膜４と埋込絶縁膜１０の上面を覆うように、熱ＣＶＤ法により、Ｎ型不純物（リン等）を含有したポリシリコン膜である導電膜１４を形成する。また、導電膜１４の上に、スパッタ法により、タングステンである導電膜１５を形成する。さらに、導電膜１５の上に、プラズマＣＶＤ法により、シリコン窒化膜であるビットマスク膜１６を形成する。そして、フォトリソグラフィ法とドライエッチング法によって、積層した導電膜１４と導電膜１５とビットマスク膜１６をパターニングして、導電膜１４と導電膜１５で構成されたビット線１７を形成する。これにより、ビットコンタクト溝４７の底部で露出していた不純物拡散層１３は、ビット線１７の下層となっている導電膜１４に接続される。また、ビット線１７以外の領域では、ビット線１７を構成しない導電膜１４及び１５が完全に除去されるので、ビットコンタクト溝４７が再び露出する。
【００７２】
なお、本実施の形態では、ビット線１７を導電膜１４と導電膜１５の積層構造としているが、導電膜１５だけの単層としても良い。
【００７３】
ビット線１７は、図２Ａから理解されるように、Ｘ方向へ延在するライン形状のパターンとして形成され、平面視において、埋込ワード線１１と交差する。図２Ａでは、ビット線１７が埋込ワード線１１と直交する直線状に形成されているが、一部を湾曲または屈曲させた形状としてもよい。
【００７４】
以上のようにして、ＳＴＩ５と埋込ワード線１１とビット線１７が完成する。
【００７５】
この後、第１層間絶縁膜１２（図２Ｂ）を形成し、ビット線１７及び露出しているビットコンタクト溝４７を埋め込む。それから、公知の製法によって、容量コンタクトプラグ２５とキャパシタ３０と上部金属配線３５を形成すると、図２Ｂに示したＤＲＡＭ１００が完成する。
【００７６】
以上説明したように、本実施形態に係る半導体装置のシリコン基板１の上面は、シリコン窒化膜であるワードマスク膜４で覆われている。シリコン窒化膜は、フッ酸に対する耐性が高いので、埋込ワード線形成で生じた反応性生物のウェットエッチング時に、膜厚が減少して倒壊することがなく、ビットコンタクト溝を精度よく安定して形成することができる。
【００７７】
また、本実施形態によれば、ビットコンタクト溝４７の開口幅をＭＬＤ法による犠牲膜４２の厚さによって調整することができるので、犠牲膜４２の下地となるＭＬＲ４１の形成位置をビットコンタクト溝の端部に対応させることで、埋込ワード線の間隔が小さくなっても、位置ずれを生じることなくビットコンタクト溝４７を安定して形成することができる。
【００７８】
以上、本発明について実施の形態に即して説明したが、本発明は上記実施の形態に限られず、本発明の趣旨から逸脱しない範囲において種々の変形、変更が可能である。
【符号の説明】
【００７９】
１００    ＤＲＡＭ
１    シリコン基板
２    活性領域
３    犠牲膜
４    ワードマスク膜
５    ＳＴＩ（Shallow Trench Isolation）
６    低濃度不純物拡散層
７    ゲート絶縁膜
８    介在層
９    導電膜
１０    埋込絶縁膜
１１    埋込ワード線
１２    第１層間絶縁膜
１３    不純物拡散層
１４    導電膜
１５    導電膜
１６    ビットマスク膜
１７    ビット線
１８    サイドウォール絶縁膜
１９    第２層間絶縁膜
２０    サイドウォール絶縁膜
２１    不純物拡散層
２２    導電膜
２３    介在層
２４    導電膜
２５    容量コンタクトプラグ
２６    コンタクト分離膜
２７    下部電極
２８    容量絶縁膜
２９    上部電極
３０    キャパシタ
３１    埋込膜
３２    プレート電極
３３    サポート膜
３４    コンタクトプラグ
３５    上部金属配線
３６    保護膜
３７    ストッパー膜
４０    素子分離溝
４１    ＭＬＲ
４２    犠牲膜
４３    犠牲膜
４４    ＢＡＲＣ
４５    ワード溝
４６    ビットコンタクト溝
４７    ビットコンタクト溝
５１    半導体基板
５２    マスク
５３    ワード溝
５４    ゲート酸化膜
５５    メタルワード線
５６    ギャップフィリング膜
５７    フォトレジスト
５８    開口
５９    ＤＯＰＯＳ
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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