(57)【要約】【課題】  占有面積の増加を少なく、十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型のＭＯＳトランジスタを有する半導体装置を提供する。【解決手段】  ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域は、ＥＳＤ保護用トレンチ分離領域の側面および下面に設置されたドレイン領域と同一の導電型の不純物拡散領域によって形成されたドレイン延設領域を介して、ドレイン領域と同一の導電型の不純物拡散領域によって形成されたドレインコンタクト領域と電気的に接続している半導体装置とした。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ＥＳＤ保護用のＮ型ＭＯＳトランジスタを含む複数のＭＯＳ型トランジスタを有し、前記複数のＭＯＳ型トランジスタ間には電気的分離のためにトレンチ分離領域が設置された半導体装置において、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域に接して、前記トレンチ分離領域よりも垂直方向の深さが深いＥＳＤ保護用トレンチ領域が設置され、前記ＥＳＤ保護用トレンチ分離領域の側面および下面に設置された前記ドレイン領域と同一の導電型の不純物拡散領域によって形成されたドレイン延設領域を介して、前記ドレイン領域と同一の導電型の不純物拡散領域によって形成されたドレインコンタクト領域と電気的に接続している半導体装置。
【請求項２】
前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域に接し、側面および下面に
前記ドレイン領域と同一の導電型の不純物拡散領域によって形成されたドレイン延設領域を有する前記ＥＳＤ保護用トレンチ分離領域の底面は、角部が丸められた形状である請求項１記載の半導体装置。
【請求項３】
前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域は、前記ＥＳＤ保護用トレンチ分離領域の側面および下面に設置された前記ドレイン領域と同一の導電型の不純物拡散領域によって形成されたドレイン延設領域を介して前記ドレイン延設領域は前記ドレイン領域と同一の導電型の不純物拡散領域によって形成されたドレインコンタクト領域と電気的に接続しており、かつ、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのソース領域に接して、前記ＥＳＤ保護用トレンチ分離領域が形成され、前記ソース領域に接して配置された前記ＥＳＤ保護用トレンチ領域の側面および下面に設置された前記ソース領域と同一の導電型の不純物拡散領域によって形成されたソース延設領域を介して前記ドレイン領域と同一の導電型の不純物拡散領域によって形成されたソースコンタクト領域と電気的に接続している請求項１記載の半導体装置。
【請求項４】
前記ドレイン延設領域のシート抵抗値は、前記ドレイン領域のシート抵抗値と同一である請求項１記載の半導体装置。
【請求項５】
前記ソース延設領域のシート抵抗値は、前記ソース領域のシート抵抗値と同一である請求項３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部接続端子と内部回路領域との間に前記内部回路領域に形成された内部素子をＥＳＤによる破壊から保護するために形成された、ＥＳＤ保護素子を有する半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳ型トランジスタを有する半導体装置では、外部接続用のＰＡＤからの静電気による内部回路の破壊を防止するためのＥＳＤ保護素子として、Ｎ型ＭＯＳトランジスタのゲート電位をグランド（Ｖｓｓ）に固定してオフ状態として設置する、いわゆるオフトランジスタが知られている。
【０００３】
内部回路素子のＥＳＤ破壊を防止するために、できる限り多くの割合の静電気パルスをオフトランジスタに引き込みつつ内部回路素子には伝播させない、あるいは早く大きな静電気パルスを遅く小さな信号に変化させてから伝えるようにすることが重要になる。
【０００４】
また、オフトランジスタは、他ロジック回路などの内部回路を構成するＭＯＳ型トランジスタと異なり、一時に引き込んだ多量の静電気による電流を流しきる必要があるため、トランジスタの幅は数百ミクロンレベルの大きな値にて設定されることが多い。
このためオフトランジスタの占有面積は大きく、特に小さなＩＣチップではＩＣ全体のコストアップ原因となるという問題点を有していた。
【０００５】
また、オフトランジスタは複数のドレイン領域、ソース領域、ゲート電極を櫛形に組み合わせた形態を取ることが多いが、複数のトランジスタを組み合わせた構造をとることにより、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ全体で均一な動作をさせることは難しく、例えば外部接続端子からの距離が近い部分に電流集中が起こり、本来のＥＳＤ保護機能を十分に発揮できずに破壊してしまうことがあった。
【０００６】
この改善策として、オフトランジスタ全体での均一に電流を流すようにするために特にドレイン領域上のコンタクトホールとゲート電極との距離を大きくとることが有効である。
外部接続端子からの距離に応じて、外部接続端子からの距離が遠いほど小さくして、トランジスタの動作を速める工夫をした例も提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平７−４５８２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、オフトランジスタの占有面積を小さくしようとして、トランジスタの幅を小さくすると、十分な保護機能を果たせなくなってしまい。また改善例では、ドレイン領域における、コンタクトからゲート電極までの距離を調整することにより、局所的にトランジスタ動作速度を調整するものであるが、ドレイン領域の幅の縮小化に伴って所望のコンタクトからゲート電極までの距離を確保できない。一方、十分な保護機能を果たすためには、コンタクトからゲート電極までの距離を長くとる必要があり、オフトランジスタの占める面積が大きくなってしまうという問題点を有していた。
【課題を解決するための手段】
【０００９】
上記問題点を解決するために、本発明は半導体装置を以下のように構成した。
ＥＳＤ保護用のＮ型ＭＯＳトランジスタを含む複数のＭＯＳ型トランジスタを有し、前記複数のＭＯＳ型トランジスタ間には電気的分離のためにトレンチ分離領域が設置された半導体装置において、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域に接して、前記トレンチ分離領域よりも垂直方向の深さが深いＥＳＤ保護用トレンチ領域が設置され、前記ＥＳＤ保護用トレンチ分離領域の側面および下面に設置された前記ドレイン領域と同一の導電型の不純物拡散領域によって形成されたドレイン延設領域を介して、前記ドレイン領域と同一の導電型の不純物拡散領域によって形成されたドレインコンタクト領域と電気的に接続している半導体装置とした。
【００１０】
また、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域に接し、側面および下面に前記ドレイン領域と同一の導電型の不純物拡散領域によって形成されたドレイン延設領域を有する前記ＥＳＤ保護用トレンチ分離領域の底面は、角部が丸められた形状である半導体装置とした。
【００１１】
また、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域は、前記ＥＳＤ保護用トレンチ分離領域の側面および下面に設置された前記ドレイン領域と同一の導電型の不純物拡散領域によって形成されたドレイン延設領域を介して前記ドレイン延設領域は前記ドレイン領域と同一の導電型の不純物拡散領域によって形成されたドレインコンタクト領域と電気的に接続しており、かつ、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのソース領域に接して、前記ＥＳＤ保護用トレンチ分離領域が形成され、前記ソース領域に接して配置された前記ＥＳＤ保護用トレンチ領域の側面および下面に設置された前記ソース領域と同一の導電型の不純物拡散領域によって形成されたソース延設領域を介して前記ドレイン領域と同一の導電型の不純物拡散領域によって形成されたソースコンタクト領域と電気的に接続している半導体装置とした。
【発明の効果】
【００１２】
上記の手段により、占有面積の増加を極力抑えながら、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域あるいはソース領域のコンタクトからゲート電極までの距離を確保することが可能となり、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの局所的な電流集中を防止することができ、十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置を得ることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の半導体装置のＥＳＤ保護用のＮ型ＭＯＳトランジスタの第１の実施例を示す模式的断面図である。
【図２】本発明の半導体装置のＥＳＤ保護用のＮ型ＭＯＳトランジスタの第２の実施例を示す模式的断面図である。
【発明を実施するための形態】
【００１４】
以下では発明を実施するための形態を実施例により図面を用いて説明する。
【実施例１】
【００１５】
図１は、本発明の半導体装置のＥＳＤ保護用のＮ型ＭＯＳトランジスタの第１の実施例を示す模式的断面図である。
第１導電型半導体基板としてのＰ型のシリコン基板１０１上には、一対のＮ型の高濃度不純物領域からなるソース領域２０１とドレイン領域２０２が形成されており、その他の素子との間にはシャロートレンチアイソレーションによるトレンチ分離領域３０１が形成されて絶縁分離されている。
【００１６】
ソース領域２０１とドレイン領域２０２の間のＰ型のシリコン基板１０１によるチャネル領域の上部にはシリコン酸化膜などからなるゲート絶縁膜４０１を介してポリシリコン膜などからなるゲート電極４０２が形成される。ここでドレイン領域２０２に接する領域には、ＥＳＤ保護用トレンチ分離領域３０２が形成されており、ＥＳＤ保護用トレンチ分離領域３０２の垂直方向の深さは、素子分離用のトレンチ分離領域３０１に比べて深く形成されている。
そして、ドレイン領域２０２は、ドレイン領域２０２と同一の導電型の不純物拡散領域によって形成されたＥＳＤ保護用トレンチ分離領域３０２の側面および底面に沿って設置されたドレイン延設領域２０３と接続している。
【００１７】
さらに、ドレイン延設領域２０３は、ドレイン領域２０２とＥＳＤ保護用トレンチ分離領域３０２を挟んで位置しドレイン領域２０２と同一の導電型の不純物拡散領域によって形成されたドレインコンタクト領域２０４と接続しており、ドレインコンタクト領域２０４上には、メタル配線が埋め込まれたコンタクトホール７０１が形成されている。これらの構造により本発明によるＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１が形成されている。
【００１８】
このような構造をとることによって、従来のように平面的にドレイン領域を配置した場合と比べて、小さな占有面積でドレイン領域２０２のゲート電極４０２端から、コンタクトホール７０１までの距離を長くとることが可能になり、電流の局所的な集中を抑え、トランジスタ幅全体で均一に動作するＥＳＤ保護用のＮ型ＭＯＳトランジスタを得ることができる。また、これにより、ＩＣチップ全体の保護トランジスタの占める面積を縮小することができ、コストダウンを図ることが可能となる。
【００１９】
ドレイン領域２０２に接するＥＳＤ保護用トレンチ分離領域３０２の深さを、他の素子分離用のトレンチ分離領域３０１よりも深くすることで、より大きな面積縮小効果が図れ、また、ＥＳＤ保護用トレンチ分離領域３０２の深さは、他の素子分離用トレンチ分離領域３０１と独立して制御、形成することが可能なため、半導体製品の仕様や目的に合わせて、トレンチ分離領域３０１とＥＳＤ保護用トレンチ分離領域３０２の深さを適切に設定することが可能である。
【実施例２】
【００２０】
図２は、本発明の半導体装置のＥＳＤ保護用のＮ型ＭＯＳトランジスタの第２の実施例を示す模式的断面図である。
図１に示した第１の実施例と異なる点は、ドレイン延設領域２０３が形成されているＥＳＤ保護用トレンチ分離領域３０２の底面の角が丸められて、丸められたトレンチ分離領域底面８０１を形成している点である。
【００２１】
外部から順方向の大きな電流が印加された際には、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１のドレイン領域のＮ型と基板のＰ型の接合によるダイオードの順方向電流として印加された電流を逃がす際に、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１の実効的なドレイン領域は、ドレイン領域２０２と、ドレイン延設領域２０３と、ドレインコンタクト領域２０４とをあわせた領域となるが、図２に示したように、ドレイン延設領域２０３が形成されているＥＳＤ保護用トレンチ分離領域３０２の底面の形状が角を丸めた形状としたことにより、Ｐ−Ｎ接合部の角部を丸めることにより、局所的な電流の集中を防止してＰ−Ｎ接合部全体で均一に大電流を逃がすことができる。その他の説明については、図１に示した実施例１と同一の符号を付記することで説明に代える。
【００２２】
実施例１および実施例２においては、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１のドレイン領域２０２側にのみドレイン延設領域２０３を設けることによって、ドレイン領域２０２のゲート電極４０２端から、コンタクトホール７０１までの距離をより長くできる例を示したが、図示しないが必要に応じて、ドレイン領域２０２側のみならずソース領域２０１側にもドレイン領域２０２側と同様に、ソース領域２０１に接してＥＳＤ保護用トレンチ分離領域３０２を形成し、ソース延設領域を、ソース領域２０１に接したＥＳＤ保護用トレンチ分離領域３０２の側面および底面に形成する。そして、ソース領域２０１とＥＳＤ保護用トレンチ分離領域３０２を挟んで位置するように、ソース領域２０１と同一の導電型の不純物拡散領域によって形成されたソースコンタクト領域を設けることで、ソース領域２０１のゲート電極４０２端から、ソース側のコンタクトホール７０１までの距離を長くすることが可能である。
【００２３】
また、ドレイン延設領域２０３は、ドレイン領域２０２と同一の導電型であることはもちろんだが、不純物濃度や厚み、幅などの調整により、ドレイン領域２０２のシート抵抗値とドレイン延設領域２０３のシート抵抗値を同一にしておくと、電流の滞りや偏り、集中などをさらによく防止できるのでよい。
【００２４】
これらの手段によって、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１のバイポーラ動作時に電流を偏りなく均一に大きく流すことができるようになり、外部から大量の電流やパルスが印加された場合にも、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１のトランジスタチャネル幅全体を有効に動作させることができ、効果的に電流を流すことができるようになる。
【００２５】
また、本発明によれば、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１の実効的なドレイン領域はドレイン領域２０２と、ドレイン延設領域２０３と、ドレインコンタクト領域２０４とをあわせた領域であるとみることができる。外部から順方向の大きな電流が印加された際には、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１のドレイン領域のＮ型と基板のＰ型の接合によるダイオードの順方向電流として印加された電流を逃がすことになるが、前述のとおり本発明のＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１の実効的なドレイン領域は、ドレイン領域２０２と、ドレイン延設領域２０３と、ドレインコンタクト領域２０４とをあわせた領域となるため、小さな占有表面積によって大きなＰ−Ｎ接合面積を得ることができるため、大電流を速やかに逃がすことができる。
【００２６】
このように、十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１を有する半導体装置を得ることができる。
なお、実施例１および実施例２では簡便のため、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１は、コンベンショナル構造の場合を示したが、ＤＤＤ構造やオフセットドレイン構造であっても構わない。
以上述べたように、本発明の実施例によれば、十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１を有する半導体装置を小面積で得ることができる。
【符号の説明】
【００２７】
１０１  Ｐ型のシリコン基板
２０１  ソース領域
２０２  ドレイン領域
２０３  ドレイン延設領域
２０４  ドレインコンタクト領域
３０１  トレンチ分離領域
３０２  ＥＳＤ保護用トレンチ分離領域
４０１  ゲート酸化膜
４０２  ゲート電極
６０１  ＥＳＤ保護用のＮ型のＭＯＳトランジスタ
７０１  コンタクトホール
８０１  丸められたトレンチ分離領域底面
【図１】
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【図２】
2013153019.tif 000004