(57)【要約】【課題】  比較的大型のマルチプレクサ方式の表示装置においても電位変動の影響を低減できる技術を提供する。【解決手段】  複数の画素を複数のソースラインＳＬと複数のゲートラインＧＬの交差部に夫々対応させて配置してなる画素アレイＬＣＰを備え、ソースライングループＧ毎に、ｎ本（但し、ｎは３以上の整数）のソースラインＳＬと１本の基幹ソースラインＳＯを備え、同じソースライングループＧに属するソースラインＳＬの夫々がスイッチ素子ＳＷを介して基幹ソースラインＳＯに接続し、選択ソースラインＳＬに対し、基幹ソースラインＳＯを介して駆動電圧を印加する電圧印加処理を実行するソースドライバＤＳＬを備え、ゲートラインＧＬの１つが選択されている１つの連続した選択期間内において、ソースライングループＧ内の全てのソースラインＳＬに対し、少なくとも２回以上電圧印加処理を実行する。【選択図】        図１
2013044839.tif 000002
【特許請求の範囲】
【請求項１】
列方向に延伸する複数のソースラインと、
行方向に延伸する複数のゲートラインと、
複数の画素を前記ソースラインと前記ゲートラインの交差部に夫々対応させて配置してなる画素アレイを備える表示装置であって、
前記ソースラインが、複数のソースライングループにグループ分けされ、
前記ソースライングループ毎に、ｎ本（但し、ｎは３以上の整数）の前記ソースラインと１本の基幹ソースラインを備え、同じ前記ソースライングループに属する前記ソースラインの夫々がスイッチ素子を介して前記基幹ソースラインに接続し、
同じ前記ソースライングループに属する前記ソースラインの内、書き込み対象の前記画素に接続された選択ソースラインに対し、前記基幹ソースラインを介して前記駆動電圧を印加する電圧印加処理を実行するソースドライバを備え、
前記ゲートラインの１つが選択されている１つの連続した選択期間内において、前記ソースライングループ内の全ての前記ソースラインに対し、少なくとも２回以上前記電圧印加処理を実行する駆動処理を実行することを特徴とする表示装置。
【請求項２】
少なくとも２回以上の前記電圧印加処理の実行後、全ての前記スイッチ素子がオフ状態の期間に、前記選択期間を解除することを特徴とする請求項１に記載の表示装置。
【請求項３】
前記駆動処理が、同じ前記ソースライングループ内における選択された前記ソースラインに対する前記電圧印加処理に起因して生じる他の非選択の前記ソースラインの電位変動の大きさに応じて、前記ソースライングループ内における前記各ソースラインの前記電圧印加回数及び電圧印加順を設定することを特徴とする請求項１または２に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ソースライン（データライン）に順次電圧を印加して駆動するマルチプレクサ方式の表示装置、特に、液晶表示装置に関する。
【背景技術】
【０００２】
液晶表示装置、特に、携帯電話機等の比較的小型の液晶表示装置では、ソースドライバと表示パネルの接続ラインのピッチに物理的制限があり、ソースドライバと表示パネルの接続端子数が限られる。このため、接続端子数を増やすことなく高精度の画像を表示するための技術として、ソースラインを複数のソースライングループにグループ分けし、同じソースライングループのソースラインを１本の基幹ソースラインに接続すると共に、当該基幹ソースラインをソースドライバに接続するマルチプレクサ方式の液晶表示装置が利用されている。このマルチプレクサ方式の液晶表示装置では、同じソースライングループに属するソースラインを順次選択して時分割で駆動電圧を印加することで、画像の表示を行う。
【０００３】
ここで、図４は、マルチプレクサ方式の液晶表示装置の一構成例（液晶パネルＬＣＰ及びソースドライバＤＳＬのみ）を示している。
【０００４】
液晶パネルＬＣＰは、図４に示すように、列方向に延伸するソースラインＳＬ１１〜１３、・・・、ＳＬｘ１〜ＳＬｘ３と、行方向に延伸するゲートラインＧＬ１〜ＧＬｙと、ソースラインＳＬｉｋ（ｉ＝１〜ｘ、ｋ＝１〜ｎ、ここではｎ＝３）とゲートラインＧＬｊ（ｊ＝１〜ｙ）の交差部に画素Ｐｉｊｋを対応させて配置してなる画素アレイＬＣＰを備えている。
【０００５】
ソースラインＳＬ１１〜１３、・・・、ＳＬｘ１〜ＳＬｘ３は、ｘ個のソースライングループＧ１〜Ｇｘにグループ分けされている。ソースライングループＧｉは、ここでは、３本のソースラインＳＬｉ１〜ｉ３と、１本の基幹ソースラインＳＯｉを備え、ソースラインＳＬｉ１〜ｉ３は、夫々、スイッチ素子ＳＷｉ１〜ＳＷｉ３を介して基幹ソースラインＳＯｉに接続されている。更に、液晶表示装置は、同じソースライングループＧｉに属するソースラインＳＬｉ１〜ＳＬｉ３の内、書き込み対象の画素Ｐｉｊｋに接続された選択ソースラインＳＬｉｋに対し、基幹ソースラインＳＯｉを介して駆動電圧を印加する電圧印加処理を実行するソースドライバＤＳＬを備えている。
【０００６】
より具体的には、スイッチ素子ＳＷｉｋは、表示パネルＬＣＰと同一基板上に形成されており、ゲート端子がスイッチラインＳＷＬｋに、ソース端子が基幹ソースラインＳＯｉに、ドレイン端子がソースラインＳＬｉｋに夫々接続された薄膜トランジスタで構成されている。また、画素Ｐｉｊｋは、画素電極Ｅと、ドレイン端子が画素電極Ｅに、ソース端子がソースラインＳＬｉｋに、ゲート端子がゲートラインＧＬｊに夫々接続された薄膜トランジスタＴを備えて構成されている。
【０００７】
図４に示す表示装置では、スイッチラインＳＷＬ１〜ＳＷＬ３に順次電圧を印加することにより、スイッチＳＷｉ１、ＳＷｉ２、ＳＷｉ３をこの順に時分割でオン状態にし、ソースラインＳＬｉ１、ＳＬｉ２、ＳＬｉ３に対し時分割で駆動電圧を印加する。これにより、選択されたゲートラインＧＬｊに接続されている画素Ｐｉｊ１、画素Ｐｉｊ２、画素Ｐｉｊ３に、ソースドライバＤＳＬからの駆動電圧が時分割で書き込まれる。
【０００８】
ところで、図４に示すように、複数のソースラインＳＬをグループ化し、時分割でソースライングループＧｉを構成するソースラインＳＬｉ１〜ＳＬｉ３に順次駆動電圧を印加する場合、書き込み終了後における電位変動が問題となっている。
【０００９】
ここで、図５は、ソースライングループＧ１における電位変動の例を示している。尚、図５では、説明のため、画素Ｐ１１１〜１１３に同じ電圧を書き込む場合を示している。
【００１０】
時刻ｔ１では、スイッチラインＳＷＬ１がＨ状態となることにより、スイッチラインＳＷＬ１に接続されるスイッチ素子ＳＷ１１がオン状態になり、ソースラインＳＬ１１と基幹ソースラインＳＯ１が導通状態になる。更に、基幹ソースラインＳＯ１に駆動電圧が印加されることにより、ソースラインＳＬ１１の電位がＨレベルまで上昇し、ソースラインＳＬ１１に対する電圧印加処理が実行される。
【００１１】
時刻ｔ２では、ゲートラインＧＬ１がＬレベルからＨレベルに遷移し、画素Ｐ１１１〜Ｐ１１３の薄膜トランジスタＴがオン状態となる。このとき、ソースラインＳＬ１１のみが基幹ソースラインＳＯ１と導通状態となっていることから、画素Ｐ１１１にソースラインＳＬ１１の電位に応じた電位が書き込まれる。
【００１２】
次に、時刻ｔ３では、スイッチラインＳＷＬ１がＬレベルになり、スイッチラインＳＷ２がＨレベルになることにより、スイッチラインＳＷＬ１に接続されるスイッチ素子ＳＷ１１がオフ状態に、スイッチラインＳＷＬ２に接続されるスイッチ素子ＳＷ１２がオン状態になり、ソースラインＳＬ１２のみが基幹ソースラインＳＯ１と導通状態になる。これにより、ソースラインＳＬ１２の電位が書き込みに必要な電位（Ｈレベル）まで上昇し、ソースラインＳＬ１２に対する電圧印加処理が実行される。更に、画素Ｐ１１２にソースラインＳＬ１２の電位に応じた電位が書き込まれる。
【００１３】
このとき、基幹ソースラインＳＯ１と導通していないソースラインＳＬ１１はハイインピーダンス状態となっており、画素Ｐ１１２に対する電圧印加処理の影響がなければ、時刻ｔ３における電位がそのまま維持されることになる。しかし、実際には、薄膜トランジスタはオフ抵抗が無限大とはならないため、スイッチ素子ＳＷ１１において、基幹ソースラインＳＯ１とソースラインＳＬ１１の電位差に応じたリーク電流が生じ、ソースラインＳＬ１１の電位が低下する。図５に示す例では、ソースラインＳＬ１２に対する電圧印加時において、ソースラインＳＬ１２の電位変動量が大きいことから、基幹ソースラインＳＯ１の電位変動量も比較的大きくなり、ソースラインＳＬ１１の電位低下量が比較的大きくなる。ソースラインＳＬ１１の電位が低下すると、ゲートラインＧＬ１がＨレベルのため、画素Ｐ１１１の薄膜トランジスタＴはオン状態となっており、画素Ｐ１１１に対する書き込み電圧が変動することになることから、表示の不具合が生じる可能性がある。
【００１４】
同一ソースライングループにおける他のソースラインに対する電圧印加の影響を低減するための技術としては、例えば、最初に書き込みを行ったソースラインに対し再度電圧印加を行う技術が開示されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００８−２３３４５４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
特許文献１に記載の液晶表示装置では、３以上のソースラインを備えるソースライングループに対し、書き込み順が１番目及び２番目のソースライン（Ｒ、Ｇ）について、２回の電圧印加処理を行っているが、３番目のソースライン（Ｂ）については１回のみ電圧印加処理を行う構成となっている。これは、特許文献１が携帯電話機等の小型の液晶表示装置を対象としており、２回目以降の書き込みにおいて、３番目のソースライン（Ｂ）については電位変動の影響が少ないからである。
【００１７】
ところで、時分割でソースラインＳＬｉｋを駆動する場合、ソースラインＳＬｉｋに接続される画素Ｐｉ１ｋ〜Ｐｉｙｋに電位を書き込む時間が短くなるため、従来は、モニタ等の比較的大型の液晶表示装置については、マルチプレクサ方式の液晶表示装置は利用されていなかった。しかし、近年、ソースドライバの出力バッファの出力改良等により、ソースラインの充電をより高速化し画素への書き込み時間をより短期間で行うことが可能になり、比較的大型の液晶表示装置においても、マルチプレクサ方式の液晶表示装置が利用されるようになってきている。
【００１８】
しかしながら、比較的大型のマルチプレクサ方式の液晶表示装置では、比較的小型のマルチプレクサ方式の液晶表示装置に比べ、ソースラインの配線容量が大きいことから、電位変動による影響も大きくなり、表示の不具合が生じる可能性があるという問題があった。
【００１９】
本発明は上記の問題に鑑みてなされたものであり、その目的は、比較的大型のマルチプレクサ方式の表示装置について、電位変動の影響を低減できる技術を提供する点にある。
【課題を解決するための手段】
【００２０】
上記目的を達成するための本発明に係る表示装置は、列方向に延伸する複数のソースラインと、行方向に延伸する複数のゲートラインと、複数の画素を前記ソースラインと前記ゲートラインの交差部に夫々対応させて配置してなる画素アレイを備える表示装置であって、前記ソースラインが、複数のソースライングループにグループ分けされ、前記ソースライングループ毎に、ｎ本（但し、ｎは３以上の整数）の前記ソースラインと１本の基幹ソースラインを備え、同じ前記ソースライングループに属する前記ソースラインの夫々がスイッチ素子を介して前記基幹ソースラインに接続し、同じ前記ソースライングループに属する前記ソースラインの内、書き込み対象の前記画素に接続された選択ソースラインに対し、前記基幹ソースラインを介して前記駆動電圧を印加する電圧印加処理を実行するソースドライバを備え、前記ゲートラインの１つが選択されている１つの連続した選択期間内において、前記ソースライングループ内の全ての前記ソースラインに対し、少なくとも２回以上前記電圧印加処理を実行する駆動処理を実行することを特徴とする。
【００２１】
更に好ましくは、上記特徴の表示装置は、少なくとも２回以上の前記電圧印加処理の実行後、全ての前記スイッチ素子がオフ状態の期間に、前記選択期間を解除する。
【００２２】
更に好ましくは、上記特徴の表示装置は、前記駆動処理が、同じ前記ソースライングループ内における選択された前記ソースラインに対する前記電圧印加処理に起因して生じる他の非選択の前記ソースラインの電位変動の大きさに応じて、前記ソースライングループ内における前記各ソースラインの前記電圧印加回数及び電圧印加順を設定する。
【発明の効果】
【００２３】
上記特徴の表示装置によれば、全てのソースラインに対し少なくとも２回以上、駆動電圧を印加することにより、全てのソースラインについて電位変動の影響を抑えることが可能になる。特に、上記特徴の表示装置において、電位変動の影響に応じて、ソースラインに対する電圧印加回数及び電圧印加順を設定することにより、より電位変動の影響を低減して、表示不具合を効果的に防止可能になる。
【図面の簡単な説明】
【００２４】
【図１】本発明に係る表示装置の動作例を示す波形図である。
【図２】本発明に係る表示装置の他の動作例を示す波形図である。
【図３】本発明に係る表示装置の他の構成例を示す概略部分回路図である。
【図４】マルチプレクサ方式の表示装置の一構成例を示す概略部分回路図である。
【図５】従来技術に係るマルチプレクサ方式の表示装置における電位変動の影響を示すタイミングチャートである。
【発明を実施するための形態】
【００２５】
以下、本発明に係る表示装置（以下、適宜「本発明装置」と称する）の実施形態を図面に基づいて説明する。
【００２６】
本発明装置は、図４に示す従来の液晶表示装置と同じ装置構成であり、図４に示すように、列方向に延伸するソースラインＳＬ１１〜１３、・・・、ＳＬｘ１〜ＳＬｘ３と、行方向に延伸するゲートラインＧＬ１〜ＧＬｙと、ソースラインＳＬｉｋ（ｉ＝１〜ｘ、ｋ＝１〜ｎ、ここではｎ＝３）とゲートラインＧＬｊ（ｊ＝１〜ｙ）の交差部に画素Ｐｉｊｋを対応させて配置してなる画素アレイＬＣＰを備えている。
【００２７】
本発明装置は、従来の液晶表示装置と同様に、ソースラインＳＬ１１〜１３、・・・、ＳＬｘ１〜ＳＬｘ３が、ｘ個のソースライングループＧ１〜Ｇｘに分けられている。ソースライングループＧｉは、３本のソースラインＳＬｉ１〜ｉ３と、１本の基幹ソースラインＳＯｉを備え、ソースラインＳＬｉ１〜ｉ３は、夫々、スイッチ素子ＳＷｉ１〜ＳＷｉ３を介して基幹ソースラインＳＯｉに接続されている。更に、本発明装置は、従来の液晶表示装置と同様に、同じソースライングループＧｉに属するソースラインＳＬｉ１〜ＳＬｉ３の内、書き込み対象の画素Ｐｉｊｋに接続された選択ソースラインＳＬｉｋに対し、基幹ソースラインＳＯｉを介して駆動電圧を印加する電圧印加処理を実行するソースドライバＤＳＬを備えている。
【００２８】
スイッチ素子ＳＷｉｋは、表示パネルＬＣＰと同一基板上に形成されており、ゲート端子がスイッチラインＳＷＬｋに、ソース端子が基幹ソースラインＳＯｉに、ドレイン端子がソースラインＳＬｉｋに夫々接続された薄膜トランジスタで構成されている。また、画素Ｐｉｊｋは、画素電極Ｅと、ドレイン端子が画素電極Ｅに、ソース端子がソースラインＳＬｉｋに、ゲート端子がゲートラインＧＬｊに夫々接続された薄膜トランジスタＴを備えて構成されている。
【００２９】
次に、本発明装置の動作について、図１及び図２を基に説明する。
【００３０】
本発明装置は、ゲートラインＧＬ１〜ＧＬｙの１つが選択されている１つの連続した選択期間内において、ソースライングループＧｉ内の全てのソースラインＳＬｉ１〜ＳＬｉ３に対し、少なくとも２回以上電圧印加処理を実行する駆動処理を実行する。
【００３１】
尚、図１及び図２では、ゲートラインＧＬ１が選択される場合におけるソースラインＳＬ１１〜ＳＬ１３の電位について示しており、ソースラインＳＬ１１、ＳＬ１２、ＳＬ１３、ＳＬ１１、ＳＬ１２、ＳＬ１３の順に、各ソースラインＳＬ１１〜ＳＬ１３に２回ずつ電圧印加処理を実行する場合について説明する。
【００３２】
図１では、説明のため、各ソースラインＳＬ１１〜ＳＬ１３は、初期状態がＬレベルであり、最大階調まで書き込む場合について説明する。また、図２は、ソースラインＳＬ１２及びＳＬ１３を最大階調まで、ソースラインＳＬ１１を最小階調（Ｌレベルを維持）する場合について説明する。
【００３３】
先ず、画素Ｐ１１１〜Ｐ１１３を最大階調まで書き込む場合について図１を基に説明する。
【００３４】
図１において、時刻ｔ１では、スイッチラインＳＷＬ１がＨ状態となることにより、スイッチラインＳＷＬ１に接続されるスイッチ素子ＳＷ１１がオン状態になり、ソースラインＳＬ１１と基幹ソースラインＳＯ１が導通状態になる。更に、基幹ソースラインＳＯ１に駆動電圧が印加されることにより、ソースラインＳＬ１１の電位がＨレベルまで上昇する。
【００３５】
時刻ｔ２では、ゲートラインＧＬ１がＬレベルからＨレベルに遷移し、画素Ｐ１１１〜Ｐ１１３の薄膜トランジスタＴがオン状態となる。このとき、ソースラインＳＬ１１のみが基幹ソースラインＳＯ１と導通状態となっていることから、画素Ｐ１１１にソースラインＳＬ１１の電位に応じた電位が書き込まれる。ソースラインＳＬ１２及びＳＬ１３は、何れもハイインピーダンス状態であるが、基幹ソースラインＳＯ１の電位上昇により、極めて小さいが、電位が上昇する。これにより、他の画素Ｐ１１２及びＰ１１３には、当該電位に応じた電位が書き込まれる。
【００３６】
次に、時刻ｔ３では、スイッチラインＳＷＬ１がＬレベルになり、スイッチラインＳＷ２がＨレベルになることにより、スイッチラインＳＷＬ１に接続されるスイッチ素子ＳＷ１１がオフ状態に、スイッチラインＳＷＬ２に接続されるスイッチ素子ＳＷ１２がオン状態になり、ソースラインＳＬ１２のみが基幹ソースラインＳＯ１と導通状態になる。これにより、ソースラインＳＬ１２の電位が書き込みに必要な電位（Ｈレベル）まで上昇し、画素Ｐ１１２にソースラインＳＬ１２の電位に応じた電位が書き込まれる。
【００３７】
このとき、図１に示すように、ソースラインＳＬ１２の電位変動量が大きいことから基幹ソースラインＳＯ１の電位変動量も比較的大きくなり、ソースラインＳＬ１１の電位低下量も比較的大きくなる。このため、画素Ｐ１１１には、当該電位低下の影響を受けたソースラインＳＬ１１の電位に応じた電位が書き込まれる。画素Ｐ１１３は、基幹ソースラインＳＯ１の電位上昇の影響によりソースラインＳＬ１３の電位が極めて小さく上昇し、当該電位に応じた電位が書き込まれる。
【００３８】
引き続き、時刻ｔ４では、スイッチラインＳＷＬ２がＬレベルになり、スイッチラインＳＷ３がＨレベルになることにより、スイッチラインＳＷＬ２に接続されるスイッチ素子ＳＷ１２がオフ状態に、スイッチラインＳＷＬ３に接続されるスイッチ素子ＳＷ１３がオン状態になり、ソースラインＳＬ１３のみが基幹ソースラインＳＯ１と導通状態になる。これにより、ソースラインＳＬ１３の電位が書き込みに必要な電位（Ｈレベル）まで上昇し、画素Ｐ１１３にソースラインＳＬ１３の電位に応じた電位が書き込まれる。
【００３９】
このとき、図１に示すように、ソースラインＳＬ１３の電位変動量が大きいことから基幹ソースラインＳＯ１の電位変動量も比較的大きくなり、ソースラインＳＬ１１及びＳＬ１２の電位低下量も比較的大きくなる。このため、画素Ｐ１１１及びＰ１１２には、当該電位低下の影響を受けたソースラインＳＬ１１及びＳＬ１２の電位に応じた電位が書き込まれる。
【００４０】
引き続き、時刻ｔ５〜ｔ６では、ソースラインＳＬ１１に接続する画素Ｐ１１１に対する２回目の電圧印加処理が実行される。時刻ｔ５において、スイッチラインＳＷＬ３がＬレベルになり、スイッチラインＳＷ１がＨレベルになると、スイッチラインＳＷＬ３に接続されるスイッチ素子ＳＷ１３がオフ状態に、スイッチラインＳＷＬ１に接続されるスイッチ素子ＳＷ１１がオン状態になり、ソースラインＳＬ１１のみが基幹ソースラインＳＯ１と導通状態になる。これにより、ソースラインＳＬ１１の電位が所望の電位（Ｈレベル）まで上昇し、画素Ｐ１１１にソースラインＳＬ１１の電位に応じた電位が書き込まれる。
【００４１】
このとき、図１に示すように、ソースラインＳＬ１１と基幹ソースラインＳＯ１の電位差（ｄ１（ｔ５）に相当）は、初期状態から最大階調にする場合に比べて小さく、基幹ソースラインＳＯ１の電位変動量も比較的小さくなることから、ソースラインＳＬ１２及びＳＬ１３の電位低下量も比較的小さくなる。画素Ｐ１１２及びＰ１１３には、当該電位低下の影響を受けたソースラインＳＬ１２及びＳＬ１３の電位に応じた電位が書き込まれる。
【００４２】
引き続き、時刻ｔ６〜ｔ７では、ソースラインＳＬ１２に接続する画素Ｐ１１２に対する２回目の電圧印加処理が実行される。時刻ｔ６において、スイッチラインＳＷＬ１がＬレベルになり、スイッチラインＳＷ２がＨレベルになると、スイッチラインＳＷＬ１に接続されるスイッチ素子ＳＷ１１がオフ状態に、スイッチラインＳＷＬ２に接続されるスイッチ素子ＳＷ１２がオン状態になり、ソースラインＳＬ１２のみが基幹ソースラインＳＯ１と導通状態になる。これにより、ソースラインＳＬ１２の電位が所望の電位（Ｈレベル）まで上昇し、画素Ｐ１１２にソースラインＳＬ１２の電位に応じた電位が書き込まれる。
【００４３】
このとき、図１に示すように、ソースラインＳＬ１２と基幹ソースラインＳＯ１の電位差は、時刻ｔ５におけるソースラインＳＬ１１と基幹ソースラインＳＯ１の電位差よりも更に小さいことから、基幹ソースラインＳＯ１の電位変動量も極めて小さくなり、ソースラインＳＬ１１及びＳＬ１３の電位低下量も極めて小さくなる。画素Ｐ１１１及びＰ１１３には、当該電位低下の影響を受けたソースラインＳＬ１１及びＳＬ１３の電位に応じた電位が書き込まれる。
【００４４】
引き続き、時刻ｔ７〜ｔ８では、ソースラインＳＬ１３に接続する画素Ｐ１１３に対する２回目の電圧印加処理が実行される。時刻ｔ７において、スイッチラインＳＷＬ２がＬレベルになり、スイッチラインＳＷ３がＨレベルになると、スイッチラインＳＷＬ２に接続されるスイッチ素子ＳＷ１２がオフ状態に、スイッチラインＳＷＬ３に接続されるスイッチ素子ＳＷ１３がオン状態になり、ソースラインＳＬ１３のみが基幹ソースラインＳＯ１と導通状態になる。これにより、ソースラインＳＬ１３の電位が所望の電位（Ｈレベル）まで上昇し、画素Ｐ１１３にソースラインＳＬ１３の電位に応じた電位が書き込まれる。
【００４５】
このとき、図１に示すように、ソースラインＳＬ１３と基幹ソースラインＳＯ１の電位差は、時刻ｔ６におけるソースラインＳＬ１２と基幹ソースラインＳＯ１の電位差よりも更に小さいことから、基幹ソースラインＳＯ１の電位変動量も極めて小さくなり、ソースラインＳＬ１１及びＳＬ１２の電位低下量も極めて小さくなる。画素Ｐ１１１及びＰ１１２には、当該電位低下の影響を受けたソースラインＳＬ１１及びＳＬ１２の電位に応じた電位が書き込まれる。
【００４６】
図１において、全ての電圧印加処理が終了する時刻ｔ８では、ソースラインＳＬ１１〜ＳＬ１３の何れについても電位低下は極めて小さく押えられていることが分かる。電位低下が極めて小さいことから、表示品質への影響は小さくなる。
【００４７】
これに対し、特許文献１に記載した表示装置のように、最初の画素Ｐ１１１及び２番目の画素Ｐ１１２に対する電圧印加処理のみ２回実行する場合は、全ての電圧印加処理が終了したときの状態が、図１の時刻ｔ７の状態となる。ここで、画素Ｐ１１３に接続するソースラインＳＬ１３では、時刻ｔ７における電位と所望電位（Ｈレベル）との電位差ｄ３（ｔ７）は比較的大きく、表示品質に影響する可能性が高い。尚、画素Ｐ１１１に接続するソースラインＳＬ１１及び画素Ｐ１１２に接続するソースラインＳＬ１２については、時刻ｔ７における電位の方が所望の電位に近くなるが、図１に示すように、時刻ｔ７における電位と時刻ｔ８における電位の電位差が極めて小さいことから、表示品質に影響はないと考えられる。
【００４８】
時刻ｔ９では、ゲートラインＧＬ１がＬレベルとなる。尚、ゲートラインＧＬ１をＬレベルとするタイミングは、薄膜トランジスタであるスイッチ素子ＳＷ１１〜ＳＷ１３におけるゲート・ソース間の寄生容量のフィードスルー現象が、画素Ｐ１１１〜Ｐ１１３の書き込み電圧に影響を与えるのを防止するため、全ての電圧印加処理の実行後、ソースラインＳＬｉｋの電圧印加処理にかかる期間の１／２が経過した時刻ｔ９に設定している。
【００４９】
尚、図１では、説明のため、ソースライングループＧ１の場合についてのみ説明したが、ゲートラインＧ１が選択されている期間では、他のソースライングループＧ２〜ＧｘのソースラインＳＬ２１〜ＳＬ２３、・・・、ＳＬｘ１〜ＳＬｘ３に対しても同様の順序で電圧印加処理が実行される。また、ソースライングループＧ１〜Ｇｘにおいて、他のゲートラインＧ２〜Ｇｙが選択されている期間についても同様の順序で電圧印加処理が実行される。
【００５０】
次に、画素Ｐ１１１を最小階調（Ｌレベル）に、画素Ｐ１１２及びＰ１１３を最大階調まで書き込む場合について図２を基に説明する。
【００５１】
図２において、時刻ｔ１では、スイッチラインＳＷＬ１がＨ状態となることにより、スイッチラインＳＷＬ１に接続されるスイッチ素子ＳＷ１１がオン状態になり、ソースラインＳＬ１１と基幹ソースラインＳＯ１が導通状態になる。図２では、ソースラインＳＬ１１には最小階調が書き込まれるため、電位はＬレベルが維持される。
【００５２】
時刻ｔ２では、ゲートラインＧＬ１がＬレベルからＨレベルに遷移し、画素Ｐ１１１〜Ｐ１１３の薄膜トランジスタＴがオン状態となる。このとき、ソースラインＳＬ１１のみが基幹ソースラインＳＯ１と導通状態となっていることから、画素Ｐ１１１にソースラインＳＬ１１の電位に応じた電位が書き込まれる。
【００５３】
次に、時刻ｔ３では、スイッチラインＳＷＬ１がＬレベルになり、スイッチラインＳＷ２がＨレベルになることにより、スイッチラインＳＷＬ１に接続されるスイッチ素子ＳＷ１１がオフ状態に、スイッチラインＳＷＬ２に接続されるスイッチ素子ＳＷ１２がオン状態になり、ソースラインＳＬ１２のみが基幹ソースラインＳＯ１と導通状態になる。これにより、ソースラインＳＬ１２の電位が書き込みに必要な電位（Ｈレベル）まで上昇し、画素Ｐ１１２にソースラインＳＬ１２の電位に応じた電位が書き込まれる。
【００５４】
このとき、図２に示すように、ソースラインＳＬ１１及びＳＬ１３は、何れもハイインピーダンス状態であるが、基幹ソースラインＳＯ１の電位上昇により、極めて小さいが、電位が上昇する。これにより、他の画素Ｐ１１１及びＰ１１３には、当該電位に応じた電位が書き込まれる。
【００５５】
引き続き、時刻ｔ４では、スイッチラインＳＷＬ２がＬレベルになり、スイッチラインＳＷ３がＨレベルになることにより、スイッチラインＳＷＬ２に接続されるスイッチ素子ＳＷ１２がオフ状態に、スイッチラインＳＷＬ３に接続されるスイッチ素子ＳＷ１３がオン状態になり、ソースラインＳＬ１３のみが基幹ソースラインＳＯ１と導通状態になる。これにより、ソースラインＳＬ１３の電位が書き込みに必要な電位（Ｈレベル）まで上昇し、画素Ｐ１１３にソースラインＳＬ１３の電位に応じた電位が書き込まれる。
【００５６】
このとき、図２に示すように、ソースラインＳＬ１３の電位変動量が大きいことから基幹ソースラインＳＯ１の電位変動量も比較的大きくなり、ソースラインＳＬ１２の電位低下量も比較的大きくなる。このため、画素Ｐ１１２には、当該電位低下の影響を受けたソースラインＳＬ１２の電位に応じた電位が書き込まれる。また、ソースラインＳＬ１１は、基幹ソースラインＳＯ１が電位変動するもののＨレベルであることから、極めて小さいが、電位が上昇する。これにより、他の画素Ｐ１１１には、当該電位に応じた電位が書き込まれる。
【００５７】
引き続き、時刻ｔ５〜ｔ６では、ソースラインＳＬ１１に接続する画素Ｐ１１１に対する２回目の電圧印加処理が実行される。時刻ｔ５において、スイッチラインＳＷＬ３がＬレベルになり、スイッチラインＳＷ１がＨレベルになると、スイッチラインＳＷＬ３に接続されるスイッチ素子ＳＷ１３がオフ状態に、スイッチラインＳＷＬ１に接続されるスイッチ素子ＳＷ１１がオン状態になり、ソースラインＳＬ１１のみが基幹ソースラインＳＯ１と導通状態になる。更に、図２では、ソースラインＳＬ１１に接続する画素Ｐ１１１に最小階調を書き込むため、時刻ｔ５において、基幹ソースラインＳＯ１の電位がＬレベルとなり、ソースラインＳＬ１１の電位はＬレベルに維持される。これにより、画素Ｐ１１１には、ソースラインＳＬ１１の電位に応じた電位（最小階調）が書き込まれる。
【００５８】
このとき、図２に示すように、基幹ソースラインＳＯ１の電位がＬレベルとなり、ソースラインＳＬ１２及びＳＬ１３との電位差が大きくなることから、スイッチ素子ＳＷ１２及びＳＷ１３におけるリーク電流も大きくなり、ソースラインＳＬ１２及びＳＬ１３の電位低下量も比較的大きくなる。これにより、画素Ｐ１１２及びＰ１１３には、当該電位低下の影響を受けたソースラインＳＬ１２及びＳＬ１３の電位に応じた電位が書き込まれる。
【００５９】
引き続き、時刻ｔ６〜ｔ７では、ソースラインＳＬ１２に接続する画素Ｐ１１２に対する２回目の電圧印加処理が実行される。時刻ｔ６において、スイッチラインＳＷＬ１がＬレベルになり、スイッチラインＳＷ２がＨレベルになると、スイッチラインＳＷＬ１に接続されるスイッチ素子ＳＷ１１がオフ状態に、スイッチラインＳＷＬ２に接続されるスイッチ素子ＳＷ１２がオン状態になり、ソースラインＳＬ１２のみが基幹ソースラインＳＯ１と導通状態になる。更に、図２では、ソースラインＳＬ１２に接続する画素Ｐ１１２に最大階調を書き込むため、時刻ｔ６において、基幹ソースラインＳＯ１の電位がＬレベルからＨレベルに遷移する。これにより、ソースラインＳＬ１２の電位が所望の電位（Ｈレベル）まで上昇し、画素Ｐ１１２にソースラインＳＬ１２の電位に応じた電位が書き込まれる。
【００６０】
このとき、図２に示すように、基幹ソースラインＳＯ１の電位変動量は大きいが、ソースラインＳＬ１２の電位が、初期状態から最大階調にする場合に比べて高いことから、ソースラインＳＬ１３の電位低下量は比較的小さくなる。従って、画素Ｐ１１３には、当該電位低下の影響を受けたソースラインＳＬ１３の電位に応じた電位が書き込まれる。
【００６１】
引き続き、時刻ｔ７〜ｔ８では、ソースラインＳＬ１３に接続する画素Ｐ１１３に対する２回目の電圧印加処理が実行される。時刻ｔ７において、スイッチラインＳＷＬ２がＬレベルになり、スイッチラインＳＷ３がＨレベルになると、スイッチラインＳＷＬ２に接続されるスイッチ素子ＳＷ１２がオフ状態に、スイッチラインＳＷＬ３に接続されるスイッチ素子ＳＷ１３がオン状態になり、ソースラインＳＬ１３のみが基幹ソースラインＳＯ１と導通状態になる。これにより、ソースラインＳＬ１３の電位が所望の電位（Ｈレベル）まで上昇し、画素Ｐ１１３にソースラインＳＬ１３の電位に応じた電位が書き込まれる。
【００６２】
このとき、図２に示すように、ソースラインＳＬ１３と基幹ソースラインＳＯ１の電位差は、時刻ｔ４におけるソースラインＳＬ１３と基幹ソースラインＳＯ１の電位差よりも小さいことから、基幹ソースラインＳＯ１の電位変動量も小さくなり、ソースラインＳＬ１２の電位低下量は小さくなる。従って、画素Ｐ１１２には、当該電位低下の影響を受けたソースラインＳＬ１２の電位に応じた電位が書き込まれる。また、ソースラインＳＬ１１は、基幹ソースラインＳＯ１との電位差の影響により電位が上昇する。これにより、他の画素Ｐ１１１には、当該電位上昇の影響を受けたソースラインＳＬ１１の電位に応じた電位が書き込まれる。
【００６３】
図２においても、図１と同様に、全ての電圧印加処理が終了する時刻ｔ８では、ソースラインＳＬ１１〜ＳＬ１３の何れについても電位変動は小さく押えられていることが分かる。電位低下が極めて小さいことから、表示品質への影響は小さくなる。
【００６４】
尚、特許文献１に記載した表示装置のように、最初の画素Ｐ１１１及び２番目の画素Ｐ１１２に対する電圧印加処理のみ２回実行する場合は、全ての電圧印加処理が終了したときの状態が、図１の場合と同様に、時刻ｔ７の状態となる。そして、図１の場合と同様に、時刻ｔ７では、画素Ｐ１１３に接続されたソースラインＳＬ３の電位と所望電位との電位差が大きく、表示品質に影響する可能性がある。これに対し、本願発明のように、全てのソースラインＳＬｉ１〜ｉ３について複数回電圧印加処理を実行する場合には、図２に示すように、ソースラインＳＬ１３の電位が所望の電位となっており、表示品質の劣化を効果的に防止できる。尚、画素Ｐ１１１に接続するソースラインＳＬ１１及び画素Ｐ１１２に接続するソースラインＳＬ１２については、図１の場合と同様に、時刻ｔ７における電位の方が所望の電位に近くなるが、図２に示すように、時刻ｔ７における電位と時刻ｔ８における電位の電位差が極めて小さいことから、表示品質に影響はないと考えられる。
【００６５】
〈別実施形態〉
〈１〉上記実施形態では、ソースラインＳＬ１１、ＳＬ１２、ＳＬ１３、ＳＬ１１、ＳＬ１２、ＳＬ１３の順に電圧印加処理を実行する場合について説明したが、これに限るものではない。ソースラインＳＬｉｋ毎に、２回以上の異なる回数の電圧印加処理を実行しても良いし、電圧印加処理の実行順序は、例えば、ソースラインＳＬ１１、ＳＬ１２、Ｌ１１、ＳＬ１３、ＳＳＬ１２、ＳＬ１３等、他の順序であっても良い。
【００６６】
駆動処理において、同じソースライングループＧｉ内における選択されたソースラインＳＬに対する電圧印加処理に起因して生じる他の非選択のソースラインＳＬの電位変動の大きさに応じて、ソースライングループＧｉ内における各ソースラインＳＬの電圧印加回数及び電圧印加順を設定すれば良い。
【００６７】
〈２〉上記実施形態では、１つのソースライングループに属するソースラインが３本の場合について説明したが、１つのソースライングループが４本以上のソースラインを備えていても良い。
【００６８】
〈３〉上記実施形態では、説明のため、ソースライングループＧ１〜Ｇｘにおいて、全てのゲートラインＧ１〜Ｇｙの選択期間において、同じ順序で電圧印加処理が実行されるとしたが、ゲートラインＧｉ毎に、異なる順序で電圧印加処理を実行するように構成しても良い。
【００６９】
〈４〉上記実施形態では、画素アレイＬＣＰにおけるソースラインＳＬのグループ分けについて、隣接する３つのソースライン毎にグループ分けを行う場合について説明したが、これに限るものではない。図３に示すように、例えば、ＲＧＢの３色の画素アレイの場合には、３本おきに、同じ色の画素に接続されるソースラインを３本以上まとめて１つのグループとしても良い。また、４色の画素アレイの場合は（図示せず）、４本おきに、同じ色の画素に接続されるソースラインを３本以上まとめて１つのグループとしても良い。
【符号の説明】
【００７０】
ＬＣＰ    画素アレイ
ＤＳＬ    ソースドライバ
ＧＬｊ    ゲートライン
ＳＬｉｋ  ソースライン
ＳＯｉ    基幹ソースライン
Ｐｉｊｋ  画素
Ｅ        画素電極
Ｔ        薄膜トランジスタ
ＳＷ      スイッチ素子
ＳＷＬ    スイッチライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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