(57)【要約】【課題】  超高速性および群遅延特性に優れた超小型の差動遅延線を実現する。【解決手段】  直列素子としてのインダクタＬｏは一対の差動線路１、３に各々挿入される。交差素子としての交差キャパシタＣｏは、一方の差動線路１にあるインダクタＬｏの入力側と他方の差動線路３にあるインダクタＬｏの出力側間と、一方の差動線路１にあるインダクタＬｏの出力側と他方の差動線路３のインダクタＬｏの入力側間に各々接続される。並列キャパシタＣａは、交差素子としての交差キャパシタＣｏの値よりも小さい値を有し、インダクタＬｏに並列接続される。これらの構成を１区間の対称格子型の差動遅延素子として複数区間縦続接続するとともに、少なくとも１区間以上、梯子型の差動遅延素子を縦続接続させる。【選択図】  図１
2013055513.tif 000002
【特許請求の範囲】
【請求項１】
差動信号を伝送する一対の差動線路と、
それら個々の差動線路に各々挿入された直列素子としてのインダクタと、
一方の前記差動線路にある前記インダクタの入力側と他方の前記差動線路にある前記インダクタの出力側との間、および一方の前記差動線路にある前記インダクタの出力側と他方の前記差動線路にある前記インダクタの入力側との間に各々接続された交差素子としての交差キャパシタと、
前記交差キャパシタの値よりも小さい値を有し、前記インダクタに並列接続された並列キャパシタと、
を具備する対称格子型の差動遅延素子を１区間とし、
この差動遅延素子を複数区間縦続接続した差動遅延線において、
前記差動遅延素子に対し、少なくとも１区間以上、梯子型の差動遅延素子を縦続接続させたことを特徴とする差動遅延線。
【請求項２】
差動信号を伝送する一対の差動線路と、
それら個々の差動線路に各々挿入された直列素子としてのインダクタと、
一方の前記差動線路にある前記インダクタの入力側と他方の前記差動線路にある前記インダクタの出力側との間、および一方の前記差動線路にある前記インダクタの出力側と他方の前記差動線路にある前記インダクタの入力側との間に各々接続された交差素子としての交差キャパシタと、
前記交差キャパシタの値よりも小さい値を有し、一対の前記差動線路における前記インダクタの入力側間および出力側間に梯子型に接続された並列キャパシタと、
を具備し、前記交差キャパシタの値が、前記並列キャパシタを接続しない状態の値よりも接続された当該並列キャパシタの値分小さく設定されてなる対称格子型の差動遅延素子を１区間とし、
この差動遅延素子を複数区間縦続接続した差動遅延線において、
前記差動遅延素子に対し、少なくとも１区間以上、梯子型の差動遅延素子を縦続接続させたことを特徴とする差動遅延線。
【請求項３】
前記差動遅延素子は、少なくとも２種以上の遅延時間の異なる区間である請求項１又は請求項２の差動遅延線。
【請求項４】
前記直列素子としてのインダクタと、前記交差素子としての交差キャパシタとが位置交換されてなる請求項１〜３いずれか１記載の差動遅延線。
【請求項５】
差動信号を伝送する一対の差動線路と、
それら個々の差動線路に各々挿入された直列素子としてのインダクタと、
一方の前記差動線路にある前記インダクタの入力側と他方の前記差動線路にある前記インダクタの出力側との間、および一方の前記差動線路にある前記インダクタの出力側と他方の前記差動線路にある前記インダクタの入力側との間に各々接続された交差素子としての交差キャパシタと、
前記交差キャパシタの値よりも小さい値を有し、一対の前記差動線路間における前記インダクタの入出力側間に梯子型に並列接続された並列キャパシタと、を具備し、
差動信号に対して負結合となる相互誘導を前記インダクタ間に持たせ、前記交差キャパシタの値が、前記並列キャパシタを接続しない状態の値よりも接続された当該並列キャパシタの値分小さく設定され、前記並列キャパシタを、２倍の値を有する２個のキャパシタの直列回路で置換するとともに、２個の前記キャパシタの直列接続点どうしが抵抗で接続されてなる対称格子型のコモンモードフィルタ素子を１区間とし、
このコモンモードフィルタ素子を複数区間縦続接続したコモンモードフィルタにおいて、
前記コモンモードフィルタ素子に対し、前記交差キャパシタを具備しない梯子型のコモンモードフィルタ素子を少なくとも１区間以上縦続接続させたことを特徴とするコモンモードフィルタ。
【請求項６】
隣合う前記コモンモードフィルタ素子の前記並列キャパシタが共通化されてなる請求項５記載のコモンモードフィルタ。
【請求項７】
前記直列素子としてのインダクタと、前記交差素子としての交差キャパシタとが位置交換されてなる請求項５又は６記載のコモンモードフィルタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は差動遅延線およびコモンモードフィルタに係り、特に、優れた群遅延特性を備えた超高速性で超小型の差動遅延線およびこれを応用したコモンモードフィルタの実現に関する。
【背景技術】
【０００２】
高速デジタル化の時代の到来で、差動遅延線およびコモンモードフィルタも、優れた群遅延特性を有し、超高速性および超小型化の双方を具備することが要請されている。
【０００３】
従来、このような用途の差動遅延線としては、例えば集中定数回路による誘導ｍ型の梯子型回路を差動線路上に対で配置する構成が知られている。
【０００４】
この誘導ｍ型の梯子型回路を用いた差動遅延線は、１区間の構成を示す図１３のように、入出力端子１Ａ、２Ａ間の差動線路１および入出力端子１Ｂ、２Ｂ間の差動線路３の双方に、直列素子としての２個のインダクタＬｄを各々直列的に挿入し、各差動線路１、３において直列接続されたインダクタＬｄどうしの接続点の間を、並列素子としての２個の直列接続されたキャパシタＣｄで接続した構成となっている。
【０００５】
図１３においては、誘導ｍ型の梯子型回路がシングルエンド構成のため、キャパシタＣｄの共通電位側どうしが接続され、見かけ上、キャパシタＣｄが２個直列接続された構成となっている。これら２個のキャパシタＣｄを、その値がＣｄ／２の１個のキャパシタに置き換えることも可能である。
【０００６】
この構成においては、各差動線路１、３における直列接続された２個のインダクタＬｄ間に結合係数ｋの相互誘導をもたせると、この結合係数ｋの値によってその回路の群遅延特性が決定される。
【０００７】
このような差動遅延線は、インダクタＬｄの数が多く、インダクタＬｄ間の結合係数ｋが群遅延特性を決めるので、インダクタ主体の構成と考えることができる。
【０００８】
そして、例えば目標通過帯域を１５ＧＨｚとし、１区間の遅延時間を２５ｐｓに選び、結合係数ｋを例えば０．１７６にした場合の群遅延特性は、図１４で示されるように、平坦な部分を有する。すなわち、周波数「０」付近の遅延時間２５ｐｓを相対比率「１」とした基準化群遅延特性は、周波数１０．１９ＧＨｚでピークとなり、２６．７８ｐｓの相対比率「１．０７１」で７．１％の増加となり、１５ＧＨｚまで略平坦な群遅延特性が得られる。差動信号通過特性は図１５で示される。
【０００９】
しかし、差動遅延線を実用化する場合、その殆どが複数区間の構成が必要となり、良好な群遅延特性を与える結合係数ｋの関係が各区間において異なってくる。
【００１０】
例えば、１区間の遅延時間が２５ｐｓで、３区間構成とした群遅延特性を図１６に、差動信号通過特性を図１７に示す。１区間では良好な特性となったｋが０．１７６の場合、１３．３５ＧＨｚにおいて＋８５．７％の非常に大きいピークが発生し、平坦な特性は得られていない。
【００１１】
他方、結合係数ｋを大幅に大きくしてｋを０．３３３にすると、１５．２３ＧＨｚで約＋２３．７％のピークに収まるが、その代わり１１．２８ＧＨｚでは−１０．９％の凹みが生じ、１５ＧＨｚの目標通過帯域全体で平坦な群遅延特性を得ることが困難となる。
【００１２】
その主な理由は、１区間の構成が示す図１５の差動信号通過特性に対し、３区間構成が示す図１７の差動信号通過特性は、遮断周波数１５ＧＨｚ付近で急激に特性変化が生じることがあげられる。
【００１３】
このような複数区間構成で平坦な群遅延特性を得る手法としては、区間毎の結合係数ｋを異なる値にすることで実現可能ではあるが、上述したインダクタ主体の構成において、区間毎の結合係数ｋを変化させ、かつ超小型化を実現することは極めて困難であった。
【００１４】
このような状況の下、本出願人は、図１８に示す対称格子型の回路を発展させたキャパシタ主体の構成を用い、図１９および図２０に示す差動遅延線を国際特許出願ＪＰ２０１０／７３５１７号（特許文献１）で提案した。
【００１５】
図１８に示す対称格子型の回路構成は、入出力端子１Ａ、２Ａ間を結ぶ差動線路１と入出力端子１Ｂ、２Ｂ間を結ぶ差動線路３とからなる１区間の差動線路１、３において、各差動線路１、３中にインダクタＬｏを各々挿入し、一方の差動線路１にあるインダクタＬｏの入力側と他方の差動線路３にあるインダクタＬｏの出力側間に交差キャパシタＣｏを接続し、一方の差動線路１にあるインダクタＬｏの出力側と他方の差動線路３にあるインダクタＬｏの入力側間に交差キャパシタＣｏを接続して構成されている。
【００１６】
この回路構成は、直列素子としての２個のインダクタＬｏおよび交差素子としての２個のキャパシタＣｏからなり、極めてシンプルな構成である。
【００１７】
この回路構成では、１区間の遅延時間を２５ｐｓとしてその群遅延特性を示すと、上述した図１４おける係数ａ１を「０」（ａ１＝０）とした曲線のようになり、その差動信号通過特性が図１５に示すようになる。
【００１８】
この群遅延特性は、図１４から分かるように、周波数「０」付近での遅延時間２５ｐｓを相対比率「１」とした基準化群遅延特性が周波数の増加に伴って急速に減少し、平坦な部分が殆どなく、実際に実用化されることは殆どなかった。
【００１９】
なお、その差動信号通過特性は、図１５に示すように、３０ＧＨｚまで平坦な全域通過型の特性を示す。
【００２０】
この図１８に示す対称格子型を発展させた、キャパシタ主体の特許文献１における第１の構成は、図１９に示すように、各インダクタＬｏに対し、交差キャパシタＣｏの値よりも小さい値を有する並列キャパシタＣａが各々に並列接続され、各差動線路１、３に直列に挿入された１区間の対称格子型の差動遅延線を形成したものである。
【００２１】
この差動遅延線は、上述した図１８の各インダクタＬｏに対してキャパシタＣａを並列接続しただけのシンプルな構成であり、１区間分の遅延時間ｔｏおよび特性インピーダンスＺｏが、次の「数１」および「数２」のように示される。
【００２２】
【数１】
2013055513.tif 000003
【００２３】
【数２】
2013055513.tif 000004
【００２４】
ここで、係数ａ１を定義とすれば次の「数３」のようになる。
【００２５】
【数３】
2013055513.tif 000005
【００２６】
ここで、係数ａ１は並列キャパシタＣａの交差キャパシタＣｏに対する割合であり、その係数ａ１の値によって群遅延特性が決定されることが示される。対称格子型回路と誘導ｍ型梯子型回路との間では、回路網理論に基づき等価変換可能であるから、誘導ｍ型の結合係数ｋと係数ａ１とは、「数４」の関係があることを特許文献１において開示した。
【００２７】
【数４】
2013055513.tif 000006
【００２８】
そして、この係数ａ１の値は、「０」よりも大きく「１」よりも小さい範囲（０＜ａ１＜１）で選択することで、目的に応じた特性を得ることが可能であることも説明した。
【００２９】
すなわち、１区間の遅延時間が２５ｐｓの差動遅延線では、この係数ａ１と群遅延特性との関係が上述した図１４に示される。
【００３０】
係数ａ１が「０」（ａ１＝０）の構成は、並列キャパシタＣａがない構成であり、これは従来の図１８の構成が示す群遅延特性に相当する。図１４は、周波数が「０」付近での遅延時間２５ｐｓを相対比率「１」とする基準化群遅延で表示しており、周波数の増加に伴って急速に遅延時間が減少する。
【００３１】
係数ａ１が「１」（ａ１＝１）の構成は、並列キャパシタＣａが交差キャパシタＣｏと同じ値の場合である。
【００３２】
この構成は、梯子型の定ｋ型と同じ特性の構成となり、周波数が「０」付近での遅延時間２５ｐｓを相対比率「１」とする基準化群遅延は、周波数の増加に対して急速に遅延時間が増加し、１０．４１ＧＨｚでピークの３２．２９ｐｓ、その相対比率「１．３７」となって+３７％も増加する。さらに、その周波数を過ぎると、急速に遅延時間が減少に転じ、平坦な部分が殆どない。
【００３３】
係数ａ１が「０．７」（ａ１＝０．７）の構成は、その中間の値の場合であり、図１３に示す梯子型の誘導ｍ型の差動遅延線において、ｋ＝０．１７６の場合と一致する群遅延特性となる。
【００３４】
このように、係数ａ１の値を「０」から「１」まで変化させると、群遅延特性は右下がりの傾斜から次第に持ち上がり、「０．７」を経過して「１」の特性まで変化する。
【００３５】
上述した図１５は、係数ａ１と差動信号通過特性の関係を、同じ１区間の遅延時間が２５ｐｓの場合で示したものである。
【００３６】
係数ａ１が「０」（ａ１＝０）の構成では、差動信号通過特性が平坦でグラフの上端枠と一致しており、係数ａ１が「１」（ａ１＝１）の構成では最も減衰域の傾斜が大きくなり、係数ａ１が「０．７」（ａ１＝０．７）の構成ではその中間となって「０」と「１」の中間の傾斜となっている。
【００３７】
そして、差動遅延線においては平坦な群遅延特性が望ましいとされるので、例えば係数ａ１が「０」（ａ１＝０）に近い特性の遅延線と係数ａ１が「１」（ａ１＝１）に近い特性の遅延線とを縦続接続すれば、１Ｇ〜１５ＧＨｚの周波数範囲で、群遅延時間が増加する特性と群遅延時間が減少する特性とを補償してより平坦に近い群遅延特性が得られる。
【００３８】
そのため、係数ａ１は「０」より大きく「１」より小さい全範囲（０＜ａ１＜１）で使用可能な値が好ましい。
【００３９】
この図１９に示す特許文献１に係る第１の構成は、キャパシタの数が多く、キャパシタにより群遅延特性が決定されるので、キャパシタ主体の回路と考えることができる。
【００４０】
そのため、この第１の構成は、図１３に示すインダクタ主体の回路とは異なり、インダクタ数が少なくなってインダクタ間の相互誘導の影響を小さく抑えることが容易で、構成部品を近接配置することが可能である。
【００４１】
さらに、区間毎に係数ａ１の値を変化させる場合、全てのインダクタは同じで、「数３」で示すように、並列キャパシタＣａの値を変えることで実現できるので、実現が容易である。
【００４２】
従って、特許文献１に係る第１の構成は、設計と配置の自由度が高くなり、集積化に好適し、超小型化が可能である。
【００４３】
図２０に示す構成は、特許文献１に係る差動遅延線の第２の構成を１区間分で示す回路図である。
【００４４】
この第２の構成は、図１９に示した第１の構成に対し、並列キャパシタＣａが接続されず、差動線路１、３のインダクタＬｏの互いの入力側間、すなわち入力端子１Ａ、１Ｂ間に並列素子としての並列キャパシタＣａが並列挿入され、差動線路１、３のインダクタＬｏの互いの出力側間、すなわち出力端子２Ａ、２Ｂ間に並列素子としての並列キャパシタＣａが並列挿入されている。
【００４５】
しかも、並列キャパシタＣａは、交差キャパシタＣｏの値よりも小さい値を有している。
【００４６】
この構成を考察する場合、交差キャパシタＣｏは、図１８又は図１９のものと値が異なるので、符号を「Ｃｏ」から「Ｃｔ」に変更する必要があり、交差キャパシタＣｔの値は次の「数５」で示される。
【００４７】
【数５】
2013055513.tif 000007
【００４８】
この関係は、交差キャパシタＣｔと並列キャパシタＣａを加えたものが、交差キャパシタＣｏとなることを説明している。
【００４９】
すなわち、特許文献１に係る第２の構成は、交差キャパシタＣｔの値が、並列キャパシタＣａを接続しない状態の値よりも、接続された並列キャパシタＣａの値分だけ小さく設定される点も特徴としている。
【００５０】
この第２の構成においても、同じ「数３」の係数ａ１によって群遅延特性および差動信号通過特性が決定され、係数ａ１および群遅延特性の関係が図１４で、係数ａ１および差動信号通過特性の関係が図１５で示される。
【００５１】
この第２の構成も、係数ａ１の値は「０」よりも大きく「１」よりも小さい範囲で選択することで、目的に応じた群遅延特性および通過特性を得ることが可能である。
【００５２】
この場合も、係数ａ１は「数３」で与えられ、係数ａ１と等価変換された誘導ｍ型の梯子型回路における結合係数ｋとの間には「数４」の関係がある。
【００５３】
この第２の構成でも、第１の構成と同様に、キャパシタ主体の回路と考えることができ、群遅延特性がキャパシタＣａのキャパシタＣｏに対する割合で決定されるので、上述した図１３に示すインダクタ主体の回路構成とは異なり、相互誘導に影響され難い。
【００５４】
従って、設計と部品配置の自由度が高いうえ、集積化に好適し、超小型化が容易である。
【００５５】
このように、特許文献１による複数区間構成の差動遅延線の場合、区間毎のａ１をいろいろ組合せることにより、群遅延特性の良好な構成が得ることが可能である。
【００５６】
さらに、本出願人は、特開２０１１−１１９４９２公報（特許文献２）において、定ｋ型を含む梯子型回路のコモンモードフィルタを提案した。
【００５７】
このコモンモードフィルタは、図示はしないが、受動直列素子にインダクタを、受動並列素子にキャパシタを配置した１区間分の集中定数差動遅延線であって、上記キャパシタが、当該キャパシタと等価にして値の等しい２個の直列接続されたキャパシタからなり、少なくとも１区間以上の区間構成で上記差動線路中に梯子型に直列配置された集中定数差動遅延線と、直列接続された上記キャパシタどうしの接続点間に接続されたコモンモードノイズ減衰用の抵抗とを具備して構成し、超高速差動信号を通過させる一方、望ましくないコモンモードノイズを遮断・吸収し、入力端子部におけるコモンモードノイズのピーク電圧を低減して電磁障害も引き起こし難くしたものである。
【先行技術文献】
【特許文献】
【００５８】
【特許文献１】国際特許出願ＪＰ２０１０／７３５１７号
【特許文献２】特開２０１１−１１９４９２公報
【発明の概要】
【発明が解決しようとする課題】
【００５９】
しかしながら、上述した特許文献１に示した差動遅延線は、実用化に当たって複数区間構成とする必要があり、しかも区間毎に係数ａ１をいろいろ組合せることから回路構成を複雑化させる可能性があり、その単純化が望まれる。
【００６０】
発明者は種々の検討を行った結果、係数ａ１の組合せの中に係数ａ１が「１」の組合せを加えることができれば、回路構成が単純化できることに着目した。何故なら、係数ａ１が「１」の構成は定ｋ型構成であり、交差キャパシタＣｏを必要としないからである。
【００６１】
さらに、定ｋ型は回路網理論上、梯子型構成の中の限定された構成例であり、交差キャパシタＣｏを必要としない梯子型を構成する場合には、誘導ｍ型や全域通過型等の定ｋ型以外の構成も多く用いられる。これらの構成においても、係数ａ１が「１」の場合から一般的な梯子型回路に発展できることは明らかである。
【００６２】
さらにまた、上述したコモンモードフィルタについても同様のことがいえる。
【００６３】
本発明はそのような課題を解決するためになされたのもので、群遅延特性に優れ、超高速性および超小型の差動遅延線およびコモンモードフィルタの実現を目的としている。
【課題を解決するための手段】
【００６４】
そのような課題を解決するために本発明の請求項１に係る差動遅延線は、差動信号を伝送する一対の差動線路と、それら個々の差動線路に各々挿入された直列素子としてのインダクタと、一方の差動線路にあるインダクタの入力側と他方の差動線路にあるインダクタの出力側との間、および一方の差動線路にあるインダクタの出力側と他方の差動線路にあるインダクタの入力側との間に各々接続された交差素子としての交差キャパシタと、この交差キャパシタの値よりも小さい値を有し、そのインダクタに並列接続された並列キャパシタを具備する対称格子型の差動遅延素子を１区間とし、これらを複数区間縦続接続した構成において、それら差動遅延素子に対し、少なくとも１区間以上、梯子型の差動遅延素子を縦続接続させている。
【００６５】
本発明の請求項２に係る差動遅延線は、差動信号を伝送する一対の差動線路と、それら個々の差動線路に各々挿入された直列素子としてのインダクタと、一方の差動線路にあるインダクタの入力側と他方の差動線路にあるインダクタの出力側との間、および一方の差動線路にあるインダクタの出力側と他方の差動線路にあるインダクタの入力側との間に各々接続された交差素子としての交差キャパシタと、この交差キャパシタの値よりも小さい値を有し、一対のそれら差動線路におけるインダクタの入力側間および出力側間に梯子型に接続された並列キャパシタとを具備し、その交差キャパシタの値が、並列キャパシタを接続しない状態の値よりも接続された当該並列キャパシタの値分小さく設定されてなる対称格子型の差動遅延素子を１区間とし、これらを複数区間縦続接続した構成において、それら差動遅延素子に対し、少なくとも１区間以上、梯子型の差動遅延素子を縦続接続させている。
【００６６】
本発明の請求項３に係る差動遅延線は、それら差動遅延素子が複数区間のうち少なくとも２種以上の遅延時間の異なる区間となっている。
【００６７】
本発明の請求項４に係る差動遅延線は、その直列素子としてのインダクタと、その交差素子としての交差キャパシタとが位置交換されてなる構成である。
【００６８】
本発明の請求項５に係るコモンモードフィルタは、差動信号を伝送する一対の差動線路と、それら個々の差動線路に各々挿入された直列素子としてのインダクタと、一方の差動線路にあるインダクタの入力側と他方の差動線路にあるインダクタの出力側との間、および一方の差動線路にあるインダクタの出力側と他方の差動線路にあるインダクタの入力側との間に各々接続された交差素子としての交差キャパシタと、その交差キャパシタの値よりも小さい値を有し一対の差動線路間におけるインダクタの入出力側間に梯子型に並列接続された並列キャパシタと、を具備している。
【００６９】
しかも、差動信号に対して負結合となる相互誘導をインダクタ間に持たせ、その交差キャパシタの値が、並列キャパシタを接続しない状態の値よりも接続された当該並列キャパシタの値分小さく設定され、その並列キャパシタを、２倍の値を有する２個のキャパシタの直列回路で置換するとともに、２個のキャパシタの直列接続点どうしが抵抗接続されてなる１区間の対称格子型のコモンモードフィルタ素子を複数区間縦続接続した構成において、それらコモンモードフィルタ素子に対し、上記交差キャパシタを具備しない梯子型のコモンモードフィルタ素子を少なくとも１区間以上縦続継続させて構成されている。
【００７０】
本発明の請求項６に係るコモンモードフィルタは、隣合うそれらコモンモードフィルタ素子の並列キャパシタが共通化されている。
【００７１】
本発明の請求項７に係るコモンモードフィルタは、その直列素子としてのインダクタと、その交差素子としての交差キャパシタとが位置交換されてなる構成である。
【発明の効果】
【００７２】
このような本発明の請求項１に係る差動遅延線では、複数区間構成の差動遅延素子の全区間のインダクタを同じ構造のままで、区間毎に係数ａ１の値を調整できるとともに、１区間以上の梯子型区間を縦続接続させるので、回路構成がシンプルとなるうえ、良好な群遅延特性、超高速性および超小型化を容易に実現できる。
【００７３】
本発明の請求項２に係る差動遅延線では、複数区間構成の差動遅延素子の全区間のインダクタを同じ構造のままで、区間毎に係数ａ１の値を調整できるとともに、１区間以上の梯子型区間を縦続接続させるうえ、隣接区間で配置される並列キャパシタを加算合体できるので、回路構成が一層シンプルとなり、良好な群遅延特性、超高速性および超小型化を容易に実現できる。
【００７４】
本発明の請求項３に係る差動遅延線では、上記請求項１および請求項２の差動遅延線において、２種以上の遅延時間の異なる区間から構成されるので、一層平坦な群遅延特性を実現できる。
【００７５】
本発明の請求項４に係る差動遅延線は、上記直列素子としてのインダクタと上記交差素子としての交差キャパシタとを位置交換してなるので、上記インダクタおよび交差キャパシタの部品配置の自由度が高まり、一層の小型化も可能である。
【００７６】
本発明の請求項５に係るコモンモードフィルタでは、本発明の請求項２および３の差動遅延素子の回路定数を保ったままコモンモードフィルタを形成可能であるので、良好な群遅延特性を保ったまま、コモンモードノイズ除去特性にも優れた特性を実現できる。
【００７７】
本発明の請求項６に係るコモンモードフィルタでは、隣合う区間のコモンモードフィルタ素子の接続点にある並列キャパシタを共通一体化してなるので、良好な群遅延特性を保ったまま良好なコモンモードノイズ除去特性を保って、回路構成素子数を減少できるので、一層の構成の単純化と小型化を実現できる。
【００７８】
本発明の請求項７に係るコモンモードフィルタは、上記直列素子としてのインダクタと上記交差素子としての交差キャパシタとを位置交換してなるので、上記インダクタおよび上記交差キャパシタの部品配置の自由度が高まり、一層の小型化も可能である。
【図面の簡単な説明】
【００７９】
【図１】本発明の差動遅延線に係る第１の構成を示す回路図である。
【図２】図１の差動遅延線が示す群遅延特性図である。
【図３】図１の差動遅延線が示す差動信号通過特性図である。
【図４】本発明の差動遅延線に係る第２および第３の構成を示す回路図である。
【図５】本発明の差動遅延線に係る第３の構成が示す群遅延特性図である。
【図６】本発明の差動遅延線に係る第３の構成が示す差動信号通過特性図である。
【図７】本発明の参考となるコモンモードフィルタを説明する回路図である。
【図８】本発明の参考となるコモンモードフィルタを説明する回路図である。
【図９】本発明のコモンモードフィルタに係る第１の構成を説明する回路図である。
【図１０】図９に示すコモンモードフィルタの特性図である。
【図１１】図１２に示すコモンモードフィルタの特性図である。
【図１２】本発明のコモンモードフィルタに係る第２の構成を説明する回路図である。
【図１３】従来の差動遅延線の一例を示す１区間の回路図である。
【図１４】特許文献１に係る１区間の差動遅延線が示す群遅延特性図である。
【図１５】特許文献１に係る１区間の差動遅延線が示す差動信号通過特性図である。
【図１６】従来の差動遅延線の一例を示す３区間の群遅延特性図である。
【図１７】従来の差動遅延線の一例を示す３区間の差動信号通過特性図である。
【図１８】従来の差動遅延線の一例を示す回路図である。
【図１９】特許文献１に係る第１の構成の差動遅延線の回路図である。
【図２０】特許文献１に係る第２の構成の差動遅延線の回路図である。
【発明を実施するための形態】
【００８０】
以下、本発明に係る差動遅延線およびコモンモードフィルタの実施の形態を、図面を参照して説明する。なお、従来構成と共通する部分には同一の符号を付す。
【００８１】
まず、本発明に係る差動遅延線について説明する。
【００８２】
図１は本発明の差動遅延線に係る第１の構成を示す回路図であり、３区間構成で示している。
【００８３】
図１において、入力端子１Ａおよび出力端子２Ａ間を結ぶ一方の差動線路１と、入力端子１Ｂおよび出力端子２Ｂ間を結ぶ他方の差動線路３とから、差動信号を伝送する一対の差動線路１、３が形成されている。
【００８４】
１区間目と２区間目の回路は、上述した特許文献１の第１の構成である図１９の回路に相当するもので、対称格子型の遅延素子ｄｌ１、ｄｌ２である。
【００８５】
１区間目の対称格子型の遅延素子ｄｌ１において、一方の差動線路１にあるインダクタＬｏ１の入力側と他方の差動線路３にあるインダクタＬｏ１の出力側との間には、交差キャパシタＣｏ１が接続され、一方の差動線路１にあるインダクタＬｏ１の出力側と他方の差動線路３にあるインダクタＬｏ１の入力側との間には、別の交差キャパシタＣｏ１が接続されている。
【００８６】
インダクタＬｏ１は１区間目の直列素子として、各交差キャパシタＣｏ１は１区間目の交差素子として機能している。各インダクタＬｏ１には、交差キャパシタＣｏ１の値よりも小さい値を有する並列キャパシタＣａ１が各々に並列接続されている。
【００８７】
２区間目の対称格子型の遅延素子ｄｌ２も１区間目と同様な回路構成であり、直列素子としてのインダクタＬｏ２、各交差キャパシタＣｏ２および並列キャパシタＣａ２で構成される。
【００８８】
３区間目は、１区間目又は２区間目と異なり梯子型の構成となっており、２区間目に続いて１区間分の梯子型の差動遅延素子ｄｌ３が縦続接続されている。
【００８９】
すなわち、一方の差動線路１には３区間目のインダクタＬｏ３が、他方の差動線路３には３区間目のインダクタＬｏ３が各々直列挿入されるとともに、両インダクタＬｏ３、Ｌｏ３の入力側どうしと出力側どうしに並列キャパシタＣｏ３が挿入接続されている。
【００９０】
そして、各区間の遅延時間を全て等しくするとともに、各区間のインダクタＬｏ１〜Ｌｏ３の値を全て等しくして構成されている。
【００９１】
この図１の構成において、各区間とも遅延時間が２５ｐｓで、１区間目のａ１が「０．３」、２区間目のａ１が「０．４」、３区間目は梯子型であるが、ａ１が「１」の定ｋ型に回路定数を定めた場合、図２の群遅延特性および図３の差動信号通過特性が得られる。
【００９２】
図２の群遅延特性は、周波数「０」付近の遅延時間７５ｐｓを相対比率「１」とした基準化群遅延で表示しており、周波数５．１８ＧＨｚで−１．３７％、８．７２ＧＨｚで＋１．０７％、１１．５３ＧＨｚで−２．４％、１４．５８ＧＨｚで＋９．８１％の変動がある。群遅延特性の変動は、目標通過帯域１５ＧＨｚ以内で１０％以内の平坦になっている。
【００９３】
図３の差動信号通過特性では、周波数１５ＧＨｚでの減衰が−４．９６ｄＢであり、目標遮断周波数１５ＧＨｚ付近ではやや丸まった特性となっているが、このような差動信号通過特性によって平坦な群遅延特性が得られている。
【００９４】
図１に示す第１の構成は、各区間の遅延時間が全て２５ｐｓであり、インダクタＬｏ１〜Ｌｏ３が全て同じインダクタンスであるから、インダクタの作成が容易である。
【００９５】
そして、３区間目の梯子型における定ｋ型の遅延素子ｄｌ３ではキャパシタＣｏ３の数が僅か２個であるので、全体のキャパシタの数が少なく、一層回路構成が単純化でき、集積化に好適し、超小型化、高性能化が可能である。
【００９６】
図１の３区間構成の場合、梯子型区間を縦続接続させるのは１区間が適当であるが、本発明の差動遅延線において区間数がより多くなれば、梯子型区間を縦続接続させる数を増加させることが可能である。
【００９７】
すなわち、第１の構成において、複数縦続接続された対称格子型の遅延素子ｌ１、ｄｌ２に対し、１区間以上の梯子型の差動遅延素子ｄｌ３を縦続接続させることが可能となる。
【００９８】
図４は本発明の差動遅延線に係る第２の構成を示す回路図であり、同じく３区間構成で示している。
【００９９】
図４において、１区間目および２区間目の対称格子型の遅延素子ｌ１、ｄｌ２は、第１の構成において並列キャパシタＣａ１、Ｃａ２を接続させない構成である。
【０１００】
しかも、交差キャパシタＣｔ１の値よりも小さい値を有し、一対の差動線路１、３におけるインダクタＬｏ１、Ｌｏ２の入力側間および出力側間に梯子型に接続された並列キャパシタＣａ１、Ｃｐ２を具備している。
【０１０１】
それら交差キャパシタＣｔ１、Ｃｔ２の値が、並列キャパシタＣａ１、Ｃｐ２を接続しない状態の値よりも接続された当該並列キャパシタＣａ１、Ｃｐ２の値分小さく設定されており、上述した特許文献１の第２の構成である図２０の回路に相当する。
【０１０２】
また、３区間目の梯子型の遅延素子ｄｌ３は、図１に示した第１の構成と同じ定ｋ型の区間構成となっており、２区間目の対称格子型の遅延素子ｄｌ２に縦続接続されている。
【０１０３】
そして、各区間の遅延時間が全て等しく、各区間のインダクタＬｏ１〜Ｌｏ３の値が全て等しくなっている。
【０１０４】
この第２の構成の特徴は、１区間目と２区間目の接続箇所および２区間目と２区間目の接続箇所において、各区間の並列キャパシタが並列接続されてその値が加算されるとともに、その数を減少させることが可能な点である。
【０１０５】
そして、この第２の構成は、図１に示した第１の構成に対し、１区間目と２区間目のインダクタＬｏ１とＬｏ２の間に並列キャパシタＣａ１とＣａ２が接続されない。その代わりに、図４の並列キャパシタＣｐ２は図１の並列キャパシタＣａ１とＣａ２を並列接続して加算した値であり、並列キャパシタＣｐ３は図１の並列キャパシタＣａ２とＣｏ３を並列接続して加算した値となる。
【０１０６】
図４の交差キャパシタＣｔ１は図１のキャパシタＣｏ１からＣａ１を減算した値であり、図４の交差キャパシタＣｔ２は図１のキャパシタＣｏ２からＣａ２を減算した値である。
【０１０７】
図４の回路全体のキャパシタの数は８個であり、図１の回路全体のキャパシタの数１０個より更に少なくすることが可能となる。
【０１０８】
そして、図４に示す構成も、各区間の遅延時間を２５ｐｓ、１区間目のａ１を「０．３」、２区間目のａ１を「０．４」、３区間目は定ｋ型でａ１を「１」とすると、その群遅延特性は図２のようになり、その差動信号通過特性は図３のようになる。回路網理論により、図１と図４の回路は等価である。
【０１０９】
この図４に示す第２の構成は、３区間の全てがそれぞれ遅延時間が２５ｐｓであり、インダクタＬｏ１〜Ｌｏ３は全てが同じインダクタンスであるから、インダクタの作成が容易である。更に、回路全体のキャパシタの数が８個と少なくなり、平坦な群遅延特性を確保しつつ、一層回路構成が単純化でき、集積化に好適し、超小型化、高性能化が可能である。
【０１１０】
図４の３区間構成の場合も、梯子型区間を縦続接続させるのは１区間が適当であるが、区間数がより多くなれば、梯子型区間を縦続接続させる数を増加させることが可能となる。
【０１１１】
すなわち、第２の構成においても、複数縦続接続された対称格子型の遅延素子でｌ１、ｄｌ２に対し、１区間以上、梯子型の差動遅延素子ｄｌ３を混在させることが可能となる。
【０１１２】
本発明の差動遅延線に係る第３の構成は、本発明の第１および第２の構成を応用したものであり、少なくとも２種以上の遅延時間の異なる遅延素子ｄｌ１〜ｄｌ３で構成されることを特徴としている。それぞれ回路図は図１又は図４の両方に適用できるが、ここでは本発明の第２の構成に適用して例で説明する。すなわち、３区間構成の場合では回路図が図４と全く同様となるので、図４を参照すればよい。
【０１１３】
図５は本発明の第３の構成の例における群遅延特性であり、図６はその差動信号通過特性である。
【０１１４】
本発明の第１および第２の構成の説明では、３区間について全ての区間の遅延時間は同じ２５ｐｓとした。
【０１１５】
図４において、１区間目のａ１が「０．３」、２区間目のａ２が「０．４」、３区間目のａ３が「１．０」であり、１区間目と２区間目の遅延時間も２５ｐｓである。
【０１１６】
しかし、３区間目の遅延時間を２７ｐｓとすることで、遅延時間が２５ｐｓの区間と２７ｐｓの区間の２種の異なる遅延時間を有する構成となる。
【０１１７】
図５の群遅延特性は周波数「０」付近の遅延時間７７ｐｓを相対比率「１」とした基準化群遅延で表示してある。
【０１１８】
さらに詳しく説明すると、周波数４．２ＧＨｚでは−０．５７％凹み、周波数８．４７ＧＨｚでは＋３．４９％の小さいピークが生じ、周波数１１．６６ＧＨｚでは−２．６７％の２つ目の凹みが生じ、周波数１４．１５ＧＨｚでは４．３１％の２つ目のピークが生じる。
【０１１９】
このように、目標通過帯域の１５ＧＨｚの範囲において、群遅延特性の変動は５％以内の極めて平坦な特性が得られる。
【０１２０】
図６の差動信号通過特性では、１５ＧＨｚの減衰は−６．８６ｄＢとなり、目標遮断周波数１５ＧＨｚ付近では一層丸まった特性となっているが、これは遅延平坦特性を実現する場合の通過特性の特徴である。
【０１２１】
図４で示した本発明の第３の構成においては、インダクタＬｏ１、Ｌｏ２に対し、Ｌｏ３はインダクタンスを３．９％大きくする必要があるが、設計上においては極めて容易に解決できるもので、むしろこれにより得られる良好な群遅延特性の効果の方が大きい。
【０１２２】
なお、上述した特許文献１で示したように、１区間の差動遅延素子ｄｌ１〜ｄｌ３を構成する差動線路１と差動線路３のインダクタ間に、差動信号に対して正となる極性の結合係数ｋｓの相互誘導を持たせることにより、相互誘導がない場合に必要なインダクタンスＬｏよりも小さい値のＬｓとすることが可能で、そのＬｓの値は次の「数６」で示される。
【０１２３】
【数６】
2013055513.tif 000008
【０１２４】
そして、本発明に係る第１〜第３の差動遅延線の場合、縦続接続させる梯子型の差動遅延素子ｄｌ３の区間を含めて、全てのインダクタを同様な構成で実現できる利点を述べた。
【０１２５】
１区間を構成するインダクタ間に正の相互誘導を持たせる場合、縦続接続させる梯子型の差動遅延素子ｄｌ３を含めて、全ての区間で結合を持たせれば、構成するインダクタ全てを同様な構成とすることが可能で、小型化と高性能化を容易に実現できる。
【０１２６】
ところで、格子型回路においては直列素子と交差素子を互いに位置交換しても等価であるので、上述した本発明に係る第１〜第３の差動遅延線にあって、直列素子としてのインダクタと交差素子としての交差キャパシタの位置を交互に入れ替えて交換しても等価である。このような構成では、位置交換により部品配置の自由度が増すので、一層の小型化が可能となる。
【０１２７】
次に本発明に係るコモンモードフィルタについて説明する。
【０１２８】
まず、本発明に係るコモンモードフィルタの第１の構成について説明する。
【０１２９】
その前に、本出願人が特許文献２で提案したコモンモードフィルタにおいて、本発明のコモンモードフィルタと関係する部分に関して説明する。
【０１３０】
図７は、特許文献２の第２の構成のコモンモードフィルタを１区間で構成した場合の梯子型の回路図である。
【０１３１】
図７において、入力端子１Ａと出力端子２Ａ間を結ぶ一方の差動線路１には直列素子としてのインダクタＬｓが直列挿入されており、入力端子１Ｂと出力端子２Ｂ間を結ぶ差動線路３には直列素子としてのインダクタＬｓが直列挿入され、これら２つのインダクタ間に、差動信号に対して負の結合係数ｋｓの相互誘導を持たせている。この回路が、差動信号に対して梯子型として機能するインダクタンスＬｏに対し、上述した「数６」で示したインダクタンスＬｓに設定されている。
【０１３２】
差動線路１、３上のインダクタＬｓの入力側の間、すなわち入力端子１Ａ、１Ｂの間には、並列素子としての並列キャパシタ２Ｃｏが接続点Ｐ１で２個直列接続された状態で並列挿入され、差動線路１、３上にあるインダクタＬｓの出力側の間、すなわち出力端子２Ａ、２Ｂの間にも、並列素子としての並列キャパシタ２Ｃｏが接続点Ｐ２で２個直列接続された状態で並列挿入されている。
【０１３３】
しかも、入力端子１Ａ、１Ｂ間と出力端子２Ａ、２Ｂ間にはそれぞれキャパシタＣｏが接続されたものと等価になっており、この回路は差動信号に対して梯子型のコモンモードフィルタ素子として機能する。
【０１３４】
さらに、接続点Ｐ１とＰ２間には抵抗Ｒｓが挿入されている。この抵抗Ｒｓは差動信号に対しては平衡点に挿入されているので機能せず、コモンモード信号に対してのみ機能する素子である。
【０１３５】
このようなコモンモードフィルタに係る構成は、差動信号に対しては梯子型として機能し、コモンモード信号に対してはコモンモード信号を除去する特性も持っている。
【０１３６】
図８は、特許文献２による１区間の定ｋ型コモンモードフィルタの特性図であり、１５ＧＨｚまでの超高速信号に対応できるよう、１区間の遅延時間を２５ｐｓに設定した場合のコモンモード信号通過特性Ｓｃｃ２１および差動信号通過特性Ｓｄｄ２１を示している。
【０１３７】
なお、図８におけるコモンモード信号通過特性Ｓｃｃ２１は、結合係数ｋｓが「０．８２」の場合で、さらに抵抗Ｒｓが「０Ω」、「５０Ω」、「２００Ω」の３種類の場合で示している。
【０１３８】
抵抗Ｒｓが「０Ω」の場合は、コモンモード信号通過特性Ｓｃｃ２１の減衰極ｆｃが顕著であり、この減衰極ｆｃは次の「数７」のような関係がある。
【０１３９】
【数７】
2013055513.tif 000009
【０１４０】
「数７」は特許文献１中に開示されているが、本発明のコモンモードフィルタの第１の構成においても適用できるものである。
【０１４１】
上述した「数１」および「数２」の関係から、１区間で遅延時間ｔｏを２５ｐｓ、特性インピーダンスＺｏを１００Ωにすると、インダクタＬｏが１．２５ｎＨ、並列キャパシタＣｏが０．１２５ｐＦとなり、図８で示すように、結合係数ｋｓが「０．８２」の場合において、コモンモード信号通過特性Ｓｃｃ２１の減衰極ｆｃは「数７」により、４ＧＨｚとなる。
【０１４２】
「数７」で相互誘導がない場合のｋｓが「０」では、ｆｃは１２．７３ＧＨｚとなる。
【０１４３】
このことは、図７の回路は、結合係数ｋｓの値を変えることにより減衰極周波数ｆｃを変えることが可能であるとともに、図８で示すように、抵抗Ｒｓの値を変化させることで、コモンモード信号通過特性Ｓｃｃ２１を変化させることが可能となるので、梯子型の回路構成であってコモンモードフィルタ素子として機能させることができる。
【０１４４】
図９は、本発明のコモンモードフィルタに係る第１の構成を示す回路図である。
【０１４５】
図９において、差動信号を伝送する一対の差動線路１、３には、入力端子１Ａ、１Ｂ間および出力端子２Ａ、２Ｂ間に直列素子としての１区間目のインダクタＬｓ１、２区間目のインダクタＬｓ２、３区間目のインダクタＬｓ３が順に直列接続されて３区間構成となっており、３区間とも差動線路１と差動線路３間のＬｓ１、Ｌｓ２、Ｌｓ３は差動信号に対して負結合となる相互誘導を持たせている。
【０１４６】
差動線路１側の１区間目のインダクタＬｓ１の入力側と差動線路３側の１区間目のインダクタＬｓ１の出力側との間、および差動線路１にあるインダクタＬｓの出力側と差動線路３にあるインダクタＬｓ１の入力側との間に交差素子としての交差キャパシタＣｔ１が各々接続されている。
【０１４７】
両インダクタＬｓ１の入力側と出力側には、並列キャパシタとして前記「数３」による１区間目の係数ａ１により求められたキャパシタＣａの値の２倍の値を有する２個のキャパシタ２Ｃａ１の直列回路が接続されており、両並列キャパシタの接続点Ｐ１とＰ２間に抵抗Ｒｓ１が接続されている。この１区間目は対称格子型のコモンモードフィルタ素子ｃｍｆ１として機能する。
【０１４８】
なお、交差キャパシタＣｔ１は前記「数５」により求められた値である。
【０１４９】
２区間目も１区間目のコモンモードフィルタ素子ｃｍｆ１の構成と同様に、２区間目の係数ａ１により得られた交差キャパシタＣｔ２と、並列キャパシタＣａの値の２倍の値を有する２個のキャパシタ２Ｃａ２の直列回路が接続されており、両キャパシタの接続点Ｐ３とＰ４間に抵抗Ｒｓ２が接続されている。交差キャパシタＣｔ２は前記「数５」により求められた値である。この２区間目も対称格子型のコモンモードフィルタ素子ｃｍｆ２として機能する。
【０１５０】
３区間目は、図７に示した梯子型のコモンモードフィルタ素子ｃｍｆ３である。すなわち、交差キャパシタがなく、並列キャパシタは２Ｃｏの直列回路であり、両キャパシタの接続点Ｐ５とＰ６間に抵抗Ｒｓ３が接続されている。
【０１５１】
図１０は、本発明のコモンモードフィルタに係る第２の構成が示す特性例である。
【０１５２】
図９の回路において、３区間それぞれの遅延時間を２５ｐｓ、上述した「数３」による係数ａ１が１区間目で「０．３」、２区間目で「０．４」、３区間目では定ｋ型の「１」とし、上述した「数７」による減衰極を１区間目で９．９７ＧＨｚに選択すると、インダクタＬｓ１のインダクタンスが１．６４５ｎＨ、相互誘導ｋｓ１が「０．２４」となる。
【０１５３】
２区間目の減衰極を６．９６ＧＨｚに選択すると、インダクタＬｓ２のインダクタンスが２．７１７ｎＨ、相互誘導ｋｓ２が「０．５４」となり、３区間目の減衰極を４．９２ＧＨｚに選択すると、インダクタＬｓ３のインダクタンスが４．８０８ｎＨで相互誘導ｋｓ３が「０．７４」となる。
【０１５４】
そして、Ｓｄｄ２１は差動信号の通過特性、Ｓｃｃ２１はコモンモード信号の通過特性であり、図９の抵抗Ｒｓ１およびＲｓ２を２００Ω、Ｒｓを５０Ωとした場合が表示されている。
【０１５５】
図１１の差動信号通過特性Ｓｄｄ２１は上述した図３の通過特性と一致しており、従って、群遅延特性は図２と同様に平坦な群遅延特性となる。
【０１５６】
すなわち、本発明の差動遅延線の第２の構成をコモンモードフィルタに適用することで、差動信号に対する平坦な群遅延特性を維持して、コモンモードフィルタとしての特性も得られるので、差動信号とコモンモード信号の両方で優れた特性を得ることができる。
【０１５７】
また、図１０の特性は、３区間の遅延時間を全て２５ｐｓとして同じにした構成のものであったが、より平坦な群遅延特性を実現するために、コモンモードフィルタを構成する複数区間の差動遅延素子ｃｍｆ１〜ｃｍｆ３において、少なくとも２種以上の遅延時間の異なる区間から構成した場合もコモンモードフィルタとして有効なコモンモード信号通過特性が得られる。
【０１５８】
図１２は、本発明のコモンモードフィルタに係る第２の構成を示す回路図であり、図９の回路構成を更に簡略化した構成を示している。
【０１５９】
図９の構成において、個々の区間で並列キャパシタ２Ｃａ１、２Ｃａ２、２Ｃｏの隣り合う区間の接続点Ｐ２とＰ３、Ｐ４とＰ５を共通接続した構成である。
【０１６０】
すなわち、隣合う区間のコモンモードフィルタ素子ｃｍｆ１〜ｃｍｆ３の接続点にある並列キャパシタ２Ｃａ１、２Ｃａ２、２Ｃｏを共通一体化したものである。
【０１６１】
これにより、図９の構成が図１２のような構成となり、並列接続されたキャパシタ２Ｃａ１２＝２Ｃａ１+２Ｃａ２、２Ｃａ２３＝２Ｃａ２＋２Ｃｏに置換され、回路構成としての部品の数を減少することが可能であるから、良好な群遅延特性を保ったまま良好なコモンモードノイズ除去特性を保って、回路構成素子数を減少できるので、一層の構成の単純化と小型化を実現できる。
【０１６２】
図１１は、図１２の回路構成において、回路定数を図９の特性と同じ値にした場合の特性図であり、差動信号通過特性Ｓｄｄ２１は図１０と全く同じであり、コモンモード信号通過特性Ｓｃｃ２１は図１０とは若干の変化はあるが、コモンモードノイズを除去する特性が得られている。
【０１６３】
さらに詳しくは、５〜１０ＧＨｚにおいて凹み部分の底部の特性に傾きが生じているが、これは回路定数の若干の変更で修正が可能である。
【０１６４】
さらに、上記した本発明のコモンモードフィルタにおいても、直列素子としてのインダクタと交差素子としての交差キャパシタの位置を交換して構成することが可能であり、位置交換により部品配置の自由度が増すので、一層の小型化が可能となる。
【符号の説明】
【０１６５】
１、３  差動線路
１Ａ、１Ｂ  入力端子
２Ａ、２Ｂ  出力端子
Ｃｏ、Ｃｏ１、Ｃｏ２、Ｃｏ３、Ｃｔ、Ｃｔ１、Ｃｔ２、Ｃｔ３  交差キャパシタ（交差素子）
Ｃｄ  キャパシタ（並列素子）
Ｃａ、Ｃａ１、Ｃａ２、Ｃａ３  並列キャパシタ
ｃｍｆ１、ｃｍｆ２、ｃｍｆ３  コモンモードフィルタ素子
ｄｌ１、ｄｌ２  対称格子型の差動遅延素子
ｄｌ３  梯子型の差動遅延素子
ｋ、ｋｓ、ｋｓ１、ｋｓ２、ｋｓ３  結合係数
Ｌｏ、Ｌｏ１、Ｌｏ２、Ｌｏ３、Ｌｓ、Ｌｓ１、Ｌｓ２、Ｌｓ３、Ｌｄ  インダクタ（直列素子）
Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６  接続点
Ｒｓ、Ｒｓ１、Ｒｓ２、Ｒｓ３  抵抗
【図１】
2013055513.tif 000010
【図２】
2013055513.tif 000011
【図３】
2013055513.tif 000012
【図４】
2013055513.tif 000013
【図５】
2013055513.tif 000014
【図６】
2013055513.tif 000015
【図７】
2013055513.tif 000016
【図８】
2013055513.tif 000017
【図９】
2013055513.tif 000018
【図１０】
2013055513.tif 000019
【図１１】
2013055513.tif 000020
【図１２】
2013055513.tif 000021
【図１３】
2013055513.tif 000022
【図１４】
2013055513.tif 000023
【図１５】
2013055513.tif 000024
【図１６】
2013055513.tif 000025
【図１７】
2013055513.tif 000026
【図１８】
2013055513.tif 000027
【図１９】
2013055513.tif 000028
【図２０】
2013055513.tif 000029