(57)【要約】      （修正有）【課題】トンネル電界効果トランジスタのオン電流を増やし、リーク電流を減らす。【解決手段】ソース２とチャネル３との間に界面４を含み、この界面のソース側は、第１結晶性半導体材料７の層５であって、金属で第１結晶性材料７における金属の溶解度レベルに略均一にドープされた層５であり、この界面４のチャネル側は、この金属でドープされた、この第１結晶性半導体材料の層６であり、濃度は、界面４からの距離が増加するにしたがって低下する、トンネル電界効果トランジスタ。【選択図】図６ｆ
2013153151.tif 000002
【特許請求の範囲】
【請求項１】
ソース（２）とチャネル（３）との間に界面（４）を含み、
この界面（４）のソース側には、第１結晶性半導体材料（７）の層（５）であって、金属（１１）で第１結晶性材料（７）における金属（１１）の溶解度レベル付近に略均一にドープされた層（５）が存在し、
この界面（４）のチャネル側には、この金属（１１）でドープされた、この第１結晶性半導体材料の層（６）が存在し、金属（１１）の濃度は、界面（４）からの距離が増加するにしたがって低下する、トンネル電界効果トランジスタ（１）。
【請求項２】
ソース側界面層（５）は、別のドーパントで金属（１１）と該別のドーパントとの合計の第１濃度レベル（Ｎ５）に略均一にさらにドープされ、
チャネル側界面層（６）は、この別のドーパントでドープされ、該チャネル側界面層（６）内でのドーパント濃度は、界面（４）からの距離が増加するにしたがってこの第１濃度レベル（Ｎ５）から低下する、請求項１に記載のトランジスタ（１）。
【請求項３】
界面は、すべて｛１１１｝面である平面の組み合わせによって形成された、請求項１又は２に記載のトランジスタ（１）。
【請求項４】
ソース（２）は、チャネル（３）に向かって及びチャネル（３）内に突出する、請求項３に記載のトランジスタ。
【請求項５】
界面（４）は略平面的である、請求項３に記載のトランジスタ。
【請求項６】
チャネル（３）は、第１結晶性半導体材料（７）のチャネル側に隣接し、場合により界面層（６）のチャネル側に隣接する第２結晶性半導体材料（１０）の層（９）をさらに備えた、請求項１〜５のいずれか１項に記載のトランジスタ。
【請求項７】
ソース（２）は、第１結晶性半導体材料（７）と金属（１１）との合金（１２）の層（１３）をさらに備え、
該合金層（１３）は、ソース側界面層（５）に接触する、請求項１〜６のいずれか１項に記載のトランジスタ。
【請求項８】
ソース（２）とチャネル（３）との間に界面（４）を含むトンネル電界効果トランジスタ（１）を製造する方法であって、
第１結晶性半導体材料（７）を準備する工程と、
金属（１１）の層（１４）を、ソース（２）を形成する位置に、第１結晶性半導体材料（７）と接触させて設ける工程と、
金属（１１）と第１結晶性半導体材料（７）との合金（１２）の層（１３）を形成することにより、ソース（２）とチャネル（３）の一部とを形成し、
これにより、ソース（２）とチャネル（３）との間に界面（４）を形成し、さらに、
界面（４）のソース側に、合金（１２）に接触させて、第１結晶性半導体材料（７）の層（５）であって、金属（１１）で第１結晶性材料（７）における金属（１１）の溶解度レベル付近に略均一にドープされた層（５）を形成し、さらに、
界面（４）のチャネル側に、この金属（１１）でドープされたこの第１結晶性半導体材料（７）の層（６）を形成し、該層（６）内の金属の濃度は、界面（４）からの距離が増加するにしたがって低下するようにした工程とを含む方法。
【請求項９】
金属（１１）の層（１４）は、別のドーパントを含み、
方法は、
ソース側界面層（５）とチャネル側界面層（６）とを形成するときに、これらの界面層（５，６）を、ソース側界面層（５）がこの別のドーパントで第１濃度レベル（Ｎ５）に略均一にドープされ、チャネル側界面層（６）がこの別のドーパントでドープされ、その濃度が界面（４）からの距離が増加するにしたがって第１濃度レベル（Ｎ５）から低下するように、この別のドーパントでドープする、請求項８に記載の方法。
【請求項１０】
ソース（２）とチャネル（３）との間に界面（４）を形成する工程は、すべて｛１１１｝面である平面の組み合わせからなる界面（４）を形成することを含む、請求項８又は９に記載の方法。
【請求項１１】
ソース（２）を形成する工程は、ソース（２）がチャネル（３）に向かって及びチャネル（３）内に突出するようにソース（２）を形成することを含む、請求項１０に記載の方法。
【請求項１２】
ソース（２）とチャネル（３）との間に界面（４）を形成する工程は、略平面的な平面に応じて界面（４）を形成することを含む、請求項１０に記載の方法。
【請求項１３】
第１結晶性半導体材料（７）を準備する工程は、第２結晶性半導体材料（１０）の層（９）上に第１結晶性半導体材料（７）を設けることを含み、この層（９）はチャネル（３）の一部であるようにした、請求項８〜１２のいずれか１項に記載の方法。
【請求項１４】
金属−半導体合金（１２）を少なくとも部分的に除去する工程をさらに含む、請求項８〜１３のいずれか１項に記載の方法。
【請求項１５】
金属−半導体合金（１２）を少なくとも部分的に除去した後に、ソース（２）に接触する電極（１５）を形成する工程をさらに含む、請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタの駆動電流がバンド間トンネリングをベースとするトンネル電界効果トランジスタ（ＴＦＥＴ）に関する。さらに、本発明は、かかるトンネル電界効果トランジスタを製造するための方法に関する。
【背景技術】
【０００２】
１μｍ未満の寸法、例として１ｎｍから５００ｎｍの寸法、例えば３ｎｍから３００ｎｍの寸法を有する機構(feature)を備えた電子デバイスたるナノ電子デバイスは、通常、半導体材料と、集積回路を製造するためのプロセスとを使用して製造される。相補型金属酸化膜半導体（ＣＭＯＳ）電界効果トランジスタは、集積回路の中核的なエレメントの１つである。集積回路のより高い性能とパッケージ密度を得るために、ＣＭＯＳトランジスタの寸法と動作電圧は、連続的に減少し、或いは縮小している。
【０００３】
ＣＭＯＳトランジスタの縮小に起因した問題の１つは、電力消費が増加し続けていることである。この増加は、一つには、例えば短チャネル効果に起因して、リーク電流が増加していることが理由であり、また一つには、さらに電源電圧を低下させるのが難しくなるのが理由である。ＣＭＯＳトランジスタについての物理的なサブスレッショルドスイングは約６０ｍＶ／ｄｅｃａｄｅに制限されているので、トランジスタをオフ状態からオン状態に切り替えるために最小限の電源電圧が必要とされることになる。
【０００４】
通常、トンネル電界効果トランジスタ（ＴＦＥＴ）は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の後継として宣伝されている。なぜなら、短チャネル効果が存在せず、低いオフ電流をもたらすからである。ＴＦＥＴの別の利点は、その理論的なサブスレッショルドスイングを、従来のＭＯＳＦＥＴの物理的限界である６０ｍＶ／ｄｅｃ未満とすることができ、これによりＣＭＯＳトランジスタと比較して低い電源電圧で動作する可能性を提供できることである。
【０００５】
しかし、同じ材料で形成されたチャネルとソース／ドレイン領域を有するホモ構造のＴＦＥＴは、通常、低いオン電流に悩まされている。例えば全シリコンのＴＦＥＴ、即ちシリコン内にチャネルとソース／ドレイン領域が形成されたＴＦＥＴの場合、この欠点は、シリコンの高いトンネル障壁の大きい抵抗に関連する。或いはＴＦＥＴは、高いオフ電流に悩まされている。例えば全ヒ化インジウムのＴＦＥＴ、即ちヒ化インジウム内にチャネルとソース／ドレイン領域が形成されたＴＦＥＴの場合、この欠点は、アンバイポーラ(ambipolar)電流が発生するドレインコンタクトでのトンネル障壁の小さい抵抗に関連する。ヘテロ構造のＴＦＥＴ、即ちソースと、チャネルの少なくとも一部とに異なる半導体材料を用いるＴＦＥＴは、ソース−チャネル領域での効率的なトンネリングに起因した高いオン電流（ＩＯＮ）と、チャネル−ドレイン領域での非効率なトンネリングに起因した低いオフ電流（ＩＯＦＦ）とを結びつけるので期待されている。しかし、かかるヘテロ構造のＴＦＥＴの場合、妥当なＩＯＮ／ＩＯＦＦの値について６０ｍＶ／ｄｅｃの平均サブスレッショルドスイングは未だ達成されていない。
【０００６】
理論的研究は、チャネル幅に沿ってソース／チャネル接合の形状が一定となるような、三次元に均一な形状を有する二次元チップ状(tip-shaped)のソース領域が、サブスレッショルドスイングを向上させるのに有用であることを示している。例えばＹｕｅ Ｙａｎｇらは、文献("Extended abstracts of the 2010 International Conference on Solid State Devices and Materials (SSDM)")での記事(page 798-799, entitled "Drive current enhancement with invasive source in double gate tunneling field-effect transistors")において、チャネル中央でゲート下方に延びる侵襲的Ｐ＋ソース構造を備えたＧｅ ＴＦＥＴについてのシミュレーション結果を報告している。この結果は、増加したトンネリング領域と、大きいオン電流Ｉｏｎとをもたらす。
【０００７】
Ｐ． Ｆ． Ｗａｎｇ, Ｋ． Ｈｉｌｓｅｎｂｅｃｋ， Ｔｈ． Ｎｉｒｓｃｈｌらは、論文(Solid-State Electronics 48, p. 2281 (2004))で、高度のソースドーピングレベルと急峻なソースドーピングプロファイルが高いオン電流Ｉｏｎをもたらすことがあり、したがって所定のオフ電流ＩＯＦＦについて改善したサブスレッショルドスイングをもたらすことがあることを示すシミュレーション結果を報告している。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、大きいオン電流Ｉｏｎ、小さいリーク電流ＩＯＦＦ及び６０ｍＶ／ｄｅｃ未満のサブスレッショルドスイングを有するＴＦＥＴデバイスを製造するためのプロセスフローは１つも開示されていない。  
【０００９】
したがって、最新のＴＦＥＴについて上記の欠点を克服するようなＴＦＥＴデバイスを製造するための方法に対するニーズが存在する。
【００１０】
本発明の実施形態の目的は、良好なデバイス特性、特に、優れた性能、例えば従来技術のＴＦＥＴデバイスと比較して改善した性能を有するトンネル電界効果トランジスタ（ＴＦＥＴ）を製造するための方法を提供することである。本発明の特定の実施形態に係るＴＦＥＴは、低下した電源電圧であっても、大きいオン電流Ｉｏｎ及び／又は小さいリーク電流ＩＯＦＦに相当する６０ｍＶ／ｄｅｃ未満の平均サブスレッショルドスイングを有することができる。オン電流Ｉｏｎは、１００マイクロアンペア／マイクロメートル（μＡ／μｍ）より大きいことが可能であり、一方オフ電流ＩＯＦＦは、１ナノアンペア／マイクロメートル（ｎＡ／μｍ）未満が可能である。電源電圧は１Ｖ以下が可能である。
【００１１】
本発明の実施形態の目的は、費用効率が高く、例えば、縦型又は横型のＴＦＥＴ、ホモ構造又はヘテロ構造のＴＦＥＴ、ナノワイヤベースのＴＦＥＴ（ＮＷ−ＴＦＥＴ）デバイスのような種々のＴＦＥＴデバイスの製造に利用可能である簡易なプロセス工程を含むような製造方法を提供することである。
【００１２】
本発明の実施形態の目的は、良好なデバイス特性を有するトンネル電界効果トランジスタ（ＴＦＥＴ）を提供することである。かかるトンネルＴＦＥＴは、低下した電源電圧、例えば１Ｖ未満であっても、例えば６０ｍＶ／ｄｅｃのサブスレッショルドスイング、高いオン電流Ｉｏｎ及び低いオフ電流Ｉｏｆｆを有するＴＦＥＴでもよい。
【課題を解決するための手段】
【００１３】
上記の目的は、本発明の実施形態に係る方法及びデバイスによって達成される。
【００１４】
本発明の特定の且つ好ましい態様は、添付する独立請求項及び従属請求項において詳説している。従属請求項からの特徴は、独立請求項の特徴及び他の従属請求項の特徴と、適切に且つ単に請求項に明記されただけでないものとして組み合わせてもよい。
【００１５】
第１の態様では、本発明は、ソースとチャネルとの間に界面を有するトンネル電界効果トランジスタ（ＴＦＥＴ）を提供する。この界面のソース側では、第１結晶性半導体材料の層が存在する。この層は、金属で第１結晶性材料における金属の溶解度レベルに付近に、例えば略等しく、例えば等しく、いずれにせよ低濃度に、略均一にドープされている。この界面のチャネル側では、この金属でドープされた第１結晶性半導体材料の層が存在し、その金属の濃度は、界面からの距離が増加するに従って低下する。プロファイルが急峻である場合、したがって距離に応じた濃度の低下が速くなる場合、急峻なサブスレッショルドスイングが存在する。第１結晶性材料における金属の溶解度レベル付近の高度のドーピングレベルは、高いオン電流をもたらす。低いオフ電流は、ドレイン領域を適切に製造することによって得ることができる。
【００１６】
本発明の実施形態に係るトランジスタでは、ソース側界面層が、別のドーパントで第１ドーパントレベルに略均一にドープされてもよく、チャネル側界面層は、この別のドーパントで、界面からの距離が増加するに従ってこの第１濃度レベルから減少する濃度にドープされてもよい。
【００１７】
別のドーパントは、ｐ型ドーパントについては、Ｂ，Ａｌ，Ｇａ，Ｉｎ，Ｔｌ，Ｐｄ，Ｎａ，Ｂｅ，Ｚｎ，Ａｕ，Ｃｏ，Ｖ，Ｎｉ，ＭＯ，Ｈｇ，Ｓｒ，Ｇｅ，Ｃｕ，Ｋ，Ｓｎ，Ｗ，Ｐｂ，Ｏ，Ｆｅからなる群から選択でき、ｎ型ドーパントについては、Ｌｉ，Ｓｂ，Ｐ，Ａｓ，Ｂｉ，Ｔｅ，Ｔｉ，Ｃ，Ｍｇ，Ｓｅ，Ｃｒ，Ｔａ，Ｃｓ，Ｂａ，Ｓ，Ｍｎ，Ａｇ，Ｃｄ，Ｐｔからなる群から選択できる。
【００１８】
本発明の実施形態に係るトランジスタでは、ソース側界面層は、５ｎｍから１００ｎｍの厚さを有してもよく、金属及び／又は別のドーパントの濃度レベルは、少なくとも１ｅ１９／ｃｍ３でもよい。
【００１９】
本発明の実施形態に係るトランジスタでは、チャネル側界面層は、５ｎｍから１００ｎｍの厚さと、１０ｎｍ／ｄｅｃから１ｎｍ／ｄｅｃの濃度勾配とを有してもよい。チャネル側界面層の厚さは、少なくとも、関心あるゲート電圧範囲で完全に無くならないような厚さである必要がある。したがって、厚さは、得られるドーピングに依存する。これは、同様に、半導体材料内でのドーパントの溶解限界によって制限される。ドーピングが高度なほど、層を薄くできる。
【００２０】
本発明の実施形態に係るトランジスタでは、界面は、平面、例えば｛１１１｝面内に存在してもよい。界面が平面内に存在しない場合、それはすべて｛１１１｝面の組み合わせによって形成することができる。
【００２１】
特定の実施形態では、ソースはチャネルに向かって及びチャネル内に突出してもよい。かかる構造は、増加したトンネル領域及び、より大きいオン電流Ｉｏｎをもたらす。
【００２２】
本発明の実施形態に係るトランジスタは、縦型トンネル電界効果トランジスタ又は横型トンネル電界効果トランジスタでもよい。
【００２３】
少なくともソースとチャネルとを形成する第１結晶性半導体材料は、セミコンダクタオンインシュレータ基板の半導体材料でもよい。
【００２４】
本発明の実施形態に係るトランジスタでは、チャネルはさらに、第１結晶性半導体材料のチャネル側に隣接し、場合により(possibly)界面層のチャネル側に隣接する第２結晶性半導体材料の層を含む。
【００２５】
本発明の実施形態に係るトランジスタでは、ソースはさらに、第１結晶性半導体材料と金属との合金の層であって、ソース側界面層と接触する層を含んでもよい。
【００２６】
本発明の実施形態に係るトランジスタでは、第１結晶性半導体材料は、例えば０≦ｘ≦１としてＳｉｘＧｅ１−ｘでもよい。
【００２７】
金属は、例えばアルミニウムでもよい。アルミニウムは、シリコンとゲルマニウムの両方と共晶系を形成するので特に好都合である。この共晶の特性は、ピラミッド型の側壁で結晶層を得るのに必要とされる。
【００２８】
本発明の第２の態様は、トンネル電界効果トランジスタ（ＴＦＥＴ）を製造するための方法に関する。
【００２９】
本発明の実施形態に係る方法は、
−第１結晶性半導体材料を準備する工程と、
−金属の層を、ソースを形成する位置に、第１結晶性半導体材料と接触させて設ける工程と、
−金属と第１結晶性半導体材料との合金の層を形成することにより、ソースとチャネルの一部とを形成し、
これにより、ソースとチャネルとの間に界面を形成し、さらに、
界面のソース側に、合金に接触させて、第１結晶性半導体材料の層であって、金属で第１結晶性材料における金属の溶解度レベル以下に略均一にドープされた層を形成し、さらに、
界面のチャネル側に、この金属でドープされたこの第１結晶性半導体材料の層を形成し、該層内の金属の濃度は、界面からの距離が増加するにしたがって低下するようにした工程とを含む。
【００３０】
本発明の実施形態に係る方法は、半導体基板内にドレイン領域を設ける工程と、半導体基板内にドレイン領域と接触させてチャネル領域を設け、これによりドレイン領域とのドレイン−チャネル界面を形成する工程と、チャネル領域と接触するソース領域を設け、これにより高濃度にドープされた、例えば１ｅ１９ａｔ／ｃｍ３以上のドーパントレベルにドープされたソース−チャネル界面を有するソース領域とのソースチャネル界面を形成する工程とを含んでもよい。特定の実施形態では、ソース領域がチャネル領域内へ局所的に突出してもよい。ソース領域は、チャネル領域内へ入るチップ状突出部を局所的に有してもよい。
【００３１】
ソース領域を設ける工程は、ドレイン−チャネル界面からオフセットしたチャネル領域と接触する金属層を設ける工程と、金属層、及び金属と接触する半導体チャネル領域の一部から、例えばチャネル領域内に突出する金属−半導体合金を形成し、これによりソース−チャネル成形(shaped)界面であって当該界面に沿って少なくとも１つのチップを有する界面を形成する工程とを含んでもよい。金属−半導体合金は、堆積した金属層からの金属材料と、チャネル領域からの半導体材料とを含み、さらに、ソース−チャネル成形界面で、高濃度にドープされた、例えば１ｅ１９ａｔ／ｃｍ３以上のドーピングレベルにドープされた成形半導体層をさらに含む。
【００３２】
本発明の実施形態によれば、金属の層は別のドーパントを含んでもよい。かかる実施形態では、方法は、ソース側界面層とチャネル側界面層とを形成するときに、ソース側界面層がこの別のドーパントで第１濃度レベルに略均一にドープされ、チャネル側界面層がこの別のドーパントでドープされ、その濃度が界面からの距離が増加するに従って第１濃度レベルから低下するようにこれらの界面層をドープする工程を含んでもよい。
【００３３】
別のドーパントは、ｐ型ドーパントについては、Ｂ，Ａｌ，Ｇａ，Ｉｎ，Ｔｌ，Ｐｄ，  Ｎａ，Ｂｅ，Ｚｎ，Ａｕ，Ｃｏ，Ｖ，Ｎｉ，ＭＯ，Ｈｇ，Ｓｒ，Ｇｅ，Ｃｕ，Ｋ，Ｓｎ，Ｗ，Ｐｂ，Ｏ，Ｆｅからなる群から選択でき、ｎ型ドーパントについては、Ｌｉ，Ｓｂ，Ｐ，Ａｓ，Ｂｉ，Ｔｅ，Ｔｉ，Ｃ，Ｍｇ，Ｓｅ，Ｃｒ，Ｔａ，Ｃｓ，Ｂａ，Ｓ，Ｍｎ，Ａｇ，Ｃｄ，Ｐｔからなる群から選択できる。
【００３４】
界面層の厚さは、典型的に、５ｎｍ以上１００ｎｍ以下、例えば５ｎｍ以上１５ｎｍ以下である。
【００３５】
界面のソース側にある界面層は、少なくとも１ｅ１９／ｃｍ３より大きく、例えば１ｅ２０／ｃｍ３より大きいドーパント濃度（金属と別のドーパントを併せて）を有してもよい。界面のチャネル側にある界面層は、１０ｎｍ／ｄｅｃから１ｎｍ／ｄｅｃ、例えば１ディケイドで５ｎｍの濃度低下を示す５ｎｍ／ｄｅｃの濃度勾配を有する。
【００３６】
金属−半導体合金は、周囲の半導体材料との非常に鋭い界面、即ち金属−半導体合金から半導体チャネル領域への急峻な移行を形成する。金属−半導体合金の形状は、ピラミッド形状が得られるような、チャネル領域の半導体材料の特定の結晶面に応じた形状でもよい。ソース−チャネル接合の形状は、チャネル領域の半導体材料の結晶方位によって決定される。なぜなら、金属−半導体合金は、結晶方位依存の態様で異方的に成長することになるからである。
【００３７】
金属−半導体合金の形状は、チップ形状又はくさび形状でもよい。したがって、成形した金属−半導体合金は、チャネル領域内に突出し、それぞれチップ状又はくさび状のソース−チャネル界面を形成するチップ形状又はくさび型の金属−半導体合金でもよく、界面は、チャネル領域と接触するゲートの表面とある角度をなす。
【００３８】
使用する金属は、半導体材料と共晶系を形成する金属からなる群から選択される。この共晶系は、半導体材料内部で、チップ形状又はくさび形状の合金をもたらすことができる。この金属はまた、半導体材料のドーパントが可能である。特定の実施形態では、この金属を半導体材料のドーパントでドープすることが可能である。かかる材料の組み合わせの例は、アルミニウムとシリコンである。ここで、シリコンについてのｐ型ドーパントであるホウ素を、アルミニウムに導入できる。
【００３９】
ＴＦＥＴを製造するための方法はさらに、少なくとも部分的に、高濃度にドープされた成形半導体層を除去せず、金属−半導体合金を除去し、これにより開口部を残す工程を含んでもよい。この方法はさらに、開口部内の高濃度にドープされた成形半導体層状にソースコンタクトを設ける工程を含むことができる。特定の実施形態では、開口部はピラミッド状に成形してもよい。
【００４０】
本発明の実施形態によれば、成形した金属−半導体合金を形成する工程は、熱処理を実施し、金属が半導体材料と相互作用して共晶合金を形成するのを引き起こし、これによりソース−チャネル成形界面を作成する工程と、その後冷却し、これにより合金と元の半導体材料との間に挟持された高濃度ドープ半導体層の形成をもたらすソース−チャネル成形界面を固化する工程とを含む。
【００４１】
本発明の実施形態によれば、金属層は、合金の形成の後に、挟持された高濃度ドープ半導体層内に存在することになるドーパントでドープされてもよい。
【００４２】
金属層の厚さは、数ナノメータ、例えば１０ｎｍから最大１マイクロメータでもよい。
【００４３】
金属層は、スパッタリング、化学気相蒸着、蒸着、スクリーン印刷などの技術を使用して設けることができる。
【００４４】
合金中の金属含有量は、半導体材料における金属の溶解度によって制限される。例えば、金属材料としてアルミニウム（Ａｌ）を使用する場合、合金層中のＡｌ含有量はＳｉにおけるＡｌの溶解度によって制限される。これは、それが最大約１０１９ａｔ／ｃｍ３となることを意味する。
【００４５】
半導体材料におけるドーパントの溶解制限に達するまで、金属層に加えることができるドーパントの濃度を最大化する必要がある。この溶解制限は、典型的に１０２０ａｔ／ｃｍ３の数倍に相当する。これは、ＴＦＥＴにおいては非常に高濃度のドーピングであると考えられる。例えば、金属層をホウ素（Ｂ）でドープすることができる。これは、この金属層におけるＢの濃度は半導体（Ｓｉ）におけるホウ素の溶解限度に達するまで増加する必要があることを意味し、典型的に１０２０ａｔ／ｃｍ３の数倍に相当する。
【００４６】
半導体材料内でのドーパント濃度は、ドーパントを与えるドープ金属材料内でよりも低い値とすることができる。
【００４７】
特定の実施形態では、非制限的であるが、本発明についての金属−半導体の組み合わせは、Ａｌ−Ｓｉ又はＡｌ−Ｇｅであり、アルミニウムは、例えばホウ素でドープされる。
【００４８】
本発明の実施形態に従って、トンネル電界効果トランジスタを製造する方法を提供する。この方法は、ドレイン領域を形成する工程と、ソース領域を形成する工程と、ソース領域とドレイン領域との間にある半導体材料を含むチャネル領域を形成する工程であって、ソース領域とドレイン領域との間の界面を成形し、具体的にはチップ状又はくさび状とし、ドレイン領域とチャネル領域との間の界面を例えば平面的にする工程と、ゲート誘電体及びゲート電極を含むゲートスタックを、チャネル領域の一部と少なくとも接触するように形成する工程とを含む。ソース領域を形成する工程は、金属層、例えばアルミニウム層を、チャネル領域の半導体層の少なくとも一部の上に堆積させる工程と、堆積した金属とチャネル領域の半導体材料との間に、チャネル領域内へ突出する成形した金属−半導体合金を形成し、これによりソース領域内に高濃度ドープ半導体層を含むソース−チャネル成形界面を形成する工程と、高濃度ドープ半導体層を除去することなく、金属−半導体合金を少なくとも一部除去する工程と、チップ状の開口部内にソースコンタクトを設ける工程とを含む。
【００４９】
横型ＴＦＥＴ半導体デバイスを形成する方法の場合、チャネル領域の一部の上に金属層を堆積させる工程はさらに、チャネル−ドレイン界面からオフセットした半導体層内に開口部を設ける工程と、金属層の金属で開口部を充填する工程とを含む。
【００５０】
本発明の実施形態では、第１結晶性半導体材料を準備する工程は、セミコンダクタオンインシュレータ基板を準備することを含んでもよく、このとき第１結晶性半導体材料は、セミコンダクタオンインシュレータの半導体材料である。
【００５１】
本発明の実施形態では、第１結晶性半導体材料を準備する工程は、第２結晶性半導体材料の層の上に第１半導体材料を設けることを含んでもよい。この第２結晶性半導体材料の層は、チャネルの一部である。
【００５２】
第１結晶性半導体材料は、例えば０≦ｘ≦１としてＳｉｘＧｅ１−ｘでもよい。
【００５３】
本発明の実施形態は、これに限定されることはないが、プレーナＴＦＥＴ、ダブルゲートＴＦＥＴ、ＦｉｎＦＥＴのようなトライゲートＴＦＥＴ及びオールアラウンドＴＦＥＴ、横型及び縦型ＴＦＥＴの実装、並びにバルクコンタクトを有するもの及びバルクコンタクト有しないものの実装を含む全種のＴＦＥＴの実装に適用可能である。
【００５４】
さらに、本発明の実施形態は、ｐ型チャネルドーピング、ｎ型チャネルドーピング及び真性ドーピングを含むチャネルドーピングの種類に無関係に全ＴＦＥＴに適用可能である。
【００５５】
さらに、本発明の実施形態は、ソース材料として使用する半導体材料、チャネル材料として使用する半導体材料及びドレイン材料として使用する半導体材料に無関係に、全ＴＦＥＴに適用可能である。上記ＴＦＥＴは、チャネル材料及び／又はドレイン材料と異なるソース材料を有するＴＦＥＴを含み、また、チャネル材料と異なるドレイン材料を有するＴＦＥＴを含む。可能な半導体材料は、Ｓｉ，Ｇｅ，Ｃ又はこれらの二元化合物のようなＩＶ族材料、又はＩｎ，Ｇａ，Ａｓ，Ｓｂ，Ａｌ，Ｐ，Ｂ，Ｎ又はこれらの二元化合物、三元(tertiary)若しくは四元化合物のようなＩＩＩ／Ｖ族材料、又はＣｄ，Ｚｎ，Ｓ，Ｓｅ，Ｔｅ，Ｏのような又はこれらの二元化合物、三元若しく四元化合物のようなＩＩ／ＶＩ族材料、又はカーボンナノチューブを含むが、これらに限定されることはない。
【００５６】
さらに、本発明の実施形態は、ゲート誘電体材料及び厚さに無関係に、全ＴＦＥＴの実装に適用可能である。可能なゲート誘電体材料は、シリコンベースの酸化物、例えば二酸化ケイ素、シリコン酸窒化物、アルミニウム酸化物、Ｈｆ，Ｔａ，Ｔｉ，Ｎｂ，Ｖ，Ｙ，Ｚｒのような遷移金属の酸化物、窒化酸化物、ケイ酸塩及び窒化ケイ酸塩のようなｈｉｇｈ−Ｋ酸化物を含むが、これらに限定されることはない。
【００５７】
本発明の上記の及び他の特徴、特性及び利点は、本発明の原理を例として図示する添付の図面と併せて、以下の詳細な説明から明らかとなるであろう。この説明は、例示のみを目的とし、本発明の技術的範囲を限定することを目的としていない。以下で引用する参照図は、添付の図面を参照する。
【００５８】
この発明に係るＴＦＥＴデバイスについて達成される高い性能は、最先端のＴＦＥＴデバイスと比較した場合の利点である。具体的に、高い性能とは、非常に大きいオン電流、及び急峻な即ち６０ｍＶ／ｄｅｃ未満のサブスレッショルドスイングをいい、これにより電源電圧を低下させることが可能になり、したがってトランジスタのスケーリングをＭＯＳＦＥＴの能力を超えて持続できるような低電力デバイスを可能にする。
【図面の簡単な説明】
【００５９】
記載した図面は、単に概略的であって非限定的である。説明目的のために、図面ではいくつかのエレメントの大きさを誇張し、また、スケール通り描いていないことがある。寸法及び相対寸法は、本発明の実施化のための実際の縮小と対応していない。
【００６０】
【図１】本発明の実施形態に係る種々のＴＦＥＴを示す。
【図２】本発明の実施形態に係る種々のＴＦＥＴを示す。
【図３】本発明の実施形態に係る種々のＴＦＥＴを示す。
【図４】本発明の実施形態に係る種々のＴＦＥＴを示す。
【図５】本発明の実施形態に係る種々のＴＦＥＴを示す。
【図６ａ】本発明の実施形態に従って製造された縦型トンネルＦＥＴの製造方法を、略平面図と、対応するＡＡ線略断面図とによって示す。
【図６ｂ】本発明の実施形態に従って製造された縦型トンネルＦＥＴの製造方法を、略平面図と、対応するＡＡ線略断面図とによって示す。
【図６ｃ】本発明の実施形態に従って製造された縦型トンネルＦＥＴの製造方法を、略平面図と、対応するＡＡ線略断面図とによって示す。
【図６ｄ】本発明の実施形態に従って製造された縦型トンネルＦＥＴの製造方法を、略平面図と、対応するＡＡ線略断面図とによって示す。
【図６ｅ】本発明の実施形態に従って製造された縦型トンネルＦＥＴの製造方法を、略平面図と、対応するＡＡ線略断面図とによって示す。
【図６ｆ】本発明の実施形態に従って製造された縦型トンネルＦＥＴの製造方法を、略平面図と、対応するＡＡ線略断面図とによって示す。
【図６ｇ】本発明の実施形態に従って製造された縦型トンネルＦＥＴの製造方法を、略平面図と、対応するＡＡ線略断面図とによって示す。
【図６ｈ】本発明の実施形態に従って製造された縦型トンネルＦＥＴの製造方法を、略平面図と、対応するＡＡ線略断面図とによって示す。
【図６ｉ】本発明の実施形態に従って製造された縦型トンネルＦＥＴの製造方法を、略平面図と、対応するＡＡ線略断面図とによって示す。
【図６ｊ】本発明の実施形態に従って製造された縦型トンネルＦＥＴの製造方法を、略平面図と、対応するＡＡ線略断面図とによって示す。
【図７】本発明の一実施形態に係る縦型ヘテロ構造トンネルＦＥＴの略断面図を示す。
【図８ａ】本発明の実施形態に従って製造された横型トンネルＦＥＴの製造方法を、略平面図と、対応するＡＡ線略断面図とによって示す。
【図８ｂ】本発明の実施形態に従って製造された横型トンネルＦＥＴの製造方法を、略平面図と、対応するＡＡ線略断面図とによって示す。
【図８ｃ】本発明の実施形態に従って製造された横型トンネルＦＥＴの製造方法を、略平面図と、対応するＡＡ線略断面図とによって示す。
【図８ｄ】本発明の実施形態に従って製造された横型トンネルＦＥＴの製造方法を、略平面図と、対応するＡＡ線略断面図とによって示す。
【図８ｅ】本発明の実施形態に従って製造された横型トンネルＦＥＴの製造方法を、略平面図と、対応するＡＡ線略断面図とによって示す。
【図８ｆ】本発明の実施形態に従って製造された横型トンネルＦＥＴの製造方法を、略平面図と、対応するＡＡ線略断面図とによって示す。
【図８ｇ】本発明の実施形態に従って製造された横型トンネルＦＥＴの製造方法を、略平面図と、対応するＡＡ線略断面図とによって示す。
【図８ｈ】本発明の実施形態に従って製造された横型トンネルＦＥＴの製造方法を、略平面図と、対応するＡＡ線略断面図とによって示す。
【図９】本発明の別の実施形態に従って製造された横型トンネルＦＥＴの略断面図を示す。
【図１０】本発明の別の実施形態に従って製造した横型トンネルＦＥＴの、（ａ）平面図と（ｂ）対応する略ＡＡ線断面図とを示す。
【発明を実施するための形態】
【００６１】
図面において、同一の参照符号は、同一又は類似のエレメントを参照する。
【００６２】
【表１】
2013153151.tif 000003
【００６３】
特定の実施形態について、特定の図面を参照しつつ本発明について説明することになるが、本発明はこれに限定されず、請求項によってのみ限定される。
【００６４】
さらに、説明及び請求項での用語「上(top)」「下(under)」「〜の上方に(over)」「〜の下方に(under)」などは、説明目的で使用しており、必ずしも相対的な位置を記述するためのものでない。こうして用いた用語は、好適な状況下で交換可能であって、本明細書で説明した本発明の実施形態は、本明細書で説明又は図示した以外の向きで動作可能であると理解すべきである。
【００６５】
請求項で使用する用語「備える、有する、含む(comprising)」は、それ以降に列挙された手段に限定されると解釈すべきでなく、他のエレメント又は工程を除外しない。記述した特徴、整数、工程又はコンポーネントの存在を、参照したように特定するよう解釈する必要があるが、１つ以上の他の特徴、整数、工程又はコンポーネント、或いはこれらのグループの存在又は追加を除外しないと解釈すべきである。したがって、「手段ＡとＢとを備えたデバイス」という表現の範囲は、コンポーネントＡとＢだけからなるデバイスに限定すべきでない。本発明に関して、ＡとＢが関連するデバイスのコンポーネントであることを意味するに過ぎない。
【００６６】
この明細書を通じて「一実施形態(one embodiment又はan embodiment)」が意味するのは、当該実施形態と関連して説明される特定の特徴、構造又は特性は、本発明の少なくとも一つの実施形態に含まれるということである。したがって、この明細書を通じてさまざまな場所で現れるフレーズ「一実施形態で」は、必ずしもすべてが同じ実施形態を参照するわけではないが、参照してもよい。さらに、特定の特徴、構造又は特性は、この開示から当業者にとって明らかなように、１つ以上の実施形態において、好適な方法で組み合わせることができる。
【００６７】
同様に、例示的な特定の実施形態の説明において、本発明の種々の特徴は、開示を簡素化し、１つ以上の種々の発明の態様の理解を支援する目的で、単一の実施形態、図面、又はその説明の中に一緒にグループ化されることがあることを認識するべきである。しかし、この開示の方法は、請求項に記載の発明が、各請求項に明確に記載されたものより多くの特徴を必要とするという意図を反映していると解釈すべきではない。むしろ、以下の請求項が示すように、態様は、先に開示された単一の実施形態のすべての特徴より少なくなる。したがって、詳細な説明に続く請求項は、この詳細な説明中に明確に包含され、各請求項は、この発明の別々の実施形態としてそれ自身で成立する。        
【００６８】
さらに、本明細書で説明したいくつかの実施形態は、他の実施形態に含まれるいくつかの特徴は含むが、他の特徴は含まない。一方、当業者が理解することになるように、異なる実施形態の特徴の組み合わせは、本発明の技術的範囲内であって、異なる実施形態を形成することを意味する。例えば、以下の請求の範囲において、請求項記載の実施形態のいずれもが、任意の組み合わせで使用可能である。
【００６９】
本明細書でされる説明において、多くの具体的詳細が明記される。しかしながら、特定の実施形態は、これらの具体的詳細なしに実践してもよいことが理解される。他の例において、周知の方法、構造及び技術は、この説明の理解を不明瞭にしないために、詳細には示していない。
【００７０】
以下、種々の特定の実施形態の詳細な説明によって、本発明を説明することになる。添付の請求項によって規定した本発明の技術的教示から逸脱することなく、当業者の知識に従って、他の特定の実施形態を構成できることは明確である。
【００７１】
すべての図は、本発明のいくつかの態様及び特定の実施形態を説明することを意図している。描いた図は、明確性のために単純化している。すべての変形例とオプションを示しているわけではなく、本発明は所定の図面の内容に限定されない。異なる図面において同種のパーツを参照するために、同種の数字を採用している。
【００７２】
テキストを通じて、用語、トンネル電界効果トランジスタ（ＴＦＥＴ）について述べる場合、所謂バンド間トンネリング（ＢＴＢＴ）の調節を通じてゲートがソース−ドレイン電流を制御する半導体デバイスを指す。バンド間トンネリングは、半導体バンドギャップを、価電子帯から伝導帯に、又はその逆に電子が移動する物理的メカニズムである。通常、ＴＦＥＴは、ソース−チャネル−ドレイン構成を有し、ソース領域とドレイン領域とは逆極性にドープされる。即ち、例えばソース領域はｐ型にドープされてドレイン領域はｎ型にドープされ、又はその逆である。チャネル領域は、ソース領域とドレイン領域より低濃度にドープされ或いはドープされない。
【００７３】
本明細書で説明しているいくつかの実施形態は、ダブルゲートＴＦＥＴデバイスの例を含む。具体的に言うと、ＴＦＥＴデバイスは、横型ソース−チャネル−ドレイン構造と、その横型ソース−チャネル−ドレイン構造の少なくともチャネル領域の側壁に位置するダブルゲート電極とを備える。また、例えばトライゲートＴＦＥＴ、オールラウンドゲートＴＦＥＴ、ナノワイヤＴＦＥＴのようなＴＦＥＴの他の実装を利用してもよい。トライゲートＴＦＥＴは、横型ソース−チャネル−ドレイン構造と、その横型ソース−チャネル−ドレイン構造の側壁、並びにチャネル及び／又はソース領域上に位置するトリプルゲート電極とを備える。オールアラウンドＴＦＥＴは、横型又は縦型のソース−チャネル−ドレイン構造と、その横型又は縦型のソース−チャネル−ドレイン構造のチャネル領域及び／又はソース領域の周囲に位置するオールアラウンドゲート電極とを備える。ナノワイヤＴＦＥＴは、少なくともチャネル領域を形成するナノワイヤと、ナノワイヤＴＦＥＴのチャネル及び／又はソース領域の周囲のオールアラウンドゲート電極構造とを備える。具体的に言うと、本発明の実施形態に係る製造方法は、これに限定されることはないが、標準のプレーナ技術、ダブルゲート技術、ＦｉｎＦＥＴの技術及びナノテクノロジーに関し、これは、集積したナノワイヤを用いた実装を含む。
【００７４】
本明細書で説明するいくつかの実施形態は、ｎＴＦＥＴの例を含む。これは、半導体デバイスが、ｐ型ソース、ゲート電極に接触したチャネル、及びｎ型ドレインとを備えることを意味する。かかるｎＴＦＥＴは、しばしばＰＩＮダイオードＴＦＥＴと呼ばれる。また、半導体デバイスがｎ型ソース、ゲート電極に接触したチャネル、及びｐ型ドレインを備えることを意味するｐＴＦＥＴなどのようなＴＦＥＴデバイスの他の実装を利用してもよい。
【００７５】
本開示において、特定のドーパント型について述べる場合、これは常に説明を容易にするためだけのもので、本発明を限定することを意図したものではない。本明細書の以下に示す例では、本発明の技術的範囲を変更することなく、材料とドーパント型を他の好適な材料とドーパント型に置き換えることができると理解すべきである。
【００７６】
溶解度レベルについて述べる場合、そのレベルを超えると、ドーパントを結晶性材料に追加したときにクラスタが形成し始めるようなドーピングレベルを指す。かかるクラスタは、材料の結晶性を破壊することがあり、したがって望ましくない。
【００７７】
図１〜図５は、略断面図によって本発明の種々の実施形態を説明する図である。
【００７８】
図１は、ソース２とドレイン３との間に界面４を有する、本発明の実施形態に係るトンネル電界効果トランジスタ１を示す。この界面４のソース側には、第１結晶性半導体材料７の層５が存在する。層５は、第１結晶性材料７における金属１１の溶解度レベル未満、以下及び近い値、例えば１０％未満よりは大きく、又は５％未満よりは大きく、又は１％未満よりは大きいレベルに、略均一に金属１１でドープされている。この界面４のチャネル側には、この金属１１でドープされた第１結晶性半導体材料７の層６が存在する。金属１１の濃度は、チャネルに向かって低下する。
【００７９】
ソース側界面層５は、必要に応じて、別のドーパントで、以下でＮ５と表示する金属ドーパントと当該別のドーパントの合計濃度レベルが得られるように、略均一にさらにドープされている。また、チャネル側界面層６は、この別のドーパントでドープされ、このチャネル側界面層６内での合計ドーパント濃度レベルは、この濃度レベルＮ５からチャネル３に向かって低下する。別のドーパントを加えることは、ＴＦＥＴのオン電流を増加させるために行われる。Ａｌでシリコンをドープした例の場合、Ａｌは、Ｓｉ中で１ｅ１９ａｔ／ｃｍ３の溶解限度を有する。さらに高度のドーピング、例えばこれに限定されないが、最大１ｅ２０ａｔ／ｃｍ３を得たい場合には、別のドーパントを追加することができる。
【００８０】
典型的に、ソース側界面層５は、５ｎｍから１００ｎｍの厚さｔ５を有し、少なくとも１ｅ１９／ｃｍ３の（略一定の）濃度レベルＮ５を有する。チャネル側界面層６は、典型的に５ｎｍから１００ｎｍの厚さｔ６を有し、１０ｎｍ／ｄｅｃから１ｎｍ／ｄｅｃのドーパントの濃度勾配を有する。
【００８１】
界面４の平面は、｛１１１｝面でもよい。図１において、界面４は略平面的であり、この場合、｛１１１｝面は、基板に平行なｙ−ｚ平面内に位置する。図１は、縦型の電界効果トランジスタを示している。
【００８２】
しかし、図２に示すように、ソース２は、チャネル３に向かって及びチャネル３内に突出可能であり、これによりピラミッド状の構造を形成する。この突出部８の側壁は界面４を形成し、｛１１１｝面内に位置する。図２は、縦型の電界効果トランジスタ１を示しており、ソース２はｘ方向に沿ってチャネル内に突出している。図３は、横型の電界効果トランジスタ１を示しており、ソース２は、ｙ方向に沿ってチャネル内に突出している。
【００８３】
図１〜図３に示す電界効果トランジスタ１において、ソース２とチャネル３は、同じ結晶性半導体材料から形成される。このようなＴＦＥＴは、ホモ構造のＴＦＥＴとして知られている。図４に示すように、本発明の実施形態では、チャネル３は、第２結晶性半導体材料１０の層９をさらに含むことができる。層９は、第１結晶性半導体材料７のチャネル側に隣接し、場合により界面層６のチャネル側に隣接し、第１結晶性半導体材料７と第２結晶性半導体材料１０との間にヘテロ接合をもたらす。このようなＴＦＥＴは、ヘテロ構造のＴＦＥＴとして知られている。
【００８４】
図５に示すように、本発明の実施形態では、図１〜図４に示したトンネル電界効果トランジスタ１のソース２が、第１結晶性半導体材料７と金属１１との合金１２の層１３をさらに含むことができる。この合金層１２は、ソース側界面層５に接触する。
【００８５】
特定の実施形態では、第１結晶性半導体材料７は、０≦ｘ≦１としてＳｉｘＧｅ１−ｘでもよい。特定の実施形態では、金属１１はアルミニウムでもよい。このアルミニウム１１が別のドーパントでドープされる場合、この別のドーパントは好ましくはホウ素であり、また、このドーパントは、ソース側界面層５とチャネル側界面層６とのドーパントとなることになる。
【００８６】
本発明の一態様では、トンネル電界効果トランジスタのソース−チャネル界面を製造するための方法が開示される。
【００８７】
教示の目的で、以下では、縦型ＴＦＥＴの場合について本発明の実施形態を説明することになるが、本発明はこれに限定されることはない。
【００８８】
図６ａから図６ｊは、本発明の実施形態に係るピラミッド状に成形ソース領域３を備えた縦型ＴＦＥＴの略平面図と、対応するＡＡ線略断面図とを、異なる製造工程中について示す。
【００８９】
まず、基板（図示せず）を準備する。特定の実施形態では、この基板はシリコン基板又はセミコンダクタオンインシュレータ（ＳＯＩ）基板のような結晶性半導体基板でもよく、例えばガラス、セラミックスのような、結晶性半導体層７を支持する他の任意の好適な基板も使用可能である。
【００９０】
当業者に知られた方法によって、図６ａ及び図６ｂに示すように、ドレイン１６とチャネル３とを半導体基板上に設ける。チャネル３は、ドレイン１６と接触している。例えばドレイン１６とチャネル３は、半導体基板又は層上のドレイン１６とチャネル３の半導体材料１０，７のエピタキシャル成長によって形成できる。或いは、アンド−プ基板からナノ構造をエッチングし、その後、こうして形成したナノ構造の下部領域を埋め込み(implant)、これによりドープ領域１６を形成してもよい。
【００９１】
ドレイン１６は、ｎ型ＴＦＥＴの場合には高濃度にｎドープすることができる。或いはｐ型ＴＦＥＴの場合には、高濃度にｐドープされた半導体材料でドレイン１６を作成することができる。本発明の実施形態では、ドレイン１６のドーピングレベルは、典型的には１ｅ１８／ｃｍ３から１ｅ２１／ｃｍ３の範囲内、例えば１ｅ１９／ｃｍ３から５ｅ２０／ｃｍ３の範囲内である。
【００９２】
本発明の実施形態では、チャネル３は、ドレイン１６の半導体材料と同一又は異なる半導体材料７，１０で作成し、これによりチャネル３とドレイン１６との間にそれぞれホモ接合又はヘテロ接合を形成できる。チャネル３は、例えばドープせず、又は少なくともドレイン１６より低濃度にドープしてもよい。例えば、ドレイン１６のドーパント濃度レベルの少なくとも１０分の１であるドーパント濃度レベルを有する。本発明の実施形態では、チャネル３のドーピングレベルは、アンドープから最大１ｅ１７／ｃｍ３のドーピングの範囲内でもよく、例えばアンドープから最大１ｅ１５／ｃｍ３のドーピングの範囲内でもよい。
【００９３】
特定の実施形態に従って、図６ａ及び図６ｂに示すように、ゲート誘電体１７とゲート電極１８とを含むゲートを設けた。ゲート、具体的にはゲート１０のゲート誘電体１７は、少なくともＴＦＥＴデバイス１のチャネル３と接触している。図６ａ及び図６ｂに示す実施形態では、ゲートはオールアラウンドゲートであり、チャネル３の外周を覆っている。代替の実施形態では、デバイスは、例えば、ゲートがチャネル外周の２辺のみを覆うダブルゲートデバイス、又はゲートがチャネル外周の３辺を覆うトライゲートデバイスが可能である。
【００９４】
特定の実施形態によれば、結晶性半導体基板は［１００］方位を有する。次に、ソース２とチャネル３との間にチップ状のソース−チャネル界面４を形成するように、成形したソース２をチャネル３と接触させて設ける。特に条件がなければ、ソース２とチャネル３との間の界面４は、図２〜図５のいずれかの断面図に示すように、平面でなくチップライクの形状を有する。チップライクの形状を有するとは、ソース２がチャネル領域に向かって延びるチップ８を持つピラミッド形状を有すること、又は、ソース２がチャネル領域に向かって延びるナイフエッジ８を持つナイフエッジ形状を有すること、又は、ソース２がチャネル領域に向かって延びる頂点(apex)８を持つ円錐形状を有すること、又は、ソース２がチャネル領域に向かって延びるナイフエッジ頂点８を持つ円錐形状を有することを意味する。ソース２は複数の層で形成する。第１層は、第１結晶性材料７の層５であり、金属１１で略均一にドープされている。チャネルもまた、第１結晶性材料７で作成される。この第１層５は、上記の通り、さらに別のドーパントでドープしてもよい。
【００９５】
金属１１の合金化層１４とソース２との間のコンタクト領域の形状に応じて、形成される合金１２は、ピラミッド状に成形され、又はナイフエッジ状に成形されてもよく、成形したソース２をもたらす。図６ｅ及び図６ｆは、ピラミッド状に成形された１頂点を有するソース領域３を示す。金属層１４とソース領域３との間のコンタクト領域は正方形であった。図６ｇ及び図６ｈは、２頂点を有するナイフ状のソース領域を示す。ここで、金属層１１とソース領域３との間のコンタクト領域は長方形であった。
【００９６】
本発明の実施形態によれば、ドレイン１６と接触するチャネル３を設ける工程の後、チャネル３は、半導体基板表面に略平行な長方形の上面を持つ直方体形状を有する。直方体チャネルの側壁は、半導体基板表面に対して略垂直な方向を向いている。長方形の上面を持つ直方体形状を有するチャネルを、長方形−直方体チャネル３とも呼ぶ。
【００９７】
本発明の実施形態によれば、ドレイン１６と接触するチャネル３を設ける工程の後、チャネル３は、半導体基板表面に略平行な正方形の上面を持つ直方体形状を有する。直方体チャネルの側壁は、半導体基板表面に対して略垂直な方向を向いている。正方形の上面を持つ直方体形状を有するチャネル３を、正方形−直方体チャネル３とも呼ぶ。
【００９８】
本発明の実施形態によれば、ドレイン１６と接触するチャネル３を設ける工程の後、チャネル３は、半導体基板表面に略平行な楕円形の上面を持つ円筒形状を有する。円筒形チャネルの湾曲した側壁は、半導体基板表面に対して略垂直な方向を向いている。楕円形の上面を持つ円筒形状を有するチャネル３を、楕円−円筒形チャネル３とも呼ぶ。
【００９９】
本発明の実施形態によれば、ドレイン１６と接触するチャネル３を設ける工程の後、チャネル３は、半導体基板表面に略平行な円形の上面を持つ円筒形状を有する。円筒形チャネルの湾曲した側壁は、半導体基板表面に対して略垂直な方向を向いている。円形の上面を持つ円筒形状を有するチャネル３を、円−円筒形チャネル３とも呼ぶ。
【０１００】
チャネル３を形成し、ソース２を形成することになる第１結晶性半導体材料７の上に金属１１の層を設ける。結晶方位依存の構成が存在し、ドーパントの溶解は、一方向で他の方向でよりも容易である。一例として、Ｓｉ中でのＡｌの溶解の例は［１１１］面内でより容易であり、したがって４つの［１１１］面からなるピラミッド形状が得られる。冷却時には、共晶系が、ＡｌドープされたＳｉ結晶の形成に関与する。Ｓｉ中でのＡｌの溶解速度は結晶面に大きく依存するので（最充填密度に起因して、（１１１）面の場合に溶解速度が最も小さい）、異方性挙動が達成され、異方性ウェットエッチングに似た形状が作成される。
【０１０１】
長方形−直方体チャネル３の場合、ソース２は、ナイフエッジのピラミッド状に成形されることになる。
【０１０２】
正方形−直方体チャネル３の場合、ソース２は、ピラミッド状に成形されることになる。
【０１０３】
楕円−円筒形チャネル３の場合、ソース２は、ナイフエッジ状に成形されることになり、楕円の寸法は、形状の長さと幅とを決定することになる。
【０１０４】
円筒形チャネル３の場合、ソース２はピラミッド状に成形されることになる。
【０１０５】
本発明の実施形態に係るテクニックの利点は、チャネル内に突出するソースの一部を包囲するアンドープ領域において、欠陥が発生しないことである（例えば、埋め込みの損傷又は転移によって、通常は欠陥が発生するところ、ここでは存在しない）。通常、欠陥は、バンド間トンネリングが未だ可能でないときに電流を流れさせるので、サブスレッショルドスイングの悪化を引き起こす。したがって、本発明の実施形態は、良好な、例えば先行技術より良好なサブスレッショルドスイングを提供する。
【０１０６】
図６ａ及び図６ｂは、ドレイン電極１９上のドレイン１６と接触する直方体チャネル３を有するトンネルＦＥＴ１を示す。チャネル３上で、ゲート誘電体１７とゲート電極１８とを有するゲートスタックを設ける。
【０１０７】
チャネル３を有するチップ状のソース−チャネル界面４を形成するように、チャネル３に接触するソース２を設ける工程は、さまざまなサブ工程を含む。
【０１０８】
図６ｂ及び図６ｃに示すように、金属１１の層１４を第１結晶性半導体材料７の上に設ける。ソース２とチャネル３は、第１結晶性半導体材料７の中に形成することになる。金属層１４は、例えばアルミニウム層からなってもよい。金属層１４は、チャネル３の結晶性半導体材料７の表面上に設ける。この表面は、チャネル３を設ける工程の後に露出する。金属１１を設ける工程は、構造全体、即ちチャネル３とゲートスタック１７−１８、を超えて金属層１４を堆積させることと、金属１１がチャネルの上にのみに存在して第１結晶性半導体材料７と接触した状態を維持するように金属層１４をパターニングすることとを含んでもよい。金属層１４は、物理気相蒸着（ＰＶＤ）、スパッタリング、化学気相蒸着、スクリーン印刷などを使用して堆積させることができる。堆積した金属層１４の厚さは、１０ｎｍから１マイクロメートルの範囲内である。
【０１０９】
実施形態によれば、ドープされた金属層１４をチャネル３と接触させて設けてもよい。金属１１の層１４は、例えばホウ素のような、上記の更なるドーパントと呼ばれるｐ型ドーパントでドープしてもよい。金属１１は、例えばＡｓのようなｎ型ドーパントでドープしてもよい。例えば、ドープされたアルミニウム層を設けることができる。アルミニウム層は、例えばホウ素のようなｐ型ドーパントでドープすることができ、これはＡｌ−Ｂ層をもたらす。アルミニウム層は、例えばＡｓのようなｎ型ドーパントでドープしてもよく、これはＡｌ−Ａｓ層をもたらす。金属１１のドーパントは、以下でさらに議論することになるように、界面層５，６のドーパントレベルとドーパント型の観点で選択する。
【０１１０】
チップ８を有するソース−チャネル界面４を形成しようとする場合、金属１１は、合金化、即ち熱処理及び冷却の際に、ホスト格子、即ち第１結晶性半導体材料７内で、形状、例えばチップ又はくさび形の自己形成を有する材料からなる必要があり、必ずしもその必要はないが、ホスト格子のドーパントでもよい。金属層は、異方性の方法で半導体合金を形成するように選択する。例えばＳｉチャネルの場合、次のｐ型ドーパントを使用できる。即ち、Ｂ，Ａｌ，Ｇａ，Ｉｎ，Ｔｌ，Ｐｄ，Ｎａ，Ｂｅ，Ｚｎ，Ａｕ，Ｃｏ，Ｖ，Ｎｉ，ＭＯ，Ｈｇ，Ｓｒ，Ｇｅ，Ｃｕ，Ｋ，Ｓｎ，Ｗ，Ｐｂ，Ｏ，Ｆｅである。例えばＳｉチャネルの場合、次のｎ型ドーパントを使用できる。即ち、Ｌｉ，Ｓｂ，Ｐ，Ａｓ，Ｂｉ，Ｔｅ，Ｔｉ，Ｃ，Ｍｇ，Ｓｅ，Ｃｒ，Ｔａ，Ｃｓ，Ｂａ，Ｓ，Ｍｎ，Ａｇ，Ｃｄ，Ｐｔである。例えばＧｅチャネルの場合、次のｐ型ドーパントを使用できる。即ち、Ｂ，Ａｌ，Ｔｌ，Ｇａ，Ｉｎ，Ｂｅ，Ｚｎ，Ｃｒ，Ｃｄ，Ｈｇ，Ｃｏ，Ｎｉ，Ｍｎ，Ｆｅ，Ｐｔである。例えばＧｅチャネルの場合、次のｎ型ドーパントを使用できる。即ち、Ｌｉ，Ｓｂ，Ｐ，Ａｓ，Ｓ，Ｓｅ，Ｔｅ，Ｃｕ，Ａｕ，Ａｇである。
【０１１１】
金属層１４を設けた後、その層１４の金属材料１１とチャネル３の半導体材料７とを合金化することによって、チップ状の合金１２については図６ｅ及び図６ｆに示すように、又は、くさび型の合金１２については図６ｇ及び図６ｈに示すように、成形した金属−半導体合金が形成される。チップ状の金属−半導体合金１２は、堆積直後の(as-deposited)金属層１４からの金属材料１１と、半導体チャネル３からの第１結晶性半導体材料７と、さらにチップ状のソース−チャネル界面４で、チップ状の高濃度ドープ半導体層５とを含む。チップ状の金属−半導体合金１２は、チャネル内に向かって突出し（８）、かつチャネル内を貫通しており、これによりチップ状のソース−チャネル界面４を形成する。
【０１１２】
金属−半導体合金１２を形成する工程は、熱処理とその後の冷却を実施することを含んでもよい。熱処理を施した最高温度は、第１結晶性半導体材料７に依存することがある。シリコン７の場合、熱処理は、少なくとも６５０℃、通常８００℃であるが、８００℃より高い温度も可能である。ゲルマニウム７の場合、熱処理は、少なくとも４５０℃であるが、４５０℃より高い温度も可能である。例えば、急速な熱アニール工程を使用できる。例えばＡｌ−Ｓｉ１２，７合金は、Ｓｉチャネル３上に堆積直後のアルミニウム層１４を含む構造を第１加熱することによって形成できる。この加熱工程中に、第１結晶性半導体材料７、即ちチャネル３からのシリコン７は、層１４のアルミニウム１１内に溶解することになる。Ａｌ−Ｓｉ１１，７が溶解した構造を冷却する場合、種々の層、具体的には、Ａｌ−Ｓｉ合金１２（元のシリコンチャネル３内を貫通する）と接触するＡｌ−Ｓｉのマトリックス層（堆積直後のアルミニウム層１４を置換する）を形成する。このＡｌ−Ｓｉ合金１２は、界面４にある、金属１１で高濃度にドープされた結晶性半導体層５である薄層５と、界面４の反対側にある、金属でより低濃度にドープされた結晶性半導体とに接触する。冷却する工程中、まず、ドープ半導体層５，６を形成する。残りの液体は、Ａｌ−Ｓｉ合金につながる共晶温度で固化する。材料の残りは、Ａｌ−Ｓｉ粒子のマトリックス層を形成する。冷却する工程中、ソース−チャネル界面４近くのＡｌ濃度は、高濃度ドープ半導体ソース側界面層５と、低濃度ドープ半導体チャネル側界面層６とを残して低下する。
【０１１３】
合金１２の形成は正方形状のコンタクト領域から開始するという事実に起因して、得られる金属−半導体合金１２と、この金属−半導体合金１２の表面に形成されるドープ半導体層５，６は、チャネル３に向かうピラミッド状の突出部の点を持つピラミッド形状を有する。異なる結晶面、例えば｛１００｝面と｛１１１｝面とで発生する異なる溶解速度に起因して、ピラミッド形状が得られる。
【０１１４】
文献（"Local Al-alloyed contact for next generation Si solar cells" from Uruena et al. as published on the 24th European Photovoltaic Solar Energy Conference, September 2009）では、Ａｌ−Ｓｉ合金の形成の背後にある熱力学、具体的には所謂Ａｌ−ＢＳＦの形成の物理的メカニズムが詳細に記載されているが、これは参照によって本明細書に組み込まれる。
【０１１５】
長方形−直方体チャネル３の場合に、金属−半導体合金を形成する工程後に得られる構造を図６ｅ及び図６ｆに概略的に示す。構造の熱処理及び冷却の後、チップ状のソース２を形成する。チップ状のソース２は、チャネル−ソース界面４で、チップ状の高濃度ドープ半導体界面層５と、そのチップ状の高濃度ドープ半導体界面層５に接触するチップ状の金属−半導体合金１２とを含む。チップ状のソース２は、形成直後の(as-formed)チャネル３内に突出し、その結果、チップ状のソース２の頂点又は端点は、形成直後のチャネル３内に位置する。したがって、得られるチャネル３は、金属−半導体合金１２のチャネル３内への貫通と、チップ状のソース領域３からの高濃度ドープ半導体界面層５の形成とに起因して、形成直後のチャネル３より小さくなる。必要に応じて、合金１２上にソース電極１５を形成できる。
【０１１６】
或いは、本発明の実施形態に従って、半導体−金属合金１２の少なくとも一部、又は全部を除去できる。図６ｉ及び図６ｊは、半導体−金属合金１２の完全な除去とソース電極１５の形成の後に得られる構造の概略図を示す。そして、チップ状のソース２は、高濃度ドープ半導体層５のみからなる。或いは、金属−半導体合金１２の一部が依然として存在してもよい。金属−半導体合金１２を完全に除去することにより、チップ状の開口部を形成する。チップ状の開口部は、図６ｉと図６ｊとに示すように、ソースコンタクト材料で完全に又は部分的に充填できる。特に条件がなければ、チップ状のソース２の上で、即ち完全に除去していないときには高濃度ドープ半導体層５又は半導体−金属合金１２の上で、ソース電極１５を形成できる。
【０１１７】
高濃度ドープ半導体層５を含むソース２の自己形成に起因して、非常にはっきりしたドーピングレベルの移行が、高濃度ドープソース２から低濃度ドープチャネル３に向かって形成される。半導体基板の結晶方位に応じて、このソース２はまた、チャネル３に向かって延びるチップ８を含む。特に条件がなければ、ＴＦＥＴ構造１のソース２とチャネル３との間に急峻な界面を形成することができる。
【０１１８】
図７は、縦型トンネルＦＥＴを示しており、高濃度ドープソース側界面層５が、ソース２とチャネル３との間の界面で形成される。ここで、ソース２は、チャネル３に向かう頂点８を有さず平面的である。先の実施形態では、発明の教示を目的として、結晶方位［１００］を有するシリコン基板を選択したが、ここでは、平面的な界面４を有する本実施形態を説明する目的で、結晶方位［１１１］を有するシリコン基板を選択する。アルミニウム層１４のような金属層をチャネル３上に堆積させる場合、基板を加熱及び冷却するときに、金属−半導体合金１２が形成される。結晶方位［１１１］に起因して、Ａｌ−Ｓｉ合金１２は、第１結晶性半導体基板７内に均一に成長することになり、平面的な界面４をもたらす。上記のように、ここでまた、この金属１１を設ける間又はイオン注入を用いた後のいずれかに、合金化金属層１４をドープすることができる。この実施形態では、半導体合金１２は完全に除去され、追加のソース電極１５は、この高濃度ドープソース側界面層５に接触する。半導体合金１２は、チャネル３を形成する結晶性半導体材料７に与えられる金属１１間の相互作用によって形成された。
【０１１９】
例として、本発明の異なる実施形態を図８ａから図８ｈに示している。これらは、成形されたソース−チャネル界面４を有する横型ＴＦＥＴ構造を製造するための方法を説明するための略平面図及び対応するＡ−Ａ線断面図を示している。
【０１２０】
図８ａから図８ｈは、本発明の実施形態に従って製造する横型ＴＦＥＴデバイスの平面図及び対応するＡ−Ａ線断面図をさまざまな工程について示す。
【０１２１】
図８ａ及び図８ｂは、ドレイン１６及びゲートスタック１７，１８が形成される半導体７の基板を概略的に示す。ソース２及びチャネル３の位置を示している。
【０１２２】
図８ｃ及び図８ｄは、ソース２の位置で半導体７の基板内に開口部２０を設ける工程を概略的に示す。この開口部２０は、図８ｅ及び図８ｆに示すように、その後、合金化金属で充填される。示した例において、開口部は、基板７の面に平行な方向にある長方形断面を有する。
【０１２３】
その後、図８ｇ及び図８ｈに示すように、ソース−チャネル成形界面４を形成するように、成形したソース２がチャネル３と接触して形成される。形成したソース２及び界面５，６は、詳細に説明したように金属−半導体合金１２を形成することによって形成される。合金１２を形成する、半導体金属合金１２と半導体材料７との間の境界にある界面層５，６は、図８ｇ及び図８ｈには示していない。
【０１２４】
図９は、半導体基板がＳＯＩ基板を含む代替の実施形態の略断面図を概略的に示す。第１結晶性半導体材料７として、セミコンダクタオンインシュレータ基板の半導体層を用いる。図９でＢＯＸと示した部分に、下位の絶縁層を示している。さらに下位の基板層は、図面には示していない。この場合、ソース２の位置で半導体基板内にトレンチ２０を形成し、その後、ＳＯＩ基板の半導体−酸化物界面に至るまで、即ちＳＯＩ基板の所謂埋め込み酸化膜層に至るまで、金属１１を充填する。この実施形態では、下位の基板に向かうチップは形成されない。埋め込み酸化膜がこれを妨害するからである。
【０１２５】
縦型トンネルＦＥＴに関して実施形態で開示したように、ソース２の形状は、合金化金属１１の層１４とソース２との間のコンタクト領域の形状に依存する。横型トンネルＦＥＴの場合、このコンタクト領域は、半導体７の基板内に形成した開口部２０の寸法によって形成される。正方形の開口部を形成する場合、図８ａから図８ｈに示すように、成形したソース２はピラミッド形状に類似することになる。さらに長方形の開口部を形成する場合、成形したソース２はくさび形状に類似することになる。
【０１２６】
縦型トンネルＦＥＴに関して実施形態で開示したように、ソース２の形状は、合金化金属１１の層１４とソース２との間のコンタクト領域の形状に依存する。横型トンネルＦＥＴの場合、このコンタクト領域は、半導体７の基板内に形成された開口部２０の縦方向側面の寸法によって形成される。開口部の正方形の縦方向側面を形成する場合、図８ａから図８ｈに示すように、成形したソース２はピラミッド形状に類似することになる。さらに長方形の開口部の縦方向側面を形成する場合、成形したソース２はくさび形状により類似することになる。この実施形態を図１０ａ及び図１０ｂに示す。図１０ｂは、図１０ａのＡ−Ａ線断面図である。これらの図においては、界面４のみを示している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６ａ】
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【図６ｂ】
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【図６ｃ】
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【図６ｄ】
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【図６ｅ】
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【図６ｆ】
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【図６ｇ】
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【図６ｈ】
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【図６ｉ】
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【図６ｊ】
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【図７】
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【図８ａ】
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【図８ｂ】
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【図８ｃ】
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【図８ｄ】
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【図８ｅ】
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【図８ｆ】
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【図８ｇ】
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【図８ｈ】
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【図９】
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【図１０】
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【外国語明細書】
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