(57)【要約】【課題】縮小可能であって、配線接続において高い自由度を有する回路レイアウトを提供すること。【解決手段】第１、第２領域で構成される第１領域と、前記第１領域内の前記第１領域の表面内に設けられた第１、第２拡散層、並びに第１制御ゲートを備える第１トランジスタと、前記第２領域内の前記第１領域の表面内に設けられた第３、第４拡散層、並びに第２制御ゲートを備える第２トランジスタと、前記第１領域及び前記第２領域を跨ぎつつ、ゲート長方向に沿って前記第１、第２制御ゲート上に形成された第１配線層と、前記第１制御ゲート上に形成された第１プラグＣＰ２とを具備し、前記第１プラグは、前記第１配線層が形成される領域とは異なる領域に形成される。【選択図】図５
2013179129.tif 000002
【特許請求の範囲】
【請求項１】
第１領域及び第２領域で構成される第１半導体領域と、
前記第１領域内の前記第１半導体領域の表面内に互いに隔離するように設けられた第１拡散層、及び第２拡散層、並びにこの第１、第２拡散層間であって前記第１半導体領域の表面上に形成された第１制御ゲートを備える第１トランジスタと、
前記第２領域内の前記第１半導体領域の表面内に互いに隔離するように設けられた第３拡散層、及び第４拡散層、並びにこの第３、第４拡散層間であって前記第１半導体表面上に形成された第２制御ゲートを備える第２トランジスタと、
前記第１領域及び前記第２領域を跨ぎつつ、ゲート長方向に沿って前記第１、第２制御ゲート上に形成された第１配線層と、
前記第１制御ゲート上に形成された第１プラグと
を具備し、
前記第１プラグは、前記第１配線層が形成される領域とは異なる領域に形成される
ことを特徴とする半導体装置。
【請求項２】
前記第１トランジスタ及び前記第２トランジスタはそれぞれ複数形成され、
前記第１領域及び前記第２領域のゲート幅方向の距離は、前記第２領域内に形成される前記複数の前記第２トランジスタに応じた第１の長さを有し、
前記第１の長さを有した前記第１半導体領域内で前記複数の前記第１トランジスタを前記ゲート幅方向に向かって前記第１領域の両端に配置し、前記第１領域及び第２領域を跨ぐ前記第１配線層を空き領域に形成する
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１半導体領域に隣接する第２半導体領域を更に備え、
前記第２半導体領域には、この第２半導体領域の表面内に互いに隔離するように設けられた第５拡散層、及び第６拡散層、並びにこの第５、第６拡散層間であって前記第２半導体領域の表面上に形成された第３制御ゲートを備える第３トランジスタを含み、
前記第１トランジスタ及び前記第３トランジスタは前記第１半導体領域及び前記第２半導体領域内であって、互いに電位差の異なる第１、第２ウェル内に形成され、
前記第１半導体領域と前記第２半導体領域とは第１幅の間隔で形成される
ことを特徴とする請求項１記載の半導体装置。
【請求項４】
第１幅の間隔で配置された第１半導体領域及び第２半導体領域と、
前記１半導体領域内に形成され、第１電圧が印加される第１ウェル内に形成された第１トランジスタと、
前記第２半導体領域内に形成され、前記第１電圧とは異なる第２電圧が印加される第２ウェル内に形成された第２トランジスタと、
を具備し、
前記第１幅の間隔で配置された前記第１半導体領域及び前記第２半導体領域間に、金属配線層を配置する
ことを特徴とする半導体装置。
【請求項５】
前記第１半導体領域は、第１領域及び第２領域で構成され、
前記第１トランジスタは、前記第１領域であって前記第１半導体領域の表面内に互いに隔離するように設けられた第１拡散層、及び第２拡散層、並びにこの第１、第２拡散層間であって前記第１半導体領域の表面上に形成された第１制御ゲートを備え、
前記第２トランジスタは、前記第２領域であって前記第１半導体領域の表面内に互いに隔離するように設けられた第３拡散層、及び第４拡散層、並びにこの第１、第２拡散層間であって前記第１半導体領域の表面上に形成された第２制御ゲートを備え、
前記第１領域及び前記第２領域を跨ぎつつ、ゲート長方向に沿って前記第１、第２制御ゲート上に形成された第１配線層と、
前記第１制御ゲート上に形成された第１プラグと
を具備し、
前記第１プラグは、前記第１配線層が形成される領域とは異なる領域に形成される
ことを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第１トランジスタ及び前記第２トランジスタはそれぞれ複数形成され、
前記第１領域及び前記第２領域のゲート幅方向の距離は、前記第２領域内に形成される前記複数の前記第２トランジスタに応じた第１の長さを有し、
前記第１の長さを有した前記第１半導体領域内で前記複数の前記第１トランジスタを前記ゲート幅方向に向かって前記第１領域の両端に配置し、前記第１領域及び第２領域を跨ぐ前記第１配線層を空き領域に形成する
ことを特徴とする請求項５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、ＭＯＳトランジスタ及び金属配線層のレイアウトに関する。
【背景技術】
【０００２】
回路を形成する際、予めＮ−ＭＯＳトランジスタ及びＰ−ＭＯＳトランジスタを組み合わせで構成されたテンプレート、並びに単一のＮ−ＭＯＳトランジスタ又はＰ−ＭＯＳトランジスタで構成されたテンプレートを作成し、この作成したテンプレートを組み合わせることで所定の回路を形成する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−７９７０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、縮小可能であって、配線接続において高い自由度を有する回路レイアウトを提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置によれば、第１領域及び第２領域で構成される第１半導体領域と、前記第１領域内の前記第１半導体領域の表面内に互いに隔離するように設けられた第１拡散層、及び第２拡散層、並びにこの第１、第２拡散層間であって前記第１半導体領域の表面上に形成された第１制御ゲートを備える第１トランジスタと、前記第２領域内の前記第１半導体領域の表面内に互いに隔離するように設けられた第３拡散層、及び第４拡散層、並びにこの第３、第４拡散層間であって前記第１半導体表面上に形成された第２制御ゲートを備える第２トランジスタと、前記第１領域及び前記第２領域を跨ぎつつ、ゲート長方向に沿って前記第１、第２制御ゲート上に形成された第１配線層と、前記第１制御ゲート上に形成された第１プラグとを具備し、前記第１プラグは、前記第１配線層が形成される領域とは異なる領域に形成される。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係るＮＡＮＤ型フラッシュの全体構成例。
【図２】第１実施形態に係る周辺回路のレイアウト例。
【図３】第１実施形態に係るブロック群のレイアウト例。
【図４】第１実施形態に係るテンプレートの平面構成例であって、図４（ａ）〜図４（ｇ）は様々なＭＯＳトランジスタで形成されるテンプレートの平面構成例。
【図５】第１実施形態に係るテンプレートの平面構成例であって、図５（ａ）はテンプレートＢの平面図であり、図５（ｂ）はテンプレートＢの断面図及び斜視図。
【図６】第１実施形態に係るテンプレートの平面構成例であって、金属配線層の稼働領域の自由度を示した概念図。
【図７】第２実施形態に係るテンプレートの平面構成例。
【図８】第３実施形態に係るテンプレートの平面構成例。
【図９】第４実施形態に係るテンプレートの平面構成例。
【図１０】第１、第２実施形態に係るテンプレートの平面構成例の組み合わせを示した平面構成例。
【発明を実施するための形態】
【０００７】
以下、本実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【０００８】
[第１の実施形態]  
本実施形態について、ＮＡＮＤ型フラッシュメモリにおいて、周辺回路部を構成するＭＯＳトランジスタのレイアウト及びこのＭＯＳトランジスタに信号（電圧）を転送する金属配線層のレイアウトを例として説明する。これに限定されることなく、ＮＡＮＤ型フラッシュメモリ以外の例えばＬＳＩにも用いることができる。
【０００９】
図１を用いて本実施形態に係る半導体装置について説明する。図１は、大まかに制御部２１、電圧発生回路２２、センスアンプ２３、ロウデコーダ２４、カラムデコーダ２５、及びデータ入出力回路２６などを含む周辺回路部２、並びにデータを保持可能とするメモリセルが複数形成されたメモリセルアレイ１０を含むＣＯＲＥ部１の概念図を示す。
【００１０】
以下、ＣＯＲＥ部１及び周辺回路部２について簡単に説明する。  
１．＜全体構成例＞  
１−１．ＣＯＲＥ部１  
ＣＯＲＥ部１はメモリセルアレイ１０を含む。このメモリセルアレイ１０は、複数の不揮発性のメモリセルＭＣを含んだ複数のブロック群Ｇｓを備える（ｓは自然数）。これら複数のブロック群Ｇｓの各々は、不揮発性のメモリセルＭＣが直列接続された複数のＮＡＮＤストリングを備えている。ＮＡＮＤストリングの各々は、例えば６４個のメモリセルＭＣと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。
【００１１】
メモリセルＭＣは、２値以上のデータを保持可能とする。このメモリセルＭＣの構造は、ｐ型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート（電荷導電層）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだＦＧ構造である。なお、メモリセルＭＣの構造は、ＭＯＮＯＳ型であっても良い。ＭＯＮＯＳ型とは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と、更にブロック層上に形成された制御ゲートとを有した構造である。
【００１２】
メモリセルＭＣの制御ゲートはワード線ＷＬに電気的に接続され、ドレインはビット線ＢＬに電気的に接続され、ソースはソース線ＳＬに電気的に接続されている。またメモリセルＭＣは、ｎチャネルＭＯＳトランジスタである。なお、メモリセルＭＣの個数は６４個に限られず、１２８個や２５６個、５１２個等であってもよく、その数は限定されるものではない。
【００１３】
またメモリセルＭＣは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルＭＣの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。
【００１４】
１−２．周辺回路部２  
次に周辺回路部２について簡単に説明する。制御部２１はＮＡＮＤ型フラッシュメモリ全体を制御する。例えば、読み出し動作及び書き込み動作、並びにこれら動作に伴う電圧及び信号の出力タイミングなどを制御する。電圧発生回路２２は、外部電源Ｖｃｃを受け取り、この外部電源Ｖｃｃを昇圧することで様々な電圧を生成する。一例として電圧発生回路２２は、外部電源Ｖｃｃに基づき、例えば電圧ＶＤＤを生成する。電圧発生回路２２は生成した、例えば電圧ＶＤＤをセンスアンプ２３、及びロウデコーダ２４などに転送する。センスアンプ２３は、データをメモリセルＭＣから読み出し、これをデータ入出力回路２６に転送する。またデータ入出力回路２６から供給されたデータをメモリセルＭＣに書き込む。ロウデコーダ２４はメモリセルＭＣを選択し、電圧発生回路２２から供給された所定の電圧をこの選択したメモリセルＭＣに転送する。例えば、選択メモリセルＭＣに電圧Ｖ１を転送し、非選択のメモリセルＭＣに電圧Ｖ２（≠Ｖ１）を転送する。カラムデコーダ２５は、ビット線ＢＬを選択する。データ入出力回路２６は、図示せぬ（host）とデータの入出力を行う。
【００１５】
上記周辺回路部２内の各機能部（制御部２１〜データ入出力回路２６）は、複数のＭＯＳトランジスタで構成されたテンプレートＴＭＰを複数組み合せることで構成される。また周辺回路部２を構成する各々の機能部は、信号（電圧）を出力し、また出力された信号を受け取ることで各機能部の所望の動作をする。そして、各機能部へと信号を出力するため、または各機能部から信号を受けるため、各機能部間は、必要に応じて信号線（以下、金属配線層と呼ぶことがある）で電気的に接続される。例えば、電圧発生回路２２が発生した電圧を、信号線を介してロウデコーダ２４を構成するＭＯＳトランジスタのドレイン領域に転送可能ように配線接続を行う。こういったように、各機能部内だけでなく、各機能部間を跨ぐように信号線が形成されている。以下、周辺回路部２を構成するＭＯＳトランジスタのレイアウト及び信号線のレイアウトについて説明する。
【００１６】
２．周辺回路部２のレイアウト  
図２〜図４を用いて周辺回路部２のレイアウトについて説明する。  
図２は、周辺回路部２の平面図であって、複数ＭＯＳトランジスタで構成されるブロックＢＬＫ０〜ＢＬＫｍ、及び複数ＭＯＳトランジスタと接続可能な信号線（以下、金属配線層Ｍと呼ぶこともある）を示した平面図である。なおここでは、各ブロックＢＬＫを構成するＭＯＳトランジスタは省略する。また、ブロック群ＢＬＫ０〜ＢＬＫｍを区別しない場合には単にブロックＢＬＫと呼ぶ。
【００１７】
図２に示すように、周辺回路部２にはブロックＢＬＫ０〜ＢＬＫｍ（ｍ：２以上の自然数）、金属配線層Ｍ（Ｍ１及びＭ２）、並びに電源線Ｖｌｉｎｅが形成される。各々のブロックＢＬＫは、後述するテンプレートＴＭＰを複数備える。このテンプレートＴＭＰとは、予め複数、又は単一のＭＯＳトランジスタで構成された回路群である（以下、スタンダードセルと呼ぶことがある）。ブロックＢＬＫはこれらテンプレートＴＭＰが複数組み合わされて構成された集合体である。
【００１８】
このブロックＢＬＫ０〜ＢＬＫｍは図示するように第２方向に沿って形成される。例えば、１つのブロックＢＬＫで、１つの機能部として機能する場合もあれば、複数のブロックＢＬＫの寄せ集めによって１つの機能を有する場合もある。このため、テンプレートＴＭＰ間で信号の授受を行うため、金属配線層Ｍ１が複数テンプレートＴＭＰを跨ぐように第１方向に沿って形成され、また、ブロックＢＬＫ間で信号の授受を行うため、金属配線層Ｍ２が第２方向に沿ってブロックＢＬＫを跨ぐように配置される。なお、Ｍ１、Ｍ２とはそれら金属配線層が形成される階層を示し、Ｍ２の方がＭ１よりも上の階層に配置される。すなわち、Ｍ２、Ｍ１、Ｍ０の順で上の階層から下の階層へと金属配線層が形成される。
【００１９】
また第２方向に沿って各ブロックＢＬＫの両端にはそれぞれ電源線Ｖｌｉｎｅが形成される。一方の電源線Ｖｌｉｎｅは電圧ＶＤＤを受け取り、これを信号配線Ｍ２、Ｍ１を介して、各テンプレートＴＭＰに供給する。また他方の電源線Ｖｌｉｎｅは、接地電位（Ｖｓｓ）として機能する。
【００２０】
次に、図３を用いてブロックＢＬＫの詳細な構成について説明する。ブロックＢＬＫ０〜ＢＬＫｍの各々は互いにテンプレートＴＭＰの配置及びその数が異なるが、以下本実施形態ではブロックＢＬＫ０について着目する。  
図３に、ブロックＢＬＫ０の平面図を示す。図３は、ＭＯＳトランジスタと、このＭＯＳトランジスタの上層に形成される金属配線層Ｍ０、及びこの金属配線層Ｍ０の更に一層上の階層に形成される金属配線層Ｍ１を示した平面図である。図示するように、ブロックＢＬＫ０内には、テンプレートＴＭＰが上段、下段複数形成される。これらをテンプレートＴＭＰ−Ａ〜ＴＭＰ−Ｌとする。図示するように上段ブロックには、テンプレートＴＭＰ−Ａ〜ＴＭＰ−Ｆが第１方向に沿って設けられ、下段ブロックには、第１方向に沿ってブロックＧＬＫ−Ｄ〜ＢＬＫ−Ｌが設けられる。以下では、テンプレートＴＭＰ−Ａに着目して説明する。
【００２１】
テンプレートＴＭＰ−Ａは、領域Ａ１及び領域Ａ２を備える。領域Ａ１は、ｎチャネル型ＭＯＳトランジスタが形成される領域であり、複数のＭＯＳトランジスタが形成される。また領域Ａ２は、ｐチャネル型ＭＯＳトランジスタが形成される領域であり、領域Ａ２においても複数のＭＯＳトランジスタが形成される。また、これら領域Ａ１、Ａ２のＭＯＳトランジスタ上には、ゲートのゲート長方向（第２方向）に沿って金属配線層Ｍ０_０〜Ｍ０_８が形成される。なお、これら金属配線層Ｍ０_０〜Ｍ０_８を区別しない場合には単に金属配線層Ｍ０と呼ぶ。
【００２２】
金属配線層Ｍ０_０〜Ｍ０_８は、ＭＯＳトランジスタに信号を入力し、またＭＯＳトランジスタの出力を他へと転送する入出力信号線として機能する。つまり、金属配線層Ｍ０_０〜Ｍ０_８は、ＭＯＳトランジスタとコンタクトプラグＣＰを介して電気的に接続される。つまり、これら金属配線層Ｍ０_０〜Ｍ０_８によって例えば、ゲート及びドレインに電圧が入力され、ソースの電圧が他へと出力される。また、金属配線層Ｍ０_１、Ｍ０_２、Ｍ０_４、及びＭ０_７は、上段ブロックＢＬＫと下段ブロックＢＬＫとを跨ぐように配置される。
【００２３】
これら金属配線層Ｍ０上には、この金属配線層Ｍ０と直交、すなわち第１方向に沿って形成され、複数のテンプレートＴＭＰを跨ぐように形成された金属配線層Ｍ１が設けられる。金属配線層Ｍ１は、コンタクトプラグＣＰを介して上記金属配線層Ｍ０と電気的に接続され、金属配線層Ｍ０と信号の入出力を行う。上述したように金属配線層Ｍ１は、あるテンプレートＴＭＰの出力電圧を他のテンプレートＴＭＰの入力電圧として、他のテンプレートＴＭＰに転送する。このため、上段テンプレートＴＭＰ間を跨ぐように形成される。これは、下段テンプレートＴＭＰに関しても同様である。
【００２４】
なお、図３において、金属配線層Ｍ０が、上下段のブロックＢＬＫを跨いで形成されるのは、上層階に位置する金属配線層Ｍ１がどの位置（第２方向なら）でも、下層階の金属配線層Ｍ０にコンタクト出来るよう設計の自由度を上げるためである。
【００２５】
＜テンプレートＴＭＰのフォーマットについて＞  
次に、図４（ａ）〜図４（ｇ）を用いて、テンプレートＴＭＰ−Ａ、及びＴＭＰ−Ｂ、並びにＴＭＰ−Ｇ、及びＴＭＰ−Ｈを構成するテンプレートＴＭＰ−Ｇ１、Ｇ２、テンプレートＴＭＰ−Ｈ１、Ｈ２、及びテンプレートＴＭＰ−Ｉ、Ｊのレイアウトについて説明する。ここでは、金属配線層Ｍ０〜Ｍ２を省略し、ＭＯＳトランジスタに着目して説明する。  
図４(ａ)にテンプレートＴＭＰ−Ａの平面図を示す。上述したようにテンプレートＴＭＰ−Ａは、領域Ａ１、Ａ２内に複数形成されたＭＯＳトランジスタを備える。このテンプレートＴＭＰ−Ａの面積をＳＡとし、テンプレートＴＭＰ−Ａ内のＭＯＳトランジスタが占める密度が所定値を満たすよう、テンプレートＴＭＰ−Ａ内に複数、大小異なるＭＯＳトランジスタを設ける。
【００２６】
具体的には、領域Ａ１にゲートが共通接続され、互いに一方の不純物拡散層が共通接続されるｎチャネル型ＭＯＳトランジスタ（以下、ＭＯＳトランジスタＴｒ１及びＴｒ２）、並びにｎチャネル型ＭＯＳトランジスタ（以下、ＭＯＳトランジスタＴｒ３）が形成される。また領域Ａ２には、ゲートが共通接続されたｐチャネル型ＭＯＳトランジスタ（以下、ＭＯＳトランジスタＴｒ４〜Ｔｒ７）、並びにｐチャネル型ＭＯＳトランジスタ（以下、ＭＯＳトランジスタＴｒ８）が形成される。これら、領域Ａ１、Ａ２から形成されるテンプレートＴＭＰ−Ａの高さ（第２方向）は“Ｈ”とされ、幅（第１方向）は“Ｗａ”とされる。この幅Ｗａは、領域Ａ１に配置されるＭＯＳトランジスタＴｒ１〜Ｔｒ３の活性領域が、領域Ａ１に対して所定の密度以上になるよう、これらＭＯＳトランジスタＴｒ１〜Ｔｒ３が配置された結果得られた値である。つまり、幅Ｗａとは、領域Ａ１に形成されるＭＯＳトランジスタＴｒ１〜Ｔｒ３に依存した値である。このように領域Ａ１のＭＯＳトランジスタＴｒ１〜Ｔｒ３に合わせると、領域Ａ２の領域に若干の余裕が生じる場合がある。なお、以下説明する図４（ｂ）〜図４（ｄ）においても同一の高さ“Ｈ”を有する。
【００２７】
図４（ｂ）にテンプレートＴＭＰ−Ｂの平面図を示す。テンプレートＴＭＰ−Ｂにおいても領域Ｂ１、領域Ｂ２内には複数のＭＯＳトランジスタが形成される（以下、領域Ｂ１にＭＯＳトランジスタＴｒ１〜Ｔｒ３、領域Ｂ２にＭＯＳトランジスタＴｒ４〜Ｔｒ８が形成されるものとする）。テンプレートＴＭＰ−Ｂの面積をＳＢとする。テンプレートＴＭＰ−ＢもテンプレートＴＭＰ−Ａと同様、テンプレートＴＭＰ−Ｂに対するＭＯＳトランジスタＴｒ１〜Ｔｒ８の占める領域、すなわち密度が所定値以上となるようこのテンプレートＴＭＰ−Ｂ内には複数のＭＯＳトランジスタが形成される。また、テンプレートＴＭＰ−Ｂの幅は“Ｗｂ”とされる。この幅Ｗｂは、領域Ｂ１に形成されるＭＯＳトランジスタＴｒ１〜Ｔｒ３の領域Ｂ１に対する密度に依存する。すなわち、テンプレートＴＭＰ−Ｂにおいても、領域Ｂ２の領域に若干の余裕が生じる場合がある。
【００２８】
次に、図４（ｃ）及び図４（ｄ）にテンプレートＴＭＰ−Ｇの平面図を示す。テンプレートＴＭＰ−Ｇは、テンプレートＴＭＰ−Ｇ１、Ｇ２から構成され、これらテンプレートＴＭＰ−Ｇ１、Ｇ２には、テンプレートＴＭＰの大きさに応じてそれぞれ１つまたは３つのＭＯＳトランジスタが形成される。具体的には、テンプレートＴＭＰ−Ｇ１にはゲートが共通接続されたＭＯＳトランジスタＴｒ１〜Ｔｒ３が形成され、テンプレートＴＭＰ−Ｇ２にはＭＯＳトランジスタＴｒ４が形成される。これらテンプレートＴＭＰ−Ｇ１、Ｇ２を組み合わせることで、高さ“Ｈ”のテンプレートＴＭＰ−Ｇが構成される。またこのテンプレートＴＭＰ−Ｇにおいても、これらテンプレートＴＭＰ−Ｇ内に占めるＭＯＳトランジスタＴｒ１〜Ｔｒ４の面積、すなわち密度が所定値以上となるようなテンプレートＴＭＰとされる。
【００２９】
次に、図４（ｅ）及び図４（ｆ）にテンプレートＴＭＰ−Ｈの平面図を示す。テンプレートＴＭＰ−Ｈは、テンプレートＴＭＰ−Ｈ１、ＴＭＰ−Ｈ２から構成される。これらテンプレートＴＭＰ−Ｈ１、Ｈ２においても、テンプレートＴＭＰの大きさに応じて１つまたは２つのＭＯＳトランジスタが形成される。具体的には、テンプレートＴＭＰ−Ｈ１には、ＭＯＳトランジスタＴｒ１、Ｔｒ２が形成され、テンプレートＴＭＰ−Ｈ２には、ＭＯＳトランジスタＴｒ３が形成される。また、これらテンプレートＴＭＰ−Ｈ１、Ｈ２を組み合わせる事で、高さ“Ｈ”のテンプレートＴＭＰ−Ｈが構成される。上記同様、テンプレートＴＭＰ−Ｈにおいても、これらテンプレートＴＭＰ−Ｈ内に占めるＭＯＳトランジスタの面積、すなわち密度が所定値以上とされる。
【００３０】
以上図４（ｃ）〜（ｆ）に示すように、複数のテンプレートＴＭＰで１つ大きなテンプレートＴＭＰを構成してもよいし（例えば、テンプレートＴＭＰ−Ｇ１、Ｇ２＝＞テンプレートＴＭＰ−Ｇを構成）、また単一のＭＯＳトランジスタから構成されるそのテンプレートＴＭＰであっても良い。
【００３１】
次に、図４（ｇ）〜図４（ｊ）を用いて、テンプレートＴＭＰ−Ｉ、Ｊの平面図を示す。この場合であっても、テンプレートＴＭＰの構成手段は、上記テンプレートＴＭＰ−Ｇ、Ｈと同様に複数のテンプレートＴＭＰで、高さ“Ｈ”を有するテンプレートＴＭＰを構成してもよいし、元々１つのテンプレートＴＭＰとして構成されていても良い。
【００３２】
以上の様に、予め形成されたテンプレートＴＭＰを組み合わせることで所望の回路を構成する。次にこれらテンプレートＴＭＰを用いて形成されたブロックＢＬＫを接続する金属配線層Ｍのレイアウトについて説明する。
【００３３】
＜金属配線層のレイアウトについて＞  
次に、図５（ａ）、図５（ｂ）を用いて複数のＭＯＳトランジスタＴｒ、金属配線層Ｍ０_９〜Ｍ０_１４、及びコンタクトプラグＣＰ１、ＣＰ２のレイアウトについて説明する。図５（ａ）は、テンプレートＴＭＰ−Ｂに着目した時の平面図を示し、図５（ｂ）はその５−５に沿った断面図及び斜視図を示す。  
図５（ａ）に示すように、領域Ｂ１には、ＭＯＳトランジスタＴｒ１、Ｔｒ２が形成される。ＭＯＳトランジスタＴｒ１はソースまたはドレインとして機能する不純物領域Ｉ１、及びＩ２、並びにゲートＧ１を備える。また、ＭＯＳトランジスタＴｒ２は、ソースまたはドレインとして機能する不純物領域Ｉ２、及びＩ３、並びにゲートＧ２を備える。これらＭＯＳトランジスタＴｒ１、及びＴｒ２は不純物領域Ｉ２、並びにゲートＧ１、Ｇ２が共通接続される。
【００３４】
また、領域Ｂ２に形成されるＭＯＳトランジスタＴｒ３はゲートＧ３、及び不純物領域をＩ４、Ｉ５を備える。なお、ＭＯＳトランジスタＴｒ３のゲートＧ３の先端を第１方向に引き出し、Ｌ字型のゲートＧを形成する。なおゲートＧ３の先端に設けられるコンタクトプラグＣＰ２が、第２方向に沿って形成される金属配線層Ｍ０_１２延長線上に無ければ、Ｌ字型でなくてもよい。
【００３５】
次に、上記ＭＯＳトランジスタＴｒ１〜Ｔｒ３の１つ上の階層に形成される金属配線層Ｍ０_９〜Ｍ０_１４について説明する。上述の通り、これら金属配線層Ｍ０_９〜Ｍ０_１４の各々はＭＯＳトランジスタに信号を入力、またはＭＯＳトランジスタから信号を出力するための信号線として機能する。具体的には、金属配線層Ｍ０_９〜Ｍ０_１１、Ｍ０_１３がそれぞれ図示せぬコンタクトプラグＣＰを介して、それぞれ対応する不純物領域Ｉ１〜Ｉ５に接続される。また、金属配線層Ｍ０_１４は、ゲートＧ１及びＧ２、並びにゲートＧ３をコンタクトプラグＣＰ１、ＣＰ２を介して電気的に接続する。すなわち、金属配線層Ｍ０_１４は、ＭＯＳトランジスタＴｒ１〜Ｔｒ３をオン・オフするための信号を転送する信号線として機能する。また、金属配線層Ｍ０_１２は、テンプレートＴＭＰ−Ｊの下端からテンプレートＴＭＰ−Ｂへと延伸された金属配線層Ｍ０である。具体的には、テンプレートＴＭＰ−Ｂ、及びＴＭＰ−Ｊ内のＭＯＳトランジスタと接続される入出力信号線である。
【００３６】
上述したようにコンタクトプラグＣＰ２を金属配線層Ｍ０_１２が伸びる延長線上から第１の方向にずらす。これにより、金属配線層Ｍ０_１２をテンプレートＴＭＰ−Ｂの上端まで引き延ばす。すなわち、この金属配線層Ｍ０_１２の配線長をテンプレートＴＭＰ−Ｂ及びＴＭＰ−Ｊの合計の高さ、つまり“２Ｈ”とする。この結果、図３に示した金属配線層Ｍ１層との接続領域を広げる。
【００３７】
この様子について図５（ｂ）を用いて説明する。図示するようにゲートＧ３の先端部分が第１方向に折り曲げられ、この第１方向に突出した領域にコンタクトプラグＣＰ２が形成される。コンタクトプラグＣＰ２上には上述の金属配線層Ｍ０_１４が形成され、図示せぬゲートＧ１及びＧ２がこのコンタクトプラグＣＰ１を介して接続される。この金属配線層Ｍ０_１４と同層であって、ゲートＧ３上に上記した金属配線層Ｍ０_１２が形成される。ここでは、テンプレートＴＭＰ−Ｂに着目して説明したが、テンプレートＴＭＰ−Ａを含む、他のテンプレートＴＭＰにおいても同様の構成とされていてもよい。
【００３８】
＜金属配線層Ｍ０と金属配線層Ｍ１とのレイアウト＞  
次に、図６を用いて、上述した入出力信号線Ｍ０_１２と接続する金属配線層Ｍ１の稼働領域を示した概念図を示す。図６にテンプレートＴＭＰ−ＢとテンプレートＴＭＰ−Ｊの平面図を示す。図示するように第１方向に沿って金属配線層Ｍ１が形成される。上述したようにこの金属配線層Ｍ１は、図示せぬコンタクトプラグＣＰを介して金属配線層Ｍ０_１２及び属配線層Ｍ２と信号の授受を行う。
【００３９】
ここで、金属配線層Ｍ０_１２の距離をｄ１（＝２Ｈ）とする。すると、この金属配線層Ｍ０_１２と信号の授受を行う金属配線層Ｍ１の稼働領域は、この金属配線層Ｍ０_１２と同等の距離ｄ１となる。すなわち、図６中に示す稼働領域内であれば、金属配線層Ｍ１は、コンタクトプラグＣＰを介して金属配線層Ｍ０_１２とどこでも接続可能とされる。つまり、例え小さなテンプレートＴＭＰを組み合わせた場合であっても、テンプレートＴＭＰの下端から上端まで伸びる配線が形成される。
【００４０】
＜本実施形態に係る効果＞  
本実施形態に係る半導体装置であると、例え小さなテンプレートＴＭＰを組み合わせ、本実施形態のように上下段に配置することでブロックＢＬＫを形成した場合であっても金属配線層Ｍ１の稼働領域を広げることが出来る。この効果につき比較例を挙げて説明する。比較例に係るブロックＢＬＫでは、上下段分の領域を単一のテンプレートＴＭＰで形成した場合を考える。すなわち、高さ“２Ｈ”のテンプレートＴＭＰを敷き詰めてブロックＢＬＫを形成する。この場合、テンプレートＴＭＰ内に形成されるＭＯＳトランジスタＴｒの配置位置に応じて、このテンプレートＴＭＰを貫通する金属配線層Ｍ０を形成し、またはテンプレートＴＭＰを貫通する金属配線層Ｍ０配置位置からずらしてＭＯＳトランジスタＴｒを形成する。従って金属配線層Ｍ０はテンプレートＴＭＰを貫通するため、金属配線層Ｍ１は“２Ｈ”の領域で金属配線層Ｍ０と接続可能とされる。しかし、このように大きなテンプレートＴＭＰを形成すると、このテンプレートＴＭＰ内のＭＯＳトランジスタＴｒの配置位置や、その数など各々のテンプレートＴＭＰに合わせた設計を一からすることになるため非常に手間が掛かる。そこで、本実施形態の様にテンプレートＴＭＰを上下段に分け、予め大小異なる様々なフォーマットのテンプレートＴＭＰを組み合わせることでその手間を省くことが出来る。また、予め作成したテンプレートＴＭＰは上述したように面積が縮小可能なテンプレートＴＭＰであるため、全体としてブロックＢＬＫサイズを縮小させることが出来る。これは、各テンプレートＴＭＰに対しＭＯＳトランジスタが占める割合、すなわち密度を所定値以上とすることに起因する。
【００４１】
しかし、このままであると上下段のテンプレートＴＭＰ内に形成されたＭＯＳトランジスタＴｒの配置位置が、構成するテンプレートＴＭＰ毎異なることから、これら各々のテンプレートＴＭＰを貫通する金属配線層Ｍ０が他のテンプレートＴＭＰに引き延ばせないことがある。具体的には、例えば上段のテンプレートＴＭＰに金属配線層Ｍ１を貫通出来ても、下段のテンプレートＴＭＰにこの金属配線層Ｍ１を引き延ばせないことがある。そこで、上述したようにテンプレートＴＭＰ−ＢにおいてゲートＧ３の先端を第１方向に引き出し、コンタクトプラグＣＰ２をその引き出した領域上に形成する。これにより、ゲートＧ１、Ｇ２間を接続可能とする金属配線層Ｍ０_１４の配置位置を、金属配線層Ｍ０_１２が形成される延長線上から外す。これにより、金属配線層Ｍ０_１２の配線長を長く取ることが出来、この金属配線層Ｍ０_１２とデータの授受を行う金属配線層Ｍ１の第２方向に沿った稼働領域を大きくすることが出来る。すなわち、例え大小異なるテンプレートＴＭＰでブロックＢＬＫを形成した場合であっても金属配線層Ｍ１が形成される領域の自由度を上げることが出来る。
【００４２】
［第２の実施形態］  
次に、図７（ａ）、図７（ｂ）を用いて第２の実施形態に係る半導体装置について説明する。本実施形態について、テンプレートＴＭＰの幅Ｗを変えず、ウェル上に形成されるＭＯＳトランジスタをそれぞれテンプレートＴＭＰの両端に配置した例として説明する。これによって空いた中央スペースに金属配線層Ｍ０を配置するものである。これにより金属配線層Ｍ０が、例えばテンプレートＴＭＰ−Ａ、ＴＭＰ−Ｇ間を跨ぐように配置される。
【００４３】
＜レイアウトについて＞  
図７（ａ）、図７（ｂ）にＭＯＳトランジスタＴｒ１〜Ｔｒ８及び金属配線層Ｍ０_１２を表した平面図を示す。図７（ａ）に示すように、領域Ａ２において幅Ｗｓの空きスペースが生じることがある。これは、上述したように、テンプレートＴＭＰ−Ａの幅Ｗａは領域Ａ１に形成されるＭＯＳトランジスタＴｒ１〜Ｔｒ３によって決定されるため、この領域Ａ１に形成されるＭＯＳトランジスタＴｒ１〜Ｔｒ３の幅に合わせようとすると、領域Ａ２に空きスペースが生じるからである。
【００４４】
そこで、図７（ｂ）に示すように、例えば、領域Ａ２のＭＯＳトランジスタＴｒ４−Ｔｒ７、及びＴｒ８をそれぞれ両端に配置する。これにより、出来た中央スペースに金属配線層Ｍ０を配置する。この金属配線層Ｍ０は、テンプレートＴＭＰ−Ｇから引き延ばされたものであり、このようにテンプレートＴＭＰ−Ａにまで引き延ばすことで金属配線層Ｍ１の稼働領域に自由度を持たせる。なお、この金属配線層Ｍ０は、テンプレートＴＭＰ−Ｇ内に形成されたＭＯＳトランジスタからの信号を金属配線層Ｍ１に転送、または金属配線層Ｍ１からテンプレートＴＭＰ−Ｇ内のＭＯＳトランジスタへ信号を転送する役割を果たす。
【００４５】
また、この金属配線層Ｍ０を引き延ばすだけでなく、例えばＭＯＳトランジスタＴｒ２、Ｔｒ３と接続することで、信号の授受を行ってもよい。つまり、ＭＯＳトランジスタＴｒ２、Ｔｒ３のゲートＧ３と接続してもよいし、ソース、ドレインとして機能する不純物拡散層と接続する構成をとっても良い。
【００４６】
＜本実施形態に係る効果＞  
本実施形態に係る半導体装置であっても、上記第１実施形態と同様の効果を得ることが出来る。つまり、周辺回路部２の面積を縮小させつつ、例え大きさの異なるテンプレートＴＭＰでブロックＢＬＫを形成した場合であっても、金属配線層Ｍ１の稼働領域を広げることが出来る。
【００４７】
［第３の実施形態］  
次に、図８（ａ）、図８（ｂ）を用いて第３の実施形態に係る半導体装置について説明する。本実施形態について、たとえテンプレートＴＭＰの面積が大きくなったとしてもテンプレートＴＭＰ幅Ｗを広げ、これによって出来た空きスペースに金属配線層Ｍ０を配置した例を説明する。ここでは、一例としてテンプレートＴＭＰ−Ａを挙げて説明する。
【００４８】
図８（ａ）に幅ＷａのテンプレートＴＭＰ−Ａを示す。図８（ａ）のようなテンプレートＴＭＰ−Ａにおいて領域Ａ１の端まで貫通するような金属配線層Ｍ０を配置したい場合には、図８（ｂ）に示すようにテンプレートＴＭＰ−Ａの幅ＷａをＷａ´（＞Ｗａ）とする。これにより金属配線層Ｍ０をテンプレートＴＭＰ−Ａ内を貫通させ、テンプレートＴＭＰ−Ｇ、Ｈに形成された金属配線層Ｍ０をテンプレートＴＭＰ−Ａの領域Ａ１内にまで引き延ばす。なお、上記では金属配線層Ｍ０を貫通させた場合を示したが、テンプレートＴＭＰの途中まで金属配線層Ｍ０を引き延ばしたい場合であっても、このように敢えてテンプレートＴＭＰの幅Ｗを広げて金属配線層Ｍ０を形成しても良い。
【００４９】
＜本実施形態に係る効果＞  
本実施形態に係る半導体装置であっても、上記第１、第２実施形態と同様の効果を得ることが出来る。つまり、予め作成しておいた大きさの異なるテンプレートＴＭＰを組み合わせることで容易にブロックＢＬＫを形成出来、また金属配線層Ｍ１の稼働領域を広げることが出来る。
【００５０】
［第４の実施形態］  
次に図９を用いて第４の実施形態に係る半導体装置について説明する。第４の実施形態について、隣接するウェルに異なる電圧Ｖが印加される場合のテンプレートＴＭＰのレイアウトを例として説明する。隣接するウェルに異なる電圧Ｖが印加される例として、ロウデコーダ２がある。上述したように、ロウデコーダ２４は、電圧発生回路２２で生成した複数の電圧をワード線ＷＬに転送するスイッチ（ＭＯＳトランジスタ）の集合体である。例えば、選択ワード線ＷＬにＶ１（例えば２０Ｖ）を印加し、それ以外の非選択ワード線ＷＬにＶ２（例えば１０Ｖ）を印加する場合、Ｖ１を転送するＭＯＳトランジスタとＶ２を転送するＭＯＳトランジスタとの間のウェル間に電位差が生じる。このような回路では、隣接するＭＯＳトランジスタ間の距離を一定以上空ける。なお、ＭＯＳトランジスタのドレインにＶ１が印加された場合、そのＭＯＳトランジスタが形成されるウェルの電位もドレインと同電位、すなわちＶ１とされる。
【００５１】
＜レイアウト＞  
図９に示すように、Ｗｅｌｌ_ａにはＭＯＳトランジスタＴｒ１が形成される。また、Ｗｅｌｌ_ｂにはＭＯＳトランジスタＴｒ２が形成される。図示するようにＭＯＳトランジスタＴｒ１は不純物拡散層Ｉ１、Ｉ２、及びゲートＧ１から構成され、またＭＯＳトランジスタＴｒ２は不純物拡散層Ｉ３、Ｉ４、及びゲートＧ２から構成される。ここで、ＭＯＳトランジスタＴｒ１は不純物拡散層Ｉ２からＶ１を、例えばワード線ＷＬ１に転送し、またＭＯＳトランジスタＴｒ２は不純物拡散層Ｉ３で供給されたＶ２を不純物拡散層Ｉ４からワード線ＷＬ２にＶ２を転送する。この場合、上述の通りＷｅｌｌ_ａ、及びＷｅｌｌ_ｂの電位もＶ１、Ｖ２とされる。このように隣接するウェルで電圧が異なる場合、図９のようにＷｅｌｌ_ａ、Ｗｅｌｌ_ｂ間の距離を幅Ｗwellだけ空け、この幅Ｗwellのスペースに金属配線層Ｍ０を配置する。
【００５２】
なお、幅Ｗwellに配置する金属配線層Ｍ０の数は、２本に限らず、このスペースに入るのであれば、本数に限りはない。また、金属配線層Ｍ０は、ＭＯＳトランジスタＴｒ１、Ｔｒ２が形成されない領域であれば、Ｗｅｌｌ_ａ、Ｗｅｌｌ_ｂ上に形成されても良い。すなわち、図９に示す幅ＷwellをＷｅｌｌ_ａ、Ｗｅｌｌ_ｂ上にまで広げても良い。
【００５３】
なお、ここではロウデコーダ２４に着目して説明したが、隣接するウェル間で電圧が異なるのであれば、この領域のレイアウトは、上記方法に従って形成しても良い。
【００５４】
なお、上記第１〜第４の実施形態では、各々の態様に係るレイアウトについて説明してきたが、これら第１〜第４の実施形態に係るレイアウトを組み合わせてもよい。具体的には、第１実施形態と第２実施形態とを組み合わせてもよい。すなわち、図１０に示すようにゲートＧの先端部分をＬ字形状としつつ、領域Ａ１に形成されるＭＯＳトランジスタＴｒ１、Ｔｒ２をテンプレートＴＭＰの両端に配置し、中央のスペースに幅Ｗｓなる幅を形成する。この構成において、隣接するウェル間で電圧差がある部分については、図９に示したレイアウトを採用する。
【００５５】
また、第１実施形態と第３実施形態とを組み合わせてもよい。つまり、図１０において、テンプレートＴＭＰ幅をＷａとしたが、必要に応じてこの幅をＷａ´まで広げることで中央スペースを形成しても良い。
【００５６】
なお、上記第１〜第４実施形態のように大小ことなるテンプレートＴＭＰを敷き詰めてブロックＢＬＫを構成した場合、そのテンプレートＴＭＰの大きさからブロックＢＬＫ内に空きスペースが出来る場合がある。例えば図３におけるテンプレートＴＭＰ−Ｆが回路の機能上必要ない場合などである。この場合、この領域に電源間キャパシタやダミートランジスタＴｒを配置すればよい。つまり、面積が縮小出来た結果、電源間キャパシタを配置することが出来る。
【００５７】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【符号の説明】
【００５８】
１…ＣＯＲＥ部、２…周辺回路部、１０…メモリセルアレイ、２１…制御部、２２…電圧発生回路、２３…センスアンプ、２４…ロウデコーダ、２５…カラムデコーダ、２６…データ入出力回路、Ｍ０〜Ｍ２…金属配線層、Ｖｌｉｎｅ…電源線、ＢＬＫ…ブロック
【図１】
2013179129.tif 000003
【図２】
2013179129.tif 000004
【図３】
2013179129.tif 000005
【図４】
2013179129.tif 000006
【図５】
2013179129.tif 000007
【図６】
2013179129.tif 000008
【図７】
2013179129.tif 000009
【図８】
2013179129.tif 000010
【図９】
2013179129.tif 000011
【図１０】
2013179129.tif 000012