(57)【要約】【課題】回路規模、消費電力等の増大を抑えつつ、電源電圧の変化に伴うセットアップ時間の変化に対応したクロックスキューの調整を可能にする。【解決手段】クロック分配回路１は、電源電圧が閾値より大きいか否か及び電源電圧が増加傾向にあるか否かを検出する電源電圧検出回路１１と、クロック信号の遅延量を制御するための制御信号を生成するものであって、電源電圧が閾値より大きい場合に遅延量が小さくなるように制御信号を生成し、電源電圧が閾値以下であり増加傾向にある場合に遅延量が大きくなるように制御信号を生成する遅延量設定回路１２と、制御信号に従って遅延量を調整する遅延量調整回路１３とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
クロック発振源が出力するクロック信号を複数のクロックドライバを用いて分配するクロック分配回路であって、
電源電圧が閾値より大きいか否か及び前記電源電圧が増加傾向にあるか否かを検出する電源電圧検出回路と、
前記クロック信号の遅延量を制御するための制御信号を生成するものであって、前記電源電圧が前記閾値より大きい場合に前記遅延量が小さくなるように前記制御信号を生成し、前記電源電圧が前記閾値以下であり前記増加傾向にある場合に前記遅延量が大きくなるように前記制御信号を生成する遅延量設定回路と、
前記制御信号に従って前記遅延量を調整する遅延量調整回路と、
を備えるクロック分配回路。
【請求項２】
前記電源電圧検出回路は、インバータ回路の電源電圧に電位差を与え、当該電位差をラッチ回路の出力でデジタル信号に変換する、
請求項１に記載のクロック分配回路。
【請求項３】
クロック発振源が出力するクロック信号を複数のクロックドライバを用いて分配するクロック分配方法であって、
電源電圧が閾値より大きいか否か及び前記電源電圧が増加傾向にあるか否かを検出する電源電圧検出ステップと、
前記クロック信号の遅延量を制御するための制御信号を生成するステップであって、前記電源電圧が前記閾値より大きい場合に前記遅延量が小さくなるように前記制御信号を生成し、前記電源電圧が前記閾値以下であり前記増加傾向にある場合に前記遅延量が大きくなるように前記制御信号を生成する遅延量設定ステップと、
前記制御信号に従って前記遅延量を調整する遅延量調整ステップと、
を備えるクロック分配方法。
【請求項４】
前記電源電圧検出ステップは、インバータ回路の電源電圧に電位差を与え、当該電位差をラッチ回路の出力でデジタル信号に変換する、
請求項３に記載のクロック分配方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック分配回路及び方法に関し、特にクロックスキューを調整するための技術に関する。
【背景技術】
【０００２】
上記技術分野に関連するものとして、以下の文献が開示されている。
【０００３】
特許文献１に係るドライバ回路は、電源電圧変動を利用して電圧変動量に見合う遅延補正を行うことを目的として、インバータ回路の出力信号の立ち上がりを鈍らせる立ち上がり鈍らせ回路と、電源変動に比例して変動する基準電圧を生成し差動回路に出力する基準電圧生成回路とを備えるものである。
【０００４】
特許文献２に係るクロックスキュー自動調整回路は、調整の精度を向上させることを目的として、クロックのドライブ能力を調整するクロックドライバと、クロックの信号変化開始から信号変化終了までに要する時間を計測する計測回路と、計測時間と予め設定された基準時間とに基づいて制御信号を生成しクロックドライバに対して出力する制御回路とを備えるものである。
【０００５】
特許文献３に係るクロック分配回路は、消費電力とクロックスキューを最小限に抑えることを目的として、クロック分配領域に格子状に配置されクロックメッシュを駆動する複数のクロックドライバと、各クロックドライバに対して格子状に割り当てた分割領域毎にクロックドライバが駆動するクロックメッシュの配線容量及びクロックメッシュに接続した回路素子のクロック端子容量を抽出し分割領域毎に抽出した総容量から必要なクロックドライバの駆動力を割り出してディジタルデータとして保持するクロックドライバ駆動力保持回路と、各分割領域内で必要なクロックドライバの駆動力保持データと上下方向及び左右方向の分割領域内で必要なクロックドライバの駆動力保持データとをそれぞれ分割領域毎の抵抗比率により平均化してクロックドライバの駆動力を調整するクロックドライバ駆動力制御回路とを備えるものである。
【０００６】
特許文献４に係る半導体集積回路は、電源ノイズにより発生するジッタそのものを低減することを目的として、第１の回路ブロックに供給される第１のクロック信号のクロックパスにおける遅延時間を測定する遅延測定回路と、第２の回路ブロックの動作による電源電圧の変動時間を測定する時間測定回路と、第２の回路ブロックに供給される第２のクロック信号を遅延させる遅延調整回路と、第１のクロック信号と第２の回路ブロックに供給される第２のクロック信号との位相差を測定する位相差測定回路と、遅延調整回路での遅延量を制御する位相制御回路とを備え、位相制御回路は、第２の回路ブロックの動作周波数が第１の回路ブロックの動作周波数より低い場合に、第１のクロック信号の周期、測定された変動時間及び遅延時間に基づいて、ジッタが最小となる電源電圧の変動が発生するタイミングと第１の回路ブロックに供給される第１のクロック信号との設定位相差を算出し、位相差測定回路により測定した位相差が設定位相差になるように遅延量を制御するものである。
【０００７】
特許文献５に係る電源電圧降下・温度上昇検出回路を内蔵する半導体装置は、製品の小型化、個々の内部ブロック毎の制御、及び個々の半導体装置の誤動作及び破壊からの保護を目的として、電源電圧降下・温度上昇検出回路が、半導体装置の電源電圧および温度に応じて所定周波数のシステムクロックを所定時間遅延し遅延クロックを出力する遅延回路と、システムクロックの所定周期毎にシステムクロックと遅延クロックとの位相差を検出して位相差パルスを出力する位相差検出回路と、システムクロックよりも高周波数のサンプリングクロックにより位相差パルスのパルス幅を計数するためのパルス幅計数カウンタと、位相差パルスのパルス幅が外部から設定された少なくとも１つの設定値以上になった時にこの設定値に応じて設けられた制御信号を出力する判定回路とを備えるものである。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００３−２３４６４８号公報
【特許文献２】特開２０１０−２３１４７６号公報
【特許文献３】特開２０１０−２３３０１８号公報
【特許文献４】特開２０１１−４２４８号公報
【特許文献５】特開平０８−２６４７１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
図１１は、一般的なクロック分配回路１０１の構成を例示している。当該クロック分配回路１０１は、電源電圧ＶＤＤの変化に対するクロック分配遅延の変化を抑制する。クロック分配回路１０１は、一対の抵抗１０２、一対のＰｃｈトランジスタ１０３、及びＮｃｈトランジスタ１０４を有する。ＶＤＤは、抵抗１０２、Ｐｃｈトランジスタ１０３、及びＮｃｈトランジスタ１０４を介してＧＮＤに接続する。Ｎｃｈトランジスタ１０４には、定電圧Ｖｒｅｆにより一定の電流が流れる。ＣＬＫＴ及びＣＬＫＢにより、対をなすＰｃｈトランジスタ１０３の一方がＯＮ、他方がＯＦＦとなる。Ｎｃｈトランジスタ１０４に流れる電流値と同じ電流がＯＮしているＰｃｈトランジスタ１０３側の抵抗１０２に流れ、これが出力信号となる。この時、抵抗及び電流が一定のため、電源電圧の変動によらず、出力信号の振幅は一定に保たれ、クロック遅延変動が小さく抑えられる。
【００１０】
しかし、上述のようなクロック分配回路１０１では、クロックジッタの低減は可能であっても、回路のセットアップ時間を考慮したスキューの調整は不可能である。即ち、電源電圧が比較的大きい場合には、クロックドライバ、フリップフロップ等の論理回路の遅延が小さくなるため、これらの回路のセットアップ時間は短くなるが、電源電圧が比較的小さく増加傾向にある場合には、これらの回路の遅延が大きくなるため、多くのセットアップ時間が必要になる。このように、電源電圧の状態によって必要となるセットアップ時間が変化するが、上述のようなクロック分配回路１０１では、このようなセットアップ時間の変化に対応することができない。
【００１１】
また、上述のようなクロック分配回路１０１の構成は、回路全体に渡って設けられなければならず、回路規模、収容性、消費電力等の面で問題がある。更に、振幅レベルが異なるため、レベル変換を行う必要があるという問題もある。
【００１２】
そこで、本発明は、回路規模、消費電力等の増大を抑えつつ、電源電圧の変化に伴うセットアップ時間の変化に対応したクロックスキューの調整を可能にすることを目的とする。
【課題を解決するための手段】
【００１３】
本発明の第１の態様は、クロック発振源が出力するクロック信号を複数のクロックドライバを用いて分配するクロック分配回路であって、電源電圧が閾値より大きいか否か及び前記電源電圧が増加傾向にあるか否かを検出する電源電圧検出回路と、前記クロック信号の遅延量を制御するための制御信号を生成するものであって、前記電源電圧が前記閾値より大きい場合に前記遅延量が小さくなるように前記制御信号を生成し、前記電源電圧が前記閾値以下であり前記増加傾向にある場合に前記遅延量が大きくなるように前記制御信号を生成する遅延量設定回路と、前記制御信号に従って前記遅延量を調整する遅延量調整回路とを備えるクロック分配回路である。
【００１４】
本発明の第２の態様は、クロック発振源が出力するクロック信号を複数のクロックドライバを用いて分配するクロック分配方法であって、電源電圧が閾値より大きいか否か及び前記電源電圧が増加傾向にあるか否かを検出する電源電圧検出ステップと、前記クロック信号の遅延量を制御するための制御信号を生成するステップであって、前記電源電圧が前記閾値より大きい場合に前記遅延量が小さくなるように前記制御信号を生成し、前記電源電圧が前記閾値以下であり前記増加傾向にある場合に前記遅延量が大きくなるように前記制御信号を生成する遅延量設定ステップと、前記制御信号に従って前記遅延量を調整する遅延量調整ステップとを備えるクロック分配方法である。
【発明の効果】
【００１５】
本発明によれば、電源電圧が閾値より大きい場合にクロック信号の遅延量が小さくなり、電源電圧が閾値より小さく増加傾向にある場合に遅延量が大きくなる。これにより、電源電圧が閾値より大きい場合には、処理速度を損なうことなくクロックスキューを解消することができる。一方、電源電圧が閾値より小さく増加傾向にある場合には、回路のセットアップを阻害することなくクロックスキューを解消することができ、装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態１に係るクロック分配回路の構成を示す図である。
【図２】実施の形態１に係る第１の電位差検出回路の構成を示す図である。
【図３】実施の形態１に係る第２の電位差検出回路の構成を示す図である。
【図４】実施の形態１に係る第１の電位差検出回路の動作を示すタイミングチャートである。
【図５】実施の形態１に係る遅延量設定回路の構成を示す図である。
【図６】実施の形態１に係る遅延量設定回路の動作を示すタイミングチャートである。
【図７】実施の形態１に係る遅延量調整回路の構成を示す図である。
【図８】本発明の実施の形態２に係る第１の電位差検出回路の構成を示す図である。
【図９】本発明の実施の形態３に係る第２の電位差検出回路の構成を示す図である。
【図１０】本発明の実施の形態４に係る遅延量調整回路の構成を示す図である。
【図１１】一般的なクロック分配回路の構成を例示する図である。
【発明を実施するための形態】
【００１７】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１は、本発明の実施の形態１に係るクロック分配回路１の構成を示している。クロック分配回路１は、所定のクロック発振源が出力するクロック信号を複数のクロックドライバ２を用いて複数のフリップフロップ３に分配するものであり、電源電圧検出回路１１、遅延量設定回路１２、及び遅延量調整回路１３を有する。
【００１８】
電源電圧検出回路１１は、電源電圧の変化を監視するものであり、電源電圧が閾値より大きいか否か及び電源電圧が増加傾向にあるか否かを検出する。
【００１９】
遅延量設定回路１２は、電源電圧検出回路１１の検出結果に応じてクロック信号の遅延量を制御するための制御信号を生成する。遅延量設定回路１２は、電源電圧が閾値より大きい場合にはクロック信号の遅延量が小さくなるように制御信号を生成し、電源電圧が閾値以下であり増加傾向にある場合にはクロック信号の遅延量が大きくなるように制御信号を生成する。
【００２０】
遅延量調整回路１３は、遅延量設定回路１２が生成する制御信号に従ってクロック信号の遅延量を調整する。
【００２１】
上記構成により、電源電圧が閾値より大きい場合にはクロック信号の遅延量が小さくなり、電源電圧が閾値より小さく増加傾向にある場合には遅延量が大きくなる。
【００２２】
電源電圧が比較的大きい時には、クロックドライバ２、フリップフロップ３等の論理回路の遅延が小さくなり、セットアップ時間が短くなる。そのため、クロックスキューを解消するためにクロック信号の遅延量を小さくしても、セットアップ時間が不足する問題は生じない。従って、電源電圧が閾値より大きい時には、上述のようにクロック分配遅延を小さくすることが有効である。これにより、処理速度を損なうことなくクロックスキューを解消することができる。
【００２３】
一方、電源電圧が比較的小さく増加傾向にある時には、論理回路遅延が大きくなり、セットアップ時間が長くなる。そのため、クロックスキューを解消するためにクロック信号の遅延量を小さくすると、回路のセットアップが間に合わなくなる可能性がある。従って、電源電圧が閾値より小さく増加傾向にある時には、上述のようにクロック分配遅延を大きくすることが有効である。これにより、回路のセットアップを阻害することなくクロックスキューを解消することができ、装置の信頼性を向上させることができる。
【００２４】
図２は、上記電源電圧検出回路１１の一部を構成する第１の電位差検出回路１１Ａの構成を示している。第１の電位差検出回路１１Ａは、所定時間前の電源電圧と現在の電源電圧ＶＤＤとを比較する回路である。第１の電位差検出回路１１Ａは、２つのキャパシタ２１をＰｃｈトランジスタ２２で充放電する充放電回路２５、各キャパシタ２１に蓄えられた電圧で動作するインバータ回路２６、各インバータ回路２６の出力を入力として動作するＮＡＮＤ２７で構成されたラッチ回路２８、及びラッチ回路２８の出力を選択するセレクタ２９を有する。
【００２５】
図３は、上記電源電圧検出回路１１の一部を構成する第２の電位差検出回路１１Ｂの構成を示している。第２の電位差検出回路１１Ｂは、閾値電圧ＶｒｅｆＨと電源電圧ＶＤＤとを比較する回路である。第２の電位差検出回路１１Ｂは、電源電圧ＶＤＤで動作する第１のインバータ回路３１、閾値電圧ＶｒｅｆＨで動作する第２のインバータ回路３２、各インバータ回路３１，３２の出力を入力として動作するＮＡＮＤ３３で構成されたラッチ回路３４を有する。
【００２６】
図４は、上記第１の電位差検出回路１１Ａの動作を示している。ＭＣ信号は、電源電位の電圧差を検出する周期で入力され、２つのＰｃｈトランジスタ２２のＯＮ／ＯＦＦを切り換える。一方のＰｃｈトランジスタ２２は半周期前の電位を保持し、他方のＰｃｈトランジスタ２２はＶＤＤの電位を取り込むように動作する。図４において、ＭＣが１の時、Ｎ０２が半周期前の電位を保持し、Ｎ０１がＶＤＤの電位を取り込む動作を行う。ＭＣが０の時、Ｎ０１が半周期前の電位を保持し、Ｎ０２がＶＤＤの電位を取り込む動作を行う。
【００２７】
ＳＥＮＳＥ信号は、インバータ回路２６を動作させる。この時、Ｎ０１の電圧とＮ０２の電圧とで値の大きい方が早く動作する。ラッチ回路２８は、ＳＥＮＳＥが１の時にＯＵＴ１及びＯＵＴ２を１とする。ＳＥＮＳＥが１から０へ変化した時、インバータ回路２６の出力のうち遅延量の小さい方のＮＡＮＤ２７の出力が０となり、他方が１となる。図４において、ＳＥＮＳＥが１から０へ変化した時、Ｎ０１の電圧レベルとＮ０２の電圧レベルとを比較して、Ｎ０１が大きい場合はＯＵＴ１が０になり、Ｎ０２が大きい場合はＯＵＴ２が０になる。
【００２８】
ＶＯＵＴ信号は、ＭＣ信号によりＯＵＴ１とＯＵＴ２とを切り換えて出力する。セレクタ２９は、ＭＣが０の時にＯＵＴ１を出力し、ＭＣが１の時にＯＵＴ２を出力する。これにより、保持電圧よりＶＤＤの電位が高い時にＶＯＵＴが０となる。即ち、ＶＤＤが低下傾向の場合にはＶＯＵＴは１に固定され、ＶＤＤが増加傾向の場合にはＶＯＵＴは０に固定される。
【００２９】
上記第２の電位差検出回路１１Ｂにおいては、２つのインバータ回路３１，３２のうちＶＤＤとＶｒｅｆＨとで値が高い方に対応するインバータ回路３１，３２が早く動作し、これに対応するＮＡＮＤ３３に０を出力する。具体的には、ＳＥＮＳＥが１の時にＶＯＨＴ及びＶＯＨＢは１となる。ＳＥＮＳＥが１から０に変化する時に、ＶＤＤがＶｒｅｆＨより高い場合にはＶＯＨＴが０となり、ＶｒｅｆＨがＶＤＤより高い場合にはＶＯＨＢが０となる。これにより、ＶＤＤがＶｒｅｆＨより高い場合には、ＶＯＨＴが０となる。
【００３０】
図５は、上記遅延量設定回路１２の構成を示している。遅延量設定回路１２は、ＮＡＮＤ４１、フリップフロップ４２、及びセレクタ４３を有する。本例に係るＮＡＮＤ４１は、図２に示すＶＯＵＴ及び図３に示すＶＯＨＴを入力とし、フリップフロップ４２のクロック信号ＶＣＬＫを生成する。フリップフロップ４２は、ＶＯＵＴにより入力データを切り換える。
【００３１】
図６は、上記遅延量設定回路１２の動作を示している。本例では、各フリップフロップ４２が初期状態として１を保持しているものとする。ＮＡＮＤ４１は、第１及び第２の電位差検出回路１１Ａ，１１Ｂの出力信号であるＶＯＵＴ，ＶＯＨＴを入力として、ＶＣＬＫを生成する。ＶＯＵＴ又はＶＯＨＴどちらかが０である場合、ＶＣＬＫが１となる。ＶＣＬＫは、各フリップフロップ４２のクロック入力となる。ＶＯＵＴが１の場合には、"０"のデータがＳＥＬＤＬ１から順にＳＥＬＤＬＸへと伝搬し、ＶＯＨＴが０の場合には、"１"のデータがＳＥＬＤＬＸから順にＳＥＬＤＬ１へと伝搬する。即ち、電源電圧ＶＤＤが閾値電圧ＶｒｅｆＨより高い場合には、ＶＯＨＴが０となるため、フリップフロップ４２の１の出力が１ビットずつ増えていく。一方、ＶＤＤがＶｒｅｆＨより低く増加傾向にある場合には、ＶＯＵＴが０となるため、フリップフロップ４２の０の出力が１ビットずつ増えていく。
【００３２】
図７は、上記遅延量調整回路１３の構成を示している。遅延量調整回路１３は、インバータ５１、ＯＲ５２、ＡＮＤ５３、及びインバータ回路５４を有する。ＣＬＫＯＵＴ信号を出力するインバータ回路５４のＰｃｈトランジスタの入力にＯＲ５２の出力が接続し、Ｎｃｈトランジスタの入力にＡＮＤ５３の出力が接続している。ＯＲ５２には、ＳＥＬＤＬ＊信号の反転信号が入力する。
【００３３】
ＳＥＬＤＬ＊信号が１の時、ＯＲ５２及びＡＮＤ５３はバッファ論理となる。ＣＬＫＯＵＴに対してのＰｃｈトランジスタ及びＮｃｈトランジスタは、インバータとして動作し、ＣＬＫＯＵＴの駆動力は大きくなる。一方、ＳＥＬＤＬ＊信号が０の時、ＯＲ５２及びＡＮＤ５２はそれぞれ１，０に固定される。ＣＬＫＯＵＴに対してのＰｃｈトランジスタ及びＮｃｈトランジスタは、ＯＦＦ状態となり、ＣＬＫＯＵＴの駆動力は小さくなる。
【００３４】
上述のように駆動力を変えることで、ＣＬＫＯＵＴの遅延量を変えることができる。電源電圧が閾値より大きい時には、上述のように遅延量設定回路１２はＳＥＬＤＬ＊信号として"１"出力を増やすことから、ＣＬＫＯＵＴの駆動力が大きくなり、遅延量が小さくなる。一方、電源電圧が閾値より小さく増加傾向にある時には、"０"のＳＥＬＤＬ＊信号が増えることから、ＣＬＫＯＵＴの駆動力が小さくなり、遅延量が大きくなる。
【００３５】
以上のように、本実施の形態によれば、電源電圧が閾値より大きい時には、クロック分配遅延が小さくなるように制御される。これにより、処理速度を損なうことなくクロックスキューを解消することができる。
【００３６】
一方、電源電圧が閾値より小さく増加傾向にある時には、クロック分配遅延が大きくなるように制御される。これにより、回路のセットアップを阻害することなくクロックスキューを解消することができ、装置の信頼性を向上させることができる。
【００３７】
また、上記電源電圧検出回路１１、遅延量設定回路１２、及び遅延量調整回路１３は、クロック分配回路１の分岐又は末端のみに設けられればよいため、回路規模及び消費電力を小さく抑えることができる。
【００３８】
更に、上記電源電圧検出回路１１（第１及び第２の電位差検出回路１１Ａ，１１Ｂ）は、インバータ回路２６，３１の電源電圧に電位差を与え、当該電位差をラッチ回路２８，３４の出力でデジタル信号に変換する構成であるため、検出結果が精度良く瞬時に得られ、またその信号を検出結果としてだけでなくクロックとして利用することも可能である。また、電源電圧検出回路１１は、クロック周期によらず動作させることができるので、電源ノイズの周波数やクロック周期よりクロック分配遅延が長い場合、論理回路の特性に合わせて検出周期を変えることができる。
【００３９】
更にまた、上記遅延量調整回路１３は、駆動力を変える制御により遅延量を変更する構成であるため、遅延量切り換え時にグリッジノイズが発生することがなく、ダブルクロックのような誤動作を起こすことがない。
【００４０】
また、クロック分配遅延の変化量によっては、クロックスキューの値をマイナス方向にすることも可能である。更に、回路の動作周波数はクロック周期より遅くてもよく、遅延量設定回路１２のフリップフロップ４２を、電位差検出回路１１Ａ，１１Ｂが出力する電位差信号をパルス信号として動作させてもよい。これにより、同一クロックの中でクロック遅延量を変更することができるため、電圧上昇のタイミングに対して周期ずれが起こることを防ぐことが可能となる。
【００４１】
実施の形態２
図８は、本発明の実施の形態２に係る第１の電位差検出回路５１Ａの構成を示している。当該第１の電位差検出回路５１Ａは、上記実施の形態１に係る第１の電位差検出回路１１Ａに対応するものである。
【００４２】
実施の形態１に係る第１の電位差検出回路１１Ａにおいては、電源電圧が低い状態で一定になっている場合、不定値とはならず、電圧を保持するためのＰｃｈトランジスタのＯＦＦ抵抗値により電圧が下がり、電源電圧が増加傾向にあるのと略同じ動作が行われる。このような動作は、電圧が低い状態で一定になっている場合にもクロック分配遅延量が大きくなる現象を引き起こすが、このような現象は、上述のようなセットアップ時間の確保という観点からみれば、問題が生ずることはほとんどない。しかし、電源ノイズ周波数が低い場合等には、電圧が低い状態が長く続き、遅延量を増加させる能力が限界に達してしまうことが考えられる。
【００４３】
そこで、本実施の形態に係る第１の電位差検出回路５１Ａにおいては、ＳＥＮＳＥが１→０で電位差を検出する時に、ＡＮＤゲートの出力で電源に接続するＰｃｈトランジスタをＯＦＦにする。これにより、Ｐｃｈトランジスタの抵抗値がアンバランスになるため、Ｎ０１，Ｎ０２における電源電圧が低い状態でＯＵＴ信号として出力されることを防ぐことができる。
【００４４】
実施の形態３
【００４５】
図９は、本発明の実施の形態３に係る第２の電位差検出回路６１Ｂの構成を示している。当該第２の電位差検出回路６１Ｂは、上記実施の形態１に係る第２の電位差検出回路１１Ｂに対応するものである。
【００４６】
実施の形態１に係る第１の電位差検出回路１１Ａは、電源電圧が閾値より大きい場合であっても、増加傾向にある時には、ＶＯＵＴのパルス出力を行う。しかし、遅延量設定回路１２が制御信号ＳＥＬＤＬ＊を生成する際には、ＶＯＵＴよりＶＯＨＴが優先されるため、電源電圧が閾値より大きければ遅延量が小さくなる方向に制御され、問題は生じない。しかし、電源電圧が閾値より小さく増加傾向にある時であっても、必ずしも遅延量を大きくする必要がない場合もある。
【００４７】
そこで、本実施の形態に係る第２の電位差検出回路６１Ｂにおいては、ＶＯＬＴとＶＯＬＢのＯＲを遅延量設定回路１２に出力する。これにより、電源電圧が閾値より小さい時にＶＯＵＴのパルス出力を行うように制御することができる。
【００４８】
実施の形態４
【００４９】
図１０は、本発明の実施の形態４に係る遅延量調整回路７３の構成を示している。当該遅延量調整回路７３は、上記実施の形態１に係る遅延量調整回路１３に対応するものである。
【００５０】
本実施の形態に係る遅延量調整回路７３においては、ＳＥＬＤＬ＊信号が０の時に１段のインバータを、ＳＥＬＤＬ＊信号が１の時に３段のインバータを選択する。このように遅延量を変化させることも可能である。
【００５１】
尚、本発明は上記実施の形態に限られるものではなく、趣旨を逸脱しない範囲で適宜変更することが可能なものである。
【符号の説明】
【００５２】
１  クロック分配回路
２  クロックドライバ
３  フリップフロップ
１１  電源電圧検出回路
１１Ａ，５１Ａ  第１の電位差検出回路
１１Ｂ，６１Ｂ  第２の電位差検出回路
１２  遅延量設定回路
１３，７３  遅延量調整回路
２１  キャパシタ
２２  Ｐｃｈトランジスタ
２５  充放電回路
２６  インバータ回路
２７  ＮＡＮＤ
２８  ラッチ回路
２９  セレクタ
３１  第１のインバータ回路
３２  第２のインバータ回路
３３  ＮＡＮＤ
３４  ラッチ回路
４１  ＮＡＮＤ
４２  フリップフロップ
４３  セレクタ
５１  インバータ
５２  ＯＲ
５３  ＡＮＤ
５４  インバータ回路
７３  遅延量調整回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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