(57)【要約】【課題】駆動用のスイッチ素子によって出力端子からの出力を制御する半導体装置において、端子に静電気が印加されたときに、スイッチ素子をより確実に保護し得る構成を、装置構成の大型化を抑えて実現する。【解決手段】半導体装置１は、高電位側電源又は低電位側電源の一方からなる基準部にスイッチ素子の第１端子が接続され、出力端子Ｐ１にスイッチ素子の第２端子が接続されている。また、スイッチ素子と並列に第１保護素子が設けられている。また、基準部とは逆側の電源（他方部）と出力端子の間には第２保護素子が接続されている。そして、基準部とは逆側の電源（他方部）側には無効化手段が接続され、出力端子へのサージ電圧の印加によって駆動電圧が発生した場合に、当該駆動電圧の発生後の所定時間、制御入力端子への通電信号の入力を無効化し、所定時間の経過後に無効化を解除するように機能している。【選択図】図１
2013033873.tif 000002
【特許請求の範囲】
【請求項１】
制御入力端子と、高電位側電源又は低電位側電源の一方からなる基準部に接続される第１端子と、所定の出力端子に接続される第２端子とを備え、前記制御入力端子に通電信号が入力されたときに通電状態となるスイッチ素子と、
一端側が前記基準部に接続され他端側が前記出力端子に接続されるように前記スイッチ素子と並列に接続され、前記出力端子にサージ電圧が印加されたときに前記一端側と前記他端側とが通電する第１保護素子と、
前記高電位側電源又は前記低電位側電源における前記基準部とは逆の他方部に接続され、前記出力端子にサージ電圧が印加されたときに通電されて前記他方部側に駆動電圧を発生させる第２保護素子と、
前記他方部側に接続されると共に、前記出力端子へのサージ電圧の印加によって前記駆動電圧が発生した場合に、当該駆動電圧の発生後の所定時間、前記制御入力端子への前記通電信号の入力を無効化し、前記所定時間の経過後に無効化を解除する無効化手段と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記無効化手段は、前記他方部に接続されるラインにサージ電圧が印加されているときに所定の時定数で出力電圧を変化させる出力部と、
前記出力部からの前記出力電圧が閾値に達したか否かを判定する比較部と、
前記比較部において前記出力電圧が前記閾値に達したと判定されるまでは前記スイッチ素子を強制オフ状態とし、前記出力電圧が前記閾値に達したと判定された場合に前記スイッチ素子をオン許容状態とする切替部と、
を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記他方部に接続され、前記他方部に接続されるラインの電圧が所定電圧に達したときに所定のオン信号を出力する信号出力回路を備え、
前記出力部は、前記信号出力回路からオン信号が出力されているときに所定の時定数で前記出力電圧を変化させることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記スイッチ素子は、前記制御入力端子に入力される信号に応じて前記出力端子と前記高電位側電源との間の通電路を導通状態又は非導通状態に切り替える構成をなし、
前記出力端子と前記高電位側電源との間において前記スイッチ素子と並列に、前記出力端子の側をアノードとし前記高電位側電源の側をカソードとするツェナーダイオードが接続されており、
前記出力端子と前記低電位側電源との間には、前記出力端子の側をカソードとし前記低電位側電源の側をアノードとするツェナーダイオードが接続されていることを特徴とする請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記スイッチ素子は、前記制御入力端子に入力される信号に応じて前記出力端子と前記低電位側電源との間の通電路を導通状態又は非導通状態に切り替える構成をなし、
前記出力端子と前記低電位側電源との間において前記スイッチ素子と並列に、前記出力端子の側をカソードとし前記低電位側電源の側をアノードとするツェナーダイオードが接続されており、
前記出力端子と前記高電位側電源との間には、前記出力端子の側をアノードとし前記高電位側電源の側をカソードとするツェナーダイオードが接続されていることを特徴とする請求項１から請求項３のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものである。
【背景技術】
【０００２】
ＭＯＳトランジスタなどの半導体スイッチ素子を制御することで出力端子からの出力を制御する半導体装置などでは、入力端子や出力端子に静電気が印加されたときに内部の電子部品が破壊することが懸念されるため、このような静電気から回路内を保護することが求められている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１７３４４４公報
【特許文献２】特表２００３−５１０８２７公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
例えば、このような静電気から内部部品を保護する方法としては、例えば図１６のような構成が想定される。この図１６の構成では、駆動用のＭＯＳトランジスタＴａ，Ｔｂのオン破壊を防止するために、出力回路と出力端子との間に保護抵抗を設けている。しかしながら、このように保護抵抗だけでオン破壊を防止しようとすると、この保護抵抗が大きくなるほどＭＯＳトランジスタＴａ，Ｔｂのドライブ能力を制限してしまうことになる。逆に、出力回路の特性を向上するために保護抵抗を小さくしようとすると、静電気に対する耐圧が低下することになり、これらがトレードオフの関係にあった。
【０００５】
上記課題に関する技術として、特許文献１のようなものも提供されている。この特許文献１の技術では、出力部（１）において、出力保護回路（２）、出力ＰｃｈＭＯＳトランジスタ（ＰＯＴ１）、ＮｃｈＭＯＳトランジスタ（ＮＴ１）、インバータ（ＩＮＶ１）、保護ダイオード（ＰＤ１、ＰＤ２）、抵抗２などが設けられている。そして、出力保護回路（２）には、出力保護ＰｃｈＭＯＳトランジスタ（ＰＰＴ１）、抵抗（Ｒ１）、抵抗（Ｒ３）、ダイオード（Ｄ２、Ｄ３、Ｄｎ）が設けられている。この構成では、出力ＰｃｈＭＯＳトランジスタ（ＰＯＴ１）のオン破壊を防止するために、出力保護ＰｃｈＭＯＳトランジスタ（ＰＰＴ１）を動作させて出力ＰｃｈＭＯＳトランジスタ（ＰＯＴ１）をオフさせるように機能しているが、この構成では、出力ＰｃｈＭＯＳトランジスタ（ＰＯＴ１）以外に、プリバッファ（ＮＴ１）に打ち勝つ比較的サイズの大きい出力保護ＰｃｈＭＯＳトランジスタ（ＰＰＴ１）を設ける必要があり、装置構成の大型化を招く懸念があった。
【０００６】
また、他の関連技術として、特許文献２のようなものも提供されている。この特許文献２の技術は、ゲートが合わせて接続されたＶｓｓラインとＶｄｄラインとの間に直列接続された出力ドライバＰＭＯＳトランジスタ（Ｐｏｕｔ）と出力ドライバＮＭＯＳトランジスタ（Ｎｏｕｔ）を有している。更に、２つの出力ドライバトランジスタ（Ｐｏｕｔ、Ｎｏｕｔ）の間のジャンクションに接続されるＩ／Ｏパッド（３６）と、ＶｄｄラインとＶｓｓラインとの間に直列に接続されるＰＭＯＳトランジスタ（Ｐｄｒｖ）とＮＭＯＳトランジスタ（Ｎｄｒｖ）を含むプレドライバステージとを有しており、プレドライバトランジスタ（Ｐｄｒｖ、Ｎｄｒｖ）の間のジャンクションに出力ドライバトランジスタ（Ｐｏｕｔ、Ｎｏｕｔ）のゲートが接続されている。そして、ゲートクランプが、ＶｓｓラインとＩ／Ｏパッドとの間に接続され、プレドライバトランジスタ（Ｐｄｒｖ、Ｎｄｒｖ）と出力ドライバＮＭＯＳトランジスタ（Ｎｏｕｔ）のゲートとの間のジャンクションに接続されている。ＥＳＤクランプは、Ｉ／Ｏパッド、Ｖｓｓラインとゲートクランプとの間に接続されている。この技術でも、出力ＭＯＳのオン破壊を防止するために、出力ＭＯＳをオフさせる動作を行っているが、ゲートクランプ４４を主体とする出力ドライバＮＭＯＳトランジスタ（Ｎｏｕｔ）の駆動回路は、プレドライバトランジスタ（Ｐｄｒｖ、Ｎｄｒｖ）の出力と抵抗（Ｒｄｒｖ）を介して繋がっており、これらの出力が衝突、干渉するため、速度を犠牲にして抵抗Ｒｄｒｖを大きくするか、ゲートクランプ４４のサイズを大きくして確実に出力ドライバＮＭＯＳトランジスタ（Ｎｏｕｔ）をオフさせる必要がある。また、出力ドライバＰＭＯＳトランジスタ（Ｐｏｕｔ）と出力ドライバＮＭＯＳトランジスタ（Ｎｏｕｔ）のゲートが繋がっているため、ＨＢＭのように複数のサージ基準に対して耐量が要求される場合に、出力ドライバＰＭＯＳトランジスタ（Ｐｏｕｔ）を保護することができないという問題がある。
【０００７】
本発明は、上述した課題を解決するためになされたものであり、駆動用のスイッチ素子によって出力端子からの出力を制御する半導体装置において、端子に静電気が印加されたときに、スイッチ素子をより確実に保護し得る構成を、装置構成の大型化を抑えて実現することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、本発明は、
制御入力端子と、高電位側電源又は低電位側電源の一方からなる基準部に接続される第１端子と、所定の出力端子に接続される第２端子とを備え、前記制御入力端子に通電信号が入力されたときに通電状態となるスイッチ素子と、
一端側が前記基準部に接続され他端側が前記出力端子に接続されるように前記スイッチ素子と並列に接続され、前記出力端子にサージ電圧が印加されたときに前記一端側と前記他端側とが通電する第１保護素子と、
前記高電位側電源又は前記低電位側電源における前記基準部とは逆の他方部に接続され、前記出力端子にサージ電圧が印加されたときに通電されて前記他方部側に駆動電圧を発生させる第２保護素子と、
前記他方部側に接続されると共に、前記出力端子へのサージ電圧の印加によって前記駆動電圧が発生した場合に、当該駆動電圧の発生後の所定時間、前記制御入力端子への前記通電信号の入力を無効化し、前記所定時間の経過後に無効化を解除する無効化手段と、
を備えたことを特徴とする。
【発明の効果】
【０００９】
請求項１の発明では、制御入力端子に通電信号が入力されたときに通電状態となるスイッチ素子が設けられ、高電位側電源又は低電位側電源の一方からなる基準部にスイッチ素子の第１端子が接続され、所定の出力端子にスイッチ素子の第２端子が接続されている。また、スイッチ素子と並列に第１保護素子が設けられ、この第１保護素子は、一端側が基準部に接続されると共に他端側が出力端子に接続され、出力端子にサージ電圧が印加されたときに一端側と他端側とが通電するように構成されている。また、高電位側電源又は低電位側電源における基準部とは逆側（他方部）と出力端子の間には第２保護素子が接続されており、この第２保護素子は、出力端子にサージ電圧が印加されたときに通電されて他方部側に駆動電圧を発生させるように機能している。そして、前記他方部側には無効化手段が接続され、出力端子へのサージ電圧の印加によって駆動電圧が発生した場合に、当該駆動電圧の発生後の所定時間、制御入力端子への通電信号の入力を無効化し、所定時間の経過後に無効化を解除するように機能している。
【００１０】
この構成では、低電位側電源を基準部とする場合、低電位側電源にスイッチ素子の第１端子が接続され、出力端子にスイッチ素子の第２端子が接続されることになる。そして、第１保護素子は、スイッチ素子と並列に設けられると共に一端側が低電位側電源に接続され他端側が出力端子に接続され、出力端子にサージ電圧が印加されたときに一端側と他端側とが通電するように機能する。また、高電位側電源が他方部となり、高電位側電源と出力端子の間に第２保護素子が設けられる。そして、第２保護素子は、出力端子にサージ電圧が印加されたときに通電されて高電位側電源の側に駆動電圧を発生させるように機能することになる。そして、高電位側電源に無効化手段が接続され、出力端子へのサージ電圧の印加によって駆動電圧が発生した場合に、当該駆動電圧の発生後の所定時間、制御入力端子への通電信号の入力を無効化し、所定時間の経過後に無効化を解除するように機能する。
【００１１】
また、高電位側電源を基準部とする場合、高電位側電源にスイッチ素子の第１端子が接続され、出力端子にスイッチ素子の第２端子が接続されることになる。そして、第１保護素子は、スイッチ素子と並列に設けられると共に一端側が高電位側電源に接続され他端側が出力端子に接続され、出力端子にサージ電圧が印加されたときに一端側と他端側とが通電するように機能する。また、低電位側電源が他方部となり、低電位側電源と出力端子の間に第２保護素子が設けられる。そして、第２保護素子は、出力端子にサージ電圧が印加されたときに通電されて低電位側電源の側に駆動電圧を発生させるように機能することになる。そして、低電位側電源に無効化手段が接続され、出力端子へのサージ電圧の印加によって駆動電圧が発生した場合に、当該駆動電圧の発生後の所定時間、制御入力端子への通電信号の入力を無効化し、所定時間の経過後に無効化を解除するように機能する。
【００１２】
上記構成では、端子にサージ電圧が印加されたときに、印加端子から電源側に電流が回り込み、電源電圧が一時的に上昇する点に着目し、低電位側電源を基準部とする場合でも、高電位側電源を基準部とする場合でも、サージ電圧の印加直後の期間において強制的に制御入力端子への通電信号の入力を無効化し、スイッチ素子を強制的にオフ状態としている。このように、端子にサージ電圧が印加されているときに印加端子から回り込む電流を利用して、サージ電圧が印加される一定期間の間、強制的にスイッチをオフ状態に維持することができるため、サージ電圧に起因する大電流がスイッチ素子に流れることを防止することができ、スイッチ素子の熱破壊等をより確実に防ぐことができる。
また、所定時間経過後には通電信号の入力の無効化を解除して強制的なオフ状態を解除することができるため、通常使用する際には問題なく規定の動作を行うことができる。
【００１３】
請求項２の発明では、無効化手段は、前記他方部（基準部とは逆側の電源）に接続されるラインにサージ電圧が印加されているときに所定の時定数で出力電圧を変化させる出力部と、出力部からの出力電圧が閾値に達したか否かを判定する比較部と、比較部において出力電圧が閾値に達したと判定されるまではスイッチ素子を強制オフ状態とし、出力電圧が閾値に達したと判定された場合にスイッチ素子をオン許容状態とする切替部と、を有している。
即ち、高電位側電源を「他方部」とする構成では、出力部は、高電位側電源に接続されるラインにサージ電圧が回り込んだときに所定の時定数で出力電圧を変化させ、比較部は、出力部からの出力電圧が閾値に達したか否かを判定することになる。そして、切替部は、比較部において出力電圧が閾値に達したと判定されるまではスイッチ素子を強制オフ状態とし、出力電圧が閾値に達したと判定された場合にスイッチ素子をオン許容状態とするように機能する。
また、低電位側電源を「他方部」とする構成では、出力部は、低電位側電源に接続されるラインにサージ電圧が回り込んだときに所定の時定数で出力電圧を変化させ、比較部は、出力部からの出力電圧が閾値に達したか否かを判定することになる。そして、切替部は、比較部において出力電圧が閾値に達したと判定されるまではスイッチ素子を強制オフ状態とし、出力電圧が閾値に達したと判定された場合にスイッチ素子をオン許容状態とするように機能する。
いずれの構成でも、端子にサージ電圧が印加されて出力部に回り込んだときに、出力部は所定の時定数で出力電圧が変化し、この出力電圧はある程度遅れて閾値に接近することになり、切替部は、出力部からの出力電圧が閾値に達するまでの一定期間はスイッチを強制的にオフ状態とするように動作する。このように、サージ電圧が回りこんだ直後にスイッチ素子を一定期間安定的にオフ状態（動作規制状態）とし、一定時間経過後にスイッチ素子を安定的にオン許容状態（復帰状態）とし得る構成をより簡易に実現できる。
【００１４】
請求項３の発明は、前記他方部（基準部とは逆側の電源）に接続されると共に当該他方部に接続されるラインの電圧が所定電圧に達したときに所定のオン信号を出力する信号出力回路を備えている。そして、出力部は、信号出力回路からオン信号が出力されているときに所定の時定数で出力電圧を変化させるように構成されている。
この構成では、サージ電圧の印加からある程度の時間（「他方部」に接続されるラインの電圧が所定電圧に達するまでの時間）は、出力部に電圧が印加されることを抑えることができ、出力部に対する遅れを生じさせることができる。そして、出力部は、信号出力回路での遅れの時間が経過してから（即ち、信号出力回路からの出力が開始されてから）、所定の時定数で出力電圧を変化させることになるため、出力部ではより一層遅れを生じさせやすくなる。従って、このような信号出力回路を設けない構成と比較して相対的に時定数を低くしやすく、出力部の回路規模を抑え易くなる。
【００１５】
請求項４の発明では、スイッチ素子は、制御入力端子に入力される信号に応じて出力端子と高電位側電源との間の通電路を導通状態又は非導通状態に切り替える構成をなし、出力端子と高電位側電源との間においてスイッチ素子と並列に、出力端子の側をアノードとし高電位側電源の側をカソードとするツェナーダイオードが接続されている。そして、出力端子と低電位側電源との間には、出力端子の側をカソードとし低電位側電源の側をアノードとするツェナーダイオードが接続されている。
この構成によれば、スイッチ素子によってハイサイド駆動を行う構成を好適に実現しつつ、端子にサージ電圧が印加されたときにこのスイッチ素子に不具合（サージ電圧に起因する熱破壊等）が生じることをより確実に防ぐことができる。
【００１６】
請求項５の発明では、スイッチ素子は、制御入力端子に入力される信号に応じて出力端子と低電位側電源との間の通電路を導通状態又は非導通状態に切り替える構成をなし、出力端子と低電位側電源との間においてスイッチ素子と並列に、出力端子の側をカソードとし低電位側電源の側をアノードとするツェナーダイオードが接続されている。そして、出力端子と高電位側電源との間には、出力端子の側をアノードとし高電位側電源の側をカソードとするツェナーダイオードが接続されている。
この構成によれば、スイッチ素子によってローサイド駆動を行う構成を好適に実現しつつ、端子にサージ電圧が印加されたときにこのスイッチ素子に不具合（サージ電圧に起因する熱破壊等）が生じることをより確実に防ぐことができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１実施形態に係る半導体装置を概略的に例示する回路図である。
【図２】図２は、図１の半導体装置における、出力部の出力電圧と、外部からの入力信号と、各スイッチ素子の動作状態との関係を説明する説明図である。
【図３】図３は、ＨＢＭ試験などで出力端子に正の静電気ノイズが印加された時の出力端子電圧の変化、ＶＤＤ側の電圧変化、出力部の出力電圧の変化、及び比較部の閾値電圧の変化を説明するグラフである。
【図４】図４は、ＨＢＭ試験などで出力端子に負の静電気ノイズが印加された時の出力端子電圧の変化、ＧＮＤ側の電圧変化、出力部の出力電圧の変化、及び比較部の閾値電圧の変化を説明するグラフである。
【図５】図５は、第２実施形態に係る半導体装置を概略的に例示する回路図である。
【図６】図６は、図５を変更した変更例１に係る半導体装置を概略的に例示する回路図である。
【図７】図７は、図５を変更した変更例２に係る半導体装置を概略的に例示する回路図である。
【図８】図８は、図５を変更した変更例３に係る半導体装置を概略的に例示する回路図である。
【図９】図９は、他の実施形態の第４の例に係る半導体装置を概略的に例示する回路図である。
【図１０】図１０は、他の実施形態の第５の例に係る半導体装置を概略的に例示する回路図である。
【図１１】図１１は、他の実施形態の第６の例に係る半導体装置の一部を概略的に例示する回路図である。
【図１２】図１２は、他の実施形態の第７の例に係る半導体装置の一部を概略的に例示する回路図である。
【図１３】図１３は、他の実施形態の第８の例に係る半導体装置を概略的に例示する回路図である。
【図１４】図１４は、他の実施形態の第９の例に係る半導体装置を概略的に例示する回路図である。
【図１５】図１５は、他の実施形態の第１０の例に係る半導体装置を概略的に例示する回路図である。
【図１６】図１６は、本願発明以外の別構成における問題点を説明する説明図である。
【発明を実施するための形態】
【００１８】
[第１実施形態]
以下、本発明を具現化した第１実施形態について、図面を参照して説明する。
本発明の第１実施形態に係る半導体装置を概略的に例示する回路図である。図２は、図１の半導体装置における、出力部の出力電圧と、外部からの入力信号と、各スイッチ素子の動作状態との関係を説明する説明図である。図３は、ＨＢＭ試験などで出力端子に正の静電気ノイズが印加された時の出力端子電圧の変化、ＶＤＤ側の電圧変化、出力部の出力電圧の変化、及び比較部の閾値電圧の変化を説明するグラフである。図４は、ＨＢＭ試験などで出力端子に負の静電気ノイズが印加された時の出力端子電圧の変化、ＧＮＤ側の電圧変化、出力部の出力電圧の変化、及び比較部の閾値電圧の変化を説明するグラフである。
【００１９】
図１に示す半導体装置１は、入力ラインＩＮからの入力信号（例えばＰＷＭ信号）に応じてスイッチ素子Ｔ１，Ｔ２を動作させる駆動回路として構成され、且つ、出力端子Ｐ１にサージ電圧が印加されたときにスイッチ素子Ｔ１、Ｔ２を保護するように動作するものである。この半導体装置１は、スイッチ素子Ｔ１、Ｔ２、ツェナーダイオードＺＤ１、ＺＤ２、出力部１０、比較部２０、切替部３０を備えており、高電位側電源としての電源ＶＤＤに接続されると共に、低電位側電源としてのグランドＧＮＤに接続されるようになっている。
【００２０】
スイッチ素子Ｔ１は、Ｐ型のＭＯＳＥＦＴ（Ｐチャネル型ＭＯＳＦＥＴ）として構成されており、ソース端子が電源ＶＤＤ側に接続されており、ドレイン端子が出力端子Ｐ１側に接続されている。スイッチ素子Ｔ１は、当該スイッチ素子Ｔ１のゲート端子（制御入力端子）に入力される信号に応じて出力端子Ｐ１と電源ＶＤＤとの間の通電路を導通状態又は非導通状態に切り替える構成をなしており、ゲート端子にオン信号（通電信号）が入力されたときに、電源ＶＤＤと出力端子Ｐ１との間の通電路を通電状態とし、オフ信号（非通電信号）が入力されたときに電源ＶＤＤと出力端子Ｐ１との間の通電路を非通電状態とするように動作している。なお、ここでは、Ｌレベルの信号がスイッチ素子Ｔ１に対するオン信号であり、Ｈレベルの信号がスイッチ素子Ｔ１に対するオフ信号とされている。
【００２１】
スイッチ素子Ｔ２は、Ｎ型のＭＯＳＥＦＴ（Ｎチャネル型ＭＯＳＦＥＴ）として構成されており、ソース端子がグランドＧＮＤ側に接続されており、ドレイン端子が出力端子Ｐ１側に接続されている。このスイッチ素子Ｔ２は、ゲート端子（制御入力端子）に入力される信号に応じて出力端子Ｐ１とグランドＧＮＤとの間の通電路を導通状態又は非導通状態に切り替える構成をなしており、ゲート端子にオン信号（通電信号）が入力されたときに、グランドＧＮＤと出力端子Ｐ１との間の通電路を通電状態とし、ゲート端子にオフ信号が入力されたときにグランドＧＮＤと出力端子Ｐ１との間の通電路を非通電状態とするように構成されている。なお、ここでは、Ｈレベルの信号がスイッチ素子Ｔ２に対するオン信号であり、Ｌレベルの信号がスイッチ素子Ｔ２に対するオフ信号とされている。
【００２２】
ツェナーダイオードＺＤ１は、保護ダイオードとして構成されており、出力端子Ｐ１と電源ＶＤＤとの間においてスイッチ素子Ｔ１と並列に接続されている。このツェナーダイオードＺＤ１は、アノードが出力端子Ｐ１とツェナーダイオードＺＤ２のカソードとに接続されており、カソードが電源ＶＤＤに接続されている。また、ツェナーダイオードＺＤ２は、出力端子Ｐ１とグランドＧＮＤとの間においてスイッチ素子Ｔ２と並列に接続されている。このツェナーダイオードＺＤ１は、カソードが出力端子Ｐ１とツェナーダイオードＺＤ１のアノードとに接続されており、アノードがグランドＧＮＤに接続されている。これらツェナーダイオードＺＤ１、ＺＤ２は、出力端子Ｐ１に静電気が印加されたときに、半導体装置１に設けられた素子の静電破壊を抑制するように機能する。
【００２３】
出力部１０は、抵抗Ｒ１とコンデンサＣ１とを備えた積分回路として機能するものであり、抵抗Ｒ１とコンデンサＣ１とが直列に接続されており、抵抗Ｒ１とコンデンサＣ１の間の電位を出力としている。以下では、この出力を出力電圧Ｖｃｒと称する。抵抗Ｒ１は、一端側が電源ＶＤＤ、スイッチ素子Ｔ１のソース端子、及びツェナーダイオードＺＤ１のカソードにそれぞれ接続され、他端側が後述の比較部２０の入力側及びコンデンサＣ１の一端側（グランドＧＮＤとは反対側）に接続されている。コンデンサＣ１は、一端側が抵抗Ｒ１の他端側（電源ＶＤＤとは反対側）及び比較部２０の入力側に接続されており、他端側がグランドＧＮＤ、スイッチ素子Ｔ２のソース端子、及びツェナーダイオードＺＤ２のアノードにそれぞれ接続されている。
【００２４】
比較部２０は、出力部１０からの出力電圧Ｖｃｒが閾値電圧Ｖｔｈに達したか否かを判定するように機能する。この比較部２０は、出力部１０からの出力電圧Ｖｃｒ（抵抗Ｒ１の他端側とコンデンサＣ１の一端側との間に接続される入力ラインの電圧）と閾値電圧Ｖｔｈ（基準電圧）と比較するコンパレータを備えており、出力部１０の出力電圧Ｖｃｒが閾値電圧Ｖｔｈ（基準電圧）を下回っている場合には、Ｌレベル信号を出力し、出力部１０の出力電圧Ｖｃｒが閾値電圧Ｖｔｈを上回っている場合にはＨレベル信号を出力するように構成されている。このコンパレータの一方の入力とされる基準電圧（閾値電圧Ｖｔｈ）については、例えば公知のレベル変換回路により、電源ＶＤＤとグランドＧＮＤの電位差の所定割合（例えば１／２）だけグランド電位よりも高い基準電圧を生成し、これを閾値電圧Ｖｔｈとして設定するようになっている。なお、以下では、閾値電圧Ｖｔｈが、電源ＶＤＤとグランドＧＮＤの電位差の１／２の値だけグランド電位よりも高くなるように設定される場合を代表例として説明する。
【００２５】
切替部３０は、比較部２０において出力電圧Ｖｃｒが閾値（基準電圧Ｖｔｈ）に達したと判定されるまでは保護対象のスイッチ素子Ｔ１、Ｔ２を強制オフ状態とし、出力電圧Ｖｃｒが閾値（基準電圧Ｖｔｈ）に達したと判定された場合に保護対象のスイッチ素子Ｔ１、Ｔ２をオン許容状態とするように機能している。
【００２６】
この切替部３０は、ＮＡＮＤ回路３１と、ＮＯＲ回路３２と、ＯＲ回路３３と、ＡＮＤ回路３４と、反転回路３５とを備えている。ＮＡＮＤ回路３１の第１入力端子は、入力ラインＩＮに接続されている。また、ＮＡＮＤ回路３１の第２入力端子は、比較部２０の出力端子に接続されている。なお、入力ラインは外部から入力信号が与えられるラインであり、図１の例では、スイッチ素子Ｔ１をオン状態とし、スイッチ素子Ｔ２をオフ状態とするための信号を第１信号（Ｈレベル信号）とし、スイッチ素子Ｔ１をオフ状態とし、スイッチ素子Ｔ２をオン状態とする信号を第２信号（Ｌレベル信号）としている。
【００２７】
反転回路３５は、比較部２０の出力端子及びＮＡＮＤ回路３１の第２入力端子に接続されており、比較部２０の出力端子からの信号を反転して出力するように構成されている。
【００２８】
ＮＯＲ回路３２は、第１入力端子が反転回路３５の出力端子に接続されており、第２入力端子が入力ラインＩＮ及びＮＡＮＤ回路３１の第１入力端子に接続されている。
【００２９】
ＯＲ回路３３は、第１入力端子がＮＡＮＤ回路３１の出力端子に接続されており、第２入力端子がＡＮＤ回路３４の出力端子及びスイッチ素子Ｔ２のゲート端子に接続されている。また、出力端子がスイッチ素子Ｔ１のゲート端子に接続されている。
【００３０】
ＡＮＤ回路３４は、第１入力端子がＯＲ回路３３の出力端子及びスイッチ素子Ｔ１のゲート端子に接続されており、第２入力端子がＮＯＲ回路３２の出力端子に接続されている。また、出力端子がスイッチ素子Ｔ２のゲート端子に接続されている。
【００３１】
この切替部３０では、図２で概念的に示すように、出力部１０からの出力電圧ＶｃｒがＬレベルのとき（即ち、出力電圧Ｖｃｒが閾値電圧Ｖｔｈを下回っている）ときには、入力ラインＩＮの信号状態に関わらず、スイッチ素子Ｔ１（以下、Ｐｃｈとも称する）及びスイッチ素子Ｔ２（以下、Ｎｃｈとも称する）をオフ状態とするように動作している。
【００３２】
具体的には、出力電圧Ｖｃｒが閾値電圧Ｖｔｈを下回っている場合には、比較部２０からＬレベル信号が出力され、このＬレベル信号がＮＡＮＤ回路３１の第２入力端子に入力される。この場合、入力ラインＩＮの状態に関係なくＮＡＮＤ回路３１からは常にＨレベル信号が出力されることになる。また、比較部２０からＬレベル信号が出力される場合、このＬレベル信号は、反転回路３５に入力され、ＮＯＲ回路３２の第１入力端子にはＨレベル信号が入力されることになる。この場合、入力ラインＩＮの状態に関係なくＮＯＲ回路３２からは常にＬレベル信号が出力されることになる。そして、ＮＡＮＤ回路３１からは常にＨレベル信号が出力されるため、ＯＲ回路３３からは常にＨレベル信号が出力されることになり、ＯＲ回路３３の出力がゲート端子に印加されるスイッチ素子Ｔ１はオフ状態で維持される。また、この場合、ＮＯＲ回路３２が常にＬレベル信号を出力するため、ＡＮＤ回路３４からは常にＬレベル信号が出力され、ＡＮＤ回路３４の出力がゲート端子に印加されるスイッチ素子Ｔ２はオフ状態で維持される。このように、出力電圧Ｖｃｒが閾値電圧Ｖｔｈを下回っている間はスイッチ素子Ｔ１、Ｔ２がいずれもオフ状態で維持されることになる。つまり、切替部３０は、出力電圧Ｖｃｒが閾値電圧Ｖｔｈを下回っている間はスイッチ素子Ｔ１、Ｔ２を強制オフ状態で維持する。
【００３３】
一方、出力電圧Ｖｃｒが閾値電圧Ｖｔｈを上回っている場合には、比較部２０からＨレベル信号が出力され、このＨレベル信号がＮＡＮＤ回路３１の第２入力端子に入力される。この場合、ＮＡＮＤ回路３１は、入力ラインＩＮがＬレベルの場合にＨレベルを出力し、入力ラインＩＮがＨレベルの場合にＬレベルを出力する。つまり、入力ラインＩＮの信号を反転して出力するように機能する。また、反転回路３５は比較部２０からのＨレベル信号が入力されるため、Ｌレベル信号を出力し、ＮＯＲ回路３２の第１入力端子にはＬレベル信号が入力され続ける。この場合、ＮＯＲ回路３２は、入力ラインＩＮがＬレベルの場合には、Ｈレベルを出力し、入力ラインＩＮがＨレベルの場合にはＬレベルを出力する。つまり、入力ラインＩＮの信号を反転して出力する。
【００３４】
上述したように、出力電圧Ｖｃｒが閾値電圧Ｖｔｈを上回っている場合には、ＮＡＮＤ回路３１及びＮＯＲ回路３２のいずれもが入力ラインＩＮの信号を反転して出力することになる。この場合、入力ラインＩＮがＬレベルの場合には、ＮＡＮＤ回路３１からＨレベル信号が出力されてＯＲ回路３３からはＨレベルが出力され、スイッチ素子Ｔ１のゲート端子にＨレベル信号が印加されるため、スイッチ素子Ｔ１はオフ状態となる。また、このように入力ラインＩＮがＬレベルの場合、ＮＯＲ回路３２からはＨレベルが出力されてＡＮＤ回路３４の第２入力端子に入力され、ＡＮＤ回路３４の第１入力端子には、ＯＲ回路３３から出力されたＨレベル信号が出力されるため、ＡＮＤ回路３４からはＨレベル信号が出力される。従って、スイッチ素子Ｔ２のゲート端子にはＨレベル信号が印加されるため、スイッチ素子Ｔ２はオン状態となる。
【００３５】
また、出力電圧Ｖｃｒが閾値電圧Ｖｔｈを上回っている場合において、入力ラインＩＮがＨレベルの場合には、ＮＯＲ回路３２からＬレベル信号が出力されて、ＡＮＤ回路３４からもＬレベル信号が出力される。従って、このＡＮＤ回路３４からの出力（Ｌレベルの出力）がゲート端子に印加されるスイッチ素子Ｔ２は、オフ状態で維持される。また、ＡＮＤ回路３４からのＬレベルの出力はＯＲ回路３３の第２入力端子に入力され、ＯＲ回路３３の第２入力端子はＬレベルで維持されることになる。また、入力ラインＩＮがＨレベルの場合には、ＮＡＮＤ回路３１からはＬレベルの信号が出力されてＯＲ回路３３の第１入力端子に入力されるため、ＯＲ回路３３からはＬレベルの信号が出力されることになる。従って、このＯＲ回路３３からの出力（Ｌレベルの出力）がゲート端子に印加されるスイッチ素子Ｔ１は、オン状態となる。
【００３６】
以上のように、出力電圧Ｖｃｒが閾値電圧Ｖｔｈを上回っている場合には、入力ラインＩＮの入力が反転されてスイッチ素子Ｔ１、Ｔ２に入力されることになり、スイッチ素子Ｔ１、Ｔ２は入力ラインＩＮの状態に応じて動作することになる。即ち、入力ラインＩＮがＬレベルの場合には、スイッチ素子Ｔ１、Ｔ２のゲート端子にＨレベル信号が入力され、スイッチ素子Ｔ１（Ｐｃｈ）はオフ状態、スイッチ素子Ｔ２（Ｎｃｈ）はオン状態となる（図２参照）。また、入力ラインＩＮがＨレベルの場合には、スイッチ素子Ｔ１、Ｔ２のゲート端子にＬレベル信号が入力され、スイッチ素子Ｔ１はオン状態、スイッチ素子Ｔ２はオフ状態となる。つまり、切替部３０は、出力電圧Ｖｃｒが閾値電圧Ｖｔｈを上回っている場合には、出力電圧Ｖｃｒが閾値電圧Ｖｔｈを下回っているときの強制オフ状態を解除し、スイッチ素子Ｔ１、Ｔ２をオン許容状態とするように機能している。
【００３７】
次に、静電気により通常使用時の電圧よりも高い電圧が出力端子Ｐ１とグランドＧＮＤとの間に印加された場合（グランド基準、正印加の場合）について説明する。出力端子Ｐ１に例えば正の電圧Ｖｚが印加された場合、出力端子Ｐ１から保護用のツェナーダイオードＺＤ１を通じて電流が流れ、電源ＶＤＤ側の電圧が上昇する。なお、以下では上昇後のＶＤＤ側の電圧をＶｅ１とし、後述するＨＢＭ（Human Body Model）評価の場合ではＶｅ１はＶｚ−Ｖｆとなる。そして、電源ＶＤＤ側の電圧がＶｅ１に上昇するのに伴い、出力部１０の出力電圧Ｖｃｒは徐々に上昇し、一定時間経過後にＶｔｈ（電源ＶＤＤとグランドＧＮＤの電位差の所定割合（例えば１／２）だけグランド電位よりも高い閾値電圧）に達することになる。この構成では、出力端子Ｐ１に高電圧が印加されたときでも、出力部１０からの出力は急激に上昇せずに所定の時定数で変化することになり、出力電圧Ｖｃｒが閾値電圧Ｖｔｈに達するまでの一定時間は比較部２０からの出力はＬレベルで維持されることになる。
【００３８】
この場合、スイッチ素子Ｔ２を保護対象素子とし、グランドＧＮＤ（低電位側電源）が基準部となる。また、ツェナーダイオードＺＤ２が第１保護素子となり、出力端子Ｐ１に所定のブレーク電圧を超えるサージ電圧が印加されたときに一端側と他端側とが通電するように機能する。また、電源ＶＤＤ（高電位側電源）が「他方部」となり、電源ＶＤＤと出力端子Ｐ１の間に配置されるツェナーダイオードＺＤ１が第２保護素子に相当することになる。そして、ツェナーダイオードＺＤ１は、出力端子Ｐ１にサージ電圧Ｖｚが印加されたときに通電されて電源ＶＤＤ側に駆動電圧（Ｖｅ１：ＨＢＭの場合はＶｚ−Ｖｆ）を発生させるように機能することになる。上述の保護回路（無効化手段）は、駆動電圧（Ｖｅ）が発生する電源ＶＤＤ側に接続されており、出力端子Ｐ１へのサージ電圧Ｖｚの印加によって駆動電圧（Ｖｅ１）が発生した場合に、当該駆動電圧（Ｖｅ１）の発生後の所定時間、スイッチ素子Ｔ１、Ｔ２のゲート端子（制御入力端子）への通電信号の入力を無効化し、所定時間の経過後に無効化を解除するように機能することになる。
【００３９】
次に、静電気により通常使用時の電圧よりも低い電圧が出力端子Ｐ１と電源ＶＤＤとの間に印加された場合（電源ＶＤＤ基準、負印加の場合）について説明する。出力端子Ｐ１に例えば負の電圧−Ｖｚが印加された場合、保護用のツェナーダイオードＺＤ２を通じて電流が流れ、グランドＧＮＤ側の電圧は急激に変化する。以下では、この変化後の電圧を−Ｖｅ２とし、後述するＨＢＭ評価の場合には、−Ｖｅ２は、−Ｖｚ＋Ｖｆとなる。そして、このようにグランドＧＮＤ側の電圧が急激に−Ｖｅ２となった後には、出力部１０の出力電圧Ｖｃｒは徐々に上昇し、一定時間経過後にＶｔｈ（電源ＶＤＤとグランドＧＮＤの電位差の所定割合（例えば１／２）だけグランド電位よりも高い閾値電圧）に達することになる。この構成では、出力端子Ｐ１に大きな負電圧が印加されたときでも、出力部１０からの出力は急激に上昇せずに所定の時定数で変化することになり、出力電圧Ｖｃｒが閾値電圧Ｖｔｈに達するまでの一定時間は比較部２０からの出力はＬレベルで維持されることになる。
【００４０】
この場合、スイッチ素子Ｔ１を保護対象素子とし、電源ＶＤＤ（高電位側電源）が基準部となる。そして、ツェナーダイオードＺＤ１が第１保護素子に相当し、出力端子Ｐ１に所定のブレーク電圧を超えるサージ電圧が印加されたときに一端側と他端側とが通電するように機能する。また、グランドＧＮＤ（低電位側電源）が「他方部」となり、グランドＧＮＤと出力端子Ｐ１の間に設けられるツェナーダイオードＺＤ２が第２保護素子に相当する。そして、ツェナーダイオードＺＤ２は、出力端子Ｐ１にサージ電圧−Ｖｚが印加されたときに通電されてグランドＧＮＤの側に駆動電圧（−Ｖｅ２：後述するＨＢＭ評価では−Ｖｚ＋Ｖｆ）を発生させるように機能することになる。そして、上記保護回路（無効化手段）は、グランドＧＮＤ（低電位側電源）に接続され、出力端子Ｐ１へのサージ電圧−Ｖｚの印加によって駆動電圧（−Ｖｅ２）が発生した場合に、当該駆動電圧（−−Ｖｅ２）の発生後の所定時間、スイッチ素子Ｔ１のゲート（制御入力端子）への通電信号の入力を無効化し、所定時間の経過後に無効化を解除するように機能する。
【００４１】
本実施形態では、出力部１０、比較部２０、切替部３０によって構成される保護回路が「無効化手段」の一例に相当し、出力部１０は、前記他方部（基準部とは逆側の電源）に接続されるラインにサージ電圧が印加されているときに所定の時定数で出力電圧Ｖｃｒを変化させるように機能している。例えば、電源ＶＤＤ（高電位側電源）を「他方部」とする場合（グランド基準、正印加の場合）、出力部１０は、電源ＶＤＤに接続されるライン（電源ＶＤＤから出力部１０に至るまでのライン）にサージ電圧が回り込んだときに所定の時定数で出力電圧Ｖｃｒを変化させ、比較部２０は、出力部１０からの出力電圧Ｖｃｒが閾値Ｖｔｈに達したか否かを判定することになる。そして、切替部３０は、比較部２０において出力電圧Ｖｃｒが閾値Ｖｔｈに達したと判定されるまではスイッチ素子Ｔ１、Ｔ２を強制オフ状態とし、出力電圧Ｖｃｒが閾値Ｖｔｈに達したと判定された場合にスイッチ素子Ｔ１、Ｔ２をオン許容状態とするように機能する。また、グランドＧＮＤ（低電位側電源）を「他方部」とする場合（電源ＶＤＤ基準、負印加の場合）、出力部１０は、グランドＧＮＤに接続されるライン（グランドＧＮＤから出力部１０に至るライン）にサージ電圧が回り込んだときに所定の時定数で出力電圧Ｖｃｒを変化させ、比較部２０は、出力部１０からの出力電圧Ｖｃｒが閾値Ｖｔｈに達したか否かを判定することになる。そして、切替部３０は、比較部２０において出力電圧Ｖｃｒが閾値Ｖｔｈに達したと判定されるまではスイッチ素子Ｔ１、Ｔ２を強制オフ状態とし、出力電圧Ｖｃｒが閾値Ｖｔｈに達したと判定された場合にスイッチ素子Ｔ１、Ｔ２をオン許容状態とするように機能する。
いずれの場合でも、出力端子Ｐ１にサージ電圧が印加されて出力部１０に回り込んだときに、出力部１０は所定の時定数で出力電圧Ｖｃｒが変化することになり、この出力電圧Ｖｃｒは、サージ電圧の印加からある程度遅れて閾値Ｖｔｈに接近することになり、切替部３０は、出力部１０からの出力電圧Ｖｃｒが閾値Ｖｔｈに達するまでの一定期間はスイッチ素子Ｔ１、Ｔ２を強制的にオフ状態とするように動作する。
【００４２】
次に、スイッチ素子Ｔ１、Ｔ２のＥＳＤ耐圧について、図面を参照して説明する。図３、図４は、規定のＨＢＭ（Human Body Model）試験で評価した場合の出力端子Ｐ１の電圧（ＯＵＴ）、電源ＶＤＤ側の電圧、比較部２０の閾値電圧Ｖｔｈ、出力部１０の出力電圧Ｖｃｒのそれぞれの変化を示すグラフである。なお、図３は、グランドＧＮＤを基準部とし、出力端子Ｐ１に正電圧を印加した場合を示すものであり、図４は、電源ＶＤＤを基準部とし、出力端子Ｐ１に負電圧を印加した場合を示すものである。なお、このＨＢＭ評価では、電源ＶＤＤ側に電源電圧（実際の使用時の電源電圧）を印加せずに評価している。
【００４３】
図３の例では、被試験デバイスである半導体装置１のグランドＧＮＤと出力端子Ｐ１との間に容量１００ｐＦの充放電キャパシタを接続し、充放電キャパシタと出力端子Ｐ１の間には、抵抗値１．５ｋΩの抵抗を接続している。そして、充放電キャパシタに電源を用いて電力を供給してチャージし、その後、充放電キャパシタを放電して出力端子Ｐ１に正電圧を印加するように動作させている。この場合、図３のように正電圧が印加された時間ｔ１で、出力端子Ｐ１（ＯＵＴ）には正電圧Ｖｚが印加されることになり、時間ｔ１の時点でＶＤＤ側の電圧はＶｚ−Ｖｆに急上昇する。一方、出力部１０の出力電圧Ｖｃｒは、所定の時定数で徐々に立ち上がることになる。また、閾値電圧Ｖｔｈは、電源ＶＤＤ側の電圧の１／２となるように推移する。時間ｔ１から時間ｔ２までの所定時間は、出力電圧Ｖｃｒは閾値電圧Ｖｔｈに到達しないため、比較部２０からはＬレベル信号が出力されることになり、スイッチ素子Ｔ１、Ｔ２は入力ラインＩＮの状態に関係なく強制的にオフ状態とされて保護される。一方、所定時間が経過したｔ２の時点で出力電圧Ｖｃｒが閾値電圧Ｖｔｈに到達し、比較部２０からＨレベル信号が出力されるため、この後には、スイッチ素子Ｔ１、Ｔ２は、入力ラインＩＮの状態に応じて動作する。
【００４４】
図４の例では、被試験デバイスである半導体装置１の電源ＶＤＤと出力端子Ｐ１との間に容量１００ｐＦの充放電キャパシタを接続し、充放電キャパシタと出力端子Ｐ１の間には、抵抗値１．５ｋΩの抵抗を接続している。そして、充放電キャパシタに電源を用いて電力を供給してチャージし、その後、充放電キャパシタを放電して出力端子Ｐ１に負電圧を印加するように動作させている。この場合、図４のように負電圧が印加された時間ｔ１で、出力端子Ｐ１（ＯＵＴ）には負電圧−Ｖｚが印加されることになり、時間ｔ１の時点でグランドＧＮＤ側の電圧は−Ｖｚ＋Ｖｆに変化する。一方、出力部１０の出力電圧Ｖｃｒは、所定の時定数で徐々に立ち上がることになる。また、閾値電圧Ｖｔｈは、グランドＧＮＤの電位よりも、電源ＶＤＤとグランドＧＮＤの電位差の１／２分だけ高くなるように推移する。時間ｔ１から時間ｔ２までの所定時間は、出力電圧Ｖｃｒは閾値電圧Ｖｔｈに到達しないため、比較部２０からはＬレベル信号が出力されることになり、スイッチ素子Ｔ１、Ｔ２は入力ラインＩＮの状態に関係なく強制的にオフ状態とされて保護される。一方、所定時間が経過したｔ２の時点で出力電圧Ｖｃｒが閾値電圧Ｖｔｈに到達し、比較部２０からＨレベル信号が出力されるため、この後には、スイッチ素子Ｔ１、Ｔ２は、入力ラインＩＮの状態に応じて動作する。
【００４５】
（第１実施形態の主な効果）
上記半導体装置１では、出力端子Ｐ１にサージ電圧が印加されたときに、印加端子から電源側に電流が回り込み、電源電圧が一時的に上昇する点に着目し、低電位側電源を基準部とする場合でも、高電位側電源を基準部とする場合でも、サージ電圧の印加直後の期間において強制的に制御入力端子への通電信号の入力を無効化し、スイッチ素子を強制的にオフ状態としている。このように、端子にサージ電圧が印加されているときに印加端子から回り込む電流を利用して、サージ電圧が印加される一定期間の間、強制的にスイッチをオフ状態に維持することができるため、サージ電圧に起因する大電流がスイッチ素子に流れることを防止することができ、スイッチ素子の熱破壊等をより確実に防ぐことができる。
また、所定時間経過後には通電信号の入力の無効化を解除して強制的なオフ状態を解除することができるため、通常使用する際には問題なく規定の動作を行うことができる。
【００４６】
また、無効化手段は、前記他方部（基準部とは逆側の電源）に接続されるラインにサージ電圧が印加されているときに所定の時定数で出力電圧を変化させる出力部１０と、出力部１０からの出力電圧Ｖｃｒが閾値電圧Ｖｔｈに達したか否かを判定する比較部２０と、比較部２０において出力電圧Ｖｃｒが閾値電圧Ｖｔｈに達したと判定されるまではスイッチ素子を強制オフ状態とし、出力電圧Ｖｃｒが閾値電圧Ｖｔｈに達したと判定された場合にスイッチ素子をオン許容状態とする切替部３０とを有している。
この構成では、出力端子Ｐ１にサージ電圧が印加されて出力部１０に回り込んだときに、出力部１０は所定の時定数で出力電圧Ｖｃｒが変化し、この出力電圧Ｖｃｒはある程度遅れて閾値電圧Ｖｔｈに接近することになる。そして、切替部３０は、出力部１０からの出力電圧Ｖｃｒが閾値電圧Ｖｔｈに達するまでの一定期間はスイッチ素子を強制的にオフ状態とするように動作する。このように、サージ電圧が回りこんだ直後にスイッチ素子を一定期間安定的にオフ状態（動作規制状態）とし、一定時間経過後にスイッチ素子を安定的にオン許容状態（復帰状態）とし得る構成をより簡易に実現できる。
【００４７】
また、スイッチ素子Ｔ１は、当該スイッチ素子Ｔ１のゲート（制御入力端子）に入力される信号に応じて出力端子Ｐ１と電源ＶＤＤ（高電位側電源）との間の通電路を導通状態又は非導通状態に切り替える構成をなしている。そして、出力端子Ｐ１と電源ＶＤＤとの間においてスイッチ素子Ｔ１と並列に、出力端子Ｐ１の側をアノードとし電源ＶＤＤの側をカソードとするツェナーダイオードＺＤ１が接続されている。さらに、出力端子Ｐ１とグランドＧＮＤとの間には、出力端子Ｐ１の側をカソードとしグランドＧＮＤの側をアノードとするツェナーダイオードＺＤ２が接続されている。
この構成によれば、スイッチ素子Ｔ１によってハイサイド駆動を行う構成を好適に実現しつつ、出力端子Ｐ１にサージ電圧が印加されたときにこのスイッチ素子Ｔ１に不具合（サージ電圧に起因する熱破壊等）が生じることをより確実に防ぐことができる。
【００４８】
同様に、スイッチ素子Ｔ２は、当該スイッチ素子Ｔ２のゲート（制御入力端子）に入力される信号に応じて出力端子Ｐ１とグランドＧＮＤとの間の通電路を導通状態又は非導通状態に切り替える構成をなしている。そして、出力端子Ｐ１とグランドＧＮＤとの間においてスイッチ素子Ｔ２と並列に、出力端子Ｐ１の側をカソードとしグランドＧＮＤの側をアノードとするツェナーダイオードＺＤ２が接続されている。そして、出力端子Ｐ１と電源ＶＤＤとの間には、出力端子Ｐ１の側をアノードとし電源ＶＤＤの側をカソードとするツェナーダイオードＺＤ１が接続されている。
この構成によれば、スイッチ素子Ｔ２によってローサイド駆動を行う構成を好適に実現しつつ、出力端子Ｐ１にサージ電圧が印加されたときにこのスイッチ素子Ｔ２に不具合（サージ電圧に起因する熱破壊等）が生じることをより確実に防ぐことができる。
【００４９】
［第２実施形態］
次に、第２実施形態について説明する。
図５は、第２実施形態に係る半導体装置を概略的に例示する回路図である。図６は、第２実施形態の変更例１に係る半導体装置を概略的に例示する回路図である。図７は、第２実施形態の変更例２に係る半導体装置を概略的に例示する回路図である。図８は、第２実施形態の変更例３に係る半導体装置を概略的に例示する回路図である。
【００５０】
図５の構成は、図１の構成に対してパワーオンリセット回路２０１を追加した点が第１実施形態と異なり、それ以外の構成は、第１実施形態と同様である。従って、第１実施形態と同様の構成については、第１実施形態と同一の符号を付し、詳細な説明は省略する。
【００５１】
パワーオンリセット回路２０１は、「信号出力回路」の一例に相当するものであり、グランドＧＮＤに対する電源ＶＤＤ側の電位を入力とし、この入力電圧が所定値を超えるときにＨレベルの信号を出力し続け、この入力電圧が所定値に達しない間はＬレベル信号を出力し続けるように構成されている。
【００５２】
この構成では、例えば、出力端子Ｐ１に例えば正の電圧Ｖｚが印加された場合、出力端子Ｐ１から保護用のツェナーダイオードＺＤ１を通じて電流が流れ、電源ＶＤＤ側の電圧がＶｅ１上昇する。このように電源ＶＤＤ側の電圧がＶｅ１に上昇する過程で、電源ＶＤＤ側の電圧が所定値（パワーオンリセット回路２０１の閾値）となるまでは、出力部１０には電圧が印加されなくなる。そして、電源ＶＤＤ側の電圧が所定値となってから、パワーオンリセット回路２０１からＨレベル信号が出力され、その出力時点から出力電圧Ｖｃｒの上昇が始まることになる。出力部１０は、パワーオンリセット回路２０１からＨレベル信号が出力されてから、所定の時定数で出力電圧が上昇するように動作することになる。なお、比較部２０、切替部３０等の動作は第１実施形態と同様である。
【００５３】
この構成では、サージ電圧の印加からある程度の時間（「他方部」に接続されるラインの電圧が所定電圧に達するまでの時間）は、出力部１０に電圧が印加されることを抑えることができ、出力部１０に対する遅れを生じさせることができる。そして、出力部１０は、パワーオンリセット回路２０１（信号出力回路）での遅れの時間が経過してから（即ち、信号出力回路からの出力が開始されてから）、所定の時定数で出力電圧を変化させることになるため、出力部１０ではより一層遅れを生じさせやすくなる。従って、このような信号出力回路を設けない構成と比較して相対的に時定数を低くしやすく、出力部１０の回路規模を抑え易くなる。
【００５４】
［他の実施形態]
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
【００５５】
図５の構成に代えて、図６〜図８のような構成を採用してもよい。図６の半導体装置２１０では、パワーオンリセット回路２０１に代えて、他の基準電圧生成回路２１１が設けられている。この基準電圧生成回路２１１は、所定の基準電圧を生成する回路であり、バンドギャップレギュレータや抵抗分圧などによって基準電圧を生成する公知の基準電圧回路として構成されている。また、図６のような基準電圧生成回路２１１に代えて、図７のような電源回路２２１を設けるようにしてもよい。図７の半導体装置２２０では、電源回路２２１が公知の電源回路として構成されており、所定の電源電圧を出力するように構成されている。また、図８の半導体装置２３０ように、車載バッテリの電源電圧やＩＧ電源の電源電圧が出力部１０に入力されるように構成されていてもよい。
【００５６】
また、図９のようにハイサイド側のスイッチ素子Ｔ１だけが設けられていてもよい。図９の構成でも、出力端子Ｐ１にサージ電圧が印加されたときに、出力部１０の出力電圧Ｖｃｒが徐々に上昇し、閾値電圧Ｖｔｈに達したときに比較部２０からＨレベル信号が出力されることになる。この構成では、出力電圧Ｖｃｒが閾値電圧Ｖｔｈに達するまでは、ＮＡＮＤ回路３３１にＬレベル信号が入力され続け、ＮＡＮＤ回路３３１からＨレベルが出力され続ける。従って、スイッチ素子Ｔ１は、強制オフ状態で維持される。出力電圧Ｖｃｒが閾値電圧Ｖｔｈに達した後には、ＮＡＮＤ回路３３１の一方の端子にＨレベル信号が入力され続けるため、入力ラインＩＮの状態に応じてスイッチ素子Ｔ１が動作する。この場合、入力ラインＩＮからＨレベル信号が入力されたときには、ＮＡＮＤ回路３３１からＬレベル信号が出力されて、スイッチ素子Ｔ１がオン状態となり、入力ラインＩＮからＬレベル信号が入力されたときには、ＮＡＮＤ回路３３１からＨレベル信号が出力されて、スイッチ素子Ｔ１がオフ状態となる。
【００５７】
また、図１０のようにローサイド側のスイッチ素子だけが設けられていてもよい。図１０の構成では、出力端子Ｐ１にサージ電圧が印加されたときに、出力部１０の出力電圧Ｖｃｒが徐々に上昇し、閾値電圧Ｖｔｈに達したときに比較部２０からＬレベル信号が出力されるようになっている。なお、出力電圧Ｖｃｒが閾値電圧Ｖｔｈ以下のときには、比較部２０からＨレベル信号が出力されるようになっている。この構成では、出力電圧Ｖｃｒが閾値電圧Ｖｔｈに達するまでは、ＮＯＲ回路４３２にＨレベル信号が入力され続け、ＮＯＲ回路４３２からＬレベルが出力され続ける。従って、スイッチ素子Ｔ２は、強制オフ状態で維持される。出力電圧Ｖｃｒが閾値電圧Ｖｔｈに達した後には、ＮＯＲ回路４３２の一方の端子にＬレベル信号が入力され続けるため、入力ラインＩＮの状態に応じてスイッチ素子Ｔ２が動作する。この場合、入力ラインＩＮからＨレベル信号が入力されたときには、ＮＯＲ回路４３２からＬレベル信号が出力されて、スイッチ素子Ｔ２がオフ状態となり、入力ラインＩＮからＨレベル信号が入力されたときには、ＮＯＲ回路４３２からＨレベル信号が出力されて、スイッチ素子Ｔ２がオン状態となる。
【００５８】
また、上記実施形態では、第１保護素子、第２保護素子としてツェナーダイオードを用いた例を示したが、図１１、図１２のように、ツェナーダイオードに代えて保護用のＭＯＳトランジスタＴ３、Ｔ４を設けるようにしてもよい。この図１１、図１２の例では、ＭＯＳのスナップバック動作をＥＳＤ保護の動作の動作として用いている。なお、図１１、図１２の構成は、ツェナーダイオードに代えて保護用のＭＯＳトランジスタを設け、更に微小抵抗を追加している点が第１実施形態と異なり、それ以外の構成（特に、出力部１０、比較部２０、切替部３０等）は第１実施形態と同様である。図１１は、保護用のＭＯＳトランジスタＴ３のＶｄｓが出力用のＭＯＳトランジスタ（スイッチ素子Ｔ１）のＶｄｓよりも小さく、保護用のＭＯＳトランジスタＴ４のＶｄｓが出力用のＭＯＳトランジスタ（スイッチ素子Ｔ２）のＶｄｓよりも小さい場合を示している。このように一般的なＰｕｒｅＣＭＯＳプロセスで製造される装置でも出力用のＭＯＳトランジスタを確実に保護することができる。また、図１２の例では、保護用のＭＯＳトランジスタＴ３のＶｄｓが出力用ＭＯＳトランジスタ（スイッチ素子Ｔ１）のＶｄｓと同程度であり、保護用のＭＯＳトランジスタＴ４のＶｄｓが出力用のＭＯＳトランジスタ（スイッチ素子Ｔ２）のＶｄｓと同程度である場合を示している。この構成は、出力用のＭＯＳトランジスタと保護用のＭＯＳトランジスタが同時並行的にスナップバックする構成であるため、保護用のＭＯＳトランジスタを小型化し易くなる。
【００５９】
また、図１３のような構成としてもよい。
図１３の半導体装置５００では、出力用のスイッチ素子Ｔ２がＮＰＮ型のバイポーラトランジスタとして構成されており、コレクタ端子が出力端子Ｐ１に接続され、エミッタ端子がグランドＧＮＤに接続されている。そして、ベース端子は、抵抗Ｒ３の一端側に接続され、抵抗Ｒ３の他端側は、ＭＯＳトランジスタＴａのドレイン端子に接続されている。また、ベース端子は、抵抗Ｒ４の一端側に接続され、抵抗Ｒ４の他端側はグランドＧＮＤに接続されている。図１３の構成では、出力端子Ｐ１にサージ電圧が印加されたときに、出力部１０の出力電圧Ｖｃｒが徐々に上昇し、閾値電圧Ｖｔｈに達したときに比較部２０からＨレベル信号が出力されるようになっている。なお、出力電圧Ｖｃｒが閾値電圧Ｖｔｈ以下のときには、比較部２０からＬレベル信号が出力されるようになっている。この構成では、出力電圧Ｖｃｒが閾値電圧Ｖｔｈに達するまでは、ＮＡＮＤ回路５０１にＬレベル信号が入力され続け、ＮＡＮＤ回路５０１からＨレベルが出力され続ける。従って、ＭＯＳトランジスタＴａは、強制オフ状態で維持され、このときスイッチ素子Ｔ２のベースはＬレベル状態で維持されるため、スイッチ素子Ｔ２も強制オフ状態で維持される。
一方、出力電圧Ｖｃｒが閾値電圧Ｖｔｈに達した後には、ＮＡＮＤ回路５０１の一方の端子にＨレベル信号が入力され続けるため、入力ラインＩＮの状態に応じてＭＯＳトランジスタＴａが動作し、ＭＯＳトランジスタＴａの動作状態に応じてスイッチ素子Ｔ２が動作する。この場合、入力ラインＩＮからＨレベル信号が入力されたときには、ＮＡＮＤ回路５０１からＬレベル信号が出力されて、ＭＯＳトランジスタＴａがオン状態となり、スイッチ素子Ｔ２はオン状態となる。一方、入力ラインＩＮからＬレベル信号が入力されたときには、ＮＡＮＤ回路５０１からＨレベル信号が出力されて、ＭＯＳトランジスタＴａがオフ状態となり、スイッチ素子Ｔ２はオフ状態となる。
【００６０】
また、図１４のような構成としてもよい。
図１４の半導体装置６００では、出力用のスイッチ素子Ｔ１がＰＮＰ型のバイポーラトランジスタとして構成されており、コレクタ端子が出力端子Ｐ１に接続され、エミッタ端子が電源ＶＤＤに接続されている。そして、ベース端子は、抵抗Ｒ６の一端側に接続され、抵抗Ｒ６の他端側は、ＭＯＳトランジスタＴｂのドレイン端子に接続されている。また、ベース端子は、抵抗Ｒ５の一端側に接続され、抵抗Ｒ５の他端側は電源ＶＤＤに接続されている。図１４の構成では、出力端子Ｐ１にサージ電圧が印加されたときに、出力部１０の出力電圧Ｖｃｒが徐々に上昇し、閾値電圧Ｖｔｈに達したときに比較部２０からＬレベル信号が出力されるようになっている。なお、出力電圧Ｖｃｒが閾値電圧Ｖｔｈ以下のときには、比較部２０からＨレベル信号が出力されるようになっている。この構成では、出力電圧Ｖｃｒが閾値電圧Ｖｔｈに達するまでは、ＮＯＲ回路６０１にＨレベル信号が入力され続け、ＮＯＲ回路６０１からＬレベルが出力され続ける。従って、ＭＯＳトランジスタＴｂは、強制オフ状態で維持され、このときスイッチ素子Ｔ１のベースは電源ＶＤＤ側と同じＨレベル状態で維持されるため、スイッチ素子Ｔ１も強制オフ状態で維持される。
一方、出力電圧Ｖｃｒが閾値電圧Ｖｔｈに達した後には、ＮＯＲ回路６０１の一方の端子にＬレベル信号が入力され続けるため、入力ラインＩＮの状態に応じてＭＯＳトランジスタＴｂが動作し、ＭＯＳトランジスタＴｂの動作状態に応じてスイッチ素子Ｔ１が動作する。この場合、入力ラインＩＮからＨレベル信号が入力されたときには、ＮＯＲ回路６０１からＬレベル信号が出力されて、ＭＯＳトランジスタＴａがオフ状態となり、スイッチ素子Ｔ１はオフ状態となる。一方、入力ラインＩＮからＬレベル信号が入力されたときには、ＮＯＲ回路６０１からＨレベル信号が出力されて、ＭＯＳトランジスタＴｂがオン状態となり、スイッチ素子Ｔ２はオン状態となる。
【００６１】
また、図１５のようにしてもよい。図１５の半導体装置７００では、スイッチ素子Ｔ２としてＩＧＢＴが用いられており、スイッチ素子Ｔ２のコレクタ端子が出力端子Ｐ１に接続され、スイッチ素子Ｔ２のエミッタ端子がグランドＧＮＤに接続されている。また、スイッチ素子Ｔ２のゲート端子は、Ｐ型ＭＯＳトランジスタＴｃのドレイン端子、及びＮ型ＭＯＳトランジスタＴｄのドレイン端子に其々接続されている。Ｐ型ＭＯＳトランジスタＴｃのソース端子は電源Ｖｄｄに接続され、Ｎ型ＭＯＳトランジスタＴｄのソース端子はグランドＧＮＤに接続されるようになっている。
この図１５の構成では、出力端子Ｐ１にサージ電圧が印加されたときに、出力部１０の出力電圧Ｖｃｒが徐々に上昇し、閾値電圧Ｖｔｈに達したときに比較部２０からＨレベル信号が出力されるようになっている。なお、出力電圧Ｖｃｒが閾値電圧Ｖｔｈ以下のときには、比較部２０からＬレベル信号が出力されるようになっている。この構成では、出力電圧Ｖｃｒが閾値電圧Ｖｔｈに達するまでは、ＮＡＮＤ回路７０１にＬレベル信号が入力され続け、ＮＡＮＤ回路７０１からＨレベルが出力され続ける。従って、Ｐ型ＭＯＳトランジスタＴｃは、オフ状態で維持され、Ｎ型ＭＯＳトランジスタＴｄは、オン状態で維持される。このとき、スイッチ素子Ｔ２は強制オフ状態で維持される。
一方、出力電圧Ｖｃｒが閾値電圧Ｖｔｈに達した後には、ＮＡＮＤ回路７０１の一方の端子にＨレベル信号が入力され続ける。この場合、入力ラインＩＮからＨレベル信号が入力されたときには、ＮＡＮＤ回路７０１からＬレベル信号が出力されるため、Ｐ型ＭＯＳトランジスタＴｃは、オン状態で維持され、Ｎ型ＭＯＳトランジスタＴｄは、オフ状態で維持される。従って、スイッチ素子Ｔ２はオン状態となる。一方、入力ラインＩＮからＬレベル信号が入力されたときには、ＮＡＮＤ回路７０１からＨレベル信号が出力されるため、Ｐ型ＭＯＳトランジスタＴｃは、オフ状態で維持され、Ｎ型ＭＯＳトランジスタＴｄは、オン状態で維持される。このとき、スイッチ素子Ｔ２はオフ状態で維持される。
【符号の説明】
【００６２】
１，２００，２１０，２２０，２３０，３００，４００，５００，６００，７００…半導体装置
１０…出力部（無効化手段）
２０…比較部（無効化手段）
３０…切替部（無効化手段）
５０…パワーオンリセット回路（信号出力回路）
Ｔ１…スイッチ素子
Ｔ２…スイッチ素子
ＺＤ１…ツェナーダイオード
ＺＤ２…ツェナーダイオード
ＶＤＤ…電源（高電位側電源）
ＧＮＤ…グランド（低電位側電源）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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