(57)【要約】【課題】酸化物半導体層を備えた薄膜トランジスタのスイッチング特性およびストレス耐性が良好であり、特にストレス印加前後のしきい値電圧変化量が小さく安定性に優れた薄膜トランジスタを提供する。【解決手段】基板上に少なくともゲート電極；ゲート絶縁膜；酸化物半導体層；ソース−ドレイン電極；前記ゲート絶縁膜、前記酸化物半導体層、および前記ソース−ドレイン電極を保護する保護膜を有する薄膜トランジスタであって、酸化物半導体層は、Ｉｎ、Ｚｎ、Ｓｎ、およびＯから構成される第２の酸化物半導体層と、Ｉｎ、Ｇａ、Ｚｎ、およびＯから構成される第１の酸化物半導体層と、を有する積層体であり、第２の酸化物半導体層はゲート絶縁膜の上に形成されていると共に、第１の酸化物半導体層は第２の酸化物半導体層と保護膜との間に形成されている。【選択図】図２
2013254948.tif 000002
【特許請求の範囲】
【請求項１】
基板上に少なくとも、ゲート電極と；ゲート絶縁膜と；酸化物半導体層と；ソース−ドレイン電極と；前記ゲート絶縁膜、前記酸化物半導体層、および前記ソース−ドレイン電極を保護する保護膜と、を有する薄膜トランジスタであって、
前記酸化物半導体層は、
Ｉｎ、Ｚｎ、Ｓｎ、およびＯから構成される第２の酸化物半導体層と、
Ｉｎ、Ｇａ、Ｚｎ、およびＯから構成される第１の酸化物半導体層と、を有する積層体であり、
前記第２の酸化物半導体層は、前記ゲート絶縁膜の上に形成されていると共に、
前記第１の酸化物半導体層は、前記第２の酸化物半導体層と前記保護膜との間に形成されていることを特徴とする薄膜トランジスタ。
【請求項２】
基板上に少なくとも、ゲート電極と、ゲート絶縁膜と、酸化物半導体層と、前記酸化物半導体層の表面を保護するエッチストッパー層と、を有する薄膜トランジスタであって、
前記酸化物半導体層は、
Ｉｎ、Ｚｎ、Ｓｎ、およびＯから構成される第２の酸化物半導体層と、
Ｉｎ、Ｇａ、Ｚｎ、およびＯから構成される第１の酸化物半導体層と、を有する積層体であり、
前記第２の酸化物半導体層は、前記ゲート絶縁膜の上に形成されていると共に、
前記第１の酸化物半導体層は、前記第２の酸化物半導体層と前記エッチストッパー層との間に形成されていることを特徴とする薄膜トランジスタ。
【請求項３】
前記第２の酸化物半導体層に含まれる金属元素の含有量（原子％）をそれぞれ、[Ｉｎ]、[Ｚｎ]、[Ｓｎ]としたとき、前記第２の酸化物半導体層の薄膜組成が、
（ｉ）［Ｉｎ］／（[Ｉｎ]＋［Ｓｎ］）≦０．５０のときは下式（１）を満足し、
（ｉｉ）［Ｉｎ］／（[Ｉｎ]＋［Ｓｎ］）＞０．５０のときは下式（２）を満足するものである請求項１または２に記載の薄膜トランジスタ。
［Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］）
≦１．４×｛［Ｚｎ］／（［Ｚｎ］＋［Ｓｎ］）｝−０．５・・・（１）
［Ｉｎ］／（[Ｉｎ]＋［Ｚｎ］＋［Ｓｎ］）≦０．３・・・（２）
【請求項４】
前記第２の酸化物半導体層の薄膜組成が、更に下式（３）を満足するものである請求項１〜３のいずれかに記載の薄膜トランジスタ。
［Ｚｎ］／（[Ｉｎ]＋［Ｚｎ］＋［Ｓｎ］）≦０．８３０・・・（３）
【請求項５】
前記第２の酸化物半導体層と前記ゲート絶縁膜との間に、Ｇａを含む第３の酸化物半導体層が形成されている請求項１〜４のいずれかに記載の薄膜トランジスタ。
【請求項６】
前記第３の酸化物半導体層は、Ｉｎ、Ｇａ、Ｚｎ、およびＯから構成されるものである請求項５に記載の薄膜トランジスタ。
【請求項７】
前記第２の酸化物半導体層の厚さが３ｎｍ以上である請求項１〜６のいずれかに記載の薄膜トランジスタ。
【請求項８】
前記酸化物半導体層の薄膜密度が６．０ｇ／ｃｍ3以上である請求項１〜７のいずれかに記載の薄膜トランジスタ。
【請求項９】
請求項１〜８のいずれかに記載の薄膜トランジスタを備えた表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶ディスプレイや有機ＥＬディスプレイなどの表示装置に用いられる薄膜トランジスタ（ＴＦＴ）、および当該ＴＦＴを備えた表示装置に関するものである。
【背景技術】
【０００２】
アモルファス（非晶質）酸化物半導体は、汎用のアモルファスシリコン（ａ−Ｓｉ）に比べて高いキャリア移動度（電界効果移動度とも呼ばれる。以下、単に「移動度」と呼ぶ場合がある。）を有し、光学バンドギャップが大きく、低温で成膜できる。そのため、大型・高解像度・高速駆動が要求される次世代ディスプレイや、耐熱性の低い樹脂基板などへの適用が期待されている。
【０００３】
上記酸化物半導体として、インジウム、ガリウム、亜鉛、および酸素からなるアモルファス酸化物半導体（Ｉｎ−Ｇａ−Ｚｎ−Ｏ、以下「ＩＧＺＯ」と呼ぶ場合がある。）が挙げられる。例えば非特許文献１および２には、Ｉｎ：Ｇａ：Ｚｎ＝１．１：１．１：０．９（原子％比）の酸化物半導体薄膜を薄膜トランジスタ（ＴＦＴ）の半導体層（活性層）に用いたものが開示されている。また特許文献１にはＩｎ、Ｇａ、Ｚｎ、およびＯからなるアモルファス酸化物半導体（ＩＧＺＯ）が開示されている。
【０００４】
一方、特許文献２には、インジウム、亜鉛、錫、および酸素からなるアモルファス酸化物半導体（Ｉｎ−Ｚｎ−Ｓｎ−Ｏ、以下「ＩＺＴＯ」と呼ぶ場合がある。）が用いられている。
【０００５】
近年における表示装置の大画面化、高精細化や高速駆動化に対応するためには、優れた特性を有する材料が求められている。具体的には酸化物半導体を薄膜トランジスタの半導体層として用いる場合、キャリア移動度が高いだけでなく、ＴＦＴのスイッチング特性（トランジスタ特性、ＴＦＴ特性）に優れていることが要求される。すなわち、（１）オン電流（ゲート電極とドレイン電極に正電圧をかけたときの最大ドレイン電流）が高く、（２）オフ電流（ゲート電極に負電圧を、ドレイン電圧に正電圧を夫々かけたときのドレイン電流）が低く、（３）Ｓ値（Ｓｕｂｔｈｒｅｓｈｏｌｄ  Ｓｗｉｎｇ、サブスレッショルド  スィング、ドレイン電流を１桁あげるのに必要なゲート電圧）が低く、（４）しきい値（ドレイン電極に正電圧をかけ、ゲート電圧に正負いずれかの電圧をかけたときにドレイン電流が流れ始める電圧であり、しきい値電圧とも呼ばれる）が時間的に変化せず安定であり（基板面内で均一であることを意味する）、且つ、（５）移動度が高いこと、などが要求される。
【０００６】
更に、上記酸化物半導体層を用いた薄膜トランジスタは、電圧印加や光照射などのストレスに対する耐性（ストレス耐性）に優れていることが要求される。例えば、ゲート電極に電圧を印加し続けたときや、光吸収が始まる青色帯を照射し続けたときに、薄膜トランジスタの保護膜と半導体層界面にチャージがトラップされ、しきい値電圧がシフトするといったスイッチング特性が変化することが指摘されている。また液晶パネル駆動の際や、ゲート電極に負バイアスをかけて画素を点灯させる際などに液晶セルから漏れた光が薄膜トランジスタに照射されるが、この光が薄膜トランジスタにストレスを与えて特性劣化の原因となる。実際に薄膜トランジスタを使用する際、電圧印加によるストレスによりスイッチング特性が変化すると、液晶ディスプレイや有機ＥＬディスプレイなどの表示装置自体の信頼性低下を招く。したがってストレス耐性の向上（ストレス印加前後の変化量が少ないこと）が切望されている。特にディスプレイが大型化、高速駆動化するほど移動度が高く、ストレス耐性の向上が求められる傾向にある。
【０００７】
上記の電圧印加や光照射などのストレスによるＴＦＴ特性の劣化は、ストレス印加中に、酸化物半導体そのものに欠陥が形成されたり、酸化物半導体層表面と当該酸化物半導体層などを保護する保護膜との界面に欠陥が形成されたりすることなどに起因することが知られている。或いは、ソース−ドレイン電極をエッチングする際に酸化物半導体層がダメージを受けてＴＦＴ特性が低下するのを防止する目的で、酸化物半導体層の上にエッチストッパー層が形成されることがあるが、この場合にも、酸化物半導体層表面とエッチストッパー層との界面に欠陥が形成され、ＴＦＴ特性が低下することが知られている。上記保護膜およびエッチストッパー層として、ＳｉＯ2、Ａｌ2Ｏ3、ＨｆＯ2といった酸化物系膜が一般的によく使用される。しかし、酸化物半導体層の表面（保護膜またはエッチストッパー層との界面）に水分子や酸素分子が吸着すると酸化物半導体層中のキャリアの増減が生じるため、しきい値電圧のシフトが発生し、信頼性の低下を招く。
【０００８】
このように近年のディスプレイの大型化、高速駆動化に対応し得るため、ＴＦＴ特性とストレス耐性に優れた材料が一層求められていた。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特許第４５６８８２８号公報
【特許文献２】特開２００８−２４３９２８号公報
【非特許文献】
【００１０】
【非特許文献１】固体物理、ＶＯＬ４４、Ｐ６２１（２００９）
【非特許文献２】Ｎａｔｕｒｅ、ＶＯＬ４３２、Ｐ４８８（２００４）
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明は上記事情に鑑みてなされたものである。本発明の目的は、酸化物半導体層を備えた薄膜トランジスタのスイッチング特性およびストレス耐性が良好であり、特にストレス印加前後のしきい値電圧変化量が小さく安定性に優れると共に高い移動度を有する薄膜トランジスタ、および該薄膜トランジスタを備えた表示装置を提供することにある。
【００１２】
更に好ましくは、本発明の目的は、ウェットエッチング性も良好な酸化物半導体層を備えた薄膜トランジスタを提供することにある。詳細には、薄膜トランジスタの製造過程（酸化物半導体層のウェットエッチング）で発生する残渣等を抑制し、該残渣等に起因する上記各種特性の劣化を抑制する薄膜トランジスタを提供することにある。
【課題を解決するための手段】
【００１３】
上記課題を解決することのできた本発明に係る薄膜トランジスタは、基板上に少なくともゲート電極；ゲート絶縁膜；酸化物半導体層；ソース−ドレイン電極；前記ゲート絶縁膜、前記酸化物半導体層、および前記ソース−ドレイン電極を保護する保護膜を有する薄膜トランジスタであって、前記酸化物半導体層は、Ｉｎ、Ｚｎ、Ｓｎ、およびＯから構成される第２の酸化物半導体層と、Ｉｎ、Ｇａ、Ｚｎ、およびＯから構成される第１の酸化物半導体層と、を有する積層体であり、前記第２の酸化物半導体層は、前記ゲート絶縁膜の上に形成されていると共に、前記第１の酸化物半導体層は、前記第２の酸化物半導体層と前記保護膜との間に形成されていることに要旨を有する。
【００１４】
上記課題を解決することのできた本発明に係る他の薄膜トランジスタは、基板上に少なくともゲート電極、ゲート絶縁膜、酸化物半導体層、酸化物半導体層の表面を保護するエッチストッパー層、ソース−ドレイン電極を有する薄膜トランジスタであって、前記酸化物半導体層は、Ｉｎ、Ｚｎ、Ｓｎ、およびＯから構成される第２の酸化物半導体層と、Ｉｎ、Ｇａ、Ｚｎ、およびＯから構成される第１の酸化物半導体層と、を有する積層体であり、前記第２の酸化物半導体層は、前記ゲート絶縁膜の上に形成されていると共に、前記第１の酸化物半導体層は、前記第２の酸化物半導体層と前記保護膜との間に形成されていることに要旨を有する。
【００１５】
また第２の酸化物半導体層に含まれる金属元素の含有量（原子％）をそれぞれ、[Ｉｎ]、[Ｚｎ]、[Ｓｎ]としたとき、第２の酸化物半導体層の薄膜組成が以下の式を満足することが好ましい。
（ｉ）［Ｉｎ］／（[Ｉｎ]＋［Ｓｎ］）≦０．５０のときは下式（１）を満足し、
（ｉｉ）［Ｉｎ］／（[Ｉｎ]＋［Ｓｎ］）＞０．５０のときは下式（２）を満足する。
［Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］）
≦１．４×｛［Ｚｎ］／（［Ｚｎ］＋［Ｓｎ］）｝−０．５・・・（１）
［Ｉｎ］／（[Ｉｎ]＋［Ｚｎ］＋［Ｓｎ］）≦０．３・・・（２）
【００１６】
更に第２の酸化物半導体層の薄膜組成は、下式（３）を満足することが好ましい。
［Ｚｎ］／（[Ｉｎ]＋［Ｚｎ］＋［Ｓｎ］）≦０．８３０・・・（３）
【００１７】
本発明では、第２の酸化物半導体層と前記ゲート絶縁膜との間に、Ｇａを含む第３の酸化物半導体層が形成されていることも好しい実施態様である。第３の酸化物半導体層は、Ｉｎ、Ｇａ、Ｚｎ、およびＯから構成されることも好ましい。
【００１８】
更に第２の酸化物半導体層の厚さが３ｎｍ以上であることが好ましい。また、酸化物半導体層の薄膜密度は６．０ｇ／ｃｍ3以上であることが好ましい。
【００１９】
本発明には、上記いずれかに記載の薄膜トランジスタを備えた表示装置も含まれる。
【発明の効果】
【００２０】
本発明の薄膜トランジスタは、スイッチング特性及びストレス耐性に優れ、特にストレス印加前後のしきい値電圧の変化が小さく、また高い移動度を有している。そのため、本発明によれば、ＴＦＴ特性およびストレス耐性に優れた薄膜トランジスタを提供することができた。更に本発明のより好ましい構成によれば、ウェットエッチング性も良好な酸化物半導体層を備えた薄膜トランジスタを提供することができた。その結果、上記薄膜トランジスタを備えた表示装置は、電気的安定性（光照射に対する信頼性）が非常に向上する。
【図面の簡単な説明】
【００２１】
【図１】図１は、従来の酸化物半導体層（単層）を備えた薄膜トランジスタを説明するための概略断面図である。
【図２】図２は、本発明に用いられる酸化物半導体層として、第２の酸化物半導体層（ＩＺＴＯ、基板側からみて下側）と第１の酸化物半導体層の積層体（ＩＧＺＯ、基板側からみて上側）を備えた薄膜トランジスタを説明するための概略断面図（エッチストッパー層あり）である。
【図３】図３は、本発明に用いられる他の酸化物半導体層として、第２の酸化物半導体層（ＩＺＴＯ、中央）、第１の酸化物半導体層の積層体（ＩＧＺＯ、基板側からみて上側）、第３の酸化物半導体層（Ｇａ含有酸化物、基板側からみて下側）を備えた薄膜トランジスタを説明するための概略断面図（エッチストッパー層なし）である。
【図４】図４は、本発明に用いられる他の酸化物半導体層として、第２の酸化物半導体層（ＩＺＴＯ、中央）、第１の酸化物半導体層の積層体（ＩＧＺＯ、基板側からみて上側）、第３の酸化物半導体層（Ｇａ含有酸化物、基板側からみて下側）を備えた薄膜トランジスタを説明するための概略断面図（エッチストッパー層あり）である。
【図５ａ】図５ａは、従来例（Ｎｏ．１）としてＩＺＴＯ単層膜を酸化物半導体層に用いて作製したＴＦＴのＩｄ−Ｖｇ特性を示す図である。
【図５ｂ】図５ｂは、本発明によるＩＧＺＯとＩＺＴＯの積層膜（二層構造）を酸化物半導体層に用いて作製したＴＦＴのＩｄ−Ｖｇ特性を示す図である。
【図６ａ】図６ａは、酸化物半導体層としてＩＺＴＯ（単層）を用いた従来例（Ｎｏ．１）における、ストレス印加時間としきい値電圧（Ｖｔｈ）の変化を示す図である。
【図６ｂ】図６ｂは、酸化物半導体層として第２の酸化物半導体層（ＩＺＴＯ：基板側からみて下側）と第１の酸化物半導体層（ＩＧＺＯ：基板側からみて上側）の積層構造（二層構造）を用いた本発明例（Ｎｏ．２）における、ストレス印加時間としきい値電圧（Ｖｔｈ）の変化を示す図である。
【図７】図７は、従来例（Ｎｏ．１）と本発明例（Ｎｏ．２、３）のしきい値電圧とストレス印加時間の関係をプロットした図である。
【発明を実施するための形態】
【００２２】
本発明者らは、基板上に少なくともゲート電極；ゲート絶縁膜；酸化物半導体層；ソース−ドレイン電極；前記ゲート絶縁膜、前記酸化物半導体層、および前記ソース−ドレイン電極を保護する保護膜；または、基板上に少なくともゲート電極、ゲート絶縁膜、酸化物半導体層、酸化物半導体層の表面を保護するエッチストッパー層、ソース−ドレイン電極を有するＴＦＴにおいて、ＴＦＴ特性およびストレス耐性を向上させるため、種々検討を重ねてきた。その結果、ゲート絶縁膜と、保護膜またはエッチストッパー層（以下、保護膜またはエッチストッパー層を総称して「保護膜群」と呼ぶ場合がある。）との間に、ゲート絶縁膜側から順に、ＩＺＴＯ（第２の酸化物半導体層）とＩＧＺＯ（第１の酸化物半導体層）の積層構造からなる酸化物半導体層を設けることが有効であること；好ましくは、ＩＺＴＯ（第２の酸化物半導体層）の組成を上式（１）または上式（２）に制御すれば所期の目的が達成されることを見出し、本発明を完成した。
【００２３】
すなわち、第２の酸化物半導体層（ＩＺＴＯ）を構成するＩｎ、Ｚｎ、Ｓｎは酸素との結合が弱い。一方、保護膜またはエッチストッパー層はＳｉＯ2などの絶縁体（酸化物系膜）で構成されている。そのため、従来のように酸化物半導体層を単層構造とし、第２の酸化物半導体層（ＩＺＴＯ）を直接、保護膜またはエッチストッパー層（保護膜群）と接触させる構造とした場合、酸化物半導体層と保護膜群との界面は異種材料の接触に起因して、第２の酸化物半導体層（ＩＺＴＯ）の界面に酸素欠陥による捕獲準位を形成しやすい。このような捕獲準位は、薄膜トランジスタの移動度を低下させたり、ストレス耐性などの安定性を低下させる原因となる。
【００２４】
そこで本発明では、第２の酸化物半導体層（ＩＺＴＯ）と保護膜群との界面に安定な酸化物を形成する元素としてＩｎ、Ｇａ、Ｚｎ、およびＯから構成される第１の酸化物半導体層（ＩＧＺＯ）を介在させることで、保護膜群と第２の酸化物半導体層（ＩＺＴＯ）との界面の欠陥密度を低減させている。
【００２５】
したがって、本発明では電流が多く流れるゲート絶縁膜側には、移動度の高い第２の酸化物半導体層（ＩＺＴＯ）を形成し、その表面（保護膜側またはエッチストッパー層側）に第１の酸化物半導体層（ＩＧＺＯ）を形成することによって、高移動度と高信頼性（すなわち、良好なＴＦＴ特性とストレス耐性）の両立を実現することができた。
【００２６】
更に本発明の好ましい態様では、第２の酸化物半導体層（ＩＺＴＯ）の組成を式（１）または式（２）の範囲に制御しているため、スパッタレートを低下させることなく、高いＴＦＴ特性を確保することができる。
【００２７】
更に本発明の好ましい態様では、第２の酸化物半導体層（ＩＺＴＯ）の組成を式（３）の範囲に制御しているため、ウェットエッチング性が向上する。
【００２８】
本明細書では、［Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］）で表される比を「全金属元素中のＩｎ比」と呼び、一方、［Ｉｎ］／（［Ｉｎ］＋［Ｓｎ］）で表わされる比を「Ｉｎ比」と呼び、両者を区別する場合がある。上記の定義に従い、［Ｚｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］）で表される比を「全金属元素中のＺｎ比」と呼ぶ場合がある。
【００２９】
また、上述したように本明細書では、保護膜およびエッチストッパー層を総称して、保護膜群と呼ぶ場合がある。
【００３０】
まず、本発明の薄膜トランジスタを特徴付ける酸化物半導体層（ＩＺＴＯとＩＧＺＯとの積層構造）のうち、第２の酸化物半導体層（構成元素：Ｉｎ、Ｚｎ、Ｓｎ、及びＯ）について説明する。
【００３１】
酸化物半導体のなかでもＩｎ、Ｚｎ、Ｓｎ、およびＯから構成されるアモルファス酸化物半導体は、汎用のアモルファスシリコン（ａ−Ｓｉ）に比べて高いキャリア移動度を有し、光学バンドギャップが大きく、低温で成膜できるという利点がある。
【００３２】
上記金属（Ｉｎ、Ｚｎ、Ｓｎ）について、各金属間の比率は、これら金属を含む酸化物がアモルファス相を有し、且つ、半導体特性を示す範囲であれば特に限定されない。但し、スパッタレートを低下させることなく、良好なＴＦＴ特性を確保するためには、第２の酸化物半導体層（ＩＺＴＯ）に含まれる金属元素の含有量（原子％）をそれぞれ、[Ｉｎ]、[Ｚｎ]、[Ｓｎ]としたとき、第２の酸化物半導体層の薄膜組成が（ｉ）［Ｉｎ］／（[Ｉｎ]＋［Ｓｎ］）≦０．５０のときは下式（１）を満足し、（ｉｉ）［Ｉｎ］／（[Ｉｎ]＋［Ｓｎ］）＞０．５０のときは下式（２）を満足することが好ましい。
［Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］）
≦１．４×｛［Ｚｎ］／（［Ｚｎ］＋［Ｓｎ］）｝−０．５・・・（１）
［Ｉｎ］／（[Ｉｎ]＋［Ｚｎ］＋［Ｓｎ］）≦０．３・・・（２）
【００３３】
すなわち、［Ｉｎ］／（［Ｉｎ］＋［Ｓｎ］）で表わされるＩｎ比＝０．５０を境にして、（ｉ）Ｉｎ比≦０．５０のときは、全金属元素中に占めるＩｎの比（全金属元素中のＩｎ比）が上式（１）を満たすものとし、（ｉｉ）Ｉｎ比＞０．５０のときは、全金属元素中のＩｎ比が上式（２）を満たす必要がある。その理由は以下の通りである。
【００３４】
ＩＺＴＯは、Ｉｎが多いとＴＦＴが導体化する（スイッチングしなくなってくる）という問題がある。そこで、ＴＦＴをスイッチングさせるためには、必然的に酸素分圧を高める必要があるが、酸素分圧を高くすると、スパッタレートが低下するという問題がある。これらの問題を考慮し、スパッタレートを高く（酸素分圧を低く）維持しつつ、ＴＦＴをスイッチングさせるためには、全金属元素中のＩｎ比（具体的には、[Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］）で表わされるＩｎ比を適切に制御することが必要である。
【００３５】
一方、ＴＦＴとして使用する場合の前提条件であるスイッチング特性を考慮すると、ＩｎやＳｎの多い領域ではキャリアが増えて導体化しやすく（スイッチングしない）なるが、Ｉｎが多い領域ではＩｎが強く作用している。よって、高いスパッタレートを維持しつつ良好なＴＦＴ特性を具備させるためには、ＩｎとＳｎの合計に対するＩｎ比（［Ｉｎ］／（［Ｉｎ］＋［Ｓｎ］）で表わされるＩｎ比に応じ、全金属元素中のＩｎ比を適切に制御することが有効である。
【００３６】
このような観点に基づいて更に検討した結果、Ｉｎ比＝０．５０を境にして、上記式（１）または式（２）のように制御すれば良いとの知見に到達し、本発明を完成した。
【００３７】
上記式（２）の上限は、半導体として適切なキャリア密度の範囲(１×１０15〜18/cm3)を具備することも考慮して設定されたものである。より好ましくは０．２５以下である。
【００３８】
なお、上記式（１）、（２）の左辺、すなわち、全金属元素中のＩｎ比（[Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］）の下限は、上記特性との関係からは特に限定されないが、高移動度の確保などを考慮すると、いずれの場合も、０．０５以上であることが好ましく、より好ましくは０．１以上である。
【００３９】
更に本発明では、全金属元素中のＳｎ比（[Ｓｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］）も適切に制御することが好ましく、これにより、特に移動度が一層向上する。ＳｎもＩｎと同様、キャリアの伝導パスの役割を担っているためである。全金属元素中の好ましいＳｎ比は０．０５以上であり、より好ましくは０．０８以上である。なお、その上限は、ＩＺＴＯを構成する他の金属元素とのバランスで適切に制御することが好ましい。例えば、後記する実施例のＮｏ．１５を構成するＩＺＴＯ（［Ｉｎ］＝８原子％、［Ｚｎ］＝８５原子％、［Ｓｎ］＝７原子％）において、［Ｚｎ］は変化させずに［Ｉｎ］＝１１原子％、［Ｓｎ］＝４原子％とし、全金属元素中のＳｎ比＝０．０４とした場合は、移動度が１０．１ｃｍ2／Ｖｓと低下したことを確認している（表には示さず）。
【００４０】
更に上記式（３）は、本発明の本質的な解決課題（ＴＦＴ特性およびストレス耐性の向上）とは無関係であるが、本発明の好ましい解決課題であるウェットエッチング時の残渣発生防止に関連する式である。ウェットエッチング時には残渣が発生しないことが好ましいが、本発明者らの実験によれば、残渣の発生には、主にＺｎが関与しており、酸化物膜中のＺｎ量の増加によってウェットエッチング時に残渣が発生することが判明した。そこで、好ましくは、ウェットエッチング時に残渣を発生させないために、全金属元素中のＺｎ比（具体的には、[Ｚｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］）との関係で上式（３）を設定した。良好なウェットエッチング性を確保するためには、全金属元素中のＺｎ比は小さい程良く、０．８３０以下であることが好ましい。より好ましくは０．６以下である。
【００４１】
なお、全金属元素中のＺｎ比の下限は、ウェットエッチング性の観点からは特に限定されないが、エッチングレートが低いほどパターニングに時間がかかることなどを考慮すると、例えば、０．４０以上であることが好ましく、０．４５以上であることがより好ましい。
【００４２】
次に、本発明の薄膜トランジスタを特徴付ける酸化物半導体層（ＩＺＴＯとＩＧＺＯとの積層構造）のうち、第１の酸化物半導体層（構成元素：Ｉｎ、Ｇａ、Ｓｎ、及びＯ）について説明する。
【００４３】
上述したように本発明では、第２の酸化物半導体層（ＩＺＴＯ）と保護膜群との間に第１の酸化物半導体層（ＩＧＺＯ）を介在させることにより、特に光及び負バイアスストレスを印加するストレス試験におけるストレス耐性が向上し、印加時間が長くなっても、しきい値電圧が負側にシフトする量を低減することができる。第１の酸化物半導体層（ＩＧＺＯ）を第２の酸化物半導体層（ＩＺＴＯ）と保護膜群との界面に介在させることで、上記界面における欠陥を低減し、界面構造を安定化する効果があると推察される。
【００４４】
すなわち、第１の酸化物半導体層（ＩＧＺＯ）を構成するＩｎ、Ｇａ、Ｚｎ、およびＯのうち、特にＧａは、酸化物生成自由エネルギーが第２の酸化物半導体層（ＩＺＴＯ）を構成するＩｎ、Ｚｎ、Ｓｎよりも低く、しかも酸素と強く結合し、安定な酸化物を形成する元素である。Ｇａは他の元素と比べて、酸化物半導体中で余剰電子の原因となる酸素欠損の発生を抑制する効果があると推察される。このようにＧａの添加により安定な酸化物が界面に強固に形成されるため酸素欠損が低減されて、第２の酸化物半導体層（ＩＺＴＯ）の界面における欠陥が抑制されることにより、電圧や光などのストレスに対する耐性が向上するものと考えられる。なお、ＩＧＺＯは、移動度に関してはＧａを含まないＩＺＴＯと比べて劣るが、本発明では、ＩＧＺＯの単層構造でなく、ＩＧＺＯとＩＺＴＯとの積層構造としているため、酸化物半導体層全体の移動度はほとんど低減しない。
【００４５】
また、本発明のように、保護膜群の下にＩＧＺＯを設けることによって、ゲート絶縁膜の上にＩＺＴＯを設けた場合と同様、光学バンドギャップが大きく、低温で成膜できるという利点がある。したがって、第１の酸化物半導体層（ＩＧＺＯ）を、保護膜群と第２の酸化物半導体層（ＩＺＴＯ）の間に介在させることにより、ＩＺＴＯ半導体層単独の場合に問題となる保護膜群との界面における捕獲準位の形成抑制に優れた効果を発揮し、ＴＦＴ特性とストレス耐性がより一層優れた薄膜トランジスタを得ることができる。
【００４６】
第１の酸化物半導体層（ＩＧＺＯ）を構成する全金属の合計含有量に対するＧａの好ましい含有量（全金属元素中の好ましいＧａ比）は、キャリア密度や半導体の安定性などを考慮して決定すればよい。Ｇａ含有量が少なすぎると、酸素欠損の発生抑制効果を十分に得られないことがある。第１の酸化物半導体層（ＩＧＺＯ）における全金属元素中のＧａ比（％）は、好ましくは１０原子％以上、より好ましくは１５原子％以上、更に好ましくは２０原子％以上とする。一方、Ｇａ含有量が多すぎると、キャリア密度が低下するため、酸化物半導体層全体のオン電流が減少することがある。したがって、全金属元素中のＧａ比は好ましくは８０原子％以下、より好ましくは７０原子％以下、更に好ましくは６０原子％以下である。
【００４７】
上記第１の酸化物半導体層（ＩＧＺＯ）を構成する母材成分である各金属元素間の比率（Ｉｎ：Ｇａ：Ｚｎ）についても、上記金属を含む酸化物がアモルファス相を有し、且つ、半導体特性を示す範囲であれば特に限定されず、適宜設定することができる。
【００４８】
上記第１の酸化物半導体層の好ましい組成は、例えばＩｎ：Ｇａ：Ｚｎ＝１：１：１〜２：２：１である。
【００４９】
本発明の薄膜トランジスタを特徴付ける酸化物半導体層は、上述した第２の酸化物半導体層（ＩＺＴＯ）と第１の酸化物半導体層（ＩＧＺＯ）との積層構造である。上記第２の酸化物半導体層（ＩＺＴＯ）はゲート絶縁膜の上に形成され、第１の酸化物半導体層（ＩＧＺＯ）は、前記第２の酸化物半導体層（ＩＺＴＯ）と前記保護膜との間に形成されている。上記したように第２の酸化物半導体層（ＩＺＴＯ）は保護膜との界面で酸素欠損による捕獲準位を形成しやすく、これが安定性低下の原因となっている。本発明では、第１の酸化物半導体層（ＩＧＺＯ）を第２の酸化物半導体層（ＩＺＴＯ）と保護膜群との間に形成することによって、上述した問題を解消してＴＦＴ特性およびストレス耐性の両方を向上できる。また、ＩＺＴＯはＩＧＺＯに比べて移動度が高いことから、電流が多く流れるゲート絶縁膜側にＩＺＴＯを配置することで、高い移動度を実現できる。
【００５０】
上記第２の酸化物半導体層（ＩＺＴＯ）の厚さは、特に限定されないが、第２の酸化物半導体層（ＩＺＴＯ）が薄すぎると基板面内の特性（移動度、Ｓ値、ＶｔｈなどのＴＦＴ特性）にばらつきが生じる恐れがあるため、好ましくは３ｎｍ以上、より好ましくは５ｎｍ以上とする。一方、第２の酸化物半導体層（ＩＺＴＯ）の厚さが厚すぎると、ＩＺＴＯの成膜に時間を要して生産コストが増加することがあるため、好ましくは２００ｎｍ以下、より好ましく８０ｎｍ以下とする。
【００５１】
また、上記第１の酸化物半導体層（ＩＧＺＯ）の厚さも特に限定されないが、第１の酸化物半導体層（ＩＧＺＯ）の厚さが薄すぎると上記第１の酸化物半導体層を形成した効果が十分に発揮されないことがあるため、好ましくは３ｎｍ以上、より好ましくは５ｎｍ以上とする。一方、第１の酸化物半導体層（ＩＧＺＯ）が厚すぎると、移動度が低下する恐れがあるため、好ましくは１００ｎｍ以下、より好ましくは８０ｎｍ以下とする。
【００５２】
上記第２の酸化物半導体層と第１の酸化物半導体層とで構成される酸化物半導体層の厚さ（合計膜厚）は、それぞれの厚さが上記範囲内に制御されていれば良い。但し、その合計膜厚が厚くなりすぎると生産コストが増加したり、薄膜トランジスタの薄型化を阻害することになるため、好ましくは３００ｎｍ以下、より好ましくは２００ｎｍ以下である。
【００５３】
本発明を特徴付ける酸化物半導体層は、ゲート絶縁膜側から順に、上記第２の酸化物半導体層（ＩＺＴＯ）と第１の酸化物半導体層（ＩＧＺＯ）との二層構造から構成されていても良いが、ゲート絶縁膜と上記第２の酸化物半導体層（ＩＺＴＯ）と間に、Ｇａを含む酸化物から構成される第３の酸化物半導体層を介在させた三層構造［すなわち、ゲート絶縁膜側から順に、第３の酸化物半導体層（Ｇａ含有酸化物）、第２の酸化物半導体層（ＩＺＴＯ）、第１の酸化物半導体層（ＩＧＺＯ）の三層の積層構造］から構成されていても良い。ゲート絶縁膜が上記保護膜群と同様の酸化物系絶縁膜（ＳｉＯ2など）で形成されている場合、ゲート絶縁膜と第２の酸化物半導体層（ＩＺＴＯ）との界面において、上記した保護膜群との界面と同じく酸素欠陥に起因するストレス耐性の低下が生じることがあるが、上記第３の酸化物半導体層（Ｇａ含有酸化物）を介在させることにより、この問題を解消することができる。
【００５４】
したがって上記第３の酸化物半導体層は、少なくともＧａを含有していれば良い。例えば、その代表例として、第１の酸化物半導体層（ＩＧＺＯ）と同様、Ｉｎ−Ｇａ−Ｚｎ−Ｏが挙げられる。その他、Ｇａ2Ｏ3、Ｇａ−Ｚｎ−Ｏ、Ｉｎ−Ｇａ−Ｏなども挙げられる。第３の酸化物半導体層を構成するＧａ含有酸化物がＩｎ−Ｇａ−Ｚｎ−Ｏで構成されている場合、前述した第１の酸化物半導体層（ＩＧＺＯ）と同一の組成（全金属元素中のＧａ比；Ｉｎ：Ｇａ：Ｚｎ比）であっても良いし、又は異なる組成とすることもできる。上記第３の酸化物半導体層を構成するＧａ含有酸化物が第１の酸化物半導体層（ＩＧＺＯ）と同一の組成を有する場合、その詳細は、前述した第１の酸化物半導体層と同じである。
【００５５】
上記第３の酸化物半導体層（Ｇａ含有酸化物）の厚さも特に限定されない。但し、第３の酸化物半導体層の厚さが薄すぎると、第３の酸化物半導体層を形成した効果が十分に発揮されないことがあるため、好ましくは３ｎｍ以上、より好ましくは５ｎｍ以上とする。一方、第３の酸化物半導体層（Ｇａ含有酸化物）の厚さが厚すぎると移動度が低下する恐れがあるため、好ましくは５０ｎｍ以下、より好ましくは４０ｎｍ以下とする。
【００５６】
上記酸化物半導体層（第１と第２の酸化物半導体層全体、または第１〜第３の酸化物半導体層全体）の合計膜密度（平均）は高い程良く、好ましくは６．０ｇ／ｃｍ3以上である。上記の合計膜密度が高くなると、膜中の欠陥が減少して膜質が向上するため、ＴＦＴ素子の移動度が増大し、電気伝導性も高くなって安定性が向上する。より好ましい密度は６．１ｇ／ｃｍ3以上、更に好ましくは６．２ｇ／ｃｍ3以上である。
【００５７】
次に、本発明を特徴付ける酸化物半導体層において、ＩＺＴＯからなる第２の酸化物半導体層とＩＧＺＯからなる第１の酸化物半導体層を含む積層構造［二層構造（図２）または三層構造（図３、図４）］の好ましい実施態様について、図面を用い、従来例（図１）と対比しつつ説明する。
【００５８】
図１（従来例）および図２（本発明例）は、酸化物半導体層を備えた薄膜トランジスタを説明するための概略断面図であり、いずれも、エッチストッパー層９を有するエッチストッパー型の例である。ここでは、エッチストッパー層９を有する場合について説明するが、本発明はこれに限定されず、例えば後記する図３のように、エッチストッパー層９を有しないバックチャンネルエッチ型にも適用できる。
【００５９】
まず、従来例では図１に示すように酸化物半導体層４Ｃが単層で構成されており、酸化物半導体層４Ｃ（単層）はエッチストッパー層９と直接接触する構成であった。
【００６０】
一方、図２は本発明の好ましい実施態様であり、酸化物半導体層は、第２の酸化物半導体層（ＩＺＴＯ）４と第１の酸化物半導体層（ＩＧＺＯ）４Ａとの積層体（二層構造）で構成されている。第１の酸化物半導体層（ＩＧＺＯ）４Ａは、第２の酸化物半導体層（ＩＺＴＯ）４と保護膜６との間に形成され、第１の酸化物半導体層４Ａ（ＩＧＺＯ）はエッチストッパー層９と直接接触するように構成されている。
【００６１】
また、図３および図４は、三層構造の酸化物半導体層を有する好ましい実施態様の例である。すなわち、図３および図４では、前述した図２に記載の二層構造［ゲート絶縁膜側から順に、第２の酸化物半導体層（ＩＺＴＯ）４と第１の酸化物半導体層（ＩＧＺＯ）４Ａとの二層構造］において、ゲート絶縁膜３と第２の酸化物半導体層（ＩＺＴＯ）４の間に、Ｇａを含む第３の酸化物半導体層４Ｂを有している。
【００６２】
これらのうち図３は、エッチストッパー層９を有しないバックチャネルエッチ型であり、第１の酸化物半導体層（ＩＧＺＯ）４Ａは、保護膜６と直接接触するように、第２の酸化物半導体層４と保護膜６の間に形成されている。これに対し、図４は、エッチストッパー層９を有するエッチストッパー型であり、第１の酸化物半導体層（ＩＧＺＯ）４Ａは、エッチストッパー層９と直接接触するように第２の酸化物半導体層（ＩＺＴＯ）４と保護膜６の間に形成されている。上述したように第３の酸化物半導体層（Ｇａ含有酸化物）４Ｂは、図３、図４のいずれにおいても、第２の酸化物半導体層（ＩＺＴＯ）４とゲート絶縁膜３との間に形成されている。ゲート絶縁膜３が酸化物系絶縁膜である場合は、図３、図４のようにＩＺＴＯ（第２の酸化物半導体層４）を中心にＧａ含有酸化物（第３の酸化物半導体層４Ｂ）およびＩＧＺＯ（第１の酸化物半導体層４Ａ）が配置されたサンドイッチ構造とすることが推奨される。
【００６３】
以上、本発明に用いられる酸化物半導体層について説明した。
【００６４】
上記ＩＺＴＯからなる第２の酸化物半導体層とＩＧＺＯからなる第１の酸化物半導体層（更には、Ｇａ含有酸化物からなる第３の酸化物半導体層）は、スパッタリング法にてスパッタリングターゲット（以下、「ターゲット」ということがある。）を用いて成膜することが好ましい。スパッタリング法によれば、成分や膜厚の膜面内均一性に優れた薄膜を容易に形成できる。但し、これに限定されず、塗布法などの化学的成膜法によって酸化物を形成しても良い。
【００６５】
スパッタリング法に用いられるターゲットとして、前述した元素を含み、所望の酸化物と同一組成のスパッタリングターゲットを用いることが好ましく、これにより、組成ズレが少なく、所望の成分組成の薄膜を形成できる。
【００６６】
具体的には第２の酸化物半導体層（ＩＺＴＯ）を成膜するターゲットとして、Ｉｎ、Ｚｎ、及びＳｎから構成される酸化物ターゲットを使用できる。
【００６７】
また第１の酸化物半導体層（ＩＧＺＯ）を成膜するターゲットとして、Ｉｎ、Ｇａ、及びＺｎから構成される酸化物ターゲットを使用することができる。
【００６８】
また第３の酸化物半導体層を成膜するターゲットとして、Ｇａを含有する酸化物ターゲットを使用することができる。上記第３の酸化物半導体層が前述した第１の酸化物半導体層（ＩＧＺＯ）と同様、Ｉｎ、Ｇａ、Ｚｎ及びＯで構成されている場合、好ましくは、当該組成に応じて、Ｉｎ、Ｇａ、及びＺｎから構成される酸化物ターゲットなどを使用できる。
【００６９】
ここで、これらの酸化物半導体層をスパッタリング法で成膜する場合、真空状態を保ったまま連続的に成膜することが好ましい。これらの酸化物半導体層を大気中に暴露して成膜すると、空気中の水分や有機成分が薄膜表面に付着し、コンタミ（品質不良）の原因となるからである。
【００７０】
上記の各ターゲットは、例えば粉末焼結法によって製造することができる。
【００７１】
上記ターゲットを用いてスパッタリングするに当たっては、基板温度をおおむね、室温〜２００℃程度に制御し、酸素添加量を適切に制御して行うことが好ましい。酸素添加量は、スパッタリング装置の構成やターゲット組成などに応じて適切に制御すればよいが、おおむね半導体キャリア濃度が１０15〜１０16ｃｍ-3となるように酸素量を添加することが好ましい。またスパッタリング成膜時のガス圧、スパッタリングターゲットへの投入パワー、Ｔ−Ｓ間距離（スパッタリングターゲットと基板との距離）などを適切に制御して、酸化物半導体層の密度を調整することが好ましい。例えば成膜時の全ガス圧は、スパッタ原子同士の散乱が抑制されるため低いほどよく、緻密（高密度）な膜を成膜できる。好ましいガス圧はおおむね１〜３ｍＴｏｒｒの範囲内である。また投入パワーも低いほどよいが、おおむねＤＣまたはＲＦで２．０Ｗ／ｃｍ2以上に設定することが推奨される。
【００７２】
また、成膜後の熱処理条件も適切に制御することが好ましい。酸化物半導体層（全体）の密度は、成膜後の熱処理条件によっても影響を受けるためである。成膜後の熱処理は、例えば大気雰囲気下にて、おおむね２５０〜４００℃で１０分〜３時間程度行うことが好ましい。このような熱処理は例えばＴＦＴの製造過程における熱履歴においても制御することが可能である。例えばプレアニール処理（酸化膜半導体層をウェットエッチングした後のパターニング後の熱処理）を上記範囲で行うことによって酸化物半導体層（全体）の密度を高めることができる。
【００７３】
本発明の薄膜トランジスタ（ＴＦＴ）は、上述した二層または三層の積層構造からなる酸化物半導体層を備えている点に特徴があり、それ以外の構成要件は、ゲート絶縁膜を含めて特に限定されない。すなわち、本発明のＴＦＴを構成するゲート電極、ゲート絶縁膜、ソース電極、ドレイン電極（ソース電極とドレイン電極はまとめて、ソース−ドレイン電極ということがある）、保護膜またはエッチストッパー層は、ＴＦＴの分野において通常用いられるものであれば特に限定されない。
【００７４】
なお、保護膜は、前述した図１〜４においても示されるようにソース−ドレイン電極の上側に形成されるが、ゲート絶縁膜、上記酸化物半導体層、ソース−ドレイン電極を保護する趣旨で形成されるものである。
【００７５】
以下、図４を参照しながら、本発明に係るＴＦＴの製造方法の好ましい実施形態を説明する。図４および以下の製造方法は、酸化物半導体層が三層構造［基板側から順に第３の酸化物半導体層（Ｇａ含有酸化物）４Ｂ、第２の酸化物半導体層（ＩＺＴＯ）４、第１の酸化物半導体層４Ａ（ＩＧＺＯ）の順で積層］の場合の好ましい実施形態の一例を示すが、本発明はこれに限定する趣旨ではない。例えば図４には、三層構造の酸化物半導体層を示しているが、これに限定されず、図２に示すような二層構造であってもよい。また、例えば図２〜４には、ボトムゲート型構造のＴＦＴを示しているがこれに限定されず、基板側（上側）から順に、ゲート電極、ゲート絶縁膜、酸化物半導体層、ソース−ドレイン電極、ソース−ドレイン電極等を保護する保護膜（下側）を有するトップゲート型のＴＦＴであってもよい。トップゲート型ＴＦＴにおいても、第２の酸化物半導体層（ＩＺＴＯ）と保護膜との間に第１の酸化物半導体層（ＩＧＺＯ）を介在させればよく、更には第２の酸化物半導体層（ＩＺＴＯ）とゲート絶縁膜との間に第３の酸化物半導体層（Ｇａ含有酸化物）を介在させてもよい。
【００７６】
図４に示すように、基板１上にゲート電極２およびゲート絶縁膜３が形成され、その上にＧａ含有酸化物からなる第３の酸化物半導体層４Ｂ、第２の酸化物半導体層（ＩＺＴＯ）４、第１の酸化物半導体層（ＩＧＺＯ）４Ａが形成されている。第１の酸化物半導体層（ＩＧＺＯ）４Ａ上にはソース−ドレイン電極５が形成され、その上にエッチストッパー層９、保護膜（絶縁膜）６が形成され、コンタクトホール７を介して透明導電膜８がドレイン電極５に電気的に接続されている。
【００７７】
基板１上にゲート電極２およびゲート絶縁膜３を形成する方法は特に限定されず、通常用いられる方法を採用することができる。また、ゲート電極２およびゲート絶縁膜３の種類も特に限定されず、汎用されているものを用いることができる。例えばゲート電極２として、Ｍｏ、Ａｌ、Ｃｕの金属、またはこれらの合金を好ましく用いることができる。また、ゲート絶縁膜３としては、シリコン窒化膜（ＳｉＮ）、シリコン酸化膜（ＳｉＯ2）、シリコン酸窒化膜（ＳｉＯＮ）などが代表的に例示される。そのほか、Ａｌ2Ｏ3やＹ2Ｏ3などの酸化物や、これらを積層したものを用いることもできる。
【００７８】
次いで酸化物半導体層［第３の酸化物半導体層（Ｇａ含有酸化物）４Ｂ、第２の酸化物半導体層（ＩＺＴＯ）４、第１の酸化物半導体層４Ａ（ＩＧＺＯ）の順］を形成する。
【００７９】
これらのうち第１の酸化物半導体層４Ａ（ＩＧＺＯ）、および第３の酸化物半導体層（Ｇａ含有酸化物４Ｂは、好ましくは、第１の酸化物半導体層４Ａを構成するＧａを含むスパッタリングターゲット（好適にはＩｎ−Ｇａ−Ｚｎ−Ｏ）を用いたＤＣスパッタリング法またはＲＦスパッタリング法により成膜することができる。
【００８０】
同様に、第２の酸化物半導体層４（ＩＺＴＯ）もＩｎ、Ｚｎ、およびＳｎを含む酸化物のスパッタリングターゲットを用いたＤＣスパッタリング法またはＲＦスパッタリング法により成膜することができる。第３の酸化物半導体層４Ｂ、第２の酸化物半導体層４、第１の酸化物半導体層４Ａは順次、真空一環で連続成膜するのが好ましい。この際、第２１の酸化物半導体（ＩＺＴＯ）の組成を、上記した式（１）または（２）を満たすように制御すると、スパッタリングレートおよびＴＦＴ特性が向上するため、好ましい。更に上記式（３）を満たすように制御すると、ウェットエッチング性も向上するため、好ましい。
【００８１】
上記構成の酸化物半導体層をウェットエッチングした後、パターニングする。パターニングの直後に、酸化物半導体層の膜質改善のために熱処理（プレアニール）を行うことが好ましい。これにより、トランジスタ特性のオン電流および電界効果移動度が上昇し、トランジスタ性能が向上するようになる。好ましいプレアニール条件としては、例えば、温度：約２５０〜４００℃、時間：約１０分〜１時間などが挙げられる。
【００８２】
プレアニールの後、エッチストッパー層９を形成しても良い。エッチストッパー層９の種類は特に限定されず、汎用されているものを用いればよく、例えば保護膜と同様、ＳｉＯ2などの絶縁膜で形成すればよい。ソース−ドレイン電極５にエッチングを施す際に酸化物半導体層がダメージを受けてトランジスタ特性が低下する恐れがあるため、このような場合は、エッチストッパー層９を形成することが好ましい。
【００８３】
もっとも、製造方法によってはエッチングの際にエッチストッパー層９を設けなくても酸化物半導体層にダメージを与えないこともあるため、必要に応じてエッチストッパー層９を形成すれば良い。例えばリフトオフ法によってソース−ドレイン電極を加工する場合は酸化物半導体層へのダメージがないためエッチストッパー層９は必要ない（図３のバックチャネルエッチ型を参照）。
【００８４】
ソース−ドレイン電極５の種類は特に限定されず、汎用されているもの用いることができる。例えばゲート電極と同様、Ｍｏ、Ａｌ、Ｃｕなどの金属、またはこれらの合金を用いても良い。電極の形成はスパッタリング法が広く用いられる。
【００８５】
その後、ソース−ドレイン電極５の上に保護膜６をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって成膜する。ＣＶＤ法による保護膜６としては、例えばＳｉＯ2やＳｉＯＮ、ＳｉＮなどが用いられる。また、スパッタリング法を用いて保護膜６を形成しても良い。
【００８６】
酸化物半導体層の表面は、ＣＶＤによるプラズマダメージによって容易に導通化してしまうため［おそらく第１の酸化物半導体（ＩＧＺＯ）表面に生成される酸素欠損が電子ドナーとなるためと推察される。］、保護膜６の成膜前にＮ2Ｏプラズマ照射を行ってもよい。Ｎ2Ｏプラズマの照射条件は、例えば下記文献に記載の条件を採用すればよい。
Ｊ．Ｐａｒｋら、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，１９９３，０５３５０５（２００８）
【００８７】
次に、常法に基づき、コンタクトホール７を介して透明導電膜８をドレイン電極５に電気的に接続する。透明導電膜８およびドレイン電極５の種類は特に限定されず、通常用いられるものを使用することができる。ドレイン電極５としては、例えば前述したソース−ドレイン電極で例示したものを用いることができる。
【実施例】
【００８８】
以下、実施例を挙げて本発明をより具体的に説明するが、本発明は下記実施例によって制限されず、前・後記の趣旨に適合し得る範囲で適当に変更を加えて実施することも可能であり、それらはいずれも本発明の技術的範囲に包含される。
【００８９】
前述した方法に基づき、構成の異なる複数の酸化物半導体層を有するＴＦＴ［図１（酸化物半導体層＝単層の従来例）、図２（酸化物半導体層＝二層構造、エッチストッパー層あり）、図４（酸化物半導体層＝三層構造、エッチストッパー層あり）］を作製し、保護膜またはエッチストッパー層の形成前後のＴＦＴ特性を評価した。
【００９０】
まず、ガラス基板１（コーニング社製イーグル２０００、直径１００ｍｍ×厚さ０．７ｍｍ）上に、ゲート電極２としてＭｏ薄膜を１００ｎｍ、およびゲート絶縁膜３としてＳｉＯ2（２００ｎｍ）を順次成膜した。ゲート電極２は純Ｍｏのスパッタリングターゲットを使用し、ＤＣスパッタ法により、成膜温度：室温、成膜パワー密度：３．８Ｗ／ｃｍ2、キャリアガス：Ａｒ、ガス圧：２ｍＴｏｒｒ、Ａｒガス流量：２０ｓｃｃｍにて成膜した。また、ゲート絶縁膜３はプラズマＣＶＤ法を用い、キャリアガス：ＳｉＨ4とＮ2Ｏの混合ガス、成膜パワー：１．２７Ｗ／ｃｍ3、成膜時のガス圧：１３３Ｐａ、成膜温度：３２０℃にて成膜した。
【００９１】
次に、表１および表２に記載の種々の組成および構造の酸化物半導体層を、酸化物半導体層の組成に応じた組成を有する酸化物スパッタリングターゲットを用いて下記条件のスパッタリング法によって成膜した。表１および表２においてＮｏ．が同じものは、同一の酸化物半導体層を意味する。表１には、第２の酸化物半導体層（ＩＺＴＯ）の組成を示す。表２には、第１の酸化物半導体層（ＩＧＺＯ）の組成および膜厚と、第２の酸化物半導体層（ＩＺＴＯ）の膜厚を示すと共に、第３の酸化物半導体層（ここではＩＧＺＯ）を有するものについてはその膜厚を示す。
【００９２】
具体的には表１中、Ｎｏ．１（従来例）は図１の構成例（酸化物半導体層＝単層）であり、上記酸化物半導体層４ＣとしてアモルファスＩＺＴＯの酸化物半導体層（原子％比Ｉｎ：Ｚｎ：Ｓｎ＝２０：５７：２３；単層）をゲート絶縁膜３の上に成膜した。すなわち、Ｎｏ．１では、本発明における第１の酸化物半導体層（ＩＧＺＯ）４Ａは成膜していない。
【００９３】
Ｎｏ．２〜４、６〜１１、１５〜１８は図２の構成例（酸化物半導体層＝二層構造）であり、ゲート絶縁膜３上に第２の酸化物半導体層４（ＩＺＴＯ：原子％比はＮｏ．１と同じ）を成膜してから、第１の酸化物半導体層４Ａ（ＩＧＺＯ；組成は表２を参照）を成膜した。
【００９４】
Ｎｏ．５は図１の他の構成例（酸化物半導体層＝単層）であり、上記酸化物半導体層４Ｃとして第１の酸化物半導体層（ＩＧＺＯ：原子％比Ｉｎ：Ｇａ：Ｚｎ＝１：１：１；単層）をゲート絶縁膜３の上に成膜した。
【００９５】
Ｎｏ．１２〜１４は図４の構成例（酸化物半導体層＝三層構造）であり、第３の酸化物半導体層４Ｂ（第１の酸化物半導体層と同じ組成）を成膜してから、第２の酸化物半導体層４（ＩＺＴＯ：原子％比はＮｏ．１と同じ）を成膜し、続いて第１の酸化物半導体層４Ａ（ＩＧＺＯ；組成は表２を参照）を成膜して三層構造の酸化物半導体層を形成した。
【００９６】
なお、各酸化物半導体層は、表１、表２に対応する組成のＩＺＴＯスパッタリングターゲット（第２の酸化物半導体層）、ＩＧＺＯスパッタリングターゲット（第１の酸化物半導体層、第３の酸化物半導体層）を用いて成膜した。本実施例において上記式（１）または（２）を満足する例（表１および表２を参照）は、１．５Å／ｓｅｃ以上と、高いスパッタレートが得られた（表には示さず）。なお、スパッタレートの値は、スパッタリング装置や成膜条件などによっても大きく相違し、本発明はこれに限定する趣旨ではない。
【００９７】
なお、第２の酸化物半導体層（ＩＺＴＯ）４と第１の酸化物半導体層（ＩＧＺＯ）４Ａの二層構造、更に第３の酸化物半導体層４Ｂ（Ｇａ含有酸化物）を積層した三層構造を成膜するに当たっては、各層の成膜途中でチャンバーを大気開放せず、連続的に成膜を行った。このようにして得られた酸化物半導体層中の金属元素の各含有量は、ＸＰＳ（Ｘ−ｒａｙ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）法によって分析した。
【００９８】
第２の酸化物半導体層（ＩＺＴＯ）４、第１の酸化物半導体層（ＩＧＺＯ）４Ａ、第３の酸化物半導体層４Ｂ（Ｇａ含有酸化物）の成膜は、いずれもＤＣスパッタリング法を用いて成膜した。スパッタリングに使用した装置はアルバック社製「ＣＳ−２００」であり、スパッタリング条件は以下の通りである。
基板温度：室温
ガス圧：１ｍＴｏｒｒ
酸素分圧：Ｏ2／（Ａｒ＋Ｏ2）×１００＝４％
成膜パワー密度：２．５５Ｗ／ｃｍ2
【００９９】
上記のようにして酸化物半導体層を成膜した後、フォトリソグラフィおよびウェットエッチングによりパターニングを行った。ウェットエッチャント液としては、関東化学社製「ＩＴＯ−０７Ｎ」を使用した。本実施例において上記式（３）を満足する例（表１を参照）は、実酸化物半導体層についてウェットエッチングによる残渣はなく、適切にエッチングできたことを確認した。すなわち、上記式（３）を満足するものは、第１と第２の酸化物半導体層の間（第３の酸化物半導体層を有する場合は、第１と第２と第３の酸化物半導体層の間）にエッチングレート差による顕著な段差なく、ＴＦＴデバイスとして酸化物半導体層が適正にエッチングできたことを確認した。これに対し、上記式（３）を満足しないものは、ウェットエッチング性が低下した。参考のため、表３の最右欄には「ウェットエッチング性」の欄を設け、上記のように良好なウェットエッチング性を示したものに「良」を付し、ウェットエッチング性が低下したものに「不良」を付した。
【０１００】
酸化物半導体層をパターニングした後、膜質を向上させるためプレアニール処理を行った。プレアニールは、大気雰囲気にて３５０℃で１時間行なった。
【０１０１】
次にエッチストッパー層９として、プラズマＣＶＤ法を用いてチャネル層上にシリコン酸化膜（ＳｉＯｘ）を成膜した。具体的には、基板温度：２００℃、投入電力：ＲＦ１００Ｗ、キャリアガス：ＳｉＨ4とＮ2Ｏの混合ガスにて成膜した。なお、エッチストッパー層９は、ゲート絶縁膜と同じ装置を用いて成膜した。
【０１０２】
次に、純Ｍｏを使用し、リフトオフ法によりソース−ドレイン電極５を形成した。具体的にはフォトレジストを用いてパターニングを行った後、Ｍｏ薄膜をＤＣスパッタリング法により成膜（膜厚は２００ｎｍ）した。ソース−ドレイン電極用Ｍｏ薄膜の成膜条件は、投入パワー：ＤＣ３００Ｗ、ガス圧：２ｍＴｏｒｒ、基板温度：室温とした。電極のパターニングはフォトリソグラフィを使用し、混酸エッチャント（燐酸、硝酸および酢酸の混合液）を用いてウェットエッチングにより加工した。ＴＦＴのチャネル長を１０μｍ、チャネル幅を２５μｍとした。
【０１０３】
このようにしてソース−ドレイン電極５を形成した後、その上に、保護膜６を形成した。保護膜６として、ＳｉＯ2（膜厚２００ｎｍ）とＳｉＮ（膜厚１５０ｎｍ）の積層膜（合計膜厚３５０ｎｍ）を用いた。上記ＳｉＯ2およびＳｉＮの形成は、サムコ社製「ＰＤ−２２０ＮＬ」を用い、プラズマＣＶＤ法を用いて行なった。本実施例では、Ｎ2Ｏガスによってプラズマ処理を行った後、ＳｉＯ2膜、およびＳｉＮ膜を順次形成した。ＳｉＯ2膜の形成にはＮ2ＯおよびＳｉＨ4の混合ガスを用い、ＳｉＮ膜の形成にはＳｉＨ4、Ｎ2、ＮＨ3の混合ガスを用いた。いずれの場合も成膜パワーを１００Ｗ、成膜温度を１５０℃とした。
【０１０４】
次にフォトリソグラフィ、およびドライエッチングにより、保護膜６にトランジスタ特性評価用プロービングのためのコンタクトホール７を形成した。次に、ＤＣスパッタリング法を用い、キャリアガス：アルゴンおよび酸素ガスの混合ガス、成膜パワー：２００Ｗ、ガス圧：５ｍＴｏｒｒにて透明導電膜８としてＩＴＯ膜（膜厚８０ｎｍ）を成膜し、図１（Ｎｏ．１、５）、図２（Ｎｏ．２〜４、６〜１１、１５〜１８）、図４（Ｎｏ．１２〜１４）のＴＦＴを夫々作製した。
【０１０５】
このようにして得られた各ＴＦＴについて、以下のようにして（１）トランジスタ特性（ドレイン電流−ゲート電圧特性、Ｉｄ−Ｖｇ特性）、（２）しきい値電圧、（３）電界効果移動度、および（４）光照射と負バイアスストレス印加後のストレス耐性を評価した。
【０１０６】
（１）トランジスタ特性（ドレイン電流−ゲート電圧特性、Ｉｄ−Ｖｇ特性）の測定
トランジスタ特性の測定はＡｇｉｌｅｎｔ  Ｔｅｃｈｎｏｌｏｇｙ社製「ＨＰ４１５６Ｃ」の半導体パラメータアナライザーを使用した。詳細な測定条件は以下のとおりである。
ソース電圧  ：０Ｖ
ドレイン電圧：１０Ｖ
ゲート電圧  ：−３０〜３０Ｖ（測定間隔：０．２５Ｖ）
基板温度：室温
【０１０７】
また、一部の実験例のドレイン電流−ゲート電圧特性（Ｉｄ−Ｖｇ特性）の結果（グラフ）を、図５（ａ）（Ｎｏ．１）、図５（ｂ）（Ｎｏ．２）に示す。
【０１０８】
（２）しきい値電圧（Ｖｔｈ）
しきい値電圧とは、おおまかにいえば、トランジスタがオフ状態（ドレイン電流の低い状態）からオン状態（ドレイン電流の高い状態）に移行する際のゲート電圧の値である。本実施例では、ドレイン電流が、オン電流とオフ電流の間の１ｎＡ付近であるときの電圧をしきい値電圧と定義し、各ＴＦＴの閾値電圧を測定した。本実施例では、Ｖｔｈが−５Ｖ以上のものを合格とした。なお、表中、「−」とは、測定条件の電圧範囲（−３０Ｖから３０Ｖの間）においてスイッチングしなかったもの（導体化したもの）を意味する。
【０１０９】
（３）移動度（電界効果移動度μFE）
キャリア移動度（電界効果移動度μFE）は、ＴＦＴ特性からＶd＞Ｖg−ＶTである飽和領域にて導出した。飽和領域ではＶg、ＶTをそれぞれゲート電圧、しきい値電圧、Ｉdをドレイン電流、Ｌ、ＷをそれぞれＴＦＴ素子のチャネル長、チャネル幅、Ｃiをゲート絶縁膜の静電容量、μFEを電界効果移動度とした（下記式１）。μFEは以下の式から導出される。本実施例では、飽和領域を満たすゲート電圧付近におけるドレイン電流−ゲート電圧特性（Ｉd−Ｖg特性）から電界効果移動度μＦＥを導出した。
【０１１０】
【数１】
2013254948.tif 000003
【０１１１】
本実施例では、電界効果移動度が１４ｃｍ2／Ｖｓ（Ｎｏ．１の値１７．５ｃｍ2／Ｖｓ×０．８倍）以上を合格と評価した。
【０１１２】
（４）ストレス耐性（しきい値電圧の変化）の評価（ストレスとして光照射＋負バイアスを印加）
本実施例では、実際のパネル駆動時の環境（ストレス）を模擬して、ゲート電極に負バイアスをかけながら光（白色光）を照射するストレス印加試験を行った。ストレス印加条件は以下のとおりである。光の波長としては、酸化物半導体のバンドギャップに近く、トランジスタ特性が変動し易い４００ｎｍ程度を選択した。
ソース電圧：０Ｖ
ドレイン電圧：１０Ｖ
ゲート電圧：−２０Ｖ
基板温度：６０℃
光ストレス
波長：４００ｎｍ
照度（ＴＦＴに照射される光の強度）：０．１μＷ／ｃｍ2
光源：ＯＰＴＯＳＵＰＰＬＹ社製ＬＥＤ（ＮＤフィルターによって光量を調整）
ストレス印加時間：２時間
【０１１３】
詳細には、ストレス印加前後のしきい値電圧（Ｖｔｈ）を上記の方法に基づき、測定し、その差（ΔＶｔｈ）を測定した。本発明ではΔＶｔｈ（絶対値）が−２．２Ｖ未満（Ｎｏ．１（ΔＶｔｈ＝−２．８Ｖ）×０．８）のものを合格とした。
【０１１４】
これらの結果を表３に示す。なお、表３に「（２）〜（４）の総合判定」の欄を設け、（２）しきい値電圧、（３）移動度、および（４）しきい値電圧変化が全て合格するものを「合格」と判定し、上記（２）〜（４）の少なくとも一つが不合格のものを「不合格」と判定した。
【０１１５】
【表１】
2013254948.tif 000004
【０１１６】
【表２】
2013254948.tif 000005
【０１１７】
【表３】
2013254948.tif 000006
【０１１８】
まず、Ｎｏ．２〜４、６〜９、１２〜１４は、ＩＺＴＯが、本発明で規定する式（１）または式（２）の関係を満足する例であり、上記（２）〜（４）の全てにおいて良好な結果を示した。更にこれらは、ＩＺＴＯが、本発明で規定する式（３）の関係も満足するため、良好なウェットエッチング性を示した。
【０１１９】
なお、Ｎｏ．１５は、本発明の好ましい解決課題である「ウェットエッチング性の向上」を発揮させるためには、本発明で規定する式（３）を満足することが必要であることを裏付ける参考例である。すなわち、上記Ｎｏ．１５は、本発明で規定する式（２）の関係を満足する（よって、上記（２）〜（４）の全てが良好である）という意味では本発明例であるが、本発明で規定する式（３）の関係を満足しないため、ウェットエッチング性が低下した。
【０１２０】
まず、トランジスタ特性については、Ｎｏ．２〜４、６〜９（本発明例：酸化物半導体層＝二層構造）、Ｎｏ．１２〜１５（本発明例：酸化物半導体層＝三層構造）は、図１（従来例、ＩＺＴＯ単層）と同様、良好なスイッチング特性を示した。
【０１２１】
図５（ａ）と図５（ｂ）は、Ｎｏ．１（従来例）とＮｏ．２（本発明例）のＴＦＴ特性（Ｉd−Ｖg特性）を示している。図５（ａ）に示すようにＮｏ．１では、ゲート電圧Ｖgを負側から正側へ増加させると、Ｖg＝０Ｖ付近でドレイン電流Ｉdが急激に増加し、またしきい値電圧、Ｓ値、移動度も良好であり、良好なスイッチング特性を示していた。一方、本発明の要件を満足するＮｏ．２も図５（ｂ）に示すように、上記Ｎｏ．１と同様、Ｖg＝０Ｖ付近でドレイン電流Ｉdが急激に増加した。またしきい値電圧、Ｓ値、移動度も良好であり、良好なスイッチング特性を示した。
【０１２２】
また、Ｎｏ．３、４、６〜９、Ｎｏ．１２〜１５についても、上記Ｎｏ．２と同様に良好なスイッチング特性を示した（ＴＦＴ特性の図は示さず）。
【０１２３】
更に上記Ｎｏ．２〜４、６〜９、１２〜１５における酸化物半導体層の膜密度は概ね６．１ｇ／ｃｍ3程度と良好であった。
【０１２４】
一方、ストレス耐性については、Ｎｏ．２〜４、６〜９、１２〜１５は従来例（Ｎｏ．１）と比べて良好なストレス耐性を示した。
【０１２５】
図６（ａ）と図６（ｂ）は、夫々Ｎｏ．１とＮｏ．２のしきい値電圧の変化量とストレス印加時間の関係を示している。図６（ａ）に示すように、Ｎｏ．１はストレス印加開始と共にしきい値電圧は負側にシフトしており、ストレス印加時間７２００秒（２時間）経過後のしきい値電圧の変化量（ΔＶｔｈ）は−２．８Ｖであった。一方、図６（ｂ）に示すように、Ｎｏ．２のしきい値電圧の変化量はＮｏ．１と比較すると小さく、ストレス印加時間７２００秒（２時間）経過後のしきい値電圧の変化量（ΔＶｔｈ）は−１．０Ｖであった。
【０１２６】
また、図７はＮｏ．１〜３のしきい値電圧の変化量ΔＶｔｈ（Ｖ）とストレス印加時間（秒）の関係を示している。Ｎｏ．１は、ストレス印加時間の経過に伴ってしきい値電圧（Ｖｔｈ）が負側にシフトしており、２時間経過後のしきい値電圧の変化量（ΔＶｔｈ）は−２．８Ｖである。一方、Ｎｏ．２、Ｎｏ．３では、ＴＦＴのしきい値電圧変化量（ΔＶｔｈ）はＮｏ．１と比較するとしきい値電圧（Ｖｔｈ）の負側のシフトは抑えられており、２時間経過後のしきい値電圧の変化量（ΔＶｔｈ）は−１．０Ｖ（Ｎｏ．２）、−０．８Ｖ（Ｎｏ．３）であった。
【０１２７】
Ｎｏ．２、３と同様の傾向は、Ｎｏ．４、６〜９、１２〜１５においても確認された。すなわち、Ｎｏ．４、６〜９（酸化物半導体層＝二層構造）、１２〜１５（酸化物半導体層＝三層構造）についても、上記Ｎｏ．２、３と同様、高移動度を有すると共に、光と負バイアスストレス印加によるＴＦＴ特性の変動を抑制する効果があり、ストレス耐性に優れることが確認された。
【０１２８】
特にストレス耐性に着目すると、上記本発明例のように、Ｇａを含むＩＧＺＯからなる第１の酸化物半導体層を、ＩＺＴＯからなる第２の酸化物半導体層と保護膜またはエッチストッパー層との間に介在させることによって、ＩＧＺＯを有しないＮｏ．１（従来例）に比べて、光と負バイアスストレス印加によるＴＦＴ特性の変動抑制効果が向上することが確認された。これは、Ｇａを添加した上記第１の酸化物半導体層を介在させることにより、上記酸化物半導体層と保護膜またはエッチストッパー層との界面の結合を安定させ、欠陥が形成されにくい状態になっているためと推測される。
【０１２９】
上述したストレス印加によるＴＦＴ特性変動抑制効果は、特にＮｏ．１２〜１４のように、Ｇａ含有酸化物からなる第３の酸化物半導体層（本実施例ではＩＧＺＯ）をゲート絶縁膜と第２の酸化物半導体層（ＩＺＴＯ）の間に介在させることにより、一層促進された。このことは、上記第３の酸化物半導体層を有しない例（例えばＮｏ．６〜８）と比べると、良く分かる。詳細には、第２の酸化物半導体層（ＩＺＴＯ）の組成が同じであるＮｏ．６（第３の酸化物半導体層なし）とＮｏ．１２（第３の酸化物半導体層あり）、Ｎｏ．７（第３の酸化物半導体層なし）とＮｏ．１３（第３の酸化物半導体層あり）、Ｎｏ．８（第３の酸化物半導体層なし）とＮｏ．１４（第３の酸化物半導体層あり）をそれぞれ対比すると、Ｎｏ．１２〜１４では、光と負バイアスストレス印加によるＴＦＴ特性の変動を抑制する効果が一層向上した。
【０１３０】
一方、Ｎｏ．１（従来例、酸化物半導体層＝ＩＺＴＯのみからなる単層）のストレス耐性が劣る理由は、光照射により生成した正孔がバイアス印加によりエッチストッパー層と酸化物半導体層との界面の欠陥に蓄積されたためと考えられる。
【０１３１】
また、Ｎｏ．５は、酸化物半導体層がＩＧＺＯのみからなる単層の従来例である。Ｎｏ．５は、ＩＧＺＯを有するため、ストレス耐性は良好であるが、本発明で規定するＩＺＴＯからなる第２の酸化物半導体層を設けなかったため、移動度が低かった。
【０１３２】
また、Ｎｏ．１０とＮｏ．１１は、酸化物半導体層＝ＩＺＴＯ（第２の酸化物半導体層）＋ＩＧＺＯ（第１の酸化物半導体層）の二層構造の例であるが、ＩＺＴＯが、本発明で規定する式（１）の関係を満足しない例である。詳細には、これらはいずれもＩＺＴＯを構成するＺｎ量が少なくキャリア密度が高くなっているため、上記式（１）の関係を満足せず、しきい値電圧が負側に大きくなり（Ｎｏ．１０のＶｔｈ＝−１６Ｖ、Ｎｏ．１１のＶｔｈ＝−２２Ｖ）、ＴＦＴ特性が低下した。そのため、Ｎｏ．１０とＮｏ．１１では、ΔＶｔｈの変化は測定していない（表３中、「−」）。
【０１３３】
また、Ｎｏ．１６〜１８は、第２の酸化物半導体層であるＩＺＴＯ中の金属元素の含有量のバランスが悪く、本発明で規定する式（１）または式（２）の関係を満足しない例であり、ＴＦＴ特性が低下した（表１を参照）。
【０１３４】
詳細には、Ｎｏ．１６はＩｎ量が多い（表１の［Ｉｎ］＝３５原子％）ため、キャリア密度が大きくなってしまい、しきい値電圧がマイナス側に大きくなり（表３のＶｔｈ＝−１７Ｖ）、且つ、移動度も低下した。そのため、Ｎｏ．１６では、ΔＶｔｈの変化は測定していない（表３中、「−」）。
【０１３５】
また、Ｎｏ．１７、１８はＳｎ量に比べてＺｎ量が少なく導体化しており、しきい値電圧などは測定できなかった（表３中、「−」）。
【０１３６】
以上より、本発明の要件を満足する酸化物半導体層を備えたＴＦＴを用いれば、従来の単層構造の酸化物半導体層を用いたＴＦＴ（Ｎｏ．１、５）に比べ、ＴＦＴ特性およびストレス耐性の両方を高めることができた。
【符号の説明】
【０１３７】
１  基板
２  ゲート電極
３  ゲート絶縁膜
４  第２の酸化物半導体層
４Ａ  第１の酸化物半導体層
４Ｂ  第３の酸化物半導体層
４Ｃ  酸化物半導体層
５  ソース−ドレイン電極
６  保護膜（絶縁膜）
７  コンタクトホール
８  透明導電膜
９  エッチストッパー層
【図５ａ】
2013254948.tif 000007
【図５ｂ】
2013254948.tif 000008
【図６ａ】
2013254948.tif 000009
【図６ｂ】
2013254948.tif 000010
【図１】
2013254948.tif 000011
【図２】
2013254948.tif 000012
【図３】
2013254948.tif 000013
【図４】
2013254948.tif 000014
【図７】
2013254948.tif 000015