(57)【要約】【課題】ＵＳＢ規格に対応したホスト及びデバイスの相互認識における認識不良を防止する半導体装置が、望まれる。【解決手段】半導体装置は、複数の第１導電型ＭＯＳトランジスタのソース又はドレインの各々を縦続接続し、縦続接続された第１導電型ＭＯＳトランジスタであって、初段の第１導電型ＭＯＳトランジスタのソース又はドレインを第１の端子とし、縦続接続された第１導電型ＭＯＳトランジスタであって、最後段の第１導電型ＭＯＳトランジスタのソース又はドレインを第２の端子とし、縦続接続された第１導電型ＭＯＳトランジスタ各々のゲートにより、第１及び第２の端子間の開放、又は、短絡を制御する制御信号を受け付ける端子間開閉部と、縦続接続された第１導電型ＭＯＳトランジスタのソース又はドレインの各々を接続するいずれかの接続ノードに流れる電流を減少させる電流バイパス部と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の第１導電型ＭＯＳトランジスタのソース又はドレインの各々を縦続接続し、前記縦続接続された第１導電型ＭＯＳトランジスタであって、初段の第１導電型ＭＯＳトランジスタのソース又はドレインを第１の端子とし、
前記縦続接続された第１導電型ＭＯＳトランジスタであって、最後段の第１導電型ＭＯＳトランジスタのソース又はドレインを第２の端子とし、
前記縦続接続された第１導電型ＭＯＳトランジスタ各々のゲートにより、前記第１及び第２の端子間の開放、又は、短絡を制御する制御信号を受け付ける端子間開閉部と、
前記縦続接続された第１導電型ＭＯＳトランジスタのソース又はドレインの各々を接続するいずれかの接続ノードに流れる電流を減少させる電流バイパス部と、
を備えることを特徴とする半導体装置。
【請求項２】
前記電流バイパス部は、前記接続ノードに流れる電流を、電源線又は接地線のいずれかに流す請求項１の半導体装置。
【請求項３】
前記電流バイパス部は、ゲートで前記制御信号の論理を反転した信号を受け付ける第１導電型ＭＯＳトランジスタ、又は、ゲートで前記制御信号を受け付ける第２導電型ＭＯＳトランジスタを含んで構成される請求項２の半導体装置。
【請求項４】
前記初段の第１導電型ＭＯＳトランジスタのソース又はドレインと一端が接続され、他の一端を前記第１の端子とする第１の抵抗と、
前記最後段の第１導電型ＭＯＳトランジスタのソース又はドレインと一端が接続され、他の一端を前記第２の端子とする第２の抵抗と、
を備える請求項１乃至３のいずれか一に記載の半導体装置。
【請求項５】
前記初段の第１導電型ＭＯＳトランジスタのソース又はドレインと、ソース又はドレインが接続され、他のソース又はドレインが、前記最後段の第１導電型ＭＯＳトランジスタのソース又はドレインと接続され、ゲートが前記制御信号の論理を反転した信号を受け付ける第２導電型ＭＯＳトランジスタを備える請求項１乃至４のいずれか一に記載の半導体装置。
【請求項６】
前記端子間開閉部に含まれる複数の第１導電型ＭＯＳトランジスタのバックゲート、及び、前記電流バイパス部に含まれる第１導電型ＭＯＳトランジスタのバックゲートは共通接続されている請求項３乃至５のいずれか一に記載の半導体装置。
【請求項７】
ソース又はドレインを第１の端子とする第１のＰチャンネル型ＭＯＳトランジスタと、
前記第１の端子とは異なるソース又はドレインと、ソース又はドレインが接続され、他のソース又はドレインを第２の端子とする第２のＰチャンネル型ＭＯＳトランジスタと、
ドレインが、前記第１及び第２のＰチャンネル型ＭＯＳトランジスタの接続ノードに接続され、ソースが電源電圧を受ける第３のＰチャンネル型ＭＯＳトランジスタと、
を備え、
前記第１乃至第３のＰチャンネル型ＭＯＳトランジスタのバックゲートは電源電圧に接続され、
前記第１及び第２のＰチャンネル型ＭＯＳトランジスタのゲートは、前記第１及び第２の端子間の開放、又は、短絡を制御する制御信号を受け付け、
前記第３のＰチャンネル型ＭＯＳトランジスタのゲートは、前記制御信号の論理を反転した信号を受け付けることを特徴とする半導体装置。
【請求項８】
請求項１乃至７のいずれか一に記載の半導体装置を備え、前記第１の端子と差動信号の一方を受ける端子と接続し、前記第２の端子と他の差動信号を受ける端子と接続することを特徴とする通信インターフェイス回路。
【請求項９】
ＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）規格に準拠してデータの送受信を行う請求項８の通信インターフェイス回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び通信インターフェイス回路に関する。例えば、端子間を短絡する半導体装置、及び、その半導体装置を含む通信インターフェイス回路に好適に利用できるものである。
【背景技術】
【０００２】
近年、電子機器や情報処理装置間におけるデータ通信を実現する手段として、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）規格が広く普及している。とりわけ、ＵＳＢ規格の中でも、ＵＳＢ２．０に対応したコンピュータ及び周辺機器等が、広く使用されている。
【０００３】
ここで、当初のＵＳＢ２．０規格においても、ホスト（例えば、コンピュータ）と、バッテリを備えるデバイス（例えば、携帯型音楽プレイヤー）と、を接続することでデバイスのバッテリを充電することが可能であった。しかし、その際の供給電力の上限は５Ｖ／５００ｍＡに制限され、上限の引き上げに関する強い要望が存在する。ホスト側の電力供給能力が上がれば、デバイス側の充電も早く完了するためである。
【０００４】
そこで、ＵＳＢ２．０規格に対し追加仕様が策定された。非特許文献１において、ＵＳＢ２．０規格に対する追加仕様（リビジョン１．２）が開示されている。また、特許文献１において、改版前のＵＳＢ充電規格（リビジョン１．１）に適合した電子機器の充電台が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−２１７５１３号公報
【非特許文献】
【０００６】
【非特許文献１】USB Implementers Forum, Inc、"Battery Charging Specification Revision 1.2"、2010年12月7日、［online］、［平成24年1月17日検索］、インターネット〈URL：http://www.usb.org/developers/devclass_docs〉
【発明の概要】
【発明が解決しようとする課題】
【０００７】
なお、上記先行技術文献の各開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明者らによってなされたものである。
【０００８】
上述のように、ＵＳＢ２．０規格に対し追加仕様が策定された。本書では、非特許文献１で開示された追加仕様をＵＳＢ充電規格１．２と表記し、以降の説明を行う。ＵＳＢ充電規格１．２では、ＣＤＰ（Ｃｈａｒｇｉｎｇ  Ｄｏｗｎｓｔｒｅａｍ  Ｐｏｒｔ）と定義されるポートと、ＤＣＰ（Ｄｅｄｉｃａｔｅｄ  Ｃｈａｒｇｉｎｇ  Ｐｏｒｔ）と定義されるポートと、が追加されている。
【０００９】
ＵＳＢ充電規格１．２では、これらのポートの判別を可能にするため、差動信号線Ｄ＋及びＤ−をポート種別に応じて開放又は短絡することが求められている。より具体的には、ホストがＣＤＰとして動作する場合には、差動信号線Ｄ＋及びＤ−の間を開放する（両信号線を短絡しない）。また、ホストＤＣＰとして動作する場合には、差動信号線Ｄ＋及びＤ−を短絡する。ＵＳＢ充電規格１．２では、このような仕様が定められている。
【００１０】
そこで、発明者らは、本仕様を実現するための回路構成について検討し、差動信号線Ｄ＋及びＤ−の間にトランスファーゲートを配置することを着想した。一方、ホストが、デバイスの装着を確認する際は、差動信号線Ｄ＋（又は、差動信号線Ｄ−）の電位が閾値を超えたか否かにより判断する。例えば、差動信号線Ｄ＋の電位が所定の閾値以上であって、差動信号線Ｄ−の電位が接地電圧に等しい場合に、ホストはデバイスが装着されたと判断する。その際、ホストとデバイスの電源電圧に電圧差が生じている場合が存在する。この電圧差が、トランスファーゲートに含まれるトランジスタの閾値電圧の近傍であるとトランスファーゲートが開状態であっても、差動信号線Ｄ＋から差動信号線Ｄ−にリーク電流が流れる恐れがある。このリーク電流と、差動信号線Ｄ−をプルダウンする抵抗により、差動信号線Ｄ−の電位が上述の閾値を超える可能性がある。すると、差動信号線Ｄ＋及びＤ−の電位が共に、閾値を超えることになり、ホストはデバイスの装着を認識することができない。そのため、ＵＳＢ規格に対応したホスト及びデバイスの相互認識における認識不良を防止する半導体装置及び通信インターフェイス回路が、望まれる。
【００１１】
なお、ＵＳＢ充電規格１．２におけるホスト及びデバイスの相互認識の概要と、その際の問題点の詳細は後述する。また、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
一実施の形態によれば、半導体装置は、複数の第１導電型ＭＯＳトランジスタを縦続接続した端子間開閉部と、端子間開閉部に含まれる接続ノードに流れる電流を減少させる電流バイパス部と、を備える。半導体装置は、端子間開閉部が開状態の場合に、接続ノードを流れる電流を減少させる。
【００１３】
他の実施の形態によれば、通信インターフェイス回路は、差動信号を受ける端子間に上記半導体装置を配置する。
【発明の効果】
【００１４】
一実施の形態によれば、ＵＳＢ規格に対応したホスト及びデバイスの相互認識における認識不良を防止する半導体装置及び通信インターフェイス回路を、提供できる。
【図面の簡単な説明】
【００１５】
【図１】一実施形態の概要を説明するための図である。
【図２】ホスト及びデバイスにおけるＵＳＢ物理層の一例を示す図である。
【図３】図２に示すトランスファーゲート２０の回路構成の一例を示す図である。
【図４】ＣＤＰ時の相互認識におけるホスト１及びデバイス２の各端子の状態の一例を示す図である。
【図５】ＤＣＰ時の相互認識におけるホスト１及びデバイス２の各端子の状態の一例を示す図である。
【図６】ホスト１がデバイス２の接続を正常に認識する際の波形の拡大図である。
【図７】ホスト１がデバイス２の接続を認識する際の波形の一例である。
【図８】第１の実施形態に係るトランスファーゲート２１の回路構成の一例を示す図である。
【図９】制御信号ＤＣＰ＿Ｅとトランスファーゲート２１の状態を纏めた図である。
【図１０】トランスファーゲート２０ａの回路構成の一例を示す図である。
【図１１】第２の実施形態に係るトランスファーゲート２２の回路構成の一例を示す図である。
【図１２】第３の実施形態に係るトランスファーゲート２３の回路構成の一例を示す図である。
【発明を実施するための形態】
【００１６】
初めに、図１を用いて一実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、この概要の記載はなんらの限定を意図するものではない。
【００１７】
上述のように、ＵＳＢ充電規格１．２に対応したホスト及びデバイスにおいて、両者の電源電圧に電圧差が存在すると、デバイスをホストに装着しているにも関わらず、その認識ができない恐れがある。そのため、ＵＳＢ規格に対応したホスト及びデバイスの相互認識における認識不良を防止する半導体装置が、望まれる。
【００１８】
そこで、一例として図１に示す半導体装置１００を提供する。図１に示す半導体装置１００は、複数の第１導電型ＭＯＳトランジスタのソース又はドレインの各々を縦続接続し、縦続接続された第１導電型ＭＯＳトランジスタであって、初段の第１導電型ＭＯＳトランジスタのソース又はドレインを第１の端子とし、縦続接続された第１導電型ＭＯＳトランジスタであって、最後段の第１導電型ＭＯＳトランジスタのソース又はドレインを第２の端子とし、縦続接続された第１導電型ＭＯＳトランジスタ各々のゲートにより、第１及び第２の端子間の開放、又は、短絡を制御する制御信号を受け付ける端子間開閉部１０１と、縦続接続された第１導電型ＭＯＳトランジスタのソース又はドレインの各々を接続するいずれかの接続ノードに流れる電流を減少させる電流バイパス部１０２と、を備える。
【００１９】
半導体装置１００をＵＳＢインターフェイス回路の差動信号線Ｄ＋及びＤ−の間に配置するトランスファーゲートとして使用する。また、半導体装置１００は、制御信号を受け付けることによって端子間開閉部１０１の開放及び短絡を切り替えることができる。一方、ＵＳＢ充電規格１．２のＣＤＰでは、差動信号線Ｄ＋及びＤ−の間を開放する必要がある。そのため、ＣＤＰ動作時には、端子間開閉部１０１に含まれる第１導電型ＭＯＳトランジスタはオフ状態に設定される。この際、ホストとデバイスの動作電圧に電圧差が生じている場合に、第１導電型ＭＯＳトランジスタにリーク電流が発生する可能性があるのは上述のとおりである。しかし、このような場合であっても、電流バイパス部１０２が動作することにより、複数の第１導電型ＭＯＳトランジスタを相互に接続するノードに流れる電流が減少する。すると、電源電圧が接続されていない差動信号線に流れ出る電流を減少させることができる。その結果、電源電圧が接続されていない差動信号線の電位上昇を抑制することができ、デバイスの認識不良を防止できる。
【００２０】
さらに、下記の形態が可能である。
【００２１】
［形態１］半導体装置は、複数の第１導電型ＭＯＳトランジスタのソース又はドレインの各々を縦続接続し、前記縦続接続された第１導電型ＭＯＳトランジスタであって、初段の第１導電型ＭＯＳトランジスタのソース又はドレインを第１の端子とし、前記縦続接続された第１導電型ＭＯＳトランジスタであって、最後段の第１導電型ＭＯＳトランジスタのソース又はドレインを第２の端子とし、前記縦続接続された第１導電型ＭＯＳトランジスタ各々のゲートにより、前記第１及び第２の端子間の開放、又は、短絡を制御する制御信号を受け付ける端子間開閉部と、前記縦続接続された第１導電型ＭＯＳトランジスタのソース又はドレインの各々を接続するいずれかの接続ノードに流れる電流を減少させる電流バイパス部と、を備えることが好ましい。
【００２２】
［形態２］前記電流バイパス部は、前記接続ノードに流れる電流を、電源線又は接地線のいずれかに流すことが好ましい。
【００２３】
［形態３］前記電流バイパス部は、ゲートで前記制御信号の論理を反転した信号を受け付ける第１導電型ＭＯＳトランジスタ、又は、ゲートで前記制御信号を受け付ける第２導電型ＭＯＳトランジスタを含んで構成されることが好ましい。
【００２４】
［形態４］前記半導体装置は、前記初段の第１導電型ＭＯＳトランジスタのソース又はドレインと一端が接続され、他の一端を前記第１の端子とする第１の抵抗と、前記最後段の第１導電型ＭＯＳトランジスタのソース又はドレインと一端が接続され、他の一端を前記第２の端子とする第２の抵抗と、を備えることが好ましい。
【００２５】
［形態５］前記半導体装置は、前記初段の第１導電型ＭＯＳトランジスタのソース又はドレインと、ソース又はドレインが接続され、他のソース又はドレインが、前記最後段の第１導電型ＭＯＳトランジスタのソース又はドレインと接続され、ゲートが前記制御信号の論理を反転した信号を受け付ける第２導電型ＭＯＳトランジスタを備えることが好ましい。
【００２６】
［形態６］前記端子間開閉部に含まれる複数の第１導電型ＭＯＳトランジスタのバックゲート、及び、前記電流バイパス部に含まれる第１導電型ＭＯＳトランジスタのバックゲートは共通接続されていることが好ましい。
【００２７】
［形態７］半導体装置は、ソース又はドレインを第１の端子とする第１のＰチャンネル型ＭＯＳトランジスタと、前記第１の端子とは異なるソース又はドレインと、ソース又はドレインが接続され、他のソース又はドレインを第２の端子とする第２のＰチャンネル型ＭＯＳトランジスタと、ドレインが、前記第１及び第２のＰチャンネル型ＭＯＳトランジスタの接続ノードに接続され、ソースが電源電圧を受ける第３のＰチャンネル型ＭＯＳトランジスタと、を備え、前記第１乃至第３のＰチャンネル型ＭＯＳトランジスタのバックゲートは電源電圧に接続され、前記第１及び第２のＰチャンネル型ＭＯＳトランジスタのゲートは、前記第１及び第２の端子間の開放、又は、短絡を制御する制御信号を受け付け、前記第３のＰチャンネル型ＭＯＳトランジスタのゲートは、前記制御信号の論理を反転した信号を受け付けることが好ましい。
【００２８】
［形態８］通信インターフェイス回路は、上記半導体装置を備え、前記第１の端子と差動信号の一方を受ける端子と接続し、前記第２の端子と他の差動信号を受ける端子と接続することが好ましい。
【００２９】
［形態９］前記通信インターフェイス回路は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）規格に準拠してデータの送受信を行うことが好ましい。
【００３０】
次に、ＵＳＢ充電規格１．２におけるホスト及びデバイスの相互認識の概要と、その際の問題点について説明する。
【００３１】
上述のように、ＵＳＢ２．０規格に対して新たな追加仕様が策定された。この追加仕様では、主にデバイス側の充電仕様を規定し、ホスト側のＵＳＢポートから電力を取得する方法が記載されている。ＵＳＢ充電規格１．２では、３種類のポートが定義されている。
【００３２】
第１のポートは、ＳＤＰ（Ｓｔａｎｄａｒｄ  Ｄｏｗｎｓｔｒｅａｍ  Ｐｏｒｔ）と定義される。ＳＤＰは、ＵＳＢ２．０規格で定義されているポートと同様のポートである。ＳＤＰにおける電力供給能力の上限は、５Ｖ／５００ｍＡである。
【００３３】
第２のポートは、ＣＤＰと定義される。ＣＤＰは、ＵＳＢ充電規格１．２において新たに定義されたポートである。ＣＤＰにおける電力供給能力の上限は、５Ｖ／１．５Ａである。ＣＤＰでは、デバイスの充電と共に、ホストとデバイス間でのデータ通信が可能である。
【００３４】
第３のポートは、ＤＣＰと定義される。ＤＣＰも、ＵＳＢ充電規格１．２において新たに定義されたポートである。ＤＣＰにおける電力供給能力の上限も、５Ｖ／１．５Ａである。しかし、ＣＤＰとは異なり、ホストとデバイス間のデータ通信を行うことはできない。ＤＣＰは、データ通信を使用せず、デバイスの充電に特化したＡＣアダプタ等を実現するために用意されている。
【００３５】
ここで、ＵＳＢ充電規格１．２では、ホストがＳＤＰ、ＣＤＰ、ＤＣＰのいずれかのポートで動作しているかを、デバイス側で判別するための仕様が定められている。デバイス側は、ホストがＵＳＢ充電規格１．２に対応しているか否かを判断することができなければ、大電流（１．５Ａ）の引き込みを行うことが可能か否かを判断することができないためである。さらに、ホストがＣＤＰ、又は、ＤＣＰのいずれかポートで動作するのか判断できなければ、エミュレーション（ＵＳＢデバイスの構成情報の交換）等の要否も判断することができない。
【００３６】
なお、３種類のポートのいずれかを使用するかを決定するのは、ホスト側である。例えば、ＵＳＢ充電規格１．２に対応したホストがパーソナルコンピュータであれば、ユーザが各ポートの設定を予め定めることが可能なインターフェイスを用意し、その設定に従って、３種類のポートのいずれかに決定することになる。
【００３７】
以下、ＵＳＢ充電規格１．２におけるポート判別の方法について概説する。
【００３８】
上述のように、ＵＳＢ充電規格１．２では、ＣＤＰとＤＣＰの判別のために差動信号線Ｄ＋とＤ−の開放及び短絡をホスト側で実現することが求められている。そこで、発明者らは、本仕様を実現するための回路構成について検討した。
【００３９】
図２は、ホスト及びデバイスにおけるＵＳＢ物理層の一例を示す図である。
【００４０】
図２に示す物理層には、ＵＳＢ充電規格１．２に対応したホスト１及びデバイス２が含まれている。
【００４１】
ホスト１は、差動ドライバ１０と、トランスファーゲート２０と、差動レシーバ３０と、レベルシフタ４０と、ＥＳＤ（ＥｌｅｃｔｒｏＳｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）保護回路５０と、シングルエンドレシーバＳＥＢＵＦ０１及びＳＥＢＵＦ０２と、コンパレータＣＭＰ０１と、抵抗Ｒ０１〜Ｒ０４と、Ｎチャンネル型ＭＯＳトランジスタＮ０１及びＮ０２と、を含んで構成されている。
【００４２】
差動ドライバ１０は、内部回路（図示せず）において生成された単相信号を差動信号に変換し、差動信号線Ｄ＋及びＤ−に出力する。差動信号線Ｄ＋は、入出力端子Ｈ＿ＤＰに接続されている。同様に、差動信号線Ｄ−は、入出力端子Ｈ＿ＤＭに接続されている。
【００４３】
トランスファーゲート２０は、差動信号線Ｄ＋及びＤ−にそれぞれ接続されている。なお、差動信号線Ｄ＋とトランスファーゲート２０の接続ノードをノードＳ０１、差動信号線Ｄ−とトランスファーゲート２０の接続ノードをノードＳ０２、とそれぞれ定め、以下の説明を行う。トランスファーゲート２０は、制御信号ＤＣＰ＿Ｅを受け付ける。トランスファーゲート２０は、制御信号ＤＣＰ＿Ｅに応じて、差動信号線Ｄ＋及びＤ−間の開放と短絡を制御する。
【００４４】
図３は、トランスファーゲート２０の回路構成の一例を示す図である。図３に示すように、トランスファーゲート２０は、Ｐチャンネル型ＭＯＳトランジスタＰ０１から構成されている。Ｐチャンネル型ＭＯＳトランジスタＰ０１のソース又はドレインが、ノードＳ０１又はＳ０２に接続され、ゲートで制御信号ＤＣＰ＿Ｅを受け付ける。さらに、Ｐチャンネル型ＭＯＳトランジスタＰ０１のバックゲートはホスト１の電源電圧ＶＤＤ１に接続されている。
【００４５】
差動信号線Ｄ＋及び差動信号線Ｄ−は、抵抗Ｒ０１及びＲ０２と、Ｎチャンネル型ＭＯＳトランジスタＮ０１及びＮ０２と、を介して接地される（図２参照）。Ｎチャンネル型ＭＯＳトランジスタＮ０１及びＮ０２はそれぞれ、内部回路が出力する抵抗切断指示信号ＲＳ０１及びＲＳ０２をゲートで受け付ける。抵抗切断指示信号ＲＳ０１及びＲＳ０２は、テストモード時等に抵抗Ｒ０１及びＲ０２を無効化する際に用いられる。
【００４６】
差動レシーバ３０は、差動信号線Ｄ＋及びＤ−を介して、デバイス２が送信する差動信号を受信し、単相信号に変換した後、内部回路に出力する。
【００４７】
レベルシフタ４０は、差動信号線Ｄ＋及びＤ−と、抵抗Ｒ０３及びＲ０４を介して接続され、差動信号線Ｄ＋及びＤ−を伝達する信号の電圧を変換する。また、ＥＳＤ保護回路５０を設置することで、入出力端子Ｈ＿ＤＰ及びＨ＿ＤＭから侵入するＥＳＤ放電から内部回路等を保護する。
【００４８】
シングルエンドレシーバＳＥＢＵＦ０１は、それ自体に、差動信号線Ｄ＋の電圧が所定の閾値より高いか否かを判定する電圧ＳＥ＿ＴＨが設定されている。シングルエンドレシーバＳＥＢＵＦ０１は、差動信号線Ｄ＋の電圧が、電圧ＳＥ＿ＴＨよりも高い場合にＨレベルを出力する。同様に、シングルエンドレシーバＳＥＢＵＦ０２は、差動信号線Ｄ−の電圧が電圧ＳＥ＿ＴＨよりも高い場合にＨレベルを出力する。シングルエンドレシーバＳＥＢＵＦ０１が出力する信号をＳＥＰ信号、シングルエンドレシーバＳＥＢＵＦ０２が出力する信号をＳＥＭ信号とする。コンパレータＣＭＰ０１は、非反転入力端子で差動信号線Ｄ＋の電圧を受け付け、反転入力端子で電圧ＤＰ＿ＴＨを受け付ける。コンパレータＣＭＰ０１は、差動信号線Ｄ＋の電圧が、電圧ＤＰ＿ＴＨよりも高い場合にＨレベルを出力する。なお、電圧ＤＰ＿ＴＨ及び電圧ＳＥ＿ＴＨについては後述する。
【００４９】
デバイス２は、入出力端子Ｄ＿ＤＰ及びＤ＿ＤＭを介して、ホスト１と差動信号の送受信を行う。また、デバイス２の差動信号線Ｄ＋は抵抗Ｒ０５を介して、電源電圧ＶＤＤ２にプルアップされている。なお、図２では、デバイス２の差動信号線Ｄ＋がプルアップされている例を開示したが、差動信号線Ｄ−がプルアップされていてもよい。つまり、デバイス２の差動信号線Ｄ＋又はＤ−のいずれかがプルアップされていればよい。
【００５０】
ホスト１の入出力端子Ｈ＿ＤＰ及びＨ＿ＤＭと、デバイス２の入出力端子Ｄ＿ＤＰ及びＤ＿ＤＭと、が電気的に接続することで、ホスト１及びデバイス２間の相互認識が開始する。
【００５１】
次に、ホスト１がＣＤＰとして動作する場合の相互認識について説明する。
【００５２】
図４は、ＣＤＰ時の相互認識におけるホスト１及びデバイス２の各端子の状態の一例を示す図である。
【００５３】
ホスト１にデバイス２が装着されたことに応じて、デバイス２のＶＢＵＳ端子が電圧Ｖ０１（例えば、５．０Ｖ）に立ち上がる（時刻ｔ０１）。さらに、デバイス２の差動信号線Ｄ＋は電源電圧ＶＤＤ２にプルアップされているため、ホスト１の差動信号線Ｄ＋の電位も電源電圧ＶＤＤ２となる（時刻ｔ０２）。
【００５４】
入出力端子Ｈ＿ＤＰの電位が電源電圧ＶＤＤ２に引き上げられると、ホスト１に含まれるシングルエンドレシーバＳＥＢＵＦ０１は、ＳＥＰ信号をＨレベルに設定し、出力する。即ち、電圧ＳＥ＿ＴＨは、入出力端子Ｈ＿ＤＰの電位が電源電圧ＶＤＤ２に引き上げられたことを検出する閾値電圧である。ここで、入出力端子Ｈ＿ＤＭの電位は接地電圧を維持している。従って、シングルエンドレシーバＳＥＢＵＦ０２が出力するＳＥＭ信号はＬレベルである。ホスト１は、ＳＥＰ信号がＨレベル、ＳＥＭ信号がＬレベルであることを検出すると、デバイス２が接続されたことを認識する。若しくは、デバイス２の差動信号線Ｄ−がプルアップされている場合には、ＳＥＰ信号がＬレベル、ＳＥＭ信号がＨレベルであることを検出すると、ホスト１はデバイス２が接続されたことを認識する。なお、以降の説明は、デバイス２の差動信号線Ｄ＋がプルアップされていることを前提とする。
【００５５】
その後、デバイス２が、入出力端子Ｄ＿ＤＰを電圧Ｖ０２に設定する（時刻ｔ０３）。デバイス２は、入出力端子Ｄ＿ＤＰを電圧Ｖ０２に設定することにより、自身がＵＳＢ充電規格１．２対応のデバイスであることをホスト１に通知する。なお、電圧Ｖ０２は、ＵＳＢ充電規格１．２では、０．５Ｖ〜０．７Ｖの範囲であることが定められている。
【００５６】
入出力端子Ｈ＿ＤＰの電位が電圧Ｖ０２に設定されると、ホスト１に含まれるコンパレータＣＭＰ０１は、Ｈレベルを出力する。即ち、電圧ＤＰ＿ＴＨは、電圧Ｖ０２よりも若干低い電圧（マージンを考慮した電圧）に設定されるものとする。
【００５７】
ホスト１に含まれる内部回路は、コンパレータＣＭＰ０１の出力がＨレベルとなることにより、ＵＳＢ充電規格１．２対応のデバイスが接続されたことを認識する。その後、ホスト１は、入出力端子Ｈ＿ＤＭの電圧を電圧Ｖ０２に設定する（時刻ｔ０４）。そして、一定期間経過後、接地電圧に設定する（時刻ｔ０５）。
【００５８】
ホスト１は、入出力端子Ｈ＿ＤＭを電圧Ｖ０２に設定することにより、自身がＵＳＢ充電規格１．２対応のホストであることをデバイス２に通知する。
【００５９】
デバイス２は、ホスト１が入出力端子Ｈ＿ＤＭを電圧Ｖ０２に設定したことを検出した後、入出力端子Ｄ＿ＤＭを電圧Ｖ０２に設定する（時刻ｔ０６）。その後、デバイス２は、入出力端子Ｄ＿ＤＰの電位を確認する（時刻ｔ０７）。その際、ホスト１がＣＤＰとして動作している場合には、トランスファーゲート２０を開状態（差動信号線Ｄ＋及びＤ−間は開放）に設定されている（制御信号ＤＣＰ＿ＥはＨレベルに設定されている）。すると、入出力端子Ｈ＿ＤＭ及びＤ＿ＤＭの電位と、入出力端子Ｄ＿ＤＰ（差動信号線Ｄ＋）の電位が一致することはない。従って、デバイス２は、時刻ｔ０７において、入出力端子Ｄ＿ＤＰの電位を確認した際に、接地電圧に等しければ、ホスト１はＣＤＰとして動作していると認識できる。
【００６０】
図５は、ＤＣＰ時の相互認識におけるホスト１及びデバイス２の各端子の状態の一例を示す図である。ホスト１が、ＤＣＰとして動作する場合には、制御信号ＤＣＰ＿ＥをＬレベルに設定する。すると、トランスファーゲート２０は閉状態（差動信号線Ｄ＋及びＤ−間を短絡）であるので、入出力端子Ｈ＿ＤＭ及びＤ＿ＤＭの電位と、入出力端子Ｄ＿ＤＰ（差動信号線Ｄ＋）の電位は一致する。従って、デバイス２が、時刻ｔ１６において、入出力端子Ｄ＿ＤＰの電位を確認した際に、電圧Ｖ０２に等しければ、ホスト１がＤＣＰとして動作していると認識できる。なお、ホスト１がＤＣＰとして動作する場合には、ＳＥＰ信号及びＳＥＭ信号の監視を行わない。即ち、デバイス２の検出動作を行わない。
【００６１】
以上が、ＵＳＢ充電規格１．２対応のホスト及びデバイスにおける相互認識の概要である。
【００６２】
図６は、ホスト１がデバイス２の接続を正常に認識する際の波形の拡大図である。上述のとおり、ホスト１は、ＳＥＰ信号がＨレベル、かつ、ＳＥＭ信号がＬレベルに設定されることにより、デバイス２が接続されたことを認識する。即ち、ホスト１のポートがＣＤＰの場合であって、ＳＥＰ信号がＨレベル、かつ、ＳＥＭ信号がＬレベルに設定されることにより、ホスト１はデバイス２の装着を認識することができる。
【００６３】
しかし、ホスト１がＵＳＢ充電規格１．２に対応している場合に、ホスト１がデバイス２を認識することができない事態が想定される。即ち、差動信号線Ｄ＋及びＤ−間の開放時に、ホスト１がデバイス２を認識できない場合が想定される。
【００６４】
ここで、ホスト１及びデバイス２の電源電圧は、ＵＳＢ２．０の規格において上限及び下限が定められている。従って、ホスト１及びデバイス２の電源電圧が、この範囲内である限りは規格違反とはならない。そこで、ホスト１の電源電圧ＶＤＤ１は、下限となる電圧と等しいものとし、デバイス２の電源電圧ＶＤＤ２は、上限となる電圧と等しいものとする。また、ホスト１がデバイス２の認識を行う際（図４の時刻ｔ０２、図５の時刻ｔ１２）は、トランスファーゲート２０は開状態である。
【００６５】
トランスファーゲート２０は開状態であるので、本来、トランスファーゲート２０を介して差動信号線Ｄ＋から差動信号線Ｄ−に向けて電流が流れることはない。しかし、ホスト１の電源電圧ＶＤＤ１とデバイス２の電源電圧ＶＤＤ２に電圧差が生じているため、トランスファーゲート２０に含まれるＰチャンネル型ＭＯＳトランジスタＰ０１にリーク電流が流れる。つまり、ノードＳ０１からノードＳ０２に向けて電流が流れる。
【００６６】
より具体的には、ホスト１の電源電圧ＶＤＤ１＝３．０Ｖ、デバイス２の電源電圧ＶＤＤ２＝３．６Ｖとすれば、その差は０．６Ｖである。従って、Ｐチャンネル型ＭＯＳトランジスタＰ０１の閾値電圧によっては、Ｐチャンネル型ＭＯＳトランジスタＰ０１を完全なオフ状態とすることができない。そのため、Ｐチャンネル型ＭＯＳトランジスタＰ０１にリーク電流が発生する。
【００６７】
また、差動信号線Ｄ−は抵抗Ｒ０２を介してプルダウンされており、Ｐチャンネル型ＭＯＳトランジスタＰ０１を介して流入するリーク電流が抵抗Ｒ０２に流れる。その結果、ノードＳ０２の電位が上昇する。ノードＳ０２の電位（シングルエンドレシーバＳＥＢＵＦ０２への入力電圧）が、電圧ＳＥ＿ＴＨを超えると、シングルエンドレシーバＳＥＢＵＦ０２は、ＨレベルのＳＥＭ信号を出力する。
【００６８】
図７は、ホスト１がデバイス２の接続を認識する際の波形の一例である。図７に示すように、シングルエンドレシーバＳＥＢＵＦ０２への入力電圧が、電圧ＳＥ＿ＴＨを超えるとＳＥＭ信号はＨレベルに設定される（時刻ｔ３２）。上述のとおり、ホスト１は、ＳＥＰ信号がＨレベル、かつ、ＳＥＭ信号がＬレベルに設定されている場合に、デバイス２の接続を検出できるため、図７に示すような波形ではデバイス２の接続を正常に認識することができない。即ち、デバイス２の認識不良が発生する。
【００６９】
以下に具体的な実施の形態について、図面を参照してさらに詳しく説明する。
【００７０】
［第１の実施形態］
第１の実施形態について、図面を用いてより詳細に説明する。
【００７１】
本実施形態に係るホスト３と既に説明したホスト１との相違点は、図２に示すトランスファーゲート２０をトランスファーゲート２１に置き換えた点である。そのため、ホスト３についての図２に相当する説明は省略する。
【００７２】
図８は、本実施形態に係るトランスファーゲート２１の回路構成の一例を示す図である。トランスファーゲート２１は、Ｐチャンネル型ＭＯＳトランジスタＰ０２〜Ｐ０４と、インバータ回路ＩＮＶ０１と、を含んでいる。
【００７３】
Ｐチャンネル型ＭＯＳトランジスタＰ０２のソース又はドレインが、ノードＳ０２に接続され、他のソース又はドレインが、Ｐチャンネル型ＭＯＳトランジスタＰ０３のソース又はドレインと接続される。さらに、Ｐチャンネル型ＭＯＳトランジスタＰ０３のソース又はドレインが、ノードＳ０１に接続される。Ｐチャンネル型ＭＯＳトランジスタＰ０２及びＰ０３のゲートは、制御信号ＤＣＰ＿Ｅを受け付ける。なお、Ｐチャンネル型ＭＯＳトランジスタＰ０２及びＰ０３の接続ノードをノードＳ０３と表記し、以下の説明を行う。Ｐチャンネル型ＭＯＳトランジスタＰ０２及びＰ０３が、上述の端子間開閉部１０１に相当する。
【００７４】
Ｐチャンネル型ＭＯＳトランジスタＰ０４のソースは、電源電圧ＶＤＤ１に接続され、ドレインはノードＳ０３に接続され、ゲートはインバータ回路ＩＮＶ０１により論理反転された制御信号ＤＣＰ＿Ｅを受け付ける。Ｐチャンネル型ＭＯＳトランジスタＰ０４が、上述の電流バイパス部１０２に相当する。
【００７５】
Ｐチャンネル型ＭＯＳトランジスタＰ０２〜Ｐ０４のバックゲートは、電源電圧ＶＤＤ１に共通接続されている。なお、Ｐチャンネル型ＭＯＳトランジスタＰ０２〜Ｐ０４のバックゲートは、共通接続に限定されない。これらのバックゲートが、個別に電源電圧ＶＤＤ１に接続されていてもよい。
【００７６】
トランスファーゲート２１は、制御信号ＤＣＰ＿ＥがＬレベルの際に、ノードＳ０１及びＳ０２の間を短絡する。即ち、Ｐチャンネル型ＭＯＳトランジスタＰ０２及びＰ０３により構成する端子間開閉部は、差動信号線Ｄ＋及びＤ−間を短絡する。その際、Ｐチャンネル型ＭＯＳトランジスタＰ０４はオフ状態であるため、ノードＳ０３から電源電圧ＶＤＤ１に向けて電流は流れない。
【００７７】
一方、トランスファーゲート２１は、制御信号ＤＣＰ＿ＥがＨレベルの際に、ノードＳ０１及びＳ０２の間を開放する。この場合、Ｐチャンネル型ＭＯＳトランジスタＰ０４はオン状態であるため、ノードＳ０３から電源電圧ＶＤＤに向けた電流路が形成できる。図９は、制御信号ＤＣＰ＿Ｅとトランスファーゲート２１の状態を纏めた図である。
【００７８】
次に、トランスファーゲート２１を含むホスト３の動作について説明する。
【００７９】
その際、ホスト３はＣＤＰとして動作するものとする。ホスト３は、ＣＤＰとして動作するため、制御信号ＤＣＰ＿Ｅを常時Ｈレベルに設定し、トランスファーゲート２１を開状態に設定する。また、制御信号ＤＣＰ＿ＥがＨレベルであるため、Ｐチャンネル型ＭＯＳトランジスタＰ０４はオン状態である。ホスト３にデバイス２が接続されると、ホスト３の入出力端子Ｈ＿ＤＰの電位が上昇し、電圧ＳＥ＿ＴＨを超えた時点で、ＳＥＰ信号がＨレベルとなる。この場合、入出力端子Ｈ＿ＤＰにホスト３の電源電圧ＶＤＤ１以上の電圧が印加されると、トランスファーゲート２１に含まれるＰチャンネル型ＭＯＳトランジスタＰ０３を介してノードＳ０３にリーク電流が流れ込む。
【００８０】
しかし、ノードＳ０３と電源電圧ＶＤＤの間に配置されたＰチャンネル型ＭＯＳトランジスタＰ０４はオン状態であるので、ノードＳ０３に流れ込んできた電流の大半はＰチャンネル型ＭＯＳトランジスタＰ０４を介して電源線に流れる。その結果、Ｐチャンネル型ＭＯＳトランジスタＰ０２を介して、入出力端子Ｈ＿ＤＭに流れ込む電流を抑制することができる。
【００８１】
入出力端子Ｈ＿ＤＭに流れ込む電流が減少することにより、入出力端子Ｈ＿ＤＭ（差動信号線Ｄ−）の電位上昇を抑制することができる。そのため、シングルエンドレシーバＳＥＢＵＦ０２への入力電圧が、電圧ＳＥ＿ＴＨを超えることはなく、ＳＥＭ信号はＬレベルを維持する。即ち、本実施形態に係るホスト３では、デバイス２の認識不良は発生しない。
【００８２】
ここで、デバイス２の認識不良を防止するための手段として、以下のような手段が考えられる。
【００８３】
第１の手段は、トランスファーゲート２０に含まれるＰチャンネル型ＭＯＳトランジスタＰ０１の閾値電圧を高くすることである。Ｐチャンネル型ＭＯＳトランジスタＰ０１を介して入出力端子Ｈ＿ＤＭに流れ込む電流の電流値は、ホスト１の電源電圧ＶＤＤ１とデバイス２の電源電圧ＶＤＤ２の差と、Ｐチャンネル型ＭＯＳトランジスタＰ０１の閾値電圧に依存する。そこで、Ｐチャンネル型ＭＯＳトランジスタＰ０１の閾値電圧を高くすることで、リーク電流の発生を抑制することができる。
【００８４】
しかし、このような対策手段では、Ｐチャンネル型ＭＯＳトランジスタＰ０１のゲート酸化膜を、ホスト１に含まれる他のＰチャンネル型ＭＯＳトランジスタのゲート酸化膜よりも厚く形成する等の変更が必要となる。即ち、閾値電圧が高いＰチャンネル型ＭＯＳトランジスタを特別に用意する必要があり、基板面積の有効活用の観点から問題がある。
【００８５】
一方、本実施形態に係るトランスファーゲート２１に使用するＰチャンネル型ＭＯＳトランジスタＰ０２〜Ｐ０４は、他のＰチャンネル型ＭＯＳトランジスタと比較し、閾値電圧を高くする必要はなく、このような問題は発生しない。
【００８６】
第２の手段は、複数のＰチャンネル型ＭＯＳトランジスタを縦続接続する構成を採用することである。
【００８７】
図１０は、トランスファーゲート２０ａの回路構成の一例を示す図である。図１０に示すように、複数のＰチャンネル型ＭＯＳトランジスタを縦続接続することにより、入出力端子Ｈ＿ＤＭに流れ込む電流を減少させることができる。しかし、このような対策手段では、数多くのＰチャンネル型ＭＯＳトランジスタが必要となり、基板面積の増加及びコストの上昇といった問題が発生する。一方、本実施形態に係るトランスファーゲート２１に使用するＰチャンネル型ＭＯＳトランジスタの個数は限定的であり、基板面積が上昇することはない。
【００８８】
本実施形態においては、ホストとデバイスを接続する場合について、ホストがデバイスを認識できない認識不良を防止する点について説明した。しかし、ＵＳＢハブとデバイスを接続する場合であっても、ＵＳＢハブにおけるデバイスの認識不良を防止できることは勿論である。従って、本実施形態に係るトランスファーゲート２１は、ＵＳＢ２．０規格対応のホストコントローラ、又は、ＨＵＢコントローラへの適用が好適である（ＵＳＢ１．１規格を含む）。また、ＵＳＢ規格は現在、ＵＳＢ３．０まで規定されているが、ＵＳＢ３．０規格では１．５Ａといった高い電力での充電仕様は規定されていない。そのため、ＵＳＢ３．０対応のホストコントローラ等であっても、ＵＳＢ充電規格１．２による高速充電が予定される。従って、ＵＳＢ３．０対応のホストコントローラ、又は、ＨＵＢコントローラに対し、本実施形態に係るトランスファーゲート２１を使用しても同様の効果が期待できる。
【００８９】
さらに、トランスファーゲート２１に含まれるトランジスタは、全てＰチャンネル型ＭＯＳトランジスタとしたが、これに限定する趣旨ではない。例えば、Ｐチャンネル型ＭＯＳトランジスタＰ０４に代えて、Ｎチャンネル型ＭＯＳトランジスタを配置することが考えられる。Ｎチャンネル型ＭＯＳトランジスタであっても、ノードＳ０３から接地線に電流を流すことが可能だからである。しかし、Ｎチャンネル型ＭＯＳトランジスタを使用した場合には、より大きな電流が接地線に流れ込む結果となり、Ｎチャンネル型ＭＯＳトランジスタのオン抵抗の影響から電源電圧ＶＤＤ１が低下することが懸念される。そのため、本実施形態において説明したように、トランスファーゲート２１に含まれるＰチャンネル型ＭＯＳトランジスタ、又は、Ｎチャンネル型ＭＯＳトランジスタのいずれかで統一することが望ましい。いずれかで統一されていれば、ノードＳ０３から流れ出る電流値は限定的だからである（ノードＳ０３から流れる電流値は、電源電圧ＶＤＤ１と電源電圧ＶＤＤ２の差に依存するためである）。
【００９０】
さらにまた、ノードＳ０３に流れる電流を減少させる手段は、トランジスタをオン・オフすることにより電源線又は接地線に電流を流すことに限定されない。例えば、ノードＳ０３に容量素子の一端を接続し、ノードＳ０３に流れる電流を容量素子に吸収することで、ノードＳ０３に流れる電流を減少させることができる。この場合には、ホスト及びデバイスの動作に影響を与えない動作モード時に容量素子に蓄積した電荷を放電することが考えられる。
【００９１】
上述のように、ＵＳＢ充電規格１．２対応のホスト及びデバイスの相互認識において、入出力端子Ｈ＿ＤＭ（差動信号線Ｄ−）の電位が上昇することにより、ホストがデバイスを正常に認識できないといった問題が発生する。そこで、Ｐチャンネル型ＭＯＳトランジスタＰ０２〜Ｐ０４から構成されるトランスファーゲート２１を使用する。トランスファーゲート２１は、ノードＳ０１及びＳ０２間の開放時に、Ｐチャンネル型ＭＯＳトランジスタＰ０４をオン状態に設定する。Ｐチャンネル型ＭＯＳトランジスタＰ０４をオン状態とすることにより、ホストの電源電圧ＶＤＤ１とデバイスの電源電圧ＶＤＤ２に電圧差が生じている場合であっても、発生したリーク電流はＰチャンネル型ＭＯＳトランジスタＰ０４を介して電源に吸収される。その結果、入出力端子Ｈ＿ＤＭに流れ込む電流が減少し、シングルエンドレシーバＳＥＢＵＦ０２が受け付ける電圧は上昇しない。即ち、シングルエンドレシーバＳＥＢＵＦ０２は、ＳＥＭ信号としてＨレベルを出力することはないので、デバイスの認識不良を防止できる。
【００９２】
［第２の実施形態］
続いて、第２の実施形態について図面を参照して詳細に説明する。
【００９３】
第１の実施形態に係るトランスファーゲート２１は、入出力端子Ｈ＿ＤＰ及びＨ＿ＤＭに抵抗を介さず接続されている。そのため、ＥＳＤ放電に対して脆弱である可能性がある。従ってトランスファーゲート２１のＥＳＤ放電に対する耐性を高めることが望まれる。
【００９４】
図１１は、本実施形態に係るトランスファーゲート２２の回路構成の一例を示す図である。図１１において図８と同一構成要素には、同一の符号を付し、その説明を省略する。
【００９５】
トランスファーゲート２１とトランスファーゲート２２の相違点は、Ｐチャンネル型ＭＯＳトランジスタＰ０３とノードＳ０１の間に抵抗Ｒ０６を、Ｐチャンネル型ＭＯＳトランジスタＰ０２とノードＳ０２の間に抵抗Ｒ０７を、それぞれ接続する点である。なお、抵抗Ｒ０６及びＲ０７の抵抗値は、ノードＳ０１からＳ０２までの抵抗値（抵抗Ｒ０６及びＲ０７の抵抗値、Ｐチャンネル型ＭＯＳトランジスタＰ０２及びＰ０３のオン抵抗）がＵＳＢ充電規格１．２の定める仕様を逸脱しない範囲で、決定する。
【００９６】
以上のように、トランスファーゲート２１のＥＳＤ放電に対する脆弱性を克服するために、抵抗Ｒ０６及びＲ０７を接続する。その結果、トランスファーゲート２２及びトランスファーゲート２２を含むホストのＥＳＤ放電に対する耐性が向上する。
【００９７】
［第３の実施形態］
続いて、第３の実施形態について図面を参照して詳細に説明する。
【００９８】
上述のように、ホストとデバイスの相互認識において、ホストがＤＣＰとして動作する際には、差動信号線Ｄ＋及びＤ−間を短絡する。差動信号線Ｄ＋及びＤ−が短絡していることで、デバイスはホストがＤＣＰとして動作することを認識できる。その際、トランスファーゲートは、低電圧である電圧Ｖ０２を通過させる必要がある。なお、上述のとおり、ＵＳＢ充電規格１．２において、電圧Ｖ０２は０．５Ｖ〜０．７Ｖと定められている。
【００９９】
そのため、Ｐチャンネル型ＭＯＳトランジスタのみで構成されているトランスファーゲート２１又は２２では、電圧Ｖ０２を通過させることが困難である。Ｐチャンネル型ＭＯＳトランジスタがオン状態となるためには、ソース電圧を基準にして、ゲート電圧が閾値電圧を超える必要があるためである。
【０１００】
図１２は、本実施形態に係るトランスファーゲート２３の回路構成の一例を示す図である。図１２において図１１と同一構成要素には、同一の符号を付し、その説明を省略する。
【０１０１】
トランスファーゲート２３とトランスファーゲート２２の相違点は、Ｎチャンネル型ＭＯＳトランジスタＮ０３を追加する点である。Ｎチャンネル型ＭＯＳトランジスタＮ０３のソース又はドレインは抵抗Ｒ０６に接続され、他のソース又はドレインは抵抗Ｒ０７に接続されている。さらに、Ｎチャンネル型ＭＯＳトランジスタＮ０３のゲートはインバータ回路ＩＮＶ０１の出力を受け付け、バックゲートは接地されている。
【０１０２】
このように、トランスファーゲート２２にＮチャンネル型ＭＯＳトランジスタＮ０３を追加することにより、低電圧信号の通過を容易にする。Ｎチャンネル型ＭＯＳトランジスタであれば、ソース電圧を基準として、ゲート電圧が閾値電圧を超えるとオン状態となるため、低電圧信号の通過は容易だからである。
【０１０３】
なお、本実施形態に係るトランスファーゲート２３は、第２の実施形態に係るトランスファーゲート２２に対し、Ｎチャンネル型ＭＯＳトランジスタを追加している。しかし、第１の実施形態に係るトランスファーゲート２１に対し、Ｎチャンネル型ＭＯＳトランジスタを追加してもよい。このような場合も、低電圧信号を容易に通過させるとう効果が期待できる。
【０１０４】
ここで、第１〜第３の実施形態において、トランスファーゲートに含まれるトランジスタは、Ｐチャンネル型ＭＯＳトランジスタとして説明を行った。しかし、Ｎチャンネル型ＭＯＳトランジスタとＰチャンネル型ＭＯＳトランジスタを入れ替えても、電源等の接続を適宜変更すれば対応可能である。即ち、Ｐチャンネル型ＭＯＳトランジスタを第１導電型ＭＯＳトランジスタ、Ｎチャンネル型ＭＯＳトランジスタを第２導電型ＭＯＳトランジスタと捉えることができる。さらに、トランスファーゲート２１〜２３をＵＳＢ規格に適応した通信インターフェイス回路に用いることを説明したが、ＵＳＢ規格に限定されず、同様の手順でホスト及びデバイスの相互認識を行う通信規格に適用できることは当然である。
【０１０５】
なお、引用した上記の特許文献等の各開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１０６】
１、３  ホスト
２  デバイス
１０  差動ドライバ
２０、２０ａ、２１、２２、２３  トランスファーゲート
３０  差動レシーバ
４０  レベルシフタ
５０  ＥＳＤ保護回路
１００  半導体装置
１０１  端子間開閉部
１０２  電流バイパス部
ＣＭＰ０１  コンパレータ
ＩＮＶ０１  インバータ回路
Ｎ０１〜Ｎ０３  Ｎチャンネル型ＭＯＳトランジスタ
Ｐ０１〜Ｐ０４、ＰＭＯＳ  Ｐチャンネル型ＭＯＳトランジスタ
Ｒ０１〜Ｒ０７  抵抗
ＳＥＢＵＦ０１、ＳＥＢＵＦ０２  シングルエンドレシーバ
【図１】
2013153239.tif 000003
【図２】
2013153239.tif 000004
【図３】
2013153239.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2013153239.tif 000009
【図８】
2013153239.tif 000010
【図９】
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【図１０】
2013153239.tif 000012
【図１１】
2013153239.tif 000013
【図１２】
2013153239.tif 000014