(57)【要約】【課題】  液晶表示装置において、ゲートドライバＩＣのデバイスの特性による出力遅延時間バラつきの応じたタイミング調整を不要とし、ゲートドライバＩＣの出力特性の許容性を拡大する。【解決手段】複数のゲート配線とソース配線が行列状に配置され、その交差部に画素とその駆動トランジスタを配置した液晶パネルと、ソースドライバＩＣと、ゲートドライバＩＣと、ソースドライバＩＣとゲートドライバＩＣの駆動タイミング制御を行うタイミング制御回路とを有する液晶表示装置において、液晶パネルから出力する複数のゲート配線駆動信号毎に立下がり遅延時間を測定し、前記複数の遅延時間に基づいてソースドライバＩＣの出力タイミングを制御することを特徴とする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数のゲート配線とソース配線が行列状に配置され、その交差部に画素とその駆動トランジスタを配置した液晶パネルと、ソース配線駆動回路と、ゲート配線駆動回路と、前記ソース配線駆動回路とゲート配線駆動回路の駆動タイミング制御を行うタイミング制御回路とを有する液晶表示装置において、
前記液晶パネルから出力する複数のゲート配線駆動信号毎に立下がり遅延時間を測定し、前記複数の遅延時間に基づいてソース配線駆動タイミングを制御することを特徴とする液晶表示装置。
【請求項２】
２本のゲート配線駆動信号にそれぞれ対応した立下がり遅延時間を測定し、該２つの遅延時間を平均した値を用いて、上記２本のゲート配線間に配置された画素を駆動するソース配線駆動タイミングを制御することを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
複数のゲート配線とソース配線が行列状に配置され、その交差部に画素とその駆動トランジスタを配置した液晶パネルと、ソース配線駆動回路と、ゲート配線駆動回路と、前記ソース配線駆動回路とゲート配線駆動回路の駆動タイミング制御を行うタイミング制御回路とを有する液晶表示装置の駆動方法であって、
前記液晶パネルから出力する複数のゲート配線駆動信号毎に立下がり遅延時間を測定し、前記複数の遅延時間に基づいてソース配線駆動タイミングを制御することを特徴とする液晶表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置およびその駆動方法に関する。
【背景技術】
【０００２】
液晶表示装置は、液晶パネルと、ソース配線駆動回路、ゲート配線駆動回路、タイミング制御回路、電源回路により構成される。小型の液晶駆動装置では、これらの配線駆動回路が１チップ化されたＩＣにより駆動するものもあるが、表示解像度の向上により１チップＩＣを使用できない液晶表示装置では複数のソース配線駆動回路、ゲート配線駆動回路がそれぞれ必要となる。
また、液晶表示装置の配線駆動回路において、使用環境による温度変化が生じた場合、使用するデバイスの特性によりソース配線駆動回路とゲート配線駆動回路において出力タイミングが変動する。このため、使用環境の温度変化により液晶表示装置における動作タイミングが変動するため、液晶表示装置における画素書き込みタイミングを一定に保持することができない。このため、書き込み時間不足や表示データの誤書き込みなどにより、コントラストの低下や縞状ムラが表示されるなど視認性が低下する。この対策として、ゲート配線に印加された走査信号を信号検出部を介してターンオン信号の遅延の有無を検出し、その検出結果に基づいて、クロック信号のロジックハイ区間のパルス幅を調節することにより、ターンオン信号の遅延を補償する技術が周知である（特許文献１）。
【０００３】
ここで、液晶表示装置の液晶パネル内部における画素書き込みタイミングはソース配線駆動回路およびゲート配線駆動回路の特性に依存し、使用環境の温度により両駆動回路の内部特性が変化し、ゲート配線駆動信号の遅延（特にターンオフタイミング）時間が大きい場合は、画素書き込み時間が不足したり、次段のゲート配線に対応するデータ誤書き込みが発生したりして表示ムラが発生し、視認特性が劣化する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１７６２６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述のように、ゲート配線駆動回路において出力タイミングが変動する対策においては、ゲート配線駆動回路に例えばある製造メーカのゲートドライバＩＣを採用している液晶表示装置において、調達性やコストなど諸般の事情により当該メーカ製に代えて、そのドライバＩＣと同等の性能を持つ他の製造メーカ製のゲートドライバＩＣ変更を検討する場合、デバイス特性の差異による出力遅延時間に相違が生じ、タイミング調整が必要となり、置き換えが容易ではなく、タイミング制御回路内部の定数変更を伴うなどコストアップに繋がる。
本願は上記問題点を解決することができ、液晶表示装置におけるゲートドライバＩＣの出力特性の許容性を拡大するものである。
【課題を解決するための手段】
【０００６】
この発明による液晶表示装置は、液晶パネルから出力する複数のゲート配線駆動信号毎に立下がり遅延時間を測定し、前記複数の遅延時間に基づいてソース配線駆動タイミングを制御することを特徴とする。
【発明の効果】
【０００７】
本発明における動作タイミングの補正により、液晶表示装置における画素書き込みタイミングが常に一定となるため、使用環境の温度変化に対する視認性の低下を抑制できる。また、駆動回路においてゲートドライバＩＣ置き換え時に、タイミング調整を必要とせず容易に置き換えが可能となりコスト削減に寄与する。
【図面の簡単な説明】
【０００８】
【図１】液晶表示装置の概略構成図
【図２】タイミング制御回路のブロック図
【図３】１水平走査期間の測定タイミング図
【図４】ゲート出力遅延時間の検出タイミング
【図５】ゲート配線駆動信号波形とソースドライバＩＣ制御信号のタイミング図
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一の符号を付してある。
【００１０】
実施の形態１．
本発明における実施形態を図１に基づいて説明する。図１には、液晶表示装置１の概略構成図であり、複数のゲート配線とソース配線が行列状に配置され、その交差部に複数の画素とそれを駆動するＴＦＴ（図示せず）を配置した液晶パネル２と、ソース配線駆動回路としてソースドライバＩＣが２個、ゲート配線駆動回路としてゲートドライバＩＣ１個がＣＯＦ（Chip On Film）実装されており、液晶表示装置１の外部から電源（図示せず）、水平、垂直同期信号（図示せず）、データ信号（図示せず）および基準クロック信号が制御基板１４に供給される。
図１において、ソースドライバＩＣ１２とゲートドライバＩＣ１３の複数の入出力端子は液晶パネル２と制御基板１４間に接続され、複数のソース配線とゲート配線を駆動する。タイミング制御回路１５は、外部より入力される上記基準クロック信号および水平、垂直同期信号を基にゲートドライバＩＣ制御信号３およびソースドライバＩＣ制御信号４を生成し、ソースドライバＩＣ１２とゲートドライバＩＣ１３を制御する。また、制御基板１４はタイミング制御回路１５、電源回路１６、レベル変換回路部１７などで構成される。
【００１１】
液晶パネル２のゲート配線入力端子に印加された各ゲート配線駆動信号は、液晶パネル２内の１段目、ｎ段目、最終段のゲート配線（Ｇ１、Ｇｎ、Ｇｅｎｄ）３本が反入力端子側（図１において右側）から取り出されて上記レベル変換回路部１７に入力し、レベル変換回路部１７を介してタイミング制御回路１５へ入力する。本実施の形態では、このレベル変換されたゲート配線駆動信号（ＯＧ１，ＯＧｎ、ＯＧｅｎｄ）に基づいてゲート信号遅延ｔｄを検出のうえ、その値に応じてソースドライバＩＣ１２に出力するソースドライバＩＣ制御信号４を所定量遅延させるものである。その結果、液晶パネル２内部におけるゲート配線駆動信号に対し、ソースドライバＩＣ１２より出力されるソースドライバＩＣ制御信号４のタイミングは常に一定の間隔を保持することが可能となる。
【００１２】
図２は上記タイミング回路１５の概略構成図を示したものであり、タイミング回路１５はタイミング生成回路２１と第一カウンタ２２（カウンタ１）と３つの第二カウンタ２３（カウンタ２ａ、カウンタ２ｂ、カウンタ２ｃ）および演算回路２５により構成される。
本実施の形態においては、さらに上記３本のゲート配線駆動信号の振幅レベル(ＶＤＤＧ/ＶＥＥＧ)を制御基板に入力可能な信号振幅レベル(ＶＣＣ/ＶＳＳ)に変換するレベル変換回路部１７が必要である。複数の第二カウンタ２３は上記３本のゲート配線駆動信号の実行的な水平走査期間を測定し、演算回路２５が遅延時間ｔｄをそれぞれ検出およびその値を記憶し、それらの記憶値に基づいて演算回路２５が、ソースドライバＩＣ制御信号４のタイミング補正値１８を算出し、タイミング生成回路２１へ出力する。
【００１３】
次に、タイミング回路１５内における上記ソースドライバＩＣ制御信号４のタイミング補正動作について詳細に説明する。３つの振幅変換回路を有するレベル変換回路部１７を介して入力された３本のゲート配線駆動信号（ＯＧ１、ＯＧｎ、ＯＧｅｎｄ）は、それぞれ対応する３つの第二カウンタ２３（カウンタ２ａ、カウンタ２ｂ、カウンタ２ｃ）により実行的な１水平走査期間を基準クロック信号ＤＣＬＫによりカウントされる。ここで、実行的な１水平走査期間とはＧｎ段の水平走査開始タイミングからＯＧｎ信号の立下りまでの期間である。カウントされた値は演算回路２５にて、第一カウンタ２２より入力した1水平走査期間の理論値であるカウント値と比較され、その差が各ゲート配線駆動信号Ｇｎの遅延時間として検出される。
【００１４】
第一カウンタ２２および第二カウンタ２３のカウンタ制御信号９（カウンタリセットおよびカウント開始指令）は、タイミング生成回路２１から各カウンタに入力する。ここで第一カウンタ２２のカウント開始および停止は、上記カウンタ制御信号９に基づき行われ、各ゲート配線の理論的走査期間に相当する期間、カウント動作を行う。
一方、3つの第二カウンタ２３は、カウント開始は上記第一カウンタ２２と同一タイミングであり、水平走査開始タイミングと同一であるが、カウント停止はゲート配線駆動信号（ＯＧ１、ＯＧｎ、ＯＧｅｎｄ）の立下りタイミングに同期して行われ、そのカウント値が実行的な1水平走査期間に相当する。
【００１５】
ここで第一カウンタ２２における１水平走査期間の理論値は、起動時に液晶パネル２の解像度に応じて設定することが可能である。図２では、一つのゲートドライバＩＣから出力したゲート配線駆動信号出力であっても複数の出力配線の内、各配線毎の出力遅延が出力段で異なることを想定し、任意に３点の検出ポイントを設け説明しているが、検出ポイントを限定するものではない。
【００１６】
図３は各カウンタにおける１水平走査期間の測定タイミングを示したものであり、一例としてゲート配線Ｇｎ段を取り上げて詳細タイミングを説明する。同図におけるｎ段目ゲート配線走査期間を表すＧｎ信号は、ゲートドライバＩＣ１３の理想的な出力波形であり、Ｇｎ信号の立ち上がり時から立下がり期間が図３記載のＣｏｕｎｔ１となり、図２で示した第一カウンタ２２のカウント値である。これは１水平走査期間の理論値となる。
【００１７】
一方、図３において、前記ゲート配線ｎ段目ゲート配線走査期間を表す信号Ｇｎの立ち上がり時からｎ段目ゲート配線駆動信号ＯＧｎの立下り時までの期間すなわちＣｏｕｎｔ２ｎが第二カウンタ２３でカウントした実行的なｎ段の１水平走査期間のカウント値である。
液晶表示装置において、ゲートドライバＩＣ１３の出力は数百段あり、各ゲート配線の段数によって実際の駆動信号において信号遅延時間ｔｄに相違が生じる可能性がある。この相違は、ゲートドライバＩＣ１３の各出力段毎の出力インピーダンスバラつきおよび液晶パネル２のゲート配線の浮遊容量のバラつきが主要な要因である。
【００１８】
図４は、ゲート配線駆動信号（ＯＧ１、ＯＧｎ、ＯＧｅｎｄ）の遅延時間の検出タイミング例である。同図に示すように３つの第二カウンタ２３により初段Ｇ１、任意の出力段Ｇｎ、最終段Ｇｎｅｄにおけるゲート配線駆動信号による実行的な水平走査期間を基準クロック信号ＤＣＬＫによりカウントし、１水平走査期間の理論値とゲート配線駆動信号の遅延を含むカウント値（Ｃｏｕｎｔ２ａ、２ｂ、２ｃ）を基に、各ゲート配線駆動信号毎の遅延時間（ｔｄａ、ｔｄｂ、ｔｄｃ）を演算回路２５において演算、記憶し、タイミング生成回路２１に出力する。
【００１９】
本実施の形態では、上記３つ遅延時間値に所定の定数（負の数も有る得る）を加算し、ソース配線駆動出力タイミング補正値１８（Ｔｇｓ）を計算してタイミング生成回路２１内に記憶する。さらに上記液晶パネル２の全ゲート配線Ｇ１〜Ｇｅｎｄによる走査期間を２分割し、すなわち垂直走査期間を２分割し、２つタイミング補正値１８（Ｔｇｓａ、Ｔｇｓｂ）として、次フレームのゲート配線Ｇ１からＧｅｎｄ段による水平走査期間に適用する。
すなわちゲート配線Ｇ１段からＧｎ段による水平走査期間においては、ゲート配線Ｇ１の遅延時間ｔｄａと同Ｇｎの遅延時間ｔｄｂとの平均値に応じたタイミング補正値１８（Ｔｇｓａ）を用い、ゲート配線Ｇｎ＋１からＧｅｎｄ段による水平走査期間においては、ゲート配線Ｇｎの遅延時間ｔｄｂと同Ｇｅｎｄの遅延時間ｔｄｃとの平均値に応じたタイミング補正値１８（Ｔｇｓｂ）を用いる。
【００２０】
図５にゲート配線駆動信号（ＯＧｎ、ＯＧｎ＋１）波形とソースドライバＩＣ１２制御信号のタイミング図を示す。演算回路２５によりソース配線駆動出力タイミング補正値１８は、次フレームにおけるソース配線駆動回路（ソースドライバＩＣ１２）への出力する制御信号４（図５のＬＤ、ＰＯＬ、Ｄａｔａ他）の出力タイミングに対して反映され、同図にて破線で示した理想的なゲート配線駆動信号に対して、常に実効的なゲート配線駆動信号の立ち下がり時点に応じた一定のタイミングを維持することとなる。その結果、液晶パネルの画素書き込みタイミングは使用環境やゲートドライバＩＣ１３の特性ばらつきによる表示品位の劣化を抑制できる。
【００２１】
なお、本実施の形態では、ゲート配線駆動信号の遅延時間ｔｄをＧ１段、Ｇｎ段、Ｇｅｎｄ段の３本にて測定したが、測定の本数に制限はなく、複数であればその間の平均値が演算可能である。さらに該演算値に基づいて次フレームのソース配線駆動タイミングを補正するが、検出から次フレーム間の補正値の記憶場所として演算回路内であってもよく、またはタイミング生成回路であってもよい。
【００２２】
一方、３つのゲート配線駆動信号遅延値により、液晶パネルを２つの領域に分けてソース配線駆動タイミング補正の実施を例示したが、特に２つの領域である理由はなく、検出するゲート配線駆動信号を増やして、領域を増やせばさらにきめ細かく補正が可能となる。
また、本実施の形態ではゲート配線Ｇ１段からＧｎ段による水平走査期間においては、ゲート配線Ｇ１の遅延時間ｔｄａと同Ｇｎの遅延時間ｔｄｂとの平均値に応じたタイミング補正値を用い、ゲート配線Ｇｎ＋１からＧｅｎｄ段による水平走査期間においては、ゲート配線Ｇｎの遅延時間ｔｄｂと同Ｇｅｎｄの遅延時間ｔｄｃとの平均値に応じたタイミング補正値を用いたが、ゲート配線Ｇ１段からＧｎ＋１段による水平走査期間においては、ゲート配線Ｇ１の遅延時間ｔｄａと同Ｇｎの遅延時間ｔｄｂとの平均値に応じたタイミング補正値を用い、ゲート配線ＧｎからＧｅｎｄ段による水平走査期間においては、ゲート配線Ｇｎの遅延時間ｔｄｂと同Ｇｅｎｄの遅延時間ｔｄｃとの平均値に応じたタイミング補正値を用いてもよい。
【００２３】
一般的に、外付けのタイミング制御回路はＡＳＩＣ（Application Specific Integrated Circuit）、ＦＰＧＡ（Field-Programmable Gate Array）、マイコン（マイクロコントローラ：microcontroller）などの大規模集積回路により構成されており、本発明においてゲート配線駆動信号の遅延を検出するカウンタ回路、ゲート配線駆動信号の遅延に準じて出力タイミングを調整する演算回路を包含することが可能であり、液晶表示装置からのゲート出力信号を入力するためのレベル変換回路の追加程度で実現可能である。
【符号の説明】
【００２４】
２  液晶パネル
３  ゲートドライバＩＣ制御信号
４  ソースドライバＩＣ制御信号
９  カウンタ制御信号
１２  ソースドライバＩＣ
１３  ゲートドライバＩＣ
１４  制御基板
１５  タイミング制御回路
１７  レベル変換回路部
１８  ソース配線駆動出力タイミング補正値
２１  タイミング生成回路
２２  第一カウンタ
２３  第二カウンタ
２５  演算回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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