(57)【要約】【課題】低消費電力化を図ることができる半導体装置、電子機器及びクロック信号停止方法を提供することを目的とする。【解決手段】半導体装置１００は、第１のクロック信号に基づき、機能設定の制御を行う機能制御回路５と、第１のクロック信号を機能制御回路５に供給する供給回路８０と、第１のクロック信号に基づき機能設定の制御に必要な時間をカウントし、機能設定の制御に必要な時間の間、第１のクロック信号が機能制御回路５に供給されるように供給回路８０を制御するクロック信号制御回路７０とを有することにより上記課題を解決する。【選択図】  図１
2013097507.tif 000002
【特許請求の範囲】
【請求項１】
第１のクロック信号に基づき、機能設定の制御を行う機能制御回路と、
前記第１のクロック信号を前記機能制御回路に供給する供給回路と、
前記第１のクロック信号に基づき前記機能設定の制御に必要な時間をカウントし、前記機能設定の制御に必要な時間の間、前記第１のクロック信号が前記機能制御回路に供給されるように前記供給回路を制御するクロック信号制御回路と
を有することを特徴とする半導体装置。
【請求項２】
機能設定命令が書き込まれる機能設定レジスタと、
前記機能設定レジスタへの機能設定命令の書き込みを検出し、前記機能設定命令の書き込みが検出されたタイミングで前記クロック信号制御回路に、前記機能設定の制御に必要な時間のカウントを開始させる検出回路と
を更に有する請求項１記載の半導体装置。
【請求項３】
前記機能設定の制御に必要な時間に基づくタイマ設定値が書き込まれるタイマ設定値レジスタを更に有し、
前記クロック信号制御回路は、前記タイマ設定値レジスタに書き込まれているタイマ設定値に基づき、前記機能設定の制御に必要な時間をカウントすること
を特徴とする請求項１又は２記載の半導体装置。
【請求項４】
複数のクロックソースから一のクロックソースを選択し、選択した一のクロックソースを分周して前記第１のクロック信号を生成するクロック信号生成回路
を更に有する請求項１乃至３何れか一項記載の半導体装置。
【請求項５】
請求項１乃至４何れか一項記載の半導体装置を有する電子機器。
【請求項６】
半導体装置よって実行されるクロック信号停止方法であって、
第１のクロック信号に基づき、機能設定の制御に必要な時間をカウントするカウントステップと、
前記機能設定の制御に必要な時間の間、前記第１のクロック信号に基づき機能設定の制御を行う機能制御回路に、前記第１のクロック信号を供給する供給ステップと
を有することを特徴とするクロック信号停止方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、電子機器及びクロック信号停止方法に関する。
【背景技術】
【０００２】
時間計測回路での計時用クロック信号を停止する半導体集積回路、半導体装置及び電子機器は従来から知られている。例えば従来の半導体集積回路には、少なくとも一つの第１のクロック信号に基づいて動作する少なくとも一つの第１の半導体回路と、前記第１のクロック信号と独立した少なくとも一つの第２のクロック信号と、前記第１の半導体回路からの要求と、に基づいて動作し、前記第１の半導体回路を補助する少なくとも一つの第２の半導体回路と、を有し、前記第２の半導体回路は、前記第２のクロック信号を停止させる停止手段を有することを特徴とするものがあった（例えば特許文献１参照）。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
近年、携帯機器などの電子機器は長時間使用が謳われるようになった。このため、電子機器は出来る限り低消費電力化を図る必要がある。例えば電子機器は、搭載している半導体装置、半導体集積回路の消費電力を下げることにより、電子機器全体としての低消費電力化を図っていた。また、半導体装置、半導体集積回路は消費電力を下げるため、必要のない回路へのクロック信号を停止して低消費電力化を図っていた。
【０００４】
しかし、従来の半導体装置、半導体集積回路は第１のクロック信号と独立した第２のクロック信号が必要であり、第１の半導体回路と第２の半導体回路とで単一のクロック信号を使用するよりも低消費電力化を図れないという問題があった。
【０００５】
本発明は、低消費電力化を図ることができる半導体装置、電子機器及びクロック信号停止方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記した課題を解決するために、請求項１に記載の半導体装置は、第１のクロック信号に基づき、機能設定の制御を行う機能制御回路と、前記第１のクロック信号を前記機能制御回路に供給する供給回路と、前記第１のクロック信号に基づき前記機能設定の制御に必要な時間をカウントし、前記機能設定の制御に必要な時間の間、前記第１のクロック信号が前記機能制御回路に供給されるように前記供給回路を制御するクロック信号制御回路とを有することを特徴とする。
【０００７】
なお、本発明の構成要素、表現または構成要素の任意の組合せを、方法、装置、システム、コンピュータプログラム、記録媒体、データ構造などに適用したものも本発明の態様として有効である。
【発明の効果】
【０００８】
本発明によれば、低消費電力化を図ることができる半導体装置、電子機器及びクロック信号停止方法を提供可能である。
【図面の簡単な説明】
【０００９】
【図１】本実施の形態の半導体装置の一例の構成図である。
【図２】デバイダ回路の一例の構成図である。
【図３】検出回路の一例の構成図である。
【図４】検出回路の一例のタイミングチャートである。
【図５】半導体装置の一例のタイミングチャートである。
【図６】アンプの一例の構成図である。
【図７】アンプ立ち上げ時の一例のタイミングチャートである。
【図８】タイマ回路の一例の構成図である。
【図９】タイマ回路の一例のタイミングチャートである。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について、詳細に説明する。
【００１１】
図１は本実施の形態の半導体装置の一例の構成図である。なお、本実施の形態における半導体装置１００は１チップに収められたものであっても、複数のチップに分けて収められたものであってもよい。
【００１２】
図１の半導体装置１００はホスト（ＨＯＳＴ）１１０と接続されている。図１の半導体装置１００はアンプ（ＡＭＰ）１〜４、アンプ１制御回路５、アンプ２制御回路６、アンプ３制御回路７、アンプ４制御回路８、ＰＬＬ（Phase Locked Loop）回路１０、ＰＬＬ回路２０、デバイダ（ＤＥＶＩＤＥＲ）回路３０、ホストＩ／Ｆ４０、機能設定レジスタ５０、ＰＬＬ設定レジスタ５１、タイマ（ＴＩＭＥＲ）設定値レジスタ５２、検出（ＤＥＴＥＣＴＥＲ）回路６０、タイマ回路７０、ＡＮＤ回路８０及び９０、ＯＲ回路９１を有する構成である。
【００１３】
半導体装置１００はホスト１１０からのアンプオン（例えばAMP_ON=1）命令が機能設定レジスタ５０に書き込まれた後、最終的に例えばアンプ１が使用可能な状態になるまでを制御する回路である。なお、アンプオフ（例えばAMP_ON=0）命令が機能設定レジスタ５０に書き込まれた場合はアンプオンの場合と同様であるため、説明を省略する。
【００１４】
アンプ１〜４では、後述するように、相応の時間（例えば３５ｍｓ）を費やして立ち上げ動作がなされる。この理由は例えばアンプ１〜４をスピーカ（図示せず）に繋げてアンプ１〜４を急に起動すると、異音が鳴る場合があることが分かっているからである。異音の発生は、アンプ１〜４のバイアス（ＢＩＡＳ）電圧を、時間を掛けてゆっくり上げていくことで抑えることができる。
【００１５】
バイアス電圧が所望の値に達したところでアンプ１〜４の立ち上がりは完了する。アンプ１〜４の立ち上がりの完了によりホスト１１０からのアンプオン命令が終了し、アンプ１〜４は使用できるようになる。このようなアンプ１〜４の立ち上げでは、クロック信号ＣＬＫが必要なアンプ１制御回路５、アンプ２制御回路６、アンプ３制御回路７、アンプ４制御回路８を動作させている。
【００１６】
しかし、アンプ１制御回路５、アンプ２制御回路６、アンプ３制御回路７、アンプ４制御回路８の動作が必要であるのは、例えばホスト１１０からのアンプオン命令が機能設定レジスタ５０に書き込まれた後、最終的に例えばアンプ１〜４が使用可能な状態になるまで（アンプオン命令が完了するまで）の期間である。したがって、ホスト１１０からのアンプオン命令が機能設定レジスタ５０に書き込まれた後、アンプオン命令が完了するまでの期間以外、アンプ１制御回路５、アンプ２制御回路６、アンプ３制御回路７、アンプ４制御回路８はクロック信号ＣＬＫを必要としない。
【００１７】
本実施の形態の半導体装置１００は、ホスト１１０からのアンプオン命令が機能設定レジスタ５０に書き込まれた後、アンプオン命令が完了するまでの期間以外、アンプ１制御回路５、アンプ２制御回路６、アンプ３制御回路７、アンプ４制御回路８へのクロック信号ＣＬＫの供給を停止するものである。なお、本実施の形態ではアンプ１〜４の起動について説明するが、アンプ１〜４の停止についても同様である。
【００１８】
ここでは、まず、半導体装置１００で使用するクロック信号について説明する。使用するクロック信号については、複数のクロック信号から選択可能とする。つまり、同一デバイス（半導体装置１００）上に存在している複数のクロック信号を選択可能とすることにより、半導体装置１００は、その時に停止しているクロック信号を避け、動作しているクロック信号を選択できる。
【００１９】
なお、その時に停止しているクロック信号を避け、動作しているクロック信号を選択する理由は、仮に、他に動作しているクロック信号があるにも関わらず、その動作しているクロック信号を使用せず、停止しているクロック信号をわざわざ立ち上げて使用することが消費電力の観点から無駄だからである。
【００２０】
通常、それぞれのクロック信号は発振周波数が決まっている。一方、アンプ１〜４の立ち上げシーケンスにおける時間（異音の発生を抑えるための相応の時間）は精密な所まで必要としないが、比較的重要である。したがって、アンプ１制御回路５、アンプ２制御回路６、アンプ３制御回路７、アンプ４制御回路８に供給するクロック信号ＣＬＫの周波数は複数のクロック信号のどれを選択しても大体同じでなければならない。
【００２１】
図１に示すように、クロック信号ＣＬＫの基はクロック信号ＲＥＦＣＬＫである。このクロック信号ＲＥＦＣＬＫの周波数は複数のクロック信号のどれを選択しても大体同じでなければならない。クロック信号ＲＥＦＣＬＫを制御しているのは、デバイダ回路３０である。
【００２２】
図２はデバイダ回路の一例の構成図である。なお、図２はＰＬＬ回路１０から供給されるクロック信号ＰＬＬ１Ｏが１２ＭＨｚ、ＰＬＬ回路２０から供給されるクロック信号ＰＬＬ２Ｏが９ＭＨｚの仕様である例を示している。図２（Ａ）はＰＬＬ回路２０の方が低消費電力の場合のデバイダ回路３０の一例の構成である。図２（Ｂ）はＰＬＬ回路１０の方が低消費電力の場合のデバイダ回路３０の一例の構成である。
【００２３】
分周回路３１及び３２は、供給されるクロック信号の周波数を分周することでクロック信号ＲＥＦＣＬＫの周波数とする。分周回路３１は例えばクロック信号ＲＥＦＣＬＫが３ＭＨｚである場合、１２ＭＨｚのクロック信号ＰＬＬ１Ｏを１／４分周して３ＭＨｚとしている。また、分周回路３２は９ＭＨｚのクロック信号ＰＬＬ２Ｏを１／３分周して３ＭＨｚとしている。
【００２４】
選択回路３３は、分周回路３１又は３２から供給される分周したクロック信号の何れか一方を選択し、クロック信号ＲＥＦＣＬＫとして出力する。選択回路３３は消費電力の小さい方を選択し、クロック信号ＲＥＦＣＬＫとして出力する方がよい。
【００２５】
図２（Ａ）はＰＬＬ回路２０の方が低消費電力である。したがって、選択回路３３はＰＬＬ回路２０が動作していれば、Ｈｉｇｈレベルの信号「１」が入力されるため、分周回路３２から供給される分周したクロック信号を選択し、クロック信号ＲＥＦＣＬＫとして出力する。
【００２６】
選択回路３３はＰＬＬ回路２０が動作していなければ、Ｌｏｗレベルの信号「０」が入力されるため、分周回路３１から供給される分周したクロック信号を選択し、クロック信号ＲＥＦＣＬＫとして出力する。
【００２７】
一方、図２（Ｂ）はＰＬＬ回路１０の方が低消費電力である。したがって、選択回路３３はＰＬＬ回路１０が動作していれば、ＡＮＤ回路３４からＬｏｗレベルの信号「０」が入力されるため、分周回路３１から供給される分周したクロック信号を選択し、クロック信号ＲＥＦＣＬＫとして出力する。
【００２８】
選択回路３３はＰＬＬ回路１０が動作しておらず、且つ、ＰＬＬ回路２０が動作していれば、Ｈｉｇｈレベルの信号「１」が入力されるため、分周回路３２から供給される分周したクロック信号を選択し、クロック信号ＲＥＦＣＬＫとして出力する。
【００２９】
なお、図２は図１をベースにしているため、ＰＬＬ回路１０及び２０が共に動作していなければＰＬＬ回路１０を起動する設計になっているが、ＰＬＬ回路２０が低消費電力であればＰＬＬ回路２０を起動する設計にしてもよい。
【００３０】
図１に戻り、デバイダ回路３０から出力されたクロック信号ＲＥＦＣＬＫは半導体装置１００のホストＩ／Ｆ４０、タイマ回路７０及びＡＮＤ回路８０に供給される。クロック信号ＲＥＦＣＬＫはＡＮＤ回路８０からクロック信号ＣＬＫとして出力される。なお、ＡＮＤ回路８０から出力されたクロック信号ＣＬＫは、アンプ１制御回路５、アンプ２制御回路６、アンプ３制御回路７、アンプ４制御回路８に供給される。
【００３１】
ＡＮＤ回路８０からのクロック信号ＣＬＫの停止及び起動はタイマ回路７０からＡＮＤ回路８０に供給される信号ＥＮによって制御される。信号ＥＮ＝１のとき、ＡＮＤ回路８０はクロック信号ＣＬＫを起動（出力）する。信号ＥＮ＝０のとき、ＡＮＤ回路８０はクロック信号ＣＬＫを停止する。
【００３２】
なお、図１の半導体装置１００では単純にソースクロック信号であるクロック信号ＲＥＦＣＬＫをＡＮＤ回路８０に供給し、ＡＮＤ回路８０からクロック信号ＣＬＫとして出力することで、クロック信号ＣＬＫの停止及び起動を実現しているが、他の回路構成でも構わない。
【００３３】
図１の半導体装置１００ではクロック信号ＣＬＫを起動するトリガとなる信号ｄｅｔｅｃｔを検出回路６０で生成している。図１の半導体装置１００はホスト１１０から機能設定レジスタ５０に書き込まれたアンプオン命令を検出回路６０で検出し、アンプオン命令の検出信号である信号ｄｅｔｅｃｔをタイマ回路７０に供給することで信号ＥＮ＝１とするものである。
【００３４】
図３は検出回路の一例の構成図である。図４は検出回路の一例のタイミングチャートである。図４のタイミングチャートはホスト１１０から機能設定レジスタ５０にアンプ１のアンプオン命令が書き込まれ、図４（ａ）に示すようにアンプ１のアンプオン命令のレジスタ（AMP1_ON）が０から１に変化している例を示している。
【００３５】
図３の検出回路６０はホスト１１０から機能設定レジスタ５０にアンプ１〜４の少なくとも一つのアンプオン命令が書き込まれたことを検出する。なお、図３の検出回路６０は一例としてアンプ１〜４のアンプオン命令のレジスタ（AMP1_ON〜AMP4_ON）を全て加算器６１〜６３で加算し、加算した信号（ADD_O）を出力する。
【００３６】
検出回路６０は加算した信号（ADD_O）が図４（ｅ）に示すようにレジスタへの書き込みの前後で０から１に変化していれば、機能設定レジスタ５０にアンプ１〜４の少なくとも一つのアンプオン命令が書き込まれたと判定し、信号ｄｅｔｅｃｔ＝１を出力する。
【００３７】
図３の検出回路６０はアンプ１〜４のアンプオン命令のレジスタを全て加算した信号を２クロック分、フリップフロップ回路等の保持器６４及び６５で順次保持し、比較器６６で比較する。検出回路６０は保持器６４及び６５に保持されている信号が異なっていれば比較器６６から信号ｄｅｔｅｃｔ＝１を出力する。
【００３８】
なお、図３に示した検出回路６０は一例であって、他の回路構成であってもよい。例えば図３に示した検出回路６０はアンプ１〜４の４つを載せている図１の半導体装置１００に準じた回路で表しているが、４つに限らない。また、図３に示した検出回路６０はアンプ１〜４以外にコントロールすべき機能も存在し得る。
【００３９】
その場合も同様に、検出回路６０はホスト１１０から機能設定レジスタ５０への起動命令の書き込みをトリガとして、それぞれの機能の制御回路を動作させ、それぞれの機能の制御回路による所望の時間の制御を経て、それぞれの機能を起動させる。このため、それぞれの機能の検出回路６０もアンプ１〜４の検出回路６０と同様である。
【００４０】
図５は半導体装置の一例のタイミングチャートである。ここでは、図１に示した半導体装置１００に対応する図５のタイミングチャートを用いて説明する。図５に示すタイミングチャートはホスト１１０から機能設定レジスタ５０にアンプ１のアンプオン命令が書き込まれた例である。
【００４１】
図５（ａ）に示すように、ホスト１１０から機能設定レジスタ５０にアンプ１のアンプオン命令があると、アンプ１のアンプオン命令のレジスタ（AMP1_ON）は０から１に変化する。図５（ｂ）に示すように、検出回路６０はホスト１１０から機能設定レジスタ５０に書き込まれたアンプ１のアンプオン命令を検出し、アンプオン命令の検出信号である信号ｄｅｔｅｃｔを０から１に変化する。つまり、検出回路６０は機能設定レジスタ５０に書き込まれたアンプ１のアンプオン命令の検出結果を、信号ｄｅｔｅｃｔでタイマ回路７０に通知する。
【００４２】
タイマ回路７０は信号ｄｅｔｅｃｔ＝１をトリガにし、信号ＥＮ＝１をＡＮＤ回路８０に供給する。ＡＮＤ回路８０は信号ＥＮ＝１のとき、図５（ｆ）に示すようにクロック信号ＣＬＫを起動する。なお、全てのクロックソースが停止している場合、例えば図１の半導体装置１００ではＰＬＬ回路１０及び２０共に停止している場合、信号ＥＮ＝１と同時にＰＬＬ回路１０を立ち上げる。全てのクロックソースが停止している場合に立ち上げるクロックソースはどれでもよいが、消費電力の小さいものを使用することが望ましい。デバイダ回路３０内では、ＰＬＬ回路１０（１２ＭＨｚ）のクロック信号ＰＬＬ１Ｏが選択され、更に、３ＭＨｚのクロック信号ＲＥＦＣＬＫになるように１／４分周される。
【００４３】
このように、図１の半導体装置１００では３ＭＨｚのクロック信号ＲＥＦＣＬＫが生成され、クロック信号ＲＥＦＣＬＫを基にするクロック信号ＣＬＫも３ＭＨｚとなる。半導体装置１００はクロック信号ＣＬＫを供給することによりアンプ１制御回路５の動作を開始させる。
【００４４】
アンプ１制御回路５は、相応の時間（例えば３５ｍｓ）を費やしてアンプ１の立ち上げ動作を行い、アンプ１を立ち上げる。図６はアンプの一例の構成図である。図７はアンプ立ち上げ時の一例のタイミングチャートである。
【００４５】
アンプ１制御回路５は、ＡＮＤ回路８０からのクロック信号ＣＬＫの供給をトリガにして図７（ｂ）に示す信号ＰＤＢを０から１に変化させる。アンプ１制御回路５は、信号ＰＤＢ＝１をアンプ１に供給する。アンプ１はアンプ１制御回路５から信号ＰＤＢ＝１を供給されることによりパワーダウンが解除され、動作を開始する。アンプ１のバイアス発生回路１５１はアンプ１制御回路５から供給される図７（ｅ）に示すようなデータＶｄａｔａに従って図７（ｄ）に示すようなバイアス電圧を生成する。
【００４６】
図７ではデータＶｄａｔａ＝０ｈ時のバイアス電圧＝０Ｖから始まる。データＶｄａｔａは順番にインクリメントされる。データＶｄａｔａのインクリメントに応じて、バイアス発生回路１５１により生成されるバイアス電圧は図７（ｅ）に示したように、比例的に上がっていく。最終的に、図７（ｄ）ではデータＶｄａｔａ＝ＦＦｈ時に所望のバイアス電圧となる。
【００４７】
データＶｄａｔａ＝ＦＦｈになった後、アンプ１制御回路５は図７（ｃ）に示す信号ＳＷを０から１に変化させる。そして、アンプ１制御回路５は信号ＳＷ＝１をアンプ１に供給する。アンプ１はアンプ制御回路５から信号ＳＷ＝１を供給されることによりスイッチ１５２をオフからオンに変化させ、使用可能な状態となる。
【００４８】
図７のタイミングチャートではアンプ１の立ち上げ動作に３５ｍｓが必要である。言い換えればアンプ１の立ち上げ動作に必要な３５ｍｓが経過したあと、アンプ１制御回路５はクロック信号ＣＬＫを必要としない。そこで、タイマ回路７０は３５ｍｓ以上の時間をカウントした後、信号ＥＮ＝０とすることでＡＮＤ回路８０から出力されるクロック信号ＣＬＫを停止させる。例えばタイマ回路７０は３５ｍｓに対して少し余裕を持たせた３６ｍｓの時間をカウントするために、３ＭＨｚで１０８０００（１０進数）をカウントしたあと、信号ＥＮ＝０とすればよい。
【００４９】
図８はタイマ回路の一例の構成図である。また、図９はタイマ回路の一例のタイミングチャートである。図８のタイマ回路７０では３ＭＨｚで１０８０００（１０進数）をカウントした後で信号ＥＮ＝０とするため、タイマ設定値を１０８０００とすればよい。タイマ回路７０のカウンタ７１は図９（ａ）に示すように、信号ｄｅｔｅｃｔが供給されることで、図９（ｂ）に示すように、その出力値（カウント値）＝０となる。
【００５０】
その後、カウンタ７１は図９（ｂ）に示すように、クロック信号ＲＥＦＣＬＫによりカウントアップする。タイマ回路７０は図９（ｃ）に示すように、クロック信号ＲＥＦＣＬＫによりカウントアップしている間、信号ＥＮ＝１を出力することでＡＮＤ回路８０からクロック信号ＣＬＫを出力させる。タイマ回路７０は、最終的にタイマ設定値までカウントされたところで信号ＥＮ＝０を出力し、カウンタ７１のカウントを停止する。図９はタイマ設定値がＦＦ（ｈｅｘ）の例を示している。
【００５１】
なお、タイマ設定値は半導体装置１００内部の仕様に沿った固定値、すなわち全ての機能の立上げに掛かる時間の最大値で設けても良い。図１の例では、タイマ設定値レジスタを設けることにより、タイマ設定値のホスト１１０からの設定を可能としている。これにより、図１の半導体装置１００はホスト１１０から機能設定レジスタ５０に各機能のオン命令がある度に、各機能の起動時間（タイマ設定値）の設定を変更することができ、より細かく低消費電力化を図るための制御の実現を可能としている。
【００５２】
例えばアンプ１が３６ｍｓ必要であり、アンプ２が２０ｍｓ必要である場合、アンプ１のアンプオン命令に先立ってタイマ設定値レジスタ５２にはタイマ設定値＝３６ｍｓが設定される。また、アンプ２のアンプオン命令に先だってタイマ設定値レジスタ５２にはタイマ設定値＝２０ｍｓが設定されるといった具合である。
【００５３】
図５のタイミングチャートに示すように、半導体装置１００では信号ＥＮ＝１により起動された信号ＣＬＫが、所望の時間（３６ｍｓ）の経過後に、信号ＥＮ＝０により停止している。なお、信号ＣＬＫの停止に当たって、半導体装置１００はＰＬＬ回路１０を立ち上げていた場合、まず、ＰＬＬ回路１０を停止させる。半導体装置１００はＰＬＬ回路１０の停止に応じてクロック信号ＲＥＦＣＬＫの停止が起こる。クロック信号ＣＬＫに関しては、ＰＬＬ回路１０の停止と無関係に信号ＥＮ＝０で停止させる。この理由は、ＰＬＬ回路１０が他の場所で使用されている場合、停止されないこともあるからである。
【００５４】
以上の通り、本実施の形態の半導体装置１００はホスト１１０からのアンプオン命令が機能設定レジスタ５０に書き込まれると、自動的にクロック信号ＣＬＫが起動してアンプ１制御回路５がアンプ１の立上げを実施し、アンプ１の立ち上げが終了すればクロック信号ＣＬＫを自動的に停止させる。これにより、本実施の形態の半導体装置１００は必要な時にクロック信号ＣＬＫが動作することで、消費電力の低減を可能としている。
【００５５】
本実施の形態の半導体装置１００は、アンプ１等の起動時に必要となるアンプ１制御回路５等の動作の為のクロック信号ＣＬＫの生成と、クロック信号ＣＬＫの起動及び停止の制御とに、単一のクロック信号ＲＥＦＣＬＫが使用されている。単一のクロック信号ＲＥＦＣＬＫを使用する理由としては、低消費電力化の観点から都合が良く、また、制御信号のやり取りにおいても都合が良いためである。さらに、本実施の形態の半導体装置１００はクロック信号ＲＥＦＣＬＫのクロックソースを複数から選択でき、どのクロックソースを選択してもクロック周期が同じになるように制御できる。
【００５６】
（まとめ）
本実施の形態の半導体装置１００は、機能の起動時に必要となるクロック信号ＣＬＫを機能の起動時に自動的に起動し、機能の起動が終るとクロック信号ＣＬＫを自動的に停止させることができ、その結果、消費電力を抑えることが可能である。
【００５７】
また、本実施の形態の半導体装置１００は、機能の起動にかかる時間を随時設定することができる。その結果、本実施の形態の半導体装置１００は、より詳細なクロック信号ＣＬＫの制御が可能であり、より低消費電力化を図ることができる。
【００５８】
また、本実施の形態の半導体装置１００は、クロック信号ＣＬＫ用に新たな回路を必要とせず、また、実際の使用時の状況に応じたクロック信号ＣＬＫの選択を可能とし、その結果、クロック信号ＣＬＫの生成の為の新たな消費電力を抑えることができる。
【００５９】
したがって、半導体装置１００を搭載している電子機器は、半導体装置１００の消費電力を下げることにより、電子機器全体としての低消費電力化を図ることができる。
【００６０】
本発明は、具体的に開示された実施例に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
【００６１】
なお、特許請求の範囲に記載した機能制御回路は、例えばＡＭＰ１制御回路５に相当する。供給回路は例えばＡＮＤ回路８０に相当する。クロック信号制御回路は例えばタイマ回路７０に相当する。機能設定レジスタは例えば機能設定レジスタ５０に相当する。検出回路は例えば検出回路６０に相当する。タイマ設定値レジスタは例えばタイマ設定値レジスタ５２に相当する。クロック信号生成回路は例えばデバイダ回路３０に相当する。
【符号の説明】
【００６２】
１〜４    アンプ（ＡＭＰ）
５    アンプ１制御回路
６    アンプ２制御回路
７    アンプ３制御回路
８    アンプ４制御回路
１０、２０    ＰＬＬ（Phase Locked Loop）回路
３０    デバイダ（ＤＥＶＩＤＥＲ）回路
４０    ホストＩ／Ｆ
５０    機能設定レジスタ
５１    ＰＬＬ設定レジスタ
５２    タイマ（ＴＩＭＥＲ）設定値レジスタ
６０    検出（ＤＥＴＥＣＴＥＲ）回路
７０    タイマ回路
８０、９０    ＡＮＤ回路
９１    ＯＲ回路
１００    半導体装置
１１０    ホスト（ＨＯＳＴ）
【先行技術文献】
【特許文献】
【００６３】
【特許文献１】特許第３８１７７４３号公報
【図１】
2013097507.tif 000003
【図２】
2013097507.tif 000004
【図３】
2013097507.tif 000005
【図４】
2013097507.tif 000006
【図５】
2013097507.tif 000007
【図６】
2013097507.tif 000008
【図７】
2013097507.tif 000009
【図８】
2013097507.tif 000010
【図９】
2013097507.tif 000011