(57)【要約】【課題】マイクロコンピュータがストップ状態であり、キャパシタによって電源電圧がマイクロコンピュータに供給されている場合、マイクロコンピュータのストップ状態を維持する。【解決手段】検出回路（３）は、外部キャパシタ（Ｃ１）を放電させる外部キャパシタ放電回路（３０Ａ）と、電源電圧を保持する内部キャパシタ（Ｃ２）と、内部キャパシタを放電させる内部キャパシタ放電回路（３０）と、比較器（３２）と、出力回路（３３）とを有する。比較器は、放電後の外部キャパシタの第１電圧（ＶＣ１）を、放電後の内部キャパシタの第２電圧（ＶＣ２）と比較する。比較の結果、出力回路は、第１電圧が第２電圧よりも低い場合、マイクロコンピュータが外部キャパシタから電源電圧の供給を受けていることを示す検出信号（Ｓ２）を出力する。割り込み回路（４）は、その検出信号を受けた場合、割り込み信号（ＳＩ）を出力しない。【選択図】図２
2013033327.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置がバッテリに代わって第１キャパシタから電源電圧の供給を受けていることを検出し、前記半導体装置が前記第１キャパシタから前記電源電圧の供給を受けていることを示す検出信号を出力する検出回路と、
前記検出信号を前記検出回路から受けた場合、前記半導体装置が待機状態から動作状態へ復帰することを防止する防止回路と
を有し、
前記検出回路は、
前記第１キャパシタを放電させる第１キャパシタ放電回路と、
前記電源電圧を保持する第２キャパシタと、
前記第２キャパシタを放電させる第２キャパシタ放電回路と、
前記第１キャパシタ放電回路による放電後の前記第１キャパシタの第１電圧を、前記第２キャパシタ放電回路による放電後の前記第２キャパシタの第２電圧と比較する比較回路と、
前記比較回路による比較の結果、前記第１電圧が前記第２電圧よりも低い場合、前記検出信号を出力する出力回路と
を有する半導体集積回路。
【請求項２】
前記第１キャパシタ放電回路は、
前記第２キャパシタの放電の開始と共に、前記第１キャパシタを前記第２キャパシタの第２放電期間よりも長い第１放電期間放電させる
請求項１に記載の半導体集積回路。
【請求項３】
前記比較回路による比較の結果、前記第１電圧が前記第２電圧よりも低い場合、クロック信号を所定数カウントするタイマを更に有し、
前記検出回路は、
前記半導体装置が前記待機状態の解除を指示する待機状態解除信号を受けた場合、前記半導体装置が前記第１キャパシタから前記電源電圧の供給を受けていることを検出し、
前記第１および前記第２放電回路は、
前記半導体装置が前記待機状態解除信号を前記タイマのカウント期間に受けた場合、前記第１および前記第２キャパシタの放電をそれぞれ停止させる
請求項１または２に記載の半導体集積回路。
【請求項４】
請求項１から３のいずれか一に記載の半導体集積回路
を有する半導体装置。
【請求項５】
請求項１から３のいずれか一に記載の半導体集積回路を備えた半導体装置
を有するリモートコントローラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路、半導体装置およびリモートコントローラに関する。
【背景技術】
【０００２】
例えば、オーディオビジュアル機器（ＡＶ機器）や家電製品のリモートコントローラには、マイクロコンピュータを備えたものが多い。その多くのマイクロコンピュータは、使用者の使用環境に対応した設定を保持するメモリを備えている。メモリには、ＲＡＭ（Random Access Memory）が採用されている場合が多い。ＲＡＭは、電源電圧が供給されている期間のみ、データを保持することができる。
【０００３】
リモートコントローラの多くは、バッテリによって電源電圧が供給される。例えば、バッテリを交換するため、バッテリが取り外された場合、その間、ＲＡＭへの電源電圧の供給が断たれる。そのため、ＲＡＭが記憶しているデータは消失してしまう。この場合、使用者は、再びリモートコントローラの設定を強いられる。
【０００４】
この課題を解決すべく、バッテリが取り外された場合であっても、ＲＡＭに保存したデータの消失を防ぐ種々の技術が開示されている（特許文献１から４を参照）。
【０００５】
特許文献１は、バッテリを抜くためのリリースボタンの押下を検出して、携帯端末装置にバッテリが装着されているか否かを判別する技術を開示している。
【０００６】
特許文献２は、バッテリを収容するためのカバーの開閉を検出して、携帯端末装置にバッテリが装着されているか否かを判別する技術を開示している。カバーの開閉の検出には、スイッチが用いられる。そのスイッチは、カバーが開いたときに、カバーの動きに連動してオンからオフに切り替わる。
【０００７】
特許文献３は、レジューム機能を備えるコンピュータシステムにおいてデータの消失を防ぐ技術を開示している。バッテリの電圧が閾値以下の場合、レジュームが中止される。
【０００８】
特許文献４は、バッテリの代りにキャパシタを用いて、電源電圧をデータ保持回路などに供給する技術を開示している。
【０００９】
近年、マイクロコンピュータの多くは、ＲＡＭなどのメモリを内蔵している。消費電力を抑えるため、ストップ機能を備えたマイクロコンピュータも普及している。
【００１０】
「ストップ機能」とは、マイクロコンピュータが動作状態からストップ状態に遷移する機能を言う。「ストップ」は、「スタンバイ（待機）」などとも称される。ストップ機能は、例えば、マイクロコンピュータが実行すべき処理が無い場合に、自動的にまたはユーザの指示により実行される。動作状態では、マイクロコンピュータは、プログラムに従って処理を行う。ストップ状態では、ＣＰＵ（中央演算処理装置）や低周波クロック回路以外の回路の動作が停止している。ただし、ＣＰＵやＲＡＭには、電源電圧が供給されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平３−２５７５１６号公報
【特許文献２】特開平３−２６８１１９号公報
【特許文献３】特開平８−３０３４９号公報
【特許文献４】特開２００７−１５６８６４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
引用文献１の技術では、バッテリが取り外された場合、リリースボタンを押下する必要がある。そのため、バッテリが装着されているにもかかわらず、バッテリが切れた場合、ＲＡＭのデータが消失してしまう。
【００１３】
引用文献２の技術では、カバーが紛失した場合、上述のスイッチがオフに保持される。そのため、バッテリが装着されていても、バッテリが未装着であると判別される恐れがある。
【００１４】
引用文献３のコンピュータシステムには、バッテリに代わって電源電圧をＣＰＵなどに供給する手段が設けられていない。そのため、引用文献３の技術では、バッテリが切れた場合、または、バッテリが取り外された場合、レジュームを実行することが難しい。
【００１５】
引用文献４の技術では、マイクロコンピュータを搭載したポータブル機器において、マイクロコンピュータがストップ状態であり、かつ、キャパシタによって電源電圧がマイクロコンピュータに供給されている場合、ストップ状態の解除によって、ＲＡＭのデータが保持されない可能性がある。なお、「ストップ状態の解除」とは、マイクロコンピュータがストップ状態から通常の動作状態に復帰することを言う。
【００１６】
この場合、ＣＰＵや低周波クロック回路以外の回路も動作を開始する。そのため、ＣＰＵを始めとする各種回路の消費電力が急激に増加する。これに伴い、キャパシタの電圧が急激に低下する。その結果、ＲＡＭに供給される電圧が閾値電圧（ＶＴＨ）まで低下する。ここで言う、「閾値電圧（ＶＴＨ）」とは、ＲＡＭがデータを保持するために必要な最低限の電圧を指す。ＲＡＭの動作に必要な電力が不足するため、ＲＡＭのデータが消失する恐れがある。一方、ＣＰＵに供給される電圧も急激に低下する。その結果、ＣＰＵの動作に必要な電力が不足するだけではなく、ＣＰＵとデータの授受を行うＣＰＵ周辺の回路が誤動作しやすくなる。そのため、ＲＡＭのデータが不意に書き換えられる恐れがある。
【００１７】
そこで、マイクロコンピュータがキャパシタから電源電圧の供給を受けていることを検出することができる技術が望まれている。また、マイクロコンピュータがストップ状態であり、キャパシタによって電源電圧がマイクロコンピュータに供給されている場合、ストップ状態を維持することができる技術が望まれている。
【課題を解決するための手段】
【００１８】
以下、［発明を実施するための形態］で使用される符号を括弧内に付記し、［課題を解決するための手段］を説明する。この符号は、［特許請求の範囲］の記載と［発明を実施するための形態］の記載との対応関係を明らかにするために付加されたものである。この符号を［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１９】
本発明の半導体集積回路（１００）は、半導体装置（１）がバッテリ（Ｂ）に代わって第１キャパシタ（Ｃ１）から電源電圧（ＶＤＤ）の供給を受けていることを検出し、前記半導体装置が前記第１キャパシタから前記電源電圧の供給を受けていることを示す検出信号（Ｓ２）を出力する検出回路（３）と、前記検出信号を前記検出回路から受けた場合、前記半導体装置が待機状態から動作状態へ復帰することを防止する防止回路（４）とを有する。前記検出回路は、前記第１キャパシタを放電させる第１キャパシタ放電回路（３０Ａ）と、前記電源電圧を保持する第２キャパシタ（Ｃ２）と、前記第２キャパシタを放電させる第２キャパシタ放電回路（３０Ｂ）と、前記第１キャパシタ放電回路による放電後の前記第１キャパシタの第１電圧（ＶＣ１）を、前記第２キャパシタ放電回路による放電後の前記第２キャパシタの第２電圧（ＶＣ２）と比較する比較回路と、前記比較回路による比較の結果、前記第１電圧が前記第２電圧よりも低い場合（ＶＣ１＜ＶＣ２）、前記検出信号を出力する出力回路（３３）とを有する。
【００２０】
好適には、前記第１キャパシタ放電回路（３０Ａ）は、前記第２キャパシタ（Ｃ２）の放電の開始と共に、前記第１キャパシタ（Ｃ１）を前記第２キャパシタの第２放電期間（ΔＴ２）よりも長い第１放電期間（ΔＴ１）放電させる。
【００２１】
好適には、本発明の半導体集積回路（１００）は、前記比較回路（３２）による比較の結果、前記第１電圧（ＶＣ１）が前記第２電圧（ＶＣ２）よりも低い場合、クロック信号を所定数カウントするタイマ（２２１）を更に有する。前記検出回路（３ａ）は、前記半導体装置（１ａ）が前記待機状態の解除を指示する待機状態解除信号（Ｓ１）を受けた場合、前記半導体装置が前記第１キャパシタ（Ｃ１）から前記電源電圧の供給を受けていることを検出する。前記第１および前記第２放電回路（３０Ａ、３０Ｂ）は、前記半導体装置が前記待機状態解除信号を前記タイマのカウント期間（ΔＴＣＯＵＮＴ）に受けた場合、前記第１および前記第２キャパシタ（Ｃ１、Ｃ２）の放電をそれぞれ停止させる。
【発明の効果】
【００２２】
本発明によれば、マイクロコンピュータがキャパシタから電源電圧の供給を受けていることを検出することができる。また、マイクロコンピュータがストップ状態であり、キャパシタによって電源電圧がマイクロコンピュータに供給されている場合、ストップ状態を維持することができる。
【図面の簡単な説明】
【００２３】
【図１】図１は、第１の実施の形態に係るマイクロコンピュータ１の構成例を示すブロック図である。
【図２】図２は、図１に示す半導体集積回路１００の基本的な回路図である。
【図３】図３は、図２に示す半導体集積回路１００のタイミングチャートである。
【図４】図４は、図２に示す半導体集積回路１００のタイミングチャートである。
【図５】図５は、一般的な並列ＲＣ回路図である。
【図６】図６は、図１に示すマイクロコンピュータ１の詳細な構成例を示す回路図である。
【図７】図７は、図６に示す制御回路２の回路図である。
【図８】図８は、図７に示す制御回路２の動作例を示すタイミングチャートである。
【図９】図９は、図６に示す半導体集積回路１００のタイミングチャートである。
【図１０】図１０は、第２の実施の形態に係るマイクロコンピュータ１ａの構成例を示すブロック図である。
【図１１】図１１は、図１０に示す制御回路２ａの回路図である。
【図１２】図１２は、図１１に図示する制御回路２ａのタイミングチャートである。
【図１３】図１３は、図１２の続きである。
【図１４】図１４は、図１０に示す半導体集積回路１００ａのタイミングチャートである。
【図１５】図１５は、図１４の続きである。
【図１６】図１６は、第３の実施の形態に係るリモートコントローラ１３の構成例を示すブロック図である。
【発明を実施するための形態】
【００２４】
以下、本発明の実施の形態を図面に関連づけて説明する。
【００２５】
［第１の実施の形態］
第１の実施の形態を以下の順序で説明する。
１．半導体集積回路を搭載したマイクロコンピュータの概要
２．半導体集積回路の動作原理
３．半導体集積回路の構成例
４．半導体集積回路の動作例
【００２６】
１．半導体集積回路を搭載したマイクロコンピュータの概要
図１は、第１の実施の形態に係るマイクロコンピュータ１の構成例を示すブロック図である。半導体装置としてのマイクロコンピュータ１は、制御回路２と、検出回路３と、割り込み回路４と、ＣＰＵ５と、低周波クロック回路６と、メモリ７と、ＲＯＭ（Read Only Memory）８と、クロック回路９とを有する。本発明の半導体集積回路１００は、制御回路２と、検出回路３と、割り込み回路４とで構成されている。割り込み回路４は、防止回路とも呼ばれる。
【００２７】
マイクロコンピュータ１は、バッテリＢまたは外部キャパシタＣ１から電源電圧ＶＤＤの供給を受ける。その詳細は、以下の通りである。なお、「電源電圧ＶＤＤ」とは、閾値電圧（ＶＴＨ）以上、マイクロコンピュータ１の定格電圧以下の範囲にある電圧を言う。
【００２８】
バッテリＢが端子ａ１およびａ２間に接続されている場合、即ち、バッテリＢが装着されている場合：
この場合、マイクロコンピュータ１は、端子ａ３を介して、バッテリＢから電源電圧ＶＤＤの供給を受ける。図１には、バッテリＢが装着されている場合が例示されている。
【００２９】
バッテリＢが端子ａ１およびａ２間に接続されていない場合、即ち、バッテリＢが未装着である場合：
この場合、マイクロコンピュータ１は、端子ａ３を介して、バッテリＢの代りに外部キャパシタＣ１から電源電圧ＶＤＤの供給を受ける。
【００３０】
以下、「バッテリＢが装着されている」ことは、「マイクロコンピュータ１が外部キャパシタＣ１から電源電圧ＶＤＤの供給を受けていない」ことと同義であるとする。これとは逆に、「バッテリＢが未装着である」ことは、「マイクロコンピュータ１が外部キャパシタＣ１から電源電圧ＶＤＤの供給を受けている」ことと同義であるとする。
【００３１】
マイクロコンピュータ１は、動作状態からストップ状態へ遷移するストップ機能を備えている。ストップ状態では、制御回路２と、検出回路３と、割り込み回路４と、ＣＰＵ５と、低周波クロック回路６とが動作している。ただし、ＣＰＵ５は、ストップ状態から動作状態に復帰するのに必要な処理のみを行っている。メモリ７と、ＲＯＭ８と、クロック回路９と、後述の低電圧検出回路（図６参照）の動作は、それぞれ停止している。
【００３２】
なお、全ての実施の形態において、特に断りがない限り、以下の前提のもとで説明を行う。
１．始め、マイクロコンピュータ１は、ストップ状態である。
２．予め、外部キャパシタＣ１は、バッテリＢによって電源電圧ＶＤＤに充電されている。
【００３３】
マイクロコンピュータ１は、バッテリＢが未装着である場合、ストップ状態を解除する指示を受けたとしても、ストップ状態を維持する。これは、ストップ状態が解除されたときに、ＣＰＵ５などの消費電力の急激な増加に起因して、メモリ７のデータが消失することを防ぐためである。そこで、マイクロコンピュータ１は、半導体集積回路１００を備えている。
【００３４】
制御回路２は、ストップ解除信号Ｓ１を受けた場合、種々の制御信号（ＣＴＬ１−ＣＴＬ３、ＣＴＬ３３）を検出回路３にそれぞれ出力することにより、検出回路３を制御する。
【００３５】
ストップ解除信号Ｓ１は、ストップ状態の解除をマイクロコンピュータ１に指示するための信号である。ストップ解除信号Ｓ１＝“Ｌ（ローレベル）”の場合に、ストップ状態が解除される。ただし、マイクロコンピュータ１が外部キャパシタＣ１から電源電圧ＶＤＤの供給を受けている場合、ストップ解除信号Ｓ１＝“Ｌ”であっても、ストップ状態が維持される。
【００３６】
ストップ解除信号Ｓ１＝“Ｌ”の発生には、次のような状況が想定されている。マイクロコンピュータ１は、例えば、ＡＶ機器などのリモートコントローラに搭載される。使用者がリモートコントローラのバッテリを交換する場合、使用者はリモートコントローラを手に取る。そのとき、使用者の手がリモートコントローラの任意のボタンに触れ、そのボタンが押下されることが多い。ストップ解除信号Ｓ１＝“Ｌ”には、バッテリが取り外されたときに、リモートコントローラの任意のボタンの押下によって発生する信号が利用されている。なお、上述のボタンは、バッテリＢが新たなものに交換されるまで、複数回押下されることもある。その場合、ストップ解除信号Ｓ１＝“Ｌ”は、複数回発生する。
【００３７】
検出回路３は、マイクロコンピュータ１が外部キャパシタＣ１から電源電圧ＶＤＤの供給を受けていることを検出する。即ち、検出回路３は、バッテリＢが未装着であることを検出する。その際に、検出回路３は、マイクロコンピュータ１へのストップ解除信号Ｓ１＝“Ｌ”の入力を契機として検出を行う。検出後、検出回路３は、検出信号Ｓ２を割り込み回路４に出力する。検出信号Ｓ２は、そのレベルに対応して、２種類ある。
【００３８】
検出信号Ｓ２＝“Ｈ（ハイレベル）”の場合：
マイクロコンピュータ１が外部キャパシタＣ１から電源電圧ＶＤＤの供給を受けていない。即ち、バッテリＢが装着されている。
検出信号Ｓ２＝“Ｌ（ローレベル）”の場合：
マイクロコンピュータ１が外部キャパシタＣ１から電源電圧ＶＤＤの供給を受けている。即ち、バッテリＢが未装着である。
【００３９】
たとえバッテリＢが装着されていても、バッテリＢの残量が無くなった場合、外部キャパシタＣ１は、マイクロコンピュータ１へ電源電圧ＶＤＤを供給することができない。この場合、マイクロコンピュータ１は、外部キャパシタＣ１から電源電圧ＶＤＤの供給を受けていない。本実施の形態は、この場合にも適用可能である。この場合、検出回路３は、バッテリＢの残量があることを検出する。
【００４０】
割り込み回路４は、検出回路３から検出信号Ｓ２を受けた場合、検出信号Ｓ２のレベルに対応して、以下の動作を行う。
【００４１】
検出信号Ｓ２＝“Ｈ”の場合：
この場合、割り込み回路４は、割り込み信号ＳＩ＝“Ｈ”をＣＰＵ５に出力する。割り込み信号ＳＩは、ＣＰＵ５をストップ状態から動作状態に復帰させるためのハードウェア割り込み信号である。ただし、割り込み回路４は、許可信号ＳＰ＝“Ｈ”をＣＰＵ５から受けた場合に限り、割り込み信号ＳＩ＝“Ｈ”をＣＰＵ５に出力する。許可信号ＳＰは、ＣＰＵ５への上述の割り込みを許可するための信号である。ＣＰＵ５は、割り込み信号ＳＩ＝“Ｈ”を受けた場合、ストップ状態から動作状態に復帰し、プログラムを実行する。ストップ状態の解除に伴い、マイクロコンピュータ１全体が動作を開始する。
【００４２】
検出信号Ｓ２＝“Ｌ”の場合：
この場合、割り込み回路４は、ＣＰＵ５への割り込み信号ＳＩ＝“Ｈ”を出力しない。したがって、ストップ状態が維持される。即ち、割り込み回路４は、マイクロコンピュータ１がストップ状態から動作状態へ復帰することを防止する。このことにより、メモリ５のデータの消失を防ぐことができる。その上、メモリ５のデータの不意な書き換えも防ぐことができる。それは、ストップ状態の解除により、外部キャパシタＣ１の急激な電圧の低下が抑制され、マイクロコンピュータ１で消費される電力が抑制されるためである。
【００４３】
ＣＰＵ５は、マイクロコンピュータ１の全体の動作を統括している。本実施の形態において、ＣＰＵ５の主な動作は、以下の通りである。第１に、ＣＰＵ５は、許可信号ＳＰ＝“Ｈ”を割り込み回路４に出力する。第２に、ＣＰＵ５は、割り込み信号ＳＩ＝“Ｈ”の入力を監視している。ＣＰＵ５は、割り込み信号ＳＩ＝“Ｈ”を割り込み回路４から受けた場合、自ら通常の動作状態に復帰する。そして、ＣＰＵ５は、動作状態に復帰する指示をメモリ７、ＲＯＭ８およびクロック回路９に与える。このＣＰＵ５の指示により、マイクロコンピュータ１は、ストップ状態から動作状態に復帰する。
【００４４】
低周波クロック回路６は、クロック信号ＣＬＫをＣＰＵ５の指示に基づいて発生させる。クロック信号ＣＬＫは、ＣＰＵ５の動作周波数よりも十分に低い周波数を持つ信号である。低周波クロック回路６は、発生させたクロック信号ＣＬＫを制御回路２に出力する。制御回路２は、クロック信号ＣＬＫに同期して、種々の制御信号を発生させる。
【００４５】
メモリ７は、例えば、ＲＡＭ（Random Access Memory）である。メモリ７は、データを電源電圧ＶＤＤが供給されている期間保持する。なお、ＲＡＭの代りにＥＰＲＯＭ（Erasable Programmable Read Only Memory）を用いることができる。
【００４６】
ＲＯＭ８は、例えば、ＣＰＵ５が用いるプログラムを格納している。
【００４７】
クロック回路９は、ＣＰＵ５の動作周波数のクロック信号を発生させ、そのクロック信号をＣＰＵ５に出力する。
【００４８】
マイクロコンピュータ１外部の構成要素について述べる。外部キャパシタＣ１は、例えば、電解キャパシタである。外部キャパシタＣ１は、バッテリＢが装着されている期間に、保持している電圧を電源電圧ＶＤＤまで充電する。外部キャパシタＣ１の接続関係は、以下の通りである。外部キャパシタＣ１の正電極板（＋）は、端子ａ１およびａ３に接続されている。また、外部キャパシタＣ１の正電極板は、検出回路３の第１ノードＮＤ１（図２参照）に接続されている。外部キャパシタＣ１の負電極板は、シャーシグラウンド（ＧＮＤ）に接続されている。
【００４９】
外部キャパシタＣ１の静電容量は、バッテリＢが未装着である場合に、電源電圧ＶＤＤをマイクロコンピュータ１に一時的に供給することができる程度の容量（例えば、数十μＦ程度）である。ここで言う、「一時的」とは、例えば、バッテリＢの交換に必要な時間である。その静電容量を鑑みて、外部キャパシタＣ１は、マイクロコンピュータ１の外部に設けられている。
【００５０】
バッテリＢは、例えば、一次電池である。バッテリＢは、二次電池であってもよく、特に限定されるものではない。バッテリＢは、電源電圧ＶＤＤをマイクロコンピュータ１に供給する。バッテリＢは、脱着自在である。バッテリＢが装着されている場合、バッテリＢの正極は、端子ａ１に接続される。バッテリＢの負極は、端子ａ２に接続される。端子ａ２は、シャーシグラウンド（ＧＮＤ）に接続されている。
【００５１】
マイクロコンピュータ１の要点は、以下の通りである。バッテリＢが未装着である場合、マイクロコンピュータ１は、外部キャパシタＣ１から電源電圧ＶＤＤの供給を受ける。このとき、ストップ状態が解除されると、メモリ７のデータが消失する恐れがある。そこで、検出回路３は、マイクロコンピュータ１が外部キャパシタＣ１から電源電圧ＶＤＤの供給を受けていることを検出する。割り込み回路４は、バッテリＢが未装着であることを示す検出信号＝“Ｌ”を受けた場合、マイクロコンピュータ１がストップ解除信号Ｓ１＝“Ｌ”を受けたとしても、割り込み信号ＳＩ＝“Ｈ”をＣＰＵ５に出力しない。
【００５２】
２．半導体集積回路の動作原理
半導体集積回路の動作原理を以下の順序で説明する。
２．１．半導体集積回路の基本的な回路構成
２．２．半導体集積回路の基本的な動作
２．３．考察
【００５３】
２．１．半導体集積回路の基本的な回路構成
図２は、図１に示す検出回路３および割り込み回路４の回路図である。検出回路３は、内部キャパシタＣ２と、外部キャパシタ放電回路３０Ａと、内部キャパシタ放電回路３０Ｂと、比較器３２と、出力回路３３と、第３スイッチＳＷ３とを有する。
【００５４】
（外部キャパシタ放電回路３０Ａ）
外部キャパシタ放電回路３０Ａは、外部キャパシタＣ１を選択的に放電させる。具体的には、外部キャパシタ放電回路３０Ａは、以下の構成をとる。外部キャパシタ放電回路３０Ａは、第１スイッチＳＷ１と、第１抵抗器Ｒ１とを有する。
【００５５】
第１スイッチＳＷ１は、例えば、ローアクティブのスイッチである。第１スイッチＳＷ１は、第１制御信号ＣＴＬ１のレベルに基づいて、以下の動作を行う。
【００５６】
第１制御信号ＣＴＬ１＝“Ｈ（ハイレベル）”の場合：
この場合、第１スイッチＳＷ１は、第１制御信号ＣＴＬ１＝“Ｈ”を受けている期間、オフ状態を保持する。
第１制御信号ＣＴＬ１＝“Ｌ（ローレベル）”の場合：
この場合、第１スイッチＳＷ１は、第１制御信号ＣＴＬ１＝“Ｌ”を受けている期間、オン状態を保持する。
【００５７】
外部キャパシタ放電回路３０Ａ内の接続関係について述べる。第１スイッチＳＷ１の一端は、第１ノードＮＤ１に接続されている。第１スイッチＳＷ１の他端は、第１抵抗器Ｒ１の一端に接続されている。第１抵抗器Ｒ１の他端は、シャーシグラウンド（ＧＮＤ）に接続されている。
【００５８】
外部キャパシタ放電回路３０Ａの動作は、以下の通りである。
外部キャパシタ放電回路３０Ａが外部キャパシタＣ１を放電させる場合：
この場合、第１スイッチＳＷ１はオン状態である。ただし、第３スイッチＳＷ３は、オフ状態である。外部キャパシタＣ１の正電極板に蓄積されている正電荷は、第１抵抗器Ｒ１を介してシャーシグラウンドの向きに移動する。即ち、第１抵抗器Ｒ１に電流Ｉ１が流れる。そのため、外部キャパシタＣ１が放電し、外部キャパシタＣ１の電圧ＶＣ１は低下する。電圧ＶＣ１の低下の程度は、外部キャパシタＣ１の放電時間、外部キャパシタＣ１の静電容量、および、第１抵抗器Ｒ１の抵抗値に依存する。
【００５９】
外部キャパシタ放電回路３０Ａが外部キャパシタＣ１の放電を停止させる場合：
この場合、第１スイッチＳＷ１はオフ状態である。第１抵抗器Ｒ１に電流Ｉ１が流れないため、外部キャパシタＣ１は、放電しない。
【００６０】
（内部キャパシタＣ２）
内部キャパシタＣ２は、比較器３２に入力される基準電圧Ｖｒｅｆを発生させる役割を持つ。内部キャパシタＣ２の第１電極板（＋）は、第２ノードＮＤ２に接続されている。内部キャパシタＣ２の第２電極板（−）は、シャーシグラウンド（ＧＮＤ）に接続されている。内部キャパシタＣ２の静電容量は、外部キャパシタＣ１の静電容量よりも小さい。
【００６１】
（内部キャパシタ放電回路３０Ｂ）
内部キャパシタ放電回路３０Ｂは、内部キャパシタＣ２を選択的に放電させる。具体的には、内部キャパシタ放電回路３０Ｂは、以下の構成をとる。内部キャパシタ放電回路３０Ｂは、第２スイッチＳＷ２と、第２抵抗器Ｒ２とを有する。
【００６２】
第２スイッチＳＷ２は、例えば、ローアクティブのスイッチである。第２スイッチＳＷ２は、第２制御信号ＣＴＬ２のレベルに基づいて、第１スイッチＳＷ１と同様の動作を行う。
【００６３】
内部キャパシタ放電回路３０Ｂ内の接続関係について述べる。第２スイッチＳＷ２の一端は、第２ノードＮＤ２に接続されている。第２スイッチＳＷ２の他端は、第２抵抗器Ｒ２の一端に接続されている。第２抵抗器Ｒ２の他端は、シャーシグラウンド（ＧＮＤ）に接続されている。
【００６４】
内部キャパシタ放電回路３０Ｂの動作は、以下の通りである。
内部キャパシタ放電回路３０Ｂが内部キャパシタＣ２を放電させる場合：
この場合、第２スイッチＳＷ２はオン状態である。ただし、第３スイッチＳＷ３は、オフ状態である。内部キャパシタＣ２の第１電極板に蓄積されている正電荷は、第２抵抗器Ｒ２を介してシャーシグラウンドの向きに移動する。即ち、第２抵抗器Ｒ２に電流Ｉ２が流れる。そのため、内部キャパシタＣ２が放電し、内部キャパシタＣ２の電圧ＶＣ２は低下する。電圧ＶＣ２の低下の程度は、内部キャパシタＣ２の放電時間、内部キャパシタＣ２の静電容量、および、第２抵抗器Ｒ２の抵抗値に依存する。
【００６５】
内部キャパシタ放電回路３０Ｂが内部キャパシタＣ２の放電を停止させる場合：
この場合、第２スイッチＳＷ２はオフ状態である。第２抵抗器Ｒ２に電流Ｉ２が流れないため、内部キャパシタＣ２は、放電しない。
【００６６】
（第３スイッチＳＷ３）
第３スイッチＳＷ３は、例えば、ローアクティブのスイッチである。第３スイッチＳＷ３は、第３制御信号ＣＴＬ３のレベルに基づいて、第１スイッチＳＷ１と同様の動作を行う。
【００６７】
第３スイッチＳＷ３の接続関係は、以下の通りである。第３スイッチＳＷ３の一端は、第１ノードＮＤ１に接続されている。第３スイッチＳＷ３の他端は、第２ノードＮＤ２に接続されている。
【００６８】
第３スイッチＳＷ３は、基本的に、第１および第２スイッチＳＷ１、ＳＷ２がオフ状態の期間、オン状態をとる。このとき、第２キャパシタＣ２の電圧ＶＣ２は、外部キャパシタＣ１の電圧Ｃ１と同じである。
【００６９】
（比較器３２）
比較器３２は、比較電圧ＶＩＮを非反転入力端子（＋）に入力し、基準電圧Ｖｒｅｆを反転入力端子（−）に入力する。比較器３２は、比較電圧ＶＩＮを基準電圧Ｖｒｅｆと比較する。比較の際、第１から第３スイッチＳＷ１−ＳＷ３は、オフ状態である。そのため、比較電圧ＶＩＮは、外部キャパシタＣ１の電圧ＶＣ１と同じである（ＶＩＮ＝ＶＣ１）。一方、基準電圧Ｖｒｅｆは、内部キャパシタＣ２の電圧ＶＣ２と同じである（Ｖｒｅｆ＝ＶＣ２）。即ち、比較器３２は、外部キャパシタＣ１の電圧ＶＣ１を内部キャパシタＣ２の電圧ＶＣ２と比較する。比較器３２は、比較結果に基づいて、以下の動作を行う。
【００７０】
電圧ＶＣ１が電圧ＶＣ２よりも低い場合（ＶＣ１＜ＶＣ２）：
この場合、比較器３２は、比較結果信号ＳＲ＝“Ｈ”を出力回路３３に出力する。なお、電圧ＶＣ１が電圧ＶＣ２と同じである場合、比較器３２は、比較結果信号ＳＲ＝“Ｈ”を出力回路３３に出力する。
【００７１】
電圧ＶＣ１が電圧ＶＣ２よりも高い場合（ＶＣ１＞ＶＣ２）：
この場合、比較器３２は、比較結果信号ＳＲ＝”Ｌ”を出力回路３３に出力する。
【００７２】
比較器３２の接続関係は、以下の通りである。比較器３２の非反転入力端子（＋）は、第１ノードＮＤ１に接続されている。比較器３２の反転入力端子（−）は、第２ノードＮＤ２に接続されている。比較器３２の出力端子は、インバータ３３０の入力端子に接続されている。
【００７３】
（出力回路３３）
出力回路３３は、インバータ３３０と、ＡＮＤゲート３３１とを有する。出力回路３３内の接続関係は、以下の通りである。インバータ３３０の入力端子は、比較器３２の出力端子に接続されている。ＡＮＤゲート３３１は、２つの入力端子を有する。ＡＮＤゲート３３１の第１入力端子は、インバータ３３０の出力端子に接続されている。他方、ＡＮＤゲート３３１の第２入力端子は、制御回路２（図６参照）に接続されている。ＡＮＤゲート３３１の出力端子は、割り込み回路４が有するＡＮＤゲート４０の第１入力端子に接続されている。
【００７４】
インバータ３３０は、比較器３２からの比較結果信号ＳＲを入力する。インバータ３３０は、比較結果信号ＳＲのレベルを反転させた比較結果信号／ＳＲをＡＮＤゲート３３１の第１入力端子に出力する。詳細は、以下の通りである。
【００７５】
比較結果信号ＳＲ＝“Ｈ”の場合：
この場合、インバータ３３０は、比較結果信号／ＳＲ＝“Ｌ”をＡＮＤゲート３３１の第１入力端子に出力する。
比較結果信号ＳＲ＝“Ｌ”の場合：
この場合、インバータ３３０は、比較結果信号／ＳＲ＝“Ｈ”をＡＮＤゲート３３１の第１入力端子に出力する。
【００７６】
ＡＮＤゲート３３１は、インバータ３３０からの比較結果信号／ＳＲを第１入力端子に入力する。更に、ＡＮＤゲート３３１は、出力回路制御信号ＣＴＬ３３を第２入力端子に入力する。ＡＮＤゲート３３１は、出力回路制御信号ＣＴＬ３３＝”Ｈ”の場合、比較結果信号／ＳＲを検出信号Ｓ２として割り込み回路４に出力する。
【００７７】
出力回路制御信号ＣＴＬ３３＝”Ｈ”の場合、出力回路３３の要点は、以下の通りである。
【００７８】
比較器３２からの比較結果信号ＳＲ＝“Ｌ”の場合（ＶＩＮ＞Ｖｒｅｆ）：
この場合、出力回路３３は、バッテリＢが装着されていることを示す検出信号Ｓ２＝“Ｈ”を割り込み回路４に出力する。
比較器３２からの比較結果信号ＳＲ＝“Ｈ”の場合（ＶＩＮ＜Ｖｒｅｆ）：
この場合、出力回路３３は、バッテリＢが未装着であることを示す検出信号Ｓ２＝“Ｌ”を割り込み回路４に出力する。
【００７９】
（割り込み回路４）
割り込み回路４は、ＡＮＤゲート４０を有する。割り込み回路４の接続関係は、以下の通りである。ＡＮＤゲート４０は、２つの入力端子を有する。ＡＮＤゲート４０の第１入力端子は、出力回路３３が有するＡＮＤゲート３３１の出力端子に接続されている。他方、ＡＮＤゲート４０の第２入力端子は、ＣＰＵ５（図６参照）に接続されている。ＡＮＤゲート４０の出力端子は、ＣＰＵ５に接続されている。
【００８０】
ＡＮＤゲート４０は、ＡＮＤゲート３３１からの検出信号Ｓ２を第１入力端子に入力する。更に、ＡＮＤゲート４０は、ＣＰＵ５からの許可信号ＳＰを第２入力端子に入力する。ＡＮＤゲート４０は、許可信号ＳＰ＝”Ｈ”の場合、検出信号Ｓ２のレベルに基づいて、以下の動作を行う。なお、許可信号ＳＰは、マイクロコンピュータ１がストップ状態に遷移してからストップ状態が解除されるまでの期間、“Ｈ”に保持されている。これは、マイクロコンピュータ１がストップ状態であるとき、ＣＰＵ５がＡＮＤゲート４０への検出信号Ｓ２の入力に連動して、許可信号ＳＰをパルス信号のように単発的に出力することが技術的に難しいためである。
【００８１】
検出信号Ｓ２＝“Ｌ”の場合：
この場合、ＡＮＤゲート４０は、割り込み信号ＳＩ＝”Ｈ”をＣＰＵ５に出力しない。そのため、ストップ状態が維持される。
【００８２】
検出信号Ｓ２＝“Ｈ”の場合：
この場合、ＡＮＤゲート４０は、割り込み信号ＳＩ＝“Ｈ”をＣＰＵ５に出力する。これにより、ストップ状態が解除される。
【００８３】
２．２．半導体集積回路の基本的な動作
半導体集積回路の基本的な動作を以下の順序で説明する。
２．２．１．バッテリが未装着である場合
２．２．２．バッテリが装着されている場合
【００８４】
２．２．１．バッテリが未装着である場合
図３は、図２に示す半導体集積回路１００のタイミングチャートである。ただし、バッテリＢは、未装着である。
【００８５】
（時間ｔ１）
時間ｔ１にて、外部キャパシタ放電回路３０Ａは、外部キャパシタＣ１の放電を停止させている。内部キャパシタ放電回路３０Ｂも、内部キャパシタＣ２の放電を停止させている。
【００８６】
このとき、図３（Ｃ）および（Ｄ）にそれぞれ示すように、第１および第２制御信号ＣＴＬ１、ＣＴＬ２は、それぞれ、”Ｈ”である。そのため、第１および第２スイッチＳＷ１、ＳＷ２は、それぞれ、オフ状態である。なお、第１および第２スイッチＳＷ１、ＳＷ２は、時間ｔ３までオフ状態である。これに対し、第３制御信号ＣＴＬ３は、図３（Ｅ）に示すように、”Ｌ”である。そのため、第３スイッチＳＷ３は、オン状態である。なお、第３スイッチＳＷ３は、時間ｔ３までオン状態である。
【００８７】
時間ｔ１では、第１および第２ノードＮＤ１、ＮＤ２間が短絡されている。そのため、内部キャパシタＣ２は、保持している電圧ＶＣ２を外部キャパシタＣ１の電圧ＶＣ１と同じになるまで充電する。予め、外部キャパシタＣ１が電源電圧ＶＤＤに充電されているため、図３（Ｈ）に示すように、電圧ＶＣ１および電圧ＶＣ２は、それぞれ、電源電圧ＶＤＤである。このことは、外部キャパシタＣ１の静電容量および内部キャパシタＣ２の静電容量に依存しない。それは、外部キャパシタＣ１および内部キャパシタＣ２が並列接続されているためである。
【００８８】
（時間ｔ２）
時間ｔ２にて、図３（Ｂ）に示すように、マイクロコンピュータ１がストップ解除信号Ｓ１＝“Ｌ”を受けたものとする。ストップ解除信号Ｓ１の“Ｈ”から“Ｌ”への立ち下がりは、時間ｔ２におけるクロック信号ＣＬＫの立ち上がりから立ち下がりまでの間にある。本実施の形態では、ストップ解除信号Ｓ１の“Ｈ”から“Ｌ”への立ち下がりが分かればよい。そのため、ストップ解除信号Ｓ１＝“Ｌ”の期間ΔＴＳ１は、任意である。
【００８９】
（時間ｔ３）
時間ｔ３にて、外部キャパシタ放電回路３０Ａは、クロック信号ＣＬＫの立ち上がりに同期して、外部キャパシタＣ１の放電を開始する。内部キャパシタ放電回路３０Ｂも、そのクロック信号ＣＬＫの立ち上がりに同期して、内部キャパシタＣ２の放電を開始する。
【００９０】
図３（Ｃ）および図３（Ｄ）にそれぞれ示すように、第１および第２制御信号ＣＴＬ１、ＣＴＬ２が、そのクロック信号ＣＬＫの立ち上がりに同期して、“Ｈ”から“Ｌ”にそれぞれ切り替わる。そのため、第１および第２スイッチＳＷ１、ＳＷ２は、オン状態である。これに対し、第３制御信号ＣＴＬ３が、そのクロック信号ＣＬＫの立ち上がりに同期して、“Ｌ”から“Ｈ”に切り替わる。そのため、第３スイッチＳＷ３は、オフ状態である。以上のことから、第１抵抗器Ｒ１に電流Ｉ１が流れ、外部キャパシタＣ１が放電する。同様に、第２抵抗器Ｒ２に電流Ｉ２が流れ、内部キャパシタＣ２が放電する。図３（Ｈ）に示すように、外部キャパシタＣ１の電圧ＶＣ１および内部キャパシタＣ２の電圧ＶＣ２が、それぞれ低下し始める。
【００９１】
（時間ｔ４）
時間ｔ４にて、内部キャパシタ放電回路３０Ｂは、外部キャパシタ放電回路３０Ａよりも先に、内部キャパシタＣ２の放電を停止させる。このとき、第２制御信号ＣＴＬ２が、第１制御信号ＣＴＬ１より先に、“Ｌ”から“Ｈ”に切り替わる。そのため、第２スイッチＳＷ２は、オフ状態である。したがって、第２抵抗器Ｒ２に流れる電流Ｉ２が止まる。図３（Ｈ）に示すように、内部キャパシタＣ２は、放電が停止したときの電圧Ｖ１を保持している。
【００９２】
（時間ｔ５）
時間ｔ５にて、外部キャパシタ放電回路３０Ａは、外部キャパシタＣ１の放電を停止させる。このとき、第１制御信号ＣＴＬ１が、“Ｌ”から“Ｈ”に切り替わる。そのため、第１スイッチＳＷ１は、オフ状態である。したがって、第１抵抗器Ｒ１に流れる電流Ｉ１が止まる。図３（Ｈ）に示すように、外部キャパシタＣ１は、放電が停止したときの電圧Ｖ２を保持している。
【００９３】
図３（Ｃ）および図３（Ｄ）に示すように、外部キャパシタＣ１の放電時間ΔＴ１（＝ｔ３−ｔ５）は、内部キャパシタＣ２の放電時間ΔＴ２（＝ｔ３−ｔ４）よりも長い（ΔＴ１＞ΔＴ２）。したがって、外部キャパシタＣ１の電圧ＶＣ１は、内部キャパシタＣ２の電圧ＶＣ２＝Ｖ１よりも低い電圧Ｖ２まで低下する。ただし、電圧ＶＣ１および電圧ＶＣ２は、閾値電圧（ＶＴＨ）よりは高い。
【００９４】
図３（Ｇ）に示すように、時間ｔ５の時点で、比較器３２は、比較電圧ＶＩＮを基準電圧Ｖｒｅｆと比較している。即ち、比較器３２は、外部キャパシタＣ１の電圧ＶＣ１を内部キャパシタＣ２の電圧ＶＣ２と比較している。図３（Ｈ）に示すように、前者の電圧ＶＣ１＝Ｖ２が、後者の電圧ＶＣ２＝Ｖ１よりも低い（ＶＣ１＜ＶＣ２）。この場合、比較器３２は、比較結果信号ＳＲ＝“Ｈ”を出力回路３３に出力する。なお、比較結果信号ＳＲのレベルは、電圧ＶＣ１＜電圧ＶＣ２の期間、同じである。
【００９５】
（時間ｔ６）
時間ｔ６にて、出力回路制御信号ＣＴＬ３３が、“Ｌ”から“Ｈ”に切り替わる。出力回路制御信号ＣＴＬ３３＝“Ｈ”は、次のクロック信号ＣＬＫの立ち上がりである時間ｔ７まで続く。図３（Ｇ）に示すように、比較結果信号ＳＲ＝“Ｈ”のため、出力回路３３は、バッテリＢが未装着であることを示す検出信号Ｓ２＝“Ｌ”を割り込み回路４に出力する。割り込み回路４では、検出信号Ｓ２＝“Ｌ”のため、ＡＮＤゲート４０は、割り込み信号ＳＩ＝“Ｈ”をＣＰＵ５に出力しない。そのため、ストップ状態が維持される。
【００９６】
上述したように、第３スイッチＳＷ３は、外部キャパシタＣ１の放電期間ΔＴ１および内部キャパシタＣ２の放電期間ΔＴ２の開始前にオン状態である。それは、始め、内部キャパシタＣ２の電圧ＶＣ２を外部キャパシタＣ１の電圧ＶＣ１と同じにしておくためである。バッテリＢが未装着の場合、放電後の外部キャパシタＣ１の電圧ＶＣ１は、内部キャパシタＣ２の電圧ＶＣ２よりも低下する。検出回路３は、このことを利用して、マイクロコンピュータ１が外部キャパシタＣ１から電源電圧ＶＤＤの供給を受けていることを検出している。
【００９７】
また、第３スイッチＳＷ３は、両者の放電期間ΔＴ１およびΔＴ２にオフ状態である。それは、その放電期間に第３スイッチＳＷ３がオフ状態であると、外部キャパシタＣ１の電圧ＶＣ１が内部キャパシタＣ２の電圧ＶＣ２と同じになり、両者の電圧同士を比較することができないためである。
【００９８】
２．２．２．バッテリＢが装着されている場合
図４は、図２に示す半導体集積回路１００のタイミングチャートである。ただし、バッテリＢが装着されている。ここでは、バッテリＢが未装着である場合と異なる点について説明する。
【００９９】
時間ｔ３までは、半導体集積回路１００は、バッテリＢが未装着である場合と同様に動作する。時間ｔ３にて、外部キャパシタ放電回路３０Ａが、外部キャパシタＣ１の放電を開始する。内部キャパシタ放電回路３０Ｂも、内部キャパシタＣ２の放電を開始する。
【０１００】
ただし、バッテリＢが装着されているため、外部キャパシタＣ１は、保持している電圧ＶＣ１を電源電圧ＶＤＤまで充電し続けている。その結果、図４（Ｈ）に示すように、時間ｔ４以降も、外部キャパシタＣ１の電圧ＶＣ１は、電源電圧ＶＤＤから低下しない。
【０１０１】
時間ｔ５にて、外部キャパシタ放電回路３０Ａは、外部キャパシタＣ１の放電を停止させる。このとき、比較器３２は、外部キャパシタＣ１の電圧ＶＣ１を内部キャパシタＣ２の電圧ＶＣ２と比較する。図４（Ｈ）に示すように、前者の電圧ＶＣ１＝ＶＤＤは、後者の電圧ＶＣ２＝Ｖ２よりも高い（ＶＣ１＞ＶＣ２）。この場合、比較器３２は、比較結果信号ＳＲ＝”Ｌ”を出力回路３３に出力する。
【０１０２】
時間ｔ６にて、図４（Ｇ）に示すように、比較結果信号ＳＲ=”Ｌ”のため、出力回路３３は、バッテリＢが装着されていることを示す検出信号Ｓ２＝”Ｈ”を割り込み回路４に出力する。検出信号Ｓ２=”Ｈ”のため、割り込み回路４では、ＡＮＤゲート４０が、割り込み信号ＳＩ＝“Ｈ”をＣＰＵ５に出力する。これにより、ストップ状態が解除される。
【０１０３】
２．３．考察
半導体集積回路１００について考察する。図５は、一般的な並列ＲＣ回路図である。抵抗器ＲとキャパシタＣとの間には、スイッチＳＷが設けられている。
【０１０４】
初期状態（時間ｔ＝０）にて、スイッチＳＷは、オフ状態である。キャパシタＣは、初期電圧Ｖ０（例えば、Ｖ０＝ＶＤＤ）を保持している。その後、スイッチＳＷがオフ状態からオン状態に切り替わったとき、抵抗器Ｒに電流Ｉが流れる。抵抗器Ｒの抵抗値（Ｒ）、キャパシタＣの静電容量（Ｃ）を用いて、任意の時間ｔにおけるキャパシタＣの電圧ＶＣは、次式で表される。
【０１０５】
（数１）
ＶＣ＝Ｖ０×ｅｘｐ（−ｔ／（Ｒ×Ｃ））      ・・・（１）
【０１０６】
スイッチＳＷがトランジスタで構成された場合、オン抵抗が存在する。この場合、オン抵抗（ＲＯＮ）と抵抗器Ｒの抵抗値（Ｒ）との合成抵抗値（ＲＯＮ＋Ｒ）が（１）式の抵抗値Ｒとなる。
【０１０７】
バッテリＢが未装着である場合を例に挙げる。先ず、図２にそれぞれ示す外部キャパシタＣ１および外部キャパシタ放電回路３０Ａに着目する。本実施の形態では、外部キャパシタＣ１の静電容量（Ｃ１）、第１抵抗器Ｒ１の抵抗値（Ｒ１）および外部キャパシタＣ１の放電期間ΔＴ１が、以下のように設定されている。言うまでもなく、静電容量Ｃ１を始めとする各値は、一例に過ぎない。ここでは、第１スイッチＳＷ１がトランジスタで構成され、そのオン抵抗が抵抗値（Ｒ１）に含まれているとする。放電期間ΔＴ１は、クロック信号ＣＬＫの１周期に相当する。
【０１０８】
静電容量Ｃ１＝４７μＦ
抵抗値Ｒ１＝１００Ω
放電期間ΔＴ１＝１００μｓ
【０１０９】
第１放電回路３０Ａが外部キャパシタＣ１を放電期間ΔＴ１＝１００μｓ放電させたとき、放電後の外部キャパシタＣ１の電圧ＶＣ１は、（１）式を用いて算出される。ここで、初期電圧Ｖ０は、電源電圧ＶＤＤ＝２．５Ｖであるとする。
【０１１０】
（数２）
ＶＣ１＝ＶＤＤ×ｅｘｐ（−ｔ／（Ｒ１×Ｃ１））
＝２．５Ｖ×ｅｘｐ（−１００μｓ／（１００Ω×４７μＦ））
≒２．４４７Ｖ      ・・・（２）
【０１１１】
（２）式により、電圧ＶＣ１が電源電圧ＶＤＤ＝２．５Ｖから約５２．６ｍＶ低下していることが分かる。電圧ＶＣ１≒２．４４７Ｖは、図３（Ｈ）に示す電圧Ｖ１に対応する。
【０１１２】
次に、図２にそれぞれ示す内部キャパシタＣ２および内部キャパシタ放電回路３０Ｂに着目する。本実施の形態では、内部キャパシタＣ２の静電容量（Ｃ２）、第２抵抗器Ｒ２の抵抗値（Ｒ２）および内部キャパシタＣ２の放電期間ΔＴ２が、以下のように設定されている。なお、放電期間ΔＴ２は、後述のインバータ遅延回路２３（図７参照）の特性に依存する。ここでも、第２スイッチＳＷ２がトランジスタで構成され、そのオン抵抗が抵抗値（Ｒ２）に含まれているとする。
【０１１３】
静電容量Ｃ２＝２０ｐＦ
抵抗値Ｒ２＝２５０ｋΩ
放電期間ΔＴ２＝５０ｎｓ
【０１１４】
内部キャパシタ放電回路３０Ｂが内部キャパシタＣ２を放電期間ΔＴ２＝５０ｎｓ放電させたとき、放電後の内部キャパシタＣ２の電圧ＶＣ２は、（１）式を用いて算出される。ここで、初期電圧Ｖ０は、電源電圧ＶＤＤ＝２．５Ｖであるとする。
【０１１５】
（数３）
ＶＣ２＝ＶＤＤ×ｅｘｐ（−ｔ／（Ｒ２×Ｃ２））
＝２．５Ｖ×ｅｘｐ（−５０ｎｓ／（２５０ｋΩ×２０ｐＦ））
≒２．４７５Ｖ      ・・・（３）
【０１１６】
（３）式により、電圧ＶＣ２が電源電圧ＶＤＤ＝２．５Ｖから約２４．９ｍＶ低下していることが分かる。なお、電圧ＶＣ２≒２．４７５Ｖは、図３（Ｈ）に示す電圧Ｖ２に対応する。
【０１１７】
（２）式および（３）式により、両者の電圧差ΔＶは、以下の通りである。
【０１１８】
（数４）
ΔＶ＝ＶＣ２−ＶＣ１
＝２．４７５Ｖ−２．４４７Ｖ
＝２８ｍＶ      ・・・（４）
【０１１９】
外部キャパシタ放電回路３０Ａが外部キャパシタＣ１を放電期間ΔＴ１放電させ、内部キャパシタ放電回路３０Ｂが内部キャパシタＣ２を放電期間ΔＴ２放電させることで、（４）式に示す電圧差ΔＶ＝２８ｍＶが発生する。電圧差ΔＶが発生するので、外部キャパシタＣ１の電圧ＶＣ１が内部キャパシタＣ２の電圧ＶＣ２よりも小さければ、バッテリＢが未装着であることが分かる。
【０１２０】
これに対し、バッテリＢが装着されている場合、外部キャパシタ放電回路３０Ａが外部キャパシタＣ１を放電期間ΔＴ１放電させても、放電後の外部キャパシタＣ１の電圧ＶＣ１は、電源電圧ＶＤＤ＝２．５Ｖから低下しない。したがって、外部キャパシタＣ１の電圧ＶＣ１が内部キャパシタＣ２の電圧ＶＣ２よりも大きければ、バッテリＢが装着されていることが分かる。
【０１２１】
上述したように、外部キャパシタ放電回路３０Ａは、内部キャパシタＣ２の放電の開始と共に、外部キャパシタＣ１を内部キャパシタＣ２の放電期間ΔＴ２よりも長い放電期間ΔＴ１放電させる。この理由について説明する。
【０１２２】
バッテリＢの電源電圧ＶＤＤを保持するため、外部キャパシタＣ１の静電容量（Ｃ１）は、数十μＦ程度である必要がある。この静電容量を持つキャパシタをマイクロコンピュータ１の内部に設けることは、実用的ではない。そのため、外部キャパシタＣ１は、マイクロコンピュータ１の外部に設けられている。本実施の形態は、すでにマイクロコンピュータ１の外部に設けられている外部キャパシタＣ１を利用することを特徴としている。
【０１２３】
本実施の形態は、マイクロコンピュータ１自身が外部キャパシタＣ１からの電源電圧ＶＤＤの供給を受けていることを検出するため、外部キャパシタ放電回路３０Ａや内部キャパシタ放電回路３０Ｂなどがマイクロコンピュータ１の内部に設けられている。しかしながら、内部キャパシタＣ２を半導体集積回路としてマイクロコンピュータ１の内部に作製する場合、電極板の面積を広くとることが難しい。必然的に、内部キャパシタＣ２の静電容量（Ｃ２＝２０ｐＦ）を、外部キャパシタＣ１の静電容量（Ｃ１＝４７μＦ）よりも小さくとる必要がある。この事情を鑑みて、２つのキャパシタの放電後に電圧差ΔＶが発生するように、２つのキャパシタの各静電容量（Ｃ１、Ｃ２）や２つの抵抗器の各抵抗値（Ｒ１、Ｒ２）が設定されている。
【０１２４】
仮に、外部キャパシタＣ１の放電期間ΔＴ１が内部キャパシタＣ２の放電期間ΔＴ２と同じに設定されたとする。前者の静電容量（Ｃ１）と後者の静電容量（Ｃ２）の間には、およそ１０６倍の差がある。そのため、放電時間を短く設定するほど、外部キャパシタ放電回路３０Ａ内の合成抵抗値（Ｒ１＋ＲＯＮ）が小さくなるように（数Ω程度）、第１抵抗器Ｒ１の抵抗値を設定する必要がある。その結果、電圧差Δに誤差が生じやすくなり、検出回路３の検出に誤りが生じる恐れがある。逆に、放電時間を長く設定するほど、第２抵抗器Ｒ２の抵抗値を大きくとる必要がある。したがって、第２抵抗器Ｒ２の面積を大きくとらなければならないという欠点がある。
【０１２５】
そこで、本実施の形態では、第１抵抗器Ｒ１に起因した誤差を防止しつつ、第２抵抗器Ｒ２の抵抗値をできるだけ小さくとるため、外部キャパシタＣ１の放電期間ΔＴ１が内部キャパシタＣ２の放電期間ΔＴ２よりも長く設定されている。
【０１２６】
３．半導体集積回路の構成例
半導体集積回路の構成例を以下の順序で説明する。
３．１．半導体集積回路の詳細な回路構成
３．２．制御回路の構成例
【０１２７】
３．１．半導体集積回路の詳細な回路構成
図６は、図１に示すマイクロコンピュータ１の詳細な構成例を示す回路図である。半導体集積回路の動作原理で示した事項との相違点は、以下の通りである。第１に、第１から第３トランジスタＴＲ１−ＴＲ３が、第１から第３スイッチＳＷ１−ＳＷ３としてそれぞれ用いられている。第２に、マイクロコンピュータ１が低電圧検出回路１０を更に有する。第３に、割り込み回路４が、第１ＡＮＤゲート４０に加え、第２ＡＮＤゲート４１を有する。
【０１２８】
第１の点について説明する。第１から第３トランジスタＴＲ１−ＴＲ３は、それぞれ、例えば、Ｐチャネル型ＭＯＳ（Metal
Oxide Semiconductor）トランジスタである。第１から第３トランジスタＴＲ１−ＴＲ３は、ソースと、ドレインと、ゲートとをそれぞれ有する。なお、第１から第３トランジスタＴＲ１−ＴＲ３の代りに、例えば、ＰＮＰ型トランジスタをそれぞれ用いることもできる。
【０１２９】
（第１トランジスタＴＲ１）
第１トランジスタＴＲ１は、外部キャパシタ放電回路３０Ａに設けられている。第１トランジスタＴＲ１のソースは、第１ノードＮＤ１に接続されている。第１トランジスタＴＲ１のドレインは、第１抵抗器Ｒ１の一端に接続されている。第１トランジスタＴＲ１のゲートは、制御回路２に接続されている。第１トランジスタＴＲ１は、ゲートに入力される第１制御信号ＣＴＬ１のレベルに基づいて、以下の動作を行う。
【０１３０】
第１制御信号ＣＴＬ１＝“Ｈ”の場合：
この場合、第１トランジスタＴＲ１は、第１制御信号ＣＴＬ１＝“Ｈ”を受けている期間、オフ状態を保持する。
第１制御信号ＣＴＬ１＝“Ｌ”の場合：
この場合、第１トランジスタＴＲ１は、第１制御信号ＣＴＬ１＝“Ｌ”を受けている期間、オン状態を保持する。
【０１３１】
（第２トランジスタＴＲ２）
第２トランジスタＴＲ２は、内部キャパシタ放電回路３０Ｂに設けられている。第２トランジスタＴＲ２のソースは、第２ノードＮＤ２に接続されている。第２トランジスタＴＲ２のドレインは、第２抵抗器Ｒ２の一端に接続されている。第２トランジスタＴＲ２のゲートは、制御回路２に接続されている。第２トランジスタＴＲ２は、ゲートに入力される第２制御信号ＣＴＬ２のレベルに基づいて、以下の動作を行う。
【０１３２】
第２制御信号ＣＴＬ２＝“Ｈ”の場合：
この場合、第２トランジスタＴＲ２は、第２制御信号ＣＴＬ２＝”Ｈ”を受けている期間、オフ状態を保持する。
第２制御信号ＣＴＬ２＝“Ｌ”の場合：
この場合、第２トランジスタＴＲ２は、第２制御信号ＣＴＬ２＝“Ｌ”を受けている期間、オン状態を保持する。
【０１３３】
（第３トランジスタＴＲ３）
第３トランジスタＴＲ３は、第１および第２ノードＮＤ１、ＮＤ２の間に設けられている。第３トランジスタＴＲ３のソースは、第１ノードＮＤ１に接続されている。第３トランジスタＴＲ３のドレインは、第２ノードＮＤ２に接続されている。第３トランジスタＴＲ３のゲートは、制御回路２に接続されている。第３トランジスタＴＲ３は、ゲートに入力される第３制御信号ＣＴＬ３のレベルに基づいて、以下の動作を行う。
【０１３４】
第３制御信号ＣＴＬ３＝“Ｈ”の場合：
この場合、第３トランジスタＴＲ３は、第３制御信号ＣＴＬ３＝“Ｈ”を受けている期間、オフ状態を保持する。
第３制御信号ＣＴＬ３＝“Ｌ”の場合：
この場合、第３トランジスタＴＲ３は、第３制御信号ＣＴＬ３＝“Ｌ”を受けている期間、オン状態を保持する。
【０１３５】
（低電圧検出回路１０）
第２の点について説明する。例えば、バッテリＢが抜き取られた場合、外部キャパシタＣ１は、マイクロコンピュータ１に電源電圧ＶＤＤを供給する。このとき、外部キャパシタＣ１の電圧ＶＣ１が閾値電圧ＶＴＨ以下に低下すると、メモリ７に供給される電圧も閾値電圧ＶＴＨ以下に低下する。メモリ７の動作に必要な電力が不足するため、ＲＡＭのデータが消失する恐れがある。
【０１３６】
そこで、低電圧検出回路１０は、マイクロコンピュータ１が動作状態である上、外部キャパシタＣ１の電圧ＶＣ１またはＣＰＵ５の動作電圧ＶＣＰＵが閾値電圧ＶＴＨ以下まで低下した場合、割り込み回路４にＣＰＵ５へ割り込みをかけさせる。この割り込みは、ＣＰＵ５を動作状態からストップ状態に遷移させるためのものである。
【０１３７】
具体的には、低電圧検出回路１０は、外部キャパシタＣ１の電圧ＶＣ１と、ＣＰＵ５の動作電圧ＶＣＰＵとを入力する。低電圧検出回路１０は、電圧ＶＣ１または動作電圧ＶＣＰＵが閾値電圧ＶＴＨ以下まで低下した場合、検出信号Ｓ３＝”Ｈ”を割り込み回路４が有する第２ＡＮＤゲート４１の第１入力端子に出力する。検出信号Ｓ３は、電圧ＶＣ１または動作電圧ＶＣＰＵが閾値電圧ＶＴＨ以下まで低下したことを示す信号である。
【０１３８】
（割り込み回路４）
第３の点について説明する。割り込み回路４は、ＣＰＵ５へ２種類の割り込みを行う。１つ目は、ストップ状態であるマイクロコンピュータ１を動作状態に復帰させるための割り込みである。２つ目は、動作状態であるマイクロコンピュータ１をストップ状態に遷移させるための割り込みである。
【０１３９】
第１ＡＮＤゲート４０は、１つ目の割り込みを行う。第１ＡＮＤゲート４０の接続関係および動作については、上述した通りである。第１許可信号ＳＰ１＝”Ｈ”、かつ、検出信号Ｓ２＝”Ｌ”の場合、割り込み回路４は、割り込み信号ＳＩ１＝“Ｈ”をＣＰＵ５に出力しない。なお、第１許可信号ＳＰ１は、上述の許可信号ＳＰと同じものである。第１割り込み信号ＳＩ１は、上述の割り込み信号ＳＩと同じものである。
【０１４０】
第２ＡＮＤゲート４１は、２つ目の割り込みを行う。具体的には、第２ＡＮＤゲート４１は、２つの入力端子を有する。第２ＡＮＤゲート４１の第１入力端子は、低電圧検出回路１０の出力側に接続されている。他方、第２ＡＮＤゲート４１の第２入力端子は、ＣＰＵ５に接続されている。
【０１４１】
第２ＡＮＤゲートの動作は、以下の通りである。第２ＡＮＤゲート４１は、低電圧検出回路１０からの検出信号Ｓ３を第１入力端子に入力する。更に、第２ＡＮＤゲート４１は、ＣＰＵ５からの第２許可信号ＳＰ２を第２入力端子に入力する。第２ＡＮＤゲート４１は、検出信号Ｓ３＝“Ｈ”、かつ、第２許可信号ＳＰ２＝”Ｈ”の場合、第２割り込み信号ＳＩ２＝“Ｈ”をＣＰＵ５に出力する。
【０１４２】
ＣＰＵ５は、割り込み回路４から第２割り込み信号ＳＩ２＝“Ｈ”を受けた場合、動作状態からストップ状態に遷移する指示をメモリ７などに与える。その結果、マイクロコンピュータ１は、動作状態からストップ状態に遷移する。
【０１４３】
３．２．制御回路の構成例
制御回路を以下の順序で説明する。
３．２．１．制御回路の回路構成
３．２．２．制御回路の動作例
【０１４４】
３．２．１．制御回路の回路構成
図７は、図６に示す制御回路２の回路図である。第１に、制御回路２は、第１から第３制御信号ＣＴＬ１−ＣＴＬ３を発生させ、第１から第３トランジスタＴＲ１−ＴＲ３のオン状態／オフ状態をそれぞれ制御する。第２に、制御回路２は、出力回路制御信号ＣＴＬ３３を発生させ、出力回路３３を制御する。
【０１４５】
制御回路２の構成は、以下の通りである。制御回路２は、第１から第５フリップフロップＦ１−Ｆ５と、第１インバータ２１と、第１ＡＮＤゲート２２と、インバータ遅延回路２３と、第１ＮＡＮＤゲート２４と、第２インバータ２５と、第２ＮＡＮＤゲート２６と、第３インバータ２７と、第２ＡＮＤゲート２８と、ＯＲゲート２９とを有する。タイミング検出回路２０は、第１インバータ２１と、第１ＡＮＤゲート２２と、第１フリップフロップＦ１とで構成されている。
【０１４６】
（第１から第５フリップフロップＦ１−Ｆ５）
第１から第５フリップフロップＦ１−Ｆ５は、それぞれ、例えば、Ｄ型フリップフロップである。具体的には、第１から第５フリップフロップＦ１−Ｆ５は、入力端子（Ｄ）と、クロック入力端子（ＣＬ）と、出力端子（Ｑ）と、リセット端子（Ｒ）とをそれぞれ有する。具体的には、以下の通りである。
【０１４７】
第１フリップフロップＦ１は、第１ＡＮＤゲート２２からのストップ解除信号／Ｓ１をクロック端子ＣＬ１に入力する。ストップ解除信号／Ｓ１は、第１インバータ２１がストップ解除信号Ｓ１のレベルを反転させたものである。第１フリップフロップＦ１は、ストップ解除信号／Ｓ１の立ち上がりに同期して、入力端子Ｄ１に入力した信号Ｓ５＝“Ｈ”をラッチする。第１フリップフロップＦ１は、ラッチしている信号Ｓ５＝“Ｈ”を出力端子Ｑ１に出力する。
【０１４８】
第２フリップフロップＦ２は、クロック信号ＣＬＫの立ち上がりに同期して、入力端子Ｄ２に入力した第１フリップフロップＦ１の出力（Ｑ１とする）をラッチする。第２フリップフロップＦ２は、ラッチしている出力Ｑ１を第２フリップフロップＦ２の出力（Ｑ２とする）として出力端子Ｑ２に出力する。なお、第２フリップフロップＦ２は、出力Ｑ２を第３制御信号ＣＴＬ３として第３トランジスタＴＲ３のゲートに出力する。
【０１４９】
第３フリップフロップＦ３は、クロック信号ＣＬＫの立ち上がりに同期して、入力端子Ｄ３に入力した第２フリップフロップＦ２の出力Ｑ２をラッチする。第３フリップフロップＦ３は、ラッチしている出力Ｑ２を第３フリップフロップＦ３の出力（Ｑ３とする）として出力端子Ｑ３に出力する。
【０１５０】
第４フリップフロップＦ４は、クロック信号ＣＬＫの立ち上がりに同期して、入力端子Ｄ４に入力した第３フリップフロップＦ３の出力Ｑ３をラッチする。第４フリップフロップＦ４は、ラッチしている出力Ｑ３を第４フリップフロップＦ４の出力（Ｑ４とする）として出力端子Ｑ４に出力する。
【０１５１】
第５フリップフロップＦ５は、クロック信号ＣＬＫの立ち上がりに同期して、入力端子Ｄ５に入力した第４フリップフロップＦ４の出力Ｑ４をラッチする。第５フリップフロップＦ５は、ラッチしている出力Ｑ４を第５フリップフロップＦ５の出力（Ｑ５とする）として、ＯＲゲート２９の第１入力端子と第３インバータ２７の入力端子とに出力する。
【０１５２】
上述したように、第２から第５フリップフロップＦ２−Ｆ５は、クロック信号ＣＬＫに同期して前段のフリップフロップの出力をラッチする。これに対し、第１フリップフロップＦ１は、クロック信号ＣＬＫではなく、ストップ解除信号／Ｓ１の立ち上がりに同期して信号Ｓ５をラッチする。
【０１５３】
第１から第５フリップフロップＦ１−Ｆ５は、リセット信号ＲＳＴ＝“Ｈ”、または、フリップフロップＦ５の出力Ｑ５＝“Ｈ”をＯＲゲート２９を介してリセット端子Ｒ１−Ｒ５にそれぞれ入力した場合、その時点で、ラッチしているレベルを“Ｌ”にリセットする。なお、リセット信号ＲＳＴは、初期状態において、マイクロコンピュータ１の外部から制御回路２に入力される。したがって、初期状態では、第１から第５フリップフロップＦ１−Ｆ５は、“Ｌ”にリセットされている。
【０１５４】
（タイミング検出回路２０）
タイミング検出回路２０は、マイクロコンピュータ１がストップ解除信号Ｓ１＝“Ｌ”を受けたタイミングを検出する役割を持つ。タイミング検出回路２０は、ストップ解除信号Ｓ１の立ち下がりに同期して“Ｈ”をラッチする。このラッチにより、第１から第３制御信号ＣＴＬ１−ＣＴＬ３と、出力回路制御信号ＣＴＬ３３とを発生させるタイミングを得ることができる。
【０１５５】
タイミング検出回路２０は、以下の構成をとる。第１インバータ２１は、ストップ解除信号Ｓ１を入力する。第１インバータ２１は、ストップ解除信号Ｓ１のレベルを反転させたストップ解除信号／Ｓ１を第１ＡＮＤゲート２２の第１入力端子に出力する。
【０１５６】
第１ＡＮＤゲート２２は、２つの入力端子を有する。第１ＡＮＤゲート２２は、第１インバータ２１からのストップ解除信号／Ｓ１を第１入力端子に入力する。更に、第１ＡＮＤゲート２２は、ＣＰＵ５からの制御回路制御信号Ｓ４を第２入力端子に入力する。制御回路制御信号Ｓ４は、制御回路２を動作させるための制御信号である。制御回路制御信号Ｓ４は、マイクロコンピュータ１が動作状態からストップ状態に遷移したときに発生し、ストップ状態が解除されるまでの期間、“Ｈ”に保持される。第１ＡＮＤゲート２２は、制御回路制御信号Ｓ４のレベルに基づいて、以下の動作を行う。
【０１５７】
制御回路制御信号Ｓ４＝“Ｈ”の場合：
この場合、第１ＡＮＤゲート２２は、ストップ解除信号／Ｓ１を第１フリップフロップＦ１のクロック端子Ｃ１に出力する。したがって、制御回路２が動作する。
制御回路制御信号Ｓ４＝“Ｌ”の場合：
この場合、第１ＡＮＤゲート２２は、ストップ解除信号／Ｓ１を第１フリップフロップＦ１のクロック端子Ｃ１に出力しない。したがって、制御回路２が動作しない。
【０１５８】
インバータ遅延回路２３は、放電期間ΔＴ２を発生させる役割を持つ。インバータ遅延回路２３は、第２フリップフロップＦ２の出力Ｑ２を入力端子に入力する。インバータ遅延回路２３は、出力Ｑ２のレベルを反転させた出力／Ｑ２を、出力Ｑ２の入力から放電期間ΔＴ２程度遅延させて、第１ＮＡＮＤゲート２４の第１入力端子に出力する。
【０１５９】
第１ＮＡＮＤゲート２４は、２つの入力端子を有する。第１ＮＡＮＤゲート２４は、インバータ遅延回路２３からの出力／Ｑ２を第１入力端子に入力する。更に、第１ＮＡＮＤゲート２４は、フリップフロップＦ２の出力Ｑ２を第２入力端子に入力する。第１ＮＡＮＤゲート２４は、２つの入力レベルに基づいて、以下の動作を行う。
【０１６０】
出力／Ｑ２＝“Ｈ”、かつ、出力Ｑ２＝“Ｈ”の場合：
この場合、第１ＮＡＮＤゲート２４は、否定論理積／Ｑ２・Ｑ２＝“Ｌ”を第２制御信号ＣＴＬ２＝“Ｌ”として第２トランジスタＴＲ２のゲートに出力する。
出力／Ｑ２＝“Ｈ”、かつ、出力Ｑ２＝“Ｈ”以外の場合：
この場合、第１ＮＡＮＤゲート２４は、否定論理積／Ｑ２・Ｑ２＝“Ｈ”を第２制御信号ＣＴＬ２＝“Ｈ”として第２トランジスタＴＲ２のゲートに出力する。
【０１６１】
第２インバータ２５は、第３フリップフロップＦ３の出力Ｑ３を入力端子に入力し、出力Ｑ３のレベルを反転させた出力／Ｑ３を第２ＮＡＮＤゲート２６の第２入力端子に出力する。
【０１６２】
第２ＮＡＮＤゲート２６は、２つの入力端子を有する。第２ＮＡＮＤゲート２６は、第２フリップフロップＦ２の出力Ｑ２を第１入力端子に入力する。更に、第２ＮＡＮＤゲート２４は、第２インバータ２５からの出力／Ｑ３を第２入力端子に入力する。第２ＮＡＮＤゲート２６は、２つの入力レベルに基づいて、以下の動作を行う。
【０１６３】
出力Ｑ２＝“Ｈ”、かつ、出力／Ｑ３＝“Ｈ”の場合：
この場合、第２ＮＡＮＤゲート２６は、否定論理積Ｑ２・／Ｑ３＝“Ｌ”を第１制御信号ＣＴＬ１＝“Ｌ”として、第１トランジスタＴＲ１のゲートに出力する。
出力Ｑ２＝“Ｈ”、かつ、出力／Ｑ３＝“Ｈ”以外の場合：
この場合、第２ＮＡＮＤゲート２６は、否定論理積Ｑ２・／Ｑ３＝“Ｈ”を第１制御信号ＣＴＬ１＝“Ｈ”として、第１トランジスタＴＲ１のゲートに出力する。
【０１６４】
第３インバータ２７は、第５フリップフロップＦ５の出力Ｑ５を入力端子に入力し、出力Ｑ５のレベルを反転させた出力／Ｑ５を第２ＡＮＤゲート２８の第１入力端子に出力する。
【０１６５】
第２ＡＮＤゲート２８は、２つの入力端子を有する。第２ＡＮＤゲート２８は、第３インバータ２７からの出力／Ｑ５を第１入力端子に入力する。更に、第２ＡＮＤゲート２８は、第４フリップフロップＦ４の出力Ｑ４を第２入力端子に入力する。第２ＡＮＤゲート２８は、２つの入力レベルに基づいて、以下の動作を行う。
【０１６６】
出力Ｑ４＝“Ｈ”、かつ、出力／Ｑ５＝“Ｈ”の場合：
この場合、第２ＡＮＤゲート２８は、論理積Ｑ４・／Ｑ５＝“Ｈ”を出力回路制御信号ＣＴＬ３３＝“Ｈ”として、出力回路３３が有するＡＮＤゲート３３１の第２入力端子に出力する。
出力Ｑ４＝“Ｈ”、かつ、出力／Ｑ５＝“Ｈ”以外の場合：
この場合、第２ＡＮＤゲート２８は、論理積Ｑ４・／Ｑ５＝“Ｌ”を出力回路制御信号ＣＴＬ３３＝“Ｌ”として、上述のＡＮＤゲート３３１の第２入力端子に出力する。
【０１６７】
ＯＲゲート２９は、２つの入力端子を有する。ＯＲゲート２９は、フリップフロップＦ５の出力Ｑ５を第１入力端子に入力する。更に、ＯＲゲート２９は、リセット信号ＲＳＴ＝“Ｈ”を第２入力端子に入力する。ＯＲゲート２９は、出力Ｑ５＝“Ｈ”、または、リセット信号ＲＳＴ＝“Ｈ”の場合、いずれか一方を第１から第５フリップフロップＦ５のリセット端子Ｒ１−Ｒ５にそれぞれ出力する。
【０１６８】
３．２．２．制御回路の動作例
図８は、図７に示す制御回路２の動作例を示すタイミングチャートである。図８に示す時間ｔ０−ｔ７は、図３に示す時間ｔ０−ｔ７にそれぞれ対応している。
【０１６９】
（時間ｔ０）
時間ｔ０にて、リセット信号ＲＳＴ＝“Ｈ”が制御回路２に入力される。第１から第５フリップフロップＦ１−Ｆ５は、ＯＲゲート２９を介して、リセット信号ＲＳＴ＝“Ｈ”をリセット端子Ｒ１−Ｒ５にそれぞれ入力する。そのため、第１から第５フリップフロップＦ１−Ｆ５は、ラッチしているレベルを”Ｌ”にリセットする。このとき、第１から第３制御信号ＣＴＬ１−ＣＴＬ３は、図８（Ｋ）から（Ｍ）にそれぞれ示すレベルをとる。出力回路制御信号ＣＴＬ３３は、図８（Ｎ）に示すレベルをとる。
【０１７０】
出力Ｑ２＝“Ｌ”、かつ、出力／Ｑ３＝“Ｈ”のため、第２ＮＡＮＤゲート２６は、否定論理積Ｑ２・／Ｑ３＝“Ｈ”を第１制御信号ＣＴＬ１＝“Ｈ”として第１トランジスタＴＲ１のゲートに出力する。
【０１７１】
出力Ｑ２＝“Ｌ”、かつ、出力／Ｑ２＝“Ｈ”のため、第１ＮＡＮＤ回路２４は、否定論理積／Ｑ２・Ｑ２＝“Ｈ”を第２制御信号ＣＴＬ２＝“Ｈ”として第２トランジスタＴＲ２のゲートに出力する。
【０１７２】
第２フリップフロップＦ２は、出力Ｑ２＝“Ｌ”を第３制御信号ＣＴＬ３＝“Ｌ”として第３トランジスタＴＲ３のゲートに出力する。
【０１７３】
出力Ｑ４＝“Ｌ”、かつ、出力／Ｑ５＝“Ｈ”のため、第２ＡＮＤゲート２８は、論理積Ｑ４・／Ｑ５＝“Ｌ”を出力回路制御信号ＣＴＬ３３＝“Ｌ”として出力回路３３が有するＡＮＤゲート３３１の第２入力端子に出力する。
【０１７４】
（時間ｔ１）
時間ｔ１にて、図８（Ｂ）に示すように、ＣＰＵ５は、制御回路制御信号Ｓ４＝“Ｈ”を第１ＡＮＤゲート２２の第２入力端子に出力する。制御回路制御信号Ｓ４＝“Ｈ”のため、制御回路２が動作を開始する。以後、制御回路制御信号Ｓ４は、“Ｈ”に保持される。
【０１７５】
（時間ｔ２）
時間ｔ２にて、図８（Ｃ）に示すように、マイクロコンピュータ１がストップ解除信号Ｓ１＝“Ｌ”を受けたと仮定する。このとき、タイミング検出回路２０は、ストップ解除信号Ｓ１＝“Ｌ”を検出し、信号Ｓ５＝“Ｈ”をラッチする。具体的には、図８（Ｄ）に示すように、第１フリップフロップＦ１が、ストップ解除信号／Ｓ１の立ち上がりに同期して、信号Ｓ５＝“Ｈ”をラッチする。したがって、図８（Ｅ）に示すように、第１フリップフロップＦ１の出力Ｑ１は、“Ｈ”である。
【０１７６】
（時間ｔ３）
第２フリップフロップＦ２に着目する。時間ｔ３にて、第２フリップフロップＦ２は、図８（Ａ）に示すように、クロック信号ＣＬＫの立ち上がりに同期して、第１フリップフロップＦ１の出力Ｑ１＝“Ｈ”をラッチする。したがって、図８（Ｆ）に示すように、第２フリップフロップＦ２の出力Ｑ２は、“Ｈ”である。第２フリップフロップＦ２は、図８（Ｍ）に示すように、出力Ｑ２＝”Ｈ”を第３制御信号ＣＴＬ３＝“Ｈ”として第３トランジスタＴＲ３のゲートに出力する。
【０１７７】
続いて、第１ＮＡＮＤ回路２４に着目する。第１ＮＡＮＤ回路２４は、インバータ遅延回路２３からの出力／Ｑ２と、第２フリップフロップＦ２からの出力Ｑ２とをそれぞれ入力する。ただし、インバータ遅延回路２３は、出力／Ｑ２を時間ｔ３から放電期間ΔＴ２程度遅延させて第１ＮＡＮＤゲート２４の第１入力端子に出力する。そのため、時間ｔ３からｔ４では、図８（Ｇ）に示すように、出力／Ｑ２は、“Ｈ”である。このとき、出力／Ｑ２＝“Ｈ”、かつ、出力Ｑ２＝“Ｈ”のため、第１ＮＡＮＤゲート２４は、否定論理積／Ｑ２・Ｑ２＝“Ｌ”を第２制御信号ＣＴＬ２＝“Ｌ”として第２トランジスタＴＲ２のゲートに出力する。
【０１７８】
（時間ｔ４）
時間ｔ４にて、インバータ遅延回路２３は、出力／Ｑ２＝“Ｌ”を時間ｔ３から放電期間ΔＴ２程度遅延させて第１ＮＡＮＤゲート２４の第１入力端子に出力する。このとき、出力／Ｑ２＝“Ｌ”、かつ、出力Ｑ２＝“Ｈ”のため、第１ＮＡＮＤゲート２４は、否定論理積／Ｑ２・Ｑ２＝“Ｈ”を第２制御信号ＣＴＬ２＝“Ｈ”として第２トランジスタＴＲ２のゲートに出力する。
【０１７９】
（時間ｔ５）
第３フリップフロップＦ３に着目する。時間ｔ５にて、第３フリップフロップＦ３は、クロック信号ＣＬＫの立ち上がりに同期して、第２フリップフロップＦ２の出力Ｑ２＝“Ｈ”をラッチする。したがって、図８（Ｈ）に示すように、第３フリップフロップＦ３の出力Ｑ３は、“Ｈ”である。
【０１８０】
続いて、第２ＮＡＮＤゲート２６に着目する。第２ＮＡＮＤゲート２６は、第２フリップフロップＦ２の出力Ｑ２と、第２インバータ２５からの出力／Ｑ３とをそれぞれ入力する。出力Ｑ２＝“Ｈ”、かつ、出力／Ｑ３＝“Ｌ”のため、第２ＮＡＮＤゲート２６は、否定論理積Ｑ２・／Ｑ３＝“Ｈ”を第１制御信号ＣＴＬ１＝“Ｈ”として第１トランジスタＴＲ１のゲートに出力する。
【０１８１】
（時間ｔ６）
第４フリップフロップＦ４に着目する。時間ｔ６にて、第４フリップフロップＦ４は、クロック信号ＣＬＫの立ち上がりに同期して、第３フリップフロップＦ３の出力Ｑ３＝“Ｈ”をラッチする。したがって、図８（Ｉ）に示すように、第４フリップフロップＦ４の出力Ｑ４は、“Ｈ”である。
【０１８２】
続いて、第２ＡＮＤゲート２８に着目する。第２ＡＮＤゲート２８は、第４フリップフロップＦ４の出力Ｑ４と、第３インバータ２７からの出力／Ｑ５とをそれぞれ入力する。この時点では、図８（Ｊ）に示すように、第５フリップフロップＦ５の出力Ｑ５は、“Ｌ”である。出力Ｑ４＝“Ｈ”、かつ、出力／Ｑ５＝“Ｈ”のため、第２ＡＮＤゲート２８は、論理積Ｑ４・／Ｑ５＝“Ｈ”を出力回路御信号ＣＴＬ３３＝“Ｈ”として出力回路３３が有するＡＮＤゲート３３１の第２入力端子に出力する。
【０１８３】
（時間ｔ７）
第５フリップフロップＦ５に着目する。時間ｔ７にて、第５フリップフロップＦ５は、クロック信号ＣＬＫの立ち上がりに同期して、第４フリップフロップＦ４の出力Ｑ４＝“Ｈ”をラッチする。したがって、図８（Ｊ）に示すように、第５フリップフロップＦ５の出力Ｑ５は、“Ｈ”である。
【０１８４】
ＯＲゲート２９は、第５フリップフロップＦ５の出力Ｑ５の立ち上がりに同期して、出力Ｑ５＝”Ｈ”を第１から第５フリップフロップＦ５のリセット端子Ｒ１−Ｒ５にそれぞれ出力する。第１から第５フリップフロップＦ１−Ｆ５は、ラッチしているレベルを“Ｌ”にリセットする。
【０１８５】
（時間ｔ８）
時間ｔ８にて、制御回路２は、時間ｔ０におけるレベルの第１から第３制御信号ＣＬＴ１−ＣＬＴ３を発生させる。その上、制御回路２は、時間ｔ０における出力回路制御信号ＣＴＬ３３を発生させる。即ち、制御回路２は、第１から第３制御信号ＣＬＴ１−ＣＬＴ３と、出力回路制御信号ＣＴＬ３３とを初期状態（ｔ０）に初期化する。
【０１８６】
以上のことから、第５フリップフロップＦ５が２つの役割を果たすことが分かる。１つ目は、検出信号Ｓ２の出力の終了を検出することである。２つ目は、その終了を検出した後、第１から第３制御信号ＣＬＴ１−ＣＬＴ３と、出力回路制御信号ＣＴＬ３３とを初期化することである。
【０１８７】
以上述べたように、タイミング検出回路２０がストップ解除信号Ｓ１の入力を検出すると、制御回路２は、第２から第５フリップフロップＦ２−Ｆ５の出力Ｑ２−Ｑ５に基づいて、第１から第３制御信号ＣＬＴ１−ＣＬＴ３と、出力回路制御信号ＣＴＬ３３とを発生させる。したがって、ストップ解除信号Ｓ１が”Ｈ”から”Ｌ”へ切り替わるタイミングが分かればよい。そのため、制御回路２の動作は、ストップ解除信号Ｓ１＝“Ｌ”の期間（ΔＴＳ１）に依存しない。
【０１８８】
４．半導体集積回路の動作例
図９は、図６に示す半導体集積回路１００のタイミングチャートである。期間Ｔａでは、バッテリＢが未装着であると仮定する。期間Ｔｂでは、バッテリＢが装着されていると仮定する。以下、図３および図４を用いて説明した半導体集積回路１００の基本的な動作と、図８を用いて説明した制御回路２の動作とを踏まえて説明する。
【０１８９】
（期間Ｔａ：バッテリＢが未装着の場合）
（時間ｔ１）
先ず、バッテリＢが未装着である期間Ｔａについて説明する。時間ｔ１にて、図９（Ｂ）に示すように、ＣＰＵ５は、制御回路制御信号Ｓ４＝“Ｈ”をタイミング検出回路２０に出力する。制御回路制御信号Ｓ４＝“Ｈ”のため、制御回路２が動作を開始する。更に、ＣＰＵ５は、第１許可信号ＳＰ１＝“Ｈ”を割り込み回路４に出力する。
【０１９０】
（時間ｔ２）
時間ｔ２にて、図９（Ｃ）に示すように、マイクロコンピュータ１がストップ解除信号Ｓ１＝“Ｌ”を受けたと仮定する。タイミング検出回路２０は、ストップ解除信号Ｓ１＝“Ｌ”を検出する。図９（Ｄ）に示すように、タイミング検出回路２０は、ストップ解除信号／Ｓ１の立ち上がりに同期して、信号Ｓ５＝“Ｈ”をラッチする。
【０１９１】
（時間ｔ３）
時間ｔ３にて、外部キャパシタ放電回路３０Ａは、クロック信号ＣＬＫの立ち上がりに同期して、外部キャパシタＣ１の放電を開始する。このとき、図９（Ｅ）に示すように、第１制御信号ＣＴＬ１が“Ｈ”から“Ｌ”に切り替わるため、第１トランジスタＴＲ１は、オン状態である。図９（Ｍ）に示すように、外部キャパシタＣ１の電圧ＶＣ１が低下し始める。
【０１９２】
内部キャパシタ放電回路３０Ｂも、そのクロック信号ＣＬＫの立ち上がりに同期して、内部キャパシタＣ２の放電を開始する。このとき、図９（Ｆ）に示すように、第２制御信号ＣＴＬ２が“Ｈ”から“Ｌ”に切り替わるため、第２トランジスタＴＲ２は、オン状態である。図９（Ｍ）に示すように、内部キャパシタＣ２の電圧ＶＣ２が低下し始める。
【０１９３】
ただし、図９（Ｇ）に示すように、第３制御信号ＣＴＬ３は、時間ｔ８まで“Ｈ”である。したがって、その期間、第３トランジスタＴＲ３は、オフ状態である。
【０１９４】
（時間ｔ４）
時間ｔ４にて、内部キャパシタ放電回路３０Ｂは、外部キャパシタ放電回路３０Ａよりも先に、内部キャパシタＣ２の放電を停止させる。このとき、図９（Ｆ）に示すように、第２制御信号ＣＴＬ２が“Ｌ”から“Ｈ”に切り替わるため、第２トランジスタＴＲ２は、オフ状態である。内部キャパシタＣ２は、図９（Ｍ）に示すように、放電が停止したときの電圧Ｖ１を保持している。
【０１９５】
（時間ｔ５）
時間ｔ５にて、外部キャパシタ放電回路３０Ａは、外部キャパシタＣ１の放電を停止させる。このとき、図９（Ｅ）に示すように、第１制御信号ＣＴＬ１が“Ｌ”から“Ｈ”に切り替わるため、第１トランジスタＴＲ１は、オフ状態である。外部キャパシタＣ１は、図９（Ｍ）に示すように、放電が停止したときの電圧Ｖ２を保持している。
【０１９６】
比較器３２は、外部キャパシタＣ１の電圧ＶＣ１を内部キャパシタＣ２の電圧ＶＣ２と比較している。図９（Ｍ）に示すように、前者の電圧ＶＣ１＝Ｖ２が、後者の電圧ＶＣ２＝Ｖ１よりも低い（ＶＣ１＜ＶＣ２）。この場合、比較器３２は、図９（Ｉ）に示すように、比較結果信号ＳＲ＝“Ｈ”を出力回路３３に出力する。
【０１９７】
（時間ｔ６）
時間ｔ６にて、制御回路２は、図９（Ｈ）に示すように、出力回路制御信号ＣＴＬ３３＝”Ｈ”を出力回路３３に出力する。出力回路３３は、比較結果信号ＳＲ＝“Ｈ”のため、バッテリＢが未装着であることを示す検出信号Ｓ２＝“Ｌ”を割り込み回路４に出力する。
【０１９８】
ＣＰＵ５は、図９（Ｊ）に示すように、第１許可信号ＳＰ１＝“Ｈ”を割り込み回路４に出力している。図９（Ｋ）に示すように、第１許可信号ＳＰ１＝“Ｈ”、かつ、検出信号Ｓ２＝“Ｌ”であるので、割り込み回路４は、割り込み信号ＳＩ１＝“Ｈ”をＣＰＵ５に出力しない。したがって、ストップ状態が維持される。
【０１９９】
（時間ｔ７）
時間ｔ７にて、図９（Ｌ）に示すように、第５フリップフロップＦ５の出力Ｑ５が“Ｌ”から“Ｈ”に切り替わる。このとき、第１から第５フリップフロップＦ１−Ｆ５は、出力Ｑ５＝“Ｈ”をリセット端子Ｒ１−Ｒ５にそれぞれ入力し、ラッチしている“Ｈ”を“Ｌ”にリセットする。
【０２００】
この時点で、第１から第３制御信号ＣＴＬ１−ＣＴＬ３は、それぞれ“Ｈ”である。そのため、第１から第３トランジスタＴＲ１−ＴＲ３は、それぞれオフ状態である。したがって、図９（Ｍ）に示すように、外部キャパシタＣ１の電圧ＶＣ１＝Ｖ２は、内部キャパシタＣ２の電圧ＶＣ２＝Ｖ１よりも低い（ＶＣ１＜ＶＣ２）。
【０２０１】
（時間ｔ８）
時間ｔ８にて、制御回路２は、図９（Ｅ）から（Ｈ）にそれぞれ示すように、第１から第３制御信号ＣＬＴ１−ＣＬＴ３と、出力回路制御信号Ｓ３３とを初期化する。初期化により、第１から第３トランジスタＴＲ１−３は、初期状態と同じ状態である。第３トランジスタＴＲがオン状態であるため、図９（Ｍ）に示すように、内部キャパシタＣ２の電圧ＶＣ２が、電圧Ｖ１から低下し始める。
【０２０２】
（時間ｔ９）
時間ｔ９においても、バッテリＢが未装着である場合、内部キャパシタＣ２の電圧ＶＣ２は、外部キャパシタＣ１の電圧ＶＣ１と同じ電圧Ｖ２まで低下する。この時点で、図９（Ｃ）に示すように、マイクロコンピュータ１が再びストップ解除信号Ｓ１＝“Ｌ”を受けたと仮定する。
【０２０３】
（時間ｔ１０−ｔ１６）
以後、半導体集積回路１００は、時間ｔ１からｔ８までの動作と同様の動作を繰り返す。
【０２０４】
時間ｔ１１にて、放電後の内部キャパシタＣ２の電圧ＶＣ２は、図９（Ｍ）に示すように、電圧Ｖ２よりも低い電圧Ｖ３まで低下する。時間ｔ１２にて、放電後の外部キャパシタＣ１の電圧ＶＣ１は、図９（Ｍ）に示すように、電圧Ｖ３よりも低い電圧Ｖ４まで低下する。ただし、電圧Ｖ４は、閾値電圧（ＶＴＨ）より高い。
【０２０５】
外部キャパシタＣ１の電圧ＶＣ１＝Ｖ４が、内部キャパシタＣ２の電圧ＶＣ２＝Ｖ３よりも低い（ＶＣ１＜ＶＣ２）。そのため、比較器３２は、図９（Ｉ）に示すように、比較結果信号ＳＲ＝”Ｈ”を出力回路３３に出力する。時間ｔ１３にて、第１許可信号ＳＰ１＝“Ｈ”であり、かつ、検出信号Ｓ２＝“Ｌ”のため、割り込み回路４は、割り込み信号ＳＩ１＝“Ｈ”をＣＰＵ５に出力しない。したがって、ストップ状態が維持される。
【０２０６】
時間ｔ１４にて、図９（Ｌ）に示すように、第５フリップフロップＦ５の出力Ｑ５が“Ｌ”から“Ｈ”に切り替わる。そのため、時間ｔ１５にて、制御回路２は、図９（Ｅ）から（Ｈ）に示すように、第１から第３制御信号ＣＬＴ１−ＣＬＴ３と、出力回路制御信号ＣＴＬ３３とを初期化する。この時点で、第１および第２トランジスタＴＲ１、ＴＲ２は、オフ状態である。これに対し、第３トランジスタＴＲ３は、オン状態である。したがって、図９（Ｍ）に示すように、内部キャパシタＣ２の電圧ＶＣ２は、外部キャパシタＣ１の電圧ＶＣ１と同じ電圧Ｖ４になるまで低下する。
【０２０７】
（期間Ｔｂ：バッテリＢが装着されている場合）
（時間ｔ１６−ｔ１７）
次に、バッテリＢが装着されている期間Ｔｂについて説明する。時間ｔ１６にて、バッテリＢが装着されたと仮定する。この場合、外部キャパシタＣ１は、バッテリＢから電源電圧ＶＤＤの供給を受ける。そのため、外部キャパシタＣ１の電圧ＶＣ１は、電源電圧ＶＤＤまで上昇する。第３トランジスタＴＲ３がオン状態であるので、内部キャパシタＣ２の電圧ＶＣ２も、電源電圧ＶＤＤまで上昇する。
【０２０８】
（時間ｔ１８）
時間ｔ１８にて、図９（Ｃ）に示すように、マイクロコンピュータ１がストップ解除信号Ｓ１＝“Ｌ”を受けたと仮定する。
【０２０９】
（時間ｔ１９−ｔ２４）
以後、半導体集積回路１００は、時間ｔ１からｔ８での動作と同様の動作を繰り返す。
【０２１０】
時間ｔ２０にて、放電後の内部キャパシタＣ２の電圧ＶＣ２は、図９（Ｍ）に示すように、電圧Ｖ１まで低下する。これに対し、外部キャパシタＣ１は、バッテリＢから電源電圧ＶＤＤの供給を受けている。そのため、時間ｔ２１にて、放電後の外部キャパシタＣ１の電圧ＶＣ１は、図９（Ｍ）に示すように、電源電圧ＶＤＤから低下しない。
【０２１１】
外部キャパシタＣ１の電圧ＶＣ１＝ＶＤＤが、内部キャパシタＣ２の電圧ＶＣ２＝Ｖ１よりも高い（ＶＣ１＞ＶＣ２）。そのため、比較器３２は、図９（Ｉ）に示すように、比較結果信号ＳＲ＝“Ｌ”を出力回路３３に出力する。時間ｔ２２にて、第１許可信号ＳＰ１＝“Ｈ”であり、かつ、検出信号Ｓ２＝“Ｈ”であるので、割り込み回路４は、割り込み信号ＳＩ１＝“Ｈ”をＣＰＵ５へ出力する。したがって、ストップ状態が解除される。
【０２１２】
時間ｔ２３にて、図９（Ｌ）に示すように、第５フリップフロップＦ５の出力Ｑ５が“Ｌ”から“Ｈ”に切り替わる。そのため、時間ｔ２４にて、制御回路２は、図９（Ｅ）から（Ｈ）に示すように、第１から第３制御信号ＣＬＴ１−ＣＬＴ３と、出力回路制御信号ＣＴＬ３３とを初期化する。そのため、内部キャパシタＣ１の電圧Ｖ２は、外部キャパシタＣ１の電圧ＶＣ１＝ＶＤＤまで上昇する。
【０２１３】
以上述べたことから、以下の効果を得ることができる。第１に、バッテリＢを収容するためのカバーの開閉やリリースボタンの押下に関係なく、マイクロコンピュータ１がキャパシタＣ１から電源電圧ＶＤＤの供給を受けていることを、マイクロコンピュータ１自身が検出することができる。
【０２１４】
第２に、マイクロコンピュータ１がストップ状態であり、外部キャパシタＣ１によって電源電圧ＶＤＤがマイクロコンピュータ１に供給されている場合、ストップ状態が維持される。そのため、メモリ７に供給される電圧が閾値電圧（ＶＴＨ）まで低下することはない。延いては、電圧の低下に起因して、メモリ７のデータが消失することも、そのデータが不意に書き換えられることもない。
【０２１５】
［第２の実施の形態］
第２の実施の形態について説明する。第１の実施の形態では、マイクロコンピュータ１がストップ解除信号Ｓ１＝“Ｌ”を受ける度に、外部キャパシタＣ１および内部キャパシタＣ２が放電する。取り分け、マイクロコンピュータ１が外部キャパシタＣ１から電源電圧ＶＤＤの供給を受けている場合、放電の度に、外部キャパシタＣ１の電圧ＶＣ１が徐々に低下していく。したがって、マイクロコンピュータ１がストップ解除信号Ｓ１＝“Ｌ”を何度も受けると、外部キャパシタＣ１の電圧ＶＣ１が低下しすぎる恐れがある。本実施の形態は、外部キャパシタＣ１が電源電圧ＶＤＤをマイクロコンピュータ１により確実に供給することができるように、更なる消費電力の低減化を図ったものである。
【０２１６】
第２の実施の形態を以下の順序で説明する。第１の実施の形態と同一の構成要素には、第１の実施の形態で用いた同一の符号が付されている。
１．半導体集積回路の構成例
１．１．半導体集積回路の回路構成
１．２．制御回路の回路構成
２．半導体集積回路の動作例
３．考察
【０２１７】
１．１．半導体集積回路の回路構成
図１０は、第２の実施の形態に係るマイクロコンピュータ１ａの構成例を示すブロック図である。第１の実施の形態との主な相違点は、以下の通りである。
【０２１８】
第１に、検出回路３ａは、第１内部キャパシタＣ２に加え、第２内部キャパシタＣ３を有する。第２に、検出回路３ａは、外部キャパシタ放電回路３０Ａおよび第１内部キャパシタ放電回路３０Ｂに加え、第２内部キャパシタ放電回路３０Ｃを有する。第３に、検出回路３ａは、第５トランジスタＴＲ５と、スイッチ回路３１とを更に有する。第４に、比較器３２は、比較結果信号ＳＲを制御回路２ａに帰還させる。第５に、制御回路２ａは、第４および第５制御信号ＣＴＬ４、ＣＴＬ５と、スイッチ回路制御信号ＣＴＬ３１とを更に発生させる。
【０２１９】
（第２内部キャパシタ放電回路３０Ｃ）
第２内部キャパシタ放電回路３０Ｃは、第２内部キャパシタＣ３を選択的に放電させる。具体的には、第２内部キャパシタ放電回路３０Ｃは、第４トランジスタＴＲ４と、第３抵抗器Ｒ３とで構成されている。
【０２２０】
第４トランジスタＴＲ４は、例えば、Ｐチャネル型ＭＯＳトランジスタである。第４トランジスタＴＲ４は、スイッチとして機能する。第５トランジスタＴＲ５も、第４トランジスタＴＲ４と同様のものであり、スイッチとして機能する。第４および第５トランジスタＴＲ４、ＴＲ５の代りに、例えば、ＰＮＰ型トランジスタをそれぞれ用いることもできる。
【０２２１】
第２内部キャパシタ放電回路３０Ｃの接続関係について述べる。第４トランジスタＴＲ４のソースは、第３ノードＮＤ３に接続されている。第４トランジスタＴＲ４のドレインは、第３抵抗器Ｒ３の一端に接続されている。第４トランジスタＴＲ４のゲートは、制御回路２ａに接続されている。第３抵抗器Ｒ３は、第２抵抗器Ｒ２と同様のものである。第３抵抗器Ｒ３の他端は、シャーシグラウンド（ＧＮＤ）に接続されている。
【０２２２】
第４トランジスタＴＲ４は、ゲートに入力される第４制御信号ＣＴＬ４のレベルに基づいて、以下の動作を行う。
【０２２３】
第４制御信号ＣＴＬ４＝“Ｈ”の場合：
この場合、第４トランジスタＴＲ４は、第４制御信号ＣＴＬ４＝“Ｈ”を受けている期間、オフ状態を保持する。
第４制御信号ＣＴＬ４＝“Ｌ”の場合：
この場合、第４トランジスタＴＲ４は、第４制御信号ＣＴＬ４＝“Ｌ”を受けている期間、オン状態を保持する。
【０２２４】
第２内部キャパシタ放電回路３０Ｃの動作は、以下の通りである。
【０２２５】
第２内部キャパシタ放電回路３０Ｃが第２内部キャパシタＣ３を放電させる場合：
この場合、第４トランジスタＴＲ４は、オン状態である。ただし、第５トランジスタＴＲ５は、オフ状態である。第２内部キャパシタＣ３の第１電極板（＋）に蓄積されている正電荷は、第３抵抗器Ｒ３を介してシャーシグラウンドの向きに移動する。即ち、第３抵抗器Ｒ３に電流（Ｉ３）が流れる。そのため、第２内部キャパシタＣ３が放電し、第２内部キャパシタＣ３の電圧ＶＣ３は低下する。電圧ＶＣ３の低下の程度は、第２内部キャパシタＣ３の放電時間、第２内部キャパシタＣ２の静電容量、および、第３抵抗器Ｒ３の抵抗値に依存する。
【０２２６】
第２内部キャパシタ放電回路３０Ｃが第２内部キャパシタＣ３の放電を停止させる場合：
この場合、第４トランジスタＴＲ４は、オフ状態である。第３抵抗器Ｒ３に電流（Ｉ３）が流れないため、第２内部キャパシタＣ３は、放電しない。
【０２２７】
このように、第２内部キャパシタ放電回路３０Ｃは、第１内部キャパシタ放電回路３０Ｂと同様の構成である。
【０２２８】
（第２内部キャパシタＣ３）
第２内部キャパシタＣ３は、第１内部キャパシタＣ２と同様のものである。したがって、第２内部キャパシタＣ２の静電容量は、第１内部キャパシタＣ２の静電容量と同じである。第２内部キャパシタＣ３の第１電極板（＋）は、第３ノードＮＤ３に接続されている。第２内部キャパシタＣ３の第２電極板（−）は、シャーシグラウンド（ＧＮＤ）に接続されている。
【０２２９】
（第５トランジスタＴＲ５）
第５トランジスタＴＲ５のソースは、第１ノードＮＤ１に接続されている。第５トランジスタＴＲ５のドレインは、第３ノードＮＤ３に接続されている。第５トランジスタＴＲ５のゲートは、制御回路２ａに接続されている。
【０２３０】
第５トランジスタＴＲ５は、ゲートに入力される第５制御信号ＣＴＬ５のレベルに基づいて、以下の動作を行う。
【０２３１】
第５制御信号ＣＴＬ５＝“Ｈ”の場合：
この場合、第５トランジスタＴＲ５は、第５制御信号ＣＴＬ５＝“Ｈ”を受けている期間、オフ状態を保持する。
第５制御信号ＣＴＬ５＝“Ｌ”の場合：
この場合、第５トランジスタＴＲ５は、第５制御信号ＣＴＬ５＝“Ｌ”を受けている期間、オン状態を保持する。
【０２３２】
（スイッチ回路３１）
スイッチ回路３１は、例えば、単極双投（ＳＰＤＴ）型のスイッチである。スイッチ回路３１は、第１接点３１Ａと、第２接点３１Ｂと、極３１Ｐとを有する。第１接点３１Ａは、第２ノードＮＤ２に接続されている。第２接点３１Ｂは、第３ノードＮＤ３に接続されている。極３１Ｐは、比較器３２の反転入力端子（−）に接続されている。スイッチ回路３１は、スイッチ回路制御信号ＣＴＬ３１のレベルに基づいて、以下の動作を行う。
【０２３３】
スイッチ回路制御信号ＣＴＬ３１＝“Ｌ”の場合（３１Ａ−３１Ｐ）：
この場合、スイッチ回路３１は、スイッチ回路制御信号ＣＴＬ３１＝“Ｌ”を受けている期間、極３１Ｐを第１接点３１Ａに接続する。
【０２３４】
スイッチ回路制御信号ＣＴＬ３１＝“Ｈ”の場合（３１Ｂ−３１Ｐ）：
この場合、スイッチ回路３１は、スイッチ回路制御信号ＣＴＬ３１＝“Ｈ”を受けている期間、極３１Ｐを第２接点３１Ｂに接続する。
【０２３５】
比較器３２は、スイッチ回路制御信号ＣＴＬ３１のレベルに基づいて、以下の動作を行う。
【０２３６】
スイッチ回路制御信号ＣＴＬ３１＝“Ｌ”の場合：
この場合、比較器３２は、第１内部キャパシタＣ２の電圧ＶＣ２を反転入力端子（−）に入力する。したがって、比較器３２は、外部キャパシタＣ１の電圧ＶＣ１を第１内部キャパシタＣ２の電圧ＶＣ２と比較する。
【０２３７】
スイッチ回路制御信号ＣＴＬ３１＝“Ｈ”の場合：
この場合、比較器３２は、第２内部キャパシタＣ３の電圧ＶＣ３を反転入力端子（−）に入力する。したがって、比較器３２は、外部キャパシタＣ１の電圧ＶＣ１を第２内部キャパシタＣ３の電圧ＶＣ３と比較する。比較器３２は、比較結果に応じて、以下の動作を行う。
【０２３８】
電圧ＶＣ１が電圧ＶＣ３よりも低い場合（ＶＣ１＜ＶＣ３）：
この場合、比較器３２は、比較結果信号ＳＲ＝“Ｈ”を出力回路３３に出力する。なお、電圧ＶＣ１が電圧ＶＣ３と同じである場合、比較器３２は、比較結果信号ＳＲ＝“Ｈ”を出力回路３３に出力する。
電圧ＶＣ１が電圧ＶＣ３よりも高い場合（ＶＣ１＞ＶＣ３）：
この場合、比較器３２は、比較結果信号ＳＲ＝”Ｌ”を出力回路３３に出力する。
【０２３９】
ここで、マイクロコンピュータ１ａの基本的な動作について述べる。マイクロコンピュータ１ａがストップ解除信号Ｓ１を受けると、先ず、外部キャパシタＣ１および第１内部キャパシタＣ２の放電がそれぞれ行われる。放電後の前者の電圧ＶＣ１が放電後の後者の電圧ＶＣ２よりも高い場合（ＶＣ１＞ＶＣ２）、検出回路３ａは、マイクロコンピュータ１ａがバッテリＢから電源電圧ＶＤＤの供給を受けていることを検出する。この場合、ストップ状態が解除される。この点については、第１の実施の形態と同様である。
【０２４０】
これに対し、放電後の前者の電圧ＶＣ１が放電後の後者の電圧ＶＣ２よりも低い場合（ＶＣ１＜ＶＣ２）、検出回路３ａは、マイクロコンピュータ１ａが外部キャパシタＣ１から電源電圧ＶＤＤの供給を受けていることを検出する。そして、後述のタイマ（図１１参照）がクロック信号ＣＬＫのカウントを開始する。
【０２４１】
タイマのカウント期間には、マイクロコンピュータ１ａがストップ解除信号Ｓ１を再び受けても、外部キャパシタＣ１および第１内部キャパシタＣ２の放電は行われない。その代りに、第２放電回路３０Ｃが第２内部キャパシタＣ３を放電させる。
【０２４２】
第２内部キャパシタＣ３を放電させるプロセスは、第１内部キャパシタＣ２を放電させるプロセスと同様である。第２内部キャパシタＣ３の放電が開始されるまでの期間、第４トランジスタＴＲ４は、オフ状態である。これに対し、第５トランジスタＴＲ５は、オン状態である。ただし、第３トランジスタＴＲ３は、オフ状態である。これにより、外部キャパシタＣ１の電圧ＶＣ１は、第２内部キャパシタＣ３の電圧ＶＣ３と同じとなる。
【０２４３】
その後、第４トランジスタＴＲ４は、オフ状態からオン状態に切り替わる。これに対し、第５トランジスタＴＲ５は、オン状態からオフ状態に切り替わる。これにより、第２内部キャパシタＣ３が放電する。
【０２４４】
カウント期間後、比較器３２は、外部キャパシタＣ１の電圧ＶＣ１を第２内部キャパシタＣ３の電圧ＶＣ３と更に比較する。この比較の前に、スイッチ回路３１は、極３１Ｐを第１接点３１Ａから第２接点３１Ｂに切り替えている。前者の電圧ＶＣ１が後者の電圧ＶＣ３よりも低い場合（ＶＣ１＜ＶＣ３）、検出回路３ａは、マイクロコンピュータ１ａが外部キャパシタＣ１から電源電圧ＶＤＤの供給を受けていることを検出する。
【０２４５】
１．２．制御回路の回路構成
図１１は、図１０に示す制御回路２ａの回路図である。制御回路２ａは、第１から第５フリップフロップＦ１−Ｆ５に加え、第６から第８フリップフロップＦ６−Ｆ８を有する。
【０２４６】
この他、制御回路２ａは、第１インバータ遅延回路２３と、第１ＯＲゲート２９と、第３ＡＮＤゲート２１０と、第４インバータ２１１と、第４ＡＮＤゲート２１２と、第２ＯＲゲート２１３と、第３ＮＡＮＤゲート２１４と、第５インバータ２１５と、第５ＡＮＤゲート２１６と、第２インバータ遅延回路２１７と、第４ＮＡＮＤゲート２１８と、第６ＡＮＤゲート２１９と、第７ＡＮＤゲート２２０と、タイマ２２１と、第６インバータ２２２と、第７インバータ２２３と、第８ＡＮＤゲート２２４と、第３ＯＲゲート２２５と、第４ＯＲゲート２２６とを更に有する。
【０２４７】
本実施の形態では、タイマ２２１が重要な役割を果たす。上述したように、外部キャパシタＣ１の電圧ＶＣ１が第１内部キャパシタＣ２の電圧ＶＣ２よりも低い場合（ＶＣ１＜ＶＣ２）、タイマ２２１は、クロック信号ＣＬＫを所定数カウントする。マイクロコンピュータ１ａがストップ解除信号Ｓ１をタイマ２２１のカウント期間ΔＴＣＯＵＮＴに受けた場合、外部キャパシタ放電回路３０Ａおよび第１内部キャパシタ放電回路３０Ｂは、外部キャパシタＣ１および第１内部キャパシタＣ２の放電をそれぞれ停止させる。これにより、消費電力の低減化を図ることができる。
【０２４８】
以下、制御回路２ａの各構成要素について説明する。
【０２４９】
（第６から第８フリップフロップＦ６−Ｆ８）
第６から第８フリップフロップＦ６−Ｆ８は、第１から第５フリップフロップＦ１−Ｆ５と同様のものである。
【０２５０】
第６フリップフロップＦ６は、第１フリップフロップＦ１と第２フリップフロップＦ２との間に配置されている。第６フリップフロップＦ６は、クロック信号ＣＬＫの立ち上がりに同期して、入力端子（Ｄ６）に入力した第１フリップフロップＦ１の出力Ｑ１をラッチする。第６フリップフロップＦ６は、ラッチしている出力Ｑ１を第６フリップフロップＦ６の出力（Ｑ６とする）として出力端子（Ｄ６）に出力する。
【０２５１】
第２フリップフロップＦ２は、クロック信号ＣＬＫの立ち上がりに同期して、入力端子Ｄ２に入力した第６フリップフロップＦ６の出力Ｑ６をラッチする。
【０２５２】
第７フリップフロップＦ７は、比較結果ラッチ信号Ｓ６の立ち上がりに同期して、入力端子（Ｄ７）に入力した比較結果信号ＳＲをラッチする。第７フリップフロップＦ７は、ラッチしている比較結果信号ＳＲを第７フリップフロップＦ７の出力（Ｑ７とする）として出力端子（Ｑ７）に出力する。なお、比較結果ラッチ信号Ｓ６は、比較結果信号ＳＲのラッチを促す信号である。
【０２５３】
第７フリップフロップＦ７が比較結果信号ＳＲをラッチするタイミング、即ち、比較結果ラッチ信号Ｓ６の立ち上がりには、２つの場合がある。１つ目は、第２ＡＮＤゲート２８の出力Ｓ９が“Ｌ”から“Ｈ”に切り替わる場合である。２つ目は、第４ＡＮＤゲート２１２の出力Ｓ８が“Ｌ”から“Ｈ”に切り替わる場合である。
【０２５４】
このことは、第２ＯＲゲート２１３への２つの入力、即ち、出力Ｓ８およびＳ９で決まる。初期状態（ｔ０）では、第１から第８のフリップフロップＦ１−Ｆ８が、リセット信号ＲＳＴ＝“Ｈ”を受けて、ラッチしているレベルを“Ｌ”にリセットする。このとき、第７フリップフロップＦ７の出力Ｑ７＝“Ｌ”のため、第４ＡＮＤゲート２１２の出力Ｓ８は、“Ｌ”である。したがって、第７フリップフロップＦ７は、先ず、第２ＡＮＤゲート２８の出力Ｓ９が“Ｌ”から“Ｈ”に切り替わった場合に、比較結果信号ＳＲをラッチする。その後、第７フリップフロップＦ７の出力Ｑ７＝“Ｈ”、かつ、第３ＡＮＤゲート２１０の出力Ｓ７＝“Ｈ”の場合に、第４ＡＮＤゲート２１２の出力Ｓ８が“Ｌ”から“Ｈ”に切り替わる。第７フリップフロップＦ７は、第４ＡＮＤゲート２１２の出力Ｓ８＝“Ｈ”の場合に、比較結果信号ＳＲをラッチする。
【０２５５】
第８フリップフロップＦ８は、クロック信号ＣＬＫの立ち上がりに同期して、入力端子Ｄ８に入力した第７フリップフロップＦ７の出力Ｑ７をラッチする。第８フリップフロップＦ８は、ラッチしている出力Ｑ７を第８フリップフロップＦ８の出力（Ｑ８とする）として出力端子Ｑ８に出力する。第８フリップフロップＦ８は、出力Ｑ８をスイッチ回路制御信号ＣＴＬ３１としてスイッチ回路３１に出力する。この他、第８フリップフロップＦ８は、出力Ｑ８を第５ＡＮＤゲート２１６の第１入力端子に出力する。
【０２５６】
第６から第８フリップフロップＦ６−Ｆ８のリセットについて述べる。第６フリップフロップＦ６は、リセット信号ＲＳＴ＝“Ｈ”、または、ＡＮＤゲート２１９の出力Ｑ５＃＝“Ｈ”をリセット端子Ｒ６に入力した場合に、ラッチしているレベルを“Ｌ”にリセットする。これに対し、第７および第８フリップフロップＦ７、Ｆ８は、リセット信号ＲＳＴ＝“Ｈ”をリセット端子Ｒ７、Ｒ８にそれぞれ入力した場合にのみ、ラッチしているレベルを“Ｌ”にリセットする。
【０２５７】
第２ＡＮＤゲート２８は、第３インバータの出力／Ｑ５と、第４フリップフロップＦ４の出力Ｑ４とに基づいて、以下の動作を行う。
【０２５８】
出力／Ｑ５＝“Ｈ”、かつ、出力Ｑ４＝“Ｈ”の場合：
この場合、第２ＡＮＤゲート２８は、論理積／Ｑ５・Ｑ４＝“Ｈ”を出力回路制御信号ＣＴＬ３３＝“Ｈ”として、出力回路３３が有するＡＮＤゲート３３１の第２入力端子に出力する。これに加え、第２ＡＮＤゲート２８は、この論理積を出力Ｓ９として第２ＯＲゲート２１３の第２入力端子に出力する。
出力／Ｑ５＝“Ｈ”、かつ、出力Ｑ４＝“Ｈ”以外の場合：
この場合、第２ＡＮＤゲート２８は、論理積／Ｑ５・Ｑ４＝“Ｌ”を出力回路制御信号ＣＴＬ３３＝“Ｌ”として、上述のＡＮＤゲート３３１の第２入力端子に出力する。これに加え、第２ＡＮＤゲート２８は、この論理積を出力Ｓ９として第２ＯＲゲート２１３の第２入力端子に出力する。
【０２５９】
第１ＯＲゲート２９は、第６ＡＮＤゲート２１９の出力Ｑ５＃＝“Ｈ”、または、リセット信号ＲＳＴ＝“Ｈ”の場合、いずれか一方を第１から第６フリップフロップＦ１−Ｆ６のリセット端子Ｒ１−Ｒ６にそれぞれ出力する。
【０２６０】
第３ＡＮＤゲート２１０は、２つの入力端子を有する。第３ＡＮＤゲート２１０は、第６フリップフロップＦ６の出力Ｑ６を第１入力端子に入力する。更に、第３ＡＮＤゲート２１０は、第４インバータ２１１からの出力／Ｑ２を第２入力端子に入力する。第３ＡＮＤゲート２１０は、２つの入力レベルに基づいて、以下の動作を行う。
【０２６１】
出力Ｑ６＝“Ｈ”、かつ、出力／Ｑ２＝“Ｈ”の場合：
この場合、第３ＡＮＤゲート２１０は、その出力Ｓ７＝Ｑ６・／Ｑ２＝“Ｈ”を第４ＡＮＤゲート２１２の第２入力端子に出力する。
出力Ｑ６＝“Ｈ”、かつ、出力／Ｑ２＝“Ｈ”以外の場合：
この場合、第３ＡＮＤゲート２１０は、その出力Ｓ７＝Ｑ６・／Ｑ２＝“Ｌ”を第４ＡＮＤゲート２１２の第２入力端子に出力する。
【０２６２】
第４インバータ２１１は、第２フリップフロップＦ２の出力Ｑ２を入力端子に入力し、出力Ｑ２のレベルを反転させた出力／Ｑ２を第３ＡＮＤゲート２１０の第２入力端子に出力する。
【０２６３】
第４ＡＮＤゲート２１２は、２つの入力端子を有する。第４ＡＮＤゲート２１２は、第７フリップフロップの出力Ｑ７を第１入力端子に入力する。更に、第４ＡＮＤゲート２１２は、第３ＡＮＤゲート２１０の出力Ｓ７を第２入力端子に入力する。第４ＡＮＤゲート２１２は、２つの入力レベルに基づいて、以下の動作を行う。
【０２６４】
出力Ｑ７＝“Ｈ”、かつ、出力Ｓ７＝“Ｈ”の場合：
この場合、第４ＡＮＤゲート２１２は、その出力Ｓ８＝Ｑ７・Ｓ７＝“Ｈ”を第２ＯＲゲート２１３の第１入力端子に出力する。
出力Ｑ７＝“Ｈ”、かつ、出力Ｓ７＝“Ｈ”以外の場合：
この場合、第４ＡＮＤゲート２１２は、その出力Ｓ８＝Ｑ７・Ｓ７＝“Ｌ”を第２ＯＲゲート２１３の第１入力端子に出力する。
【０２６５】
第２ＯＲゲート２１３は、２つの入力端子を有する。第２ＯＲゲート２１３は、第４ＡＮＤゲート２１２の出力Ｓ８を第１入力端子に入力する。更に、第２ＯＲゲート２１３は、第２ＡＮＤゲート２８の出力Ｓ９を第２入力端子に出力する。第２ＯＲゲート２１３は、出力Ｓ８＝“Ｈ”、または、出力Ｓ９＝“Ｈ”の場合、比較結果ラッチ信号Ｓ６＝“Ｈ”を第７フリップフロップＦ７のクロック入力端子ＣＬ７に出力する。
【０２６６】
第３ＮＡＮＤゲート２１４は、２つの入力端子を有する。第３ＮＡＮＤゲート２１４は、第３フリップフロップの出力Ｑ３を第１入力端子に入力する。更に、第３ＮＡＮＤゲート２１４は、第５インバータ２１５からの出力／Ｑ４を第２入力端子に入力する。第３ＮＡＮＤゲート２１４は、２つの入力レベルに基づいて、以下の動作を行う。
【０２６７】
出力Ｑ３＝“Ｈ”、かつ、出力／Ｑ４＝“Ｈ”の場合：
この場合、第３ＮＡＮＤゲート２１４は、その出力Ｓ１０＝／（Ｑ３・／Ｑ４）＝“Ｌ”を第５ＡＮＤゲート２１６の第２入力端子に出力する。
出力Ｑ３＝“Ｈ”、かつ、出力／Ｑ４＝“Ｈ”以外の場合：
この場合、第３ＮＡＮＤゲート２１４は、その出力Ｓ１０＝／（Ｑ３・／Ｑ４）＝“Ｈ”を第５ＡＮＤゲート２１６の第２入力端子に出力する。
【０２６８】
第５インバータ２１５は、第４フリップフロップＦ４の出力Ｑ４を入力端子に入力し、出力Ｑ４のレベルを反転させた出力／Ｑ４を第３ＮＡＮＤゲート２１４の第２入力端子に出力する。
【０２６９】
第５ＡＮＤゲート２１６は、２つの入力端子を有する。第５ＡＮＤゲート２１６は、第８フリップフロップの出力Ｑ８を第１入力端子に入力する。更に、第５ＡＮＤゲート２１６は、第３ＮＡＮＤゲート２１４の出力Ｓ１０を第２入力端子に入力する。第５ＡＮＤゲート２１６は、２つの入力レベルに基づいて、以下の動作を行う。
【０２７０】
出力Ｑ８＝“Ｈ”、かつ、出力Ｓ１０＝“Ｈ”の場合：
この場合、第５ＡＮＤゲート２１６は、論理積Ｑ８・Ｓ１０＝“Ｈ”を第５制御信号ＣＴＬ５＝“Ｈ”として、第５トランジスタＴＲ５のゲートに出力する。
出力Ｑ８＝“Ｈ”、かつ、出力Ｓ１９＝“Ｈ”以外の場合：
この場合、第５ＡＮＤゲート２１６は、論理積Ｑ８・Ｓ１０＝“Ｌ”を第５制御信号ＣＴＬ５＝”Ｌ”として、第５トランジスタＴＲ５のゲートに出力する。
【０２７１】
第２インバータ遅延回路２１７は、第３キャパシタＣ３の放電期間ΔＴ３を発生させる役割を持つ。本実施の形態において、放電期間ΔＴ３は、第１内部キャパシタＣ２の放電期間ΔＴ２と同じである。第２インバータ遅延回路２１７は、第５フリップフロップＦ５の出力Ｑ５を入力端子に入力する。第２インバータ遅延回路２１７は、出力Ｑ５のレベルを反転させた出力／Ｑ５を、出力Ｑ５の入力から放電期間ΔＴ３程度遅延させて、第４ＮＡＮＤゲート２１８の第１入力端子に出力する。
【０２７２】
第４ＮＡＮＤゲート２１８は、２つの入力端子を有する。第４ＮＡＮＤゲート２１８は、第２インバータ遅延回路２１７からの出力／Ｑ５を第１入力端子に入力する。更に、第４ＮＡＮＤゲート２１８は、第５フリップフロップＦ５の出力Ｑ５を第２入力端子に入力する。第４ＮＡＮＤゲート２１８は、２つの入力レベルに基づいて、以下の動作を行う。
【０２７３】
出力Ｑ５＝“Ｈ”、かつ、出力／Ｑ５＝“Ｈ”の場合：
この場合、第４ＮＡＮＤゲート２１８は、否定論理積／（Ｑ５・／Ｑ５）＝“Ｌ”を第４制御信号ＣＴＬ４＝“Ｌ”として、第４トランジスタＴＲ４のゲートに出力する。
出力Ｑ５＝“Ｈ”、かつ、出力／Ｑ５＝“Ｈ”以外の場合：
この場合、第４ＮＡＮＤゲート２１８は、否定論理積／（Ｑ５・／Ｑ５）＝“Ｈ”を第４制御信号ＣＴＬ４＝“Ｈ”として、第４トランジスタＴＲ４のゲートに出力する。
【０２７４】
第６ＡＮＤゲート２１９は、タイマ２２１がクロック信号ＣＬＫをカウントしている期間に、第１から第６フリップフロップＦ１−Ｆ６のリセットを防止する役割を果たす。具体的には、第６ＡＮＤゲート２１９は、２つの入力端子を有する。第６ＡＮＤゲート２１９は、第６インバータ２２２からのタイマ動作信号／Ｓ１２を第１入力端子に入力する。更に、第６ＡＮＤゲート２１９は、第５フリップフロップＦ５の出力Ｑ５を第２入力端子に入力する。第６ＡＮＤゲート２１９は、タイマ動作信号／Ｓ１２＝“Ｈ”、かつ、出力Ｑ５＝“Ｈ”の場合に限り、リセット信号として機能する出力Ｑ５＃＝“Ｈ”を第１ＯＲゲート２９の第１入力端子に出力する。
【０２７５】
第７ＡＮＤゲート２２０は、タイマ２２１を起動させる役割を果たす。具体的には、第７ＡＮＤゲート２２０は、２つの入力端子を有する。第７ＡＮＤゲート２２０は、第７フリップフロップＦ７の出力Ｑ７を第１入力端子に入力する。更に、第７ＡＮＤゲート２２０は、第４フリップフロップＦ４の出力Ｑ４を第２入力端子に入力する。第７ＡＮＤゲート２２０は、出力Ｑ７＝“Ｈ”、かつ、出力Ｑ４＝“Ｈ”の場合に限り、タイマ起動信号Ｓ１１＝“Ｈ”をタイマ２２１のイネーブル端子に出力する。タイマ起動信号Ｓ１１は、タイマ２２１を起動させるための信号である。
【０２７６】
タイマ２２１は、イネーブル端子ＥＮと、クロック端子ＣＬと、出力端子ＯＵＴとを有する。タイマ２２１は、クロック信号ＣＬＫをクロック端子ＣＬに入力している。タイマ２２１は、第７ＡＮＤゲート２２０からのタイマ起動信号Ｓ１１＝“Ｈ”をイネーブル端子に入力した場合、クロック信号ＣＬＫを、例えば、カウント数Ｎ＝“８１９２”までカウントする。カウントの際に、タイマ２２１は、クロック信号ＣＬＫをクロック信号ＣＬＫの立ち上がりでカウントする。タイマ２２１は、クロック信号ＣＬＫのカウント期間ΔＴＣＯＵＮＴ、タイマ動作信号Ｓ１２＝“Ｈ”を出力端子ＯＵＴに出力する。カウント期間ΔＴＣＯＵＮＴ以外は、タイマ動作信号Ｓ１２＝“Ｌ”である。
【０２７７】
第６インバータ２２２は、タイマ２２１からのタイマ動作信号Ｓ１２を入力端子に入力し、タイマ動作信号Ｓ１２のレベルを反転させたタイマ動作信号／Ｓ１２を第６ＡＮＤゲート２１９の第１入力端子に出力する。
【０２７８】
第７インバータ２２３は、第８フリップフロップＦ８の出力Ｑ８を入力端子に入力し、出力Ｑ８のレベルを反転させた出力／Ｑ８を第８ＡＮＤゲート２２４の第１入力端子に出力する。
【０２７９】
第８ＡＮＤゲート２２４は、３つの入力端子を有する。第８ＡＮＤゲート２２４は、第７インバータ２２３からの出力／Ｑ８を第１入力端子に入力する。第８ＡＮＤゲート２２４は、第２フリップフロップＦ２の出力Ｑ２を第２入力端子に入力する。更に、第８ＡＮＤゲート２２４は、第３インバータ２７からの出力／Ｑ５を第３入力端子に入力する。第８ＡＮＤゲート２２４は、３つの入力レベルに基づいて、以下の動作を行う。
【０２８０】
出力／Ｑ８＝“Ｈ”、かつ、出力Ｑ２＝“Ｈ”、かつ、出力／Ｑ５＝“Ｈ”の場合：
この場合、第８ＡＮＤゲート２２４は、論理積Ｑ８・Ｑ２・／Ｑ５＝“Ｈ”を第３制御信号ＣＴＬ３＝“Ｈ”として、第３トランジスタＴＲ３のゲートに出力する。
出力／Ｑ８＝“Ｈ”、かつ、出力Ｑ２＝“Ｈ”、かつ、出力／Ｑ５＝“Ｈ”以外の場合：
この場合、第８ＡＮＤゲート２２４は、論理積Ｑ８・Ｑ２・／Ｑ５＝“Ｌ”を第３制御信号ＣＴＬ３＝“Ｌ”として、第３トランジスタＴＲ３のゲートに出力する。
【０２８１】
第３ＯＲゲート２２５は、２つの入力端子を有する。第３ＯＲゲート２２５は、第８フリップフロップＦ８の出力Ｑ８を第１入力端子に入力する。更に、第３ＯＲゲート２２５は、第１ＮＡＮＤゲート２４の出力Ｓ１３を第２入力端子に出力する。第３ＯＲゲート２２５は、２つの入力レベルに基づいて、以下の動作を行う。
【０２８２】
出力Ｑ８＝“Ｈ”、または、出力Ｓ１３＝“Ｈ”の場合：
この場合、第３ＯＲゲート２２５は、論理和Ｑ８＋Ｓ１３＝“Ｈ”を第２制御信号ＣＴＬ２＝“Ｈ”として、第２トランジスタＴＲ２のゲートに出力する。
出力Ｑ８＝“Ｈ”、または、出力Ｓ１３＝“Ｈ”以外の場合：
この場合、第３ＯＲゲート２２５は、論理和Ｑ８＋Ｓ１３＝“Ｌ”を第２制御信号ＣＴＬ２＝“Ｌ”として、第２トランジスタＴＲ２のゲートに出力する。
【０２８３】
第４ＯＲゲート２２６は、２つの入力端子を有する。第４ＯＲゲート２２６は、第８フリップフロップＦ８の出力Ｑ８を第１入力端子に入力する。更に、第４ＯＲゲート２２６は、第２ＮＡＮＤゲート２６の出力Ｓ１４を第２入力端子に出力する。第４ＯＲゲート２２６は、２つの入力レベルに基づいて、以下の動作を行う。
【０２８４】
出力Ｑ８＝“Ｈ”、または、出力Ｓ１４＝“Ｈ”の場合：
この場合、第４ＯＲゲート２２６は、論理和Ｑ８＋Ｓ１４＝“Ｈ”を第１制御信号ＣＴＬ１＝“Ｈ”として、第１トランジスタＴＲ１のゲートに出力する。
出力Ｑ８＝“Ｈ”、または、出力Ｓ１４＝“Ｈ”以外の場合：
この場合、第４ＯＲゲート２２６は、論理和Ｑ８＋Ｓ１４＝“Ｌ”を第１制御信号ＣＴＬ１＝“Ｌ”として、第１トランジスタＴＲ１のゲートに出力する。
【０２８５】
２．半導体集積回路の動作例
半導体集積回路の動作例を以下の順序で説明する。
２．１．制御回路の動作例
２．２．半導体集積回路の動作例
【０２８６】
２．１．制御回路の動作例
図１２は、図１１に図示する制御回路２ａのタイミングチャートである。図１３は、図１２の続きである。期間Ｔａでは、バッテリＢが未装着であると仮定する。期間Ｔｂでは、バッテリＢが装着されていると仮定する。
【０２８７】
（期間Ｔａ：バッテリＢが未装着の場合）
（時間ｔ０）
先ず、バッテリＢが未装着である期間Ｔａについて説明する。時間ｔ０にて、リセット信号ＲＳＴ＝“Ｈ”が制御回路２ａに入力される。第１から第８フリップフロップＦ１−Ｆ８は、リセット信号ＲＳＴ＝“Ｈ”をリセット端子Ｒ１−Ｒ８にそれぞれ入力し、ラッチしているレベルを”Ｌ”にリセットする。
【０２８８】
（時間ｔ１）
時間ｔ１にて、図１２（Ｂ）に示すように、ＣＰＵ５は、制御回路制御信号Ｓ４＝“Ｈ”をタイミング検出回路２０に出力する。制御回路制御信号Ｓ４＝“Ｈ”により、制御回路２ａが動作を開始する。
【０２８９】
（時間ｔ２）
時間ｔ２にて、図１２（Ｃ）に示すように、マイクロコンピュータ１ａがストップ解除信号Ｓ１＝“Ｌ”受けたと仮定する。第１フリップフロップＦ１は、ストップ解除信号／Ｓ１の立ち上がりに同期して、信号Ｓ５＝“Ｈ”をラッチする。このとき、図１２（Ｄ）に示すように、第１フリップフロップＦ１の出力Ｑ１は、“Ｈ”である。
【０２９０】
（時間ｔ３）
時間ｔ３にて、第６フリップフロップＦ６は、クロック信号ＣＬＫの立ち上がりに同期して、第１フリップフロップＦ１の出力Ｑ１＝“Ｈ”をラッチする。この時点で、第２から第８フリップフロップＦ２−Ｆ８の出力Ｑ２−Ｑ８は、それぞれ“Ｌ”である。
【０２９１】
第８フリップフロップＦ８に着目する。第８フリップフロップＦ８は、図１２（Ｒ）に示すように、出力Ｑ８＝“Ｌ”をスイッチ回路制御信号Ｓ３１＝“Ｌ”としてスイッチ回路３１に出力する。
【０２９２】
これに加え、第８フリップフロップＦ８は、出力Ｑ８＝“Ｌ”を第５ＡＮＤゲート２１６の第１入力端子に出力している。第３フリップフロップの出力Ｑ３＝“Ｌ”、かつ、第５インバータ２１５の出力／Ｑ４＝“Ｈ”のため、第３ＮＡＮＤゲート２１４の出力Ｓ１０は、出力Ｓ１０＝“Ｈ”である。出力Ｑ８＝“Ｌ”、かつ、出力Ｓ１０＝“Ｈ”のため、第５ＡＮＤゲート２１６は、図１２（Ｔ）に示すように、第５制御信号ＣＴＬ５＝“Ｌ”を第５トランジスタＴＲ５のゲートに出力する。第５制御信号ＣＴＬ５＝“Ｌ”は、時間ｔ８まで続く。
【０２９３】
第４ＮＡＮＤゲート２１８に着目する。第５フリップフロップＦ５の出力Ｑ５＝“Ｌ”、かつ、第５インバータ２１５の出力／Ｑ５＝“Ｈ”のため、第４ＮＡＮＤゲート２１８は、図１２（Ｓ）に示すように、第４制御信号ＣＴＬ４＝“Ｈ”を第４トランジスタＴＲ４のゲートに出力する。第４制御信号ＣＴＬ４＝“Ｈ”は、時間ｔ８まで続く。
【０２９４】
（時間ｔ４）
時間ｔ４にて、第２フリップフロップＦ２は、クロック信号ＣＬＫの立ち上がりに同期して、第６フリップフロップＦ６の出力Ｑ６＝“Ｈ”をラッチする。この時点で、第３から第８フリップフロップＦ３−Ｆ８の出力Ｑ３−Ｑ８は、それぞれ“Ｌ”である。
【０２９５】
第１ＮＡＮＤゲート２４に着目する。時間ｔ４の直後においては、第２フリップフロップＦ２の出力Ｑ２が“Ｈ”であると共に、第１インバータ遅延回路２３の出力／Ｑ２も“Ｈ”である。そのため、第１ＮＡＮＤゲート２４は、第３ＯＲゲート２２５を介し、出力Ｓ１３＝“Ｌ”を図１２（Ｋ）に示すように第２制御信号ＣＴＬ２＝“Ｌ”として第２トランジスタＴＲ２のゲートに出力する。第２制御信号ＣＴＬ２＝“Ｌ”は、第１インバータ遅延回路２３の出力／Ｑ２が“Ｈ”から“Ｌ”に切り替わる時間ｔ５まで続く。
【０２９６】
第２ＮＡＮＤゲート２６に着目する。第２フリップフロップＦ２の出力Ｑ２＝“Ｈ”、かつ、第２インバータ２５の出力／Ｑ３＝“Ｈ”のため、第２ＮＡＮＤゲート２６は、第４ＯＲゲート２２６を介し、図１２（Ｊ）に示すように、出力Ｓ１４＝“Ｌ”を第１制御信号ＣＴＬ１＝“Ｌ”として第１トランジスタＴＲ１のゲートに出力する。第１制御信号ＣＴＬ１＝“Ｌ”は、時間ｔ６まで続く。
【０２９７】
第８ＡＮＤゲート２２４に着目する。第７インバータ２２３の出力／Ｑ８＝“Ｈ”、かつ、出力Ｑ２＝“Ｈ”、かつ、第３インバータ２７の出力／Ｑ５＝“Ｈ”のため、第８ＡＮＤゲート２２４は、図１２（Ｌ）に示すように、第３制御信号ＣＴＬ３＝“Ｈ”を第３トランジスタＴＲ３のゲートに出力する。第３制御信号ＣＴＬ３＝“Ｈ”は、時間ｔ８まで続く。
【０２９８】
（時間ｔ６）
時間ｔ６にて、第３フリップフロップＦ３は、クロック信号ＣＬＫの立ち上がりに同期して、第２フリップフロップＦ２の出力Ｑ２＝“Ｈ”をラッチする。
【０２９９】
（時間ｔ７）
時間ｔ７にて、第４フリップフロップＦ４は、クロック信号ＣＬＫの立ち上がりに同期して、第３フリップフロップＦ３の出力Ｑ３＝“Ｈ”をラッチする。
【０３００】
第２ＡＮＤゲート２８に着目する。第４フリップフロップＦ４の出力Ｑ４＝“Ｈ”、かつ、第３インバータ２７の出力／Ｑ５＝“Ｈ”のため、ＡＮＤゲート２８は、図１２（Ｍ）に示すように、出力Ｓ９＝“Ｈ”を出力回路制御信号ＣＴＬ３３＝“Ｈ”としてＡＮＤゲート３３１の第２入力端子に出力する。
【０３０１】
これに加え、ＡＮＤゲート２８は、図１２（Ｏ）に示すように、出力Ｓ９＝“Ｈ”を第２ＯＲゲート２１３の第２入力端子に出力する。第２ＯＲゲート２１３は、出力Ｓ９＝“Ｈ”を受けて、図１２（Ｐ）に示すように、比較結果ラッチ信号Ｓ６＝“Ｈ”を第７フリップフロップＦ７のクロック入力端子ＣＬ７に出力する。第７フリップフロップＦ７は、比較結果ラッチ信号Ｓ６の立ち上がりに同期して、比較結果信号ＳＲをラッチする。このとき、比較結果信号ＳＲは、“Ｈ”である。それは、外部キャパシタＣ１の電圧ＶＣ１が第１内部キャパシタＣ２の電圧ＶＣ２よりも低いためである。
【０３０２】
第７ＡＮＤゲート２２０に着目する。第７フリップフロップＦ７が比較結果ラッチ信号Ｓ６＝“Ｈ”をラッチしたので、図１２（Ｑ）に示すように、第７フリップフロップＦ７の出力Ｑ７は、“Ｈ”である。出力Ｑ７＝“Ｈ”、かつ、第４フリップフロップＦ４の出力Ｑ４＝“Ｈ”のため、第７ＡＮＤゲート２２０は、タイマ起動信号Ｓ１１＝“Ｈ”をタイマ２２１のイネーブル端子に出力する。タイマ起動信号Ｓ１１＝“Ｈ”は、第１から第６フリップフロップＦ１−Ｆ６がラッチしているレベルを
“Ｌ”にリセットするまで（時間ｔ１２）続く。
【０３０３】
タイマ２２１は、タイマ起動信号Ｓ１１＝“Ｈ”を入力すると、クロック信号ＣＬＫのカウントを開始する。タイマ２２１は、図１２（Ｖ）に示すように、カウント数Ｎ＝“８１９２”となる時間１１まで、タイマ動作信号Ｓ１２＝“Ｈ”を第６インバータ２２２に出力する。
【０３０４】
（時間ｔ８）
時間ｔ８にて、第５フリップフロップＦ５は、クロック信号ＣＬＫの立ち上がりに同期して、第４フリップフロップＦ４の出力Ｑ４＝“Ｈ”をラッチする。
【０３０５】
第１の実施の形態では、この時点で、第５フリップフロップＦ５が、出力Ｑ５＝“Ｈ”を第１から第５フリップフロップＦ１−Ｆ５のリセット端子Ｒ１−Ｒ５にそれぞれ出力する。そのため、第１から第５フリップフロップＦ１−Ｆ５が、ラッチしているレベルを
“Ｌ”にリセットする。
【０３０６】
これに対し、本実施の形態では、第１から第５フリップフロップＦ１−Ｆ５がリセットしない。それは、タイマ２２１が動作しているからである。上述したように、タイマ２２１は、タイマ動作信号Ｓ１２＝“Ｈ”をカウント期間ΔＴＣＯＵＮＴ第６インバータ２２２に出力している。たとえ、第５フリップフロップＦ５の出力Ｑ５が“Ｌ”から“Ｈ”に切り替わっても、出力Ｑ５は、第１から第５フリップフロップＦ１−Ｆ５のリセット端子Ｒ１−Ｒ５に入力されない。それは、第６インバータ２２２の出力／Ｓ１２＝“Ｌ”のため、第６ＡＮＤゲート２１９が出力Ｑ５＃＝“Ｈ”を出力しないためである。
【０３０７】
第８フリップフロップＦ８は、クロック信号ＣＬＫの立ち上がりに同期して、第７フリップフロップＦ７の出力Ｑ７＝“Ｈ”をラッチする。第８フリップフロップＦ８は、出力Ｑ８＝“Ｈ”をスイッチ制御信号ＣＴＬ３１＝“Ｈ”としてスイッチ回路３１に出力する。
【０３０８】
第４ＮＡＮＤゲート２１８に着目する。第４ＮＡＮＤゲート２１８は、第２インバータ遅延回路２１７からの出力／Ｑ５と、第５フリップフロップＦ５からの出力Ｑ５とを入力する。ただし、第２インバータ遅延回路２３は、出力／Ｑ５を時間ｔ８から放電期間ΔＴ３程度遅延させて第４ＮＡＮＤゲート２１８の第１入力端子に出力する。そのため、時間ｔ８−ｔ９では、出力／Ｑ５は、“Ｈ”である。このとき、出力／Ｑ５＝“Ｈ”、かつ、出力Ｑ５＝“Ｈ”のため、第４ＮＡＮＤゲート２２８は、図１２（Ｓ）に示すように、第４制御信号ＣＴＬ４＝“Ｌ”を第４トランジスタＴＲ４のゲートに出力する。
【０３０９】
第５ＡＮＤゲート２１６に着目する。第８フリップフロップＦ８の出力Ｑ８＝“Ｈ”、かつ、第３ＮＡＮＤゲート２１４の出力Ｓ１０＝“Ｈ”のため、第５ＡＮＤゲート２１６は、図１２（Ｔ）に示すように、第５制御信号ＣＴＬ５＝“Ｈ”を第５トランジスタＴＲ５のゲートに出力する。第５制御信号５＝“Ｈ”は、時間ｔ１６まで続く。
【０３１０】
（時間ｔ１０）
時間ｔ１０にて、図１２（Ｃ）に示すように、マイクロコンピュータ１ａがストップ解除信号Ｓ１＝“Ｌ”を受けたと仮定する。この時点で、第１から第８フリップフロップＦ１−Ｆ８の出力Ｑ１−Ｑ８は、それぞれ“Ｈ”である。取り分け、第８フリップフロップＦ８の出力Ｑ８＝“Ｈ”のため、第１制御信号ＣＴＬ１は、第４ＯＲゲート２２６により、“Ｈ”である。同様に、第２制御信号ＣＴＬ２も、第３ＯＲゲート２２５により、“Ｈ”である。また、第７インバータ２２３の出力／Ｑ８＝“Ｌ”のため、第３制御信号ＣＴＬ３は、“Ｌ”である。したがって、第１および第２トランジスタＴＲ１、ＴＲ２は、オフ状態である。これに対し、第３トランジスタＴＲ３は、オン状態である。
【０３１１】
このことから、マイクロコンピュータ１ａがカウント期間ΔＴＣＯＵＮＴにストップ解除信号Ｓ１＝“Ｌ”を受けても、外部キャパシタＣ１および第１内部キャパシタＣ２の放電がそれぞれ停止されていることが分かる。その上、第２ＡＮＤゲート２８の出力Ｓ９＝“Ｌ”のため、出力回路制御信号ＣＴＬ３３は、“Ｌ”である。そのため、図１０に示す出力回路３３において、ＡＮＤゲート３３１は、第１入力端子に入力する検出信号Ｓ２のレベルに関係なく、検出信号Ｓ２＝“Ｌ”を出力する。この場合、割り込み回路４は、第１割り込み信号ＳＩ１＝“Ｈ”をＣＰＵ５に出力しない。そのため、ストップ状態が維持される。
【０３１２】
（時間ｔ１１）
時間ｔ１１にて、タイマ２２１のカウント数Ｎが“８１９２”に達したとする。このとき、図１２（Ｖ）に示すように、タイマ動作信号Ｓ１２が“Ｈ”から“Ｌ”に切り替わる。第６インバータ２２２は、タイマ動作信号／Ｓ１２＝“Ｈ”を第６ＡＮＤゲート２１９の第１入力端子に出力する。タイマ動作信号／Ｓ１２＝“Ｈ”、かつ、第５フリップフロップＦ５の出力Ｑ５＝“Ｈ”のため、第６ＡＮＤゲート２１９は、第１ＯＲゲート２９を介し、出力Ｑ５＃＝“Ｈ”を第１から第５フリップフロップＦ１−Ｆ５のリセット端子Ｒ１−Ｒ５にそれぞれ出力する。
【０３１３】
（時間ｔ１２）
時間ｔ１２にて、第１から第５フリップフロップＦ１−Ｆ５は、ラッチしているレベルを“Ｌ”にリセットする。そのため、第１から第４制御信号ＣＴＬ１−ＣＴＬ４と、出力回路制御信号ＣＴＬ３３とが初期化される。これに対し、第５制御信号ＣＴＬ５およびスイッチ回路制御信号ＣＴＬ３１は、第１から第５フリップフロップＦ１−Ｆ５の出力Ｑ１−Ｑ５に依存しないため、“Ｈ”である。
【０３１４】
（時間ｔ１３）
時間ｔ１３にて、図１２（Ｃ）に示すように、マイクロコンピュータ１ａがストップ解除信号Ｓ１＝“Ｌ”を受けたと仮定する。
【０３１５】
（時間ｔ１４）
時間ｔ１４にて、第７フリップフロップＦ７は、比較結果ラッチ信号Ｓ６の立ち上がりに同期して、比較結果信号ＳＲ＝“Ｈ”をラッチする。このとき、第２ＯＲゲート２１３は、第２ＡＮＤゲート２８の出力Ｓ９＝“Ｈ”ではなく、第４ＡＮＤゲート２１２の出力Ｓ８＝“Ｈ”を受け、図１２（Ｐ）に示すように、比較結果ラッチ信号Ｓ６＝“Ｈ”を第７フリップフロップＦ７のクロック入力端子ＣＬ７に出力する。
【０３１６】
なお、第４ＡＮＤゲート２１２の出力Ｓ８＝“Ｈ”の理由は、以下の通りである。時間ｔ１４にて、第６フリップフロップの出力Ｑ６は、“Ｈ”である。第２フリップフロップの出力Ｑ２は、“Ｌ”である。そのため、第３ＡＮＤゲート２１０の出力Ｓ７は、“Ｈ”である。一方、第７フリップフロップＦ７の出力Ｑ７は、“Ｈ”である。以上のことから、第４ＡＮＤゲート２１２の出力Ｓ８は、“Ｈ”である。
【０３１７】
（時間ｔ１５）
時間ｔ１５にて、第８フリップフロップＦ８が第７フリップフロップＦ７の出力Ｑ７＝“Ｈ”をラッチするため、第８フリップフロップＦ８の出力Ｑ８は、“Ｈ”である。そのため、第２ＮＡＮＤゲート２６の出力Ｓ１４にかかわらず、第４ＯＲゲート４は、第１制御信号ＣＴＬ１＝“Ｈ”を出力する。同様に、第１ＮＡＮＤゲート２４の出力Ｓ１３にかかわらず、第３ＯＲゲート２２５は、第２制御信号ＣＴＬ２＝“Ｈ”を出力する。これに対し、第８ＡＮＤゲート２２４は、第７インバータ２２３の出力／Ｑ８＝“Ｌ”のため、第３制御信号ＣＴＬ３＝“Ｌ”を出力する。
【０３１８】
したがって、第１および第２トランジスタＴＲ１、ＴＲ２は、オフ状態である。これに対し、第３トランジスタＴＲ３は、オン状態である。このことから、マイクロコンピュータ１ａがタイマ２２１のカウント期間ΔＴＣＯＵＮＴ外にストップ解除信号Ｓ１＝“Ｌ”を受けても、外部キャパシタＣ１および第１内部キャパシタＣ２の放電が行われないことが分かる。換言すれば、第８フリップフロップＦ８の出力Ｑ８＝“Ｈ”の期間、外部キャパシタＣ１および第１内部キャパシタＣ２の放電がそれぞれ停止される。これは、バッテリＢの交換に要する時間を十分にとるための措置である。
【０３１９】
（時間ｔ１６）
時間ｔ１６にて、第３フリップフロップＦ３の出力Ｑ３が“Ｌ”から“Ｈ”に切り替わる。このとき、第８フリップフロップＦ８の出力Ｑ８＝“Ｈ”、かつ、第３ＮＡＮＤゲート２１４の出力Ｓ１０＝“Ｌ”のため、第５ＡＮＤゲート２１６は、図１２（Ｔ）に示すように、第５制御信号ＣＴＬ５＝“Ｌ”を第５トランジスタＴＲ５のゲートに出力する。
【０３２０】
以後、時間ｔ１７からｔ２１まで、制御回路２ａは、時間ｔ７からｔ１２における動作を繰り返す。ただし、時間ｔ１７にて、第８フリップフロップＦ８の出力Ｑ８＝“Ｈ”、かつ、第３ＮＡＮＤゲート２１４の出力Ｓ１０＝“Ｈ”のため、第５制御信号ＣＴＬ５は、“Ｈ”である。
【０３２１】
（期間Ｔｂ：バッテリＢが装着されている場合）
（時間ｔ１９−ｔ２２）
次に、バッテリＢが装着されている期間Ｔｂについて説明する。時間ｔ１９にて、バッテリＢが装着されたと仮定する。その後、時間ｔ２２にて、図１３（Ｃ）に示すように、マイクロコンピュータ１ａがストップ解除信号Ｓ１＝“Ｌ”を受けたと仮定する。以後、制御回路２ａは、期間Ｔａの場合と同様の動作を繰り返す。ただし、以下の点が異なる。
【０３２２】
（時間ｔ２３）
時間ｔ２３にて、第６フリップフロップＦ６の出力Ｑ６が“Ｌ”から“Ｈ”に切り替わる。この時点で、第７フリップフロップＦ７の出力Ｑ７は、“Ｈ”から“Ｌ”に切り替わる。
【０３２３】
その詳細は、以下の通りである。第６フリップフロップＦ６の出力Ｑ６が“Ｌ”から“Ｈ”に切り替わった時点で、第３ＡＮＤゲート２１０の出力Ｓ７は、“Ｌ”から“Ｈ”に切り替わる。この時点で、第７フリップフロップＦ７の出力Ｑ７は、“Ｈ”である。そのため、図１３（Ｎ）に示すように、第４ＡＮＤゲート２１２の出力Ｓ８は、一時的に“Ｌ”から“Ｈ”に切り替わる。その結果、図１３（Ｐ）に示すように、比較結果ラッチ信号Ｓ６が一時的に“Ｌ”から“Ｈ”に切り替わる。第７フリップフロップＦ７は、比較結果ラッチ信号Ｓ６の立ち上がりに同期して、比較結果信号ＳＲ＝“Ｌ”をラッチする。外部キャパシタＣ１がバッテリＢによって電源電圧ＶＤＤに充電されているため、比較結果信号ＳＲは、“Ｌ”である。以上のことから、第７フリップフロップＦ７の出力Ｑ７は、“Ｈ”から“Ｌ”に切り替わる。
【０３２４】
（時間ｔ２４）
時間ｔ２４にて、第８フリップフロップＦ８は、クロック信号ＣＬＫの立ち上がりに同期して、第７フリップフロップＦ７の出力Ｑ７＝“Ｌ”をラッチする。そのため、スイッチ回路制御信号ＣＴＬ３１は、“Ｈ”から“Ｌ”に切り替わる。そして、時間ｔ４の場合と同様に、第１および第２制御信号ＣＴＬ１、ＣＴＬ２は、“Ｈ”から“Ｌ”に切り替わる。第３制御信号ＣＴＬ３は、“Ｌ”から“Ｈ”に切り替わる。
【０３２５】
（時間ｔ２７）
時間ｔ２７にて、第７フリップフロップＦ７は、比較結果ラッチ信号Ｓ６の立ち上がりに同期して、比較結果信号ＳＲ＝“Ｌ”をラッチする。そのため、第７フリップフロップＦ７の出力Ｑ７は、図１３（Ｑ）に示すように、“Ｌ”である。
【０３２６】
（時間ｔ２８）
時間ｔ２８にて、第５フリップフロップＦ５の出力Ｑ５が、“Ｌ”から“Ｈ”に切り替わる。第６インバータ２２２の出力／Ｓ１２＝“Ｈ”のため、第６ＡＮＤゲート２１９は、出力Ｑ５＃＝“Ｈ”を第１ＯＲゲート２９を介して第１から第５フリップフロップＦ１−Ｆ５のリセット端子Ｒ１−Ｒ５にそれぞれ出力する。第１から第５フリップフロップＦ１−Ｆ５は、ラッチしている“Ｈ”を“Ｌ”にリセットする。
【０３２７】
時間ｔ２８にて、第１から第５フリップフロップＦ１−Ｆ５がリセットされる理由は、以下の通りである。タイマ出力信号Ｓ１１のレベルは、第４フリップフロップＦ４の出力Ｑ４と、第７フリップフロップＦ７の出力Ｑ７とで決まる。出力Ｑ４＝“Ｈ”、かつ、出力Ｑ７＝“Ｌ”のため、タイマ出力信号Ｓ１１は、“Ｌ”である。そのため、タイマ２２１は、クロック信号ＣＬＫをカウントしない。したがって、図１３（Ｖ）に示すように、タイマ動作信号Ｓ１２は、“Ｌ”である。第６インバータ２２２からのタイマ動作信号／Ｓ１２＝“Ｈ”、かつ、第５フリップフロップＦ５の出力Ｑ５＝“Ｈ”のため、第６ＡＮＤゲート２１９は、出力Ｑ５＃＝“Ｈ”を出力する。その結果、第１から第５フリップフロップＦ１−Ｆ５がリセットされる。
【０３２８】
２．２．半導体集積回路の動作例
図１４は、図１０に示す半導体集積回路１００ａのタイミングチャートである。図１５は、図１４の続きである。図１４および図１５に示す時間は、図１３および図１４に示す時間にそれぞれ対応している。
【０３２９】
（期間Ｔａ：バッテリＢが未装着の場合）
（時間ｔ０）
先ず、バッテリＢが未装着である期間Ｔａについて説明する。時間ｔ０にて、外部キャパシタ放電回路３０Ａは、外部キャパシタＣ１の放電を停止させている。第１および第２内部キャパシタ放電回路３０Ｂ、３０Ｃも、第１および第２内部キャパシタＣ２、Ｃ３の放電をそれぞれ停止させている。
【０３３０】
このとき、図１４（Ｃ）および（Ｄ）に示すように、第１および第２制御信号ＣＴＬ１、ＣＴＬ２＝“Ｈ”のため、第１および第２トランジスタＴＲ１、ＴＲ２は、オフ状態である。図１４（Ｅ）に示すように、第３制御信号ＣＴＬ３＝“Ｌ”のため、第３トランジスタＴＲ３は、オン状態である。図１４（Ｉ）に示すように、第４制御信号ＣＴＬ４＝“Ｈ”であるため、第４トランジスタＴＲ４は、オフ状態である。図１４（Ｊ）に示すように、第５制御信号ＣＴＬ５＝“Ｌ”であるため、第５トランジスタＴＲ５は、オン状態である。
【０３３１】
したがって、図１４（Ｎ）に示すように、第１内部キャパシタＣ２の電圧ＶＣ２および第２内部キャパシタＣ３の電圧ＶＣ３は、それぞれ外部キャパシタＣ１の電圧ＶＣ１と同じ電源電圧ＶＤＤである。
【０３３２】
図１４（Ｋ）に示すように、スイッチ回路制御信号ＣＴＬ３１＝“Ｌ”であるため、スイッチ回路３１は、極３１Ｐを第１接点３１Ａに接続する。したがって、比較器３２は、第１内部キャパシタＣ２の電圧ＶＣ２を反転入力端子（−）に入力する。スイッチ回路制御信号ＣＴＬ３１＝“Ｌ”は、時間ｔ８まで続く。
【０３３３】
（時間ｔ１、ｔ２）
時間ｔ１にて、図１４（Ｈ）に示すように、ＣＰＵ５は、第１許可信号ＳＰ１＝“Ｈ”を割り込み回路４に出力する。時間ｔ２にて、図１４（Ｃ）に示すように、マイクロコンピュータ１ａがストップ解除信号Ｓ１＝“Ｌ”を受けたと仮定する。
【０３３４】
（時間ｔ４）
時間ｔ４にて、外部キャパシタ放電回路３０Ａは、クロック信号ＣＬＫの立ち上がりに同期して、外部キャパシタＣ１の放電を開始する。このとき、図１４（Ｎ）に示すように、外部キャパシタＣ１の電圧ＶＣ１が電源電圧ＶＤＤから低下し始める。
【０３３５】
第１内部キャパシタ放電回路３０Ｂも、そのクロック信号ＣＬＫの立ち上がりに同期して、第１内部キャパシタＣ２の放電を開始する。このとき、図１４（Ｎ）に示すように、第１外部キャパシタＣ２の電圧ＶＣ２が電源電圧ＶＤＤから低下し始める。
【０３３６】
（時間ｔ５）
時間ｔ５にて、第１内部キャパシタ放電回路３０Ｂは、外部キャパシタ放電回路３０Ａよりも先に、第１内部キャパシタＣ２の放電を停止させる。図１４（Ｎ）に示すように、第１内部キャパシタＣ２は、放電が停止したときの電圧Ｖ１を保持している。
【０３３７】
（時間ｔ６）
時間ｔ６にて、外部キャパシタ放電回路３０Ａは、外部キャパシタＣ１の放電を停止させる。図１４（Ｎ）に示すように、外部キャパシタＣ１は、放電が停止したときの電圧Ｖ２を保持している。時間ｔ６にて、第５制御信号ＣＴＬ５＝“Ｌ”のため、第５トランジスタＴＲ５は、オン状態である。そのため、第２内部キャパシタＣ３の電圧ＶＣ３は、外部キャパシタＣ１の電圧ＶＣ１と同じ電圧Ｖ２である。
【０３３８】
（時間ｔ７）
時間ｔ７にて、比較器３２は、外部キャパシタＣ１の電圧ＶＣ１を第１内部キャパシタＣ２の電圧ＶＣ２と比較している。図１４（Ｎ）に示すように、前者の電圧ＶＣ１＝Ｖ２が、後者の電圧ＶＣ２＝Ｖ１よりも低い（ＶＣ１＜ＶＣ２）。この場合、比較器３２は、図１４（Ｇ）に示すように、比較結果信号ＳＲ＝“Ｈ”を出力回路３３に出力する。
【０３３９】
これに加え、比較器３２は、比較結果信号ＳＲ＝“Ｈ”を制御回路２ａに帰還させる。第７フリップフロップＦ７は、比較結果ラッチ信号Ｓ６の立ち上がりに同期して、比較結果信号ＳＲ＝“Ｈ”をラッチする。そして、タイマ２２１がクロック信号ＣＬＫのカウントを開始する。
【０３４０】
一方、制御回路２ａは、図１４（Ｆ）に示すように、出力回路制御信号ＣＴＬ３３＝”Ｈ”を出力回路３３に出力する。出力回路制御信号ＣＴＬ３３＝”Ｈ”、かつ、インバータ３３０の比較結果信号／ＳＲ＝“Ｌ”のため、出力回路３３は、バッテリＢが未装着であることを示す検出信号Ｓ２＝“Ｌ”を割り込み回路４に出力する。
【０３４１】
このとき、ＣＰＵ５は、図１４（Ｈ）に示すように、第１許可信号ＳＰ１＝“Ｈ”を割り込み回路４に出力している。第１許可信号ＳＰ１＝“Ｈ”、かつ、検出信号Ｓ２＝“Ｌ”のため、割り込み回路４は、割り込み信号ＳＩ１＝“Ｈ”をＣＰＵ５に出力しない。したがって、ストップ状態が維持される。
【０３４２】
第１から第５トランジスタＴＲ１−ＴＲ５は、時間ｔ６の場合と同じ状態にある。そのため、第１内部キャパシタＣ２電圧ＶＣ２は、放電後の電圧Ｖ１である。第２内部キャパシタＣ３の電圧ＶＣ３は、外部キャパシタＣ１の電圧ＶＣ１と同じ電圧Ｖ２である。
【０３４３】
（時間ｔ８）
時間ｔ８にて、第２内部キャパシタ放電回路３０Ｃは、クロック信号ＣＬＫの立ち上がりに同期して、第２内部キャパシタＣ３の放電を開始する。このとき、図１４（Ｉ）に示すように、第４制御信号ＣＴＬ４が“Ｈ”から“Ｌ”に切り替わるため、第４トランジスタＴＲ４は、オン状態である。図１４（Ｊ）に示すように、第５制御信号ＣＴＬ５が“Ｌ”から“Ｈ”に切り替わるため、第５トランジスタＴＲ５は、オフ状態である。そのため、図１４（Ｎ）に示すように、第２内部キャパシタＣ３の電圧ＶＣ３が電圧Ｖ２から低下し始める。
【０３４４】
図１４（Ｅ）に示すように、第３制御信号ＣＴＬ３が“Ｈ”から“Ｌ”に切り替わるため、第３トランジスタＴＲ３は、オン状態である。そのため、図１４（Ｎ）に示すように、第１内部キャパシタＣ２の電圧ＶＣ２が、外部キャパシタＣ１の電圧ＶＣ１と同じになるように、電圧Ｖ１から低下し始める。
【０３４５】
これに加え、図１４（Ｋ）に示すように、スイッチ回路制御信号ＣＴＬ３１が“Ｌ”から“Ｈ”に切り替わるため、スイッチ回路３１は、極３１Ｐを第２接点３１Ｂに接続する。したがって、比較器３２は、第２内部キャパシタＣ３の電圧ＶＣ３を反転入力端子（−）に入力する。
【０３４６】
（時間ｔ９）
時間ｔ９にて、第２内部キャパシタ放電回路３０Ｃは、第２内部キャパシタＣ３の放電を停止させる。このとき、図１４（Ｉ）に示すように、第４制御信号ＣＴＬ４が“Ｌ”から“Ｈ”に切り替わるため、第４トランジスタＴＲ４は、オフ状態である。第２内部キャパシタＣ３は、図１４（Ｎ）に示すように、放電が停止したときの電圧Ｖ３を保持している。なお、電圧Ｖ３は、電圧Ｖ２よりも低い。
【０３４７】
ところで、外部キャパシタＣ１の電圧ＶＣ１は、図１４（Ｎ）に示すように、第１内部キャパシタＣ２の電圧ＶＣ２と共に、電圧Ｖ２から徐々に低下し始める。時間ｔ１１では、両者の電圧が、電圧Ｖ３よりも低い電圧Ｖ４まで低下する。それは、外部キャパシタＣ１の電圧ＶＣ１の電圧が低電圧検出回路１０で消費されているためである。
【０３４８】
カウント期間ΔＴＣＯＵＮＴにおいては、外部キャパシタＣ１の放電が停止しているので、第１トランジスタＴＲ１は、オフ状態である。このとき、第１抵抗器Ｒ１に電流Ｉ１が流れる代りに、第１ノードＮＤ１を経由して、外部キャパシタＣ１から低電圧検出回路１０に電流（Ｉ４と表記する）が流れる。この電流Ｉ４に起因して、外部キャパシタＣ１の電圧ＶＣ１が、電圧Ｖ２から電圧Ｖ４まで低下している。
【０３４９】
第１の実施の形態においても、本実施の形態と同様のことが発生する。しかしながら、第１の実施の形態では、両者の電圧が低電圧検出回路１０で消費されている期間が本実施の形態のものよりも遙かに短いため、両者の電圧の低下が顕著に表われない。
【０３５０】
（時間ｔ１０）
時間ｔ１０にて、図１４（Ｃ）に示すように、マイクロコンピュータ１ａがストップ解除信号Ｓ１＝“Ｌ”を受けたと仮定する。この時点で、第８フリップフロップＦ８の出力Ｑ８＝“Ｈ”のため（図１２（Ｒ）参照）、第１および第２制御信号ＣＴＬ１、２は、“Ｈ”である。そのため、外部キャパシタ放電回路３０Ａは、外部キャパシタＣ１の放電を停止させている。第１内部キャパシタ放電回路３０Ｂも、第１内部キャパシタＣ２の放電を停止させている。
【０３５１】
制御回路２ａでは、タイマ２２１がクロック信号ＣＬＫをカウントしている。カウント期間ΔＴＣＯＵＮＴにおいては、第５フリップフロップＦ５の出力Ｑ５＝“Ｈ”であっても、第１から第５フリップフロップＦ１−Ｆ５は、リセットを行わない。そのため、図１４（Ｉ）に示すように、第４制御信号ＣＴＬ４は、“Ｈ”である。第４トランジスタＴＲ４がオフ状態に保持されるため、第２内部キャパシタ放電回路３０Ｃも、第２内部キャパシタＣ３の放電を停止させている。
【０３５２】
カウント期間ΔＴＣＯＵＮＴおいては、図１４（Ｊ）に示すように、第５制御信号ＣＴＬ５＝“Ｈ”のため、第５トランジスタＴＲ５は、オフ状態である。また、第２内部キャパシタＣ２の電圧ＶＣ２は、低電圧検出回路１０で消費されない。そのため、図１４（Ｎ）に示すように、第２内部キャパシタＣ２は、電圧ＶＣ３＝Ｖ３を保持している。
【０３５３】
（時間ｔ１１）
時間ｔ１１にて、タイマ２２１のカウント数Ｎが“８１９２”に達したとする。このとき、タイマ動作信号Ｓ１２が“Ｈ”から“Ｌ”に切り替わる。この時点で、第６ＡＮＤゲート２１９は、第１ＯＲゲート２９を介し、出力Ｑ５＃＝“Ｈ”を第１から第５フリップフロップＦ１−Ｆ５のリセット端子Ｒ１−Ｒ５にそれぞれ入力する。
【０３５４】
（時間ｔ１２）
時間ｔ１２にて、第１から第５フリップフロップＦ１−Ｆ５は、ラッチしている“Ｈ”を“Ｌ”にリセットする。この時点で、第１から第４制御信号ＣＴＬ１−ＣＴＬ４と、出力回路制御信号ＣＴＬ３３とは、時間ｔ０の場合と同じ状態である。第５制御信号ＣＴＬ５は、時間Ｔ８から引き続き“Ｈ”である。そのため、第５トランジスタＴＲ５は、オフ状態である。これは、第５制御信号ＣＴＬ５が第８フリップフロップＦ８の出力Ｑ８で決まるからである。時間ｔ１２では、第８フリップフロップＦ８の出力Ｑ８は、“Ｈ”である。
【０３５５】
（時間ｔ１３）
時間ｔ１３にて、図１４（Ｃ）に示すように、マイクロコンピュータ１ａがストップ解除信号Ｓ１＝“Ｌ”を受けたと仮定する。この時点で、第８フリップフロップＦ８の出力Ｑ８は、“Ｈ”である。そのため、マイクロコンピュータ１ａがストップ解除信号Ｓ１＝“Ｌ”をカウント期間ΔＴＣＯＵＮＴ外に受けても、外部キャパシタ放電回路３０Ａは、外部キャパシタＣ１の放電を停止させている。第１内部キャパシタ放電回路３０Ｂも、内部キャパシタＣ２の放電を停止させている。
【０３５６】
（時間ｔ１４）
時間ｔ１４にて、比較器３２は、外部キャパシタＣ１の電圧ＶＣ１を第２内部キャパシタＣ３の電圧ＶＣ３と比較している。図１４（Ｎ）に示すように、前者の電圧ＶＣ１＝Ｖ４が、後者の電圧ＶＣ３＝Ｖ３よりも低い（ＶＣ１＜ＶＣ３）。この場合、比較器３２は、図１４（Ｇ）に示すように、比較結果信号ＳＲ＝“Ｈ”を出力回路３３に出力する。
【０３５７】
これに加え、比較器３２は、比較結果信号ＳＲ＝“Ｈ”を制御回路２ａに帰還させる。第７フリップフロップＦ７は、比較結果ラッチ信号Ｓ６の立ち上がりに同期して、比較結果信号ＳＲ＝“Ｈ”をラッチする。
【０３５８】
一方、制御回路２ａは、図１４（Ｆ）に示すように、出力回路制御信号ＣＴＬ３３＝”Ｌ”を出力回路３３に出力する。出力回路制御信号ＣＴＬ３３＝”Ｌ”、かつ、インバータ３３０の比較結果信号／ＳＲ＝“Ｌ”のため、出力回路３３は、バッテリＢが未装着であることを示す検出信号Ｓ２＝“Ｌ”を割り込み回路４に出力する。
【０３５９】
第１許可信号ＳＰ１＝“Ｈ”、かつ、検出信号Ｓ２＝“Ｌ”であるので、割り込み回路４は、割り込み信号ＳＩ１＝“Ｈ”をＣＰＵ５に出力しない。したがって、ストップ状態が維持される。
【０３６０】
（時間ｔ１６）
時間ｔ１６にて、図１４（Ｊ）に示すように、第５制御信号ＣＴＬ５が“Ｈ”から“Ｌ”に切り替わるため、第５トランジスタＴＲ５は、オン状態である。その上、図１４（Ｅ）に示すように、第３制御信号ＣＴＬ３＝“Ｌ”のため、第３トランジスタＴＲ３も、オン状態である。そのため、図１４（Ｎ）に示すように、第２内部キャパシタＣ２の電圧ＶＣ３は、電圧Ｖ３から低下し始める。
【０３６１】
（時間ｔ１７）
時間ｔ１７にて、第５制御信号ＣＴＬ５が“Ｌ”から“Ｈ”に切り替わる。そのため、第５トランジスタＴＲ５は、オフ状態である。
【０３６２】
時間ｔ１６からｔ１７まで、第５トランジスタＴＲ５がオン状態であったため、第２内部キャパシタＣ２の電圧ＶＣ３が外部キャパシタＣ１の電圧ＶＣ１まで低下している。比較器３２は、外部キャパシタＣ１の電圧ＶＣ１を第２内部キャパシタＣ３の電圧ＶＣ３と比較している。図１４（Ｎ）に示すように、前者の電圧ＶＣ１＝Ｖ４が、後者の電圧ＶＣ３＝Ｖ４と同じである（ＶＣ１＝ＶＣ３）。この場合、比較器３２は、図１４（Ｇ）に示すように、比較結果信号ＳＲ＝“Ｈ”を出力回路３３に出力する。
【０３６３】
時間ｔ１４の場合と同様に、比較器３２は、比較結果信号ＳＲ＝“Ｈ”を制御回路２ａに帰還させる。第７フリップフロップＦ７は、比較結果ラッチ信号Ｓ６の立ち上がりに同期して、比較結果信号ＳＲ＝“Ｈ”をラッチする。そして、図１４（Ｌ）に示すように、タイマ２２１がクロック信号ＣＬＫのカウントを開始する。
【０３６４】
一方、制御回路２ａは、図１４（Ｆ）に示すように、出力回路制御信号ＣＴＬ３３＝”Ｈ”を出力回路３３に出力する。出力回路制御信号ＣＴＬ３３＝”Ｈ”、かつ、インバータ３３０の比較結果信号／ＳＲ＝“Ｌ”のため、出力回路３３は、バッテリＢが未装着であることを示す検出信号Ｓ２＝“Ｌ”を割り込み回路４に出力する。
【０３６５】
第１許可信号ＳＰ１＝“Ｈ”、かつ、検出信号Ｓ２＝“Ｌ”であるので、割り込み回路４は、割り込み信号ＳＩ１＝“Ｈ”をＣＰＵ５に出力しない。したがって、ストップ状態が維持される。
【０３６６】
（時間ｔ１８）
時間ｔ１８にて、第２内部キャパシタ放電回路３０Ｃは、クロック信号ＣＬＫの立ち上がりに同期して、第２内部キャパシタＣ３の放電を開始する。その後、時間ｔ１９にて、第２内部キャパシタ放電回路３０Ｃは、第２内部キャパシタＣ３の放電を停止する。そのため、第２内部キャパシタＣ３の電圧ＶＣ３が電圧Ｖ４から低下し始める。
【０３６７】
（期間Ｔｂ：バッテリＢが装着されている場合）
（時間ｔ１９）
次に、バッテリＢが装着されている期間Ｔｂについて説明する。時間ｔ１９にて、バッテリＢが装着されたと仮定する。この場合、外部キャパシタＣ１は、バッテリＢから電源電圧ＶＤＤの供給を受けている。時間ｔ１９にて、第１から第５トランジスタＴＲ１−ＴＲ５は、時間ｔ９の場合と同じ状態である。
【０３６８】
この状態は、時間ｔ２４まで続く。そのため、外部キャパシタＣ１の電圧ＶＣ１は、第１内部キャパシタＣ２の電圧ＶＣ２と共に電源電圧ＶＤＤまで急峻に上昇する。これに対し、第２内部キャパシタＣ３の電圧ＶＣ３は、電圧Ｖ４よりも低い電圧Ｖ５まで低下している。なお、電圧Ｖ５は、閾値電圧（ＶＴＨ）よりも高い電圧である。
【０３６９】
（時間ｔ２０）
時間ｔ２０にて、タイマ２２１のカウント数Ｎが“８１９２”に達したとする。このとき、図１５（Ｌ）に示すように、タイマ動作信号Ｓ１２が“Ｈ”から“Ｌ”に切り替わる。
【０３７０】
（時間ｔ２１）
時間ｔ２１にて、第１から第５フリップフロップＦ１−Ｆ５は、ラッチしている“Ｈ”を“Ｌ”にリセットする。この時点で、図１５（Ｎ）に示すように、外部キャパシタＣ１の電圧ＶＣ１および第１内部キャパシタＣ２の電圧ＶＣ２は、既に電源電圧ＶＤＤに達している。これに対し、第２内部キャパシタＣ３の電圧ＶＣ３は、時間ｔ１９における電圧Ｖ５である。第２内部キャパシタＣ３は、第４および第５制御信号ＣＴＬ４、ＣＴＬ５がそれぞれ“Ｈ”である時間ｔ２４まで、電圧Ｖ５を保持する。
【０３７１】
（時間ｔ２２）
時間ｔ２２にて、図１５（Ｃ）に示すように、マイクロコンピュータ１ａがストップ解除信号Ｓ１＝“Ｌ”を受けたと仮定する。
【０３７２】
（時間ｔ２３）
時間ｔ２３においては、図１５（Ｋ）に示すように、スイッチ回路制御信号ＣＴＬ３１は、“Ｈ”である。そのため、比較器３２は、外部キャパシタＣ１の電圧ＶＣ１を第２内部キャパシタＣ３の電圧ＶＣ３と比較している。図１５（Ｎ）に示すように、前者の電圧ＶＣ１＝ＶＤＤが、後者の電圧ＶＣ３＝Ｖ５よりも高い（ＶＣ１＞ＶＣ３）。この場合、比較器３２は、図１５（Ｇ）に示すように、比較結果信号ＳＲ＝“Ｌ”を出力回路３３に出力する。
【０３７３】
これに加え、比較器３２は、比較結果信号ＳＲ＝“Ｌ”を制御回路２ａに帰還させる。第７フリップフロップＦ７は、比較結果ラッチ信号Ｓ６の立ち上がりに同期して、比較結果信号ＳＲ＝“Ｌ”をラッチする。
【０３７４】
一方、制御回路２ａは、図１５（Ｆ）に示すように、出力回路制御信号ＣＴＬ３３＝”Ｌ”を出力回路３３に出力する。出力回路制御信号ＣＴＬ３３＝”Ｌ”、かつ、インバータ３３０の比較結果信号／ＳＲ＝“Ｈ”のため、出力回路３３は、バッテリＢが未装着であることを示す検出信号Ｓ２＝“Ｌ”を割り込み回路４に出力する。
【０３７５】
第１許可信号ＳＰ１＝“Ｈ”、かつ、検出信号Ｓ２＝“Ｌ”であるので、割り込み回路４は、割り込み信号ＳＩ１＝“Ｈ”をＣＰＵ５に出力しない。したがって、ストップ状態が維持される。
【０３７６】
このように、この時点ではストップ状態が維持されるように、半導体集積回路１００ａが設計されている。その理由は、以下による。本実施の形態では、カウント期間ΔＴＣＯＵＮＴ中の時間ｔ１９にて、バッテリＢが装着されたとしている。しかしながら、一旦装着されたバッテリＢがそのカウント期間ΔＴＣＯＵＮＴに取り外される事態も考えられる。そこで、この時点ではストップ状態が解除されず、検出回路３ａによる検出が再び行われるように、半導体集積回路１００ａは設計されている。このことにより、マイクロコンピュータ１ａが外部キャパシタＣ１から電源電圧ＶＤＤの供給を受けているか否かを、より確実に検出することができる。
【０３７７】
（時間ｔ２４）
時間ｔ２４にて、図１５（Ｊ）に示すように、第５制御信号ＣＴＬ５が“Ｈ”から“Ｌ”に切り替わる。そのため、第５トランジスタＴＲ５は、オン状態である。このとき、第１から第５トランジスタＴＲ１−ＴＲ５は、時間ｔ２の場合と同様の状態である。
【０３７８】
時間ｔ２４にて、第８フリップフロップＦ８は、第７フリップフロップＦ７の出力Ｑ７＝“Ｌ”をラッチする。そのため、図１５（Ｋ）に示すように、スイッチ回路制御信号ＣＴＬ３１が“Ｈ”から“Ｌ”に切り替わる。スイッチ回路３１は、極３１Ｐを第１接点３１Ａに接続する。したがって、比較器３２は、第１内部キャパシタＣ２の電圧ＶＣ２を反転入力端子（−）に入力する。
【０３７９】
時間ｔ４の場合と同様に、外部キャパシタ放電回路３０Ａは、外部キャパシタＣ１の放電を開始する。しかしながら、外部キャパシタＣ１がバッテリＢから電源電圧ＶＤＤの供給を受けているため、外部キャパシタＣ１の電圧ＶＣ１は、電源電圧ＶＤＤから低下しない。
【０３８０】
第１内部キャパシタ放電回路３０Ｂも、第１内部キャパシタＣ２の放電を開始する。そのため、図１５（Ｎ）に示すように、第１内部キャパシタＣ２の電圧ＶＣ２が電源電圧ＶＤＤから低下し始める。
【０３８１】
これに対し、第２内部キャパシタＣ３の電圧ＶＣ３は、電圧Ｖ５から上昇し始める。これは、第４トランジスタＴＲ４がオフ状態であり、第５トランジスタＴＲ５がオン状態であるためである。その後、第２内部キャパシタＣ３の電圧ＶＣ３は、電源電圧ＶＤＤまで上昇する。
【０３８２】
（時間ｔ２５−ｔ２９）
時間ｔ２５にて、第１内部キャパシタ放電回路３０Ｂが第１内部キャパシタＣ２の放電を停止させる。放電後の第１内部キャパシタＣ２の電圧ＶＣ２は、電圧Ｖ１まで低下している。その後、時間ｔ２６にて、外部キャパシタ放電回路３０Ａが外部キャパシタＣ１の放電を停止させる。
【０３８３】
時間ｔ２７にて、比較器３２は、外部キャパシタＣ１の電圧ＶＣ１を第１内部キャパシタＣ２の電圧ＶＣ２と比較する。図１５（Ｎ）に示すように、前者の電圧ＶＣ１＝ＶＤＤが、後者の電圧ＶＣ２＝Ｖ１よりも高い（ＶＣ１＞ＶＣ２）。この場合、比較器３２は、図１５（Ｇ）に示すように、比較結果信号ＳＲ＝“Ｌ”を出力回路３３に出力する。
【０３８４】
制御回路２ａは、図１５（Ｆ）に示すように、出力回路制御信号ＣＴＬ３３＝”Ｈ”を出力回路３３に出力する。出力回路制御信号ＣＴＬ３３＝”Ｈ”、かつ、インバータ３３０の比較結果信号／ＳＲ＝“Ｈ”のため、出力回路３３は、バッテリＢが装着されていることを示す検出信号Ｓ２＝“Ｈ”を割り込み回路４に出力する。
【０３８５】
第１許可信号ＳＰ１＝“Ｈ”、かつ、検出信号Ｓ２＝“Ｈ”のため、割り込み回路４は、割り込み信号ＳＩ１＝“Ｈ”をＣＰＵ５に出力する。したがって、ストップ状態が解除される。
【０３８６】
一方、比較器３２は、比較結果信号ＳＲ＝“Ｌ”を制御回路２ａに帰還させる。そのため、第７フリップフロップＦ７は、比較結果ラッチ信号Ｓ６の立ち上がりに同期して、比較結果信号ＳＲ＝“Ｌ”をラッチする。第７フリップフロップＦ７の出力Ｑ７＝“Ｌ”のため、タイマ起動信号Ｓ１１は、“Ｌ”である。タイマ２２１がクロック信号ＣＬＫをカウントしないので、タイマ動作信号Ｓ１２は、図１５（Ｌ）に示すように、“Ｌ”である。
【０３８７】
したがって、時間ｔ２８にて、図１５（Ｍ）に示すように、第６ＡＮＤゲート２１９は、第１ＯＲゲート２９を介し、出力Ｑ５＃＝“Ｈ”を第１から第５フリップフロップＦ１−Ｆ５のリセット端子Ｒ１−Ｒ５にそれぞれ出力する。その後、時間ｔ２９にて、第１から第５フリップフロップＦ１は、ラッチしている“Ｈ”を“Ｌ”にリセットする。
【０３８８】
３．考察
バッテリＢが未装着である場合を例に挙げ、半導体集積回路１００ａについて考察する。ここでは、第２内部キャパシタ放電回路３０Ｃおよび外部キャパシタ放電回路３０Ａに着目し、第１の実施の形態と同様の考察を行う。
【０３８９】
先ず、第２内部キャパシタ放電回路３０Ｃに着目する。本実施の形態では、第２内部キャパシタＣ３の静電容量（Ｃ３）、第３抵抗器Ｒ３の抵抗値（Ｒ３）および第２内部キャパシタＣ３の放電期間ΔＴ３が、以下のように設定されている。言うまでもなく、静電容量Ｃ３を始めとする各値は、一例に過ぎない。ここでは、第４トランジスタＴＲ４のオン抵抗が抵抗値（Ｒ３）に含まれているとする。
【０３９０】
静電容量Ｃ３＝２０ｐＦ
抵抗値Ｒ３＝２５０ｋΩ
放電期間ΔＴ３＝５０ｎｓ
【０３９１】
放電期間ΔＴ２は、第２インバータ遅延回路２１７（図１１参照）の特性に依存する。第２内部キャパシタ放電回路３０Ｃが第２内部キャパシタＣ３を放電期間ΔＴ３＝５０ｎｓ放電させたとき、放電後の第２内部キャパシタＣ３の電圧ＶＣ３は、（１）式を用いて算出される。
【０３９２】
ここでは、議論を容易にするため、図１４（Ｎ）に示すように、時間ｔ８における電圧Ｖ２を初期電圧Ｖ０とするのではなく、電源電圧ＶＤＤ＝２．５Ｖを初期電圧Ｖ０とする。
【０３９３】
（数５）
ＶＣ３＝ＶＤＤ×ｅｘｐ（−ｔ／（Ｒ３×Ｃ３））
＝２．５Ｖ×ｅｘｐ（−５０ｎｓ／（２５０ｋΩ×２０ｐＦ））
≒２．４７５Ｖ      ・・・（５）
【０３９４】
（５）式から分かるように、（３）式と同じ結果が得られる。即ち、電圧ＶＣ３が電源電圧ＶＤＤ＝２．５Ｖから約２４．９ｍＶ低下していることが分かる。
【０３９５】
次に、第１放電回路３０Ａに着目する。図１４（Ｎ）に示す時間ｔ１１にて、カウント期間ΔＴＣＯＵＮＴが終了したとき、放電後の外部キャパシタＣ１の電圧ＶＣ１は、（１）式を用いて算出される。
【０３９６】
ここでも、議論を容易にするため、図１４（Ｎ）に示すように、時間ｔ８における電圧Ｖ２を初期電圧Ｖ０とするのではなく、電源電圧ＶＤＤ＝２．５Ｖを初期電圧Ｖ０とする。
【０３９７】
（１）式に用いる時間ｔは、カウント期間ΔＴＣＯＵＮＴ＝０．８１９２ｓであるとする。これは、以下のように算出される。クロック信号ＣＬＫの周期は、１００μｓである。カウント数Ｎ＝“８１９２”のため、カウント期間ΔＴＣＯＵＮＴは、１００μｓ×８１９２＝０．８１９２ｓで表される。
【０３９８】
（１）式に用いる抵抗値Ｒは、１ＭΩであるとする。これは、以下のように算出される。外部キャパシタＣ１の電圧ＶＣ１は、低電圧検出回路１０で消費される。そのため、図１４（Ｎ）に示すように、時間ｔ８からｔ１１にかけて、外部キャパシタＣ１の電圧ＶＣ１が、電圧Ｖ２から電圧Ｖ４まで低下している。このとき、外部キャパシタＣ１から低電圧検出回路１０に流れる電流Ｉ４は、２．５μＡ程度である。この場合、カウント期間ΔＴＣＯＵＮＴの抵抗値Ｒは、ＶＤＤ／Ｉ４＝２．５Ｖ／２．５μＡ＝１ＭΩで表される。
【０３９９】
（数６）
ＶＣ１＝ＶＤＤ×ｅｘｐ（−ｔ／（Ｒ×Ｃ１））
＝２．５Ｖ×ｅｘｐ（−０．８１９２ｓ／（１ＭΩ×４７μＦ））
≒２．４５７Ｖ      ・・・（６）
【０４００】
（６）式により、電圧ＶＣ１が電源電圧ＶＤＤ＝２．５Ｖから約２４．９ｍＶ低下していることが分かる。
【０４０１】
（５）式および（６）式により、両者の電圧差ΔＶは、以下の通りである。
【０４０２】
（数７）
ΔＶ＝ＶＣ３−ＶＣ１
＝２．４７５Ｖ−２．４５７Ｖ
＝１８ｍＶ      ・・・（７）
【０４０３】
外部キャパシタ放電回路３０Ａが外部キャパシタＣ１を放電期間ΔＴ１放電させ、第２内部キャパシタ放電回路３０Ｃが第２内部キャパシタＣ３を放電期間ΔＴ３放電させることで、（７）式に示す電圧差ΔＶ＝１８ｍＶが発生する。電圧差ΔＶが発生するので、外部キャパシタＣ１の電圧ＶＣ１が第２内部キャパシタＣ３の電圧ＶＣ３よりも小さければ、バッテリＢが未装着であることが分かる。
【０４０４】
本実施の形態によれば、マイクロコンピュータ１が外部キャパシタＣ１から電源電圧ＶＤＤの供給を受けている場合、ストップ解除信号Ｓ１＝“Ｌ”を受けても、カウント期間ΔＴＣＯＵＮＴである限り、外部キャパシタＣ１および第１内部キャパシタＣ２の放電が停止される。また、第８フリップフロップＦ８＝“Ｈ”の期間も、外部キャパシタＣ１および第１内部キャパシタＣ２の放電が停止される。
【０４０５】
したがって、第１の実施の形態と同様の効果を得ることができる上、更なる消費電力の低減化を図ることができる。したがって、バッテリＢが未装着である場合に、外部キャパシタＣ１は、電源電圧ＶＤＤをマイクロコンピュータ１により長い期間供給することができる。また、メモリ７がデータを保持する時間を更に延ばすことができる。
【０４０６】
［第３の実施の形態］
第３の実施の形態について説明する。本実施の形態は、第１の実施の形態に係るマイクロコンピュータ１を搭載したリモートコントローラに関する。言うまでもなく、マイクロコンピュータ１の代りに、第２の実施の形態に係るマイクロコンピュータ１ａをリモートコントローラに搭載してもよい。
【０４０７】
図１６は、第３の実施の形態に係るリモートコントローラ１３の構成例を示すブロック図である。第１の実施の形態と同一の構成要素には、第１の実施の形態で用いた同一の符号が付されている。図１６に示すように、リモートコントローラ１３は、マイクロコンピュータ１と、外部キャパシタＣ１と、操作部１１と、赤外線モジュール１２とを有する。図１６には、バッテリＢが装着された場合が例示されている。
【０４０８】
リモートコントローラ１３は、制御対象を遠隔操作する。制御対象には、例えば、ＡＶ機器や家電製品がある。
【０４０９】
操作部１１は、操作ボタン１１１と、プルアップ抵抗器１１２とを有する。実際には、操作部１１は、複数の操作ボタンを有する。ここでは、複数の操作ボタンのうち、任意の１個の操作ボタン１１１が例示されている。
【０４１０】
操作ボタン１１１は、例えば、プッシュスイッチである。操作ボタン１１１の一端は、プルアップ抵抗器１１２の一端に接続されている。操作ボタン１１１の他端は、シャーシグラウンド（ＧＮＤ）に接続されている。
【０４１１】
操作ボタン１１１が押下されると、Ｌレベルの信号が発生する。操作部１１は、このＬレベルの信号をストップ解除信号Ｓ１＝“Ｌ”として、マイクロコンピュータ１に出力する。
【０４１２】
赤外線モジュール１２は、例えば、ＩｒＤＡ（Infrared Data Association）である。赤外線モジュール１２は、制御対象と赤外線通信を行う。具体的には、赤外線モジュール１２は、マイクロコンピュータ１とコマンドＳ１５の授受を行い、コマンド信号Ｓ１５に基づいて赤外線の送受信を行う。
【０４１３】
マイクロコンピュータ１をリモートコントローラ１３に搭載しても、第１の実施の形態と同様の効果を得ることができる。
【符号の説明】
【０４１４】
１：マイクロコンピュータ
２：制御回路
３：検出回路
４：割り込み回路
５：ＣＰＵ５
ＮＤ１：第１ノード
ＮＤ２：第２ノード
Ｃ１：外部キャパシタ
Ｃ２：第１内部キャパシタ
Ｃ３：第２内部キャパシタ
３０Ａ：外部キャパシタ放電回路
３０Ｂ：第１内部キャパシタ放電回路
３０Ｃ：第２内部キャパシタ放電回路
ＳＷ１：第１スイッチ
ＳＷ２：第２スイッチ
ＳＷ３：第３スイッチ
ＴＲ１：第１トランジスタ
ＴＲ２：第２トランジスタ
ＴＲ３：第３トランジスタ
ＴＲ４：第４トランジスタ
ＴＲ５：第５トランジスタ
Ｒ１：第１抵抗器
Ｒ２：第２抵抗器
Ｒ２：第２抵抗器
３２：比較器
３３：出力回路
２２１：タイマ
１００：半導体集積回路
【図１】
2013033327.tif 000003
【図２】
2013033327.tif 000004
【図３】
2013033327.tif 000005
【図４】
2013033327.tif 000006
【図５】
2013033327.tif 000007
【図６】
2013033327.tif 000008
【図７】
2013033327.tif 000009
【図８】
2013033327.tif 000010
【図９】
2013033327.tif 000011
【図１０】
2013033327.tif 000012
【図１１】
2013033327.tif 000013
【図１２】
2013033327.tif 000014
【図１３】
2013033327.tif 000015
【図１４】
2013033327.tif 000016
【図１５】
2013033327.tif 000017
【図１６】
2013033327.tif 000018