(57)【要約】【課題】高い移動度を有し金属・半導体の両方の性質を併せ持つ、優れた特性のグラフェンを容易且つ確実に得ることができるグラフェンの製造方法、及び、当該グラフェンを備え、所期の低電力駆動を簡素な構成で実現することができる電子デバイスを得る。【解決手段】内部に閉塞した空隙４を有する触媒金属３を形成する工程と、触媒金属３上にグラフェン５を形成する工程と、触媒金属３を熱処理し、触媒金属３を凝集させて空隙４においてグラフェン５の裏面の一部を露出させる工程とを有しており、グラフェン５を、触媒金属３で支持された架橋構造１０とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
基体と、
前記基体の上方に形成されており、空隙を有する触媒金属と、
前記触媒金属上に形成されており、前記空隙において裏面が一部露出するグラフェンと
を含み、
前記グラフェンは、前記触媒金属で支持された架橋構造とされていることを特徴とする電子デバイス。
【請求項２】
前記基体上に形成されており、表面に凹部を有する絶縁膜を更に含み、
前記触媒金属は前記絶縁膜上に形成され、前記凹部上に前記空隙が形成されていることを特徴とする請求項１に記載の電子デバイス。
【請求項３】
前記触媒金属は、前記空隙で分断した一対の第１の電極とされていることを特徴とする請求項１に記載の電子デバイス。
【請求項４】
前記グラフェンの表面で前記空隙上に位置する部位に第２の電極を有することを特徴とする請求項３に記載の電子デバイス。
【請求項５】
所定部位でその周辺部分よりも厚みが薄い触媒金属を形成する工程と、
前記触媒金属上にグラフェンを形成する工程と、
前記触媒金属を熱処理し、前記所定部位の前記触媒金属を前記周辺部分に凝集させ、前記グラフェンの裏面の一部を露出させる工程と
を含み、
前記グラフェンを、前記触媒金属で支持された架橋構造とすることを特徴とするグラフェンの製造方法。
【請求項６】
前記触媒金属を、その内部に閉塞した空隙を有し、前記空隙の上部分に前記所定部位が存するように、前記触媒金属を形成することを特徴とする請求項５に記載のグラフェンの製造方法。
【請求項７】
前記触媒金属を形成する前に、基体上の絶縁膜の表面に凹部を形成する工程を更に含み、
前記絶縁膜上に前記触媒金属を形成し、前記凹部を前記触媒金属で閉塞して前記空隙を形成することを特徴とする請求項５又は６に記載のグラフェンの製造方法。
【請求項８】
前記絶縁膜の表面で、前記凹部に対して斜め方向から前記触媒金属を蒸着し、前記凹部を前記触媒金属で閉塞して前記空隙を形成することを特徴とする請求項７に記載のグラフェンの製造方法。
【請求項９】
前記熱処理を、４５０℃〜８００℃で１０分間〜１分間実行することを特徴とする請求項５〜８のいずれか１項に記載のグラフェンの製造方法。
【請求項１０】
前記触媒金属を加工して、前記空隙で分断された一対の第１の電極を形成する工程を更に含むことを特徴とする請求項５〜９のいずれか１項に記載のグラフェンの製造方法。
【請求項１１】
前記グラフェンの表面で前記空隙上に位置する部位に第２の電極を形成する工程を更に含むことを特徴とする請求項１０に記載のグラフェンの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子デバイス及びグラフェンの製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体デバイスにおいて、移動度を向上させてデバイス性能の更なる向上を図る研究が進められている。従来より汎用されている半導体のＳｉよりも、化合物半導体のＧａＡｓの方が高い移動度の半導体デバイスを実現できる。また、Ｓｉに歪みを加えることでデバイス性能を向上させる試みもなされている。
【０００３】
デバイス性能の向上は、半導体デバイスの更なる低電力化の実現に資するものと期待される。この低電力化を推進する流れの中で、ナノカーボンの材料の１種である、いわゆるグラフェンが注目されている。グラフェンは、グラフェンは、層状の結晶であるグラファイト（Graphite）の１層であって、炭素（Ｃ）原子が六角形に結合した理想的な２次元結晶であり、高い移動度（例えば、非特許文献１を参照）と金属・半導体の両方の性質とを発現するものである。グラフェンを作製する方法としては、銅を触媒として、炭化水素中で銅箔を熱処理して銅箔上にグラフェンを堆積する手法が開発されている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】K. S. Novoselov, et al., "Electronic Field Effect in Atomically Thin Carbon Films", Science, 306, 2004, 666
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記したグラフェンの作製方法では、作製されたグラフェンを半導体デバイスの薄膜半導体として用いるには、触媒として用いた銅箔からグラフェンを剥離することが必要である。この場合、剥離のプロセスで必然的にグラフェンにダメージを与えることになる。これにより、グラフェンの特性を十分に得ることができないという問題がある。
【０００６】
本発明は、上記の課題に鑑みてなされたものであり、高い移動度を有し金属・半導体の両方の性質を併せ持つ、優れた特性のグラフェンを容易且つ確実に得ることができるグラフェンの製造方法、及び、当該グラフェンを備え、所期の低電力駆動を簡素な構成で実現することができる電子デバイスを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の電子デバイスは、基体と、前記基体の上方に形成されており、空隙を有する触媒金属と、前記触媒金属上に形成されており、前記空隙において裏面が一部露出するグラフェンとを含み、前記グラフェンは、前記触媒金属で支持された架橋構造とされている。
【０００８】
本発明のグラフェンの製造方法は、所定部位でその周辺部分よりも厚みが薄い触媒金属を形成する工程と、前記触媒金属上にグラフェンを形成する工程と、前記触媒金属を熱処理し、前記所定部位の前記触媒金属を前記周辺部分に凝集させ、前記グラフェンの裏面の一部を露出させる工程とを含み、前記グラフェンを、前記触媒金属で支持された架橋構造とする。
【発明の効果】
【０００９】
本発明によれば、高い移動度を有し金属・半導体の両方の性質を併せ持つ、優れた特性のグラフェンを容易且つ確実に得ることができ、当該グラフェンを備え、所期の低電力駆動を簡素な構成で実現することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態によるグラフェンの製造方法を工程順に示す概略断面図である。
【図２】第１の実施形態によるグラフェンの製造方法における、触媒金属の斜め蒸着の工程を説明するための概略断面図である。
【図３】第２の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図４】図３に引き続き、第２の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図５】第２の実施形態によるＭＯＳトランジスタの製造方法における一部の工程を説明するための概略平面図である。
【図６】第２の実施形態によるＭＯＳトランジスタの製造方法における一部の工程を説明するための概略平面図である。
【発明を実施するための形態】
【００１１】
以下、本発明を適用した具体的な諸実施形態について、図面を参照しながら詳細に説明する。
【００１２】
（第１の実施形態）
本実施形態では、グラフェンの製造方法を開示する。図１は、第１の実施形態によるグラフェンの製造方法を工程順に示す概略断面図である。
【００１３】
先ず、図１（ａ）に示すように、シリコン基板１の表面に絶縁膜２を形成する。
詳細には、基体として基板、例えばシリコン基板１の表面に、例えばＣＶＤ法によりシリコン酸化物等を堆積する。これにより、当該表面に絶縁膜２が形成される。
【００１４】
続いて、図１（ｂ）に示すように、絶縁膜２の表面に窪み２ａを形成する。
詳細には、絶縁膜２をリソグラフィー及びドライエッチングにより加工し、絶縁膜２の表層の一部を除去する。これにより、絶縁膜２の表面に窪み２ａが形成される。窪み２ａは、例えば円状、楕円上、矩形状等に形成される。
【００１５】
続いて、図１（ｃ）に示すように、絶縁膜２の全面に、所定部位でその周辺部分よりも厚みが薄い触媒金属３を形成する。
本実施形態では、上記の構造の触媒金属３を得るべく、窪み２ａにおいて閉塞した空隙４が形成され、空隙４の上部分に上記の所定部位が存するように、触媒金属３を形成する。
詳細には、真空蒸着法により、絶縁膜２の全面に、コバルト（Ｃｏ），ニッケル（Ｎｉ），鉄（Ｆｅ）、又はこれらの合金等のグラフェン成長の触媒となる触媒金属３を堆積する。ここでは例えばＣｏを堆積する。このとき図２に示すように、絶縁膜２の窪み２ａに対して、絶縁膜２の表面から所定角θ（θは鋭角）の矢印Ａで示す斜め方向からＣｏの蒸着を行い、Ｃｏを堆積する。この斜め蒸着により、窪み２ａを埋め込むことなくＣｏが矢印Ｂの方向に堆積されてゆく。以上により、絶縁膜２の全面に、窪み２ａを閉塞する触媒金属３が堆積される。このとき、窪み２ａには、触媒金属３で閉塞された空隙４が形成される。触媒金属３は、空隙４上における閉塞部位で、その周囲の部分よりもＣｏの量が少ない（薄い）状態に形成される必要がある。周囲の部分を３ｂ、上記の薄い部分を薄部３ａとする。触媒金属３の厚み（薄部３ａ以外の厚み）は、例えば１０ｎｍ〜１００ｎｍの範囲内の値、ここでは３０ｎｍ程度とする。この範囲内の厚みに触媒金属３を堆積することで、窪み２ａで触媒金属３が上記の薄部３ａを有する所期の空隙４が形成されることになる。
【００１６】
続いて、図１（ｄ）に示すように、熱ＣＶＤ法により、触媒金属３を用いてグラフェン５を形成する。
詳細には、図１（ｃ）の触媒金属３等を有するシリコン基板１をＣＶＤ装置の合成室に載置し、合成室内に原料ガスを導入する。原料ガスとしては、エチレン（Ｃ2Ｈ4）、Ｈ2、Ａｒの混合ガスを用いる。Ｃ2Ｈ4ガスの流量を０．６５ｓｃｃｍ程度、Ｈ2ガスの流量を１００ｓｃｃｍ程度、Ａｒガスの流量を１０００ｓｃｃｍ程度とする。全圧を１ｋＰａ程度とした場合に、Ｃ2Ｈ4ガスの分圧を０．０５Ｐａ〜１０Ｐａ程度、より好ましくは０．０８Ｐａ〜２Ｐａ程度、ここでは０．６Ｐａ程度とする。ここで、Ｃ2Ｈ4ガスの分圧を０．０５Ｐａよりも小さくすると、グラフェンの成長が不足する懸念がある。Ｃ2Ｈ4ガスの分圧を１０Ｐａよりも大きくすると、グラフェンが成長過多となってグラフェンのグレインサイズが小さくなる懸念がある。Ｃ2Ｈ4ガスの分圧を０．０５Ｐａ〜１０Ｐａ程度の範囲内に設定することにより、所望の大きなグレインサイズ（２μｍ〜３μｍ程度、或いはそれ以上）のグラフェンが形成可能となる。成長温度（合成室内の環境温度）は、４００℃〜４５０℃の低温範囲内の値、ここでは４５０℃程度に設定する。
【００１７】
上記の成長条件で、４分間程度、グラフェンを堆積する。なお、好適な合成時間は、Ｃ2Ｈ4ガスの分圧によって変化し、一般的に分圧が低いほど長い合成時間が必要になる。通常、１分間〜１２０分間の範囲となる。例えば、Ｃ2Ｈ4ガスの分圧が０．０８Ｐａのときには、６０分間程度の合成時間で良質なグラフェンが得られることが判っている。以上により、シリコン基板１において、触媒金属３の露出面上に、例えば１０ｎｍ程度の厚みに単層のグラフェン５が形成される。触媒金属３は、絶縁膜２の全面に、空隙４上の部位でも隙間なく形成されているため、グラフェン５も触媒金属３上に隙間なく形成されることになる。グラフェン５は、そのグレインサイズが十分大きく、触媒金属３の露出面にほぼ単結晶且つ単層（単原子層）として形成される。ここで、成長条件を適宜制御する（例えば成長時間を長く設定する等）ことにより、２層乃至３層、或いはそれ以上の層数にグラフェン５を形成することもできる。
【００１８】
続いて、図１（ｅ）に示すように、シリコン基板１を熱処理して、グラフェン５を架橋構造１０とする。
詳細には、例えば４５０℃〜８００℃程度の範囲内の温度で１０分間〜１分間の範囲内の時間（４５０℃程度で１０分間程度、８００℃程度で１分間程度とする）、シリコン基板１を熱処理する。ここでは、８００℃程度で１分間程度の熱処理を行う。
【００１９】
触媒金属３は、空隙４上における閉塞部位で、その周囲の部分よりもＣｏの量が少ない薄部３ａに形成されている。上記の熱処理により、Ｃｏの堆積状態に応じて移動し、凝集する。この場合、薄部３ａのＣｏがその周辺に向かって移動し、触媒金属３の厚い部分に取り込まれて凝集することになる。その結果、触媒金属３は薄部３ａの部位で開口し、空隙４の上部でグラフェン５の裏面の一部が露出する。以上により、グラフェン５が、触媒金属３で支持された架橋構造１０が形成される。架橋構造１０では、グラフェン５のうち、その裏面が露出する宙吊り部分５ａが、例えば薄膜半導体として機能する。
【００２０】
シリコン基板１の熱処理は、処理温度を４５０℃より低温とすると、触媒金属３の十分な凝集を得ることができず、処理温度を８００℃より高温とすると、（グラフェン架橋ができない）という不都合が生じる。４５０℃〜８００℃程度の範囲内の温度で上記の範囲の処理時間とすることにより、グラフェン５の所期の架橋構造を得ることができる。
【００２１】
なお、触媒金属３としてＣｏ以外の金属を用いた場合でも同様に、グラフェンの架橋構造を形成することができる。
また、基体として例えば銅箔を用いても、上記と同様にグラフェン５の所期の架橋構造を得ることができる。
【００２２】
以上説明したように、本実施形態では、上記のように架橋構造１０を形成することにより、高い移動度を有し金属・半導体の両方の性質を併せ持つ、優れた特性のグラフェン５を容易且つ確実に得ることができる。
【００２３】
（第２の実施形態）
本実施形態では、電子デバイスとして、ＭＯＳトランジスタの構成を、その製造方法と共に開示する。図３及び図４は、第２の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【００２４】
先ず、第１の実施形態で説明した図１（ａ）〜（ｅ）の各工程を実行する。ここで、図１（ｂ）の工程において、図５（ａ）に示すように、窪み２ａを、例えば図中で縦長の矩形状等に形成する。また、図１（ｅ）で触媒金属３が凝集した様子を、グラフェン５を省略して図５（ｂ）に示す。
【００２５】
続いて、図３（ａ）に示すように、ゲート絶縁膜１１を形成する。
詳細には、例えば原子層堆積法（ＡＬＤ法）により絶縁物、例えばＨｆＯ2を２ｎｍ〜２０ｎｍ程度、ここでは１０ｎｍ程度の厚みに堆積する。ＡＬＤの条件として、前駆体としてTetrakis (DiMethyl) Amino Hafnium（ＴＤＭＡＨ）及び水を使用し、堆積温度は２５０℃程度とする。絶縁物としては、ＨｆＯ2の代わりに、Ａｌ2Ｏ3又はＴｉＯ2、或いはこれらを積層してもよい。これにより、グラフェン５の表面の全体を覆うように、ゲート絶縁膜１１が形成される。
【００２６】
続いて、図３（ｂ）に示すように、ゲート電極１２を形成する。
詳細には、リソグラフィー及び蒸着法を用いたリフトオフプロセスにより、グラフェン５の表面上で宙吊り部分５ａ上を含む部位に、ゲート絶縁膜１１を介して延在するゲート電極１２を形成する。ゲート電極１２の電極材料としては、例えばチタン（Ｔｉ）／金（Ａｕ）の積層膜を選択するが、パラジウム（Ｐｄ），プラチナ（Ｐｔ），Ｎｉ，Ｃｏ等、その他のものでも構わない。これにより、宙吊り部分５ａ上を含む部位において、グラフェン５上でゲート絶縁膜１１を介して延在するゲート電極１２が形成される。
【００２７】
続いて、図４（ａ）に示すように、触媒金属３を加工して、ソース電極１３及びドレイン電極１４を形成する。
詳細には、グラフェン５及びその下層の触媒金属３を、ゲート電極１２及びゲート絶縁膜１１と共に、リソグラフィー及びドライエッチングにより加工する。このとき、図６（ａ）に示すように、触媒金属３が空隙４により図中左右に分断されるように、グラフェン５及び触媒金属３をパターニングする。なお図６（ａ）では、図面の見易さの観点から、グラフェン５、ゲート絶縁膜１１及びゲート電極１２の図示を省略している。ゲート絶縁膜１１及びゲート電極１２の図示を省略した様子を図６（ｂ）に、ゲート絶縁膜１１のみを省略した様子を図６（ｃ）にそれぞれ示す。触媒金属３の分断された一方がソース電極１３、他方がドレイン電極１４となる。このとき、図１（ｅ）の架橋構造１０が、一対の電極であるソース電極１３及びドレイン電極１４により、パターニングされたグラフェン５を支持する架橋構造２０となる。グラフェン５では、その宙吊り部分５ａ上にゲート絶縁膜１１を介したゲート電極１２が残存する。宙吊り部分５ａが薄膜半導体として機能し、チャネル領域となる。
【００２８】
続いて、図４（ｂ）に示すように、ゲート絶縁膜１１及びグラフェン５に開口１５ａ，１５ｂを形成する。
詳細には、ゲート絶縁膜１１及びグラフェン５をリソグラフィー及びドライエッチングにより加工し、ゲート絶縁膜１１及びグラフェン５のソース電極１３上の一部及びドレイン電極１４上の一部を除去する。これにより、ゲート絶縁膜１１及びグラフェン５に開口１５ａ，１５ｂが形成される。
【００２９】
しかる後、架橋構造２０を覆う層間絶縁膜の形成、開口１５ａ，１５ｂで露出するソース電極１３及びドレイン電極１４の表面と接続され、またゲート電極１２と接続される各配線構造の形成、保護膜の形成等の諸工程を経て、ＭＯＳトランジスタが形成される。
【００３０】
以上説明したように、本実施形態によれば、高い移動度を有し金属・半導体の両方の性質を併せ持つ、優れた特性のグラフェン５をチャネル領域に備え、所期の低電力駆動のＭＯＳトランジスタを簡素な構成で実現することができる。
【００３１】
なお、本実施形態の電子デバイスとしては、ＭＯＳトランジスタに限定されることなく、半導体メモリ等の多くの半導体デバイスに適用することができる。半導体デバイス以外にも、例えば（透明電極）等に適用可能である。
【００３２】
以下、電子デバイス及びグラフェンの製造方法の諸態様を付記としてまとめて記載する。
【００３３】
（付記１）基体と、
前記基体の上方に形成されており、空隙を有する触媒金属と、
前記触媒金属上に形成されており、前記空隙において裏面が一部露出するグラフェンと
を含み、
前記グラフェンは、前記触媒金属で支持された架橋構造とされていることを特徴とする電子デバイス。
【００３４】
（付記２）前記基体上に形成されており、表面に凹部を有する絶縁膜を更に含み、
前記触媒金属は前記絶縁膜上に形成され、前記凹部上に前記空隙が形成されていることを特徴とする付記１に記載の電子デバイス。
【００３５】
（付記３）前記触媒金属は、前記空隙で分断した一対の第１の電極とされていることを特徴とする付記１に記載の電子デバイス。
【００３６】
（付記４）前記グラフェンの表面で前記空隙上に位置する部位に第２の電極を有することを特徴とする付記３に記載の電子デバイス。
【００３７】
（付記５）所定部位でその周辺部分よりも厚みが薄い触媒金属を形成する工程と、
前記触媒金属上にグラフェンを形成する工程と、
前記触媒金属を熱処理し、前記所定部位の前記触媒金属を前記周辺部分に凝集させ、前記グラフェンの裏面の一部を露出させる工程と
を含み、
前記グラフェンを、前記触媒金属で支持された架橋構造とすることを特徴とするグラフェンの製造方法。
【００３８】
（付記６）前記触媒金属を、その内部に閉塞した空隙を有し、前記空隙の上部分に前記所定部位が存するように、前記触媒金属を形成することを特徴とする付記５に記載のグラフェンの製造方法。
【００３９】
（付記７）前記触媒金属を形成する前に、基体上の絶縁膜の表面に凹部を形成する工程を更に含み、
前記絶縁膜上に前記触媒金属を形成し、前記凹部を前記触媒金属で閉塞して前記空隙を形成することを特徴とする付記５又は６に記載のグラフェンの製造方法。
【００４０】
（付記８）前記絶縁膜の表面で、前記凹部に対して斜め方向から前記触媒金属を蒸着し、前記凹部を前記触媒金属で閉塞して前記空隙を形成することを特徴とする付記７に記載のグラフェンの製造方法。
【００４１】
（付記９）前記熱処理を、４５０℃〜８００℃で１０分間〜１分間実行することを特徴とする付記５〜８のいずれか１項に記載のグラフェンの製造方法。
【００４２】
（付記１０）前記触媒金属を加工して、前記空隙で分断された一対の第１の電極を形成する工程を更に含むことを特徴とする付記５〜９のいずれか１項に記載のグラフェンの製造方法。
【００４３】
（付記１１）前記グラフェンの表面で前記空隙上に位置する部位に第２の電極を形成する工程を更に含むことを特徴とする付記１０に記載のグラフェンの製造方法。
【符号の説明】
【００４４】
１  シリコン基板
２  絶縁膜
２ａ  窪み
３  触媒金属
３ａ  薄部
４  空隙
５  グラフェン
５ａ  宙吊り部分
１０，２０  架橋構造
１１  ゲート絶縁膜
１２  ゲート電極
１３  ソース電極
１４  ドレイン電極
１５ａ，１５ｂ  開口
【図１】
2013179182.tif 000003
【図２】
2013179182.tif 000004
【図３】
2013179182.tif 000005
【図４】
2013179182.tif 000006
【図５】
2013179182.tif 000007
【図６】
2013179182.tif 000008