(57)【要約】      （修正有）【課題】隣接データ線が異なるデータドライバにより駆動される場合でも、電磁波ノイズを効果的に抑制すること。【解決手段】実施の形態に係るデータドライバは、ＰＤＰパネルの第１データ線を駆動する駆動部ＤＵ１と、駆動部ＤＵ１に入力される駆動信号と、第１データ線に隣接する第２データ線を駆動する外部からの駆動信号を比較する比較部ＣＰ１と、比較部ＣＰ１からの比較結果に基づいて、駆動部ＤＵ１の駆動能力を制御するものである。【選択図】図２
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【特許請求の範囲】
【請求項１】
表示装置の第１データ線を駆動する第１駆動部と、
前記第１駆動部に入力される第１駆動信号と、前記第１データ線に隣接する第２データ線を駆動する外部からの第２駆動信号又は前記第１データ線に関する寄生容量の値に基づいて生成されるダミー駆動信号のいずれかとを比較する比較部と、
前記比較部からの比較結果に基づいて、前記第１駆動部の駆動能力を制御する制御部と、
を備える表示装置駆動回路。
【請求項２】
前記第２駆動信号は、隣接して配置される隣接表示装置駆動回路の入力信号である請求項１に記載の表示装置駆動回路。
【請求項３】
前記ダミー駆動信号は、前記第２データ線が存在しない場合、前記第２データ線が存在しない側の寄生容量が所定値よりも大きい場合は固定値であり、前記寄生容量が所定値以下の場合は前記第１駆動信号と同一の値である請求項１に記載の表示装置駆動回路。
【請求項４】
前記制御部は、第１出力時刻における前記第１駆動信号と前記第２駆動信号とが同一であって、かつ前記第１出力時刻の次の第２出力時刻における前記第１駆動信号と前記第２駆動信号とが同一である場合に、前記第２出力時刻における前記第１駆動部を最大駆動能力より小さい第１駆動能力に制御する請求項１に記載の表示装置駆動回路。
【請求項５】
前記比較部は、前記第１データ線と前記第２データ線の逆側において隣接する第３データ線の第３駆動信号をさらに比較する請求項４に記載の表示装置駆動回路。
【請求項６】
前記制御部は、第１出力時刻における前記第１〜第３駆動信号が同一であって、かつ前記第１出力時刻の次の第２出力時刻における前記第１〜第３駆動信号が同一である場合に、前記第２出力時刻における前記第１駆動部を前記第１駆動能力に制御する請求項５に記載の表示装置駆動回路。
【請求項７】
前記制御部は、
第１出力時刻において、前記第１駆動信号と、前記第２駆動信号及び前記第３駆動信号の一方が同一である場合で、
前記第１駆動信号と、前記第２駆動信号及び前記第３駆動信号の他方が、前記第１出力時刻又は前記第１出力時刻の次の第２出力時刻において同一ではない場合に、
前記第２出力時刻における前記第１駆動部を最大駆動能力と前記第１駆動能力の間の第２駆動能力に制御する請求項５に記載の表示装置駆動回路。
【請求項８】
前記第１出力時刻に、表示装置の第１フレームの最後の走査線に対して前記第１駆動信号と前記第２駆動信号が出力され、
前記第２出力時刻に、前記第１フレームの次の第２フレームの最初の走査線に対して前記第１駆動信号と前記第２駆動信号が出力される、
請求項４に記載の表示装置駆動回路。
【請求項９】
表示装置の第１データ線を駆動する第１駆動部に入力される第１駆動信号と、前記第１データ線に隣接する第２データ線を駆動する外部からの第２駆動信号又は前記第１データ線に関する寄生容量の値に基づいて生成されるダミー駆動信号のいずれかとを比較し、
前記比較部からの比較結果に基づいて、前記第１駆動部の駆動能力を制御する、
表示装置の駆動方法。
【請求項１０】
前記第２駆動信号は、隣接して配置される隣接表示装置駆動回路の入力信号である請求項９に記載の表示装置の駆動方法。
【請求項１１】
前記ダミー駆動信号は、前記第２データ線が存在しない場合、前記第２データ線が存在しない側の寄生容量が所定値よりも大きい場合は固定値であり、前記寄生容量が所定値以下の場合は前記第１駆動信号と同一の値である請求項９に記載の表示装置の駆動方法。
【請求項１２】
第１出力時刻における前記第１駆動信号と前記第２駆動信号とが同一であって、かつ前記第１出力時刻の次の第２出力時刻における前記第１駆動信号と前記第２駆動信号とが同一である場合に、前記第２出力時刻における前記第１駆動部を最大駆動能力より小さい第１駆動能力に制御する請求項９に記載の表示装置の駆動方法。
【請求項１３】
前記第１データ線と前記第２データ線の逆側において隣接する第３データ線の第３駆動信号をさらに比較する請求項１２に記載の表示装置の駆動方法。
【請求項１４】
第１出力時刻における前記第１〜第３駆動信号が同一であって、かつ前記第１出力時刻の次の第２出力時刻における前記第１〜第３駆動信号が同一である場合に、前記第２出力時刻における前記第１駆動部を前記第１駆動能力に制御する請求項１３に記載の表示装置の駆動方法。
【請求項１５】
第１出力時刻において、前記第１駆動信号と、前記第２駆動信号及び前記第３駆動信号の一方が同一である場合で、
前記第１駆動信号と、前記第２駆動信号及び前記第３駆動信号の他方が、前記第１出力時刻又は前記第１出力時刻の次の第２出力時刻において同一ではない場合に、
前記第２出力時刻における前記第１駆動部を最大駆動能力と前記第１駆動能力の間の第２駆動能力に制御する請求項１３に記載の表示装置の駆動方法。
【請求項１６】
前記第１出力時刻に、表示装置の第１フレームの最後の走査線に対して前記第１駆動信号と前記第２駆動信号が出力され、
前記第２出力時刻に、前記第１フレームの次の第２フレームの最初の走査線に対して前記第１駆動信号と前記第２駆動信号が出力される、
請求項１２に記載の表示装置の駆動方法。
【請求項１７】
複数のデータ線を有する表示パネルと、
前記複数のデータ線のそれぞれに接続される複数のデータドライバと、
前記データドライバにデータ信号を供給する制御部と、
を備え、
前記複数のデータドライバのうち第１データドライバは、
前記表示パネルの第１データ線を駆動する第１駆動部と、
前記第１駆動部に入力される第１駆動信号と、前記第１データ線に隣接する第２データ線を駆動する隣接する第２データドライバからの第２駆動信号とを比較する比較部と、
前記比較部からの比較結果に基づいて、前記第１駆動部の駆動能力を制御する制御部と、を有し、
前記制御部は、前記第２駆動信号を含む前記データ信号を前記第１データドライバに供給する表示装置。
【請求項１８】
複数のデータ線を有する表示パネルと、
前記複数のデータ線のそれぞれに接続される複数のデータドライバと、を備え、
前記複数のデータドライバのうち第１データドライバは、
前記表示パネルの第１データ線を駆動する第１駆動部と、
前記第１駆動部に入力される第１駆動信号と、前記第１データ線に隣接する第２データ線を駆動する隣接する第２データドライバからの第２駆動信号とを比較する比較部と、
前記比較部からの比較結果に基づいて、前記第１駆動部の駆動能力を制御する制御部と、を有し、
前記第１ドライバは、前記複数のデータドライバに共通に入力されるデータ信号から、順次後段のデータドライバに伝送されるスタート信号に応じて、前記第２駆動信号を取り込む表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置駆動回路及び駆動方法、表示装置に関する。
【背景技術】
【０００２】
表示装置のデータドライバのように、表示パネル上のデータ線を駆動する駆動回路は、複数の出力を有する。駆動回路から出力される複数の出力値は、それぞれ任意の値を持つ。ＰＤＰのデータドライバのように、６０Ｖ程度の高い電圧を画素への書込み電圧として出力し、例えば駆動方法としてＰＷＭ（pulse width modulation）を採用するものは、複数の出力端子が高電圧でフルスイングして、任意の１又は０の論理値の出力を複数のデータ線に対してそれぞれ行う。
【０００３】
一方で、表示パネルの解像度は年々高くなってきている。フルハイビジョンのＴＶ映像を表示するＦＨＤ（Full High Definition）縦ストライプのパネルは、一般的に、水平方向に並ぶ１９２０画素×３色（Ｒ（Red）、Ｇ（Green）、Ｂ（Blue））のデータ線を持つ。４２型の表示パネルでは水平方向の画素ピッチは０．４８ｍｍになり、Ｒ、Ｇ、Ｂの３色のデータ線が等ピッチで配置される場合は、そのピッチは０．１６ｍｍになる。
【０００４】
このピッチで４２型の表示パネルの縦方向の寸法５２３ｍｍに亘ってデータ線が平行に配設されることになる。データドライバの出力負荷である表示パネルのデータ線は、容量性の負荷として扱うことができる。このような高解像度化に伴い、駆動対象のデータ線単独の負荷容量値の他に、隣接データ線等との寄生容量も無視することができなくなってきている。
【０００５】
また通常、ドライバは同一仕様の複数の大きさのパネルで使用することを想定して、最も容量値の大きな負荷で、最も早いスピードが要求される場合に正常に動作する様に駆動能力が設計される。つまり、最悪条件でも必要な出力スルーレートを得られるように回路内のトランジスタサイズ等が設計される。
【０００６】
このため、例えば設計値よりも負荷容量値が小さいパネルを駆動する場合や、設計値よりも遅いスピードで動作する場合には、余計な電力を消費したり、電源線に余計な消費電流に起因するノイズが発生したり、データ線にオーバーシュートやアンダーシュートが発生してノイズが発生する場合がある。この結果、ＥＭＩ（Electro Magnetic Interference）が悪化する等の弊害をもたらすことがある。
【０００７】
特許文献１には、電磁波ノイズの発生を抑制するドライバＩＣが記載されている。特許文献１のドライバＩＣは、出力端子毎のデータを取り込む複数のラッチ回路を備えている。それぞれのラッチ回路からの出力状態は、両隣のラッチ回路からの出力状態と比較される。
【０００８】
第１出力時刻における３つの出力状態が同一であり、かつ、第１出力時刻に続く第２出力時刻において第１出力時刻の出力状態と同じ出力状態が連続した場合、出力段トランジスタによる出力の立ち上がり又は立下りが制御される。また、両端に配置されるラッチ回路の出力状態は、それぞれ隣接する１つのラッチ回路の出力状態と比較される。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００８−１７６０６７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
複数のドライバＩＣを使用する表示装置では、表示パネル上の複数のデータ配線をそれぞれのドライバＩＣの出力端子に割り当てることになる。データ線は、ドライバＩＣへの割り当てに関わらず同じ周期性をもって表示パネル上に配設されている。
【００１１】
上述したように、特許文献１のドライバＩＣでは、１つのドライバＩＣ内の両端のラッチ回路の出力状態は、同一ドライバＩＣ内において隣接する１つのラッチ回路の出力状態と比較されるのみであり、隣接するドライバＩＣが駆動する隣接するデータ線の出力状態とを比較することはできない。
【００１２】
すなわち、１つのドライバＩＣ内における両端のラッチ回路と、その他のラッチ回路の出力状態の比較方法が異なり、両端のラッチ回路において他のラッチ回路と同様な出力の制御を行うことができない。このため、電磁波ノイズの発生防止という課題に対して部分的に十分な効果が得られないという問題があった。
【００１３】
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
実施の形態に係る表示装置駆動回路は、表示装置の第１データ線を駆動する第１駆動部に入力される第１駆動信号と、第１データ線に隣接する第２データ線を駆動する外部からの第２駆動信号又は第１データ線に関する寄生容量の値に基づいて生成されるダミー駆動信号のいずれかとを比較し、比較部からの比較結果に基づいて、第１駆動部の駆動能力を制御する。
【発明の効果】
【００１５】
実施の形態によれば、電磁波ノイズを効果的に抑制することが可能となる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態１に係る表示装置駆動回路を搭載した表示装置の図である。
【図２】実施の形態１に係る表示装置駆動回路と負荷の構成を示す図である。
【図３】実施の形態１に係る表示装置駆動回路の比較部の構成を示す図である。
【図４】実施の形態１に係る表示装置駆動回路の駆動部の構成を示す図である。
【図５】実施の形態１に係る表示装置駆動回路の動作を説明する図である。
【図６】実施の形態１に係る表示装置駆動回路の比較部の他の構成を示す図である。
【図７】実施の形態１に係る表示装置駆動回路の駆動部の他の構成を示す図である。
【図８】実施の形態１に係る表示装置駆動回路を搭載した表示装置の他の構成を示す図である。
【図９】実施の形態１に係る表示装置駆動回路と負荷の他の構成を示す図である。
【図１０】実施の形態２に係る表示装置駆動回路を搭載した表示装置の構成を示す図である。
【図１１】実施の形態２に係る表示装置駆動回路と負荷の構成を示す図である。
【発明を実施するための形態】
【００１７】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、繰り返しの説明は省略する。また、以下では、複数の実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
【００１８】
本実施の形態は、表示パネルのデータ線を駆動する表示駆動回路（以下、データドライバとする）に関する。本実施の形態は、ＰＤＰ（Plasma Display Panel）のデータドライバのように、表示画素へのＰＷＭ（Pulse Width Modulation）用の書き込みを、高電圧でフルスイングの駆動で行うデータドライバに特に有効である。実施の形態に係るデータドライバは、１つの表示装置に複数個使用され得る。
【００１９】
実施の形態に係るデータドライバは、第１データ線に隣接して配置される第２データ線を駆動する外部からの駆動信号又は第１データ線に関する寄生容量の値に基づいて生成されるダミー駆動信号と、第１データ線の駆動信号とを比較する。これにより、データドライバの両端の駆動部の駆動能力の制御を、データドライバの両端以外の駆動部の駆動能力制御と同一にし、電磁波ノイズの発生をより効果的に防止することができるようになる。
【００２０】
実施の形態１．
実施の形態１に係るデータドライバについて、図１、２を参照して説明する。図１は、実施の形態１に係るデータドライバを搭載した表示装置の構成を示す図である。また、図２は、実施の形態１に係るデータドライバと負荷の構成を示す図である。
【００２１】
図１に示すように、実施の形態１に係る表示装置１０は、複数のデータドライバＤＲ１〜ＤＲｊ、制御回路１１、ＰＤＰパネル１２を備えている。ＰＤＰパネル１２は、対向して配置された一対の基板（不図示）を有する。一方の基板には、一対の走査線１４、維持線１５からなる表示ラインが、互いに平行に複数形成されている。走査線１４と維持線１５とは交互に配置される。
【００２２】
他方の基板には、互いに平行に形成された複数のデータ線１３が形成されている。走査線１４、維持線１５からなる表示電極とデータ線１３とは、放電空間を介して立体交差するように配置されている。走査線１４、維持線１５とデータ線１３とが対向する部分に放電セルが形成される。ＰＤＰパネル１２内の放電空間には、放電ガスが封入されている。
【００２３】
データドライバＤＲ１〜ＤＲｊは、ＰＤＰパネル１２のデータ線１３が並ぶ辺に沿ってこの順に一列に並んで配置されている。ＰＤＰパネル１２のデータ線１３は、データドライバＤＲ１〜ＤＲｊのいずれかにそれぞれ接続されている。ＰＤＰパネル１２に形成される複数のデータ線１３のうち左端に配置されたデータ線１３はデータドライバＤＲ１に接続されており、このデータ線１３の左隣にはデータ線は存在しない。また、右端に配置されたデータ線１３はデータドライバＤＲｊに接続されており、このデータ線１３の右隣にはデータ線は存在しない。データドライバＤＲ１〜ＤＲｊは、それぞれ制御回路１１に接続されている。
【００２４】
制御回路１１には、外部から映像信号と制御信号とが入力される。制御回路１１は、入力される信号に応じて、データドライバＤＲｋ（１≦ｋ≦ｊ）が複数のデータ線１３をそれぞれ駆動するためのデータ信号ＤＡＴＡｋを出力する。
【００２５】
データ信号ＤＡＴＡｋは、映像信号とクロック信号等を含む制御信号の複合信号である。なお、データ信号ＤＡＴＡを伝送する配線の本数は１本に限らず、複数本の配線からなる１組の配線であってよい。データ信号ＤＡＴＡ０及びデータ信号ＤＡＴＡ（ｊ＋１）は、実際には存在しないデータドライバＤＲ０及びデータドライバＤＲ（ｊ＋１）のデータである。その値は、後に詳細に説明する。
【００２６】
なお、制御回路１１は、ＰＤＰパネル１２上の走査線１４を駆動する図示しない走査線駆動回路と、ＰＤＰパネル上の維持線１５を駆動する図示しない維持線駆動回路の制御信号も出力する。
【００２７】
データドライバＤＲｋには、自らが駆動するデータ線１３のデータ信号ＤＡＴＡｋと、隣接するデータドライバＤＲｋ−１のデータ信号ＤＡＴＡｋ−１及びデータドライバＤＲｋ＋１のデータ信号ＤＡＴＡｋ＋１とが入力される。データドライバＤＲ１には、自らが駆動するデータ線１３のデータ信号ＤＡＴＡ１と、隣接するデータドライバＤＲ２のデータ信号ＤＡＴＡ２と、実際には存在しないデータ信号ＤＡＴＡ０が入力される。データドライバＤＲｊには、自らが駆動するデータ線１３のデータ信号ＤＡＴＡｊと、隣接するデータドライバＤＲ（ｊ−１）のデータ信号ＤＡＴＡ（ｊ−１）と、実際には存在しないデータ信号ＤＡＴＡ（ｊ＋１）が入力される。
【００２８】
データドライバＤＲｋは、ＰＤＰパネル１２上に連続して配設された複数のデータ線１３のそれぞれに対して、入力された３種類のデータ信号ＤＡＴＡのうち、データ信号ＤＡＴＡｋから得た映像信号に基づく書き込み信号を、同じくデータ信号ＤＡＴＡｋから得た制御信号に従って出力する。
【００２９】
ＰＤＰパネル１２は、データドライバＤＲ１〜ＤＲｊからそれぞれ出力された書き込み信号をデータ線１３に受け、図示しない走査線駆動回路の出力を走査線に、また図示しない維持線駆動回路からの出力を維持線に受けて表示を行う。また、ＰＤＰパネル１２はデータ線１３と走査線１４及び維持線１５の交点に表示の単位であるドットを持つ。すなわち、上述した放電セルがドットに相当する。ドットは通常３原色（Ｒ、Ｇ、Ｂ）の内の１つの色を表示する。１組の３原色のドットを合わせて、カラー画素と呼ぶ。カラー画素は、３原色のそれぞれのドットの明るさの組み合わせで複数の色を表示する。
【００３０】
ＰＷＭ駆動方式でＰＤＰパネル１２を駆動する場合は、２進数で表した映像信号の特定のビットの値（例えば、論理値１で発光し、論理値０で発光しない）を、特定の１ライン分データドライバから各データ線１３に出力する。この時、特定の１ラインに相当する走査線１４をオンすることで、その特定の１ラインの画素にその特定のビットの値が夫々書き込まれる。これを順次１ラインづつ繰り返すことで１画面全ての画素にバイナリ信号の特定のビットの値を書き込むことができる。
【００３１】
その後、特定のビットに相当する時間だけ維持線１５をオンにして放電を行い、論理値１を書き込んだドットを発光させる。例えば、あるビットの発光時間を１とした場合に、そのビットの上位のビットの発光時間を２倍の２にする。これを元のバイナリ信号の全ビットについて繰り返すことで、１フレーム分の映像が表示される。ＰＤＰパネル１２を見る視認者は、１フレーム分の発光時間を合計した量の発光があったものと認識して映像を認識する。ＰＤＰパネル１２は、この１フレーム分の表示を時系列的に繰り返すことで、動画を表示する。
【００３２】
図２は、実施の形態１に係るデータドライバの回路構成と、当該データドライバに接続されるデータ線１３の負荷容量ＣＬ及び隣接データ線１３間寄生容量Ｃｐの関係を示す図である。なお、ここでは、データドライバの出力数がｎの場合について説明する。また、図２に示す例では、当該データドライバの両隣にデータドライバが配置されている場合について説明する。
【００３３】
データドライバＤＲｋは、受信回路ＲＣ、ＲＣ−、ＲＣ＋、ラッチＬＴ１〜ＬＴｎ、比較部ＣＰ１〜ＣＰｎ、駆動部ＤＵ１〜ＤＵｎを有する。受信回路ＲＣは、入力端子ＤＩから入力される、自らが駆動するデータ線１３のデータ信号ＤＡＴＡｋを受ける。受信回路ＲＣ−は、入力端子ＤＩ−から入力される、一方の側に隣接するデータドライバＤＲｋ−１のデータ信号ＤＡＴＡｋ−１信号を受ける。受信回路ＲＣ＋は、入力端子ＤＩ＋から入力される、データドライバＤＲｋ−１と反対側に隣接するデータドライバＤＲｋ＋１のデータ信号ＤＡＴＡｋ＋１信号を受ける。
【００３４】
データドライバの出力数がｎであるため、ｎ個のラッチＬＴ１〜ＬＴｎ、ｎ個の比較部ＣＰ１〜ＣＰｎ、ｎ個の駆動部ＤＵ１〜ＤＵｎがそれぞれの出力に対応して設けられている。ラッチＬＴ１〜ＬＴｎは、受信回路ＲＣからの映像信号Ｄとラッチクロック信号ＬＣ１〜ＬＣｎをそれぞれ受ける。ラッチＬＴ１〜ＬＴｎの出力を駆動信号ｄとする。
【００３５】
また、ラッチＬＴ０は、受信回路ＲＣ−からの映像信号Ｄ−とラッチクロック信号ＬＣ−を受け、ラッチＬＴｎ＋１は、受信回路ＲＣ＋からの映像信号Ｄ＋とラッチクロック信号ＬＣ＋を受ける。ラッチＬＴ０、ＬＴｎ＋１の出力をそれぞれ駆動信号ｄ−、ｄ＋とする。比較部ＣＰ、駆動部ＤＵにおいて、駆動信号ｄ、ｄ−、ｄ＋が入力される入力端子をそれぞれｄ、ｄ−、ｄ＋と示す。
【００３６】
比較部ＣＰｍ（１≦ｍ≦ｎ）は、ラッチＬＴｍ（１≦ｍ≦ｎ）から出力される、映像信号Ｄに応じた駆動信号ｄをそれぞれ受ける。また、比較部ＣＰｍ（１≦ｍ≦ｎ）は、それぞれ入力される駆動信号ｄが出力されるデータ線１３の両隣のデータ線１３に対応する駆動信号ｄ−及びｄ＋をさらに受ける。なお、比較部ＣＰ１、ＣＰｎに入力される信号については、後に詳細に説明する。
【００３７】
駆動部ＤＵｍ（１≦ｍ≦ｎ）は、ラッチＬＴｍからの駆動信号ｄと、比較部ＣＰｍからの出力制御信号ＣＮＴｍと、受信回路ＲＣからの出力タイミング信号ＬＥを受けてデータ線１３を駆動する書き込み信号をｎ個の出力端子にそれぞれ出力する。
【００３８】
ＰＤＰパネル１２上のｎ本のデータ線１３は、データドライバのｎ個の出力端子にそれぞれ接続され、自身の負荷容量ＣＬである分布乗数回路と、自身の両隣のデータ線１３との寄生容量である分布乗数回路の寄生容量Ｃｐに接続される。なお、負荷容量ＣＬは、データ線１３が持つ負荷容量だけでなく、データドライバ内の負荷容量を含むことが好ましい。また、寄生容量Ｃｐには、データ線１３間の隣接寄生容量だけでなく、データドライバ内の隣接出力間の寄生容量を含むことが好ましい。
【００３９】
さらに詳細に説明する。データドライバＤＲｋ（１≦ｋ≦ｊ）は、自身が駆動する連続した複数のデータ線１３の映像信号及びその制御信号を含むデータ信号ＤＡＴＡ１〜ｊを時系列的に入力端子ＤＩに受けて受信回路ＲＣに入力する。受信回路ＲＣは、映像信号Ｄ（Ｄ１〜Ｄｎ）と、ラッチクロック信号ＬＣ（ＬＣ１〜ＬＣｎ）と、出力タイミング信号ＬＥとを出力する。映像信号Ｄはｎ個のラッチＬＴ（ＬＴ１〜ＬＴｎ）に入力される。ｍ（１≦ｍ≦ｎ）番目のラッチクロック信号ＬＣｍによってｍ番目のラッチ回路ＬＴｍに映像信号Ｄｍがラッチされる。このようにして、入力端子ＤＩにシリアルに送られてくる映像信号Ｄがそれぞれ順番にラッチＬＴにラッチされる。
【００４０】
また、データドライバＤＲｋは、自身の前のデータドライバＤＲｋ−１の映像信号及び制御信号を含むデータ信号ＤＡＴＡｋ−１を入力端子ＤＩ−に受けて、別の受信回路ＲＣ−で前のデータドライバＤＲｋ−１の最後の映像信号Ｄ−とそのラッチクロック信号ＬＣ−を出力する。ラッチＬＴ０は、前のデータドライバＤＲｋ−１の最後の映像信号Ｄ−をそのラッチクロック信号ＬＣ−でラッチする。最後の映像信号Ｄ−は、駆動部ＤＵ１が駆動するデータ線１３に隣接する、当該データドライバが駆動しないデータ線１３に対応するものである。
【００４１】
また、データドライバＤＲｋは、自身の後のデータドライバＤＲｋ＋１の映像信号及び制御信号を含むデータ信号ＤＡＴＡｋ＋１を入力端子ＤＩ＋に受けて、さらに別の受信回路ＲＣ＋で後ろのデータドライバＤＲｋ＋１の最初の映像信号Ｄ＋とそのラッチクロック信号ＬＣ＋を出力する。ラッチＬＴｎ＋１は、後ろのデータドライバＤＲｋ＋１の最初の映像信号Ｄ＋をそのラッチクロック信号ＬＣ＋でラッチする。最初の映像信号Ｄ＋は、駆動部ＤＵｎが駆動するデータ線１３に隣接する、当該データドライバが駆動しないデータ線１３に対応するものである。
【００４２】
ラッチＬＴｍから出力される駆動信号ｄが駆動部ＤＵｍの入力端子ｄ及び比較部ＣＰｍの入力端子ｄに入力される。さらに、ラッチＬＴｍ−１から出力される駆動信号ｄ−が比較部ＣＰｍの入力端子ｄ−に入力され、ラッチＬＴｍ＋１から出力される駆動信号ｄ＋が比較部ＣＰｍの入力端子ｄ＋に入力される。受信回路ＲＣからの出力タイミング信号ＬＥは、比較部ＣＰｍの入力端子ｔｉｍと駆動部の入力端子ｔｉｍに入力される。
【００４３】
比較部ＣＰｍの出力である出力制御信号ＣＮＴｍは、出力タイミング信号ＬＥに従って出力され、駆動部ＤＵｍの入力端子ｃｎｔに入力される。駆動部ＤＵｍは、駆動信号ｄに従った論理値（ハイ又はロー）を出力制御信号ＣＮＴｍに従った駆動能力で、出力タイミング信号ＬＥのタイミングで出力端子に出力する。
【００４４】
ここで、一列に並んで配置されたデータドライバＤＲ１〜ＤＲｊのうち、両端に配置されているデータドライバＤＲ１、ＤＲｊについて説明する。本実施の形態では、データドライバＤＲ１の入力端子ＤＩ−には存在しないデータドライバＤＲ０のデータ信号ＤＡＴＡ０が入力され、データドライバＤＲｊの入力端子ＤＩ＋には存在しないデータドライバＤＲ（ｊ＋１）のデータ信号ＤＡＴＡ（ｊ＋１）がダミー駆動信号として入力される。
【００４５】
ダミー駆動信号は、ＰＤＰパネルの両端のデータ線１３に関する寄生容量の値に基づいて、以下のように決定され得る。図２のＰＤＰパネル１２のデータドライバＤＲ１が駆動する一番左のデータ線１３の左側の線間容量に相当する寄生容量値が小さい場合、例えば、他の寄生容量Ｃｐの容量値の半分以下の場合は、データドライバＤＲ１の入力端子ＤＩ−から入力され、受信回路ＲＣ−から出力される映像信号Ｄ−の値を、入力端子ＤＩから入力されるデータ信号ＤＡＴＡ１のうちラッチＬＴ１がラッチする映像信号Ｄと同じにする。これにより、存在しないデータドライバＤＲ０の一番右のデータ線１３の映像信号の値とデータドライバＤＲ１の一番左のデータ線１３の映像信号Ｄの値とを同じ値であると認識させる。
【００４６】
また、このデータ線１３の左側の線間容量に相当する寄生容量値が大きい場合、例えば、他の寄生容量Ｃｐの容量値の半分以上の場合は、データドライバＤＲ１の入力端子ＤＩ−から入力され、受信回路ＲＣ−から出力される映像信号Ｄ−の値を固定値（１又は０）にする。これにより、データドライバＤＲ１の一番左のデータ線１３の映像信号の値が変化する場合に、存在しないデータドライバＤＲ０の一番右のデータ線１３の値をデータドライバＤＲ１の一番左のデータ線１３の値と異なる値であると認識させる。
【００４７】
図３は、実施の形態１に係るデータドライバに用いられる比較部ＣＰの構成の一例を示す図である。比較部ＣＰは、入力端子ｄ、ｄ−、ｄ＋、ｔｉｍ、出力端子ｃｎｔ、３入力比較器２０、フリップフロップ２１、アンドゲート２２を有する。３入力比較器２０は、入力端子ｄ、ｄ−、ｄ＋からの信号を受けて比較結果を出力する。
【００４８】
フリップフロップ２１は、３入力比較器２０の出力をデータ端子Ｄに受け、入力端子ｔｉｍからの出力タイミング信号ＬＥをクロック端子に受ける。アンドゲート２２は、３入力比較器２０の出力とフリップフロップ２１の出力Ｑを受ける。出力端子ｃｎｔは、アンドゲート２２の出力端子に接続される。
【００４９】
さらに詳細に説明する。３入力比較器２０は、入力端子ｄ、ｄ＋、ｄ−に入力した値を比較して、一致した場合に１を出力する。つまり、３入力比較器２０は、駆動信号ｄ、ｄ−、ｄ＋の全ての論理値が１の場合、又は駆動信号ｄ、ｄ−、ｄ＋の全ての論理値が０の場合に、１を出力する。３入力比較器２０は、例えば、３入力ＥＸ−ＯＲで構成することができる。
【００５０】
フリップフロップ２１は、３入力比較器２０の出力をデータ端子Ｄに受けて、入力端子ｔｉｍからの出力タイミング信号ＬＥの立ち上がりエッジでデータ端子Ｄの値を取り込み、次の出力タイミング信号ＬＥの立ち上がりエッジまで保持して出力端子Ｑから出力する。アンドゲート２２は、３入力比較器２０の出力論理値が１で、かつフリップフロップ２１の出力Ｑの論理値が１の時に、論理値１を出力制御信号ＣＮＴとして出力端子ｃｎｔに出力する。それ以外の場合は、アンドゲート２２は、論理値０を出力端子ｃｎｔに出力する。
【００５１】
図４は、実施の形態１に係るデータドライバに用いられる駆動部ＤＵの構成の一例を示す図である。駆動部ＤＵは、入力端子ｄ、ｔｉｍ、ｃｎｔ、出力端子ｏ、プリバッファ３０、フリップフロップ３１、バッファ３２、アンドゲート３３、レベルシフタＬＳ０、ＬＳ１、ＰチャンネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタとする）ＭＰ０、ＭＰ１、ＮチャンネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタとする）ＭＮ０、ＭＮ１を有する。プリバッファ３０には、入力端子ｄからの駆動信号ｄと入力端子ｔｉｍからの出力タイミング信号ＬＥが入力される。
【００５２】
フリップフロップ３１は、入力端子ｃｎｔからの出力制御信号ＣＮＴをデータ端子に入力し、入力端子ｔｉｍからの出力タイミング信号ＬＥをクロック端子に入力する。レベルシフタＬＳ０は、プリバッファ３０の出力ＯｔＰを受ける。レベルシフタＬＳ２は、プリバッファの出力ＯｔＰとフリップフロップ３１の反転出力端子ＱＢの信号とを受ける。バッファ３２は、プリバッファ３０の出力ＯｔＮの信号を受ける。アンドゲート３３は、プリバッファ３０の出力ＯｔＮとフリップフロップ３１の反転出力端子ＱＢの信号とを受ける。
【００５３】
ＰＭＯＳトランジスタＭＰ０のソースは高電位電源ＶＤＤ２に接続され、ゲートはレベルシフタＬＳ０の反転出力に接続されている。ＰＭＯＳトランジスタＭＰ１のソースはＶＤＤ２に接続され、ゲートはレベルシフタＬＳ１の反転出力に接続されている。ＮＭＯＳトランジスタＭＮ０のソースは低電位電源ＧＮＤに接続され、ゲートはバッファ３２の出力に接続されている。ＮＭＯＳトランジスタＭＮ１のソースは低電位電源ＧＮＤに接続され、ゲートはアンドゲート３３の出力に接続されている。
【００５４】
２つのＰＭＯＳトランジスタＭＰ０、ＭＰ１のドレインと２つのＮＭＯＳトランジスタＭＮ０、ＭＮ１のドレインとは共通に接続され、出力端子ｏに接続されている。レベルシフタＬＳ０、ＬＳ１は高電位電源ＶＤＤ２で動作する。その他の回路ブロックは、高電位電源ＶＤＤ２と低電位電源ＧＮＤの中間の電圧で、ＮチャンネルＭＯＳトランジスタの閾値電圧ＶｔＮよりも高い電圧の論理高電位電源ＶＤＤ１で動作する。
【００５５】
さらに詳細に説明する。プリバッファ３０では入力端子ｄから入力される駆動信号ｄの論理値に応じてＰＭＯＳトランジスタ用の論理値とＮＭＯＳトランジスタ用の論理値の２つの出力を行う。どちらも論理値１で各ＭＯＳトランジスタがオンする。
【００５６】
ＰＭＯＳトランジスタＭＰ０、ＭＰ１をオンさせる場合はＰチャンネルＭＯＳトランジスタ用の出力端子ＯｔＰから論理値１を出力する。この信号を受けて、レベルシフタＬＳ０は電圧レベルを高電位電源ＶＤＤ２にレベルシフトして入力論理値１を反転した信号（ロー）をＰＭＯＳトランジスタＭＰ０のゲートに出力する。これにより、ＰＭＯＳトランジスタＭＰ０のゲートには、ほぼ低電位電源ＧＮＤが印加されてオンする。
【００５７】
ＰＭＯＳトランジスタＭＰ０をオフさせる場合は、ＰチャンネルＭＯＳトランジスタ用の出力端子ＯｔＰから論理値０を出力する。この信号を受けて、レベルシフタＬＳ０は電圧レベルを高電位電源ＶＤＤ２にレベルシフトして入力値を反転した信号（ハイ）をＰＭＯＳトランジスタＭＰ０のゲートに出力する。これにより、ＰＭＯＳトランジスタＭＰ０のゲートにはほぼ高電位電源ＶＤＤ２が印加されてオフする。
【００５８】
レベルシフタＬＳ１もフリップフロップ３１の反転出力端子ＱＢの値が１の場合はレベルシフタＬＳ０と同様に動作する。フリップフロップ３１の反転出力端子ＱＢの値が０の場合は、レベルシフタＬＳ１は、当該レベルシフタＬＳ１の入力論理値に関わらずハイ（ほぼ高電位電源ＶＤＤ２）を出力する。つまり、レベルシフタＬＳ１に入力されるプリバッファの出力ＯｔＰの値に関わらず、ＰＭＯＳトランジスタＭＰ１はオフになる。
【００５９】
ＮＭＯＳトランジスタＭＮ０、ＭＮ１をオンさせる場合は、ＮＭＯＳトランジスタ用の出力端子ＯｔＮから論理値１を出力する。この信号を受けて、バッファ３２は入力論理値１をバッファした信号（ハイ）をＮＭＯＳトランジスタＭＮ０のゲートに出力する。これにより、ＮＭＯＳトランジスタＭＮ０のゲートにはほぼ論理高電位電源ＶＤＤ１が印加されてオンする。
【００６０】
ＮＭＯＳトランジスタをオフさせる場合は、ＮＭＯＳトランジスタ用の出力端子ＯｔＮから論理値０を出力する。この信号を受けて、バッファ３２は入力論理値０をバッファした信号（ロー）をＮＭＯＳトランジスタＭＮ０のゲートに出力する。これにより、ＮＭＯＳトランジスタＭＮ０のゲートにはほぼ低電位電源ＧＮＤが印加されてオフする。
【００６１】
アンドゲート３３もフリップフロップ３１の反転出力端子ＱＢの値が１の場合はバッファ３２と同様に動作する。フリップフロップ３１の反転出力端子ＱＢの値が０の場合は、アンドゲート３３の他の入力の論理値に関わらずロー（ほぼ低電位電源ＧＮＤ）を出力する。つまり、アンドゲート３３に入力されるプリバッファ３０の出力ＯｔＮの値に関わらず、ＮＭＯＳトランジスタＭＮ１はオフになる。
【００６２】
ＰＭＯＳトランジスタＭＰ０は、この駆動部ＤＵが駆動するデータ線１３の両側のデータ線１３が、連続する２つの出力時刻でそれぞれ同じ値である場合、つまりデータ線１３間寄生容量Ｃｐへの電荷の充放電が無い場合に必要な駆動能力を持つ。ＰＭＯＳトランジスタＭＰ１は、この駆動部が駆動するデータ線１３の両側のデータ線１３が、連続する２つの出力時刻である出力時刻の前後でそれぞれ異なる場合にデータ線１３間寄生容量Ｃｐへの電荷の充電に必要な追加の駆動能力を持つ。
【００６３】
ＮＭＯＳトランジスタＭＮ０は、この駆動部が駆動するデータ線１３の両側のデータ線１３が、連続する２つの出力時刻でそれぞれ同じ値である場合、つまりデータ線１３間寄生容量Ｃｐへの電荷の充放電が無い場合に必要な駆動能力を持つ。ＮＭＯＳトランジスタＭＮ１は、この駆動部が駆動するデータ線１３の両側のデータ線１３が、連続する２つの出力時刻でそれぞれ異なる場合にデータ線１３間寄生容量Ｃｐからの電荷の放電に必要な追加の駆動能力を持つ。
【００６４】
ここで、図５を参照して、実施の形態１に係るデータドライバの動作について説明する。図５の上部に示す図は、複数のデータ線１３のうち、ＰＤＰパネル１２上で連続して配置された３つのデータ線１３への駆動信号ｄｍ、ｄｍ−１、ｄｍ＋１の波形を示している。また、図５の上部の図は、ＰＤＰパネル１２の画面のイメージも同時に表わしている。縦軸がデータ線１３が並ぶ方向を示しており、横軸が走査線１４、維持線１５からなる表示ラインが並ぶ方向を示している。
【００６５】
なお、図５の上部の図において、横軸はさらに時間を示している。また、表示ラインＬ０は、ＰＤＰパネル１２において、前のフレームの一番下の表示ラインを示している。表示ラインＬ１〜Ｌａは、ＰＤＰパネル１２において、現フレームの一番上の表示ラインからこれに続いて配置されるそれぞれの表示ラインを示している。
【００６６】
図５の下部には、出力タイミング信号ＬＥ、出力制御信号ＣＮＴｍ及び出力制御信号ＣＮＴｍによって決まるデータドライバの出力駆動能力を示す。出力タイミング信号ＬＥは書込み信号の出力タイミングを表す信号である。ＰＤＰパネル１２上ではこの出力タイミング信号ＬＥのタイミングで走査線１４がオンになり、データドライバから出力される書き込み信号が書き込まれる維持線１５が順次切り替わっていく。すなわち、表示ラインが出力タイミング信号ＬＥのタイミングで順次切り替わっていく。
【００６７】
横軸右方向に時刻ｔが経過し、出力タイミング信号ＬＥのエッジで表示ラインが切り替わり、順次表示ラインＬ０からＬａの各画素の各ドットにビット値（例えば１で発光、０で発光しない）を出力していく。出力制御信号ＣＮＴｍは図３及び図４の比較部の出力信号である。駆動能力の波形は、図２及び図４の駆動部ＤＵの出力駆動能力をイメージで表わしたものである。
【００６８】
さらに詳しく説明する。まず、データ線１３への駆動信号ｄｍ−１、ｄｍ、ｄｍ＋１がともに１つのデータドライバ内の出力信号である場合を考える。表示ラインＬ０では駆動信号ｄｍ−１、ｄｍ、ｄｍ＋１ともに０であり、駆動信号ｄｍが出力されるデータ線１３の両側のデータ線１３の値（駆動信号ｄｍ−１、ｄｍ＋１の値）は駆動信号ｄｍと同じである。
【００６９】
出力タイミング信号ＬＥのエッジが立って、表示ラインＬ１に切り替わる。表示ラインＬ１では駆動信号ｄｍ−１、ｄｍ、ｄｍ＋１ともに１であり、駆動信号ｄｍが出力されるデータ線１３の両側のデータ線１３の値（駆動信号ｄｍ−１、ｄｍ＋１の値）は駆動信号ｄｍと同じである。そのため、表示ラインＬ１の出力に対して出力制御信号ＣＮＴｍは論理値１になる。出力制御信号ＣＮＴｍの論理値が１であると、駆動部ＤＵの出力トランジスタの駆動能力は最大駆動能力よりも低くなる。
【００７０】
すなわち、第１出力時刻であるＬ０における駆動信号ｄｍ−１、ｄｍ、ｄｍ＋１が同一であり、かつ、第１出力時刻となるＬ０の次の第２出力時刻となるＬ１における駆動信号ｄｍ−１、ｄｍ、ｄｍ＋１が同一である場合に、駆動部ＤＵの出力トランジスタの駆動能力が最大駆動能力よりも低くなる。
【００７１】
次に表示ラインＬ２では駆動信号ｄｍ−１、ｄｍ、ｄｍ＋１ともに０であり、駆動信号ｄｍが出力されるデータ線１３の両側のデータ線１３の値（駆動信号ｄｍ−１、ｄｍ＋１の値）は駆動信号ｄｍと同じである。表示ラインＬ１の時に３つの出力値が同じであること確認されているため、表示ラインＬ２では出力制御信号ＣＮＴｍの論理値は１になる。
【００７２】
表示ラインＬ３では駆動信号ｄｍ−１、ｄｍ、ｄｍ＋１ともに出力値が０であるため、出力制御信号ＣＮＴｍは１になる。以降同様に表示ラインＬ６までは出力タイミング信号ＬＥの前後で３つの出力値がそれぞれ一致しているため、出力制御信号ＣＮＴｍの値は１のままである。
【００７３】
次に、表示ラインＬ７では、駆動信号ｄｍ−１、ｄｍがともに１で、駆動信号ｄｍ＋１が０である。この時は、出力制御信号ＣＮＴｍは論理値０になる。表示ラインＬ８では全ての駆動信号ｄｍ−１、ｄｍ、ｄｍ＋１が０になるが、表示ラインＬ７で３つの書込みデータ値が異なっていたため、表示ラインＬ８の出力制御信号ＣＮＴｍも論理値０のままである。以降表示ラインＬａまで出力タイミング信号ＬＥの前後でそれぞれ３つの書込みデータ値が一致することがないため、出力制御信号ＣＮＴｍの値は論理値０のままである。
【００７４】
ここで、特許文献１では表示ラインＬ２、Ｌ３で、それぞれ駆動信号ｄｍ−１、ｄｍ、ｄｍ＋１が同じ値で、表示ラインＬ２、Ｌ３の駆動信号ｄｍが異なる場合に駆動部の出力駆動能力を制御（低く）していた。実施の形態１では、表示ラインＬ２と表示ラインＬ３とが同じ駆動信号ｄｍであれば、データ線１３及び寄生容量Ｃｐの充放電をする必要が無いため、表示ラインＬ２と表示ラインＬ３の駆動信号ｄｍの比較をやめることにより、比較部ＣＰの回路構成を簡単化することができる。これでも得られる効果は特許文献１と同じである。
【００７５】
次に、データ線１３への駆動信号ｄｍ、ｄｍ＋１が同じデータドライバＤＲｋの出力信号で、駆動信号ｄｍ−１がそのデータドライバＤＲｋの１つ前に配設された別のドライバｋ−１の出力信号である場合を考える。つまり、駆動信号ｄｍが書き込まれるデータ線１３と駆動信号ｄｍ−１が書き込まれるデータ線１３とが隣接していて、それぞれを駆動するドライバＩＣが異なる場合である。
【００７６】
特許文献１に記載のデータドライバでは、両端に配置された比較回路は、同一データドライバ内において隣接する２つのラッチ回路から出力される２つの信号だけを比較している。このときの比較回路の出力を出力制御信号ＣＮＴ１'とし、出力制御信号ＣＮＴ１'によって決まるデータドライバの駆動能力を駆動能力１'とする。図５の下部に、出力制御信号ＣＮＴ１'と、駆動能力１'のイメージを破線で示す。
【００７７】
図５に示すように、表示ラインＬ８までは、実施の形態１に係るデータドライバも、特許文献１に記載のデータドライバも同じ動作をする。つまり、第１出力時刻と第１出力時刻の次の第２出力時刻における駆動信号ｄｍ−１、ｄｍ、ｄｍ＋１が同一である場合に、駆動部ＤＵの出力トランジスタの駆動能力が最大駆動能力よりも低くなる。
【００７８】
表示ラインＬ８では３つの駆動信号ｄｍ−１、ｄｍ、ｄｍ＋１が同じ論理値０であり、その後の表示ラインＬ９ではｄｍ−１のみが論理値０、駆動信号ｄｍ、ｄｍ＋１が論理値１である。特許文献１に記載のデータドライバでは、同一のデータドライバ内の駆動信号ｄｍと駆動信号ｄｍ＋１の２つだけしか比較することができない。従って、駆動信号ｄｍとｄｍ＋１が同じ論理値１であるため、出力制御信号ＣＮＴ１'が１になる。
【００７９】
これにより、駆動能力１'が低くなり、実際に必要な駆動信号ｄｍが書き込まれるデータ線１３と駆動信号ｄｍ−１が書き込まれるデータ線１３との寄生容量Ｃｐを充電するための駆動能力が足りなくなる。つまり、データドライバの両端に接続されるデータ線１３では、その他のデータ線１３と同じようにＰＭＯＳトランジスタＭＰ０とＮＭＯＳトランジスタＭＮ０を十分に小さくすることができず、電磁波ノイズの低減の効果を十分に得ることができなくなる。
【００８０】
本実施の形態に係るデータドライバは、隣接するデータドライバの入力信号を受ける受信回路を備えている。図５に示す例では、駆動信号ｄｍ−１が当該データドライバの外部から入力される。表示ラインＬ９では、駆動信号ｄｍ、ｄｍ＋１が論理値１であり、駆動信号ｄｍ−１だけが論理値０であるので、出力制御信号ＣＮＴｍは０になり、駆動能力を高くすることができる。
【００８１】
このように、駆動するデータドライバが異なる隣接データ線１３への駆動信号を比較することができるようになり、データドライバの両端の出力制御を他の出力制御と同等にすることが可能となる。このように隣接データ線が異なるデータドライバにより駆動される場合でも、電磁波ノイズを効果的に抑制することが可能となる。
【００８２】
また、上述したように、データドライバの端に配置された駆動部が駆動するデータ線１３の一方の側に、データ線１３が存在しない場合には、当該データ線１３の寄生容量の値に基づいて生成されるダミー駆動信号と駆動信号とを比較し、駆動能力の制御を行う。このように隣接データ線が存在しない場合でも、電磁波ノイズを抑制することができる。
【００８３】
ここまでの説明では特許文献１の技術に合わせて、あるデータ線１３の駆動信号ｄｍと両側に隣接するデータ線１３それぞれの駆動信号ｄｍ−１、ｄｍ＋１との３つの信号が、第１出力時刻と第２出力時刻とでそれぞれ同一である場合に、駆動部ＤＵの出力駆動能力を最大駆動能力よりも小さくなるように制御する例を説明してきた。
【００８４】
ところで、隣接データ線１３間寄生容量Ｃｐは隣接する２線間の書き込み信号が同一、つまりほぼ同一の電圧であれば充放電が起きない。このため、その分の駆動能力を小さくすることができる。これを実現する実施の形態１の変形例１について説明する。なお、変形例１は、表示装置及びデータドライバの構成は、これまで説明してきた実施の形態１と全く同一であり、比較部と駆動部の構成が異なる。以下、図面を参照して説明する。
【００８５】
図６は、実施の形態１に係るデータドライバの比較部ＣＰの他の構成を示す図である。図６に示すように、比較部ＣＰは、入力端子ｄ、ｄ−、ｄ＋、ｔｉｍ、２入力比較器２３、２４、フリップフロップ２５、２６、アンドゲート２７、２８を有する。
【００８６】
２入力比較器２３は、入力端子ｄ、ｄ−、からの駆動信号を受けて比較結果を出力する。フリップフロップ２５には、２入力比較器２３の出力がデータ端子Ｄに入力され、入力端子ｔｉｍからの出力タイミング信号ＬＥがクロック端子に入力される。アンドゲート２７は、２入力比較器２３からの出力信号と、フリップフロップ２５の出力Ｑが入力され、出力制御信号ＣＮＴ２を出力する。
【００８７】
２入力比較器２４は、入力端子ｄ、ｄ＋からの駆動信号を受けて比較結果を出力する。フリップフロップ２６には、２入力比較器２４の出力がデータ端子Ｄに入力され、入力端子ｔｉｍからの出力タイミング信号ＬＥがクロック端子に入力される。アンドゲート２８は、２入力比較器２４からの出力信号と、フリップフロップ２６の出力Ｑが入力され、出力制御信号ＣＮＴ３を出力する。２入力比較器２３、２４は２つの入力の値が同じ（０と０又は１と１）時に論理値１を出力する。他の構成は実施の形態１の対応する構成と同じである。
【００８８】
第１出力時刻の駆動信号ｄと、一方に隣接するデータ線１３の駆動信号ｄ−とが同じ論理値の場合に、２入力比較器２３は論理値１を出力する。出力タイミング信号ＬＥのエッジが立って、次の第２出力時刻になると、フリップフロップ２５に論理値１が保持されると同時に出力端子Ｑから論理値１が出力される。
【００８９】
第２出力時刻の駆動信号ｄ、ｄ−とが同じ値の場合は２入力比較器２３が論理値１を出力し、アンドゲート２７は論理値１を出力するため、出力制御信号ＣＮＴ２は論理値１になる。それ以外の駆動信号ｄ、ｄ−の組み合わせでは、出力制御信号ＣＮＴ２は論理値０になる。
【００９０】
また、第１出力時刻の駆動信号ｄと、他方に隣接するデータ線１３の駆動信号ｄ＋とが同じ論理値の場合に２入力比較器２４は論理値１を出力する。出力タイミング信号ＬＥのエッジが立って、次の第２出力時刻になるとフリップフロップ２６に論理値１が保持されると同時に出力端子Ｑから論理値１が出力される。
【００９１】
第２出力時刻の駆動信号ｄ、ｄ＋とが同じ値の場合は２入力比較器２４が論理値１を出力し、アンドゲート２８は論理値１を出力するため、出力制御信号ＣＮＴ３は論理値１になる。それ以外の駆動信号ｄ、ｄ＋の組み合わせでは、出力制御信号ＣＮＴ３は論理値０になる。
【００９２】
図７は、実施の形態１に係るデータドライバの駆動部ＤＵの他の構成を示す図である。図７に示すように、駆動部ＤＵは、入力端子ｄ、ｔｉｍ、ＣＮＴ２、ＣＮＴ３、出力端子ｏ、プリバッファ３４、バッファ３５、フリップフロップ３６、３７、アンドゲート３８、３９、レベルシフタＬＳ０、ＬＳ２、ＬＳ３、ＰＭＯＳトランジスタＭＰ０、ＭＰ２、ＭＰ３、ＮＭＯＳトランジスタＭＮ０、ＭＮ２、ＭＮ３を有する。
【００９３】
プリバッファ３４には、入力端子ｄからの駆動信号ｄと入力端子ｔｉｍからの出力タイミング信号ＬＥが入力される。出力制御信号ＣＮＴ２は、フリップフロップ３６のデータ端子Ｄに入力され、出力制御信号ＣＮＴ３は、フリップフロップ３６のデータ端子Ｄに入力される。出力タイミング信号ＬＥは、フリップフロップ３６、３７のクロック端子にそれぞれ入力される。
【００９４】
レベルシフタＬＳ２には、プリバッファ３４からの出力信号ＯｔＰとフリップフロップ３６の反転出力信号ＱＢが入力される。ＰＭＯＳトランジスタＭＰ２は、ソースが高電位電源ＶＤＤ２に接続され、ゲートがレベルシフタＬＳ２の反転出力端子に接続されている。ＰＭＯＳトランジスタＭＰ３は、ソースが高電位電源ＶＤＤ２に接続され、ゲートがレベルシフタＬＳ３の反転出力端子に接続されている。
【００９５】
ＮＭＯＳトランジスタＭＮ２は、ソースが低電位電源ＧＮＤに接続され、ゲートがアンドゲート３８の出力端子に接続されている。ＮチャンネルＭＯＳトランジスタＭＮ３は、ソースが低電位電源ＧＮＤに接続され、ゲートがアンドゲート３９の出力端子に接続されている。
【００９６】
ＰＭＯＳトランジスタＭＰ２、ＭＰ３とＮＭＯＳトランジスタＭＮ２、ＭＮ３のドレインは、共通に出力端子ｏに接続されている。ＰＭＯＳトランジスタＭＰ２、ＭＰ３は、それぞれ片側の隣接データ線１３間寄生容量Ｃｐを充電するのに十分な追加駆動能力を持つ。ＮＭＯＳトランジスタＭＮ２と、ＭＮ３は、それぞれ片側の隣接データ線１３間寄生容量Ｃｐを放電するのに十分な追加駆動能力を持つ。これ以外の構成と動作は、上述の実施の形態１と同じである。
【００９７】
ＰＤＰパネル１２上で隣接するデータ線１３への駆動信号ｄ、ｄ−が第１出力時刻と第２出力時刻で異なる場合は、出力制御信号ＣＮＴ２は論理値０となり、ＰＭＯＳトランジスタＭＰ２又はＮＭＯＳトランジスタＭＮ２をオンさせる。これにより、駆動信号ｄ、ｄ−を出力するデータ線１３間の寄生容量Ｃｐを充放電する駆動能力を得ることができる。
【００９８】
また、駆動信号ｄ、ｄ−が第１出力時刻と第２出力時刻でそれぞれ同一の場合は、出力制御信号ＣＮＴ２は論理値１となり、ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２をオフさせる。これにより、充放電が不要な隣接データ線１３間の寄生容量Ｃｐを駆動するための、駆動部ＤＵの駆動能力を減少させることができる。
【００９９】
さらに、ＰＤＰパネル１２上で隣接するデータ線１３の駆動信号ｄ、ｄ＋が第１出力時刻と第２出力時刻で異なる場合は、出力制御信号ＣＮＴ３は論理値０となり、ＰＭＯＳトランジスタＭＰ３又はＮＭＯＳトランジスタＭＮ３をオンさせる。これにより、データ線１３書込み信号ｄとｄ＋を出力するデータ線１３間の寄生容量Ｃｐを充放電する駆動能力を得ることができる。
【０１００】
また、駆動信号ｄ、ｄ＋が第１出力時刻と第２出力時刻でそれぞれ同一の場合は、出力制御信号ＣＮＴ３は論理値１となり、ＰＭＯＳトランジスタＭＰ３及びＮＭＯＳトランジスタＭＮ３をオフさせる。これにより充放電が不要な隣接データ線１３間の寄生容量Ｃｐを駆動するための、駆動部ＤＵの追加駆動能力を減少させることができる。駆動信号ｄ、ｄ−、ｄ＋が第１出力時刻と第２出力時刻でそれぞれ同一の場合は、結果として実施例１と同じ機能をする。
【０１０１】
この変形例１の構成を採ることにより、両側に隣接するデータ線への駆動信号が同一の場合だけでなく、片側の駆動信号が同一の場合にも駆動部ＤＵの出力駆動能力を適切に制御することができるようになる。すなわち、第１出力時刻において、駆動信号ｄと駆動信号ｄ−が同一である場合で、駆動信号ｄと駆動信号ｄ＋が第１出力時刻又は第１出力時刻の次の第２出力時刻において同一ではない場合に、第２出力時刻における駆動能力を最大駆動能力と両隣の駆動信号が一致している場合の駆動能力との間の駆動能力に制御する。これにより、より電磁波ノイズの発生防止を適切に実現できるようになる。
【０１０２】
上記の説明では、制御回路１１が本実施の形態のデータドライバを適用する前と同じ機能を有していることを前提として説明した。制御回路１１を変更すれば、図１に示す実施の形態１のデータドライバを用いた表示装置１０において、配線を変更せずに同様の機能を実現できる。以下、図８、９を参照して、実施の形態１の変形例２について説明する。
【０１０３】
図８は、実施の形態１の変形例２に係るデータドライバを搭載した表示装置１０Ａの構成を示す図である。実施の形態１との違いは、制御回路１１から各データドライバＤＲ１〜ＤＲｊへの配線が１組であることと、制御回路１１からのデータ信号ＤＡＴＡｎの構成である。制御回路１１から出力されるデータ信号ＤＡＴＡｎの前後にそれぞれ、前のデータドライバの最後の映像信号Ｄ−及び後のデータドライバの最初の映像信号Ｄ＋を付けて出力するようにする。その他はすべて実施の形態１と同様である。もちろん、上述した実施の形態１の変形例１に適用することも可能である。
【０１０４】
図９は、実施の形態１の変形例２に係る表示装置駆動回路と負荷の他の構成例を示す図である。データドライバには、１組の入力端子ＤＩが設けられている。受信回路ＲＣは入力端子ＤＩに接続される１つになる。また、このデータドライバには、ｎ個のラッチＬＴ１〜ＬＴｎ、ｎ個の比較部ＣＰ１〜ＣＰｎ、ｎ個の駆動部ＤＵ１〜ＤＵｎがそれぞれの出力に対応して設けられている。さらに、ラッチＬＴ０、ＬＴｎ＋１が設けられている。
【０１０５】
ラッチＬＴ０、ＬＴｎ＋１を含む全てのラッチＬＴ０〜ＬＴｎ＋１に共通に映像信号Ｄが供給される。受信回路ＲＣは、上述の通り、ラッチＬＴ１〜ＬＴｎのラッチクロック信号ＬＣｎに加えて、ラッチＬＴ０のラッチクロック信号ＬＣ−及びラッチＬＴｎ＋１のラッチクロック信号ＬＣ＋を出力する。その他の構成については、実施の形態１と同様であるため、説明を省略する。
【０１０６】
実施の形態１の変形例２では、制御回路１１からデータドライバＤＲ１〜ＤＲｊへのデータ信号ＤＡＴＡｎを伝送する配線が１組で済むようになり、制御回路１１からデータドライバＤＲ１〜ＤＲｊへの配線を従来と同一にすることができる。これにより、配線の交差がなくなるため、配線基板等の製造コストを上げる必要がなくなる。
【０１０７】
実施の形態２．
実施の形態２に係るデータドライバについて、図１０、１１を参照して説明する。図１０は、実施の形態２に係るデータドライバを搭載した表示装置１０Ｂの構成を示す図である。実施の形態２において、実施の形態１と異なる点は、制御回路１１からのデータ信号ＤＡＴＡが全てのデータドライバＤＲ１〜ＤＲｊに共通に供給されている点である。全てのデータドライバＤＲ１〜ＤＲｊが出力すべき１表示ライン分のデータ信号ＤＡＴＡは時系列で送る。データ信号ＤＡＴＡ信号は、制御回路１１から出力されたスタート信号に従って各データドライバＤＲ１〜ＤＲｊに順次取り込まれる。
【０１０８】
図１０に示すように、制御回路１１は、一番左側のデータドライバＤＲ１にスタート信号を出力する。スタート信号が入力されたデータドライバＤＲ１から順次データ信号ＤＡＴＡを取り込む。データドライバＤＲ１は、データ信号ＤＡＴＡを取り込んだ後、次のデータドライバＤＲ２の入力端子ＳＩにスタート信号を出力する。データ信号ＤＡＴＡの取り込みと、スタート信号の伝送は、順次データドライバＤＲｎまで実行される。他の構成は実施の形態１と同様である。
【０１０９】
図１１は、実施の形態２に係るデータドライバの構成を示す図である。図１１に示すように、入力端子ＤＩ、ＳＩ、出力端子ＳＯを有する。また、実施の形態２のデータドライバには、受信回路ＲＣ、ラッチＬＴ０〜ＬＴｎ＋１、比較部ＣＰ１〜ＣＰｎ、駆動部ＤＵ１〜ｎが設けられている。
【０１１０】
入力端子ＤＩは、映像信号と制御信号を含むデータ信号ＤＡＴＡを受ける。入力端子ＳＩは、ラッチクロックであるシリアルイン信号を受ける。出力端子ＳＯは、次のデータドライバへラッチクロックであるシリアルアウト信号を出力する。ラッチＬＴ０〜ＬＴｎ−１は、データ信号ＤＡＴＡに含まれる映像信号Ｄをラッチクロック信号ＬＣｎに応じてラッチする。なお、比較部ＣＰ１〜ＣＰｎ、駆動部ＤＵ１〜ＤＵｎは、及び書き込み信号をデータ線１３に出力する出力端子の構成は、実施の形態１と同じである。
【０１１１】
実施の形態１と異なる点について、より詳細に説明する。受信回路ＲＣは、入力端子ＤＩから入力されるデータ信号ＤＡＴＡとシリアルイン信号を受け、時系列で送られる映像信号Ｄと、各ラッチＬＴ０〜ＬＴｎ＋１のラッチタイミングであるラッチクロック信号ＬＣ０〜ＬＣｎ＋１と、出力タイミング信号ＬＥを出力する。
【０１１２】
スタート信号は、このデータドライバが駆動するデータ線１３の１つ前のデータ線１３の映像信号Ｄをラッチするタイミングにおいて、入力端子ＳＩから入力される。また、スタート信号は、このデータドライバが駆動する最後のデータ線１３のラッチクロック信号ＬＣｎの１つ目のラッチクロック信号ＬＣｎ−１で、出力端子ＳＯから出力され、次のデータドライバの入力端子ＳＩに入力される。
【０１１３】
ラッチＬＴ０は、このデータドライバが駆動するデータ線１３の１つ前のデータ線１３の映像信号Ｄをラッチするラッチクロック信号ＬＣ０に応じて映像信号Ｄ０をラッチする。以降、映像信号Ｄが次の映像信号Ｄに切り替わる毎に、ラッチＬＴ１〜ＬＴｎ＋１はラッチクロック信号ＬＣ１〜ＬＣｎ＋１に応じて順次映像信号Ｄをラッチする。
【０１１４】
全てのラッチＬＴ０〜ＬＴｎ＋１が映像信号Ｄを順次ラッチし終わった時には、実施の形態１と同じ状態になる。その後、実施の形態１と同様に、出力タイミング信号ＬＥによって、各データ線１３の駆動信号ｄが、比較結果ｃに応じて決定された駆動部ＤＵの駆動能力で出力される。このように、各データドライバにシリアルにデータ信号ＤＡＴＡが入力される入力方式についても、上述と同様に、電磁波ノイズを効果的に抑制することが可能となる。
【０１１５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１１６】
ＤＲ１〜ＤＲｊ  データドライバ
１０  表示装置
１１  制御回路
１２  ＰＤＰパネル
１３  データ線
１４  走査線
１５  維持線
２０  ３入力比較器
２１  フリップフロップ
２２  アンドゲート
２３  ２入力比較器
２４  ２入力比較器
２５  フリップフロップ
２６  フリップフロップ
２７  アンドゲート
２８  アンドゲート
３０  プリバッファ
３１  フリップフロップ
３２  バッファ
３３  アンドゲート
３４  プリバッファ
３５  バッファ
３６  フリップフロップ
３７  フリップフロップ
３８  アンドゲート
３９  アンドゲート
ＭＰ０、ＭＰ１、ＭＰ２、ＭＰ３  ＰチャンネルＭＯＳトランジスタ
ＭＮ０、ＭＮ１、ＭＮ２、ＭＮ３  ＮチャンネルＭＯＳトランジスタ
ＬＳ０、ＬＳ１、ＬＳ２、ＬＳ３  レベルシフタ
ＤＡＴＡ  データ信号
ＤＡＴＡ０〜ＤＡＴＡ（ｊ＋１）  データ信号
ＤＩ、ＤＩ＋、ＤＩ−  入力端子
ＲＣ、ＲＣ＋、ＲＣ−  受信回路
ＬＴ０〜ＬＴｎ＋１  ラッチ
ＣＰ  比較部
ＣＰ１〜ＣＰｎ  比較部
ＤＵ  駆動部
ＤＵ１〜ＤＵｎ  駆動部
Ｄ、Ｄ＋、Ｄ−  映像信号
ｄ、ｄ＋、ｄ−  駆動信号
ｄｍ、ｄｍ＋、ｄｍ−  駆動信号
ＬＣ１〜ＬＣｎ  ラッチクロック信号
ＬＥ  出力タイミング信号
ＣＮＴ２、ＣＮＴ３、ＣＮＴｍ、ＣＮＴ１'  出力制御信号
ｃｎｔ  入力端子
ｔｉｍ  入力端子
ＳＩ  入力端子
ＳＯ  出力端子
Ｃｐ  寄生容量
ＣＬ  負荷容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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