(57)【要約】【課題】本発明は、半導体モジュール試験用治具で発生するサージ電圧がモジュール内部の素子に与えるダメージを抑制しつつ試験を行うことが可能な半導体モジュール試験用治具の提供を目的とする。【解決手段】本発明に係る半導体モジュール試験用治具は、半導体モジュール３のモジュール端子に、プローブピンを圧接して所定の電気パターンを印加することにより、半導体モジュール３の電気的特性の試験を行う半導体モジュール試験用治具であって、プローブピン１ａ、１ｂの根元が電気的に相互に接続されているプローブピン１a、１ｂの組と、プローブピン１ａ、１ｂの組の間に当該プローブピンの先端近傍において電気的に接合された導電性部材２０とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体モジュールの端子に、プローブピンを圧接して所定の電気パターンを印加することにより、前記半導体モジュールの電気的特性の試験を行う半導体モジュール試験用治具であって、
前記プローブピンの根元が電気的に相互に接続されている前記プローブピンの組と、
前記プローブピンの前記組の間に当該プローブピンの先端近傍において電気的に接合された導電性部材と、
を備える、
半導体モジュール試験用治具。
【請求項２】
前記導電性部材は、前記プローブピンの前記組の各プローブピンが独立して摺動可能な部材であることを特徴とする、
請求項１に記載の半導体モジュール試験用治具。
【請求項３】
前記導電性部材は、たわんだ状態で接合されることを特徴とする、
請求項２に記載の半導体モジュール試験用治具。
【請求項４】
前記導電性部材は、バネ材であることを特徴とする、
請求項２に記載の半導体モジュール試験用治具。
【請求項５】
前記導電性部材は、ハンダ付けにより接合されていることを特徴とする、
請求項１〜４のいずれかに記載の半導体モジュール試験用治具。
【請求項６】
前記導電性部材は、溶接により接合されていることを特徴とする、
請求項１〜４のいずれかに記載の半導体モジュール試験用治具。
【請求項７】
前記プローブピンの前記組の各プローブピンは、ピン先端近傍に穴をさらに備え、
前記導電性部材は、前記穴に通され、ハンダ付けまたは溶接により接合されていることを特徴とする、
請求項１〜４のいずれかに記載の半導体モジュール試験用治具。
【請求項８】
前記プローブピンの前記組の各プローブピンは、ピン先端近傍に穴をさらに備え、
前記導電性部材は、前記穴に通され、圧接により接合されていることを特徴とする、
請求項１〜４のいずれかに記載の半導体モジュール試験用治具。
【請求項９】
前記導電性部材は、両端にクリップをさらに備え、
前記クリップで挟むことにより接合されることを特徴とする、
請求項１〜４のいずれかに記載の半導体モジュール試験用治具。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体モジュール試験用治具に関し、特に、半導体モジュールの端子に、プローブピンを圧接して所定の電気パターンを印加することにより、半導体モジュールの電気的特性の試験を行う半導体モジュール試験用治具に関する。
【背景技術】
【０００２】
一般に、ＩＧＢＴ等の半導体素子が含まれる半導体モジュールの製造工程の終盤において、製造された半導体モジュールが設計通りの性能を有するか否かの試験が行われ、基準を満たす半導体モジュールのみが製品として出荷される。
【０００３】
半導体モジュールの試験を行う場合、例えば、プローブにより半導体モジュールの各端子と接続し、所定の電気パターンを印加することにより、動作試験を行う。
【０００４】
具体的には、モジュールに備わる半導体素子のゲート電圧を、例えば、ＩＣ等で制御することによって各半導体素子のオン、オフを行い、適切にスイッチングが行われるかを調査する。この際、プローブ等を含む、試験治具側でサージ電圧が発生し、このサージ電圧が半導体素子に印加されることで、半導体素子の性能が損なわれる。特に、耐圧を超えるサージ電圧が印加される場合には、素子自体を破壊してしまう問題があった。
【０００５】
特許文献１には、サージ電圧を抑制する構造の半導体モジュールが記載されている。特許文献１によると、直列に接続されたパワートランジスタを含むモジュールにおいて、パワートランジスタの直列接続部分をインダクタンスの低い配線材料でバイパスすることにより、パワートランジスタがオン、オフする際に直列接続部分で発生するサージ電圧を抑制している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平５−０４１４７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述した特許文献１に記載の技術は、半導体モジュール内部の構造によって、半導体デバイスがオン、オフする際にモジュール内部で発生するサージ電圧を抑制するものであり、モジュール外部から印加されるサージ電圧を抑制する技術ではない。従って、半導体のオン、オフに伴って試験用治具側で発生するサージ電圧に対するダメージから半導体モジュールを保護するためには、別の方策が必要である。
【０００８】
本発明は上記の問題を解決するためになされたものであり、半導体モジュール試験用治具で発生するサージ電圧がモジュール内部の素子に与えるダメージを抑制しつつ試験を行うことが可能な半導体モジュール試験用治具の提供を目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る半導体モジュール試験用治具は、半導体モジュールの端子に、プローブピンを圧接して所定の電気パターンを印加することにより、半導体モジュールの電気的特性の試験を行う半導体モジュール試験用治具であって、プローブピンの根元が電気的に相互に接続されているプローブピンの組と、前記プローブピンの組の間に当該プローブピンの先端近傍において電気的に接合された導電性部材とを備える。
【発明の効果】
【００１０】
本発明に係る半導モジュール体試験用治具を用いて半導体モジュールの電気的特性の試験を行うことによって、半導体試験用治具で発生するサージ電圧がモジュール内部の素子に与えるダメージを抑制しつつ試験を行うことが可能である。よって、半導体モジュールの耐久性等の品質を損なうことがなく、また、半導体モジュールの製造における歩留まりも向上する。
【００１１】
また、半導体モジュール試験に用いられる一般的な試験用治具の一部を変更することで上記の効果を得ることが可能であり、低コストでサージ電圧抑制の効果を得ることができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１に係る半導体モジュール試験用治具の回路図を示す図である。
【図２】実施の形態１に係るプローブピンの構造を示す図である。
【図３】実施の形態３に係る導電性部材の接合部分を示す図である。
【図４】実施の形態４に係る導電性部材の接合部分を示す図である。
【図５】実施の形態５および実施の形態６に係る導電性部材の接合部分を示す図である。
【図６】実施の形態７に係る導電性部材の接合部を示す図である。
【発明を実施するための形態】
【００１３】
＜実施の形態１＞
＜回路構成＞
図１に本実施の形態に係る半導体モジュール試験用治具の回路図を示す。試験対象の半導体モジュール３に半導体モジュール試験用治具が接続され、所定の電気パターンを印加することにより試験が行われる。ここで、半導体モジュール３は、半導体素子４と半導体素子６、および半導体素子５と半導体素子７がそれぞれ２段直列に接続された回路が並列に配置された構造である。ここで、半導体素子４，５，６，７は、例えば、ＩＧＢＴに還流ダイオードが接続されたものである。
【００１４】
半導体モジュール３のハイサイド側のモジュール端子２ｅと、ローサイド側のモジュール端子２ａ，２ｂの間に、電力供給用の電源１４と平滑用電解コンデンサ１３がそれぞれプローブピン１ｅ，１ａ，１ｂを介して接続される。プローブピン１ａとプローブピン１ｂはプローブピン１ａ，１ｂ根元の接続点１６において相互に接続されている。
【００１５】
また、半導体モジュール３の中段からそれぞれ引き出されたモジュール端子２ｃ、２ｄの間には、負荷１０がプローブピン１ｃ，１ｄを介して接続される。ここで、負荷１０は、例えば、２相駆動モータである。
【００１６】
半導体モジュール３に備わる半導体素子４，５，６，７のゲート端子は、ゲート制御用ＩＣ１１と接続される。ゲート制御用ＩＣ１１は電源１５で駆動される。また、モジュール端子２ａ，２ｂはプローブピン１ｆ，１ｇと、切り替えリレー１２を介して、ゲート制御用ＩＣ１１の電源１５のグランドと接続される。
【００１７】
図２に、導電性部材２０の接続部分の詳細を示す。プローブピン１ａ，１ｂはプローブソケット３に挿入されて支持されている。プローブソケット３は、プレート４に固定されている。プローブソケット３にはバネが内蔵され、このバネの弾性によりプローブピン１ａ，１ｂは、モジュール端子２ａ，２ｂに圧接される。
【００１８】
プローブピン１ａとプローブピン１ｂは、プローブピン１a，１ｂの根元の配線５の接続点１６において電気的に相互に接続されている。導電性部材２０は、プローブピン１ａ、１ｂの先端近傍に接合される。ここで、導電性部材２０としては、例えば、銅線を撚り合わせたツイスト線や銅編み線等を用い、ハンダ付けにより、プローブピン１ａ，１ｂと接合されている。
【００１９】
なお、図１に示した半導体モジュール３は一例であり、半導体素子４，５，６，７は他の種類のパワーデバイスであってもよく、また、モジュールの構造は、例えば、２段３列であってもよい。
【００２０】
＜半導体モジュールの試験およびサージ電圧＞
本実施の形態では、半導体モジュール３のローサイド側の半導体素子４、５のオン、オフ試験を行うことを考える。例えば、半導体素子４の試験を行う際は、切り替えリレーは図１のようにプローブピン１ｅと接続された状態で、ゲート制御用ＩＣ１１によって半導体素子４のゲート電圧を制御することにより、半導体素子４のオン、オフを切り替える。なお、半導体素子６，７は常にオンの状態であるとする。
【００２１】
まず、導電性部材２０がない場合を考える。
【００２２】
半導体素子４の試験を行う場合、半導体素子４をオンすると、半導体素子４のコレクタ−エミッタ間を通過した電流（ｉ）はモジュール端子２ａからプローブピン１ａを介して接続点１６の方向へ流れる。この際、プローブピン１ａおよびプローブピン１aから接続点１６までの配線のインダクタンス（Ｌ）と、電流（ｉ）の時間変化によって、サージ電圧（Ｖ＝Ｌ×ｄｉ／ｄｔ）が発生し、このサージ電圧はグランドを基準として、試験を行っていない側の半導体素子５のゲート−エミッタ間に印加される。また、半導体素子４をオフした際には、半導体素子５のゲート−エミッタ間に、オンした場合とは逆方向にサージ電圧が印加される。
【００２３】
また、トランジスタ５を試験する際には、同様のサージ電圧が半導体素子４のゲート−エミッタ間に印加される。
【００２４】
前述したように、このサージ電圧がゲート−エミッタ間の耐圧を超えると、半導体素子４，５がダメージを受け、性能の劣化につながる。また、半導体モジュール３に流す電流を大きくすると、サージ電圧は大きくなる。従って、試験の際に発生するサージ電圧を抑制する必要がある。
【００２５】
そこで、本実施の形態では、プローブピン１ａ，１ｂの先端付近に、導電性部材２０を接続することで、上述した問題を解決する。半導体素子４の試験を行う場合、導電性部材２０がないときは、電流は、先述のようにプローブピン１ａから接続点１６の間を流れていたが、導電性部材２０によってプローブピン１ａ，１ｂ間をバイパスすることで、電流は導電性部材２０を通って、プローブピン１ｂに分流される。従って、電流が分流されることにより、プローブピン１本あたりに流れる電流が小さくなることで、電流の時間変化量も小さくなり、トランジスタ５に印加されるサージ電圧が抑制される。これは、半導体素子５の試験を行う場合も同様である。
【００２６】
なお、導電性部材２０として、インダクタンスの低い部材を用いることにより、上述したサージ電圧を抑制する効果をより高めることができる。また、導電性部材２０は、プローブピン１ａ，１ｂのなるべく先端に近い位置に接合されたほうが、プローブピン１ａ，１ｂのインダクタンスの影響を受けないので、サージ電圧をより低く抑えることができ、好ましい。
【００２７】
＜効果＞
本実施の形態における半導体モジュール試験用治具は、半導体モジュール３のモジュール端子に、プローブピンを圧接して所定の電気パターンを印加することにより、半導体モジュール３の電気的特性の試験を行う半導体モジュール試験用治具であって、プローブピン１ａ，１ｂの根元が電気的に相互に接続されているプローブピン１a，１ｂの組と、プローブピン１ａ，１ｂの組の間にプローブピン１ａ，１ｂの先端近傍において電気的に接合された導電性部材２０とを備える。
【００２８】
従って、導電性部材２０によって、半導体素子４または半導体素子５から接続点１６の間に流れる電流が分流されるので、プローブピン１本あたりに流れる電流が小さくなることで、電流の時間変化も小さくなり、半導体素子４または半導体素子５に印加されるサージ電圧が抑制される。よって、サージ電圧により半導体素子４，５が受けるダメージが軽減されるので、半導体素子４，５の耐久性、即ち、半導体モジュール３の耐久性を向上させることができる。また、半導体モジュール３を製造する際の歩留まりも向上する。
【００２９】
また、一般的に使用されている半導体モジュール試験用治具の一部を変更するだけで、本実施の形態における半導体モジュール試験用治具を実現できるので、低コストで上記の効果を得ることが可能である。
【００３０】
また、本実施の形態における半導体モジュール試験用治具に備わる導電性部材２０は、ハンダ付けにより接合されていることを特徴とする。従って、ハンダ付けで接合を行うことにより、接合部の導電性を確保しつつ容易に接合を行うことができる。
【００３１】
＜実施の形態２＞
本実施の形態においては、導電性部材２０を溶接によってプローブピン１ａ，１ｂと接合する点が、実施の形態１と異なる。その他の回路構成、動作は実施の形態１と同じであるので、説明を省略する。
【００３２】
本実施の形態における半導体モジュール試験用治具に備わる導電性部材２０は、溶接により接合されていることを特徴とする。従って、実施の形態１に比べて、より強い接合強度で接合を行うことができる。
【００３３】
＜実施の形態３＞
本実施の形態において、導電性部材２０は、プローブピン１ａ、１ｂが独立して摺動可能な部材であり、図３に示すように、銅線を撚り合わせたツイスト線や銅編み線等の導電性部材２０にたわみを持たせた状態で、プローブピン１ａ、１ｂと接合させる。接合は、ハンダ付けまたは溶接により行う。その他の回路構造、動作は実施の形態１と同様であるので、説明を省略する。
【００３４】
本実施の形態における半導体モジュール試験用治具に備わる導電性部材２０は、プローブピン１ａ，１ｂの組の各プローブピンが独立して摺動可能な部材であることを特徴とする。従って、導電性部材２０にたわみを持たせた状態で、プローブピン１ａ，１ｂと接合することで、プローブピン１ａ，１ｂが独立して摺動可能となるので、半導体モジュール３の端子２ａ，２ｂの高さが異なる場合でも、安定したコンタクト荷重で端子２ａ，２ｂへの圧接が可能である。
【００３５】
また、本実施の形態における半導体モジュール試験用治具に備わる導電性部材２０は、たわんだ状態で接合されていることを特徴とする。従って、銅線を撚り合わせたツイスト線や銅編み線等をたわんだ状態で接合することにより、プローブピン１ａ，１ｂを簡易に摺動可能とすることができる。
【００３６】
＜実施の形態４＞
本実施の形態において、導電性部材２０は、プローブピン１ａ，１ｂが独立して摺動可能な部材であり、例えば、図４に示すように、実施の形態１で述べた導電性部材２０として、銅バネ等のバネ材２０ａを用いる。バネ材２０ａの両端は、ハンダ付けまたは溶接によりプローブピン１ａ，１ｂの先端近傍に接合される。その他の回路構造、動作は実施の形態１と同様であるので、説明を省略する。
【００３７】
本実施の形態における半導体モジュール試験用治具に備わる導電性部材２０は、バネ材２０ａであることを特徴とする。従って、導電性部材２０が弾性を有するので、実施の形態３よりも滑らかに、プローブピン１ａ，１ｂが独立して摺動することが可能である。
【００３８】
＜実施の形態５＞
本実施の形態における、導電性部材２０の接続構造を図５に示す。プローブピン１ａ，１ｂの先端近傍には穴が形成され、導電性部材２０は、この穴に通されて、ハンダ付けまたは溶接により接合される。ここで、導電性部材２０を、実施の形態４で述べた銅バネ等のバネ材２０ａとすると、プローブピン１ａ，１ｂが独立して滑らかに摺動可能となるので好ましい。
【００３９】
その他の回路構成および回路動作は実施の形態１と同様であるので、説明を省略する。
【００４０】
本実施の形態における半導体モジュール試験用治具において、プローブピン１ａ，１ｂの組の各プローブピンは、ピン先端近傍に穴をさらに備え、導電性部材２０はこの穴に通され、ハンダ付けまたは溶接により接合されていることを特徴とする。
【００４１】
従って、導電性部材２０取りつけの際に、プローブピン１ａ，１ｂのピン先端近傍に設けられた穴に通すことによって、導電性部材を保持しながらハンダ付けまたは溶接による接合が行えるため取り付けが用意であり、また、穴に通して接合することで接合強度が向上する。
【００４２】
＜実施の形態６＞
本実施の形態において、プローブピン１ａ，１ｂの穴に通された導電性部材２０が、圧接により接合される点が、実施の形態５と異なる。その他の点は実施の形態５と同じであるので、説明を省略する。
【００４３】
本実施の形態における半導体モジュール試験用治具において、プローブピン１ａ，１ｂの組の各プローブピンは、ピン先端近傍に穴をさらに備え、導電性部材２０はこの穴に通され、圧接により接合されていることを特徴とする。従って、ハンダ付けまたは溶接により接合を行う実施の形態５と比較して、導電性部材２０の取り付けが容易である。
【００４４】
＜実施の形態７＞
本実施の形態において、図６に示すように、導電性部材２０は、その両端にクリップ２０ｂを備える。このクリップ２０ｂによりプローブピン１ａ，１ｂの先端近傍を挟むことにより、導電性部材２０を接合する。その他の回路構成および回路動作は実施の形態１と同じであるので、説明を省略する。なお、実施の形態４で述べたように、導電性部材２０を銅バネ等のバネ材２０ａとすると、プローブピン１ａ，１ｂが独立して滑らかに摺動可能となるので好ましい。
【００４５】
本実施の形態における半導体モジュール試験用治具に備わる導電性部材２０は、両端にクリップ２０ｂをさらに備え、クリップ２０ｂで挟むことにより接合されることを特徴とする。従って、導電性部材２０の取りつけ、取り外しが容易であり、プローブピン１ａ，１ｂの交換時などに便利であるので、メンテナンス性が向上する。
【００４６】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【００４７】
１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ  プローブピン、２ａ，２ｂ，２ｃ，２ｄ，２ｃ    モジュール端子、３  半導体モジュール、４，５，６，７  半導体素子、１０  負荷、１１  ゲート制御用ＩＣ、１２  切り替えリレー、１３  平滑用電解コンデンサ、１４，１５  電源、１６  接続点、２０  導電性部材、２０ａ  バネ材、２０ｂ  クリップ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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