(57)【要約】【課題】製造容易化を図りつつ、画像品質の向上を図ることができる撮像装置を提供することを目的とする。【解決手段】複数の受光素子１ａを有する固体撮像素子１を備えた撮像装置であって、複数の受光素子１ａおよび電圧発生回路１０が形成された固体撮像素子用基板（第１半導体基板）１００と、電圧発生回路１０からの入力電圧を増幅して固体撮像素子用基板１００に印加する基板電圧バッファ回路１１の一部を構成するトランジスタＱ１６が形成された固体撮像素子用基板１００とは別体の外部出力用デバイス基板（第２半導体基板）２００とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
２つの半導体基板を備え、
第１半導体基板には、複数の受光素子および電圧発生回路が形成され、
第２半導体基板には、前記電圧発生回路からの入力電圧を増幅して第１半導体基板に印加する基板電圧バッファ回路の一部を構成する基板電圧バッファ回路主要部が形成されている
ことを特徴とする撮像装置。
【請求項２】
前記基板電圧バッファ回路主要部は、基板電圧バッファ回路に含まれる能動素子である
ことを特徴とする請求項１記載の撮像装置。
【請求項３】
前記複数の受光素子で発生する信号電荷を輝度信号に変換して出力し且つ最後段がソースフォロア回路で構成されてなる出力回路を有する固体撮像素子と、
前記出力回路から出力される前記輝度信号を増幅して出力する信号電圧バッファ回路とを備え、
前記第２半導体基板は、更に、前記ソースフォロア回路の一部を構成する電流源回路主要部と、前記信号電圧バッファ回路の一部を構成する信号電圧バッファ回路主要部とが形成されてなる
ことを特徴とする請求項１または請求項２記載の撮像装置。
【請求項４】
前記電流源回路主要部は、前記電流源回路に含まれる能動素子であり、
前記信号電圧バッファ回路主要部は、前記信号電圧バッファ回路に含まれる能動素子である
ことを特徴とする請求項３に記載の撮像装置。
【請求項５】
前記基板電圧バッファ回路は、ＮＰＮトランジスタを含んで構成されたエミッタホロア回路であり、
前記ＮＰＮトランジスタのベースは、前記電圧発生回路の出力端に接続されてなる
ことを特徴とする請求項１乃至４のいずれか１項に記載の撮像装置。
【請求項６】
前記基板電圧バッファ回路は、ＰＮＰトランジスタを含んで構成されたエミッタホロア回路であり、
前記ＰＮＰトランジスタのベースは、前記電圧発生回路の出力端に接続されてなる
ことを特徴とする請求項１乃至４のいずれか１項に記載の撮像装置。
【請求項７】
前記基板電圧バッファ回路は、ＮＰＮトランジスタとＰＮＰトランジスタとを含んで構成されたプッシュプル回路であり、
前記プッシュプル回路のベースは、前記電圧発生回路の出力端に接続されてなる
ことを特徴とする請求項１乃至４のいずれか１項に記載の撮像装置。
【請求項８】
前記基板電圧バッファ回路は、ＦＥＴを含んで構成されたソースフォロア回路であり、
前記ソースフォロア回路のゲートは、前記基板電圧発生回路の出力端に接続されてなる
ことを特徴とする請求項１乃至４のいずれか１項に記載の撮像装置。
【請求項９】
前記基板電圧バッファ回路の出力電圧を制御するための制御電圧を出力する電圧制御回路を備え、
前記基板電圧バッファ回路は、直列に接続されてなる第１ＦＥＴおよび第２ＦＥＴから構成され、
前記第１ＦＥＴのゲートは、前記電圧発生回路の出力端に接続され、前記第２ＦＥＴのゲートは、前記電圧制御回路の出力端に接続され、前記第１ＦＥＴおよび前記第２ＦＥＴの接続点に発生する電圧を出力する
ことを特徴とする請求項１乃至４のいずれか１項に記載の撮像装置。
【請求項１０】
前記受光素子の信号電荷を転送する垂直転送駆動パルス回路を備え、
前記第２半導体基板は、更に、前記垂直転送駆動パルス回路が形成されてなる
ことを特徴とする請求項１乃至９のいずれか１項に記載の撮像装置。
【請求項１１】
前記受光素子で発生する信号電荷をアナログデジタル変換するＡＤコンバータを備え、
前記第２半導体基板は、更に、前記ＡＤコンバータが形成されてなる
ことを特徴とする請求項１乃至１０のいずれか１項に記載の撮像装置。
【請求項１２】
前記第２半導体基板は、前記第１半導体基板における複数の受光素子が形成された領域の周辺領域に設けられた端子を介して電気的に接続されてなる
ことを特徴とする請求項１乃至１１のいずれか１項に記載の撮像装置。
【請求項１３】
前記第１半導体基板における前記受光素子が形成された面側と、前記第２半導体基板における前記基板電圧バッファ回路が形成される面側とが、互いに対向する
ことを特徴とする請求項１３記載の固体撮像装置。
【請求項１４】
前記第１半導体基板と前記第２半導体基板とを収納するパッケージを備え、
前記第１半導体基板と前記第２半導体基板とは、前記パッケージ内で互いに電気的に接続されてなる
ことを特徴とする請求項１乃至１３のいずれか１項に記載の撮像装置。
【請求項１５】
前記基板電圧バッファ回路主要部を構成する能動素子は、定格電流が１ｍＡ以上且つ２０ｍＡ以下である
ことを特徴とする請求項１乃至１４のいずれか１項に記載の撮像装置。
【請求項１６】
前記第１半導体基板は、厚みが５００μｍ未満である
ことを特徴とする請求項１乃至１５のいずれか１項に記載の撮像装置。
【請求項１７】
前記電圧発生回路と前記基板電圧バッファ回路とは、互いに異なる電源から電力供給を受ける
ことを特徴とする請求項１乃至１６のいずれか１項に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マトリクス状に配列された複数の光電変換部に蓄積された信号電荷を読み出して二次元の画像信号を得るように構成された固体撮像素子を有する撮像装置に関し、特に、画像品質向上技術に関する。
【背景技術】
【０００２】
従来から、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）型イメージセンサを用いた固体撮像素子を有する撮像装置が提案されている（特許文献１，２参照）。
この固体撮像素子は、マトリクス状に配列された複数のフォトダイオード（光電変換部）と、隣接する２つのフォトダイオードの列の間に設けられた垂直ＣＣＤと、複数の垂直ＣＣＤに共通に接続された水平ＣＣＤと、水平ＣＣＤに接続された出力部とを備える。ここにおいて、各フォトダイオードに蓄積された電荷は、まず、垂直ＣＣＤへ移送された後、垂直ＣＣＤ内を水平ＣＣＤに向かって移送される。次に、水平ＣＣＤまで移送された電荷は、水平ＣＣＤ内を出力部に向かって移送される。その後、出力部まで移送された電荷が、出力部で信号電圧に変換されて出力される。
【０００３】
ところで、この種の撮像装置では、フォトダイオードに強い光が照射されると、フォトダイオードに蓄積された電荷が隣接するフォトダイオードや垂直ＣＣＤに漏れ出すいわゆるブルーミングが発生し、画像品質の低下に繋がることがある。
これに対して、従来から、フォトダイオードが形成された半導体基板の電位を制御して、フォトダイオードで発生した過剰電荷を半導体基板側にオーバーフローさせることにより、フォトダイオードから垂直ＣＣＤへ移送される電荷量を低減して、ブルーミングの発生を抑制する撮像装置が提供されている。
【０００４】
この撮像装置は、一般的に、半導体基板に印加する電圧を発生する電圧発生回路と、半導体基板に印加する電圧を安定させるために当該電圧発生回路の出力端に接続される基板電圧バッファ回路とを備える。この基板電圧バッファ回路は、電源線と接地電位とにソース（エミッタ）とドレイン（コレクタ）が接続され、ゲート（ベース）に電圧発生回路の出力端が接続されてなるトランジスタを含んで構成される場合が多い。
【０００５】
ところで、トランジスタのソース−ドレイン間に高い電圧が印加されると、ドレイン近傍における電界強度が増加し、インパクトイオン化によってホットキャリアが発生することがある。そして、このトランジスタが、固体撮像素子が形成された半導体基板と同じ半導体基板に形成されている場合、ホットキャリアが半導体基板内でフォトダイオードまで移動してしまい、固体撮像素子から出力される信号電圧に影響してしまうことがある。
【０００６】
例えば、この撮像装置を備えたデジタルスチルカメラを例に説明すると、露光時間を長くして被写体を撮像した場合、トランジスタで発生したホットキャリアがフォトダイオードに蓄積されることにより、図２０（ａ）に示すように、撮影画像の端部に白浮きが発生したり、高輝度被写体を撮像した場合に、受光部１ａで発生した過剰電荷が基板方向に排出されることによる基板電流により、基板電圧発生回路の出力低下が起こり、図２０（ｂ）に示すように、画像破綻（被写体が映らない現象）が発生してしまう等の画像劣化が起こることがある。
【０００７】
これに対して、従来から、トランジスタのドレインの近傍に不純物濃度が高い領域と不純物濃度が低い領域を形成することにより、ドレイン近傍における電界強度を低減してホットキャリアの発生を抑制する技術が提案されている（特許文献１参照）。
また、従来から、半導体基板内における、受光素子が形成された領域とトランジスタを含む外部出力回路との間に、絶縁材料が埋め込まれてなる溝を形成することにより、外部出力回路に含まれるトランジスタで発生するホットキャリアが受光素子が形成された領域へ移動するのを阻止する技術が提案されている（特許文献２参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平９−２３２５４９号公報
【特許文献２】特開２０１０−２４５４９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１に記載された技術では、ドレイン領域近傍におけるホットキャリアの発生を抑制することはできるが十分ではない。
また、特許文献２に記載された技術では、溝の深さが受光素子の最深部と同程度かそれより若干深い程度である。従って、外部出力回路のトランジスタで発生したホットキャリアの一部が、半導体基板の裏面近傍を通って受光素子が形成された領域へ移動するのを防止することができない。
【００１０】
本発明は、上記事由に鑑みてなされたものであり、画像品質の向上を図ることができる撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明に係る撮像装置は、２つの半導体基板を備え、第１半導体基板には、複数の受光素子および電圧発生回路が形成され、第２半導体基板には、前記電圧発生回路からの入力電圧を増幅して第１半導体基板に印加する基板電圧バッファ回路の一部を構成する基板電圧バッファ回路主要部が形成されている。
【発明の効果】
【００１２】
本構成によれば、固体撮像素子が形成された第１半導体基板とは別体の第２半導体基板に基板電圧バッファ回路主要部を形成することにより、基板電圧バッファ回路主要部で発生するホットキャリアが固体撮像素子が有する受光素子に侵入するのを防止するので、ホットキャリアによる長時間露光時の画面端部の白浮きによる画質劣化を抑制することができ、画像品質の向上を図ることができる。
【００１３】
また、本発明に係る撮像装置は、上記基板電圧バッファ回路主要部が、上記基板電圧バッファ回路に含まれる能動素子であってもよい。
また、本発明に係る撮像装置は、上記複数の受光素子で発生する信号電荷を輝度信号に変換して出力し且つ最後段がソースフォロア回路で構成されてなる出力回路を有する固体撮像素子と、出力回路から出力される輝度信号を増幅して出力する信号電圧バッファ回路とを備え、上記第２半導体基板が、更に、ソースフォロア回路の一部を構成する電流源回路主要部と、上記信号電圧バッファ回路の一部を構成する信号電圧バッファ回路主要部とが形成されてなるものであってもよい。
【００１４】
また、本発明に係る撮像装置は、上記電流源回路主要部が、上記電流源回路に含まれる能動素子であり、上記信号電圧バッファ回路主要部が、上記信号電圧バッファ回路に含まれる能動素子であってもよい。
また、本発明に係る撮像装置は、上記基板電圧バッファ回路が、ＮＰＮトランジスタを含んで構成されたエミッタホロア回路であり、ＮＰＮトランジスタのベースが、上記電圧発生回路の出力端に接続されてなるものであってもよい。
【００１５】
本構成によれば、基板電圧バッファ回路の出力電圧の立下り特性を向上させることができるので、露光時間が短くても感度の向上を図ることができる。
また、本発明に係る撮像装置は、上記基板電圧バッファ回路が、ＰＮＰトランジスタを含んで構成されたエミッタホロア回路であり、ＰＮＰトランジスタのベースが、上記電圧発生回路の出力端に接続されてなるものであってもよい。
【００１６】
また、本発明に係る撮像装置は、上記基板電圧バッファ回路が、ＮＰＮトランジスタとＰＮＰトランジスタとを含んで構成されたプッシュプル回路であり、プッシュプル回路のベースが、上記電圧発生回路の出力端に接続されてなるものであってもよい。
本構成によれば、基板電圧バッファ回路の出力電圧の立下り特性および立下り特性の両方を向上させることができるので、露光時間が短くても感度の向上を図ることができる。
【００１７】
また、本発明に係る撮像装置は、上記基板電圧バッファ回路が、ＦＥＴを含んで構成されたソースフォロア回路であり、ソースフォロア回路のゲートが、上記基板電圧発生回路の出力端に接続されてなるものであってもよい。
本構成によれば、基板電圧バッファ回路の回路面積を縮小することができるので、第２半導体基板の面積を小さくすることができるから、撮像装置全体の小型化を図ることができる。
【００１８】
また、本発明に係る撮像装置は、上記基板電圧バッファ回路の出力電圧を制御するための制御電圧を出力する電圧制御回路を備え、基板電圧バッファ回路は、直列に接続されなる第１ＦＥＴおよび第２ＦＥＴから構成され、第１ＦＥＴのゲートは、上記電圧発生回路の出力端に接続され、第２ＦＥＴのゲートは、電圧制御回路の出力端に接続されてなり、第１ＦＥＴおよび第２ＦＥＴの接続点に発生する電圧を出力するものであってもよい。
【００１９】
また、本発明に係る撮像装置は、上記固体撮像素子が、更に、上記受光素子で発生する信号電荷を転送する垂直ＣＣＤを備え、上記垂直ＣＣＤを駆動させる垂直転送駆動パルス回路を備え、上記第２半導体基板が、更に、垂直転送駆動パルス回路が形成されてなるものであってもよい。
また、本発明に係る撮像装置は、上記受光素子で発生する信号電荷をアナログデジタル変換するＡＤコンバータを備え、上記第２半導体基板が、更に、ＡＤコンバータが形成されてなるものであってもよい。
【００２０】
また、本発明に係る撮像装置は、上記第２半導体基板が、上記第１半導体基板における複数の受光素子が形成された領域の周辺領域に設けられた端子を介して電気的に接続されてなるものであってもよい。
また、本発明に係る撮像装置は、上記第１半導体基板における上記受光素子が形成された面側と、上記第２半導体基板における上記基板電圧バッファ回路が形成される面側とが、互いに対向するものであってもよい。
【００２１】
本構成によれば、第２半導体基板における基板電圧バッファ回路が形成される面側とは反対側の面に光が照射されるので、強い光が照射された場合でも基板電圧バッファ回路に含まれるトランジスタが、光ラッチアップすることを防止できる。
また、本発明に係る撮像装置は、上記第１半導体基板と上記第２半導体基板とを収納するパッケージを備え、第１半導体基板と第２半導体基板とが、パッケージ内で互いに電気的に接続されてなるものであってもよい。
【００２２】
また、本発明に係る撮像装置は、上記基板電圧バッファ回路主要部を構成する能動素子の定格電流が、１ｍＡ以上且つ２０ｍＡ以下であってもよい。
また、本発明に係る撮像装置は、上記第２半導体基板の厚みが、５００μｍ未満であってもよい。
また、本発明に係る撮像装置は、上記電圧発生回路と上記基板電圧バッファ回路とが、互いに異なる電源から電力供給を受けるものであってもよい。
【図面の簡単な説明】
【００２３】
【図１】実施の形態１に係る撮像装置の概略構成図である。
【図２】実施の形態１に係る撮像装置の要部概略構成図である。
【図３】実施の形態１に係る撮像装置の要部概略構成図である。
【図４】実施の形態１に係る撮像装置の要部の構造を説明するための図である。
【図５】実施の形態２に係る撮像装置の要部概略構成図である。
【図６】実施の形態３に係る撮像装置の要部概略構成図である。
【図７】実施の形態４に係る撮像装置の要部概略構成図である。
【図８】実施の形態５に係る撮像装置の概略構成図である。
【図９】実施の形態５に係る撮像装置の要部概略構成図である。
【図１０】実施の形態６に係る撮像装置の概略構成図である。
【図１１】実施の形態６に係る撮像装置の要部概略構成図である。
【図１２】実施の形態７に係る撮像装置の概略構成図である。
【図１３】実施の形態７に係る撮像装置の要部概略構成図である。
【図１４】実施の形態８に係る撮像装置の概略構成図である。
【図１５】実施の形態８に係る撮像装置の要部概略構成図である。
【図１６】変形例に係る撮像装置の要部の構造を説明するための図である。
【図１７】変形例に係る撮像装置の要部の構造を説明するための図である。
【図１８】変形例に係る撮像装置の要部の構造を説明するための図である。
【図１９】変形例に係る撮像装置の要部概略構成図である。
【図２０】従来例の動作説明図である。
【発明を実施するための形態】
【００２４】
＜実施の形態１＞
本実施の形態に係るＣＣＤ型イメージセンサを用いた撮像装置の概略構成を図１に示す。
撮像装置は、ビデオカメラやデジタルスチルカメラなどの撮像機器に内蔵されており、レンズにより結像された被写体像を光電変換して画像情報を出力する。図１に示すように、この撮像装置は、固体撮像素子１と、外部出力用デバイス２と、信号処理部３と、駆動部４と、電圧発生回路１０と、基板電圧バッファ回路１１と、基板電圧のクランプ動作を兼ねた保護回路４０を備える。そして、固体撮像素子１および電圧発生回路１０が、固体撮像素子用基板（第１半導体基板）１００に形成され、外部出力用デバイス２および基板電圧バッファ回路１１が、固体撮像素子用基板１００と別体の外部出力用デバイス基板（第２半導体基板）２００に形成されている。また、信号処理部３と駆動部４とは、固体撮像素子用基板１００および外部出力用デバイス基板２００とは別体の他の半導体基板に設けられている。さらに、固体撮像素子用基板１００および外部出力用デバイス基板２００は、１つのＩＣパッケージ（図示せず）に収納されている。また、各基板は、ＩＣパッケージの小型化等を考慮して厚さ５００μｍ以下となっている。
＜１＞回路構成
＜１−１＞固体撮像素子
固体撮像素子１は、マトリクス状に配列されてなる複数のフォトダイオード（光電変換部）１ａと、複数のフォトダイオード１ａで構成され且つ隣接する２つの列の間に設けられた垂直ＣＣＤ１ｂと、複数の垂直ＣＣＤ１ｂに共通に接続された水平ＣＣＤ１ｃとを備える。この固体撮像素子１では、まず、レンズ（図示せず）により結像された被写体像がフォトダイオード１ａに投射されると、各フォトダイオード１ａで発生する信号電荷が垂直ＣＣＤ１ｂに移送される（図１の矢印Ａ１参照）。その後、垂直ＣＣＤ１ｂに移送された信号電荷は、駆動部４の垂直転送駆動パルス回路５２から垂直ＣＣＤ１ｂに入力される高電圧パルスに基づいて、水平ブランキング期間内に順次垂直方向に移送され（図１の矢印Ａ２参照）水平ＣＣＤ１ｃに到達する。そして、水平ＣＣＤ１ｃまで到達した信号電荷は、駆動部４から水平ＣＣＤ１ｃに入力される２相クロックパルスφＨ１，φＨ２に基づいて、水平ブランキング期間後の水平走査期間内に順次水平方向に移送され（図１の矢印Ａ３参照）出力部１ｄに到達する。
＜１−２＞外部出力用デバイス
外部出力用デバイス２は、固体撮像素子１からの出力をインピーダンス変換して信号処理部３に出力する。この外部出力用デバイス２は、１つの水平ＣＣＤ１ｃに対して１つ必要となる。
【００２５】
図２に示すように、外部出力用デバイス２は、電流源回路２ａと、信号電圧バッファ回路２ｂとから構成される。
電流源回路２ａは、抵抗Ｒ７，Ｒ８，Ｒ９，Ｒ１１，Ｒ１３と、トランジスタＱ１０，Ｑ１２とから構成される。
抵抗Ｒ７，Ｒ８，Ｒ９は、電源線ＶＤＤと接地電位との間に直列に接続され、抵抗Ｒ７，Ｒ８の間の接続点と接地電位との間の電圧を出力する抵抗分割回路を構成する。そして、抵抗Ｒ８，Ｒ９の接続点には、外部電流設定端子Ｔ２が接続されており、例えば、この外部電流設定端子Ｔ２を適宜の大きさの抵抗（図示せず）を介して接地電位に接続することにより抵抗Ｒ７に流れる電流値を設定することができる。
【００２６】
トランジスタＱ１０は、ＮＰＮトランジスタにより構成され、コレクタが電源線ＶＤＤに接続され且つエミッタが抵抗Ｒ１１を介して接地電位に接続されるとともに、ベースが抵抗Ｒ７，Ｒ８の接続点に接続されてなる。このトランジスタＱ１０は、トランジスタＱ１２のベース−コレクタ間の寄生容量によって生じる出力特性の劣化を抑制するために抵抗分割回路の出力インピーダンスを下げる役割を担う。
【００２７】
トランジスタＱ１２は、ＮＰＮトランジスタにより構成され、コレクタが外部出力用デバイス基板２００に設けられた入力端子Ｔ１に接続され且つエミッタが抵抗１３を介して接地電位に接続されるとともに、ベースがトランジスタＱ１０のエミッタと抵抗１１との間の接続点に接続されてなる。ここで、入力端子Ｔ１は、固体撮像素子１の出力部１ｄに接続されており、入力端子Ｔ１には出力部１ｄから出力される輝度信号が入力される。ここで、トランジスタＱ１０，Ｑ１２が、電流源回路主要部に相当する。
【００２８】
信号電圧バッファ回路２ｂは、抵抗Ｒ１５とトランジスタＱ１４とから構成されいわゆるエミッタフォロア回路となっており、入力端子Ｔ１から入力される信号をインピーダンス変換してなる信号を輝度信号として出力端子Ｔ３に出力する。ここで、出力端子Ｔ３は、信号処理部３に接続されており、輝度信号が出力端子Ｔ２から信号処理部３に出力される。トランジスタＱ１４は、ＮＰＮトランジスタにより構成され、コレクタが電源線ＶＤＤに接続され且つエミッタが抵抗Ｒ１５を介して接地電位に接続されるとともに、ベースに入力端子Ｔ１が接続されている。このトランジスタＱ１４が、信号電圧バッファ回路主要部に相当する。
【００２９】
この電流源回路２ａは、固体撮像素子１の出力部１ｄの最終段の回路と合わせてソースフォロア回路を構成する。ここで、トランジスタＱ１０は、トランジスタＱ１２のベース電圧が信号周波数に依存して変動するのを抑制し上記ソースフォロア回路の出力ゲインを向上させるためのものである。
＜１−３＞信号処理部
信号処理部３は、駆動部４に駆動指示信号を入力するとともに、外部出力用デバイス２から出力される輝度信号を処理して画像情報信号に変換して外部へ出力する。
＜１−４＞駆動部
駆動部４は、４相の転送クロックパルスφＶ１乃至φＶ４と２相の水平転送クロックパルスＨ１，Ｈ２とを出力するタイミング発生回路８と、垂直ＣＣＤ１ｂにおける電荷転送に必要な高電圧パルスを出力する垂直転送駆動パルス回路５２とを備えており、信号処理部３から入力される駆動指示信号に基づいて固体撮像素子１を駆動する。
【００３０】
垂直転送駆動パルス回路５２は、Ｖドライバ基板５０に形成されており、複数のＰチャネル型ＭＯＳＦＥＴＱ５５とＮチャネル型ＭＯＳＦＥＴＱ５６とから構成されたＣＭＯＳインバータ回路からなる。そして、垂直転送駆動パルス回路５２は、タイミング発生回路８から転送クロックパルスφＶ１乃至φＶ４が入力されると、垂直ＣＣＤ１ｂ内における電荷伝送に必要な高電圧パルスを出力する。例えば、タイミング発生回路８から入力される転送クロックパルスφＶ１乃至φＶ４が、３．３Ｖと０Ｖの２値パルスであるのに対して、Ｖドライバー５０から出力される高電圧パルスは、−６Ｖと０Ｖの２値パルスとなるようにすればよい。或いは、Ｖドライバー５０から出力される高電圧パルスが、１３Ｖと０Ｖと−６Ｖの３値パルスとなるようにしてもよい。
＜１−５＞電圧発生回路
電圧発生回路１０は、図３に示すように、６つの抵抗Ｒ１乃至Ｒ６抵抗を直列に接続してなる抵抗分割回路により構成され、抵抗分割回路の一端側が電源線ＶＤＤに接続され他端側が電流源Ｊを介して接地電位に接続されている。この電圧発生回路１０は、電源線ＶＤＤの電圧よりも抵抗分割回路による電圧降下分だけ低い電圧を出力する。
【００３１】
また、６つの抵抗Ｒ１乃至Ｒ６の接続点それぞれにパッドＰ１乃至Ｐ５が接続されている。また、抵抗Ｒ１乃至Ｒ６の接続点のうち１つの抵抗を挟んで隣接する接続点同士が、ヒューズＦにより接続されている。このヒューズＦは、隣接するパッドＰ１乃至Ｐ５間に電圧を印加すると切断される。そして、ヒューズＦを選択的に切断することにより、電圧発生回路１０から出力される電圧を選択することができる。これにより、電圧発生回路１０の出力電圧をチップ個々の製造ばらつきを考慮して最適な電圧に設定することが可能となる。また、電圧発生回路１０の出力電圧は、固体撮像素子１が有する受光素子１ａに光を照射したときの特性に基づいて調整する必要がある。一方、固体撮像素子１が有する受光素子１ａに光を照射する検査工程において、電圧発生回路１０が有するヒューズＦを選択的に切断することにより電圧発生回路１０の出力電圧を設定する（ヒューズトリミング）ことができれば、その分、製造工程を削減することができ、製造コストの削減を図ることができる。そこで、本実施の形態では、電圧発生回路１０を固体撮像素子用基板１００に形成することにより、検査工程でのヒューズトリミングを可能としている。
＜１−６＞基板電圧バッファ回路
基板電圧バッファ回路１１は、図２に示すように、トランジスタＱ１６と、抵抗Ｒ１７から構成されるいわゆるエミッタフォロア回路となっており、入力端子Ｔ４から入力される信号をインピーダンス変換して出力端子Ｔ５に出力する。ここで、トランジスタＱ１６は、ＮＰＮトランジスタから構成され、コレクタが電源線ＶＤＤに接続されるとともに、エミッタが抵抗Ｒ１７に接続され、ベースに入力端子Ｔ４が接続されている。このトランジスタＱ１６が、基板電圧バッファ回路主要部に相当する。また、トランジスタＱ１６と抵抗Ｒ１７との接続点が、出力端子Ｔ５に接続されている。ここで、入力端子Ｔ４は、電圧発生回路１０に接続されており、電圧発生回路１０からの出力電圧が入力端子Ｔ４に入力される。
＜１−７＞保護回路
保護回路４０は、固体撮像素子用基板１００側から基板電圧バッファ回路１１に電流が流れるのを阻止して基板電圧バッファ回路１１を保護するためのものである。ここで、保護回路４０は、第１半導体基板と接地電位との間に介挿された抵抗Ｒ４０と、カソードが第１半導体基板と抵抗Ｒ４０の接続点に接続されるとともにアノードが基板電圧バッファ回路１１の出力端子Ｔ５に接続されてなるダイオードＤ４０とから構成される。
＜２＞構造
また、本実施の形態に係る撮像装置は、図４に示すように、固体撮像素子１および保護回路４０が形成された固体撮像素子用基板１００と、基板電圧バッファ回路１１が形成された外部出力用デバイス基板２００とが、配線パッド１０１，２０１およびバンプ３００を介して電気的に接続されている。ここで、配線パッド１０１は、固体撮像素子用基板１００における固体撮像素子１が形成される面側に設けられており、配線パッド２０１は、外部出力用デバイス基板２００における基板電圧バッファ回路１１が形成される面側に設けられている。そして、固体撮像素子用基板１００における固体撮像素子１が形成された面側と外部出力用デバイス基板２００における基板電圧バッファ回路１１が形成された面側とを互いに対向させた状態で、バンプ３００により接合されている。
＜３＞まとめ
結局、本実施の形態に係る撮像装置は、固体撮像素子１が形成された固体撮像素子用基板１００とは別体の外部出力用デバイス基板２００に基板電圧バッファ回路主要部であるトランジスタＱ１６を形成することにより、トランジスタＱ１６で発生するホットキャリアが固体撮像素子１が有する受光素子１ａに侵入するのを防止するので、ホットキャリアによる長時間露光時の画面端部の白浮きによる画質劣化の発生を抑制することができ、画像品質の向上を図ることができる。
【００３２】
また、基板電圧バッファ回路１１と、電流源回路および信号電圧バッファ回路とを１個のパッケージ内に形成するので、固体撮像素子１のフォトダイオードから基板で電荷を掃き捨てる電子シャッターパルスの駆動波形の鈍りを低減することができる。
更に、電流源回路２ａおよび信号電圧バッファ回路２ｂが、外部出力用デバイス基板２００に形成されているので、電流源回路２ａと信号電圧バッファ回路２ｂとの間の配線長を短くすることができるから、配線間の浮遊容量の低減によるＳ／Ｎ比向上を図ることができる。
【００３３】
また、固体撮像素子用基板１００における固体撮像素子１が形成された面側と外部出力用デバイス基板２００における基板電圧バッファ回路１１が形成された面側とを互いに対向させた状態で接合されている。これにより、固体撮像素子用基板１００の固体撮像素子１に向けて強い光（図４の矢印参照）を照射した場合でも、外部出力用デバイス基板２００における基板電圧バッファ回路１１が形成される面側とは反対側の面に光が照射されるので、基板電圧バッファ回路１１に含まれるトランジスタＱ１６が、光ラッチアップすることを防止できる。
＜実施の形態２＞
本実施の形態に係る撮像装置は、図５に示すように、基板電圧バッファ回路２１の構成が実施の形態１とは相違する。実施の形態１と同様の構成については同一の符号を付して適宜説明を省略する。
【００３４】
基板電圧バッファ回路２１は、トランジスタＱ２６と、抵抗Ｒ２７から構成されるいわゆるエミッタフォロア回路となっており、入力端子Ｔ４から入力される信号をインピーダンス変換して出力端子Ｔ５に出力する。ここで、トランジスタＱ２６は、ＰＮＰトランジスタから構成され、エミッタが抵抗Ｒ２７を介して電源線ＶＤＤに接続されるとともに、コレクタが接地電位に接続され、ベースが入力端子Ｔ４に接続されている。そして、トランジスタＱ２６と抵抗Ｒ２７との接続点が、出力端子Ｔ５に接続されている。入力端子Ｔ４は、電圧発生回路１０の出力端に接続されている。このトランジスタＱ２６が、基板電圧バッファ回路主要部に相当する。
【００３５】
本実施の形態では、基板電圧バッファ回路２１に含まれるトランジスタＱ２６がＰＮＰトランジスタにより構成されているので、トランジスタＱ２６がＮＰＮトランジスタにより構成されている場合に比べて、基板電圧バッファ回路２１の出力電圧の立ち下がり時間を短縮することができる。これにより、固体撮像素子１のフォトダイオード１ａの縦型オーバーフローバリアの応答速度を速くすることができるので、過剰な信号電荷の掃き捨て時間を短縮することができる。そして、短露光時間の撮影条件における感度特性が向上するので、例えば、カメラの連写速度の向上が実現できる。
＜実施の形態３＞
本実施の形態に係る撮像装置は、図６に示すように、基板電圧バッファ回路３１の構成が実施の形態１とは相違する。図２と同様の構成については同一の符号を付して適宜説明を省略する。
【００３６】
基板電圧バッファ回路３１は、２つのトランジスタＱ３６，Ｑ３７とから構成されるいわゆるプッシュプル回路となっており、入力端子Ｔ４から入力される信号をインピーダンス変換して出力端子Ｔ５に出力する。
ここで、トランジスタＱ３７は、ＰＮＰトランジスタから構成され、ベースに入力端子Ｔ４に接続され且つコレクタが電源線ＶＤＤに接続されるとともに、エミッタがトランジスタＱ３６のエミッタに接続されている。また、トランジスタＱ３６は、ベースに入力端子Ｔ４が接続され且つコレクタが接地電位に接続されるとともに、エミッタがトランジスタＱ３７のエミッタに接続されている。また、入力端子Ｔ４は、電圧発生回路１０の出力端に接続されている。ここで、トランジスタＱ３６，Ｑ３７が、基板電圧バッファ回路主要部に相当する。
【００３７】
本実施の形態では、基板電圧バッファ回路３１が、プッシュプル回路となっていることにより、基板電圧バッファ回路３１の出力電圧の立ち下がり時間を短縮するとともに、立ち上がり時間も短縮することができる。これにより、固体撮像素子１のフォトダイオード１ａのオーバーフローバリアの応答時間も短縮できるので、過剰な信号電荷の掃き捨て時間を短縮することができる。そして、短露光時間の撮影条件における感度特性が向上するので、例えば、カメラの連写速度の向上が実現できる。
＜実施の形態４＞
本実施の形態に係る撮像装置は、図７に示すように、基板電圧バッファ回路４１の構成が実施の形態１とは相違する。図２と同様の構成については同一の符号を付して適宜説明を省略する。
【００３８】
基板電圧バッファ回路４１は、ＭＯＳＦＥＴＱ４６と、抵抗Ｒ４７とから構成されるいわゆるソースフォロア回路となっており、入力端子Ｔ４から入力される信号をインピーダンス変換して出力端子Ｔ５に出力する。
ここで、ＭＯＳＦＥＴＱ４６は、Ｎチャネル型ＭＯＳＦＥＴから構成され、ゲートに入力端子Ｔ４が接続され且つドレインが電源線ＶＤＤに接続されるとともに、ソースが抵抗Ｒ４７を介して接地電位に接続されてなる。ここで、ＭＯＳＦＥＴＱ４６が、基板電圧バッファ回路主要部に相当する。
【００３９】
本実施の形態に係る撮像装置では、基板電圧バッファ回路４１がＭＯＳＦＥＴＱ４６を用いたソースフォロア回路となっていることにより、ＭＯＳＦＥＴＱ４６のゲート−ソース間の電圧降下が小さくすることができ、電圧発生回路１０からの出力電圧に対する電圧降下が小さくなるため、実施の形態１および２のような、ＮＰＮトランジスタまたはＰＮＰトランジスタを用いたエミッタフォロア回路となっている構成に比べて、基板電圧の可変範囲を広げることができる。
＜実施の形態５＞
本実施の形態に係る撮像装置は、図８に示すように、基板電圧バッファ回路５１が垂直転送駆動パルス回路５２が形成されたＶドライバ基板５０（第２半導体基板）に設けられている点が相違する。図１と同様の構成については同一の符号を付して適宜説明を省略する。
【００４０】
図８に示すように、Ｖドライバ基板５０には、基板電圧バッファ回路５１と垂直転送駆動パルス回路５２とが形成されている。
垂直転送駆動パルス回路５２は、電源線ＶＤＤと低電位線ＶＳＳとの間に接続されたＰチャネル型のＭＯＳＦＥＴＱ５５とＮチャネル型のＭＯＳＦＥＴＱ５６とからなる回路を複数接続してなるＣＭＯＳインバータ回路で構成されている。
【００４１】
基板電圧バッファ部５１は、ＭＯＳＦＥＴ５３と、抵抗Ｒ５４とから構成されるソースフォロア回路となっており、入力端子Ｔ４から入力される信号をインピーダンス変換して出力端子Ｔ５に出力する。
ここで、ＭＯＳＦＥＴＱ５３は、Ｎチャネル型ＭＯＳＦＥＴから構成され、ゲートに入力端子Ｔ４が接続され且つドレインが電源線ＶＤＤに接続されるとともに、ソースが抵抗Ｒ５４を介して接地電位に接続されてなる。ここで、ＭＯＳＦＥＴＱ５３が、基板電圧バッファ回路主要部に相当する。
【００４２】
結局、本実施の形態に係る撮像装置のように、基板電圧バッファ回路５１が、外部出力用デバイス基板２に限らず、固体撮像素子１が形成された固体撮像素子用基板１００とは別体の半導体基板に形成されていさえすれば、実施の形態１と同様に、ホットキャリアンによる長時間露光時の画面端部の白浮きによる画質劣化を抑制することができ、画像品質の向上を図ることができる。
＜実施の形態６＞
本実施の形態に係る撮像装置は、図１０に示すように、電圧制御回路１２を備える点が実施の形態５に示す構成と相違する。また、図１１に示すように、基板電圧バッファ回路６１の構成が、実施の形態５に示す構成と相違する。なお、図８および図９に示す構成と同様の構成については同一の符号を付して適宜説明を省略する。
【００４３】
電圧制御回路１２は、基板電圧バッファ回路６１の出力電圧を制御するための制御電圧を出力する。この電圧制御回路１２は、第１半導体基板１００、Ｖドライバ基板５０および外部出力用デバイス基板２００とは別体の電圧制御回路用基板２０２に設けられている。
基板電圧バッファ回路６１は、直列に接続されてなる第１ＭＯＳＦＥＴＱ６３および第２ＭＯＳＦＥＴＱ６４から構成される。ここで、第１ＭＯＳＦＥＴＱ６３のゲートは、入力端子Ｔ４に接続され、第２ＭＯＳＦＥＴＱ６４のゲートは、入力端子Ｔ１４に接続されており、第１ＭＯＳＦＥＴＱ６３および第２ＭＯＳＦＥＴＱ６４の接続点に発生する電圧を出力する。第１ＭＯＳＦＥＴＱ６３および第２ＭＯＳＦＥＴＱ６４が、基板電圧バッファ回路主要部に相当する。また、入力端子Ｔ４は、電圧発生回路１０の出力端に接続されており、入力端子Ｔ１４は、電圧制御回路１２の出力端に接続されている。
【００４４】
本実施の形態に係る撮像装置では、電圧制御回路１２により第２ＭＯＳＦＥＴＱ６４のゲート電圧を変化させて、第２ＭＯＳＦＥＴＱ６４のオン抵抗値を変化させることで、基板電圧バッファ回路４１の出力電圧を変化させることができる。従って、固体撮像素子用基板１００に印加する電圧の調節が行い易くなるという利点がある。
＜実施の形態７＞
本実施の形態に係る撮像装置は、図１２に示すように、垂直ＣＣＤ１ｂ内で移送された信号電荷を各垂直ＣＣＤ１ｂ毎に電圧信号として出力する出力部１ｅを有する固体撮像素子１と、垂直ＣＣＤ１ｂそれぞれから出力される電圧信号をアナログ・デジタル変換して出力するためのＡＤコンバータ７１とを備える。ここで、ＡＤコンバータ７１は、固体撮像素子用基板（第１半導体基板）１００とは別体のＡＤコンバータ用基板（第２半導体基板）７０に設けられている。これは、ＡＤコンバーター７１の製造プロセスと、固体撮像素子１の製造プロセスとは、異なる工程が多いため、ＡＤコンバータ７１と固体撮像素子１とをそれぞれ別の半導体基板に形成した後に両半導体基板を電気的に接続したほうが、スループットの向上を図ることができるからである。実施の形態１と同様の構成については同一の符号を付して適宜説明を省略する。また、固体撮像素子用基板１００およびＡＤコンバータ基板７０は、１つのＩＣパッケージ（図示せず）に収納されている。
【００４５】
この固体撮像素子１では、まず、レンズ（図示せず）により結像された被写体像がフォトダイオード１ａに投射されると、各フォトダイオード１ａで発生する信号電荷が垂直ＣＣＤ１ｂに移送される。その後、垂直ＣＣＤ１ｂに移送された信号電荷は、駆動部４の垂直転送駆動パルス回路５２から垂直ＣＣＤ１ｂに入力される高電圧パルスに基づいて、順次垂直方向に移送され出力部１ｅに到達する。そして、出力部１ｅが、垂直ＣＣＤ１ｂ毎に信号電荷を信号電圧に変換してＡＤコンバータ７１へ出力する。
【００４６】
図１３に示すように、ＡＤコンバータ７１は、入力端子Ｔ７８から入力される信号電圧と入力端子Ｔ７５から入力される基準電圧との比較を行う列アンプ７２と、列アンプ７２から入力される電圧と入力端子Ｔ７６から入力されるランプ電圧との比較を行う比較器コンバータ７３と、入力端子Ｔ７７から入力されるクロック信号により駆動するカウンタ７４とから構成される。そして、ＡＤコンバータ７１は、列アンプ７２、比較器コンバータ７３およびカウンタ７４により、出力部１ｅから出力されたアナログ信号をデジタル信号に変換する。
【００４７】
また、ＡＤコンバータ用基板７０には、ＡＤコンバータ７１とともに、基板電圧バッファ回路８０が設けられている。
基板電圧バッファ部８０は、図１３に示すように、ＭＯＳＦＥＴＱ８１および抵抗Ｒ８２から構成されるソースフォロア回路となっている。
ＭＯＳＦＥＴＱ８１は、Ｎチャネル型ＭＯＳＦＥＴから構成され、ゲートに入力端子Ｔ４が接続され且つドレインが電源線ＶＤＤに接続されるとともに、ソースが抵抗Ｒ８２を介して接地電位に接続されてなる。入力端子Ｔ４は、電圧発生回路１０の出力端に接続されている。ここで、ＭＯＳＦＥＴＱ８１が、基板電圧バッファ回路主要部に相当する。
【００４８】
本実施の形態に係る撮像装置では、垂直ＣＣＤ１ｂで移送された信号が、実施の形態１乃至６とは異なり、水平ＣＣＤ１ｃを経由せずに出力部１ｅから出力されるので、水平ＣＣＤ１ｃを移送する時間を省略することができる。従って、高速なスチル画像連写や、フルハイビジョンの動画出力やさらに高精細な動画システムを満足する出力速度を得ることができる。
＜実施の形態８＞
本実施の形態に係る撮像装置は、図１４に示すように、電圧制御回路１２を備える点が実施の形態７に示す構成と相違する。また、図１５に示すように、基板電圧バッファ回路９１の構成が実施の形態７に示す構成と相違する。なお、図１２および図１３と同様の構成については同一の符号を付して適宜説明を省略する。
【００４９】
電圧制御回路１２は、基板電圧バッファ回路６１の出力電圧を制御するための制御電圧を出力する。この電圧制御回路１２は、第１半導体基板２００およびＡＤコンバータ基板７０とは別体の電圧制御回路用基板２０２に設けられている。
基板電圧バッファ部９１は、直列に接続されてなる第１ＭＯＳＦＥＴＱ９２および第２ＭＯＳＦＥＴＱ９３から構成される。ここで、第１ＭＯＳＦＥＴＱ９２のゲートは、入力端子Ｔ４に接続され、第２ＭＯＳＦＥＴＱ９３のゲートは、入力端子Ｔ１４に接続されており、第１ＭＯＳＦＥＴＱ９２および第２ＭＯＳＦＥＴＱ９３の接続点に発生する電圧を出力する。第１ＭＯＳＦＥＴＱ９２および第２ＭＯＳＦＥＴＱ９３が、基板電圧バッファ回路主要部に相当する。また、入力端子Ｔ４は、電圧発生回路１０の出力端に接続されており、入力端子Ｔ１４は、電圧制御回路１２の出力端に接続されている。
＜変形例＞
（１）実施の形態１乃至６では、固体撮像素子１が水平ＣＣＤ１ｃを１個だけ有する例について説明したが、これに限定されるものではなく、例えば、固体撮像素子１が複数の水平ＣＣＤを有するものであってもよい。
【００５０】
（２）実施の形態１乃至４では、基板電圧バッファ回路および外部出力用デバイス２の全ての構成要素を１つの外部出力用デバイス基板２００に形成してなる例について説明したが、これに限定されるものではない。例えば、基板電圧バッファ回路に含まれるトランジスタ、電流源回路２ａに含まれるトランジスタＱ１０，Ｑ１２および信号電圧バッファ回路２ｂに含まれるトランジスタＱ１４だけを第２半導体基板２００に形成し、基板電圧バッファ回路１１、電流源回路２ａおよび信号電圧バッファ回路２ｂに含まれる他の構成要素を第２半導体基板２００とは別体の他の半導体基板に形成してもよい。
【００５１】
或いは、基板電圧バッファ回路、電流源回路２ａおよび信号電圧バッファ回路２ｂをそれぞれ別体の半導体基板に形成してもよい。または、基板電圧バッファ回路に含まれるトランジスタ、電流源回路２ａに含まれるトランジスタＱ１０，Ｑ１２および信号電圧バッファ回路２ｂに含まれるトランジスタＱ１４をそれぞれ別体の半導体基板に形成してもよい。
【００５２】
（３）実施の形態１では、固体撮像素子用基板１００と外部出力用デバイス基板２００とが同一パッケージに収納されてなる例について説明したが、これに限定されるものではない。例えば、外部出力用デバイス基板２００だけを１つのパッケージに収納し、撮像装置の残りの構成要素を別のパッケージに収納するようにしてもよい。
（４）実施の形態１では、配線パッド２０１が、外部出力用デバイス基板２００における基板電圧バッファ回路１１が形成された面側に設けられてなる例（図４参照）について説明したが、これに限定されるものではない。例えば、図１６に示すように、配線パッド２０１が、外部出力用デバイス基板２００における基板電圧バッファ回路１１が形成される面側とは反対側に設けられ、基板電圧バッファ回路１１とビア２０２を介して電気的に接続されてなるものであってもよい。
【００５３】
そして、図１６に示すように、固体撮像素子用基板１００における固体撮像素子１が形成された面側と外部出力用デバイス基板２００における基板電圧バッファ回路１１が形成された面側とを絶縁層３０２を介して互いに対向させた状態で配置され、固体撮像素子用基板１００に設けられた配線パッド１０１と、外部出力用デバイス基板２００に設けられた配線パッド２０１とが、金属ワイヤ３０１を介して電気的に接続すればよい。
【００５４】
あるいは、図１７に示すように、固体撮像素子用基板１００における固体撮像素子１が形成された面側と外部出力用デバイス基板２００における配線パッド２０１が設けられた面側とを互いに対向させた状態で配置し、固体撮像素子用基板１００に設けられた配線パッド１０１と、外部出力用デバイス基板２００に設けられた配線パッド２０１とをバンプ３００を介して電気的に接続してもよい。
【００５５】
（５）実施の形態１では、固体撮像素子用基板１００における固体撮像素子１が形成された面側と外部出力用デバイス基板２００における基板電圧バッファ回路１１が形成された面側とが互いに対向した状態で、固体撮像素子用基板１００と外部出力用デバイス基板２００とを配置し、固体撮像素子用基板１００に設けられた配線パッド１０１と、外部出力用デバイス基板２００に設けられた配線パッド２０１とが、バンプ３００を介して電気的に接続されてなる例（図４）について説明したが、これに限定されるものではない。例えば、図１８に示すように、固体撮像素子用基板１００における固体撮像素子１が形成された面側と外部出力用デバイス基板２００における基板電圧バッファ回路１１が形成された面とは反対の面側とが互いに対向した状態で、固体撮像素子用基板１００と外部出力用デバイス基板２００とを配置し、固体撮像素子用基板１００に設けられた配線パッド１０１と、外部出力用デバイス基板２００に設けられた配線パッド２０１とが、金属ワイヤ３０１を介して電気的に接続されてなるものであってもよい。
【００５６】
（６）前述（４）および（５）で説明した変形例では、固体撮像素子用基板１００に外部出力用デバイス基板２００を接合する例について説明したが、例えば、固体撮像素子用基板１００にＶドライバ基板５０やＡＤコンバータ基板７０を接合する場合にも同様の技術を適用することができる。
（７）実施の形態１乃至８では、電流源回路２ａが、抵抗Ｒ７，Ｒ８，Ｒ９からなる抵抗分割回路と、トランジスタＱ１０，Ｑ１２とを含んで構成される例について説明したが、これに限定されるものではない。
【００５７】
例えば、図１９（ａ）に示すように、電流源回路２ａが、抵抗Ｒ２７，Ｒ２８，Ｒ３０，Ｒ３１、トランジスタＱ２９およびコンデンサＣ３２を含んで構成されるものであってもよい。
トランジスタＱ２９は、ＮＰＮトランジスタにより構成され、コレクタが入力端子Ｔ１に接続され且つエミッタが抵抗Ｒ３０を介して接地電位に接続されるとともに、ベースが抵抗Ｒ２７，Ｒ２８の接続点に抵抗Ｒ３１を介して接続されてなる。また、抵抗Ｒ２７，Ｒ２８の接続点と接地電位との間には、コンデンサＣ３２が介挿されている。ここで、トランジスタＱ２９が、電流源回路主要部に相当する。
【００５８】
また、図１９（ｂ）に示すように、電流源回路２ａが、ＦＥＴＱ４２と、抵抗Ｒ４３とを含んで構成されるものであってもよい。ここで、ＦＥＴＱ４２は、ジャンクションＦＥＴにより構成され、ドレインが入力端子Ｔ１に接続され且つソースが抵抗Ｒ４３を介して接地電位に接続されるとともに、ゲートが接地電位に接続されてなる。ここで、ＦＥＴＱ４２が、電流源回路主要部に相当する。
【００５９】
（８）実施の形態４では、基板電圧バッファ回路４１に含まれるＭＯＳＦＥＴＱ４６が、Ｎチャネル型ＭＯＳＦＥＴとして説明したが、これに限定されるものではなく、Ｐチャネル型ＭＯＳＦＥＴを用いてもよい。
（９）実施の形態５および６では、基板電圧バッファ回路および垂直転送駆動パルス回路５２の全ての構成要素を１つのＶドライバ基板５０に形成してなる例について説明したが、これに限定されるものではない。例えば、基板電圧バッファ回路に含まれるトランジスタＱ５３、垂直転送駆動パルス回路５２に含まれるＭＯＳＦＥＴＱ５５，Ｑ５６だけを１つの半導体基板に形成し、基板電圧バッファ回路に含まれる他の構成要素を他の半導体基板に形成してもよい。
【００６０】
或いは、基板電圧バッファ回路および垂直転送駆動パルス回路５２をそれぞれ別体の半導体基板に形成してもよい。または、基板電圧バッファ回路に含まれるトランジスタおよび垂直転送駆動パルス回路に含まれるＭＯＳＦＥＴＱ５５，Ｑ５６をそれぞれ別体の半導体基板に形成してもよい。
（１０）実施の形態５および６では、固体撮像素子用基板１００とＶドライバ基板５０とが同一パッケージに収納されてなる例について説明したが、これに限定されるものではない。例えば、Ｖドライバ基板５０だけを１つのパッケージに収納し、撮像装置の残りの構成要素を別のパッケージに収納するようにしてもよい。
【００６１】
或いは、垂直転送駆動パルス回路５２を１つの半導体基板に形成し、基板電圧バッファ回路を別の半導体基板に形成し、タイミング発生回路８を更に別の半導体基板に形成し、これらを１個のパッケージに収納してもよい。
（１１）実施の形態７および８では、出力部１ｅが、垂直ＣＣＤ１ｂ毎に信号電荷をアナログ信号として出力する例について説明したが、これに限定されるものではない。例えば、出力部１ｅが、複数の垂直ＣＣＤ１ｂに対応する信号電荷をまとめてアナログ信号として出力しする構成としてもよい。
【００６２】
（１２）実施の形態７および８では、ＡＤコンバータ７１の全ての構成がＡＤコンバータ基板７０に形成される例について説明したが、これに限定されるものではない。例えば、ＡＤコンバータ７１の構成要素の中で、列アンプ７２だけを固体撮像装置素子用基板１００に形成し、比較器コンバータ７３およびカウンタ７４をＡＤコンバータ用基板７０に形成してもよい。
【００６３】
（１３）実施の形態１乃至８では、固体撮像素子用基板１００と、外部出力用デバイス基板２００（２０１）またはＶドライバ基板５０またはＡＤコンバータ基板７０とを、固体撮像素子用基板１００における複数の受光素子１ａが形成された領域の外周部において重ねて実装する例について説明したが、これに限定されるものではない。例えば、固体撮像素子用基板１００と、外部出力用デバイス基板２００（２０１）またはＶドライバ基板５０またはＡＤコンバータ基板７０とが、互いに重ならないように配置して１つのパッケージに収納するようにしてもよい。
【産業上の利用可能性】
【００６４】
本発明の固体撮像装置は、電荷蓄積期間には、カメラの長時間露光時の画面端の均一性の向上や、高輝度光撮像時の画像破綻が発生なく安定した画像撮影が可能であり、基板電圧バッファ回路をＡＤコンバーター部やＶドライバー部や外部出力部に構成することにより、良好な画像が可能となるので、一体型ビデオカメラ、デジタルスチルカメラ、医療用内視鏡のイメージセンサーとして好適である。
【符号の説明】
【００６５】
１  固体撮像素子
１ａ  受光素子
１ｂ  垂直ＣＣＤ
１ｃ  水平ＣＣＤ
１ｄ，１ｅ  出力部
２  外部出力用デバイス
２ａ  電流源回路
２ｂ  信号電圧バッファ回路
３  信号処理部
４  駆動部
８  タイミング発生回路
１０  電圧発生回路
１１，２１，３１，４１，５１，６１，８０，９１  基板電圧バッファ回路
１２  電圧制御回路
４０  保護回路
５０  Ｖドライバ基板（第２半導体基板）
５２  垂直転送駆動パルス回路
７０  ＡＤコンバータ基板（第２半導体基板）
７１  ＡＤコンバータ
７２  列アンプ
７３  比較器コンバータ
７４  カウンタ
１００  固体撮像素子用基板（第１半導体基板）
１０１，２０１  配線パッド
２００  外部出力用デバイス基板（第２半導体基板）
３００  バンプ
３０１  金属ワイヤ
Ｃ３２  コンデンサ
Ｄ４０  ダイオード
Ｆ  ヒューズ
Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５  パッド
Ｑ１０，Ｑ１２，Ｑ１４，Ｑ１６，Ｑ２６，Ｑ２９，Ｑ３６，Ｑ３７  トランジスタ
Ｑ４２，Ｑ４６，Ｑ５３，Ｑ６３，Ｑ６４，Ｑ８１，Ｑ９２，Ｑ９３  ＦＥＴ
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５、Ｒ６、Ｒ７，Ｒ８，Ｒ９，Ｒ１１，Ｒ１３，Ｒ１５，Ｒ１７，Ｒ２７，Ｒ２８，Ｒ３０，Ｒ３１，Ｒ４０，Ｒ４７，Ｒ５４，Ｒ８２  抵抗
Ｔ１，Ｔ４，Ｔ１１，Ｔ１４  入力端子
Ｔ２  外部入力端子
Ｔ３，Ｔ５，Ｔ１２  出力端子
Ｊ  電流源
【図１】
2013033852.tif 000003
【図２】
2013033852.tif 000004
【図３】
2013033852.tif 000005
【図４】
2013033852.tif 000006
【図５】
2013033852.tif 000007
【図６】
2013033852.tif 000008
【図７】
2013033852.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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