(57)【要約】【課題】ＡＤ変換における精度低下を防止しつつ高速性を向上させる。【解決手段】画素と、電圧比較部と、所定の初期電圧から経時的に徐々に変化する参照信号を出力するための参照信号生成部と、前記所定の初期電圧と同等な電圧を出力するための初期値設定部と、を備え、前記電圧比較部は、前記画素から画素信号を入力される第１端子と、前記参照信号を入力される第２端子とを備え、前記第１端子の電圧と前記第２端子の電圧とを比較し、前記第１端子の電圧と前記第２端子の電圧の大小関係が反転すると所定の信号を出力し、前記初期値設定部は、所定のタイミングで前記所定の初期電圧と同等な電圧を前記第１端子へ入力する固体撮像素子。【選択図】図６
2013150091.tif 000002
【特許請求の範囲】
【請求項１】
画素と、電圧比較部と、所定の初期電圧から経時的に徐々に変化する参照信号を出力するための参照信号生成部と、時間をカウントするためのカウンタと、前記所定の初期電圧と同等な電圧を出力するための初期値設定部と、を備え、
前記電圧比較部は、前記参照信号を入力するための第１端子と、前記画素から画素信号を入力するための第２端子とを備え、前記第１端子の電圧と前記第２端子の電圧とを比較し、前記第１端子の電圧と前記第２端子の電圧の大小関係が反転すると所定の信号を出力し、
前記カウンタは、前記参照信号が所定の初期値から変化を開始してから、前記電圧比較部が前記所定の信号を出力するまでの時間をカウントし、
前記初期値設定部は、所定のタイミングで前記所定の初期電圧と同等な電圧を前記第１端子へ入力する固体撮像素子。
【請求項２】
複数の前記画素を有し、
前記電圧比較部は、前記画素毎に設けられ、
前記参照信号生成部は、複数の前記電圧比較部のいずれかに近づけて配置され、前記所定の初期電圧から経時的に徐々に変化する参照信号を繰り返し出力するように構成されている請求項１に記載の固体撮像素子。
【請求項３】
前記初期値設定部は、複数の前記電圧比較部の各々に対応して１つずつ設けられる請求項２に記載の固体撮像素子。
【請求項４】
前記初期値設定部は、複数の前記電圧比較部の数個毎又は全体に対して１つ設けられる請求項２に記載の固体撮像素子。
【請求項５】
前記初期値設定部は、前記参照信号生成部が前記参照信号を前記所定の初期値にリセットするタイミングで、前記所定の初期値と同等な電圧を前記第２端子に入力する請求項１に記載の固体撮像素子。
【請求項６】
前記初期値設定部は、前記所定の初期電圧と同等な電圧を、バッファアンプを介して前記第１端子へ入力する請求項１に記載の固体撮像素子。
【請求項７】
前記初期値設定部は、前記参照信号生成部の出力する前記所定の初期電圧を、バッファアンプを介して前記第１端子へ入力する請求項１に記載の固体撮像素子。
【請求項８】
前記参照信号の変化度合いに応じて前記初期値設定部をスタンバイ状態に制御する制御部を更に備える請求項１に記載の固体撮像素子。
【請求項９】
画素と、電圧比較部と、所定の初期電圧から経時的に徐々に変化する参照信号を出力するための参照信号生成部と、時間をカウントするためのカウンタと、前記所定の初期電圧と同等な電圧を出力するための初期値設定部と、を備え、
前記電圧比較部は、前記参照信号を入力するための第１端子と、前記画素から画素信号を入力するための第２端子とを備え、前記第１端子の電圧と前記第２端子の電圧とを比較し、前記第１端子の電圧と前記第２端子の電圧の大小関係が反転すると所定の信号を出力し、
前記カウンタは、前記参照信号が所定の初期値から変化を開始してから、前記電圧比較部が前記所定の信号を出力するまでの時間をカウントし、
前記初期値設定部は、所定のタイミングで前記所定の初期電圧と同等な電圧を前記第１端子へ入力する電子機器。
【請求項１０】
画素と、所定の初期電圧から経時的に徐々に変化する参照信号を出力するための参照信号生成部と、前記参照信号を入力するための第１端子と前記画素から画素信号を入力するための第２端子とを有する電圧比較部と、時間をカウントするためのカウンタと、前記所定の初期電圧と同等な電圧を出力するための初期値設定部と、を備える固体撮像素子の駆動方法であって、
前記電圧比較部において前記第１端子の電圧と前記第２端子の電圧とを比較し、前記第１端子の電圧と前記第２端子の電圧の大小関係が反転すると所定の信号を出力する工程と、
前記参照信号が所定の初期値から変化を開始してから、前記電圧比較部が前記所定の信号を出力するまでの時間を前記カウンタにてカウントする工程と、
所定のタイミングで前記所定の初期電圧と同等な電圧を前記初期値設定部から前記第１端子へ入力させる工程と、
を含む、固体撮像素子の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、参照信号との比較によって画素信号をデジタル信号に変化する固体撮像素子、電子機器、及び、固体撮像素子の駆動方法に関する。
【背景技術】
【０００２】
撮像装置においては、画素から読み出されたアナログの画素信号を、アナログ／デジタル変換装置（ＡＤ変換装置）にて、デジタルデータに変換する。撮像装置に用いられるＡＤ変換装置には様々なものがあるが、いわゆるシングルスロープ積分型（又は、ランプ信号比較型）と呼ばれるＡＤ変換装置が用いられることが多い。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−３２３３３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
シングルスロープ積分型のように参照信号の対比によってＡＤ変換を行うＡＤ変換装置は、所定の傾きで所定の初期電圧から徐々に変化するランプ波と呼ばれる参照信号を生成する参照信号生成部と、参照信号と画素信号とを比較する比較器と、参照信号生成部が参照信号の出力を開始してから（前記所定の初期値を出力してから）参照信号と画素信号の大小関係が反転するまでの時間をカウントするカウンタと、を備えている。
【０００５】
このようなＡＤ変換装置においては、ＡＤ変換の終了後に、次のＡＤ変換を開始するためには、参照信号を初期値に戻すための時間（いわゆる、セトリング時間）が必要である。このセトリング時間は、ＡＤ変換処理を高速化するためには短縮したいが、安易に短縮して参照信号が十分に初期値に戻る前に次のＡＤ変換が開始されてしまうとＡＤ変換を正確に行えなくなる可能性がある。
【０００６】
本技術は、上記課題に鑑みて考案されたものであり、所定の傾きで所定の初期電圧から徐々に変化する参照信号とアナログ電圧値とを比較することにより、複数のアナログ電圧値を順次にデジタルデータに変換するＡＤ変換を行うにあたり、ＡＤ変換の精度低下を防止しつつ高速化させることが可能な固体撮像素子、電子機器、及び、固体撮像素子の駆動方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本技術にかかる固体撮像素子は、画素と、電圧比較部と、所定の初期電圧から経時的に徐々に変化する参照信号を出力するための参照信号生成部と、時間をカウントするためのカウンタと、前記所定の初期電圧と同等な電圧を出力するための初期値設定部と、を備え、前記電圧比較部は、前記参照信号を入力するための第１端子と、前記画素から画素信号を入力するための第２端子とを備え、前記第１端子の電圧と前記第２端子の電圧とを比較し、前記第１端子の電圧と前記第２端子の電圧の大小関係が反転すると所定の信号を出力し、前記カウンタは、前記参照信号が所定の初期値から変化を開始してから前記電圧比較部が前記所定の信号を出力するまでの時間をカウントし、前記初期値設定部は、所定のタイミングで前記所定の初期電圧と同等な電圧を前記第１端子へ入力する。
【発明の効果】
【０００８】
本技術によれば、前記参照信号生成部と前記電圧比較部との間の配線距離に関わらず所望のタイミングで前記第２端子を前記所定の初期電圧にリセットすることが可能であるため、ＡＤ変換の精度低下を防止しつつ高速化させることが可能になになる。
【図面の簡単な説明】
【０００９】
【図１】撮像装置の構成を示すブロック図である。
【図２】固体撮像素子の構成を示すブロック図である。
【図３】画素の回路構成の一例を説明する図である。
【図４】ＡＤ変換部の構成を示す図である。
【図５】固体撮像素子のＡＤ変換動作を説明するタイミングチャートである。
【図６】第１実施例に係る初期値設定部の構成を示すブロック図である。
【図７】セトリング時間のシミュレーション結果を示す図である。
【図８】第２実施例に係る初期値設定部の構成を示すブロック図である。
【図９】第３実施例に係る初期値設定部の構成を示すブロック図である。
【図１０】第４実施例に係る初期値設定部の構成を示すブロック図である。
【図１１】第５実施例に係る初期値設定部の構成を示すブロック図である。
【図１２】初期値設定部の動作制御とＡＤ変換におけるゲインとの関係を示す図である。
【発明を実施するための形態】
【００１０】
以下、下記の順序に従って本技術を説明する。
（１）本技術の態様：
（２）撮像装置の構成：
（３）固体撮像素子の構成：
（４）固体撮像素子の動作：
（５）初期設定部：
（６）まとめ：
【００１１】
（１）本技術の態様： 
本技術に係る固体撮像素子は、複数の画素を備えている。ここで、複数の画素とは、行列状に配列されたものであってもよいし、ライン状に配列されたものであってもよい。また、行列状に配列された複数の画素の任意の組み合わせにより形成されるライン（例えば、行や列等）に着目し、当該ラインに含まれる複数の画素を、上述した複数の画素と捉えることもできる。すなわち、固体撮像素子が備える複数の画素と言う場合、固体撮像素子に含まれる全部の画素を指してもよいし、一部の画素を指してもよい。
【００１２】
前記電圧比較部は、前記画素毎に設けられており、電圧を入力するための第１端子と第２端子を備えている。前記電圧比較部は、第１端子に入力される電圧（第１電圧）と、第２端子に入力される電圧（第２電圧）とを比較し、第１電圧と第２電圧の大小関係が反転すると所定の信号を出力する。
【００１３】
前記電圧比較部の第１端子には、前記参照信号生成部から参照信号が入力されている。この参照信号は、所定の傾きで所定の初期電圧から経時的に徐々に変化する信号であり、前記参照信号生成部は、このような経時的に徐々に変化する参照信号を繰り返し出力する。すなわち、前記電圧比較部の第１端子には参照信号が繰り返し入力されることとなる。
【００１４】
一方、前記電圧比較部の第２端子には、画素から画素信号を入力される。上述したように各電圧比較部は、前記複数の画素の何れかに対応づけて設けられており、各電圧比較部には、このように対応づけられている画素から画素信号を入力される。
【００１５】
すなわち、前記電圧比較部は、前記第１端子に入力される前記参照信号と、前記第２端子に入力される前記画素電圧とを比較し、前記参照信号と前記画素信号の大小関係が反転すると所定の信号を出力する。
【００１６】
前記カウンタは、時間をカウントすることが可能であり、前記参照信号が所定の初期値から変化を開始してから、前記電圧比較部が前記所定の信号を出力するまでの時間をカウントする。このカウント値は、前記第１端子に入力されている第１電圧に対応するデジタル値である。
【００１７】
ここで、前記参照信号生成部は、前記複数の電圧比較部のいずれかに近づけて配置されている。このため、前記参照信号生成部と各電圧比較部との距離は互いに相違しており、前記参照信号生成部と各電圧比較部の第２端子とを接続する伝送線の長さも互いに相違する。
【００１８】
その結果、前記参照信号生成部から各電圧比較部の第１端子までの配線負荷も互いに相違することとなり、前記参照信号生成部の出力する電圧が変動したとき、前記第１端子に入力される電圧の追随性が各電圧比較部において異なってしまう。
【００１９】
そこで、本技術に係る固体撮像素子は、前記参照信号生成部が出力する参照信号の前記所定の初期電圧と同等な電圧を出力するための初期値設定部を備えている。この初期値設定部は、所定のタイミングで前記所定の初期電圧と同等な電圧を前記第１端子へ入力する。すなわち、初期値設定部は、前記第１端子に入力される電圧を、所定のタイミングで前記参照信号生成部が出力する所定の初期電圧と同等な電圧にリセットすることができる。
【００２０】
このようにして前記初期値設定部が前記第１端子に所定の初期電圧と同等な電圧を入力することにより、前記第１端子が所定の初期電圧に変化するまでの時間は、前記参照信号生成部が所定の初期電圧の前記参照信号を出力してから前記第１端子が所定の初期電圧に変化するまでの時間に比べて、速くなる。これは、前記参照信号生成部との配線距離が長い電圧比較部において、特に顕著である
【００２１】
従って、参照信号を所定の初期電圧にリセットするタイミングが前記電圧比較部毎に相違するという、上述した配線負荷の相違に起因して相違するという問題が解消され、各電圧比較部の第１端子における電圧制御タイミングを自由に制御できるようになる。その結果、例えば、各電圧比較部に入力される前記参照信号を所定の初期電圧にリセットするまでの時間を短縮したり、各電圧比較部に入力される参照信号を所定の初期電圧にリセットするタイミングを同期させたりすることができるようになる。
【００２２】
よって、前記電圧比較部毎のＡＤ変換の開始タイミングのズレを解消することが可能になり、複数の画素信号を順次にデジタル信号に変換するＡＤ変換を行うにあたり、これら複数のＡＤ変換の精度低下防止と速度低下の防止とを両立することができる。
【００２３】
また、本技術に係る固体撮像素子の選択的な態様の１つにおいては、前記初期値設定部は、前記電圧比較部の各々に対応して１つずつ設けられる。当該態様によれば、各電圧比較部を所望の正確なタイミングで所定の初期値にリセットすることができる。
【００２４】
また、本技術に係る固体撮像素子の選択的な態様の１つにおいては、前記初期値設定部は、複数の前記電圧比較部の数個毎又は全体に対して１つ設けられる。当該態様によれば、各電圧比較部を所望の正確なタイミングで所定の初期値にリセットしつつ、回路規模や消費電力の増大を防止することができる。
【００２５】
また、本技術に係る固体撮像素子の選択的な態様の１つにおいては、前記初期値設定部は、前記参照信号生成部が前記参照信号を前記所定の初期値にリセットするタイミングで、前記所定の初期値と同等な電圧を前記第２端子に入力する。当該態様によれば、前記参照信号生成部が前記参照信号を前記所定の初期値にリセットする時間を短縮できるため、ＡＤ変換を高速化したり、短縮された時間を利用してＡＤ変換を高性能したりすることができる。
【００２６】
また、本技術に係る固体撮像素子の選択的な態様の１つにおいては、前記初期値設定部は、生成した前記所定の初期電圧と同等な電圧を、バッファアンプを介して前記第１端子へ入力する。当該態様によれば、前記第１端子を確実且つ短時間で前記初期値設定部の生成した前記所定の初期電圧と同等な電圧にリセットすることができる。
【００２７】
また、本技術に係る固体撮像素子の選択的な態様の１つにおいては、前記初期値設定部は、前記参照信号生成部の出力する前記所定の初期電圧を、バッファアンプを介して前記第１端子へ入力する。当該態様によれば、前記第１端子を確実且つ短時間で前記参照信号生成部の出力する前記所定の初期電圧にリセットすることができる。
【００２８】
なお、上述した固体撮像素子に具現された技術は、他の機器に組み込まれた状態で実施したり他の方法とともに実施したりする等、各種の態様にて実現可能である。すなわち、本技術は、前記固体撮像素子を備える固体撮像装置等の電子機器、前記固体撮像素子を備える固体撮像システム、上述した素子や装置の構成に対応したステップを有する駆動方法、上述した素子や装置の構成に対応した機能をコンピュータに実現させるための駆動プログラム、当該駆動プログラムを記録したコンピュータ読み取り可能な記録媒体、等としても実現可能である。
【００２９】
（２）撮像装置の構成： 
図１は、固体撮像素子を備える撮像装置１００の構成を示すブロック図である。同図に示す撮像装置１００は、電子機器の一例である。
【００３０】
なお、本明細書において、撮像装置とは、デジタルスチルカメラやデジタルビデオカメラ等の撮像装置や、撮像機能を有する携帯電話機などの携帯端末装置など、画像取込部（光電変換部）に固体撮像装置を用いる電子機器全般を指す。むろん、画像取込部に固体撮像装置を用いる電子機器には、画像読取部に固体撮像装置を用いる複写機も含まれる。また、撮像装置は、上述した電子機器に搭載するために固体撮像素子を含めてモジュール化されたモジュールであってもよい。
【００３１】
図１において、撮像装置１００は、レンズ群を含む光学系１１、固体撮像素子１２、ＤＳＰ１３（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、フレームメモリ１４、表示装置１５、記録装置１６、操作系１７、電源系１８及び制御部１９を備えている。
【００３２】
ＤＳＰ１３、フレームメモリ１４、表示装置１５、記録装置１６、操作系１７、電源系１８及び制御部１９は、通信バスを介して、互いにデータや信号を送受信できるように接続されている。
【００３３】
光学系１１は、被写体からの入射光（像光）を取り込んで固体撮像素子１２の撮像面上に結像する。固体撮像素子１２は、光学系１１によって撮像面上に結像された入射光の受光量に応じた電気信号を画素単位で生成し、画素信号として出力する。この画素信号はＤＳＰ１３に入力され、適宜に各種の画像処理を行った後、フレームメモリ１４に記憶されたり、記録装置１６の記録媒体に記録されたり、表示装置１５に出力されたりする。
【００３４】
表示装置１５は、液晶表示装置や有機ＥＬ(ｅｌｅｃｔｒｏ  ｌｕｍｉｎｅｓｃｅｎｃｅ)表示装置等のパネル型表示装置からなり、固体撮像素子１２によって撮像された動画や静止画、その他の情報を表示する。記録装置１６は、固体撮像素子１２によって撮像された動画や静止画を、ＤＶＤ(Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｋ)やＨＤ（Ｈａｒｄ  Ｄｉｓｋ）、半導体メモリ等の記録媒体に記録する。
【００３５】
操作系１７は、ユーザから各種の操作を受け付けるものであり、ユーザの操作に応じた操作命令を通信バスを介して各部１３，１４，１５，１６，１８，１９へ送信する。電源系１８は、駆動電源となる各種の電源電圧を生成して供給対象（各部１２，１３，１４，１５，１６，１７，１９）へ適宜に供給する。
【００３６】
制御部１９は、演算処理を行うＣＰＵや撮像装置１００の制御プログラムを記憶するＲＯＭ、ＣＰＵのワークエリアとして機能するＲＡＭ、等を備えている。制御部１９は、ＲＡＭをワークエアリアとして利用しつつＲＯＭに記憶されている制御プログラムをＣＰＵが実行することにより、通信バスを介して各部１３，１４，１５，１６，１７，１８を制御する。また、制御部１９は、不図示のタイミングジェネレータを制御して各種のタイミング信号を生成させ、各部へ供給する制御を行ったりする。
【００３７】
（３）固体撮像素子の構成： 
図２は、固体撮像素子１２の構成を示すブロック図である。本実施形態では、固体撮像素子として、Ｘ−Ｙアドレス型固体撮像素子の一種であるＣＭＯＳイメージセンサを例にとり説明を行う。
【００３８】
以下、図２を参照しつつ、固体撮像素子の具体的な一例について説明する。図２において、固体撮像素子１２は、画素部１２１、垂直駆動部１２２、アナログデジタル変換部１２３（ＡＤ変換部１２３）、参照信号生成部１２４、水平駆動部１２５、通信・タイミング制御部１２６及び信号処理部１２７を備えている。
【００３９】
画素部１２１には、光電変換素子としてのフォトダイオードを含む複数の画素ＰＸＬが二次元マトリクス状に配置されている。画素部１２１の受光面側には、各画素に対応してフィルタの色を区分された色フィルタアレイが設けらる。なお、画素ＰＸＬの具体的な回路構成については、後に詳述する。
【００４０】
画素部１２１には、ｎ本の画素駆動線ＨＳＬｎ（ｎ＝１，２，・・・）とｍ本の垂直信号線ＶＳＬｍ（ｍ＝１，２，・・・）が配線されている。画素駆動線ＨＳＬｎは、図の左右方向（画素行の画素配列方向／水平方向）に沿って配線され、図の上下方向に等間隔で配置されている。垂直信号線ＶＳＬｍは、図の上下方向（画素列の画素配列方向／垂直方向）に沿って配線され、図の左右方向に等間隔で配置されている。
【００４１】
画素駆動線ＨＳＬｎの一端は、垂直駆動部１２２の各行に対応した出力端子に接続されている。垂直信号線ＶＳＬｍは各列の画素ＰＸＬに接続されており、その一端は、ＡＤ変換部１２３に接続されている。垂直駆動部１２２や水平駆動部１２５は、通信・タイミング制御部１２６の制御の下、画素部１２１を構成する各画素ＰＸＬからアナログ信号を順次に読み出す制御を行う。なお、各画素ＰＸＬに対する画素駆動線ＨＳＬｎと垂直信号線ＶＳＬｍの具体的な接続については、画素ＰＸＬの説明とともに後述する。
【００４２】
通信・タイミング制御部１２６は、例えば、タイミングジェネレータと通信インターフェースとを備える。タイミングジェネレータは、外部から入力されるクロック（マスタークロック）に基づいて、各種のクロック信号を生成する。通信インターフェースは、固体撮像素子１２の外部から与えられる動作モードを指令するデータなどを受け取り、固体撮像素子１２の内部情報を含むデータを外部へ出力する。
【００４３】
通信・タイミング制御部１２６は、マスタークロックに基づいて、マスタークロックと同じ周波数のクロック、それを２分周したクロック、より分周した低速のクロック、等を生成し、デバイス内の各部（垂直駆動部１２２、水平駆動部１２５、ＡＤ変換部１２３、参照信号生成部１２４、信号処理部１２７、等）に供給する。
【００４４】
垂直駆動部１２２は、例えば、シフトレジスタやアドレスデコーダ等によって構成されている。垂直駆動部１２２は、外部から入力される映像信号をデコードした信号に基づいて、行アドレスを制御するための垂直アドレス設定部や行走査を制御するための行走査制御部を備えている。
【００４５】
垂直駆動部１２２は、読み出し走査と掃き出し走査が可能である。
読み出し走査とは、信号を読み出す単位画素を順に選択する走査である。読み出し走査は、基本的には行単位で順に行われるが、所定の位置関係にある複数画素の出力を加算もしくは加算平均することにより画素の間引きを行う場合は、所定の順番により行われる。
【００４６】
掃き出し走査とは、読み出し走査にて読み出しを行う行又は画素組み合わせに対し、この読み出し走査よりもシャッタースピードの時間分だけ先行して、読み出しを行う行又は画素組み合わせに属する単位画素をリセットさせる走査である。
【００４７】
水平駆動部１２５は、通信・タイミング制御部１２６の出力するクロックに同期してＡＤ変換部１２３を構成する各ＡＤＣ回路を順番に選択する。ＡＤ変換部１２３は、垂直信号線ＶＳＬｍごとに設けられたＡＤＣ回路（ｍ＝１，２，・・・）を備え、各垂直信号線ＶＳＬｍから出力されるアナログ信号をデジタル信号に変換し、水平駆動部１２５の制御に従って水平信号線Ｌｔｒｆに出力する。
【００４８】
水平駆動部１２５は、例えば、水平アドレス設定部や水平走査部を備えており、水平アドレス設定部が規定した水平方向の読み出し列に対応するＡＤ変換部１２３の個々のＡＤＣ回路を選択することにより、選択されたＡＤＣ回路において生成されたデジタル信号を水平信号線Ｌｔｒｆに導く。
【００４９】
このようにしてＡＤ変換部１２３から出力されたデジタル信号は、水平信号線Ｌｔｒｆを介して信号処理部１２７へ入力される。信号処理部１２７は、画素部１２１からＡＤ変換部１２３を経由して出力される信号を、演算処理にて、色フィルタアレイの色配列に対応した画像信号に変換する処理を行う。
【００５０】
また、信号処理部１２７は、必要に応じて、水平方向や垂直方向の画素信号を加算や加算平均等により間引く処理を行う。このようにして生成された画像信号は、固体撮像素子１２の外部に出力される。
【００５１】
参照信号生成部１２４は、ＤＡＣ（Ｄｉｇｔａｌ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）を備えており、通信・タイミング制御部１２６から供給されるカウントクロックに同期して、参照信号Ｖｒａｍｐ（後述の図４等参照）を生成する。参照信号Ｖｒａｍｐは、通信・タイミング制御部１２６から供給される初期値から階段状に時間変化する鋸歯状波（ランプ波形）である。この参照信号Ｖｒａｍｐは、ＡＤ変換部１２３の個々のＡＤＣ回路に供給される。
【００５２】
ＡＤ変換部１２３は、複数のＡＤＣ回路を備えている。ＡＤＣ回路は、各画素ＰＸＬから出力されるアナログ電圧をＡＤ変換するにあたり、所定のＡＤ変換期間（後述するＰ相期間やＤ相期間）に参照信号Ｖｒａｍｐと垂直信号線ＶＳＬｍの電圧とを比較器にて比較し、参照信号Ｖｒａｍｐと垂直信号線ＶＳＬｍの電圧の電圧（画素電圧）との大小関係が反転する前後いずれかの時間をカウンタにてカウントする。これにより、アナログの画素電圧に応じたデジタル信号を生成することができる。なお、ＡＤ変換部１２３の具体例については後述する。
【００５３】
［画素構成］ 
図３は、画素の回路構成を説明する図である。同図には、一般的な４トランジスタ方式の構成の画素の等価回路を示してある。同図に示す画素は、フォトダイオードＰＤと、４つのトランジスタ（転送トランジスタＴＲ１、リセットトランジスタＴＲ２、増幅トランジスタＴＲ３、選択トランジスタＴＲ４）を備えている。
【００５４】
フォトダイオードＰＤは、受光した光量に応じた電流を光電変換によって発生させる。フォトダイオードＰＤのアノードはグランドに接続され、そのカソードは転送トランジスタＴＲ１のドレインに接続される。
【００５５】
画素ＰＸＬには、垂直駆動部１２２のリセット信号生成回路や各種ドライバから、信号線Ｌｔｒｇ，Ｌｒｓｔ，Ｌｓｅｌを介して、各種の制御信号が入力される。
【００５６】
転送トランジスタＴＲ１のゲートには、転送ゲート信号を伝送するための信号線Ｌｔｒｇが接続される。転送トランジスタＴＲ１のソースは、リセットトランジスタＴＲ２のソースと、増幅トランジスタＴＲ３のゲートとの接続点に対して接続される。この接続点は信号電荷を蓄積する容量であるフローティングディフュージョンＦＤを構成する。
【００５７】
転送トランジスタＴＲ１は、ゲートに信号線Ｌｔｒｇを通じて転送信号が入力されるとオンし、フォトダイオードＰＤの光電変換によって蓄積された信号電荷（ここでは、光電子）をフローティングディフュージョンＦＤに転送する。
【００５８】
リセットトランジスタＴＲ２のゲートには、リセット信号を伝送するための信号線Ｌｒｓｔが接続され、ドレインに定電圧源ＶＤＤが接続される。リセットトランジスタＴＲ２は、信号線Ｌｒｓｔを通じてゲートにリセット信号が入力されるとオンし、フローティングディフュージョンＦＤを定電圧源ＶＤＤの電圧にリセットする。一方、信号線Ｌｒｓｔを通じてゲートにリセット信号が入力されていない場合は、リセットトランジスタＴＲ２はオフし、フローティングディフュージョンＦＤと定電圧源ＶＤＤとの間に所定のポテンシャル障壁を形成する。
【００５９】
増幅トランジスタＴＲ３は、ゲートをフローティングディフュージョンＦＤに接続され、ドレインを定電圧源ＶＤＤに接続され、ソースを選択トランジスタＴＲ４のドレインに接続されている。
【００６０】
選択トランジスタＴＲ４は、ゲートに選択信号の信号線Ｌｓｅｌが接続され、ソースが垂直信号線ＶＳＬに接続される。選択トランジスタＴＲ４は、信号線Ｌｓｅｌを通じてゲートに制御信号（アドレス信号またはセレクト信号）を入力されるとオンし、信号線Ｌｓｅｌを通じてゲートにこの制御信号を入力されていない場合はオフする。
【００６１】
選択トランジスタＴＲ４がオンすると、増幅トランジスタＴＲ３は、フローティングディフュージョンＦＤの電圧を増幅して垂直信号線ＶＳＬに出力する。垂直信号線ＶＳＬを通じて各画素から出力された電圧は、ＡＤ変換部１２３に入力される。
【００６２】
なお、画素の回路構成は、図３に示した構成のみならず、３トランジスタ方式の構成や、他の４トランジスタ方式の構成等、公知の種々の構成を採用可能である。例えば、他の４トランジスタ方式の構成としては、増幅トランジスタＴＲ３と定電圧源ＶＤＤとの間に選択トランジスタＴＲ４を配置した構成が挙げられる。
【００６３】
［ＡＤ変換部］ 
図４は、ＡＤ変換部１２３の構成を示す図である。同図に示すように、ＡＤ変換部１２３を構成する各ＡＤＣ回路は、垂直信号線ＶＳＬｍ毎に設けられた比較器１２３ａやカウンタ１２３ｂと、ラッチ１２３ｃを備えている。
【００６４】
比較器１２３ａは、２つの入力端子Ｔ１，Ｔ２と１つの出力端子Ｔ３を備えている。一方の入力端子Ｔ１は、参照信号生成部１２４から参照信号Ｖｒａｍｐを入力され、他方の入力端子Ｔ２は、画素から垂直信号線ＶＳＬを通して出力されるアナログの画素信号（以下、画素信号Ｖｖｓｌと記載する。）を入力されている。
【００６５】
比較器１２３ａは、これら参照信号Ｖｒａｍｐと画素信号Ｖｖｓｌを比較する。比較器１２３ａは、参照信号Ｖｒａｍｐと画素信号Ｖｖｓｌとの大小関係に応じてハイレベルもしくはローレベルの信号を出力するようになっており、参照信号Ｖｒａｍｐと画素信号Ｖｖｓｌの大小関係が入れ替わると、出力端子Ｔ３の出力が、ハイレベルとローレベルの間で反転する。
【００６６】
カウンタ１２３ｂは、通信・タイミング制御部１２６からクロックを供給されており、当該クロックを利用してＡＤ変換の開始から終了までの時間をカウントしている。ＡＤ変換の開始と終了のタイミングは、通信・タイミング制御部１２６の出力する制御信号（例えば、クロック信号ＣＬＫの入力有無等）と比較器１２３ａの出力反転とに基づいて特定する。
【００６７】
また、カウンタ１２３ｂは、いわゆる相関２重サンプリング（ＣＤＳ）により、画素信号をＡ／Ｄ変換する。具体的には、カウンタ１２３ｂは、通信・タイミング制御部１２６の制御に従い、垂直信号線ＶＳＬｍからリセット成分に相当するアナログ信号が出力されている間（後述するＰ相期間に対応）はダウンカウントを行う。そして、このダウンカウントにより得られたカウント値を初期値とし、垂直信号線ＶＳＬｍから画素信号に相当するアナログ信号が出力されている間（後述するＤ相期間に対応）にアップカウントを行う。
【００６８】
このようにして生成されるカウント値は、信号成分とリセット成分の差分に相当するデジタル値となる。すなわち、垂直信号線ＶＳＬｍを通して画素からＡＤ変換部１２３へ入力されたアナログの画素信号に相当するデジタル値を、リセット成分にて較正した値となる。
【００６９】
カウンタ１２３ｂが生成したデジタル値は、ラッチ１２３ｃに記憶され、水平走査部の制御に従って順次にラッチ１２３ｃから出力され、水平信号線Ｌｔｒｆを介して信号処理部１２７へ出力される。
【００７０】
（４）固体撮像素子の動作 
次に、図５を参照しつつ、固体撮像素子のＡＤ変換動作について説明する。同図に示すＡＤ変換動作は、複数の画素の画素信号を順次に読み出す間に繰り返し実行されている。同図に示す画素の読み出し動作は、主として、リセット動作、ＡＺ動作、リセットレベル取得動作、画素信号レベル取得動作、により構成される。
【００７１】
リセット動作は、図５に示すリセット期間（ｔ０〜ｔ１）において実行され、リセットレベル取得動作は、図５に示すＰ相期間（ｔ３〜ｔ４）において実行され、画素信号レベル取得動作は、図５に示すＤ相期間（ｔ５〜ｔ６）において実行される。リセット期間とＰ相期間の間には、比較器１２３ａの入力端子Ｔ１，Ｔ２の間の電位差を解消するためのＡＺ期間（ｔ１〜ｔ２）が設けられる。
【００７２】
Ｐ相期間の直前にはＰ相準備期間（ｔ２〜ｔ３）が設けられ、Ｄ相期間の直前にはＤ相準備期間（ｔ４〜ｔ５）が設けられる。これらＰ相準備期間やＤ相準備期間においては、参照信号Ｖｒａｍｐを初期値に戻す等といったＰ相期間やＤ相期間に行うＡＤ変換動作の準備が行われる。以下、順に各期間について説明する。
【００７３】
なお、図５においては、Ｐ相準備期間が開始されるｔ２やＤ相準備期間が開始されるｔ４において参照信号Ｖｒａｍｐが鋭角に立ち上がっているように記載しているが、実際には、後述する配線容量があるため、配線容量に応じた所定の時定数で徐々に立ち上がることになる。
【００７４】
リセット期間においては、フローティングディフュージョンＦＤに蓄積されている電荷を掃き出して所定の基準電圧にリセットする。具体的には、処理対象の画素のリセットトランジスタＴＲ２に対して上述したリセットオン電圧に相当するリセットパルスを印加する。すると、リセットトランジスタＴＲ２がオン状態となり、フローティングディフュージョンＦＤが定電圧源ＶＤＤと電気的に接続され、フローティングディフュージョンＦＤが所定のレベルにリセットされる。
【００７５】
リセット期間が終了すると、次に、ＡＺ期間、Ｐ相準備期間を経て、Ｐ相期間となる。Ｐ相期間においては、リセットされた画素に蓄積されている電荷量に応じたアナログ電圧をデジタル値に変換するリセットレベル取得動作が実行される。
【００７６】
具体的には、処理対象画素のリセットトランジスタＴＲ２と転送トランジスタＴＲ１に、それぞれ、上述したリセットオフ電圧に相当するリセットパルス、上述した転送オフ電圧に相当する転送パルス、を印加する。一方、選択トランジスタＴＲ４に対しては、上述した選択オン電圧に相当する選択パルスを印加する。
【００７７】
これにより、処理対象の画素のリセットトランジスタＴＲ２と転送トランジスタＴＲ１はオフ状態となり、選択トランジスタＴＲ４はオン状態となる。このとき、画素信号Ｖｖｓｌは、リセットされた直後のフローティングディフュージョンＦＤにおける電圧を、増幅トランジスタＴＲ３にて増幅した電圧となる。
【００７８】
このとき、比較器１２３ａは、参照信号Ｖｒａｍｐと画素信号Ｖｖｓｌとを入力され、参照信号Ｖｒａｍｐと画素信号Ｖｖｓｌとの大小関係に応じた比較出力Ｖｃｏを出力する。画素信号Ｖｖｓｌは、ＡＤ変換の対象画素に接続されている垂直信号線ＶＳＬの電圧であり、参照信号Ｖｒａｍｐは、所定の基準値を初期値として、ＡＤ変換が開始から終了までの一定期間に時間の経過と共に初期値から徐々に変化する電圧である。
【００７９】
比較出力Ｖｃｏは、参照信号Ｖｒａｍｐと画素信号Ｖｖｓｌとが交差して大小関係が反転すると、ハイレベルとローレベルの間で変化する。図５に示す例では、比較出力Ｖｃｏは、参照信号Ｖｒａｍｐが画素信号Ｖｖｓｌに比べて大きい場合はハイレベルの電圧となり、参照信号Ｖｒａｍｐが画素信号Ｖｖｓｌに比べて小さい場合はローレベルの電圧となる。このようにして生成される比較出力Ｖｃｏは、カウンタ１２３ｂに入力される。
【００８０】
カウンタ１２３ｂは、参照信号Ｖｒａｍｐと画素信号Ｖｖｓｌとが交差して大小関係が反転するまでの期間にカウントを行う。すなわち、本実施形態において、カウンタ１２３ｂは、Ｐ相期間において比較出力Ｖｃｏがハイレベルとなる期間においてカウントを行い、比較出力Ｖｃｏがローレベルの場合にはカウントを行わない。
【００８１】
これにより、カウンタ１２３ｂは、Ｐ相期間のＡＤ変換を開始してから、比較出力Ｖｃｏと参照信号Ｖｒａｍｐとが交差する前までの時間をカウントすることができる。このカウント値は、リセット状態の画素に蓄積された電荷に相当するデジタル値となる。なお、上述したように、Ｐ相期間において、カウンタ１２３ｂはダウンカウントを行う。
【００８２】
Ｐ相期間が終了すると、参照信号Ｖｒａｍｐを初期値に戻す等のためのＤ相準備期間を経た後、Ｄ相期間において、フォトダイオードＰＤが受光量に応じて生成する電荷量に応じた電圧（アナログ電圧）をデジタル値に変換する画素信号レベル取得動作が実行される。
【００８３】
具体的には、処理対象の画素のリセットトランジスタＴＲ２に、上述したリセットオフ電圧に相当するリセットパルスを印加する。さらに、転送トランジスタＴＲ１には上述した転送オフ電圧に相当する転送パルスを印加し、選択トランジスタＴＲ４には上述した選択オン電圧に相当する選択パルスを印加する。
【００８４】
これにより、処理対象の画素のリセットトランジスタＴＲ２はオフ状態となり、転送トランジスタＴＲ１と選択トランジスタＴＲ４はオン状態となる。このとき、フローティングディフュージョンＦＤには、フォトダイオードＰＤが受光量に応じて生成した電荷が転送され、画素信号Ｖｖｓｌは、このフローティングディフュージョンＦＤの電圧を増幅トランジスタＴＲ３が増幅した電圧となる。
【００８５】
このとき、比較器１２３ａは、上述したＰ相期間と同様に、参照信号Ｖｒａｍｐと画素信号Ｖｖｓｌとを入力されている。比較器１２３ａは、参照信号Ｖｒａｍｐと画素信号Ｖｖｓｌとの大小関係に応じた電圧を出力する。比較出力Ｖｃｏは、参照信号Ｖｒａｍｐと画素信号Ｖｖｓｌとがクロスして大小関係が反転すると、ハイレベルとローレベルの間で変化する。
【００８６】
カウンタ１２３ｂは、Ｐ相期間と同様に、参照信号Ｖｒａｍｐと画素信号Ｖｖｓｌとが交差して大小関係が反転するまでの期間にカウントを行う。すなわち、本実施形態において、カウンタ１２３ｂは、Ｄ相期間において比較出力Ｖｃｏがハイレベルとなる期間においてカウントを行い、比較出力Ｖｃｏがローレベルの場合にはカウントを行わない。
【００８７】
これにより、カウンタ１２３ｂは、Ｄ相期間のＡＤ変換を開始してから比較出力Ｖｃｏと参照信号Ｖｒａｍｐとが交差する前までの時間をカウントすることができる。このときのカウント値は、フォトダイオードＰＤが受光量に応じて生成する電荷量に相当するデジタル値である。なお、上述したように、Ｄ相期間において、カウンタ１２３ｂはＰ相期間と逆のアップカウントを行う。
【００８８】
また、カウンタ１２３ｂは、Ｄ相期間においては、Ｐ相期間のカウント結果を初期値としてカウントを行う。これにより、Ｄ相期間の終了時にカウンタ１２３ｂが保持するカウント値は、フォトダイオードＰＤが受光量に応じて生成する電荷に応じた電圧に相当するカウント値から、リセット状態の画素に蓄積された電荷に応じた電圧に相当するカウント値を差し引いたデジタル値となる。すなわち、カウンタ１２３ｂの保持する値は、いわゆる相関２重サンプリングによって固定ノイズ成分を除去された値になる。
【００８９】
このようにしてカウンタ１２３ｂに生成されたデジタル値は、通信・タイミング制御部１２６の制御によりラッチ１２３ｃに転送され、比較器１２３ａやカウンタ１２３ｂにおいて次の画素値をＡＤ変換している間に、水平駆動部１２５によって水平信号線Ｌｔｒｆを介して順次に信号処理部１２７へ出力される。
【００９０】
その後、図５に示す例では、次の画素値のＡＤ変換期間のリセット期間において水平駆動部１２５から転送指示Ｓｔが入力され、Ｐ相期間やＤ相期間を実行している間にデータ転送が行われる。
【００９１】
以上説明したＡＤ変換動作においては、参照信号Ｖｒａｍｐを所定の定常初期値Ｖｒａｍｐ＿ｉｎｉに戻すための時間が、Ｐ相準備期間やＤ相準備期間において行う各種準備の中で最も支配的である。すなわち、これら準備期間は、参照信号Ｖｒａｍｐを所定の定常初期値Ｖｒａｍｐ＿ｉｎｉに戻すための時間が長くかかるほど長くなり、短くて済めば短くすることができる。
【００９２】
そこで、本実施形態においては、以下に説明する初期値設定部を設けてある。初期値設定部を設けることにより、参照信号Ｖｒａｍｐを所定の定常初期値Ｖｒａｍｐ＿ｉｎｉに戻すタイミングを可能な限り理想的なタイミングに近づけることが可能となる。従って、上述したＰ相準備期間やＤ相準備期間を短縮し、各ＡＤＣ回路において参照信号Ｖｒａｍｐを所定の定常初期値Ｖｒａｍｐ＿ｉｎｉに戻すための時間を同期させることが可能となる。
【００９３】
（５）初期値設定部： 
（５−１）初期値設定部の第１実施例： 
図６は、第１実施例に係る初期値設定部の構成を示すブロック図である。図６において、ＡＤＣ回路（比較器１２３ａのみを図示）は、左右方向に沿って等間隔に並べて配置されており、複数のＡＤＣ回路の左端に配置されているＡＤＣ回路に近づけて参照信号生成部１２４が配置されている。
【００９４】
図６の左右方向に沿って、参照信号伝送ラインＬｒａｍｐが設けられている。この参照信号伝送ラインＬｒａｍｐは、参照信号生成部１２４の出力する参照信号Ｖｒａｍｐを伝送するための伝送線であり、一方の端部が参照信号生成部１２４に接続されている。
【００９５】
各比較器１２３ａの入力端子Ｔ１には、この参照信号伝送ラインＬｒａｍｐの手近な部位から分岐した分岐線Ｌｄｉｖが、それぞれ接続されている。これにより、参照信号伝送ラインＬｒａｍｐを介して伝送される参照信号Ｖｒａｍｐが、比較器１２３ａのそれぞれに入力される。
【００９６】
ここで、参照信号伝送ラインＬｒａｍｐが配線負荷を有するため、参照信号生成部１２４は、各比較器１２３ａに参照信号Ｖｒａｍｐを入力するために、配線負荷にドライブ電流Ｉｒａｍｐによって充電しなければならない。しかしながら、配線負荷は配線距離に応じて変動する。
【００９７】
従って、各比較器１２３ａにおいて、手近な部位の参照信号伝送ラインＬｒａｍｐや分岐線Ｌｄｉｖが十分に充電されるまでの時間は異なり、参照信号生成部１２４から近い比較器１２３ａであれば短時間で所望の参照信号Ｖｒａｍｐに達するが、参照信号生成部１２４から遠い比較器１２３ａほど所望の参照信号Ｖｒａｍｐに達するまで長い時間が必要になる。
【００９８】
すなわち、参照信号生成部１２４が所定電圧の参照信号Ｖｒａｍｐを参照信号伝送ラインＬｒａｍｐに出力してから、比較器１２３ａの入力端子Ｔ１が所定電圧になるまでのタイムラグは、参照信号生成部１２４に近い比較器１２３ａほど短く、参照信号生成部１２４から遠い比較器１２３ａほど長くなる。
【００９９】
また、このタイムラグは、参照信号生成部１２４が出力する所定電圧と、所定電圧に変化させる直前の参照信号Ｖｒａｍｐとの差が大きいほど長くなる。
【０１００】
例えば、Ｐ相期間の終了時には参照信号Ｖｒａｍｐが低電位に落ち込んでいるが、その後のＤ相準備期間においては、Ｄ相期間の開始までに参照信号Ｖｒａｍｐの電位を定常状態（定常初期値Ｖｒａｍｐ＿ｉｎｉ）に戻しておく必要がある。なお、定常初期値Ｖｒａｍｐ＿ｉｎｉは、参照信号Ｖｒａｍｐの基準となる初期値であり、参照信号Ｖｒａｍｐが階段状に変化を開始する直前の値に相当する。
【０１０１】
また、例えば、Ｄ相期間の終了時には参照信号Ｖｒａｍｐが非常に低電位に落ち込んでいるが、その後にＰ相期間が開始されるまでに参照信号Ｖｒａｍｐの電位を定常初期値Ｖｒａｍｐ＿ｉｎｉに戻しておく必要がある。このように、大きな電位差がある。このように、大きな電位差がある場合は、参照信号Ｖｒａｍｐを定常初期値Ｖｒａｍｐ＿ｉｎｉに戻すまでの時間が長くなる。
【０１０２】
このため、Ｐ相準備期間やＤ相準備期間においては、この大きな電位差を解消する必要があり、これら準備期間においては、全ての比較器１２３ａの入力端子Ｔ１の電位を定常初期値Ｖｒａｍｐ＿ｉｎｉにするため長い充電時間が必要である。この充電時間は、上述したようにＰ相準備期間やＤ相準備期間の長さを決定づけるものであり、充電時間が長いほどＰ相準備期間やＤ相準備期間が長くなってしまう。
【０１０３】
そこで、本第１実施例においては、図６に示すように、ＡＤ変換部１２３の各ＡＤＣ回路に対応させて初期値設定部２００を１つずつ設けてある。初期値設定部２００は、初期値生成部２１０と、バッファアンプ２２０と、スイッチ２３０と、を備えている。
【０１０４】
初期値生成部２１０の出力は、バッファアンプ２２０とスイッチ２３０とを介して、比較器１２３ａの一方の入力端子Ｔ１に入力される。初期値生成部２１０は、定常初期値Ｖｒａｍｐ＿ｉｎｉと同等な初期値同等電圧Ｖｅｑを生成して出力することができる。
【０１０５】
ここで、初期値生成部２１０は、定電圧である初期値同等電圧Ｖｅｑを生成可能であればよく、例えば、ツェナダイオードを用いた定電圧回路、抵抗分圧回路、等の様々な回路構成を採用可能である。
【０１０６】
スイッチ２３０は、バッファアンプ２２０の出力端子と比較器１２３ａの入力端子Ｔ１との間の接続を切り替えるものであり、例えば、制御部３００の制御に従ってスイッチ制御される。制御部３００は、通信・タイミング制御部１２６から供給されるタイミング信号に基づいて制御信号を生成し、この制御信号によってスイッチ２３０を制御する。
【０１０７】
図６には、スイッチ２３０の具体例として、スイッチングトランジスタを用いた相補型のスイッチ回路を例示してある。相補型のスイッチ２３０は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを組み合わせた構成であり、制御部３００の出力する制御信号Ｐｉｎｉ，ＸＰｉｎｉを伝送する二本の制御線を通じて制御される。なお、図６に示す制御信号Ｐｉｎｉ，ＸＰｉｎｉは、制御信号Ｐｉｎｉがアクティブハイの場合、制御信号ＸＰｉｎｉはアクティブローであるものとする。
【０１０８】
なお、相補型のスイッチ回路とは、２つの相補型ＭＯＳ電界効果トランジスタ含むアナログスイッチであって、そのソース−ドレイン回路がスイッチの入力端子と出力端子との間に並列に配置され、スイッチを制御するための制御信号を一方のチャンネル型のＭＯＳ電界効果トランジスタのゲートに直接印加することができ、他方のチャンネル型のＭＯＳ電界効果トランジスタのゲートに否定器を介して印加することができるようなアナログスイッチである。
【０１０９】
スイッチ２３０として相補スイッチを用いることにより、ＰＭＯＳ電界効果トランジスタとＮＭＯＳ電界効果トランジスタの組み合わせにより簡単な回路構成でスイッチ回路を実現できる。また、ＣＭＯＳＬＳＩを製造するプロセスの中でスイッチ回路を組み込むことができる。
【０１１０】
制御部３００は、Ｐ相期間やＤ相期間のＡＤ変換に係る比較処理が完了した時点で、次のＡＤ変換を行うために、スイッチ２３０に対して制御信号Ｐｉｎｉ，ＸＰｉｎｉを供給してスイッチ２３０をオンさせる。これにより、バッファアンプ２２０と比較器１２３ａの入力端子Ｔ１とが接続される。
【０１１１】
このとき、バッファアンプ２２０から流れる補助電流Ｉｂｕｆｆｅｒが、参照信号生成部１２４から流れるドライブ電流Ｉｒａｍｐに重畳される。これにより、配線容量に起因する寄生容量の充電時間が短縮される。従って、所望の参照信号Ｖｒａｍｐを各比較器１２３ａの入力端子Ｔ１に入力するまでの時間が大幅に短縮され、Ｄ相準備期間やＰ相準備期間を大幅に短縮することができる。
【０１１２】
図７は、図６に示した初期値設定部２００を適用した場合のセトリング時間をシミュレーションにより確認した結果を示す図である。なお、セトリング時間とは、上述したＰ相準備期間やＤ相準備期間などのように、ステップ信号入力に対応する値にデジタルデータ出力が収束するまでの時間のことを指す。
【０１１３】
図７には、参照信号伝送ラインＬｒａｍｐに配線負荷が無い場合の理想的な参照信号Ｖｒａｍｐと、参照信号伝送ラインＬｒａｍｐに配線負荷が有るものの初期値設定部２００を設けない場合の参照信号Ｖｒａｍｐと、参照信号伝送ラインＬｒａｍｐに配線負荷が有って初期値設定部２００を設けた場合の参照信号Ｖｒａｍｐと、を示してある。
【０１１４】
同図に示すシミュレーションでは、参照信号Ｖｒａｍｐの初期値をＶｓｔａｒｔとし、参照信号Ｖｒａｍｐが目的値であるＶｔａｒｇｅｔに達するまでの時間をシミュレートしてある。
【０１１５】
同図に示すように、理想的なランプ波形ではセトリング時間は０である。これに対し、参照信号伝送ラインＬｒａｍｐに配線負荷が有って初期値設定部２００を設けない場合はセトリング時間がｔ１であり、参照信号伝送ラインＬｒａｍｐに配線負荷が有って初期値設定部２００を設けた場合は、セトリング時間がｔ２になる（ｔ１＞ｔ２）。
【０１１６】
より具体的な一例として、初期値Ｖｓｔａｒｔと目的値Ｖｔａｒｇｅｔの差分を１５０ｍＶとした場合、ｔ１が１．１７秒となったのに対し、ｔ２は０．６７秒となった。すなわち、セトリング時間は初期値設定部２００を設けることにより０．５秒短縮されており、大幅にセトリング時間が短縮できることが分かる。
【０１１７】
以上説明した初期値設定部２００を設けることにより、セトリング時間を短縮することが可能となり、ＡＤ変換の総時間を短縮し、ＡＤ変換を高速化することができる。むろん、セトリング時間を短縮した時間分をＡＤ変換時間に充てることにより、より高分解能なＡＤ変換を行うこともできる。また、セトリング時間を短縮した時間分を画質等の特性向上に充てることにより、固体撮像素子をより高性能化することができる。
【０１１８】
（５−２）初期値設定部の第２実施例： 
図８は、第２実施例に係る初期値設定部２００の構成を示すブロック図である。図８に示す例では、初期値設定部２００をＡＤＣ回路（比較器１２３ａ）１つ毎に配置するのではなく、複数のＡＤＣ回路（比較器１２３ａ）にて１つの初期値設定部２００を共有する構成にしてある。このように、複数のＡＤＣ回路（比較器１２３ａ）単位で初期値設定部２００を設けることにより、セトリング時間を短縮しつつも、上述した第１実施例に比べて、初期値設定部２００に係る回路規模を縮小し、消費電力を低減することができる。
【０１１９】
（５−３）初期値設定部の第３実施例： 
図９は、第３実施例に係る初期値設定部２００の構成を示すブロック図である。図９に示す例では、初期値設定部２００を１つのＡＤＣ回路（比較器１２３ａ）や複数のＡＤＣ回路（比較器１２３ａ）単位で配置するのではなく、全てのＡＤＣ回路（比較器１２３ａ）で１つの初期値設定部２００を共有する構成にしてある。このように、全ＡＤＣ回路（比較器１２３ａ）共通に１つの初期値設定部２００を設けることにより、セトリング時間を短縮しつつ、上述した第１実施例や第２実施例に比べて、初期値設定部２００に係る回路規模を縮小し、消費電力を低減することができる。
【０１２０】
（５−４）初期値設定部の第４実施例： 
図１０は、第４実施例に係る初期値設定部２００の構成を示すブロック図である。同図に示す初期値設定部２００は、全ＡＤＣ回路（比較器１２３ａ）共通に１つ設ける点では上述した第３実施例と同じであるが、初期値設定部２００が初期値生成部２１０を備えない点で相違する。
【０１２１】
従って、バッファアンプ２２０は、初期値同等電圧Ｖｅｑを入力されていない。その代わりに、バッファアンプ２２０には、参照信号生成部１２４から参照信号Ｖｒａｍｐ（特に、定常初期値Ｖｒａｍｐ＿ｉｎｉ）が入力されている。そして、上述した第１実施例と同様に、スイッチ２３０は、Ｐ相期間やＤ相期間のＡＤ変換に係る比較処理が完了した時点で制御部３００の制御によりオンされる。
【０１２２】
これにより、バッファアンプ２２０には、定常初期値Ｖｒａｍｐ＿ｉｎｉが参照信号生成部１２４から直接に入力される。定常初期値Ｖｒａｍｐ＿ｉｎｉは、参照信号生成部１２４によって決定される値であることから、初期値生成部２１０から供給される初期値同等電圧Ｖｅｑと定常初期値Ｖｒａｍｐ＿ｉｎｉとの間には微量ながら誤差がある。
【０１２３】
すなわち、上述した第１実施例〜第３実施例のように初期値生成部２１０を用いる構成では、各比較器１２３ａの入力端子Ｔ１の電位を、初期値設定部２００の供給する補助電流Ｉｂｕｆｆｅｒを用いてセトリングした後、定常初期値Ｖｒａｍｐ＿ｉｎｉからの誤差分を埋め合わせる時間が必要になるが、本第４実施例に係る初期値設定部２００によれば、このような誤差を埋め合わせる時間が不要である。
【０１２４】
また、初期値生成部２１０が不要であるため、上述した第１実施例〜第３実施例に比べて、既存回路からの設計変更が少なく、回路規模が小さく、また、消費電力も少なくて済む。
【０１２５】
なお、図１０に示す第４実施例に係る初期値設定部２００は、全ＡＤＣ回路（比較器１２３ａ）に共通に１つ設けられる例を示してあるが、むろん、第１実施例や第２実施例のように、ＡＤＣ回路（比較器１２３ａ）毎に１つの初期値設定部２００を設けたり、複数のＡＤＣ回路（比較器１２３ａ）毎に１つの初期値設定部２００を設けたりしてもよいことは言うまでも無い。
【０１２６】
（５−５）初期値設定部の第５実施例： 
図１１は、第５実施例に係る初期値設定部２００の構成を示すブロック図である。同図に示す初期値設定部２００は、構成上は第３実施例と同様である。ただし、ＡＤ変換におけるゲインに応じて初期値設定部２００の動作をオンオフ制御する点で相違する。
【０１２７】
図１２は、初期値設定部２００の動作制御とＡＤ変換におけるゲインとの関係を説明する図である。同図に示すように、ＡＤ変換のゲインを大きくする場合はランプ波の傾き（変化度合い）を小さくすることになり、その結果、ランプ波形の振幅幅も小さくなる。一方、ＡＤ変換のゲインを小さくする場合はランプ波の傾き（変化度合い）を大きくすることとなり、その結果、ランプ波形の振幅幅も大きくなる。
【０１２８】
ここで、ランプ波形の振幅が大きい場合のセトリング時間は、ランプ波形の振幅が小さい場合に比べてＡＤ変換により生成されるデジタル値の単位量（単位量の階調）に対するアナログ量が大きく、電圧単位のセトリング誤差が大きくても特性誤差を起こす割合が小さくなる。
【０１２９】
従って、初期値設定部２００によりセトリング時間を短縮する方法を用いなくても振幅が小さく、初期値設定部２００を使用して短縮したセトリング時間と同じ時間にすることができる。
【０１３０】
そこで、図１２に示すように、ランプ波形の振幅が大きい場合は初期値設定部２００の初期値生成部２１０やバッファアンプ２２０をスタンバイ状態に制御し、スイッチ２３０をオフにする。すなわち、ＡＤ変換のゲインが所定値より小さくなると、初期値設定部２００からの初期値同等電圧Ｖｅｑを使用せず、参照信号生成部１２４からの定常初期値Ｖｒａｍｐ＿ｉｎｉにてセトリングを行う。
【０１３１】
一方、ランプ波形の振幅が小さい場合は、初期値設定部２００の初期値生成部２１０やバッファアンプ２２０を動作状態に制御し、スイッチ２３０をオンする。すなわち、ＡＤ変換のゲインが所定値より大きくなると、初期値設定部２００からの初期値同等電圧Ｖｅｑと参照信号生成部１２４の定常初期値Ｖｒａｍｐ＿ｉｎｉとを併用してセトリングを行う。
【０１３２】
以上のように、ＡＤ変換のゲイン（ランプ波形の傾き）に応じて初期値設定部２００の動作のオンオフを制御することにより、ランプ波形の振幅が大きい場合において、初期値設定部２００に係る回路の消費電力を低減することができる。
【０１３３】
なお、図１１に示す第５実施例に係る初期値設定部２００は、全ＡＤＣ回路（比較器１２３ａ）に共通に１つ設けられる例を示してあるが、むろん、第１実施例や第２実施例のように、ＡＤＣ回路（比較器１２３ａ）毎に１つの初期値設定部２００を設けたり、複数のＡＤＣ回路（比較器１２３ａ）毎に１つの初期値設定部２００を設けたりしてもよいことは言うまでも無い。
【０１３４】
（６）まとめ： 
以上説明した実施形態に係る固体撮像素子は、画素ＰＸＬと、比較器１２３ａと、参照信号生成部１２４と、初期値設定部２００と、を備え、比較器１２３ａは、画素ＰＸＬから画素信号を入力される入力端子Ｔ２と、参照信号Ｖｒａｍｐを入力される入力端子Ｔ１とを備え、入力端子Ｔ１の電圧と入力端子Ｔ２の電圧とを比較し、入力端子Ｔ１の電圧と入力端子Ｔ２の電圧の大小関係が反転すると所定の信号を出力し、初期値設定部２００は、所定のタイミングで定常初期値Ｖｒａｍｐ＿ｉｎｉと同等な初期値同等電圧Ｖｅｑを入力端子Ｔ１へ入力する。これにより、セトリング時間を短縮することが可能となり、ＡＤ変換の精度を低下させることなくＡＤ変換時間を短縮することができる。
【０１３５】
なお、本技術は、以下のような構成を取ることができる。
【０１３６】
（Ａ）画素と、電圧比較部と、所定の初期電圧から経時的に徐々に変化する参照信号を出力するための参照信号生成部と、前記所定の初期電圧と同等な電圧を出力するための初期値設定部と、を備え、
前記電圧比較部は、前記画素から画素信号を入力される第１端子と、前記参照信号を入力される第２端子とを備え、前記第１端子の電圧と前記第２端子の電圧とを比較し、前記第１端子の電圧と前記第２端子の電圧の大小関係が反転すると所定の信号を出力し、
前記初期値設定部は、所定のタイミングで前記所定の初期電圧と同等な電圧を前記第１端子へ入力する固体撮像素子。
【０１３７】
（Ｂ）前記画素を複数有し、
前記電圧比較部は、前記画素毎に設けられ、
前記参照信号生成部は、複数の前記電圧比較部のいずれかに近づけて配置され、所定の初期電圧から経時的に徐々に変化する参照信号を繰り返し出力するように構成されている前記（Ａ）に記載の固体撮像素子。
【０１３８】
（Ｃ）前記初期値設定部は、前記参照信号生成部が前記参照信号を前記所定の初期値にリセットするタイミングで、前記所定の初期値と同等な電圧を前記第２端子に入力する前記（Ａ）又は前記（Ｂ）に記載の固体撮像素子。
【０１３９】
（Ｄ）
前記初期値設定部は、生成した前記所定の初期電圧と同等な電圧を、バッファアンプを介して前記第１端子へ入力する前記（Ａ）〜（Ｃ）の何れか１つに記載の固体撮像素子。
【０１４０】
（Ｅ）前記初期値設定部は、前記電圧比較部の各々に対応して１つずつ設けられる前記（Ａ）〜（Ｄ）の何れか１つに記載の固体撮像素子。
【０１４１】
（Ｆ）前記初期値設定部は、前記参照信号生成部の出力する前記所定の初期電圧を、バッファアンプを介して前記第１端子へ入力する前記（Ａ）〜（Ｅ）の何れか１つに記載の固体撮像素子。
【０１４２】
（Ｇ）前記参照信号の変化度合いに応じて前記初期値設定部をスタンバイ状態に制御する制御部を更に備える前記（Ａ）〜（Ｆ）の何れか１つに記載の固体撮像素子。
【０１４３】
（Ｈ）画素と、電圧比較部と、所定の初期電圧から経時的に徐々に変化する参照信号を出力するための参照信号生成部と、前記所定の初期電圧と同等な電圧を出力するための初期値設定部と、を備え、
前記電圧比較部は、前記画素から画素信号を入力される第１端子と、前記参照信号を入力される第２端子とを備え、前記第１端子の電圧と前記第２端子の電圧とを比較し、前記第１端子の電圧と前記第２端子の電圧の大小関係が反転すると所定の信号を出力し、
前記初期値設定部は、所定のタイミングで前記所定の初期電圧と同等な電圧を前記第１端子へ入力する電子機器。
【０１４４】
（Ｉ）画素と、所定の初期電圧から経時的に徐々に変化する参照信号を出力するための参照信号生成部と、前記参照信号を入力するための第１端子と前記画素から画素信号を入力するための第２端子とを有する電圧比較部と、前記所定の初期電圧と同等な電圧を出力するための初期値設定部と、を備える固体撮像素子の駆動方法であって、
前記電圧比較部において前記第１端子の電圧と前記第２端子の電圧とを比較し、前記第１端子の電圧と前記第２端子の電圧の大小関係が反転すると所定の信号を出力する工程と、
所定のタイミングで前記所定の初期電圧と同等な電圧を前記初期値設定部から前記第１端子へ入力させる工程と、
を含む、固体撮像素子の駆動方法。
【０１４５】
なお、本技術は上述した実施形態や変形例に限られず、上述した実施形態および変形例の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、公知技術並びに上述した実施形態及び変形例の中で開示した各構成、及び、これら構成の均等物、を相互に置換したり組み合わせを変更したりした構成、等も含まれる。
【符号の説明】
【０１４６】
１１…光学系、１２…固体撮像素子、１３…ＤＳＰ、１４…フレームメモリ、１５…表示装置、１６…記録装置、１７…操作系、１８…電源系、１９…制御部、１００…撮像装置、１２１…画素部、１２２…垂直駆動部、１２３…アナログデジタル変換部、１２３ａ…比較器、１２３ｂ…カウンタ、１２３ｃ…ラッチ、１２４…参照信号生成部、１２５…水平駆動部、１２６…通信・タイミング制御部、１２７…信号処理部、２００…初期値設定部、２１０…初期値生成部、２２０…バッファアンプ、２３０…スイッチ、３００…制御部、Ｉｒａｍｐ…ドライブ電流、Ｉｂｕｆｆｅｒ…補助電流、Ｌｄｉｖ…分岐線、Ｌｒａｍｐ…参照信号伝送ライン、Ｔ１…入力端子、Ｔ２…入力端子、Ｔ３…出力端子、ＶＳＬ…垂直信号線、Ｖｃｏ…比較出力、Ｖｅｑ…初期値同等電圧、Ｖｖｓｌ…画素信号、Ｖｒａｍｐ…参照信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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