(57)【要約】【課題】より簡易な方法でスタティックランダムアクセスメモリセルの電圧特性を向上する。【解決手段】スタティックランダムアクセスメモリセルにおいて、電源電圧印加点と一方のビット線との間の電圧差を通常の電圧差Ｖ１より高い電圧差Ｖ１ｈとすると共にワード線と一方のビット線との間の電圧差をパスゲートトランジスタの閾値電圧より若干高い電圧差Ｖｗｄとして、一方のビット線に接続されているパスゲートトランジスタのソース，ドレインとなる拡散層のうちメモリセルを構成するインバータの出力端子に接続されているほうの拡散層近傍の絶縁層へエレクトロンを注入する（ステップＳ１１０）。これにより、より簡易な方法でメモリセルの電圧特性の向上を図ることができる。【選択図】図５
2013062765.tif 000002
【特許請求の範囲】
【請求項１】
第１入力端子と第１出力端子とを有する第１インバータと、前記第１出力端子に接続された第２入力端子と前記第１入力端子に接続された第２出力端子とを有する第２インバータと、所定の絶縁性を有する第１ゲート絶縁層を有しゲートがワード線に接続されると共にソースまたはドレインの一方が前記第１インバータの第１出力端子に接続されソースまたはドレインの他方が二つのビット線の一方に接続された第１パスゲートトランジスタと、所定の絶縁性能を有する第２ゲート絶縁層を有しゲートが前記ワード線に接続されると共にソースまたはドレインの一方が前記第２インバータの出力端子に接続されソースまたはドレインの他方が前記二つのビット線の他方に接続された第２パスゲートトランジスタと、を備え半導体基板に形成されてなるスタティックランダムアクセスメモリセルの電圧特性を調整する電圧特性調整方法であって、
前記スタティックランダムアクセスメモリセルを通常動作させる際に電源電圧を印加する電源電圧印加点と前記二つのビット線との間の電圧差が、前記スタティックランダムアクセスメモリセルを通常動作させる際の前記電源電圧印加点と前記二つのビット線との間の電圧差より大きい第１電圧差になると共に、前記ワード線と前記二つのビット線との間の電圧差が、前記第１パスゲートトランジスタまたは前記第２パスゲートトランジスタの閾値電圧として予め定められた電圧より大きく且つ前記スタティックランダムアクセスメモリセルを通常動作させる際の前記ワード線と前記二つのビット線との電圧差より小さい第２電圧差になるよう、前記電源電圧印加点に印加する電圧と前記二つのビット線に印加する電圧と前記ワード線に印加する電圧とを調整する電圧調整ステップ
を備えることを特徴とするスタティックランダムアクセスメモリセルの電圧特性調整方法。
【請求項２】
請求項１記載のスタティックランダムアクセスメモリセルの電圧特性調整方法であって、
前記第２電圧差は、前記第１パスゲートトランジスタまたは前記第２パスゲートトランジスタの閾値電圧より高く前記閾値電圧の２倍の電圧以下の範囲内で予め定められた電圧差である、
スタティックランダムアクセスメモリセルの電圧特性調整方法。
【請求項３】
請求項１または２記載のスタティックランダムアクセスメモリセルの電圧特性調整方法であって、
前記電圧調整ステップを実行する前に実行され、前記スタティックランダムアクセスメモリセルを通常動作させる際に前記ビット線に印加する電圧として予め定められた第１ビット電圧および該第１ビット電圧より低い第２ビット電圧のうち前記第１ビット電圧を前記二つのビット線のうちの一方に印加すると共に前記第２ビット電圧を前記二つのビット線のうちの他方に印加した状態で、前記ワード線に前記スタティックランダムアクセスメモリセルを通常動作させる際に前記第１パスゲートトランジスタおよび前記第２パスゲートトランジスタをオンする電圧として予め定められた通常動作時オン制御電圧を印加する書き込みステップ、
を備えるスタティックランダムアクセスメモリセルの電圧特性調整方法。
【請求項４】
請求項１または２記載のスタティックランダムアクセスメモリセルの電圧特性調整方法であって、
前記電圧調整ステップを実行する前に実行され、前記ワード線に前記スタティックランダムアクセスメモリセルを通常動作させる際に前記第１パスゲートトランジスタおよび前記第２パスゲートトランジスタをオフする電圧としての通常動作時オフ制御電圧を印加すると共に前記半導体基板に前記スタティックランダムアクセスメモリセルを通常動作させる際に印加する電圧としての通常動作時基板電圧を印加した状態で、前記電源電圧印加点に前記スタティックランダムアクセスメモリセルを通常動作させる際に印加する電源電圧より低い電圧の所定の低電圧を印加する低電源電圧印加ステップ、
を備えるスタティックランダムアクセスメモリセルの電圧特性調整方法。
【請求項５】
請求項４記載のスタティックランダムアクセスメモリセルの電圧特性調整方法であって、
前記低電源電圧印加ステップと前記電圧調整ステップとの間に実行され、前記二つのビット線を電気的に浮遊した状態にすると共に前記半導体基板に前記通常動作時基板電圧を印加した状態で、前記ワード線に前記スタティックランダムアクセスメモリセルを通常動作させる際に前記第１パスゲートトランジスタおよび前記第２パスゲートトランジスタをオンする電圧として予め定められた通常動作時オン制御電圧を印加する読み出しステップ、
を備えるスタティックランダムアクセスメモリセルの電圧特性調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタティックランダムアクセスメモリセルの電圧特性調整方法に関する。
【背景技術】
【０００２】
従来、この種のスタティックランダムアクセスメモリセルの電圧特性調整方法として、メモリセルを構成する絶縁ゲート型トランジスタのソースとドレインとの間の領域に不純物濃度のピーク値が異なる二つのハロー領域を形成する方法が提案されている（例えば、非特許文献１参照）。この方法では、ラッチを構成する二つのインバータの出力に接続された二つのアクセストランジスタのソースとドレインとの間の領域に不純物濃度のピーク値が異なる二つのハロー領域を形成し、不純物濃度のピーク値が高いほうのハロー領域に隣接するソースまたはドレインをインバータの出力に接続し、不純物濃度のピーク値が低いほうのハロー領域に隣接するソースまたはドレインをビット線と接続することにより、ラッチに記憶されているデータと逆のデータを書き込むときには二つのアクセストランジスタのうち低い電圧が印加されたビット線に接続されたアクセストランジスの閾値電圧が二つのアクセストランジスタのうち高い電圧が印加されたビット線に接続されたアクセストランジスタの閾値電圧より低くなるから、データを容易に反転させることができ、書き込み特性を向上させることができるとしている。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Jae-Joon Kim,Aditya Bansal,Rahul Rao,Shih-Hsien Lo and Ching-Te Chuang,「Relaxing Conflict Between Read Stability and Writability in 6T SRAMCell Using Asymmetric Transistors」，IEEE ELECTRON DEVICE LETTERS，VOL.30，NO.8，AUGUST 2009，p.852-854
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述の電圧特性調整方法では、ハロー領域を形成する必要があるため、スタティックランダムアクセスメモリセルを製造する際に不純物をドーピングする工程などを追加する必要があり、製造工程が複雑になってしまう。また、ハロー領域の形成は、通常、複数のスタティックランダムアクセスメモリセルに対して一括して行われるが、製造ばらつきによりメモリセルを構成する各トランジスタの閾値電圧にばらつきが生じてしまい、メモリセルの電圧特性が劣化してしまう。したがって、より簡易な方法で電圧特性を向上させることが望まれる。
【０００５】
本発明のスタティックランダムアクセスメモリセルの電圧特性調整方法は、より簡易な方法で電圧特性を向上させることを主目的とする。
【課題を解決するための手段】
【０００６】
本発明のスタティックランダムアクセスメモリセルの電圧特性調整方法は、上述の主目的を達成するために以下の手段を採った。
【０００７】
本発明のスタティックランダムアクセスメモリセルの電圧特性調整方法は、
第１入力端子と第１出力端子とを有する第１インバータと、前記第１出力端子に接続された第２入力端子と前記第１入力端子に接続された第２出力端子とを有する第２インバータと、所定の絶縁性を有する第１ゲート絶縁層を有しゲートがワード線に接続されると共にソースまたはドレインの一方が前記第１インバータの第１出力端子に接続されソースまたはドレインの他方が二つのビット線の一方に接続された第１パスゲートトランジスタと、所定の絶縁性能を有する第２ゲート絶縁層を有しゲートが前記ワード線に接続されると共にソースまたはドレインの一方が前記第２インバータの出力端子に接続されソースまたはドレインの他方が前記二つのビット線の他方に接続された第２パスゲートトランジスタと、を備え半導体基板に形成されてなるスタティックランダムアクセスメモリセルの電圧特性を調整する電圧特性調整方法であって、
前記スタティックランダムアクセスメモリセルを通常動作させる際に電源電圧を印加する電源電圧印加点と前記二つのビット線との間の電圧差が、前記スタティックランダムアクセスメモリセルを通常動作させる際の前記電源電圧印加点と前記二つのビット線との間の電圧差より大きい第１電圧差になると共に、前記ワード線と前記二つのビット線との間の電圧差が、前記第１パスゲートトランジスタまたは前記第２パスゲートトランジスタの閾値電圧として予め定められた電圧より大きく且つ前記スタティックランダムアクセスメモリセルを通常動作させる際の前記ワード線と前記二つのビット線との電圧差より小さい第２電圧差になるよう、前記電源電圧印加点に印加する電圧と前記二つのビット線に印加する電圧と前記ワード線に印加する電圧とを調整する電圧調整ステップ
を備えることを要旨とする。
【０００８】
この本発明のスタティックランダムアクセスメモリセルの電圧特性調整方法では、スタティックランダムアクセスメモリセルを通常動作させる際に電源電圧を印加する電源電圧印加点と二つのビット線との間の電圧差が、スタティックランダムアクセスメモリセルを通常動作させる際の電源電圧印加点と二つのビット線との間の電圧差より大きい第１電圧差になると共に、ワード線と二つのビット線との間の電圧差が、第１パスゲートトランジスタまたは第２パスゲートトランジスタの閾値電圧として予め定められた電圧より大きく且つスタティックランダムアクセスメモリセルを通常動作させる際のワード線と二つのビット線との電圧差より小さい第２電圧差になるよう、電源電圧印加点に印加する電圧と二つのビット線に印加する電圧とワード線に印加する電圧とを調整する。ワード線と二つのビット線との間の電圧差が、第１パスゲートトランジスタまたは第２パスゲートトランジスタの閾値電圧として予め定められた電圧より大きくした状態でスタティックランダムアクセスメモリセルを通常動作させる際の電源電圧印加点と二つのビット線との間の電圧差より大きい第１電圧差になるよう電源電圧印加点に印加する電圧と二つのビット線に印加する電圧とワード線に印加する電圧とを調整するから、第１パスゲートトランジスタおよび第２パスゲートトランジスタのうち、第１出力端子および第２出力端子のうちの電圧が高いほうの出力端子に接続されたパスゲートトランジスタの絶縁層に電荷を注入して閾値電圧を高くすることによりスタティックランダムアクセスメモリセルの電圧特性を調整する。電荷を注入する前のパスゲートトランジスタの閾値電圧が高く且つワード線の電圧が低いと、閾値電圧が高いパスゲートトランジスタに流れる電流がさくなるため、絶縁層への電荷の注入が小さくなり電荷注入後の閾値電圧の上昇の程度が小さくなると考えられる。電荷を注入する前のパスゲートトランジスタの閾値電圧が高いときに、ワード線と二つのビット線との間の電圧差をスタティックランダムアクセスメモリセルを通常動作させる際のワード線と二つのビット線との電圧差以上にすると、絶縁層への電荷の注入量が大きくなるため電荷注入後の閾値電圧の上昇の程度が大きくなり、スタティックランダムアクセスメモリの電圧特性が低下すると考えられる。一方、ワード線と二つのビット線との間の電圧差を、第１パスゲートトランジスタまたは第２パスゲートトランジスタの閾値電圧として予め定められた電圧以下とすると、絶縁層への電荷の注入量が小さくなりすぎて、スタティックランダムアクセスメモリの電圧特性の調整ができなくなると考えられる。そこで、電源電圧印加点と二つのビット線との間の電圧差が、スタティックランダムアクセスメモリセルを通常動作させる際の電源電圧印加点と二つのビット線との間の電圧差より大きい第１電圧差になると共に、ワード線と二つのビット線との間の電圧差が、第１パスゲートトランジスタまたは第２パスゲートトランジスタの閾値電圧として予め定められた電圧より大きく且つスタティックランダムアクセスメモリセルを通常動作させる際のワード線と二つのビット線との電圧差より小さい第２電圧差になるよう、電源電圧印加点に印加する電圧と二つのビット線に印加する電圧とワード線に印加する電圧とを調整することにより、電荷を注入する前に閾値電圧が高いパスゲートトランジスタほど閾値電圧の上昇程度が小さくなるため、電荷注入前の閾値電圧に拘わらず電荷の注入後に閾値電圧を所望の範囲内の電圧にすることができ、スタティックランダムアクセスメモリセルの電圧特性の向上を図ることができる。こうして電源電圧印加点，二つのビット線，ワード線へ印加する電圧を調整するだけで電圧特性の向上を図ることができるから、ソースとドレインとの間にハロー領域などを形成するものに比して、より簡易な方法でスタティックランダムアクセスメモリセルの電圧特性の向上を図ることができる。
【０００９】
こうした本発明のスタティックランダムアクセスメモリセルの電圧特性調整方法において、前記第２電圧差は、前記第１パスゲートトランジスタまたは前記第２パスゲートトランジスタの閾値電圧より高く前記閾値電圧の２倍の電圧以下の範囲内で予め定められた電圧差である、ものとすることもできる。こうすれば、閾値電圧が高いパスゲートトランジスタに流れる電流がより小さくなるから、閾値電圧が高いパスゲートトランジスタの絶縁層への電荷注入がより抑制されて、スタティックランダムアクセスメモリの電圧特性をより向上させることができる。
【００１０】
また、本発明のスタティックランダムアクセスメモリセルの電圧特性調整方法において、
前記電圧調整ステップを実行する前に実行され、前記スタティックランダムアクセスメモリセルを通常動作させる際に前記ビット線に印加する電圧として予め定められた第１ビット電圧および該第１ビット電圧より低い第２ビット電圧のうち前記第１ビット電圧を前記二つのビット線のうちの一方に印加すると共に前記第２ビット電圧を前記二つのビット線のうちの他方に印加した状態で、前記ワード線に前記スタティックランダムアクセスメモリセルを通常動作させる際に前記第１パスゲートトランジスタおよび前記第２パスゲートトランジスタをオンする電圧として予め定められた通常動作時オン制御電圧を印加する書き込みステップ、を備えるものとすることもできる。こうすれば、第１インバータの第１出力端子の電圧および第２インバータの第２出力端子の電圧をビット線の電圧に応じた電圧にした状態で、電圧調整ステップを実行することができ、より適正にスタティックランダムアクセスメモリの電圧特性の向上を図ることができる。
【００１１】
そして、本発明のスタティックランダムアクセスメモリセルの電圧特性調整方法において、
前記電圧調整ステップを実行する前に実行され、前記ワード線に前記スタティックランダムアクセスメモリセルを通常動作させる際に前記第１パスゲートトランジスタおよび前記第２パスゲートトランジスタをオフする電圧としての通常動作時オフ制御電圧を印加すると共に前記半導体基板に前記スタティックランダムアクセスメモリセルを通常動作させる際に印加する電圧としての通常動作時基板電圧を印加した状態で、前記電源電圧印加点に前記スタティックランダムアクセスメモリセルを通常動作させる際に印加する電源電圧より低い電圧の所定の低電圧を印加する低電源電圧印加ステップ、  を備えるものとすることもできる。こうすれば、第１インバータの第１出力端子の電圧および第２インバータの第１出力端子の電圧を第１インバータと第２インバータとの電流駆動力のばらつきを反映した電圧とした後で、電圧調整ステップを実行することができ、より適正に、スタティックランダムアクセスメモリセルの電圧特性の向上を図ることができる。この場合において、前記低電源電圧印加ステップと前記電圧調整ステップとの間に実行され、前記二つのビット線を電気的に浮遊した状態にすると共に前記半導体基板に前記通常動作時基板電圧を印加した状態で、前記ワード線に前記スタティックランダムアクセスメモリセルを通常動作させる際に前記第１パスゲートトランジスタおよび前記第２パスゲートトランジスタをオンする電圧として予め定められた通常動作時オン制御電圧を印加する読み出しステップ、を備えるものとすることもできる。こうすれば、第１インバータの第１出力端子の電圧および第２インバータの第１出力端子の電圧を第１インバータ，第２インバータ，第１パスゲートトランジスタ，第２パスゲートトランジスタの電流駆動力のばらつきを反映した電圧にした後で、電圧調整ステップを実行することができ、より適正にスタティックランダムアクセスメモリセルの電圧特性の向上を図ることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１実施例としての電圧特性調整方法により電圧特性が調整されるメモリセル１２を複数搭載したＳＲＡＭ（Static Random Access Memory）１０の構成の概略を示す説明図である。
【図２】メモリセル１２の構成の概略を示す回路図である。
【図３】トランジスタＮＬ，ＮＲ，パスゲートトランジスタＰＧＬ，ＰＧＲの構成の一例を示す説明図である。
【図４】トランジスタＰＬ，ＰＲの構成の一例を示す説明図である。
【図５】ＳＲＡＭ１０の電圧特性を調整する電圧特性調整工程の一例を示す工程図である。
【図６】ステップＳ１１０の処理におけるパスゲートトランジスタＰＧＲの状態を説明するための説明図である。
【図７】絶縁層２２にホットエレクトロンが注入されたトランジスタのゲート電圧Ｖｇとドレインからソースへ流れるドレイン電流Ｉｄと閾値電圧との関係を説明するための説明図である。
【図８】データの読み出し動作を実行している最中のメモリセル１２の状態を説明するための説明図である。
【図９】データの書き込み動作を実行している最中のメモリセル１２の状態を説明するための説明図である。
【図１０】ＳＲＡＭ１０の電圧特性を調整する第２実施例の電圧特性調整工程の一例を示す工程図である。
【図１１】変形例のＳＲＡＭ２１０の構成の概略を示す説明図である。
【図１２】変形例のメモリセル２１２の構成の概略を示す回路図である。
【発明を実施するための形態】
【００１３】
次に、本発明を実施するための形態を実施例を用いて説明する。
【実施例１】
【００１４】
図１は、本発明の第１実施例としての電圧特性調整方法により電圧特性が調整されるメモリセル１２を複数搭載したＳＲＡＭ（Static Random Access Memory）１０の構成の概略を示す説明図である。ＳＲＡＭ１０は、マトリックス状に配置された複数のワード線ＷＬと複数のビット線ＢＬＬ，ＢＬＲに接続された複数のメモリセル１２と、行アドレス信号が与えられたときに与えられた行アドレス信号に対応するワード線ＷＬを選択する行デコーダ１４と、列アドレス信号が与えられたときに与えられた列アドレス信号に対応する１組のビット線ＢＬＬ，ＢＬＲを選択する列デコーダ１６と、メモリセル１２からビット線ＢＬＬ，ＢＬＲに出力された信号を増幅する複数のセンスアンプ１８と、選択されたビット線ＢＬＬ，ＢＬＲとデータが入出力される図示しないデータ線とを接続する列選択回路１９と、を備える。各メモリセル１２については、行方向に配置された複数のメモリセル１２が同一のワード線ＷＬに接続され、列方向に配置された複数のメモリセル１２が１組のビット線ＢＬＬ，ＢＬＲに接続されている。
【００１５】
図２は、メモリセル１２の構成の概略を示す回路図である。メモリセル１２は、入力端子ＩＮＬにゲート同士が接続されると共に出力端子ＯＵＴＬにドレイン同士が接続されたｐチャネルＭＯＳトランジスタＰＬ，ｎチャネルＭＯＳトランジスタＮＬ（以下、トランジスタＰＬ，ＮＬという）を有するインバータＩＮＶＬと、入力端子ＩＮＲにゲート同士が接続されると共に出力端子ＯＵＴＲにドレイン同士が接続されたｐチャネルＭＯＳトランジスタＰＲ，ｎチャネルＭＯＳトランジスタＮＲ（以下、トランジスタＰＲ，ＮＲという）を有し入力端子ＩＮＲがインバータＩＮＶＬの出力端子ＯＵＴＬに接続されると共に出力端子ＯＵＴＲがインバータＩＮＶＬの入力端子ＩＮＬに接続されたインバータＩＮＶＲと、ゲートがワード線ＷＬに接続されオンしたときにビット線ＢＬＬと出力端子ＯＵＴＬとを電気的に接続しオフしたときにビット線ＢＬＬと出力端子ＯＵＴＬとの電気的な接続を解除するｎチャネルＭＯＳトランジスタＰＧＬ（以下、パスゲートトランジスタＰＧＬという）と、ゲートがワード線ＷＬに接続されオンしたときにビット線ＢＬＲを出力端子ＯＵＴＲと電気的に接続しオフしたときにビット線ＢＬＲと出力端子ＯＵＴＲとの電気的な接続を解除するｎチャネルＭＯＳトランジスタＰＧＲ（以下、パスゲートトランジスタＰＧＲという）とから構成されている。インバータＩＮＶＬ，ＩＮＶＲでは、トランジスタＰＬ，ＰＲはソースが通常動作する際に電源電圧が印加される電源電圧印加点Ｖｄｄに接続されており、トランジスタＮＬ，ＮＲはソースが通常動作する際に接地電圧Ｖｓｓが印加される接地電圧印加点Ｖｓｓに接続されている。
【００１６】
ここで、インバータＩＮＶＬ，ＩＮＶＲを構成するトランジスタＰＬ，ＰＲ，ＮＬ，ＮＲ，パスゲートトランジスタＰＧＬ，ＰＧＲの構造について説明する。トランジスタＮＬ，ＮＲ，パスゲートトランジスタＰＧＬ，ＰＧＲは、図３に示すように、周知のｎチャネルＭＯＳトランジスタとして構成されており、導電型がｐ型となるよう調整されたシリコン（Ｓｉ）などの半導体材料により形成された半導体基板２０上に二酸化シリコン（ＳｉＯ2）などの絶縁性能が高い材料により形成された絶縁層２２と、絶縁層２２上に形成されポリシリコンなどの金属材料により形成されゲートとなるゲート電極２４と、半導体基板２０の絶縁層２２の下方の領域を挟むように半導体基板２０に形成されソースまたはドレインとして機能する導電型がｎ型の二つの拡散層２６，２８とを備える。また、トランジスタＰＬ，ＰＲは、図４に示すように、周知のｐチャネルＭＯＳトランジスタとして構成されており、半導体基板２０に形成された導電型がｎ型となるよう調整されたウェル３０上に二酸化シリコン（ＳｉＯ2）などの絶縁性能が高い材料により形成された絶縁層３
２と、絶縁層３２上に形成されポリシリコンなどの金属材料により形成されゲートとなるゲート電極３４と、ウェル３０の絶縁層３２の下方の領域を挟むようにウェル３０に形成されソースまたはドレインとして機能する導電型がｐ型の拡散層３６，３８とを備える。トランジスタＰＬ，ＰＲ，ＮＬ，ＮＲ，パスゲートトランジスタＰＧＬ，ＰＧＲは、同一の半導体基板２０上に形成されており、トランジスタＰＬ，ＰＲとトランジスタＮＬ，ＮＲ，パスゲートトランジスタＰＧＬ，ＰＧＲとの間は、図示しない絶縁性能が高い酸化膜などで素子分離されている。
【００１７】
こうして構成されたＳＲＡＭ１０では、ウェル３０が電源電圧印加点Ｖｄｄに接続されており、電源電圧印加点Ｖｄｄに印加する電圧を電圧Ｖｄｄ，接地電圧印加点Ｖｓｓに印加する電圧を接地電圧Ｖｓｓ，半導体基板２０に印加する電圧を基板電圧Ｖｓｕｂとすると、通常動作時には、電圧Ｖｄｄが値Ｖ１（例えば、１．０Ｖなど），接地電圧Ｖｓｓが０Ｖ，基板電圧Ｖｓｕｂが０Ｖになるよう電源電圧印加点Ｖｄｄや接地電圧印加点Ｖｓｓ，半導体基板２０に電圧に印加される。こうした電圧の印加は、全てのメモリセル１２に対して一括して行なわれる。そして、メモリセル１２では、電源電圧印加点Ｖｄｄや接地電圧印加点Ｖｓｓ，半導体基板２０に上述の電圧を印加した状態で、データの書き込み動作や読み出し動作，データ保持動作などにより、出力端子ＯＵＴＬが電圧の高い状態（以下、Ｈレベルという）のときには出力端子ＯＵＴＲが電圧の低い状態（以下、Ｌレベルという）となり、出力端子ＯＵＴＬがＬレベルのときには出力端子ＯＵＴＲがＨレベルとなる双安定状態を持つ回路として機能する。なお、出力端子ＯＵＴＬ，ＯＵＴＲの電圧が、ＨレベルからＬレベルに変化したり、ＬレベルからＨレベルに変化することを「レベルが反転する」というものとした。
【００１８】
こうした通常動作時のＳＲＡＭ１０へのデータの書き込み動作は、具体的には、行アドレス信号，列アドレス信号など動作に必要な信号が与えられると共にビット線ＢＬＬ，ＢＬＲの電圧（以下、ビット線電圧Ｖｂｌｌ，Ｖｂｌｒという）が書き込むべきデータに対応する電圧にされると、行アドレス信号に基づいて行デコーダ１４により１本のワード線ＷＬが選択されてワード線ＷＬの電圧（以下、ワード線電圧Ｖｗｌという）が値Ｖ１となると共に入力された列アドレス信号に基づいて列デコーダ１６により１組のビット線ＢＬＬ，ＢＬＲが選択され、選択されたワード線ＷＬ，ビット線ＢＬＬ，ＢＬＲに接続されたメモリセル１２において出力端子ＯＵＴＬ，ＯＵＴＲの電圧をビット線ＢＬＬ，ＢＬＲに対応する電圧にすることで行なわれる。
【００１９】
また、通常動作時のＳＲＡＭ１０からのデータの読み出し動作は、行アドレス信号，列アドレス信号など動作に必要な信号が与えられると共にビット線ＢＬＬ，ＢＬＲを電源電圧印加点Ｖｄｄに印加する電圧Ｖｄｄ（値Ｖ１）にプリチャージした状態で電気的に浮遊状態にすると、行デコーダ１４により選択されたワード線ＷＬのワード線電圧Ｗｌが値Ｖ１になり、列デコーダ１６により選択されたビット線ＢＬＬ，ＢＬＲに接続されたメモリセル１２において出力端子ＯＵＴＬ，ＶＲの電圧差に対応して生じるビット線ＢＬＬ，ＢＬＲの電圧差をデータとして読み出すことで行なわれる。
【００２０】
さらに、通常動作時のデータ保持動作は、全てのワード線ＷＬ，ビット線ＢＬＬ，ＢＬＲを非選択状態にしてパスゲートトランジスタＰＧＬ，ＰＧＲがオフしてメモリセル１２の出力端子ＯＵＴＬ，ＯＵＴＲの電圧をデータとして保持することで行なわれる。
【００２１】
続いて、こうして構成されたＳＲＡＭ１０電圧特性を調整する方法について説明する。図５は、ＳＲＡＭ１０の電圧特性を調整する電圧特性調整工程の一例を示す工程図である。この工程は、ＳＲＡＭ１０の出荷前などＳＲＡＭ１０の使用を開始する前に行われるものとした。なお、電圧特性調整工程は、メモリセル１２の接地電圧印加点Ｖｓｓを０Ｖに固定した状態で行なわれる。
【００２２】
最初に、ＳＲＡＭ１０の選択された１本のワード線ＷＬに接続された複数のメモリセル１２に対して、電圧Ｖｄｄが値Ｖ１，基板電圧Ｖｓｕｂが０Ｖ，ワード線電圧Ｖｗｌが値Ｖ１，ビット線電圧Ｖｂｌｌが０Ｖ，ビット線電圧Ｖｂｌｒが値Ｖ１となるようメモリセル１２の電源電圧印加点Ｖｄｄや半導体基板２０，ワード線ＷＬ，ビット線ＢＬＬ，ＢＬＲに電圧を印加する（ステップＳ１００）。こうした処理により、複数のメモリセル１２の出力端子ＯＵＴＬをＬレベルにすると共に出力端子ＯＵＴＲをＨレベルにすることができ、複数のメモリセル１２に一括してデータを書き込むことができる。
【００２３】
続いて、電圧Ｖｄｄが値Ｖ１より高い値Ｖ１ｈ（例えば、３．６Ｖなど），基板電圧Ｖｓｕｂが０Ｖより低い値Ｖｓｕｂ１（例えば、−４．０Ｖなど），ステップＳ１００の処理で選択したワード線ＷＬのワード線電圧Ｖｗｌが値Ｖｗｄ，ビット線電圧Ｖｂｌｌおよびビット線電圧Ｖｂｌｒが０Ｖとなるよう複数のメモリセルの電源電圧印加点Ｖｄｄや半導体基板２０，ワード線ＷＬ，ビット線ＢＬＬ，ＢＬＲに電圧を所定時間ｔｉｎｊ（例えば、３ｓｅｃなど）の間印加する（ステップＳ１１０）。ここで、ワード線電圧Ｖｗｌ（値Ｖｗｄ）は、パスゲートトランジスタＰＧＬ，ＰＧＲの閾値電圧として予め定められた電圧Ｖｔｈｐｇ（例えば、０．２Ｖ）より若干高い電圧として予め定められた電圧（例えば、０．４５Ｖなど）であるものとした。このように、電源電圧印加点Ｖｄｄや半導体基板２０，ワード線ＷＬ，ビット線ＢＬＬ，ＢＬＲに電圧を印加する理由を以下に説明する。
【００２４】
図６は、ステップＳ１１０の処理におけるパスゲートトランジスタＰＧＲの状態を説明するための説明図である。パスゲートトランジスタＰＧＲでは、図示するように、ドレインに印加されている電圧からソースに印加されている電圧を減じたドレイン電圧Ｖｄが通常動作時より高くなっている。そのため、半導体基板２０のドレイン近傍で衝突電離（Impact Ionization)によりホットエレクトロンが生じる。このとき、ゲートに印加されている電圧からソースに印加されている電圧を減じたゲート電圧Ｖｇがドレイン電圧Ｖｄより低いため、ドレイン近傍で生じたホットエレクトロンが絶縁層２２のドレイン端近傍の位置に注入される。絶縁層２２にホットエレクトロンが注入される前後のトランジスタのゲート電圧Ｖｇとドレインからソースへ流れるドレイン電流Ｉｄと閾値電圧との関係を図７に示す。こうしたトランジスタでは、図示するように、絶縁層のホットエレクトロンが注入されたエレクトロン注入領域に隣接する拡散層をソースにした場合の閾値電圧Ｖｔｈ＿ｓは、ホットエレクトロンを注入する前の閾値電圧Ｖｔｈより高くなる。また、閾値電圧Ｖｔｈ＿ｓは、絶縁層のホットエレクトロンが注入されたエレクトロン注入領域に隣接する拡散層をドレインにした場合の閾値電圧Ｖｔｈ＿ｄより高くなる。
【００２５】
ステップＳ１１０の処理では、ワード線ＷＬのワード線電圧Ｖｗｌを値Ｖｗｄとした状態で、電圧Ｖｄｄを値Ｖ１ｈ，ビット線電圧Ｖｂｌｒを０Ｖとすることにより、電源電圧印加点Ｖｄｄとビット線ＢＬＲとの間の電圧差を通常動作時の電圧差Ｖ１より高い電圧差Ｖ１ｈとし、ワード線ＷＬとビット線ＢＬＲとの間の電圧差を閾値電圧Ｖｔｈｐｇより若干高い電圧Ｖｗｄとしている。したがって、パスゲートトランジスタＰＧＲが図６に示した状態となっており、パスゲートトランジスタＰＧＲのソースまたはドレインとなる二つの拡散層のうちインバータＩＮＶＲの出力端子ＯＵＴＲに接続されているほうの拡散層近傍の絶縁層２２にホットエレクトロンが注入される。こうしたホットエレクトロンの注入により、ビット線ＢＬＲに接続されている拡散層をソースとした場合の閾値電圧Ｖｔｈ＿ｓをビット線ＢＬＲに接続されている拡散層をドレインとした場合の閾値電圧Ｖｔｈ＿ｄより高くすることができる。
【００２６】
ここで、メモリセル１２における通常動作時のデータの読み出し動作を考える。読み出し時は、ビット線ＢＬＬ，ＢＬＲの電圧を値Ｖ１にプリチャージした状態で浮遊させた後に、パスゲートトランジスタＰＧＬ，ＰＧＲをオンさせる。インバータＩＮＶＬの出力端子ＯＵＴＬがＨレベル，インバータＩＮＶＲの出力端子ＯＵＴＲがＬレベルのデータを保持している場合には、図８に示すように、ビット線ＢＬＲに接続されている拡散層がドレインとなり、ビット線ＢＬＲから出力端子ＯＵＴＲに電流が流れるため、パスゲートトランジスタＰＧＲは閾値電圧Ｖｔｈ＿ｓで動作することになる。このとき、閾値電圧Ｖｔｈ＿ｓが低いとビット線ＢＬＲから出力端子ＯＵＴＲにより多くの電流が流れて出力端子ＯＵＴＲの電圧がＬレベルからＨレベルに反転しやすくなるため、閾値電圧Ｖｔｈ＿ｓはより高くなるほうが望ましい。実施例では、パスゲートトランジスタＰＧＲのソースまたはドレインとなる二つの拡散層のうちインバータＩＮＶＲの出力端子ＯＵＴＲに接続されているほうの拡散層近傍の絶縁層２２にホットエレクトロンを注入することにより、ホットエレクトロンを注入する前より閾値電圧Ｖｔｈ＿ｓを高くすることができる。これにより、保持しているデータの反転を抑制することができ、読み出し特性の向上を図ることができる。
【００２７】
また、通常動作時のデータ書き込み動作を考えると、出力端子ＯＵＴＬがＬレベル，出力端子ＯＵＴＲがＨレベルの状態からデータを反転させて出力端子ＯＵＴＬがＨレベル，出力端子ＯＵＴＲがＬレベルの状態にする場合、すなわち、ビット線ＢＬＲに接続されている拡散層をソースにする場合には、図９に示すように、出力端子ＯＵＴＲからビット線ＢＬＲに電流を流して出力端子ＯＵＴＲを素早くＬレベルに引き下げる必要がある。したがって、パスゲートトランジスタＰＧＲの閾値電圧Ｖｔｈ＿ｄはより低いほうが望ましい。実施例では、パスゲートトランジスタＰＧＲにおいて、インバータＩＮＶＲの出力端子ＯＵＴＲに接続されている拡散層近傍の絶縁層２２にホットエレクトロンを注入するため、閾値電圧Ｖｔｈ＿ｄは、ホットエレクトロンを注入する前の閾値電圧Ｖｔｈより高くなるが、閾値電圧Ｖｔｈ＿ｓよりも上昇の程度が小さいため、書き込み特性を顕著に悪化させることがない。したがって、データの書き込み特性を顕著に劣化させることなく、読み出し特性を向上させることができる。
【００２８】
ホットエレクトロンを注入する前の閾値電圧が高い場合、ステップＳ１１０の処理で、ワード線電圧Ｖｗｄを通常動作時の電圧Ｖ１以上にすると、閾値電圧が高くてもある程度十分な量のホットエレクトロンが絶縁層２２に注入されてしまい、閾値電圧が更に上昇して書き込み特性の悪化を招くことがあると考えられる。一方、ワード線電圧Ｖｗｄを電圧Ｖｔｈｐｇ以下とすると、十分な量のホットエレクトロンが絶縁層２２に注入することができず、閾値電圧を十分に上昇させることができないと考えられられる。実施例では、ワード線電圧ＶｗｌをパスゲートトランジスタＰＧＲの閾値電圧より若干高い電圧Ｖｗｄにすることにより、ホットエレクトロンを注入する前の閾値電圧が高いほどパスゲートトランジスタＰＧＲの絶縁層に流れる電流を小さくしてホットエレクトロンの注入量を小さくすることができる。これにより、ホットエレクトロンを注入する前の閾値電圧が高いほど閾値電圧Ｖｔｈ＿ｄの上昇量を小さくすることができ、ホットエレクトロン注入前の閾値電圧に拘わらず、閾値電圧Ｖｔｈ＿ｄを所望の範囲内の電圧にすることができる。これにより、メモリセル１２の電圧特性の向上を図ることができる。
【００２９】
ステップＳ１１０の処理では、電源電圧印加点Ｖｄｄや半導体基板２０，ワード線ＷＬ，ビット線ＢＬＬ，ＢＬＲに印加する電圧を調整するだけでメモリセル１２のデータの読み出し特性や書き込み特性を向上させることができるから、メモリセル１２に不純物をドーピングする工程などを追加するものに比して簡易な方法でメモリセル１２の電圧特性の向上を図ることができる。また、ステップＳ１１０の処理は、複数のメモリセル１２に対して１度で実行することができるから、より簡易な方法でＳＲＡＭ１０全体についてデータの読み出し特性を向上させることができる。また、基板電圧Ｖｓｕｂを通常動作する際に印加する電圧である０Ｖより低くしているから、ゲートと基板との間の電圧勾配を急峻にすることができ、絶縁層２２へのホットエレクトロンの注入量をより多くすることができ、ビット線ＢＬＲに接続されている拡散層をドレインとした場合の閾値電圧をより高くすることができる。さらに、ステップＳ１１０の処理を実行する前に、ステップＳ１００の処理を実行することにより、パスゲートトランジスタＰＧＬ，ＰＧＲのうちいずれの絶縁層にエレクトロンを注入するか選択することができ、より適正に電圧特性の向上を図ることができる。
【００３０】
続いて、ステップＳ１００，Ｓ１１０の処理で選択されたメモリセル１２に対して、電圧Ｖｄｄが値Ｖ１，基板電圧Ｖｓｕｂが０Ｖ，ワード線電圧Ｖｗｌが値Ｖｗｄ，ビット線電圧Ｖｂｌｌが値Ｖ１，ビット線電圧Ｖｂｌｒが０Ｖとなるようメモリセルの電源電圧印加点Ｖｄｄや半導体基板２０，ワード線ＷＬ，ビット線ＢＬＬ，ＢＬＲに電圧を印加して、複数のメモリセル１２の出力端子ＯＵＴＬをＨレベルにすると共に出力端子ＯＵＴＲをＬレベルにして複数のメモリセル１２に一括してデータを書き込み（ステップＳ１２０）、その後、ステップＳ１１０の処理と同じ処理であるステップＳ１３０の処理を実行する。こうした処理により、パスゲートトランジスタＰＧＬのソースまたはドレインとなる二つの拡散層のうち、インバータＩＮＶＬの出力端子ＯＵＴＬに接続されているほうの拡散層近傍の絶縁層２２にホットエレクトロンを注入することができ、メモリセル１２の伝で圧特性の向上を図ることができる。
【００３１】
なお、こうした電圧特性調整方法では、ワード線電圧Ｖｗｌや電圧Ｖｄｄ，ビット線電圧Ｖｂｌｒを調整するだけで電圧特性の向上を図ることができるから、ソースとドレインとの間にハロー領域などを形成するものに比して、より簡易な方法でスタティックランダムアクセスメモリセルの電圧特性の向上を図ることができる。
【００３２】
以上説明した第１実施例のＳＲＡＭ１０の電圧特性調整方法によれば、電源電圧印加点Ｖｄｄとビット線ＢＬＲとの間の電圧差を通常の電圧差Ｖ１より高い電圧差Ｖ１ｈとすると共にワード線ＷＬとビット線ＢＬＲとの間の電圧差をパスゲートトランジスタＰＧＬ，ＰＧＲの閾値電圧として予め定められた電圧Ｖｔｈｐｇより若干高い電圧として予め定められた電圧Ｖｗｄとすることにより、より簡易な方法でメモリセル１２の電圧特性の向上を図ることができる。また、基板電圧Ｖｓｕｂを通常動作する際に印加する電圧である０Ｖより低くしているから、絶縁層２２へのホットエレクトロンの注入量をより多くすることができ、ビット線ＢＬＲに接続されている拡散層をドレインとした場合の閾値電圧をより高くすることができる。さらに、ステップＳ１１０の処理を実行する前に、ステップＳ１００の処理を実行することにより、パスゲートトランジスタＰＧＬ，ＰＧＲのうちいずれの絶縁層にエレクトロンを注入するか選択することができ、より適正に電圧特性の向上を図ることができる。
【００３３】
第１実施例のＳＲＡＭ１０の電圧特性調整方法では、ステップＳ１００，Ｓ１１０の処理で、基板電圧Ｖｓｕｂを０Ｖより小さい値Ｖｓｕｂ１（例えば、−４．０Ｖ）にするものとしたが、基板電圧Ｖｓｕｂは、ビット線ＢＬＬ，ＢＬＲに印加している電圧以下の電圧にすればよく、例えば、０Ｖに設定するものとしてもよい。
【００３４】
第１実施例のＳＲＡＭ１０の電圧特性調整方法では、ステップＳ１００，Ｓ１１０の処理を実行してパスゲートトランジスタＰＧＲの閾値電圧を調整した後に、ステップＳ１２０，Ｓ１３０を実行してパスゲートトランジスタＰＧＬの閾値電圧を調整したが、ステップＳ１２０，Ｓ１３０の処理を実行せずにステップＳ１００，Ｓ１１０の処理のみを実行してパスゲートトランジスタＰＧＲの閾値電圧のみ調整するものしてもよいし、ステップＳ１００，Ｓ１１０の処理を実行せずにステップＳ１２０，Ｓ１３０の処理のみを実行してパスゲートトランジスタＰＧＬの閾値電圧のみ調整するものしてもよい。また、ステップＳ１００，Ｓ１２０，Ｓ１３０の処理を実行せずにステップＳ１１０の処理だけを実行してもよい。この場合、パスゲートトランジスタＰＧＬ，ＰＧＲのうちどちらの絶縁層にエレクトロンを注入するかを選択することができないが、パスゲートトランジスタＰＧＬ，ＰＧＲのうちの一方の絶縁層にはエレクトロンを注入することができるから、電圧特性の向上を図ることができる。
【実施例２】
【００３５】
次に、本発明の第２実施例としてのＳＲＡＭ１０の電圧特性を調整する方法について説明する。図１３は、第３実施例のＳＲＡＭ１０の電圧特性を調整する電圧特性調整工程の一例を示す工程図である。この工程は、メモリセル１２の接地電圧印加点Ｖｓｓを０Ｖに固定した状態で行なわれる。
【００３６】
この工程では、最初に、選択した１本のワード線ＷＬに接続された複数のメモリセル１２に対して、基板電圧Ｖｓｕｂ，ワード線電圧Ｖｗｌ，ビット線電圧Ｖｂｌｌ，Ｖｂｌｒが全て０Ｖとなるようメモリセル１２の半導体基板２０，ワード線ＷＬ，ビット線ＢＬＬ，ＢＬＲに電圧を印加した状態で、電圧Ｖｄｄを０Ｖから値Ｖ１より低い値Ｖ２（例えば、０．６Ｖ）となるよう電源電圧印加点Ｖｄｄに電圧を印加する（ステップＳ１００Ｃ）。ここで、値Ｖ２は、電圧Ｖｄｄを０Ｖから徐々に上げたときにトランジスタＰＬ，ＰＲ，ＮＬ，ＮＲの閾値電圧のばらつきにより出力端子ＯＵＴＬ，ＯＵＴＲのレベルがＨレベル，Ｌレベルのいずれかに固定される電圧として予め実験や解析などにより求めたものを用いるものとした。こうした処理により、トランジスタＰＬ，ＰＲ，ＮＬ，ＮＲのうち閾値電圧がより低いトランジスタが先にオンし、どのトランジスタが先にオンするかで出力端子ＯＵＴＬ，ＯＵＴＲの電圧が決まる。例えば、トランジスタＰＲ，ＮＬの閾値電圧がトランジスタＰＬ，ＮＲより低いと、トランジスタＰＲ，ＮＬが先にオンとなりメモリセル１２の出力端子ＯＵＴＬがＨレベル、出力端子ＯＵＴＲがＬレベルとなる。以下、説明のため、ステップＳ１００Ｂの処理が実行された後は、メモリセル１２の出力端子ＯＵＴＬがＨレベル、出力端子ＯＵＴＲがＬレベルとなっているものとする。このようにステップＳ１００Ｂの処理を実行することにより、メモリセル１２を構成するトランジスタＰＬ，ＰＲ，ＮＬ，ＮＲの閾値電圧のばらつきを反映したデータがメモリセル１２に保持される。
【００３７】
続いて、ワード線電圧Ｖｗｌおよび基板電圧Ｖｓｕｂを０Ｖにすると共に電源電圧印加点Ｖｄｄの電圧Ｖｄｄを値Ｖ２とし、ビット線電圧Ｖｂｌｌ，Ｖｂｌｒが値Ｖ２になるようビット線ＢＬＬ，ＢＬＲをプリチャージした後にビット線ＢＬＬ，ＢＬＲを電気的に浮遊状態にし、その後、ワード線電圧Ｖｗｌが値Ｖ１となるようワード線ＷＬに電圧を印加して、データの読み出しを実行し（ステップＳ１０５Ｃ）、図５に例示した電圧特性調整工程のステップＳ１１０の処理と同様に、１本のワード線ＷＬに接続されている複数のメモリセル１２について、電圧Ｖｄｄが値Ｖ１ｈ，基板電圧Ｖｓｕｂが０Ｖより低い値Ｖｓｕｂ１，ワード線電圧Ｖｗｌが値Ｖｗｄ，ビット線電圧Ｖｂｌｌおよびビット線電圧Ｖｂｌｒが０Ｖとなるようメモリセル１２の電源電圧印加点Ｖｄｄや半導体基板２０，ワード線ＷＬ，ビット線ＢＬＬ，ＢＬＲに電圧を所定時間ｔｉｎｊの間印加する（ステップＳ１１０）。ステップＳ１０５Ｃの処理を実行する理由は以下の通りである。
【００３８】
例えば、パスゲートトランジスタＰＧＲの閾値電圧とトランジスタＮＬの閾値電圧とがトランジスタＮＲの閾値電圧より低いと、データを読み出す際に、出力端子ＯＵＴＬはＬレベル，出力端子ＯＵＴＲはＨレベルになりやすい。したがって、ステップＳ１０５Ｃの読み出し動作を実行することにより、出力端子ＯＵＴＬ，ＯＵＴＲのうち閾値電圧が低いパスゲートトランジスタＰＧＲに接続されている出力端子の電圧をなるべくＨレベルとするためである。こうした状態で、ステップＳ１１０を実行することにより、出力端子ＯＵＴＬ，ＯＵＴＲのうちＨレベルになっている出力端子に接続されたパスゲートトランジスタＰＧＬ，ＰＧＲにエレクトロンを注入するから、エレクトロンを注入されたパスゲートトランジスタのデータを読み出す際の閾値電圧を高くすることができる。さらに、ワード線電圧ＶｗｌをパスゲートトランジスタＰＧＲの閾値電圧より若干高い電圧Ｖｗｄにすることにより、ホットエレクトロンを注入する前の閾値電圧が高いほどパスゲートトランジスタＰＧＲの絶縁層に流れる電流を小さくしてホットエレクトロンの注入量を小さくすることができる。これにより、ホットエレクトロンを注入する前の閾値電圧が高いほど閾値電圧Ｖｔｈ＿ｄの上昇量を小さくすることができ、ホットエレクトロン注入前の閾値電圧に拘わらず、閾値電圧Ｖｔｈ＿ｄを所望の範囲内の電圧にすることができる。これにより、メモリセル１２における電圧特性の向上を図ることができる。
【００３９】
なお、こうした電圧特性調整方法では、ワード線電圧Ｖｗｌや電圧Ｖｄｄ，ビット線電圧Ｖｂｌｒを調整するだけで電圧特性の向上を図ることができるから、ソースとドレインとの間にハロー領域などを形成するものに比して、より簡易な方法でスタティックランダムアクセスメモリセルの電圧特性の向上を図ることができる。
【００４０】
以上説明した第２実施例のＳＲＡＭ１０の電圧特性調整方法によれば、基板電圧Ｖｓｕｂ，ワード線電圧Ｖｗｌ，ビット線電圧Ｖｂｌｌ，Ｖｂｌｒが全て０Ｖとなるようメモリセル１２の半導体基板２０，ワード線ＷＬ，ビット線ＢＬＬ，ＢＬＲに電圧を印加した状態で、電圧Ｖｄｄを０Ｖから値Ｖ１より低い値Ｖ２となるよう電源電圧印加点Ｖｄｄに電圧を印加し、その後、ワード線電圧Ｖｗｌが値Ｖ２となるようワード線ＷＬに電圧を印加してデータの読み出しを実行し、さらに、その後に、電圧Ｖｄｄが値Ｖ１ｈ，基板電圧Ｖｓｕｂが０Ｖより低い値Ｖｓｕｂ１，ワード線電圧Ｖｗｌが値Ｖｗｄ，ビット線電圧Ｖｂｌｌおよびビット線電圧Ｖｂｌｒが０ＶとなるようＳＲＡＭ１０のメモリセルの電源電圧印加点Ｖｄｄや半導体基板２０，ワード線ＷＬ，ビット線ＢＬＬ，ＢＬＲに電圧を印加することにより、より簡易な手法でメモリセル１２のおける電圧特性の向上を図ることができる。
【００４１】
第２実施例のＳＲＡＭ１０の電圧特性調整方法では、ステップＳ１０５Ｃの処理とステップＳ１１０の処理とを１回ずつ実行するものとしたが、ステップＳ１０５Ｃの処理とステップＳ１１０の処理とを複数回に亘って実行するものとしてもよい。ステップＳ１０５Ｃの処理を実行する度に、パスゲートトランジスタＰＧＬ，ＰＧＲのうちデータの読み出し動作を実行する際に閾値電圧を高くすべきほうのパスゲートトランジスタに出力された出力端子の電圧がＨレベルになって、その後のステップＳ１１０の処理で読み出し動作を実行する際に閾値電圧を高くすべきほうのパスゲートトランジスタにエレクトロンが注入されるから、一方のパスゲートトランジスタの閾値電圧のみが上がり過ぎるのを抑制することができる。
【００４２】
第２実施例のＳＲＡＭ１０の電圧特性調整方法では、ステップＳ１０５Ｃの処理の後に図２に例示した電圧特性調整工程のステップＳ１１０の処理と同じ処理を実行するものとしたが、ステップＳ１１０の処理に代えて図１０に例示した電圧特性調整工程のステップＳ１１０Ｂと同じ処理を実行するものとしてもよい。こうすれば、ＳＲＡＭ１０の書き込み特性の向上を図ることができる。
【００４３】
第１，第２実施例の電圧特性調整工程では、ステップＳ１１０の処理で、ワード線電圧Ｖｗｌ（値Ｖｗｄ）を、パスゲートトランジスタＰＧＬ，ＰＧＲの閾値電圧として予め定められた電圧Ｖｔｈｐｇより若干高い電圧として予め定められた電圧であるものとしたが、ワード線電圧ＶｗｌはパスゲートトランジスタＰＧＬ，ＰＧＲがオンする電圧より高く且つパスゲートトランジスタＰＧＬ，ＰＧＲの通常動作時の電圧より低い電圧であればよく、好ましくは、電圧Ｖｔｈｐｇより高く電圧Ｖｔｈｐｇの２倍以下の範囲内の電圧とすることができる。
【００４４】
第１，第２実施例の電圧特性調整工程では、ステップＳ１１０の処理で、電圧Ｖｄｄが値Ｖ１ｈ，基板電圧Ｖｓｕｂが０Ｖより低い値Ｖｓｕｂ１，ワード線電圧Ｖｗｌが値Ｖｗｄ，ビット線電圧Ｖｂｌｌおよびビット線電圧Ｖｂｌｒが０Ｖとなるようメモリセル１２の電源電圧印加点Ｖｄｄや半導体基板２０，ワード線ＷＬ，ビット線ＢＬＬ，ＢＬＲに電圧を所定時間ｔｉｎｊの間印加するものとしたが、こうした電圧を印加する時間はパスゲートトランジスタＰＧＬ，ＰＧＲの閾値電圧Ｖｈ＿ｓを所望の範囲まで十分に高くすることが可能な量のホットエレクトロンを絶縁層２２に注入可能な時間あれば如何なる時間としても構わない。
【００４５】
第１，第２実施例の電圧特性調整工程では、ＳＲＡＭ１０の選択されたワード線ＷＬに接続されたメモリセル１２に対して一括して上述の電圧調整工程を行なうものとしたが、ＳＲＡＭ１０の全てのメモリセル１２に対して一括して行ってもよいし、ＳＲＡＭ１０をいくつかのブロックに分けてブロック毎に行なうものとしてもよいし、全てのメモリセル１２の一部のみについて上述の電圧特性調整工程を行なうものとしてもよい。
【００４６】
第１，第２実施例では、本発明の電圧特性調整工程を図３，図４に例示した構造のトランジスタＰＬ，ＰＲ，ＮＬ，ＮＲから構成される回路に適用するものとしたが、トランジスタＰＬ，ＰＲが導電型がｎ型の半導体基板上に形成されてトランジスタＮＬ，ＮＲがｎ型の半導体基板に形成された導電型がｐ型のウェルに形成されているものに適用してもよい。
【００４７】
第１、第２実施例では、ＳＲＡＭ１０のメモリセル１２をトランジスタＰＬ，ＮＬにより構成されるインバータＩＮＶＬとトランジスタＰＲ，ＮＲにより構成されるインバータＩＮＶＲとを有するものとしたが、インバータＩＮＶＬ，ＩＮＶＲの構成としては入力端子から入力された電圧の論理を反転させて出力端子から出力するものであれば如何なるものとしてもよく、例えば、トランジスタＰＬ，ＰＲに代えて比較的抵抗値の高い抵抗素子を用いるものとしてもよい。
【００４８】
第１，第２実施例では、本発明の電圧特性調整方法をＳＲＡＭ１０に適用するものとしたが、図１１に例示するように、複数のワード線ＷＬおよびビット線ＢＬＬ，ＢＬＲに加えて複数の読み出し用ワード線ＲＷＬと読み出し用ビット線ＲＢＬに接続された複数のメモリセル２１２と、行アドレス信号が与えられたときにワード線ＷＬまたは読み出し用ワード線ＲＷＬを選択する行デコーダ２１４と、列アドレス信号が与えられたときに与えられた列アドレス信号に対応する１組のビット線ＢＬＬ，ＢＬＲまたは１本の読み出し用ビット線ＲＢＬを選択する列デコーダ２１６と、メモリセル２１２から読み出し用ビット線ＲＢＬに出力された信号を増幅する複数のセンスアンプ２１８と、選択されたビット線ＢＬＬ，ＢＬＲ，読み出し用ビット線ＲＢＬとデータが入出力される図示しないデータ線とを接続する列選択回路２１９と、を備えるＳＲＡＭ２１０に適用するものとしてもよい。
【００４９】
ここで、メモリセル２１２の構成とＳＲＡＭ２１０の動作について説明する。図１２は、変形例のメモリセル２１２の構成の概略を示す回路図である。メモリセル２１２は、メモリセル１２の構成に、さらに、入力端子ＩＮＲにゲートが接続されソースが接地電圧印加点Ｖｓｓに接続されたｎチャネルＭＯＳトランジスタＲＮ（以下、トランジスタＲＮという）と、ゲートが読み出し用ワード線ＲＷＬに接続されソースが読み出し用ビット線ＲＢＬに接続されると共にドレインがトランジスタＲＮのドレインに接続されたｎチャネルＭＯＳトランジスタＲＰＧ（以下、読み出し用パスゲートトランジスタＲＰＧという）と、を備える。こうして構成されたＳＲＡＭ２１０では、通常動作時は、データの書き込み動作については、全ての読み出し用ワード線ＲＷＬを非選択状態（電圧を０Ｖ）にして読み出し用パスゲートトランジスタＲＰＧをオフした状態で上述のＳＲＡＭ１０と同様に行なわれる。また、データの読み出し動作については、通常動作時は、全てのワード線ＷＬを非選択状態にして、行デコーダ１４，列デコーダ１６により選択された読み出し用ワード線ＲＷＬ，読み出し用ビット線ＲＢＬに接続されたメモリセル２１２において出力端子ＯＵＴＬの電圧に対応して生じる読み出し用ビット線ＲＢＬの電圧をデータとして読み出すことで行なわれる。さらに、データ保持動作については、通常動作時は、全てのワード線ＷＬ，読み出し用ワード線ＲＷＬ，ビット線ＢＬＬ，ＢＬＲ，読み出し用ビット線ＲＢＬを非選択状態にしてパスゲートトランジスタＰＧＬ，ＰＧＲ，読み出し用パスゲートトランジスタＲＰＧをオフしてメモリセル１２の出力端子ＯＵＴＬ，ＯＵＴＲの電圧をデータとして保持することで行なわれる。こうしたＳＲＡＭ２１０では、全ての読み出し用ビット線ＲＢＬを非選択状態にして図５，図１０に例示した電圧特性調整工程を実行することで、より簡易な方法でメモリセル２１２の電圧特性の向上を図ることができる。
【００５０】
以上、本発明を実施するための形態について実施例を用いて説明したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において、種々なる形態で実施し得ることは勿論である。
【産業上の利用可能性】
【００５１】
本発明は、スタティックランダムアクセスメモリセルの製造産業などに利用可能である。
【符号の説明】
【００５２】
１０，２１０  ＳＲＡＭ、１２，２１２  メモリセル、１４，２１４  行デコーダ、１６，２１６  列デコーダ、１８，２１８  センスアンプ、１９，２１９  列選択回路、２０，１２０  半導体基板、２２，３２，１２２  絶縁層、２４，３４，１２４  ゲート電極、２６，２８，３６，３８，１２６，１２８  拡散層、３０  ウェル、ＢＬＬ，ＢＬＲ  ビット線、Ｃ１〜Ｃｎ−１  キャパシタ、ＩＮＶＬ，ＩＮＶＲ  インバータ、ＩＮ１〜ＩＮ３，ＩＮＬ，ＩＮＲ  入力端子、ＯＵＴ，ＯＵＴＬ，ＯＵＴＲ  出力端子、ＮＬ，ＮＲ，ＲＮ  ｎチャネルＭＯＳトランジスタ（トランジスタ）、ＰＬ，ＰＲ  ｐチャネルＭＯＳトランジスタ（トランジスタ）、ＰＧＬ，ＰＧＲ パスゲートトランジスタ、ＲＢＬ  読み出し用ワード線、ＲＰＧ  読み出し用パスゲートトランジスタ、ＲＷＬ  読み出し用ワード線、Ｖｄｄ  電源電圧印加点、Ｖｓｓ  接地電圧印加点、ＷＬ  ワード線。
【図３】
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【図４】
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【図５】
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【図１】
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【図２】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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