(57)【要約】【課題】無駄なスペースが少なく、形成が容易で加工工程時間が短い高電圧電力用半導体装置を提供する。【解決手段】第１の第１導電型半導体層（高抵抗Ｎ-層）１と、その一方の面に選択的に形成された第１の第２導電型層（Ｐ層）２と、他方の面に形成された第２の第１導電型層（Ｎ+層）３と、第１の第２導電型層２に接して形成されたトレンチ４と、トレンチ４内の絶縁体５と、トレンチ４の側壁ならびに底部に形成された第２の第２導電型層（Ｐ層）６と、トレンチ４の底部に選択的に形成された第３の第１導電型層（Ｎ+層）７とを有する高電圧電力用半導体装置。第３の第１導電型層７により空乏層が第１の第１導電型半導体層１の終端部まで広がらず、終端距離が短くなるため、第１導電型半導体層１の終端部をカットし、半導体装置の幅を小さくすることができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１の第１導電型半導体層と、
前記第１の第１導電型半導体層の一方の面に選択的に形成された第１の第２導電型層と、
前記第１の第１導電型半導体層の他方の面に形成された第２の第１導電型層と、
前記第１の第２導電型層に接して前記第１の第１導電型半導体層に形成されたトレンチと、
前記トレンチ内に充填された絶縁体と、
前記トレンチの側壁ならびに底部に形成された第２の第２導電型層と、
前記第２の第２導電型層と離隔し、前記トレンチの側壁または底部に実質的に接して形成された第３の第１導電型層と
を有する高電圧電力用半導体装置。
【請求項２】
前記トレンチ内に充填される絶縁体は、有機物あるいは有機物を含む材料である請求項１記載の高電圧電力用半導体装置。
【請求項３】
前記トレンチの深さは、前記第１の第１電動型半導体層の厚さに対し０．３〜０．４である請求項１または２に記載の高電圧電力用半導体装置。
【請求項４】
前記トレンチ内に充填される絶縁体の誘電率は、比誘電率が２．６５〜１１．７の範囲である請求項１から３のいずれかの項に記載の高電圧電力用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、たとえば６００〜１２００Ｖで使用されるパワー半導体等の、高電圧電力用半導体装置に関する。
【背景技術】
【０００２】
電力用半導体装置、特に小型チップ用の高電圧電力用半導体装置の小型化のネックとなっているのは、チップの終端部領域の寸法の問題である。
【０００３】
パワー半導体では、シリコンチップ内部に高電界部分を有する構造になっているが、図１３（平面図（ａ）、終端部領域の拡大断面図（ｂ）、終端部領域の拡大平面図（ｃ））に示すように、チップ２０における回路部２１の周辺の端部付近（終端部２２）では、高電界をチップ２０の表面に逃がすためにガードリング２３と呼ばれるリング状のＰ型層を形成する構造が用いられている（例えば、非特許文献１参照。）。しかし、このガードリング構造は、高電圧を段階的に低くするために複数の同心状のリングを設ける必要があるために、広いスペースがとられ、チップ２０の小型化の障壁となっている。このスペースを削減するために、チップ終端部にトレンチを形成する研究が多くなされている（例えば、非特許文献２〜４参照。）。
【０００４】
トレンチ終端の構造は、図１３（ｄ）に示すように、チップ２０における回路部２１の終端部に、電圧保持をしている際（電流を流さないオフ状態）に空乏層が広がる高抵抗層の厚さとほぼ同じ深さのトレンチ（溝）２４を形成したものである。
【０００５】
また、特許文献１では、パワー半導体の終端部分に、高電圧が掛かる高抵抗層（低濃度層）をほぼ貫通する形でトレンチが形成されている。
【０００６】
特許文献２に開示されたパワー半導体では、終端部に形成したトレンチの内部に多結晶シリコン等の導電体を形成した構造となっており、高電圧では十分な耐圧が得られない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第７８５５４１５号明細書
【特許文献２】米国特許第６８３３５８４号明細書
【非特許文献】
【０００８】
【非特許文献１】M. Adler et al. "Theory and Breakdown Voltage for Planar Devices with a Single Field Limiting Ring", IEEE Transactions on Electron Devices, Vol.24, No.2, pp.107-113, Feb. 1977.
【非特許文献２】R. Kamibaba et al. "Design of trench termination for High Voltage Device", Proc. of ISPSD 2010, pp. 107-110, 2010.
【非特許文献３】D. Dragomirescu et al. "Novel Concepts High Voltage Junction Termination Techniques Using Very Deep Trenches", Proc. of Semiconductor Conference 1999, pp.67-70, 1999.
【非特許文献４】W. Hsu et al. "Innovative Designs Enable 300-V TMBS with Ultra-low On-state Voltage and Fast Switching Speed", Proc. of ISPSD 2011, pp80-83, 2011.
【非特許文献５】T.Drabe et al. "Theoretical Investigation of Planer Junction Termination", Solid-State Electronics, Vol.39, No. 3, pp. 323-328, Mar. 1996.
【発明の概要】
【発明が解決しようとする課題】
【０００９】
最近のパワー半導体では、高性能化のためにウエハ（チップ）の薄化が進んでおり（例えば、ウエハ表面の構造が５〜６ミクロン、高抵抗層が４０〜１２０ミクロン、裏面の構造が数μｍ）、特に６００Ｖ以上のＩＧＢＴやＰｉＮダイオードでは高抵抗層の厚さがチップの厚さのほとんどを占めるようになってきている。
【００１０】
このような深いトレンチを形成する場合には、次のような問題点がある。
（１）高抵抗層とほぼ同じ深さのトレンチをウエハ上に形成すると、部分的にウエハの非常に薄い部分が形成され、ウエハが構造的に弱くなり工程途中で割れてしまう。
【００１１】
（２）深いトレンチを形成すると、加工時間が長く、トレンチ形成工程のコストが増大する。
【００１２】
（３）トレンチ形成後に絶縁体でトレンチを埋め戻す際、トレンチが深いと部分的に埋まらない部分が形成される。特に有機物をコーター（ウエハを回転させ、硬化前の液体状の有機物をウエハ前面に塗布する装置）でトレンチ内に埋め込む際、ボイドが発生する。
【００１３】
（４）高電界がトレンチ内部の絶縁体を透過して、トレンチの反対側まで染み出すことにより、電界がチップ端面（ダイシング工程後のチップの切り口）における、ダイシング工程で形成された破砕層（結晶構造が破壊された部分）に近づくことにより、リーク電流が発生する。
【００１４】
そこで本発明は、無駄なスペースが少なく、形成が容易で加工工程時間が短い高電圧電力用半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
前記課題を解決するため、本発明の高電圧電力用半導体装置は、
第１の第１導電型半導体層と、
前記第１の第１導電型半導体層の一方の面に選択的に形成された第１の第２導電型層と、
前記第１の第１導電型半導体層の他方の面に形成された第２の第１導電型層と、
前記第１の第２導電型層に接して前記第１の第１導電型半導体層に形成されたトレンチと、
前記トレンチ内に充填された絶縁体と、
前記トレンチの側壁ならびに底部に形成された第２の第２導電型層と、
前記第２の第２導電型層と離隔し、前記トレンチの側壁または底部に実質的に接して形成された第３の第１導電型層と
を有することを特徴とする。
【００１６】
本発明においては、第２の第２導電型層と離隔し、トレンチの側壁または底部に実質的に接して第３の第１導電型層が形成されているので、この第３の第１導電型層により空乏層が第１の第１導電型半導体層の終端部まで広がらず、終端距離が短くなるため、第１導電型半導体層の終端部をカットし、半導体装置の幅を小さくすることができる。
【００１７】
前記トレンチ内に充填される絶縁体は、有機物あるいは有機物を含む材料であることが好ましい。
【００１８】
前記トレンチの深さは、第１の第１電動型半導体層の厚さに対し０．３〜０．４であることが好ましい。
【００１９】
前記トレンチ内に充填される絶縁体の誘電率は、比誘電率が２．６５〜１１．７の範囲であることが好ましい。
【発明の効果】
【００２０】
本発明により、無駄なスペースが少なく、形成が容易で加工工程時間が短い高電圧電力用半導体装置が得られる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施の形態に係る高電圧電力用半導体装置の構成図である。
【図２】高電圧電力用半導体装置の電位分布および空乏層の形状を比較したもので、（ａ）はトレンチの底部に第３の第１導電型層を形成した本実施の形態の場合、（ｂ）は第３の第１導電型層を形成していない場合を示す。
【図３】トレンチ４の左右の表面で異なる電圧をとる素子の例を示す構成図である。
【図４】本発明の実施の形態において、第１の第１導電型半導体層の長さＬiをパラメータとしたときの標準化最小終端長と標準化トレンチ深さの関係を示すグラフである。
【図５】本発明の実施の形態において、絶縁体の比誘電率εrをパラメータとしたときの標準化最小終端長と標準化トレンチ深さの関係を示すグラフである。
【図６】本発明の実施の形態において、トレンチの深さＤT＝５５μｍのときに、トレンチ底部の距離（終端長）ＷTを変えたときのＰ-層のドーズ量（不純物総量）と耐圧との関係を示すグラフである。
【図７】本発明の実施の形態において、トレンチの深さＤT＝１５μｍのときに、トレンチ終端長ＷTを変えたときのＰ-層のドーズ量（不純物総量）と耐圧との関係を示すグラフである。
【図８】本発明の実施の形態において、トレンチの深さＤTを変えたときのトレンチ終端長ＷTと耐圧との関係を示すグラフである。
【図９】本発明の実施の形態において、耐圧を変えたときの、トレンチ最小終端長とトレンチの深さＤTとの関係を示すグラフである。
【図１０】本発明の実施の形態において、トレンチの深さＤTとトレンチ終端長ＷTを変えたときのトレンチ終端部の電位分布および空乏層の形状を示す説明図である。
【図１１】本発明の実施の形態において、トレンチ終端長ＷTとトレンチにおける最大電界強度との関係を示すグラフである。
【図１２】本発明の実施の形態に係る高電圧電力用半導体装置の製造工程を示す説明図である。
【図１３】従来技術の説明図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施の形態を、図面を参照しながら説明する。
図１は、実施の形態を示す構成図であり、半導体装置としてダイオード構造で記載している。
【００２３】
図１において、実施の形態に係る高電圧電力用半導体装置は、第１の第１導電型半導体層（本例では高抵抗Ｎ-層）１と、その一方の面に選択的に形成された第１の第２導電型層（本例ではＰ層）２と、他方の面に形成された第２の第１導電型層（本例ではＮ+層）３と、第１の第２導電型層２に接して形成されたトレンチ４と、トレンチ４内の絶縁体５と、トレンチ４の側壁ならびに底部に形成された第２の第２導電型層（本例ではＰ層）６と、トレンチ４の底部に選択的に形成された第３の第１導電型層（本例ではＮ+層）７とを有している。第１の第２導電型層２に接してアノード電極が形成され、第２の第１導電型層３に接してカソード電極が形成されている。また、絶縁体５の表面には絶縁層としてＳｉＯ2層が形成されている。なお、図１の右側の部分が終端部である。
【００２４】
絶縁体５の材料としては、シリコン酸化物等の無機材料や、シリカと樹脂の混合物、またポリイミドやＢＣＢ（ベンゾシクロブテン）樹脂などの有機材料または有機材料を混合した材料を用いることができる。後者の有機材料または有機材料を混合した材料は、塗布や形成での温度が低く、不純物の拡散などのデバイス構造への影響が無く、応力等による形成後のウエハの反りが少ないという利点がある。
【００２５】
図１の上部の第１の第２導電型層（Ｐ層）２は、デバイス構造によってＩＧＢＴ（Insulated Gate Bipolar Transistor）やＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の構造に変更できる。
【００２６】
図２は、トレンチ４の底部に第３の第１導電型層（Ｎ+層）７を形成した本実施の形態の場合（ａ）と、第３の第１導電型層（Ｎ+層）７を形成していない場合（ｂ）について、電位分布および空乏層の形状を比較したものである。第３の第１導電型層（Ｎ+層）７を形成していない場合は、図２（ｂ）に示すように空乏層がチップの終端側に向かって広がり、実質的に電界を終端する距離（トレンチ左端から空乏層の広がった距離）が長くなっている。一方、第３の第１導電型層（Ｎ+層）７を形成している構造では、図２（ａ）に示すように空乏層が広がっておらず、終端距離をさらに短くすることができる。
【００２７】
なお本構造は、素子分離にも活用でき、トレンチ４の左右の表面で異なる電圧をとる素子を配置することができる。例えば、Ｐ／Ｎが反対の構造で図３のように、ｐ+基板１１の上にｐ-エピタキシャル成長層１２と埋め込みｎ+層１３があり、トレンチ１４と、トレンチ１４の底部および側壁に形成されたｎ-層１５と、空乏層を止めるｐ+層１６がトレンチ１４の底部に選択的に形成されている構造では、トレンチ１４を挟んだ両側の領域Ａ，Ｂに、それぞれ、接地電圧の異なるＩＣなどが形成可能である。このような構造は例えば、高電圧インバータに用いられるＩＧＢＴのゲート駆動回路で、ハイサイド駆動ＩＣとローサイド駆動ＩＣを同一チップ上に形成することを可能とする。この構造では、従来の分離に比べ高電圧が容易に実現でき、また分離した部分同士での容量結合成分が非常に小さくなるので、２つの部分の電位が瞬時に大きく変化して高いｄＶ／ｄｔを発生しても、誤動作等の可能性が少ないというメリットもある。また従来のＳＯＩ（Silicon on Insulator）技術による分離技術に比べてもコストが安いという利点がある。
【００２８】
図４は、理想耐圧（終端構造がない１次元構造）の９０％の耐圧が確保できる構造パラメータを、高抵抗層（第１の第１導電型半導体層１）の長さＬiに対する比率で表している。ただしトレンチ４内に絶縁体５を埋め込んだと想定している。絶縁体５は有機物を想定し比誘電率εrを２．６５としている。この解析結果は、比誘電率εrが２．５〜３．５程度でも大きく変化しないことを示している。本結果より、高抵抗層（第１の第１導電型半導体層１）の長さＬiが異なっていても、９０％の耐圧を得る構造の比率はほとんど変化しない。
【００２９】
高抵抗層（第１の第１導電型半導体層１）の長さＬiに対する、表面Ｐ型層（第１の第２導電型層２）下からのトレンチ４の深さＤTの比率ＤT／Ｌiが０．５のとき、トレンチ４の表面Ｐ層（第２の第２導電型層６）側からトレンチ４の底部のＮ+層（第３の第１導電型層７）までの距離（終端長）ＷTとＬiとの比ＷT／Ｌiは０．３以上、ＤT／Ｌiが０．３２のときＷT／Ｌiは１．１以上、ＤT／Ｌiが０．１５のときＷT／Ｌiが２．４以上であることが望ましく、このようにトレンチ４の深さＤT、終端長ＷTを設計することで、安定して理想耐圧の９０％以上の耐圧を得ることができる。
【００３０】
図５は、トレンチ４に充填する絶縁体５の比誘電率εrに対する、理想耐圧９０％を得る構造パラメータを示している。この例では、εr＝１１．７の誘電体（シリコンと同じ絶縁体を想定して計算しているが、例えば、高誘電率無機材料を樹脂に混合した材料）と、εr＝２．６５の誘電体（例えばＢＣＢやシリコーン）の２つのケースを示している。それぞれの比誘電率εrで、標準化最小終端長ＷT／Ｌiに対する標準化トレンチ深さＤT／Ｌiが大きく変化するが、ＤT／Ｌiが０．３〜０．４の範囲であれば、絶縁体５の比誘電率εrが大きく異なっても設計の変更が不要となる。たとえば、トレンチ４内への埋め込み絶縁体４の材料の変更や、有機物の中に無機物のパーティクルを入れて埋め込み物の絶縁性能や長期信頼性を向上させるような場合は、この範囲の設計値が妥当である。また、絶縁体５の絶縁物が経年変化して比誘電率が変わっても、理想耐圧はほとんど変わらない。
【００３１】
図６および図７は、トレンチの深さＤT＝５５μｍおよびＤT＝１５μｍのときの、耐圧に対するＲＥＳＵＲＦ効果を示している。ここで、ＲＥＳＵＲＦ効果とは、特定の構造とすることにより、平面接合で予想されるＰＮ接合の耐圧よりも高い耐圧を実現できることを言う。これらの図において、最適なＰ-層のドーズ量（不純物総量）は、トレンチの深さＤTと長さＷTによって変化している。
【００３２】
図８は、各トレンチ構造の耐圧を、表１に示されるＤTとＷTの各組み合わせについて、プロットしたものである。図８には、理想平面接合終端の計算結果（Drabe's result:前掲非特許文献５参照）もプロットされている。
【００３３】
【表１】
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【００３４】
１１０μｍの長さのｉ層についての一次元ＰｉＮダイオード構造の理想的な耐圧は１５２６Ｖであり、各トレンチの深さに対する最小終端長は、理想耐圧の９０％かそれ以上の耐圧を満足する長さによって決まる。それより浅いトレンチについては、推定値である。
【００３５】
トレンチ深さと最小終端長のトレード・オフ曲線を図９に示す。この曲線は、より浅いトレンチであっても、最小終端長を十分に短縮することを示している。特に、この図から、９５μｍから５５μｍまでトレンチ深さを短縮させても、終端長においてはほんの小さな増加にしかならないこと、すなわち、ｉ層の半分の深さのトレンチでも終端長が十分短縮されることがわかる。
【００３６】
前掲の図５の曲線は、図１０（ａ）〜（ｄ）に示す、４つの異なるトレンチ深さについて裏付けられる。これらの構造は、理想耐圧の９０％以上の耐圧およびトレンチの外側への減衰層拡張の抑制をうまく示している。深いトレンチ構造および半分の深さの構造は、終端長の相当の短縮をうまく実現している。一方、図１１に示すように、トレンチ充填材（絶縁体）内部における電界は、最小終端長の減少に伴って増加している。
これにより、深さ比率０．３〜０．４が、絶縁体中の電界も緩和しつつ最小終端長を短縮することが両立でき、信頼性の高く、デッドスペースの少ない電力用半導体を提供することができる。
【００３７】
本実施の形態における第２の第２導電型層６および第３の第１導電型層７の形成工程を図１２に示す。
（１）まず、図１２（ａ）に示す第１の第１導電型半導体層１の上面に第１の第２導電型層２を形成し、下面に第２の第１導電型層３を形成した基板に対し、上面よりＲＩＥ（Reactive Ion Etching）を行ってトレンチ４を形成する（図１２（ｂ）参照）。
（２）次いで、図１２（ｃ）に示すように、マスクによるホウ素のインプランテーション（斜めインプランテーション）を行い、第２の第２導電型層６を形成する。
（３）次に、図１２（ｄ）に示すように、ステンシルマスク１０を用いて、スリット１０ａを通して第２の第２導電型層６の目標箇所にイオン（リン）を注入し、第３の第１導電型層の種８を形成する。
（４）次いで、図１２（ｅ）に示すように、熱拡散により種８を第１の第１導電型半導体層１に拡散させ、第３の第１導電型層７を形成する。
（５）最後に、図１２（ｆ）に示すように、コーターによる絶縁体塗布とエッチングにより、トレンチ４内部に絶縁体４を充填する。
このようにして、トレンチ４の底部に第３の第１導電型層７を形成することができる。
【００３８】
以上の実施の形態においては、第３の第１導電型層７をトレンチ４の底部の終端部側に形成した例を示したが、この場所に限らず、トレンチ４の底部の左端よりＷT以上離れていれば、トレンチ４の底部（またはコーナー）のいずれの場所に形成しても構わない。
【００３９】
さらに、本実施の形態では、第１導電型をＮ型半導体、第２導電型をＰ型半導体としたが、逆に、第１導電型をＰ型半導体、第２導電型をＮ型半導体としてもよい。
【産業上の利用可能性】
【００４０】
本発明は、無駄なスペースが少なく、形成が容易で加工工程時間が短い高電圧電力用半導体装置として、モータやエアコン等のドライブ用半導体装置、２４０Ｖ電源仕様の電気機器の電源等に好適に利用することができる。
【符号の説明】
【００４１】
１  第１の第１導電型半導体層
２  第１の第２導電型層
３  第２の第１導電型層
４  トレンチ
５  絶縁体
６  第２の第２導電型層
７  第３の第１導電型層
１０  ステンシルマスク
１１  ｐ+基板
１２  ｐ-エピタキシャル成長層
１３  埋め込みｎ+層
１４  トレンチ
１５  ｎ-層
１６  ｐ+層
【図２】
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【図４】
2013251338.tif 000005
【図１０】
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【図１２】
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【図１】
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【図３】
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【図５】
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【図６】
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【図７】
2013251338.tif 000012
【図８】
2013251338.tif 000013
【図９】
2013251338.tif 000014
【図１１】
2013251338.tif 000015
【図１３】
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【手続補正書】
【提出日】平成25年3月1日(2013.3.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項３
【補正方法】変更
【補正の内容】
【請求項３】
前記トレンチの深さは、前記第１の第１導電型半導体層の厚さに対し０．３〜０．４である請求項１または２に記載の高電圧電力用半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
前記トレンチの深さは、第１の第１導電型半導体層の厚さに対し０．３〜０．４であることが好ましい。