(57)【要約】【課題】所望のブレークダウン電圧が確保でき、大きな放電電流を流すことが可能なＥＳＤ保護特性のすぐれたＥＳＤ保護素子を実現する。【解決手段】適切な不純物濃度のＮ＋型埋め込み層２とＰ＋型埋め込み層３でＰＮ接合ダイオード３５を形成する。Ｐ＋型埋め込み層３はＰ＋型引き出し層５と一体となりＮ−型エピタキシャル層４を貫通させアノード電極１０と接続される。Ｐ＋型埋め込み層３等で囲まれたＮ−型エピタキシャル層４にＮ＋型拡散層７と該Ｎ＋型拡散層７と接続され、これを取り囲むＰ＋型拡散層６を形成する。Ｎ＋型拡散層７、Ｐ＋型拡散層６はカソード電極９に接続される。Ｐ＋型拡散層６をエミッタ、Ｎ−型エピタキシャル層４をベース、Ｐ＋型引き出し層５等をコレクタとする寄生ＰＮＰバイポーラトランジスタ３８とＰＮ接合ダイオード３５でＥＳＤ保護素子を構成する。【選択図】  図１
2013073992.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上に堆積された第２導電型のエピタキシャル層と、
前記半導体基板と前記エピタキシャル層の間に形成された第２導電型の第１の埋め込み層と、
前記第１の埋め込み層の周辺領域と接続され前記半導体基板内から前記エピタキシャル層内に延在する第１導電型の第２の埋め込み層と、
前記エピタキシャル層の表面から前記エピタキシャル層内に延在し前記第２の埋め込み層と一体となる第１導電型の引き出し層と、
前記第２の埋め込み層、前記引き出し層と前記第１の埋め込み層とに囲まれた前記エピタキシャル層の表面からその内部に延在して形成された第２導電型の第１の拡散層と、
前記第１の拡散層と接続され該第１の拡散層を取り囲んで形成された第１導電型の第２の拡散層と、
前記第１の拡散層及び前記第２の拡散層に接続されたカソード電極と前記引き出し層と接続されたアノード電極と、を具備し、前記第１の埋め込み層と前記第２の埋め込み層で形成されるＰＮ接合ダイオードと、前記第２の拡散層と前記エピタキシャル層と前記引き出し層で形成される寄生バイポーラトランジスタとで構成されるＥＳＤ保護素子を有することを特徴とする半導体装置。  
【請求項２】
前記寄生バイポーラトランジスタは、前記第２の拡散層がエミッタ、前記エピタキシャル層がベース、前記引き出し層がコレクタとなることを特徴とする請求項１に記載の半導体装置。  
【請求項３】
前記ＰＮ接合ダイオードは、前記第１の埋め込み層の不純物濃度が少なくとも前記第２の埋め込み層に隣接する領域で前記エピタキシャル層の不純物濃度より高く前記第２の埋め込み層の不純物濃度より低いことを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記カソード電極が電源ラインに、前記アノード電極が接地ラインに接続されることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項５】
前記第２の拡散層が前記第１の拡散層より前記エピタキシャル層の内部まで延在することを特徴とする請求項１乃至４のいずれかに記載の半導体装置。  
【請求項６】
前記第２の拡散層が前記引き出し層と同程度の深さまで前記エピタキシャル層内に延在することを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１の埋め込み層の不純物濃度が前記ＰＮ接合ダイオードの耐圧を決定する前記第２の埋め込み層近傍以外の領域で該埋め込み層近傍より高濃度であることを特徴とする請求項１乃至請求項６のいずれかに記載の半導体装置。
【請求項８】
前記ＥＳＤ保護素子が並列に格子状に複数形成されていることを特徴とする請求項１乃至請求項７のいずれかに記載の半導体装置。
【請求項９】
第１導電型の半導体基板上に堆積された第２導電型のエピタキシャル層と、
前記半導体基板と前記エピタキシャル層の間に形成された第２導電型の第１の埋め込み層と、
前記第１の埋め込み層の周辺領域と接続され前記半導体基板内から前記エピタキシャル層内に延在する第１導電型の第２の埋め込み層と、
前記エピタキシャル層の表面から前記エピタキシャル層内に延在し前記第２の埋め込み層と一体となる第１導電型の引き出し層と、
前記第２の埋め込み層、前記引き出し層と前記第１の埋め込み層とに囲まれた前記エピタキシャル層の表面からその内部に延在して形成された第２導電型の第１の拡散層と、
前記第１の拡散層と接続され該第１の拡散層を取り囲んで、該第１の拡散層より前記エピタキシャル層内の深い領域まで延在して形成された第１導電型の第２の拡散層と、
前記第１の拡散層及び前記第２の拡散層に接続されたカソード電極と前記引き出し層と接続されたアノード電極と、を具備し、前記第１の埋め込み層と前記第２の埋め込み層で形成されるＰＮ接合ダイオードと、前記第２の拡散層と前記エピタキシャル層と前記引き出し層及び前記第２の埋め込み層で形成される寄生バイポーラトランジスタとで構成されるＥＳＤ保護素子を有することを特徴とする半導体装置。  
【請求項１０】
第１導電型の半導体基板上に堆積された第２導電型のエピタキシャル層と、
前記半導体基板と前記エピタキシャル層の間に形成された第２導電型の第１の埋め込み層と、
前記第１の埋め込み層の周辺領域と接続され前記半導体基板内から前記エピタキシャル層内に延在する第１導電型の第２の埋め込み層と、
前記エピタキシャル層の表面から前記エピタキシャル層内に延在し前記第２の埋め込み層と一体となる第１導電型の引き出し層と、
前記第２の埋め込み層、前記引き出し層と前記第１の埋め込み層とに囲まれた前記エピタキシャル層の表面からその内部に延在して形成された第１導電型の第２の拡散層と、
前記第２の拡散層と接続され該第２の拡散層を取り囲んで、該第２の拡散層より前記エピタキシャル層内の浅い領域に形成された第２導電型の第１の拡散層と、
前記第１の拡散層及び前記第２の拡散層に接続されたカソード電極と前記引き出し層と接続されたアノード電極と、を具備し、前記第１の埋め込み層と前記第２の埋め込み層で形成されるＰＮ接合ダイオードと、前記第２の拡散層と前記エピタキシャル層と前記引き出し層及び前記第２の埋め込み層で形成される寄生バイポーラトランジスタとで構成されるＥＳＤ保護素子を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にＥＳＤ保護特性のすぐれたＥＳＤ保護素子からなる半導体装置に係るものである。
【背景技術】
【０００２】
従来から、ＥＳＤ対策として半導体装置の保護回路が組み込まれた種々の半導体装置が提案されている。例えば、典型的には図７に示すように、入出力端子５０と電源ライン５１間にＰＮ接合ダイオード５２を接続し、入出力端子５０と接地ライン５３間にＰＮ接合ダイオード５４を接続し、電源ライン５１と接地ライン５３の間にＰＮ接合ダイオード５５を接続することにより、内部回路５６の保護が行われていた。
【０００３】
しかしながら、高速化の要求等から構成素子の微細化が進展するにつれ半導体装置の静電破壊耐性が弱くなり、より適切なＥＳＤ保護素子の採用が不可欠になってきた。高耐圧素子としてのＭＯＳ型トランジスタと低耐圧素子としてのＮＰＮバイポーラトランジスタを内蔵するＢｉＣＭＯＳ型集積回路において、低耐圧ＮＰＮトランジスタをＥＳＤ保護素子とする内容とその問題点及び解決方法が以下の特許文献１に開示されている。
【０００４】
また、電源ラインと接地ライン間にＰＮ接合ダイオードの代わりにベース・エミッタ間を抵抗で接続したＮＰＮバイポーラトランジスタをＥＳＤ保護素子として使用する内容が特許文献２に開示されている。ＭＯＳ型トランジスタをＥＳＤ保護素子とした場合、そのスナップバック電圧を低下させ、ＥＳＤ保護特性を改善する内容が特許文献３に開示されている。
【０００５】
なお、スナップバック電圧については後述するが、大きな静電気サージが入出力端子等に印加されたとき、該静電気を接地ラインに逃がし始めるトリガー電圧である。保護素子のスナップバック電圧が被保護素子のスナップバック電圧より低ければ、保護素子を通して静電気を接地ラインに逃がせるので被保護素子は静電気から保護される。また、ＥＳＤとはＥｌｅｃｔｒｏ−Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅの略称で静電気放電を意味する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−１２８２９３号公報
【特許文献２】特開平０５−９０４８１号公報
【特許文献３】特開平０６−１７７３２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献２には、図８に示すように、図７と同様の構成で電源ライン５１となる最高電位端子と接地ライン５３となる最低電位端子間に静電気が印加された場合の新たなＥＳＤ保護素子５９が開示されている。従来はＮ型エピタキシャル層をカソード、Ｐ型半導体基板をアノードとする点線で示す寄生ＰＮ接合ダイオード５５ａが、両端子間に印加される静電気の放電経路となり内部回路５６を保護していた。図７のＰＮ接合ダイオード５５が寄生ＰＮ接合ダイオード５５ａで代替されている。
【０００８】
しかし、微細化の進展等による静電気の放電経路のインピーダンスの増加等により、該寄生ＰＮ接合ダイオード５５ａが有効に動作せず、内部回路５６のいずれかの接合を介して静電気の放電経路が生じ、内部回路５６の接合部が破壊される問題が生じていた。そこで、該寄生ＰＮ接合ダイオード５５ａと並列にベースとエミッタ間が抵抗５８でシャントされたＮＰＮバイポーラトランジスタ５７を接続した新たなＥＳＤ保護素子５９で静電気に対処する内容が開示されている。
【０００９】
静電気による正の電圧が、電源ライン５１から該電源ライン５１に接続されたＮＰＮバイポーラトランジスタ５７のコレクタに印加され、接地ライン５３から該接地ライン５３に接続されたエミッタに負の電圧が印加された場合、該ＮＰＮバイポーラトランジスタ５７のベース・エミッタ間に抵抗５８を接続した状態でのコレクタ・エミッタ間ブレークダウン電圧ＢＶＣＥＲ以上の電圧に達した時点で該ＮＰＮバイポーラトランジスタ５７はブレークダウンする。逆に、電源ライン５１を負、接地ライン５３を正とする静電気が印加された場合は、前記抵抗５８を介してベース・コレクタ間接合が順方向のためクランプされる。
【００１０】
従って電源ライン５１と接地ライン５３との間は、従来の寄生的に存在していたＥＳＤ保護ＰＮ接合ダイオード５５ａと並列に、より低いブレークダウン電圧を有する、ＮＰＮバイポーラトランジスタ５７と前記抵抗５８で構成される新たなＥＳＤ保護素子５９により静電気から保護される。静電気の放電経路は一部が半導体基板内で一部は半導体基板の表面となる。
【００１１】
しかし、より低電圧動作を追及する携帯機器等に使用される半導体装置においては、静電気が印加された場合、更に低い電圧でブレークダウンするＥＳＤ保護素子であって、且つ、放熱の関係から静電気放電経路が出来るだけ半導体基板の内部に形成される新たなＥＳＤ保護素子が必要になる。
【課題を解決するための手段】
【００１２】
本発明の半導体装置は、第１導電型の半導体基板上に堆積された第２導電型のエピタキシャル層と、前記半導体基板と前記エピタキシャル層の間に形成された第２導電型の第１の埋め込み層と、前記第１の埋め込み層の周辺領域と接続され前記半導体基板内から前記エピタキシャル層内に延在する第１導電型の第２の埋め込み層と、前記エピタキシャル層の表面から前記エピタキシャル層内に延在し前記第２の埋め込み層と一体となる第１導電型の引き出し層と、前記第２の埋め込み層、前記引き出し層と前記第１の埋め込み層とに囲まれた前記エピタキシャル層の表面からその内部に延在して形成された第２導電型の第１の拡散層と、前記第１の拡散層と接続され該第１の拡散層を取り囲んで形成された第１導電型の第２の拡散層と、前記第１の拡散層及び前記第２の拡散層に接続されたカソード電極と前記引き出し層と接続されたアノード電極と、を具備し、前記第１の埋め込み層と前記第２の埋め込み層で形成されるＰＮ接合ダイオードと前記第２の拡散層と前記エピタキシャル層と前記引き出し層で形成される寄生バイポーラトランジスタとで構成されるＥＳＤ保護素子を有することを特徴とする。
【００１３】
また、本発明の半導体装置は、前記寄生バイポーラトランジスタにおいて、前記第２の拡散層がエミッタ、前記エピタキシャル層がベース、前記引き出し層がコレクタとなることを特徴とする。
【００１４】
また、本発明の半導体装置は、前記ＰＮ接合ダイオードにおいて、前記第１の埋め込み層の不純物濃度が少なくとも前記第２の埋め込み層に隣接する領域で前記エピタキシャル層の不純物濃度より高く前記第２の埋め込み層の不純物濃度より低いことを特徴とする。
【００１５】
また、本発明の半導体装置は、前記カソード電極が電源ラインに、前記アノード電極が接地ラインに接続されることを特徴とする。
【００１６】
また、本発明の半導体装置は、前記第２の拡散層が前記第１の拡散層より前記エピタキシャル層の内部まで延在することを特徴とする。
【００１７】
また、本発明の半導体装置は、前記第１の埋め込み層の不純物濃度が前記ＰＮ接合ダイオードの耐圧を決定する前記第２の埋め込み層近傍以外の領域で該埋め込み層近傍より高濃度であることを特徴とする。
【００１８】
また、本発明の半導体装置は、前記ＥＳＤ保護素子が並列に格子状に複数形成されていることを特徴とする。
【００１９】
また、本発明の半導体装置は、前記第２の拡散層が前記引き出し層と同程度の深さまで前記エピタキシャル層内に延在することを特徴とする。
【００２０】
また、本発明の半導体装置は、第１導電型の半導体基板上に堆積された第２導電型のエピタキシャル層と、前記半導体基板と前記エピタキシャル層の間に形成された第２導電型の第１の埋め込み層と、前記第１の埋め込み層の周辺領域と接続され前記半導体基板内から前記エピタキシャル層内に延在する第１導電型の第２の埋め込み層と、前記エピタキシャル層の表面から前記エピタキシャル層内に延在し前記第２の埋め込み層と一体となる第１導電型の引き出し層と、前記第２の埋め込み層、前記引き出し層と前記第１の埋め込み層とに囲まれた前記エピタキシャル層の表面からその内部に延在して形成された第１導電型の第１の拡散層と、前記第１の拡散層と接続され該第１の拡散層を取り囲んで、該第１の拡散層より前記エピタキシャル層内の深い領域まで延在して形成された第２導電型の第２の拡散層と、前記第１の拡散層及び前記第２の拡散層に接続されたカソード電極と前記引き出し層と接続されたアノード電極と、を具備し、前記第１の埋め込み層と前記第２の埋め込み層で形成されるＰＮ接合ダイオードと前記第２の拡散層と前記エピタキシャル層と前記引き出し層及び前記第２の埋め込み層で形成される寄生バイポーラトランジスタとで構成されるＥＳＤ保護素子を有することを特徴とする。
【００２１】
また、本発明の半導体装置は、第１導電型の半導体基板上に堆積された第２導電型のエピタキシャル層と、前記半導体基板と前記エピタキシャル層の間に形成された第２導電型の第１の埋め込み層と、前記第１の埋め込み層の周辺領域と接続され前記半導体基板内から前記エピタキシャル層内に延在する第１導電型の第２の埋め込み層と、前記エピタキシャル層の表面から前記エピタキシャル層内に延在し前記第２の埋め込み層と一体となる第１導電型の引き出し層と、前記第２の埋め込み層、前記引き出し層と前記第１の埋め込み層とに囲まれた前記エピタキシャル層の表面からその内部に延在して形成された第１導電型の第２の拡散層と、前記第２の拡散層と接続され該第２の拡散層を取り囲んで、該第２の拡散層より前記エピタキシャル層内の浅い領域に形成された第２導電型の第１の拡散層と、前記第１の拡散層及び前記第２の拡散層に接続されたカソード電極と前記引き出し層と接続されたアノード電極と、を具備し、前記第１の埋め込み層と前記第２の埋め込み層で形成されるＰＮ接合ダイオードと、前記第２の拡散層と前記エピタキシャル層と前記引き出し層及び前記第２の埋め込み層で形成される寄生バイポーラトランジスタとで構成されるＥＳＤ保護素子を有することを特徴とする。
【発明の効果】
【００２２】
本発明の半導体装置によれば、所望の耐圧でブレークダウンし、大きな放電電流を流すことが可能なＥＳＤ保護特性のすぐれたＥＳＤ保護素子を有する半導体装置を実現できる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施形態におけるＥＳＤ保護素子の平面図及びその製造方法並びに静電気の放電経路を模式的に示す断面図である。
【図２】本発明の実施形態におけるＥＳＤ保護素子を利用したＥＳＤ保護回路の回路図及びＥＳＤ保護素子に印加された静電気の電圧と放電電流の関係を示す図である。
【図３】本発明の実施形態におけるＥＳＤ保護素子の製造方法を示す断面図である。
【図４】本発明の実施形態におけるＥＳＤ保護素子の製造方法を示す断面図である。
【図５】本発明の実施形態の第１の変形例におけるＥＳＤ保護素子の平面図及び静電気の放電経路を模式的に示す断面図である。
【図６】本発明の実施形態の第２の変形例におけるＥＳＤ保護素子の平面図及び静電気の放電経路を模式的に示す断面図である。
【図７】従来のＥＳＤ保護素子として一般的なＰＮ接合ダイオードを利用したＥＳＤ保護回路の回路図である。
【図８】従来のＥＳＤ保護素子である一般的なＰＮ接合ダイオードに加え、ＮＰＮバイポーラトランジスタと抵抗からなる新たなＥＳＤ保護素子を採用したＥＳＤ保護回路の回路図である。
【発明を実施するための形態】
【００２４】
本実施形態の半導体装置に使用されるＥＳＤ保護素子３７の特徴について、図１、図２に基づいて、以下に説明する。図１（Ａ）は本実施形態のＥＳＤ保護素子３７の平面図である。図１（Ｂ）は図１（Ａ）のＡ−Ａ線での断面図であり、また静電気の放電経路を示す模式図である。なお、図１（Ａ）では、図１（Ｂ）に示すカソード電極９、アノード電極１０は記載を省略している。
【００２５】
図２（Ａ）は本実施形態のＥＳＤ保護素子３７を電源ライン３１と接地ライン３３間に接続したＥＳＤ保護回路の回路図である。電源ライン３１と接地ライン３３の間に内部回路３６が接続される。内部回路３６から入出力端子３０が引き出され、入出力端子３０と電源ライン３１間にはＰＮ接合ダイオード３２が、入出力端子３０と接地ライン３３間にはＰＮ接合ダイオード３４がＥＳＤ保護素子として接続される。なお、ＰＮ接合ダイオード３２、３４についてもＥＳＤ保護素子３７の構成と置き換えてもよい。
【００２６】
ＥＳＤ保護素子３７は、図２（Ａ）に示すように、ＰＮ接合ダイオード３５と抵抗３９及び点線で示す寄生ＰＮＰバイポーラトランジスタ３８で構成される。ＰＮ接合ダイオード３５は、図１（Ｂ）に示すように、Ｎ＋型埋め込み層２とＰ＋型埋め込み層３で構成される。抵抗３９はＮ−型エピタキシャル層４の抵抗で構成される。寄生ＰＮＰバイポーラトランジスタ３８は、Ｐ＋型拡散層６をエミッタ、Ｎ−型エピタキシャル層４をベース、Ｐ＋型引き出し層５をコレクタとして構成される。
【００２７】
図１（Ａ）、図１（Ｂ）に基づいて、更に詳細にＥＳＤ保護素子３７の構成について説明し、その後、該ＥＳＤ保護素子３７に静電気が印加されたときに流れる静電気の放電経路について説明する。
【００２８】
図１（B）に示すように、Ｐ型半導体基板１上でＮ＋型埋め込み層２とＰ＋型埋め込み層３が互いに接続され、ＰＮ接合ダイオード３５を構成する。少なくとも該ＰＮ接合部に近接する領域のＮ＋型埋め込み層２の不純物濃度は、N−型エピタキシャル層４よりは高いが通常のＮＰＮバイポーラトランジスタのコレクタ層となる高濃度のＮ＋型埋め込み層、及び本実施形態のＰ＋型埋め込み層３より低く設定される。Ｎ＋型埋め込み層２とＰ＋型埋め込み層３で構成されるＰＮ接合ダイオード３５の耐圧を所望の値にするためである。
【００２９】
Ｐ＋型埋め込み層３とＰ＋型引き出し層５は、一体となりＮ−型エピタキシャル層４を貫通し、接地ライン３３に連結するアノード電極１０に接続される。図１（Ｂ）の左右のＰ＋型埋め込み層３とＰ＋型引き出し層５、並びにＮ＋型埋め込み層２にとり囲まれたＮ−型エピタキシャル層４の表面からＮ＋型拡散層７、及び該Ｎ＋型拡散層７に隣接するＰ＋型拡散層６が形成される。
【００３０】
同図（Ａ）に示すように、Ｐ＋型引き出し層５等に囲まれたＮ−型エピタキシャル層４にＮ＋型拡散層７が形成され、該Ｎ＋型拡散層７に隣接し、且つ、それを取り囲む構成でＰ＋型拡散層６が形成される。Ｐ＋型拡散層６は、Ｎ−型エピタキシャル層４の表面からＮ＋型拡散層７と同程度の深さで形成される。
【００３１】
Ｎ＋型拡散層７を含むＰ型半導体基板１の表面に形成されたシリコン酸化膜等からなる絶縁膜８の開口を介してＰ＋型引き出し層５と接続するアノード電極１０、Ｎ＋型拡散層７及びＰ＋型拡散層６と接続するカソード電極９が形成される。カソード電極９は電源ライン３１に接続される。
【００３２】
本実施形態のＥＳＤ保護素子３７に静電気が印加された場合の放電電流及びその放電経路について、図１（Ｂ）、図２（Ａ）、図２（Ｂ）に基づいて以下に説明する。
【００３３】
図２（Ａ）に示す電源端子ＶＤＤに正の静電気によるサージ電圧が印加されたとき、図１（Ｂ）に示すように、電源端子ＶＤＤに接続する電源ライン３１からカソード電極９、Ｎ＋型拡散層７、Ｎ−型エピタキシャル層４を経由してＮ＋型埋め込み層２に該正の静電気によるサージ電圧が印加されることになる。一方、接地ライン３３に接続されたアノード電極１０、アノード電極１０と接続されたＰ＋型引き出し層５、Ｐ＋型埋め込み層３は接地電位となる。
【００３４】
従って、正の静電気によるサージ電圧がＮ＋埋め込み層２とＰ＋埋め込み層３で構成されるＰＮ接合ダイオード３５の耐圧以上の大きさのとき、ＰＮ接合ダイオード３５がブレークダウンする。ＰＮ接合ダイオード３５の耐圧は、内部回路を構成するデバイスの耐圧より小さくなるように、少なくとも高濃度不純物層からなるＰ＋型埋め込み層３に隣接する領域のＮ＋型埋め込み層２の不純物濃度を設定しているからである。
【００３５】
その結果、図１（Ｂ）に示すように、Ｎ＋型拡散層７から抵抗成分を持つＮ−型エピタキシャル層４、Ｎ＋型埋め込み層２、Ｐ＋型埋め込み層３、Ｐ＋型引き出し層５を経由してアノード電極１０に放電電流Ｉ１が流れる。図２（Ｂ）で言えば、電圧ａでＰＮ接合ダイオード３５がブレークダウンし、放電電流Ｉ１が電圧ｂの位置までＮ−型エピタキシャル層４の抵抗等に応じた勾配で流れる。
【００３６】
抵抗３９からなるＮ−型エピタキシャル層４を放電電流Ｉ１が流れると、Ｎ−型エピタキシャル層４に電位勾配ができ、カソード電極９と接続された高電位のＰ＋型拡散層６の電位よりＮ−型エピタキシャル層４の電位が低くなる。従って、Ｐ＋型拡散層６をエミッタ、Ｎ−型エピタキシャル層４をベース、Ｐ＋型引き出し層５をコレクタとする寄生ＰＮＰバイポーラトランジスタ３８がオン状態になる。
【００３７】
オン状態になった寄生ＰＮＰバイポーラトランジスタ３８には、図１（Ｂ）に示すように、そのエミッタとなるＰ＋型拡散層６からコレクタとなるＰ＋型引き出し層５に向かって大きな放電電流Ｉ２が流れる。従って、寄生ＰＮＰバイポーラトランジスタ３８を流れる大きな放電電流Ｉ２により、電源ライン３１からカソード電極９に入ってきた正の静電気は、Ｐ＋型拡散層６からＮ−型エピタキシャル層４、Ｐ＋型引き出し層５、アノード電極１０を介して接地ライン３３に流出される。その結果、内部回路３６は静電気から迅速に保護される。
【００３８】
図２（Ｂ）で示すと、放電電流Ｉ１が流れ電圧ｂに達した時点、即ち、Ｐ＋型拡散層６とＮ−型エピタキシャル層４の電位差が所定の値に達した時点で寄生ＰＮＰバイポーラトランジスタ３８がオン状態になる。寄生ＰＮＰバイポーラトランジスタ３８のコレクタ電圧が電圧ｂになった時点でスナップバック現象が生じ、その後電圧ｃまで低下した後、寄生ＰＮＰバイポーラトランジスタ３８のコレクタ抵抗等に応じた勾配で放電電流Ｉ２は増大する。電圧ｃは、概略、寄生バイポーラトランジスタ３８のエミッタとベース間が抵抗Ｒでシャントされた場合の耐圧であるＢＶＣＥＲに相当する。
【００３９】
図２（Ａ）で示せば、ＥＳＤ保護素子３７において、先ず、電源ライン３１からカソード電極９、抵抗３９を介してＰＮ接合ダイオード３５に印加された正の静電気によるサージ電圧により、ＰＮ接合ダイオード３５がブレークダウンし、電源ライン３１と接地ライン３３間を放電電流Ｉ１が流れる。その結果、抵抗３９で電圧降下がおこり寄生ＰＮＰバイポーラトランジスタ３８のベース電位がエミッタ電位より低下するので寄生ＰＮＰバイポーラトランジスタ３８がオンして、電源ライン３１から接地ライン３３に大きな放電電流Ｉ２を放出することができる。
【００４０】
本実施形態のＥＳＤ保護素子３７は、上述のように、ＰＮ接合ダイオード３５をＮ＋型埋め込み層２とＰ＋型埋め込み層３で構成し、且つＰＮ接合近傍領域のＮ＋型埋め込み層２の不純物濃度を所定の範囲に制御することにより、該ＰＮ接合ダイオード３５の耐圧を所望の耐圧とし、そのブレークダウンによる放電電流Ｉ１により、寄生ＰＮＰバイポーラトランジスタ３８をオンさせ大きな放電電流Ｉ２を流し、内部回路３６を静電気から速やかに保護することに特徴がある。
【００４１】
以下に本実施形態のＥＳＤ保護素子の製造方法について、図１（Ｂ）、図３、図４に基づいて簡単に説明する。基本的にはバイポーラ集積回路の製造方法と同じである。
【００４２】
先ず、図３（Ａ）に示すように、Ｐ型半導体基板１を準備し、その表面にシリコン熱酸化膜等からなる絶縁膜２０を形成する。次に、絶縁膜２０に所定のフォトエッチングにより所定の大きさの開口２０ａを形成し、該開口２０ａを含むＰ型半導体基板１上を被覆するアンチモン（Ｓｂ）ドープ塗布膜２１を、通常のバイポーラプロセスのＮ＋型埋め込み層の形成条件と同条件で形成する。
【００４３】
その後、熱処理を行うことによりＰ型半導体基板１内にＮ＋型埋め込みデポ層２ａを形成する。塗布膜２１の代わりアンチモン（Ｓｂ）等をイオン注入して、Ｎ＋型埋め込みデポ層２ａを形成しても良い。
【００４４】
次に、図３（Ｂ）に示すように、塗布膜２１を除去した後、１１００℃前後の温度で熱処理を行い、Ｎ＋型埋め込みデポ層２ａをP型半導体基板１内の横方向及び下側のより深い領域まで拡散させ、Ｎ＋型埋め込み層２を形成する。その際、Ｎ＋型埋め込み層２を含むＰ型半導体基板１上にシリコン酸化膜２２が形成される。
【００４５】
次に、図３（Ｃ）に示すように、シリコン酸化膜２２に所定のフォトエッチングにより開口２２ａを形成し、シリコン酸化膜２２等をマスクにして開口２２ａ内に露出するＰ型半導体基板１にボロン（Ｂ）等をイオン注入等して、Ｐ＋型埋め込みデポ層３ａを形成する。
【００４６】
次に、図４（Ａ）に示すように、シリコン酸化膜２２を除去してからＮ＋埋め込み層２等を含むＰ型半導体基板１上に、所定のエピタキシャル法によりＮ−型エピタキシャル層４を堆積する。その後、Ｎ−型エピタキシャル層４の表面に形成されたシリコン酸化膜等をマスクとして、Ｎ−型エピタキシャル層４の所定の位置にボロン（Ｂ）等をイオン注入等し、所定の熱処理を行うことで同図（Ａ）に示すように、Ｎ−型エピタキシャル層４を貫通し一体となるＰ＋型埋め込み層３とＰ＋型引き出し層５の連続体が形成される。
【００４７】
Ｎ＋型埋め込み層２は、上述のＮ−型エピタキシャル層４の堆積、その後の熱処理により該Ｎ−型エピタキシャル層４内を熱拡散して其の上方及び横方向に対して延在する。但し、その拡散幅は、Ｎ＋型埋め込み層２を構成するアンチモン（Ｓｂ）等の拡散係数が小さいため狭い。Ｐ＋型引き出し層５を含むＮ−型エピタキシャル層４上にはシリコン酸化膜等からなる絶縁膜２３が形成される。
【００４８】
遅くともＮ−型エピタキシャル４の堆積時またはその後の前記熱処理時に横方向に拡散したＰ＋型埋め込み層３は、図３（Ａ）の開口部２０ａからＰ型半導体基板１内等を横方向に拡散するＮ＋型埋め込み層２の不純物濃度の低い領域と互いに接触し、所望の耐圧を有するＰＮ接合ダイオード３５を形成する。
【００４９】
従って、ＰＮ接合ダイオード３５は、図３（Ａ）に示す開口部２０ａを所定の大きさとし、その端部と図３（Ｃ）に示す開口部２２ａの端部との距離を適切に調整することにより、逆バイアスされたとき空乏層が低不純物濃度のＮ＋型埋め込み層２側により大きく延在して所望の耐圧を実現する。
【００５０】
なお、Ｎ＋型埋め込み層２を、その不純物濃度を通常のバイポーラプロセスのＮ＋型埋め込み層、及びＰ＋型埋め込み層３の不純物濃度より低く設計し、イオン注入法等でＰ＋型埋め込み層３と重畳して形成することにより、該低不純物濃度のＮ＋型埋め込み層２とＰ＋型埋め込み層３とでＰＮ接合ダイオード３５を形成してもよい。
【００５１】
ＰＮ接合ダイオード３５の所望の耐圧はＮ＋型埋め込み層２の不純物濃度を所定の値にすることにより実現できる。本実施形態における開口２０ａと開口２２ａとのマスクずれによるＰＮ接合ダイオード３５の耐圧のばらつきを改善できる。
【００５２】
この場合、Ｐ＋型埋め込み層３と離間した領域に通常のバイポーラプロセスのＮ＋型埋め込み層の不純物濃度と同等の高不純物濃度のＮ＋型埋め込み層２を形成し、高不純物濃度のＮ＋型埋め込み層２とＰ＋型埋め込み層３との間の領域を低不純物濃度のＮ＋型埋め込み層２で連続させ、低不純物濃度のＮ＋型埋め込み層２とＰ＋型埋め込み層３でＰＮ接合ダイオード３５を形成しても良い。所望の耐圧は低不純物濃度のＮ＋型埋め込み層２の不純物濃度で決定される。
【００５３】
次に、図４（Ｂ）に示すように、所定の方法により絶縁膜２３やフォトレジスト膜をマスクとして、砒素（Ａｓ）等やボロン（Ｂ）等をイオン注入して、Ｎ＋型拡散層７及びＰ＋型拡散層６を順次形成する。本工程も通常のバイポーラトランジスタのエミッタ層、ベースコンタクト層等形成と同時に行われる。Ｎ＋型拡散層７等を含むＰ型半導体基板１上にはシリコン酸化膜等からなる絶縁膜８が形成される。
【００５４】
次に、図１（Ｂ）に示すように、絶縁膜８に所定のフォトエッチングにより形成した開口を介して、スパッタ等により堆積したアルミニューム（Ａｌ）等からなる薄膜を所定のフォトエッチングすることによりＰ＋型引き出し層５に接続するアノード電極１０、Ｎ＋型拡散層７及びＰ＋型拡散層６に接続するカソード電極９を形成する。必要に応じ多層配線構造を形成し、最後にパッシベーション膜を形成することによりＥＳＤ保護素子３７を有する半導体装置が完成する。
【００５５】
次に、本実施形態の第１の変形例のＥＳＤ保護素子について図５に基づいて説明する。本実施形態との相違点は、本実施形態ではP＋型拡散層６のＮ―型エピタキシャル層４内の深さがＮ＋型拡散層７の深さと同等程度であるのに対して、第１の変形例においてはＰ＋型拡散層６ａがＮ＋型拡散層７より相当深い位置まで延在することである。図５においては、Ｐ＋型引き出し層５と同時に形成しており、Ｐ＋型引き出し層５と同等の深さまで延在する。その他の構成は同等である。
【００５６】
係る構成を採用することにより、同図に示すように、寄生ＰＮＰバイポーラトランジスタ３８の放電電流Ｉ２は、Ｐ＋型拡散層６ａのより深い領域からＮ―型エピタキシャル層４内のより深い領域を経由してP＋型埋め込み層３等に流れでる。Ｐ＋型拡散層６ａのより深い領域の方でＮ−型エピタキシャル層４の電位がより低くなりＰ＋型拡散層６ａとの電位差が大きくなるからである。
【００５７】
半導体装置の裏面に近い、Ｎ−型エピタキシャル層４のより深い領域を寄生ＰＮＰバイポーラトランジスタ３８の大きなオン電流が流れるため、本実施形態の場合より放熱効果が大きくなり熱破壊に強くなる。従って、より大きな放電電流Ｉ２を流すことができ、より迅速に静電気から内部回路３６を保護することができる。その点では、Ｐ＋型拡散層６の深さをＮ−型エピタキシャル層４のより深い位置まで延在させるのが好ましい。
【００５８】
本実施形態の第２の変形例のＥＳＤ保護素子について図６に基づいて説明する。第１の変形例との相違点は、第１の変形例では図５（Ａ）に示すようにＮ＋型拡散層７をＰ＋型拡散層６ａが取り囲んでいるのに対して、第２の変形例では、図６（Ａ）に示すように、Ｐ＋型拡散層６ｂをＮ＋型拡散層７が取り囲んでいる点である。
【００５９】
係る構成をとることにより、Ｎ＋型拡散層７からＮ＋型埋め込み層２に向かって流れる放電電流Ｉ１により、Ｐ＋型拡散層６ｂと隣接するＮ−型エピタキシャル層４間とに電位差が生じる。その電位差はＰ＋型拡散層６ｂの深い領域ほど大きくなるので、深い部分での放電電流Ｉ２は大きくなるが、それより浅い位置のＰ＋型拡散層６ｂからも放電電流Ｉ２が流れる。その結果、全体の放電電流Ｉ２を第１の変形例の場合より多く流すことができる。
【００６０】
第１の変形例の場合もＰ＋型拡散層６ａとそれに隣接するＮ＋拡散層７から下方に連続するＮ−型エピタキシャル層４間とに電位差が生じる。その電位差はＰ＋型拡散層６ａの深い領域ほど大きくなるので、深い部分での放電電流Ｉ２は大きくなるが、それより浅い部分でも寄生ＰＮＰバイポーラトランジスタはオン状態になる。
【００６１】
しかし、Ｐ＋型埋め込み層３、Ｐ＋型引き出し層５が、Ｎ＋型拡散層７の下方に延在する電圧降下が生じたＮ−型エピタキシャル層４の浅い部分と面するＰ＋型拡散層６ａの側面と反対側の側面に面している。そのため、ベースとなるＮ−型エピタキシャル層４からコレクタとなるＰ＋型埋め込み層３等までの距離が遠くなる、即ちベース幅が大きくなる。従って、その部分からの放電電流Ｉ２は小さくなる。
【００６２】
本実施形態等では、図１（Ａ）等に示すように、１つのＥＳＤ保護素子について記載したが、同図等の前後、左右に同様の構成を格子状に形成する事により放電電流Ｉ２を更に増大させたＥＳＤ保護素子を形成する事ができる。
【符号の説明】
【００６３】
１  Ｐ型半導体基板    ２  Ｎ＋型埋め込み層    ３  Ｐ＋型埋め込み層    
４  Ｎ−型エピタキシャル層  ５  Ｐ＋型引き出し層    ６，６ａ，６ｂ  Ｐ＋型拡散層
７  Ｎ＋型拡散層    ８  絶縁膜    ９  カソード電極    １０  アノード電極
２０  絶縁膜    ２１  アンチモン（Ｓｂ）ドープ塗布膜    ２２  シリコン酸化膜
２３  絶縁膜    ３０  入出力端子    ３１  電源ライン    ２０ａ，２２ａ  開口    
３２，３４  ＰＮ接合ダイオード    ３３  接地ライン    ３５  ＰＮ接合ダイオード
３６  内部回路    ３７  ＥＳＤ保護素子    ３８  寄生ＰＮＰバイポーラトランジスタ
３９  抵抗    ５０  入出力端子    ５１  電源ライン    
５２，５４，５５  ＰＮ接合ダイオード    ５３  接地ライン  
５５ａ  寄生ＰＮ接合ダイオード    ５６  内部回路    
５７  ＮＰＮバイポーラトランジスタ    ５８  抵抗    ５９  ＥＳＤ保護素子    
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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