(57)【要約】【課題】デジタル駆動方式において、データ転送回数を低減することができ、消費電力を低減することができる液晶表示装置を提供する。【解決手段】画素１２のそれぞれが、１フレームを構成するサブフレーム毎に、第１行走査線ＧＡを介して供給された第１行選択信号に応じて、列データ線Ｄを介して連続して供給された互いに逆論理値である第１及び第２データを順次反転して出力する第１シフトレジスタ２１と、第２行走査線ＧＢを介して供給された第２行選択信号に応じて、第１シフトレジスタ２１から出力された第１及び第２データを順次反転して出力する第２シフトレジスタ２２と、共通信号線ＴＲＧを介して供給されたトリガパルスに応じて、第２シフトレジスタ２２から出力された第１及び第２データを順次反転して出力する第３シフトレジスタ２３と、第３シフトレジスタ２３から出力された第１及び第２データに応じて諧調表示を行う液晶表示素子２４とを備える。【選択図】図１
2013200466.tif 000002
【特許請求の範囲】
【請求項１】
複数本の列データ線と、複数本からなり２本で一組の第１及び第２行走査線とが交差する複数の交差部のそれぞれに画素が配置されており、各フレームを１フレーム期間より短時間である表示期間をもつ複数のサブフレームにより構成し、当該複数のサブフレームを表示すべき階調に応じて１ビットのデジタルデータにより選択的にオン、オフにして１フレームの画像を表示すべき階調に応じたサブフレームの組み合わせで前記画素が駆動されて表示を行う表示部と、
前記複数本の第１行走査線及び複数本の第２行走査線に対して第１及び第２行選択信号をそれぞれ出力する垂直走査回路と、
前記複数本の列データ線に対して、前記サブフレーム単位で互いに逆論理値である第１及び第２データを順次出力する水平走査回路と、
前記複数の画素に共通に接続された共通信号線に対してトリガパルスを出力するトリガパルス発生回路とを備え、
前記複数の画素のそれぞれが、
前記第１行選択信号に応じて、前記列データ線を介して供給された前記第１及び第２データを順次反転して出力する第１シフトレジスタと、
前記第２行選択信号に応じて、前記第１シフトレジスタから出力された前記第１及び第２データを順次反転して出力する第２シフトレジスタと、
前記トリガパルスに応じて、前記第２シフトレジスタから出力された前記第１及び第２データを順次反転して出力する第３シフトレジスタと、
前記第３シフトレジスタから出力された前記第１及び第２データに応じて諧調表示を行う液晶表示素子
とを備えることを特徴とする液晶表示装置。
【請求項２】
前記第１シフトレジスタが、前記行走査線にゲートが接続され、前記列データ線にドレインが接続された第１スイッチングトランジスタと、前記第１スイッチングトランジスタのソースに入力端子が接続された第１インバータとを備え、
前記第２シフトレジスタが、前記第１インバータの出力端子にドレインが接続され、行走査線にゲートが接続された第２スイッチングトランジスタと、
前記第２スイッチングトランジスタのソースに入力端子が接続された第２インバータとを備え、
前記第３シフトレジスタが、前記共通信号線にゲートが接続され、前記第２インバータの出力端子にドレインが接続された第３スイッチングトランジスタと、前記第３スイッチングトランジスタのソースに入力端子が接続され、前記画素電極に出力端子が接続された第３インバータとを備える
ことを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記第１のシフトレジスタが、前記列データ線に入力端子が接続され、互いに逆論理値の第１行選択信号が供給される２本の前記第１行走査線に制御端子が接続された第１トランスファゲートと、前記第１トランスファゲートの出力端子に入力端子が接続された第１インバータとを備え、
前記第２のシフトレジスタが、前記第１インバータの出力端子に入力端子が接続され、互いに逆論理値の第２行選択信号が供給される２本の前記第２行走査線に制御端子が接続された第２トランスファゲートと、前記第２トランスファゲートの出力端子に入力端子が接続された第２インバータとを備え、
前記第３シフトレジスタが、前記第２インバータの出力端子に入力端子が接続され、互いに逆論理値のトリガパルスが供給される２本の前記共通信号線に制御端子が接続された第３トランスファゲートと、前記第３トランスファゲートの出力端子に入力端子が接続され、前記画素電極に出力端子が接続された第３インバータとを備える
ことを特徴とする請求項１に記載の液晶表示装置。
【請求項４】
複数本の列データ線と、複数本からなり２本で一組の第１及び第２行走査線とが交差する複数の交差部のそれぞれに画素が配置されており、各フレームを１フレーム期間より短時間である表示期間をもつ複数のサブフレームにより構成し、当該複数のサブフレームを表示すべき階調に応じて１ビットのデジタルデータにより選択的にオン、オフにして１フレームの画像を表示すべき階調に応じたサブフレームの組み合わせで前記画素が駆動されて表示を行う液晶表示装置の駆動方法において、
第１シフトレジスタが、前記第１行走査線を介して供給された第１行選択信号に応じて、前記列データ線を介して前記サブフレーム単位で順次供給された互いに逆論理値である第１及び第２データを順次反転して出力するステップと、
第２シフトレジスタが、前記第２行走査線を介して供給された第２行選択信号に応じて、前記第１シフトレジスタから出力された前記第１及び第２データを反転して出力するステップと、
第３シフトレジスタが、前記複数の画素に共通に接続された共通信号線に応じて、前記第２シフトレジスタから出力された前記第１及び第２データを順次反転して出力するステップと、
液晶表示素子が、前記第３シフトレジスタから出力された前記第１及び第２データに応じて諧調表示を行うステップ
とを含むことを特徴とする液晶表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特にデジタル階調信号に基づいて表示を行う反射型液晶プロジェクタ装置等に用いるデジタル駆動方式の液晶表示装置及びその駆動方法に関する。
【背景技術】
【０００２】
近年、プロジェクタ装置やプロジェクションテレビには画像を投影するための中心部品としてＬＣＯＳ（Liquid Crystal on Silicon）型液晶表示装置が多く用いられている。このＬＣＯＳ等の液晶表示装置の表示方式には、従来ＣＭＯＳ（Complementary Metal Oxide Semiconductor）等の半導体素子へアナログ映像信号を入力し、その信号を画素毎の液晶表示素子の画素電極にそのまま保持して、液晶の配向を変える方式や、デジタル信号によりパルス幅変調（ＰＷＭ；Pulse Width Modulation）した映像信号を液晶表示素子の画素電極に印加して液晶の配向を時間的に切り替えて駆動する方式などがある。この中でデジタル信号によるパルス幅変調方式は、液晶の焼き付きに対して高い耐性を持つという特徴があるので、近年使用実績が高くなっている。
【０００３】
一方、液晶表示素子の駆動方式としてアナログ駆動方式とデジタル駆動方式とが知られている。アナログ駆動方式の液晶表示装置では、各画素が、液晶表示素子と、列データ線を介して供給される階調に応じたレベルのアナログ信号である階調信号を画素選択時にサンプリングする第１のスイッチング手段と、第１のスイッチング手段を介して供給される階調信号を一定期間保持する保持容量と、所定の読み出しタイミングでオンにスイッチングされて保持容量に保持された階調信号を液晶表示素子の画素電極に印加する第２のスイッチング手段を備えている構成のものが知られている（例えば、特許文献１、２参照。）。
【０００４】
また、デジタル駆動方式の液晶表示装置では、表示する映像信号の各フレームを、１フレーム期間より短時間である表示期間をもつ複数のサブフレームにより構成し、それら複数のサブフレームを表示すべき階調に応じてデジタル信号である１ビットのサブフレームデータにより選択的にオン、オフにして１フレームの画像を表示すべき階調に応じたサブフレームの組み合わせで画素を駆動する。
【０００５】
このデジタル駆動方式の液晶表示装置としては、各画素が、液晶表示素子と、２本で一組の列データ線をそれぞれ介して供給される互いに逆論理値の１ビットのサブフレームデータを画素選択時にサンプリングする第１及び第２のスイッチング手段と、互いの出力端子が他方の入力端子に接続された２つのインバータからなり、第１及び第２のスイッチング手段を介して供給される互いに逆論理値のサブフレームデータを一定期間保持する保持手段と、所定の読み出しタイミングでオンにスイッチングされて保持手段に保持されたサブフレームデータを液晶表示素子の画素電極に印加する第３のスイッチング手段を備えている構成のものが知られている（例えば、特許文献３参照。）。上記第３のスイッチング手段は２つのトランスファゲートからなり、それらトランスファゲートは出力端子が画素電極に共通に接続され、一方のゲート入力端子が保持手段の一方の端子に共通に接続され、他方のゲート入力端子が保持手段の他方の端子に共通に接続された構成である。また、上記２つのトランスファゲートのうち一方のトランスファゲートは第１の電圧が入力端子に供給され、他方のトランスファゲートは第２の電圧が入力端子に供給され、保持手段の保持電圧に応じて２つのトランスファゲートの一方がオンとされて第１の電圧又は第２の電圧を出力端子から画素電極に印加する構成である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−２７２６５７号公報
【特許文献２】特開２００１−０７５５３４号公報
【特許文献３】特表２００２−５１５６０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、デジタル駆動方式はアナログ駆動方式に比べて、電気的な調整が可能であるなどの特長がある反面、デジタル駆動方式の液晶表示装置では、画素の微細化に問題がある。例えば特許文献３に記載のデジタル駆動方式の液晶表示装置では、２つのインバータの各々が２個のトランジスタからなるＣＭＯＳインバータで構成され、第１及び第２のスイッチング手段が各１個のトランジスタで構成され、第３のスイッチング手段が２つのトランスファゲートからなる４個のトランジスタで構成されているため、全部で１０個のトランジスタを使用しており、画素を構成するトランジスタ数が多いため微細化の妨げになっている。
【０００８】
そこで、画素を構成するトランジスタ数を削減するため、デジタル駆動方式の液晶表示装置において、各画素を２段のシフトレジスタと液晶表示素子で構成し、この２段のシフトレジスタを用いてサブフレーム単位で逆論理値とした１ビットのサブフレームデータを転送する方法が検討されている。この方法では、サブフレーム単位で反転させたサブフレームデータを転送するため、データ転送回数が多くなり、消費電力が増大するという問題がある。
【０００９】
本発明の目的は、デジタル駆動方式において、データ転送回数を低減することができ、、消費電力を低減することができる液晶表示装置及びその駆動方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明の一態様によれば、複数本の列データ線（Ｄ）と、複数本からなり２本で一組の第１及び第２行走査線（ＧＡ，ＧＢ）とが交差する複数の交差部のそれぞれに画素（１２）が配置されており、各フレームを１フレーム期間より短時間である表示期間をもつ複数のサブフレーム（Ｂ０〜Ｂ３）により構成し、それら複数のサブフレーム（Ｂ０〜Ｂ３）を表示すべき階調に応じて１ビットのデジタルデータにより選択的にオン、オフにして１フレームの画像を表示すべき階調に応じたサブフレーム（Ｂ０〜Ｂ３）の組み合わせで画素（１２）が駆動されて表示を行う表示部（１１）と、複数本の第１行走査線（ＧＡ）及び複数本の第２行走査線（ＧＢ）に対して第１及び第２行選択信号をそれぞれ出力する垂直走査回路（１４）と、複数本の列データ線（Ｄ）に対してサブフレーム（Ｂ０〜Ｂ３）単位で互いに逆論理値である第１及び第２データを順次出力する水平走査回路（１３）と、複数の画素（１２）に共通に接続された共通信号線（ＴＲＧ）に対してトリガパルスを出力するトリガパルス発生回路（１５）とを備え、複数の画素（１２）のそれぞれが、第１行選択信号に応じて、列データ線（Ｄ）を介して供給された第１及び第２データを順次反転して出力する第１シフトレジスタ（２１）と、第２行選択信号に応じて、第１シフトレジスタ（２１）から出力された第１及び第２データを順次反転して出力する第２シフトレジスタ（２２）と、トリガパルスに応じて、第２シフトレジスタ（２２）から出力された第１及び第２データを順次反転して出力する第３シフトレジスタ（２３）と、第３シフトレジスタ（２３）から出力された第１及び第２データに応じて諧調表示を行う液晶表示素子（２４）とを備える液晶表示装置が提供される。
【００１１】
本発明の一態様において、第１シフトレジスタ（２１）が、行走査線にゲートが接続され、列データ線（Ｄ）にドレインが接続された第１スイッチングトランジスタ（Ｔｒ１）と、第１スイッチングトランジスタ（Ｔｒ１）のソースに入力端子が接続された第１インバータ（ＩＮＶ１）とを備え、第２シフトレジスタ（２２）が、第１インバータ（ＩＮＶ１）の出力端子にドレインが接続され、行走査線にゲートが接続された第２スイッチングトランジスタ（Ｔｒ２）と、第２スイッチングトランジスタ（Ｔｒ２）のソースに入力端子が接続された第２インバータ（ＩＮＶ２）とを備え、第３シフトレジスタ（２３）が、共通信号線（ＴＲＧ）にゲートが接続され、第２インバータ（ＩＮＶ２）の出力端子にドレインが接続された第３スイッチングトランジスタ（Ｔｒ３）と、第３スイッチングトランジスタ（Ｔｒ３）のソースに入力端子が接続され、画素（１２）電極に出力端子が接続された第３インバータ（ＩＮＶ３）とを備えていても良い。
【００１２】
本発明の一態様において、第１のシフトレジスタ（２１）が、列データ線（Ｄ）に入力端子が接続され、互いに逆論理値の第１行選択信号が供給される２本の第１行走査線（ＧＡ，ＮＧＡ）に制御端子が接続された第１トランスファゲート（４１）と、第１トランスファゲート（４１）の出力端子に入力端子が接続された第１インバータ（ＩＮＶ１）とを備え、第２のシフトレジスタ（２２）が、第１インバータ（ＩＮＶ１）の出力端子に入力端子が接続され、互いに逆論理値の第２行選択信号が供給される２本の第２行走査線（ＧＢ，ＮＧＢ）に制御端子が接続された第２トランスファゲート（４２）と、第２トランスファゲート（４２）の出力端子に入力端子が接続された第２インバータ（ＩＮＶ２）とを備え、第３シフトレジスタ（２３）が、第２インバータ（ＩＮＶ２）の出力端子に入力端子が接続され、互いに逆論理値のトリガパルスが供給される２本の共通信号線（ＴＲＧ，ＮＴＲＧ）に制御端子が接続された第３トランスファゲート（４３）と、第３トランスファゲート（４３）の出力端子に入力端子が接続され、画素（１２）電極に出力端子が接続された第３インバータ（ＩＮＶ３）とを備えていてもよい。
【００１３】
本発明の他の一態様によれば、複数本の列データ線（Ｄ）と、複数本からなり２本で一組の第１及び第２行走査線（ＧＡ，ＧＢ）とが交差する複数の交差部のそれぞれに画素（１２）が配置されており、各フレームを１フレーム期間より短時間である表示期間をもつ複数のサブフレーム（Ｂ０〜Ｂ３）により構成し、それら複数のサブフレーム（Ｂ０〜Ｂ３）を表示すべき階調に応じて１ビットのデジタルデータにより選択的にオン、オフにして１フレームの画像を表示すべき階調に応じたサブフレーム（Ｂ０〜Ｂ３）の組み合わせで画素（１２）が駆動されて表示を行う液晶表示装置の駆動方法において、サブフレーム（Ｂ０〜Ｂ３）毎に、第１シフトレジスタ（２１）が、第１行走査線（ＧＡ）を介して供給された第１行選択信号に応じて、列データ線（Ｄ）を介してサブフレーム（Ｂ０〜Ｂ３）単位で順次供給された互いに逆論理値である第１及び第２データを順次反転して出力するステップと、第２シフトレジスタ（２２）が、第２行走査線（ＧＢ）を介して供給された第２行選択信号に応じて、第１シフトレジスタ（２１）から出力された第１及び第２データを反転して出力するステップと、第３シフトレジスタ（２３）が、複数の画素（１２）に共通に接続された共通信号線（ＴＲＧ）に応じて、第２シフトレジスタ（２２）から出力された第１及び第２データを順次反転して出力するステップと、液晶表示素子（２４）が、第３シフトレジスタ（２３）から出力された第１及び第２データに応じて諧調表示を行うステップとを含む液晶表示装置の駆動方法が提供される。
【発明の効果】
【００１４】
本発明によれば、デジタル駆動方式において、データ転送回数を低減することができ、、消費電力を低減することができる液晶表示装置及びその駆動方法を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態に係る液晶表示装置の一例を示す回路図である。
【図２】本発明の実施の形態に係る画素の一例を示す回路図である。
【図３】本発明の実施の形態に係る液晶表示装置の駆動方法の一例を説明するためのタイミングチャートである。
【図４】図３の一点鎖線の丸で囲んだ部分の詳細の一例を示すタイミングチャートである。
【図５】図３の一点鎖線の丸で囲んだ部分の詳細の他の一例を示すタイミングチャートである。
【図６】比較例に係る画素を示す回路図である。
【図７】比較例に係る液晶表示装置の駆動方法を説明するためのタイミングチャートである。
【図８】比較例に係る書き込み方法を説明するためのタイミングチャートである。
【図９】本発明の実施の形態の変形例に係る画素の一例を示す回路図である。
【発明を実施するための形態】
【００１６】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１７】
また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１８】
（液晶表示装置の構成）
本発明の実施の形態に係る液晶表示装置は、図１に示すように、ｊ本の列データ線Ｄ１〜Ｄｊと複数（２×ｋ）本からなり２本で一組の行走査線ＧＡ１〜ＧＡｋ，ＧＢ１〜ＧＢｋとの各交差部にマトリクス状に配置された複数（ｊ×ｋ個）の画素回路（以下、単に「画素」という。）１２を有する表示部１１と、列データ線Ｄ１〜Ｄｊに接続された水平走査回路１３と、行走査線ＧＡ１〜ＧＡｋ，ＧＢ１〜ＧＢｋに接続された垂直走査回路１４と、各画素１２に共通に接続された共通信号線ＴＲＧに接続されたトリガパルス発生回路１５とを備えるデジタル駆動方式の液晶表示装置である。
【００１９】
表示部１１は、表示する映像信号の各フレームを、１フレーム期間より短時間である表示期間をもつ複数のサブフレームにより構成し、それら複数のサブフレームを表示すべき階調に応じてデジタル信号であるサブフレームデータにより選択的にオン、オフにして１フレームの画像を表示すべき階調に応じたサブフレームの組み合わせで画素１２を駆動する。
【００２０】
水平走査回路１３は、画素１２のそれぞれに対するサブフレーム単位のサブフレームデータとして、互いに逆論理値である１ビットの第１及び第２データを、列データ線Ｄ１〜Ｄｊに順次、１水平走査期間単位で出力する。垂直走査回路１４は、行走査線ＧＡ１〜ＧＡｋ，ＧＢ１〜ＧＢｋに対して、所定のタイミングで第１及び第２行選択信号を１水平走査期間単位で供給する。トリガパルス発生回路１５は、表示部１１内の全画素１２に同時に、共通信号線ＴＲＧを介して所定のタイミングで読み出し（表示）のためのトリガパルスを供給する。
【００２１】
図２に示す画素１２Ａは、図１に示した列データ線Ｄ１〜Ｄｊのうちの任意の１本の列データ線Ｄと、一組の行走査線ＧＡ１〜ＧＡｋ，ＧＢ１〜ＧＢｋのうち、任意の一組の行走査線ＧＡ，ＧＢとの交差部に配置された一画素とする。画素１２Ａは、第１保持部（第１シフトレジスタ）２１、第２保持部（第２シフトレジスタ）２２、出力部（第３シフトレジスタ）２３及び画素部（液晶表示素子）２４を備える。
【００２２】
第１保持部２１は、サブフレーム毎に、行走査線ＧＡを介して供給された第１行選択信号に応じて、列データ線Ｄを介して供給された第１及び第２データを順次反転して出力する。第１保持部２１は、列データ線Ｄにドレインが接続され、行走査線ＧＡにソースが接続された第１スイッチングトランジスタＴｒ１と、第１スイッチングトランジスタＴｒ１のソースに入力端子が接続された第１インバータＩＮＶ１を備える。
【００２３】
第２保持部２２は、サブフレーム毎に、行走査線ＧＢを介して供給された第２行選択信号に応じて、第１保持部２１から出力された第１及び第２データを順次反転して出力する。第２保持部２２は、行走査線ＧＢにゲートが接続され、第１インバータＩＮＶ１の出力端子にドレインが接続された第２スイッチングトランジスタＴｒ２と、第２スイッチングトランジスタＴｒ２のソースに入力端子が接続された第２インバータＩＮＶ２を備える。
【００２４】
出力部２３は、サブフレーム毎に、共通信号線ＴＲＧを介して供給されたトリガパルスに応じて、第２保持部２２から出力された第１及び第２データを順次反転して出力する。出力部２３は、共通信号線ＴＲＧにゲートが接続され、第２インバータＩＮＶ２の出力端子にドレインが接続された第３スイッチングトランジスタＴｒ３と、第３スイッチングトランジスタＴｒ３のソースに入力端子が接続された第３インバータＩＮＶ３を備える。
【００２５】
画素部２４は、サブフレーム毎に、出力部２３から出力された第１及び第２データに応じて諧調表示を順次行う。画素部２４は、第３インバータＩＮＶ３の出力端子に接続された画素電極ＰＥと、画素電極ＰＥに離間対向して配置された共通電極ＣＥと、画素電極ＰＥと共通電極ＣＥとの間に充填封止された液晶ＬＣを備える。
【００２６】
図２に示した第１〜第３スイッチングトランジスタＴｒ１〜Ｔｒ３としては、一例としていずれもｎチャンネルＭＯＳ型トランジスタ（以下、「ｎＭＯＳトランジスタ」という。）が使用可能である。また、第１〜第３インバータＩＮＶ１〜ＩＮＶ３としては、互いのドレイン同士、ゲート同士が接続されたｐチャンネルＭＯＳ型トランジスタ（以下、「ｐＭＯＳトランジスタ」という。）とｎＭＯＳトランジスタからなるＣＭＯＳインバータが使用可能である。
【００２７】
（液晶表示装置の駆動方法）
次に、本発明の実施の形態に係る液晶表示装置の画素１２の書き込み及び読み出し（表示）を含む駆動方法の一例を、図３〜図５のタイミングチャートを参照しながら説明する。図３の上部に付されたＢ０，Ｂ１，Ｂ２，Ｂ３はサブフレームをそれぞれ示し、４つのサブフレームＢ０，Ｂ１，Ｂ２，Ｂ３により１フレームが構成される。図３（ａ）は、表示部１１内の全画素１２に対する書き込みと読み出し（表示）を模式的に示しており、斜線部分が書き込みを示し、斜線部分の下の横線部分が読み出し（表示）を示す。図３（ａ）の横線部分に付されたＴｂ０、Ｔｎｂ０、Ｔｂ１、Ｔｎｂ１、Ｔｂ２、Ｔｎｂ２、Ｔｂ３、Ｔｎｂ３は、サブフレームＢ０、Ｂ１、Ｂ２、Ｂ３の第１及び第２データに対応する表示期間をそれぞれ示す。
【００２８】
［書き込み動作］
最初にサブフレームＢ０における書き込みについて説明する。例えば、画素１２Ａの画素部２４へ論理値「０」を出力する場合には、図３（ｂ）及び詳細には図４（ａ）に示すように、時刻ｔ１〜ｔ４において、画素１２Ａに接続された列データ線Ｄに対して水平走査回路１３から第１データとして論理値「１」であるハイレベル（ＶＤＤ）が供給される。このとき、画素１２Ａと同じ１行の他の画素１２にそれぞれ接続された列データ線にも第１データが供給される。その状態で、図３（ｃ）及び図３（ｄ）、詳細には図４（ｂ）及び図４（ｃ）に示すように、時刻ｔ１の直後の時刻ｔ２から時刻ｔ４の直前の時刻ｔ３までの期間、垂直走査回路１４から一組の行走査線ＧＡ、ＧＢを介してハイレベル（ＶＤＤ）の行選択信号が、画素１２Ａを含む１行のｊ個の画素１２に供給されてそれらの画素１２が選択される。これにより、画素１２Ａにおいて第１スイッチングトランジスタＴｒ１及び第２スイッチングトランジスタＴｒ２がオン状態となり、列データ線Ｄから供給されたハイレベルが第１インバータＩＮＶ１へ転送され、第１インバータＩＮＶ１がハイレベルを反転してローレベルを第２インバータＩＮＶ２へ転送する。
【００２９】
次に、画素１２Ａに接続された列データ線Ｄに対して水平走査回路１３から第１のデータと逆論理値の第２データが供給される。ここでは第１のデータとして論理値「１」であるハイレベルが供給されたので、図３（ｂ）及び詳細には図４（ａ）に示すように、時刻ｔ４〜時刻ｔ７において論理値「０」であるローレベル（０Ｖ）を第２データとして供給する。この互いに逆論理値の第１及び第２データが、サブフレームＢ０におけるサブフレームデータを構成する。この状態で今度は図３（ｃ）及び詳細には図４（ｂ）に示すように、時刻ｔ４の直後の時刻ｔ５から時刻ｔ７の直前の時刻ｔ６まで、行走査線ＧＡのみにハイレベルの行選択信号が供給される。これにより、画素１２Ａにおいて第１スイッチングトランジスタＴｒ１がオン状態となり、列データ線Ｄから供給された第２データであるローレベルが第１インバータＩＮＶ１へ転送される。この結果、第１インバータＩＮＶ１には第２データとしてローレベル、第２インバータＩＮＶ２には第１データとしてローレベルがそれぞれ書き込まれ、保持されている。これを全列に行うことで全画素１２に書き込みが行われる。
【００３０】
一方、画素部２４へ論理値「１」を出力する場合には、図５（ａ）に示すように、時刻ｔ１〜ｔ４において列データ線Ｄに第１データとして論理値「０」であるローレベルが与えられる。その状態で、図５（ｂ）及び図５（ｃ）に示すように、選択された一組の行走査線ＧＡ、ＧＢを共に、時刻ｔ１の直後の時刻ｔ２においてローレベルからハイレベルへ変化させ、時刻ｔ４の直前の時刻ｔ３においてローレベルへ変化させる。これにより、第１スイッチングトランジスタＴｒ１及び第２スイッチングトランジスタＴｒ２がオン状態となり、ローレベルが第１インバータＩＮＶ１へ転送され、第１インバータＩＮＶ１がローレベルを反転してハイレベルを第２インバータＩＮＶ２へ転送する。
【００３１】
次に、図５（ａ）に示すように時刻ｔ４〜ｔ７において第１データとは逆の論理値「１」であるハイレベルを第２データとして供給する。この状態で今度は図５（ｂ）に示すように行走査線ＧＡのみを時刻ｔ５〜ｔ６においてローレベル、ハイレベル、ローレベルと変化させる。これにより、第１スイッチングトランジスタＴｒ１がオン状態となり、ハイレベルが第１インバータＩＮＶ１へ転送される。この状態で第１インバータＩＮＶ１には第２データとしてハイレベル、第２インバータＩＮＶ２には第１データとしてハイレベルがそれぞれ書き込まれ、保持されている。これを全列に行うことで全画素１２に書き込みが行われる。
【００３２】
［読み出し動作］
次に、読み出し（表示）動作へ移行する。図３（ｅ）に示すように、全画素１２への書き込み終了後に時刻ｔ８において共通信号線ＴＲＧをハイレベルとすることで、第３スイッチングトランジスタＴｒ３がオン状態となる。第２インバータＩＮＶ２に第１データとしてローレベルが保持されていた場合には、第２インバータＩＮＶ２が保持されていたローレベルを反転してハイレベルを第３インバータＩＮＶ３に転送するとともに、第３インバータＩＮＶ３がハイレベルを反転してローレベルを画素部２４の画素電極ＰＥに印加する。これとは逆に、第２インバータＩＮＶ２に第１データとしてハイレベルが保持されていた場合には、第２インバータＩＮＶ２が保持されていたハイレベルを反転してローレベルを第３インバータＩＮＶ３に転送するとともに、第３インバータＩＮＶ３がローレベルを反転してハイレベルを画素部２４の画素電極ＰＥに印加する。
【００３３】
したがって、列データ線Ｄを介して供給される第１データが論理値「０」であるときは、図３（ｆ）に示すように、液晶表示素子２４の画素電極ＰＥの電位は第１データとは逆の論理値「１」である正の電圧ＶＤＤとなり、列データ線Ｄを介して供給される第１データが論理値「１」であるときは、図３（ｇ）に示すように、液晶表示素子２４の画素電極ＰＥの電位は第１データとは逆の論理値「０」である０Ｖとなる。
【００３４】
一方、液晶表示素子２４の共通電極ＣＥには、サブフレームＢ０内で第１及び第２データの読み出しに併せて反転する共通電極電圧ＶＣが印加される。この共通電極電圧ＶＣは、時刻ｔ８において共通信号線ＴＲＧがハイレベルとなると同時に、図３（ｈ）に示すように、ローレベルの電圧ｃが印加され、サブフレームＢ０の第１データに対応した表示期間ｂ０においてローレベルの電圧ｃが維持される。この電圧ｃは、０Ｖ未満のマイナスの電圧であり、例えば液晶ＬＣの閾値電圧をＶｔｔ（＞０）としたとき、−Ｖｔｔである。
【００３５】
液晶表示素子２４は、液晶ＬＣにかかる画素電極ＰＥの電位と共通電極ＣＥの共通電極電圧ＶＣとの電位差の絶対値に応じた階調で表示を行う。ここで、サブフレームＢ０の第１データが論理値「０」であるときは、図３（ｉ）に示すように、液晶表示素子２４の液晶ＬＣに印加される電圧は正の大きな電圧Ｖ１ｂ０（＝ＶＤＤ−ｃ）となり、サブフレームＢ０の第１データに対応する表示期間Ｔｂ０において画素１２Ａは白を表示する。一方、サブフレームＢ０の第１データが論理値「１」であるときは、図３（ｊ）に示すように、液晶表示素子２４の液晶ＬＣに印加される電圧は正の小さな電圧Ｖ０ｂ０（＝０−ｃ）となり、サブフレームＢ０の第１データに対応する表示期間Ｔｂ０において画素１２Ａは黒を表示する。
【００３６】
次に、時刻ｔ８において共通信号線ＴＲＧをローレベルとした後に、時刻ｔ９において図３（ｄ）に示すように行走査線ＧＢのみローレベル、ハイレベル、ローレベルと変化させる。これにより、第２スイッチングトランジスタＴｒ２がオン状態となり、第１インバータＩＮＶ１から第２データが反転されて第２インバータＩＮＶ２へ転送される。行走査線ＧＢの動作は全画素１２同時でも同時でなくとも構わない。次に共通信号線ＴＲＧがハイレベルになる前に全画素１２に置いて終了すれば良い。
【００３７】
次に、時刻ｔ１０において、図３（ｅ）に示すように共通信号線ＴＲＧをハイレベルとすることで、第３スイッチングトランジスタＴｒ３がオン状態となる。第２インバータＩＮＶ２に第２データとしてローレベルが保持されていた場合には、第２インバータＩＮＶ２に保持されていたローレベルが反転され、ハイレベルが第３インバータＩＮＶ３に転送される。第３インバータＩＮＶ３がハイレベルを反転してローレベルを画素部２４の画素電極ＰＥに印加する。これとは逆に、第２インバータＩＮＶ２に第２データとしてハイレベルが保持されていた場合には、第２インバータＩＮＶ２が保持されていたハイレベルを反転しローレベルを第３インバータＩＮＶ３に転送するとともに、第３インバータＩＮＶ３がローレベルを反転してハイレベルを画素部２４の画素電極ＰＥに印加する。
【００３８】
列データ線Ｄを介して供給されるサブフレームＢ０の第２データが論理値「１」であるときは、図３（ｆ）に示すように、液晶表示素子２４の画素電極ＰＥの電位は第２データとは逆の論理値「０」である０Ｖとなり、列データ線Ｄを介して供給されるサブフレームＢ０の第２データが論理値「０」であるときは、図３（ｇ）に示すように、液晶表示素子２４の画素電極ＰＥの電位は第２データとは逆の論理値「１」である正の電圧ＶＤＤとなる。
【００３９】
一方、時刻ｔ１０において共通信号線ＴＲＧがハイレベルとなると同時に、液晶表示素子２４の共通電極ＣＥには、図３（ｈ）に示すように、共通電極電圧ＶＣとしてハイレベルの電圧ｄが印加され、サブフレームＢ０の第２データに対応する表示期間Ｔｎｂ０においてハイレベルの電圧ｄに維持される。この電圧ｄは、ＶＤＤより大きな所定電圧であり、例えば液晶ＬＣの飽和電圧Ｖｓａｔ（＞０）である。この飽和電圧Ｖｓａｔは前記閾値電圧Ｖｔｔよりも規定電圧（例えばＶＤＤ）高い電圧である。なお、焼き付きが発生しないように、サブフレームＢ０の第２データに対応する表示期間Ｔｎｂ０は、第１データに対応する表示期間Ｔｂ０と等しい。
【００４０】
サブフレームＢ０の第２データが論理値「１」である場合、図３（ｉ）に示すように、液晶表示素子２４の液晶ＬＣに印加される電圧は、画素電極ＰＥの印加電圧０Ｖと共通電極電圧ＶＣ（＝ｄ）との差電圧である、−ＶＤＤより負方向に大きな電圧Ｖ１ｎｂ０（＝−ｄ）となる。一方、サブフレームＢ０の第２データが論理値「０」である場合、図３（ｊ）に示すように、液晶表示素子２４の液晶ＬＣに印加される電圧は、画素電極ＰＥの印加電圧ＶＤＤと共通電極電圧ＶＣ（＝ｄ）との差電圧である、負の小さな電圧Ｖ０ｎｂ０（＝ＶＤＤ−ｄ）となる。
【００４１】
ここで、ｃ＝−Ｖｔｔ、ｄ＝Ｖｓａｔ（＝ＶＤＤ＋Ｖｔｔ）としたとき、図３（ｉ）に示す同じ画素１２ＡのサブフレームＢ０内の液晶層印加電圧Ｖ１ｂ０（＝ＶＤＤ−ｃ＝ＶＤＤ＋Ｖｔｔ）と液晶層印加電圧Ｖ１ｎｂ０（＝０−ｄ＝−（ＶＤＤ＋Ｖｔｔ））とは、液晶ＬＣに対する電圧印加方向が互いに逆となるが絶対値が同じ（ＶＤＤ＋Ｖｔｔ）であるので、画素１２Ａはどちらの表示期間Ｔｂ０，Ｔｎｂ０でも白を表示する。
【００４２】
一方、図３（ｊ）に示す同じ画素１２ＡのサブフレームＢ０内の液晶層印加電圧Ｖ０ｂ０（＝０−ｃ＝＋Ｖｔｔ）と液晶層印加電圧Ｖ０ｎｂ０（＝ＶＤＤ−ｄ＝−Ｖｔｔ）とは、液晶ＬＣに対する電圧印加方向が互いに逆となるが絶対値が同じＶｔｔであるので、画素１２Ａはどちらの表示期間Ｔｂ０，Ｔｎｂ０でも黒を表示する。また、液晶ＬＣに対する電圧印加方向がサブフレームＢ０内の表示期間Ｔｂ０，Ｔｎｂ０で反転するので、液晶表示素子２４は交流駆動されることになる。
【００４３】
続いて、図３（ａ）に示したサブフレームＢ１，Ｂ２，Ｂ３，・・・の順で、図３（ｂ）〜図３（ｊ）に示すようなサブフレームＢ１，Ｂ２，Ｂ３，・・・の各画素行単位の書き込み動作と全画素同時読み出し動作をサブフレームＢ０と同様に行い、各サブフレームＢ１，Ｂ２，Ｂ３，・・・の表示を行う。サブフレームＢ１，Ｂ２，Ｂ３，・・・の書き込みは、先のサブフレームＢ０，Ｂ１，Ｂ２，・・・の第２データに対応する表示期間Ｔｎｂ０，Ｔｎｂ１，Ｔｎｂ２，・・・内で行われる。図３（ｂ）〜図３（ｊ）においては、サブフレームＢ１，Ｂ２，Ｂ３，・・・の第１及び第２データの論理値の極性が、サブフレームＢ０の第１及び第２データの論理値の極性と同様の場合を示すが、特にこれに限定されない。
【００４４】
ここで、サブフレームＢ１，Ｂ２，Ｂ３，・・・毎に、サブフレームデータとして互いに逆論理値の第１及び第２データが連続して伝送され、画素１２Ａの書き込み動作及び読み出し動作を行うことにより、サブフレームＢ１，Ｂ２，Ｂ３，・・・のそれぞれにおいて２つの表示期間Ｔｂ０、Ｔｎｂ０、Ｔｂ１、Ｔｎｂ１、Ｔｂ２、Ｔｎｂ２、Ｔｂ３、Ｔｎｂ３で同じ階調の表示を行うと共に、液晶表示素子２４を交流駆動できるため、液晶表示素子２４の焼き付きを防止することができる。
【００４５】
また、サブフレームＢ０、Ｂ１、Ｂ２、Ｂ３の書き込み時間はそれぞれ同じである。これに対し、サブフレームＢ０、Ｂ１、Ｂ２、Ｂ３毎の表示期間（Ｔｂ０＋Ｔｎｂ０）、（Ｔｂ１＋Ｔｎｂ１）、（Ｔｂ２＋Ｔｎｂ２）、（Ｔｂ３＋Ｔｎｂ３）は、
(TB0+TnB0)：(TB1+TnB1)：(TB2+TnB2)：(TB3+TnB3)＝１：２：４：８
となっており、各サブフレームＢ０、Ｂ１、Ｂ２、Ｂ３のサブフレームデータの値を変えることで、４ビットのＰＷＭ方式での階調表現が可能となっている。すなわち、１フレーム期間内の４つのサブフレームＢ０、Ｂ１、Ｂ２、Ｂ３の組み合わせによって所望の階調表示を行うことができる。
【００４６】
このように、本発明の実施の形態の画素１２Ａによれば、３段のシフトレジスタ２１〜２３を用いてサブフレームＢ０、Ｂ１、Ｂ２、Ｂ３内において逆論理値の第１及び第２データを転送して諧調表示を行うことができるので、２段のシフトレジスタを用いてサブフレーム単位でサブフレームデータを反転させる場合と比較してデータ転送回数を低減することができ、消費電力を低減することができる。
【００４７】
更に、本発明の実施の形態の画素１２Ａによれば、インバータＩＮＶ１〜ＩＮＶ３をそれぞれ互いのドレイン同士、ゲート同士が接続された１個のｐＭＯＳトランジスタと１個のｎＭＯＳトランジスタとからなるＣＭＯＳインバータで構成できるので、全部で９個のトランジスタで構成することができ、従来のデジタル駆動方式の液晶表示装置の画素のトランジスタ数１０個に比べてトランジスタ数を削減することができる。このため、従来よりも画素ピッチを縮小することができるので、画素の微細化を実現でき、微細画素による高精細化に対応することができる。
【００４８】
更に、本発明の実施の形態の画素１２Ａによれば、シフトレジスタで記憶素子を構成しているので安定な動作が期待できる。また、液晶表示素子２４の画素電極ＰＥに対して第２インバータＩＮＶ１が出力するデータを印加するようにしているので、低インピーダンスで液晶表示素子２４を駆動できるので、保持容量が不要である。
【００４９】
（比較例）
次に、比較例に係る画素を説明する。比較例に係る画素１２Ｂは、図６に示すように、水平走査回路（図示せず）に接続された列データ線Ｄ１〜Ｄｊのうちの任意の１本の列データ線Ｄと、垂直走査回路（図示せず）に接続された行走査線Ｇ１〜Ｇｋのうちの任意の１本の行走査線Ｇとの交差部に配置された一画素で、保持部３１、出力部３２及び液晶表示素子３３より構成されている。
【００５０】
保持部３１は、ドレインが列データ線Ｄに接続され、ゲートが行走査線に接続された第１スイッチングトランジスタＴｒ１１と、第１スイッチングトランジスタＴｒ１１のソースに入力端子が接続された第１インバータＩＮＶ１１とからなり、全体として第１のシフトレジスタを構成している。
【００５１】
出力部３２は、ドレインが第１インバータＩＮＶ１１の出力端子に接続され、ゲートが共通信号線ＴＲＧに接続された第２スイッチングトランジスタＴｒ１２と、第２スイッチングトランジスタＴｒ１２のソースに入力端子が接続された第２インバータＩＮＶ１２とからなり、全体として第２のシフトレジスタを構成している。
【００５２】
液晶表示素子３３は、第２インバータＩＮＶ１２の出力端子に接続された画素電極ＰＥと、画素電極ＰＥに離間対向して配置された共通電極ＣＥと、画素電極ＰＥと共通電極ＣＥとの間の空間に充填封止された液晶ＬＣとからなる。なお、ここでは、第１スイッチングトランジスタＴｒ１１と第２スイッチングトランジスタＴｒ１２とは、一例としていずれもｎＭＯＳトランジスタである。
【００５３】
次に、本実施の形態の画素１２Ｂの書き込みと読み出しの動作について、図７及び図８のタイミングチャートを併せ参照して説明する。
【００５４】
まず、書き込み動作について説明する。図７（ａ）は、表示部１１を構成する全画素１２に対する書き込みと読み出しを模式的に示しており、図７（ａ）の斜線部分が書き込みを示している。いま、画素１２Ｂに接続された列データ線Ｄに対して水平走査回路１３から図７（ｂ）及び図８（ａ）に示すように、サブフレームＢ０の１ビットのサブフレームデータが時刻Ｔ１から時刻Ｔ４までの期間出力されたものとする。このときには、画素１２Ａと同じ１行の他の画素１２にそれぞれ接続された列データ線にもサブフレームＢ０の各１ビットのサブフレームデータがそれぞれ出力される。なお、図８（ａ）に示す１ビットのサブフレームデータは、説明の便宜上、論理値「１」としているが、論理値「０」のときは時刻Ｔ１〜Ｔ４の期間ローレベルとされる。
【００５５】
続いて、上記の時刻Ｔ１の直後の時刻Ｔ２から上記の時刻Ｔ４の直前の時刻Ｔ３までの期間、図７（ｃ）及び図８（ｂ）に示すように、垂直走査回路１４から行走査線Ｇを介してハイレベル（ＶＤＤ）の行選択信号が、画素１２Ｂを含む１行のｊ個の画素１２に入力されてそれらの画素１２が選択される。この画素選択状態で画素１２Ｂ内の第１スイッチングトランジスタＴｒ１１はオンとされ、この時列データ線Ｄを介して供給されている図７（ｂ）及び図８（ａ）に示す１ビットのサブフレームデータをサンプリングして第１インバータＩＮＶ１１へ供給する。
【００５６】
第１インバータＩＮＶ１１は、入力されたサブフレームデータと逆論理値のデータを出力する。ここで、図８（ｃ）に示すように共通信号線ＴＲＧには時刻Ｔ１から後述する読み出し開始時刻Ｔ５までの期間はトリガパルスは入力されず共通信号線ＴＲＧはローレベルとなっているので、第２スイッチングトランジスタＴｒ１２はオフ状態とされている。このため、時刻Ｔ３で図８（ｂ）に示すように行選択信号がローレベルとなり、画素１２Ｂを含む１行のｊ個の画素１２が非選択状態となっても、第１インバータＩＮＶ１１は画素選択時に第１スイッチングトランジスタＴｒ１１によりサンプリングされたサブフレームデータを保持している。
【００５７】
以下、同様にして、表示部１１を構成する全画素１２（これらは図６の構成と同じ構成である）に対してサブフレームＢ０の対応するサブフレームデータが書き込まれ、各画素１２内の第１インバータＩＮＶ１１にサブフレームデータが保持される。
【００５８】
次に、読み出し動作について説明する。全画素１２へのサブフレームデータの書き込み終了後の図８（ｃ）に示す時刻Ｔ５から時刻Ｔ６までの期間、また図７（ｄ）に模式的に示すように共通信号線ＴＲＧを介してハイレベルのトリガパルスが供給され、画素１２Ａを含む全画素１２の第２スイッチングトランジスタＴｒ１２がオンとされる。これにより、画素１２Ｂ内の第１インバータＩＮＶ１１に保持されていた入力サブフレームデータと逆論理値のサブフレームデータが、第２スイッチングトランジスタＴｒ１２を通して読み出されて第２インバータＩＮＶ１２に印加される。
【００５９】
第２インバータＩＮＶ１２は、入力された逆論理値のサブフレームデータを反転して、列データ線Ｄのサブフレームデータと同じ論理値としたサブフレームデータを保持すると共に液晶表示素子３３の画素電極ＰＥに印加する。
【００６０】
液晶表示素子３３の画素電極ＰＥの電位は、列データ線Ｄを介して供給されるサブフレームＢ０のサブフレームデータが論理値「１」であるときは図７（ｅ）に示すように正の電圧ＶＤＤであり、論理値「０」であるときは図７（ｆ）に示すように０Ｖである。
【００６１】
一方、液晶表示素子３３は、共通電極ＣＥにサブフレーム期間毎に反転する共通電極電圧ＶＣが印加される。この共通電極電圧ＶＣは、図７（ｇ）に示すように、サブフレームＢ０の表示期間Ｔｂ０はローレベルの電圧ｃである。この電圧ｃは、０Ｖ未満のマイナスの電圧であり、例えば液晶ＬＣの閾値電圧をＶｔｔ（＞０）としたとき、−Ｖｔｔである。
【００６２】
液晶表示素子３３は、液晶ＬＣにかかる画素電極ＰＥの電位と共通電極ＣＥの共通電極電圧ＶＣとの電位差の絶対値に応じた階調で表示を行う。ここで、液晶表示素子２４の液晶ＬＣに印加される電圧は、サブフレームＢ０のサブフレームデータが論理値「１」であるときは図７（ｈ）に示す正の大きな電圧Ｖ１ｂ０（＝ＶＤＤ−ｃ）となり、論理値「０」であるときは図７（ｉ）に示す正の小さな電圧Ｖ０ｂ０（＝０−ｃ）となる。従って、サブフレームＢ０ではサブフレームデータが論理値「１」である画素１２Ｂは白を表示し、サブフレームデータが論理値「０」である画素１２Ｂは黒を表示する。
【００６３】
サブフレームＢ０の書き込みと読み出し（表示）が終了すると、続く１サブフレーム期間では、図７（ａ）に模式的に示すように、サブフレームｎＢ０の書き込みと読み出し（表示）とが順次に行われる。サブフレームｎＢ０の書き込みは、図７（ｄ）及び図８（ｃ）に示す共通信号線ＴＲＧのトリガパルスがハイレベルからローレベルに変った直後に開始される。サブフレームｎＢ０の書き込みは、先に書き込まれたサブフレームＢ０の表示期間ｂ０内で行われる。
【００６４】
このサブフレームｎＢ０の各画素に書き込まれるサブフレームデータは、直前のサブフレームＢ０の同じ画素に書き込まれたサブフレームデータとは逆論理値の反転データである。すなわち、画素１２Ｂに書き込まれたサブフレームＢ０のサブフレームデータが論理値「１」であるときは、同じ画素１２Ｂに書き込まれるサブフレームｎＢ０のサブフレームデータは論理値「０」である。また、画素１２Ｂに書き込まれたサブフレームＢ０のサブフレームデータが論理値「０」であるときは、同じ画素１２Ｂに書き込まれるサブフレームｎＢ０のサブフレームデータは論理値「１」である。
【００６５】
画素１２ＢのサブフレームｎＢ０の書き込み動作は、サブフレームＢ０の書き込み動作と同様であり、表示部１１を構成する全画素１２Ｂに対してサブフレームｎＢ０の対応するサブフレームデータが書き込まれ、各画素１２Ｂ内の第１インバータＩＮＶ１１にサブフレームｎＢ０のサブフレームデータが保持される。図７（ａ）のｎＢ０における斜線部分が書き込みを示している。
【００６６】
続いて、画素１２Ｂの読み出し動作について説明する。全画素１２へのサブフレームデータの書き込み終了後に、図７（ｄ）に模式的に示すように共通信号線ＴＲＧを介してハイレベルのトリガパルスが供給され、画素１２Ｂを含む全画素１２の第２スイッチングトランジスタＴｒ１２がオンとされる。これにより、画素１２Ｂ内の第１インバータＩＮＶ１１に保持されていたサブフレームｎＢ０のサブフレームデータと逆論理値のサブフレームデータが、第２スイッチングトランジスタＴｒ１２を通して読み出されて第２インバータＩＮＶ１２に印加される。
【００６７】
第２インバータＩＮＶ１２は、入力された逆論理値のサブフレームデータを反転して、列データ線ＤのサブフレームｎＢ０のサブフレームデータと同じ論理値としたサブフレームデータを保持すると共に液晶表示素子３３の画素電極ＰＥに印加する。
【００６８】
液晶表示素子３３の画素電極ＰＥの電位は、列データ線Ｄを介して供給されるサブフレームｎＢ０のサブフレームデータが論理値「０」であるときは図７（ｅ）に示すように０Ｖであり、論理値「１」であるときは図７（ｆ）に示すように正の電圧ＶＤＤである。
【００６９】
一方、液晶表示素子３３は、共通電極ＣＥにサブフレーム期間毎に反転する共通電極電圧ＶＣが印加される。この共通電極電圧ＶＣは、図７（ｇ）に示すように、サブフレームｎＢ０の表示期間Ｔｎｂ０はハイレベルの電圧ｄである。この電圧ｄは、ＶＤＤより大きな所定電圧であり、例えば液晶ＬＣの飽和電圧Ｖｓａｔ（＞０）である。この飽和電圧Ｖｓａｔは前記閾値電圧Ｖｔｔよりも規定電圧（例えばＶＤＤ）高い電圧である。なお、サブフレームｎＢ０の表示期間Ｔｎｂ０は、サブフレームのＢ０の表示期間Ｔｂ０と等しい。
【００７０】
液晶表示素子３３の液晶ＬＣに印加される電圧は、論理値「１」のサブフレームＢ０のサブフレームデータが印加された画素１２Ｂでは、次のサブフレームｎＢ０のサブフレームデータは論理値「０」であるので、画素電極ＰＥの印加電圧０Ｖと共通電極電圧ＶＣ（＝ｄ）との差電圧である、ーＶＤＤより負方向に大きな図７（ｈ）に示す電圧Ｖ１ｎｂ０（＝−ｄ）となる。また、液晶表示素子３３の液晶ＬＣに印加される電圧は、論理値「０」のサブフレームＢ０のサブフレームデータが印加された画素１２Ｂでは、次のサブフレームｎＢ０のサブフレームデータは論理値「１」であるので、画素電極ＰＥの印加電圧ＶＤＤと共通電極電圧ＶＣ（＝ｄ）との差電圧である、図７（ｉ）に示す負の小さな電圧Ｖ０ｎｂ０（＝ＶＤＤ−ｄ）となる。
【００７１】
ここで、ｃ＝−Ｖｔｔ、ｄ＝Ｖｓａｔ（＝ＶＤＤ＋Ｖｔｔ）としたとき、図７（ｈ）に示す同じ画素１２ＡのサブフレームＢ０の液晶層印加電圧Ｖ１ｂ０（＝ＶＤＤ−ｃ＝ＶＤＤ＋Ｖｔｔ）とサブフレームｎＢ０の液晶層印加電圧Ｖ１ｎｂ０（＝０−ｄ＝−（ＶＤＤ＋Ｖｔｔ））とは、液晶ＬＣに対する電圧印加方向が互いに逆となるが絶対値が同じ（ＶＤＤ＋Ｖｔｔ）であるので、画素１２Ｂはどちらのサブフレームでも白表示を行う。一方、図７（ｉ）に示す同じ画素１２ＢのサブフレームＢ０の液晶層印加電圧Ｖ０ｂ０（＝０−ｃ＝＋Ｖｔｔ）とサブフレームｎＢ０の液晶層印加電圧Ｖ０ｎｂ０（＝ＶＤＤ−ｄ＝−Ｖｔｔ）とは、液晶ＬＣに対する電圧印加方向が互いに逆となるが絶対値が同じＶｔｔであるので、画素１２Ｂはどちらのサブフレームでも黒表示を行う。また、液晶ＬＣに対する電圧印加方向がサブフレームＢ０とサブフレームｎＢ０とで反転するので、液晶表示素子３３は交流駆動されることになる。
【００７２】
続いて、図７（ａ）に模式的に示すように、画素１２ＢはサブフレームＢ１、ｎＢ１、Ｂ２、ｎＢ２、Ｂ３、ｎＢ３・・・の順で、上述と同様の図７（ｂ）〜（ｉ）に示すようなサブフレームの各画素行単位の書き込み動作と全画素同時読み出し動作を行い、各サブフレームの表示を行う。ここで、サブフレームｎＢ１、ｎＢ２、ｎＢ３はサブフレームＢ１、Ｂ２、Ｂ３のサブフレームデータの反転データを伝送するサブフレームである。このように、隣接する２つのサブフレーム単位で、互いに逆論理値のサブフレームデータを伝送して画素１２Ｂが書き込み動作及び読み出し動作を行うことにより、隣接する２つのサブフレームでは各画素１２Ｂは画素毎に同じ階調の表示を行うと共に、液晶表示素子３３を交流駆動できるため、液晶表示素子３３の焼き付きを防止することができる。
【００７３】
また、サブフレームＢ０、ｎＢ０、Ｂ１、ｎＢ１、Ｂ２、ｎＢ２、Ｂ３、ｎＢ３の書き込み時間はそれぞれ同じである。これに対し、表示期間に関しては、サブフレームＢ０、ｎＢ０、Ｂ１、ｎＢ１、Ｂ２、ｎＢ２、Ｂ３、ｎＢ３の各表示期間をそれぞれＴｂ０、Ｔｎｂ０、Ｔｂ１、Ｔｎｂ１、Ｔｂ２、Ｔｎｂ２、Ｔｂ３、Ｔｎｂ３とすると、例えば
(TB0+TnB0)：(TB1+TnB1)：(TB2+TnB2)：(TB3+TnB3)＝１：２：４：８
となっており、各サブフレームデータＢ０〜Ｂ３（ｎＢ０〜ｎＢ３）の各値を変えることで、４ビットのＰＷＭ方式での階調表現が可能となっている。すなわち、１フレーム期間内の８つのサブフレームＢ０、ｎＢ０、Ｂ１、ｎＢ１、Ｂ２、ｎＢ２、Ｂ３、ｎＢ３の組み合わせによって所望の階調表示を行う。
【００７４】
このように、比較例に係る画素１２Ｂによれば、第１及び第２インバータＩＮＶ１１，ＩＮＶ１２をそれぞれ互いのドレイン同士、ゲート同士が接続された１個のｐＭＯＳトランジスタと１個のｎＭＯＳトランジスタとからなるＣＭＯＳインバータで構成できるので、全部で６個のトランジスタで構成することができ、従来のデジタル駆動方式の液晶表示装置の画素のトランジスタ数１０個に比べてトランジスタ数を削減することができる。このため、従来よりも画素ピッチを縮小することができるので、画素の微細化を実現でき、微細画素による高精細化に対応することができる。
【００７５】
また、比較例に係る画素１２Ｂによれば、シフトレジスタで記憶素子を構成しているので安定な動作が期待できる。また、液晶表示素子３３の画素電極ＰＥに対して第２インバータＩＮＶ１２が出力するデータを印加するようにしているので、低インピーダンスで液晶表示素子３３を駆動できるので、保持容量が不要である。
【００７６】
ここで、比較例に係る画素１２Ｂを用いた液晶表示装置では、サブフレームＢ０に対してサブフレームｎＢ０、サブフレームＢ１に対してサブフレームｎＢ１、・・・と互いに逆論理値のサブフレームデータについて２回ずつ転送する必要があった。このため、データ転送回数が多くなり、消費電力が増大する。これに対して、本発明の実施の形態に係る液晶表示装置及びその駆動方法によれば、図２に示すように３段のシフトレジスタ２１〜２３を有する画素１２Ａを用いることにより、図３に示すようにサブフレームＢ０，Ｂ１，Ｂ３のそれぞれにおいて、互いに逆論理値の第１及び第２データを１回（一括）で転送し、諧調表示することが可能となる。したがって、比較例に係る画素１２Ｂを用いた液晶表示装置と比較してデータ転送回数を半分にでき、消費電流を低減することが可能となる。
【００７７】
（変形例）
本発明の実施の形態の変形例として、液晶表示装置の画素の構成が異なる一例を説明する。本発明の実施の形態の変形例に係る画素１２Ｃは、図９に示すように、第１保持部２１、第２保持部２２及び出力部２３のそれぞれが、前段に第１〜第３トランスファゲート４１，４２，４３を有する点が、図２に示した画素１２Ａと異なる。
【００７８】
図９に示した第１保持部２１は、第１トランスファゲート４１と、第１トランスファゲート４１の出力端子に入力端子が接続された第１インバータＩＮＶ１とを有し、全体として第１シフトレジスタを構成している。第１トランスファゲート４１は、互いにドレイン同士、及びソース同士が接続された１個のｎＭＯＳトランジスタＮＴｒ１と１個のｐＭＯＳトランジスタＰＴｒ１とからなる。第１トランスファゲート４１の入力端子であるトランジスタＮＴｒ１及びＰＴｒ１の各ドレインは列データ線Ｄに接続されている。第１トランスファゲート４１の出力端子である各ソースは第１インバータＩＮＶ１の入力端子に接続されている。また、第１トランスファゲート４１の制御端子であるｎＭＯＳトランジスタＮＴｒ１のゲートとｐＭＯＳトランジスタＰＴｒ１のゲートとは、２本の行走査線ＧＡ，ＮＧＡにそれぞれ接続されている。行走査線ＧＡ，ＮＧＡは、各行の複数の画素単位に接続され、互いに逆論理値の行選択信号が垂直走査回路（図示せず）から供給される。
【００７９】
第２保持部２２は、第２トランスファゲート４２と、第２トランスファゲート４２の出力端子に入力端子が接続された第２インバータＩＮＶ２とを有し、全体として第２シフトレジスタを構成している。第２トランスファゲート４２は、互いにドレイン同士、及びソース同士が接続された１個のｎＭＯＳトランジスタＮＴｒ２と１個のｐＭＯＳトランジスタＰＴｒ２とからなる。第２トランスファゲート４２の入力端子であるトランジスタＮＴｒ２及びＰＴｒ２の各ドレインは第１インバータＩＮＶ１の出力端子に接続されている。第２トランスファゲート４２の出力端子である各ソースは第２インバータＩＮＶ２の入力端子に接続されている。また、第２トランスファゲート４２の制御端子であるｎＭＯＳトランジスタＮＴｒ２のゲートとｐＭＯＳトランジスタＰＴｒ２のゲートとは、２本の行走査線ＧＢ，ＮＧＢにそれぞれ接続されている。行走査線ＧＢ，ＮＧＢは、各行の複数の画素単位に接続され、互いに逆論理値の行選択信号が垂直走査回路（図示せず）から供給される。
【００８０】
出力部２３は、第３トランスファゲート４３と、第３トランスファゲート４３の出力端子に入力端子が接続された第３インバータＩＮＶ３とを有し、全体として第３シフトレジスタを構成している。第３トランスファゲート４３は、互いにドレイン同士、及びソース同士が接続された１個のｎＭＯＳトランジスタＮＴｒ３と１個のｐＭＯＳトランジスタＰＴｒ３とからなり、第３トランスファゲート４３の入力端子であるトランジスタＮＴｒ３及びＰＴｒ３の各ドレインは第２インバータＩＮＶ２の出力端子に接続され、第３トランスファゲート４３の出力端子である各ソースは第３インバータＩＮＶ３の入力端子に接続されている。また、第３トランスファゲート４３の制御端子であるｎＭＯＳトランジスタＮＴｒ３のゲートとｐＭＯＳトランジスタＰＴｒ３のゲートは第１共通信号線ＴＲＧと第２共通信号線ＮＴＲＧにそれぞれ接続されている。第１共通信号線ＴＲＧ及び第２共通信号線ＮＴＲＧとは、表示部１１を構成する全画素１２に共通に接続され、互いに逆論理値のトリガパルスがトリガパルス発生回路（図示せず）から供給される。
【００８１】
本発明の実施の形態の変形例に係る画素１２Ｃの書き込み動作は、行走査線ＧＡ，ＮＧＡ及び行走査線ＧＢ，ＮＧＢを介して供給される互いに逆論理値の行選択信号により第１トランスファーゲート４１及び第２トランスファーゲート４２をオンする以外は、図３〜図５に示した画素１２Ａの書き込み動作と同様である。また、全画素書き込み終了後の画素１２Ｃの読み出し時動作も、第１共通信号線ＴＲＧ及び第２共通信号線ＮＴＲＧを介して供給される互いに逆論理値のトリガパルスにより第３トランスファゲート４３をオンし、行走査線ＧＢ，ＮＧＢを介して供給される互いに逆論理値の行選択信号により第２トランスファーゲート４２をオンする以外は、図３に示した画素１２Ａの読み出し動作と同様である。
【００８２】
本発明の実施の形態の変形例に係る画素１２Ｃは、画素１２Ａがスイッチング手段を１個のｎＭＯＳトランジスタで構成したのに比べて、２個のトランジスタからなるトランスファゲートの構成としたため、画素を構成するトランジスタ数が９個から１２個と若干増えるが、比較例係る画素１２Ｂを用いた液晶表示装置と比較してデータ転送回数を半分にでき、消費電流を低減することが可能となる。
【００８３】
また、本発明の実施の形態の変形例に係る画素１２Ｃによれば、スイッチング手段が２個のトランジスタからなるトランスファゲートとしているので、スイッチング手段を通して第１〜第３インバータＩＮＶ１〜３に入力される電圧（サブフレームデータ）をＶＤＤまで高くすることができ、動作の安定が見込まれるという効果が得られる。
【００８４】
（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００８５】
例えば、図２に示した画素１２Ａ内の第１〜第３スイッチングトランジスタＴｒ１〜Ｔｒ３をｐＭＯＳトランジスタで構成することもできる。ただし、この場合は列データ線Ｄのデータや行走査線Ｇの行選択信号やトリガパルスの極性を実施の形態の場合と反転する必要がある。
【００８６】
また、１フレーム期間内のサブフレーム数やサブフレーム間の時間関係は図３と共に説明した実施の形態のものに限定されるものではなく、システムに応じて適宜変更可能であることは勿論である。
【００８７】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００８８】
１１…表示部
１２，１２Ａ，１２Ｂ，１２Ｃ…画素（画素回路）
１３…水平走査回路
１４…垂直走査回路
１５…トリガパルス発生回路
２１…第１シフトレジスタ（第１保持部）
２２…第２シフトレジスタ（第２保持部）
２３…第３シフトレジスタ（出力部）
２４，３３…液晶表示素子（画素部）
３１…シフトレジスタ（保持部）
３２…シフトレジスタ（出力部）
４１…第１トランスファゲート
４２…第２トランスファゲート
４３…第３トランスファゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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