(57)【要約】【課題】低コストで、高融点金属膜の電気抵抗を低減する。【解決手段】半導体基板上に、ボロンが添加された高融点金属を含むターゲットを用いたスパッタ法により、高融点金属膜を形成する工程を有することを特徴とする半導体装置の製造方法。（ａ）活性領域の溝内を埋め込むように第１の高融点金属膜からなるゲート電極を形成する工程、（ｂ）第１の膜上に、第２の高融点金属膜を形成する工程、（ｃ）コンタクト孔を埋め込むように、第３の膜上に第３の高融点金属膜を形成することによりコンタクトプラグを形成する工程、（ｄ）絶縁膜上に更に第４の高融点金属膜を形成する工程のうち少なくとも一つの工程では、ボロンが添加された高融点金属を含むターゲットを用いたスパッタ法により高融点金属膜を形成することを特徴とする半導体装置の製造方法。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板上に、ボロンが添加された高融点金属を含むターゲットを用いたスパッタ法により、高融点金属膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記高融点金属はタングステンであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ターゲットは、０．０１重量％以上１．０重量％以下のボロンを含むことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記半導体基板の活性領域内に溝を形成する工程と、
前記溝の内面上に、絶縁膜を形成する工程と、
請求項１〜３の何れか１項に記載の前記高融点金属膜を形成する工程により、前記溝内を埋め込むように第１の高融点金属膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記絶縁膜は、ゲート絶縁膜であり、
前記第１の高融点金属膜は、ゲート電極であることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記半導体基板上に、第１の膜を形成する工程と、
請求項１〜３の何れか１項に記載の前記高融点金属膜を形成する工程により、前記第１の膜上に、第２の高融点金属膜を形成する工程と、
前記第１の膜および前記第２の高融点金属膜をパターニングする工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記第１の膜および前記第２の高融点金属膜をパターニングする工程において、
前記第１の膜および前記第２の高融点金属膜をパターニングすることにより、前記第１の膜および前記第２の高融点金属膜を有するビット線を形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記半導体基板上に、絶縁膜を形成する工程と、
前記絶縁膜内にコンタクト孔を形成する工程と、
前記コンタクト孔の底部に、第２および第３の膜を形成する工程と、
請求項１〜３の何れか１項に記載の前記高融点金属膜を形成する工程により、前記コンタクト孔を埋め込むように、前記第３の膜上に第３の高融点金属膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項９】
前記コンタクト孔に埋め込まれた前記第２および第３の膜ならびに前記第３の高融点金属膜は、コンタクトプラグであることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第３の高融点金属膜を形成する工程の後に更に、
請求項１〜３の何れか１項に記載の前記高融点金属膜を形成する工程により、前記絶縁膜上に更に、第４の高融点金属膜を形成する工程と、
前記第４の高融点金属膜の少なくとも一部が前記第３の高融点金属膜上に残留するように、前記第４の高融点金属膜をパターニングする工程と、
を有することを特徴とする請求項８または９に記載の半導体装置の製造方法。
【請求項１１】
前記第４の高融点金属膜をパターニングする工程において、
前記第４の高融点金属膜をパターニングすることにより、コンタクトパッドを形成することを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
半導体基板の活性領域内に溝を形成する工程と、
前記溝の内面上に、ゲート絶縁膜を形成する工程と、
前記溝内を埋め込むように第１の高融点金属膜を形成することにより、第１の高融点金属膜からなるゲート電極を形成する工程と、
前記活性領域内の、前記溝を挟んだ両側の領域のうち一方の領域に第１の不純物拡散層を形成する工程と、
前記半導体基板上に、第１の膜を形成する工程と、
前記第１の膜上に、第２の高融点金属膜を形成する工程と、
前記第１の膜および前記第２の高融点金属膜の少なくとも一部が、前記第１の不純物拡散層上に残留するように、前記第１の膜および前記第２の高融点金属膜をパターニングすることにより、前記第１の膜および前記第２の高融点金属膜を有するビット線を形成する工程と、
前記半導体基板上に、絶縁膜を形成する工程と、
前記活性領域内の、前記溝を挟んだ両側の領域のうち他方の領域を露出させるように、前記絶縁膜内にコンタクト孔を形成する工程と、
前記活性領域内の、前記他方の領域に第２の不純物拡散層を形成する工程と、
前記コンタクト孔の下部に、第２および第３の膜を形成する工程と、
前記コンタクト孔を埋め込むように、前記第３の膜上に第３の高融点金属膜を形成することにより、前記第２および第３の膜ならびに前記第３の高融点金属膜を有するコンタクトプラグを形成する工程と、
前記絶縁膜上に更に、第４の高融点金属膜を形成する工程と、
前記第４の高融点金属膜の少なくとも一部が前記第３の高融点金属膜上に残留するように前記第４の高融点金属膜をパターニングすることにより、コンタクトパッドを形成する工程と、
を有し、
前記第１、第２、第３および第４の高融点金属膜を形成する工程のうち少なくとも一つの工程では、ボロンが添加された高融点金属を含むターゲットを用いたスパッタ法により高融点金属膜を形成することを特徴とする半導体装置の製造方法。
【請求項１３】
前記コンタクトパッドを形成する工程の後に更に、
前記コンタクトパッド上にキャパシタを形成する工程を有することを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記キャパシタは、シリンダー型またはクラウン型のキャパシタであることを特徴とする請求項１３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化に伴い、半導体装置内で用いるタングステン配線等の高融点金属からなる配線の抵抗が従来の抵抗値では、設計目標値より高くなるという問題が生じることがある。このように従来から、高融点金属配線の低抵抗化が要望されている。タングステン等の高融点金属は、その結晶粒が大きいほど抵抗が下がることが知られている。
【０００３】
特許文献１（特開２００７−１９４４６８号公報）には、ＷＦ6ガスをＢ2Ｈ6ガスで還元してＷ核付けをし、Ｗを成長させる方法が開示されている。
【０００４】
特許文献２（特開２００４−２７００３５号公報）には、スパッタガスとしてクリプトンまたはキセノンを用いてタングステンをスパッタ法により成膜して、その抵抗率を下げることが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１９４４６８号公報
【特許文献２】特開２００４−２７００３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１の方法では、Ｂ2Ｈ6ガスはＷ核付けのために使用され、ボロンのタングステン内への入り込みが少なく不十分であり、タングステンの低抵抗化には不十分であった。
【０００７】
また、特許文献２の方法で使用するクリプトンやキセノンガスは、アルゴンガスに比べて高価であり、この方法を使用するとコストが増大するという問題があった。
【０００８】
以上のように、従来は、低コストで、高融点金属膜の十分な低抵抗化を行うことは不可能であった。
【課題を解決するための手段】
【０００９】
一実施形態は、
半導体基板上に、ボロンが添加された高融点金属を含むターゲットを用いたスパッタ法により、高融点金属膜を形成する工程を有することを特徴とする半導体装置の製造方法に関する。
【００１０】
他の実施形態は、
半導体基板の活性領域内に溝を形成する工程と、
前記溝の内面上に、ゲート絶縁膜を形成する工程と、
前記溝内を埋め込むように第１の高融点金属膜を形成することにより、第１の高融点金属膜からなるゲート電極を形成する工程と、
前記活性領域内の、前記溝を挟んだ両側の領域のうち一方の領域に第１の不純物拡散層を形成する工程と、
前記半導体基板上に、第１の膜を形成する工程と、
前記第１の膜上に、第２の高融点金属膜を形成する工程と、
前記第１の膜および前記第２の高融点金属膜の少なくとも一部が、前記第１の不純物拡散層上に残留するように、前記第１の膜および前記第２の高融点金属膜をパターニングすることにより、前記第１の膜および前記第２の高融点金属膜を有するビット線を形成する工程と、
前記半導体基板上に、絶縁膜を形成する工程と、
前記活性領域内の、前記溝を挟んだ両側の領域のうち他方の領域を露出させるように、前記絶縁膜内にコンタクト孔を形成する工程と、
前記活性領域内の、前記他方の領域に第２の不純物拡散層を形成する工程と、
前記コンタクト孔の下部に、第２および第３の膜を形成する工程と、
前記コンタクト孔を埋め込むように、前記第３の膜上に第３の高融点金属膜を形成することにより、前記第２および第３の膜ならびに前記第３の高融点金属膜を有するコンタクトプラグを形成する工程と、
前記絶縁膜上に更に、第４の高融点金属膜を形成する工程と、
前記第４の高融点金属膜の少なくとも一部が前記第３の高融点金属膜上に残留するように前記第４の高融点金属膜をパターニングすることにより、コンタクトパッドを形成する工程と、
を有し、
前記第１、第２、第３および第４の高融点金属膜を形成する工程のうち少なくとも一つの工程では、ボロンが添加された高融点金属を含むターゲットを用いたスパッタ法により高融点金属膜を形成することを特徴とする半導体装置の製造方法に関する。
【発明の効果】
【００１１】
低コストで、高融点金属膜の電気抵抗を低減することができる。
【図面の簡単な説明】
【００１２】
【図１】第1実施形態の半導体装置を表す平面図である。
【図２】第1実施形態の半導体装置を表す断面図である。
【図３】第1実施形態の半導体装置の製造方法の一工程を表す断面図である。
【図４】第1実施形態の半導体装置の製造方法の一工程を表す断面図である。
【図５】第1実施形態の半導体装置の製造方法の一工程を表す断面図である。
【図６】第1実施形態の半導体装置の製造方法の一工程を表す断面図である。
【図７】第1実施形態の半導体装置の製造方法の一工程を表す断面図である。
【図８】第1実施形態の半導体装置の製造方法の一工程を表す断面図である。
【図９】第1実施形態の半導体装置の製造方法の一工程を表す断面図である。
【図１０】第1実施形態の半導体装置の製造方法の一工程を表す断面図である。
【図１１】第1実施形態の半導体装置の製造方法の一工程を表す断面図である。
【図１２】第1実施形態の半導体装置の製造方法の一工程を表す断面図である。
【図１３】第1実施形態の半導体装置の製造方法の一工程を表す断面図である。
【図１４】第1実施形態の半導体装置の製造方法の一工程を表す断面図である。
【図１５】第1実施形態の半導体装置の製造方法の一工程を表す断面図である。
【図１６】第1実施形態の半導体装置の製造方法の一工程を表す断面図である。
【図１７】第1実施形態の半導体装置の製造方法の一工程を表す断面図である。
【図１８】第1実施形態の半導体装置の製造方法の一工程を表す断面図である。
【図１９】第1実施形態の半導体装置の製造方法の一工程を表す断面図である。
【図２０】第1実施形態の半導体装置の製造方法の一工程を表す断面図である。
【図２１】第1実施形態の半導体装置の製造方法の一工程を表す断面図である。
【図２２】第1実施形態の半導体装置の製造方法の一工程を表す断面図である。
【図２３】第1実施形態の半導体装置の製造方法の一工程を表す断面図である。
【図２４】第1実施形態の半導体装置の製造方法の一工程を表す断面図である。
【発明を実施するための形態】
【００１３】
本発明の半導体装置の製造方法の一例では、半導体基板上に、ボロン（ホウ素）が添加された高融点金属を含むターゲットを用いたスパッタ法により、高融点金属膜を形成する。上記のスパッタ法を用いて、高融点金属膜を形成することにより、高融点金属膜の結晶粒径（グレインサイズ）を大きくすることができる。この結果、高融点金属膜の電気抵抗を低減することができる。また、このスパッタ法は、従来のスパッタ装置においてターゲットを、ボロンが添加された高融点金属を含むものに変更するだけで実施できるため、製造コストを増大させず、低コストで高融点金属膜を形成することができる。
【００１４】
上記スパッタ法に使用するスパッタ装置としては、ボロンが添加された高融点金属を含むターゲットを用いる点以外は、従来から使用されている公知のスパッタ装置と同じものを使用することができる。例えば、スパッタ装置として、ＥＣＲスパッタ装置、ＤＣマグネトロンスパッタ装置、ＲＦマグネトロンスパッタ装置などを使用することができる。
【００１５】
ターゲットは例えば、ボロンと高融点金属の粉末を混合して、焼結することにより作製することができる。ターゲット中のボロンの含量は、０．０１重量％以上１．０重量％以下であることが好ましい。ボロンの含量がこれらの範囲内にあることによって、効果的に、高融点金属膜の結晶粒径を大きくすることができる。なお、ターゲット中のボロンの含量は、ターゲットを作製する際に、ボロンと高融点金属の粉末の混合割合を調節することによって制御することができる。
【００１６】
高融点金属としては特に限定されないが、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、またはニッケル（Ｎｉ）を使用することが好ましい。これらの高融点金属の中でも、本発明の方法による電気抵抗の低減効果が大きく、配線やコンタクトプラグなど、半導体装置の各部への使用が有用な材料として、タングステン（Ｗ）を使用することがより好ましい。
【００１７】
（第１実施形態）
図１は、本実施形態によるＤＲＡＭ１００の構成を示す平面図であり、ＤＲＡＭ１００のメモリセル領域を示している。図１は、ＤＲＡＭ１００の素子分離領域と素子形成領域と埋込配線の配置を示す平面模式図である。但し、図１では、構成要素の配置状況を明確にするため、容量コンタクトパッド４２上に位置したキャパシタとキャパシタ上に位置した上部金属配線を省略している。
【００１８】
図２は、本実施形態によるＤＲＡＭ１００の構成を示す断面図であり、図２（ａ）は図１のＡ−Ａ’断面であり、図２（ｂ）は図１のＢ−Ｂ’断面を示している。ここで、図２（ａ）はＹ方向の断面となっているのに対して、図２（ｂ）は厳密にはＸ方向からずれているが、本実施形態では、Ｘ方向の断面として記載する。また、本実施形態のＤＲＡＭ１００では、ベースとなる半導体基板にシリコン基板を用いるものとする。また、単体の半導体基板だけでなく、半導体基板上に半導体デバイスが製造される過程の状態、および半導体基板上に半導体デバイスが形成された状態を含めて、ウェハと総称する。
【００１９】
図１に示すように、ＤＲＡＭ１００は、メモリセル領域６０と、メモリセル領域６０の外側において駆動用トランジスタ（図示せず）が配置された周辺領域（図示せず）を有している。メモリセル領域６０には、シリコン基板１に設けられた素子分離溝４内に絶縁膜を埋め込んでなる素子分離膜９（以降、「ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）９」、と称する）と、ＳＴＩ９によって区画された素子形成領域１Ａ（以降、「活性領域１Ａ」と称することもある）が設けられている。
【００２０】
図１に示すように、複数の埋め込み配線５は、Ｙ方向に延在する埋込ワード線２３と、素子分離用の埋込配線２２で構成されている。埋込ワード線２３と素子分離用の埋込配線２２は、同じ構造を有しているが、機能は異なっている。埋込ワード線２３は、メモリセルのゲート電極として機能するものである。素子分離用の埋込配線２２は、所定の電位に維持することにより隣接する素子（トランジスタ）を分離するものである。すなわち、同一の素子形成領域１Ａ上で隣接する素子間は、素子分離用の埋込配線２２を所定の電位に維持することにより、寄生トランジスタをオフ状態として分離させることができる。埋め込み配線５と直交する方向（図１におけるＸ方向）には、複数のビット線３０が所定の間隔で配置されている。
【００２１】
図２に示すように、埋込配線２２は、複数のＳＴＩ９とシリコン基板１の一部上面を覆っている。埋込ワード線２３と素子形成領域１Ａとが交差する領域に、夫々のメモリセルが形成されている。メモリセル領域６０の全体には複数のメモリセルが設けられており、個々のメモリセルには、夫々容量コンタクトパッド４２を介してキャパシタ４８が接続されている。容量コンタクトパッド４２は、図１に示すように、夫々が重ならないように、メモリセル領域６０内に所定の間隔で配置されている。なお、本実施形態のＤＲＡＭ１００は、図１に示すように、Ｘ方向とＹ方向の間隔を夫々３Ｆと２Ｆにした単位エリアに相当する６Ｆ２セル配置（Ｆ値は最小加工寸法）としている。
【００２２】
図２に示すように、本実施形態のＤＲＡＭ１００では、ゲート電極として機能する埋込ワード線２３がシリコン基板１内に完全に埋め込まれた埋込ゲート型トランジスタを備えている。埋込ゲート型トランジスタは、シリコン基板１の素子分離領域となるＳＴＩ９に囲まれた素子形成領域１Ａに設けられている。なお、ＳＴＩ９は、シリコン基板１の溝内に、絶縁膜６と絶縁膜７を積層させたものである。埋込ゲート型トランジスタは、素子形成領域１Ａに設けられた溝の内壁を覆っているゲート絶縁膜１６と、ゲート絶縁膜１６の上面部と一部の側面部を覆っている介在層１７と、介在層１７の内側に設けられた埋込ワード線２３となる導電膜１８と、低濃度不純物拡散層１１に設けられたソース・ドレイン領域の一方となる第1の不純物拡散層２６と、ソース・ドレイン領域の他方となる第２の不純物拡散層３７を有する構成となっている。低濃度不純物拡散層１１は、ゲート絶縁膜１６が設けられた領域を除いた素子形成領域１Ａの上部に設けられており、シリコン基板１に多く含まれる導電性不純物とは反対の導電型の不純物が拡散した層である。また導電膜１８は、その上面がライナー膜２０と埋込絶縁膜２１で覆われている。
【００２３】
図２（ｂ）に示す素子形成領域１Ａには、説明の便宜上、埋込みワード線２３を有する２個の埋込ゲート型トランジスタを表しているが、実際のＤＲＡＭにおけるメモリセル領域には、数千〜数十万個の埋込ゲート型トランジスタが配置されている。しかし、図２（ｂ）に示す導電膜１８Ａは、埋込ワード線２３と同じ構造であるが、ワード線として機能するものではなく、隣接している埋込ゲート型トランジスタを電気的に分離する埋込配線２２となっている。
【００２４】
本実施形態の埋込ゲート型トランジスタは、図２（ａ）に示すように、埋込配線２２の一部が埋込配線２２の延在方向に配置されたＳＴＩ９の上面に埋め込まれた構造となっている。すなわち、ＳＴＩ９の上面の高さが、隣接する当該ＳＴＩ９間のシリコン基板１の表面の高さよりも低くなるように配置されている。これにより、シリコン基板１の上面には、埋込配線２２によるＳＴＩ９の埋め込み部分と、埋込配線２２の底面がゲート絶縁膜１６を介して接続するサドル形状のシリコン突起部１Ｂが設けられている。なお、埋込ワード線２３は、埋込配線２２と同じ構造を有しているので、埋込ワード線２３の下方にも、同様のＳＴＩ９の埋め込み部分とサドル形状のシリコン突起部１Ｂが設けられている。
【００２５】
サドル形状のシリコン突起部１Ｂは、ソース領域とドレイン領域との電位差が閾値を超えたとき、チャネルとして機能させることができる。本実施形態の埋込ゲート型トランジスタは、サドル形状のシリコン突起部１Ｂのようなチャネル領域を有するサドルフィン型トランジスタである。埋込ゲート型トランジスタとしてサドルフィン型トランジスタを適用することにより、オン電流が大きくなるという利点がある。
【００２６】
次に、図２を参照しながら、上記埋込ゲート型トランジスタの上方における構成を説明する。ＤＲＡＭ１００のメモリセル領域には、上記埋込ゲート型トランジスタおよびキャパシタ４８を有するメモリセルが複数設けられている。キャパシタ４８は、シリンダー型のキャパシタであり、下部電極４５、容量絶縁膜４６および上部電極４７で構成されている。なお下部電極４５は、シリンダー形状で、内壁と外壁を有しており、内壁側は容量絶縁膜４６と上部電極４７で埋め込まれている。埋込ゲート型トランジスタの第1の不純物拡散層２６は、第1の不純物拡散層２６上に設けられた導電膜２７に接続されている。ここで導電膜２７は、導電膜２７上に設けられた導電膜２８と共にビット線３０を構成している。また、ビット線３０の上面はマスク膜２９で覆われており、その側面部は絶縁膜３１で覆われている。埋込ゲート型トランジスタの第２の不純物拡散層３７は、第２の不純物拡散層３７上に設けられた容量コンタクトプラグ４１と容量コンタクトパッド４２を介して、下部電極４５に接続されている。ここで、容量コンタクトプラグ４１は、導電膜３８と導電膜４０の間に介在層３９を挿入した積層構造となっており、その側面部はサイドウォール絶縁膜３６で覆われている。また、容量コンタクトパッド４２は、キャパシタ４８と容量コンタクトプラグ４１とのアライメントマージンを確保するために設けられているので、図１に示すように、容量コンタクトプラグ４１の上面を覆っている必要は無く、容量コンタクトプラグ４１上に位置して、少なくともその一部と接続していれば良い。
【００２７】
ビット線３０とマスク膜２９と容量コンタクトプラグ４１の夫々の側面は、第１層間絶縁膜２４と絶縁膜３１とライナー膜３２と塗布絶縁膜３３（以降は、「ＳＯＤ（Ｓｐｉｎ  Ｏｎ  Ｄｉｅｌｅｃｔｒｉｃｓ）３３」と表記する）で覆われており、容量コンタクトパッド４２は、ＳＯＤ３３を保護するためのストッパー膜４３で覆われている。ストッパー膜４３上には、第３層間絶縁膜４４が設けられている。第３層間絶縁膜４４とストッパー膜４３を貫通したシリンダーホール４４Ａが、下部電極４５で覆われているので、下部電極４５の外壁は、第３層間絶縁膜４４とストッパー膜４３と接している。第３層間絶縁膜４４の上面は、容量絶縁膜４６で覆われて、容量絶縁膜４６の上面は上部電極４７で覆われている。
【００２８】
上部電極４７は、第４層間絶縁膜４９で覆われている。第４層間絶縁膜４９中にはコンタクトプラグ５０が設けられており、第４層間絶縁膜４９の上面には上部金属配線５１が設けられている。キャパシタ４８の上部電極４７は、コンタクトプラグ５０を介して、上部金属配線５１と接続されている。上部金属配線５１と第４層間絶縁膜４９は、保護膜５２で覆われている。
【００２９】
なお、本実施形態におけるキャパシタとして、下部電極４５の内壁のみを電極として利用するシリンダー型のキャパシタを記載しているが、キャパシタはこれに限定されるものではない。例えば、下部電極４５の内壁と外壁を電極として利用するクラウン型のキャパシタに変更することも可能である。また、キャパシタ上には、第４層間絶縁膜４９を介して上部金属配線５１と保護膜５２からなる配線層が設けられている。本実施形態では、配線層を１層とした単層配線構造を一例として記載しているが、これに限定されるものではない。例えば、複数の配線および層間絶縁膜から構成される多層配線構造に変更することも可能である。
【００３０】
次に、本実施形態における半導体デバイスの製造方法について、半導体デバイスがＤＲＡＭ１００の場合を一例として、図３から図２４を参照しながら説明する。なお、各図において、（ａ）図は図１におけるＡ−Ａ’断面に対応する図であり、（ｂ）図は図１のＢ−Ｂ’断面に対応する図を示している。また、図２と同様に（ａ）図はＹ方向に平行な断面であり、（ｂ）図もＸ方向の断面として記載する。
【００３１】
図３に示すように、Ｐ型のシリコン基板１上に、熱酸化法によるシリコン酸化膜（ＳｉＯ2）である犠牲膜２と、熱ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によるシリコン窒化膜（Ｓｉ3Ｎ4）であるマスク膜３を順次、堆積する。次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、マスク膜３と犠牲膜２とシリコン基板１のパターニングを行い、素子形成領域１Ａを区画するための素子分離溝４（トレンチ）をシリコン基板１に形成する。素子形成領域１Ａとなるシリコン基板１の上方は、マスク膜３で覆われている。
【００３２】
図４に示すように、熱酸化法によって、シリコン基板１とマスク膜３の表面に、シリコン酸化膜である絶縁膜６を形成する。この後、熱ＣＶＤ法によって、シリコン窒化膜である絶縁膜７を、素子分離溝４の内部を充填するように堆積してから、エッチバックを行って、素子分離溝４の内部にのみ絶縁膜７を残存させる。
【００３３】
図５に示すように、プラズマＣＶＤ法によって、シリコン酸化膜である埋込膜８を、素子分離溝４の内部を充填するように堆積させてから、図３で形成したマスク膜３が露出するまでＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理を行い、埋込膜８の表面を平坦化する。
【００３４】
図６に示すように、ウェットエッチングによって、マスク膜３および犠牲膜２を除去して、シリコン基板１の一部を露出させる。さらに、素子分離溝４の表面における埋込膜８を、露出させたシリコン基板１の表面の位置と概略同等になるようにする。以上の処理により、絶縁膜６および７からなるＳＴＩ９が形成される。本実施形態によるＤＲＡＭ１００の製法では、ＳＴＩ９が形成されることにより、図１に示すように、メモリセル領域６０におけるライン状の素子形成領域１Ａと、周辺領域（図示していない）が形成される。
【００３５】
ＳＴＩ９を形成した後に、熱酸化法によって、シリコン基板１の表面にシリコン酸化膜である犠牲膜１０を形成する。この後、低濃度のＮ型不純物（リン等）をイオン注入法でシリコン基板１に注入し、Ｎ型の低濃度不純物拡散層１１を形成する。低濃度不純物拡散層１１はトランジスタのソース／ドレイン（Ｓ／Ｄ）領域の一部として機能する。
【００３６】
図７に示すように、ＣＶＤ法によって、犠牲膜１０上にシリコン窒化膜である下層マスク膜１２を成膜し、さらにプラズマＣＶＤ法によって、下層マスク膜１２上にカーボン膜（アモルファス・カーボン膜）である上層マスク膜１３を順次、堆積する。その後、上層マスク膜１３と下層マスク膜１２に対して、開口部１３Ａを形成して、シリコン基板１の一部を露出させる。
【００３７】
図８に示すように、ドライエッチングによって、開口部１３Ａから露出させたシリコン基板１をエッチングして、幅Ｘ３が３５ｎｍのゲート電極溝（トレンチ）１５を形成する。このドライエッチングは、誘導結合プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）による反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法により、テトラフルオロメタン（ＣＦ4）と六フッ化硫黄（ＳＦ6）と塩素（ＣＬ2）とヘリウム（Ｈｅ）をプロセスガスに用いて、バイアスパワーを１００〜３００Ｗ、圧力を３〜１０Ｐａとして行う。ゲート電極溝１５は、素子形成領域１Ａ及び周辺領域（図示していない）と交差するＹ方向に延在するライン状のパターンとして形成される。ゲート電極溝１５を形成する際には、シリコン突起部１Ｂの表面よりもＳＴＩ９を深くエッチングする。このエッチングにより、ＳＴＩ９の上面からの高さＺ１を５５ｎｍとしたサドル形状のシリコン突起部１Ｂが残存する。このサドル形状のシリコン突起部１Ｂがトランジスタのチャネル領域として機能する。
【００３８】
図９に示すように、ゲート絶縁膜１６を形成する。ゲート絶縁膜１６としては、熱酸化法で形成したシリコン酸化膜等が利用できる。この後、ＣＶＤ法によって窒化チタン（ＴｉＮ）である介在層１７と、本発明の方法によるボロン（ホウ素）が添加されたタングステンターゲットを用いたスパッタ法により、ボロン（ホウ素）を含むタングステン（Ｗ）である導電膜（第1の高融点金属膜）１８を順次、堆積する。
【００３９】
図１０に示すように、ゲート電極溝１５において、シリコン突起部１Ｂの上面からの厚さＺ５が１４５ｎｍ程度で導電膜１８が残留するように、ドライエッチングによって、不要となった導電膜１８の上部を除去する。このドライエッチングでは、シリコン基板１にバイアスが印加されない条件としており、介在層１７とゲート絶縁膜１６に対する導電膜１８の選択比を６以上としているので、ゲート電極溝１５の底部へ導電膜１８だけを容易に残留させることができ、導電膜１８の厚さやばらつきも生じない。なお、残留させる導電膜１８の高さは、ドライエッチングの処理時間によって、制御することができる。
【００４０】
ゲート電極溝１５の底部における導電膜１８の表面と同じ高さで介在層１７が残留するように、ドライエッチングによって、不要となった介在層１７を除去する。このドライエッチングでは、シリコン基板１にバイアスが印加されない条件としており、下層マスク膜１２とゲート絶縁膜１６に対する介在層１７の選択比を６以上としているので、ゲート電極溝１５の底部へ介在層１７だけを容易に残留させることができる。なお、残留させる介在層１７の高さは、ドライエッチングの処理時間によって、制御することができる。このドライエッチングによって、介在層１７と導電膜１８で構成される埋込ワード線２３と埋込配線２２をゲート電極溝１５の底部に形成することができる。
【００４１】
図１１に示すように、残存させた導電膜１８の上面とゲート電極溝１５の内壁を覆うように、熱ＣＶＤ法によって、シリコン窒化膜であるライナー膜２０を形成する。次に、ライナー膜２０上に埋込絶縁膜２１を堆積する。埋込絶縁膜２１としては、プラズマＣＶＤ法で形成したシリコン酸化膜、塗布膜であるＳＯＤ膜や、それらの積層膜が利用できる。ＳＯＤ膜を用いた場合には、形成後に高温の水蒸気（Ｈ2Ｏ）雰囲気中でアニール処理を行い、固体の膜に改質する。
【００４２】
図１２に示すように、ＣＭＰ法により、ライナー膜２０が露出するまで埋込絶縁膜２１を除去した後に、エッチバックによって下層マスク膜１２と犠牲膜１０と、埋込絶縁膜２１及びライナー膜２０の一部を除去し、埋込絶縁膜２１の表面が、シリコン基板１の表面と概略同程度の高さになるようにする。これにより、埋込ワード線２３および素子分離用の埋込配線２２の上面が絶縁される。
【００４３】
図１３に示すように、シリコン基板１上を覆うように、プラズマＣＶＤ法によるシリコン酸化膜である第１層間絶縁膜２４を形成する。この後、フォトリソグラフィ技術およびドライエッチング技術で、第１層間絶縁膜２４の一部を除去して、ビットコンタクト開口２５を形成する。図１および１３に示すように、ビットコンタクト開口２５と素子形成領域１Ａが重なった部分では、シリコン基板１の表面が露出する。ビットコンタクト開口２５を形成した後に、ビットコンタクト開口２５の底部にＮ型不純物（ヒ素等）をイオン注入し、シリコン基板１の表面近傍にＮ型の第1の不純物拡散層２６を形成する。形成したＮ型の第1の不純物拡散層２６は、トランジスタのソース・ドレイン領域として機能する。
【００４４】
図１４に示すように、第1の不純物拡散層２６と第１層間絶縁膜２４を覆うように、熱ＣＶＤ法によるＮ型の不純物（リン等）を含有させたポリシリコン膜である導電膜（第１の膜）２７と、本発明の方法によるボロン（ホウ素）が添加されたタングステンターゲットを用いたスパッタ法により、ボロン（ホウ素）を含むタングステン（Ｗ）である導電膜（第２の高融点金属膜）２８と、プラズマＣＶＤ法によるシリコン窒化膜であるマスク膜２９を順次、堆積する。
【００４５】
図１５に示すように、導電膜２７と導電膜２８とマスク膜２９の積層膜をライン形状にパターニングし、導電膜２７と導電膜２８で構成されるビット線３０を形成する。Ｙ方向におけるビット線３０の幅Ｙ７と間隔Ｙ８は、夫々５０ｎｍとしている。なお、これ以降、ビット線３０の上面に残留したマスク膜２９を含めてビット線３０と称することがある。ビット線３０は、埋込ワード線２３と交差するＸ方向に延在するパターンとして形成される。図１では、ビット線３０を埋込ワード線２３と直交する直線形状で示したが、一部を湾曲させた形状として配置してもよい。ビットコンタクト開口２５内に露出させたシリコン基板１の表面部分で、ビット線３０の下層を構成している導電膜２７と第1の不純物拡散層２６（ソース・ドレイン領域の一方）が接続する。
【００４６】
図１６に示すように、ビット線３０の側面を覆うように、熱ＣＶＤ法によるシリコン窒化膜である絶縁膜３１を形成した後に、その上面を覆うように、熱ＣＶＤ法によるシリコン窒化膜等であるライナー膜３２を形成する。
【００４７】
図１７に示すように、隣接したビット線３０の間のスペース部を充填するように、塗布膜であるＳＯＤ膜３３を堆積した後に、高温の水蒸気（Ｈ2Ｏ）雰囲気中でアニール処理を行い、固体の膜に改質する。次に、ＣＭＰ法で、ライナー膜３２の上面が露出するまでＳＯＤ膜３３を除去した後に、プラズマＣＶＤ法でシリコン酸化膜である第２層間絶縁膜３４を形成して、ＳＯＤ膜３３の表面を覆う。
【００４８】
図１８に示すように、フォトリソグラフィ法およびドライエッチング法を用いて、第２層間絶縁膜３４とＳＯＤ膜３３を貫通する容量コンタクト孔３５を形成する。ここでは、前述したビット線３０の側面に形成した絶縁膜３１およびライナー膜３２をサイドウォールとして用いたＳＡＣ（Ｓｅｌｆ  Ａｌｉｇｎｍｅｎｔ  Ｃｏｎｔａｃｔ）法によって、容量コンタクト孔３５が形成される。容量コンタクト孔３５と素子形成領域１Ａが重なった部分で、シリコン基板１の表面が露出する。容量コンタクト孔３５の内壁を覆うように、熱ＣＶＤ法によるシリコン窒化膜を成膜してから、エッチバックすることで、容量コンタクト孔３５の側面部にサイドウォール（ＳＷ）絶縁膜３６を形成する。サイドウォール絶縁膜３６を形成後、Ｎ型不純物（リン等）をシリコン基板１へイオン注入して、シリコン基板１の表面近傍にＮ型の第２の不純物拡散層３７を形成する。形成したＮ型の第２の不純物拡散層３７は、トランジスタのソース・ドレイン領域として機能する。
【００４９】
図１９に示すように、容量コンタクト孔３５の内側に、熱ＣＶＤ法でリンを含有させたポリシリコン膜を堆積させた後に、エッチバックを行って、容量コンタクト孔３５の底部にポリシリコン膜である導電膜（第２の膜）３８を残存させる。この後、導電膜３８の上面にスパッタ法でコバルトシリサイド（ＣｏＳｉ）である介在層（第３の膜）３９を形成してから、容量コンタクト孔３５の内部を充填するように、本発明の方法によるボロン（ホウ素）が添加されたタングステンターゲットを用いたスパッタ法で、ボロン（ホウ素）を含むタングステン（Ｗ）である導電膜（第３の高融点金属膜）４０を堆積する。次に、ＣＭＰ法によって、マスク膜２９の表面が露出するまで導電膜４０と第２層間絶縁膜３４とライナー膜３２と絶縁膜３１を除去して、容量コンタクト孔３５の内部だけに導電膜４０を残存させる。これにより、積層した導電膜３８と介在層３９と導電膜４０で構成された容量コンタクトプラグ４１が形成される。
【００５０】
図２０に示すように、シリコン基板（ウェハ）１の上方に、スパッタ法によって窒化タングステン（ＷＮ）と、本発明の方法によるボロン（ホウ素）が添加されたタングステンターゲットを用いたスパッタ法でボロン（ホウ素）を含むタングステン（Ｗ）の膜（第４の高融点金属膜）を順次、堆積した積層膜を形成する。次に、フォトリソグラフィ法とドライエッチング法を用いて、積層膜をパターニングすることで、容量コンタクトパッド４２を形成する。ここで、容量コンタクトパッド４２は、容量コンタクトプラグ４１を構成している導電膜４０と接続している。
【００５１】
図２１に示すように、容量コンタクトパッド４２の上面を覆うように、熱ＣＶＤ法によるシリコン窒化膜であるストッパー膜４３を形成後、ストッパー膜４３上に、プラズマＣＶＤ法によるシリコン酸化膜である第３層間絶縁膜４４を形成する。
【００５２】
図２２に示すように、フォトリソグラフィ法とドライエッチング法を用いて、容量コンタクトパッド４２の上面の少なくとも一部を露出させるように、第３層間絶縁膜４４とストッパー膜４３を貫通するシリンダーホール４４Ａを形成する。次に、シリンダーホール４４Ａの内壁を覆うように、ＣＶＤ法による窒化チタンでキャパシタの下部電極４５を形成する。シリンダーホール４４Ａの底部における下部電極４５の下面は、容量コンタクトパッド４２と接続している。
【００５３】
図２３に示すように、下部電極４５の表面を覆うように、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法による容量絶縁膜４６を形成した後に、ＣＶＤ法による窒化チタンであるキャパシタの上部電極４７を形成する。ここで、容量絶縁膜４６としては、酸化ジルコニウム（ＺｒＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化ハフニウム（ＨｆＯ2）や、それらの積層膜を用いることができる。
【００５４】
図２４に示すように、上部電極４７を覆うように、プラズマＣＶＤ法によるシリコン酸化膜である第４層間絶縁膜４９を形成後、フォトリソグラフィ法とドライエッチング法を用いて、第４層間絶縁膜４９にコンタクトホール（図示せず）を形成する。次に、ＣＶＤ法によるタングステンでコンタクトホールを埋め込んでから、第４層間絶縁膜４９の上面で余剰となっているタングステンをＣＭＰ法で除去して、コンタクトプラグ５０を形成する。次に、第４層間絶縁膜４９の上面にアルミニウム（Ａｌ）や銅（Ｃｕ）等を成膜してからパターニングすることで、上部金属配線５１を形成する。このとき上部金属配線５１は、コンタクトプラグ５０を介して、上部電極４７と接続している。この後、上部金属配線５１を覆うように保護膜５２を形成すれば、ＤＲＡＭ１００のメモリセルが完成する。
【００５５】
第1の実施形態では、図９の導電膜１８の成膜工程、図１４の導電膜２８の成膜工程、図１９の導電膜４０の成膜工程、図２０のボロンを含むタングステン（Ｗ）膜（積層膜の一部）の成膜工程を、ボロンが添加されたタングステンターゲットを用いたスパッタ法により行う。この結果、導電膜１８、２８、４０、およびボロンを含むタングステン（Ｗ）膜の結晶粒径（グレインサイズ）を大きくして、その電気抵抗を低減することができる。また、このスパッタ法は、従来のスパッタ装置においてターゲットを、ボロンが添加された高融点金属を含むものに変更するだけで実施できるため、製造コストを増大させず、低コストで導電膜等を形成することができる。
【００５６】
なお、第1の実施形態では、ボロンが添加されたタングステンターゲットを用いたスパッタ法により、４つの導電膜１８、２８、４０、および図２０のタングステン膜の成膜を行った。しかし、上記４つの導電膜１８、２８、４０、および図２０のタングステン膜のうち、少なくとも一つの膜を、ボロンが添加されたタングステンターゲットを用いたスパッタ法により成膜する場合であっても、同様に、低コストで、成膜した膜の低抵抗化を図ることができる。
【符号の説明】
【００５７】
１  シリコン基板
１Ａ  素子形成領域（活性領域）
１Ｂ  シリコン突起部
１Ｃ  シリコン突起部
１Ｄ  シリコン突起部
２  犠牲膜
３  マスク膜
４  素子分離溝（トレンチ）
５  埋め込み配線
６  絶縁膜
７  絶縁膜
８  埋込膜
９  ＳＴＩ
１０  犠牲膜
１１  低濃度不純物拡散層
１２  下層マスク膜
１３  上層マスク膜
１３Ａ  開口部
１４  チャネル領域
１５  ゲート電極溝（トレンチ）
１５Ａ  ホール
１６  ゲート絶縁膜
１７  介在層
１７Ａ  介在層
１８  導電膜
１８Ａ  導電膜
１９  カバー膜
２０  ライナー膜
２１  埋込絶縁膜
２２  素子分離用の埋込配線
２３  埋込ワード線
２４  第１層間絶縁膜
２５  ビットコンタクト開口
２６  第1の不純物拡散層
２７  導電膜
２８  導電膜
２９  マスク膜
３０  ビット線
３１  絶縁膜
３２  ライナー膜
３３  ＳＯＤ（塗布絶縁膜）
３４  第２層間絶縁膜
３５  容量コンタクト孔
３６  サイドウォール絶縁膜
３７  第２の不純物拡散層
３８  導電膜
３９  介在層
４０  導電膜
４１  容量コンタクトプラグ
４２  容量コンタクトパッド
４３  ストッパー膜
４４  第３層間絶縁膜
４４Ａ  シリンダーホール
４５  下部電極
４６  容量絶縁膜
４７  上部電極
４８  キャパシタ
４９  第４層間絶縁膜
５０  コンタクトプラグ
５１  上部金属配線
５２  保護膜
６０  メモリセル領域
１００  ＤＲＡＭ
２００  ＤＲＡＭ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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