(57)【要約】【課題】プロービング数の増加を抑止するとともに、回路規模の増大を抑止する。【解決手段】ＥＳＤ保護素子３１を有する入力バッファ３ａ〜３ｃと、入力バッファ３ａ〜３ｃに接続されたロジック回路７とを備えた半導体集積回路１のテスト方法であって、ロジック回路７をテスト動作させるためのクロックＣＬＫ、テストデータＤ０，Ｄ１を入力バッファ３ａ〜３ｃに入力し、クロックＣＬＫ、テストデータＤ０，Ｄ１をＥＳＤ保護素子３１経由で入力バッファ３ａ〜３ｃの電源端子に供給し、入力バッファ３ａ〜３ｃの電源端子への供給に応じて、クロックＣＬＫ、テストデータＤ０，Ｄ１に基づく信号を入力バッファ３ａ〜３ｃからロジック回路７へ出力する。【選択図】図１３
2013213753.tif 000002
【特許請求の範囲】
【請求項１】
静電気保護素子を有する入力バッファと、前記入力バッファに接続された内部回路とを備えた半導体集積回路のテスト方法であって、
前記内部回路をテスト動作させるためのテスト動作信号を前記入力バッファに入力し、
前記テスト動作信号を前記静電気保護素子経由で前記入力バッファの電源端子に供給し、
前記入力バッファの電源端子への供給に応じて、前記テスト動作信号に基づく信号を前記入力バッファから前記内部回路へ出力する、
半導体集積回路のテスト方法。
【請求項２】
前記テスト動作信号は、前記内部回路の動作タイミングに関連するクロック信号と、前記内部回路の出力値に関連するテスト信号と、を含む、
請求項１に記載の半導体集積回路のテスト方法。
【請求項３】
前記クロック信号または前記テスト信号のいずれかが、前記入力バッファの電源端子に供給されることに応じて、前記入力バッファが動作する、
請求項２に記載の半導体集積回路のテスト方法。
【請求項４】
前記クロック信号は、ネガティブ論理のリターンゼロ信号である、
請求項２または３に記載の半導体集積回路のテスト方法。
【請求項５】
前記クロック信号は、前記テスト信号のレベルが変化するタイミングで、ハイレベルとなる信号である、
請求項２乃至４のいずれか一項に記載の半導体集積回路のテスト方法。
【請求項６】
前記半導体集積回路は、前記内部回路に接続された出力バッファを有し、
前記テスト動作信号を前記静電気保護素子経由で前記出力バッファの電源端子に供給し、
前記出力バッファの電源端子への供給に応じて、前記内部回路の出力信号に基づく信号を出力し、
前記テスト動作信号がハイレベルのタイミングで、前記出力バッファの出力値を判定する、
請求項１乃至５のいずれか一項に記載の半導体集積回路のテスト方法。
【請求項７】
前記半導体集積回路は、前記内部回路に接続された出力バッファを有し、
前記テスト動作信号を前記静電気保護素子経由で前記出力バッファの電源端子に供給し、
前記出力バッファの電源端子への供給に応じて、前記内部回路の出力信号に基づく信号を出力し、
前記クロック信号がハイレベルのタイミングで、前記出力バッファの出力値を判定する、
請求項２乃至５のいずれか一項に記載の半導体集積回路のテスト方法。
【請求項８】
前記半導体集積回路は、入出力用電源ラインと内部回路用電源ラインとを有し、
前記テスト動作信号は、前記入出力用電源ラインを介して前記入力バッファの電源端子に供給される、
請求項１乃至７のいずれか一項に記載の半導体集積回路のテスト方法。
【請求項９】
前記静電気保護素子は、前記入力バッファの入力端子と前記入出力用電源ラインとの間に接続されたダイオードである、
請求項８に記載の半導体集積回路のテスト方法。
【請求項１０】
前記入力バッファは、前記入出力用電源ラインと前記内部回路用電源ラインとに接続されたレベルシフタを有する、
請求項８または９に記載の半導体集積回路のテスト方法。
【請求項１１】
前記レベルシフタは、前記入出力用電源ラインから電源が供給される第１のインバータ回路と、前記内部回路用電源ラインから電源が供給される第２のインバータ回路と、を有する、
請求項１０に記載の半導体集積回路のテスト方法。
【請求項１２】
前記半導体集積回路は、入出力用電源ラインと内部回路用電源ラインとを有し、
前記出力バッファは、前記入出力用電源ラインと前記内部回路用電源ラインとに接続されたレベルシフタを有する、
請求項６または７に記載の半導体集積回路のテスト方法。
【請求項１３】
前記レベルシフタは、前記入出力用電源ラインから電源が供給される第１のインバータ回路と、前記内部回路用電源ラインから電源が供給される第２のインバータ回路と、を有する、
請求項１２に記載の半導体集積回路のテスト方法。
【請求項１４】
バッファ回路と、前記バッファ回路の入力端子及び電源端子の間に接続された静電気保護素子とを有する半導体集積回路のテスト方法であって、
前記半導体集積回路をテスト動作させるためのテスト動作信号を前記バッファ回路の入力端子に入力し、
前記静電気保護素子経由で前記バッファ回路の電源端子に供給される前記テスト動作信号の電圧に応じて、前記バッファ回路を動作させる、
半導体集積回路のテスト方法。
【請求項１５】
入出力用電源パッド、内部回路用電源パッド、信号入力用パッド及び信号出力用パッドを有する半導体集積回路を半導体ウェハ上に形成し、
前記入出力用電源パッドにプローブを非接触として、前記内部回路用電源パッド、前記信号入力用パッド及び前記信号出力用パッドのそれぞれにプローブを接触させ、
前記内部回路用電源パッドを介して電源を供給し、
前記信号入力用パッドを介して、前記半導体集積回路の内部回路をテスト動作させるためのテスト動作信号を入力し、
前記半導体集積回路は、前記信号入力用パッドから静電気保護素子経由で入出力バッファの電源端子に前記テスト動作信号を供給し、
前記信号出力用パッドを介して、前記テスト動作信号に応じた前記内部回路のテスト結果信号を出力し、
前記出力されたテスト結果信号を期待値と比較して、前記半導体集積回路の良品／不良品を判定し、
良品と判定された前記半導体集積回路を半導体装置にパッケージングし、
前記パッケージングされた半導体装置に対しパッケージテストを行う、
半導体装置の製造方法。
【請求項１６】
前記パッケージングでは、入出力用電源パッド、内部回路用電源パッド、信号入力用パッド及び信号出力用パッドのそれぞれに、前記半導体装置の外部端子と接続するボンディングワイヤをボンディングする、
請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記内部回路用電源パッド、前記信号入力用パッド及び前記信号出力用パッドでは、前記プローブとの接触により形成されたプロービング傷を外した領域に、前記ボンディングワイヤをボンディングし、
前記プロービング傷を有さない前記入出力用電源パッドでは、任意の領域に、前記ボンディングワイヤをボンディングする、
請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記半導体集積回路の良品／不良品を判定は、前記半導体集積回路の機能動作をテストする機能テストである、
請求項１６または１７に記載の半導体装置の製造方法。
【請求項１９】
前記パッケージテストでは、前記半導体集積回路のＤＣ特性をテストするＤＣテストを行う、
請求項１６乃至１８のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のテスト方法及び半導体装置の製造方法に関し、例えば、静電気保護素子を有する半導体集積回路のテスト方法及び半導体装置の製造方法に好適に利用できるものである。
【背景技術】
【０００２】
半導体装置のウェハテストでは、半導体ウェハのパッドにプローブカードのプローブを接触させる（プロービングする、あるいは、針立てるともいう）ことで、半導体装置と半導体テスタとを電気的に接続して、テストが行われている。
【０００３】
近年、半導体プロセスの微細化及び高集積化が進むにしたがって、パッドの間隔が非常に狭くなっている。パッドの狭ピッチ化により、隣接する全てのパッドにプローブを接触させることが困難となってきている。
【０００４】
例えば、ウェハテストに関する従来技術として特許文献１が知られている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２２７５９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１では、１つのパッドを介して電源を供給し、入力された電源から半導体集積回路内部で複数の電圧の電源を生成することで、プロービング数の増加を防いでいる。
【０００７】
しかしながら、特許文献１では、半導体集積回路内部に複数の電圧を生成し供給するための電源回路が必要である。
【０００８】
このため、特許文献１のような従来技術では、プロービング数を削減しようとすると、回路規模が増大するという問題がある。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
一実施の形態によれば、半導体集積回路のテスト方法は、静電気保護素子を有する入力バッファと、前記入力バッファに接続された内部回路とを備えた半導体集積回路のテスト方法であって、前記内部回路をテスト動作させるためのテスト動作信号を前記入力バッファに入力し、前記テスト動作信号を前記静電気保護素子経由で前記入力バッファの電源端子に供給し、前記入力バッファの電源端子への供給に応じて、前記テスト動作信号に基づく信号を前記入力バッファから前記内部回路へ出力するものである。
【００１１】
一実施の形態によれば、半導体集積回路のテスト方法は、バッファ回路と、前記バッファ回路の入力端子及び電源端子の間に接続された静電気保護素子とを有する半導体集積回路のテスト方法であって、前記半導体集積回路をテスト動作させるためのテスト動作信号を前記バッファ回路の入力端子に入力し、前記静電気保護素子経由で前記バッファ回路の電源端子に供給される前記テスト動作信号の電圧に応じて、前記バッファ回路を動作させるものである。
【００１２】
一実施の形態によれば、半導体装置の製造方法は、入出力用電源パッド、内部回路用電源パッド、信号入力用パッド及び信号出力用パッドを有する半導体集積回路を半導体ウェハ上に形成し、前記入出力用電源パッドにプローブを非接触として、前記内部回路用電源パッド、前記信号入力用パッド及び前記信号出力用パッドのそれぞれにプローブを接触させ、前記内部回路用電源パッドを介して電源を供給し、前記信号入力用パッドを介して、前記半導体集積回路の内部回路をテスト動作させるためのテスト動作信号を入力し、前記半導体集積回路は、前記信号入力用パッドから静電気保護素子経由で入出力バッファの電源端子に前記テスト動作信号を供給し、前記信号出力用パッドを介して、前記テスト動作信号に応じた前記内部回路のテスト結果信号を出力し、前記出力されたテスト結果信号を期待値と比較して、前記半導体集積回路の良品／不良品を判定し、良品と判定された前記半導体集積回路を半導体装置にパッケージングし、前記パッケージングされた半導体装置に対しパッケージテストを行うものである。
【発明の効果】
【００１３】
前記一実施の形態によれば、プロービング数の増加を抑止するとともに、回路規模の増大を抑止することができる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１に係る半導体装置の製造方法を示すフローチャートである。
【図２】実施の形態１に係る半導体ウェハ及び半導体集積回路の構成を示す図である。
【図３】実施の形態１に係る半導体ウェハをテストするためのシステムの構成を示す図である。
【図４】実施の形態１に係る半導体集積回路のプロービング時の接続関係を示す図である。
【図５】実施の形態１に係るウェハテスト時のボンディングパッドの状態を示す図である。
【図６】実施の形態１に係るウェハテスト時のボンディングパッドの状態を示す図である。
【図７】実施の形態１に係る半導体装置のボンディング後の接続関係を示す図である。
【図８】実施の形態１に係るボンディング後のボンディングパッドの状態を示す図である。
【図９】実施の形態１に係るボンディング後のボンディングパッドの状態を示す図である。
【図１０】実施の形態１に係る半導体集積回路の入出力バッファの回路構成を説明するための前提例を示す図である。
【図１１】実施の形態１に係る半導体集積回路の入力バッファの回路構成を示す図である。
【図１２】実施の形態１に係る半導体集積回路の出力バッファの回路構成を示す図である。
【図１３】実施の形態１に係る半導体集積回路の入出力バッファの回路構成を示す図である。
【図１４】実施の形態１に係る半導体集積回路のテスト動作を示すタイミングチャートである。
【図１５】実施の形態２に係る半導体集積回路の入出力バッファの回路構成を示す図である。
【図１６】実施の形態２に係る半導体集積回路のテスト動作を示すタイミングチャートである。
【図１７】実施の形態３に係る半導体装置を含む表示システムのシステム構成を示す図である。
【図１８】実施の形態３に係る半導体装置の入出力バッファの回路構成を示す図である。
【図１９】実施の形態３に係る半導体装置の入出力動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１５】
（実施の形態１）
以下、図面を参照して実施の形態１について説明する。図１は、実施の形態１に係る半導体装置の製造方法の流れを示している。図１に示す半導体装置の製造方法について、図２〜図９を参照しつつ説明する。
【００１６】
まず、ウェハテストの前段階として、ウェハテストの対象となる半導体ウェハを作成する（図１のＳ１０１）。すなわち、半導体ウェハを準備し、所望の回路素子やパッド等を含む半導体集積回路を半導体ウェハの主面上に形成する。
【００１７】
図２は、作成される半導体ウェハ１００及び半導体集積回路１を示している。図２に示すように、半導体ウェハ１００の主面は複数の半導体チップ領域１０１に区画されている。各半導体チップ領域１０１には、ダイシング後に半導体チップ１０となる半導体集積回路１が形成される。
【００１８】
半導体集積回路１は、デジタルＬＳＩであり、主要な構成として、ボンディングパッド２、入出力バッファ３、ＶＤＤ＿ＩＯ配線４、ＶＤＤ＿ＣＯＲＥ配線５、ＧＮＤ配線６、ロジック回路７を備えている。なお、この半導体集積回路１の構成は一例であり、各構成の数やレイアウト等は図２に示す構成に限らない。
【００１９】
半導体集積回路１の周辺領域には、複数の入出力バッファ３及びボンディングパッド２が、半導体集積回路１の各辺に沿って配列されている。また、半導体集積回路１の周辺領域には、この周辺領域を周回するように、ＶＤＤ＿ＩＯ配線４、ＶＤＤ＿ＣＯＲＥ配線５、ＧＮＤ配線６が延在している。さらに、半導体集積回路１の中央領域には、ロジック回路７が形成されている。
【００２０】
ボンディングパッド２は、半導体集積回路１の外部端子であり、ウェハテスト時にプロービングの対象となってプローブと接触し、また、パッケージング時にボンディングの対象となって、ボンディングワイヤが接合される。
【００２１】
ここでは、ボンディングパッド２には、電源供給用のパッドとして、ＧＮＤを供給するためのＧＮＤ用パッド２ａ、ＶＤＤ＿ＣＯＲＥ（内部回路用電源、コア用電源）を供給するためのＶＤＤ＿ＣＯＲＥ用パッド２ｂ、ＶＤＤ＿ＩＯ（入出力用電源）を供給するためのＶＤＤ＿ＩＯ用パッド２ｃが含まれている。ＶＤＤ＿ＣＯＲＥは、ロジック回路７等の内部回路を動作させるための電源である。ＶＤＤ＿ＩＯは、外部と信号を入出力するために入出力バッファ３を動作させるための電源である。例えば、ＶＤＤ＿ＩＯは３．３Ｖであり、ＶＤＤ＿ＣＯＲＥは１．２Ｖである。
【００２２】
また、ボンディングパッド２には、テスト用のパッドとして、クロックＣＬＫを供給するためのＣＬＫ用パッド２ｄ、テストデータを入力するためのＤ＿ＩＮ用パッド２ｅ、テスト結果を出力するためのＤ＿ＯＵＴ用パッド（信号出力用パッド）２ｆが含まれている。クロックＣＬＫは、半導体集積回路の内部回路の動作タイミングに関連する信号であり、テストデータ（テスト信号）は内部回路のテスト結果（出力値）に関連する信号である。クロックＣＬＫ及びテストデータ（テスト信号）を含む半導体集積回路の内部回路をテスト動作させるための信号をテスト動作信号という。ＣＬＫ用パッド２ｄ及びＤ＿ＩＮ用パッド２ｅは、テスト動作信号を入力するための信号入力用パッドである。なお、これらのパッドは、テスト時に限らず、通常動作時にも使用可能である。
【００２３】
入出力バッファ３は、ボンディングパッド２に接続されるとともに、内部のロジック回路７にも接続されており、半導体集積回路１の外部装置と内部のロジック回路７との間で信号の入出力を行う。特に、信号入出力用のＶＤＤ＿ＩＯとロジック回路用のＶＤＤ＿ＣＯＲＥが異なるため、電源電圧に合わせて信号レベルの変換を行う。
【００２４】
ＶＤＤ＿ＩＯ配線４は、ＶＤＤ＿ＩＯ用パッド２ｃに接続されており、外部から供給されるＶＤＤ＿ＩＯを入出力バッファ３に供給する。また、後述するように本実施の形態では、ＶＤＤ＿ＩＯ配線４は、入出力バッファ３に入力される信号に応じて、ＶＤＤ＿ＩＯを供給する。
【００２５】
ＶＤＤ＿ＣＯＲＥ配線５は、ＶＤＤ＿ＣＯＲＥ用パッド２ｂに接続されており、外部から供給されるＶＤＤ＿ＩＯをロジック回路７や入出力バッファ３に供給する。ＧＮＤ配線６は、ＧＮＤ用パッド２ａに接続されており、外部のＧＮＤ電位をロジック回路７や入出力バッファ３に供給する。
【００２６】
ロジック回路（内部回路）７は、半導体集積回路１内部のデジタル回路であり、半導体集積回路の機能を実現するために複数の論理回路から構成されている。ロジック回路７は、入出力バッファ３を介して入力されるクロックＣＬＫのタイミングで動作し、入出力バッファ３を介して入力されるデータを論理演算し、その結果を入出力バッファ３を介して外部へ出力する。
【００２７】
このように半導体集積回路１を含む半導体ウェハ１００を作成した後、続いて、ウェハ状態で良品／不良品を判別するため、半導体ウェハ１００に対しウェハテストを行う（図１のＳ１０２）。ウェハテストでは、一般的には、入出力バッファ等のＤＣ特性をテストするＤＣテストと、ロジック回路等の機能動作をテストするファンクションテストが行われている。本実施の形態では、ウェハテストにおいてはファンクションテストのみを実施し、パッケージテストにおいてＤＣテストを実施する。これによりテスト時間を短縮することができる。
【００２８】
図３は、このウェハテストを実施するためのシステム構成を示している。図３に示すように、ウェハテストを行うテストシステムは、半導体ウェハ１００に接触する複数のプローブ１１１を有するプローブカード１１０と、複数のプローブ１１１を介してテスト信号等を入出力してテストを行う半導体テスタ（ロジックテスタ）１２０とを備えている。
【００２９】
すなわち、ウェハテストでは、プローブカード１１０を移動させ、半導体ウェハ１００の半導体集積回路１に形成されているボンディングパッド２にプローブ１１１を接触させる。そして、半導体テスタ１２０は、プローブ１１１を介して半導体ウェハ１００の半導体集積回路１に対して、電源及びクロックを供給するとともにテストデータを入力し、さらに、半導体集積回路１から出力されるテスト結果を測定し、半導体集積回路１の機能が正常かどうか判定する。
【００３０】
本実施の形態では、図４に示すようにプロービングを行う。すなわち、ＧＮＤ用パッド２ａ、ＶＤＤ＿ＣＯＲＥ用パッド２ｂ、ＣＬＫ用パッド２ｄ、Ｄ＿ＩＮ用パッド２ｅ、Ｄ＿ＯＵＴ用パッド２ｆにプローブ１１１を接触させ、ＶＤＤ＿ＩＯ用パッド２ｃにはプローブ１１１を接触させず非接触として、ファンクションテストを実施する。本実施形態では、後述するように、ＣＬＫ用パッド２ｄ、Ｄ＿ＩＮ用パッド２ｅから入力する信号により入出力バッファ３を動作させることで、ＶＤＤ＿ＩＯ用パッド２ｃからのＶＤＤ＿ＩＯの供給を不要としている。これにより、半導体テスタ１２０の電源チャネル及びプローブの接触数（針立て数）を削減でき、より多くの半導体集積回路１を一度にテストすることができる。
【００３１】
図５及び図６は、ウェハテスト時のボンディングパッド２の状態を示している。図５は、プロービングを行うＶＤＤ＿ＣＯＲＥ用パッド２ｂの断面図（図５（ａ））及び平面図（図５（ｂ））を示しており、図６は、プロービングを行わないＶＤＤ＿ＩＯ用パッド２ｃの断面図（図６（ａ））及び平面図（図６（ｂ））を示している。
【００３２】
図５に示すように、ＶＤＤ＿ＣＯＲＥ用パッド２ｂでは、プロービング領域２１においてプロービングによりプローブ１１１の先端が接触するため、パッド表面にプロービング傷２１ａが形成される。ＶＤＤ＿ＣＯＲＥ用パッド２ｂにプローブ１１１を接触し、さらにプローブ１１１の先端がパッド表面を押圧する（もしくは、滑らせる、こすり付ける）。このため、ＶＤＤ＿ＣＯＲＥ用パッド２ｂは、プローブ１１１の先端によりパッド表面が削られて凹部２１ｂが形成され、さらに、凹部２１ｂに隣接してパッド表面が盛り上がり凸部２１ｃが形成される。
【００３３】
一方、図６に示すように、ＶＤＤ＿ＩＯ用パッド２ｃは、プロービングを行わないため、プロービング領域２１にプロービング傷２１ａは形成されない。したがって、ＶＤＤ＿ＩＯ用パッド２ｃは、表面が傷や凹凸の無い平面形状であり、面一となっている。なお、その他ウェハテストの詳細については後述する。
【００３４】
このようにウェハテストを実施すると、ウェハテストの結果を判定して（図１のＳ１０３）、不良品と判断された半導体集積回路１は除外され、良品と判断された半導体集積回路１について、以降の工程が行われる。すなわち、Ｓ１０２ではファンクションテストが実施され、入力されるテストデータに対して、半導体集積回路１から出力されるテスト結果と期待値を比較し、テスト結果と期待値が一致する場合は良品と判断され、不一致の場合は不良品と判断される。
【００３５】
続いて、ウェハテストで良品となった半導体集積回路１に対しパッケージングを行い、半導体装置１１を作成する（図１のＳ１０４）。すなわち、ダイシングにより、半導体ウェハ１００を半導体チップ領域１０１毎に切断して、半導体チップ１０に断片化する。次いで、ダイボンディングにより、配線基板（ダイパッド）に半導体チップ１０を接着固定する。次いで、ワイヤボンディングにより、半導体チップ１０のパッド２と配線基板の外部端子（リードフレーム）とをボンディングワイヤを介して電気的に接続する。さらに、半導体チップ１０及び配線基板を樹脂封止することで半導体装置１１が作成される。
【００３６】
図７は、形成された半導体装置１１における、ボンディングワイヤの接続関係を示している。図７に示すように、半導体チップ１０のボンディングパッド２は、それぞれボンディングワイヤ１３１を介して、半導体装置１１の外部と接続するための外部端子１３０に接続される。すなわち、ＧＮＤ用パッド２ａ、ＶＤＤ＿ＣＯＲＥ用パッド２ｂ、ＶＤＤ＿ＩＯ用パッド２ｃ、ＣＬＫ用パッド２ｄ、Ｄ＿ＩＮ用パッド２ｅ、Ｄ＿ＯＵＴ用パッド２ｆは、全てボンディングされてボンディングワイヤ１３１により外部端子１３０と接続される。ここでは、ウェハテストでプロービングされなかったＶＤＤ＿ＩＯ用パッド２ｃもボンディングされる。
【００３７】
図８及び図９は、ワイヤボンディング後のボンディングパッド２の状態を示している。図８は、プロービング対象だったＶＤＤ＿ＣＯＲＥ用パッド２ｂの断面図（図８（ａ））及び平面図（図８（ｂ））を示しており、図９は、プロービング対象外だったＶＤＤ＿ＩＯ用パッド２ｃの断面図（図９（ａ））及び平面図（図９（ｂ））を示している。
【００３８】
図８に示すように、ＶＤＤ＿ＣＯＲＥ用パッド２ｂでは、図５で説明したとおりプロービング領域２１にプロービング傷２１ａが形成されている。そして、ＶＤＤ＿ＣＯＲＥ用パッド２ｂでは、プロービング傷２１ａが形成されていないボンディング領域２２に、ボンディングワイヤ１３１がボンディングされる。ボンディング領域２２のパッド表面に、ボンディングワイヤ１３１の圧着ボール１３１ａが熱圧着されて接合される。すなわち、ＶＤＤ＿ＣＯＲＥ用パッド２ｂは、ウェハテスト時のプロービングによりプロービング傷２１ａが形成されるプロービング領域２１と、ボンディングワイヤ１３１がボンディングされるボンディング領域２２を有している。
【００３９】
一方、図９に示すように、ＶＤＤ＿ＩＯ用パッド２ｃは、図６で説明したとおりプロービング領域２１にプロービング傷２１ａは形成されていない。そして、ＶＤＤ＿ＩＯ用パッド２ｃは、ボンディング領域２２に、ボンディングワイヤ１３１がボンディングされる。ボンディング領域２２のパッド表面に、ボンディングワイヤ１３１の圧着ボール１３１ａが熱圧着されて接合される。すなわち、ＶＤＤ＿ＩＯ用パッド２ｃは、ウェハテスト時にプロービングされず平面形状のプロービング領域２１と、ボンディングワイヤ１３１がボンディングされるボンディング領域２２を有している。ＶＤＤ＿ＩＯ用パッド２ｃでは、プロービング傷が形成されていないため、パッド表面の任意の領域にボンディングしてもよい。
【００４０】
このように半導体チップ１０（半導体集積回路１）を実装した半導体装置１１を作成した後、続いて、パッケージされている半導体装置１１に対しパッケージテストを行う（図１のＳ１０５）。ウェハテストで実施していないＤＣテストを行う。すなわち、半導体装置１１の外部端子１３０と半導体テスタとを接続し、半導体装置１１の最終的なテストを行う。半導体テスタは、半導体装置１１に対して、電源及びクロックを供給するとともにテスト信号を入力して、半導体装置１１から出力される出力値のレベル等を測定する。ここでは、ＤＣテストを行うために十分な駆動電圧を供給する必要があり、外部端子１３０から、ＶＤＤ＿ＣＯＲＥ用パッド２ｂを介してＶＤＤ＿ＣＯＲＥを供給するとともに、ＣＬＫ用パッド２ｄを介してＶＤＤ＿ＩＯを供給する。
【００４１】
このようにパッケージテストを実施すると、パッケージテストの結果を判定して（図１のＳ１０６）、不良品と判断された半導体装置は除外され、良品と判断された半導体装置が最終製品となり、半導体装置の製造工程が終了する。
【００４２】
次に、図１０〜図１４を用いて、本実施の形態に係る半導体集積回路のウェハテストについてさらに説明する。
【００４３】
図１０は、本実施の形態を説明するための前提例の構成を示している。図１０の半導体集積回路内の回路構成は、本実施の形態と同様であり、すなわち、図２の半導体集積回路１の入出力バッファ３の構成を示している。
【００４４】
図１０に示すように、半導体集積回路１では、ＧＮＤ用パッド２ａがＧＮＤ配線６に接続され、ＶＤＤ＿ＣＯＲＥ用パッド２ｂがＶＤＤ＿ＣＯＲＥ配線５に接続され、ＶＤＤ＿ＩＯ用パッド２ｃがＶＤＤ＿ＩＯ配線４に接続されている。半導体集積回路１は、複数の入出力バッファ３を備えており、入力バッファ３ａ〜３ｃ、出力バッファ３ｄ（入力バッファ、出力バッファのいずれかを入出力バッファと称する）を図示している。ＶＤＤ＿ＩＯ配線４、ＶＤＤ＿ＣＯＲＥ配線５、ＧＮＤ配線６が、入力バッファ３ａ〜３ｃ、出力バッファ３ｄに共通に接続されて、それぞれ電源が供給される。
【００４５】
入出力バッファ３は、ＥＳＤ（静電気：Electro Static Discharge）保護素子３１及び３２と、バッファ回路３３とを有している。バッファ回路３３は、ＶＤＤ＿ＩＯ及びＶＤＤ＿ＣＯＲＥが供給され、ＶＤＤ＿ＩＯレベルの信号とＶＤＤ＿ＣＯＲＥレベルの信号のレベル変換（レベルシフト）を行うレベルシフタである。
【００４６】
入力バッファ３ａ〜３ｃは、ウェハテスト時に半導体テスタ１２０からＶＤＤ＿ＩＯレベルで入力された信号を、ＶＤＤ＿ＣＯＲＥレベルの信号に変換しロジック回路７へ出力する。クロックＣＬＫが入力バッファ３ａを介してロジック回路７へ供給され、テストデータＤ０，Ｄ１が入力バッファ３ｂ、３ｃを介してロジック回路７へ入力される。なお、テストデータとして、ロジック回路７をテストするために必要な複数のテスト信号が入力され、ここでは一例として、２つのテストデータＤ０，Ｄ１が入力される。入力バッファ３ａ〜３ｃは、クロックＣＬＫ及びテストデータを含むテスト動作信号を入力するためのバッファである。
【００４７】
また、出力バッファ３ｄは、ロジック回路７からＶＤＤ＿ＣＯＲＥレベルで入力された信号を、ＶＤＤ＿ＩＯレベルの信号に変換し半導体テスタ１２０へ出力する。クロックＣＬＫ及びテストデータＤ０，Ｄ１の入力によりロジック回路７からテスト結果が、出力バッファ３ｄを介して半導体テスタ１２０へ出力される。
【００４８】
図１１は、入力バッファ３ａの回路構成を示している。なお、入力バッファ３ａ〜３ｃは同じ回路構成であるため、入力バッファ３ａについて説明する。
【００４９】
入力バッファ３ａは、入力側から出力側に向かって、ＥＳＤ保護素子３１及び３２、バッファ回路３３の順に接続されている。ＥＳＤ保護素子３１及び３２は、ＥＳＤ保護用のダイオードであり、外部から過電圧の信号が入力されることによりバッファ回路３３が破壊されることを防止する。
【００５０】
ＥＳＤ保護素子３１及び３２は、ＶＤＤ＿ＩＯとＧＮＤの間に直列に接続されている。ＥＳＤ保護素子３１のカソードは、ＶＤＤ＿ＩＯに接続され、ＥＳＤ保護素子３１のアノードとＥＳＤ保護素子３１のカソードとが互いに接続され、ＥＳＤ保護素子３２のアノードは、ＧＮＤに接続されている。ＥＳＤ保護素子３１のアノードとＥＳＤ保護素子３２のカソードの間のノード３０が、入力バッファ３ａの入力端子である。
【００５１】
ＶＤＤ＿ＩＯよりも高い電圧の信号が入力されると、ＥＳＤ保護素子３１を介してノード３０からＶＤＤ＿ＩＯ配線４へ電流が流れる。また、さらにクランプ電圧よりも高い電圧の信号が入力されると、ＥＳＤ保護素子３２がアバランシェ効果により導通し、ノード３０からＧＮＤ配線６へ電流が流れる。これにより、バッファ回路３３に過電圧が入力されることを防止している。
【００５２】
入力バッファ３ａでは、ノード３０がＣＬＫ用パッド２ｄに接続されている。なお、入力バッファ３ｂではノード３０が、テストデータＤ０が入力されるＤ＿ＩＮ用パッド２ｅに接続されており、入力バッファ３ｃではノード３０が、テストデータＤ１が入力されるＤ＿ＩＮ用パッド２ｅに接続されている。
【００５３】
バッファ回路３３は、ＣＭＯＳインバータで構成されたＣＭＯＳバッファである。バッファ回路３３は、入力端子から出力端子までの間にインバータ回路３４、インバータ回路３５の順に直列に接続されて構成されている。
【００５４】
インバータ回路３４は、ＶＤＤ＿ＩＯとＧＮＤとの間に直列接続されたＰＭＯＳトランジスタ３４ＰとＮＭＯＳトランジスタ３４Ｎを備えている。すなわち、インバータ回路３４は、ＶＤＤ＿ＩＯ配線４からの電源供給により動作し、ＶＤＤ＿ＩＯレベルの信号を入出力する。インバータ回路３５は、ＶＤＤ＿ＣＯＲＥとＧＮＤとの間に直列接続されたＰＭＯＳトランジスタ３５ＰとＮＭＯＳトランジスタ３５Ｎを備えている。すなわち、インバータ回路３５は、ＶＤＤ＿ＣＯＲＥ配線５からの電源供給により動作し、ＶＤＤ＿ＣＯＲＥレベルの信号を入出力する。
【００５５】
ＰＭＯＳトランジスタ３４ＰのゲートとＮＭＯＳトランジスタ３４Ｎのゲート間のノードが、バッファ回路３３の入力端子となり、ノード３０に接続されている。ＰＭＯＳトランジスタ３４ＰのドレインとＮＭＯＳトランジスタ３４Ｎのソース間のノードが、ＰＭＯＳトランジスタ３５ＰのゲートとＮＭＯＳトランジスタ３５Ｎのゲート間のノードに接続されている。ＰＭＯＳトランジスタ３５ＰのドレインとＮＭＯＳトランジスタ３５Ｎのソース間のノードが、バッファ回路３３及び入力バッファ３ａの出力端子となり、ロジック回路７に接続されている。インバータ回路３４が動作するための電源端子は、ＶＤＤ＿ＩＯが供給される、ＰＭＯＳトランジスタ３４Ｐのソースである。インバータ回路３５が動作するための電源端子は、ＶＤＤ＿ＣＯＲＥが供給される、ＰＭＯＳトランジスタ３５Ｐのソースである。
【００５６】
すなわち、図１１のバッファ回路３３は、ＶＤＤ＿ＩＯレベルで動作するインバータ回路３４とＶＤＤ＿ＣＯＲＥレベルで動作するインバータ回路３５とを直列接続することで、ＶＤＤ＿ＩＯレベルの入力信号をＶＤＤ＿ＣＯＲＥレベルの信号に変換（シフト）している。
【００５７】
図１２は、出力バッファ３ｄの回路構成を示している。出力バッファ３ｄは、入力バッファ３ａと比べてバッファ回路とＥＳＤ保護素子の接続順が逆であり、入力側から出力側に向かって、バッファ回路３３、ＥＳＤ保護素子３１及び３２の順に接続されている。
【００５８】
ＥＳＤ保護素子３１及び３２は、ＶＤＤ＿ＩＯとＧＮＤの間に直列に接続されており、外部から過電圧の信号が入力されることによりバッファ回路３３が破壊されることを防止する。ＥＳＤ保護素子３１のアノードとＥＳＤ保護素子３２のカソードの間のノード３０が、出力バッファ３ｄの出力端子であり、Ｄ＿ＯＵＴ用パッド２ｆに接続されている。
【００５９】
バッファ回路３３は、入力バッファ３ａと比べてインバータ回路の接続順が逆であり、入力端子から出力端子までの間にインバータ回路３５、インバータ回路３５の順に直列に接続されて構成されている。
【００６０】
入力バッファ３ａと同様に、インバータ回路３４は、ＶＤＤ＿ＩＯとＧＮＤとの間に直列接続されたＰＭＯＳトランジスタ３４ＰとＮＭＯＳトランジスタ３４Ｎを備えており、インバータ回路３５は、ＶＤＤ＿ＣＯＲＥとＧＮＤとの間に直列接続されたＰＭＯＳトランジスタ３５ＰとＮＭＯＳトランジスタ３５Ｎを備えている。
【００６１】
ＰＭＯＳトランジスタ３５ＰのゲートとＮＭＯＳトランジスタ３５Ｎのゲート間のノードが、バッファ回路３３及び出力バッファ３ｄの入力端子となり、ロジック回路７に接続されている。ＰＭＯＳトランジスタ３５ＰのドレインとＮＭＯＳトランジスタ３５Ｎのソース間のノードが、ＰＭＯＳトランジスタ３４ＰのゲートとＮＭＯＳトランジスタ３４Ｎのゲート間のノードに接続されている。ＰＭＯＳトランジスタ３４ＰのドレインとＮＭＯＳトランジスタ３４Ｎのソース間のノードが、出力端子となりノード３０に接続されている。インバータ回路３５が動作するための電源端子は、ＶＤＤ＿ＣＯＲＥが供給される、ＰＭＯＳトランジスタ３５Ｐのソースである。インバータ回路３４が動作するための電源端子は、ＶＤＤ＿ＩＯが供給される、ＰＭＯＳトランジスタ３４Ｐのソースである。
【００６２】
すなわち、図１２のバッファ回路３３は、ＶＤＤ＿ＣＯＲＥレベルで動作するインバータ回路３５とＶＤＤ＿ＩＯレベルで動作するインバータ回路３４とを直列接続することで、ＶＤＤ＿ＣＯＲＥレベルの入力信号をＶＤＤ＿ＩＯレベルの信号に変換（シフト）している。
【００６３】
これらの入出力バッファを含む半導体集積回路１において、図１０の前提例では、全てのボンディングパッド２にそれぞれプローブ１１１を接触させ、半導体テスタ１２０と接続している。すなわち、半導体テスタ１２０は、ＶＤＤ＿ＣＯＲＥ用パッド２ｂにＶＤＤ＿ＣＯＲＥを供給し、ＶＤＤ＿ＩＯ用パッド２ｃにＶＤＤ＿ＩＯを供給し、ＣＬＫ用パッド２ｄにクロックＣＬＫを供給し、Ｄ＿ＩＮ用パッド２ｅにテストデータＤ０，Ｄ１を供給する。そして、半導体テスタ１２０は、Ｄ＿ＯＵＴ用パッド２ｆから出力されるテスト結果Ｑを期待値と比較してテストを行う。
【００６４】
この前提例では、パッド２ａ〜２ｆの全てにプロービングするため、パッドピッチが狭い場合には、プロービングが困難であるという問題がある。
【００６５】
また、半導体テスタ１２０からＶＤＤ＿ＩＯとＶＤＤ＿ＣＯＲＥの２種類の電源を供給するため、半導体テスタ１２０の電源チャネルを２チャネル使用することになる。例えば、半導体テスタ１２０の電源チャネルが１６チャネルとすると、前提例では、半導体集積回路ごとに２チャネル使用するため、同時にテストできる半導体集積回路は８個となってしまう。すなわち、前提例では、２種類の電源を供給するため、同時に並列にテストできる半導体集積回路の数が少なくなるという問題がある。
【００６６】
そこで、本実施の形態では、図４で示したようにＶＤＤ＿ＣＯＲＥのみ電源を供給しテストを実施する。図１３は、本実施の形態に係る半導体集積回路のウェハテスト時の接続関係を示している。図１３における半導体集積回路１の構成は、図１０〜図１２と同様である。
【００６７】
図１３の本実施の形態では、図１０の前提例と比べて、ＶＤＤ＿ＩＯ用パッド２ｃはプロービングせずオープン状態とし、半導体テスタ１２０から半導体集積回路１へＶＤＤ＿ＩＯを供給しない。すなわち、半導体テスタ１２０は、ＶＤＤ＿ＣＯＲＥ用パッド２ｂにＶＤＤ＿ＣＯＲＥを供給し、ＣＬＫ用パッド２ｄにクロックＣＬＫを供給し、Ｄ＿ＩＮ用パッド２ｅにテストデータＤ０，Ｄ１を供給する。そして、半導体テスタ１２０は、Ｄ＿ＯＵＴ用パッド２ｆから出力されるテスト結果Ｑを期待値と比較してテストを行う。これにより、ＶＤＤ＿ＩＯ用パッド２ｃにプロービングしないためプロービング数を減らすことができ、ＶＤＤ＿ＣＯＲＥの１種類の電源のみ供給するため、半導体テスタで使用する電源チャネルを減らすことができる。
【００６８】
図１４を用いて、図１３の本実施の形態に係る半導体集積回路のテスト動作について説明する。まず、図１３のように半導体テスタ１２０から半導体集積回路１に１．２ＶのＶＤＤ＿ＣＯＲＥを供給し、ＶＤＤ＿ＩＯを供給しない（ＯＰＥＮ）状態とする。
【００６９】
図１４のように、状態ＳＴ１では、クロックＣＬＫ、テストデータＤ０、Ｄ１が全てＬｏｗレベルであるため、ＶＤＤ＿ＩＯにはＨｉｇｈレベルが印加されない。ＶＤＤ＿ＩＯがＬｏｗレベルのため、バッファ回路３３のインバータ回路３４にＶＤＤ＿ＩＯが供給されず、入力バッファ３ａ〜３ｃ、出力バッファ３ｄは動作しない。
【００７０】
続いて、半導体テスタ１２０から半導体集積回路１に、クロックＣＬＫ、テストデータＤ０、Ｄ１を供給する。クロックＣＬＫ、テストデータＤ０、Ｄ１は、Ｈｉｇｈレベルが３．３Ｖの信号である。ここで、これらの入力信号のいずれかをＨｉｇｈレベルとなるようにするため、クロックＣＬＫ、テストデータＤ０、Ｄ１は、Ｎｅｇａｔｉｖｅ論理のＲＺ（Return to Zero）信号とし、さらに、テストデータＤ０及びＤ１の信号の変化点では、クロックＣＬＫをＨｉｇｈレベルとする。なお、ＲＺ信号（Ａｃｔｉｖｅ論理のＲＺ信号）とは、"０"がＬｏｗレベル、"１"がＨｉｇｈレベルのデジタル信号において、Ｌｏｗレベルを基準とし、"１"のときにＨｉｇｈレベルとなった後、すぐにＬｏｗレベルに戻る信号をいう。Ｎｅｇａｔｉｖｅ論理のＲＺ信号とは、"０"がＬｏｗレベル、"１"がＨｉｇｈレベルのデジタル信号において、Ｈｉｇｈレベルを基準とし、"０"のときにＬｏｗレベルとなった後、すぐにＨｉｇｈレベルに戻る信号をいう。
【００７１】
このような信号としているため、状態ＳＴ２，ＳＴ３では、クロックＣＬＫ、テストデータＤ０、Ｄ１のいずれかが常にＨｉｇｈレベルとなる。クロックＣＬＫ、テストデータＤ０、Ｄ１のいずれかがＨｉｇｈレベルになると、入力バッファ３ａ〜３ｃでは、それぞれＥＳＤ保護素子３１を介してＶＤＤ＿ＩＯにＨｉｇｈレベルが印加される。そうするとＶＤＤ＿ＩＯも３．３Ｖとなる。したがって、バッファ回路３３のインバータ回路３４にＶＤＤ＿ＩＯが供給されるため、入力バッファ３ａ〜３ｃ、出力バッファ３ｄが正常に動作する。換言すると、クロックＣＬＫ及びテストデータを含むテスト動作信号を入力バッファに入力し、テスト動作信号をＥＳＤ保護素子経由で入力バッファの電源端子に供給し、テスト動作信号の電源端子への供給に応じて、入力バッファがテスト動作信号に基づく信号を出力する。
【００７２】
すなわち、ＥＳＤ保護素子３１経由でＶＤＤ＿ＩＯが供給されることにより、テストデータＤ０が入力バッファ３ｂを介してロジック回路７へ伝搬され、テストデータＤ１が入力バッファ３ｃを介してロジック回路７へ伝搬され、さらに、クロックＣＬＫが入力バッファ３ａを介してロジック回路７へ伝搬される。そして、ロジック回路７からのテスト結果Ｑが出力バッファ３ｄを介して半導体テスタ１２０へ出力される。
【００７３】
このとき、クロックＣＬＫの立ち上りタイミングで、ロジック回路７の状態が確定し、テスト結果Ｑの値も確定することになる。このため、クロックＣＬＫの立ち上りの直後で、かつ、クロックＣＬＫがＨｉｇｈレベルであるタイミングＴ１、Ｔ２をストローブポイントとする。すなわち、半導体テスタ１２０は、タイミングＴ１、Ｔ２のテスト結果Ｑを観測し、期待値と比較してテストを行う。
【００７４】
状態ＳＴ４のように、クロックＣＬＫ、テストデータＤ０、Ｄ１の全てがＬｏｗレベルとなった場合、ＥＳＤ保護素子３１からＶＤＤ＿ＩＯに電圧の印可が停止する場合がある。そうすると、図１１及び図１２に示すリーク電流経路Ａ，Ｂのように、ＶＤＤ＿ＩＯからＧＮＤへ、ＥＳＤ保護素子３１及び３２、インバータ回路３４を介してリーク電流が流れる。そうするとこのリーク電流分だけ、ＶＤＤ＿ＩＯが低下することになる。
【００７５】
図１１及び図１２に示す一般的なＣＭＯＳインバータであれば、例えば１ｕＳ以下の時間でＶＤＤ＿ＩＯが低下しても次段の回路の閾値電圧を下回ることはない。入力バッファ３ａ〜３ｃでは、インバータ回路３４へのＶＤＤ＿ＩＯが低下しても、次段のインバータ回路３５の閾値を下回らないため、入力バッファ３ａ〜３ｃの出力に影響はない。したがって、この場合でも、クロックＣＬＫ、テストデータＤ０、Ｄ１をロジック回路７へ正確に伝搬できる。
【００７６】
また、出力バッファ３ｄにおいては、インバータ回路３４へのＶＤＤ＿ＩＯが低下すると、出力されるテスト結果Ｑが不定になる恐れがある。テスト結果Ｑの閾値電圧は半導体テスタ１２０の判定基準に依存するため、クロックＣＬＫの立ち上がり後、テスト結果Ｑの論理が確定しＶＤＤ＿ＩＯが安定したタイミングＴ３をストローブポイントとする。したがって、この場合でも、出力バッファ３ｄから正確にテスト結果Ｑを伝搬し、期待値と判定することができる。
【００７７】
以上のように、本実施の形態では、ウェハテストにおけるファンクションテストにあたり、半導体テスタから半導体集積回路へパッドを介してＶＤＤ＿ＩＯを供給せずに、ＶＤＤ＿ＣＯＲＥのみ供給し、テストの実施を可能とした。これにより、プロービング数を減らすことができ、パッドピッチが狭い場合でも精度よくプロービングを行うことができる。また、半導体テスタで使用する電源チャネルを減らすことができるため、同時に並列にテストできる半導体集積回路の数を増やすことができ、効率よくテストを実施することができる。
【００７８】
ファンクションテストでは、テスト結果が"０"もしくは"１"であることが認識できればよいため、正確な電流／電圧を測定するようなＤＣテストとは異なり、十分な駆動電流や速度は必要とされていない。したがって、本実施の形態により、半導体テスタからＶＤＤ＿ＩＯを供給することなく、ファンクションテストを効果的に実施することができる。
【００７９】
また、本実施の形態では、ＶＤＤ＿ＩＯ側に接続されるＥＳＤ保護素子を持つ入力バッファがある構成において、半導体テスタからの入力信号をＥＳＤ保護素子を介して半導体集積回路へ電源供給することで、ＶＤＤ＿ＩＯ専用の電源供給を必要せず、テスト信号の入出力を実現可能とした。これにより、ＶＤＤ＿ＩＯを供給するための回路を新たに追加する必要がないため、回路規模の増大を防ぐことができる。
【００８０】
また、クロック信号及びテスト信号の入力バッファに入力する場合に、クロック信号及びテスト信号のいずれかをＨｉｇｈレベルとなるように入力することで、ＥＳＤ保護素子を介してＶＤＤ＿ＩＯを供給でき、確実に入力バッファを動作させることができる。
【００８１】
特に、クロック信号等をＮｅｇａｔｉｖｅ論理のＲＺ信号とし、テスト信号の変化点ではクロック信号をＨｉｇｈレベルとし、クロック信号がＨｉｇｈレベルのタイミングをストローブポイント（期待値判定ポイント）とすることで、正確に安定したテストを実現することができる。
【００８２】
また、クロックＣＬＫ、テストデータＤ０、Ｄ１にＨｉｇｈレベルが１本も入力されない場合、初期状態ではロジック回路７の内部出力及び外部出力であるテスト結果Ｑは、Ｈｉｇｈレベル又はＬｏｗレベルの誤った論理が出力される場合がある。しかし、一般的なＣＭＯＳバッファ構造としているため、初期状態から一度でもＶＤＤ＿ＩＯにＨｉｇｈレベルが入力されると、信号が変化しなければＧＮＤへの電流経路はリーク電流経路のみであるため一定時間（バッファ構造／周囲条件により異なるが、通常は数ｕＳ以上）は次段の回路の閾値電圧以上のＨｉｇｈレベルを保つことが出来る。したがって、上記のように、クロック信号等をＮｅｇａｔｉｖｅ論理のＲＺ信号とし、テスト信号の変化点ではクロック信号をＨｉｇｈレベルとし、クロック信号がＨｉｇｈレベルのタイミングをストローブポイントとすることで、ＶＤＤ＿ＩＯからＧＮＤへ電流が流れる外部入力／外部出力信号の変化点でＶＤＤ＿ＩＯが必ずＨｉｇｈレベルとなり、リーク電流によるＶＤＤ＿ＩＯの電圧低下を防げることから、正確にテストを行うことができる。
【００８３】
（実施の形態２）
以下、図面を参照して実施の形態２について説明する。実施の形態１では、クロックＣＬＫ、テストデータＤ０、Ｄ１のいずれかがＨｉｇｈレベルとなるように入力することで、ＶＤＤ＿ＣＯＲＥのみの供給によるテストを実現可能とした。本実施の形態では、複数のクロックＣＬＫのいずれかがＨｉｇｈレベルとなるように入力する。
【００８４】
図１５は、ウェハテスト時における本実施の形態に係る半導体集積回路の構成を示している。図１５では、複数のクロックＣＬＫを入力してテストする例として、クロックＣＬＫ１１及びテストデータＤ１１に応じてテスト結果Ｑ１１が出力され、クロックＣＬＫ１２及びテストデータＤ１２に応じてテスト結果Ｑ１２が出力される例を示している。なお、入出力バッファ等の回路構成については図１０〜図１３と同様である。
【００８５】
図１５に示すように、半導体集積回路１では、ＧＮＤ用パッド２ａがＧＮＤ配線６に接続され、ＶＤＤ＿ＣＯＲＥ用パッド２ｂがＶＤＤ＿ＣＯＲＥ配線５に接続され、ＶＤＤ＿ＩＯ用パッド２ｃがＶＤＤ＿ＩＯ配線４に接続されている。半導体集積回路１は、複数の入出力バッファ３を備えており、入力バッファ３ａ−１、３ｂ−１、出力バッファ３ｄ−１、入力バッファ３ａ−２、３ｂ−２、出力バッファ３ｄ−２を図示している。ＶＤＤ＿ＩＯ配線４、ＶＤＤ＿ＣＯＲＥ配線５、ＧＮＤ配線６が、入力バッファ３ａ−１、３ｂ−１、出力バッファ３ｄ−１、入力バッファ３ａ−２、３ｂ−２、出力バッファ３ｄ−２に共通に接続されて、それぞれ電源が供給される。
【００８６】
入力バッファ３ａ−１は、ＣＬＫ用パッド２ｄ−１に接続されており、ＣＬＫ用パッド２ｄ−１を介してクロックＣＬＫ１１が入力され、レベルシフトしてロジック回路７へ出力する。入力バッファ３ｂ−１は、Ｄ＿ＩＮ用パッド２ｅ−１に接続されており、Ｄ＿ＩＮ用パッド２ｅ−１を介してテストデータＤ１１が入力され、レベルシフトしてロジック回路７へ出力する。出力バッファ３ｄ−１は、Ｄ＿ＯＵＴ用パッド２ｆ−１に接続され、ロジック回路７から入力されるテスト結果Ｑ１１をレベルシフトして、Ｄ＿ＯＵＴ用パッド２ｆ−１を介して半導体テスタ１２０へ出力する。
【００８７】
同様に、入力バッファ３ａ−２は、ＣＬＫ用パッド２ｄ−２に接続されており、ＣＬＫ用パッド２ｄ−２を介してクロックＣＬＫ１２が入力され、レベルシフトしてロジック回路７へ出力する。入力バッファ３ｂ−２は、Ｄ＿ＩＮ用パッド２ｅ−２に接続されており、Ｄ＿ＩＮ用パッド２ｅ−２を介してテストデータＤ１２が入力され、レベルシフトしてロジック回路７へ出力する。出力バッファ３ｄ−２は、Ｄ＿ＯＵＴ用パッド２ｆ−２に接続され、ロジック回路７から入力されるテスト結果Ｑ１２をレベルシフトして、Ｄ＿ＯＵＴ用パッド２ｆ−２を介して半導体テスタ１２０へ出力する。
【００８８】
図１５では、図１３と同様に、ＶＤＤ＿ＩＯ用パッド２ｃはプロービングせずオープン状態とし、半導体テスタ１２０から半導体集積回路１へＶＤＤ＿ＩＯを供給しない。
【００８９】
すなわち、半導体テスタ１２０は、ＶＤＤ＿ＣＯＲＥ用パッド２ｂにＶＤＤ＿ＣＯＲＥを供給し、ＣＬＫ用パッド２ｄ−１にクロックＣＬＫ１１を供給し、Ｄ＿ＩＮ用パッド２ｅ−１にテストデータＤ１１を供給する。そして、半導体テスタ１２０は、Ｄ＿ＯＵＴ用パッド２ｆ−１から出力されるテスト結果Ｑ１１を期待値と比較してテストを行う。
【００９０】
また、半導体テスタ１２０は、ＣＬＫ用パッド２ｄ−２にクロックＣＬＫ１２を供給し、Ｄ＿ＩＮ用パッド２ｅ−２にテストデータＤ１２を供給する。そして、半導体テスタ１２０は、Ｄ＿ＯＵＴ用パッド２ｆ−２から出力されるテスト結果Ｑ１２を期待値と比較してテストを行う。
【００９１】
図１６を用いて、図１５の本実施の形態に係る半導体集積回路のテスト動作について説明する。まず、図１５のように半導体テスタ１２０から半導体集積回路１に１．２ＶのＶＤＤ＿ＣＯＲＥを供給し、ＶＤＤ＿ＩＯを供給しない（ＯＰＥＮ）状態とする。
【００９２】
図１６のように、状態ＳＴ１では、クロックＣＬＫ１１，ＣＬＫ１２、テストデータＤ１１、Ｄ１２が全てＬｏｗレベルであるため、ＶＤＤ＿ＩＯにはＨｉｇｈレベルが印加されない。ＶＤＤ＿ＩＯがＬｏｗレベルのため、入力バッファ３ａ−１、３ｂ−１、出力バッファ３ｄ−１、入力バッファ３ａ−２、３ｂ−２、出力バッファ３ｄ−２は動作しない。
【００９３】
続いて、半導体テスタ１２０から半導体集積回路１に、クロックＣＬＫ１１、ＣＬＫ１２、テストデータＤ１１、Ｄ１２を供給する。クロックＣＬＫ１１、ＣＬＫ１２、テストデータＤ１１、Ｄ１２は、Ｈｉｇｈレベルが３．３Ｖの信号である。ここで、これらの入力信号のいずれかをＨｉｇｈレベルとなるようにするため、本実施の形態では、クロックＣＬＫ１１、ＣＬＫ１２が、排他的にＨｉｇｈレベルとなる。例えば、クロックＣＬＫ１１をＮｅｇａｔｉｖｅ論理のＲＺ信号とし、クロックＣＬＫ１１をＡｃｔｉｖｅ論理のＲＺ信号としてもよい。
【００９４】
このような信号としているため、状態ＳＴ２〜ＳＴ４では、クロックＣＬＫ１１、ＣＬＫ１２のいずれかが常にＨｉｇｈレベルとなる。クロックＣＬＫ１１、ＣＬＫ１２のいずれかがＨｉｇｈレベルになると、入力バッファ３ａ−１、３ｂ−１、出力バッファ３ｄ−１、入力バッファ３ａ−１、３ｂ−１、出力バッファ３ｄ−１では、それぞれＥＳＤ保護素子３１を介してＶＤＤ＿ＩＯにＨｉｇｈレベルが印加される。そうするとＶＤＤ＿ＩＯも３．３Ｖとなる。したがって、入力バッファ３ａ〜３ｃ、出力バッファ３ｄが正常に動作する。
【００９５】
すなわち、ＥＳＤ保護素子３１経由でＶＤＤ＿ＩＯが供給されることにより、テストデータＤ１１が入力バッファ３ｂ−１を介してロジック回路７へ伝搬され、さらに、クロックＣＬＫ１１が入力バッファ３ａ−１を介してロジック回路７へ伝搬される。そして、ロジック回路７からのテスト結果Ｑ１１が出力バッファ３ｄ−１を介して半導体テスタ１２０へ出力される。
【００９６】
このとき、クロックＣＬＫ１１の立ち上りタイミングで、ロジック回路７の状態が確定し、テスト結果Ｑ１１の値も確定することになる。このため、クロックＣＬＫ１１の立ち上りの直後であるタイミングＴ１１、Ｔ１２、Ｔ１３をストローブポイントとする。本実施の形態では、クロックＣＬＫ１１とＣＬＫ１２のいずれかがＨｉｇｈレベルであるため、クロックＣＬＫ１１の立ち上りの直後の任意のタイミングをストローブポイントとすることができる。
【００９７】
また、ＥＳＤ保護素子３１経由でＶＤＤ＿ＩＯが供給されることにより、テストデータＤ１２が入力バッファ３ｂ−２を介してロジック回路７へ伝搬され、さらに、クロックＣＬＫ１２が入力バッファ３ａ−２を介してロジック回路７へ伝搬される。そして、ロジック回路７からのテスト結果Ｑ１２が出力バッファ３ｄ−２を介して半導体テスタ１２０へ出力される。
【００９８】
このとき、クロックＣＬＫ１２の立ち上りタイミングで、ロジック回路７の状態が確定し、テスト結果Ｑ１２の値も確定することになる。このため、クロックＣＬＫ１２の立ち上りの直後であるタイミングＴ２１、Ｔ２２、Ｔ２３をストローブポイントとする。本実施の形態では、クロックＣＬＫ１１とＣＬＫ１２のいずれかがＨｉｇｈレベルであるため、クロックＣＬＫ１２の立ち上りの直後の任意のタイミングをストローブポイントとすることができる。
【００９９】
実施の形態１の図１４では、クロックＣＬＫ、テストデータＤ０、Ｄ１がＬｏｗレベルとなった場合に、リーク電流分だけＶＤＤ＿ＩＯが低下していた。本実施の形態では、クロックＣＬＫ１１、ＣＬＫ１２のいずれかが常にＨｉｇｈレベルであるため、実施の形態１のようにＶＤＤ＿ＩＯが低下する恐れが無い。また、実施の形態１では、テストデータの変化点でクロックＣＬＫをＨｉｇｈレベルとする必要があったが、本実施の形態では、このような制限を考慮する必要がない。
【０１００】
以上のように、本実施の形態では、実施の形態１と同様に、半導体テスタからＶＤＤ＿ＣＯＲＥのみを供給し、入力信号によりＥＳＤ保護経由でＶＤＤ＿ＩＯを供給することでテストの実施を可能とした。プロービング数を削減でき、半導体テスタの使用チャネル数を減らすことができ、さらに、回路規模の増大を防止することができる。
【０１０１】
本実施の形態では、さらに、複数のクロック信号を入力する構成において、クロック信号を排他的にＨｉｇｈレベルとなるようにした。これにより、いずれかのクロック信号が常にＨｉｇｈレベルとなるため、安定してＶＤＤ＿ＩＯを供給することができ、確実にテストを実施することができる。
【０１０２】
（実施の形態３）
以下、図面を参照して実施の形態３について説明する。実施の形態１、２では、主に、ウェハテスト時の半導体集積回路と半導体テスタ間の信号の入出力に関する例について説明した。本実施の形態では、通常動作時の半導体装置間の信号の入出力に関する例について説明する。
【０１０３】
図１７は、本実施の形態に係る表示システムの構成を示している。図１７に示すように、この表示システム２００は、ＣＰＵ２１０、表示コントローラ２２０、表示パネル２３０を備えている。
【０１０４】
ＣＰＵ２１０は、１チップの半導体装置の一例であり、プログラムを実行することにより表示データを生成し、生成した表示データを表示コントローラ２２０へ出力する。ＣＰＵ２１０と表示コントローラ２２０との間はＬＶＤＳインタフェース２４１と、ＳＰＩインタフェース２４２とを介して接続されている。ＬＤＶＳインタフェース２４１は、高速な差動インタフェースであり、サイズの大きな表示データを高速に入出力する。ＳＰＩインタフェース２４２は、低速なシリアルインタフェースであり、サイズの小さなコマンド等を低速に入出力する。
【０１０５】
表示コントローラ２２０は、１チップの半導体装置の一例であり、ＣＰＵ２１０から表示データが入力され、表示データに応じた駆動信号を出力する。表示コントローラ２２０と表示パネル２３０との間はＬＤＶＳインタフェース２４３を介して接続されている。ＬＤＶＳインタフェース２４３は、高速な差動インタフェースであり、駆動信号を高速に入出力する。
【０１０６】
表示パネル２３０は、表示コントローラ２２０から供給される駆動信号に応じて、表示画素を駆動させ所望の表示を行う。表示パネル２３０は、例えば、液晶表示パネルやプラズマ表示パネル、有機ＥＬ表示パネル等である。
【０１０７】
ＣＰＵ２１０及び表示コントローラ２２０の内部構成について説明する。ＣＰＵ２１０は、ロジック回路２１１、ＬＶＤＳ入出力回路２１２、ＳＰＩ入出力回路２１３、レギュレータ回路２１４を備えている。
【０１０８】
ロジック回路２１１は、ＣＰＵのコア部であり、ＣＰＵ２１０の機能を実現するために複数の論理回路から構成されている。ＬＶＤＳ入出力回路２１２は、ＬＶＤＳインタフェース２４１を介してデータを入出力するための入出力バッファである。ＳＰＩ入出力回路２１３は、ＳＰＩインタフェース２４２を介してデータを入出力するための入出力バッファである。レギュレータ回路２１４は、電源回路２１５から供給される電源に基づいて、ロジック回路２１１が動作するためのＶＤＤ＿ＣＯＲＥや、ＬＶＤＳ入出力回路２１２及びＳＰＩ入出力回路２１３が動作するためのＶＤＤ＿ＩＯを生成し、各回路へ供給する。
【０１０９】
表示コントローラ２２０は、ロジック回路２２１、ＬＶＤＳ入出力回路２２２、ＳＰＩ入出力回路２２３、レギュレータ回路２２４、ＬＶＤＳ入出力回路２２５を備えている。
【０１１０】
ロジック回路２２１は、表示コントローラのコア部であり、表示コントローラ２２０の機能を実現するために複数の論理回路から構成されている。ＬＶＤＳ入出力回路２２２は、ＬＶＤＳインタフェース２４１を介してデータを入出力するための入出力バッファである。ＬＶＤＳ入出力回路２２５は、ＬＶＤＳインタフェース２４３を介してデータを入出力するための入出力バッファである。ＳＰＩ入出力回路２２３は、ＳＰＩインタフェース２４２を介してデータを入出力するための入出力バッファである。レギュレータ回路２２４は、電源回路２１５から供給される電源に基づいて、ロジック回路２２１が動作するためのＶＤＤ＿ＣＯＲＥや、ＬＶＤＳ入出力回路２２２、ＬＶＤＳ入出力回路２２５及びＳＰＩ入出力回路２２３が動作するためのＶＤＤ＿ＩＯを生成し、各回路へ供給する。
【０１１１】
図１８は、表示コントローラ２２０のＳＰＩ入出力回路２２３の具体例を示している。なお、入出力バッファ等の回路構成については図１０〜図１３、図１５と同様である。また、ＣＰＵ２１０のＳＰＩ入出力回路２１３を同様に構成してもよい。
【０１１２】
図１８に示すように、表示コントローラ２２０では、ＧＮＤ用外部端子２２６ａがＧＮＤ配線６に接続されている。また、ＧＮＤ用外部端子２２６ａは、電源回路２１５に接続されている。なお、電源回路２１５に限らず電源プレーンに接続してもよい。
【０１１３】
ＶＤＤ＿ＣＯＲＥ用外部端子２２６ｂが、レギュレータ回路２２４の入力に接続され、レギュレータ回路２２４の出力にＶＤＤ＿ＣＯＲＥ配線５が接続されている。また、ＶＤＤ＿ＣＯＲＥ用外部端子２２６ｂは、電源回路２１５に接続されている。なお、電源回路２１５に限らず電源プレーンに接続してもよい。例えば、電源回路２１５から５Ｖの電圧が供給され、レギュレータ回路２２４は、１．２Ｖの電圧を生成し、ＶＤＤ＿ＣＯＲＥ配線５に１．２ＶのＶＤＤ＿ＣＯＲＥを供給する。
【０１１４】
ＳＰＩ入出力回路２２３は、複数の入出力バッファ３を備えており、入力バッファ３ａ、３ｂ、出力バッファ３ｄを図示している。ＶＤＤ＿ＩＯ配線４、ＶＤＤ＿ＣＯＲＥ配線５、ＧＮＤ配線６が、入力バッファ３ａ、３ｂ、出力バッファ３ｄに共通に接続されて、それぞれ電源が供給される。
【０１１５】
入力バッファ３ａは、ＣＬＫ用外部端子２２６ｄに接続されており、ＳＰＩインタフェース２４２及びＣＬＫ用外部端子２２６ｄを介してＣＰＵ２１０からクロックＣＬＫが入力され、レベルシフトしてロジック回路２２１へ出力する。入力バッファ３ｂは、Ｄ＿ＩＮ用外部端子２２６ｅに接続されており、ＳＰＩインタフェース２４２及びＤ＿ＩＮ用外部端子２２６ｅを介してＣＰＵ２１０から入力データＤＡＴＡ＿ＩＮが入力され、レベルシフトしてロジック回路２２１へ出力する。出力バッファ３ｄは、Ｄ＿ＯＵＴ用外部端子２２６ｆに接続され、ロジック回路２２１から入力される出力データＤＡＴＡ＿ＯＵＴをレベルシフトして、Ｄ＿ＯＵＴ用外部端子２２６ｆ及びＳＰＩインタフェース２４２を介してＣＰＵ２１０へ出力する。
【０１１６】
本実施の形態は、実施の形態１，２と同様に外部からのＶＤＤ＿ＩＯの供給を不要としており、ここでは、ＶＤＤ＿ＩＯ配線４は、いずれの外部端子にも接続されていない。すなわち、電源回路２１５及びレギュレータ回路２２４は、ＶＤＤ＿ＣＯＲＥ配線５にＶＤＤ＿ＣＯＲＥを供給し、ＣＰＵ２１０は、ＣＬＫ用外部端子２２６ｄにクロックＣＬＫを供給し、Ｄ＿ＩＮ用外部端子２２６ｅに入力データＤＡＴＡ＿ＩＮを供給することで、表示コントローラ２２０はＤＡＴＡ＿ＩＮを受信し、さらに、ＣＰＵ２１０は、Ｄ＿ＯＵＴ用外部端子２２６ｆから出力される出力データ＿ＩＮを受信する。
【０１１７】
図１９を用いて、図１８の本実施の形態に係るＳＰＩ入出力回路２２３の入出力動作について説明する。まず、図１８のように、電源回路２１５からレギュレータ回路２２４に５Ｖの電源が供給され、レギュレータ回路２２４から１．２ＶのＶＤＤ＿ＣＯＲＥが供給され、ＶＤＤ＿ＩＯは供給されない状態となる。
【０１１８】
図１９のように、状態ＳＴ１では、クロックＣＬＫ、入力データＤＡＴＡ＿ＩＮが全てＬｏｗレベルであるため、ＶＤＤ＿ＩＯにはＨｉｇｈレベルが印加されない。ＶＤＤ＿ＩＯがＬｏｗレベルのため、入力バッファ３ａ〜３ｂ、出力バッファ３ｄは動作しない。
【０１１９】
続いて、ＣＰＵ２１０から表示コントローラ２２０に、クロックＣＬＫ、入力データＤＡＴＡ＿ＩＮを入力する。クロックＣＬＫ、入力データＤＡＴＡ＿ＩＮは、Ｈｉｇｈレベルが３．３Ｖの信号である。
【０１２０】
状態ＳＴ２〜ＳＴ４では、クロックＣＬＫ、入力データＤＡＴＡ＿ＩＮのいずれかがＨｉｇｈレベルになると、入力バッファ３ａ〜３ｂでは、それぞれＥＳＤ保護素子３１を介してＶＤＤ＿ＩＯにＨｉｇｈレベルが印加される。そうするとＶＤＤ＿ＩＯも３．３Ｖとなる。したがって、入力バッファ３ａ〜３ｂ、出力バッファ３ｄが正常に動作する。
【０１２１】
すなわち、ＥＳＤ保護素子３１経由でＶＤＤ＿ＩＯが供給されることにより、入力データＤＡＴＡ＿ＩＮが入力バッファ３ｂを介してロジック回路２２１へ伝搬され、さらに、クロックＣＬＫが入力バッファ３ａを介してロジック回路２２１へ伝搬される。また、ロジック回路２２１からの出力データＤＡＴＡ＿ＯＵＴが出力バッファ３ｄを介してＣＰＵ２１０へ出力される。
【０１２２】
一般的にＳＰＩインタフェースの受信装置では、クロックＣＬＫの立ち下がりタイミングでデータが入力され、クロックＣＬＫの立ち上がりタイミングでデータが内部回路に取り込まれる。本実施の形態でも同様に、状態ＳＴ２〜ＳＴ４において、クロックＣＬＫの立ち下がりタイミングで、ＤＡＴＡ０〜ＤＡＴＡ２が入力される。そして、クロックＣＬＫの立ち上がりのタイミングＴ３１〜Ｔ３３で、ロジック回路２２１がＤＡＴＡ０〜ＤＡＴＡ２を取り込み、データを処理する。クロックＣＬＫがＨｉｇｈレベルであれば、入力バッファ３ａ〜３ｂが動作するため、Ｔ３１〜Ｔ３３のタイミングで正確にデータを取り込むことができる。
【０１２３】
なお、データによっては入力データＤＡＴＡ＿ＩＮのＬｏｗレベルが続く場合もあり、その場合、ＥＳＤ保護素子３１からＶＤＤ＿ＩＯに電圧の印可が停止する。しかし、図１４と同様に、ＶＤＤ＿ＩＯは、リーク電流による電圧低下のみのため、入力データＤＡＴＡ＿ＩＮをロジック回路２２１へ正確に伝搬できる。
【０１２４】
以上のように、本実施の形態では、実施の形態１、２の原理を半導体装置間の通信インタフェースにも応用した。通信インタフェースにおいても、ＶＤＤ＿ＣＯＲのみ供給し、入力信号によりＥＳＤ保護経由でＶＤＤ＿ＩＯを供給することで信号の入力を可能とした。本実施の形態では、電源は実装基板上からＶＤＤ＿ＣＯＲＥとＧＮＤのみの接続で動作するため、実装基板パタンの配線面積縮小やパッケージの小ピン化を図ることができる。
【０１２５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で 種々変更可能であることはいうまでもない。
【符号の説明】
【０１２６】
１      半導体集積回路
２      ボンディングパッド
２ａ    ＧＮＤ用パッド
２ｂ    ＶＤＤ＿ＣＯＲＥ用パッド
２ｃ    ＶＤＤ＿ＩＯ用パッド
２ｄ    ＣＬＫ用パッド
２ｅ    Ｄ＿ＩＮ用パッド
２ｆ    Ｄ＿ＯＵＴ用パッド
３      入出力バッファ
３ａ〜３ｃ  入力バッファ
３ｄ    出力バッファ
４      ＶＤＤ＿ＩＯ配線
５      ＶＤＤ＿ＣＯＲＥ配線
６      ＧＮＤ配線
７      ロジック回路
１０    半導体チップ
１１    半導体装置
２１    プロービング領域
２１ａ  プロービング傷
２１ｂ  凹部
２１ｃ  凸部
２２    ボンディング領域
３０    ノード（入力端子）
３１、３２  ＥＳＤ保護素子
３３    バッファ回路
３４、３５    インバータ回路
３４Ｎ、３５Ｎ  ＮＭＯＳトランジスタ
３４Ｐ、３５Ｐ  ＰＭＯＳトランジスタ
１００  半導体ウェハ
１０１  半導体チップ領域
１１０  プローブカード
１１１  プローブ
１２０  半導体テスタ
１３０  外部端子
１３１  ボンディングワイヤ
１３１ａ  圧着ボール
２００  表示システム
２１０  ＣＰＵ
２１１  ロジック回路
２１２  ＬＶＤＳ入出力回路
２１３  ＳＰＩ入出力回路
２１４  レギュレータ回路
２１５  電源回路
２２０  表示コントローラ
２２１  ロジック回路
２２２、２２５  ＬＶＤＳ入出力回路
２２３  ＳＰＩ入出力回路
２２４  レギュレータ回路
２２６ａ  ＧＮＤ用外部端子
２２６ｂ  ＶＤＤ＿ＣＯＲＥ用外部端子
２２６ｄ  ＣＬＫ用外部端子
２２６ｅ  Ｄ＿ＩＮ用外部端子
２２６ｆ  Ｄ＿ＯＵＴ用外部端子
２３０  表示パネル
２４１、２４３  ＬＶＤＳインタフェース
２４２  ＳＰＩインタフェース
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2013213753.tif 000018
【図１７】
2013213753.tif 000019
【図１８】
2013213753.tif 000020
【図１９】
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