(57)【要約】【課題】入出力端子数を削減し狭額縁化を可能とする。【解決手段】カスケード接続される表示装置駆動回路（１０）は、出力数演算回路（１２）と、シフトレジスタ部（１７）と、ＤＡ変換部（１８）とを具備する。出力数演算回路（１２）は、各ドットを表示するデータを取り込むべきタイミングを示すクロック信号（ＣＬＫ）に基づいて、出力数を算出する。シフトレジスタ部（１７）は、出力数に対応するデータをシフトして取り込む。ＤＡ変換部（１８）は、シフトレジスタ部（１７）に保持され、前記出力数に対応するデータをアナログ電圧に変換して表示パネル（３４０）に供給する。【選択図】図２
2013200358.tif 000002
【特許請求の範囲】
【請求項１】
各ドットを表示するデータを取り込むべきタイミングを示すクロック信号に基づいて、出力数を算出する出力数演算回路と、
前記出力数に対応するデータをシフトして取り込むシフトレジスタ部と、
前記シフトレジスタ部に保持され、前記出力数に対応するデータをアナログ電圧に変換して表示パネルに供給するＤＡ変換部と
を具備し、カスケード接続される
表示装置駆動回路。
【請求項２】
前段から入力される入力カスケード信号と前記クロック信号とに基づいて、前記出力数に対応するデータを前記シフトレジスタ部に取り込み始めるタイミングを生成するスタートパルス生成回路と、
前記出力数に対応するデータを前記シフトレジスタ部に取り込み終わったことを示す出力カスケード信号を次段に出力するカスケード信号生成回路と
をさらに具備する
請求項１に記載の表示装置駆動回路。
【請求項３】
カスケード接続の位置を示す入力パルス信号ＯＵＴと前記クロック信号とに基づいて、データをシフトレジスタに取り込み始めるタイミングを生成するスタートパルス生成回路と、
次段に自身のカスケード接続の位置を示す出力パルス信号ＯＵＴを出力する接続順検出回路と
をさらに具備する
請求項１に記載の表示装置駆動回路。
【請求項４】
前記出力数演算回路は、フレーム周期毎に演算する
請求項１から請求項３のいずれかに記載の表示装置駆動回路。
【請求項５】
前記ＤＡ変換部から出力される前記アナログ電圧をインピーダンス変換して前記表示パネルに供給する増幅器と、
前記増幅器の電源供給を制御するスイッチと
をさらに備え、
前記スイッチは、前記出力数演算回路によって算出された前記出力数に対応する前記増幅器に電源を供給し、前記出力数に対応しない前記増幅器に電源を供給しない
請求項１から請求項４のいずれかに記載の表示装置駆動回路。
【請求項６】
カスケード接続される請求項１から請求項５のいずれかに記載の複数の表示装置駆動回路と、
前記複数の表示装置駆動回路により駆動され、画像を表示する表示パネルと
を具備する
表示装置。
【請求項７】
各ドットを表示するデータを取り込むべきタイミングを示すクロック信号に基づいて、出力数を算出するステップと、
前記出力数に対応するデータをシフトしてシフトレジスタに取り込むステップと、
前記シフトレジスタに保持され、前記出力数に対応するデータをアナログ電圧に変換して表示パネルに供給するステップと
を具備する
表示装置駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置およびその表示装置の駆動回路に関し、特に液晶表示パネルをカスケード接続される複数のチップによって駆動する駆動回路および液晶表示装置に関する。
【背景技術】
【０００２】
液晶等を用いた表示装置は、列方向にソースドライバ回路、行方向にゲートドライバ回路を備える。画素数が多い場合にはソースドライバ回路は、複数のドライバチップを備える。ソースドライバ回路は、タイミングコントローラから出力される制御信号およびデータ信号を受けて、同時に液晶パネルの容量負荷に電荷を充放電する。
【０００３】
テレビ受像機用や、モニタ用のソースドライバ回路は、セットモデルに使用される液晶パネルの列数に合わせて、使用されるドライバチップの個数や、ドライバチップに必要な出力数が異なる。これまでは、いくつかの出力数の種類があらかじめ組み込まれており、出力数制御信号を外部から入力することで幾種類かの出力数に対応していた。外部から制御信号を入力することは、近年のパネルの狭額縁化には不利である。
【０００４】
特開２００６−３３０５５０号公報には、ドライバＩＣを異なる複数の液晶パネルに適用可能な液晶表示装置に関する技術が開示されている。この液晶表示装置は、液晶パネルが形成されるＴＦＴ基板上に、液晶パネルの走査線または信号線を駆動するゲートドライバＩＣまたはデータドライバＩＣの設定を変更するための設定信号を伝送する設定変更用配線が形成される。これにより、ゲートドライバＩＣまたはデータドライバＩＣを異なる複数の液晶パネルに適用ことができる。
【０００５】
このように、上記技術では、外部から出力数を設定する信号（配線）が必要であり、その信号を入出力する端子を設けなければならない。端子および信号配線のためのスペースが必要であり、狭額縁化を進める上で阻害要因の一つになる。また、配線数が多くなることにより、配線間隔が狭くなり、配線間クロストークの影響も懸念される。したがって、高クロック周波数動作における信号の受け渡しのタイミングが厳しくなるおそれもある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−３３０５５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、入出力端子数を削減し狭額縁化を可能とする表示装置駆動回路、表示装置を提供する。
【課題を解決するための手段】
【０００８】
以下に、［発明を実施するための形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００９】
本発明の観点では、カスケード接続される表示装置駆動回路（１０）は、出力数演算回路（１２）と、シフトレジスタ部（１７）と、ＤＡ変換部（１８）とを具備する。出力数演算回路（１２）は、各ドットを表示するデータを取り込むべきタイミングを示すクロック信号（ＣＬＫ）に基づいて、出力数を算出する。シフトレジスタ部（１７）は、出力数に対応するデータをシフトして取り込む。ＤＡ変換部（１８）は、シフトレジスタ部（１７）に保持され、前記出力数に対応するデータをアナログ電圧に変換して表示パネル（３４０）に供給する。
【００１０】
本発明の他の観点では、表示装置は、カスケード接続される上記の複数の表示装置駆動回路と、複数の表示装置駆動回路により駆動され、画像を表示する表示パネルとを具備する。また、本発明の他の観点では、表示装置駆動方法は、各ドットを表示するデータを取り込むべきタイミングを示すクロック信号に基づいて、出力数を算出するステップと、出力数に対応するデータをシフトしてシフトレジスタに取り込むステップと、シフトレジスタに保持され、出力数に対応するデータをアナログ電圧に変換して表示パネルに供給するステップとを具備する。
【発明の効果】
【００１１】
本発明によれば、入出力端子を削減し狭額縁化を可能とする表示装置駆動回路、表示装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、本発明の実施の形態に係る表示装置の構成を示すブロック図である。
【図２】図２は、本発明の第１の実施の形態に係る表示装置のソースドライバ部の構成を示すブロック図である。
【図３】図３は、本発明の第１の実施の形態に係るソースドライバ部の出力数を算出する出力数演算期間の動作を示すタイミング図である。
【図４】図４は、本発明の第１の実施の形態に係るソースドライバ部の通常動作期間の動作を説明するタイミング図である。
【図５】図５は、本発明の第２の実施の形態に係る表示装置のソースドライバ部の構成を示すブロック図である。
【図６】図６は、本発明の第２の実施の形態に係る接続順検出回路の動作を説明するタイミング図である。
【図７】図７は、本発明の第３の実施の形態に係る表示装置のソースドライバ部のドライバチップの構成を示すブロック図である。
【図８】図８は、本発明の第２の実施の形態に係る接続順検出回路の内部動作を説明するタイミング図である。
【図９】図９は、総単位データ転送数ｓを説明するための図である。
【発明を実施するための形態】
【００１３】
図面を参照して本発明の実施の形態を説明する。
【００１４】
図１は、本発明の実施の形態に係る表示装置の構成を示すブロック図である。表示装置３００は、コントローラ３１０、ソースドライバ部３２０、ゲートドライバ部３３０、表示パネル３４０を備える。表示パネル３４０は、画素がマトリクス状に配列される液晶表示パネルである。コントローラ３１０は、外部から供給される表示画像を示す信号に基づいて、ソースドライバ部３２０およびゲートドライバ部３３０に制御信号およびデータ信号を供給する。ソースドライバ部３２０には、同期信号（フレーム信号）ＳＹＮＣ、タイミングを示すクロック信号ＣＬＫおよびストローブ信号ＳＴＢと、データ信号ＤＡＴＡとが供給される。ゲートドライバ部３３０には、同期信号ＳＹＮＣ、クロック信号ＧＣＬＫおよびゲートストローブ信号ＧＳＴＢが供給される。
【００１５】
ソースドライバ部３２０は、同期信号ＳＹＮＣ、データ信号ＤＡＴＡ、クロック信号ＣＬＫ、ストローブ信号ＳＴＢに基づいて、表示パネル３４０の列方向の画素ラインにソース線信号Ｄ＜１＞〜Ｄ＜Ｘ＞を出力する。ソースドライバ部３２０は、カスケード接続される複数のドライバチップ１０を含み、ソース線信号Ｄ＜１＞〜Ｄ＜Ｘ＞を分担して駆動する。ここでは、３個のドライバチップ１０−１、１０−２、１０−３を備えるとして説明する。ドライバチップ１０は、ソース線信号Ｄ＜１＞〜＜Ｘ＞を駆動する複数の駆動回路５０を備える。駆動回路５０は、それぞれボルテージフォロワ接続される差動増幅器であり、ソースアンプとも称される。ゲートドライバ部３３０は、同期信号ＳＹＮＣ、クロック信号ＧＣＬＫ、ストローブ信号ＧＳＴＢに基づいて、表示パネル３４０の行方向の画素ラインにゲート線信号Ｇ＜１＞〜Ｇ＜Ｙ＞を出力する。
【００１６】
（第１の実施の形態）
図２は、本発明の第１の実施の形態に係る表示装置のソースドライバ部３２０の構成を示すブロック図である。ソースドライバ部３２０は、カスケード接続されるドライバチップ１０−１、１０−２、１０−３を備える。ドライバチップ１０−１、１０−２、１０−３は、同じ構成であるため、それぞれを区別しない説明、その内部の説明の場合には、ドライバチップ１０として説明する。
【００１７】
ドライバチップ１０は、出力数演算回路１２、スタートパルス生成回路１４、カスケード信号生成回路１５、シフトレジスタ部１７、ＤＡ変換部１８を備える。ここでは図示されないが、ドライバチップ１０は、ソースアンプ５０も含む。出力数演算回路１２は、同期信号ＳＹＮＣ、ストローブ信号ＳＴＢ、クロック信号ＣＬＫ、データ信号ＤＡＴＡを入力し、出力数Ｐを算出する。出力数演算回路１２は、データ信号ＤＡＴＡに基づいてデータ“ＲＳＴ”を検出したことをスタートパルス生成回路１４に通知する。また、出力数演算回路１２は、カスケードスタート信号ＣＳＴに基づいてクロック信号ＣＬＫのパルス数をカウントし、出力数Ｐ分のパルスをカウントし終わると、カスケード信号生成回路１５にカウント終了を通知する。
【００１８】
スタートパルス生成回路１４は、データ“ＲＳＴ”を検出したことを通知されると、入力カスケード信号ＳＴＨｉに基づいて、カスケードスタート信号ＣＳＴを生成し、出力数演算回路１２、カスケード信号生成回路１５に出力する。また、併せて、スタートパルス生成回路１４は、シフトレジスタ部１７に表示データの取り込みを指示する。シフトレジスタ部１７は、データ信号ＤＡＴＡ上にシリアル転送されるデータをクロック信号ＣＬＫに基づいて取り込む。シフトレジスタ部１７に取り込まれ、並列化されたデータは、ＤＡ変換部１８に出力される。ＤＡ変換部１８は、入力されるデジタルデータをアナログ電圧に変換し、図示されないソースアンプ５０を介して表示パネル３４０に出力される。
【００１９】
カスケード信号生成回路１５は、スタートパルス生成回路１４から出力されるカスケードスタート信号ＣＳＴと、出力数演算回路１２から出力される出力数のカウント終了を示す信号とに基づいて、出力カスケード信号ＳＴＨｏを生成して出力する。すなわち、ドライバチップ１０は、入力カスケード信号ＳＴＨｉを前段のドライバチップ１０から入力し、出力カスケード信号ＳＴＨｏを次段のドライバチップに出力する。これによって、カスケード接続される各ドライバチップ１０は、データ信号ＤＡＴＡ上にシリアル転送されるデータの取り込み位置（取り込みタイミング）を決めることができる。なお、先頭のドライバチップ１０−１の入力カスケード信号ＳＴＨｉとなるカスケード信号ＳＴＨ０は、常時Ｈレベルに設定される。ここでは、電源電圧ＶＤＤ１がカスケード信号ＳＴＨ０として供給される。また、最終段のドライバチップ１０−３の出力カスケード信号ＳＴＨｏであるカスケード信号ＳＴＨ３は、使用されないため、図示は省略される。
【００２０】
このように、各ドライバチップ１０は、出力数演算回路１２を備えることにより、出力数を設定する信号端子を備える必要がなく、使用する端子数を削減することができる。図２では、総出力数が２８２０の場合に、各ドライバチップ１０に出力数９４０が等しく分配されたことが示される。例えば、出力数が８４０、９００、９６０、１０２６の中から選択されるように構成されたドライバチップの場合、各ドライバチップの出力数は、９６０、９６０、９００を選択するように設定しなければならず、その設定信号を入力する端子が必要になる。本発明の場合には、そのような設定を外部から与えることもなく、それぞれ９４０に設定される。
【００２１】
図３および図４を参照して、ドライバチップ１０の動作を説明する。
【００２２】
図３は、ドライバチップ１０の出力数を算出する出力数演算期間の動作を示すタイミング図である。ストローブ信号ＳＴＢの立ち上がりタイミングにおける同期信号（フレーム信号）ＳＹＮＣの電圧レベルに基づいて、出力数演算回路１２は、同期信号ＳＹＮＣがＨレベルを示す場合に、次のストローブ信号ＳＴＢの立ち上がりまでの期間を出力数演算期間と判定し、同期信号ＳＹＮＣがＬレベルを示す場合には通常動作期間と判定する。出力数演算期間において、出力数演算回路１２は、クロック信号ＣＬＫのパルス数に基づいて出力数を算出する（図３（ａ））。出力数演算期間におけるクロック信号ＣＬＫのパルス数は、表示パネル３４０の１ライン当たりの総ドット数に対応するデータを転送するため、１ライン当たりの総ドット数に依存する。同期信号ＳＹＮＣが立ち上がった後の所定の期間、すなわち、同期信号ＳＹＮＣがＨレベルである出力数算出期間の始まり部分には、データ信号ＤＡＴＡのうちの信号ＬＶ０が所定の期間のＨレベルを示してラインデータの開始を示すＲＳＴ期間がある。データ信号ＤＡＴＡは、データ“ＲＳＴ"を示し、図３では、３クロック幅で示される（図３（ｆ））。ここでは、データ信号ＤＡＴＡは、信号ＬＶ０〜ＬＶ（Ｘ−１）で示されるＸ本の信号線により転送される。データ“ＲＳＴ”は、信号ＬＶ１〜ＬＶ（Ｘ−１）のレベルに影響されずに信号ＬＶ０のみＨレベルが３クロック以上保持された後、Ｌレベルに変化することで示される（図３（ｇ））。
【００２３】
データ“ＲＳＴ”を検出した後、ストローブ信号ＳＴＢが立ち上がるまでの時間は、ｋクロック周期である。出力数演算回路１２は、データ“ＲＳＴ”を検出してカウントを開始し、ストローブ信号ＳＴＢの立ち上がりを検出してカウントを停止し、ｋをカウントする（図３（ｄ）（ｅ）（ｆ））。
【００２４】
このうちストローブ信号ＳＴＢがＨレベルに立ち上がるＬクロック前までにデータが転送される。すなわち、ｎ（＝ｋ−Ｌ）クロック周期中に１ライン全ての各ドットに対応するデータが転送される。Ｌは、所定の値に予め定められているため、出力数演算回路１２は、このＬの値を保持していれば、ｎを求めることができる。単位データ周期に要するクロック数は、データのビット数とインタフェースにより異なり、ここでは、ｈで示す。したがって、ｎ／ｈにより１ライン当たりの全てのドットを書き込むのに必要な単位データ転送数（総単位データ数）が求められる。これをｓとする。すなわち、ｓ＝ｎ／ｈである。総単位データ転送数ｓについては、図９に示す。図９のように、例えば、入力データポート数が６本で、総単位データ転送数がＮのときは、１ラインの総ドット数は６Ｎである。入力データポート数がＡ本で、総単位データ転送数がＮのときは、１ラインの総ドット数は、ＡＮである。
【００２５】
ＲＳＴ期間の終了後、データ信号ＬＶ０には、ドライバＩＣの数を示すパルス信号が出力される。出力数演算回路１２は、データ信号ＬＶ０に出現するパルス数をカウントして表示装置のソースドライバ部３２０が有するドライバチップ１０の数を知ることができる。
【００２６】
データを取り込むクロック信号ＣＬＫのパルス数と、ドライバチップ１０の数とに基づいて、出力数演算回路１２は出力数Ｐを算出し、次の出力数演算が終わるまで保持する。出力数の決定方法の詳細は後述する。
【００２７】
次に図４を参照して通常動作期間すなわちデータを受けて表示パネル３４０を駆動する期間のドライバチップ１０の動作を説明する。通常動作期間は、ストローブ信号ＳＴＢの立ち上がりの時点で同期信号ＳＹＮＣがＬレベルであったときから始まる（図４（ａ）（ｂ））。出力数Ｐは、信号ＳＴＢの立ち上がりをトリガにして確定し、また、スタートパルス生成回路１４、カスケード信号生成回路１５、シフトレジスタ部１７は、ＳＴＢの立上りトリガにして初期化することで、問題なく通常動作に移ることができる。
【００２８】
出力数演算回路１２は、データ信号ＤＡＴＡに基づいて、１ラインの先頭を示すデータ“ＲＳＴ”を検出し、スタートパルス生成回路１４に知らせる。一方で、出力数演算回路１２内では、通常動作期間（ＳＹＮＣ＝Ｌ）時に検出した“ＲＳＴ”は無視する。すなわち、出力数認識期間（ＳＹＮＣ＝ｈ）時に算出した出力数Ｐを保持する。データ“ＲＳＴ”は、ストローブ信号ＳＴＢの立ち上がりの後、信号ＬＶ０が始めてレベルＨの期間を３ＣＬＫ以上保った上、レベルＬに下がった時点でＲＳＴを認識する。出力数演算回路１２は、データ“ＲＳＴ”が検出されたことをスタートパルス生成回路１４に通知する。
【００２９】
スタートパルス生成回路１４は、データ“ＲＳＴ”が検出された後、入力カスケード信号ＳＴＨｉがＨレベルであることを検出してカウント開始を示すカスケードスタート信号ＣＳＴを出力数演算回路１２とカスケード信号生成回路１５とに出力する。また、スタートパルス生成回路１４は、シフトレジスタ部１７にデータの取り込み開始を指示する。ここで、先頭のドライバチップ１０−１では、入力カスケード信号ＳＴＨｉであるカスケード信号ＳＴＨ０は、Ｈレベルを示す電源電圧ＶＤＤ１であるため、データ“ＲＳＴ”検出後の次のクロックに応答してカスケードスタート信号ＣＳＴを出力する。次段以降のドライバチップ１０−２、１０−３は、前段のドライバチップ１０−１、１０−２から出力されるカスケード信号ＳＴＨ１、ＳＴＨ２がＨレベルになったことを検出してカスケードスタート信号ＣＳＴを生成する。
【００３０】
シフトレジスタ部１７は、データ取り込み開始を指示されると、クロック信号ＣＬＫに基づいて、データ信号ＤＡＴＡによって転送されるデータを取り込み、列方向にシフトする（図４（ｄ）（ｆ）（ｇ））。このデータを取り込むクロック数が出力数に対応する。
【００３１】
出力数演算回路１２は、出力数認識期間で算出した出力数Ｐを保持しており、その情報をカスケード信号生成回路１５に与えている。カスケード信号生成回路１５では、カスケードスタート信号ＣＳＴを受けてカウントが始まり、出力数Ｐまでカウントして、出力カスケード信号ＳＴＨｏを出力する。出力カスケード信号ＳＴＨｏは、ドライバチップ１０−１の場合、カスケード信号ＳＴＨ１としてドライバチップ１０−２に入力され、ドライバチップ１０−２の場合、カスケード信号ＳＴＨ２としてドライバチップ１０−３に入力される（図４（ｈ））。最終段のドライバチップ１０−ｘ（図２に示される構成の場合ｘ＝３）から出力されるカスケード信号ＳＴＨｘは、接続先はないが、これは、問題にはならない（図４（ｉ））。
【００３２】
全てのドライバチップ１０にデータが取り込まれたところでストローブ信号ＳＴＢがＨレベルを示し（図４（ｅ））、シフトレジスタ部１７からデジタルの表示データがＤＡ変換部１８に送られる。ＤＡ変換部１８は、デジタル表示データをアナログ電圧に変換してソースアンプ５０を介して表示パネル３４０に出力する。
【００３３】
このように、ドライバチップ１０内に出力数演算回路１２を備えることにより、各ドライバチップ１０に出力数を外部から設定しなくても各ドライバチップ１０は所定の出力をすることができる。したがって、外部から出力数を設定するために使用される端子を設ける必要がなく、使用端子数を削減することができる。
【００３４】
出力数演算期間は、同期信号ＳＹＮＣがＨレベルである期間毎すなわち各フレーム毎に設けられる。論理的には電源投入後に１度だけ演算するだけで十分であるが、ノイズによる誤動作等を考慮すると、定期的に値をリフレッシュすることが好ましい。
【００３５】
ここで、出力数演算回路１２における出力数の決定方法を説明する。
【００３６】
出力数演算回路１２は、データ“ＲＳＴ”検出後、ストローブ信号ＳＴＢがＨレベルに立ち上がるまでの期間のクロック数をカウントする。このカウント数をｋとする。このうち、ストローブ信号ＳＴＢの立ち上がり直前のＬクロック分の期間は、データが転送されない期間であり、データが転送される期間のクロック数は、ｎ＝ｋ−Ｌ…（１）と算出される。１ラインの最終データからストローブ信号ＳＴＢの立ち上がりまでのクロック数Ｌは、予め定められる数である。出力数演算回路１２は、Ｌを保持する必要がある。
【００３７】
一方、出力数演算回路１２は、これと並行して信号ＬＶ０上のパルス数に基づいてカスケード接続されているドライバチップ１０の数をカウントしている。そのパルス数ｃは、ドライバチップ１０の接続数Ｍを示している。
【００３８】
最も単純な場合、この接続数Ｍにより総単位データ数ｓを除することにより、１つのドライバチップ１０がデータを取り込むべき単位データ数が求められる。すなわちｓ／Ｍが１つのドライバチップ１０が取り込むべき単位データ数Ｒとなる。すなわち、Ｒ＝（ｓ／Ｍ）により求められる。表示パネルのサイズによって、Ｍで割り切れない場合は、剰余を先頭段のドライバチップ１０−１あるいは最終段のドライバチップ１０−Ｍに全て割り当てる方法、剰余を複数のドライバチップ１０に分散して割り当てる方法等があり、ドライバチップ１０の負荷を考慮すると、分散させることが好ましい。
【００３９】
所定の単位データ数毎に各ドライバが出力しなければならない場合、すなわち、単位データ数がその単位の整数倍である必要があるときは、次のように自身が受け持つべき単位データ数、及び、出力数を決定することができる。ここでは、最終段のドライバチップ１０−Ｍが全体の出力数の調整を行うものとする。上記に説明したように、まず出力数演算回路１２は、データが転送される期間のクロック数ｎを算出する。このｎを用いて、総単位データ数ｓを求める。ｈを１単位データのデータ取り込みに必要なクロック数、総単位データ数ｓは、
ｓ＝ｎ／ｈ  …  （２）
と算出される。所定の出力単位ｍとする。例えば、ドット反転と２ドット反転との切換えの多様性に対応するならば、ｍは次のように決めればよい。
データポート数Ｘが奇数ならば、ｍは“４”
データポート数Ｘが偶数で４の倍数でない場合、ｍは“２”
データポート数が４の倍数である場合、ｍは“１”
このｍを用いて、各ドライバが受け持つべき単位データ数Ｒ、出力数Ｐは次のように求めることができる。総単位データ数ｓをｍで除すると、
ｓ／ｍ＝ｑ＋ｙ  …  （３）
ここで、ｑはｓ／ｍの商（整数部）、ｙはｓ／ｍの剰余を示す整数である。さらに、カスケード接続されるドライバチップ１０の接続数Ｍで除すると、
ｑ／Ｍ＝ｒ＋ｚ  …  （４）
ここで、ｒはｑ／Ｍの商（整数部）、ｚはｑ／Ｍの剰余を示す整数である。これらの値に基づいて、各ドライバチップ１０の単位データ数Ｒと出力数Ｐは、データポート数Ｘを用いて、
最終段以外のドライバチップ１０の場合、
Ｒ＝Ｒ０＝ｒ×ｍ、
Ｐ＝Ｐ０＝Ｒ０×Ｘ＝（ｒ×ｍ）×Ｘ  …  （５−１）
最終段のドライバチップ１０の場合、
Ｒ＝Ｒ１＝（ｒ＋Ｍ×ｚ）×ｍ＋ｙ×ｍ、
Ｐ＝Ｐ１＝Ｒ１×Ｘ
＝｛（ｒ＋Ｍ×ｚ）×ｍ＋ｙ×ｍ｝×Ｘ
＝｛ｓ−Ｐ０×（Ｍ−１）｝×Ｘ  …  （５−２）
と算出することができる。
【００４０】
このように、自身が最終に位置するドライバであるかどうかを認識する必要がある場合は、上述のようにパルス数をカウントする以外に、出力数演算回路１２内でカウントできるクロック数を比較することでも可能である。Ｍ個のドライバチップ１０−１〜１０−Ｍがカスケード接続されている場合、Ｍ番目に接続されるドライバチップ１０−Ｍであるかどうかは、以下のように判定することができる。カスケードスタート信号ＣＣＳを受けてからストローブ信号ＳＴＢを受けるまでのＣＬＫ数ｎと、ドライバチップ１０−Ｍの出力数ＰＭとを比較して、ＰＭ×２  ≦  ｎ  であれば、Ｍ番目ではない。ＰＭ×２  ＞  ｎ  であれば、Ｍ番目である。
【００４１】
このように、出力数演算回路１２をドライバチップ１０に内蔵することにより、出力数を設定する制御信号が不要になり、その制御信号を入出力する端子を削減することができる。例えば、８種類の出力数を切り替える場合、少なくとも３本の制御信号が必要であったが、これらが不要となる。入出力端子が少なくなるため、配線も余裕ができ、配線間隔を拡げてクロストークの影響を受けにくくすることも可能となる。ＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）実装の場合には、狭額縁化を進めることが可能である。また、ドライバチップの出力数が固定的ではないため、種々の表示パネルに柔軟に対応することが可能であり、融通性が高い。
【００４２】
また、ここでは、同期信号ＳＹＮＣがＨレベルである期間に、すなわちフレーム周期毎に出力数を演算している。装置の電源を立ち上げた後に１度だけ行なってもよいが、上述のようにフレーム周期毎に行なうことにより、誤動作時のリカバリを早く行なうことができる。
【００４３】
また、ドライバチップ１０が１段目のチップであるかどうかは、カスケード信号の状態で知ることができる。スタートパルス生成回路１４の入力カスケード信号は、１段目のチップでは電源電圧ＶＤＤ１、２段目以降のチップでは前段から出力されるカスケード信号ＳＴＨに繋がれている。したがって、信号ＬＶ０に乗っているデータ“ＲＳＴ”が入力される時点において、１段目の入力カスケード信号ＳＴＨｉのレベルは、電源電圧ＶＤＤ１のレベル、すなわちＨレベルになる。一方、２段目の入力カスケード信号ＳＴＨｉのレベルは、前段のドライバチップ１０−１から出力されるカスケード信号ＳＴＨ１のレベルであるため、Ｌレベルである。この入力カスケード信号ＳＴＨｉのレベルの違いによって、１段目のチップであるか、２段目以降のチップであるかを判別することができる。
【００４４】
（第２の実施の形態）
図５は、本発明の第２の実施の形態に係る表示装置のソースドライバ部３２０の構成を示すブロック図である。ソースドライバ部３２０は、カスケード接続されるドライバチップ２０−１、２０−２、２０−３を備える。ドライバチップ２０−１、２０−２、２０−３は、同じ構成であるため、それぞれを区別しない説明、その内部の説明の場合には、ドライバチップ２０として説明する。
【００４５】
ドライバチップ２０は、出力数演算回路１２、スタートパルスカウント回路２３、スタートパルス生成回路２４、接続順検出回路２５、シフトレジスタ部１７、ＤＡ変換部１８を備える。ここでは図示されないが、ドライバチップ２０は、ソースアンプ５０も含む。
【００４６】
出力数演算回路１２は、同期信号ＳＹＮＣ、ストローブ信号ＳＴＢ、クロック信号ＣＬＫ、データ信号ＤＡＴＡを入力し、出力数Ｐを算出（してスタートパルスカウント回路２３に供給）する。また、出力数演算回路１２は、データ信号ＤＡＴＡに基づいてデータ“ＲＳＴ”を検出したことを接続順検出回路２５とスタートパルスカウント回路２３に通知する。
【００４７】
接続順検出回路２５は、前段から入力される入力接続順信号ＯＵＴｉと、データ“ＲＳＴ”を検出したことを通知する信号とに基づいて、接続位置を検出する。検出された接続位置は、スタートパルスカウント回路２３に通知される。また、接続順検出回路２５は、自身の接続位置を知らせる出力接続順信号ＯＵＴｏを次段へ出力する。ここで、先頭のドライバチップ２０−１の入力接続順信号ＯＵＴｉは、Ｈレベルを示す電源電圧である接続順信号ＯＵＴ０であり、出力接続順信号ＯＵＴｏは、接続順信号ＯＵＴ１として次段へ接続される。次段のドライバチップ２０−２の入力接続順信号ＯＵＴｉは、接続順信号ＯＵＴ１であり、出力接続順信号ＯＵＴｏは、接続順信号ＯＵＴ２である。ドライバチップ２０−３の入力接続順信号ＯＵＴｉは、接続順信号ＯＵＴ２であり、出力接続順信号ＯＵＴｏは、接続順信号ＯＵＴ３であるが、図示は省略される。
【００４８】
スタートパルスカウント回路２３は、接続順検出回路２５から通知された接続位置を次の出力数演算期間くるまで保持する。スタートパルスカウント回路２３は、出力数演算回路１２から通知される情報と接続順検出回路２５から通知される自身の接続位置に基づいて演算を行ない、スタートパルスの生成のタイミングをスタートパルス生成回路２４に指示する。出力数演算回路１２から通知される情報と演算については、後で説明する。スタートパルス生成回路２４は、起動されると、スタートパルスを生成し、シフトレジスタ部１７に表示データの取り込みを指示する。シフトレジスタ部１７は、データ信号ＤＡＴＡ上にシリアル転送されるデータをクロック信号ＣＬＫに基づいて取り込む。シフトレジスタ部１７に取り込まれ、並列化されたデータは、ＤＡ変換部１８に出力される。ＤＡ変換部１８は、入力されるデジタルデータをアナログ電圧に変換し、図示されないソースアンプ５０を介して表示パネル３４０に出力される。
【００４９】
第１の実施の形態と同様、
ｓ＝ｎ／ｈ  …  （２）
ｓ／ｍ＝ｑ＋ｙ  …  （３）
ｑ／Ｍ＝ｒ＋ｚ  …  （４）
を行う。そして（４）式におけるｑ／Ｍの剰余ｕ＝ｚ×Ｍを、例えば先頭のドライバチップからｕ段目のドライバチップに割り当てる。これにより、最終段のドライバチップ１０−Ｍにのみ剰余分を割り当てる場合より平準化することができる。すなわち、各ドライバチップ１０の出力数Ｐは、ｊ＝ｚ（０≦ｚ≦Ｍ−１）を用いて、
先頭からｊ段目のドライバチップには、
Ｒ＝Ｒ２＝｛（ｒ＋１）×ｍ｝、
Ｐ＝Ｐ２＝Ｒ２×Ｘ＝｛（ｒ＋１）×ｍ｝×Ｘ  …  （７−１）
ｊ＋１段目のドライバチップから最終段の１段前のドライバチップには、
Ｒ＝Ｒ３＝ｒ×ｍ、
Ｐ＝Ｐ３＝Ｒ３×Ｘ＝｛ｒ×ｍ｝×Ｘ          …  （７−２）
最終段のドライバチップには、
Ｒ＝Ｒ４＝ｒ×ｍ＋ｙ×ｍ、
Ｐ＝Ｐ４＝Ｒ４×Ｘ＝｛ｒ×ｍ＋ｙ×ｍ｝×Ｘ  …  （７−３）
となる。一般的に表示パネル３４０のドット数は、ｙ＝０となるように出来ているため、ｋ＋１段目以降のドライバチップの出力数は同数となる。
また、先頭からｋ＋１段目のドライバチップには、
Ｓ＝Ｐ２×（ｋ−１）
Ｋ＋２段目のドライバチップから最終段のドライバチップには、
Ｓ＝Ｐ２×（ｋ−１）＋  Ｐ３×（Ｍ−１−（ｋ＋１））
＝Ｐ２×（ｋ−１）＋  Ｐ３×（Ｍ−ｋ−２）
をカウントして後、スタートパルスを生成するタイミングとして、スタートパルス生成回路１４に通知する。
【００５０】
図６は、接続順検出回路２５の動作を説明するタイミング図である。
【００５１】
図６に示されるように、各ドライバチップ２０は、データ“ＲＳＴ”を検出した後（図６（ｃ））、その接続位置に対応するパルス（数）を接続順信号ＯＵＴｎに出力する。ドライバチップ２０−１は接続順信号ＯＵＴ１に１個のパルスを（図６（ｄ））、ドライバチップ２０−２は接続順信号ＯＵＴ２に２個のパルスを（図６（ｅ））、ドライバチップ２０−３は接続順信号ＯＵＴ３に３個のパルスを出力する（図６（ｆ））。
【００５２】
これは、例えば、次のようにすることで可能である。図は、図８である。ＲＳＴ検出後から始まる十分大きな分周クロックを信号ＤＩＶ＿ＣＬＫとする（図８（ｅ））。出力数演算回路からＲＳＴの検出を知らせる信号を「ＲＳＴ検出フラグ」と呼び、ＬレベルからＨレベルに変化することとで、検出のタイミングを知らせるものとする（図８（ｄ））。この「ＲＳＴ検出フラグ」を信号ＤＩＶ＿ＣＬＫで１クロックシフトした信号と「ＲＳＴ検出フラグ」自身で１パルス作成する。この１パルスを「１ＳＴ＿ＰＵＬＳＥ」と呼ぶ（図８（ｇ））。１チップ目は、この「１ＳＴ＿ＰＵＬＳＥ」を信号ＯＵＴ１として、次段に出力する（図８（ｈ））。２チップ目以降の動きについて説明する。出力順検出回路２５は２クロック分のシフトレジスタを持っていればよい。２チップ目は、入力される信号ＯＵＴ１を信号ＤＩＶ＿ＣＬＫで２クロック分シフトし、信号ＯＵＴ２ｉ＿ＳＨＩＦＴとする（図８（ｉ））。「１ＳＴ＿ＰＵＬＳＥ」と信号ＯＵＴ２ｉ＿ＳＨＩＦＴを足して、信号ＯＵＴ２とし、３チップ目へ出力する（図８（ｊ））。このように、２チップ目以降は、信号ＯＵＴ＊ｉを信号ＤＩＶ＿ＣＬＫで２クロックシフトした信号と「１ＳＴ＿ＰＵＬＳＥ」を足したものを信号ＯＵＴ＊として次段へ出力すればよい。１チップ目であるか、それ以降であるかは、ストローブ信号ＳＴＢの立ち上がりの時点でのＯＵＴ＊ｉの入力レベルで判定する。ＯＵＴ１ｉの入力レベルはＨレベルに固定されているので、識別が可能である。ここで、十分に大きな分周クロック信号（ＤＩＶ＿ＣＬＫ）を用いたのは、ＯＵＴ＊ｉから次段のＯＵＴ（＊＋１）ｏへの転送が高クロック周波数で動作させた方が、容易に可能となるからである。
【００５３】
接続順検出回路２５は、入力する接続順信号ＯＵＴのパルス数をカウントし、接続順を検出する。先頭のドライバチップ２０−１は、入力接続信号ＯＵＴｉにパルスを含まないため、先頭であることを検知する。２段目のドライバチップ２０−２は、入力接続信号ＯＵＴｉに１つのパルスを含むため、２段目のであることを検知する。３段目のドライバチップ２０−３は、入力接続信号ＯＵＴｉに２つのパルスを含むため、３段目のであることを検知する。検知した接続位置は、スタートパルスカウント回路２３に通知される。
【００５４】
このように、カスケード接続されるドライバチップ２０間でパルスを送受することによって、各々の接続位置を確認することができる。ここでは、各ドライバチップ２０を接続する信号線上のパルスの数により接続位置が示されるため、各パルスのタイミング、持続時間等の影響を受けない。したがって、高い周波数のクロック信号ＣＬＫにおいても安定して確実に動作させることができる。（カスケード信号ＳＴＨはドライバ内部の遅延が付きやすく・・・等の表現は、従来の信号系を含めて問題があるというように解釈されるため、省略しました。）
【００５５】
（第３の実施の形態）
上述のように、各ドライバチップ１０は、内蔵する出力数演算回路１２によって使用されるソースアンプ５０の数を知ることができる。したがって、不使用のソースアンプ５０の電源供給を停止して消費電力の削減を行なうことができる。図７は、本発明の第３の実施の形態に係る表示装置のソースドライバ部３２０のドライバチップ１０（または２０）の構成を示すブロック図である。
【００５６】
ドライバチップ１０は、上述のほか、さらに最大出力数Ｎに対応してデコーダ３０−１〜３０−Ｎ、スイッチ４０−１〜４０−Ｎ、ソースアンプ５０−１〜５０−Ｎを備える。それぞれ１出力に１つずつ対応しているため、一連の接続を説明する場合、デコーダ３０、スイッチ４０、ソースアンプ５０と符号を簡略化する。
【００５７】
デコーダ３０には、出力数演算回路１２から出力数Ｐが与えられ、デコーダ３０は、自身の位置情報と比較してスイッチ４０の開閉を制御する。スイッチ４０は、デコーダ３０からの指示に基づいて、回路を閉成し、バイアス電圧をソースアンプ５０に供給する。ソースアンプ５０は、スイッチ４０を介してバイアス電圧が供給され、ＤＡ変換部１８からアナログ信号ＡＩＮを入力し、インピーダンス変換したアナログ信号ＡＯＵＴを表示パネル３４０に出力する。
【００５８】
デコーダ３０は、カスケード接続されるドライバチップ１０の中でどの位置にあるかを示す情報を備える。すなわち、自身が右端から何番目に位置しているかを示す位置情報ＲＴＬ、左端から何番目に位置しているかを示す位置情報ＬＴＲを各デコーダ３０は保持する。例えば、右端からｉ番目、左端からｊ番目のデコーダ３０は、位置情報ＲＴＬ（ｉ）、位置情報ＬＴＲ（ｊ）を保持している。Ｎ＝（ｉ＋ｊ−１）は、ドライバチップ１０の最大出力数を示す。
【００５９】
デコーダ３０は、出力数演算回路１２から出力される出力数Ｐと、保持する位置情報ＲＴＬ、ＬＴＲとを比較し、出力数Ｐによって示される表示パネル３４０に接続されるソースアンプ５０であるか否かを判定する。デコーダ３０は、ソースアンプ５０が表示パネル３４０に接続されていると判定すると回路を閉成するように、ソースアンプ５０が表示パネル３４０に接続されていないと判定すると回路を開放するように、スイッチ４０に制御信号を出力する。図７に示されるように、ソースアンプ５０が左端から順に表示パネル３４０に接続されている場合、
出力数Ｐ  ≧  ＬＴＲ（Ｊ）  ならば、電源を供給し、
出力数Ｐ  ＜  ＬＴＲ（Ｊ）  ならば、電源供給を停止する。
右端から接続される場合には、位置情報ＲＴＬに基づいて、同じように判定するとよい。
【００６０】
図７では、出力数Ｐ＝ｊ、すなわち、左端のソースアンプ５０−１から、左端からｊ番目のソースアンプ５０−ｊまで表示パネル３４０に接続されることが示される。また、左端から（ｊ＋１）番目から右端までのソースアンプ５０−（ｊ＋１）〜５０−Ｎは、表示パネル３４０に接続されていないため、スイッチ４０−（ｊ＋１）〜４０−Ｎは、回路を開放する。電源が供給されないソースアンプ５０−（ｊ＋１）〜５０−Ｎは動作しない。これによって、不使用のソースアンプ５０が消費する電流を削減することができる。
【００６１】
以上、実施の形態を参照して本願発明を説明したが、上記実施の形態は、矛盾のない限り組み合わせて実施可能である。また、本願発明は上記実施の形態に限定されるものではなく、本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【００６２】
１０、１０−１、１０−２、１０−３  ドライバチップ
１２  出力数演算回路
１４  スタートパルス生成回路
１５  カスケード信号生成回路
１７  シフトレジスタ部
１８  ＤＡ変換部
２０、２０−１、２０−２、２０−３  ドライバンチップ
２３  スタートパルスカウント回路
２４  スタートパルス生成回路
２５  接続順検出回路
３０、３０−１、３０−２、３０−ｊ、３０−（Ｎ−１）、３０−Ｎ  デコーダ
４０、４０−１、４０−２、４０−ｊ、４０−（Ｎ−１）、４０−Ｎ  スイッチ
５０、５０−１、５０−２、５０−ｊ、５０−（Ｎ−１）、５０−Ｎ  ソースアンプ
３００  表示装置
３１０  コントローラ
３２０  ソースドライバ部
３３０  ゲートドライバ部
３４０  表示パネル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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