(57)【要約】【課題】  面積低減と回路の単純化を同時に図れるシフトパルス発生回路及び表示装置駆動用集積回路を提供する。【解決手段】  パルス発生回路ＣＲ１が、信号ＩＮ１からシフトパルス信号Ｑ１１を生成しパルス発生回路ＣＲ２に出力するラッチ回路１３と、シフトパルス信号Ｑ２からシフトパルス信号Ｑ２１を生成するラッチ回路１４を備え、パルス発生回路ＣＲｉ（ｉ＝２〜ｎ−１）が、シフトパルス信号Ｑ（ｉ−１）からシフトパルス信号Ｑｉを生成しパルス発生回路ＣＲ（ｉ＋１）に出力し、シフトパルス信号Ｑ（ｉ＋１）からシフトパルス信号Ｑｉを生成しパルス発生回路ＣＲ（ｉ−１）に出力する１つの双方向ラッチ回路を備え、パルス発生回路ＣＲｎが、シフトパルス信号Ｑ（ｎ−１）からシフトパルス信号Ｑ１ｎを生成するラッチ回路３３と、シフトパルス信号Ｑ１ｎからシフトパルス信号Ｑ２ｎを生成するラッチ回路３４を備える。【選択図】        図２
2013041641.tif 000002
【特許請求の範囲】
【請求項１】
パルス発生回路をｎ段（但し、ｎは３以上の整数）備えるシフトパルス発生回路であって、
１段目の前記パルス発生回路が、第１入力信号を受け付けてシフトパルス信号を生成し２段目の前記パルス発生回路に出力する第１ラッチ回路と、２段目の前記パルス発生回路から出力される前記シフトパルス信号を受け付けて新たなシフトパルス信号を生成する第２ラッチ回路を備え、
ｉ段目（ｉ＝２〜ｎ−１）のパルス発生回路が、（ｉ−１）段目の前記パルス発生回路から出力されるシフトパルス信号を受け付けて新たなシフトパルス信号を生成し（ｉ＋１）段目の前記パルス発生回路に出力し、（ｉ＋１）段目の前記パルス発生回路から出力されるシフトパルス信号を受け付けて新たなシフトパルス信号を生成し（ｉ−１）段目の前記パルス発生回路に出力する１つの双方向ラッチ回路を備え、
ｎ段目のパルス発生回路が、（ｎ−１）段目の前記パルス発生回路から出力される前記シフトパルス信号を受け付けて新たなシフトパルス信号を生成する第３ラッチ回路と、前記第３ラッチ回路から出力されるシフトパルス信号を受け付けて新たなシフトパルス信号を生成し（ｎ−１）段目の前記パルス発生回路に出力する第４ラッチ回路を備えることを特徴とするシフトパルス発生回路。
【請求項２】
ｉ段目（ｉ＝２〜ｎ−１）の前記パルス発生回路が、（ｉ−１）段目の前記パルス発生回路から出力されるシフトパルス信号と（ｉ＋１）段目の前記パルス発生回路から出力されるシフトパルス信号の何れか一方を、前記第３ラッチ回路及び前記第４ラッチ回路から出力されるシフトパルス信号或いは前記第３ラッチ回路及び前記第４ラッチ回路に入力されるシフトパルス信号の少なくとも何れか一つに基づいて選択する入力側セレクタ回路を備え、
前記双方向ラッチ回路が、前記入力側セレクタ回路の選択したシフトパルス信号を受け付けて新たなシフトパルス信号を生成することを特徴とする請求項１に記載のシフトパルス発生回路。
【請求項３】
ｉ段目（ｉ＝２〜ｎ−１）の前記パルス発生回路が、前記双方向ラッチ回路が生成した新たなシフトパルス信号を、（ｉ−１）段目の前記パルス発生回路と（ｉ＋１）段目の前記パルス発生回路の何れか一方に、前記第３ラッチ回路及び前記第４ラッチ回路から出力されるシフトパルス信号或いは前記第３ラッチ回路及び前記第４ラッチ回路に入力されるシフトパルス信号の少なくとも何れか一つに基づいて、選択的に出力する出力側セレクタ回路を備えることを特徴とする請求項１に記載のシフトパルス発生回路。
【請求項４】
１段目の前記パルス発生回路が、更に、第２入力信号を受け付け可能に構成され、前記第２ラッチ回路が、前記第２入力信号を受け付けて新たなシフトパルス信号を生成し２段目の前記パルス発生回路に出力し、前記第１ラッチ回路が、２段目の前記パルス発生回路から出力されるシフトパルス信号を受け付けて新たなシフトパルス信号を生成するように構成され、
ｎ段目の前記パルス発生回路が、更に、１段目の前記パルス発生回路に前記第２入力信号が入力された場合に、前記第４ラッチ回路が、（ｎ−１）段目の前記パルス発生回路から出力されるシフトパルス信号を受け付けて新たなシフトパルス信号を生成し前記第３ラッチ回路に出力し、前記第３ラッチ回路が、前記第４ラッチ回路から出力されるシフトパルス信号を受け付けて新たなシフトパルス信号を生成し（ｎ−１）段目の前記パルス発生回路に出力するように構成されていることを特徴とする請求項１〜３の何れか１項に記載のシフトパルス発生回路。
【請求項５】
ｊ段目（ｊ＝１〜ｎ）の前記パルス発生回路が、当該パルス発生回路が備えるラッチ回路が生成する前記新たなシフトパルス信号に基づいて或いは同期して、ｎ個の出力回路を備えた第１出力回路群のｊ個目の前記出力回路とｎ個の前記出力回路を備えた第２出力回路群のｊ個目の前記出力回路の夫々に対し、各別にパルス信号を出力するように構成され、
１段目の前記パルス発生回路は、前記第１ラッチ回路が、前記第１出力回路群の１個目の前記出力回路に対し前記パルス信号を出力し、前記第２ラッチ回路が、前記第２出力回路群の１個目の前記出力回路に対し前記パルス信号を出力し、
ｉ段目（ｉ＝２〜ｎ−１）の前記パルス発生回路が、（ｉ−１）段目の前記パルス発生回路から出力されるシフトパルス信号を受け付けたときは、前記第１出力回路群のｉ番目の前記出力回路に対し、前記パルス信号を出力し、（ｉ＋１）段目の前記パルス発生回路から出力されるシフトパルス信号を受け付けたときは、前記第２出力回路群のｉ番目の前記出力回路に対し、前記パルス信号を出力し、
ｎ段目の前記パルス発生回路は、前記第３ラッチ回路が、前記第１出力回路群の１個目の前記出力回路に対し前記パルス信号を出力し、前記第４ラッチ回路が、前記第２出力回路群の１個目の前記出力回路に対し前記パルス信号を出力することを特徴とする請求項１〜３の何れか１項に記載のシフトパルス発生回路。
【請求項６】
ｊ段目（ｊ＝１〜ｎ）の前記パルス発生回路が、当該パルス発生回路が備えるラッチ回路が生成する前記新たなシフトパルス信号に基づいて或いは同期して、ｎ個の出力回路を備えた第１出力回路群のｊ個目の前記出力回路とｎ個の前記出力回路を備えた第２出力回路群のｊ個目の前記出力回路の夫々に対し、各別にパルス信号を出力するように構成され、
１段目の前記パルス発生回路は、前記第１ラッチ回路が、前記第１出力回路群の１個目の前記出力回路に対し前記パルス信号を出力し、前記第２ラッチ回路が、前記第２出力回路群の１個目の前記出力回路に対し前記パルス信号を出力し、
ｉ段目（ｉ＝１〜ｎ）の前記パルス発生回路が、
１段目の前記パルス発生回路に前記第１入力信号が入力された場合、（ｉ−１）段目の前記パルス発生回路から出力されるシフトパルス信号を受け付けたときは、前記第１出力回路群のｉ番目の前記出力回路に対し前記パルス信号を出力し、（ｉ＋１）段目の前記パルス発生回路から出力されるシフトパルス信号を受け付けたときは、前記第２出力回路群のｉ番目の前記出力回路に対し前記パルス信号を出力し、
１段目の前記パルス発生回路に前記第２入力信号が入力された場合、（ｉ−１）段目の前記パルス発生回路から出力されるシフトパルス信号を受け付けたときは、前記第２出力回路群のｉ番目の前記出力回路に対し前記パルス信号を出力し、（ｉ＋１）段目の前記パルス発生回路から出力されるシフトパルス信号を受け付けたときは、前記第１出力回路群のｉ番目の前記出力回路に対し前記シフトパルス信号に基づいて前記パルス信号を出力し、
ｎ段目の前記パルス発生回路は、前記第３ラッチ回路が、前記第１出力回路群の１個目の前記出力回路に対し前記パルス信号を出力し、前記第４ラッチ回路が、前記第２出力回路群の１個目の前記出力回路に対し前記パルス信号を出力することを特徴とする請求項４に記載のシフトパルス発生回路。
【請求項７】
請求項５または６の何れか１項に記載の前記シフトパルス発生回路と、前記シフトパルス発生回路から出力される前記パルス信号に基づいて時系列処理を行うｎ個の出力回路からなる第１出力回路群と、ｎ個の前記出力回路からなる第２出力回路群を備え、
前記シフトパルス発生回路のｎ段の前記パルス発生回路が、長方形状の半導体装置の長辺方向に整列配置され、前記第１出力回路群のｊ番目（ｊ＝１〜ｎ）の前記出力回路と前記第２出力回路群のｊ番目の前記出力回路が、ｊ段目の前記シフトパルス発生回路を挟んで対向する位置に配置されていることを特徴とする表示装置駆動用集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シフトパルス発生回路、及び、当該シフトパルス発生回路を用いた表示装置駆動用集積回路に関する。
【背景技術】
【０００２】
液晶ディスプレイ等の表示装置は、従来、複数の絵素からなる絵素アレイと、絵素アレイに接続される信号線を駆動するための表示装置駆動用集積回路（以下、適宜「駆動回路」と称する）を備えて構成されている。
【０００３】
ここで、図６は、従来の半導体装置の一例を示している。図６に示す半導体装置は、データ側信号線（映像信号線）を駆動する駆動回路１００であり、テープ２００上に実装されている。テープ２００には、表示装置の映像信号線に接続する出力端子ＯＵＴ１１〜ＯＵＴ５ｅ、入力端子Ｉ１〜Ｉｆ、駆動回路１００、駆動回路１００の出力回路ＣＯと出力端子ＯＵＴ１１〜ＯＵＴ５ｅを接続する配線２０１、及び、駆動回路１００の入力回路と入力端子Ｉ１〜Ｉｆを接続する配線２０２が構成されている。尚、走査信号線を駆動する駆動回路の構成は、基本的に駆動回路１００と同じである。
【０００４】
駆動回路１００は、図６に示すように、ａ個（ａは３以上の整数）の出力回路ＣＯ１１〜ＣＯ１ａを備える出力回路群ＣＯＢ１、ａ個の出力回路ＣＯ２１〜ＣＯ２ａを備える出力回路群ＣＯＢ２、ｂ個の出力回路ＣＯ３１〜ＣＯ３ｂ（ｂは３以上の整数）を備える出力回路群ＣＯＢ３、ｃ個（ｃは３以上の整数）の出力回路ＣＯ４１〜ＣＯ４ｃを備える出力回路群ＣＯＢ４、ｃ個の出力回路ＣＯ５１〜ＣＯ５ｃを備える出力回路群ＣＯＢ５、出力回路群ＣＯＢ１〜ＣＯＢ５の夫々に対応して設けられ、出力回路群ＣＯＢ１〜ＣＯＢ５を構成する出力回路ＣＯ１１〜ＣＯ１ａ、ＣＯ２１〜ＣＯ２ａ、ＣＯ３１〜ＣＯ３ｂ、ＣＯ４１〜ＣＯ４ｃ、ＣＯ５１〜ＣＯ５ｃの夫々にパルス信号を出力するシフトパルス発生回路ＣＳＲ１０１〜ＣＳＲ１０５、入力端子Ｉ１〜Ｉｆから入力信号を受け付ける入力回路、及び、出力回路群ＣＯＢ１〜ＣＯＢ５、シフトパルス発生回路ＣＳＲ１０１〜ＣＳＲ１０５及び入力回路を制御する制御回路を備えている。
【０００５】
ここで、図７は、駆動回路１００の一構成例として、映像信号線が２５６本であり、２５６個の出力回路を備える場合について示している。図７の場合、出力回路群ＣＯＢ１は、出力回路ＣＯ１１〜１６０を備えて構成され、出力回路群ＣＯＢ２は、６０個の出力回路ＣＯ２１〜２６０を備えて構成され、出力回路群ＣＯＢ３は、１６個の出力回路ＣＯ３１〜３１６を備えて構成され、出力回路群ＣＯＢ４は、６０個の出力回路ＣＯ４１〜４６０を備えて構成され、出力回路群ＣＯＢ５は、６０個の出力回路ＣＯ５１〜５６０を備えて構成されている。
【０００６】
駆動回路１００は、長方形状の集積回路であり、テープ２００の出力端子ＯＵＴ１１〜ＯＵＴ５ｎが形成されている側の長辺に沿って、出力回路群ＣＯＢ２〜ＣＯＢ４が図面左側からこの順に形成され、対向する長辺に沿って、出力回路群ＣＯＢ１、入力回路、出力回路群ＣＯＢ５が図面左側からこの順に形成されている。また、シフトパルス発生回路ＣＳＲ１０１〜ＣＳＲ１０５夫々が、対応する出力回路群ＣＯＢ１〜ＣＯＢ５夫々に接するように形成されており、駆動回路１００の中央に配置されている。尚、図６に示すように、駆動回路１００における出力回路ＣＯが占める面積が大きくなっている。
【０００７】
ここで、図８は、出力回路群ＣＯＢの一構成例を、図９は、シフトパルス発生回路ＣＳＲの一構成例を示している。
【０００８】
出力回路群ＣＯＢｋ（ｋ＝１〜５）は、図８に示すように、出力回路ＣＯｋ１〜ＣＯｋｎを備えて構成されている。出力回路ＣＯｋｊ（ｊ＝１〜ｎ、ｋ＝１、２のときｎ＝ａ、ｋ＝３のときｎ＝ｂ、ｋ＝４、５のときｎ＝ｃ）は、夫々、データラッチ、ホールドラッチ、レベルシフタ、ＤＡ変換回路、及び、コンパレータを備えて構成されている。尚、表示装置の絵素アレイに接続される全ての映像信号線を駆動する必要があるため、駆動装置全体での出力回路ＣＯｋ１〜ｋｎの個数は、映像信号線と同数となっている。
【０００９】
より具体的には、出力回路ＣＯｋｊは、データラッチが、後述するシフトパルス発生ＣＳＲ１００から出力されるパルス信号ＳＥＮＢｋｊのタイミングで、制御回路によりデータバスＤ［７：０］に時系列で入力される表示データＳＤを記憶する。データラッチに記憶された表示データＳＤは、ホールドラッチに転送され、レベルシフタによりレベル変換される。ＤＡＣは、レベルシフタによりレベル変換された表示データＳＤに対応した階調電圧を選択し、オペアンプに出力する。オペアンプは、ＤＡＣで選択された階調電圧をインピーダンス変換し、出力端子ＯＵＴｋｊに出力する。
【００１０】
シフトパルス発生回路ＣＳＲ１０１〜１０５は、夫々、対応する出力回路群ＣＯＢ１〜ＣＯＢ５の出力回路ＣＯと同数のパルス発生回路ＣＲ１００を備え、各パルス発生回路ＣＲ１００に接続される出力回路ＣＯｋｊに対し、表示データＳＤをサンプリングするためのパルス信号ＳＥＮＢｋｊを出力するように構成されている。
【００１１】
また、図８に示すシフトパルス発生回路１０１〜１０５は、信号Ｌ／ＲがＨレベルの場合は、シフトパルス発生回路ＣＳＲ１０１が、制御回路から出力される信号を受け付け、新たなシフトパルス信号を生成してシフトパルス発生回路１０２に出力するように構成され、シフトパルス発生回路ＣＳＲ１０２〜ＣＳＲ１０５が、夫々、この順に、シフトパルス発生回路１０１〜１０４から出力されるシフトパルス信号を受け付けるように構成されている。また、信号Ｌ／ＲがＬレベルの場合は、シフトパルス発生回路ＣＳＲ１０５が、制御回路から出力される信号を受け付け、新たなシフトパルス信号を生成してシフトパルス発生回路１０４に出力するように構成され、シフトパルス発生回路ＣＳＲ１０４〜ＣＳＲ１０１は、夫々、この順に、シフトパルス発生回路１０５〜１０２から出力されるシフトパルス信号を受け付けるように構成されている。
【００１２】
ここで、図９は、シフトパルス発生回路１０１及びシフトパルス発生回路１０２の概略構成例を示している。ここで、信号ＩＮ１は、制御回路から出力される入力信号であり、ＩＮ２はシフトパルス発生回路１０３から出力される入力信号（シフトパルス信号）であり、信号Ｌ／Ｒは、シフトパルス信号のシフト方向を示すシフト方向制御信号であり、信号ＣＫはクロック信号である。尚、シフトパルス発生回路１０５及びシフトパルス発生回路１０４の構成は、夫々、シフトパルス発生回路１０１及びシフトパルス発生回路１０２に対応している。
【００１３】
具体的には、図９に示すように、シフトパルス発生回路１０１は、上述した出力回路ＣＯが時系列で入力される表示データＳＤのサンプリングタイミングを規定するパルス信号を生成するｎ段のパルス発生回路ＣＲ１１１〜ＣＲ１１ｎを備えている。
【００１４】
パルス発生回路ＣＲ１１１は、入力信号ＩＮ１とパルス発生回路ＣＲ１１２のＤフリップフロップ回路から出力されるシフトパルス信号Ｑ１２が入力され、信号Ｌ／ＲがＨレベルの場合に入力信号ＩＮ１を、信号Ｌ／ＲがＬレベルの場合にシフトパルス信号Ｑ１２を選択して出力するセレクタ回路と、セレクタ回路から出力される信号を受け付けて新たなシフトパルス信号Ｑ１１を生成するＤフリップフロップ回路を備えて構成されている。
【００１５】
パルス発生回路ＣＲ１２１は、入力信号ＩＮ２とパルス発生回路ＣＲ１２２のＤフリップフロップ回路から出力されるシフトパルス信号Ｑ２２が入力され、信号Ｌ／ＲがＨレベルの場合にシフトパルス信号Ｑ２２を、信号Ｌ／ＲがＬレベルの場合に入力信号ＩＮ２を選択して出力するセレクタ回路と、セレクタ回路から出力される信号を受け付けて新たなシフトパルス信号Ｑ２１を生成するＤフリップフロップ回路を備えて構成されている。
【００１６】
パルス発生回路ＣＲ１１ｉ（ｋ＝２〜ｎ−１）は、パルス発生回路１１（ｉ−１）から出力されるシフトパルス信号Ｑ１（ｉ−１）とパルス発生回路ＣＲ１１（ｉ＋１）から出力されるシフトパルス信号Ｑ１（ｉ＋１）が入力され、信号Ｌ／ＲがＨレベルの場合にシフトパルス信号Ｑ１（ｉ−１）を、信号Ｌ／ＲがＬレベルの場合にシフトパルス信号Ｑ１（ｉ＋１）を選択して出力するセレクタ回路と、セレクタ回路から出力される信号を受け付けて新たなシフトパルス信号Ｑ１ｉを生成するＤフリップフロップ回路を備えて構成されている。
【００１７】
パルス発生回路ＣＲ１２ｉ（ｉ＝２〜ｎ）は、パルス発生回路１２（ｉ−１）から出力されるシフトパルス信号Ｑ２（ｉ−１）とパルス発生回路ＣＲ１２（ｉ＋１）から出力されるシフトパルス信号Ｑ２（ｉ＋１）が入力され、信号Ｌ／ＲがＨレベルの場合にシフトパルス信号Ｑ２（ｉ＋１）を、信号Ｌ／ＲがＬレベルの場合にシフトパルス信号Ｑ２（ｉ−１）を選択して出力するセレクタ回路と、セレクタ回路から出力される信号を受け付けて新たなシフトパルス信号Ｑ２ｉを生成するＤフリップフロップ回路を備えて構成されている。
【００１８】
パルス発生回路ＣＲ１１ｎは、パルス発生回路１１（ｎ−１）から出力されるシフトパルス信号Ｑ１（ｎ−１）とパルス発生回路ＣＲ１２１から出力されるシフトパルス信号Ｑ２ｎが入力され、信号Ｌ／ＲがＨレベルの場合にシフトパルス信号Ｑ１（ｎ−１）を、信号Ｌ／ＲがＬレベルの場合にシフトパルス信号Ｑ２ｎを選択して出力するセレクタ回路と、セレクタ回路から出力される信号を受け付けて新たなシフトパルス信号Ｑ１ｎを生成するＤフリップフロップ回路を備えて構成されている。
【００１９】
パルス発生回路ＣＲ１２ｎは、パルス発生回路ＣＲ１１ｎから出力されるシフトパルス信号Ｑ１ｎとパルス発生回路ＣＲ１２（ｎ−１）から出力されるシフトパルス信号Ｑ２（ｎ−１）が入力され、信号Ｌ／ＲがＨレベルの場合にシフトパルス信号Ｑ１ｎを、信号Ｌ／ＲがＬレベルの場合にシフトパルス信号Ｑ２（ｎ−１）を選択して出力するセレクタ回路と、セレクタ回路から出力される信号を受け付けて新たなシフトパルス信号Ｑ２ｎを生成するＤフリップフロップ回路を備えて構成されている。
【００２０】
図８では、信号Ｌ／ＲがＨレベルの場合は、パルス発生回路１１１〜１１ｎ、１２ｎ〜１２１が、この順に、シフトパルス信号を生成し、当該シフトパルス信号をパルス信号として対応する出力回路ＣＯに夫々出力する。
【００２１】
ところで、近年の映像データのデータ容量の増大に伴い、映像信号線の本数も増大する傾向にあり、回路面積の増大が問題となっている。
【００２２】
これに対し、回路面積を低減できるシフトパルス発生回路として、ｎ個の出力回路をｘ個ずつＬ個のグループに等分し（ｘ×Ｌ＝ｎ）、ｘ個のパルス発生回路を設け、パルス発生回路から出力されるパルス信号の受け付け先を、１〜Ｌ番目のグループの順に、順次切り替えるシフトパルス発生回路がある（例えば、特許文献１参照）。
【００２３】
このシフトパルス発生回路では、グループ切り替え回路の追加が必要となるが、パルス発生回路をｘ個しか設けなくて良いので、駆動回路全体で回路面積の増大を図ることができる。
【先行技術文献】
【特許文献】
【００２４】
【特許文献１】特開２００２−２１５１１９号公報
【発明の概要】
【発明が解決しようとする課題】
【００２５】
しかしながら、特許文献１に記載のシフトパルス発生回路では、出力回路をグループ分けするので、グループの選択制御、シフトパルス信号の出力先の切り替え制御等を行うためのグループ切り替え回路が必要となり、大幅な追加回路が必要になる。
【００２６】
また、特許文献１に記載のシフトパルス発生回路の場合、グループ分けを行うことから、グループ切り替え時における次段のシフトパルス発生回路へのシフトパルス信号の出力タイミングとグループ切り替えタイミングの制御、シフトパルス信号の生成順の切り替えタイミングの制御等が必要になり、制御が複雑になり、当該制御のための制御回路の構成が複雑になる。
【００２７】
本発明は上記の問題に鑑みてなされたものであり、その目的は、面積低減と回路の単純化を同時に満たすことができるシフトパルス発生回路を提供する点にある。また、当該シフトパルス発生回路を用いた表示装置駆動用集積回路を提供する。
【課題を解決するための手段】
【００２８】
上記目的を達成するための本発明に係るシフトパルス発生回路は、パルス発生回路をｎ段（但し、ｎは３以上の整数）備えるシフトパルス発生回路であって、１段目の前記パルス発生回路が、第１入力信号を受け付けてシフトパルス信号を生成し２段目の前記パルス発生回路に出力する第１ラッチ回路と、２段目の前記パルス発生回路から出力される前記シフトパルス信号を受け付けて新たなシフトパルス信号を生成する第２ラッチ回路を備え、ｉ段目（ｉ＝２〜ｎ−１）のパルス発生回路が、（ｉ−１）段目の前記パルス発生回路から出力されるシフトパルス信号を受け付けて新たなシフトパルス信号を生成し（ｉ＋１）段目の前記パルス発生回路に出力し、（ｉ＋１）段目の前記パルス発生回路から出力されるシフトパルス信号を受け付けて新たなシフトパルス信号を生成し（ｉ−１）段目の前記パルス発生回路に出力する１つの双方向ラッチ回路を備え、ｎ段目のパルス発生回路が、（ｎ−１）段目の前記パルス発生回路から出力される前記シフトパルス信号を受け付けて新たなシフトパルス信号を生成する第３ラッチ回路と、前記第３ラッチ回路から出力されるシフトパルス信号を受け付けて新たなシフトパルス信号を生成し（ｎ−１）段目の前記パルス発生回路に出力する第４ラッチ回路を備えることを特徴とする。
【００２９】
更に好ましくは、上記特徴のシフトパルス発生回路は、ｉ段目（ｉ＝２〜ｎ−１）の前記パルス発生回路が、（ｉ−１）段目の前記パルス発生回路から出力されるシフトパルス信号と（ｉ＋１）段目の前記パルス発生回路から出力されるシフトパルス信号の何れか一方を、前記第３ラッチ回路及び前記第４ラッチ回路から出力されるシフトパルス信号或いは前記第３ラッチ回路及び前記第４ラッチ回路に入力されるシフトパルス信号の少なくとも何れか一つに基づいて選択する入力側セレクタ回路を備え、前記双方向ラッチ回路が、前記入力側セレクタ回路の選択したシフトパルス信号を受け付けて新たなシフトパルス信号を生成する。
【００３０】
更に好ましくは、上記特徴のシフトパルス発生回路は、ｉ段目（ｉ＝２〜ｎ−１）の前記パルス発生回路が、前記双方向ラッチ回路が生成した新たなシフトパルス信号を、（ｉ−１）段目の前記パルス発生回路と（ｉ＋１）段目の前記パルス発生回路の何れか一方に、前記第３ラッチ回路及び前記第４ラッチ回路から出力されるシフトパルス信号或いは前記第３ラッチ回路及び前記第４ラッチ回路に入力されるシフトパルス信号の少なくとも何れか一つに基づいて、選択的に出力する出力側セレクタ回路を備える。
【００３１】
更に好ましくは、上記何れかの特徴のシフトパルス発生回路は、１段目の前記パルス発生回路が、更に、第２入力信号を受け付け可能に構成され、前記第２ラッチ回路が、前記第２入力信号を受け付けて新たなシフトパルス信号を生成し２段目の前記パルス発生回路に出力し、前記第１ラッチ回路が、２段目の前記パルス発生回路から出力されるシフトパルス信号を受け付けて新たなシフトパルス信号を生成するように構成され、ｎ段目の前記パルス発生回路が、更に、１段目の前記パルス発生回路に前記第２入力信号が入力された場合に、前記第４ラッチ回路が、（ｎ−１）段目の前記パルス発生回路から出力されるシフトパルス信号を受け付けて新たなシフトパルス信号を生成し前記第３ラッチ回路に出力し、前記第３ラッチ回路が、前記第４ラッチ回路から出力されるシフトパルス信号を受け付けて新たなシフトパルス信号を生成し（ｎ−１）段目の前記パルス発生回路に出力するように構成されている。
【００３２】
更に好ましくは、上記何れかの特徴のシフトパルス発生回路は、ｊ段目（ｊ＝１〜ｎ）の前記パルス発生回路が、当該パルス発生回路が備えるラッチ回路が生成する前記新たなシフトパルス信号に基づいて或いは同期して、ｎ個の出力回路を備えた第１出力回路群のｊ個目の前記出力回路とｎ個の前記出力回路を備えた第２出力回路群のｊ個目の前記出力回路の夫々に対し、各別にパルス信号を出力するように構成され、１段目の前記パルス発生回路は、前記第１ラッチ回路が、前記第１出力回路群の１個目の前記出力回路に対し前記パルス信号を出力し、前記第２ラッチ回路が、前記第２出力回路群の１個目の前記出力回路に対し前記パルス信号を出力し、ｉ段目（ｉ＝２〜ｎ−１）の前記パルス発生回路が、（ｉ−１）段目の前記パルス発生回路から出力されるシフトパルス信号を受け付けたときは、前記第１出力回路群のｉ番目の前記出力回路に対し、前記パルス信号を出力し、（ｉ＋１）段目の前記パルス発生回路から出力されるシフトパルス信号を受け付けたときは、前記第２出力回路群のｉ番目の前記出力回路に対し、前記パルス信号を出力し、ｎ段目の前記パルス発生回路は、前記第３ラッチ回路が、前記第１出力回路群の１個目の前記出力回路に対し前記パルス信号を出力し、前記第４ラッチ回路が、前記第２出力回路群の１個目の前記出力回路に対し前記パルス信号を出力する。
【００３３】
更に好ましくは、上記何れかの特徴のシフトパルス発生回路は、ｊ段目（ｊ＝１〜ｎ）の前記パルス発生回路が、当該パルス発生回路が備えるラッチ回路が生成する前記新たなシフトパルス信号に基づいて或いは同期して、ｎ個の出力回路を備えた第１出力回路群のｊ個目の前記出力回路とｎ個の前記出力回路を備えた第２出力回路群のｊ個目の前記出力回路の夫々に対し、各別にパルス信号を出力するように構成され、１段目の前記パルス発生回路は、前記第１ラッチ回路が、前記第１出力回路群の１個目の前記出力回路に対し前記パルス信号を出力し、前記第２ラッチ回路が、前記第２出力回路群の１個目の前記出力回路に対し前記パルス信号を出力し、ｉ段目（ｉ＝１〜ｎ）の前記パルス発生回路が、１段目の前記パルス発生回路に前記第１入力信号が入力された場合、（ｉ−１）段目の前記パルス発生回路から出力されるシフトパルス信号を受け付けたときは、前記第１出力回路群のｉ番目の前記出力回路に対し前記パルス信号を出力し、（ｉ＋１）段目の前記パルス発生回路から出力されるシフトパルス信号を受け付けたときは、前記第２出力回路群のｉ番目の前記出力回路に対し前記パルス信号を出力し、１段目の前記パルス発生回路に前記第２入力信号が入力された場合、（ｉ−１）段目の前記パルス発生回路から出力されるシフトパルス信号を受け付けたときは、前記第２出力回路群のｉ番目の前記出力回路に対し前記パルス信号を出力し、（ｉ＋１）段目の前記パルス発生回路から出力されるシフトパルス信号を受け付けたときは、前記第１出力回路群のｉ番目の前記出力回路に対し前記シフトパルス信号に基づいて前記パルス信号を出力し、ｎ段目の前記パルス発生回路は、前記第３ラッチ回路が、前記第１出力回路群の１個目の前記出力回路に対し前記パルス信号を出力し、前記第４ラッチ回路が、前記第２出力回路群の１個目の前記出力回路に対し前記パルス信号を出力する。
【００３４】
上記目的を達成するための本発明に係る表示装置駆動用集積回路は、上記特徴の前記シフトパルス発生回路と、前記シフトパルス発生回路から出力される前記パルス信号に基づいて時系列処理を行うｎ個の出力回路からなる第１出力回路群と、ｎ個の前記出力回路からなる第２出力回路群を備え、前記シフトパルス発生回路のｎ段の前記パルス発生回路が、長方形状の半導体装置の長辺方向に整列配置され、前記第１出力回路群のｊ番目（ｊ＝１〜ｎ）の前記出力回路と前記第２出力回路群のｊ番目の前記出力回路が、ｊ段目の前記シフトパルス発生回路を挟んで対向する位置に配置されていることを特徴とする。
【発明の効果】
【００３５】
上記特徴のシフトパルス発生回路によれば、ｎ個の出力回路からなる第１出力回路群とｎ個の出力回路からなる第２出力回路群の２つの回路群に対し、第１出力回路群と第２出力回路群に対応する２〜ｎ−１段目のパルス発生回路のラッチ回路を共通化して１つにすることができる。
【００３６】
従って、従来は、ｎ個の出力回路からなる第１出力回路群とｎ個の出力回路からなる第２出力回路群の２つの回路群に対し、２ｎ個のラッチ回路を備える構成となっていたが、本発明に係るシフトパルス発生回路では、ｎ＋２個のラッチ回路を備える構成となっており、ｎ−２個分のラッチ回路の回路面積を削減できる。例えば、図７の場合、シフトパルス発生回路ＣＯＢ１とＣＯＢ２について、上記特徴のシフトパルス発生回路を適用でき、シフトパルス発生回路ＣＯＢ１とＣＯＢ２は夫々６０段のパルス発生回路を備えることから、５８個分のラッチ回路の回路面積を削減できる。同様に、シフトパルス発生回路ＣＯＢ４とＣＯＢ５について、上記特徴のシフトパルス発生回路を適用でき、シフトパルス発生回路ＣＯＢ４とＣＯＢ５は夫々６０段のパルス発生回路を備えることから、５８個分のラッチ回路の回路面積を削減できる。従って、半導体装置全体では、従来は、２５６個のラッチ回路が必要であるのに対し、本発明にかかるシフトパルス発生回路では、５８×２＝１１６個分のラッチ回路を削減でき、１４０個のラッチ回路で実現できる。
【００３７】
また、上記特徴のシフトパルス発生回路によれば、第１出力回路群と第２出力回路群に対応する２〜ｎ−１段目のパルス発生回路のラッチ回路を共通化するが、１段目及びｎ段目については各出力回路に対応してラッチ回路を設けているので、特許文献１に記載のシフトパルス発生回路のように、グループの選択制御や３以上の複雑な出力先の切り替え制御が必要なく、回路構成が複雑になることはない。
【００３８】
また、特許文献１に記載のシフトパルス発生回路では、出力回路群の出力回路を複数のグループに分割するので、シフトパルス発生回路から出力回路までの配線経路が煩雑になる可能性があるのに対し、上記特徴の表示装置駆動用集積回路では、第１出力回路群と第２出力回路群がシフトパルス発生回路を挟んで対向する位置に配置されるのを利用し、２〜ｎ−１段目のパルス発生回路のラッチ回路を共通化するので、配線経路を複雑化させることなく、回路面積の削減を図ることができる。
【図面の簡単な説明】
【００３９】
【図１】本発明に係る表示装置駆動用集積回路の概略構成例を示す概略ブロック図である。
【図２】本発明に係るシフトパルス発生回路の概略構成例を示す概略回路図である。
【図３】本発明に係るシフトパルス発生回路の一動作例を示すタイミングチャートである。
【図４】本発明に係るシフトパルス発生回路の別実施形態における概略構成例を示す概略回路図である。
【図５】本発明に係るシフトパルス発生回路の別実施形態における概略構成例を示す概略回路図である。
【図６】従来技術に係る表示装置駆動用集積回路が搭載された半導体装置の概略構成例を示す概略ブロック図である。
【図７】従来技術に係る表示装置駆動用集積回路の概略構成例を示す概略ブロック図である。
【図８】従来技術に係る表示装置駆動用集積回路における出力回路群の概略構成例を示す概略回路図である。
【図９】従来技術に係る表示装置駆動用集積回路におけるシフトパルス発生回路の概略構成例を示す概略回路図である。
【発明を実施するための形態】
【００４０】
以下、本発明に係るシフトパルス発生回路（以下、適宜「本発明回路」と略称する）及び表示装置駆動用集積回路（以下、適宜「駆動回路」と略称する）の実施形態を図面に基づいて説明する。
【００４１】
〈駆動回路及び本発明回路の装置構成〉
先ず、駆動回路及び本発明回路の構成について、図１及び図２を基に説明する。ここで、図１は、駆動回路１の概略構成例を、図２は、本発明回路ＣＳＲの概略構成例を夫々示している。
【００４２】
駆動回路１は、長方形状の回路であり、半導体装置の長辺方向と駆動回路１の長辺が平行となるように、半導体装置上に搭載されている。尚、本発明に係る駆動回路１が搭載される半導体装置は、駆動回路１の構成が異なるが、図６に示す半導体装置と同じである。また、本実施形態では、データ側信号線を駆動する回路である場合について説明するが、走査信号線側を駆動する回路に適用しても良い。
【００４３】
駆動回路１は、図１に示すように、後述する本発明回路ＣＳＲと、本発明回路ＣＳＲから出力されるパルス信号に基づいて時系列処理を行うｎ個の出力回路ＣＯ１１〜ＣＯ１ｎからなる第１出力回路群ＣＯＢ１と、ｎ個の出力回路ＣＯ２１〜ＣＯ２ｎからなる第２出力回路群ＣＯＢ２を備えて構成されている。本発明回路ＣＳＲはｎ段のパルス発生回路ＣＲ１〜ＣＲｎを備えて構成されており、ｎ段のパルス発生回路ＣＲ１〜ＣＲｎが、長方形状の半導体装置の長辺方向に整列配置され、第１出力回路群ＣＢ１のｊ番目（ｊ＝１〜ｎ）の出力回路ＣＯ１ｊと第２出力回路群ＣＯＢ２のｊ番目の出力回路ＣＯ２ｊが、ｊ段目のシフトパルス発生回路ＣＲｊを挟んで対向する位置に配置されている。
【００４４】
尚、第１出力回路群ＣＯＢ１と第２出力回路群ＣＯＢ２の構成は、図８に示す従来の出力回路群ＣＯＢの構成と同じである。
【００４５】
本発明回路ＣＳＲは、出力回路ＣＯに対しパルス信号を出力するｎ段（但し、ｎは３以上の整数）のパルス発生回路ＣＲ１〜ＣＲｎと、パルス発生回路ＣＲ１〜ＣＲｎを制御する制御信号ＳＣ１及びＳＣ２を生成する制御信号生成回路ＣＳＣを備えて構成されている。ここで、入力信号ＩＮ１及び入力信号ＩＮ２は、制御回路により入力されるシフトパルス信号であり、データ側信号線の選択順に応じて、入力信号ＩＮ１と入力信号ＩＮ２の何れか一方が入力される。また、外部制御信号Ｌ／Ｒは、入力信号ＩＮ１及びＩＮ２の何れが入力されるかを示す信号であり、Ｈレベルの場合は入力信号ＩＮ１が、Ｌレベルの場合は入力信号ＩＮ２が入力されることを意味している。
【００４６】
制御信号生成回路ＣＳＣは、シフトパルス信号の伝搬方向を示す制御信号ＳＣ１を生成する第１制御信号生成回路ＣＳＣ１と、シフトパルス発生回路ＣＲｉ（ｉ＝２〜ｎ−１）が生成したパルス信号の出力先（出力回路群ＣＯＢ）を切り替えるための制御信号ＳＣ２を生成する第２制御信号生成回路ＣＳＣ２を備えて構成されている。
【００４７】
第１制御信号生成回路ＣＳＣ１は、入力信号ＩＮ１と入力信号ＩＮ２の論理和を求めるＯＲ回路４１と、後述するｎ段目のパルス発生回路のＤＦＦ回路３３から出力されるシフトパルス信号Ｑ１ｎとＤＦＦ回路３４から出力されるシフトパルス信号Ｑ２ｎの論理和を求めるＯＲ回路４２と、ＯＲ回路４１から出力される信号ＩＮ３をセット入力とし、ＯＲ回路４２から出力される信号をリセット入力とし、制御信号ＳＣ１を生成するＲＳラッチ回路４３を備えて構成されている。
【００４８】
第２制御信号生成回路ＣＳＣ２は、外部制御信号Ｌ／Ｒと制御信号ＳＣ１の否定排他的論理和を求め、制御信号ＳＣ２を生成するＥＸＮＯＲ回路４４を備えて構成されている。
【００４９】
１段目のパルス発生回路ＣＲ１は、セレクタ回路１１、１５、入力切り替え回路１２、ＤＦＦ回路１３及び１４を備えて構成されている。
【００５０】
より具体的には、セレクタ回路１１は、第１制御信号生成回路ＣＳＣ１から出力される信号ＩＮ３と２段目のパルス発生回路ＣＲ２から出力されるシフトパルス信号Ｑ２を受け付け、制御信号ＳＣ１がＨレベルの場合に信号ＩＮ３を、Ｌレベルの場合にシフトパルス信号Ｑ２を出力する。入力切り替え回路１２は、制御信号ＳＣ２がＨレベルの場合は、ＤＦＦ回路１３にセレクタ回路１１から出力される信号を出力し、ＤＦＦ回路１４にＬレベルの信号を出力し、制御信号ＳＣ２がＬレベルの場合は、ＤＦＦ回路１４にセレクタ回路１１から出力される信号を出力し、ＤＦＦ回路１３にＬレベルの信号を出力する。
【００５１】
ＤＦＦ回路１３（第１ラッチ回路に相当）は、入力切り替え回路１２から出力される信号を受け付け、クロック信号ＣＫの立ち下がりのタイミングで、新たなシフトパルス信号Ｑ１１を生成し、後述するセレクタ回路１５と第１出力回路群ＣＯＢ１の１個目の出力回路ＣＯ１１に出力する。尚、ここでは、シフトパルス信号Ｑ１１がそのままパルス信号Ｑ１１となる。ＤＦＦ回路１４（第２ラッチ回路に相当）は、入力切り替え回路１２から出力される信号を受け付け、クロック信号ＣＫの立ち下がりのタイミングで、新たなシフトパルス信号Ｑ２１を生成し、後述するセレクタ回路１５と第２出力回路群ＣＯＢ２の１個目の出力回路ＣＯ２１に出力する。尚、ここでは、シフトパルス信号Ｑ２１がそのままパルス信号Ｑ２１となる。
【００５２】
セレクタ回路１５（入力側セレクタ回路に相当）は、ＤＦＦ回路１３から出力されるシフトパルス信号Ｑ１１とＤＦＦ回路１４から出力されるシフトパルス信号Ｑ２１を受け付け、信号Ｌ／ＲがＨレベルの場合はシフトパルス信号Ｑ１１を、Ｌレベルの場合はシフトパルス信号Ｑ２１を出力する。
【００５３】
ｉ段目のパルス発生回路ＣＲｉ（ｉ＝２〜ｎ−１）は、夫々、セレクタ回路２１（２１’）（入力側セレクタ回路）、ＤＦＦラッチ回路２２（２２’）、及び、出力切り替え回路２３（２３’）を備えている。
【００５４】
より具体的には、セレクタ回路２１は、パルス発生回路ＣＲ（ｉ−１）から出力されるシフトパルス信号Ｑ（ｉ−１）とパルス発生回路（ｉ＋１）から出力されるシフトパルス信号Ｑ（ｉ＋１）を受け付け、制御信号ＳＣ１がＨレベルの場合にシフトパルス信号Ｑ（ｉ−１）を、Ｌレベルの場合にシフトパルス信号Ｑ（ｉ＋１）を出力する。ＤＦＦ回路２２（双方向ラッチ回路）は、セレクタ回路２１から出力される信号を受け付け、クロック信号ＣＫの立ち下がりのタイミングで、新たなシフトパルス信号Ｑ２を生成し、出力切り替え回路２３、パルス発生回路（ｉ−１）及びパルス発生回路（ｉ＋１）に出力する。出力切り替え回路２３は、ＤＦＦ回路２２から出力されるシフトパルス信号Ｑ２を受け付け、制御信号ＳＣ２がＨレベルの場合は、第１出力回路群ＣＯＢ１のｉ個目の出力回路ＣＯ１ｉにシフトパルス信号Ｑ２をパルス信号Ｑ１２として出力し、第２出力回路群ＣＯＢ２のｉ個目の出力回路ＣＯ２ｉにＬレベルのパルス信号Ｑ２２を出力し、制御信号ＳＣ２がＬレベルの場合は、出力回路ＣＯ１ｉにＬレベルのパルス信号Ｑ１２を出力し、出力回路ＣＯ２ｉにシフトパルス信号Ｑ２をパルス信号Ｑ２２として出力する。
【００５５】
ｎ段目のパルス発生回路ＣＲｎは、セレクタ回路３１、３５、３６、入力切り替え回路３２、ＤＦＦ回路３３及び３４を備えて構成されている。
【００５６】
より具体的には、セレクタ回路３１は、パルス発生回路ＣＲ（ｎ−１）から出力されるシフトパルス信号Ｑ（ｎ−１）とセレクタ回路３６から出力される信号を受け付け、制御信号ＳＣ１がＨレベルの場合にシフトパルス信号Ｑ（ｎ−１）を、Ｌレベルの場合にセレクタ回路３６から出力される信号を出力する。入力切り替え回路３２は、セレクタ回路３１から出力される信号を受け付け、制御信号ＳＣ２がＨレベルの場合は、ＤＦＦ回路３３にセレクタ回路３１から出力される信号を出力し、ＤＦＦ回路３４にＬレベルの信号を出力し、制御信号ＳＣ２がＬレベルの場合は、ＤＦＦ回路３４にセレクタ回路３１から出力される信号を出力し、ＤＦＦ回路３３にＬレベルの信号を出力する。
【００５７】
ＤＦＦ回路３３（第３ラッチ回路に相当）は、入力切り替え回路３２から出力される信号を受け付け、クロック信号ＣＫの立ち下がりのタイミングで、新たなシフトパルス信号Ｑ１ｎを生成し、セレクタ回路３５及び３６、第１制御信号生成回路ＣＳＣ１に出力する。尚、ここでは、シフトパルス信号Ｑ１ｎがそのままパルス信号Ｑ１ｎとなる。ＤＦＦ回路３４（第４ラッチ回路）は、入力切り替え回路３２から出力される信号を受け付け、クロック信号ＣＫの立ち下がりのタイミングで、新たなシフトパルス信号Ｑ２ｎを生成し、セレクタ回路３５及び３６、第１制御信号生成回路ＣＳＣ１に出力する。尚、ここでは、シフトパルス信号Ｑ２ｎがそのままパルス信号Ｑ２ｎとなる。
【００５８】
セレクタ回路３５は、ＤＦＦ回路３３から出力されるシフトパルス信号Ｑ１ｎとＤＦＦ回路３４から出力されるシフトパルス信号Ｑ２ｎを受け付け、外部制御信号Ｌ／ＲがＨレベルの場合にＤＦＦ回路３４から出力されるシフトパルス信号Ｑ２ｎを、Ｌレベルの場合にＤＦＦ回路３３から出力されるシフトパルス信号Ｑ１ｎをパルス発生回路ＣＲ（ｎ−１）に出力する。セレクタ回路３６は、ＤＦＦ回路３３から出力されるシフトパルス信号Ｑ１ｎとＤＦＦ回路３４から出力されるシフトパルス信号Ｑ２ｎを受け付け、外部制御信号Ｌ／ＲがＨレベルの場合にＤＦＦ回路３３から出力されるシフトパルス信号Ｑ１ｎを、Ｌレベルの場合にＤＦＦ回路３４から出力されるシフトパルス信号Ｑ２ｎを、セレクタ回路３１に出力する。
【００５９】
尚、本発明回路ＣＳＲでは、上述したように、図６に示す従来技術における２つのシフトパルス発生回路ＣＳＲ１０１と１０２の機能を、１つのシフトパルス発生回路ＣＳＲ１で実現できる。従来技術では、２つのシフトパルス発生回路で２ｎ個のラッチ回路が必要であったのに対し、本発明回路ＣＳＲではｎ＋２個のラッチ回路で構成できることから、ラッチ回路の面積を約半分にすることができる。このため、図１に示すように、本発明回路ＣＳＲを構成するｎ段のパルス発生回路ＣＯが、長方形状の半導体装置の長辺方向に整列配置され、第１出力回路群ＣＢ１のｊ番目（ｊ＝１〜ｎ）の出力回路ＣＯ１ｊと第２出力回路群ＣＯＢ２のｊ番目の出力回路ＣＯ２ｊが、ｊ段目のシフトパルス発生回路ＣＲｊを挟んで対向する位置に配置される構成の場合、半導体装置の端辺方向における本発明回路ＣＳＲの幅を削減することができる。
【００６０】
〈本発明回路の動作〉
引き続き、本発明回路ＣＳＲの動作について、図３を基に説明する。
【００６１】
ここで、図３（ａ）は外部制御信号Ｌ／ＲがＨレベルの場合を、図３（ｂ）は外部制御信号Ｌ／ＲがＬレベルの場合を夫々示している。また、時刻ｔは、夫々、クロック信号ＣＫの立ち下がりのタイミングを示している。
【００６２】
先ず、外部制御信号Ｌ／ＲがＨレベルの場合について、図３（ａ）を基に説明する。
【００６３】
尚、外部制御信号Ｌ／ＲがＨレベルの場合、パルス発生回路ＣＲｎのセレクタ回路３５は、常時、ＤＦＦ回路３３から出力されるシフトパルス信号Ｑ１ｎを選択し、セレクタ回路３６は、常時、ＤＦＦ回路３４から出力されるシフトパルス信号Ｑ２ｎを選択する。また、外部制御信号Ｌ／ＲがＨレベルの場合には、入力信号ＩＮ１にパルス信号が入力され、入力信号ＩＮ２はＬレベルに維持される。入力信号ＩＮ１と入力信号ＩＮ２の論理和である信号ＩＮ３は、入力信号ＩＮ２がＬレベルに維持されることから、常時、信号ＩＮ１と同じレベルになる。
【００６４】
時刻ｔ０において、入力信号ＩＮ１がＨレベルになると、ＯＲ回路４１から出力される信号ＩＮ３がＨレベルとなり、ＲＳラッチ回路４３がセットされ、制御信号ＳＣ１がＨレベルになる。また、第２制御信号生成回路ＣＳＣ２では、外部制御信号Ｌ／Ｒと制御信号ＳＣ１が何れもＨレベルであることから、ＥＸＮＯＲ回路４４から出力される制御信号ＳＣ２がＨレベルとなる。
【００６５】
このとき、パルス発生回路ＣＲ１では、制御信号ＳＣ１がＨレベルであることから、セレクタ回路１１は、入力信号ＩＮ１から生成される入力信号ＩＮ３を選択して入力切り替え回路１２に出力し、制御信号ＳＣ２がＨレベルであることから、入力切り替え回路１２は、ＤＦＦ回路１３に入力信号ＩＮ３を出力する。即ち、入力信号ＩＮ１の伝搬信号がＤＦＦ回路１３のＤ端子に入力される。
【００６６】
また、パルス発生回路ＣＲｉ（ｉ＝２〜ｎ−１）では、制御信号ＳＣ１がＨレベルであることから、セレクタ回路２１（２１’）はパルス発生回路ＣＲ（ｉ−１）から出力されるシフトパルス信号Ｑ（ｉ−１）を選択し、ＤＦＦ回路２２（２２’）に出力する。
【００６７】
パルス発生回路ＣＲｎでは、制御信号ＳＣ１がＨレベルであることから、セレクタ回路３１はパルス発生回路ＣＲ（ｎ−１）から出力されるシフトパルス信号Ｑ（ｎ−１）を選択して入力切り替え回路３２に出力し、制御信号ＳＣ２がＨレベルであることから、入力切り替え回路３２は、ＤＦＦ回路３３にシフトパルス信号Ｑ（ｎ−１）を出力する。
【００６８】
時刻ｔ１では、ＤＦＦ回路１３に入力される信号ＩＮ１の伝搬信号がＨレベルなので、ＤＦＦ回路１３から出力されるシフトパルス信号Ｑ１１がＬレベルからＨレベルに遷移する。このとき、入力切り替え回路１２により、ＤＦＦ回路１４にはＬレベルの信号が入力されシフトパルス信号Ｑ２１はＬレベルに維持される。
【００６９】
時刻ｔ２では、シフトパルス発生回路ＣＲ２のＤＦＦ回路２２に入力されるシフトパルス信号Ｑ１１がＨレベルなので、シフトパルス発生回路ＣＲ２のＤＦＦ回路２２から出力されるシフトパルス信号Ｑ２がＨレベルに遷移する。このとき、出力切り替え回路２３により、シフトパルス信号Ｑ１２はＨレベルに遷移し、シフトパルス信号Ｑ２２はＬレベルに維持される。また、ＤＦＦ回路１３に入力される信号ＩＮ１の伝搬信号がＨレベルからＬレベルに遷移するので、シフトパルス信号Ｑ１１がＨレベルからＬレベルに遷移する。
【００７０】
同様にして、時刻ｔｈ（ｈ＝３〜ｎ−１）では、シフトパルス発生回路ＣＲｈのＤＦＦ回路２１（２１’）に入力されるシフトパルス信号Ｑ（ｈ−１）がＨレベルなので、シフトパルス発生回路ＣＲｈのＤＦＦ回路２１（２１’）から出力されるシフトパルス信号ＱｈがＨレベルに遷移する。このとき、出力切り替え回路２３により、パルス信号Ｑ１ｈはＬレベルからＨレベルに遷移し、パルス信号Ｑ２ｈはＬレベルに維持される。また、シフトパルス発生回路ＣＲ（ｈ−１）のＤＦＦ回路２１（２１’）に入力されるシフトパルス信号Ｑ（ｈ−２）がＬレベルなので、シフトパルス発生回路ＣＲ（ｈ−１）のＤＦＦ回路２１（２１’）から出力されるシフトパルス信号Ｑ（ｈ−１）もＬレベルに遷移する。このとき、出力切り替え回路２３（２３’）により、パルス信号Ｑ１（ｈ−１）はＨレベルからＬレベルに遷移する。
【００７１】
時刻ｔｎでは、シフトパルス発生回路ＣＲｎのＤＦＦ回路３３に入力されるシフトパルス信号Ｑ（ｎ−１）がＨレベルなので、ＤＦＦ回路３３から出力されるシフトパルス信号Ｑ１ｎがＨレベルに遷移する。また、シフトパルス発生回路ＣＲ（ｎ−１）のＤＦＦ回路２１’に入力されるシフトパルス信号Ｑ（ｈ−２）がＬレベルなので、シフトパルス発生回路ＣＲ（ｎ−１）のＤＦＦ回路２１’から出力されるシフトパルス信号Ｑ（ｎ−１）もＬレベルに遷移する。
【００７２】
シフトパルス信号Ｑ１ｎがＨレベルに遷移すると、第１制御信号生成回路ＣＳＣ１のＯＲ回路４２の出力信号がＨレベルになり、ＲＳラッチ回路４３がリセットされ、制御信号ＳＣ１がＨレベルからＬレベルに遷移する。更に、制御信号ＳＣ１がＬレベルになると、制御信号ＳＣ２は、ＥＸＮＯＲ回路４４の入力である外部制御信号Ｌ／ＲがＨレベル、制御信号ＳＣ１がＬレベルであることから、Ｌレベルになる。
【００７３】
このとき、パルス発生回路ＣＲｎでは、制御信号ＳＣ１がＨレベルからＬレベルに遷移するので、セレクタ回路３１は、入力先をセレクタ回路３６（シフトパルス信号Ｑ１ｎ）に切り替えて、入力切り替え回路３２に出力する。また、制御信号ＳＣ２がＨレベルからＬレベルに遷移するので、入力切り替え回路３２は、出力先をＤＦＦ回路３４に切り替えてシフトパルス信号Ｑ１ｎを出力する。
【００７４】
また、パルス発生回路ＣＲｉ（ｉ＝２〜ｎ−１）では、制御信号ＳＣ１がＨレベルからＬレベルに遷移するので、セレクタ回路２１（２１’）はパルス発生回路ＣＲ（ｉ＋１）から出力されるシフトパルス信号Ｑ（ｉ＋１）を選択し、ＤＦＦ回路２２（２２’）に出力する。
【００７５】
更に、パルス発生回路ＣＲ１では、制御信号ＳＣ１がＨレベルからＬレベルに遷移するので、セレクタ回路１１は、入力先をパルス発生回路ＣＲ２のシフトパルス信号Ｑ２に切り替えて入力切り替え回路１２に出力する。また、制御信号ＳＣ２がＨレベルからＬレベルに遷移するので、入力切り替え回路１２は、出力先をＤＦＦ回路１４に切り替えてシフトパルス信号Ｑ２を出力する。
【００７６】
時刻ｔ（ｎ＋１）では、シフトパルス発生回路ＣＲｎのＤＦＦ回路３４に入力されるシフトパルス信号Ｑ１ｎがＨレベルなので、ＤＦＦ回路３４から出力されるシフトパルス信号Ｑ２ｎがＨレベルに遷移する。また、制御信号ＳＣ２がＬレベルなので、ＤＦＦ回路３３に入力される入力切り替え回路３２の出力がＬレベルとなり、シフトパルス信号Ｑ１ｎがＨレベルからＬレベルに遷移する。尚、シフトパルス信号Ｑ２ｎは、第１制御信号生成回路ＣＳＣ１のＲＳラッチ回路４３のリセット端子に、ＯＲ回路４２を介して入力されているが、ＲＳ回路４３は既にリセット状態にあるため、制御信号ＳＣ１はＬレベルに維持される。
【００７７】
時刻ｔ（ｎ＋２）では、シフトパルス発生回路ＣＲ（ｎ−１）のＤＦＦ回路２２’に入力されるシフトパルス信号Ｑ２ｎがＨレベルなので、シフトパルス発生回路ＣＲ（ｎ−１）のＤＦＦ回路２２’から出力されるシフトパルス信号Ｑ（ｎ−１）がＨレベルに遷移する。このとき、出力切り替え回路２３’により、パルス信号Ｑ２（ｎ−１）はＨレベルに遷移し、パルス信号Ｑ１（ｎ−１）はＬレベルに維持される。また、ＤＦＦ回路３４に入力されるシフトパルス信号Ｑ１ｎがＨレベルからＬレベルに遷移するので、シフトパルス信号Ｑ２ｎがＨレベルからＬレベルに遷移する。
【００７８】
同様にして、時刻ｔ（ｎ＋ｈ）（ｈ＝３〜ｎ−１）では、シフトパルス発生回路ＣＲ（２ｎ−ｈ）のＤＦＦ回路２１（２１’）に入力されるシフトパルス信号Ｑ（２ｎ−ｈ＋１）がＨレベルなので、シフトパルス発生回路ＣＲ（２ｎ−ｈ）のＤＦＦ回路２１（２１’）から出力されるシフトパルス信号Ｑ（２ｎ−ｈ）がＨレベルに遷移する。このとき、出力切り替え回路２３（２３’）により、パルス信号Ｑ２（２ｎ−ｈ）はＨレベルに遷移し、パルス信号Ｑ１（２ｎ−ｈ）はＬレベルに維持される。また、シフトパルス発生回路ＣＲ（２ｎ−ｈ＋１）のＤＦＦ回路２１（２１’）に入力されるシフトパルス信号Ｑ（２ｎ−ｈ＋２）がＬレベルなので、シフトパルス発生回路ＣＲ（２ｎ−ｈ＋１）のＤＦＦ回路２１（２１’）から出力されるシフトパルス信号Ｑ（２ｎ−ｈ＋１）もＬレベルに遷移する。このとき、シフトパルス発生回路ＣＲ（２ｎ−ｈ＋１）の出力切り替え回路２３（２３’）により、パルス信号Ｑ２（２ｎ−ｈ＋１）はＨレベルからＬレベルに遷移し、パルス信号Ｑ１（２ｎ−ｈ＋１）はＬレベルに維持される。
【００７９】
時刻ｔ２ｎでは、シフトパルス発生回路ＣＲ１のＤＦＦ回路１４に入力されるシフトパルス信号Ｑ２がＨレベルなので、ＤＦＦ回路１４から出力されるシフトパルス信号Ｑ２１がＨレベルに遷移する。このとき、入力切り替え回路１２により、ＤＦＦ回路１３にはＬレベルの信号が入力されシフトパルス信号Ｑ１１はＬレベルに維持される。
【００８０】
以上より、入力信号ＩＮ１は、パルス発生回路ＣＲ１〜ＣＲｎ、ＣＲｎ〜ＣＲ１の順に伝搬する。また、パルス信号Ｑ１１〜Ｑ１ｎ、Ｑ２ｎ〜Ｑ２１がこの順で出力される。
【００８１】
引き続き、外部制御信号Ｌ／ＲがＬレベルの場合について、図３（ｂ）を基に簡単に説明する。
【００８２】
尚、外部制御信号Ｌ／ＲがＬレベルの場合、パルス発生回路ＣＲｎのセレクタ回路３５は、常時、ＤＦＦ回路３４から出力されるシフトパルス信号Ｑ２ｎを選択し、セレクタ回路３６は、常時、ＤＦＦ回路３３から出力されるシフトパルス信号Ｑ１ｎを選択する。また、外部制御信号Ｌ／ＲがＬレベルの場合には、入力信号ＩＮ２にパルス信号が入力され、入力信号ＩＮ１はＬレベルに維持される。入力信号ＩＮ１と入力信号ＩＮ２の論理和である信号ＩＮ３は、入力信号ＩＮ１がＬレベルに維持されることから、常時、信号ＩＮ２と同じレベルになる。
【００８３】
時刻ｔ０において、入力信号ＩＮ２がＨレベルになると、信号ＩＮ３がＨレベルとなり、ＲＳラッチ回路４３がセットされ、制御信号ＳＣ１がＨレベルになる。また、制御信号ＳＣ２がＬレベルとなる。
【００８４】
このとき、制御信号ＳＣ１がＨレベル、制御信号ＳＣ２がＬレベルであることから、パルス発生回路ＣＲ１では、セレクタ回路１１及び入力切り替え回路１２を介して、入力信号ＩＮ２の伝搬信号がＤＦＦ回路１４のＤ端子に入力される。パルス発生回路ＣＲｉ（ｉ＝２〜ｎ−１）では、セレクタ回路２１（２１’）により、パルス発生回路ＣＲ（ｉ−１）から出力されるシフトパルス信号Ｑ（ｉ−１）がＤＦＦ回路２２（２２’）に入力される。パルス発生回路ＣＲｎでは、セレクタ回路３１及び入力切り替え回路３２により、パルス発生回路ＣＲ（ｎ−１）から出力されるシフトパルス信号Ｑ（ｎ−１）がＤＦＦ回路３３に入力される。
【００８５】
時刻ｔ１では、ＤＦＦ回路１４に入力される信号ＩＮ２の伝搬信号がＨレベルなので、ＤＦＦ回路１４から出力されるシフトパルス信号Ｑ２１がＬレベルからＨレベルに遷移する。このとき、入力切り替え回路１２により、ＤＦＦ回路１３にはＬレベルの信号が入力されシフトパルス信号Ｑ１１はＬレベルに維持される。
【００８６】
時刻ｔ２では、シフトパルス発生回路ＣＲ２のＤＦＦ回路２２に入力されるシフトパルス信号Ｑ２１がＨレベルなので、シフトパルス発生回路ＣＲ２のＤＦＦ回路２２から出力されるシフトパルス信号Ｑ２がＨレベルに遷移する。このとき、出力切り替え回路２３により、シフトパルス信号Ｑ２２はＨレベルに遷移し、シフトパルス信号Ｑ１２はＬレベルに維持される。また、ＤＦＦ回路１４に入力される信号ＩＮ２の伝搬信号がＨレベルからＬレベルに遷移するので、シフトパルス信号Ｑ２１がＨレベルからＬレベルに遷移する。
【００８７】
同様にして、時刻ｔｈ（ｈ＝３〜ｎ−１）では、シフトパルス発生回路ＣＲｈのＤＦＦ回路２１（２１’）に入力されるシフトパルス信号Ｑ（ｈ−１）がＨレベルなので、シフトパルス発生回路ＣＲｈのＤＦＦ回路２１（２１’）から出力されるシフトパルス信号ＱｈがＨレベルに遷移する。このとき、出力切り替え回路２３により、パルス信号Ｑ２ｈはＬレベルからＨレベルに遷移し、パルス信号Ｑ１ｈはＬレベルに維持される。また、シフトパルス発生回路ＣＲ（ｈ−１）のＤＦＦ回路２１（２１’）に入力されるシフトパルス信号Ｑ（ｈ−２）がＬレベルなので、シフトパルス発生回路ＣＲ（ｈ−１）のＤＦＦ回路２１（２１’）から出力されるシフトパルス信号Ｑ（ｈ−１）もＬレベルに遷移する。このとき、出力切り替え回路２３（２３’）により、パルス信号Ｑ２（ｈ−１）はＨレベルからＬレベルに遷移する。
【００８８】
時刻ｔｎでは、シフトパルス発生回路ＣＲｎのＤＦＦ回路３４に入力されるシフトパルス信号Ｑ（ｎ−１）がＨレベルなので、ＤＦＦ回路３４から出力されるシフトパルス信号Ｑ２ｎがＨレベルに遷移する。また、シフトパルス発生回路ＣＲ（ｎ−１）のＤＦＦ回路２１’に入力されるシフトパルス信号Ｑ（ｈ−２）がＬレベルなので、シフトパルス発生回路ＣＲ（ｎ−１）のＤＦＦ回路２１’から出力されるシフトパルス信号Ｑ（ｎ−１）もＬレベルに遷移する。
【００８９】
シフトパルス信号Ｑ２ｎがＨレベルに遷移すると、第１制御信号生成回路ＣＳＣ１のＯＲ回路４２の出力信号がＨレベルになり、ＲＳラッチ回路４３がリセットされ、制御信号ＳＣ１がＨレベルからＬレベルに遷移する。更に、制御信号ＳＣ１がＬレベルになると、制御信号ＳＣ２は、ＥＸＮＯＲ回路４４の入力である外部制御信号Ｌ／ＲがＬレベル、制御信号ＳＣ１がＬレベルであることから、Ｈレベルになる。
【００９０】
このとき、パルス発生回路ＣＲｎでは、制御信号ＳＣ１がＨレベルからＬレベルに遷移するので、セレクタ回路３１は、入力先をセレクタ回路３６（シフトパルス信号Ｑ２ｎ）に切り替えて、入力切り替え回路３２に出力する。また、制御信号ＳＣ２がＨレベルからＬレベルに遷移するので、入力切り替え回路３２は、出力先をＤＦＦ回路３３に切り替えてシフトパルス信号Ｑ２ｎを出力する。
【００９１】
また、パルス発生回路ＣＲｉ（ｉ＝２〜ｎ−１）では、制御信号ＳＣ１がＨレベルからＬレベルに遷移するので、セレクタ回路２１（２１’）はパルス発生回路ＣＲ（ｉ＋１）から出力されるシフトパルス信号Ｑ（ｉ＋１）を選択し、ＤＦＦ回路２２（２２’）に出力する。
【００９２】
更に、パルス発生回路ＣＲ１では、制御信号ＳＣ１がＨレベルからＬレベルに遷移するので、セレクタ回路１１は、入力先をパルス発生回路ＣＲ２のシフトパルス信号Ｑ２に切り替えて入力切り替え回路１２に出力する。また、制御信号ＳＣ２がＨレベルからＬレベルに遷移するので、入力切り替え回路１２は、出力先をＤＦＦ回路１３に切り替えてシフトパルス信号Ｑ２を出力する。
【００９３】
時刻ｔ（ｎ＋１）では、シフトパルス発生回路ＣＲｎのＤＦＦ回路３３に入力されるシフトパルス信号Ｑ２ｎがＨレベルなので、ＤＦＦ回路３３から出力されるシフトパルス信号Ｑ１ｎがＨレベルに遷移する。また、制御信号ＳＣ２がＬレベルなので、ＤＦＦ回路３４に入力される入力切り替え回路３２の出力がＬレベルとなり、シフトパルス信号Ｑ２ｎがＨレベルからＬレベルに遷移する。
【００９４】
時刻ｔ（ｎ＋２）では、シフトパルス発生回路ＣＲ（ｎ−１）のＤＦＦ回路２２’に入力されるシフトパルス信号Ｑ１ｎがＨレベルなので、シフトパルス発生回路ＣＲ（ｎ−１）のＤＦＦ回路２２’から出力されるシフトパルス信号Ｑ（ｎ−１）がＨレベルに遷移する。このとき、出力切り替え回路２３’により、パルス信号Ｑ１（ｎ−１）はＨレベルに遷移し、シフトパルス信号Ｑ２（ｎ−１）はＬレベルに維持される。また、ＤＦＦ回路３３に入力されるシフトパルス信号Ｑ２ｎがＨレベルからＬレベルに遷移するので、シフトパルス信号Ｑ１ｎがＨレベルからＬレベルに遷移する。
【００９５】
同様にして、時刻ｔ（ｎ＋ｈ）（ｈ＝３〜ｎ−１）では、シフトパルス発生回路ＣＲ（２ｎ−ｈ）のＤＦＦ回路２１（２１’）に入力されるシフトパルス信号Ｑ（２ｎ−ｈ＋１）がＨレベルなので、シフトパルス発生回路ＣＲ（２ｎ−ｈ）のＤＦＦ回路２１（２１’）から出力されるシフトパルス信号Ｑ（２ｎ−ｈ）がＨレベルに遷移する。このとき、出力切り替え回路２３（２３’）により、パルス信号Ｑ１（２ｎ−ｈ）はＨレベルに遷移し、パルス信号Ｑ２（２ｎ−ｈ）はＬレベルに維持される。また、シフトパルス発生回路ＣＲ（２ｎ−ｈ＋１）のＤＦＦ回路２１（２１’）に入力されるシフトパルス信号Ｑ（２ｎ−ｈ＋２）がＬレベルなので、シフトパルス発生回路ＣＲ（２ｎ−ｈ＋１）のＤＦＦ回路２１（２１’）から出力されるシフトパルス信号Ｑ（２ｎ−ｈ＋１）もＬレベルに遷移する。このとき、シフトパルス発生回路ＣＲ（２ｎ−ｈ＋１）の出力切り替え回路２３（２３’）により、パルス信号Ｑ１（２ｎ−ｈ＋１）はＨレベルからＬレベルに遷移し、パルス信号Ｑ２（２ｎ−ｈ＋１）はＬレベルに維持される。
【００９６】
時刻ｔ２ｎでは、シフトパルス発生回路ＣＲ１のＤＦＦ回路１３に入力されるシフトパルス信号Ｑ２がＨレベルなので、ＤＦＦ回路１３から出力されるシフトパルス信号Ｑ１１がＨレベルに遷移する。このとき、入力切り替え回路１２により、ＤＦＦ回路１４にはＬレベルの信号が入力されシフトパルス信号Ｑ２１はＬレベルに維持される。
【００９７】
以上より、入力信号ＩＮ２は、パルス発生回路ＣＲ１〜ＣＲｎ、ＣＲｎ〜ＣＲ１の順に伝搬する。また、パルス信号Ｑ２１〜Ｑ２ｎ、Ｑ１ｎ〜Ｑ１１がこの順で出力される。
【００９８】
〈別実施形態〉
〈１〉上記実施形態では、入力信号ＩＮ１と入力信号ＩＮ２を入力可能であり、第１出力回路群ＣＯＢ１から第２出力回路群ＣＯＢ２の方向、及び、第２出力回路群ＣＯＢ２から第１出力回路群ＣＯＢ１の方向の両方にシフトパルス信号を伝搬可能な場合について説明したが、図４に示すように、入力信号ＩＮ１のみ入力可能とし、第１出力回路群ＣＯＢ１側から第２出力回路群ＣＯＢ２の方向にのみシフトパルス信号を伝搬可能に構成しても良い。
【００９９】
〈２〉上記実施形態では、ｉ番目（ｉ＝２〜ｎ−１）のパルス発生回路ＣＲｉについて、入力側セレクタ回路２１（２１’）により、受け付けるシフトパルス信号を、シフトパルス信号Ｑ（ｉ−１）とシフトパルス信号Ｑ（ｉ＋１）で切り替えることにより、シフト方向を制御していたが、これに限るものではない。
【０１００】
例えば、図５に示すように、ｉ段目のパルス発生回路ＣＲｉについて、双方向ラッチ回路２２（２２’）が生成した新たなシフトパルス信号Ｑｉを、制御信号ＳＣ１に基づいて、（ｉ−１）段目のパルス発生回路ＣＲ（ｉ−１）と（ｉ＋１）段目のパルス発生回路ＣＲ（ｉ＋１）の何れか一方に出力する出力側セレクタ回路２４（２４’）を備えるように構成しても良い。
【０１０１】
〈３〉上記実施形態では、ｊ段目（ｊ＝１〜ｎ）のパルス発生回路ＣＲｊにおいて、ラッチ回路のＱ端子からの出力をそのまま用いてパルス信号としたが、これに限るものではない。例えば、出力回路ＣＯとの間に、バッファ回路等の他の回路を備えても良いし、ラッチ回路のＮＱ端子からの出力信号を用いてパルス信号を生成しても良い。
【０１０２】
また、ラッチ回路のＮＱ端子からの出力信号を用いてシフトパルス信号を生成するように構成しても良い。
【符号の説明】
【０１０３】
１            本発明に係る表示装置駆動用集積回路（駆動回路）
１１          セレクタ回路
１２          入力切り替え回路
１３          ラッチ回路
１４          ラッチ回路
１５          セレクタ回路
２１          セレクタ回路
２１’        セレクタ回路
２２          ラッチ回路
２２’        ラッチ回路
２３          出力切り替え回路
２３’        出力切り替え回路
３１          セレクタ回路
３２          入力切り替え回路
３３          ラッチ回路
３４          ラッチ回路
３５          セレクタ回路
３６          セレクタ回路
４１          ＯＲ回路
４２          ＯＲ回路
４３          ＲＳラッチ回路
４４          ＥＸＮＯＲ回路
１００        従来技術に係る駆動回路
２００        テープ
２０１        配線
２０２        配線
ＣＯＢ        出力回路群
ＣＯ          出力回路
ＣＳＲ        本発明に係るシフトパルス発生回路
ＣＳＲ１      本発明に係るシフトパルス発生回路
ＣＳＲ２      シフトパルス発生回路
ＣＳＲ３      本発明に係るシフトパルス発生回路
ＣＳＲ１００  従来技術に係るシフトパルス発生回路
ＣＳＣ１      第１制御信号生成回路
ＣＳＣ２      第２制御信号生成回路
ＣＲ          パルス発生回路
Ｉ            入力端子
ＯＵＴ        出力端子
【図１】
2013041641.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2013041641.tif 000009
【図８】
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【図９】
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