(57)【要約】【課題】追い越し現象を回避しつつ、フレームメモリ容量を削減すること。【解決手段】  第１の同期信号に同期して入力されたフレーム単位の画像データを複数のサブフィールドに分離する分離回路と、複数のブロックを有し、各ブロックにはいずれかのサブフィールドの画像データが書き込まれるフレームメモリと、前記第１の同期信号と同一周期かつ所定時間の遅延をさせた第２の同期信号に同期して１フレーム分の画像データを読み出すように、予め決められた順番で指定される前記ブロックに書き込まれている画像データを読み出す読み出し制御回路と、前記読み出し制御回路によって１つの前記ブロックから前記画像データが読み出されると、前記分離回路によってサブフィールド毎に分離された画像データを前記１つのブロックに書き込む書き込み制御回路とを備える。【選択図】図１
2013231918.tif 000002
【特許請求の範囲】
【請求項１】
第１の同期信号に同期して入力されたフレーム単位の画像データを複数のサブフィールドに分離する分離回路と、
複数のブロックを有し、各ブロックにはいずれかのサブフィールドの画像データが書き込まれるフレームメモリと、
前記第１の同期信号と同一周期かつ所定時間の遅延をさせた第２の同期信号に同期して１フレーム分の画像データを読み出すように、予め決められた順番で指定される前記ブロックに書き込まれている画像データを読み出す読み出し制御回路と、
前記読み出し制御回路によって１つの前記ブロックから前記画像データが読み出されると、前記分離回路によってサブフィールド毎に分離された画像データを前記１つのブロックに書き込む書き込み制御回路と
を備えることを特徴とするフレームメモリ制御回路。
【請求項２】
前記第２の同期信号は、前記第１の同期信号を１−（１／ｎ）フレーム（ｎはサブフィールドの数）遅延させた信号であることを特徴とする請求項１に記載のフレームメモリ制御回路。
【請求項３】
前記フレームメモリのブロックの数は、ｎの累乗数に１−（１／ｎ）を乗じた数（ｎはサブフィールドの数）であることを特徴とする請求項１または請求項２に記載のフレームメモリ制御回路。
【請求項４】
請求項１乃至請求項３に記載のフレームメモリ制御回路と、
前記読み出し制御回路によって読み出された画像データに基づいて、表示パネルの画素を駆動する駆動回路と
を備えることを特徴とする表示装置。
【請求項５】
複数のブロックを有し、各ブロックにはいずれかのサブフィールドの画像データが書き込まれるフレームメモリの制御方法であって、
第１の同期信号に同期して入力されたフレーム単位の画像データを複数のサブフィールドに分離し、
前記第１の同期信号と同一周期かつ所定時間の遅延をさせた第２の同期信号に同期して１フレーム分の画像データを読み出すように、予め決められた順番で指定される前記ブロックに書き込まれている画像データを読み出し、
前記ブロックから前記画像データが読み出されると、当該ブロックに前記サブフィールド毎に分離された画像データを書き込む
ことを特徴とするフレームメモリの制御方法。
【請求項６】
前記第２の同期信号は、前記第１の同期信号を１−（１／ｎ）フレーム（ｎはサブフィールドの数）遅延させた信号であることを特徴とする請求項５に記載のフレームメモリの制御方法。
【請求項７】
前記フレームメモリのブロックの数は、ｎの累乗数に１−（１／ｎ）を乗じた数（ｎはサブフィールドの数）であることを特徴とする請求項５または請求項６に記載のフレームメモリの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置内のフレームメモリに対する画像データの書き込み及び読み出しを制御するフレームメモリ制御方法、そのフレームメモリ制御方法を用いるフレームメモリ制御回路及び表示装置に関する。
【背景技術】
【０００２】
従来、液晶ディスプレイ、有機ＥＬ（Electro-Luminescence）ディスプレイ、プラズマディスプレイ等の表示デバイスを用いる表示装置では、画像データをフレーム単位で保持するフレームメモリを用いている。これらの表示デバイスの駆動方法として、例えば、複数のサブフィールドを順次駆動するフィールドシーケンシャル駆動方法がある。このフィールドシーケンシャル駆動方法では、フレームメモリへの画像データの書き込みタイミングと読み出しタイミングが異なるため、書き込みアドレス、読み出しアドレスの一方が他方を追い越してしまう追い越し現象が発生する。この追い越し現象が発生すると、同一フレーム内で異なるフレームの画像の一部が表示されることになり、表示画像の画質劣化を招くという問題があった。
【０００３】
上記の追い越し現象を回避するため、特許文献１の表示装置では、フレームメモリの書き込みアドレスのリセット時刻と、フレームメモリの読み出しアドレスのリセット時刻との時間差を検出し、この時間差により追い越し現象発生の有無を判定し、追い越し現象が発生する場合に１フレーム分の全データのフレームメモリへの書き込みを中止して、追い越し現象による画質劣化を回避している。また、この表示装置では、追い越し現象を回避するため、２フレーム分のフレームメモリを備えている。
【０００４】
特許文献１の図２において、メモリ追い越し判定部４３が追い越し現象発生の有無を判定してフレームメモリへの書き込み中止を指示する部分である。特許文献１の図３（ａ）では、書き込みアドレスＷ−Ａｄｄｒｅｓｓの遷移を表す線と読み出しアドレスＲ−Ａｄｄｒｅｓｓの遷移を表す線が交差する部分で追い越し現象が発生していることを表している。特許文献１の図３（ｂ）では、追い越し現象の発生により、メモリから画像データＦ２が読み出される部分で画像データＦ３の一部が読み出されて混入していることを表している。
【０００５】
また、上記の追い越し現象を回避するため、特許文献２の表示装置では、フレームメモリ領域を階調データの上位ビットデータ用と下位ビットデータ用に分割し、かつ、上位ビットデータ用には２つの上位ビット用メモリ領域を用いて上位ビットデータの書き込みと読み出しを交互に実行し、下位ビットデータ用には一つの下位ビット用メモリ領域を用いて下位ビットデータの書き込みと読み出しで共有化することで、追い越し現象による画質劣化を低減しながら、フレームメモリ容量を削減している。
【０００６】
特許文献２の図２において、フレームメモリ１０５内は上位ビットデータ用の第１上位ビット用フレームメモリ１２１及び第２上位ビット用フレームメモリ１２２と下位ビットデータ用の下位ビット用フレームメモリ１２３に分割され、メモリ制御回路１０４により上位ビットデータと下位ビットデータの書き込みタイミングと読み出しタイミングが各々制御される。特許文献２の図３は、第１上位ビット用フレームメモリ１２１及び第２上位ビット用フレームメモリ１２２と下位ビット用フレームメモリ１２３に対する上位ビットデータと下位ビットデータの書き込み動作と読み出し動作を示すタイミングチャートである。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００１−８３９２８号公報
【特許文献２】特開２００８−２０３５６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１の表示装置では、２フレーム分のフレームメモリが必要になるため、表示装置のコストを上昇させる。また、特許文献２の表示装置では、フレームメモリ容量の削減は下位ビットに限定されるため、フレームメモリ容量の削減効果は小さい。さらに、特許文献２の表示装置では、下位ビット用フレームメモリにおいて依然追い越し現象が発生するため、画質劣化は回避できない。
【０００９】
本発明の目的は、追い越し現象の回避しつつ、フレームメモリ容量を削減することにある。
【課題を解決するための手段】
【００１０】
本発明の一実施の形態に係るフレームメモリ制御回路は、第１の同期信号に同期して入力されたフレーム単位の画像データを複数のサブフィールドに分離する分離回路と、複数のブロックを有し、各ブロックにはいずれかのサブフィールドの画像データが書き込まれるフレームメモリと、前記第１の同期信号と同一周期かつ所定時間の遅延をさせた第２の同期信号に同期して１フレーム分の画像データを読み出すように、予め決められた順番で指定される前記ブロックに書き込まれている画像データを読み出す読み出し制御回路と、前記読み出し制御回路によって１つの前記ブロックから前記画像データが読み出されると、前記分離回路によってサブフィールド毎に分離された画像データを前記１つのブロックに書き込む書き込み制御回路と、を備えることを特徴とする。このフレームメモリ制御回路によれば、メモリアドレスの追い越し現象を回避でき、フレームメモリ容量を削減することができる。
【００１１】
また、前記第２の同期信号は、前記第１の同期信号を１−（１／ｎ）フレーム（ｎはサブフィールドの数）遅延させた信号であってもよい。このフレームメモリ制御回路によれば、メモリアドレスの追い越し現象を回避でき、さらにフレームメモリ容量を削減することができる。
【００１２】
また、前記フレームメモリのブロックの数は、ｎの累乗数に１−（１／ｎ）を乗じた数（ｎはサブフィールドの数）であってもよい。このフレームメモリ制御回路によれば、サブフィールド数に応じたフレームメモリ容量に削減することができる。
【００１３】
本発明の一実施の形態に係る表示装置は、上記記載のフレームメモリ制御回路と、前記読み出し制御回路によって読み出された画像データに基づいて、表示パネルの画素を駆動する駆動回路と、を備えることを特徴とする。この表示装置によれば、メモリアドレスの追い越し現象を回避でき、フレームメモリ容量を削減することができる。
【００１４】
本発明の一実施の形態に係るフレームメモリの制御方法は、複数のブロックを有し、各ブロックにはいずれかのサブフィールドの画像データが書き込まれるフレームメモリの制御方法であって、第１の同期信号に同期して入力されたフレーム単位の画像データを複数のサブフィールドに分離し、前記第１の同期信号と同一周期かつ所定時間の遅延をさせた第２の同期信号に同期して１フレーム分の画像データを読み出すように、予め決められた順番で指定される前記ブロックに書き込まれている画像データを読み出し、前記ブロックから前記画像データが読み出されると、当該ブロックに前記サブフィールド毎に分離された画像データを書き込むことを特徴とする。このフレームメモリの制御方法によれば、メモリアドレスの追い越し現象を回避でき、フレームメモリ容量を削減することができる。
【００１５】
また、前記第２の同期信号は、前記第１の同期信号を１−（１／ｎ）フレーム（ｎはサブフィールドの数）遅延させた信号であってもよい。このフレームメモリ制御回路によれば、メモリアドレスの追い越し現象を回避でき、さらにフレームメモリ容量を削減することができる。
【００１６】
また、前記フレームメモリのブロックの数は、ｎの累乗数に１−（１／ｎ）を乗じた数（ｎはサブフィールドの数）であってもよい。このフレームメモリ制御回路によれば、サブフィールド数に応じたフレームメモリ容量に削減することができる。
【発明の効果】
【００１７】
本発明によれば、メモリアドレスの追い越し現象を回避でき、フレームメモリ容量を削減することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施形態１に係る表示装置の構成を示す図である。
【図２】図１の画像転送元からのデータ転送手順を示す図である。
【図３】図１の表示装置における垂直方向のデータ書き込み、読み出し動作の一例を示すタイミングチャートである。
【図４】本発明の実施形態１に係るフィールドシーケンシャル駆動方法による表示画素の点灯、非点灯を示す図である。
【図５】図１の表示装置における画像データの分離制御の一例を示す図である。
【図６】本発明の実施形態１に係るフレームメモリ制御動作の一例を示すタイミングチャートである。
【図７】本発明の実施形態１に係るフレームメモリ制御動作の一例を示すタイミングチャートである。
【図８】本発明の実施形態１に係る画像データの書き込み読み出し処理を示すフローチャートである。
【図９】図８のインクリメント処理を示すフローチャートである。
【図１０】本発明の実施形態１に係る画像表示とＲＡＭブロック（８ブロック）に対する画像データの書き込み状態との関係を例示する図である。
【図１１】本発明の実施形態１に係る画像表示とＲＡＭブロック（４ブロック）に対する画像データの書き込み状態との関係を例示する図である。
【図１２】本発明の実施形態２に係る表示装置における垂直方向のデータ書き込み、読み出し動作の一例を示すタイミングチャートである。
【図１３】本発明の実施形態２に係るフレームメモリ制御動作の一例を示すタイミングチャートである。
【図１４】本発明の実施形態２に係るフレームメモリ制御動作の一例を示すタイミングチャートである。
【図１５】本発明の実施形態２に係るフレームメモリ制御動作の一例を示すタイミングチャートである。
【図１６】本発明の実施形態２に係る画像表示とＲＡＭブロック（９ブロック）に対する画像データの書き込み状態との関係を例示する図である。
【図１７】本発明の実施形態２に係る画像表示とＲＡＭブロック（６ブロック）に対する画像データの書き込み状態との関係を例示する図である。
【発明を実施するための形態】
【００１９】
（実施形態１）
以下、本発明の実施形態１に係る表示装置について、図面を参照しながら詳細に説明する。
【００２０】
＜回路構成＞
図１は、実施形態１に係る表示装置２０の構成を示す図である。図１において、表示装置２０は、タイミング制御回路２１と、表示制御回路２２と、メモリデータ制御回路２３と、メモリアドレス制御回路２４と、フレームメモリ２５と、データ駆動回路２６と、スキャン駆動回路２７と、表示パネル２８と、を備える。
【００２１】
タイミング制御回路２１は、画像データの読み出しタイミングを設定する第２垂直同期信号１０１と、フレームメモリ２５に対する画像データの書き込み動作と読み出し動作を制御する書き込み制御信号１１１及び読み出し制御信号１１２と、書き込み動作と読み出し動作に係るメモリアドレスの設定動作を制御するアドレス制御信号１１０と、を生成する。第２垂直同期信号１０１、書き込み制御信号１１１、読み出し制御信号１１２、及びアドレス制御信号１１０とは、画像転送元１０から入力される第１垂直同期信号１００に同期して生成される。タイミング制御回路２１は、第２垂直同期信号１０１を表示制御回路２２に出力し、書き込み制御信号１１１及び読み出し制御信号１１２をメモリデータ制御回路２３に出力し、アドレス制御信号１１０をメモリアドレス制御回路２４に出力する。本実施形態１では、第１垂直同期信号１００と第２垂直同期信号１０１は同一周期に設定されている。また、第２垂直同期信号１０１は第１垂直同期信号１００に対して同期し、かつ１−（１／サブフィールド数）分遅延するように設定されている。以下では、サブフィールド数は“ｎ”とする。本実施形態１では、サブフィールド数は“ｎ＝２”とする。
【００２２】
メモリデータ制御回路２３は、データ分離回路２３ａと、第１サブフィールドデータ保持回路２３ｂと、第２サブフィールドデータ保持回路２３ｃと、書き込み制御回路２３ｄと、読み出し制御回路２３ｅと、を備える。
【００２３】
データ分離回路２３ａは、画像転送元１０から入力されるフレーム単位の画像データ２００をサブフィールド毎に分離し、分離した第１サブフィールドデータ２１０を第１サブフィールドデータ保持回路２３ｂに出力し、分離した第２サブフィールドデータ２１２を第２サブフィールドデータ保持回路２３ｃに出力する。
【００２４】
第１サブフィールドデータ保持回路２３ｂは、データ分離回路２３ａから入力される第１サブフィールドデータ２１０を保持する。第２サブフィールドデータ保持回路２３ｃは、データ分離回路２３ａから入力される第２サブフィールドデータ２１２を保持する。
【００２５】
書き込み制御回路２３ｄは、タイミング制御回路２１から入力される書き込み制御信号１１１に同期して第１サブフィールドデータ保持回路２３ｂ又は第２サブフィールドデータ保持回路２３ｃに保持された第１サブフィールドデータ２１１又は第２サブフィールドデータ２１３を読み出して、各々書き込みデータ２２０としてフレームメモリ２５に転送する。
【００２６】
読み出し制御回路２３ｅは、タイミング制御回路２１から入力される読み出し制御信号１１２に同期してフレームメモリ２５に書き込まれた書き込みデータ２２０を順次読み出し、読み出しデータ２２１としてデータ駆動回路２６に順次転送する。
【００２７】
メモリアドレス制御回路２４は、フレームメモリ２５に対して書き込みデータ２２０を書き込むためのメモリアドレスと、フレームメモリ２５から書き込みデータ２２０を読み出すためのメモリアドレスと、を設定するメモリアドレス信号３１１，３１２，…，３１ｍ−２，３１ｍ−１，３１ｍを生成してフレームメモリ２５に出力する。メモリアドレス信号は、タイミング制御回路２１から入力されるアドレス制御信号１１０に従って生成される。本実施形態１では、データ書き込み用のメモリアドレスとデータ読み出し用のメモリアドレスを共通に設定し、設定されたメモリアドレスからデータを読み出し、続いて、共通に設定されたメモリアドレスにデータを書き込む順番で制御することを特徴とする。
【００２８】
フレームメモリ２５は、複数のＲＡＭブロック１，２，３，…，ｍ−１，ｍに分割されている。各ＲＡＭブロック１，２，３，…，ｍ−１，ｍには、メモリアドレス制御回路２４により生成されるメモリアドレス信号３１１，３１２，…，３１ｍ−２，３１ｍ−１，３１ｍにより、書き込み制御回路２３ｄから順次転送される書き込みデータ２２０が順次書き込まれる。また、各ＲＡＭブロック１，２，３，…，ｍ−１，ｍに書き込まれた各書き込みデータ２２０は、メモリアドレス制御回路２４により生成されるメモリアドレス信号３１１，３１２，…，３１ｍ−２，３１ｍ−１，３１ｍにより読み出し制御回路２３ｅにより順次転送される。なお、ＲＡＭブロック数は、サブフィールド数の累乗に設定することが望ましい。
【００２９】
表示制御回路２２は、タイミング制御回路２１から入力される第２垂直同期信号１０１からスキャン制御信号１２０及びデータ制御信号１２１を生成し、スキャン制御信号１２０をスキャン駆動回路２７に出力し、データ制御信号１２１をデータ駆動回路２６に出力する。
【００３０】
スキャン駆動回路２７は、表示制御回路２２から入力されるスキャン制御信号１２０の制御により表示パネル２８内に配置された複数の表示画素を走査駆動する。
【００３１】
データ駆動回路２６は、表示制御回路２２から入力されるデータ制御信号１２１の制御により読み出し制御回路２３ｅから転送される読み出しデータ２２１を表示パネル２８内に配置された複数の表示画素に画像を表示する。
【００３２】
表示パネル２８は、液晶ディスプレイ、有機ＥＬディスプレイ、プラズマディスプレイ等のマトリクス状に配置された画素構成の表示デバイスを用いる。
【００３３】
ここで、図２及び図３を参照して本実施形態１におけるフレームメモリ２５に対する画像データのデータ書き込み、読み出しタイミングについて説明する。図２は、画像転送元１０から表示パネル２８への画像データの転送手順を例示する図である。図３は、垂直方向のデータ書き込み、読み出し動作の一例を示すタイミングチャートであり、フィールドシーケンシャル駆動方法の例を示している。
【００３４】
フレームメモリ２５に対する書き込みデータ２２０の書き込みは、画像転送元１０から出力される第１垂直同期信号１００に同期して開始される。フレームメモリ２５からの書き込みデータ２２０の読み出しは、タイミング制御回路２１によって第１垂直同期信号１００から生成された第２垂直同期信号１０１に同期して開始される。書き込み動作と読み出し動作は、ともに１フレーム期間で１フレーム分の全画像データの書き込みと読み出しを完了する。第２垂直同期信号１０１は、図２、図３に示すように、第１垂直同期信号１００を１−（１／ｎ）フレーム期間の遅延をさせた信号である。すなわち、読み出し動作は、書き込み動作の開始から１−（１／ｎ）フレーム期間（この例では１／２フレーム）遅延して開始される。図３（Ｈ）は、画像転送元１０から出力される画像データ２００（図３（Ｃ）（Ｄ））の各タイミングにおける画素のアドレスを示している。図３（Ｉ）は、フレームメモリ２５から読み出されるデータ（図３（Ｅ））の各タイミングにおける画素のアドレスを示している。ここでは、画素のアドレスがアドレス１からアドレスＰまで存在しているものとする。例えば、図２においては、表示パネル２８の左上の画素がアドレス１、右下の画素がアドレスＰとなる。
【００３５】
＜回路動作＞
次に、図１の表示装置２０における画像データの書き込み、読み出し動作について図４〜図７を参照して説明する。図４は、フィールドシーケンシャル駆動制御における表示画素の点灯、非点灯のイメージを示す図である。図５は、図１の表示装置における画像データの分離制御の一例を示す図である。図６及び図７は、フレームメモリ制御動作の一例を示すタイミングチャートである。
【００３６】
図４では、フレームメモリ２５に保持された第１サブフィールドデータ及び第２サブフィールドデータにより表示パネル２８の表示画素が１画素置きに点灯、非点灯された画像イメージ（いわゆる市松模様）を示している。各サブフィールドでは、データ駆動回路２６およびスキャン駆動回路２７によって、表示パネル２８の画素のうち、点灯部分の画素が駆動される。この表示パネル２８における画像表示を行うための動作について、図５〜図７を参照して説明する。
【００３７】
まず、画像データの分離制御動作について図５を参照して説明する。図５において、画像データは、画像転送元１０から第１垂直同期信号１００に同期して画像イメージに合わせて連続して出力され、データ分離回路２３ａに入力画像データ２００として転送される。入力画像データ２００は、データ分離回路２３ａによりサブフィールド毎に分離されて、図中に示すように第１サブフィールドデータ２１０及び第２サブフィールドデータ２１２として第１サブフィールドデータ保持回路２３ｂ及び第２サブフィールドデータ保持回路２３ｃに保持される。
【００３８】
続いて、第１サブフィールドデータ保持回路２３ｂに保持された第１サブフィールドデータ２１０、及び第２サブフィールドデータ保持回路２３ｃに保持された第２サブフィールドデータ２１２は、第１サブフィールドデータ２１１、及び第２サブフィールドデータ２１３として、書き込み制御回路２３ｄに読み出され、書き込み制御回路２３ｄにより書き込み制御信号１１１に同期して書き込みデータ２２０としてフレームメモリ２５に順次転送される。フレームメモリ２５に転送された書き込みデータ２２０は、メモリアドレス制御回路２４で生成されたメモリアドレス信号３１１，３１２，…，３１ｍ−２，３１ｍ−１，３１ｍに設定されたメモリアドレスにより所定のＲＡＭブロック１，２，３，…，ｍ−１，ｍに順次書き込まれる。このとき、１つのＲＡＭブロックにおいては、第１サブフィールドデータ２１０または第２サブフィールドデータ２１２のいずれか一方のデータのみが書き込まれ、双方のデータが同時に書き込まれることはない。
【００３９】
ＲＡＭブロック１，２，３，…，ｍ−１，ｍに書き込まれた書き込みデータ２２０は、メモリアドレス制御回路２４で生成されたメモリアドレス信号３１１，３１２，…，３１ｍ−２，３１ｍ−１，３１ｍに設定されたメモリアドレスにより所定のＲＡＭブロック１，２，３，…，ｍ−１，ｍから順次読み出されて読み出し制御回路２３ｅに転送される。読み出し制御回路２３ｅに転送された書き込みデータ２２０は、読み出し制御回路２３ｅにより読み出し制御信号１１２に同期して読み出しデータ２２１としてデータ駆動回路２６に順次転送される。ここで、書き込み制御回路２３ｄと読み出し制御回路２３ｅとは共通のメモリアドレス信号を用い、読み出し、書き込みの順に制御しているため、所定のメモリアドレスのＲＡＭブロックからデータが読み出されると、その後に同じメモリアドレスのＲＡＭブロックにデータが書き込まれることになる。そして、次に設定されたメモリアドレスのＲＡＭブロックのデータが読み出され、このＲＡＭブロックに新たなデータが書き込まれる。
【００４０】
本実施形態１では、書き込み動作及び読み出し動作に設定されるメモリアドレスは共通である。この書き込み動作及び読み出し動作に設定されるメモリアドレスを共通にし、書き込み動作及び読み出し動作においてメモリアドレス制御回路２４を共有化し、かつ、上記ＲＡＭブロック数をサブフィールド数ｎの累乗に設定することにより、サブフィールド毎の画像データを書き込み、読み出す際に設定するメモリアドレスの演算が簡易になる。なお、ＲＡＭブロック数は必ずしもサブフィールド数ｎの累乗でなくてもよい。
【００４１】
続いて、画像データの書き込み、読み出し動作の詳細について図６及び図７を参照して説明する。図６は、図４に示した第１サブフィールドの画像イメージ表示に係る画像データの書き込み、読み出し動作の一例を示すタイミングチャートである。
【００４２】
図６において、タイミング制御回路２１では第２垂直同期信号１０１（図６（Ｂ））に同期してアドレス制御信号１１０の生成が開始され、サブフィールド期間毎にメモリアドレス制御回路２４に出力される（図６（Ｃ））。メモリアドレス制御回路２４では、アドレス制御信号１１０に同期してメモリアドレスを順次インクリメントするメモリアドレス信号３１１，３１２，…，３１ｍ−２，３１ｍ−１，３１ｍが順次生成される（図６（Ｆ））。このメモリアドレス信号３１１，３１２，…，３１ｍ−２，３１ｍ−１，３１ｍによりメモリアドレスのインクリメントを開始するタイミングは、図６中に“アドレスインクリメントタイミング”として示す。図６（Ｆ）に示すメモリアドレス信号によりインクリメントされるメモリアドレス値は、第１サブフィールドデータを表示するためのものであり、“メモリアドレス１→メモリアドレス３→メモリアドレス５→メモリアドレス７→…→メモリアドレスｍ−３→メモリアドレスｍ−１”のように設定される。
【００４３】
また、図６（Ｅ）に示す書き込み制御信号１１１に同期して書き込み制御回路２３ｄにより第１サブフィールドデータ保持回路２３ｂに保持された第１サブフィールドデータ２１１が書き込みデータ２２０（図６（Ｇ）に示す書き込みデータ１，２，３，４，…，（１／２）ｍ−１，（１／２）ｍ）としてフレームメモリ２５に順次転送される。
【００４４】
図６では、上記書き込みデータ１，２，３，４，…，（１／２）ｍ−１，（１／２）ｍがＲＡＭブロック１，３，５，７，…，ｍ−３，ｍ−１に順次書き込まれる前に、読み出し対象の図６（Ｉ）〜（Ｓ）に示す読み出しデータ１，２，３，…，ｍ−２，ｍ−１，ｍがＲＡＭブロック１，２，３，…，ｍ−２，ｍ−１，ｍに書き込まれていることを示している。これらの読み出しデータ１，２，３，…，ｍ−２，ｍ−１，ｍのうち、メモリアドレス信号３１１，３１２，…，３１ｍ−２，３１ｍ−１，３１ｍにより設定されるメモリアドレス値１，３，５，７，…，ｍ−３，ｍ−１により、図６（Ｈ）に示す読み出しデータ１，３，５，７，…，ｍ−３，ｍ−１が読み出し制御回路２３ｅに順次転送される。読み出し制御回路２３ｅでは、図６（Ｄ）に示す読み出し制御信号１１２に同期して、読み出しデータ１，３，５，７，…，ｍ−３，ｍ−１がデータ駆動回路２６に順次転送される。
【００４５】
続いて、図６（Ｆ）に示すメモリアドレス信号３１１，３１２，…，３１ｍ−２，３１ｍ−１，３１ｍにより設定されるメモリアドレス値１，３，５，７，…，ｍ−３，ｍ−１により、図６（Ｇ）に示す書き込みデータ１，２，３，４，…，（１／２）ｍ−１，（１／２）ｍは、ＲＡＭブロック１（図６（Ｉ）），３（図６（Ｋ）），５（図６（Ｍ）），７（図６（Ｏ）），…，ｍ−３（図６（Ｐ）），ｍ−１（図６（Ｒ））に順次書き込まれる。
【００４６】
図６に示した第１サブフィールドデータの書き込み及び読み出し動作により、図４に示す第１サブフィールドの画像イメージが表示パネル２８に表示される。
【００４７】
次に、図４に示した第２サブフィールドの画像イメージ表示に係る画像データの書き込み、読み出し動作の一例を図７に示すタイミングチャートを参照して説明する。
【００４８】
図７において、タイミング制御回路２１では第２垂直同期信号１０１（図７（Ｂ））に同期（図６の状態から引き続き同期している）してアドレス制御信号１１０が生成され、サブフィールド期間毎にメモリアドレス制御回路２４に出力される（図７（Ｃ））。メモリアドレス制御回路２４では、アドレス制御信号１１０に同期してメモリアドレスを順次インクリメントするメモリアドレス信号３１１，３１２，…，３１ｍ−２，３１ｍ−１，３１ｍが順次生成される（図７（Ｆ））。このメモリアドレス信号３１１，３１２，…，３１ｍ−２，３１ｍ−１，３１ｍによりメモリアドレスのインクリメントを開始するタイミングは、図７中に“アドレスインクリメントタイミング”として示す。図７（Ｆ）に示すメモリアドレス信号によりインクリメントされるメモリアドレス値は、第２サブフィールドデータを表示するためのものであり、“メモリアドレス２→メモリアドレス４→メモリアドレス６→メモリアドレス８→…→メモリアドレスｍ−２→メモリアドレスｍ”のように設定される。
【００４９】
また、図７（Ｅ）に示す書き込み制御信号１１１に同期して書き込み制御回路２３ｄにより第２サブフィールドデータ保持回路２３ｃに保持された第２サブフィールドデータ２１２が書き込みデータ２２０（図７（Ｇ）に示す書き込みデータ（１／２）ｍ＋１，（１／２）ｍ＋２，（１／２）ｍ＋３，（１／２）ｍ＋４，…，ｍ−１，ｍ）としてフレームメモリ２５に順次転送される。
【００５０】
図７では、上記書き込みデータ（１／２）ｍ＋２，（１／２）ｍ＋４，（１／２）ｍ＋６，…，ｍ−２，ｍがＲＡＭブロック２，４，６，…，ｍ−２，ｍに順次書き込まれる前に、読み出し対象の図７（Ｉ）〜（Ｓ）に示す読み出しデータ１，２，３，…，ｍ−２，ｍ−１，ｍがＲＡＭブロック１，２，３，…，ｍ−２，ｍ−１，ｍに書き込まれていることを示している。これらの読み出しデータ１，２，３，…，ｍ−２，ｍ−１，ｍのうち、メモリアドレス信号３１１，３１２，…，３１ｍ−２，３１ｍ−１，３１ｍにより設定されるメモリアドレス値２，４，６，８，…，ｍ−２，ｍにより、図７（Ｈ）に示す読み出しデータ２，４，６，８，…，ｍ−２，ｍが読み出し制御回路２３ｅに順次転送される。読み出し制御回路２３ｅでは、図７（Ｄ）に示す読み出し制御信号１１２に同期して、読み出しデータ２，４，６，８，…，ｍ−２，ｍがデータ駆動回路２６に順次転送される。
【００５１】
続いて、図７（Ｆ）に示すメモリアドレス信号３１１，３１２，…，３１ｍ−２，３１ｍ−１，３１ｍにより設定されるメモリアドレス値２，４，６，８，…，ｍ−２，ｍにより、図７（Ｇ）に示す書き込みデータ（１／２）ｍ＋１，（１／２）ｍ＋２，（１／２）ｍ＋３，…，ｍ−１，ｍは、ＲＡＭブロック２（図７（Ｊ）），４（図７（Ｌ）），６（図７（Ｎ）），…，ｍ−２（図７（Ｑ）），ｍ（図７（Ｓ））に順次書き込まれる。
【００５２】
図７に示した第２サブフィールドデータの書き込み及び読み出し動作により、図４に示す第２サブフィールドの画像イメージが表示パネル２８に表示される。
【００５３】
次に、上記メモリアドレス信号生成処理を含む画像データの書き込み読み出し処理の一例として図８に示すフローチャートを参照して説明する。
【００５４】
図８において、ａはＮａｄ＞Ｒｂｌｋ条件判定後のメモリアドレス値（以下、条件判定カウント値ａという）、ｂはフレームカウント数、Ｎａｄはメモリアドレス値（アドレス制信号により指定されるメモリアドレス値）、ＲｂｌｋはＲＡＭブロック数（上記の例ではｍ個）である。
【００５５】
図８において、まず、メモリアドレス制御回路２４は、Ｎａｄ＞Ｒｂｌｋ条件判定後のメモリアドレス値ａを“１”に設定し（ステップＳ１０１）、次いで、フレームカウント数ｂを“１”に設定し（ステップＳ１０２）、次いで、メモリアドレス値Ｎａｄを“１”に設定する（ステップＳ１０３）。メモリアドレス制御回路２４は、メモリアドレス値Ｎａｄ＝１に設定したメモリアドレス信号をフレームメモリ２５に出力する。
【００５６】
次いで、フレームメモリ２５は、メモリアドレス制御回路２４から入力されたメモリアドレス信号に設定されたメモリアドレス値Ｎａｄ＝１のＲＡＭブロック１に書き込まれている書き込みデータを読み出して読み出し制御回路２３ｅに転送する（ステップＳ１０４）。次いで、フレームメモリ２５は、メモリアドレス制御回路２４から入力されたメモリアドレス信号に設定されたメモリアドレス値Ｎａｄ＝１のＲＡＭブロック１に書き込み制御回路２３ｄから転送される書き込みデータ２２０を書き込む（ステップＳ１０５）。
【００５７】
次いで、メモリアドレス制御回路２４は、１フレーム分の書き込みデータ２２０の読み出しが完了したかを判定する（ステップＳ１０６）。１フレーム分の書き込みデータ２２０の読み出しが完了したと判定した場合は（ステップＳ１０６：Ｙｅｓ）、ステップＳ１０８に進み、１フレーム分の書き込みデータ２２０の読み出しが完了していないと判定した場合は（ステップＳ１０６：Ｎｏ）、ステップＳ１０７のインクリメント処理に進む。
【００５８】
ここで、インクリメント処理について図９に示すフローチャートを参照して説明する。図９において、まず、メモリアドレス値Ｎａｄ＝１にインクリメント値ｎｂを加算する（ステップＳ２０１）。なお、上記の例では、サブフィールド数ｎ＝２である。次いで、インクリメント値ｎｂを加算したメモリアドレス値ＮａｄがＲＡＭブロック数Ｒｂｌｋより大きいかを判定する（ステップＳ２０２）。メモリアドレス値ＮａｄがＲＡＭブロック数Ｒｂｌｋより大きいと判定した場合は（ステップＳ２０２：Ｙｅｓ）、ステップＳ２０３に進み、メモリアドレス値ＮａｄがＲＡＭブロック数Ｒｂｌｋより大きくないと判定した場合は（ステップＳ２０２：Ｎｏ）、インクリメント処理を終了して図８のステップＳ１０４に進む。
【００５９】
メモリアドレス値ＮａｄがＲＡＭブロック数Ｒｂｌｋより大きいと判定した場合は（ステップＳ２０２：Ｙｅｓ）、ステップＳ２０３において、メモリアドレス値ａに“１”を加算する。次いで、ステップＳ２０３のメモリアドレス値の加算結果ａをメモリアドレス値Ｎａｄとして（ステップＳ２０４）、インクリメント処理を終了して図８のステップＳ１０４に進む。
【００６０】
図８に戻り、上記インクリメント処理後のステップＳ１０４では、インクリメントされたメモリアドレス値ＮａｄのＲＡＭブロックから書き込みデータ２２０の読み出し処理が行われ、ステップＳ１０５では、インクリメントされたメモリアドレス値ＮａｄのＲＡＭブロックに対する書き込みデータ２２０の書き込み処理が行われる。これらの読み出し処理、書き込み処理及びインクリメント処理は、１フレーム分の書き込みデータ２２０の読み出し処理が完了するまで繰り返し実行される。
【００６１】
ステップＳ１０６において１フレーム分の書き込みデータ２２０の読み出しが完了したと判定した場合（ステップＳ１０６：Ｙｅｓ）、メモリアドレス制御回路２４は、ステップＳ１０８においてメモリアドレス値ａを“１”に設定する（ステップＳ１０８）。次いで、メモリアドレス制御回路２４は、フレームカウント数ｂに“１”を加算し（ステップＳ１０９）、そのフレームカウント数ｂの加算結果が、画像表示が完結するフレーム数を示す完結フレーム数ｌｏｇｎＲｂｌｋより大きいかを判定する（ステップＳ１１０）。フレームカウント数ｂの加算結果がｌｏｇｎＲｂｌｋより大きいと判定した場合は（ステップＳ１１０：Ｙｅｓ）、処理を終了し、フレームカウント数ｂの加算結果がｌｏｇｎＲｂｌｋより大きくないと判定した場合は（ステップＳ１１０：Ｎｏ）、ステップＳ１０３に進む。なお、図８に示すフローチャートの処理は、ステップＳ１１０においてＹｅｓと判定された場合に終了するが、画像データ２００に基づく表示パネル２８の表示制御が続く間は、再び処理が開始され、最初のステップＳ１０１から処理が続く。
【００６２】
次に、上記メモリアドレス値のインクリメント処理によりＲＡＭブロックに順次書き込まれる書き込みデータの具体例を図１０を参照して説明する。図１０は、表示パネルに表示される画像データとＲＡＭブロック（８ブロック）に書き込まれる書き込みデータの書き込み状態との関係を例示する図である。なお、説明を簡略にするために、図１０では表示パネルの画素アドレスが８（Ｐ＝８）であり、ＲＡＭブロック数も８である場合を示す。また、サブフィールド数ｎ＝２に設定する。
【００６３】
図１０において、表示パネルの画素アドレスＬ１〜Ｌ８を設定（図１０（ａ））し、フレームメモリのＲＡＭブロック毎にメモリアドレスＭ１〜Ｍ８を設定する（図１０（ｂ）（ｃ）（ｄ））。表示パネルの表示アドレスＬ１〜Ｌ８には画像イメージＡ〜Ｈが表示されるものとする。この画像イメージを表示するため、上記アドレスインクリメント処理によりインクリメントされるメモリアドレスＭ１〜Ｍ８の各ＲＡＭブロックには、まず、順次書き込みデータＡ〜Ｈが書き込まれる。このうち、書き込みデータＡ、Ｃ、Ｅ、Ｇは第１サブフィールドのデータであり、書き込みデータＢ、Ｄ、Ｆ、Ｈは第２サブフィールドのデータである。
【００６４】
まず、フレームカウント数ｂ＝１であるため、インクリメント値ｎｂ＝２１となり、メモリアドレス値Ｎａｄは２ずつ増加する。そのため、図１０（ｂ）に示すメモリアドレスＭ１（Ａ）→Ｍ３（Ｃ）→Ｍ５（Ｅ）→Ｍ７（Ｇ）の順に第１サブフィールドのデータが読み出され、これらのメモリアドレスには、次のフレームにおける書き込みデータＡ、Ｂ、Ｃ、Ｄが順に書き込まれる。続いて、メモリアドレスＭ２（Ｂ）→Ｍ４（Ｄ）→Ｍ６（Ｆ）→Ｍ８（Ｈ）の順に第２サブフィールドのデータが読み出され、次のフレームにおける書き込みデータＥ、Ｆ、Ｇ、Ｈが順に書き込まれる。これにより１フレーム分のデータが読み出される。この状態における各ＲＡＭブロックには、図１０（ｃ）に示す状態になっている。
【００６５】
続いて、次のフレーム（ｂ＝２）に遷移することにより、インクリメント値ｎｂ＝２２となり、メモリアドレス値Ｎａｄは４ずつ増加する。そのため、図１０（ｃ）に示すメモリアドレスＭ１（Ａ）→Ｍ５（Ｃ）→Ｍ２（Ｅ）→Ｍ６（Ｇ）の順に第１サブフィールドのデータが読み出され、これらのメモリアドレスには、次のフレームにおける書き込みデータＡ、Ｂ、Ｃ、Ｄが書き込まれる。続いて、メモリアドレスＭ３（Ｂ）→Ｍ７（Ｄ）→Ｍ４（Ｆ）→Ｍ８（Ｈ）の順に第２サブフィールドのデータが読み出され、次のフレームにおける書き込みデータＥ、Ｆ、Ｇ、Ｈが書き込まれる。これにより１フレーム分のデータが読み出される。この状態における各ＲＡＭブロックには、図１０（ｄ）に示す状態になっている。
【００６６】
続いて、次のフレーム（ｂ＝３）に遷移することにより、インクリメント値ｎｂ＝２３となる。この状態においては、メモリアドレスＭ１から順にＭ８までデータが読み出されることになり、次のフレームの書き込みデータが書き込まれると、図１０（ｂ）に示す状態に戻る。これは、図８に示すフローチャートでは、ステップＳ１１０においてＹｅｓの判定がされることに相当する。この場合の例では、８個のＲＡＭブロックに対する書き込みデータの書き込み状態の遷移は、図１０に示す３つの状態（図１０（ｂ）（ｃ）（ｄ））を繰り返し遷移することになる。この例では、フレームメモリ２５は、１フレーム分の容量であればよく、従来２フレーム分の容量が必要であった場合の１／２にすることができる。
【００６７】
上記の例では、サブフィールド数ｎ＝２の場合に、図８及び９に示した画像データの読み出し書き込み処理及びメモリアドレス値のインクリメント処理を用いて、図１０に例示した表示パネルの画素アドレスが８、ＲＡＭブロック数が８である場合の画像データの読み出し動作及び書き込み動作を実行することにより、フレームメモリ容量を１フレーム分として従来の１／２に削減可能である場合を説明した。この場合には、第２垂直同期信号１０１を第１垂直同期信号より１−（１／ｎ）フレーム期間（この例では１／２フレーム期間）遅延させなくても実現可能であった。一方、第２垂直同期信号１０１を第１垂直同期信号より１−（１／ｎ）フレーム期間（この例では１／２フレーム期間）遅延させて制御することを前提とすれば、この遅延を利用することで、さらにＲＡＭブロック数を４としてフレームメモリ容量をさらに１−（１／ｎ）（この例では１／２）に減らすことができる。以下、サブフィールド数ｎ＝２の場合に、表示パネルの画素アドレスを８、ＲＡＭブロック数を４に設定して画像データの読み出し動作及び書き込み動作を実行する場合について、図１１を参照して説明する。
【００６８】
図１１は、表示パネルに表示される画像データとＲＡＭブロック（４ブロック）に書き込まれる書き込みデータの書き込み状態との関係を例示する図である。なお、説明を簡略にするために、図１１では表示パネルの画素アドレスが８であり、ＲＡＭブロック数が４である場合を示す。また、サブフィールド数ｎ＝２に設定する。
【００６９】
図１１において、表示パネルの画素アドレスＬ１〜Ｌ８を設定（図１１（ａ））し、フレームメモリのＲＡＭブロック毎にメモリアドレスＭ１〜Ｍ４を設定する（図１１（ｂ）〜（ｈ））。表示パネルの表示アドレスＬ１〜Ｌ８には画像イメージＡ〜Ｈが表示されるものとする。この画像イメージを表示するため、メモリアドレスＭ１〜Ｍ４の各ＲＡＭブロックには、まず、順次書き込みデータＡ〜Ｄが書き込まれる。このうち、書き込みデータＡ、Ｃは第１サブフィールドのデータであり、書き込みデータＢ、Ｄは第２サブフィールドのデータである。また、第１サブフィールドのデータには、表示アドレスＬ５、Ｌ７に表示される画像イメージＥ、Ｇに対応する書き込みデータＥ、Ｇが含まれ、第２サブフィールドのデータには、表示アドレスＬ６、Ｌ８に表示される画像イメージＦ、Ｈに対応する書き込みデータＦ、Ｈが含まれる。
【００７０】
まず、第１サブフィールドのデータから読み出されるため、図１１（ｂ）に示すメモリアドレスＭ１（Ｅ）→Ｍ３（Ｃ）の順にデータが読み出され、これらのメモリアドレスには、同一フレームにおける書き込みデータＥ、Ｆが順に書き込まれる。この状態における各ＲＡＭブロックは、図１１（ｃ）に示す状態になっている。続く第１サブフィールドのデータＥが書き込まれているメモリアドレスＭ１（Ｅ）のデータが読み出され、このメモリアドレスには、同一フレームにおける書き込みデータＧが書き込まれる。この状態における各ＲＡＭブロックは、図１１（ｄ）に示す状態になっている。続く第１サブフィールドのデータＧが書き込まれているメモリアドレスＭ１（Ｇ）のデータが読み出され、このメモリアドレスには、同一フレームにおける書き込みデータＨが書き込まれる。ここまでで、第１サブフィールド分のデータＡ、Ｃ、Ｅ、Ｇが読み出される。この状態における各ＲＡＭブロックは、図１１（ｅ）に示す状態になっている。
【００７１】
続いて、第２サブフィールドのデータから読み出されるため、図１１（ｅ）に示すメモリアドレスＭ２（Ｂ）→Ｍ４（Ｄ）の順にデータが読み出され、次のフレームにおける書き込みデータＡ、Ｂが順に書き込まれる。この状態における各ＲＡＭブロックは、図１１（ｆ）に示す状態になっている。続く第２サブフィールドのデータＦが書き込まれているメモリアドレスＭ３（Ｆ）のデータが読み出され、このメモリアドレスには、次のフレームにおける書き込みデータＣが書き込まれる。この状態における各ＲＡＭブロックは、図１１（ｇ）に示す状態になっている。続く第２サブフィールドのデータＨが書き込まれているメモリアドレスＭ１（Ｈ）のデータが読み出され、このメモリアドレスには、次のフレームにおける書き込みデータＤが書き込まれる。ここまでで、第１サブフィールド分のデータＢ、Ｄ、Ｆ、Ｈが読み出される。これにより１フレーム分のデータが読み出される。この状態における各ＲＡＭブロックは、図１１（ｈ）に示す状態になっている。
【００７２】
続いて、次のフレームに遷移しても上記と同様に、第１サブフィールドのデータＡ、Ｃ、Ｅ、Ｇ、第２サブフィールドのデータＢ、Ｄ、Ｆ、Ｈの順に読み出される。そして、読み出されるたびに、データが読み出されたメモリアドレスのＲＡＭブロックには、次のフレームのデータＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈの順に書き込まれていく。この場合の例では、最初のフレームカウント数が１の場合では、４個のＲＡＭブロックに対する書き込みデータの書き込み状態は、図１１に示す順に遷移する。また、フレームカウント数の遷移に応じて４個のＲＡＭブロックに対する書き込みデータの書き込み状態は適宜遷移して、再びデータＡ、Ｂ、Ｃ、Ｄが書き込まれた状態に再び戻る。このように、第２垂直同期信号１０１を第１垂直同期信号より１−（１／ｎ）フレーム期間（この例では１／２フレーム期間）遅延させることで、フレームメモリの容量をさらに１−（１／ｎ）（この例では１／２）にすることができる。
【００７３】
以上のように、本発明の実施形態１に係る表示装置２０では、メモリアドレスのインクリメント処理、データ読み出し処理、データ書き込み処理の順番で制御し、この制御において読み出し動作と書き込み動作に設定するメモリアドレス値を共通に設定する。これにより、サブフィールド毎に画像データを分離した各サブフィールドデータの読み出し及び書き込むＲＡＭブロックを共有にすることができ、読み出し完了後に随時書き込み制御を行うことが可能になった。このメモリ制御により、フレームメモリ容量を１／２にすることができる。さらに、上記第１垂直同期信号１００と第２垂直同期信号１０１をフレーム期間で同期させ、第２垂直同期信号１０１を第１垂直同期信号１００に対して１−（１／ｎ）フレーム期間（１／２フレーム）遅延させることにより、メモリアドレスの追い越し現象を回避することができ、フレームメモリ領域を効率よく使用可能となり、フレームメモリ領域の削減が可能になる。この遅延制御により、フレームメモリ容量を１−（１／ｎ）（ｎ＝２のこの例では１／２）にすることができる。本実施形態１に係るメモリアドレスのインクリメント処理、データ読み出し処理、データ書き込み処理は、サブフィールド数ｎ＝２でフィールドシーケンシャル駆動方法に適用可能である。上記フレームメモリに対する処理を実行することにより、従来の構成では２フレーム分のメモリ容量が必要であったことに対して、本実施形態１に係るフレームメモリ容量は、上記メモリ制御および遅延制御の双方を適用することにより１／２フレーム分の容量まで削減可能である。そのため、本発明の実施形態１に係る表示装置２０では、従来の構成に比べて、フレームメモリ容量を最大１／４にすることができる。
【００７４】
（実施形態２）
次に、本発明の実施形態２に係る表示装置について、図面を参照しながら詳細に説明する。本実施形態２では、サブフィールド数ｎ＝３の場合のフレームメモリに対するデータ書き込み動作及びデータ読み出し動作について図１２〜図１５を参照して説明する。ｎ＝３の場合は、例えば、第１サブフィールドをＲ信号（赤点灯画素）の書き込み、第２サブフィールドをＧ信号（緑点灯画素）の書き込み、第３サブフィールドをＢ信号（青点灯画素）の書き込みとする場合である。なお、本実施形態２に係る表示装置は、上記実施形態１において図１に示した回路構成においてメモリデータ制御回路２３内には、図示しない第３サブフィールドデータ保持回路が追加される。その他の構成については実施形態１と同様であるため、その図示及び構成説明は省略する。
【００７５】
まず、画像転送元１０から表示パネル２８への画像データの転送手順について図１２に示すタイミングチャートを参照して説明する。
【００７６】
図１２において、フレームメモリ２５に対する書き込みデータ２２０の書き込みは、画像転送元１０から出力される第１垂直同期信号１００に同期して開始される。フレームメモリ２５からの書き込みデータ２２０の読み出しは、タイミング制御回路２１によって第１垂直同期信号１００から生成された第２垂直同期信号１０１に同期して開始される。書き込み動作と読み出し動作は、ともに１フレーム期間で１フレーム分の全画像データの書き込みと読み出しを完了する。第２垂直同期信号１０１は、図２に示すように、第１垂直同期信号１００に同期を１−（１／ｎ）フレーム期間（この例では２／３フレーム）遅延するように設定される。
【００７７】
また、図３と同様に、図１２（Ｈ）は、画像転送元１０から出力される画像データ２００（図１２（Ｃ）（Ｄ））の各タイミングにおける画素のアドレスを示し、図１２（Ｉ）は、フレームメモリ２５から読み出されるデータ（図１２（Ｅ））の各タイミングにおける画素のアドレスを示している。
【００７８】
＜回路動作＞
次に、表示装置２０における画像データの書き込み、読み出し動作について図１３〜図１５を参照して説明する。図１３〜図１５は、フレームメモリ制御動作の一例を示すタイミングチャートである。なお、以下の画像データの書き込み、読み出し動作の制御処理、メモリアドレス値のインクリメント処理は、上記図８及び図９に示したフローチャートにより実行されるため、フローチャートの図示及び説明は省略する。
【００７９】
図１３において、タイミング制御回路２１では第２垂直同期信号１０１（図１３（Ｂ））に同期してアドレス制御信号１１０の生成が開始され、サブフィールド期間毎にメモリアドレス制御回路２４に出力される（図１３（Ｃ））。メモリアドレス制御回路２４では、アドレス制御信号１１０に同期してメモリアドレスを順次インクリメントするメモリアドレス信号３１１，３１２，…，３１ｍ−２，３１ｍ−１，３１ｍが順次生成される（図１３（Ｆ））。このメモリアドレス信号３１１，３１２，…，３１ｍ−２，３１ｍ−１，３１ｍによりメモリアドレスのインクリメントを開始するタイミングは、図１３中に“アドレスインクリメントタイミング”として示す。図１３（Ｆ）に示すメモリアドレス信号によりインクリメントされるメモリアドレス値は、第１サブフィールドデータを表示するためのものであり、“メモリアドレス１→メモリアドレス４→メモリアドレス７→メモリアドレス１０→…→メモリアドレスｍ−５→メモリアドレスｍ−２”のように設定される。
【００８０】
また、図１３（Ｅ）に示す書き込み制御信号１１１に同期して書き込み制御回路２３ｄにより第１サブフィールドデータ保持回路２３ｂに保持された第１サブフィールドデータ２１１が書き込みデータ２２０（図１３（Ｇ）に示す書き込みデータ１，２，３，４，…，（１／３）ｍ−１，（１／３）ｍ）としてフレームメモリ２５に順次転送される。
【００８１】
図１３では、上記書き込みデータ１，２，３，４，…，（１／３）ｍ−１，（１／３）ｍがＲＡＭブロック１，４，７，…，ｍ−２に順次書き込まれる前に、読み出し対象の図１３（Ｉ）〜（Ｓ）に示す読み出しデータ１，２，３，…，ｍ−２，ｍ−１，ｍがＲＡＭブロック１，２，３，…，ｍ−２，ｍ−１，ｍに書き込まれていることを示している。これらの読み出しデータ１，２，３，…，ｍ−２，ｍ−１，ｍのうち、メモリアドレス信号３１１，３１２，…，３１ｍ−２，３１ｍ−１，３１ｍにより設定されるメモリアドレス値１，４，７，…，ｍ−５，ｍ−２により、図１３（Ｈ）に示す読み出しデータ１，４，７，１０，…，ｍ−５，ｍ−２が読み出し制御回路２３ｅに順次転送される。読み出し制御回路２３ｅでは、図１３（Ｄ）に示す読み出し制御信号１１２に同期して、読み出しデータ１，４，７，１０，…，ｍ−５，ｍ−２がデータ駆動回路２６に順次転送される。
【００８２】
続いて、図１３（Ｆ）に示すメモリアドレス信号３１１，３１２，…，３１ｍ−２，３１ｍ−１，３１ｍにより設定されるメモリアドレス値１，４，７，１０，…，ｍ−５，ｍ−２により、図１３（Ｇ）に示す書き込みデータ１，２，３，４，…，（１／３）ｍは、ＲＡＭブロック１（図１３（Ｉ）），４（図１３（Ｌ）），７（図１３（Ｏ）），…，ｍ−２（図１３（Ｑ））に順次書き込まれる。
【００８３】
次に、図１３に続く画像データの書き込み、読み出し動作の一例を図１４に示すタイミングチャートを参照して説明する。
【００８４】
図１４において、タイミング制御回路２１では第２垂直同期信号１０１（図１４（Ｂ））に同期（図１３の状態から引き続き同期している）してアドレス制御信号１１０が生成され、サブフィールド期間毎にメモリアドレス制御回路２４に出力される（図１４（Ｃ））。メモリアドレス制御回路２４では、アドレス制御信号１１０に同期してメモリアドレスを順次インクリメントするメモリアドレス信号３１１，３１２，…，３１ｍ−２，３１ｍ−１，３１ｍが順次生成される（図１４（Ｆ））。このメモリアドレス信号３１１，３１２，…，３１ｍ−２，３１ｍ−１，３１ｍによりメモリアドレスのインクリメントを開始するタイミングは、図１４中に“アドレスインクリメントタイミング”として示す。図１４（Ｆ）に示すメモリアドレス信号によりインクリメントされるメモリアドレス値は、第２サブフィールドデータを表示するためのものであり、“メモリアドレス２→メモリアドレス５→メモリアドレス８→メモリアドレス１１→…→メモリアドレスｍ−４→メモリアドレスｍ−１”のように設定される。
【００８５】
また、図１４（Ｅ）に示す書き込み制御信号１１１に同期して書き込み制御回路２３ｄにより第２サブフィールドデータ保持回路２３ｃに保持された第２サブフィールドデータ２１２が書き込みデータ２２０（図１４（Ｇ）に示す書き込みデータ（１／３）ｍ＋１，（１／３）ｍ＋２，（１／３）ｍ＋３，（１／３）ｍ＋４，…，（２／３）ｍ−１，（２／３）ｍとしてフレームメモリ２５に順次転送される。
【００８６】
図１４では、上記書き込みデータ（１／３）ｍ＋１，（１／３）ｍ＋２，（１／３）ｍ＋３，（１／３）ｍ＋４，…，（２／３）ｍ−１，（２／３）ｍがＲＡＭブロック２，５，８，…，ｍ−４，ｍ−１に順次書き込まれる前に、読み出し対象の図１４（Ｉ）〜（Ｓ）に示す読み出しデータ１，２，３，…，ｍ−２，ｍ−１，ｍがＲＡＭブロック１，２，３，…，ｍ−２，ｍ−１，ｍに書き込まれていることを示している。これらの読み出しデータ１，２，３，…，ｍ−２，ｍ−１，ｍのうち、メモリアドレス信号３１１，３１２，…，３１ｍ−２，３１ｍ−１，３１ｍにより設定されるメモリアドレス値２，５，８，１１，…，ｍ−４，ｍ−１により、図１４（Ｈ）に示す読み出しデータ２，５，８，１１，…，ｍ−４，ｍ−１が読み出し制御回路２３ｅに順次転送される。読み出し制御回路２３ｅでは、図１４（Ｄ）に示す読み出し制御信号１１２に同期して、読み出しデータ２，５，８，１１，…，ｍ−４，ｍ−１がデータ駆動回路２６に順次転送される。
【００８７】
続いて、図１４（Ｆ）に示すメモリアドレス信号３１１，３１２，…，３１ｍ−２，３１ｍ−１，３１ｍにより設定されるメモリアドレス値２，５，８，１１，…，ｍ−４，ｍ−１により、図１４（Ｇ）に示す書き込みデータ（１／３）ｍ＋１，（１／３）ｍ＋２，（１／３）ｍ＋３，（１／３）ｍ＋４，…，（２／３）ｍ−１，（２／３）ｍは、ＲＡＭブロック２（図１４（Ｊ）），５（図１４（Ｍ）），…，ｍ−１（図１４（Ｒ））に順次書き込まれる。
【００８８】
次に、図１４に続く画像データの書き込み、読み出し動作の一例を図１５に示すタイミングチャートを参照して説明する。
【００８９】
図１５において、タイミング制御回路２１では第２垂直同期信号１０１（図１５（Ｂ））に同期（図１３の状態から引き続き同期している）してアドレス制御信号１１０が生成され、サブフィールド期間毎にメモリアドレス制御回路２４に出力される（図１５（Ｃ））。メモリアドレス制御回路２４では、アドレス制御信号１１０に同期してメモリアドレスを順次インクリメントするメモリアドレス信号３１１，３１２，…，３１ｍ−２，３１ｍ−１，３１ｍが順次生成される（図１５（Ｆ））。このメモリアドレス信号３１１，３１２，…，３１ｍ−２，３１ｍ−１，３１ｍによりメモリアドレスのインクリメントを開始するタイミングは、図１５中に“アドレスインクリメントタイミング”として示す。図１５（Ｆ）に示すメモリアドレス信号によりインクリメントされるメモリアドレス値は、第３サブフィールドデータを表示するためのものであり、“メモリアドレス３→メモリアドレス６→メモリアドレス９→メモリアドレス１２→…→メモリアドレスｍ−３→メモリアドレスｍ”のように設定される。
【００９０】
また、図１５（Ｅ）に示す書き込み制御信号１１１に同期して書き込み制御回路２３ｄにより第３サブフィールドデータ保持回路（図示せず）に保持された第３サブフィールドデータが書き込みデータ２２０（図１５（Ｇ）に示す書き込みデータ（２／３）ｍ＋１，（２／３）ｍ＋２，（２／３）ｍ＋３，（２／３）ｍ＋４，…，ｍ−１，ｍ）としてフレームメモリ２５に順次転送される。
【００９１】
図１５では、上記書き込みデータ（２／３）ｍ＋１，（２／３）ｍ＋２，（２／３）ｍ＋３，（２／３）ｍ＋４，…，ｍ−１，ｍがＲＡＭブロック３，６，９，１２，…，ｍ−３，ｍに順次書き込まれる前に、読み出し対象の図１５（Ｉ）〜（Ｓ）に示す読み出しデータ１，２，３，…，ｍ−２，ｍ−１，ｍがＲＡＭブロック１，２，３，…，ｍ−２，ｍ−１，ｍに書き込まれていることを示している。これらの読み出しデータ１，２，３，…，ｍ−２，ｍ−１，ｍのうち、メモリアドレス信号３１１，３１２，…，３１ｍ−２，３１ｍ−１，３１ｍにより設定されるメモリアドレス値３，６，９，１２，…，ｍ−３，ｍにより、図１５（Ｈ）に示す読み出しデータ３，６，９，１２，…，ｍ−３，ｍが読み出し制御回路２３ｅに順次転送される。読み出し制御回路２３ｅでは、図１５（Ｄ）に示す読み出し制御信号１１２に同期して、読み出しデータ３，６，９，１２，…，ｍ−３，ｍがデータ駆動回路２６に順次転送される。
【００９２】
続いて、図１５（Ｆ）に示すメモリアドレス信号３１１，３１２，…，３１ｍ−２，３１ｍ−１，３１ｍにより設定されるメモリアドレス値３，６，９，１２，…，ｍ−３，ｍにより、図１５（Ｇ）に示す書き込みデータ（２／３）ｍ＋１，（２／３）ｍ＋２，（２／３）ｍ＋３，（２／３）ｍ＋４，…，ｍ−３，ｍは、ＲＡＭブロック３（図１５（Ｋ）），６（図１５（Ｎ）），…，ｍ−３（図１５（Ｐ）），ｍ（図１５（Ｓ））に順次書き込まれる。
【００９３】
次に、上記メモリアドレス値のインクリメント処理によりＲＡＭブロックに順次書き込まれる書き込みデータの具体例を図１６を参照して説明する。図１６は、表示パネルに表示される画像データとＲＡＭブロック（９ブロック）に書き込まれる書き込みデータの書き込み状態との関係を例示する図である。なお、説明を簡略にするために、図１６では表示パネルの画素アドレスが９（Ｐ＝９）であり、ＲＡＭブロック数も９である場合を示す。また、サブフィールド数ｎ＝３に設定する。
【００９４】
図１６において、表示パネルの画素アドレスＬ１〜Ｌ９を設定（図１６（ａ））し、フレームメモリのＲＡＭブロック毎にメモリアドレスＭ１〜Ｍ９を設定する（図１６（ｂ）（ｃ））。表示パネルの表示アドレスＬ１〜Ｌ９には画像イメージＡ〜Ｉが表示されるものとする。この画像イメージを表示するため、上記アドレスインクリメント処理によりインクリメントされるメモリアドレスＭ１〜Ｍ９の各ＲＡＭブロックには、まず、順次書き込みデータＡ〜Ｉが書き込まれる。このうち、書き込みデータＡ、Ｄ、Ｇは第１サブフィールドのデータであり、書き込みデータＢ、Ｅ、Ｈは第２サブフィールドのデータであり、書き込みデータＣ、Ｆ、Ｉは第３サブフィールドのデータである。
【００９５】
まず、フレームカウント数ｂ＝１であるため、インクリメント値ｎｂ＝３１となり、メモリアドレス値Ｎａｄは３ずつ増加する。そのため、図１６（ｂ）に示すメモリアドレスＭ１（Ａ）→Ｍ４（Ｄ）→Ｍ７（Ｇ）の順に第１サブフィールドのデータが読み出され、次のフレームにおける書き込みデータＡ、Ｂ、Ｃが書き込まれる。続いて、メモリアドレスＭ２（Ｂ）→Ｍ５（Ｅ）→Ｍ８（Ｈ）の順に第２サブフィールドのデータが読み出され、次のフレームにおける書き込みデータＤ、Ｅ、Ｆが書き込まれる。続いて、メモリアドレスＭ３（Ｃ）→Ｍ６（Ｆ）→Ｍ９（Ｉ）の順に第３サブフィールドのデータが読み出され、次のフレームにおける書き込みデータＧ、Ｈ、Ｉが書き込まれる。これにより１フレーム分のデータが読み出される。この状態における各ＲＡＭブロックには、図１６（ｃ）に示す状態になっている。
【００９６】
続いて、次のフレーム（ｂ＝２）に遷移することにより、インクリメント値ｎｂ＝３２となる。この状態においては、メモリアドレスＭ１から順にＭ９までデータが読み出されることになり、次のフレームの書き込みデータが書き込まれると、図１６（ｂ）に示す状態に戻る。この場合の例では、９個のＲＡＭブロックに対する書き込みデータの書き込み状態の遷移は、図１６に示す２つの状態（図１６（ｂ）（ｃ））を繰り返し遷移することになる。この例では、フレームメモリ２５は、１フレーム分の容量であればよく、従来２フレーム分の容量が必要であった場合の１／２にすることができる。
【００９７】
上記の例では、サブフィールド数ｎ＝３の場合に、図８及び９に示した画像データの読み出し書き込み処理及びメモリアドレス値のインクリメント処理を用いて、図１６に例示した表示パネルの画素アドレスが９、ＲＡＭブロック数が９である場合の画像データの読み出し動作及び書き込み動作を実行することにより、フレームメモリ容量を１フレーム分として従来の１／２に削減可能である場合を説明した。この場合には、第２垂直同期信号１０１を第１垂直同期信号より１−（１／ｎ）フレーム期間（この例では１／２フレーム期間）遅延させなくても実現可能であった。一方、第２垂直同期信号１０１を第１垂直同期信号より１−（１／ｎ）フレーム期間（この例では２／３フレーム期間）遅延させて制御することを前提とすれば、この遅延を利用することで、さらにＲＡＭブロック数を６としてフレームメモリ容量をさらに１−（１／ｎ）（この例では２／３）に減らすことができる。以下、サブフィールド数ｎ＝３の場合に、表示パネルの画素アドレスを９、ＲＡＭブロック数を６に設定して画像データの読み出し動作及び書き込み動作を実行する場合について、図１７を参照して説明する。
【００９８】
図１７は、表示パネルに表示される画像データとＲＡＭブロック（６ブロック）に書き込まれる書き込みデータの書き込み状態との関係を例示する図である。なお、説明を簡略にするために、図１７では表示パネルの画素アドレスが９であり、ＲＡＭブロック数が６である場合を示す。また、サブフィールド数ｎ＝３に設定する。
【００９９】
図１７において、表示パネルの画素アドレスＬ１〜Ｌ９を設定（図１７（ａ））し、フレームメモリのＲＡＭブロック毎にメモリアドレスＭ１〜Ｍ６を設定する（図１７（ｂ）〜（ｋ））。表示パネルの表示アドレスＬ１〜Ｌ９には画像イメージＡ〜Ｉが表示されるものとする。この画像イメージを表示するため、メモリアドレスＭ１〜Ｍ６の各ＲＡＭブロックには、まず、順次書き込みデータＡ〜Ｆが書き込まれる。このうち、書き込みデータＡ、Ｄは第１サブフィールドのデータであり、書き込みデータＢ、Ｅは第２サブフィールドのデータであり、書き込みデータＣ、Ｆは第３サブフィールドのデータである。また、第１サブフィールドのデータには、表示アドレスＬ７に表示される画像イメージＧに対応する書き込みデータＧが含まれ、第２サブフィールドのデータには、表示アドレスＬ８に表示される画像イメージＨに対応する書き込みデータＨが含まれ、第３サブフィールドのデータには、表示アドレスＬ９に表示される画像イメージＩに対応する書き込みデータＩが含まれる。
【０１００】
まず、第１サブフィールドのデータから読み出されるため、図１７（ｂ）に示すメモリアドレスＭ１（Ａ）のデータが読み出され、このメモリアドレスには、同一フレームにおける書き込みデータＧが書き込まれる。この状態における各ＲＡＭブロックは、図１７（ｃ）に示す状態になっている。続く第１サブフィールドのデータＤが書き込まれている図１７（ｃ）に示すメモリアドレスＭ４（Ｄ）のデータが読み出され、このメモリアドレスには、同一フレームにおける書き込みデータＨが書き込まれる。この状態における各ＲＡＭブロックは、図１７（ｄ）に示す状態になっている。続く第１サブフィールドのデータＧが書き込まれている図１７（ｄ）に示すメモリアドレスＭ１（Ｇ）のデータが読み出され、このメモリアドレスには、同一フレームにおける書き込みデータＩが書き込まれる。この状態における各ＲＡＭブロックは、図１７（ｅ）に示す状態になっている。ここまでで、第１サブフィールド分のデータＡ、Ｄ、Ｇが読み出される。
【０１０１】
続いて、第２サブフィールドのデータＢが書き込まれている図１７（ｅ）に示すメモリアドレスＭ２（Ｂ）のデータが読み出され、このメモリアドレスには、次のフレームにおける書き込みデータＡが書き込まれる。この状態における各ＲＡＭブロックは、図１７（ｆ）に示す状態になっている。続く第２サブフィールドのデータＥが書き込まれている図１７（ｆ）に示すメモリアドレスＭ５（Ｅ）のデータが読み出され、このメモリアドレスには、次のフレームにおける書き込みデータＢが書き込まれる。この状態における各ＲＡＭブロックは、図１７（ｇ）に示す状態になっている。続く第２サブフィールドのデータＨが書き込まれている図１７（ｇ）に示すメモリアドレスＭ４（Ｈ）のデータが読み出され、このメモリアドレスには、次のフレームにおける書き込みデータＣが書き込まれる。この状態における各ＲＡＭブロックは、図１７（ｈ）に示す状態になっている。ここまでで、第２サブフィールド分のデータＢ、Ｅ、Ｈが読み出される。
【０１０２】
続いて、第３サブフィールドのデータＣが書き込まれている図１７（ｈ）に示すメモリアドレスＭ３（Ｃ）のデータが読み出され、このメモリアドレスには、次のフレームにおける書き込みデータＤが書き込まれる。ここでは、データＣはメモリアドレスＭ４にも書き込まれているが、先のフレームのデータＣが書き込まれているメモリアドレスＭ３からデータが読み出される。この状態における各ＲＡＭブロックは、図１７（ｉ）に示す状態になっている。続く第３サブフィールドのデータＦが書き込まれている図１７（ｉ）に示すメモリアドレスＭ６（Ｆ）のデータが読み出され、このメモリアドレスには、次のフレームにおける書き込みデータＥが書き込まれる。この状態における各ＲＡＭブロックは、図１７（ｊ）に示す状態になっている。続く第３サブフィールドのデータＩが書き込まれている図１７（ｊ）に示すメモリアドレスＭ１（Ｉ）のデータが読み出され、このメモリアドレスには、次のフレームにおける書き込みデータＦが書き込まれる。この状態における各ＲＡＭブロックは、図１７（ｋ）に示す状態になっている。ここまでで、第３サブフィールド分のデータＣ、Ｆ、Ｉが読み出される。これにより１フレーム分のデータが読み出される。
【０１０３】
続いて、次のフレームに遷移しても上記と同様に、第１サブフィールドのデータＡ、Ｄ、Ｇ、第２サブフィールドのデータＢ、Ｅ、Ｈ、第３サブフィールドのデータＣ、Ｆ、Ｉの順に読み出される。そして、読み出されるたびに、データが読み出されたメモリアドレスのＲＡＭブロックには、次のフレームのデータＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈ、Ｉの順に書き込まれていく。この場合の例では、最初のフレームカウント数１では、６個のＲＡＭブロックに対する書き込みデータの書き込み状態は、図１７に示す順に遷移する。また、フレームカウント数の遷移に応じて６個のＲＡＭブロックに対する書き込みデータの書き込み状態は適宜遷移して、再びデータＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆが書き込まれた状態に再び戻る。このように、第２垂直同期信号１０１を第１垂直同期信号より１−（１／ｎ）フレーム期間（この例では２／３フレーム期間）遅延させることで、フレームメモリの容量をさらに１−（１／ｎ）（この例では２／３）にすることができる。
【０１０４】
以上のように、本発明の実施形態２に係る表示装置２０では、メモリアドレスのインクリメント処理、データ読み出し処理、データ書き込み処理の順番で制御し、この制御において読み出し動作と書き込み動作に設定するメモリアドレス値を共通に設定する。これにより、サブフィールド毎に画像データを分離し、分離した各サブフィールドデータの読み出し及び書き込むＲＡＭブロックを共有にすることができ、読み出し完了後に随時書き込み制御を行うことが可能になった。このメモリ制御により、フレームメモリ容量を１／２にすることができる。さらに、上記第１垂直同期信号１００と第２垂直同期信号１０１をフレーム期間で同期させ、第２垂直同期信号１０１を第１垂直同期信号１００に対して１−（１／ｎ）フレーム期間（２／３フレーム）遅延させることにより、メモリアドレスの追い越し現象を回避することができ、フレームメモリ領域を効率よく使用可能となり、フレームメモリ領域の削減が可能になる。この遅延制御により、フレームメモリ容量を１−（１／ｎ）（ｎ＝３のこの例では２／３）にすることができる。本実施形態２に係るメモリアドレスのインクリメント処理、データ読み出し処理、データ書き込み処理は、サブフィールド数ｎ＝３でフィールドシーケンシャル駆動方法の場合にも適用可能である。上記フレームメモリに対する処理を実行することにより、従来の構成では２フレーム分のメモリ容量が必要であったことに対して、本実施形態２に係るフレームメモリ容量は、上記メモリ制御および遅延制御の双方を適用することにより２／３フレーム分の容量まで削減可能である。そのため、本発明の実施形態２に係る表示装置２０では、従来の構成に比べて、フレームメモリ容量を最大１／３にすることができる。
【０１０５】
（変形例）
上記実施形態１および実施形態２では、フィールドシーケンシャル駆動方法に適用した場合を示したが、本発明に係るメモリフレーム制御方法は、インターレース駆動方法などの他の表示駆動方法にも適用可能であり、画像データの表示駆動方法を限定するものではない。  
【０１０６】
上記記実施形態１および実施形態２では、サブフィールド数ｎ＝２、３の場合について説明したが、２以上であれば、さらに大きな数のサブフィールドに分割されていてもよい。この場合には、第２垂直同期信号１０１を第１垂直同期信号より１−（１／ｎ）フレーム期間遅延させるようにすれば、ｎがさらに大きい場合であっても、フレームメモリ領域を効率良く使用可能となり、１−（１／ｎ）フレームメモリ領域に削減することができる。
【０１０７】
上記実施形態１および実施形態２では、第２垂直同期信号１０１を第１垂直同期信号より１−（１／ｎ）フレーム期間遅延させるようにしていたが、１−（１／ｎ）フレーム期間未満の遅延であってもよい。この場合であっても、データ書き込み用のメモリアドレスとデータ読み出し用のメモリアドレスを共通に設定し、設定されたメモリアドレスからデータを読み出し、続いて、共通に設定されたメモリアドレスにデータを書き込む順番で制御することにより、最大削減量は少なくなるもののフレームメモリ領域を削減することは可能である。
【符号の説明】
【０１０８】
２０…表示装置、２１…タイミング制御回路、２２…表示制御回路、２３…メモリデータ制御回路、２３ａ…データ分離回路、２３ｂ…第１サブフィールドデータ保持回路、２３ｃ…第２サブフィールドデータ保持回路、２３ｄ…書き込み制御回路、２３ｅ…読み出し制御回路、２４…メモリアドレス制御回路、２５…フレームメモリ、２６…データ駆動回路、２７…スキャン駆動回路、２８…表示パネル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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