(57)【要約】【課題】測定回数を抑えて、ヒステリシス特性を試験できる半導体試験装置を提供する。【解決手段】本発明の半導体試験装置は、試験制御回路と、カウンタ制御回路と、試験信号生成回路とを備える。カウンタ制御回路は、動作クロックに応じて、カウント動作を行い、試験信号生成回路は、カウンタ制御回路から受信されたカウント信号と、試験制御回路から受信された制御信号を加算した値に基づいて生成した試験信号を被試験デバイスに送信し、カウンタ制御回路は、被試験デバイスの出力信号をフィードバックし、出力信号が、ＬｏｗからＨｉｇｈに変わると、カウント動作を停止して、保持している値のカウント信号の送信を継続し、制御信号は、Ｎ回目の測定までは、一定の値であり、Ｎ＋１回目の測定では、試験信号を最小ヒステリシス電圧にするための信号であり、Ｎ＋２回目の測定では、試験信号を最大ヒステリシス電圧にするための信号である。【選択図】図１
2013200184.tif 000002
【特許請求の範囲】
【請求項１】
試験制御回路と、カウンタ制御回路と、試験信号生成回路とを備え、
前記カウンタ制御回路は、動作クロックに応じて、カウント動作を行い、
前記試験信号生成回路は、前記カウンタ制御回路から受信されたカウント信号と、前記試験制御回路から受信された制御信号を加算した値に基づいて生成した試験信号を被試験デバイスに送信し、
前記カウンタ制御回路は、前記被試験デバイスの出力信号をフィードバックし、前記出力信号が、ＬｏｗからＨｉｇｈに変わると、前記カウント動作を停止して、保持している値の前記カウント信号の送信を継続し、
前記制御信号は、Ｎ（Ｎは自然数）回目の測定までは、一定の値であり、Ｎ＋１回目の測定では、前記試験信号の電位を、被試験デバイスの最小ヒステリシス電圧にするための信号であり、Ｎ＋２回目の測定では、前記試験信号の電位を、被試験デバイスの最大ヒステリシス電圧にするための信号である
半導体試験装置。
【請求項２】
前記試験信号生成回路は、デジタル加算回路と、ＤＡコンバータとを備え、
前記カウント信号と、前記制御信号は、前記デジタル加算回路に入力され、
前記デジタル加算回路から出力されるＤＡ入力信号を、前記ＤＡコンバータにより、アナログ信号に変換して試験信号を生成する
請求項１に記載の半導体装置。
【請求項３】
前記カウンタ制御回路は、
カウンタ回路と、前記被試験デバイスの出力信号をフィードバックするラッチ回路とを備え、
前記ラッチ回路は、前記カウンタ回路から受信した前記カウント信号を、ラッチ出力信号として、前記試験信号生成回路に送信し、フィードバックした前記出力信号が、ＬｏｗからＨｉｇｈに変わると、新たに受信するカウンタ信号ではなく、最後に保持していた前記カウンタ信号の値で、前記ラッチ信号の送信を継続する
請求項１又は２に記載の半導体装置。
【請求項４】
前記試験信号生成回路は、ＤＡコンバータと、アナログ減算回路と、可変定電圧源とを備え、
前記アナログ減算回路は、前記ＤＡコンバータの出力信号と、前記可変定電圧源の出力信号を入力として前記試験信号を生成し、
前記制御信号は、前記可変定電圧源の電圧を制御する
請求項１又は３に記載の半導体試験装置。
【請求項５】
試験制御回路と、カウンタ制御回路と、試験信号生成回路とを備える半導体試験装置において、
前記カウンタ制御回路が、動作クロックに応じて、カウント動作を行うステップと、
前記試験信号生成回路が、前記カウンタ制御回路から受信されたカウント信号と、前記試験制御回路から受信された制御信号を加算した値に基づいて生成した試験信号を被試験デバイスに送信するステップと、ここで、前記制御信号は、Ｎ（Ｎは自然数）回目の測定までは、一定の値であり、Ｎ＋１回目の測定では、前記試験信号の電位を、被試験デバイスの最小ヒステリシス電圧にするための信号であり、Ｎ＋２回目の測定では、前記試験信号の電位を、被試験デバイスの最大ヒステリシス電圧にするための信号であり、
前記カウンタ制御回路が、前記被試験デバイスの出力信号をフィードバックするステップと、
前記カウンタ制御回路が、前記出力信号が、ＬｏｗからＨｉｇｈに変わると、前記カウント動作を停止するステップと、
前記カウンタ制御回路が、前記停止するステップ時に保持している値の前記カウント信号の送信を継続するステップと
を含む半導体試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体試験装置に関し、特に、ヒステリシス特性を有する集積回路の半導体試験装置に関する。
【背景技術】
【０００２】
ヒステリシス特性を有する入力回路（シュミットバッファ、センサ、コンパレータ等）に対して、良品であるかどうかを判定するために、ヒステリシス電圧幅のテストが行われる。ヒステリシス特性は、入力電圧を徐々に上げた場合に、出力電圧が、ＬｏｗからＨＩｇｈに変わる閾値電圧（検出電圧）Ｖ１（検出電圧）と、入力電圧を徐々に下げた場合に、出力電圧が、ＨｉｇｈからＬｏｗに変わる閾値電圧（復帰電圧）Ｖ２が異なるという特性である。ヒステリシス電圧幅は、Ｖ１−Ｖ２で求めた閾値電圧の幅である。入力回路のヒステリシス電圧幅が大きければ、当該入力回路は、ノイズによる誤動作に強くなる。
【０００３】
一般に、ヒステリシス特性を正確に試験するためには、被試験対象の入力回路に対する入力電圧を小刻みに変え、検出レベル（Ｌｏｗ→Ｈｉｇｈ）と、復帰レベル（Ｈｉｇｈ→Ｌｏｗ）の閾値を検索する必要がある。これは、一般に試験コストの上昇、すなわち、テスト時間の増加や設備の高額化を招く傾向がある。テスト時間増加の要因としては、検出／復帰レベルの閾値探索に多くの測定が必要なこと、それに伴い多くのオーバヘッドが生じる可能性があること、入力信号の生成に低速なＤＣ測定モジュールを使用しなければならない場合があること等が挙げられる。また、上述の技術的な問題を回避し、測定を高速化するためにＬＳＩテスタに高価な機能を持たせると、試験装置が高額化する。特に、一般に普及しているロジックＬＳＩテスタには、ヒステリシス特性のテストを高速に行えるような機能を備えていない場合が多い。
【０００４】
上述の一般的な方法では、検出レベル、及びヒステリシス幅の個体差があるため、被測定デバイスの出力信号に対する期待値を一定とすることができず、そのため、試験をロジックＬＳＩテスタによるファンクションテストで完結することができない。また、試験対象となる電圧範囲を、測定分解能で除算した数をｎとすると、２ｎ回程度の測定が必要となる。また、連続的に被測定デバイスの出力状態を試験するために、デジタルキャプチャ機能を導入した場合は、試験設備の価格の上昇につながる。
【０００５】
効率良くヒステリシス特性をテストするための技術として、次のような技術が知られている。
【０００６】
特開２００１−１８３４２８号公報（特許文献１）のシュミット特性検査装置は、ＤＡＣ（ｄｉｇｉｔａｌ  ｔｏ  ａｎａｌｏｇ  ｃｏｎｖｅｒｔｅｒ）回路により、一定の電圧範囲を直線的に掃引するランプ波形（上昇／下降）を作り出し、検出までのクロック数と、復帰までのクロック数の差分からヒステリシス電圧幅を試験している。特許文献１のシュミット特性検査装置は、ランプ波形の掃引が完了した後、ヒステリシス電圧幅に相当する数のパルスを、ロジックＬＳＩテスタに出力している。特許文献１のシュミット特性検査装置では、試験手続きを完全に一定化することができるため、ロジックＬＳＩテスタの基本機能による試験が可能である。
【０００７】
特許文献１の方法では、被測定デバイスの検出及び復帰状態を確認するため、２ｎ回のステップから構成されるランプ波形を入力する必要がある。また、測定結果としてヒステリシス幅に相当するパルス数を試験装置に送信する必要がある。そのため、ヒステリシス幅に相当するパルス数の上限をαとすると、試験全体では２ｎ＋α回の測定時間が必要となる。
【０００８】
特開平７−９８３５４号公報（特許文献２）の検査装置は、ＬＳＩテスタとは別に用意された三角波発生器を用いて、傾きαの直線波形と、傾き−αの直線波形を発生させることにより、ヒステリシス電圧幅を試験している。特許文献２の検査装置は、被試験デバイスの出力をモニタし、被試験デバイスの出力が「検出」状態になったところで、傾きαの直線波形から、傾き−αの直線波形に切り替えている。特許文献２の検査装置は、傾きαに基づいて決定される電圧と、傾きαの直線波形を出力していた時間と、傾き−αに基づいて決定される電圧と、傾き−αの直線波形を出力していた時間から、ヒステリシス電圧幅を求めている。
【０００９】
特許文献２の方法では、被測定デバイスの「検出」期間を測定するために、時間測定機能が必要となり、試験装置の価格が上昇する。
【００１０】
特開２００２−３１１１００号公報（特許文献３）のシュミット入力回路の検査装置は、被試験デバイス出力を試験回路へフィードバックし、コンデンサの定電流充放電を利用して、ヒステリシス電圧幅を試験している。特許文献３の検査装置は、まず、コンデンサに対し一定時間充電後、コンデンサの電圧を測定する。充電期間中に被試験デバイスが「検出」状態となった場合、コンデンサへの充電動作は自動的に停止されるため、コンデンサの電圧により、被試験デバイスの検出電圧を求めている。次に、一定時間コンデンサの放電後、コンデンサの電圧を測定する。この期間中に被試験デバイスが「復帰」状態に変化すると、コンデンサの放電動作は自動的に停止されるため、コンデンサの電圧により、被試験デバイスの復帰電圧を求めている。特許文献３の検査装置は、測定された検出電圧と、復帰電圧の差分から、ヒステリシス電圧幅を求めている。
【００１１】
特許文献３の方法では、試験対象となる電圧範囲を、測定分解能で除算した数をｎとすると、コンデンサへの充放電のため、２ｎ回の測定時間が必要となる。
【００１２】
特開２００２−３５７６４５号公報（特許文献４）の検査装置は、ランプ波形にパルス波形を重畳し、被試験デバイスへの入力信号としている。パルス波形の振幅は、ヒステリシス電圧幅よりも大きく設定し、ランプ波形の電圧ステップはパルス波形の振幅よりも十分小さく設定している。被測定回路の出力信号をワンショットマルチバイブレータに通し、パルス波形の周期よりも幅の広いパルスを出力させる。ランプ波形にパルス波形を重畳した入力信号のハイ電圧が、被測定回路の検出レベルを超え、ランプ波形にパルス波形を重畳した入力信号のロー電圧が、復帰レベルを下回っている期間に、ワンショットマルチバイブレータ出力は１つの幅の広いパルスを出力する。被測定回路の検出レベルを超えた時の当該入力信号のハイ電圧と、被測定回路の復帰レベルを下回る時の当該入力信号のロー電圧と、当該パルス幅に基づいて、ヒステリシス電圧幅を求めている。
【００１３】
特許文献４の方法では、ランプ波形のステップ毎に「検出」と「復帰」の有無を確認するため、試験対象となる電圧範囲を、測定分解能で除算した数をｎとすると、２ｎ回の測定時間が必要となる。また、被測定デバイスの出力を、ワンショットマルチバイブレータを通過させることで生成された信号のパルス幅を測定するために、時間測定機能が必要となり、試験装置の価格が上昇する。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００１−１８３４２８号公報
【特許文献２】特開平７−９８３５４号公報
【特許文献３】特開２００２−３１１１００号公報
【特許文献４】特開２００２−３５７６４５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
従来の測定回数よりも少ない回数で、ヒステリシス電圧幅の試験ができる半導体試験装置が求められている。
【課題を解決するための手段】
【００１６】
上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための形態］の記載との対応関係を明らかにするために、［発明を実施するための形態］で使用される番号・符号が付加されている。ただし、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。
【００１７】
本発明の半導体試験装置（１０）は、試験制御回路（４）と、カウンタ制御回路（１１）と、試験信号生成回路（１２）とを備える。前記カウンタ制御回路（１１）は、動作クロックに応じて、カウント動作を行い、前記試験信号生成回路（１２）は、前記カウンタ制御回路（１１）から受信されたカウント信号と、前記試験制御回路（４）から受信された制御信号を加算した値に基づいて生成した試験信号を被試験デバイス（１００）に送信し、前記カウンタ制御回路（１１）は、前記被試験デバイス（１００）の出力信号をフィードバックし、前記出力信号が、ＬｏｗからＨｉｇｈに変わると、前記カウント動作を停止して、保持している値の前記カウント信号の送信を継続し、前記制御信号は、Ｎ（Ｎは自然数）回目の測定までは、一定の値であり、Ｎ＋１回目の測定では、前記試験信号の電位を、被試験デバイス（１００）の最小ヒステリシス電圧にするための信号であり、Ｎ＋２回目の測定では、前記試験信号の電位を、被試験デバイス（１００）の最大ヒステリシス電圧にするための信号である。
【００１８】
本発明の半導体試験方法は、試験制御回路（４）と、カウンタ制御回路（１１）と、試験信号生成回路（１２）とを備える半導体試験装置により実施される。前記カウンタ制御回路（１１）が、動作クロックに応じて、カウント動作を行うステップと、前記試験信号生成回路（１２）が、前記カウンタ制御回路（１１）から受信されたカウント信号と、前記試験制御回路（４）から受信された制御信号を加算した値に基づいて生成した試験信号を被試験デバイス（１００）に送信するステップと、ここで、前記制御信号は、Ｎ（Ｎは自然数）回目の測定までは、一定の値であり、Ｎ＋１回目の測定では、前記試験信号の電位を、被試験デバイス（１００）の最小ヒステリシス電圧にするための信号であり、Ｎ＋２回目の測定では、前記試験信号の電位を、被試験デバイス（１００）の最大ヒステリシス電圧にするための信号であり、前記カウンタ制御回路（１１）が、前記被試験デバイス（１００）の出力信号をフィードバックするステップと、前記カウンタ制御回路（１１）が、前記出力信号が、ＬｏｗからＨｉｇｈに変わると、前記カウント動作を停止するステップと、前記カウンタ制御回路（１１）が、前記停止するステップ時に保持している値の前記カウント信号の送信を継続するステップとを含む。
【発明の効果】
【００１９】
本発明によれば、従来の測定回数よりも少ない回数で、ヒステリシス電圧幅の試験ができる半導体試験装置を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】図１は、本発明の第１実施形態における半導体試験装置１０を説明するための図である。
【図２】図２は、本発明の第１実施形態の半導体試験装置１０における各種信号のタイミングチャートである。
【図３】図３は、本発明の第２実施形態における半導体試験装置１０を説明するための図である。
【図４】図４は、本発明の第２実施形態の半導体試験装置１０における各種信号のタイミングチャートである。
【図５】図５は、本発明の第３実施形態における半導体試験装置１０を説明するための図である。
【図６】図６は、本発明の第４実施形態の半導体試験装置１０のバスセレクタ回路８による制御信号９０５の生成方法を説明するための図である。
【発明を実施するための形態】
【００２１】
添付図面を参照して、本発明の実施形態による半導体試験装置を以下に説明する。
【００２２】
（第１実施形態）
はじめに、本実施形態における半導体試験装置の構成の説明を行う。図１は、本発明の実施形態における半導体試験装置１０を説明するための図である。本実施形態の半導体試験装置１０は、試験制御回路４、カウンタ制御回路１１、及び試験信号生成回路１２を備える。カウンタ制御回路１１は、カウンタ回路１を備える。試験信号生成回路１２は、デジタル加算回路２、及びＤＡコンバータ３を備える。カウンタ回路１は、ＬＤＢ端子、Ｄ端子、ＥＮＢ端子、ＣＬＫ端子、及びＱ端子を備える。デジタル加算回路２は、Ａ端子、Ｂ端子、及びΣ端子を備える。ＤＡコンバータ３は、端子３１、端子３２、及び端子３３を備える。試験制御回路４は、ドライバ端子１１１、ドライバ端子１１２、ドライバ端子１１３、ドライバ端子１１４、ドライバ端子１１５、及びコンパレータ端子１２０を備える。
【００２３】
図１の被試験デバイス１００は、本実施形態の半導体試験装置１０の試験対象となるヒステリシス特性を有するデバイスである。被試験デバイス１００は、入力端子１０１、及び出力端子１０２を備える。出力端子１０２の信号レベルは、入力端子１０１の信号レベルが十分低い状態のときにはＬｏｗとなり、その後、出力端子１０２の信号レベルは、入力端子１０１の信号レベルが上昇し、ある閾値を超えたときにＨｉｇｈに変化する。この状態を「検出」と呼ぶ。その後、出力端子１０２の信号レベルは、入力端子１０１の信号レベルが下降し、「検出」状態となったときよりも、低いある閾値に達すると、出力端子１０２の信号レベルは再びＬｏｗとなる。この状態を「復帰」と呼ぶ。
【００２４】
次に、半導体試験装置１０の各端子の接続関係と、信号について説明する。図２は、本発明の第１実施形態の半導体試験装置１０における各種信号のタイミングチャートである。
【００２５】
試験制御回路４のドライバ端子１１３は、カウンタ回路１のＣＬＫ端子と接続されている。試験制御回路４は、ドライバ端子１１３から、ＣＬＫ信号９００を、カウンタ回路１のＣＬＫ端子に送信する。カウンタ回路１は、ＣＬＫ信号９００に応じて、カウント動作を行う。カウンタ回路１のＱ端子は、デジタル加算回路２のＡ端子と接続されている。カウンタ回路１は、Ｑ端子から、カウント信号９０１を、デジタル加算回路２のＡ端子に送信する。
【００２６】
試験制御回路４のドライバ端子１１１は、カウンタ回路１のＬＤＢ端子と接続されている。試験制御回路４は、ドライバ端子１１１から、ＬＤＢ信号９０２を、カウンタ回路１のＬＤＢ端子に送信する。試験制御回路４のドライバ端子１１２は、カウンタ回路１のＤ端子と接続されている。試験制御回路４は、ドライバ端子１１２から、ＤＩＮＩＴ信号９０３を、カウンタ回路１のＤ端子に送信する。カウンタ回路１は、ＬｏｗのＬＤＢ信号９０２を受信すると、ＤＩＮＩＴ信号９０３の値（０）で、カウント信号９０１を初期化する。
【００２７】
試験制御回路４のドライバ端子１１４は、デジタル加算回路２のＢ端子と接続されている。試験制御回路４は、ドライバ端子１１４から、制御信号９０５を、デジタル加算回路２のＢ端子に送信する。図２の例では、制御信号９０５には、Ｔ０からＴ１５までは０、Ｔ１６で−２、Ｔ１７で−６が設定されている。
【００２８】
デジタル加算回路２のΣ端子は、ＤＡコンバータ３の端子３１と接続されている。デジタル加算回路２は、Σ端子から、ＤＡ入力信号９０４を、ＤＡコンバータ３の端子３１に送信する。ＤＡ入力信号９０４は、カウント信号９０１と制御信号９０５を加算した値となる。
【００２９】
試験制御回路４のドライバ端子１１５は、ＤＡコンバータ３の端子３３と接続されている。試験制御回路４は、ドライバ端子１１５から、ＬＤＡＣＢ信号９０６を、ＤＡコンバータ３の端子３３に送信する。ＤＡコンバータ３の端子３２は、被試験デバイス１００の入力端子１０１と接続されている。ＤＡコンバータ３は、端子３２から、試験信号９０７を、ＬＤＡＣＢ信号９０６に応じて、被試験デバイス１００の入力端子１０１に送信する。
【００３０】
ＤＡコンバータ３は、ＬＤＡＣＢ信号９０６がＬｏｗの場合、ＤＡ入力信号９０４を符号無し２進数として扱い、その値に応じたアナログ信号を試験信号９０７として出力する。また、ＤＡコンバータ３は、ＬＤＡＣＢ信号９０６がＨｉｇｈの場合は、ＤＡ入力信号９０４の状態によらず、試験信号９０７として、直前の信号レベルを継続して出力する。
【００３１】
試験信号９０７は、ＤＡ入力信号９０４が最小値であるとき、被試験デバイス１００が「復帰」状態となるために十分低い信号レベルとなり、また、ＤＡ入力信号９０４が最大値であるとき、被試験デバイス１００が「検出」状態となるのに十分高い信号レベルとなるようにする。また、試験信号９０７は、ヒステリシス特性を試験する用途に必要な正確さを実現しているものとする。
【００３２】
本実施形態の半導体試験装置１０では、Ｔ１６のときの試験信号９０７の信号レベルで、被試験デバイス１００のヒステリシス電圧の最小値の検査ができるようにしている。また、Ｔ１７のときの試験信号９０７の信号レベルで、被試験デバイス１００のヒステリシス電圧の最大値の検査ができるようにしている。これにより、本実施形態では、１７回の測定により、被試験デバイス１００のヒステリシス電圧幅が、想定されているヒステリシス電圧幅の間にあるかどうかを検査することができる。
【００３３】
被試験デバイス１００の出力端子１０２は、カウンタ回路１のＥＮＢ端子と接続されている。カウンタ回路１は、ＥＮＢ端子に、Ｈｉｇｈレベルの信号が入力されると、カウント動作を停止する。また、被試験デバイス１００の出力端子１０２は、試験制御回路４のコンパレータ端子１２０とも接続されている。試験制御回路４のコンパレータ端子１２０の入力信号の期待値は、Ｔ１６のとき、Ｈｉｇｈであり、Ｔ１７のとき、Ｌｏｗである。試験制御回路４は、Ｔ１６、及びＴ１７のときのコンパレータ端子１２０の入力信号により、被試験デバイス１００が良品であるかどうかを検査する。
【００３４】
本実施形態の半導体試験装置１０によれば、入力信号を「検出」レベルで固定し、復帰レベルのテスト時の起点とするため、「復帰」レベルのテストを２点測定化できる。そのため、試験対象となる電圧範囲を、測定分解能で除算した数をｎとすると、測定回数をｎ＋２回に抑制することができる。同時に、上述の一連の動作は、定式化されたテストパタンを使用し、決められたタイミングでの期待値判定のみのファンクションテストとして実現することができる。
【００３５】
（第２実施形態）
本実施形態の半導体試験装置は、試験信号９０７の電位レベルの上昇を停止させる操作を、ラッチ回路５によって行う点が、第１実施形態とは異なる。図３は、本発明の第２実施形態における半導体試験装置１０を説明するための図である。本実施形態のカウンタ制御回路１１が、ラッチ回路５を更に備えている点が、第１実施形態と異なる。
【００３６】
本実施形態の半導体試験装置１０は、試験制御回路４、カウンタ制御回路１１、及び試験信号生成回路１２を備える。カウンタ制御回路１１は、カウンタ回路１、及びラッチ回路５を備える。試験信号生成回路１２は、デジタル加算回路２、ＤＡコンバータ３を備える。カウンタ回路１は、ＬＤＢ端子、Ｄ端子、ＣＬＫ端子、及びＱ端子を備える。デジタル加算回路２は、Ａ端子、Ｂ端子、及びΣ端子を備える。ＤＡコンバータ３は、端子３１、端子３２、及び端子３３を備える。試験制御回路４は、ドライバ端子１１１、ドライバ端子１１２、ドライバ端子１１３、ドライバ端子１１４、ドライバ端子１１５、及びコンパレータ端子１２０を備える。ラッチ回路５は、Ｄ端子、ＬＥＢ端子、及びＱ端子を備える。
【００３７】
図３の被試験デバイス１００については、第１実施形態を説明するために使用した図１の被試験デバイス１００と同様であるため、説明を省略する。
【００３８】
次に、半導体試験装置１０の各端子の接続関係と、信号について説明する。図４は、本発明の第１実施形態の半導体試験装置１０における各種信号のタイミングチャートである。本実施形態のデジタル加算回路２は、カウント信号９０１ではなく、ラッチ出力信号９０８に基づいて動作する点が、第１実施形態とは異なる。
【００３９】
試験制御回路４のドライバ端子１１３は、カウンタ回路１のＣＬＫ端子と接続されている。試験制御回路４は、ドライバ端子１１３から、ＣＬＫ信号９００を、カウンタ回路１のＣＬＫ端子に送信する。カウンタ回路１は、ＣＬＫ信号９００に応じて、カウント動作を行う。カウンタ回路１のＱ端子は、ラッチ回路５のＤ端子と接続されている。カウンタ回路１は、Ｑ端子から、カウント信号９０１を、ラッチ回路５のＤ端子に送信する。
【００４０】
試験制御回路４のドライバ端子１１１は、カウンタ回路１のＬＤＢ端子と接続されている。試験制御回路４は、ドライバ端子１１１から、ＬＤＢ信号９０２を、カウンタ回路１のＬＤＢ端子に送信する。試験制御回路４のドライバ端子１１２は、カウンタ回路１のＤ端子と接続されている。試験制御回路４は、ドライバ端子１１２から、ＤＩＮＩＴ信号９０３を、カウンタ回路１のＤ端子に送信する。カウンタ回路１は、ＬｏｗのＬＤＢ信号９０２を受信すると、ＤＩＮＩＴ信号９０３の値（０）で、カウント信号９０１を初期化する。
【００４１】
試験制御回路４のドライバ端子１１４は、デジタル加算回路２のＢ端子と接続されている。試験制御回路４は、ドライバ端子１１４から、制御信号９０５を、デジタル加算回路２のＢ端子に送信する。図４の例では、制御信号９０５には、Ｔ０からＴ１５までは０、Ｔ１６で−２、Ｔ１７で−６が設定されている。
【００４２】
デジタル加算回路２のΣ端子は、ＤＡコンバータ３の端子３１と接続されている。デジタル加算回路２は、Σ端子から、ＤＡ入力信号９０４を、ＤＡコンバータ３の端子３１に送信する。ＤＡ入力信号９０４は、カウント信号９０１と制御信号９０５を加算した値となる。
【００４３】
試験制御回路４のドライバ端子１１５は、ＤＡコンバータ３の端子３３と接続されている。試験制御回路４は、ドライバ端子１１５から、ＬＤＡＣＢ信号９０６を、ＤＡコンバータ３の端子３３に送信する。ＤＡコンバータ３の端子３２は、被試験デバイス１００の入力端子１０１と接続されている。ＤＡコンバータ３は、端子３２から、試験信号９０７を、ＬＤＡＣＢ信号９０６に応じて、被試験デバイス１００の入力端子１０１に送信する。
【００４４】
ＤＡコンバータ３は、ＬＤＡＣＢ信号９０６がＬｏｗの場合、ＤＡ入力信号９０４を符号無し２進数として扱い、その値に応じたアナログ信号を試験信号９０７として出力する。また、ＤＡコンバータ３は、ＬＤＡＣＢ信号９０６がＨｉｇｈの場合は、ＤＡ入力信号９０４の状態によらず、試験信号９０７として、直前の信号レベルを継続して出力する。
【００４５】
試験信号９０７は、ＤＡ入力信号９０４が最小値であるとき、被試験デバイス１００が「復帰」状態となるために十分低い信号レベルとなり、また、ＤＡ入力信号９０４が最大値であるとき、被試験デバイス１００が「検出」状態となるのに十分高い信号レベルとなるようにする。また、試験信号９０７は、ヒステリシス特性を試験する用途に必要な正確さを実現しているものとする。
【００４６】
本実施形態の半導体試験装置１０では、Ｔ１６のときの試験信号９０７の信号レベルで、被試験デバイス１００のヒステリシス電圧の最小値の検査ができるようにしている。また、Ｔ１７のときの試験信号９０７の信号レベルで、被試験デバイス１００のヒステリシス電圧の最大値の検査ができるようにしている。これにより、本実施形態では、１７回の測定により、被試験デバイス１００のヒステリシス電圧幅が、想定されているヒステリシス電圧幅の間にあるかどうかを検査することができる。
【００４７】
被試験デバイス１００の出力端子１０２は、ラッチ回路５のＬＥＢ端子と接続されている。ラッチ回路５は、ＬＥＢ端子に、Ｈｉｇｈレベルの信号が入力されると、ラッチ回路５はラッチ出力信号９０８の状態を固定する。そのため、ラッチ回路５は、ＣＬＫ信号９００に応じて、カウント動作を継続しているカウンタ回路１から、カウント信号を受信していても、最後に保持していたカウンタ信号の値で、ラッチ信号の送信を継続する。
【００４８】
また、被試験デバイス１００の出力端子１０２は、試験制御回路４のコンパレータ端子１２０とも接続されている。試験制御回路４のコンパレータ端子１２０の入力信号の期待値は、Ｔ１６のとき、Ｈｉｇｈであり、Ｔ１７のとき、Ｌｏｗである。試験制御回路４は、Ｔ１６、及びＴ１７のときのコンパレータ端子１２０の入力信号により、被試験デバイス１００が良品であるかどうかを検査する。
【００４９】
本実施形態の半導体試験装置１０によれば、カウンタ回路１の動作を停止させるのではなく、カウント値をラッチする構成にしているため、複数の被試験デバイス１００を同時に試験を行う場合に、カウンタ回路１を共通化できる。
【００５０】
（第３実施形態）
はじめに、本実施形態における半導体試験装置の構成の説明を行う。図５は、本発明の実施形態における半導体試験装置１０を説明するための図である。本実施形態の半導体試験装置１０は、試験制御回路４、カウンタ制御回路１１、及び試験信号生成回路１２を備える。カウンタ制御回路１１は、カウンタ回路１を備える。試験信号生成回路１２は、ＤＡコンバータ３、アナログ減算回路６、及び可変定電圧源７を備える。カウンタ回路１は、ＬＤＢ端子、Ｄ端子、ＥＮＢ端子、ＣＬＫ端子、及びＱ端子を備える。ＤＡコンバータ３は、端子３１、端子３２、及び端子３３を備える。アナログ減算回路６は、端子５１、端子５２、及び端子５３を備える。試験制御回路４は、ドライバ端子１１１、ドライバ端子１１２、ドライバ端子１１３、ドライバ端子１１４、ドライバ端子１１５、及びコンパレータ端子１２０を備える。
【００５１】
図５の被試験デバイス１００については、第１実施形態を説明するために使用した図１の被試験デバイス１００と同様であるため、説明を省略する。
【００５２】
次に、半導体試験装置１０の各端子の接続関係と、信号について説明する。本実施形態の試験制御回路４は、試験信号生成回路１２以外は、第１実施形態の半導体試験装置１０と同じである。そのため、試験信号生成回路１２についてのみ説明し、その他の構成についての詳細な説明は省略する。
【００５３】
カウンタ回路１のＱ端子は、ＤＡコンバータ３の端子３１と接続されている。カウンタ回路１は、Ｑ端子から、カウント信号９０１を、ＤＡコンバータ３の端子３１に送信する。試験制御回路４のドライバ端子１１５は、ＤＡコンバータ３の端子３３と接続されている。試験制御回路４は、ドライバ端子１１５から、ＬＤＡＣＢ信号９０６を、ＤＡコンバータ３の端子３３に送信する。ＤＡコンバータ３の端子３２は、アナログ減算回路６の端子５１と接続されている。ＤＡコンバータ３は、端子３２から、ＤＡ出力信号９０９を、ＬＤＡＣＢ信号９０６に応じて、アナログ減算回路６の端子５１に送信する。
【００５４】
ＤＡコンバータ３は、ＬＤＡＣＢ信号９０６がＬｏｗの場合、カウント信号９０１を符号無し２進数として扱い、その値に応じたアナログ信号をＤＡ出力信号９０９として出力する。また、ＤＡコンバータ３は、ＬＤＡＣＢ信号９０６がＨｉｇｈの場合は、カウント信号９０１の状態によらず、ＤＡ出力信号９０９として、直前の信号レベルを継続して出力する。
【００５５】
アナログ減算回路６の端子５３は、可変定電圧源７と接続されている。アナログ減算回路６は、可変定電圧源７から出力される可変定電圧信号９１０の信号レベルに応じて、減算量を制御する。試験制御回路４のドライバ端子１１４は、可変定電圧源７と接続されている。試験制御回路４は、ドライバ端子１１４から、制御信号９１１を可変定電圧源７に送信する。可変定電圧信号９１０の信号レベルは、試験制御回路４により出力される制御信号９１１により制御される。
【００５６】
アナログ減算回路６の端子５２は、被試験デバイス１００の入力端子１０１に接続されている。アナログ減算回路６は、ＤＡ出力信号９０９から、可変定電圧信号９１０を減算した試験信号９０７を、被試験デバイス１００の入力端子１０１に送信する。
【００５７】
本実施形態の半導体試験装置１０では、制御信号９１１により可変定電圧信号９１０を制御することによって、試験信号９０７を、被試験デバイス１００の仕様として定められているヒステリシス幅の最小値、及び最大値に相当する量だけ変化させる。
【００５８】
なお、本実施形態の半導体試験装置１０では、第１実施形態の半導体試験装置１０におけるデジタル加算回路２を、アナログ減算回路６に置き換えたが、第２実施形態の半導体試験装置１０のデジタル加算回路２を、アナログ減算回路６に置き換えてもよい。
【００５９】
（第４実施形態）
本実施形態の半導体試験装置１０は、第１、又は第２実施形態の半導体試験装置１０において、制御信号９０５の供給源を、試験制御回路４からバスセレクタ回路８に変更している点が、第１、又は第２実施形態の半導体試験装置１０とは異なる。バスセレクタ回路８による制御信号９０５の生成方法以外は、第１、又は第２実施形態の半導体試験装置１０と同じであるため、バスセレクタ回路８による制御信号９０５の生成方法以外の詳細な説明は省略する。
【００６０】
図６は、本発明の第４実施形態の半導体試験装置１０のバスセレクタ回路８による制御信号９０５の生成方法を説明するための図である。試験制御回路４の端子１１７は、バスセレクタ回路８のＯＥ端子と接続されている。試験制御回路４は、端子１１７から、バス出力制御信号９１２を、バスセレクタ回路８のＯＥ端子に送信する。バスセレクタ回路８は、バス出力制御信号９１２の信号レベルがＬｏｗのとき、Ｈｉ−Ｚ出力となり、バス出力制御信号９１２の信号レベルがＨｉｇｈのとき、バス出力状態となる。
【００６１】
バスセレクタ回路８のＡ端子は、第１のスイッチ７２ａを介して、プルアップ電源７１と接続されている。また、第１のスイッチ７２ａが開状態になった場合を考慮して、ＧＮＤ電位に接続されている第１のプルダウン抵抗７３ａが、端子Ａに接続されている。バスセレクタ回路８のＢ端子は、第２のスイッチ７２ｂを介して、プルアップ電源７１と接続されている。また、第２のスイッチ７２ｂが開状態になった場合を考慮して、ＧＮＤ電位に接続されている第２のプルダウン抵抗７３ｂが、端子Ｂに接続されている。Ａ端子には、第１のバス信号が入力され、Ｂ端子には、第２のバス信号が入力される。バスセレクタ回路８は、第１のスイッチ７２ａ、及び第２のスイッチ７２ｂの開閉状態により、第１のバス信号９１３、及び第２のバス信号９１４を、それぞれ予め定められた信号レベルに固定する。
【００６２】
バスセレクタ回路８は、第１のスイッチ７２ａの開閉状態を設定することにより、試験信号９０７を被試験デバイス１００の仕様として定められたヒステリシス幅の最小値に相当する電位まで下げるために必要な値（２の補数形式の値）を持つ信号を作成する。
【００６３】
バスセレクタ回路８は、第２のスイッチ７２ｂの開閉状態を設定することにより、試験信号９０７を被試験デバイス１００の仕様として定められたヒステリシス幅の最大値に相当する電位まで下げるために必要な値（２の補数形式の値）を持つ信号を作成する。
【００６４】
バスセレクタ回路８のＹ端子は、制御信号９０５を出力するための端子である。バスセレクタ回路８がＨｉ−Ｚ出力となっている場合に、制御信号９０５の値を０に確定するため、Ｙ端子には、ＧＮＤ電位に接続されている第３のプルダウン抵抗７３ｃが接続されている。バスセレクタ回路８は、ＣＬＫ信号９００として、予め定められた回数のパルス印加が終了するまで、Ｈｉ−Ｚを出力する。
【００６５】
試験制御回路４の端子１１８は、バスセレクタ回路８のＳＥＬ端子と接続されている。試験制御回路４は、端子１１８から、バス選択信号９を、バスセレクタ回路のＳＥＬ端子に送信する。バスセレクタ回路８は、バス選択信号９１５がＬｏｗのとき、第１のバス信号９１３を、制御信号９０５として出力し、バス選択信号９１５がＨｉｇｈのとき第２のバス信号９１４を、制御信号９０５として出力する。
【００６６】
ＣＬＫ信号９００として、予め定められた回数のパルス印加が終了した後、試験制御回路４が、バスセレクタ回路８に、バス選択信号９１５としてＬｏｗを出力すると、バスセレクタ回路８は、第１のバス信号９１３の値を選択する。バスセレクタ回路８は、制御信号９０５として、第１のバス信号９１３を、デジタル加算回路２に出力する。デジタル加算回路２は、ＤＡ入力信号９０４として、被試験デバイス１００が「検出」状態となった時のデジタル値から、ヒステリシス最小幅に相当するデジタル値だけ低いデジタル信号を、ＤＡ入力信号９０４として出力する。ＤＡコンバータ３は、ＤＡ入力信号９０４が確定した後、ＬｏｗのＬＤＡＣＢ信号が入力されることで、被試験デバイス１００の入力端子１０１に、「検出」状態となったときよりもヒステリシス幅の最小値分だけ低い信号レベルを入力する。このとき、試験制御回路４は、被試験デバイス１００の出力端子１０２の信号レベルを検査し、「検出」状態を維持していることを試験する。
【００６７】
「検出」状態となったときよりもヒステリシス幅の最小値分だけ低い信号レベルの試験が終了した後、試験制御回路４が、バスセレクタ回路８に、バス選択信号９１５としてＨｉｇｈを出力すると、バスセレクタ回路８は、第２のバス信号９１４の値を選択する。バスセレクタ回路８は、制御信号９０５として、第２のバス信号９１４を、デジタル加算回路２に出力する。デジタル加算回路２は、ＤＡ入力信号９０４として、「検出」状態となったときよりもヒステリシス幅の最大値分だけ低い信号レベルを作成するためのデジタル信号を、ＤＡ入力信号９０４として出力する。ＤＡコンバータ３は、ＤＡ入力信号９０４が確定した後、ＬｏｗのＬＤＡＣＢ信号が入力されることで、被試験デバイス１００の入力端子１０１に、「検出」状態となったときよりもヒステリシス幅の最大値分だけ低い信号レベルを入力する。このとき、試験制御回路４は、被試験デバイス１００の出力端子１０２の信号レベルを検査し、「復帰」状態に変化していることを試験する。
【００６８】
試験制御回路４は、ＣＬＫ信号９００として、予め定められた回数のパルス印加が終了した後に行われる「検出」及び「復帰」状態の試験において、共に期待値を満たしている場合、被試験デバイス１００を良品として判定し、そうでない場合は不良品として判定する。
【００６９】
本実施形態の半導体試験装置１０は、試験制御回路４から制御信号９０５を供給する必要がなくなるため、試験制御回路４の構成を、より規模の小さい回路にすることができる。
【００７０】
本発明の実施形態の半導体試験装置１０によれば、ロジックＬＳＩテスタの基本的な機能を中心に、効率よくヒステリシス特性を測定できる。効果的な適用分野としては、Ｌｉイオンバッテリ充電回路におけるバッテリやアダプタの状態検出試験等が考えられる。
【００７１】
以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。
【符号の説明】
【００７２】
１        ：カウンタ回路
２        ：デジタル加算回路
３        ：ＤＡコンバータ
４        ：試験制御回路
５        ：ラッチ回路
６        ：アナログ減算回路
７        ：可変定電圧源
８        ：バスセレクタ回路
９        ：バス選択信号
１０      ：半導体試験装置
１１      ：カウンタ制御回路
１２      ：試験信号生成回路
３１      ：端子
３２      ：端子
３３      ：端子
５１      ：端子
５２      ：端子
５３      ：端子
７１      ：プルアップ電源
７２ａ    ：第１のスイッチ
７２ｂ    ：第２のスイッチ
７３ａ    ：プルダウン抵抗
７３ｂ    ：プルダウン抵抗
７３ｃ    ：プルダウン抵抗
１００    ：被試験デバイス
１０１    ：入力端子
１０２    ：出力端子
１１０    ：半導体試験装置
１１１    ：ドライバ端子
１１２    ：ドライバ端子
１１３    ：ドライバ端子
１１４    ：ドライバ端子
１１５    ：ドライバ端子
１１７    ：端子
１１８    ：端子
１２０    ：コンパレータ端子
９００    ：ＣＬＫ信号
９０１    ：カウント信号
９０２    ：ＬＤＢ信号
９０３    ：ＤＩＮＩＴ信号
９０４    ：ＤＡ入力信号
９０５    ：制御信号
９０６    ：ＬＤＡＣＢ信号
９０７    ：試験信号
９０８    ：ラッチ出力信号
９０９    ：ＤＡ出力信号
９１０    ：可変定電圧信号
９１１    ：制御信号
９１２    ：バス出力制御信号
９１３    ：第１のバス信号
９１４    ：第２のバス信号
９１５    ：バス選択信号
【図１】
2013200184.tif 000003
【図２】
2013200184.tif 000004
【図３】
2013200184.tif 000005
【図４】
2013200184.tif 000006
【図５】
2013200184.tif 000007
【図６】
2013200184.tif 000008