(57)【要約】【課題】所定の不純物が添加される場合であっても厚みの薄い膜を形成することができる半導体装置の製造方法および半導体装置を提供することである。【解決手段】実施形態に係る半導体装置の製造方法は、基板の上にトンネル絶縁膜となる膜を形成する工程、トンネル絶縁膜となる膜の上に浮遊ゲートとなる膜を形成する工程、浮遊ゲートとなる膜の上にゲート間絶縁膜となる膜を形成する工程、ゲート間絶縁膜となる膜の上に制御ゲートとなる膜を形成する工程を有している。浮遊ゲートとなる膜を形成する工程は、トンネル絶縁膜となる膜の上にアモルファスシリコンを含むシード層を形成する工程、シード層の上にボロンを吸着させて不純物層を形成する工程、不純物層の上にシリコンを含むキャップ層を形成する工程、シード層と不純物層との間、または、キャップ層の上にシリコンを含む調整層を形成する工程を備えている。【選択図】図１
2013219114.tif 000002
【特許請求の範囲】
【請求項１】
シリコンを含む基板の上にトンネル絶縁膜となる膜を形成する工程と、
前記トンネル絶縁膜となる膜の上に浮遊ゲートとなる膜を形成する工程と、
前記浮遊ゲートとなる膜の上にゲート間絶縁膜となる膜を形成する工程と、
前記ゲート間絶縁膜となる膜の上に制御ゲートとなる膜を形成する工程と、
を備え、
前記浮遊ゲートとなる膜を形成する工程は、
前記トンネル絶縁膜となる膜の上にアモルファスシリコンを含むシード層を形成する工程と、
前記シード層の上にボロンを吸着させて不純物層を形成する工程と、
前記不純物層の上にシリコンを含むキャップ層を形成する工程と、
前記シード層と前記不純物層との間、または、前記キャップ層の上にシリコンを含む調整層を形成する工程と、
を有する半導体装置の製造方法。
【請求項２】
シリコンにボロンおよびゲルマニウムの少なくともいずれかが添加された膜を有する半導体装置の製造方法であって、
前記ボロンおよびゲルマニウムの少なくともいずれかが添加された膜を形成する工程は、
アモルファスシリコンを含むシード層を形成する工程と、
前記シード層の上にボロンおよびゲルマニウムの少なくともいずれかを吸着させて不純物層を形成する工程と、
前記不純物層の上にシリコンを含むキャップ層を形成する工程と、
を備えた半導体装置の製造方法。
【請求項３】
前記シード層の上に塩素が吸着した領域を形成する工程をさらに備え、
前記不純物層を形成する工程において、前記塩素が吸着した領域が形成された前記シード層の上に前記不純物層を形成する請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記シード層と前記不純物層との間、または、前記キャップ層の上にシリコンを含む調整層を形成する工程をさらに備えた請求項２〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
前記シード層を形成する工程と、前記不純物層を形成する工程と、前記キャップ層を形成する工程と、における温度は、４００℃以上、４２０℃以下である請求項１〜４のいずれか１つに記載の半導体装置の製造方法。
【請求項６】
シリコンを含む基板と、
前記基板の上に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜の上に設けられた浮遊ゲートと、
前記浮遊ゲートの上に設けられたゲート間絶縁膜と、
前記ゲート間絶縁膜の上に設けられた制御ゲートと、
を備え、
前記浮遊ゲートは、シリコンとボロンとを含み、
前記浮遊ゲート中におけるボロンの濃度は、前記トンネル絶縁膜側よりも前記ゲート間絶縁膜側の方が高い半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
後述する実施形態は、概ね、半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
半導体装置の製造においては、微細化に伴い形成する膜の厚みが薄くなってきている。  この場合、シリコンに添加する不純物の種類によっては厚みの薄い膜を形成することが困難となる場合がある。  
例えば、ボロンが添加されたシリコン膜は、反応初期において膜の厚みが均一となるように制御することが難しいので、厚みの薄い膜を形成するのが難しくなる。また、ボロンの添加により膜の表面にあるシリコン原子の流動が激しくなるので、厚みの薄い膜を形成する際に凝集が生じ、均一な厚みの膜を形成するのが難しくなる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平７−１６９８６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、所定の不純物が添加される場合であっても厚みの薄い膜を形成することができる半導体装置の製造方法および半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置の製造方法は、シリコンを含む基板の上にトンネル絶縁膜となる膜を形成する工程と、前記トンネル絶縁膜となる膜の上に浮遊ゲートとなる膜を形成する工程と、前記浮遊ゲートとなる膜の上にゲート間絶縁膜となる膜を形成する工程と、前記ゲート間絶縁膜となる膜の上に制御ゲートとなる膜を形成する工程と、を有している。そして、前記浮遊ゲートとなる膜を形成する工程は、前記トンネル絶縁膜となる膜の上にアモルファスシリコンを含むシード層を形成する工程と、前記シード層の上にボロンを吸着させて不純物層を形成する工程と、前記不純物層の上にシリコンを含むキャップ層を形成する工程と、前記シード層と前記不純物層との間、または、前記キャップ層の上にシリコンを含む調整層を形成する工程とを備えている。
【図面の簡単な説明】
【０００６】
【図１】（ａ）、（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示するための模式工程断面図である。
【図２】（ａ）、（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示するための模式工程断面図である。
【図３】第１の実施形態に係る半導体装置の製造方法を例示するための模式工程断面図である。
【図４】第１の実施形態に係る半導体装置の製造方法を例示するための模式工程断面図である。
【図５】第１の実施形態に係る半導体装置の製造方法を例示するための模式工程断面図である。
【図６】第２の実施形態に係る半導体装置の製造方法について例示をするための模式工程断面図である。
【図７】（ａ）、（ｂ）は、浮遊ゲートにおけるボロンの濃度分布を例示するための模式断面図である。
【図８】第３の実施形態に係る半導体装置の製造方法について例示をするための模式工程断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ、実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。  
また、本発明の実施形態に係る半導体装置の製造方法は、例えば、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor)などのトランジスタ、ダイオード、フラッシュメモリなどの不揮発性半導体記憶装置など各種の半導体装置において、所定の不純物が添加される膜を形成する際に用いることができる。
【０００８】
また、添加する不純物としては、膜に添加すると膜の表面にあるシリコン原子の流動が高まるものとすることができる。例えば、ヒ素やリンを膜に添加すると膜の表面にあるシリコン原子の流動は抑制されるが、ボロンやゲルマニウムなどを膜に添加すると膜の表面にあるシリコン原子の流動が高まる。そのため、本発明の実施形態に係る半導体装置の製造方法においては、例えば、ボロンやゲルマニウムなどのような不純物が添加されるものとすることができる。  
なお、以下においては、一例として、本発明の実施形態に係る半導体装置がＮＡＮＤ型フラッシュメモリであり、添加される不純物がボロンである場合を例に挙げて説明する。
【０００９】
[第１の実施形態]  
まず、第１の実施形態に係る半導体装置の製造方法について例示をする。  
ＮＡＮＤ型フラッシュメモリである半導体装置には、メモリセル、ワード線、ビット線、層間絶縁膜、保護膜、コンタクト、周辺回路部、ソース・ドレイン領域、チャネル領域などが設けられているが、メモリセル以外の形成には既知の技術を適用することができるので、メモリセル以外の形成については説明を省略する。
【００１０】
図１（ａ）、図１（ｂ）、図２（ａ）、図２（ｂ）、図３（ａ）、図３（ｂ）、図４、図５は、第１の実施形態に係る半導体装置の製造方法を例示するための模式工程断面図である。  
なお、図１（ａ）、図１（ｂ）、図２（ａ）、図２（ｂ）、図３（ａ）、図３（ｂ）、図４はワード線方向（チャネル幅方向）の断面を表す図、図５はビット線方向（ワード線方向に直交する方向）の断面を表す図である。
【００１１】
まず、図１（ａ）に示すように、シリコンを含む基板１上にトンネル絶縁膜２となる膜２ａを形成する。  
基板１は、例えば、ｐ形のシリコン基板、もしくはｎ形のシリコン基板上にｐ形ウェルを形成したものとすることができる。  
トンネル絶縁膜２となる膜２ａの形成は、例えば、熱酸化法などを用いて行うようにすることができる。  
トンネル絶縁膜２となる膜２ａは、例えば、厚みが１ｎｍ〜１５ｎｍ程度のシリコン酸化膜やシリコン酸窒化膜などとすることができる。
【００１２】
次に、図１（ｂ）に示すように、トンネル絶縁膜２となる膜２ａの上に、浮遊ゲート７となる膜７ａを形成する。  
浮遊ゲート７となる膜７ａは、ボロンが添加されたシリコン膜である。  
そのため、単にシリコン膜にボロンを添加するようにすると、反応初期において膜の厚みが均一となるように制御することが難しくなる。そのため、厚みの薄い膜を形成するのが難しくなる。また、ボロンの添加により膜の表面にあるシリコン原子の流動が激しくなるので、厚みの薄い膜を形成する際に凝集が生じ、均一な厚みの膜を形成するのが難しくなる。  
そこで、本実施の形態に係る半導体装置の製造方法においては、以下のようにして浮遊ゲート７となる膜７ａを形成するようにしている。
【００１３】
浮遊ゲート７となる膜７ａの形成においては、まず、トンネル絶縁膜２となる膜２ａの上にアモルファスシリコンを含むシード層３を形成する。  
この場合、反応ガスとしてシラン（ＳｉＨ４）ガスを用いたＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法により、ポリシリコンからなるシード層３を形成するようにすると、平坦なシード層３を形成することが困難となる。そして、シード層３の表面に凹凸が生じると、電界集中が発生するなどの不具合が生じるおそれがある。
【００１４】
そのため、本実施の形態に係る半導体装置の製造方法においては、例えば、反応ガスとしてジシラン（Ｓｉ２Ｈ６）ガスを用いたＬＰＣＶＤ法などにより、アモルファスシリコンからなるシード層３を形成するようにしている。  
また、シード層３の平坦度を向上させるために、低温で形成するとともにシード層３の厚み寸法が余り厚くならないようにしている。  
この場合、例えば、シード層３を形成する際の温度を４００℃以上、４２０℃以下、シード層３の厚み寸法を０．５ｎｍ〜３ｎｍ程度とすることができる。  
次に、シード層３の上にボロンを吸着させて、ボロンを含む不純物層４を形成する。  
この場合、ボロンを含む不純物層４の形成は、シード層３の形成に続けて同じ炉内で行うことができる。  
例えば、シード層３の形成に続けて、三塩化ホウ素（ＢＣｌ３）ガスを炉内に導入し、シード層３の表面を三塩化ホウ素ガスの雰囲気に晒すことでシード層３の上にボロンを吸着させて、ボロンを含む不純物層４を形成するようにすることができる。
【００１５】
ボロンを吸着させる際の温度は、例えば、４００℃以上、４２０℃以下とすることができる。
【００１６】
次に、ボロンを含む不純物層４の上にシリコンを含むキャップ層５を形成する。  
ここで、ボロンには触媒効果がある。そのため、ボロンを含む不純物層４の上に５００℃〜５１５℃程度の温度でポリシリコンからなる層を形成するようにすると、層の表面にあるシリコン原子の流動が激しくなる。その結果、厚みの薄い層を形成する際に凝集が生じ、均一な厚みの層を形成するのが難しくなる。
【００１７】
そこで、本実施の形態に係る半導体装置の製造方法においては、ボロンを含む不純物層４の上にシリコンを含むキャップ層５を形成することで、キャップ層５の上に均一な厚みの層を形成できるようにしている。
【００１８】
この場合、ボロンを含む不純物層４の形成に続けて同じ炉内においてキャップ層５を形成することができる。  
例えば、ボロンを含む不純物層４の形成に続けて、シランガスを炉内に導入し、ボロンを含む不純物層４の表面をシランガスの雰囲気に晒すことでボロンを含む不純物層４の上にシリコンを成長させてキャップ層５を形成することができる。  
この場合、アモルファスシリコンからなるキャップ層５が形成される。  
キャップ層５を形成する際の温度は、例えば、４００℃以上、４２０℃以下とすることができる。
【００１９】
ここで、シリコンを成長させる際の温度は、一般的には、５００℃〜５１５℃程度である。そのため、４００℃以上、４２０℃以下の温度ではシリコンを成長させることができない。しかしながら、ボロンには触媒効果があるので、４００℃以上、４２０℃以下の温度であってもシリコンを成長させることができる。  
ボロンを含む不純物層４とキャップ層５の厚み寸法は、合計で１．５ｎｍ程度とすることができる。
【００２０】
次に、必要に応じて、キャップ層５の上にシリコンを含む調整層６を形成する。  
半導体装置の種類などによっては、形成する膜の厚み寸法が規定されている場合があり、膜の厚み寸法が厚くなるように調整する必要が生じる場合がある。  
また、半導体装置の種類などによっては、形成する膜中の不純物濃度が低くなるように調整する必要が生じる場合がある。  
そのため、本実施の形態に係る半導体装置の製造方法においては、必要に応じて、調整層６を形成するようにしている。
【００２１】
調整層６を形成するようにすれば、浮遊ゲート７の厚み寸法が厚くなるように調整することができる。  
また、調整層６を形成するようにすれば、ボロンを拡散させる際の体積を増加させることができるので、浮遊ゲート７中のボロンの濃度が低くなるように調整することができる。
調整層６は、例えば、反応ガスとしてシラン（ＳｉＨ４）ガスを用いたＬＰＣＶＤ法により形成することができる。
【００２２】
調整層６は、キャップ層５の形成に続けて同じ炉内で形成することができる。  
調整層６を形成する際の温度は、例えば、５００℃〜５１５℃程度とすることができる。
この際、温度を４００℃以上、４２０℃以下から５００℃〜５１５℃程度にまで上げる必要があるが、炉内に水素ガスを導入し、水素ガスの雰囲気中において昇温させるようにすることが好ましい。  
この場合、アモルファスシリコンからなる調整層６が形成される。
【００２３】
調整層６の厚み寸法は、浮遊ゲート７の厚み寸法の規定値やボロンの濃度の規定値などに応じて適宜変更することができる。  
浮遊ゲート７となる膜７ａとして、前述したボロンを含む不純物層４を形成する場合には、調整層６の厚み寸法は、例えば、２ｎｍ〜２０ｎｍ程度とすることができる。
【００２４】
なお、浮遊ゲート７となる膜７ａの形成においては、ボロンを含む不純物層４とキャップ層５とを交互に複数形成することで、浮遊ゲート７中のボロンの濃度が高くなるように調整することもできる。
【００２５】
ボロンの濃度は、半導体装置の種類などにより異なるものとなる。例えば、浮遊ゲート７となる膜７ａにおけるボロンの濃度は、面密度で３×１０１４ａｔｏｍｓ／ｃｍ２程度とすることができる。この場合、浮遊ゲート７となる膜７ａの厚み寸法が１０ｎｍ程度である場合には、ボロンの濃度は、３×１０２０ａｔｏｍｓ／ｃｍ３程度となる。  
以上のようにして、浮遊ゲート７となる膜７ａを形成することができる。
【００２６】
一般的には、ボロンが添加されたシリコンからなる膜７ａを形成する場合には、シランガスとボロン化合物とを炉内に一緒に導入し、成膜と同時にボロンの添加を行なうようにするが、この様な方法を用いるものとすれば、炉内におけるウェーハの載置位置などに起因するボロンの濃度のバラツキが大きくなるおそれがある。すなわち、この様な方法を用いるものとすれば、プロセスの安定性や品質の安定性が損なわれるおそれがある。
【００２７】
そのため、本実施の形態に係る半導体装置の製造方法においては、ボロンを含む不純物層４を形成する際にボロン化合物を熱的に分解するガスフェーズドーピング（ＧＰＤ；Gas Phase Doping）法を用いるようにしている。ガスフェーズドーピング法を用いるようにすれば、炉内におけるウェーハの載置位置の影響を大幅に軽減することができ、ボロンを均一に吸着させることができる。そのため、プロセスの安定性や品質の安定性を向上させることができる。
【００２８】
また、本実施の形態に係る半導体装置の製造方法においては、トンネル絶縁膜２となる膜２ａの上にアモルファスシリコンを含むシード層３を形成するようにしている。また、シード層３の平坦度を向上させるために、低温で形成するとともにシード層３の厚み寸法が余り厚くならないようにしている。  
そのため、ボロンを吸着させてボロンを含む不純物層４を形成する際に下地となる薄くて平坦なシード層３を形成することができる。
【００２９】
また、ボロンを含む不純物層４の上にシリコンを含むキャップ層５を形成しているので、ボロンを含む不純物層４の上に形成する層の表面にあるシリコン原子の流動を抑制することができる。そのため、厚みが薄く均一で平坦な浮遊ゲート７を形成することが可能となる。
【００３０】
また、シード層３、ボロンを含む不純物層４、キャップ層５の形成は、同じ炉内において続けて行うことができる。また、各層を形成する際の温度もほぼ同じとすることができる。そのため、生産性を向上させることができる。  
また、調整層６を形成することで、浮遊ゲート７の厚み寸法やボロンの濃度を調整することができる。
【００３１】
次に、図２に戻って、本実施の形態に係る半導体装置の製造方法についてさらに例示をする。  
図２（ａ）に示すように、浮遊ゲート７となる膜７ａの上にシリコン窒化膜８を形成し、シリコン窒化膜８の上にシリコン酸化膜９を形成する。  
後述するように、シリコン酸化膜９はエッチングの際に用いられるエッチングマスクとなる膜である。シリコン窒化膜８はシリコン酸化膜９とともにエッチングマスクとなり、また、平坦化の際にストッパとなる膜である。
【００３２】
シリコン窒化膜８、シリコン酸化膜９の形成は、例えば、ＣＶＤ（Chemical Vapor Deposition）法などを用いて行うことができる。  
シリコン窒化膜８の厚み寸法は、例えば、５０ｎｍ〜２００ｎｍ程度とすることができる。シリコン酸化膜９の厚み寸法は、例えば、５０ｎｍ〜４００ｎｍ程度とすることができる。  
続いて、シリコン酸化膜９の上にフォトレジストを塗布し、露光描画法を用いてパターニングすることでレジストマスク１０を形成する。
【００３３】
次に、レジストマスク１０をエッチングマスクにして、シリコン酸化膜９をエッチングする。そして、ドライアッシング法などを用いてレジストマスク１０を除去することでシリコン酸化膜９から形成されたエッチングマスクを作成する。  
続いて、シリコン酸化膜９から形成されたエッチングマスクを用いて、シリコン窒化膜８、浮遊ゲート７となる膜７ａ、トンネル絶縁膜２となる膜２ａ、基板１を順次エッチングし、素子分離膜１１を形成するための溝１１ａを形成する。
【００３４】
この場合、シリコン窒化膜８をエッチングすることで、シリコン窒化膜８より下層の膜をエッチングする際のエッチングマスクが形成される。そのため、シリコン窒化膜８より下層の膜をエッチングする際には、シリコン酸化膜９から形成されたエッチングマスクとシリコン窒化膜８から形成されたエッチングマスクを用いたエッチングが行われる。  
シリコン酸化膜９、シリコン窒化膜８、浮遊ゲート７となる膜７ａ、トンネル絶縁膜２となる膜２ａ、基板１のエッチングは、例えば、ＲＩＥ（Reactive Ion Etching）法を用いて行うことができる。
【００３５】
続いて、エッチングによって形成された断面のダメージを除去するために高温後酸化処理を行う。  
高温後酸化処理は、例えば、酸素雰囲気中において８００℃程度に加熱することで行うことができる。  
また、高温後酸化処理の際に、ボロンを含む不純物層４にあるボロンが浮遊ゲート７となる膜７ａの内部に拡散する。  
この際、アモルファスシリコンからなる浮遊ゲート７となる膜７ａにおいて、シリコンが結晶化する。  
なお、ボロンの拡散、シリコンの結晶化のための熱工程を別途設けるようにしてもよい。
この場合、ボロンの拡散、シリコンの結晶化のための熱工程は、浮遊ゲート７となる膜７ａを形成した後であれば特に行う時期に制限はない。  
ただし、浮遊ゲート７となる膜７ａの形成直後は膜７ａの表面が露出しているのでシリコンの結晶化を行うと、膜７ａの表面に凹凸が生じるおそれがある。  
そのため、浮遊ゲート７となる膜７ａの形成直後よりも、ゲート間絶縁膜１３となる膜１３ａを形成した以後に、この熱工程を行うようにすることが好ましい。  
なお、浮遊ゲート７となる膜７ａの形成直後にシリコンの結晶化を行う場合には、シリコンを結晶化することで膜７ａの表面に形成された凹凸を、例えば、薬液を用いたウェット処理（ＣＯＭ処理など）を行うことで取り除き、膜７ａの表面を平坦化すればよい。  
ボロンの拡散、シリコンの結晶化のための熱工程における温度は、例えば、７００℃以上、９００℃以下とすることができる。
【００３６】
続いて、溝１１ａの内部に絶縁物を埋め込む。  
例えば、ＣＶＤ法などを用いてＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜などを堆積させ、溝１１ａの内部にシリコン酸化物を埋め込む。  
ＴＥＯＳ膜の堆積寸法は、例えば、２００ｎｍ〜１５００ｎｍ程度とすることができる。  また、窒素雰囲気中もしくは酸素雰囲気中において加熱することで、溝１１ａの内部に埋め込まれた絶縁物、すなわち、素子分離膜１１の高密度化を行うこともできる。
【００３７】
続いて、シリコン窒化膜８をストッパとしてＣＭＰ（Chemical Mechanical Polishing）法を用いて表面全体を平坦化する。  
続いて、残余のシリコン窒化膜８を選択的に除去する。  
シリコン窒化膜８の選択的な除去は、例えば、シリコン窒化膜８とＴＥＯＳ膜（シリコン酸化膜）との選択比が高い熱燐酸法を用いて行うことができる。  
以上のようにして、図２（ｂ）に示すような構造体を作成することができる。  
すなわち、トンネル絶縁膜２と浮遊ゲート７が基板１上に形成されるとともに、トンネル絶縁膜２と浮遊ゲート７が素子分離膜１１により分離された構成を有する構造体を作成することができる。
【００３８】
なお、素子分離膜１１を形成するための溝１１ａを形成する際に、シリコン酸化膜９とシリコン窒化膜８の積層膜からエッチングマスクを形成する場合を例示したがこれに限定されるわけではない。例えば、膜の厚み寸法およびエッチングの条件を適切にすれば、単層のシリコン酸化膜９、単層のシリコン窒化膜８とすることもできる。また、材料も例示をしたものに限定されるわけではなく、素子分離膜１１との選択比が高くなるものであればよい。
【００３９】
次に、図３に示すように、平坦化した表面にゲート間絶縁膜１３となる膜１３ａを形成する。  
ゲート間絶縁膜１３となる膜１３ａの厚み寸法は、例えば、１ｎｍ〜１２０ｎｍ程度とすることができる。  
ゲート間絶縁膜１３となる膜１３ａは、例えば、スパッタリング法を用いて形成することができる。  
ゲート間絶縁膜１３となる膜１３ａは、誘電率の高い材料から形成することができる。  誘電率が高い材料としては、例えば、酸化アルミニウム（Ａｌ２Ｏ３）を例示することができる。  
この場合、比誘電率が８程度である酸化アルミニウムとすることができる。  
また、以下の様な材料としてもよい。  
例えば、比誘電率が３．８よりも大きい酸化シリコン（ＳｉＯ２）、比誘電率が６程度の酸化ストロンチウム（ＳｒＯ）、比誘電率が７程度の窒化シリコン（Ｓｉ３Ｎ４）、比誘電率が１０程度の酸化マグネシウム（ＭｇＯ）、比誘電率が１４程度の酸化スカンジウム（Ｓｃ２Ｏ３）、比誘電率が１４程度の酸化ガドリニウム（Ｇｄ２Ｏ３）、比誘電率が１６程度の酸化イットリウム（Ｙ２Ｏ３）、比誘電率が１６程度の酸化サマリウム（Ｓｍ２Ｏ３）、比誘電率が２２程度の酸化ハフニウム（ＨｆＯ２）、比誘電率が２２程度の酸化ジルコニウム（ＺｒＯ２）、比誘電率が２５程度の酸化タンタル（Ｔａ２Ｏ５）、比誘電率が２５程度の酸化ランタン（Ｌａ２Ｏ３）、比誘電率が３５程度の酸化バリウム（ＢａＯ）、比誘電率が４０程度の酸化ビスマス（Ｂｉ２Ｏ３）としてもよい。
【００４０】
また、ゲート間絶縁膜１３となる膜１３ａは、１種類の材料から形成された単層の膜とすることもできるし、異なる材料から形成された複数の層が積層された積層膜とすることもできる。この場合、誘電率が高い材料からなる層と、酸化シリコンからなる層とが積層された積層膜としてもよい。ゲート間絶縁膜１３となる膜１３ａを積層膜とする場合には、積層数に限定はなく、例えば、３層以上の積層膜とすることもできる。
【００４１】
次に、図４に示すように、ゲート間絶縁膜１３の上に、制御ゲート１４となる膜１４ａを形成する。  
制御ゲート１４となる膜１４ａの厚み寸法は、例えば、１０ｎｍ〜２００ｎｍ程度とすることができる。  
制御ゲート１４となる膜１４ａは、例えば、シリコンを含むものとすることができる。  例えば、制御ゲート１４となる膜１４ａは、ＬＰＣＶＤ法などを用いて形成されたポリシリコンからなる膜とすることができる。
【００４２】
次に、図５に示すように、制御ゲート１４となる膜１４ａの上にシリコン窒化膜１５を形成する。シリコン窒化膜１５はエッチングの際に用いられるエッチングマスクとなる膜である。  
シリコン窒化膜１５の形成は、例えば、ＣＶＤ法などを用いて行うことができる。  
シリコン窒化膜１５の厚み寸法は、例えば、１０ｎｍ〜５００ｎｍ程度とすることができる。  
続いて、シリコン窒化膜１５の上にフォトレジストを塗布し、露光描画法を用いてパターニングすることでレジストマスク１６を形成する。  
続いて、レジストマスク１６をエッチングマスクにして、シリコン窒化膜１５をエッチングする。そして、ドライアッシング法などを用いてレジストマスク１６を除去することでシリコン窒化膜１５から形成されたエッチングマスクを作成する。  
続いて、シリコン窒化膜１５から形成されたエッチングマスクを用いて、シリコン窒化膜１５より下層にある膜を基板１の表面が露出するまで順次エッチングする。  
このエッチングは、例えば、ＲＩＥ法を用いて行うことができる。  
その後、シリコン窒化膜１５から形成されたエッチングマスクを除去することで、トンネル絶縁膜２、浮遊ゲート７、ゲート間絶縁膜１３、制御ゲート１４が積層されたメモリセル２０を形成することができる。  
以上のようにしてメモリセル２０を有する半導体装置３０を製造することができる。
【００４３】
[第２の実施形態]  
次に、第２の実施形態に係る半導体装置の製造方法について例示をする。  
図６は、第２の実施形態に係る半導体装置の製造方法について例示をするための模式工程断面図である。  
本実施の形態に係る半導体装置の製造方法は、浮遊ゲート１７となる膜１７ａを形成する手順が図１（ｂ）において例示をしたものと異なる。  
本実施の形態に係る半導体装置の製造方法においては、以下のようにして浮遊ゲート１７となる膜１７ａを形成する。
【００４４】
まず、図６に示すように、トンネル絶縁膜２となる膜２ａの上にアモルファスシリコンを含むシード層３を形成する。  
続いて、シード層３の上に調整層６を形成する。  
続いて、調整層６の上にボロンを含む不純物層４を形成する。  
続いて、ボロンを含む不純物層４の上にシリコンを含むキャップ層５を形成する。
【００４５】
すなわち、本実施の形態に係る半導体装置の製造方法においては、調整層６をシード層３とボロンを含む不純物層４との間に形成するようにする。そのため、ボロンを含む不純物層４は、浮遊ゲート１７となる膜１７ａ中においてより上側に形成されることになる。  本実施の形態に係る製造方法においても、シード層３を設けることで調整層６の平坦化を図ることができる。  
また、ボロンを含む不純物層４の上にシリコンを含むキャップ層５を形成しているので、ボロンを含む不純物層４の上に形成する層の表面にあるシリコン原子の流動を抑制することができる。そのため、厚みが薄く均一で平坦な浮遊ゲート１７を形成することが可能となる。  
なお、各層の材料、寸法、形成方法などは、図１（ｂ）において例示をしたものと同様とすることができるので詳細な説明は省略する。
【００４６】
ここで、ボロンを含む不純物層４にあるボロンが浮遊ゲート７、１７となる膜７ａ、１７ａの内部に拡散する際には、主に外部に向けて拡散する。そのため、ボロンは上方、すなわち、ゲート間絶縁膜１３となる膜１３ａがある方向に向けて拡散する。
【００４７】
図７（ａ）、（ｂ）は、浮遊ゲートにおけるボロンの濃度分布を例示するための模式断面図である。  
図１（ｂ）に例示をした場合のように、浮遊ゲート７となる膜７ａ中の下側にボロンを含む不純物層４が有れば、浮遊ゲート７となる膜７ａの内部におけるボロンの濃度分布の均一化を図ることができる。そのため、図７（ａ）に示す半導体装置３０のように、ボロンの濃度分布がより均一な浮遊ゲート７を得ることができる。
【００４８】
これに対して、図６に例示をした場合のように、浮遊ゲート１７となる膜１７ａ中の上側にボロンを含む不純物層４が有れば、ゲート間絶縁膜１３となる膜１３ａ側のボロンの濃度を高めることができる。そのため、図７（ｂ）に示す半導体装置３０ａのように、ゲート間絶縁膜１３側にボロンの濃度が高い領域１７ｂを有する浮遊ゲート１７を得ることができる。
【００４９】
すなわち、図７（ｂ）に示す半導体装置３０ａは、シリコンを含む基板１と、基板１の上に設けられたトンネル絶縁膜２と、トンネル絶縁膜２の上に設けられた浮遊ゲート１７と、浮遊ゲート１７の上に設けられたゲート間絶縁膜１３と、ゲート間絶縁膜１３の上に設けられた制御ゲート１４と、を備えたものとすることができる。  
この場合、浮遊ゲート１７は、シリコンとボロンとを含んでいる。また、浮遊ゲート１７中におけるボロンの濃度は、トンネル絶縁膜２側よりもゲート間絶縁膜１３側の方が高くなっている。
【００５０】
この場合、ボロンの濃度が高くなれば電子の移動がし難くなる。そのため、ゲート間絶縁膜１３側のボロンの濃度を高くすることができれば、ゲート間絶縁膜１３側へのリークを抑制することができる。  
一方、トンネル絶縁膜２側は電子の注入と抜き取りを行う必要があるので、ボロンの濃度をある程度低くすることが好ましい。  
すなわち、図６に例示をした浮遊ゲート１７となる膜１７ａの形成方法とすれば、フラッシュメモリの性能を向上させることができる。  
以上に例示をしたように、ボロンを含む不純物層４の形成位置を変えることで、膜中のボロンの濃度分布を制御することができる。
【００５１】
[第３の実施形態]  
次に、第３の実施形態に係る半導体装置の製造方法について例示をする。  
図８は、第３の実施形態に係る半導体装置の製造方法について例示をするための模式工程断面図である。  
前述したように、調整層６を形成すれば、浮遊ゲート７中のボロンの濃度が低くなるように調整することができる。  
しかしながら、調整層６の厚み寸法の分だけメモリセル２０の厚みが厚くなることになる。  
本実施の形態に係る半導体装置の製造方法によれば、調整層６を形成しなくても浮遊ゲート７中のボロンの濃度が低くなるように調整することができる。
【００５２】
まず、図８に示すように、トンネル絶縁膜２となる膜２ａの上にアモルファスシリコンを含むシード層３を形成する。  
続いて、塩素ガスを炉内に導入し、シード層３の表面を塩素ガスの雰囲気に晒すことでシード層３の上に塩素が吸着した領域２４を形成する。  
塩素が吸着した領域２４を形成する際の温度は、例えば、４００℃以上、４２０℃以下とすることができる。  
この場合、塩素が吸着した領域２４の形成は、シード層３の形成に続けて同じ炉内で行うことができる。  
続いて、三塩化ホウ素（ＢＣｌ３）ガスを炉内に導入し、シード層３の表面を三塩化ホウ素ガスの雰囲気に晒すことでシード層３の上にボロンを吸着させて、ボロンを含む層４を形成する。この際、すでに塩素が吸着している領域２４にはボロンが吸着しないので、シード層３の上に吸着されるボロンの量を減少させることができる。  
そのため、浮遊ゲート７中のボロンの濃度を低くすることができるとともに、メモリセル２０の厚みが厚くなることを抑制することができる。
【００５３】
この様に、本実施の形態に係る半導体装置の製造方法は、シード層３の上に塩素が吸着した領域２４を形成する工程をさらに備えている。そして、ボロンを含む不純物層４を形成する工程において、塩素が吸着した領域２４が形成されたシード層３の上にボロンを含む不純物層４を形成するようにしている。
【００５４】
続いて、ボロンを含む不純物層４の上にシリコンを含むキャップ層５を形成する。  
また、形成する膜の厚み寸法が規定されている場合や、ボロンの濃度をさらに低くする場合には、キャップ層５の上に調整層６を形成することもできる。  
なお、各層の材料、寸法、形成方法などは、図１（ｂ）において例示をしたものと同様とすることができるので詳細な説明は省略する。
【００５５】
また、図６において例示をした場合においても塩素が吸着した領域２４を形成することでボロンの濃度を低くすることができる。  
なお、前述したボロンを含む不純物層４とキャップ層５とを交互に複数形成することでボロンの濃度を高くすることと、塩素が吸着した領域２４を形成することでボロンの濃度を低くすることと、調整層６によりボロンの濃度を調整することと、を組み合わせて用いることもできる。
【００５６】
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００５７】
１  基板、２  トンネル絶縁膜、２ａ  膜、３  シード層、４  不純物層、５  キャップ層、６  調整層、７  浮遊ゲート、７ａ  膜、１３  ゲート間絶縁膜、１３ａ  膜、１４  制御ゲート、１４ａ  膜、１７  浮遊ゲート、１７ａ  膜、２０  メモリセル、２４  領域、３０  半導体装置、３０ａ  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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