(57)【要約】【課題】半導体集積回路のテストの効率化を図る。【解決手段】本実施形態の半導体集積回路のテスト方法は、半導体集積回路内の第１及び第２の回路領域を接続する信号パスをスキャン化し、第１の回路領域のスキャンテストのためのスキャンテスト回路を形成するステップ（ＳＴ３）と、テスト信号を出力し、スキャンテストと異なる第１のテストを第２の回路領域に対して実行する第１のテスト回路を、形成するステップと、第１のテスト回路からのテスト信号を用いて、第１の回路領域に対するスキャンテストと第２の回路領域に対する第１のテストとを同時に実行するステップと、を含む。【選択図】図５
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【特許請求の範囲】
【請求項１】
半導体集積回路内の第１の回路領域と第２の回路領域とを接続する信号パス内のフリップフロップをスキャン化し、前記第１の回路領域のスキャンテストのためのスキャンテスト回路を、前記半導体集積回路の設計データ内に形成するステップと、
テスト信号を出力し、前記スキャンテストと異なる第１のテストを前記第２の回路領域に対して実行する第１のテスト回路を、前記スキャン化された信号パスに接続されるように、前記半導体集積回路の設計データ内に形成するステップと、
前記スキャンテスト及び前記第１のテストのテストパターンが共通のパターンを有するように、前記テスト信号を生成するステップと、
前記スキャンテスト回路の制御に基づいて、前記第１のテスト回路からの前記テスト信号を用いて、前記前記第１の回路領域に対する前記スキャンテストと前記第２の回路領域に対する前記第１のテストを同時に実行するステップと、
を具備することを特徴とする半導体集積回路のテスト方法。
【請求項２】
半導体集積回路内の第１の回路領域と第２の回路領域とを接続する信号パス内のフリップフロップをスキャン化し、前記第１の回路領域のスキャンテストのためのスキャンテスト回路を、前記半導体集積回路の設計データ内に形成するステップと、
テスト信号を出力し、前記スキャンテストと異なる第１のテストを前記第２の回路領域に対して実行する第１のテスト回路を、前記半導体集積回路の設計データ内に形成するステップと、
前記第１のテスト回路からの前記テスト信号を用いて、前記第１の回路領域に対する前記スキャンテストと前記第２の回路領域に対する前記第１のテストとを同時に実行するステップと、
を具備することを特徴とする半導体集積回路のテスト方法。
【請求項３】
前記第１のテスト回路は、前記スキャン化された信号パスに接続されるように、形成され、前記テスト信号は、前記スキャン化された信号パスを経由して、前記第２の回路領域に出力される、ことを特徴とする請求項２に記載の半導体集積回路のテスト方法。
【請求項４】
前記スキャンテスト及び前記第１のテストのテストパターンが共通のパターンを有するように、前記テスト信号を生成するステップを、さらに具備することを特徴とする請求項２又は３に記載の半導体集積回路のテスト方法。
【請求項５】
前記第２の回路領域と前記第１のテスト回路とのアクセスは、前記スキャンテスト回路の制御によって、実行される、ことを特徴とする請求項２乃至４のいずれか１項に記載の半導体集積回路のテスト方法。
【請求項６】
前記第２の回路領域に対する第１のテストの結果に基づいた前記第２の回路領域の救済データを、前記スキャンテスト回路によって処理し、前記救済データを、前記第２の回路領域の救済回路に反映するステップを、さらに具備することを特徴とする請求項２乃至５のいずれか１項に記載の半導体集積回路のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体集積回路のテスト方法に関する。
【背景技術】
【０００２】
半導体集積回路（ＬＳＩ）が製造されてからユーザーに使用されるまでの期間において、ＬＳＩに対して様々なテストが実行される。
【０００３】
ＬＳＩ内のメモリに対するテストとして、ＢＩＳＴ（Built In Self Test）が実行される。メモリ単体に対するＢＩＳＴとは別途に、メモリとその周辺回路との接続に対するテストのために、スキャンテスト及び読み出し／書き込み（ＲＤ／ＷＲ）テストなどが、実行される。また、ＬＳＩ内のメモリに対するテストと同様に、ＬＳＩに含まれるロジック回路、アナログ回路及び物理層に対するテストが、実行される。
【０００４】
このように、ＬＳＩに対して複数のテストが実行されるため、テストシステムの構築時間の増大、テストの長期化及び複雑化、及び、テストに要するコストの増大が生じる可能性がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−５８２４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体集積回路のテストの効率化を図る技術を提案する。
【課題を解決するための手段】
【０００７】
本実施形態の半導体集積回路のテスト方法は、半導体集積回路内の第１の回路領域と第２の回路領域とを接続する信号パス内のフリップフロップをスキャン化し、前記第１の回路領域のスキャンテストのためのスキャンテスト回路を、前記半導体集積回路の設計データ内に形成するステップと、テスト信号を出力し、前記スキャンテストと異なる第１のテストを前記第２の回路領域に対して実行する第１のテスト回路を、前記半導体集積回路の設計データ内に形成するステップと、前記第１のテスト回路からの前記テスト信号を用いて、前記第１の回路領域に対する前記スキャンテストと前記第２の回路領域に対する前記第１のテストとを同時に実行するステップと、を含む。
【図面の簡単な説明】
【０００８】
【図１】実施形態の半導体集積回路のテスト方法を説明するための模式図。
【図２】実施形態の半導体集積回路のテスト方法を説明するための模式図。
【図３】第１の実施形態の半導体集積回路のテスト方法を示すフローチャート。
【図４】第１の実施形態の半導体集積回路のテスト方法を説明するための図。
【図５】第１の実施形態の半導体集積回路のテスト方法を示すフローチャート。
【図６】第２の実施形態の半導体集積回路のテスト方法を説明するための図。
【図７】第２の実施形態の半導体集積回路のテスト方法を示すフローチャート。
【図８】第３の実施形態の半導体集積回路のテスト方法を説明するための図。
【発明を実施するための形態】
【０００９】
［実施形態］  
以下、図１乃至図８を参照しながら、実施形態に係る半導体集積回路のテスト方法について詳細に説明する。以下において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
【００１０】
（１）  第１の実施形態  
図１乃至図５を参照して、第１の実施形態の半導体集積回路のテスト方法について、説明する。
【００１１】
（ａ）  構成  
図１及び図２を用いて、実施形態の半導体集積回路のテスト方法を実行するための構成について、説明する。
【００１２】
図１は、本実施形態における半導体集積回路に対するテストを実行するためのシステム１を示す模式図である。
【００１３】
図１に示されるように、テスト回路の作成及びテストを実行するためのシステム（以下、テストシステムとよぶ）１は、テスト回路作成システム１０、テスト信号生成システム１２、ツール群１４、情報記憶部１６及び制御部１９を含んでいる。
【００１４】
テストシステム１内のテスト回路作成システム１０は、テストシステム１に入力された半導体集積回路（以下、ＬＳＩと表記する）の仕様データ（アーキテクチャ又はハードウェアの情報）９に対応するように、ＬＳＩのテストに用いられる回路の設計データを作成及び挿入する。
【００１５】
テスト回路作成システム１０は、ＲＴＬ（Resister Transfer Level）回路作成部１１１、回路合成部１１２、スキャン（SCAN）テスト回路作成部１１３、ＢＩＳＴ（Built-In Self Test）回路作成部１１４、及び、ループバック（Loop-Back）テスト回路作成部１１５を含んでいる。
【００１６】
ＲＴＬ回路作成部１１１は、仕様データ（以下では、ＬＳＩデータともよぶ）９におけるＬＳＩの内部回路のＲＴＬ設計を実行し、組み合わせ回路や順序回路を含むＲＴＬ回路（機能ブロック／回路ブロック）の設計データを作成する。ＲＴＬ回路作成部１１１によって、例えば、アクセスライン（信号パス）を含む回路（以下、アクセス回路とよぶ）のＲＴＬが生成される。例えば、アクセス回路は、複数のマクロ（ハードマクロ）間、マクロとメモリとの間、物理層（ＰＨＹ）とマクロ（又はメモリ）との間のアクセスを可能にする回路である。
【００１７】
回路合成部１１２は、ＬＳＩを設計するための各種の情報及びツールを用いて、ＬＳＩのデータ９内のＲＴＬ回路のＲＴＬ合成（論理合成）を行う。
【００１８】
スキャンテスト回路作成部１１３は、ＬＳＩのスキャンテストのためのテスト回路の設計データを作成し、入力されたＬＳＩデータ９内に挿入する。
【００１９】
ＢＩＳＴ回路作成部１１４は、ＬＳＩのＢＩＳＴのためのテスト回路の設計データを作成し、入力されたＬＳＩデータ９内に挿入する。
【００２０】
ループバックテスト回路作成部１１５は、ＬＳＩのループバックテストのためのテスト回路の設計データを作成し、入力されたＬＳＩデータ９内に挿入する。
【００２１】
テストシステム１内のテスト信号生成システム１２は、テスト回路検証部１２１、テストパターン作成部１２２、及び、テスト結果反映部１２５、を含んでいる。
【００２２】
テストパターン作成部１２１は、ＬＳＩに対するテストに用いられるテストパターン（テスト信号）を作成する。  
テスト回路検証部１２２は、回路作成システム１０によって作成された各テスト回路の動作検証を行う。  
テスト結果反映部１２５は、ＬＳＩに対して実行されたテスト結果に基づいて、ＬＳＩ内の内部回路の不良の救済に用いられるデータを作成する。
【００２３】
テストシステム１は、テスト回路作成システム１０及びテスト実行システム１２が用いる各種のツール（ソフトウェア）１４１，１４２を含むツール群１４、及び、ＬＳＩのテストに用いられる各種の情報（データベース）１６１，１６２，１６３，１６４が記憶された情報記憶部１６を、含んでいる。
【００２４】
ツール群１４は、スキャン化ツール１４１、及び、ＡＴＰＧ（Automatic Test Pattern Generator）ツール１４２を、含んでいる。
【００２５】
スキャン化ツール１４１は、ＬＳＩ内のＲＴＬ回路（例えば、アクセス回路）内のフリップフロップを、スキャンテストのためのフリップフリップ（以下では、スキャンＦＦと表記する）に置換するために、例えば、スキャンテスト回路作成部１１３によって利用される。以下では、ＲＴＬ回路内のフリップフロップがスキャンテスト時にシリアルに接続されるように、フリップフロップをスキャンＦＦに置換するための処理（スキャンチェーンを形成する処理）を、“スキャン化する”とも述べる。
【００２６】
ＡＴＰＧツール１４２は、ＢＩＳＴ、スキャンテスト、ハードマクロに対するテスト、及び、ループバックテストなどのテスト信号（テストパターン）を作成するために、例えば、テストパターン作成部１２２によって利用される。
【００２７】
情報記憶部１６は、ＲＴＬ情報、マクロ情報、メモリ構成情報１６１、スキャン化情報１６２、マクロテスト情報１６３、及び、ＢＩＳＴ情報１６４を、含んでいる。
【００２８】
ＲＴＬ情報及びマクロ情報は、ＲＴＬ回路及びマクロを作成するための各種の情報を含んでいる。
【００２９】
メモリ構成情報１６１は、メモリに割り付けられた名称／番号（メモリ名）、メモリの種類、ＷＯＲＤ数、メモリの容量（カラム数／ロウ数／ビット数）、動作のレイテンシ、データの転送速度、ＬＳＩデータ９内におけるメモリと他の回路（例えば、マクロ）との接続など、ＬＳＩ内におけるメモリの設計及び動作特性に関する各種の情報を含んでいる。
【００３０】
スキャン化情報１６２は、ハードマクロのＲＴＬ回路における、回路（ブロック）間の接続順序、ハードマクロ及びマクロ内の回路ブロック（組み合わせ回路及び順序回路）に対するスキャンテストの要否、フリップフロップに対するパス数、フリップフロップに供給されるクロック、テストの設定など、スキャンテストに用いられる各種の情報を、含んでいる。
【００３１】
マクロテスト情報（例えば、ハードマクロテスト情報）１６３は、ハードマクロ設定データ、マクロテスト設定データ、マクロテストグループ設定データ、及び、基本設定データなどを含んでいる。ハードマクロ設定データは、マクロに割り付けられた名称／番号（マクロ名）、マクロに対して設けられたピン（PIN）の数、マクロに用いられる電源及びアナログ端子などの情報を、含んでいる。マクロテスト設定データは、ピン名／ピン番号などテストピンの情報、テストシーケンス、テストの期待値（予測される結果）などの情報を含んでいる。マクロテストグループ設定データは、ＬＳＩ内のマクロ間の接続情報、複数のマクロに対するパラレルテスト／シーケンシャルテストの選択情報などを含んでいる。基本設定データは、マクロテストにおけるテストサイクル、チップ内におけるテスト端子の割り当てを示す情報などを含んでいる。
【００３２】
ＢＩＳＴ情報１６４は、メモリ設定データ、ＢＩＳＴ設定データ、ＢＩＳＴ用メモリグループ設定データ、及び、基本設定データを含む。メモリ設定データは、メモリに割り付けられた名称／番号（メモリ名）、メモリの種類、ＷＯＲＤ数、及び、ビット数（メモリの記憶容量）などの情報を含んでいる。ＢＩＳＴ設定データは、チップ内のＢＩＳＴ回路の個数、実行されるテストの種類（テストパターンの種類）、テストで実行されるチェック項目の指定情報、及び、メモリ内の不良ビットの救済の有無などの、情報を含んでいる。ＢＩＳＴ用メモリグループ設定データは、メモリの回路内のインプリメント情報、メモリに対するＢＩＳＴ（ＢＩＳＴ回路）の割り当て情報などを含んでいる。基本設定データは、ＢＩＳＴのサイクル、チップ内におけるテスト端子の割り当てを示す情報などを含んでいる。
【００３３】
テスト回路作成システム１０及びテスト実行システム１２は、これらのツール１４１，１４２及び情報（データベース）１６１，１６２，１６３，１６４を用いて、仕様データ９に対応したＬＳＩのテストに用いられるテスト回路及びテスト信号を、形成する。
【００３４】
テストシステム１は、テストシステム１内部の各構成１０，１２，１４，１６を制御する制御部１９を含んでいる。制御部１９は、テスト制御部１９９を含む。テスト制御部１９９は、形成されたＬＳＩに対するテスト工程中に、テストシステム１とＬＳＩとの信号の入出力の制御、及び、ＬＳＩの内部動作の制御を、ＬＳＩの外部から行う。
【００３５】
図２は、図１のテストシステム、及び、後述の本実施形態の半導体集積回路のテスト方法によって、テスト回路が挿入されたＬＳＩの内部構成を模式的に示すブロック図である。
【００３６】
ＬＳＩ２は、マクロ（マクロ領域）２０、メモリ（メモリ領域）２１、及び、物理層（インターフェイス）２４を含む。
【００３７】
マクロ（ハードマクロ）２０は、所定の機能及び動作を実現するための複数のロジック回路又はアナログ回路（回路ブロック）などを、含んでいる。マクロ２０は、チップの外部からのデータ／信号、ＬＳＩ２の内部処理によって得られたデータ／信号など、データ／信号に対する計算処理を行う回路（組み合わせ回路）を含む。マクロ２０内には、上述のアクセス回路（順序回路）が設けられている。また、マクロ２０は、チップ内の信号処理を制御する制御回路（例えば、ＣＰＵ）を含む。
【００３８】
メモリ２１は、ＬＳＩ２とＬＳＩ２の外部との間で入出力されるデータ、又は、ＬＳＩ２内の内部処理で形成されたデータ（マクロ２０からの出力）を、記憶する。メモリ２１は、例えば、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ又はＲＯＭなどのうち少なくとも１つを含んでいる。
【００３９】
物理層２４は、ＬＳＩ２に設定されたデータ転送の規格、又は、他の装置との接続の仕様に基づいて、チップ間のデータ転送のための電気的変換を行う回路や、ピン及びコネクタなどを含んでいる。
【００４０】
ＬＳＩ２は、ＬＳＩ２のマクロ２０、メモリ２１及び物理層２４に対するテストを実行するためのテスト回路２８Ａ，２８Ｂを含んでいる。
【００４１】
例えば、マクロ２０、メモリ２１及び物理層２４に対して、所定のアルゴリズムを用いたテストが、テスト回路２８Ａ，２８Ｂを用いて実行される。  
ＬＳＩ２内において、テスト容易化設計（ＤＦＴ：Design For Testability）技術により、ＬＳＩ２内の所定の回路２０，２１，２４に対するテストのための複数のテスト回路２８Ａ，２８Ｂが、搭載される。
【００４２】
テスト回路２８Ａ、２８Ｂは、ＬＳＩ２のテストモードにおける各回路２０，２１，２４の動作の制御、テスト対象の回路２０，２１，２４に対するテスト信号（テストパターン）の出力、ＬＳＩ２外部へのテスト結果の通知など、を行う。テスト回路２８Ａ，２８Ｂは、ＬＳＩ２の通常動作時（例えば、ユーザーによる使用時）において、駆動されず、各回路２０，２１，２２から電気的に分離される。
【００４３】
例えば、テスト回路２８Ａ，２８Ｂとして、スキャンテスト回路、ＢＩＳＴ回路及びループバックテスト回路が挙げられる。
【００４４】
スキャンテスト回路は、形成されたＬＳＩ２のテスト工程において、スキャン化された回路内のフリップフロップ（スキャンＦＦ）を用いて、ＬＳＩ２内の回路ブロック（ＲＴＬ回路）のテストを行う。ＬＳＩに対するテスト時において、複数のスキャンＦＦがシリアルに接続される。シリアル接続されたスキャンＦＦによって、スキャンＦＦの動作が制御され、且つ、スキャンＦＦの出力が観測される。
【００４５】
ＢＩＳＴ回路は、形成されたＬＳＩ２のテスト工程において、マクロ２０の回路ブロック又はメモリ２１に対するＢＩＳＴを、実行及び制御する。本実施形態では、主に、メモリＢＩＳＴ回路を例示する。
【００４６】
ループバックテスト回路は、形成されたテスト工程において、物理層２４に対するループバックテストに用いられる。尚、ループバックテスト回路は、テストのみに用いられる回路ブロックに限定されず、通常動作時に使用される回路ブロックも含む。
【００４７】
ＬＳＩ２の出荷前のテスト工程において、これらのＬＳＩ２内部のテスト回路２８Ａ，２８Ｂを用いて、ＬＳＩ２内のテスト対象の回路領域又は回路領域内の回路ブロックの機能／動作特性が正常であるか不良あるか、又は、不良の救済が可能であるか否かが、テストされる。
【００４８】
第１の実施形態において、第１のテスト回路２８Ａが、スキャンテスト回路であり、第２のテスト回路２８Ｂが、ＢＩＳＴ回路である場合を、例示する。
【００４９】
後述の第１の実施形態の半導体集積回路のテスト方法において、複数のテスト回路２８Ａ，２８Ｂにおけるテスト信号の信号パス（テスト回路とテスト対象回路のアクセスライン）が共通化される。
【００５０】
例えば、図２に示されるように、テスト回路（例えば、ＢＩＳＴ回路）２８Ｂは、テスト回路（例えば、スキャンテスト回路）２８Ａに接続され、テスト回路２８Ｂは、テスト回路２８Ａを経由して、テスト対象の回路（メモリ、マクロ又は物理層）にテスト信号を、出力する。テスト信号の信号パスは、テスト用に新たに追加されずに、ＬＳＩ２の通常動作時（ユーザー使用時）のアクセスライン（アクセス回路）を用いて、形成される。
【００５１】
さら、本実施形態の半導体集積回路のテスト方法によって、異なるテストにおけるテスト信号の転送パスの共有化とともに、共通のテスト信号（テストパターン）を用いて、２つの異なるテストが実質的に同時に実行される。
【００５２】
例えば、ＢＩＳＴ回路が出力するテスト信号が、スキャンテスト回路のスキャンチェーン（スキャンＦＦ）内を経由してメモリ２１に供給されることによって、メモリ２１に供給されたテスト信号によってメモリのＢＩＳＴが実行されるとともに、テスト信号が通過するスキャンチェーン及びスキャンチェーンに接続された回路に対してスキャンテストが実行される。スキャンチェーンは、ＬＳＩの通常動作時における回路間の信号パス内のフロップフロップから形成される。
【００５３】
テスト信号ＴＳがＢＩＳＴ回路２８Ｂから出力されてからスキャンテスト回路２８Ａのスキャンチェーン（及びアクセスライン）を経由してメモリ２１に供給されるまでの信号の転送は、スキャンテスト回路２８Ａによって制御される。
【００５４】
このような、ＬＳＩ２の複数の回路領域に対する複数のテストの共通化によって、ＬＳＩのテストの期間及びＴＡＴ（Turn Around Time）を短縮でき、ＬＳＩのテストコスト及び製造コストを低減できる。
【００５５】
本実施形態の半導体集積回路のテスト方法によれば、半導体集積回路のテストを効率化することができる。
【００５６】
（ｂ）  テスト方法  
図３乃至図５を参照して、第１の実施形態の半導体集積回路のテスト方法について、説明する。尚、ここでは、図１及び図２も適宜用いて、本実施形態の半導体集積回路のテスト方法について説明する。
【００５７】
本実施形態の半導体集積回路のテスト方法において、メモリＢＩＳＴとスキャンテストとにおいてテスト信号の信号パス及びテスト信号のパターンを共通化し、スキャンテストとメモリＢＩＳＴとを同時に実行する場合について、説明する。
【００５８】
図３及び図４を用いて、本実施形態の半導体集積回路（ＬＳＩ）のテスト方法において、スキャンテスト回路とメモリＢＩＳＴ回路とが生成され、スキャンテスト回路とメモリＢＩＳＴ回路とにおけるテスト信号の共通な信号パスが形成されるまでのステップについて説明する。
【００５９】
図３は、本実施形態のＬＳＩのテスト方法におけるテスト回路の挿入及びテスト回路のアクセスラインの共有化を図るためのフローチャートである。図４は、本実施形態のＬＳＩのテスト方法を説明するためのＬＳＩの内部構成を説明するための模式図である。
【００６０】
図３に示されるように、図１のテストシステム１（又はコンピュータ）に、形成されるＬＳＩの仕様データ（ＬＳＩデータ）９が、入力される（ステップＳＴ０）。入力されたＬＳＩデータ９は、例えば、アーキテクチャ設計や動作設計／動作合成が施されたデータである。ＬＳＩデータ９は、メモリ、マクロ及び物理層のアーキテクチャを含んでいる。
【００６１】
ＬＳＩデータ９に対するＲＴＬ回路の作成が、例えば、情報記憶部１６のＲＴＬ情報に基づいて、テストシステム１のＲＴＬ作成部１１１によって、実行される（ステップＳＴ１）。マクロ内の各機能に対して、ＲＴＬ設計が実行される。
【００６２】
作成されたＲＴＬ回路に対する回路合成が、テストシステム１の回路合成部１１２によって、実行される（ステップＳＴ２）。ステップＳＴ１，ＳＴ２によって、ハードマクロ２０のＲＴＬ回路、例えば、演算回路、及び、マクロ２０の回路ブロックとメモリ２１とを接続するアクセス回路などの設計データが、作成される。
【００６３】
ＲＴＬ回路の作成及び回路合成が実行された後、制御部１９及びテスト回路作成システム１によって、情報記憶部１６からメモリ構成情報１６１（ＤＢ１）及びマクロ（ＲＴＬ回路）のスキャン化情報１６２（ＤＢ２）が、読み出される。
【００６４】
図３に示されるように、メモリの特性などを含むメモリ構成情報ＤＢ１及びスキャンテストの要否などを含むスキャン化情報ＤＢ２などの各種情報に基づいて、ＲＴＬ回路作成後のＬＳＩデータ９が、スキャン化ツール１４１及びスキャンテスト回路作成部１３１によって、スキャンテストのためのスキャン化処理が施される（ステップＳＴ３）。
【００６５】
これによって、図４に示されるように、マクロ２０内の各回路、例えば、アクセス回路５０において、組み合わせ回路５０１間のフリップフロップ（又はレジスタ）５０５が、自動的にスキャン化される。これによって、スキャンテスト回路（スキャンチェーン）２８１（２８Ａ）が作成され、作成されたスキャンテスト回路２８１が、テストシステム１のスキャン化ツール１４１及びスキャンテスト回路作成部１１３によって、ＬＳＩ２の設計データ内に自動的に挿入される。以下では、スキャンチェーンが挿入された回路のことを、スキャン化回路（ここでは、スキャン化アクセス回路）とよぶ。
【００６６】
マクロ２０のスキャン化（スキャンテスト回路の挿入）と同時に、ＢＩＳＴ回路２８５が、ＢＩＳＴ回路２８５からメモリ２１に至る信号パスとなるスキャンチェーン２８１に接続されるように、メモリ構成情報ＤＢ１及びＢＩＳＴ情報１６４（ＤＢ４）に基づいて、スキャン化ツール１４１及びＢＩＳＴ回路作成部１１４を用いて、自動的に作成される。以下では、スキャンチェーン２８１に接続されるＢＩＳＴ回路のことを、スキャン化ＢＩＳＴ回路とよぶ。
【００６７】
図４に示されるように、スキャンチェーン２８１に接続されるＢＩＳＴ回路２８５が、スキャンチェーン２８１を形成するスキャンＦＦ５０５の１つ又は複数に接続されるように、スキャン化ツール１４１及びＢＩＳＴ回路作成部１１４によって、ＬＳＩ２の設計データ内に、自動的に挿入される。  
この時、メモリ構成情報ＤＢ１及びスキャン化情報ＤＢ２に基づいて、ＬＳＩのテスト動作時におけるスキャンテスト回路２８１とＢＩＳＴ回路２８５との動作の整合性が確保されるように、スキャン化ツール１４１によって、ＢＩＳＴ回路２８５が、スキャンチェーン２８１内の所定のフリップフロップ５０５に接続されている。
【００６８】
例えば、挿入されたスキャン化ＢＩＳＴ回路２８５は、メモリに対するＢＩＳＴのためのテスト回路である。
【００６９】
以上の図３に示される各ステップＳＴ０〜ＳＴ３によって、テスト対象の回路（ここでは、マクロ２０及びメモリ２１）に対してアクセスラインが共通化された２つのテスト回路２８１，２８５が共通のツール１４１を用いて実質的に同時に作成され、ＬＳＩの設計データ内に挿入される。
【００７０】
このように、マクロ２０内のＲＴＬ回路のスキャン化（スキャンテスト回路の作成／挿入）及びメモリＢＩＳＴ回路２８５の作成／挿入が、ツール１４１によって実質的に同時に実行されることによって、テスト回路２８１，２８５の設計が、簡易化される。  
また、メモリの構成情報ＤＢ１やＲＴＬ回路のスキャン化の情報ＤＢ２を用いたツール１４１に基づいて、テスト回路２８１，２８５が自動的に作成及び挿入されることによって、スキャンテスト回路２８１及びＢＩＳＴ回路２８５の挿入ミスによる回路の再設計の発生が抑制され、回路設計が効率化される。
【００７１】
以上のように、複数のテスト回路を含むＬＳＩが、テストのための信号パスが共通化されるように、設計される。
【００７２】
次に、図３に続くステップとして、図５を用いて、本実施形態の半導体集積回路（ＬＳＩ）のテスト方法において、テストの信号パス（アクセスライン）が共通化された複数のテスト回路（ここでは、スキャンテスト回路及びＢＩＳＴ回路）におけるテストパターンを作成するステップについて説明する。
【００７３】
図３及び図５に示されるように、ＬＳＩデータに対してスキャンテスト回路２８１及びスキャン化ＢＩＳＴ回路２８５が作成及び挿入された（ステップＳＴ１０）後、ＡＴＰＧツール１４２を用いたテストパターン（テスト信号）の作成が、テスト信号作成システム２のテストパターン作成部１２１によって、自動的に実行される（ステップＳＴ１１）。
【００７４】
情報記憶部１６のスキャン化情報ＤＢ２（１６２）及びＢＩＳＴ情報ＤＢ４（１６４）に基づいて、ＡＴＰＧツール１４２によって、テストのアクセスラインが共有化された２つのテスト回路（ＢＩＳＴ回路及びスキャンテスト回路）が共通のテストパターンを用いて複数のテストを同時に実行できるように、テストパターンが自動的に作成される。
【００７５】
例えば、さらに、他のテスト（例えば、ハードマクロテスト）がスキャンテスト及びＢＩＳＴと同時に実行可能なように、マクロテスト情報ＤＢ３（１６３）に基づいて、スキャンテスト及びＢＩＳＴと共通のテストパターンのマクロテストのテストパターンが、ＡＴＰＧツール１４２によって、自動的に作成されてもよい。
【００７６】
また、テストパターンの作成と同時に、スキャン化情報、ＢＩＳＴ情報及びマクロテスト情報を用いて、ＡＴＰＧツール１４２及びテスト回路設計システム１２のテスト回路検証部１２２の制御によって、設計データ９内における各テスト回路２８１，２８５の動作検証が、自動的に実行される。
【００７７】
ＡＴＰＧツール１４２によるテスト回路の動作検証によって、スキャンテスト回路２８１及びスキャンテスト回路２８１に接続されたＢＩＳＴ回路２８５が正常に動作しないと判定された場合、ＡＴＰＧ１４２によるテストパターンの調整が、自動的に実行される。また、テスト回路の動作検証に応じて、スキャン化ツール１４１によるスキャンテスト回路及びＢＩＳＴ回路の作成／挿入（ステップＳＴ３）が、再び実行される場合もある。
【００７８】
以上のステップＳＴ１〜ＳＴ３，ＳＴ１０〜ＳＴ１１によって作成された設計データに基づいて、信号パスが共通化された複数のテスト回路を含むＬＳＩ２が、ウェハ上に形成され、チップ化及びパッケージ化される（ステップＳＴ１２）。
【００７９】
形成されたＬＳＩ２に対してテスト工程が実行される（ステップＳＴ１３）。
【００８０】
ＬＳＩ２のテスト時、ハードマクロ２内のスキャン化アクセス回路５０のフリップフロップ５０が、テスト制御部（ここでは、スキャンテスト制御部）１９９の制御によって、パラレル接続にされ、アクセス回路５０内に、メモリ２１とＢＩＳＴ回路２８５とを接続するスキャンチェーン５０５が、形成される。
【００８１】
図４に示されるように、本実施形態のＬＳＩ２において、メモリ２１のＢＩＳＴ回路２８５は、スキャン化ツール１４１によって、アクセス回路（ＲＴＬ回路）５０内の通常動作時に用いられるフリップフロップ５０からなるスキャンチェーン（スキャンテスト回路）２８１に接続されている。  
スキャン化ＢＩＳＴ回路２８５からのテスト信号（テストパターン）ＴＳは、スキャンチェーン２８１を信号パスとして、メモリ２１に入力される。これによって、メモリ２１に対するＢＩＳＴが実行される。ＢＩＳＴの結果が、制御部１９に通知される。
【００８２】
上述のように、本実施形態において、共通のテストパターンを用いてＢＩＳＴとスキャンテストとが並列して（同時に）実行可能なように、ＡＴＰＧツール１４２によって、ＬＳＩ２に対するテストパターンが作成されている。
【００８３】
ＢＩＳＴ回路２８５からのテスト信号ＴＳが、スキャンチェーン２８１内を伝送している際に、ＢＩＳＴ２８５からのテスト信号ＴＳに対するスキャンＦＦ５０５の出力が、テストシステム１のテスト制御部１９９によって、観測される。ＢＩＳＴテスト回路２８５からのテスト信号ＴＳに対するスキャンＦＦ５０５の出力の観測結果が、回路（例えば、複数のマクロ、又は、マクロ２０とメモリ２１）間の接続テストとしてのスキャンテストの結果として、制御部１９に通知される。
【００８４】
メモリ２１に対するＢＩＳＴにおいて、ＢＩＳＴ回路２８５の動作、ＢＩＳＴ回路とスキャンチェーン２８１とのアクセス（接続）、ＢＩＳＴのテスト信号ＴＳの信号パスとしてのスキャンチェーン２８１の接続状況（スキャンテスト回路２８１の動作）は、テスト制御部１９９からの制御信号ＳＳによって、制御される。すなわち、スキャンテストの制御によって、ＢＩＳＴの制御が実行される。
【００８５】
ＢＩＳＴ及びスキャンテストと実質的に同時に、ＢＩＳＴ／スキャンテストと共通のパターン（例えば、マーチテスト、チェッカーパターンテスト）のテスト信号ＴＳを用いて、マクロ２０に対するハードマクロテストが、制御部１９によって実行されてもよい。
【００８６】
このように、スキャンチェーン５０５を通過するＢＩＳＴと共通のテスト信号ＴＳによって、スキャンテストが実行され、スキャンチェーン５０５を経由してメモリ２１に供給されたテスト信号ＴＳによって、メモリ２１のＢＩＳＴが実行される。これによって、形成されたＬＳＩ２において、ハードマクロ２０内の各回路５０及びメモリ２１の動作／機能が検証される。  
ＬＳＩ２に対する各テストの後、良品と判定されたＬＳＩ２が、出荷される。
【００８７】
以上のように、ＬＳＩ２内の複数の回路に対して、ＢＩＳＴと実質的に同時に、スキャンテストが実行される。
【００８８】
尚、本実施形態において、スキャンテストとメモリＢＩＳＴとが、共通の信号パス及び共通のテストパターンを用いて実行される場合について述べた。但し、スキャンテストとロジックＢＩＳＴとが、共通の信号パス及び共通のテストパターンを用いて実行されてもよい。また、スキャンテスト及びＢＩＳＴ以外のＬＳＩに対するテストが、共通の信号パス及び共通のテストパターンを用いて実行されてもよい。
【００８９】
図５のステップＳＴ１１に示されるように、ＡＴＰＧツール１４２によって、スキャンテスト、メモリＢＩＳＴ及びハードマクロテストに対して共通なテストパターンが自動的に作成されることによって、各テストを実質的に同時に実行することができる。  
この結果として、本実施形態のテスト方法は、テスト毎に異なるテストパターンが生成され、各テストが個別に実行される場合に比較して、テストの時間を短縮でき、ＬＳＩに対するテストの効率が向上する。
【００９０】
従来のＬＳＩにおいて、メモリとメモリＢＩＳＴ回路とのアクセスラインがセレクタによって通常動作時とテスト動作時とで切り替えることによって、ＬＳＩに対するテストが実行される。そして、一般的なメモリＢＩＳＴは、メモリ単体のテストを実行するのみで、メモリとマクロ（周辺回路）との接続テストは、別途に実行されていた。また、メモリとマクロとの接続テストは、スキャンテストによるシーケンシャルテスト又は通常のファンクションにおける読み出し／書き込みテストによって、実行される。メモリは多数のアドレスライン及びデータラインを含むため、メモリとマクロとの間の接続テストは、長期化する傾向がある。
【００９１】
一般的なＬＳＩの回路設計に用いられるツールにおいて、ＢＩＳＴ回路の作成／挿入ツールは、接続テスト用の回路の作成／挿入ツール（例えば、スキャン化ツール）と異なるため、設計時における各テスト回路の作成／挿入のフローが異なる。その結果として、ＬＳＩの設計フローが、複雑化する可能性があった。
【００９２】
さらに、テストパターン（テスト信号）の作成に関しても、メモリＢＩＳＴは専用のプログラムが用いられ、スキャンテストは、ＢＩＳＴと異なるプログラム（ＡＴＰＧ）が用いられる。テストパターンの作成に加え、テストパターンとテスト回路との動作の整合性の検証に関しても、検証の長期化及びコストの増大が生じる可能性がある。
【００９３】
これらの結果として、一般的なＬＳＩのテスト方法は、ＬＳＩ設計の複雑化、ＬＳＩのテストシステムを構築するための時間の増大、テストの長期化、及び、テストのコストの増大が引き起こされる可能性がある。
【００９４】
本実施形態のＬＳＩのテスト方法において、スキャンテスト回路２８１及びＢＩＳＴ回路２８５は、ＢＩＳＴ回路２８５がスキャンテスト回路２８１に接続されるように形成されることによって、共通のツール１４１を用いて、実質的に同時に作成される。また、本実施形態のＬＳＩのテスト方法において、スキャンテスト及びＢＩＳＴに用いられる共通なテスト信号ＴＳの生成及びテスト回路の動作検証に関しても、共通のツール１４２を用いて、実質的に同時に作成される。これらのツールを用いて、テスト回路の作成及びテスト信号の生成及びテスト回路の動作検証を自動化することによって、テスト回路の設計時、テスト信号の生成時及びテスト回路の動作検証時におけるエラーを低減できる。
【００９５】
そして、ＢＩＳＴ回路２８５からのテスト信号ＴＳに基づいて、メモリ２１がテストされるとともに、テスト信号ＴＳが、マクロ内２０（アクセス回路５０内）に形成されたスキャンチェーン５０５を経由することによって、マクロ２０及びアクセス回路５０に対するスキャンテストが、ＢＩＳＴ回路２８５からのテスト信号ＴＳによって実行される。
【００９６】
このように、スキャンテストとＢＩＳＴとで共通のパターンのテスト信号ＴＳを用いて、メモリに対するＢＩＳＴを実行しながら、マクロに対するスキャンテストを実行することによって、ＬＳＩに対するテストを効率化でき、テスト回数及びテスト期間を削減できる。
【００９７】
本実施形態のＬＳＩのテスト方法において、ＢＩＳＴ信号が送信されるパスは、ＢＩＳＴ用に新たに追加された信号パスではなく、マクロ（アクセス回路）内のスキャン化されたアクセスラインである。また、ＢＩＳＴとスキャンテストとが共通のテスト信号ＴＳによって実行されることによって、ＢＩＳＴとスキャンテストとにおけるセレクタを用いたテスト回路の接続の切り替えは生じない。それゆえ、テスト用の信号パスの追加のための設計、及び、テスト用の信号パスと通常使用時の信号パスとの選択を行うセレクタの追加のための設計を、削減できる。
【００９８】
それゆえ、本実施形態のＬＳＩのテスト方法は、ＬＳＩに対するテストシステムの構築の負担を軽減でき、テストのコスト及びＬＳＩの製造コストを低減できる。
【００９９】
したがって、本実施形態の半導体集積回路のテスト方法によれば、半導体集積回路のテストを効率化できる。
【０１００】
（２）  第２の実施形態  
図６及び図７を参照して、第２の実施形態の半導体集積回路のテスト方法について、説明する。尚、第１の実施形態で述べた構成と共通の構成、機能及びテスト工程に関する説明は、必要に応じて行う。
【０１０１】
図６は、第２の実施形態の半導体集積回路のテスト方法によって、テストされるＬＳＩの構成を示している。
【０１０２】
図６に示されるように、本実施形態において、ＬＳＩの仕様データ及び設計データに基づいて、ＬＳＩ２内の回路（例えば、メモリ２１）の不良救済のために、救済データ生成回路５５及び救済データ記憶回路５６が、ＬＳＩ２内に搭載されている。
【０１０３】
救済データ生成回路５５は、ＬＳＩ２内の回路２０，２１に対するテスト結果ＴＲに基づいて、不良の回路（機能／回路ブロック）及びその不良と置換されるスペア回路（以下では、スペア領域ともよぶ）との関連付けを行ったデータ（以下、救済データとよぶ）ＲＤを生成する。救済データ記憶回路５６は、救済データＲＤを記憶する。救済データＲＤに基づいて、ＬＳＩ２の通常使用時に、回路内の不良がスペア回路と置換される。救済データ記憶回路５６は、例えば、ＲＯＭやフラッシュメモリ、又、フューズ回路などから形成される。
【０１０４】
本実施形態において、メモリ２１内に、データを記憶するメイン領域２１０、及び、メイン領域２１０内に生じた不良を救済するためのスペア領域（スペア回路）２１９が、設けられた場合を例示する。メイン領域２１０は、ＬＳＩ２の外部又は内部からのデータを記憶するための主記憶領域として用いられる。
【０１０５】
図７を用いて、第２の実施形態のＬＳＩのテスト方法について、説明する。
【０１０６】
図７に示されるように、第１の実施形態と同様に、スキャンテスト回路２８１に接続されたＢＩＳＴ回路２８５を含むＬＳＩ２のテスト工程において、ＢＩＳＴ回路２８５からのテスト信号ＴＳが、アクセス回路（ＲＴＬ回路）内のスキャンＦＦ５０５を経由して、メモリ２１に転送される。ＢＩＳＴ回路２８５からメモリ２１へのアクセスライン（スキャンチェーン）の制御は、スキャンテスト制御ユニット２８１によって、実行される。
【０１０７】
例えば、スキャンテスト及びメモリ２１のメイン領域２１０に対するＢＩＳＴに加えて、メイン領域２１０の不良を救済するためのスペア領域（リダンダンシ領域）２１９に対しても、メイン領域２１０と同様に、スキャン化されたアクセス回路５０を経由して、メイン領域２１０と共通のテストパターンを用いたテストが、実行される。
【０１０８】
例えば、救済データ生成回路５５は、図３のステップＳＴ３において、スキャン化されている。スキャン化ＢＩＳＴ回路２８５とスキャン化救済データ生成回路５５とのアクセスは、テスト制御部１９９によって、制御される。
【０１０９】
例えば、テストシステム１のテスト結果反映部１２５及びテスト制御部１９９の制御下において、スキャンテストと同時に実行されたメモリ２１に対するＢＩＳＴ結果ＴＲが、ＢＩＳＴ回路２８５から救済データ生成回路５５に転送される。
【０１１０】
図７に示されるように、転送されたテスト結果ＴＲに基づいた救済データＲＤが、救済データ生成回路５５によって生成される（ステップＳＴ１４）。例えば、テスト結果ＴＲは、救済データ生成回路５５に逐次転送され、メイン領域２１０に対するＢＩＳＴによって検出された不良の救済データＲＤは、スキャンテスト及びＢＩＳＴテスト中に随時生成される。
【０１１１】
そして、生成された救済データＲＤは、メモリ２１に対するテストの完了後に、救済データ記憶回路５６内に、自動的に記憶され、メイン領域２１０の救済データが確定される。  
これによって、ＬＳＩ２の通常使用時に、救済データ記憶回路５６内の救済データＲＤに基づいて、例えば、メモリセルアレイのロウ又はカラムを置換単位（救済単位）として、メイン領域２１０内の不良とスペア領域２１９内のスペア回路とが置換処理され、メイン領域２１０の不良が救済される。
【０１１２】
本実施形態のように、ＬＳＩ２が、不良救済のための回路５５，５６を含んでいる場合において、マクロ２０及びメモリ２１に対して共通に実行されるテスト中に、メモリ２１内の不良を救済するための救済データＲＤが作成されることによって、ＬＳＩ２のテスト工程／時間を削減でき、ＬＳＩの製造コストの増大を抑制できる。
【０１１３】
したがって、第２の実施形態の半導体集積回路のテスト方法によれば、第１の実施形態と同様に、テストを効率化できる。
【０１１４】
（３）  第３の実施形態  
図８を参照して、第３の実施形態の半導体集積回路のテスト方法について、説明する。  
尚、第１及び第２の実施形態で述べた構成と共通の構成、機能及びテスト工程に関する説明は、必要に応じて行う。
【０１１５】
第１及び第２の実施形態において、メモリに対するＢＩＳＴとマクロに対するスキャンテストとを共通化して、実質的に同時に行う例について、述べた。  
但し、メモリ／マクロ以外のＬＳＩ内の複数の回路に対して、テスト信号及びテストのための信号パスを共通化させて、テストが実質的に同時に実行されてもよい。
【０１１６】
本実施形態のテスト方法において、スキャンテストと物理層（ＰＨＹ）に対するループバックテストとが、共通の信号パスを用いて、実質的に同時に実行される場合について、述べる。
【０１１７】
本実施形態において、例えば、ハードマクロとしての物理層は、シリアル通信用ＭＩＰＩ（Mobile Industry Process Interface）である。
【０１１８】
ここで、第３の実施形態のＬＳＩのテスト方法に関して、図３及び図５を参照して、説明する。
【０１１９】
図３のステップＳＴ３のスキャン化ツール１４１によるテスト回路の挿入時において、上述のＢＩＳＴ回路２８５の作成及び挿入と実質的に同様に、例えば、スキャン化情報ＤＢ２及び物理層のデータを含むマクロ情報を利用して、回路生成システム１０のループバックテスト回路作成部１１５によって、物理層２４に対するループバックテスト用のテスト回路２８９が作成され、ＬＳＩの設計データ９内に挿入される。
【０１２０】
そして、スキャン化ツール１４１によって、ループバックテスト回路２８９は、上述のＢＩＳＴ回路のＳＣＡＮ化と同様に、マクロ２０のアクセス回路５０内のスキャンＦＦ５０５に接続される。ループバックテスト回路２８９と物理層２４との信号パス（アクセスライン）は、スキャン化された通常の信号パスから形成される。以下では、スキャン化された信号パスに接続されたループバックテスト回路２８９のことを、スキャン化ループバックテスト回路２８９とよぶ。
【０１２１】
ループバックテスト回路２８９がスキャン化されることによって、ループバックテスト回路２８９の動作及びループバックテスト回路２８９とスキャンチェーン５０５との接続の制御は、上述のＢＩＳＴ回路と同様に、テスト制御部１９９によって、実行される。
【０１２２】
例えば、ループバックテスト回路２８９は、テストのために新たに挿入されたテスト回路ではなく、ＬＳＩ２の通常動作時において、物理層２４に信号（コマンド又はデータ）を出力する回路ブロック、又は、物理層２４からの信号が入力される通常動作時に用いられる回路ブロックであってもよいし、通常動作時に用いられる回路ブロックにテスト回路としての機能を付加したものであってもよい。
【０１２３】
図５のステップＳＴ１１に示されるように、マクロテスト情報ＤＢ３（１６３）スキャン化情報ＤＢ２（１６２）を用いて、ループバックテスト及びスキャンテストの共通のテストパターンが、ＡＴＰＧツール１４２によって、自動的に生成される。
【０１２４】
そして、図５のステップＳＴ１３に示されるように、形成されたＬＳＩ２に対するテスト工程において、テスト制御部１９９の制御下において、マクロ２０に対するスキャンテストともに、物理層（ここでは、ＭＩＰＩ−ＰＨＹ）２４に対するループバックテストが実行される。
【０１２５】
ループバックテスト回路２８９からの信号ＴＳが、スキャンチェーン５０５を経由して、物理層２４としてのＭＩＰＩ−ＰＨＹ２４に出力され、その信号が、ＭＩＰＩ−ＰＨＹ２４からループバックテスト回路２８９へ戻される。又は、ＭＩＰＩ−ＰＨＹ２４からの信号ＴＳが、ループバックテスト回路２８９へ出力され、その信号ＴＳが、ループバックテスト回路２８９からＭＩＰＩ−ＰＨＹへ戻される。ＭＩＰＩ−ＰＨＹ２４とループバックテスト２８９との間においてループされる信号ＴＳが、スキャンチェーン５０５内を通過する。
【０１２６】
これによって、テスト信号ＴＳに対するＭＩＰＩ−ＰＨＹ２４及びループバックテスト回路２８９の動作が検証されるとともに、この信号ＴＳに対するスキャンＦＦ５０５の出力が観測されることによって、マクロ２０に対するスキャンテストが、実行される。
【０１２７】
以上のように、第３の実施形態において、ＬＳＩ２が含むマクロ２０及び物理層２４に対する異なるテスト（ここでは、ループバックテストとスキャンテスト）が、実質的に同時に実行される。
【０１２８】
それゆえ、第３の実施形態の半導体集積回路のテスト方法においても、第１及び第２の実施形態と同様に、テスト回数／テスト時間の削減、ＬＳＩのテストコスト及び製造コストの増大の抑制、及び、テストシステムの構築の効率化を図ることができる。
【０１２９】
したがって、第３の実施形態の半導体集積回路のテスト方法によれば、半導体集積回路のテストの効率化を図ることができる。
【０１３０】
上述の第１乃至第３の実施形態のテスト方法のそれぞれは、記憶媒体（例えば、メモリカード又は光学ディスク）に記憶されたプログラム、又は、通信回線（無線通信又はインターネット）から提供されたプログラムとして提供されてもよい。プログラムとして記述された第１乃至第３の実施形態のテスト方法のそれぞれが、コンピュータによって実行される。これによって、上述のように、半導体集積回路に対するテストが効率化される。
【０１３１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１３２】
１：テストシステム、２：ＬＳＩ、２０：マクロ、２１：メモリ、２４：物理層、２８Ａ，２８Ｂ，２８１，２８５，２８９：テスト回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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