(57)【要約】【課題】温度依存性を抑制すると共に小型化することができる信号処理回路を提供する。【解決手段】信号処理回路１は、図１に示すように、主に、測定対象に応じた、また自身の温度に応じたアナログ信号（中点電位Ｖ１ａ及び中点電位Ｖ１ｂ）を出力する信号生成部としてのセンサ２と、センサ２から取得したアナログ信号を処理する処理部３と、アナログ信号の温度依存性に実質的に同じ温度依存性を有する第１の電圧Ｖ１を生成してセンサ２に供給する第１の電源部４と、自身の温度に依存しない第２の電圧Ｖ２を生成して処理部３に供給する第２の電源部５と、を備えて概略構成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
測定対象に応じた、また自身の温度に応じたアナログ信号を出力する信号生成部と、
前記信号生成部から取得した前記アナログ信号を処理する処理部と、
前記アナログ信号の温度依存性に実質的に同じ温度依存性を有する第１の電圧を生成して前記信号生成部に供給する第１の電源部と、
自身の温度に依存しない第２の電圧を生成して前記処理部に供給する第２の電源部と、
を備えた信号処理回路。
【請求項２】
取得した入力信号をデコードしてデコード信号を生成するデコーダと、
前記デコーダと電気的に接続され、前記デコーダから取得した前記デコード信号に基づく処理情報を格納する記憶部と、
前記処理部と前記記憶部に電気的に接続された第１のスイッチと、
前記処理部と前記デコーダとに電気的に接続された第２のスイッチと、
取得した制御信号に基づいて前記第１のスイッチ及び前記第２のスイッチを制御するスイッチ制御部と、
を備えた請求項１に記載の信号処理回路。
【請求項３】
前記スイッチ制御部は、前記制御信号に基づいて前記第１のスイッチを制御して前記処理部と前記記憶部とを電気的に接続し、前記記憶部に格納された前記処理情報に基づいて前記信号生成部から出力された前記アナログ信号を前記処理部で処理させる第１のモードを備えた請求項２に記載の信号処理回路。
【請求項４】
前記スイッチ制御部は、前記制御信号に基づいて前記第２のスイッチを制御して前記第２のスイッチと前記処理部とを電気的に接続し、前記信号生成部から出力された前記アナログ信号を前記処理部及び前記第２のスイッチを介して出力させる第２のモードを備えた請求項２に記載の信号処理回路。
【請求項５】
前記スイッチ制御部は、前記制御信号に基づいて前記第２のスイッチを制御して前記第２のスイッチと前記デコーダとを電気的に接続し、前記入力信号を前記デコーダでデコードした前記デコード信号に基づく前記処理情報を前記記憶部に格納させる第３のモードを備えた請求項２に記載の信号処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号処理回路に関する。
【背景技術】
【０００２】
従来の技術として、オフセットレジスタ、オフセット温度係数レジスタ及びゲイン温度係数レジスタに記憶された調整データを用いて、感圧素子から出力された信号を補正する圧力センサが知られている（例えば、特許文献１参照。）。
【０００３】
これらのレジスタは、それぞれがデジタル・アナログ変換機と接続されている。圧力センサは、これらのレジスタに記憶された調整データをデジタル・アナログ変換機により変換し、変換されたアナログ信号を用いて感圧素子から出力された信号を補正する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−７８３７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、従来の圧力センサは、感圧素子の温度依存性の影響を抑制するため、レジスタとデジタル・アナログ変換機とが必要であり、これらが占める面積が大きく、小型化が困難となる問題があった。
【０００６】
従って、本発明の目的は、温度依存性を抑制すると共に小型化することができる信号処理回路を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様は、測定対象に応じた、また自身の温度に応じたアナログ信号を出力する信号生成部と、信号生成部から取得したアナログ信号を処理する処理部と、アナログ信号の温度依存性に実質的に同じ温度依存性を有する第１の電圧を生成して信号生成部に供給する第１の電源部と、自身の温度に依存しない第２の電圧を生成して処理部に供給する第２の電源部と、を備えた信号処理回路を提供する。
【発明の効果】
【０００８】
本発明によれば、温度依存性を抑制すると共に小型化することができる。
【図面の簡単な説明】
【０００９】
【図１】図１は、実施の形態に係る信号処理回路のブロック図である。
【図２】図２（ａ）は、実施の形態に係る処理部の等価回路図であり、（ｂ）は、処理部の可変抵抗が並列となる場合の等価回路図であり、（ｃ）は、処理部の可変抵抗が直列となる場合の等価回路図であり、（ｄ）は、基準電圧生成回路を示す等価回路図である。
【発明を実施するための形態】
【００１０】
（実施の形態の要約）
実施の形態に係る信号処理回路は、測定対象に応じた、また自身の温度に応じたアナログ信号を出力する信号生成部と、信号生成部から取得したアナログ信号を処理する処理部と、アナログ信号の温度依存性に実質的に同じ温度依存性を有する第１の電圧を生成して信号生成部に供給する第１の電源部と、自身の温度に依存しない第２の電圧を生成して処理部に供給する第２の電源部と、を備える。
【００１１】
[実施の形態]
（信号処理回路１の構成）
図１は、実施の形態に係る信号処理回路のブロック図である。図２（ａ）は、実施の形態に係る処理部の等価回路図であり、（ｂ）は、処理部の可変抵抗が並列となる場合の等価回路図であり、（ｃ）は、処理部の可変抵抗が直列となる場合の等価回路図であり、（ｄ）は、基準電圧生成回路を示す等価回路図である。図１のモード切替部１０からのばされた矢印Ｓａ及びＳｂは、モード切替部１０が、少なくとも第１のスイッチ８及び第２のスイッチ９に電気的に接続していることを示している。なお、実施の形態に係る各図において、部品と部品との比率は、実際の比率とは異なる場合がある。
【００１２】
この信号処理回路１は、図１に示すように、主に、測定対象に応じた、また自身の温度に応じたアナログ信号（中点電位Ｖ１ａ及び中点電位Ｖ１ｂ）を出力する信号生成部としてのセンサ２と、センサ２から取得したアナログ信号を処理する処理部３と、アナログ信号の温度依存性に実質的に同じ温度依存性を有する第１の電圧Ｖ１を生成してセンサ２に供給する第１の電源部４と、自身の温度に依存しない第２の電圧Ｖ２を生成して処理部３に供給する第２の電源部５と、を備えて概略構成されている。なお測定対象とは、一例として、温度、速度、加速度、磁場及び電場等の物理量である。
【００１３】
また信号処理回路１は、取得した入力信号Ｓ４をデコードしてデコード信号Ｓ５を生成するデコーダ６と、デコーダ６と電気的に接続され、デコーダ６から取得したデコード信号Ｓ５に基づく処理情報としての補正情報７０を格納する記憶部としてのメモリ７と、処理部３とメモリ７に電気的に接続された第１のスイッチ８と、処理部３とデコーダ６とに電気的に接続された第２のスイッチ９と、取得した制御信号Ｓ１０に基づいて第１のスイッチ８及び第２のスイッチ９を制御するスイッチ制御部としてのモード切替部１０と、を備えて概略構成されている。
【００１４】
この信号処理回路１は、例えば、１つのチップ上に形成されている。また信号処理回路１は、第１の端子１５〜第４の端子１８により、外部と電気的に接続されている。第１の端子１５は、後述する処理信号Ｓ３が出力され、入力信号Ｓ４が入力する端子である。第２の端子１６は、制御信号Ｓ１０が入力する端子である。第３の端子１７は、後述する主電源１２から供給される電圧Ｖが入力する端子である。第４の端子１８は、接地回路に電気的に接続されている。
【００１５】
（センサ２の構成）
センサ２は、例えば、測定対象に応答してアナログ信号を生成するものである。本実施の形態に係るセンサ２は、例えば、検出対象に設けられた磁界発生部材（例えば、永久磁石）の移動に基づいてアナログ信号を生成する磁気センサである。なお、アナログ信号を生成する信号生成部としては、例えば、ＭＥＭＳ（Micro Electro Mechanical Systems）等の微小な機械要素、またはアンテナ等の外部の電場に応答してアナログ信号を出力する装置であっても良い。
【００１６】
このセンサ２は、一例として、４つの磁気抵抗素子によりブリッジ回路が組まれている。２つの磁気抵抗素子の中点電位Ｖ１ａ、及び残りの２つの磁気抵抗素子の中点電位Ｖ１ｂが処理部３に出力されるように構成されている。
【００１７】
この磁気抵抗素子は、一例として、ＮｉＦｅ、ＦｅＣｏ等の強磁性体を用いて形成される。この強磁性体材料は、自身の温度に基づいて磁気抵抗が変化することが知られている。従って磁気抵抗素子により構成されたブリッジ回路が出力する中点電位は、温度に依存して変化する。信号処理回路１は、この温度依存性のため、ブリッジ回路から出力される中点電位を、温度に応じて補正する必要がある。
【００１８】
信号処理回路１は、図２（ａ）に示す後述する処理部３の抵抗３３の抵抗値を温度によって変えることで、センサ２の温度依存性による影響を抑制することが可能となる。しかし本実施の形態の信号処理回路１は、センサ２の温度依存性による影響を抑制する方法として、センサ２に供給する第１の電圧Ｖ１をブリッジ回路の温度依存性と実質的に同じ温度依存性としている。従ってセンサ２は、抵抗３３の抵抗値を変えることなく、供給される第１の電圧Ｖ１に応じて中点電位が変化するので、温度依存性を抑制した中点電位を出力するように構成されている。
【００１９】
（処理部３の構成）
処理部３は、図２（ａ）に示すように、オペアンプ３ａ〜オペアンプ３ｃと、抵抗３１〜抵抗３７と、基準電圧Ｖｒｅｆを生成する基準電圧生成回路３８と、を備えて概略構成されている。この処理部３は、センサ２から出力された中点電位Ｖ１ａ及び中点電位Ｖ１ｂに基づいて差分を算出し、算出した結果を処理信号Ｓ３として出力するように構成されている。
【００２０】
オペアンプ３ａは、センサ２から出力された中点電位Ｖ１ａを増幅するものである。具体的には、オペアンプ３ａの非反転入力端子には、中点電位Ｖ１ａが入力する。またオペアンプ３ａの反転入力端子には、抵抗３１の一方端部と、抵抗３３の一方端部が電気的に接続されている。オペアンプ３ａの出力端子は、抵抗３１の他方端部と、抵抗３２の一方端部と、が電気的に接続されている。
【００２１】
オペアンプ３ｂは、センサ２から出力された中点電位Ｖ１ｂを増幅するものである。具体的には、オペアンプ３ｂの非反転入力端子には、中点電位Ｖ１ｂが入力する。またオペアンプ３ｂの反転入力端子には、抵抗３３の他方端部と、抵抗３４の一方端部が電気的に接続されている。オペアンプ３ａの出力端子は、抵抗３４の他方端部と、抵抗３５の一方端部と、が電気的に接続されている。
【００２２】
オペアンプ３ｃは、オペアンプ３ａによって増幅された信号と、オペアンプ３ｂによって増幅された信号と、を差動増幅して処理信号Ｓ３として第２のスイッチ９に出力する。具体的には、オペアンプ３ｃの反転入力端子には、抵抗３２の他方端部が電気的に接続され、この抵抗３２の他方端部とオペアンプ３ｃの出力端子とに抵抗３６が電気的に接続されている。オペアンプ３ｃの非反転入力端子には、抵抗３５の他方端部が電気的に接続されている。この抵抗３５の他方端部と非反転入力端子の間には、抵抗３７の一方端部が電気的に接続されている。抵抗３７の他方端部は、基準電圧生成回路３８に電気的に接続されている。
【００２３】
この処理部３の抵抗３７は、可変抵抗である。抵抗３７は、基準電圧Ｖｒｅｆを調整するために用いられる。
【００２４】
また基準電圧Ｖｒｅｆの調整は、温度による基準電圧Ｖｒｅｆの変化による処理信号Ｓ３への影響を抑制するために行われる。
【００２５】
抵抗３７は、一例として、図２（ｂ）に示すように複数の抵抗Ｒ１〜抵抗ＲＮを並列に接続したもの、図２（ｃ）に示すように複数の抵抗Ｒ１〜抵抗ＲＭを直列に接続したもの、又は、これらを組み合わせたもの、を用いることができる。なおＮは、例えば、２以上の正数である。Ｍは、例えば、１以上の整数である。
【００２６】
抵抗３７が、図２（ｂ）に示すＮ個の抵抗を並列に接続した抵抗であった場合、抵抗３７は、例えば、抵抗Ｒ１と、両端にスイッチＦＳＷ１を有する抵抗Ｒ２と、両端にスイッチＦＳＷ２を有する抵抗Ｒ３と、両端にスイッチＦＳＷＮ−１を有する抵抗ＲＮと、を備えて概略構成される。このスイッチＦＳＷ１〜スイッチＦＳＷＮ−１は、メモリ７から出力される補正信号Ｓ２に応じてオン、オフするアナログスイッチである。またスイッチＦＳＷ１〜スイッチＦＳＷＮ−１は、例えば、補正信号Ｓ２が入力しない状態では、オフとなるように構成されているものとする。従って抵抗３７において、抵抗Ｒ１は、スイッチが接続されない構成としている。これは、第１のモードでは、補正信号Ｓ２が入力しないためである。
【００２７】
つまりスイッチＦＳＷ１〜スイッチＦＳＷＮ−１は、第１のスイッチ８を介してメモリ７と電気的に接続されている。従ってスイッチＦＳＷ１〜スイッチＦＳＷＮ−１は、補正信号Ｓ２に基づいてオン、オフを行うので、抵抗３７の抵抗値を変更することが可能となる。
【００２８】
例えば、補正信号Ｓ２により、スイッチＦＳＷ１がオン、他のスイッチがオフとなる場合、並列に接続された抵抗Ｒ１と抵抗Ｒ２との合成抵抗が、抵抗３７の抵抗値となる。
【００２９】
また抵抗３７が、図２（ｃ）に示すＭ個の抵抗を直列に接続した抵抗であった場合、抵抗３７は、例えば、スイッチＦＳＷ１によりバイパス可能な抵抗Ｒ１と、スイッチＦＳＷ２によりバイパス可能な抵抗Ｒ２と、スイッチＦＳＷ３によりバイパス可能な抵抗Ｒ３と、スイッチＦＳＷ４によりバイパス可能な抵抗Ｒ４と、スイッチＦＳＷ５によりバイパス可能な抵抗Ｒ５と、スイッチＦＳＷＭによりバイパス可能な抵抗ＲＭと、を備えて概略構成される。
【００３０】
例えば、補正信号Ｓ２により、スイッチＦＳＷ１とスイッチＦＳＷ２とがオフ、他のスイッチがオンとなる場合、直列に接続された抵抗Ｒ１と抵抗Ｒ２との合成抵抗が、抵抗３７の抵抗値となる。
【００３１】
以下では、抵抗３７が、図２（ｂ）に示すように、抵抗が並列に接続された構成を有するものとする。
【００３２】
基準電圧生成回路３８は、一例として、図２（ｄ）に示すように、ｎ個の抵抗ｒ１〜抵抗ｒｎを直列に電気的に接続して概略構成されている。このｎは、例えば、３以上の整数である。
【００３３】
基準電圧生成回路３８は、例えば、抵抗ｒ１と、スイッチＳＳＷ１によりバイパス可能な抵抗ｒ２と、スイッチＳＳＷ２によりバイパス可能な抵抗ｒ３と、抵抗ｒ４と、スイッチＳＳＷ３によりバイパス可能な抵抗ｒ５と、スイッチＳＳＷｎ―２によりバイパス可能な抵抗ｒｎと、を備えて概略構成される。ここでは、一例として、抵抗ｒ１と抵抗ｒ４がスイッチを接続されない構成となっている。
【００３４】
このスイッチＳＳＷ１〜スイッチＳＳＷｎ―２は、第１のスイッチ８を介してメモリ７と電気的に接続されている。つまり、第１のスイッチ８が、スイッチ制御信号Ｓａに基づいてオンとなる場合、メモリ７から補正信号Ｓ２が第１のスイッチを介して基準電圧生成回路３８に入力する。スイッチＳＳＷ１〜スイッチＳＳＷｎ―２は、この補正信号Ｓ２に基づいてオン、オフを行うので、基準電圧生成回路３８から出力される基準電圧Ｖｒｅｆを変更することが可能となる。
【００３５】
基準電圧生成回路３８は、抵抗ｒ３と抵抗ｒ４との間のノード３８０から基準電圧Ｖｒｅｆが出力されるように構成されている。また抵抗ｒ１側には、第２の電源部５から供給される電圧Ｖ２が印加され、抵抗ｒｎ側は、接地されている。
【００３６】
なお基準電圧生成回路３８は、上記に限定されず、複数の抵抗を並列に接続したもの、複数の抵抗を直列に接続したもの、又は、これらを組み合わせたもの、を用いることができる。以下では、基準電圧生成回路３８は、抵抗が直列に接続された構成を有するものとする。
【００３７】
（第１の電源部４の構成）
第１の電源部４は、一例として、自身の温度に基づいて出力する第１の電圧Ｖ１が変化するバンドギャップリファレンス（Bandgap reference）電源が用いられる。この第１の電源部４は、センサ２の温度依存性を打ち消す温度勾配を有するように構成されている。このセンサ２の温度依存性を打ち消す温度勾配は、例えば、センサ２が材料に依存した温度特性を有することから、センサ２の材料の温度特性から得られる。
【００３８】
（第２の電源部５の構成）
第２の電源部５は、一例として、バンドギャップリファレンス電源が用いられる。この第２の電源部５では、例えば、バンドギャップリファレンス電源の温度勾配をゼロに設定している。つまり第２の電源部５は、自身の温度に依存しない第２の電圧Ｖ２を出力するように構成されている。
【００３９】
（デコーダ６の構成）
デコーダ６は、第１の端子１５及び第２のスイッチ９を介して取得した入力信号Ｓ４をデコードしてデコード信号Ｓ５をメモリ７に出力するように構成されている。
【００４０】
（メモリ７の構成）
メモリ７は、一例として、半導体素子によって構成された半導体メモリである。このメモリ７には、補正情報７０が格納されている。
【００４１】
補正情報７０は、デコーダ６から出力されたデコード信号Ｓ５をメモリ７に格納可能な形式に変換したものである。また補正情報７０は、メモリ７から補正信号Ｓ２として読み出され、第１のスイッチ８を介して処理部３に入力する。処理部３は、この補正信号Ｓ２に基づいて基準電圧Ｖｒｅｆ等を変更する。
【００４２】
（第１のスイッチ８の構成）
第１のスイッチ８は、モード切替部１０から出力されるスイッチ制御信号Ｓａに基づいてオン、オフを行うアナログスイッチである。第１のスイッチ８は、スイッチ制御信号Ｓａに基づいてメモリ７と処理部３とを電気的に接続するように構成されている。
【００４３】
（第２のスイッチ９の構成）
第２のスイッチ９は、モード切替部１０から出力されるスイッチ制御信号Ｓｂに基づいてオン、オフを行うアナログスイッチである。第２のスイッチ９は、スイッチ制御信号Ｓｂに基づいて処理部３と第１の端子１５とを電気的に接続する、又は第１の端子１５とデコーダ６とを電気的に接続するように構成されている。
【００４４】
（モード切替部１０の構成）
モード切替部１０は、第２の端子１６と電気的に接続されている。モード切替部１０は、例えば、この第２の端子１６を介して制御信号Ｓ１０を取得し、この制御信号Ｓ１０に基づいて信号処理回路１の第１のモード〜第３のモードを切り替えるように構成されている。
【００４５】
第１のモードは、第１のスイッチ８を制御して処理部３とメモリ７とを電気的に接続し、メモリ７に格納された補正情報７０に基づいてセンサ２から出力された中点電位Ｖ１ａ及び中点電位Ｖ１ｂを処理部３で処理させると共に、第２のスイッチ９を制御して処理部３と第２のスイッチ９を電気的に接続し、処理部３から出力された処理信号Ｓ３を、第１の端子１５を介して出力させるモードである。
【００４６】
第２のモードは、第２のスイッチ９を制御して処理部３と第１の端子１５とを電気的に接続し、センサ２から出力された中点電位Ｖ１ａ及び中点電位Ｖ１ｂを処理部３で処理した処理信号Ｓ３を、第２のスイッチ９及び第１の端子１５を介して出力させるモードである。
【００４７】
第３のモードは、第２のスイッチ９を制御して第１の端子１５とデコーダ６とを電気的に接続し、第１の端子１５を介して取得した入力信号Ｓ４をデコーダ６でデコードし、デコードしたデコード信号Ｓ５に基づく補正情報７０をメモリ７に格納させるモードである。
【００４８】
なおモード切替部１０の変形例として、モード切替部１０は、第２の電源部５と電気的に接続され、第２の電源部５から供給される第２の電圧Ｖ２の変化に応じてモードを切り替える構成を有していても良い。
【００４９】
（クロック源１１の構成）
またクロック源１１は、例えば、信号処理回路１が動作するために必要なクロック信号を生成して供給するように構成されている。
【００５０】
（主電源１２の構成）
主電源１２は、例えば、信号処理回路１の外部から電圧Ｖを供給するように構成されている。この電圧Ｖは、一例として、６〜１６ｖである。第１の電源部４及び第２の電源部５は、この電圧Ｖに基づいて信号処理回路１が動作するために必要な第１の電圧Ｖ１及び第２の電圧Ｖ２を生成する。
【００５１】
以下では、信号処理回路１の動作について各図を参照しながら説明する。
【００５２】
（動作）
・第１のモードについて
モード切替部１０は、第２の端子１６から取得した制御信号Ｓ１０に基づいて第１のスイッチ８をオンするスイッチ制御信号Ｓａ、及び処理部３に電気的に接続するように第２のスイッチ９をオンするスイッチ制御信号Ｓｂを生成し、第１のスイッチ８及び第２のスイッチ９に出力する。
【００５３】
第１のスイッチ８は、取得したスイッチ制御信号Ｓａに基づいてメモリ７と処理部３とを電気的に接続する。第２のスイッチ９は、取得したスイッチ制御信号Ｓｂに基づいて処理部３と第１の端子１５とを電気的に接続する。
【００５４】
処理部３は、メモリ７から取得した補正情報７０に基づく補正信号Ｓ２に基づいて抵抗３７、及び基準電圧生成回路３８から出力される基準電圧Ｖｒｅｆを切り替え、センサ２から出力された中点電位Ｖ１ａ及び中点電位Ｖ１ｂを処理する。
【００５５】
処理部３は、この処理により処理信号Ｓ３を生成し、第２のスイッチ９及び第１の端子１５を介して出力する。
【００５６】
・第２のモードについて
モード切替部１０は、第２の端子１６から取得した制御信号Ｓ１０に基づいて第１のスイッチ８をオフするスイッチ制御信号Ｓａ、及び処理部３と電気的に接続するように第２のスイッチ９をオンするスイッチ制御信号Ｓｂを生成し、第１のスイッチ８及び第２のスイッチ９に出力する。
【００５７】
第１のスイッチ８は、取得したスイッチ制御信号Ｓａに基づいてオフとなる。第２のスイッチ９は、取得したスイッチ制御信号Ｓｂに基づいて処理部３と第１の端子１５とを電気的に接続する。
【００５８】
処理部３は、センサ２から出力された中点電位Ｖ１ａ及び中点電位Ｖ１ｂを処理する。処理部３は、この処理により処理信号Ｓ３を生成し、第２のスイッチ９及び第１の端子１５を介して出力する。
【００５９】
・第３のモードについて
モード切替部１０は、第２の端子１６から取得した制御信号Ｓ１０に基づいて第１のスイッチ８をオフするスイッチ制御信号Ｓａ、及び第１の端子１５とデコーダ６と電気的に接続するように第２のスイッチ９をオンするスイッチ制御信号Ｓｂを生成し、第１のスイッチ８及び第２のスイッチ９に出力する。
【００６０】
第１のスイッチ８は、取得したスイッチ制御信号Ｓａに基づいてオフとなる。第２のスイッチ９は、取得したスイッチ制御信号Ｓｂに基づいてデコーダ６と第１の端子１５とを電気的に接続する。
【００６１】
デコーダ６は、第１の端子１５及び第２のスイッチ９を介して入力信号Ｓ４を取得してデコードし、デコード信号Ｓ５を生成する。
【００６２】
メモリ７は、取得したデコード信号Ｓ５に基づいて補正情報７０を生成し、格納する。
【００６３】
（実施の形態の効果）
本実施の形態に係る信号処理回路１は、温度依存性を抑制すると共に小型化することができる。具体的には、この信号処理回路１は、センサ２が、第１の電源部４から供給される、センサ２の温度依存性と実質的に同じ温度依存性を有する第１の電圧Ｖ１により動作するので、ゲインを調整する抵抗３３を可変抵抗とする必要がなく、センサ２の温度依存性の影響を抑制することができる。
【００６４】
また信号処理回路１は、ゲインを調整する抵抗３３を可変抵抗とする必要がなく、またアナログ回路よりも面積が大きくなるアナログデジタル変換回路とデジタルアナログ変換回路を含むことなく構成されている。従って信号処理回路１は、ゲインを調整する可変抵抗、及びアナログデジタル変換回路を含む場合と比べて小さな面積で構成することができ、小型化することができる。
【００６５】
また信号処理回路１は、面積が小さいので、この信号処理回路１を搭載するチップの面積を小さくすることができる。従って１つのウエハから多くのチップを製造することができることから、信号処理回路１を備えたチップが低コストで製造されることとなり、この信号処理回路１を備えた電子機器の製造コストを抑制することができる。
【００６６】
以上、本発明のいくつかの実施の形態及び変形例を説明したが、これらの実施の形態及び変形例は、一例に過ぎず、特許請求の範囲に係る発明を限定するものではない。これら新規な実施の形態及び変形例は、その他の様々な形態で実施されることが可能であり、本発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更等を行うことができる。また、これら実施の形態及び変形例の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない。さらに、これら実施の形態及び変形例は、発明の範囲及び要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６７】
１…信号処理回路、２…センサ、３…処理部、３ａ…オペアンプ、３ｂ…オペアンプ、３ｃ…オペアンプ、４…第１の電源部、５…第２の電源部、６…デコーダ、７…メモリ、８…第１のスイッチ、９…第２のスイッチ、１０…モード切替部、１１…クロック源、１２…主電源、１５〜１８…第１の端子〜第４の端子、３１〜３７…抵抗、３８…基準電圧生成回路、７０…補正情報、３８０…ノード
【図１】
2013231621.tif 000003
【図２】
2013231621.tif 000004