(57)【要約】【課題】  伝搬遅延時間の測定値が所定範囲外になる恐れがある配線が、外部のＬＳＩテスタによって測定対象となっても、ＬＳＩテスタにエラー処理を実行させないようにできるプローブカードを提供する。【解決手段】  プローブカードの少なくとも一部の配線はそれぞれ、自配線の一端に、投入された伝搬遅延時間測定用のパルス波形を、自配線の他端以外の箇所で反射させる反射箇所規定構造を有する。例えば、反射箇所規定構造を有する配線は、ＬＳＩテスタ寄りの配線部分と、ＤＵＴ寄りの配線部分と、これらの配線部分間に介挿された、パルス波形の周波数成分に対し、各配線部分より高インピーダンスのフェライトビーズとを有し、ＬＳＩテスタ寄りの配線部分とフェライトビーズとの境界をパルス波形の反射箇所にしている。【選択図】      図１
2013092472.tif 000002
【特許請求の範囲】
【請求項１】
主試験装置と試験対象回路との間に介在し、搭載している多数の配線のそれぞれを介して、上記主試験装置と上記試験対象回路とを電気的に接続する試験信号仲介基板において、
少なくとも一部の配線はそれぞれ、自配線の一端に、上記主試験装置側から投入された当該配線の伝搬遅延時間測定用のパルス波形を、自配線の他端以外の箇所で反射させる反射箇所規定構造を有することを特徴とする試験信号仲介基板。
【請求項２】
反射箇所規定構造を有する配線は、上記主試験装置寄りの第１の配線部分と、上記試験対象回路寄りの第２の配線部分と、上記第１及び第２の配線部分間に介挿された、上記パルス波形の周波数成分に対し、上記第１及び第２の配線部分より高インピーダンスの高インピーダンス素子とを有することを特徴とする請求項１に記載の試験信号仲介基板。
【請求項３】
反射箇所規定構造を有する配線は、上記第１の配線部分と上記高インピーダンス素子との接続点に一端が接続され、他端が開放されている第３の配線部分をさらに有することを特徴とする請求項１又は２に記載の試験信号仲介基板。
【請求項４】
上記高インピーダンス素子がフェライトビーズであることを特徴とする請求項２又は３に記載の試験信号仲介基板。
【請求項５】
当該試験信号仲介基板がプローブカードであることを特徴とする請求項１〜４のいずれかに記載の試験信号仲介基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は試験信号仲介基板に関し、例えば、半導体試験装置で用いられるプローブカードやテストボードに適用し得るものである。
【背景技術】
【０００２】
プローブカード１は、図６に示すように、主試験装置であるＬＳＩテスタ２と、ウェハ上の試験対象であるＬＳＩチップ（以下、ＤＵＴと呼ぶ）３とを電気的に接続する電気機械的な接続治具である。
【０００３】
仮に、ＤＵＴ３を試験するために、ＬＳＩテスタ２から３種類の試験信号ＳＡ〜ＳＣが送出され、各試験信号ＳＡ〜ＳＣがそれぞれ、プローブカード１の異なる配線１Ａ〜１Ｃを介してＤＵＴ３に到達したとする。この場合において、図６（Ａ）に示すように、配線１Ａ〜１Ｃの配線長の違いなどによって、ＬＳＩテスタ２から３種類の試験信号ＳＡ〜ＳＣが同時に送出されたとしても、ＤＵＴ３に到達するタイミングは一致するとは限らない。到達するタイミングのずれによっては、ＤＵＴ３を正しく試験することができない。
【０００４】
そのため、ＤＵＴ３を接続して試験する前に、各試験信号ＳＡ〜ＳＣが対応する配線１Ａ〜１Ｃを伝搬していく際の伝搬遅延時間を予め測定し、図６（Ｂ）に示すように、ＬＳＩテスタ２から試験信号ＳＡ〜ＳＣを送出するタイミングを、測定した伝搬遅延時間に応じてずらし、３種類の試験信号ＳＡ〜ＳＣがＤＵＴ３に到達するタイミングを一致させるようにする補正（スキュー補正）を実行されている（特許文献１、特許文献２参照）。なお、ＬＳＩテスタ２が対応可能な伝搬遅延時間の範囲は定まっており、上限を超えた伝搬遅延時間の場合には、伝搬遅延時間を測定できてもスキュー補正を実行することができない。
【０００５】
各配線１Ａ〜１Ｃにおける伝搬遅延時間の測定は、その測定によってＤＵＴ３となり得るＬＳＩチップが破壊されるような不都合が発生しないように、プローブカード１とＬＳＩチップとを接続しない状態で実行される。従来は、このような配線の一端が開放（ＯＰＥＮ）していても伝搬遅延時間を測定できるＴＤＲ（Ｔｉｍｅ  Ｄｏｍａｉｎ  Ｒｅｆｒｅｃｔｉｏｎ）法が測定に利用される。すなわち、配線のインピーダンスが所望するインピーダンスになっている場合において、ＬＳＩテスタ２から、配線の一端にパルス波形を入力すると、配線の中を進行していったパルス波形は配線の他端で反射され、逆方向に進行してＬＳＩテスタ２に戻り、この往復の伝搬遅延時間から、スキュー補正で利用する伝搬遅延時間を測定する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−９８０１号公報
【特許文献２】特開２００２−７１７５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
近年、ＬＳＩチップの試験コストを低減するため、プローブカード１を介して、同一のウェハ上の多数のＤＵＴ３を並行的に試験することが増えてきている。このような多数個並行試験では、ＬＳＩテスタ２から多くの試験信号を送出しなければならず、また、多数のＤＵＴ３が処理して出力した信号を取り込まなければならない。そのため、ＬＳＩテスタ２からの信号チャネル（出力専用ピンや入力専用ピン）として不足する信号チャネルも生じることもあり、本来の目的とは違うチャネルが割り当てられることがある。
【０００８】
ＬＳＩテスタ２からの信号チャネルとしては、クロックなどのハイレベルとローレベルとの変化が速い信号を通すＡＣチャネルと、レベルがハイ又はローに固定された信号やレベルの変化が遅い信号を通すＤＣチャネルとがある。ＤＣチャネルは、レベルが固定又はレベル切替が遅いため、ＤＵＴ３への到達のタイミングずれを考慮する必要がなく、そのため、ＡＣチャネルとは異なり、プローブカード１の配線での伝搬遅延時間は問題とならない。
【０００９】
また、プローブカード１の配線も、ハイレベルとローレベルとの変化が速い信号を通すに好適なＡＣチャネル（の配線）と、レベル固定信号やレベル切替が遅い信号を通すに好適なＤＣチャネル（の配線）とがある。ＡＣチャネルの配線は、伝搬遅延時間が問題となるので、伝搬遅延時間の測定に影響を与えないように配線インピーダンスが一定（例えば５０Ω）であることが望ましい。一方、ＤＣチャネルの配線は、配線長に比例して固定レベル（ハイレベル）が低下していくことを考慮すると低抵抗で設計する必要がある。
【００１０】
多数個並行試験において、上述したようにＬＳＩテスタ２の信号チャネルが不足した場合には、ＬＳＩテスタ２のＡＣチャネルを、プローブカード１のＤＣチャネルの配線に割り当てる。これは、ＬＳＩテスタ２のＡＣチャネルは、レベル切替速度の変動に対応できるため、ＤＣチャネルの機能を代用できるが、その逆は成立しないためである。
【００１１】
ＬＳＩテスタ２は、基本的には、全てのＡＣチャネルについて、ＴＤＲ法による伝搬遅延時間の測定と、測定時間に基づいたスキュー補正とを行う。ここでのＡＣチャネルには、ＤＣチャネルの機能を代用するＡＣチャネルも含まれる。
【００１２】
従来、ＬＳＩテスタ２のＡＣチャネルをＤＣチャネルの代用として適用し、プローブカード１のＤＣチャネルの配線に対応付けた場合に、ＴＤＲ法による伝搬遅延時間の測定で不具合が発生していた。
【００１３】
例えば、プローブカード１のＤＣチャネル配線は、伝搬遅延時間に基づくスキュー補正を行う必要がないため、測定された伝搬遅延時間が、ＬＳＩテスタ２がスキュー補正で対応可能な伝搬遅延時間の上限を超えることが生じる。また例えば、プローブカード１のＤＣチャネル配線のインピーダンスは所望値が定められていないため、所定のインピーダンスを前提としているＴＤＲ法による伝搬遅延時間の測定では、測定された伝搬遅延時間を保証できず、スキュー補正が誤ってなされることも生じる。
【００１４】
以上のような不具合が発生した場合には、ＤＵＴ３の試験を始めることができない状態になる。
【００１５】
以上では、プローブカード１を例にして従来技術及びその課題を説明したが、ＬＳＩテスタ２によるＤＵＴ３の試験には、テストボードが仲介することもあり、試験信号仲介基板がテストボードの場合にも、同様な課題が生じている。
【００１６】
本発明は、上述の課題に鑑みなされたものであり、伝搬遅延時間の測定値が所定範囲外になる恐れがある配線が、外部の主試験装置によって伝搬遅延時間の測定対象となっても、その測定がエラーになって試験対象の試験への移行を停止させることがない試験信号仲介基板を提供しようとしたものである。
【課題を解決するための手段】
【００１７】
かかる課題を解決するため、第１の本発明は、主試験装置と試験対象回路との間に介在し、搭載している多数の配線のそれぞれを介して、上記主試験装置と上記試験対象回路とを電気的に接続する試験信号仲介基板において、少なくとも一部の配線はそれぞれ、自配線の一端に、上記主試験装置側から投入された当該配線の伝搬遅延時間測定用のパルス波形を、自配線の他端以外の箇所で反射させる反射箇所規定構造を有することを特徴とする。
【発明の効果】
【００１８】
本発明によれば、反射箇所規定構造により、測定される伝搬遅延時間を所定範囲内にすることができ、測定がエラーになって試験対象の試験への移行を停止させることをなくすことができる。
【図面の簡単な説明】
【００１９】
【図１】第１の実施形態のプローブカードにおける配線パターンを示す模式的な平面図である。
【図２】第１の実施形態においてフェライトビーズを介したことによる伝搬遅延時間への影響の実験結果を示す説明図である。
【図３】第２の実施形態のプローブカードにおける配線パターンを示す模式的な平面図である。
【図４】第２の実施形態においてダミー配線を設けたことによる伝搬遅延時間への影響の実験結果を示す説明図である。
【図５】第３の実施形態のプローブカードにおける配線パターンを示す模式的な平面図である。
【図６】従来のプローブカードにおける配線パターンを示す模式的な平面図である。
【発明を実施するための形態】
【００２０】
（Ａ）第１の実施形態
以下、本発明に係る試験信号仲介基板をプローブカードに適用した第１の実施形態を、図面を参照しながら説明する。
【００２１】
図１は、第１の実施形態のプローブカードにおける配線パターンを示す模式的な平面図であり、上述した図６との同一部分には同一符号を付して示している。
【００２２】
第１の実施形態のプローブカード１０も、ＬＳＩテスタ２と、ＤＵＴ（ウェハ上のＬＳＩチップ）３との間に介在し、ＬＳＩテスタ２とＤＵＴ３とを電気的に接続させ、ＬＳＩテスタ２によるＤＵＴ３の試験を実行させるものである。ＬＳＩテスタ２によるＤＵＴ３の試験に先立ち、第１の実施形態のプローブカード１０だけがＬＳＩテスタ２に接続された状態で、ＬＳＩテスタ２は、ＬＳＩテスタ２の全てのＡＣチャネル（ＤＣチャネルの代用ＡＣチャネルを含む）に対応するプローブカード１０内の配線に対し、伝搬遅延時間の測定と、その測定結果に基づいたスキュー補正とを行うようになされている。
【００２３】
図１は、プローブカード１０の配線として、ＤＣチャネルの配線１１と、ＡＣチャネルの配線１２とを１本ずつ取り出して示している。
【００２４】
ＡＣチャネル配線１２は、従来と同様に、所定インピーダンス（例えば５０Ω）を有する配線であり、一端がＬＳＩテスタ２の端子に接続され、他端がＤＵＴ３の端子に接続されている。実際上、配線は曲がっていたりしていることもあるが、図１では、両端間を直線上に示している。
【００２５】
ＤＣチャネル配線１１は、ＬＳＩテスタ２寄りの配線部分２０と、ＤＵＴ３寄りの配線部分２１と、これら配線部分２０及び２１に接続されているフェライトビーズ２２とから構成されている。ＤＣチャネル配線１１も、実際上、曲がっていたりしていることもあるが、図１では直線上に示している。
【００２６】
各配線部分２０、２１はそれぞれ、ＤＣチャネル配線に要求されている固定レベル信号の伝搬での減衰防止面から低抵抗に選定されている。
【００２７】
フェライトビーズ２２は、周知のように、フェライト材料のインピーダンス成分の周波数特性を利用して高周波ノイズを除去するＥＭＩ部品として用いられることが多いものである。この第１の実施形態の場合、フェライトビーズ２２は、直流成分を通過させると共に、ＴＤＲ法のパルス波形が有する周波数成分に対しては高インピーダンス素子（例えば、１５０Ω以上）として機能するものである。
【００２８】
すなわち、フェライトビーズ２２は、配線の伝搬遅延時間の測定時には、ＬＳＩテスタ２から入力されたパルス波形を、ＬＳＩテスタ２寄りの配線部分２０とフェライトビーズ２２との境界で反射させ、ＤＵＴ３を接続した後に行う試験では入力されたレベル固定信号又はレベル切替の遅い信号をそのまま通過させるものである。
【００２９】
以上から明らかなように、フェライトビーズ２２は、ＤＣチャネル配線１１が伝搬遅延時間の測定対象となったときに、ＤＣチャネル配線１１の全長に応じた伝搬遅延時間をＬＳＩテスタ２に測定させるのではなく、ＬＳＩテスタ２寄りの配線部分２０の長さやインピーダンスなどで定まる伝搬遅延時間を、ＤＣチャネル配線１１の全長に応じた伝搬遅延時間に見せ掛けてＬＳＩテスタ２に測定させるように機能するものである。
【００３０】
フェライトビーズ２２の位置（言い換えると、ＬＳＩテスタ２寄りの配線部分２０の長さやインピーダンスなど）によって、ＬＳＩテスタ２が測定できる伝搬遅延時間が異なる。フェライトビーズ２２の位置は、伝搬遅延時間の測定、測定に基づいたスキュー補正でＬＳＩテスタ２がエラーと処理することがない位置に選定されている。
【００３１】
ＤＣチャネル配線１１のフェライトビーズ２２を介挿するようにしたのは、以下の理由による。
【００３２】
インピーダンスが５０Ωの場合には、配線の伝搬遅延時間を測定することができるが、ＤＣチャネル配線のようなインピーダンスが５０Ω以外の場合には、ＴＤＲ法では測定結果は保証されない。このような不都合を発生させない場合には、ＤＣチャネル配線を全てＡＣチャネル配線と同様にインピーダンスを５０Ωで設計すればよい。しかし、ＤＣチャネル配線は低抵抗が求められており、この方法を適用できない。
【００３３】
ＤＣチャネル配線は、本来、伝搬遅延時間の測定対象ではない。従って、ＬＳＩテスタ２がＤＣチャネル配線の伝搬遅延時間を正しく測定してエラー処理を実行するより、ＬＳＩテスタ２が、エラー処理を実行しないように伝搬遅延時間を測定させれば良い。ＴＤＲ法による伝搬遅延時間の測定は、配線の開放端からの反射波形を測定しており、この反射波形を、ＬＳＩテスタ２の伝搬遅延時間の調整範囲内で測定できれば良い。逆に言えば、ＬＳＩテスタ２の伝搬遅延時間の調整範囲内になるように、パルス波形の反射箇所を設ければ良い。通常、反射波形の発生箇所は配線の開放端であり、配線の開放端のインピーダンスは高い（ほぼ無限大である）。しかし、伝搬遅延時間の判定インピーダンスは１５０Ω（反射係数でいえばρ＝０．５）であり、開放端を作らなくても、インピーダンスが１５０Ω以上の箇所を作れば、そこが反射箇所となる。
【００３４】
第１の実施形態では、ＬＳＩテスタ２の調整範囲内の伝搬遅延時間を達成できるように、ＤＣチャネル配線１１の意図した箇所にフェライトビーズ２２を介挿し、パルス波形の反射箇所を設けた。
【００３５】
また、フェライトビーズ２２は、直流成分に対しては通過させる性質を有しており、ＤＵＴ３を接続させた後に行うＤＣチャネルとしての試験に対しても、悪影響を与えることはない。
【００３６】
図２（Ａ）は、フェライトビーズ２２を介したことによる伝搬遅延時間への影響の実験結果を示すグラフである。この実験は、図２（Ｂ）に示すように、２つの同軸ケーブル３０、３１と、フェライトビーズ３２とでＤＣチャネル配線１１と同様なパルス波形の伝搬路を形成し、この伝搬路に対してＴＤＲ測定器３５を接続して伝搬遅延時間を測定したものである。
【００３７】
図２（Ａ）において、曲線Ｃ１は同軸ケーブル３０だけの場合に対してＴＤＲ法で測定した結果を示し、曲線Ｃ２は同軸ケーブル３０とフェライトビーズ３２と同軸ケーブル３１との直列回路に対してＴＤＲ法で測定した結果を示し、曲線Ｃ３は同軸ケーブル３０と同軸ケーブル３１との直列回路に対してＴＤＲ法で測定した結果を示している。伝搬遅延時間を測定する反射係数０．５での測定時間（伝搬遅延時間の２倍）は、曲線Ｃ１及びＣ２が同様であり、曲線Ｃ３より大幅に短くなっている。すなわち、フェライトビーズ３２を介挿することにより、ＴＤＲ測定器３５寄りの同軸ケーブル３０の長さに応じた伝搬遅延時間が測定されていることが分かる。
【００３８】
第１の実施形態によれば、レベル固定信号やレベル切替が遅い信号用のＤＣチャネル配線が、ＬＳＩテスタによる伝搬遅延時間の測定対象となっても、ＤＣチャネル配線にフェライトビーズを介挿して、測定される伝搬遅延時間が、意図した範囲内に収まるようにしたので、測定がエラーとなることはなく、試験対象の試験へ移行させることができる。
【００３９】
ここで、ＤＣチャネル配線に介挿するフェライトビーズは、例えば、１辺が１ｍｍ以下の直方体形状のチップ部品となっており、フェライトビーズを介挿するとしても、実装上、問題とならない程度である。
【００４０】
（Ｂ）第２の実施形態
次に、本発明に係る試験信号仲介基板をプローブカードに適用した第２の実施形態を、図面を参照しながら説明する。
【００４１】
図３は、第２の実施形態のプローブカードにおける配線パターンを示す模式的な平面図であり、上述した第１の実施形態に係る図１との同一、対応部分には同一、対応符号を付して示している。
【００４２】
第２の実施形態のプローブカード１０Ａも、ＬＳＩテスタ２と、ＤＵＴ（ウェハ上のＬＳＩチップ）３との間に介在し、ＬＳＩテスタ２とＤＵＴ３とを電気的に接続させ、ＬＳＩテスタ２によるＤＵＴ３の試験を実行させるものである。
【００４３】
図３は、プローブカード１０Ａの配線として、ＤＣチャネルの配線１１Ａと、ＡＣチャネルの配線１２とを１本ずつ示している。
【００４４】
ＡＣチャネル配線１２は、従来や第１の実施形態と同様なものであるので、その説明は省略する。
【００４５】
ＤＣチャネル配線１１Ａは、ＬＳＩテスタ２寄りの配線部分２０と、ＤＵＴ３寄りの配線部分２１と、これら配線部分２０及び２１に接続されているフェライトビーズ２２と、配線部分２０及びフェライトビーズ２２の接続点に一端が接続され他端が開放されているダミー配線２３とからなっている。すなわち、第１の実施形態のＤＣチャネル配線１１に比較して、ダミー配線２３が増えている。
【００４６】
フェライトビーズ２２は、プローブカード１０Ａに搭載されている他の部品の配置位置や他の配線の実装位置などによって、例えば、好適な位置よりＬＳＩテスタ２寄りに実装しなければならないことも生じる。この場合において、第１の実施形態であれば、測定される伝搬遅延時間が短くなり過ぎて、意図した範囲外になる恐れがある。また、プローブカード（１０）の製造工程において、フェライトビーズ２２の介挿位置がばらつき、測定される伝搬遅延時間が短くなり過ぎて意図した範囲外になる恐れがある。そのため、フェライトビーズ２２の介挿箇所に拘らずに、測定される伝搬遅延時間を意図した範囲内に収める手法があれば好ましい。配線部分２０及びフェライトビーズ２２の接続点に一端が接続され他端が開放されているダミー配線２３は、測定される伝搬遅延時間を可変可能とする構成要素である。ダミー配線２３は、ＡＣチャネル用配線１２と同様なインピーダンスを有するものであっても良く、配線部分２０及び２１と同様なインピーダンスを有するものであっても良い。
【００４７】
伝搬遅延時間のためにＬＳＩテスタ２から当該プローブカード１０Ａに入力されたパルス波形は、配線部分２０を通過して、配線部分２０及びフェライトビーズ２２の接続点に到達する。この接続点に到達したパルス波形は、フェライトビーズ２２が高インピーダンスである一方、ダミー配線２３のインピーダンスが低いため、ダミー配線２３にその一端から進入する。ダミー配線２３に進入したパルス波形はそのまま進行し、ダミー配線２３の開放端で反射され、逆方向に進行してＬＳＩテスタ２に戻る。すなわち、ダミー配線２３を追加した第２の実施形態のＤＣチャネル配線１１Ａでは、配線部分２０及びダミー配線２３によって測定される伝搬遅延時間が規定される。
【００４８】
例えば、フェライトビーズ２２を好適な位置よりＬＳＩテスタ２寄りに実装しなければならない場合には、そのずれ量に応じた長さを有するダミー配線２３を設けることにより、ＬＳＩテスタ２がエラー処理を実行しない伝搬遅延時間の測定値を得ることができる。
【００４９】
また例えば、ダミー配線の敷設工程では少し長めのダミー配線を設け、出荷検査などで伝搬遅延時間を確認する際には、確認された伝搬遅延時間に応じた長さだけダミー配線の開放端側を切断し、ＬＳＩテスタ２がエラー処理を実行しない伝搬遅延時間の測定値を達成できるようにする。
【００５０】
なお、フェライトビーズ２２は直流成分を通過させるので、また、ダミー配線２３の一端は開放端であるため、ＤＵＴ３の試験時のレベル固定信号又はレベル切替が遅い信号は、フェライトビーズ２２を通過してＤＵＴ３側に向かい、ダミー配線２３が試験に悪影響を与えることはない。
【００５１】
図４（Ａ）は、ダミー配線２３を設けたことによる伝搬遅延時間への影響の実験結果を示すグラフである。この実験は、図４（Ｂ）に示すように、２つの同軸ケーブル３０、３１、３３と、フェライトビーズ３２とでＤＣチャネル配線１１Ａと同様なパルス波形の伝搬路を形成し、この伝搬路に対してＴＤＲ測定器３５を接続して伝搬遅延時間を測定したものである。
【００５２】
図４（Ａ）において、曲線Ｃ２は同軸ケーブル３０とフェライトビーズ３２と同軸ケーブル３１との直列回路（ダミー配線に対応する同軸ケーブル３３は接続されていない）に対してＴＤＲ法で測定した結果を示し、曲線Ｃ４は長さＬの同軸ケーブル３３を同軸ケーブル３０とフェライトビーズ３２との接続点に接続した回路に対してＴＤＲ法で測定した結果を示し、曲線Ｃ５は長さ２Ｌの同軸ケーブル３３を同軸ケーブル３０とフェライトビーズ３２との接続点に接続した回路に対してＴＤＲ法で測定した結果を示し、曲線Ｃ６は長さ３Ｌの同軸ケーブル３３を同軸ケーブル３０とフェライトビーズ３２との接続点に接続した回路に対してＴＤＲ法で測定した結果を示している。
【００５３】
図４（Ａ）から、ダミー配線２３を設けた方がダミー配線２３を設けない場合より測定される伝搬遅延時間が長いことが分かる。また、ダミー配線２３の長さが長くなればなるほど測定される伝搬遅延時間が長いことが分かる。これにより、ダミー配線２３が、測定される伝搬遅延時間の調整要素となっていることが分かる。
【００５４】
第２の実施形態によれば、レベル固定信号やレベル切替が遅い信号用のＤＣチャネル配線が、ＬＳＩテスタによる伝搬遅延時間の測定対象となっても、ＤＣチャネル配線にフェライトビーズを介挿し、かつ、ダミー配線を設けて、測定される伝搬遅延時間が、意図した範囲内に収まるようにしたので、測定がエラーとなることはなく、試験対象の試験へ移行させることができる。
【００５５】
ここで、ダミー配線を設けたので、その長さ調整により、測定される伝搬遅延時間を調整することができる。
【００５６】
（Ｃ）第３の実施形態
次に、本発明に係る試験信号仲介基板をプローブカードに適用した第３の実施形態を、図面を参照しながら説明する。
【００５７】
図５は、第２の実施形態のプローブカードにおける配線パターンを示す模式的な平面図であり、上述した第１の実施形態に係る図１との同一、対応部分には同一、対応符号を付して示している。
【００５８】
第３の実施形態のプローブカード１０Ｂも、ＬＳＩテスタ２と、ＤＵＴ（ウェハ上のＬＳＩチップ）３との間に介在し、ＬＳＩテスタ２とＤＵＴ３とを電気的に接続させ、ＬＳＩテスタ２によるＤＵＴ３の試験を実行させるものである。
【００５９】
図５は、プローブカード１０Ｂの配線として、ＤＣチャネルの配線１１Ｂと、ＡＣチャネルの配線１２とを１本ずつ示している。ＡＣチャネル配線１２は、従来や第１の実施形態や第２の実施形態と同様なものであるので、その説明は省略する。
【００６０】
ＤＣチャネル配線１１Ｂは、ＬＳＩテスタ２寄りの配線部分２０と、ＤＵＴ３寄りの配線部分２１と、これら配線部分２０及び２１の接続、非接続を切り換えるスイッチ２２Ｂとから構成されている。すなわち、第３の実施形態の場合には、フェライトビーズ２２に代えてスイッチ２２Ｂを設けている。スイッチ２２Ｂは、電気機械的なスイッチであっても良く、フォトＭＯＳリレーなどのスイッチング素子であっても良い。
【００６１】
伝搬遅延時間の測定時においてはスイッチ２２Ｂを開放して行う。これにより、伝搬遅延時間のためにＬＳＩテスタ２から当該プローブカード１０Ａに入力されたパルス波形は、配線部分２０の一端から入力されて進行し、配線部分２０の他端で反射され、逆方向に進行してＬＳＩテスタ２に戻る。従って、測定される伝搬遅延時間は、配線部分２０だけが反映されたものとなる。
【００６２】
ＤＵＴ３の試験時においては、スイッチ２２Ｂを閉成して行う。スイッチ２３が閉成されているので、レベル固定信号や、レベル切替が遅い信号などの試験信号は、スイッチ２２Ｂをそのまま通過してＤＵＴ３側に進行し、ＤＵＴ３の試験を実行させる。
【００６３】
第３の実施形態によれば、レベル固定信号やレベル切替が遅い信号用のＤＣチャネル配線が、ＬＳＩテスタによる伝搬遅延時間の測定対象となっても、ＤＣチャネル配線にスイッチを介挿し、スイッチを開放して測定させ、測定される伝搬遅延時間が、意図した範囲内に収まるようにしたので、測定がエラーとなることはなく、試験対象の試験へ移行させることができる。
【００６４】
（Ｄ）他の実施形態
第３の実施形態は、第１の実施形態におけるフェライトビーズに代えてスイッチを適用したものを示したが、第２の実施形態におけるフェライトビーズに代えてスイッチを適用するようにしても良い。すなわち、スイッチとダミー配線とを有するようにＤＣチャネル配線を構成するようにしても良い。
【００６５】
第１及び第２の実施形態においては、伝搬遅延時間の測定用のパルス波形に対して高インピーダンスを呈すると共に、レベル固定信号などの試験用の直流信号をそのまま通過させる素子として、フェライトビーズを適用したものを示したが、上述のように、周波数成分によってインピーダンスが異なる機能を発揮するものであればフェライトビーズに代えて適用するようにしても良い。例えば、チップインダクタと呼ばれている素子は、フェライトを利用していないものであっても、本発明に利用することができる。
【００６６】
上記各実施形態では、試験信号仲介基板がプローブカードであるものを示したが、テストボードなど、他の試験信号仲介基板に本発明の技術思想を適用することができる。
【符号の説明】
【００６７】
２…ＬＳＩテスタ、３…ＤＵＴ（ウェハ上のＬＳＩチップ）、１０、１０Ａ、１０Ｂ…プローブカード、１１、１１Ａ、１１Ｂ…ＤＣチャネン配線、１２…ＡＣチャネル配線、２０…ＬＳＩテスタ寄りの配線部分、２１…ＤＵＴ寄りの配線部分、２２…フェライトビーズ、２２Ｂ…スイッチ、２３…ダミー配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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