(57)【要約】【課題】磁壁移動型ＭＲＡＭのメモリセルの面積を低減する。【解決手段】メモリセル２００−１が、固定層１１と磁気記録層２１とリファレンス層４１とトンネルバリア膜３１とＭＯＳトランジスタ５１とを備えており、メモリセル２００−２が、固定層１３と磁気記録層２２とリファレンス層４２とトンネルバリア膜３２とＭＯＳトランジスタ５２とを備えている。固定層１１、１３は、第１方向に固定された磁化を有している。第１方向と反対の第２方向に固定された磁化を有する固定層１２が磁気記録層２１、２２に接合されている。固定層１２と共通ビット線ＣＢＬとが、それらの間の電気的接続が分離不能であるように接続される。【選択図】図３
2013062336.tif 000002
【特許請求の範囲】
【請求項１】
第１メモリセルと、
前記第１メモリセルに隣接する第２メモリセルと、
第１及び第２書き込みビット線と、
共通ビット線
を具備し、
前記第１メモリセルは、
第１方向に固定された磁化を有する第１固定層と、
前記第１固定層に接合され、強磁性体で形成された第１磁気記録層と、
前記第１磁気記録層に対向するように設けられた第１リファレンス層と、
前記第１磁気記録層と前記第１リファレンス層との間に設けられた第１トンネルバリア膜と、
前記第１固定層と前記第１書き込みビット線との間に接続された第１トランジスタ
とを備え、
前記第２メモリセルは、
前記第１方向に固定された磁化を有する第２固定層と、
前記第２固定層に接合され、強磁性体で形成された第２磁気記録層と、
前記第２磁気記録層に対向するように設けられた第２リファレンス層と、
前記第２磁気記録層と前記第２リファレンス層との間に設けられた第２トンネルバリア膜と、
前記第２固定層と前記第２書き込みビット線との間に接続された第２トランジスタ
とを備え、
前記第１及び第２リファレンス層は、前記第１方向又は前記第１方向と反対の第２方向に固定された磁化を有し、
前記第２方向に固定された磁化を有する共通固定層が前記第１磁気記録層と前記第２磁気記録層とに接合され、
前記共通固定層と前記共通ビット線とが、前記共通固定層と前記共通ビット線との間の電気的接続が分離不能であるように接続される
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第１メモリセルの書き込み動作では、前記第１トランジスタがオンされ、前記共通ビット線が接地電位に設定され、前記第１書き込みビット線が、書き込まれるデータに応じて正電圧又は負電圧に設定される
半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記第１メモリセルの書き込み動作では、前記第１トランジスタがオンされ、前記共通ビット線が、電源電圧の半分のＶＤＤ／２電位に設定され、前記第１書き込みビット線が、書き込まれるデータに応じて、前記ＶＤＤ／２電位より高い正電圧又は接地電位に設定される
半導体装置。
【請求項４】
請求項１乃至３のいずれかに記載の半導体装置であって、
前記第１メモリセルの読み出し動作では、前記第１トランジスタがオンされ、前記第１書き込みビット線が接地電位に設定され、前記共通ビット線はフローティングにされ、前記第１リファレンス層が所定の電位に設定される
半導体装置。
【請求項５】
請求項１乃至３のいずれかに記載の半導体装置であって、
前記第１メモリセルの前記第１磁気記録層と前記第２メモリセルの前記第２磁気記録層とが物理的に一体に形成されている
半導体装置。
【請求項６】
請求項５に記載の半導体装置であって、
更に、第３及び第４メモリセルを具備し、
前記第２メモリセルは、前記第１メモリセルに対して第３方向で隣接し、
前記第３メモリセルは、前記第１メモリセルに対して前記第３方向に垂直な第４方向で隣接し、
前記第４メモリセルは、前記第２メモリセルに対して前記第４方向で隣接し、
前記第３メモリセルは、
前記第１方向に固定された磁化を有する第３固定層と、
前記第３固定層に接合され、強磁性体で形成された第３磁気記録層と、
前記第３磁気記録層に対向するように設けられた第３リファレンス層と、
前記第３磁気記録層と前記第３リファレンス層との間に設けられた第３トンネルバリア膜と、
前記第３固定層と前記第１書き込みビット線との間に接続された第３トランジスタ
とを備え、
前記第４メモリセルは、
前記第１方向に固定された磁化を有する第４固定層と、
前記第４固定層に接合され、強磁性体で形成された第４磁気記録層と、
前記第４磁気記録層に対向するように設けられた第４リファレンス層と、
前記第４磁気記録層と前記第２リファレンス層との間に設けられた第４トンネルバリア膜と、
前記第４固定層と前記第２書き込みビット線との間に接続された第４トランジスタ
とを備え、
前記共通固定層が前記第３磁気記録層と前記第４磁気記録層とに接合され、
前記共通固定層と前記共通ビット線とを接続するビアコンタクトが、前記第１乃至第４メモリセルの境界に重なって設けられた
半導体装置。
【請求項７】
請求項１乃至４のいずれかに記載の半導体装置であって、
前記第２メモリセルは、前記第１メモリセルに対して第３方向で隣接し、
前記第１及び第２書き込みビット線は、前記第３方向に垂直な第４方向に延伸するように設けられ、
前記共通ビット線は、前記第３方向に延伸するように設けられた
半導体装置。
【請求項８】
請求項７に記載の半導体装置であって、
更に、第３及び第４メモリセルを具備し、
前記第２メモリセルは、前記第１メモリセルに対して第３方向で隣接し、
前記第３メモリセルは、前記第１メモリセルに対して前記第３方向に垂直な第４方向で隣接し、
前記第４メモリセルは、前記第２メモリセルに対して前記第４方向で隣接し、
前記第３メモリセルは、
前記第１方向に固定された磁化を有する第３固定層と、
前記第３固定層に接合され、強磁性体で形成された第３磁気記録層と、
前記第３磁気記録層に対向するように設けられた第３リファレンス層と、
前記第３磁気記録層と前記第３リファレンス層との間に設けられた第３トンネルバリア膜と、
前記第３固定層と前記第１書き込みビット線との間に接続された第３トランジスタ
とを備え、
前記第４メモリセルは、
前記第１方向に固定された磁化を有する第４固定層と、
前記第４固定層に接合され、強磁性体で形成された第４磁気記録層と、
前記第４磁気記録層に対向するように設けられた第４リファレンス層と、
前記第４磁気記録層と前記第２リファレンス層との間に設けられた第４トンネルバリア膜と、
前記第４固定層と前記第２書き込みビット線との間に接続された第４トランジスタ
とを備え、
前記第１及び第３磁気記録層は物理的に一体に形成されており、
前記第２及び第４磁気記録層は物理的に一体に形成されており、
前記共通固定層と前記共通ビット線とを接続するビアコンタクトが、前記第１乃至第４メモリセルの境界に重なって設けられた
半導体装置。
【請求項９】
請求項８に記載の半導体装置であって、
前記第１リファレンス層及び前記第３リファレンス層は、それぞれ、前記第１固定層及び前記第３固定層に対して前記第３方向にある位置に位置しており、
前記共通固定層と前記第１及び第３磁気記録層が接合している位置は、前記第１リファレンス層に対して前記第４方向に位置しており、且つ、前記第３リファレンス層に対して前記第４方向と反対の第５方向に位置している
半導体装置。
【請求項１０】
請求項１に記載の半導体装置であって、
更に、  
前記第１リファレンス層に接続され、前記第１書き込みビット線に平行に設けられた第１読み出しビット線を備え、
とを備え、
前記第１ＭＯＳトランジスタが、第１拡散層と前記第１拡散層を横断するように設けられたワード線とで構成され、
前記第１拡散層が、前記第１ＭＯＳトランジスタのソースと前記第１書き込みビット線とを接続するビアコンタクトから、少なくとも前記第１読み出しビット線の下方の領域に到達するように設けられている
半導体装置。
【請求項１１】
請求項１０に記載の半導体装置であって、
更に、
前記第２リファレンス層に接続され、前記第２書き込みビット線に平行に設けられた第２読み出しビット線を備え、
前記第２ＭＯＳトランジスタが、第２拡散層と前記ワード線とで構成され、
前記ワード線が前記第２拡散層を横断するように設けられ、
前記第２拡散層が、前記第２ＭＯＳトランジスタのソースと前記第２書き込みビット線とを接続するビアから、少なくとも前記第２読み出しビット線の下方の領域に到達するように設けられている
半導体装置。
【請求項１２】
請求項１乃至１１のいずれかに記載の半導体装置であって、
前記第１磁気記録層には、前記第１リファレンス層と前記第１固定層の間の位置、及び第１リファレンス層と前記共通固定層の間の位置にくびれ部が設けられ、
前記第２磁気記録層には、前記第２リファレンス層と前記第２固定層の間の位置、及び第２リファレンス層と前記共通固定層の間の位置にくびれ部が設けられる
半導体装置。
【請求項１３】
請求項１乃至１２のいずれかに記載の半導体装置を備える磁気ランダムアクセスメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び磁気ランダムアクセスメモリ（MRAM: Magnetic Random Access
Memory）に関し、特に、磁壁移動型のＭＲＡＭに関する。
【背景技術】
【０００２】
近年、半導体装置の一種である不揮発性メモリのひとつとして、磁気抵抗効果素子をメモリセルとして用いるＭＲＡＭが提案されている。特に、巨大な磁気抵抗効果が得られるという利点から、ＭＲＡＭのメモリセルとしては、磁気トンネル接合（Magnetic Tunnel Junction：以下、「ＭＴＪ」と記す）を有する磁気抵抗効果素子が使用されることが多い。磁気トンネル接合は、２つの強磁性膜の間に非磁性絶縁膜（以下、「トンネルバリア膜」と記す）が挟まれた積層構造を有している。データは、２つの強磁性膜の磁化の相対方向として記憶される。例えば、磁化が平行の状態がデータ“０”に、反平行の状態がデータ“１”に対応づけられる。この積層構造の膜面に垂直な方向に電流を流した際の電気抵抗は、該２つの強磁性膜の磁化の相対角度により変化する。互いの磁化が平行の時に磁気トンネル接合の電気抵抗は極小となり、反平行の時に電気抵抗は極大となる。この電気抵抗の変化を利用してデータ読み出しが行われる。ＭＲＡＭは、特に混載メモリの分野で注目されており、ＳＲＡＭ（static random access memory）、ＤＲＡＭ（dynamic
random access memory）との置換えのため高速ランダムアクセスが要求されている。
【０００３】
ＭＲＡＭには様々な種類があるが、その一つが、磁壁移動型と呼ばれるものである。磁壁移動型ＭＲＡＭは、電流を強磁性膜の面内方向に流し、スピン偏極電子によるスピントランスファー効果によって磁壁を移動させ、強磁性膜の磁化を書き込み電流の方向に応じた向きに反転させることでデータ書き込みを行う。このような磁壁移動型ＭＲＡＭは、例えば、2009 Symposium on VLSI Technology Digest of Technical Papers 12A-2に開示されている。
【０００４】
図１は、この文献に開示されている磁壁移動型ＭＲＡＭのメモリセルの構成図である。図１のメモリセルは、磁気抵抗効果素子１と、ＮＭＯＳトランジスタ５１、５２とを備えている。磁気抵抗効果素子１は、固定層１１、１２と、固定層１１、１２に接合するように積層された磁気記録層２と、リファレンス層４と、磁気記録層２とリファレンス層４とに挟まれたトンネルバリア膜３とを備えている。固定層１１、１２、リファレンス層４は、いずれも、磁化が固定された強磁性膜で構成される。磁気記録層２も、強磁性膜で形成される。ここで、磁気記録層２のうちの、それぞれ固定層１１、１２に接合する領域２ａ、２ｂの磁化は、固定層１１、１２との交換結合により固定される。以下では、領域２ａ、２ｂを、磁化固定領域２ａ、２ｂということがある。一方、領域２ａ、２ｂの間の領域２ｃは、磁化が反転可能であり、以下では、領域２ｃを磁化反転領域２ｃということがある。リファレンス層４とトンネルバリア膜３と磁化反転領域２ｃとで、ＭＴＪが形成されている。
【０００５】
固定層１１にはＮＭＯＳトランジスタ５１のドレインが接続され、ＮＭＯＳトランジスタ５１のソースには書き込みビット線ＢＬ１が接続される。固定層１２にはＮＭＯＳトランジスタ５２のドレインが接続され、ＮＭＯＳトランジスタ５２のソースには書き込みビット線ＢＬ２が接続される。ＮＭＯＳトランジスタ５１、５２のゲートにはワード線ＷＬが接続される。リファレンス層４は、読み出しビット線ＲＢＬに接続されている。図１の矢印１０１、矢印１０２、矢印１１０、矢印１２０は各層の磁化の向きを示している。
【０００６】
データ書き込みは、ＮＭＯＳトランジスタ５１、５２をオンにした状態で書き込みビット線ＢＬ１、ＢＬ２の間で書き込み電流を流し、磁気記録層２の磁化反転領域２ｃの磁化の向き（矢印１１０で図示）を変えることで行われる。一方、データ読み出しは、読み出し電流を読み出しビット線ＲＢＬから磁気抵抗効果素子１のＭＴＪを介して書き込みビット線ＢＬ１（又はＢＬ２）に流し、その読み出し電流とリファレンス電流とをセンスアンプ（図示されない）で比較することで行われる。
【０００７】
図２は、図１の磁壁移動型ＭＲＡＭのメモリセルのレイアウトを示す平面図であり、図２には、４つのメモリセルが図示されている。ワード線ＷＬは、ポリシリコンゲートとして形成されており、拡散層５３、５４を横断するように設けられている。ワード線ＷＬと拡散層５３とでＮＭＯＳトランジスタ５１が形成され、ワード線ＷＬと拡散層５４とでＮＭＯＳトランジスタ５２が形成される。固定層１１、１２は、それぞれ、ＮＭＯＳトランジスタ５１、５２のドレインに、ビアコンタクト６を介して接続される。更に、ＮＭＯＳトランジスタ５１、５２のソースは、ビアコンタクト７を介して書き込みビット線ＢＬ１、ＢＬ２と接続される。読み出しビット線ＲＢＬは、書き込みビット線ＢＬ１、ＢＬ２の間に、これらと平行に延伸するように設けられている。リファレンス層４は、ビアコンタクト８を介して読み出しビット線ＲＢＬと接続される。図２のレイアウトでは、メモリセルの面積は６Ｆ×３Ｆ＝１８Ｆ２となる。
【０００８】
発明者の検討によれば、このようなメモリセルの構成では、書き込み電流の向きを制御するために各メモリセルにおいて２個のトランジスタ（ＮＭＯＳトランジスタ５１、５２）が使用されるため、メモリセルの面積が大きいという問題がある。発明者の検討によれば、図１、図２の構成においては、メモリセルの面積の低減の余地がある。
【０００９】
なお、国際公開ＷＯ２００７／０２０８２３  Ａ１は、１つのトランジスタと１つのＭＴＪで構成される磁壁移動型ＭＲＡＭのメモリセルの構成を開示している。しかしながら、この国際公開には、このような構成のメモリセルが並べられたメモリアレイの具体的構成については言及がない。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】国際公開ＷＯ２００７／０２０８２３  Ａ１
【非特許文献】
【００１１】
【非特許文献１】2009 Symposium on VLSI Technology Digest ofTechnical Papers 12A-2
【発明の概要】
【発明が解決しようとする課題】
【００１２】
したがって、本発明の目的は、磁壁移動型ＭＲＡＭのメモリセルの面積を低減することにある。
【課題を解決するための手段】
【００１３】
本発明の一の観点では、半導体装置が、第１及び第２メモリセルと、第１及び第２書き込みビット線と、共通ビット線を具備する。第１メモリセルは、第１方向に固定された磁化を有する第１固定層と、第１固定層に接合され、強磁性体で形成された第１磁気記録層と、第１磁気記録層に対向するように設けられた第１リファレンス層と、第１磁気記録層と第１リファレンス層との間に設けられた第１トンネルバリア膜と、第１固定層と前記第１書き込みビット線との間に接続された第１ＭＯＳトランジスタとを備えている。第２メモリセルは、第１方向に固定された磁化を有する第２固定層と、第２固定層に接合され、強磁性体で形成された第２磁気記録層と、第２磁気記録層に対向するように設けられた第２リファレンス層と、第２磁気記録層と前記第２リファレンス層との間に設けられた第２トンネルバリア膜と、第２固定層と前記第２書き込みビット線との間に接続された第２ＭＯＳトランジスタとを備えている。第１及び第２リファレンス層は、第１方向又は第１方向と反対の第２方向に固定された磁化を有している。更に、第２方向に固定された磁化を有する共通固定層が第１磁気記録層と第２磁気記録層とに接合されると共に、第３固定層と共通ビット線とが、共通固定層と共通ビット線との間の電気的接続が分離不能であるように接続される。
【発明の効果】
【００１４】
本発明によれば、磁壁移動型ＭＲＡＭのメモリセルの面積を低減することができる。
【図面の簡単な説明】
【００１５】
【図１】公知の磁気ランダムアクセスメモリのメモリセルの構成を示す図である。
【図２】図１のメモリセルのレイアウトを示す図である。
【図３】本発明の第１の実施形態の磁気ランダムアクセスメモリのメモリセルの構成を概念的に示す図である。
【図４】第１の実施形態におけるメモリセルのレイアウトを示す図である。
【図５Ａ】図４のメモリセルの拡散層及びワード線のレイアウトを示す図である。
【図５Ｂ】図４のメモリセルの固定層及びリファレンス層のレイアウトを示す図である。
【図５Ｃ】図４のメモリセルの磁気記録層のレイアウトを示す図である。
【図５Ｄ】図４のメモリセルの書き込みビット線、読み出しビット線、共通ビット線のレイアウトを示す図である。
【図６Ａ】図４のメモリセルのａ１−ａ２−ａ３−ａ４断面における断面構造を示す断面図である。
【図６Ｂ】図６Ａのａ１−ａ２−ａ３−ａ４断面の位置を示す平面図である。
【図７Ａ】第１の実施形態においてメモリセルがデータ“０”を記憶する場合の状態を示す図である。
【図７Ｂ】第１の実施形態においてメモリセルがデータ“１”を記憶する場合の状態を示す図である。
【図８】第１の実施形態におけるデータの書き込み動作を示す図である。
【図９】第１の実施形態におけるデータの読み出し動作を示す図である。
【図１０】第１の実施形態の磁壁移動型ＭＲＡＭの構成を示すブロック図である。
【図１１Ａ】第１の実施形態における磁壁移動型ＭＲＡＭの書き込み動作を示すタイミングチャートである。
【図１１Ｂ】第１の実施形態における磁壁移動型ＭＲＡＭの読み出し動作を示すタイミングチャートである。
【図１２】第２の実施形態の磁壁移動型ＭＲＡＭの構成を示すブロック図である。
【図１３】第２の実施形態における磁壁移動型ＭＲＡＭの書き込み動作を示すタイミングチャートである
【図１４】第３の実施形態におけるメモリセルのレイアウトを示す図である。
【図１５】図１４のメモリセルの拡散層及びワード線のレイアウトを示す図である。
【図１６】第４の実施形態におけるメモリセルのレイアウトを示す図である。
【図１７】第５の実施形態におけるメモリセルのレイアウトを示す図である。
【図１８Ａ】図１７のメモリセルの拡散層及びワード線のレイアウトを示す図である。
【図１８Ｂ】図１７のメモリセルの固定層及びリファレンス層のレイアウトを示す図である。
【図１８Ｃ】図１７のメモリセルの磁気記録層のレイアウトを示す図である。
【図１８Ｄ】図１７のメモリセルの書き込みビット線、読み出しビット線、共通ビット線のレイアウトを示す図である。
【図１９Ａ】図１７のメモリセルのｂ１−ｂ２−ｂ３−ｂ４−ｂ５断面における断面構造を示す断面図である。
【図１９Ｂ】図１９Ａのｂ１−ｂ２−ｂ３−ｂ４−ｂ５断面の位置を示す平面図である。
【発明を実施するための形態】
【００１６】
第１の実施形態：
図３は、本発明の第１の実施形態の磁壁移動型ＭＲＡＭのメモリセル２００の構成を概念的に示す図である。図３には、２つのメモリセル２００−１、２００−２が図示されている。後述のように、図３は、メモリセル２００−１、２００−２の構成を概念的に示しており、図３に図示されている構造は、必ずしも、メモリセル２００−１、２００−２の物理的な構造とは一致するとは限らない。
【００１７】
メモリセル２００−１は、磁気抵抗効果素子１−１と、ＮＭＯＳトランジスタ５１とを備えている。磁気抵抗効果素子１−１は、固定層１１、１２と、磁気記録層２１と、リファレンス層４１と、磁気記録層２１とリファレンス層４１との間に挟まれたトンネルバリア膜３１とを備えている。
【００１８】
固定層１１、１２は、いずれも、磁化が固定された強磁性膜で構成される。固定層１１、１２の磁化は、互いに、逆の方向に向けられている。本実施形態では、固定層１１の磁化は上向きに、固定層１２の磁化は下向きに固定される。ここで、「上向き」「下向き」は、当該磁壁移動型ＭＲＡＭの製造プロセスにおける積層方向に対する方向を指し、上層方向を「上向き」、仮想方向を「下向き」とする。
【００１９】
磁気記録層２１も、強磁性膜で形成される。ここで、磁気記録層２１のうちの、それぞれ固定層１１、１２に接合する領域２１ａ、２１ｂの磁化は、固定層１１、１２との交換結合により固定される。以下では、領域２１ａ、２１ｂを、磁化固定領域２１ａ、２１ｂということがある。磁化固定領域２１ａの磁化は固定層１１と同じく上向きに固定され、磁化固定領域２ｂの磁化は固定層１２と同じく下向きに固定される。固定層１１と磁化固定領域２ａの磁化の向きは矢印１０１で、固定層１２と磁化固定領域２１ｂの磁化の向きは矢印１０２で表わされている。一方、領域２１ａ、２１ｂの間の領域２１ｃは、磁化が上下方向の間で反転可能である。以下では、領域２１ｃを磁化反転領域２１ｃということがある。
【００２０】
トンネルバリア膜３１は非磁性の絶縁膜で形成され、リファレンス層４１は磁化が固定された強磁性膜で構成される。本実施形態では、リファレンス層４１の磁化は上向きに固定される。ただし、リファレンス層４１の磁化は下向きに固定されてもよい。リファレンス層４１とトンネルバリア膜３１と磁化反転領域２ｃとでＭＴＪが形成されている。リファレンス層４１には、読み出しビット線ＲＢＬ１が接続される。
【００２１】
ＮＭＯＳトランジスタ５１は、読み出し動作時及び書き込み動作時における磁気抵抗効果素子１−１の選択に使用される。ＮＭＯＳトランジスタ５１のドレインには固定層１１が接続され、ＮＭＯＳトランジスタ５１のソースには書き込みビット線ＢＬ１が接続され、ＮＭＯＳトランジスタ５１のゲートにはワード線ＷＬが接続される。また、固定層１２は、共通ビット線ＣＢＬに接続される。
【００２２】
メモリセル２００−２は、メモリセル２００−１と同様の構成を有しており、磁気抵抗効果素子１−２と、ＮＭＯＳトランジスタ５２とを備えている。磁気抵抗効果素子１−２は、磁気抵抗効果素子１−１と同様の構造を有しており、固定層１２、１３と、磁気記録層２２と、リファレンス層４２と、磁気記録層２２とリファレンス層４２との間に挟まれたトンネルバリア膜３２とを備えている。磁気抵抗効果素子１−２の固定層１３、磁気記録層２２、リファレンス層４２、トンネルバリア膜３２は、それぞれ、磁気抵抗効果素子１−１の固定層１１、磁気記録層２１、リファレンス層４１、トンネルバリア膜３１に対応する構成要素である。磁気記録層２２の磁化固定領域２２ａの磁化は固定層１３と同じく上向きに固定され、磁化固定領域２２ｂの磁化は固定層１２と同じく下向きに固定される。磁化固定領域２２ａ、２２ｂの間に位置する磁化反転領域２２ｃは、磁化が上下方向の間で反転可能である。リファレンス層４２の磁化は上向きに固定される。ＮＭＯＳトランジスタ５２のドレインには固定層１３が接続され、ＮＭＯＳトランジスタ５２のソースには書き込みビット線ＢＬ２が接続され、ＮＭＯＳトランジスタ５２のゲートにはワード線ＷＬが接続される。また、固定層１２には共通ビット線ＣＢＬが接続され、リファレンス層４２には、読み出しビット線ＲＢＬ２が接続される。
【００２３】
本実施形態では、ワード線ＷＬは、ポリシリコン配線で構成され、読み出しビット線ＲＢＬ１、ＲＢＬ２、書き込みビット線ＢＬ１、ＢＬ２、及び共通ビット線ＣＢＬは、メタル配線で構成される。
【００２４】
ここで、本実施形態の磁気移動型ＭＲＡＭでは、メモリセル２００−１、２００−２のそれぞれの一方の固定層（固定層１２）が、直接に共通ビット線ＣＢＬに接続されていると主に、共通ビット線ＣＢＬがメモリセル２００−１、２００−２によって共有されている。このような構成を採用することにより、一のメモリセル２００に設けられているトランジスタの数が１つに減少され、メモリセル２００の面積が低減されている。
【００２５】
図４は、第１の実施形態の磁壁移動型ＭＲＡＭのメモリセル２００のレイアウトを示す平面図であり、図５Ａ〜図５Ｄは、メモリセル２００の構成要素の個別のレイアウトを示す平面図であり、図６Ａは、メモリセル２００の断面構成を示す断面図である。ここで、図４及び図５Ａ〜図５Ｄには、４つのメモリセル２００−１〜２００−４が図示されており、また、図６Ａには、図６Ｂのａ１−ａ２−ａ３−ａ４断面における断面構造が図示されていることに留意されたい。以下の説明においては、ｘｙｚ直交座標系を用いて説明を行う。ここで、ｘ方向は、図４、図５Ａ〜図５Ｄの横方向（ワード線ＷＬが延伸する方向）に規定され、ｙ方向は、図４、図５Ａ〜図５Ｄの縦方向（書き込みビット線ＢＬ１、ＢＬ２、読み出しビット線ＲＢＬ１、ＲＢＬ２、共通ビット線ＣＢＬが延伸する方向）に規定され、ｚ方向は、ｘ方向、ｙ方向に垂直な方向（当該磁壁移動型ＭＲＡＭの製造プロセスにおける積層方向）に規定される。また、メモリセル２００−３及び２００−４の平面レイアウトは、メモリセル２００−１及び２００−２に対してｘ方向に延伸するメモリセル境界線に対して線対称であるので、メモリセル２００−１及び２００−２の構成について説明する。
【００２６】
図４、図５Ａ及び図６Ａに図示されているように、拡散層５３、５４がｙ方向に延伸するように設けられており、ワード線ＷＬが拡散層５３、５４を交差するようにｘ方向に延伸するように設けられている。ワード線ＷＬの、拡散層５３、５４と重なる領域がＮＭＯＳトランジスタ５１、５２のゲートとして用いられる。ＮＭＯＳトランジスタ５１、５２のドレインは、それぞれ、ビアコンタクト６１、６２を介して固定層１１、１３に接続される。また、ＮＭＯＳトランジスタ５１、５２のソースは、それぞれ、ビアコンタクト７１、７３を介して書き込みビット線ＢＬ１、ＢＬ２に接続される。ここで、ビアコンタクト７１は、メモリセル２００−１、２００−３の境界に重なって設けられており、メモリセル２００−１、２００−３に共有されている。同様に、ビアコンタクト７３は、メモリセル２００−２、２００−４の境界に重なって設けられており、メモリセル２００−２、２００−４に共有されている。ビアコンタクト７１、７３のそれぞれが２つのメモリセル２００で共有されることは、メモリセル２００の面積の低減に有効である。
【００２７】
図５Ｂに図示されているように、メモリセル２００−１〜２００−４のそれぞれには、固定層１１又は１３が設けられると共に、固定層１２が設けられる。ここで、本実施形態では、メモリセル２００−１〜２００−４の固定層１２が、物理的に一体に形成されており、且つ、固定層１２は、メモリセル２００−１、２００−２の境界、及び、メモリセル２００−３、２００−４の境界に重なるように設けられている。固定層１２は、ビアコンタクト７２を介して共通ビット線ＣＢＬに接続されている。ここで、ビアコンタクト７２は、メモリセル２００−１〜２００−４の境界に重なって設けられており、メモリセル２００−１〜２００−４に共有されている。ビアコンタクト７２が４つのメモリセル２００で共有されることは、メモリセル２００の面積の低減に有効である。
【００２８】
図４及び図５Ｃに図示されているように、磁気記録層２１、２２は、ｘ方向に延伸するように設けられている。ここで、本実施形態では、隣接するメモリセル２００−１、２００−２の磁気記録層２１、２２は、物理的に一体に形成されている。また、磁気記録層２１、２２のうち固定層１２に接合する部分である磁化固定領域２１ｂ、２２ｂは、メモリセル２００−１、２００−２によって共有されている。このような構造も、メモリセル２００の面積の低減に有効である。
【００２９】
更に、図４及び図５Ｂを再び参酌して、リファレンス層４１が、固定層１１と固定層１２の間に位置に設けられ、リファレンス層４２が固定層１３と固定層１２の間の位置に設けられる。リファレンス層４１、４２は、それぞれ、ビアコンタクト８１、８２を介して読み出しビット線ＲＢＬ１、ＲＢＬ２に接続される。
【００３０】
図４及び図５Ｄに図示されているように、書き込みビット線ＢＬ１、ＢＬ２、読み出しビット線ＲＢＬ１、ＲＢＬ２、共通ビット線ＣＢＬは、いずれも、ｙ方向に延伸するように設けられている。読み出しビット線ＲＢＬ１は、書き込みビット線ＢＬ１と共通ビット線ＣＢＬの間の位置に設けられ、読み出しビット線ＲＢＬ２は、書き込みビット線ＢＬ２と共通ビット線ＣＢＬの間の位置に設けられている。共通ビット線ＣＢＬは、メモリセル２００−１、２００−２に共有されると共に、メモリセル２００−３、２００−４に共有されており、メモリセル２００−１、２００−２の間の境界に重なり、且つ、メモリセル２００−３、２００−４の間の境界に重なるように設けられている。このような構造も、メモリセル２００の面積の低減に有効である。
【００３１】
図４及び図５Ａ乃至図５Ｄに図示されている本実施形態のレイアウトによれば、メモリセル２００の面積を低減させることができる。例えば、図２に図示されているレイアウトでは、ｘ方向に並んだ２つのメモリセル２００に交差するビット線の数は、６本である一方、本実施形態のレイアウトによれば、ｘ方向に並んだ２つのメモリセル２００に交差するビット線の数は、５本である。面積で比較すると、図２に図示されているレイアウトでは、２つのメモリセル２００の面積は、合計で、６Ｆ×３Ｆ×２＝３６Ｆ２であるが、本実施形態では、２つのメモリセル２００の面積は、合計で、５Ｆ×３Ｆ×２セル＝３０Ｆ２である。このように、本実施形態のレイアウトによれば、面積増加を抑えることができ、よって集積度向上が可能となる。
【００３２】
図７Ａ、図７Ｂは、メモリセル２００の記憶保持状態を示している。詳細には、図７Ａはメモリセル２００にデータ“０”を記憶している状態を示しており、図７Ｂは、メモリセル２００にデータ“１”を記憶している状態を示している。本実施形態では、リファレンス層４１、４２、トンネルバリア膜３１、３２、及び、磁気記録層２１、２２で形成されるＭＴＪが低抵抗状態である場合に、メモリセル２００がデータ“０”を保持していると定義され、該ＭＴＪが高抵抗状態である場合に、メモリセル２００がデータ“１”を保持していると定義される。ここで、リファレンス層４１（又は４２）と磁気記録層２１の磁化反転領域２１ｃとの磁化が平行である場合にＭＴＪが低抵抗状態になり、反平行である場合にＭＴＪが高抵抗状態になることに留意されたい。当業者に広く知られているように、データ“０”、“１”とＭＴＪの抵抗の大きさとの関係は、周辺回路で容易に設定できる。ここで、「反平行」とは、２つの磁化の向きが相対角度１８０度の関係にある状態を示す。
【００３３】
図７Ａに図示されているように、データ“０”がメモリセル２００−１に記憶される場合、磁壁９はリファレンス層４１と固定層１２の間の位置にある。この場合、リファレンス層４１の磁化の向き（矢印１２０として図示）と磁気記録層２１の磁化反転領域２１ｃの磁化の向き（矢印１１０として図示）は平行であるため、メモリセル２００−１のＭＴＪは低抵抗状態となる。メモリセル２００−２についても同様に、データ“０”がメモリセル２００−２に記憶される場合、磁壁９はリファレンス層４２と固定層１２の間の位置にある。
【００３４】
一方、図７Ｂに図示されているように、データ“１”がメモリセル２００−１に記憶される場合、磁壁９はリファレンス層４１と固定層１１の間の位置にある。この場合、リファレンス層４１の磁化の向き（矢印１２０として図示）と磁気記録層２１の磁化反転領域２１ｃの磁化の向き（矢印１１０として図示）は反平行であるため、メモリセル２００−１のＭＴＪは高抵抗状態となる。メモリセル２００−２についても同様に、データ“１”がメモリセル２００−２に記憶される場合、磁壁９はリファレンス層４２と固定層１１の間の位置にある。
【００３５】
図８は、本実施形態におけるメモリセル２００への書き込み動作を示す概念図である。図８では、メモリセル２００−１への書き込み動作が図示されているが、メモリセル２００−２への書き込みも同様に行うことができる。
【００３６】
データ“０”の書き込みは、書き込み電流ＩＷを固定層１２から固定層１１に流すことで行われる。書き込み電流ＩＷを固定層１２から固定層１１に流すことで固定層１１から固定層１２にスピン偏極電子の流れが発生し、該スピン偏極電子の流れによって磁壁９がリファレンス層４１と固定層１２の間に移動する。これにより、データ“０”がメモリセル２００−１に書き込まれる。
【００３７】
一方、データ“１”の書き込みは、書き込み電流ＩＷを固定層１１から固定層１２に流すことで行われる。書き込み電流ＩＷを固定層１１から固定層１２に流すことで固定層１２から固定層１１にスピン偏極電子の流れが発生し、該スピン偏極電子の流れによって磁壁９がリファレンス層４１と固定層１１の間に移動する。これにより、データ“１”がメモリセル２００−１に書き込まれる。
【００３８】
図９は、本実施形態におけるメモリセル２００の読み出し動作を示す概念図である。データの読み出しは、各メモリセル２００のＭＴＪに読み出し電流を流すことで行われる。図９では、メモリセル２００−１の読み出し動作が図示されているが、メモリセル２００−２の読み出しも同様に行うことができる。
【００３９】
図９に図示されているように、本実施形態では、リファレンス層４１から固定層１１に読み出し電流を流すことで読み出しが行われる。固定層１１を接地電位ＧＮＤに設定し、リファレンス層４１を所定の読み出し電位ＶＲＥＡＤに設定すると、ＭＴＪに読み出し電流が流れる。ここで、図９の上図に図示されているように、データ“０”が書き込まれており、ＭＴＪが低抵抗状態にある場合には、相対的に大きな書き込み電流ＩＲ０が流れる。一方、下図に図示されているように、データ“１”が書き込まれており、ＭＴＪが高抵抗状態にある場合には、相対的に小さな書き込み電流ＩＲ１が流れる。即ち、ＭＴＪを流れる読み出す電流を判別することで、メモリセル２００に記憶されているデータを判別することができる。
【００４０】
ここで、本実施形態の磁壁移動型ＭＲＡＭのメモリセルでは、固定層１２と共通ビット線ＣＢＬとの間にトランジスタが設けられておらず、固定層１２と共通ビット線ＣＢＬとが、その間の電気的接続が分離不能であるように接続されることになる。本実施形態のメモリセル２００を磁壁移動型ＭＲＡＭに集積化する場合には、該磁壁移動型ＭＲＡＭの周辺回路は、このような構成に対応した構成及び動作を行うことが求められる。以下では、本実施形態の磁壁移動型ＭＲＡＭの構成及び動作について詳細に説明する。
【００４１】
図１０は、図４、図５Ａ乃至図５Ｄ、及び図６Ａに図示されている構成のメモリセル２００を用いた場合の磁壁移動型ＭＲＡＭの構成の一例を示すブロック図である。本実施形態では、磁壁移動型ＭＲＡＭは、メモリセル２００がマトリクス状に配置されたメモリアレイを有している。図１０には、８つのメモリセル２００（メモリセル２００−１〜２００−４）が図示されているが、メモリアレイに必要な数のメモリセル２００が配置されることは、当業者には自明的であろう。当該メモリアレイには、更に、書き込みビット線ＢＬ１、ＢＬ２と読み出しビット線ＲＢＬ１、ＲＢＬ２と共通ビット線ＣＢＬとワード線ＷＬとが設けられる。
【００４２】
当該磁壁移動型ＭＲＡＭは、Ｘセレクタ２０１と、書き込み用Ｙセレクタ２０２と、書き込み電流供給回路２０３と、共通ビット線制御回路２０４と、読み出し用Ｙセレクタ２０５と、リファレンス電流回路２０６と、センスアンプ２０７とを備えている。
【００４３】
Ｘセレクタ２０１は、ワード線ＷＬに接続されており、データの書き込み動作時、及び読み出し動作時において、選択メモリセル（アクセスすべきメモリセル２００）に接続されたワード線ＷＬを選択ワード線として選択する。図１０では、選択メモリセルが符号２００ｓで、選択ワード線が符号ＷＬｓで示されている。以下では、左上のメモリセル２００−１が選択メモリセル２００ｓであるとして説明を行う。Ｘセレクタ２０１は、選択ワード線ＷＬｓを高電位に設定し、非選択のワード線ＷＬを低電位に設定する。ここで、本実施形態では、「高電位」は、所定の正の電位であり、「低電位」は所定の負の電位である。
【００４４】
書き込み用Ｙセレクタ２０２は、書き込みビット線ＢＬ１、ＢＬ２に接続されており、選択メモリセル２００ｓに接続される書き込みビット線を選択書き込みビット線として選択する。例えば、図１０においては、選択メモリセル２００ｓに接続される書き込みビット線ＢＬ１が符号ＢＬ１ｓで示されている。加えて、書き込み用Ｙセレクタ２０２は、選択書き込みビット線の電位と、選択書き込みビット線と対をなす書き込みビット線の電位と、選択書き込みビット線に対応する共通ビット線ＣＢＬの電位を制御する。図１０では、選択書き込みビット線ＢＬ１ｓと対をなす書き込みビット線ＢＬ２が、符号ＢＬ２ｎｓで示されており、また、選択書き込みビット線ＢＬ１ｓに対応する共通ビット線が符号ＣＢＬｓで示されている。選択書き込みビット線の電位と、選択書き込みビット線と対をなす書き込みビット線の電位と、選択書き込みビット線に対応する共通ビット線ＣＢＬの電位は、ライトイネーブル信号ＷＥとリードイネーブル信号ＲＥとに応答して制御される。
【００４５】
書き込み電流供給回路２０３は、書き込むべきデータに対応する書き込み電流を、選択メモリセル２００ｓに接続されている選択書き込みビット線（本実施形態ではＢＬ１ｓ）を介して供給する。ここで、本実施形態では、書き込み電流供給回路２０３が正電圧と負電圧の両方を供給可能に構成されている。これは、後述のように、選択書き込みビット線ＢＬ１ｓに対応する共通ビット線ＣＢＬｓを接地電位ＧＮＤに保ったまま選択メモリセル２００ｓへの書き込みが行われるためである。加えて、書き込み電流供給回路２０３は、負電圧をＸセレクタ２０１に供給する。ここでＸセレクタ２０１に供給された負電圧は、Ｘセレクタ２０１が各ワード線ＷＬを低電位（所定の負の電位）に設定する場合に使用される。
【００４６】
読み出し用Ｙセレクタ２０５は、読み出しビット線ＲＢＬ１、ＲＢＬ２に接続されている。読み出し用Ｙセレクタ２０５は、選択メモリセル２００ｓに接続される読み出しビット線ＲＢＬ１又はＲＢＬ２（図１０では、読み出しビット線ＲＢＬ１）を、選択読み出しビット線として選択する。図１０では、選択読み出しビット線が符号ＲＢＬｓによって図示されている。
【００４７】
リファレンス電流回路２０６は、読み出しリファレンス電流ＩＲＥＦを生成し、センスアンプ２０７に供給する。センスアンプ２０７は、読み出し用Ｙセレクタ２０５を介して選択読み出しビット線ＲＢＬｓに接続され、選択読み出しビット線ＲＢＬｓを流れる読み出し電流ＩＲＥＡＤと読み出しリファレンス電流ＩＲＥＦとを比較する。読み出し電流と読み出しリファレンス電流ＩＲＥＦとの差が増幅され、選択メモリセル２００ｓから読み出されたデータとして外部へ取り出される。
【００４８】
図１１Ａは、図１０の構成の磁壁移動型ＭＲＡＭの書き込み動作を説明するタイミングチャートである。図１１Ａでは、（書き込みビット線ＢＬ１に接続されている）左上隅のメモリセル２００−１が選択メモリセル２００ｓであるとして書き込み動作が説明される。以下の説明では、選択メモリセル２００ｓに接続されている選択書き込みビット線を、選択書き込みビット線ＢＬ１ｓと記載し、選択メモリセル２００に接続されているワード線ＷＬと選択ワード線ＷＬｓと記載し、選択書き込みビット線ＢＬ１ｓと対をなす書き込みビット線ＢＬ２を書き込みビット線ＢＬ２ｎｓと記載し、選択書き込みビット線ＢＬ１ｓに対応する共通ビット線ＣＢＬを共通ビット線ＣＢＬｓと記載する。なお、他のメモリセル２００を読みだす場合（特に、書き込みビット線ＢＬ２に接続されたメモリセル２００）でも同様の動作でデータ書き込みを行うことができることは当業者には容易に理解されよう。
【００４９】
書き込み動作も読み出し動作も行われない状態では、全てのワード線ＷＬが所定の低電位に設定される。ここで、本実施形態では、「低電位」が負の電位に設定される。
【００５０】
書き込み動作では、選択ワード線ＷＬｓが低電位から高電位にプルアップされて選択ワード線ＷＬｓに接続されているメモリセル２００のＮＭＯＳトランジスタ５１、５２がオン状態にされる。非選択のワード線ＷＬは、低電位に維持される。更に、ライトイネーブル信号ＷＥのプルアップに応答して、選択書き込みビット線ＢＬ１ｓがき込むべきデータに応じた電位に設定されると共に、選択書き込みビット線ＢＬ１ｓに対応する共通ビット線ＣＢＬｓが接地電位ＧＮＤに設定される。詳細には、選択メモリセル２００ｓに“１”データを書き込む場合、書き込み電流供給回路２０３から選択書き込みビット線ＢＬ１ｓに正電圧ＶＷ＋が供給されると共に、共通ビット線ＣＢＬｓが接地電位ＧＮＤに設定される。これにより、選択書き込みビット線ＢＬ１ｓから共通ビット線ＣＢＬｓに書き込み電流が流れる。即ち、固定層１１から固定層１２に書き込み電流が流れ、データ“１”が選択メモリセル２００ｓに書き込まれる。
【００５１】
一方、選択メモリセル２００ｓに“０”データを書き込む場合、書き込み電流供給回路２０３から選択書き込みビット線ＢＬ１ｓに負電圧ＶＷ−が供給されると共に、共通ビット線ＣＢＬｓが接地電位ＧＮＤに設定される。これにより、共通ビット線ＣＢＬｓから選択書き込みビット線ＢＬ１ｓに書き込み電流が流れる。即ち、固定層１２から固定層１１に書き込み電流が流れ、データ“０”が選択メモリセル２００ｓに書き込まれる。
【００５２】
書き込み電流が流される間、選択書き込みビット線ＢＬ１ｓと対をなす書き込みビット線ＢＬ２ｎｓは、ハイインピーダンス状態に設定される。また、選択されていない書き込みビット線ＢＬ１、ＢＬ２は、接地電位ＧＮＤに設定される。
【００５３】
また、図１１Ｂは、図１０の構成の磁壁移動型ＭＲＡＭの読み出し動作を説明するタイミングチャートである。図１１Ｂでは、（読み出しビット線ＲＢＬ１に接続されている）左上隅のメモリセル２００−１が選択メモリセル２００ｓであるとして書き込み動作が説明される。以下の説明では、選択メモリセル２００ｓに接続されている読み出しビット線ＲＢＬ１を選択読み出しビット線ＲＢＬｓと記載する。他のメモリセル２００を読みだす場合（特に、読み出しビット線ＲＢＬ２に接続されているメモリセル２００）でも同様の動作でデータ書き込みを行うことができることは、当業者には容易に理解されよう。
【００５４】
読み出し動作では、選択ワード線ＷＬｓが低電位（特定の負電位）から高電位にプルアップされて選択ワード線ＷＬｓに接続されているメモリセル２００のＮＭＯＳトランジスタ５１、５２がオン状態にされる。非選択のワード線ＷＬは、低電位に維持される。更に、リードイネーブル信号ＲＥのプルアップに同期して全ての共通ビット線ＣＢＬがハイインピーダンスに設定されると共に、全ての書き込みビット線ＢＬ１、ＢＬ２が接地電位に設定される。加えて、選択メモリセル２００ｓに接続された選択読み出しビット線ＲＢＬｓが読み出し電位ＶＲＥＡＤに設定される。リードイネーブル信号ＲＥがプルアップされてセンスアンプ２０７がイネーブルされると、センスアンプ２０７は、選択メモリセル２００ｓを流れる読み出し電流ＩＲＥＡＤとリファレンス電流回路２０６から受け取ったリファレンス電流ＩＲＥＦとを比較する。読み出し電流ＩＲＥＡＤがリファレンス電流ＩＲＥＦより大きい場合、選択メモリセル２００ｓにはデータ“０”が記憶されていると判別され、読み出し電流ＩＲＥＡＤがリファレンス電流ＩＲＥＦより小さい場合、選択メモリセル２００ｓにはデータ“１”が記憶されていると判別される。
【００５５】
ここで、本実施形態では、非選択のワード線ＷＬが設定される負の電位の生成に、書き込み電流供給回路２０３から供給される負電圧が用いられることに留意されたい。非選択のワード線ＷＬが負の電位に設定されることで、非選択のメモリセル２００のＮＭＯＳトランジスタ（５１又は５２）のリークを低減させることができる。その一方で、書き込み電流供給回路２０３の負電圧ＶＷ−を生成する機能を非選択のワード線ＷＬを負の電位への設定する動作に兼用することで、ハードウェアの増大を抑制できる。
【００５６】
以上に説明されているように、第１の実施形態の磁壁移動型ＭＲＡＭでは、メモリセル２００−１、２００−２のそれぞれの一方の固定層（即ち、固定層１２）が、直接に共通ビット線ＣＢＬに接続されていると主に、固定層１２と共通ビット線ＣＢＬとがメモリセル２００−１、２００−２によって共有されている。このような構成を採用することにより、メモリセル２００の面積が低減されている。
【００５７】
第２の実施形態：
図１２は、本発明の第２の実施形態の磁壁移動型ＭＲＡＭの構成を示すブロック図である。第１の実施形態では、書き込み動作時に共通ビット線ＣＢＬが接地電位ＧＮＤに設定されるが、本実施形態では、書き込み動作時に選択共通ビット線ＣＢＬｓが電源電圧ＶＤＤの半分の電圧ＶＤＤ／２に設定される。これに伴い、本実施形態では、電圧ＶＤＤ／２を生成する機能を有する書き込み電流供給回路２０３Ａが使用される。また、本実施形態では、Ｘセレクタ２０１には負電圧が供給されない。本実施形態では、ワード線ＷＬｓの低電位として接地電位ＧＮＤが使用される。
【００５８】
図１３は、第２の実施形態における磁壁移動型ＭＲＡＭの構成を示すタイミングチャートである。第２の実施形態でも、左上隅のメモリセル２００−１が選択メモリセル２００ｓであるとして書き込み動作が説明される。他のメモリセル２００を読みだす場合でも同様の動作でデータ書き込みを行うことができる。
【００５９】
書き込み動作では、選択ワード線ＷＬｓが低電位（接地電位ＧＮＤ）から高電位にプルアップされて選択ワード線ＷＬｓに接続されているメモリセル２００のＮＭＯＳトランジスタ５１、５２がオン状態にされる。更に、ライトイネーブル信号ＷＥがプルアップされ、選択メモリセル２００ｓに対応する共通ビット線ＣＢＬｓが電位ＶＤＤ／２に設定されると共に、選択メモリセル２００ｓに接続されている選択書き込みビット線ＢＬ１ｓが選択メモリセル２００ｓに書き込むべきデータに応じた電位に設定される。非選択の共通ビット線ＣＢＬは接地電位ＧＮＤに設定される。詳細には、選択メモリセル２００ｓに“１”データを書き込む場合、選択メモリセル２００ｓに接続されている選択書き込みビット線ＢＬ１ｓが電圧ＶＤＤ／２よりも高い正電圧ＶＷ＋に設定される。最も簡便には、正電圧ＶＷ＋を電源電圧ＶＤＤに設定すればよい。これにより、選択書き込みビット線ＢＬ１ｓから選択共通ビット線ＣＢＬｓに書き込み電流が流れる。即ち、固定層１１又は１３から固定層１２に書き込み電流が流れ、データ“１”が選択メモリセル２００ｓに書き込まれる。
【００６０】
一方、選択メモリセル２００ｓに“０”データを書き込む場合、選択メモリセル２００ｓに接続されている選択書き込みビット線ＢＬ１ｓが接地電位ＧＮＤに設定される。これにより、選択共通ビット線ＣＢＬｓから選択書き込みビット線ＢＬ１ｓに書き込み電流が流れる。即ち、固定層１２から固定層１１又は１３に書き込み電流が流れ、データ“０”が選択メモリセル２００ｓに書き込まれる。
【００６１】
書き込み電流が流される間、選択書き込みビット線ＢＬ１ｓに対応する書き込みビット線ＢＬ２ｎｓは、ハイインピーダンス状態に設定される。また、選択されていない書き込みビット線ＢＬ１、ＢＬ２は、接地電位ＧＮＤに設定される。
【００６２】
第１の実施形態の構成では、負電圧発生回路が必要となるが、負電圧発生回路は、一般に、その回路面積が大きくなる傾向がある。第２の実施形態の磁壁移動型ＭＲＡＭは、負電圧発生回路を集積化する必要がないため、回路面積の減少の面で有利である。
【００６３】
第３の実施形態：
図１４は、本発明の第３の実施形態のＭＲＡＭのメモリセルのレイアウトを示す平面図であり、図１５は、第３の実施形態における拡散層５３、５４及びワード線ＷＬの配置を示す平面図である。図１４及び図１５に図示されている第３の実施形態のレイアウトでは、図４及び図５Ａに図示されているレイアウトと比較すると、拡散層５３、５４の幅Ｗ（即ち、チャネル幅又はゲート幅）が増大されている。より具体的には、本実施形態では、拡散層５３が、書き込みビット線ＢＬ１と拡散層５３を接続するビアコンタクト７１から少なくとも読み出しビット線ＲＢＬ１の下方の領域まで到達するように設けられ、拡散層５４は、書き込みビット線ＢＬ２と拡散層５４を接続するビアコンタクト７３から読み出しビット線ＲＢＬ２の下方の領域まで到達するように設けられる。ここで、図１４のレイアウトでは、拡散層５３は読み出しビット線ＲＢＬ１と共通ビット線ＣＢＬの間の領域まで到達するように設けられており、拡散層５４は、読み出しビット線ＲＢＬ２と共通ビット線ＣＢＬの間の領域まで到達するように設けられている。
【００６４】
ＮＭＯＳトランジスタ５１、５２のチャネル幅（ゲート幅）を大きくすることで大きな書き込み電流を流すことが可能になり、データ書き込みに要する時間を短縮することができる。大きな書き込み電流を流すという観点からは、拡散層５３、５４の間の間隔は、デザインルールで許容される最小の寸法であることが好ましい。これにより、ＮＭＯＳトランジスタ５１、５２のチャネル幅を最大にすることができる。
【００６５】
第４の実施形態：
図１６は、本発明の第３の実施形態の磁壁移動型ＭＲＡＭのメモリセル２００のレイアウトを示すレイアウト図である。第３の実施形態では、磁気記録層２１、２２にくびれ部１４〜１７が設けられている。くびれ部１４は固定層１１とリファレンス層４１の間に位置し、くびれ部１５はリファレンス層４１と固定層１２の間に位置している。更に、くびれ部１６は固定層１２とリファレンス層４２の間に位置し、くびれ部１７はリファレンス層４２と固定層１３の間に位置している。
【００６６】
くびれ部１４〜１７は磁壁９に対しピンポテンシャルの役割を果たす。このため、磁壁９の位置制御が容易となり、データ書き込みの信頼性が向上する。
【００６７】
第５の実施形態：
図１７は、第５の実施形態の磁壁移動型ＭＲＡＭのメモリセル２００のレイアウトを示す平面図であり、図１８Ａ〜図１８Ｄは、メモリセル２００の構成要素の個別のレイアウトを示す平面図であり、図１９Ａは、メモリセル２００の断面構成を示す断面図である。第５の実施形態では、メモリセル２００の面積を更に低減させるレイアウトが提示される。なお、図１７及び図１８Ａ〜図１８Ｄには、４つのメモリセル２００−１〜２００−４が図示されており、また、図１９Ａには、図１９Ｂのｂ１−ｂ２−ｂ３−ｂ４−ｂ５断面における断面構造が図示されていることに留意されたい。メモリセル２００−３及び２００−４の平面レイアウトは、メモリセル２００−１及び２００−２に対してｘ方向に延伸するメモリセル境界線に対して線対称であるので、以下では、主としてメモリセル２００−１及び２００−２の構成について説明する。
【００６８】
第５の実施形態では、共通ビット線ＣＢＬが書き込みビット線ＢＬ１、ＢＬ２及び読み出しビット線ＲＢＬ１、ＲＢＬ２と垂直な方向（即ち、ワード線ＷＬと平行な方向）に延伸するように設けられる。これにより、メモリセル２００をｙ方向に交差する配線の数が低減され、メモリセル２００の面積が低減される。以下、第５の実施形態におけるメモリセル２００のレイアウトについて詳細に説明する。
【００６９】
図１７及び図１８Ａを参照して、本実施形態においても、第１の実施形態と同様に、拡散層５３、５４がｙ方向に延伸するように設けられており、ワード線ＷＬが拡散層５３、５４を交差するようにｘ方向に延伸するように設けられている。ワード線ＷＬの、拡散層５３、５４と重なる領域がＮＭＯＳトランジスタ５１、５２のゲートとして用いられる。ＮＭＯＳトランジスタ５１、５２のドレインは、それぞれ、ビアコンタクト６１、６２を介して固定層１１、１３に接続される。また、ＮＭＯＳトランジスタ５１、５２のソースは、それぞれ、ビアコンタクト７１、７３を介して書き込みビット線ＢＬ１、ＢＬ２に接続される。ここで、ビアコンタクト７１は、メモリセル２００−１、２００−３の境界に重なって設けられており、メモリセル２００−１、２００−３に共有されている。同様に、ビアコンタクト７３は、メモリセル２００−２、２００−４の境界に重なって設けられており、メモリセル２００−２、２００−４に共有されている。
【００７０】
図１７及び図１８Ｂに図示されているように、メモリセル２００−１〜２００−４のそれぞれには、固定層１１又は１３が設けられる。更に、リファレンス層４１、４２が、固定層１１と固定層１３の間の位置に設けられる。固定層１１、リファレンス層４１、４２、及び固定層１３は、＋ｘ方向に並んで配置されている。リファレンス層４１、４２は、それぞれ、ビアコンタクト８１、８２を介して読み出しビット線ＲＢＬ１、ＲＢＬ２に接続される。
【００７１】
更に、メモリセル２００−１〜２００−４の固定層１２は、メモリセル２００−１、２００−２の境界、及び、メモリセル２００−３、２００−４の境界に重なるように設けられている。メモリセル２００−１〜２００−４の固定層１２は、物理的に一体に形成されている。ここで、本実施形態では、固定層１２がメモリセル２００−１、２００−２のリファレンス層４１、４２と、メモリセル２００−３、２００−４のリファレンス層４１、４２との間の位置にある。固定層１２は、ビアコンタクト７２を介して共通ビット線ＣＢＬに接続されている。ここで、ビアコンタクト７２は、メモリセル２００−１〜２００−４の境界に重なって設けられており、メモリセル２００−１〜２００−４に共有されている。
【００７２】
本実施形態では、固定層１２が、メモリセル２００−１、２００−２のリファレンス層４１、４２に対して−ｙ方向の位置にあり、メモリセル２００−３、２００−４のリファレンス層４１、４２に対して＋ｙ方向の位置にあることに留意されたい（図５Ｂのレイアウトでは、固定層１２がメモリセル２００−１、２００−３のリファレンス層４１に対して＋ｘ方向の位置にあり、固定層１２がメモリセル２００−２、２００−４のリファレンス層４２に対して−ｘ方向の位置にある）。このようなレイアウトは、メモリセル２００のｘ方向の幅を小さくし、メモリセル２００の面積を有効に低減させる。
【００７３】
加えて、図１７及び図１８Ｃに図示されているように、本実施形態では、隣接するメモリセル２００−１、２００−３の磁気記録層２１が物理的に一体に形成され、且つ、隣接するメモリセル２００−２、２００−４の磁気記録層２２が物理的に一体に形成される。ここで、磁気記録層２１、２２が屈曲した形状に形成されていることに留意されたい。詳細には、メモリセル２００−１の磁気記録層２１は、固定層１１に対応する位置（図１８Ｂ参照）から＋ｘ方向に延伸してリファレンス層４１に対応する位置に到達し、更に、リファレンス層４１に対応する位置から−ｙ方向に延伸して固定層１２に対応する位置に到達するように設けられる。メモリセル２００−３の磁気記録層２１は、メモリセル２００−１、２００−３の境界と線対称な形状を有している。磁気記録層２１のうち固定層１２に接合する部分である磁化固定領域２１ｂは、メモリセル２００−１、２００−３によって共有されている。同様に、メモリセル２００−２の磁気記録層２２は、固定層１３に対応する位置（図１８Ｂ参照）から−ｘ方向に延伸してリファレンス層４２に対応する位置に到達し、更に、リファレンス層４２に対応する位置から−ｙ方向に延伸して固定層１２に対応する位置に到達するように設けられる。メモリセル２００−４の磁気記録層２２は、メモリセル２００−２、２００−４の境界と線対称な形状を有している。磁気記録層２２のうち固定層１２に接合する部分である磁化固定領域２２ｂは、メモリセル２００−２、２００−４によって共有されている。このような構造も、メモリセル２００の面積の低減に有効である。
【００７４】
図１７及び図１８Ｄに図示されているように、本実施形態では、書き込みビット線ＢＬ１、ＢＬ２、読み出しビット線ＲＢＬ１、ＲＢＬ２が、ｙ方向に延伸するように設けられ、共通ビット線ＣＢＬがｘ方向に延伸するように設けられる。このような配置は、共通ビット線ＣＢＬを、書き込みビット線ＢＬ１、ＢＬ２、読み出しビット線ＲＢＬ１、ＲＢＬ２とは別のメタル配線層に配置することで実現できる。メモリセル２００−１、２００−２を通過する共通ビット線ＣＢＬと、メモリセル２００−２、２００−４を通過する共通ビット線ＣＢＬとは、ブリッジ配線７４で連結されており、このブリッジ配線７４がビアコンタクト７２を介して固定層１２と接続される。
【００７５】
図１７及び図１８Ａ乃至図１８Ｄに図示されている本実施形態のレイアウトによれば、メモリセル２００をｙ方向に交差する配線の数が低減され、メモリセル２００の面積を一層に低減することができる。面積で比較すると、図４に図示されているレイアウトでは、２つのメモリセル２００の面積は、合計で、５Ｆ×３Ｆ×２セル＝３０Ｆ２であるが、本実施形態では、２つのメモリセル２００の面積は、合計で、４Ｆ×３Ｆ×２セル＝２４Ｆ２である。このように、本実施形態のレイアウトによれば、一層に面積増加を抑えることができ、よって集積度向上が可能となる。
【００７６】
以上には、本発明の様々な実施形態が記述されているが、本発明は、上記の実施形態に限定して解釈してはならない。本発明は、当業者に自明的な様々な変更と共に実施され得る。また、上述の実施形態は、技術的に矛盾が無い限り、組み合わせて実施できることにも留意されたい。例えば、第３、第４の実施形態の磁気ランダムアクセスメモリのレイアウトは、他の実施形態の磁気ランダムアクセスメモリにも適用可能である。
【符号の説明】
【００７７】
２００：メモリセル
２００ｓ：選択メモリセル
１：磁気抵抗効果素子
２、２１、２２：磁気記録層
２ａ、２ｂ、２１ａ、２１ｂ、２２ａ、２２ｂ：磁化固定領域
２ｃ、２１ｃ、２２ｃ：磁化反転領域
３、３１、３２：トンネルバリア膜
４、４１、４２：リファレンス層
１１、１２、１３：固定層
５１、５２：ＮＭＯＳトランジスタ
５３、５４：拡散層
６、７、８、６１、６２、７１、７２、７３、８１、８２：ビアコンタクト
９：磁壁
１０１、１０２、１１０、１２０：矢印
１４、１５、１６、１７：くびれ部
ＷＬ：ワード線
ＷＬｓ：選択ワード線
ＢＬ１、ＢＬ２：書き込みビット線
ＢＬ１ｓ、ＢＬ２ｓ：選択書き込みビット線
ＲＢＬ、ＲＢＬ１、ＲＢＬ２：読み出しビット線
ＲＢＬｓ：選択読み出しビット線
２０１：Ｘセレクタ
２０２：書き込み用Ｙセレクタ
２０３：書き込み電流供給回路
２０５：読み出し用Ｙセレクタ
２０６：リファレンス電流回路
２０７：センスアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１８Ｄ】
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【図１９Ａ】
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【図１９Ｂ】
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