(57)【要約】      （修正有）【課題】チップ面積の増加を抑えつつ、データ消去時等におけるメモリセルの電圧ストレスを軽減できる半導体記憶装置を提供する。【解決手段】複数のワード線に接続される複数のメモリセルをそれぞれ備えブロックよりも小さい単位の複数のサブブロックと、複数のサブブロックを分割する分割用ワード線ＳＷＬとを備え、メモリセルアレイのデータ消去動作の際に、複数のサブブロックのうちの一つのサブブロックが選択される場合、ワード線制御回路は、非選択のサブブロック１のワード線をフローティング電圧とし、選択のサブブロック０のワード線に０Ｖを印加し、分割用ワード線制御回路は、分割用ワード線ＳＷＬに０Ｖと消去電圧との間の電圧を印加する。【選択図】図４
2013200913.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線に接続される複数のメモリセルをそれぞれ備えブロックよりも小さい単位の複数のサブブロックと、前記複数のサブブロックを分割する分割用ワード線とを備えるメモリセルアレイと、
前記ワード線を制御するワード線制御回路と、前記分割用ワード線を制御する分割用ワード線制御回路とを備えるロウデコーダとを具備し、
前記メモリセルアレイのデータ消去動作の際に、前記複数のサブブロックのうちの一つのサブブロックが選択される場合、
前記ワード線制御回路は、非選択のサブブロックのワード線をフローティング電圧とし、選択のサブブロックのワード線に０Ｖを印加し、
前記分割用ワード線制御回路は、前記分割用ワード線に０Ｖと消去電圧との間の電圧を印加する
半導体記憶装置。
【請求項２】
前記分割用ワード線制御回路は、前記分割用ワード線に０Ｖと消去電圧との間の電圧を印加することにより、選択のサブブロックと非選択のサブブロックとの間にかかる高電界を緩和させる
請求項１に記載の半導体記憶装置。
【請求項３】
前記メモリセルアレイのデータ書き込み動作の際に、前記複数のサブブロックのうち、ドレイン側の第１サブブロックが書き込み状態であり、ソース側の第２サブブロックが選択される場合、
前記ワード線制御回路は、
前記第１サブブロックに書き込みパス電圧を印加してチャネルを導通させ、
前記第２サブブロックの選択ワード線及び非選択ワード線に内部電源電圧を与え、プリチャージレベルを転送し、
前記分割用ワード線制御回路は、
前記分割用ワード線に内部電源電圧を与え、プリチャージレベルを転送し、
前記分離用ワード線ＷＬを０Ｖまで降圧させてカットオフし、前記第２サブブロックブーストさせる
請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記ワード線制御回路は、
前記第２サブブロックの選択ワード線に書き込み電圧を与え、非選択ワード線に前記書き込みパス電圧を与え、選択メモリセルにデータ書き込みを行う
請求項１乃至３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記分割用ワード線に、その制御ゲートが接続される分割用素子を更に備え、
前記分割用素子は、前記メモリセルと同様の構成であり、電流経路の一端及び他端が前記メモリセルの電流経路の一端及び他端にそれぞれ直列に接続される
請求項１乃至４のいずれか１項に記載の半導体記憶装置。
【請求項６】
前記複数のサブブロックは、前記メモリセルを選択する選択トランジスタと、前記選択トランジスタに隣接して配置されるダミーメモリセルとを備える
請求項１乃至５のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体記憶装置に関するものである。
【背景技術】
【０００２】
半導体記憶装置のうち、例えば、ＮＡＮＤ型フラッシュメモリでは、ワード線（ＷＬ）下に設けられるメモリセルのフローティングゲート（ＦＧ）に電荷を蓄えることでデータを記憶する。
【０００３】
この記憶されたデータを消去する際には、基板に消去電圧Ｖeraと呼ばれる高電圧（〜２０Ｖ）を印加しつつ、ワード線（ＷＬ）を０Ｖに保つことで、フローティングゲート（ＦＧ）から基板に電子を引き抜く必要がある。
【０００４】
一方、消去したくないメモリセルでは、ワード線（ＷＬ）をフローティング電圧（floating）にし、基板との電位差をなくすことで、電子を引き抜かれないようにしている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２６３６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
チップ面積の増加を抑えつつ、データ消去時等におけるメモリセルの電圧ストレスを軽減できる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
実施形態によれば、半導体記憶装置は、複数のワード線に接続される複数のメモリセルをそれぞれ備えブロックよりも小さい単位の複数のサブブロックと、前記複数のサブブロックを分割する分割用ワード線とを備えるメモリセルアレイと、前記ワード線を制御するワード線制御回路と、前記分割用ワード線を制御する分割用ワード線制御回路とを備えるロウデコーダとを具備し、前記メモリセルアレイのデータ消去動作の際に、前記複数のサブブロックのうちの一つのサブブロックが選択される場合、前記ワード線制御回路は、非選択のサブブロックのワード線をフローティング電圧とし、選択のサブブロックのワード線に０Ｖを印加し、前記分割用ワード線制御回路は、前記分割用ワード線に０Ｖと消去電圧との間の電圧を印加する。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体記憶装置の構成例を示すブロック図。
【図２】図１中の１つのブロック（Block 0）を示す等価回路図。
【図３】第１の実施形態に係る半導体記憶装置のデータ消去動作のシーケンスを示すフロー図。
【図４】データ消去動作の際のビット線方向のメモリセルアレイを示す断面図。
【図５】データ消去動作のタイミングチャート図。
【図６】ソース側、ドレイン側のサブブロックにおける書き込み（Program）、消去（Erase）の３つのケースを示す図。
【図７】第２の実施形態に係る半導体記憶装置のデータ書き込み動作のシーケンスを示すフロー図。
【図８】データ書き込み動作のタイミングチャート図。
【発明を実施するための形態】
【０００９】
上記のように、ＮＡＮＤ型フラッシュメモリのデータを消去する際には、基板に消去電圧Ｖeraと呼ばれる高電圧（〜２０Ｖ）を印加しつつ、ワード線（ＷＬ）を０Ｖに保つことで、フローティングゲート（ＦＧ）から基板に電子を引き抜く必要がある。一方、消去したくないメモリセルでは、ワード線（ＷＬ）をフローティング電圧（floating）にし、基板との電位差をなくすことで、電子を引き抜かれないようにしている。
【００１０】
上記のような電圧関係で、隣接するワード線（ＷＬ）を０Ｖとフローティング電圧（floating）との組み合わせにしてしまうと、ワード線間（ＷＬ−ＷＬ）に高電圧が印加され、絶縁膜を破壊してしまう。そのため、データ消去の際には、ブロック（Block）内のワード線（ＷＬ）をすべて０Ｖにし、ブロック（Block）単位で行う必要がある。
【００１１】
また、データを上書きするには、ブロック（Block）内のすべてのデータをＲＡＭ等にバックアップした後、ブロック全体を消去し、修正を加えたデータを書き戻すという動作が必要になる。このとき、本来書き換えの必要ないメモリセルにも消去ストレスがかかってしまうため、メモリセルの早期劣化を招いてしまう。なお、メモリセルの劣化に関しては、近年のメモリセルの微細化の進行により、これが顕著である。
【００１２】
以上の点を解決するには、例えば、ブロック（Block）を小さくすれば良いとも思われる。しかしながら、ブロック（Block）を小さくすると、分離のための選択ゲート部が増えてしまうため、チップ面積が増大するという傾向にある。
【００１３】
そこで、以下の実施形態では、図面を参照し、データ消去時等におけるストレスを軽減しつつ、チップ面積増加を最小限に抑える構造及びその制御動作等を提案する。
【００１４】
なお、この説明においては、半導体記憶装置として、ＮＡＮＤ型フラッシュメモリを一例に挙げるが、これに限られることはない。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１５】
［第１の実施形態］  
＜１．構成例＞  
１−１．全体構成例
まず、図１を用い、第１の実施形態に係る半導体記憶装置の全体構成例について説明する。
【００１６】
図示するように、第１の実施形態に係る半導体記憶装置は、メモリセルアレイ１１、ロウデコーダ１２、及びカラムデコーダ１３を備える。なお、ここでは、図示を省略するが、書き込み電圧等の必要な電圧を発生させる電圧発生回路や、上記回路を制御する制御回路等を更に備えていても良い。
【００１７】
メモリセルアレイ１１は、複数のブロック（Block 0, Block 1 ,,, Block n）から構成される。さらに、複数のブロックのそれぞれが、複数のサブブロックにより構成される。例えば、本例では、ブロック（Block 0）は、２つのサブブロック（Sub Block 0, Sub Block 1）により構成される。ブロックの構成の詳細については、後述する。
【００１８】
ロウデコーダ１２は、メモリセルアレイ１１にロウ方向に配置されるワード線をデコードする。本例に係るロウデコーダ１２は、ワード線制御回路１６、分割用ワード線制御回路１７、及び選択ゲート制御回路１８を備える。
【００１９】
ワード線（ＷＬ）制御回路１６は、ブロック（Block 0, Block 1 ,,, Block n）中のワード線に与える電圧を制御する。例えば、ワード線制御回路１６は、データ消去動作の際に、選択サブブロックの全ワード線に０Ｖを与え、非選択サブブロックの全ワード線にフローティング電圧を与えるように制御する。
【００２０】
分割用ワード線（Separate ＷＬ）制御回路１７は、ブロック中の分割用ワード線（Separate WL）に与える電圧を制御する。例えば、分割用ワード線制御回路１７は、データ消去動作の際に、分割用ワード線（Separate ＷＬ）に、消去電圧の半分程度の電圧（〜Ｖera / 2）を与えるように制御する。
【００２１】
選択ゲート制御回路１８は、選択ゲート（ＳＧＳ, ＳＧＤ）に与える電圧を制御する。
【００２２】
カラムデコーダ１３は、メモリセルアレイ１１にカラム方向に配置されるビット線をデコードする。ここでは、図示を省略するが、カラムデコーダ１３は、ビット線に電気的に接続される複数のセンスアンプを備える。センスアンプによりセンスされるビット線の電圧により、メモリセルアレイ１１のデータ読み出しが行われる。
【００２３】
なお、これらの回路の詳細な説明については、後述する。
【００２４】
１−２．ブロックの構成
次に、図２を用い、図１中の１つのブロック（Block 0）の構成について説明する。なお、この説明では、１つのブロック（Block 0）を一例に挙げて説明する。
【００２５】
図示するように、本例に係るブロック（Block 0）は、２つのサブブロック（Sub Block 0, Sub Block 1）、分割用ワード線ＳＷＬ、及びソース線ＳＬにより構成される。ブロック（Block 0）には、ワード線（ＷＬ０〜ＷＬ６３）とビット線（ＢＬ０、ＢＬ１、、、）との交差位置に配置される複数のメモリセルＭＣを備える。メモリセルＭＣは、電荷を蓄積する浮遊電極ＦＧと、ワード線（ＷＬ０〜ＷＬ６３）のいずれかに接続される制御電極ＣＧとを備える積層構造である。
【００２６】
２つのサブブロック（Sub Block 0, Sub Block 1）は、分割用ワード線ＳＷＬにより、ブロック（Block 0）よりも小さい単位に分割される。
【００２７】
サブブロック０（Sub Block 0）には、ソース側の選択ゲートＳＧＳ、ソース側のダミーワード線ＷＬＤＳ、及びワード線ＷＬ０〜ＷＬ３１が配置される。
【００２８】
ソース側の選択ゲートＳＧＳには、選択トランジスタＳ１のゲートが接続される。選択トランジスタＳ１の電流経路の一端はソース線ＳＬに接続され、電流経路の他端はダミーセルＤＭＣＳに接続される。
【００２９】
ソース側のダミーワード線ＷＬＤＳには、ダミーセルＤＭＣＳの制御ゲートが接続される。ダミーセルＤＭＣＳは、メモリセルＭＣと同様の構成であり、電流経路の一端は選択トランジスタＳ１の電流経路の他端に接続され、電流経路の他端はメモリセルＭＣの電流経路の一端に接続される。ソース側のダミーワード線ＷＬＤＳは、消去電圧等の電圧の制御は行われず、ダミー線として用いられる。このように、ソース線ＳＬに最も近い位置にダミーセルＤＭＣＳを配置するのは、ソース線ＳＬに最も近い位置では周辺の電位関係が他のワード線と異なり、不良率が増大するためである。
【００３０】
ワード線ＷＬ０〜ＷＬ３１には、メモリセルＭＣの制御ゲートが接続される。メモリセルＭＣの電流経路の一端及び他端は、隣接するメモリセルＭＣのものと直列に接続される。
【００３１】
次に、サブブロック１（Sub Block 1）には、ドレイン側の選択ゲートＳＧＤ、ドレイン側のダミーワード線ＷＬＤＤ、及びワード線ＷＬ３２〜ＷＬ６３が配置される。
【００３２】
ドレイン側の選択ゲートＳＧＤには、選択トランジスタＳ２のゲートが接続される。選択トランジスタＳ２電流経路の一端はビット線ＢＬ１に接続され、電流経路の他端はダミーセルＤＭＣＤに接続される。
【００３３】
ドレイン側のダミーワード線ＷＬＤＤには、ダミーセルＤＭＣＤの制御ゲートが接続される。ダミーセルＤＭＣＤは、メモリセルＭＣと同様の構成であり、電流経路の一端は選択トランジスタＳ２の電流経路の他端に接続され、電流経路の他端はメモリセルＭＣの電流経路の一端に接続される。ドレイン側のダミーワード線ＷＬＤＤも、同様に、消去電圧等の電圧の制御は行われず、ダミー線として用いられる。このように、ビット線ＢＬ０、ＢＬ１に最も近い位置にダミーセルＤＭＣＤを配置するのも、上記と同様の理由による。
【００３４】
ワード線ＷＬ３２〜ＷＬ６３には、メモリセルＭＣの制御ゲートが接続される。メモリセルＭＣの電流経路の一端及び他端は、隣接するメモリセルＭＣのものと直列に接続される。
【００３５】
分割用ワード線ＳＷＬは、上記２つのサブブロック（Sub Block 0, Sub Block 1）を、ブロック（Block 0）よりも小さい単位に分割する。分割用ワード線ＳＷＬには、分割用素子ＣＳＷＬの制御ゲートが接続される。分割用素子ＣＳＷＬは、メモリセルＭＣと同様の構成であり、電流経路の一端及び他端がメモリセルＭＣの電流経路の一端及び他端に接続される。
【００３６】
また、ワード線ＷＬ０〜ＷＬ６３ごとに、ページ（PAGE）が存在する。例えば、図示するように、ワード線ＷＬ６３には、ページ６３（PAGE 63）が存在する。後述するように、データ読み出し動作、及びデータ書き込み動作は、このページ単位で行われる。そのため、ページ（PAGE）は、データ読み出し単位であり、データ書き込み単位である。
【００３７】
一方、本例に係るデータ消去動作は、ブロック（Block）よりも小さい単位である、サブブロック（Sub Block 0, Sub Block 1）単位で行われる。詳細については、後述する。
【００３８】
＜２．データ消去動作＞  
２−１．データ消去動作のシーケンス
次に、図３に沿って、第１の実施形態に係る半導体記憶装置のデータ消去動作のシーケンスについて説明する。
【００３９】
（ステップＳ１１）  
まず、外部のホスト装置などから、消去コマンド（Erase  コマンド）を受け付ける。
【００４０】
（ステップＳ１２）  
続いて、データ消去に対応するブロックアドレスを入力する。
【００４１】
この際、外部から受け取るアドレスの中に、ブロックアドレス割り付けにサブブロック選択用として、本例では1bit追加されている。（例えば、サブブロックの数を３つ以上にするときは2bit以上追加する必要がある。）
（ステップＳ１３）  
続いて、制御回路は、入力されたブロックアドレスにより、２つのサブブロックのうち、サブブロック０（Sub Block 0）が選択されたか否かを判定する。
【００４２】
（ステップＳ１４）  
続いて、上記ステップＳ１３において、サブブロック０（Sub Block 0）が選択されたと判定された場合（Yes）、選択ゲート制御回路１８により、選択ゲートＳＧＳ、ＳＧＤがフローティングとされる。この場合、ワード線制御回路１６は、非選択のサブブロック１（Sub Block 1）の全ワード線をフローティング電圧とし、選択のサブブロック０（Sub Block 0）の全ワード線に０Ｖを印加する。分割用ワード線制御回路１７は、分割用ワード線ＳＷＬに消去電圧の半分程度の電圧（〜Ｖera / ２）を印加することにより、選択のサブブロック０（Sub Block 0）と非選択のサブブロック１（Sub Block 1）との間にかかる高電界を緩和させる。図示しない制御回路により、半導体基板には、２０Ｖ程度の高電圧の消去電圧Ｖeraが印加される。
【００４３】
データ消去の際の電圧関係  
このステップＳ１４の際の電圧関係は、図４のように示される。図示するように、サブブロック０（Sub Block 0）が選択される場合、ワード線制御回路１６は、非選択のサブブロック１（Sub Block 1）の全ワード線をフローティング電圧（floating）とし、選択のサブブロック０（Sub Block 0）の全ワード線に０Ｖを印加する。分割用ワード線制御回路１７は、分割用ワード線に消去電圧の半分程度の電圧Ｖswl（〜Ｖera / ２）を印加する。図示しない制御回路により、半導体基板には、２０Ｖ程度の高電圧の消去電圧Ｖeraが印加される。
【００４４】
なお、この場合に、分割用ワード線制御回路１７が、与える電圧は本例の場合に限られず、必要に応じて、例えば、０Ｖから消去電圧Ｖeraの間の電圧（０Ｖ＜Ｖswl＜Ｖera）であることが望ましい。
【００４５】
（ステップＳ１５）  
続いて、図示しない制御回路により、消去ベリファイ（Erase verify）が行われる。具体的には、制御回路の制御により、カラムデコーダ１３内のセンスアンプによりデータを読み出すことにより、選択のサブブロック０（Sub Block 0）の全メモリセルが消去状態であるか否かを判定する。
【００４６】
上記ベリファイＳ１５において、消去状態であるとされる場合（OK）、このフローを終了する（END）。
【００４７】
（ステップＳ１６）  
続いて、上記ベリファイＳ１５において、消去状態でないと判定される場合（NG）、消去電圧Ｖeraにさらにステップアップ電圧ΔＶeraを加えた電圧により、同様の消去動作を行う。以後、消去状態と判定される（OK）まで、同様のステップを繰り返す。
【００４８】
（ステップＳ１７）  
続いて、上記ステップＳ１３において、サブブロック０（Sub Block 0）が選択されたと判定ない場合（No）、選択ゲート制御回路１８により、ＳＧＳ、ＳＧＤがフローティングとされる。この場合、ワード線制御回路１６は、選択のサブブロック１（Sub Block 1）の全ワード線を０Ｖを印加し、非選択のサブブロック０（Sub Block 0）の全ワード線をフローティングとする。分割用ワード線制御回路１７は、分割用ワード線ＳＷＬに消去電圧の半分程度の電圧（〜Ｖera / ２）を印加することにより、選択のサブブロック１（Sub Block 1）と非選択のサブブロック０（Sub Block 0）との間にかかる高電界を緩和させる。図示しない制御回路により、半導体基板には、２０Ｖ程度の高電圧の消去電圧Ｖeraが印加される。
【００４９】
（ステップＳ１８）  
続いて、図示しない制御回路により、消去ベリファイ（Erase verify）が行われる。具体的には、制御回路の制御により、カラムデコーダ１３内のセンスアンプによりデータを読み出すことにより、選択のサブブロック１（Sub Block 1）の全メモリセルが消去状態であるか否かを判定する。
【００５０】
上記ベリファイＳ１８において、消去状態であるとされる場合（OK）、このフローを終了する（END）。
【００５１】
（ステップＳ１９）  
続いて、上記ベリファイＳ１８において、消去状態でないと判定される場合（NG）、消去電圧Ｖeraにさらにステップアップ電圧ΔＶeraを加えた電圧により、同様の消去動作を行う。以後、消去状態と判定される（OK）まで、同様のステップを繰り返す。
【００５２】
なお、上記データ消去動作のシーケンスにおいて、半導体記憶装置とその外部のメモリコントローラとのやりとりに関して、新たなコマンドの追加やシーケンスの変更は必要がない。 但し、外部から受け取るアドレスの中に、ブロックアドレス割り付けにサブブロック選択用として、本例では1bit追加する。例えば、サブブロックの数を３つ以上にするときは2bit以上追加する必要がある。しかしながら、これは通常のblock選択と同一のシーケンスとなるため、シーケンスに変更をする必要はない。 
２−２．データ消去動作のタイミングチャート
次に、図５に沿って、第１の実施形態に係る半導体記憶装置のデータ消去動作のタイミングチャートについて説明する。
【００５３】
図示するように、時刻ｔ１の際、半導体基板（CPWELL）は、図示しない制御回路により、消去電圧Ｖeraまで、昇圧される。
【００５４】
同時刻ｔ１の際、全ビット線ＢＬは、半導体基板から電圧が転送され（Forward）、消去電圧Ｖeraまで、昇圧される。
【００５５】
同時刻ｔ１の際、非選択のブロックの全ワード線ＷＬは、半導体基板との容量カップリング（Coupling）により、消去電圧Ｖeraまで、昇圧される。
【００５６】
同時刻ｔ１の際、選択ブロックにおける非選択サブブロック（Sub Block）の全ワード線ＷＬは、半導体基板との容量カップリング（Coupling）により、消去電圧Ｖeraまで、昇圧される。
【００５７】
同時刻ｔ１の際、選択ブロックにおける分離用ワード線ＳＷＬには、分離用ワード線制御回路１７により、消去電圧の半分程度の電圧（〜Ｖera / ２）を印加する。これにより、選択のサブブロック（Sub Block）と非選択のサブブロック（Sub Block）との間にかかる高電界を緩和させる。
【００５８】
同時刻ｔ１の際、選択ブロックにおける選択サブブロック（Sub Block）の全ワード線ＷＬは、ワード線制御回路１６により、０Ｖが維持される。
【００５９】
同時刻ｔ１の際、選択ゲートＳＧＤ、ＳＧＳは、半導体基板との容量カップリング（Coupling）により、消去電圧Ｖeraまで、昇圧される。
【００６０】
同時刻ｔ１の際、セルソース線（CELSRC）は、半導体基板から電圧が転送され（Forward）、消去電圧Ｖeraまで、昇圧される。
【００６１】
続いて、時刻ｔ２の際、上記全ての電圧は、０Ｖとなる。
【００６２】
＜３．データ読み出し動作＞  
第１の実施形態に係る半導体記憶装置のデータ読み出し動作については、選択されたサブブロックにおいて、選択ワード線ＷＬのページ単位で、データを読み出せば良い。この際、分離用ワード線ＳＷＬは、非選択ワード線と同様に取り扱われる。
【００６３】
例えば、サブブロック０（Sub Block 0）が選択される場合、非選択ワード線ＷＬ及び分離用ワード線ＳＷＬに、読み出し電圧Ｖreadが与えられ、これらに接続されるメモリセルＭＣ等の電流経路がＯＮとされる。選択ワード線ＷＬに書き込みレベルに応じた読み出し電圧を与え、読み出し電流（Icell）が流れるか否かを、ビット線ＢＬからカラムデコーダ１３中のセンスアンプにより読み出し、書き込み状態を読み出せば良い。
【００６４】
＜４．作用効果＞  
第１の実施形態に係る半導体記憶装置及びその制御動作によれば、少なくとも下記（１）の効果が得られる。
【００６５】
（１）データ消去時等における電圧ストレスを軽減しつつ、チップ面積の増加を抑えることができる。  
上記のように、本例に係る半導体記憶装置は、複数のワード線ＷＬに接続される複数のメモリセルＭＣをそれぞれ備える複数のサブブロック（Sub Block 0, 1）と、複数のサブブロック（Sub Block 0, 1）をブロック（Block 0）よりも小さい単位に分割する分割用ワード線ＳＷＬとを備えるメモリセル１１と、ワード線を制御するワード線制御回路１６と、分割用ワード線ＳＷＬを制御する分割用ワード線制御回路１７とを備えるロウデコーダ１２とを具備する。
【００６６】
上記構成により、データ消去動作の際において、複数のサブブロックのうちの一つのサブブロックが選択される場合、ワード線制御回路１６は、非選択のサブブロックの全ワード線をフローティング電圧とし、選択のサブブロックの全ワード線に０Ｖを印加する。分割用ワード線制御回路１７は、分割用ワード線ＳＷＬに消去電圧の半分程度の電圧Ｖswl（〜Ｖera / ２）を印加することにより、選択のサブブロックと非選択のサブブロックとの間にかかる高電界を緩和させる。図示しない制御回路により、半導体基板には、２０Ｖ程度の高電圧の消去電圧Ｖeraが印加される。
【００６７】
例えば、上記図４に示したように、サブブロック０（Sub Block 0）が選択される場合、ワード線制御回路１６は、非選択のサブブロック１（Sub Block 1）の全ワード線をフローティング電圧（floating）とし、選択のサブブロック０（Sub Block 0）の全ワード線に０Ｖを印加する。分割用ワード線制御回路１７は、分割用ワード線に消去電圧の半分程度の電圧Ｖswl（〜Ｖera / ２）を印加することで、選択のサブブロック０（Sub Block 0）と非選択のサブブロック１（Sub Block 1）との間にかかる高電界を緩和させる。図示しない制御回路により、半導体基板には、２０Ｖ程度の高電圧の消去電圧Ｖeraが印加される。
【００６８】
上記構成及び動作によれば、分割用ワード線ＳＷＬにより、選択のサブブロックと非選択のサブブロックとの間にかかる高電界が緩和されるため、サブブロック単位の消去ができる点で有利である。また、サブブロック単位の消去ができるため、メモリセルの不要な消去ストレスを抑制し、メモリセルＭＣの早期劣化を防止することができる。なお、メモリセルの劣化に関しては、近年のメモリセルの微細化の進行により、これが顕著であるため、微細化の進行に対してもメリットが大きい。
【００６９】
加えて、本例では、セレクトゲート（Ｓ１、Ｓ２）を増加させることなく、ブロック（Block）よりも小さい単位で分割されるサブブロック（Sub Block 0, 1）を備える。そのため、チップ面積の増加を抑えることができる点でも有利である。
【００７０】
［第２実施形態（データ書き込み動作の一例）］  
次に、第２の実施形態に係る半導体記憶装置について説明する。この実施形態は、データ書き込み動作の一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００７１】
＜構成例＞  
構成については、上記第１の実施形態と実質的に同様であるから、詳細な説明を省略する。
【００７２】
＜データ書き込み動作（Program）＞
次に、第２の実施形態に係る半導体記憶装置のデータ書き込み動作について説明する。  
ここで、ＮＡＮＤ型フラッシュメモリでは、バックパターンの影響を排除するため、一般的にソース側からデータを書き込む。そのため、図６に示すように、ソース側のSub Block 0と、ドレイン側のSub Block 1との間における書き込み（Program）、消去（Erase）の３つのケース（Case 1-3）のうちでは、ケース１（Case 1）が問題となり得る。これは、ケース１（Case 1）では、ソース側のSub Block0が選択されて（Erase => Program）、ドレイン側のSub Block1にデータがある（Program）場合であるため、ドレイン側にデータが存在することになる。そのため、ドレイン側のバックパターンでブースト効率が悪くなるからである。
【００７３】
この場合、データを他のブロックのSub Block 0にコピーし、元のサブブロックのデータを消去すれば良いとも思われる。しかしながら、これだと上記第１の実施形態にて説明したデータ消去動作のメリットが低減しかねない。
【００７４】
そこで、第２の実施形態に係る以下の書き込みシーケンスでは、上記ケース１のような場合には、まずSub Block1に、書き込みパス電圧Ｖpassを印加してチャネルをプリチャージした後、分割用ワード線ＳＷＬを０Ｖにしてカットオフし、Sub Block 0に書き込みパス電圧Ｖpassを印加してSub Block 0側をブーストする。
【００７５】
上記のように制御すれば、分割用ワード線ＳＷＬをカットオフして、ドレイン側のSub Block 1のバックパターンを見えなくしているので、上記データ消去動作のメリットを享受しつつ、データ書き込みを支障なく行うことが可能となる。
【００７６】
データ消去動作のシーケンス
次に、図６に沿って、第２の実施形態に係る半導体記憶装置のデータ書き込み動作のシーケンスについて説明する。
【００７７】
（ステップＳ２０）  
まず、外部のホスト装置などから、書き込みコマンド（Program  コマンド）を受け付ける。
【００７８】
（ステップＳ２１）  
続いて、データ書き込みに対応するアドレスを入力し、データをロードする。
【００７９】
この際、外部から受け取るアドレスの中に、同様に、ブロックアドレス割り付けにサブブロック選択用として、本例では1bit追加されている。
【００８０】
（ステップＳ２２）  
続いて、図示しない制御回路は、入力されたアドレスにより、２つのサブブロックのうち、ソース側のサブブロック０（Sub Block 0）が選択されたか否かを判定する。
【００８１】
サブブロック０（Sub Block 0）が選択されたと判定される場合（Yes）、次のステップＳ２４に進む。
【００８２】
（ステップＳ２３）  
続いて、上記ステップＳ２２において、サブブロック０（Sub Block 0）が選択されたと判定されない場合（No）、ワード線制御回路１６、分離用ワード線制御回路１７、及び選択ゲート制御回路１８により、例えば、REASB（Revised Area Self Boost）方式により、データ書き込みを行う。より具体的には、REASB方式等を用い、選択ワード線には書き込み電圧Ｖpgmを与え、選択ワード線のソース側の隣に位置する非選択ワード線に中間電圧を与え、選択ワード線からソース側に２つ離れた非選択ワード線にＶssを与え、その他の非選択ワード線及び分割用ワード線SWLには書き込みパス電圧Ｖpass（＜Ｖpgm）を与える。
【００８３】
データ書き込みを終えると、このシーケンスを終了する（END）。
【００８４】
（ステップＳ２４）  
続いて、サブブロック０（Sub Block 0）が選択されたと判定される場合（Yes）、ドレイン側のサブブロック１（Sub Block 1）にデータがあるか否かを判定する。
【００８５】
サブブロック１（Sub Block 1）にデータがあると判定される場合（Yes）、次のステップＳ２６に進む。
【００８６】
（ステップＳ２５）  
続いて、上記ステップＳ２４において、サブブロック１（Sub Block 1）にデータがないと判定される場合（No）、同様に、ワード線制御回路１６、分離用ワード線制御回路１７、及び選択ゲート制御回路１８により、例えば、REASB（Revised Area Self Boost）方式により、データ書き込みを行う。
【００８７】
データ書き込みを終えると、このシーケンスを終了する（END）。
【００８８】
（ステップＳ２６）  
続いて、ステップＳ２４において、サブブロック１（Sub Block 1）にデータがあると判定される場合（Yes）、この場合は、上記図６で示した、ケース１の場合に相当する。
【００８９】
そのため、まず、ワード線制御回路１６により、サブブロック１（Sub Block 1）の全ワード線ＷＬに書き込みパス電圧Ｖpassを印加する。
【００９０】
（ステップＳ２７）  
続いて、分離用ワード線制御回路１７により、分離用ワード線ＳＷＬに、０Ｖを印加して、カットオフする。
【００９１】
（ステップＳ２８）  
続いて、ワード線制御回路１６により、サブブロック０の選択ワード線ＷＬに書き込み電圧Ｖpgmを与え、非選択ワード線ＷＬに書き込みパス電圧Ｖpassを与える。
【００９２】
（ステップＳ２９）  
続いて、図示しない制御回路により、書き込みベリファイ（Program verify）が行われる。具体的には、制御回路の制御により、カラムデコーダ１３内のセンスアンプによりデータを読み出すことにより、選択のサブブロック０（Sub Block 0）の選択ワード線の全メモリセルが書き込み状態であるか否かを判定する。
【００９３】
上記ベリファイＳ２８において、書き込み状態であるとされる場合（OK）、このシーケンスを終了する（END）。
【００９４】
（ステップＳ３０）  
続いて、上記ベリファイＳ２９において、書き込み状態でないと判定される場合（NG）、書き込み電圧Ｖpgmにさらにステップアップ電圧ΔＶpgmを加えた電圧により、同様の書き込み動作を行う。以後、書き込み状態と判定される（OK）まで、同様のステップを繰り返す。
【００９５】
なお、上記のように、データ書き込み動作では、書き込むサブブロックが、ソース側かドレイン側か、さらにもう一方のサブブロックが書き込まれているかどうかで、本例に係るシーケンスを行う必要がある。しかしながら、これは、あくまで半導体記憶装置の内部シーケンスであるため、外部のホスト装置等のシーケンスとは関係なく、外部のシーケンスを変更、追加する必要はない。
【００９６】
データ書き込み動作（Program）のタイミングチャート
次に、図８に沿って、第２の実施形態に係る半導体記憶装置のデータ書き込み動作のタイミングチャートについて説明する。ここでは、上記のケース１（Case 1）の場合を一例に挙げる。
【００９７】
（時刻ｔ１）  
図示するように、時刻ｔ１の際、非書き込みの全ビット線ＢＬ（inhibit）は、内部電源電圧ＶＤＤまで、昇圧される。
【００９８】
同時刻ｔ１の際、書き込みのビット線ＢＬ（sel）は、０Ｖが維持される。
【００９９】
同時刻ｔ１の際、選択ゲートＳＧＤは、内部電源電圧ＶＤＤまで、昇圧される。
【０１００】
同時刻ｔ１の際、セルソース線（CELSRC）は、内部電源電圧ＶＤＤまで、昇圧される。
【０１０１】
（時刻ｔ２）  
続いて、時刻ｔ２の際、非選択のサブブロック１（sub block 1）の全ワード線ＷＬは、書き込みパス電圧Ｖpassまで、昇圧される。
【０１０２】
同時刻ｔ２の際、分離用ワード線ＳＷＬには、分離用ワード線制御回路１７により、内部電源電圧ＶＤＤまで昇圧し、チャネルをプリチャージしておく。
【０１０３】
同時刻ｔ２の際、選択ブロックにおける選択サブブロック０（sub block 0）の選択ワード線ＷＬ及び非選択ワード線ＷＬは、ワード線制御回路１６により、内部電源電圧ＶＤＤを与え、チャネルをプリチャージしておく。
【０１０４】
（時刻ｔ３）  
続いて、同時刻ｔ３の際、分離用ワード線ＳＷＬは、分離用ワード線制御回路１７により、０Ｖまで降圧させ、カットオフさせる。
【０１０５】
（時刻ｔ４）  
続いて、時刻ｔ４の際、選択ブロックにおける選択サブブロック０（sub block 0）の選択ワード線ＷＬは、ワード線制御回路１６により、書き込み電圧Ｖpgmが与えられ、選択メモリセルＭＣにデータ書き込みが行われる。
【０１０６】
同時刻ｔ４の際、選択ブロックにおける選択サブブロック０（sub block 0）の非選択ワード線ＷＬは、ワード線制御回路１６により、書き込みパス電圧Ｖpassが与えられる。
【０１０７】
（時刻ｔ５）  
続いて、時刻ｔ５の際、非選択のサブブロック１（sub block 1）の全ワード線ＷＬは、初期値まで、電圧が降下される。
【０１０８】
同時刻ｔ５の際、選択ブロックにおける選択サブブロック０（sub block 0）の選択ワード線ＷＬ及び非選択ワード線ＷＬは、ワード線制御回路１６により、初期値まで、電圧が降下される。
【０１０９】
（時刻ｔ６）  
続いて、時刻ｔ６の際、非書き込みの全ビット線ＢＬ（inhibit）の電圧は、初期値まで、降下される。
【０１１０】
同時刻ｔ６の際、選択ゲートＳＧＤの電圧は、初期値まで、降下される。
【０１１１】
同時刻ｔ６の際、セルソース線（CELSRC）の電圧は、初期値まで、降下される。
【０１１２】
ここでは、選択サブブロック０（sub block 0）の非選択ＷＬは全て書き込みパス電圧Ｖpassとしたが、選択サブブロック０（sub block 0）内で、例えば、REASB（Revised Area Self Boost）方式により、データ書き込みを行ってもよい。
【０１１３】
以上により、データ書き込み動作のタイミングチャートを終了する。
【０１１４】
なお、その他の構成、動作等に関しては、上記第１の実施形態と実質的に同様であるであるため、詳細な説明を省略する。
【０１１５】
＜作用効果＞  
上記のように、第２の実施形態に係る半導体記憶装置によれば、少なくとも上記（１）と同様の効果が得られる。さらに、第２の実施形態によれば、以下の効果が得られる。
【０１１６】
ここで、ＮＡＮＤ型フラッシュメモリでは、バックパターンの影響を排除するため、一般的にソース側からデータを書き込む。図６に示したように、ケース１（Case 1）では、ソース側のSub Block0が選択されて（Erase => Program）、ドレイン側のSub Block1にデータがある（Program）場合であるため、ドレイン側にデータが存在することになる。そのため、ドレイン側のバックパターンでブースト効率が悪くなってしまう。
【０１１７】
この場合、データを他のブロックのSub Block 0にコピーし、元のサブブロックのデータを消去すれば良いとも思われる。しかしながら、これだと上記第１の実施形態にて説明したデータ消去動作のメリットが低減しかねない。 
そこで、第２の実施形態では、上記ケース１のような場合（Ｓ２４でYesと判定される場合）には、まずSub Block1に、書き込みパス電圧Ｖpassを印加してチャネルをプリチャージし（Ｓ２６）、分割用ワード線ＳＷＬを０Ｖにしてカットオフし（Ｓ２７）、Sub Block 0に書き込みパス電圧Ｖpassを印加してSub Block 0側をブーストする（Ｓ２８）。
【０１１８】
上記のように制御すれば、分割用ワード線ＳＷＬをカットオフして、ドレイン側のSub Block 1のバックパターンを見えなくしているので、上記データ消去動作のメリットを享受しつつ、データ書き込みを支障なく行うことが可能となる。
【０１１９】
より具体的に、図８においてタイミングチャートで説明したように、上記ケース１（Case1）のような場合には、分離用ワード線ＳＷＬ、及び選択サブブロック０の選択ワード線ＷＬ、非選択ワード線ＷＬにおいては、あらかじめ内部電源電圧ＶＤＤを与えて、チャネルにプリチャージレベルを転送しておく（時刻ｔ２）。
【０１２０】
続いて、分離用ワード線ＷＬを０Ｖまで降圧させ、カットオフする（時刻ｔ３）。
【０１２１】
続いて、選択サブブロック０の選択ワード線ＷＬに書き込み電圧Ｖpgmを与え、非選択ワード線ＷＬに書き込みパス電圧Ｖpassを与え、選択メモリセルＭＣにデータ書き込みを行う。
【０１２２】
上記のように制御することで、ドレイン側の非選択サブブロック１にデータが書き込まれているような場合（Case 1）、であっても、ブースト効率の低減を防止することができる。
【０１２３】
［変形例］  
上記第１、第２の実施形態において、本提案を説明したが、これに限らず、必要に応じて、例えば、以下のように、必要に応じて変形可能である。
【０１２４】
１、分離用ワード線ＳＷＬの数は、上記実施形態では、１本の例を挙げた。しかしながら、分離用ワード線ＳＷＬの数は、これに限られず、複数本も配置しても良い。分離用ワード線ＳＷＬを複数本配置した場合は、例えば、データ消去動作において、分離用ワード線ＳＷＬに与える中間電位に、グラデーションを設けて与えることが望ましい。
【０１２５】
２、よりストレスを軽減するように、ワード線ＷＬと分離用ワード線ＳＷＬとの間のピッチのスペースを広げて、設けることも望ましい。
【０１２６】
３、分離用ワード線ＳＷＬを配置する位置は、本例のように、ブロック中央だけでもよいし、必要に応じて、ブロック中央からずれた位置に、複数個所挿入してもよい。
【０１２７】
４、２重側壁の製造プロセスを用いる場合では、ワード線ＷＬの本数が４の倍数となるため、余った２本について、上記実施形態に係る分離用ワード線ＳＷＬとして用いることも可能である。
【０１２８】
５、上記１−４は、それぞれ単独で使用してもよいし、必要に応じて、複数個同時に適用してもよい。
【０１２９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１３０】
１１…メモリセルアレイ、１２…ロウデコーダ、１３…カラムデコーダ、Block 0, Block 1, ,,,…ブロック、Sub Block 0, Sub Block 1, ,,,…サブブロック、ＷＬ…ワード線、ＢＬ…ビット線、ＳＷＬ…分割用ワード線、ＭＣ…メモリセル。
【図１】
2013200913.tif 000003
【図２】
2013200913.tif 000004
【図３】
2013200913.tif 000005
【図４】
2013200913.tif 000006
【図５】
2013200913.tif 000007
【図６】
2013200913.tif 000008
【図７】
2013200913.tif 000009
【図８】
2013200913.tif 000010