(57)【要約】【課題】製造の容易な半導体記憶装置の提供。【解決手段】半導体記憶装置は、複数の第１の配線、第１の配線と交差する複数の第２の配線、並びに複数の第１の配線及び第２の配線の交差部に設けられた複数のメモリセルを有するメモリマットを絶縁層を介して複数積層してなるメモリセルアレイを備える。メモリセルは、可変抵抗特性と電流整流特性とを有し、前記電流整流特性に応じて一端をアノード、他端をカソードとし、前記メモリセルアレイ内の前記メモリセルのアノードからカソードに向かう向きは全て同一であり、積層方向に配列された前記第２の配線は、n層（ｎは１以上の整数）おきに共通接続される。周辺回路は、選択メモリセルのセット、リセット及び読み出し動作に際して、選択メモリセルに接続された第１の配線及び第２の配線に固定電圧を印加し、その他の第１の配線及び第２の配線をフローティング状態にする。【選択図】図４
2013200930.tif 000002
【特許請求の範囲】
【請求項１】
複数の第１の配線、前記第１の配線と交差する複数の第２の配線、並びに前記複数の第１の配線及び第２の配線の交差部に設けられた複数のメモリセルを有するメモリマットを絶縁層を介して複数積層してなるメモリセルアレイと、
前記メモリセルアレイに電圧を印加する周辺回路と
を備え、
前記メモリセルは可変抵抗特性と電流整流特性とを有し、前記電流整流特性に応じて一端をアノード、他端をカソードとし、
前記メモリセルアレイ内の前記メモリセルのアノードからカソードに向かう向きは全て同一であり、
積層方向に配列された前記第１の配線は、隣接する２つの層同士でそれぞれ共通接続され、
積層方向に配列された前記第２の配線は、奇数層同士及び偶数層同士でそれぞれ共通接続され、
前記周辺回路は、選択メモリセルのセット、リセット及び読み出し動作に際して、前記選択メモリセルに接続された前記第１の配線及び前記第２の配線に固定電圧を印加し、その他の前記第１の配線及び前記第２の配線をフローティング状態にし、
前記メモリセルは、
縦続接続された２つのセルユニットを含む縦列セルを有し、
前記各セルユニットは、物理状態が第１の状態と第２の状態とに変化可能で、経時的に前記第２の状態が前記第１の状態に遷移するよりも前記第１の状態が前記第２の状態に遷移し易い特性を有し、
前記メモリセルは、前記縦列セルの両方のセルユニットが前記第２の状態でないときに第１の値を記憶した状態、前記縦列セルの一方のセルユニットのみが前記第２の状態であるときに第２の値を記憶した状態、前記縦列セルの両方のセルユニットが前記第２の状態であるときに第３の値を記憶した状態である
ことを特徴とする半導体記憶装置。
【請求項２】
複数の第１の配線、前記第１の配線と交差する複数の第２の配線、並びに前記複数の第１の配線及び第２の配線の交差部に設けられた複数のメモリセルを有するメモリマットを絶縁層を介して複数積層してなるメモリセルアレイと、
前記メモリセルアレイに電圧を印加する周辺回路と
を備え、
前記メモリセルは可変抵抗特性と電流整流特性とを有し、前記電流整流特性に応じて一端をアノード、他端をカソードとし、
前記メモリセルアレイ内の前記メモリセルのアノードからカソードに向かう向きは全て同一であり、
積層方向に配列された前記第２の配線は、n層（ｎは１以上の整数）おきに共通接続され、
前記周辺回路は、選択メモリセルのセット、リセット及び読み出し動作に際して、前記選択メモリセルに接続された前記第１の配線及び前記第２の配線に固定電圧を印加し、その他の前記第１の配線及び前記第２の配線をフローティング状態にする
ことを特徴とする半導体記憶装置。
【請求項３】
積層方向に配列された前記第２の配線は、奇数層同士及び偶数層同士でそれぞれ共通接続されている
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
積層方向に配列された前記第１の配線は、隣接する２つの層同士でそれぞれ共通接続されている
ことを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記メモリセルは、縦続接続された２つのセルユニットを含む縦列セルを有し、
前記各セルユニットは、物理状態が第１の状態と第２の状態とに変化可能で、経時的に前記第２の状態が前記第１の状態に遷移するよりも前記第１の状態が前記第２の状態に遷移し易い特性を有し、
前記メモリセルは、前記縦列セルの両方のセルユニットが前記第２の状態でないときに第１の値を記憶した状態、前記縦列セルの一方のセルユニットのみが前記第２の状態であるときに第２の値を記憶した状態、前記縦列セルの両方のセルユニットが前記第２の状態であるときに第３の値を記憶した状態である
ことを特徴とする請求項１〜４のいずれか１項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書記載の技術は、半導体記憶装置に関する。
【背景技術】
【０００２】
従来、電気的に書き換え可能な不揮発性メモリとしては、フローティングゲート構造を有するメモリセルをＮＡＮＤ接続又はＮＯＲ接続してセルアレイを構成したフラッシュメモリが周知である。また、不揮発性で且つ高速なランダムアクセスが可能なメモリとして、強誘電体メモリも知られている。
【０００３】
一方、メモリセルの更なる微細化を図る技術として、可変抵抗素子をメモリセルに使用した抵抗変化型メモリが提案されている。可変抵抗素子としては、カルコゲナイド化合物の結晶／アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるＭＲＡＭ素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電ＲＡＭ（ＰＦＲＡＭ）のメモリ素子、電気パルス印加によって抵抗変化を起こすＲｅＲＡＭ素子等が知られている。
【０００４】
ＲｅＲＡＭとしては、一般にメモリセルマット間で配線を共有し、配線層を介してメモリセルの電流整流方向を反転させる、いわゆるクロスポイント型のメモリセルアレイが採用されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−２０８６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、製造の容易な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
実施形態に係る半導体記憶装置は、複数の第１の配線、第１の配線と交差する複数の第２の配線、並びに複数の第１の配線及び第２の配線の交差部に設けられた複数のメモリセルを有するメモリマットを絶縁層を介して複数積層してなるメモリセルアレイを備える。メモリセルは、可変抵抗特性と電流整流特性とを有し、前記電流整流特性に応じて一端をアノード、他端をカソードとし、前記メモリセルアレイ内の前記メモリセルのアノードからカソードに向かう向きは全て同一であり、積層方向に配列された前記第２の配線は、n層（ｎは１以上の整数）おきに共通接続される。周辺回路は、選択メモリセルのセット、リセット及び読み出し動作に際して、選択メモリセルに接続された第１の配線及び第２の配線に固定電圧を印加し、その他の第１の配線及び第２の配線をフローティング状態にする。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体記憶装置の全体構成を示すブロック図である。
【図２】同半導体記憶装置のメモリセルアレイ構造を示す斜視図である。
【図３】同メモリセルアレイの等価回路図である。
【図４】同メモリセルアレイの等価回路図である。
【図５】同メモリセルの構成及び動作を説明するための模式図である。
【図６】同半導体記憶装置の状態遷移を説明するための模式図である。
【図７】同半導体記憶装置のホールド状態を説明するための回路図である。
【図８】同半導体記憶装置のスタンバイ状態を説明するための回路図である。
【図９】同半導体記憶装置の消去動作を説明するための回路図である。
【図１０】同半導体記憶装置の消去動作を説明するためのタイムチャートである。
【図１１】同半導体記憶装置の消去動作中における電位変化を説明するための模式図である。
【図１２】同半導体記憶装置の消去動作の範囲を説明するための模式図である。
【図１３】同半導体記憶装置の‘０’設定を説明するための回路図である。
【図１４】同半導体記憶装置の‘０’設定を説明するためのタイムチャートである。
【図１５】同半導体記憶装置の‘０’設定中における電位変化を説明するための模式図である。
【図１６】同半導体記憶装置の‘１’設定を説明するための回路図である。
【図１７】同半導体記憶装置の‘１’設定を説明するためのタイムチャートである。
【図１８】同半導体記憶装置の‘１’設定中における電位変化を説明するための模式図である。
【図１９】同半導体記憶装置の‘０’読み出しを説明するための回路図である。
【図２０】同半導体記憶装置の‘０’読み出しを説明するためのタイムチャートである。
【図２１】同半導体記憶装置の‘０’読み出し中における電位変化を説明するための模式図である。
【図２２】同半導体記憶装置の‘１’読み出しを説明するためのタイムチャートである。
【図２３】同半導体記憶装置の‘１’読み出し中における電位変化を説明するための模式図である。
【図２４】同半導体記憶装置の‘１’読み出しを説明するための回路図である。
【図２５】同半導体記憶装置の‘１’読み出しを説明するための回路図である。
【図２６】同半導体記憶装置の‘１’読み出しを説明するための回路図である。
【図２７】同半導体記憶装置の‘１’読み出しを説明するための回路図である。
【図２８】同半導体記憶装置の‘１’読み出しを説明するための回路図である。
【図２９】同半導体記憶装置の‘１’読み出しを説明するための回路図である。
【図３０】同半導体記憶装置のメモリセルアレイ及び周辺回路の構成を説明するための回路図である。
【図３１】同半導体記憶装置の選択線ブロックデコーダの構成を説明するための回路図である。
【図３２】同半導体記憶装置のＳＳＣＣ回路の構成例を示す回路図である。
【図３３】同半導体記憶装置のメモリセルアレイ及び周辺回路のレイアウトを示す平面図である。
【図３４】同半導体記憶装置のメモリセルアレイ及び周辺回路のレイアウトを示す概略図である。
【図３５】同半導体記憶装置のビット線ドライバの配置例を示すブロック図である。
【図３６】同半導体記憶装置のビット線ドライバの配置例を示す平面図である。
【図３７】同半導体記憶装置のワード線ドライバの配置例を示すブロック図である。
【図３８】同半導体記憶装置のｂｕｓ  ｆａｌｌ＆ＭＵＸの配置例を示す平面図である。
【図３９】同半導体記憶装置のメモリシステムの構成例を示すブロック図である。
【図４０】第２の実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための回路図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら実施形態に係る半導体記憶装置について説明する。
【００１０】
［第１の実施形態］
［半導体記憶装置の概要］
図１は、実施形態に係る半導体記憶装置の構成図である。この半導体記憶装置は、メモリセルアレイ１と、このメモリセルアレイ１に対するデータ消去、データ書き込み及びデータ読み出しを制御するカラム制御回路２及びロウ制御回路３とを備える。メモリセルアレイ１は、絶縁層を介して複数積層されたメモリマットＭＭ（メモリセル層）を有する。各メモリマットＭＭは、互いに交差する複数のビット線ＢＬ（第１の配線）及び複数のワード線ＷＬ（第２の配線）と、これらビット線ＢＬ及びワード線ＷＬの各交差位置に接続されたメモリセルＭＣを有する。
【００１１】
カラム制御回路２は、メモリマットＭＭのビット線ＢＬに接続されている。カラム制御回路２は、メモリセルＭＣのデータ消去、メモリセルＭＣへのデータ書き込み及びメモリセルＭＣからのデータ読み出しを行うためにビット線ＢＬを制御する。なお、以下において、メモリセルＭＣのデータ消去を「リセット」と呼び、メモリセルＭＣへのデータ書き込みを「セット」と呼ぶことがある。また、消去動作、書き込み動作及び読み出し動作をまとめて「アクセス動作」と呼ぶことがある。カラム制御回路２には、ビット線ＢＬを選択し、アクセス動作に必要な電圧をビット線ＢＬに供給するデコーダ及びマルチプレクサを含むビット線ドライバ２ａと、読み出し動作時にメモリセルＭＣに流れる電流を検知・増幅してメモリセルＭＣが記憶するデータを判定するセンスアンプ２ｂを有する。
【００１２】
一方、ロウ制御回路３は、メモリマットＭＭのワード線ＷＬに接続されている。ロウ制御回路３は、アクセス動作時にワード線ＷＬを選択する。ロウ制御回路３は、アクセス動作に必要な電圧をワード線ＷＬに供給するワード線ドライバ３ａを有する。なお、このロウ制御回路３は、カラム制御回路２と共にアクセス回路に含まれる。
【００１３】
図２は、メモリセルアレイ１の一部を示す模式的な斜視図である。
メモリセルアレイ１は、クロスポイント型のメモリセルアレイである。メモリセルアレイ１のメモリマットＭＭは、平行に配設された複数のビット線ＢＬと、これらビット線ＢＬと交差する方向に平行に配設された複数のワード線ＷＬを有する。ビット線ＢＬ及びワード線ＷＬの各交差部には、両配線に挟まれるようにメモリセルＭＣが設けられている。メモリセルアレイ１は、前述の通り、このような複数のメモリマットＭＭを図示しない絶縁層を介して多層に積層することにより形成されている。
【００１４】
図３及び図４は、図２に示したメモリセルアレイ１の等価回路図である。メモリセルＭＣは、後に詳細に述べるように、可変抵抗特性と非オーミック特性を有しており、電流が多く流れる向きを長い三角形で示している。したがって、三角形の基端側をアノード、先端側をカソードとする。図３及び図４に示す通り、メモリセルアレイ１においてメモリセルＭＣの電流整流方向は、全て同一である。又、図４に示す通り、積層方向に隣接する組毎にメモリマットＭＭの積層方向に重なるビット線ＢＬが共通に接続されており、更に偶数層目のメモリマットＭＭのワード線ＷＬ及び奇数層目のメモリマットＭＭのワード線ＷＬもそれぞれ共通に接続されている。本実施形態においては、ビット線ＢＬの共有及びワード線ＷＬの共有によって、周辺回路の面積の縮小を図っている。
【００１５】
いま、図３におけるメモリセルＭＣ０００１をアクセスする場合、メモリセルＭＣ００１１のアノード側に接続されたビット線ＢＬ００に選択ビット線電圧Ｕｂを供給し、メモリセルＭＣ０００１のカソード側に接続されたワード線ＷＬ０１に選択ワード線電圧Ｖｗを供給する。これにより、例えばＵｂ＞Ｖｗの場合、図中矢印の様に電流が流れてアクセスが行なわれる。選択されるメモリセルＭＣ０００１以外のメモリセルＭＣに接続されるビット線ＢＬやワード線ＷＬにどの様な電位を与えるかは重要な点で、選択されたメモリセルＭＣ０００１が確実にアクセス出来るようにする必要がある。本実施形態においては後述するフローティングアクセス方式（ＦＬＡ）を採用しており、非選択ビット線及び非選択ワード線は全てフローティング状態とする。
【００１６】
［メモリセル］
次に、本実施形態に係るメモリセルＭＣについて説明する。メモリセルＭＣは、可変抵抗特性及び非オーミック特性を有する。この実施形態では、メモリセルＭＣが高抵抗である状態を「リセット状態」と呼び、低抵抗である状態を「セット状態」と呼ぶ。なお、ここでは、可変抵抗素子の代表としてイオンメモリを用いたメモリセルについて説明するが、低抵抗状態と高抵抗状態を印加する電圧とその極性によって切り替えて、低抵抗状態又は高抵抗状態をある程度保持できる素子であれば、その構成は問わない。また、ここでは、ダイオード特性を有する構成を積極的に導入した構成として検討するが、特にダイオード特性素子を構成に含まずとも、可変抵抗素子自体がダイオード特性を持っているのであれば、この特性部分を分離してダイオードとして考えればよい。
【００１７】
図５は、実施形態におけるメモリセルＭＣの構成及びその特性を示す図である。この実施形態では、イオンメモリとして、単体素子（以下、「セルユニットＣＵ」と呼ぶ。）を二つ重ねたもの（以下、「縦列セル」と呼ぶ。）を使用する。このように、セルユニットＣＵを二つ重ねることにより、セルユニットＣＵに生じるデータ保持変化の確率が自乗されて、メモリセルＭＣ全体としてのデータ保持変化が実質的に少なくなるからである。
【００１８】
メモリセルＭＣは、図５の最も左の模式的構造図に示すように、ビット線ＢＬ及びワード線ＷＬの間に積層された２つのセルユニットＣＵ１，ＣＵ２から構成される。セルユニットＣＵ１は、ビット線ＢＬ側から順に配置された金属層１１、アモルファスシリコン層１２及びドープトポリシリコン層１３を有する。また、セルユニットＣＵ２は、ドープトポリシリコン層１３側から順に配置された金属層２１、アモルファスシリコン層２２及びドープトポリシリコン層２３，２４を有する。金属層１１，２１は、金属イオンの発生源として機能する。アモルファスシリコン層１２は、金属のフィラメントが成長する媒体となる。ドープトポリシリコン層１３，２３は、金属層１１，２１の対向電極となる。ドープトポリシリコン層１３，２３は、ドーピングのタイプをｐタイプとしている。下側のセルユニットＣＵ２の下に設けたドープトポリシリコン層２４は、ドーピングタイプがｎタイプであり、その上のｐ型のドープトポリシリコン層２３と共にダイオードを形成している。アモルファスシリコン層１２，２２は、その下のｐ型のドープトポリシリコン層１３，２３に対してｎタイプに見えることから、この界面には寄生的なダイオードがあるとみなせる。
【００１９】
図５の構成図の右側には、このメモリセルＭＣの状態と構成を模式的に表す図として、いくつかのセル状態における模式図を示している。金属フィラメントは下向きの縦長の三角形で示している。ドープトポリシリコン層２３，２４により形成される固定ダイオードは、ビット線ＢＬ側をアノード、ワード線ＷＬ側をカソードとするが、アモルファスシリコン層１２，２２とドープトポリシリコン層１３，２３との界面に形成される寄生ダイオードは、これとは逆向きで、ワード線ＷＬ側をアノード、ビット線ＢＬ側をカソードとする。
【００２０】
図中（１）は、２つのセルユニットＣＵ１，ＣＵ２のフィラメントが、共にアモルファスシリコン層１２，２２を貫通していない場合である。この場合、２つの寄生ダイオードが現れている。
【００２１】
図中（２）は、２つのセルユニットＣＵ１，ＣＵ２のフィラメントが、共にアモルファスシリコン層１２，２２を貫通している場合である。この場合には、アモルファスシリコン層１２，２２とドープトポリシリコン層１３，２３の界面がなくなるので寄生ダイオードは消滅する。
【００２２】
図中（３）は、上側のセルユニットＣＵ１ではフィラメントがアモルファスシリコン層１２を非貫通で、下側のセルユニットＣＵ２ではフィラメントがアモルファスシリコン層２２を貫通している場合である。この場合には、寄生ダイオードは上側のアモルファスシリコン層１２とドープトシリコン層１３の界面にのみ現れている。
【００２３】
尚、セルユニットＣＵ中のフィラメントがアモルファスシリコン層１２，２２を貫いている状態は低抵抗のセット状態、フィラメントがアモルファスシリコン層１２，２２と接触していない状態は高抵抗のリセット状態となる。又、以下において、フィラメントがアモルファスシリコン層１２，２２と接触しかけている状態を「弱リセット状態」と呼ぶ。
【００２４】
次に、縦列セルでリテンション特性が大幅に改善されることの説明を行う。セルユニットＣＵ１，ＣＵ２では、電極間で導電体が繋がり低抵抗になったセット状態は準安定な状態であり、電気的、熱的などの擾乱により導電体は拡散して弱リセット状態を経てやがてリセット状態になる。リセット状態はアモルファスシリコン層１２，２２内に金属イオンが僅かに拡散した状態として安定した状態を形成し、少々の擾乱では低抵抗状態には遷移することは無い。
【００２５】
そこで、本実施形態に係る半導体記憶装置においては、セルユニットＣＵ１及びＣＵ２が共にリセット状態である場合（以下、Ｒ／Ｒ）を‘２’状態とし、セルユニットＣＵ１及びセルユニットＣＵ２の一方がセット状態であり、他方がリセット状態である場合（以下、Ｓ／Ｒ又はＲ／Ｓ）と、一方が弱リセット状態であり、他方がリセット状態である場合（以下、ＷＲ／Ｒ又はＲ／ＷＲ）とを‘１’状態とし、セルユニットＣＵ１及びセルユニットＣＵ２が共にセット状態である場合（以下、Ｓ／Ｓ）と、セルユニットＣＵ１及びセルユニットＣＵ２が共に弱リセット状態である場合（以下、ＷＲ／ＷＲ）と、セルユニットＣＵ１及びセルユニットＣＵ２の一方がセット状態であり、他方が弱リセット状態である場合（以下、Ｓ／ＷＲ又はＷＲ／Ｓ）とを‘０’状態としている。
【００２６】
選択メモリセルＭＣをある状態に遷移させる過程と、メモリセルＭＣの自発的及び自然的な緩和過程を示すと、図６に示すようになる。すなわち、実線で囲んだメモリセルＭＣの‘２’状態は消去状態であると共に安定状態であり、ある程度の擾乱に対してはほとんど不揮発的にこの状態を維持できる。一方、自然的な緩和により状態が変化する可能性がある準安定状態のうち、比較的変化しやすいのが図中破線の枠で囲ったメモリセルＭＣである。この状態のメモリセルＭＣは、セルユニットＣＵ１，ＣＵ２の少なくとも一方がセット状態である。セット状態は弱リセット状態に変化しやすい。また、準安定状態のうち、擾乱が無ければその状態を維持できる比較的安定した準安定状態は、図中一点鎖線の枠で囲って示す。Ｓ／Ｓのうち強くフィラメントが形成された状態、ＷＲ／ＷＲ、Ｒ／ＷＲ及びＷＲ／Ｒの各状態がこの準安定状態に相当する。これらの状態はセルユニットＣＵ１，ＣＵ２が強いセット状態か、弱リセット状態のみ、またはリセット状態と弱リセット状態の組み合わせである場合である。この準安定状態は擾乱が無ければその状態に留まることができる。
【００２７】
これらの準安定状態のうち強いセット状態は、擾乱があるとセット状態に遷移し、更にセット状態は弱リセット状態に遷移する。遷移後の弱リセット状態は、セット状態と容易に往き来できる高抵抗状態である。さらに弱リセット状態は、やがてリセット状態に遷移してセット状態には戻ることができない状態として安定化する。緩和過程としてはセット状態が弱リセット状態に緩和するのはごく容易であり、弱リセット状態がリセット状態に緩和するのは、かなり擾乱が大きいときと考えられる。
【００２８】
以上の点について、選択メモリセルＭＣのみに電位設定により状態遷移を生じさせる過程を実線の矢印で示し、経時的な自然の緩和の過程のうち緩和が生じ易い状態遷移を破線の矢印で示し、緩和が生じ難い状態遷移を一点鎖線矢印で示した。Ｒ／Ｒ状態は、電位設定によりＳ／Ｓ状態に遷移させることができる。Ｓ／Ｓ状態とＳ／ＲまたはＲ／Ｓ状態との間は、電位設定により容易に遷移させることができる。Ｓ／Ｓ状態から緩和過程によって生じたＷＲ／Ｓ及びＳ／ＷＲからは、電位設定により、Ｓ／Ｓ状態、Ｓ／Ｒ状態またはＲ／Ｓ状態に容易に遷移させることができる。ＷＲ／ＳまたはＳ／ＷＲ状態からさらに緩和が進んだ準安定状態のＷＲ／ＷＲ状態からは電位設定によりＳ／Ｓ状態に容易に遷移させることができる。Ｓ／ＲまたはＲ／Ｓ状態から緩和が進んだＷＲ／ＲまたはＲ／ＷＲ状態からは電位設定によりＳ／ＲまたはＲ／Ｓ状態に容易に遷移させることができる。
【００２９】
準安定状態のＳ／Ｓ状態からは、Ｓ／ＷＲ又はＷＲ／Ｓ状態を経てＷＲ／ＷＲ状態に緩和するので、セルユニット単体に比べてこの準安定状態から安定状態に緩和するのに時間がかかる。さらにＷＲ／ＷＲ状態から一方のセルユニットＣＵがＲ状態になる緩和は比較的生じ難いので、セルが‘０’状態に留まる時間は長い。準安定状態であるＷＲ／ＲやＲ／ＷＲ状態は、既に一方のセルユニットＣＵがリセット状態、すなわち高抵抗状態であるため、ＷＲ状態のセルユニットに大きな電気的擾乱を伝える確率が減る。このため、ＷＲ／Ｒ状態やＲ／ＷＲ状態からＲ／Ｒ状態への緩和は生じ難くなる。
【００３０】
縦列セルのリテンション特性は、以上のように、単体のセルユニットＣＵの特性に比べ格段に向上するが、さらに‘０’状態や‘１’状態でのリテンション不良に対して、より訂正がし易いＥＣＣを設けると、リテンションに対して良好なメモリシステムを構築できる。
【００３１】
［動作］
次に、本実施形態に係る半導体記憶装置の動作について説明する。本実施形態に係る半導体記憶装置においては、選択メモリセルＭＣに際して非選択ビット線ＢＬ及び非選択ワード線ＷＬをフローティング状態とするフローティングアクセス方式（ＦＬＡ）を採用する。
【００３２】
図７に示すように、例えば３×３のメモリセルＭＣからなるメモリマットＭＭを有し、上下のメモリマットＭＭでビット線ＢＬとワード線ＷＬとを共有しているメモリセルアレイ１において、アクセスに入る前の状態、すなわちメモリセルＭＣの状態を保持しているときをホールドと呼び、すべてのビット線ＢＬ及びワード線ＷＬは接地レベルであるＶｓｓに設定する。この状態ではセルはその抵抗状態を維持してデータがメモリセルアレイ１に固定された状態となる。どのメモリセルＭＣにも電位バイアスはかからない。
【００３３】
次に、ＦＬＡ方式を使うため、フローティングにするビット線ＢＬ及びワード線ＷＬの電位を予め設定する過程を、イニシャルスタンドバイとアクティブスタンドバイの二つに分けて設定する。図８は、このようなスタンドバイ状態の電圧印加状態を示す図である。アクティブスタンドバイにおいては、選択線の電位変化が大きいために、隣接選択線のカップリングが大きいとフローティングの選択線が許容された電位範囲から外れてしまうような過程で、いずれの選択線もフローティングにしないで電位の変化と設定の維持を短い時間同時に行うスタンドバイ過程である。スタンドバイの後にアクティブ過程があるが、これは後述するように非選択となったビット線ＢＬ及びワード線ＷＬなどをフローティング状態にする。
【００３４】
アクセスモードは、消去、‘０’状態設定、‘１’状態設定、‘０’読み出し、‘１’読み出しの５つである。以下、それぞれのアクセスモードについて順に説明する。なお、以下において、非選択ビット線のうち、選択メモリマットＭＭに接続されているものを第１の非選択ビット線ＢＬと、非選択メモリマットＭＭに接続されているものを第２の非選択ビット線ＢＬと呼ぶ。又、上述の通り本実施形態に係る半導体記憶装置は偶数層目のメモリマットＭＭと、奇数層目のメモリマットＭＭとについて、それぞれ共通のワード線ＷＬを有しているが、非選択ワード線のうち、選択メモリマットＭＭに接続されている方のワード線ＷＬを第１の非選択ワード線と、選択メモリマットＭＭに接続されていない方のワード線ＷＬを第２の非選択ワード線と呼ぶ。更に、選択ビット線ＢＬの電位をＵｂ、第１の非選択ビット線ＢＬに設定される電位をＵ、第２の非選択ビット線ＢＬに設定される電位をＵｏｍで表す。又、選択ワード線ＷＬに設定される電位をＶｗ、第１の非選択ワード線に設定される電圧をＶ、第２の非選択ワード線に設定される電位をＶａｎｐで表す。
【００３５】
［消去］
消去は、セルユニットＣＵ１，ＣＵ２をリセット状態にして‘２’の状態のセルにする過程で、個別のセルをこの状態にし、かつ他のセルにディスターブを与えずに設定をすることが困難であるので、所定の消去領域を構成する複数本のビット線ＢＬに接続されたメモリセルＭＣに対して同時に消去を行う。全てのワード線ＷＬの設定は同じである。
【００３６】
図９にビット線ＢＬとワード線ＷＬの電位設定のアクティブスタンドバイ時のパターンを示し、図１０にタイムチャートを示す。又、図１１に、消去におけるビット線ＢＬ及びワード線ＷＬの電位の変化のみを示す。図１１において、設定時の電位を太い実線のバーで、ここからの変化後の電位を白抜きのバーで示した。以下、隣接するビット線ＢＬ及びワード線ＷＬのカップリングを１００％と仮定する。
【００３７】
設定のための電位は大きな値を使うので、メモリセルＭＣの誤動作を防ぐべく、２段階で行われる。時刻ｔ０〜ｔ１まではホールド（ｈｏｌｄ）である。第１段階では、時刻ｔ１で、まず全てのビット線ＢＬと全てのワード線ＷＬに初期電圧Ｖｍｉｎを設定する。時刻ｔ１〜ｔ２がイニシャルスタンドバイ（ｉｎｉｔｉａｌ  ｓｔａｎｄ−ｂｙ）である。即ち、縦列セルは、ホールドではビット線ＢＬもワード線ＷＬも接地電位Ｖｓｓに設定されている。この状態でビット線ＢＬ及びワード線ＷＬを設定電位に立ち上げると、ビット線ＢＬの電位及びワード線ＷＬの電位は、セルユニットＣＵ１，ＣＵ２の中間ノードに対して瞬間的に高い電位になる。これにより、セルユニットＣＵ１，ＣＵ２の状態が遷移してしまう可能性がある。イニシャルスタンドバイは、このように、セルユニットＣＵ１，ＣＵ２に状態変化を生じさせないために両者間のノードの電位を予め上昇させておく過程である。次に、時刻ｔ２で、消去を行わないビット線ＢＬは、一点鎖線で示すようにメモリマットＭＭに関係なく初期電圧Ｖｍｉｎのままとし、消去を行うビット線ＢＬには、実線のように接地電圧Ｖｓｓを印加する。また、時刻ｔ２で、全てのワード線ＷＬはＶｒｅｓｅｔ＋Δに設定する。時刻ｔ２から時間τ１の間はアクティブスタンドバイである。アクティブスタンドバイで、この設定を維持したあとでアクティブ状態となる。このアクティブ状態では、全てのビット線ＢＬとワード線ＷＬを点線で示すようにフローティング状態にする。フローティング状態を時刻ｔ３まで維持する。ここまでが第１段階である。
【００３８】
第２段階では、時刻ｔ３でイニシャルスタンドバイが開始され、消去を行うビット線ＢＬには、再び接地電圧Ｖｓｓを、消去を行わないビット線ＢＬにはＶｒｅｓｅｔ＋Δを与え、全てのワード線ＷＬは２Ｖｒｅｓｅｔ＋Δの設定とする。尚、Δは所定の電圧変化幅である。アクティブスタンドバイでは、イニシャルスタンドバイの設定を維持する。ｔ３から時間τ２の間この設定を維持したあとで、アクティブに移行し、再び全てのワード線ＷＬとビット線ＢＬをフローティングにする。
【００３９】
しばらくフローティングを維持したあとは自然放電で電位がＶｓｓ近傍に落ち着くのを待つか、電圧の変化量が初期電圧Ｖｍｉｎを超えないようにして少しずつ電位を強制的に下げて接地電位Ｖｓｓ近傍に持っていっても良い。時刻ｔ３までの設定は縦列セルの中間ノードが電位設定に追随してセルユニットに状態遷移を生じるような擾乱が発生しないようにしつつ、消去するメモリセルＭＣについて準備的なセルユニットの遷移をするためである。時刻ｔ３以降が本来の消去が行われて‘２’状態が設定される過程である。尚、上記消去は、フローティング状態のビット線ＢＬに隣接するビット線、又はフローティング状態のワード線に隣接するワード線ＷＬに対する印加電圧を変動させる動作を含まないので、カップリングによる電位変動を生じない。
【００４０】
図１２に示すように、消去領域ＥＡは、所定のビット線ＢＬのまとまりごとに設定され、この設定された消去領域ＥＡのみが‘２’状態に設定される。ビット線ＢＬは、メモリセルＭＣを三次元化したメモリセルアレイ１において各層を形成するメモリマットＭＭごとに異なる選択回路群を持つ。これはメモリマットＭＭごとに個別の選択セルからデータを読み出すためであるが、これを利用して、メモリマットＭＭごとと、メモリマットＭＭ内でのビット線ＢＬのグループごとの消去を行うことができる。
【００４１】
あるメモリマットＭＭの一定の消去領域ＥＡを消去する場合の電位設定の概要を図１２に示す。選択されたメモリマットＭＭも含めて、マトリクス内の全てのワード線ＷＬは初期電圧Ｖｍｉｎから電圧Ｖｒｅｓｅｔ＋Δを経て電圧２Ｖｒｅｓｅｔ＋Δへと各過程で設定される。消去領域ＥＡは、図１２のようにメモリマットＭＭ内でまとまっていても、分散していても良いし、異なるメモリマットＭＭにまたがって設定されても良いが、消去領域ＥＡに含まれるビット線ＢＬの電位はＶｍｉｎからＶｓｓへと設定され、消去領域ＥＡに含まれるビット線ＢＬ上の全てのメモリセルＭＣが消去される。消去領域ＥＡ以外のビット線ＢＬは初期電圧Ｖｍｉｎから電圧Ｖｒｅｓｅｔ＋Δへと設定される。電圧設定とフローティングの関係は図１０に示した通りである。
【００４２】
このような消去動作は、例えば、連続アクセスの単位、すなわちワード線ＷＬをスキャンして複数のビット線ＢＬに対して同時に行う連続アクセスに対応した上記複数ビット線ＢＬの単位で行うことが可能である。また、ある領域ごとに一定のスキャンサイクルおきに消去を行って、新たなデータの設定を行うことも可能である。このように、消去の範囲、タイミングなど、いろいろなデータ転送のモードを仕様として設けることができる。
【００４３】
次に、図１１に基づき、他のメモリマットＭＭへの影響について考察する。図１１には、アクセス対象のメモリマットＭＭのアクセス対象ビット線ＢＬに印加する選択ビット線電圧をＵｂで示している。この選択ビット線電圧Ｕｂは、選択ビット線ＢＬと共通接続された上層又は下層のメモリマットＭＭの対応するビット線ＢＬにも印加される。又、アクセス対象のメモリマットＭＭにおいて非選択ビット線ＢＬに印加されるビット線電圧をＵで示し、アクセス対象でないメモリマットＭＭで選択ビット線ＢＬに接続されていないビット線ＢＬに印加される電圧をＵｏｍで示している。又、アクセス対象のメモリマットＭＭのアクセス対象ワード線ＷＬに印加する選択ワード線電圧をＶｗで示している。この選択ワード線電圧Ｖｗは、選択ワード線ＷＬと共通接続された奇数層又は偶数層のメモリマットＭＭの対応するワード線ＷＬにも印加される。又、アクセス対象のメモリマットＭＭにおいて非選択ワード線ＷＬに印加されるワード線電圧をＶで示し、アクセス対象でないメモリマットＭＭのワード線ＷＬに印加される電圧をＶａｎｐで示している。以後、この表記は消去以外の他のアクセスにおいても同様に使用する。
【００４４】
消去動作の場合、消去対象のメモリマットＭＭの全ワード線ＷＬを選択ワード線とするので、Ｖｗ＝Ｖである。選択ビット線ＢＬにつながるアクセス対象のメモリマットＭＭの上層又は下層のメモリマットＭＭのビット線ＢＬには、電圧Ｕｂ＝Ｖｓｓが印加されるが、アクセス対象のメモリマットＭＭが奇数層（又は偶数層）である場合、その上層又は下層のメモリマットＭＭは偶数層（又は奇数層）であるので、ワード線ＷＬには電圧Ｖａｎｐ＝Ｖｍｉｎ〜しか印加されず、誤消去が発生することはない。また、アクセス対象のメモリマットＭＭが奇数層（又は偶数層）である場合、他の奇数層（又は偶数層）のメモリマットＭＭのワード線ＷＬにもＶ＝Ｖｗ＝２Ｖｒｅｓｅｔ＋Δが印加されることになるが、アクセス対象のメモリマットＭＭ以外にビット線ＢＬにＵｂ＝Ｖｓｓが印加されるのは、偶数層（又は奇数層）であるため、その層のメモリマットＭＭにはＶｒｅｓｅｔ＋Δしか印加されず、誤消去が発生することは無い。
【００４５】
［データ設定］
次に、データ設定過程について説明する。メモリセルＭＣへのデータ設定は、消去されたメモリセルＭＣのうち‘０’と‘１’を設定するメモリセルＭＣに‘０’を設定し、更に‘１’を設定する‘０’状態のメモリセルＭＣに‘１’を上書きすることによって行われる。選択されたワード線ＷＬごとに、同時に書込みが行われる複数のビット線ＢＬに接続されたメモリセルＭＣのうち、データ‘０’とデータ‘１’を設定するメモリセルＭＣに対して‘０’設定を行い、さらにデータ‘１’を設定するメモリセルＭＣに対して‘１’を上書きする。
【００４６】
［‘０’設定］
図１３は、消去過程により、‘２’に設定された状態のクロスポイントのメモリセルＭＣに‘０’を設定するための電位の設定パターンを示す図、図１４は同じく電位の設定手順を示す図である。時刻ｔ０から電位の設定が始まるとして、まず全てのビット線ＢＬとワード線ＷＬを接地電圧Ｖｓｓに設定する（ｈｏｌｄ）。時刻ｔ１において、メモリマットＭＭ内の全てのビット線ＢＬとワード線ＷＬを初期電圧Ｖｍｉｎに設定する。この設定を時刻ｔ２まで維持する（ｉｎｉｔｉａｌ  ｓｔａｎｄ−ｂｙ）。
【００４７】
時刻ｔ２において、選択ビット線ＢＬを、実線のように電圧２Ｖｓｅｔ＋２δに、非選択ビット線ＢＬを一点鎖線で示すように初期電圧Ｖｍｉｎに維持し、選択ワード線ＷＬを実線で示すように接地電圧Ｖｓｓに、非選択ワード線ＷＬを一点鎖線で示すように電圧２Ｖｍｉｎに設定して短い時間τの間維持する（ａｃｔｉｖｅ  ｓｔａｎｄ−ｂｙ）。その後、非選択ビット線ＢＬと非選択ワード線ＷＬをフローティングにする（ａｃｔｉｖｅ）。ここで、δはメモリセルＭＣに含まれるダイオードのブレークダウン電圧である。このτの期間は隣接カップリングによって非選択ビット線ＢＬ及び非選択ワード線ＷＬが、選択ビット線ＢＬ及び選択ワード線ＷＬの影響を受けないようにする期間であり、設定電位間に僅かながら電流が流れる可能性があるので、できるだけ短くする。時刻ｔ２＋τのあとはＦＬＡとなり、メモリセルＭＣに‘０’が設定されると電流制限がビット線ＢＬに働くのでビット線ＢＬはフローティングになり電位が少しずつ低下する。
【００４８】
フローティングの電位が初期電圧Ｖｍｉｎ位になった時刻ｔ３において、全てのビット線ＢＬとワード線ＷＬを接地電位Ｖｓｓにしてこの過程を終了する。非選択セルには順逆バイアスの大きさで、最大でセット電圧Ｖｓｅｔか初期電圧Ｖｍｉｎしかかからないので、非選択セルが状態遷移を起こすことは無い。
【００４９】
図１５は、‘０’設定過程のビット線ＢＬ及びワード線ＷＬの電位の変化のみを示した図である。設定時の電位を太い実線のバーで、ここからの変化後の電位を白抜きのバーで示した。時間τの間はフローティングにせずに隣接カップリングでの変動を抑えているので、非選択ビット線電圧Ｕや非選択ワードライン電圧Ｖは、設定したいレベルに留まり、白抜きバーで示したレベルを比べると、ビット線ＢＬとワード線ＷＬ間にかかる電圧は、選択ビット線電圧Ｕｂと選択ワード線電圧Ｖｗの間の電位差２Ｖｓｅｔ＋２δとなる。これにより選択メモリセルＭＣには、選択メモリセルＭＣが‘０’状態に遷移するのに十分な順方向の高電圧がかかる。一方、選択メモリセルＭＣの上層又は下層の対応するビット線ＢＬにも電圧Ｕｂが印加されるが、対応するワード線ＷＬには、Ｖａｎｐしか印加されない。選択ビット線電圧Ｕｂと非選択ワード線電圧Ｖ，Ｖａｎｐの間の電位差は２（Ｖｓｅｔ−Ｖｍｉｎ）＋２δであり、この電圧がセット電圧Ｖｓｅｔ以下の場合、すなわち２δ≦２Ｖｍｉｎ−Ｖｓｅｔの場合には、状態遷移は起こらない。また、選択メモリセルＭＣにつながるワード線ＷＬと同じグループのワード線ＷＬにも電圧Ｖｗ＝Ｖｓｓが印加されるが、対応するメモリセルＭＣのビット線ＢＬにはＵ，Ｕｏｍしか印加されない。非選択ビット線電圧Ｕ，Ｕｏｍと選択ワード線電圧Ｖｗ，Ｖａｎｐの間の電位差はＶｍｉｎであり、非選択ビット線ＢＬと選択ワード線ＷＬに接続されたメモリセルＭＣにも状態を遷移させる電圧はかからない。非選択ビット線ＢＬと非選択ワード線ＷＬの間には、フローティングとなるまでの順方向の余分な電流が増えるが、ＦＬＡには移行できる。期間τをいかに短くできるかがパワーを減らすためのキーとなる。なお、寄生ダイオードのブレークダウン電圧δは小さくでき、初期電圧Ｖｍｉｎ、セット電圧Ｖｓｅｔ及びリセット電圧Ｖｒｅｓｅｔは、ほぼ同じ大きさに設定すれば、２δ≦２Ｖｍｉｎ−Ｖｓｅｔは容易に満たすことができる。
【００５０】
［‘１’設定］
図１６は、‘０’設定の過程のあとに続いて行われる‘１’状態をセルに書き込む‘１’設定過程の電位のパターンを示す図であり、図１７は、同じく設定手順を示す図である。‘１’設定過程は、セルユニットＣＵ１，ＣＵ２のうちの一つをリセット状態にする過程である。時刻ｔ０に電位の設定が始まり、選択したメモリセルアレイ１のすべてのワード線ＷＬとビット線ＢＬを接地電圧Ｖｓｓに設定する（ｈｏｌｄ）。続いてｔ１において、選択ビット線ＢＬは接地電圧Ｖｓｓに維持したままで、非選択のビット線ＢＬにＶｍｉｎ−Δを印加し、選択ワード線ＷＬには初期電圧Ｖｍｉｎ、非選択ワード線ＷＬにはそれよりも低い電圧Ｖｍｉｎ−Δに設定する（ｉｎｉｔｉａｌ  ｓｔａｎｄ−ｂｙ）。尚、‘１’設定においてはビット線ＢＬ及びワード線ＷＬの電位の変化が小さいので、ａｃｔｉｖｅ  ｓｔａｎｄ−ｂｙを用いない。時刻ｔ２からはＦＬＡ動作になり、選択ビット線ＢＬを接地電圧Ｖｓｓ、選択ワード線ＷＬを電圧Ｖｒｅｓｅｔ＋Δにして非選択ビット線ＢＬと非選択ワード線ＷＬをフローティング状態にする（ａｃｔｉｖｅ）。時刻ｔ３でＦＬＡが終了し、ビット線ＢＬ及びワード線ＷＬの全てをＶｓｓに設定する。
【００５１】
図１８は、‘１’設定過程のビット線ＢＬ及びワード線ＷＬの電位の変化のみを示した図である。設定時の電位を太い実線のバーで、ここからの変化後の電位を白抜きのバーで示した。ビット線ＢＬはＦＬＡに入っても選択ビット線ＢＬの電位を変えないのでフローティングの非選択ビット線の変動もない。一方、選択ワード線ＷＬは初期電圧Ｖｍｉｎから電圧Ｖｒｅｓｅｔ＋Δに持ち上げるので、フローティング状態である第１の非選択ワード線ＷＬはカップリング変動のないＶｍｉｎ−Δからカップリング１００％のＶｒｅｓｅｔまでの分布を持つ。非選択セルにリセット電圧Ｖｒｅｓｅｔより大きな擾乱を発生させない為には、（Ｖｒｅｓｅｔ＋Δ）−（Ｖｍｉｎ−Δ）≦Ｖｒｅｓｅｔ、即ち、２Δ≦Ｖｍｉｎを満たす様にΔ及びＶｍｉｎを設定すれば良い。尚、第２の非選択ワード線ＷＬは、選択ワード線ＷＬの電位変動による影響を受けない。
【００５２】
［‘０’読み出し］
図１９は、‘０’読み出し過程のビット線ＢＬ及びワード線ＷＬの電位のパターンを示す図、図２０は同じくタイミングチャートである。‘０’読み出し過程は、メモリセルＭＣが高抵抗であるか低抵抗であるかを判別する過程である。読み出し電圧Ｖｒｅａｄは２δに弱リセットをセットに遷移させることができる電圧の２倍程度の電圧を加えた電位とする。このとき時刻ｔ１〜ｔ２のイニシャルスタンドバイとアクティブスタンドバイでは、すべてのビット線ＢＬ及びワード線ＷＬを読み出し電圧Ｖｒｅａｄにする。すなわち、Ｕ＝Ｕｂ＝Ｕｏｍ＝Ｖ＝Ｖｗ＝Ｖａｎｐ＝Ｖｒｅａｄと設定する。時刻ｔ２〜ｔ３のアクティブでは選択ビット線電圧Ｕｂ＝Ｖｒｅａｄ、選択ワード線電圧Ｖｗ＝Ｖｓｓとして他は全てフローティングにする。セルが‘０’状態であればセル電流が増えて電流制限回路が働き、選択ビット線電圧Ｕｂの電位がフローティングとなり下がるので‘０’状態の判定ができる。
【００５３】
図２１は、‘０’読み出し過程のビット線ＢＬ及びワード線ＷＬの電位の変化のみを示した図である。設定時の電位を太い実線のバーで、ここからの変化後の電位を白抜きのバーで示した。ビット線ＢＬはＦＬＡに入っても選択ビット線ＢＬの電位を変えないのでフローティングの非選択ビット線ＢＬの変動もない。アクセス動作時には‘０’状態の選択メモリセルＭＣにのみ電流が流れる。又、選択ワード線電圧Ｖｗを初期電圧Ｖｒｅａｄから電圧Ｖｓｓに引き下げると、フローティング状態である第１の非選択ワード線電圧Ｖは、カップリング変動のないＶｒｅａｄからカップリング１００％のＶｓｓにまで分布する。ここで、ＶｒｅａｄはＶｓｅｔ以下であるため、非選択メモリセルＭＣの誤セットは生じない。尚、第２の非選択ワード線ＷＬは、選択ワード線ＷＬの電位変動による影響を受けない。
【００５４】
［‘１’読み出し］
‘０’状態はセルが低抵抗であり、従来の抵抗の高低の判別で読み出せるが、セルの抵抗としてともに高抵抗である消去状態の‘２’状態と‘１’状態は判別が難しい。そこで高抵抗と判別されたセルに対して、‘１’状態のみ‘０’状態に遷移させることができることを用いて破壊的な‘１’読出しを行う。破壊的な読出しがされ、‘１’と判断されたセルは再び‘１’設定過程を行い‘１’状態に戻す。
【００５５】
図２２は、‘１’読出し過程を示すタイミングチャートである。図２２に示すように、まず、全てのビット線ＢＬとワード線ＷＬの電位を時刻ｔ０でＶｓｓを設定する（ｈｏｌｄ）。時刻ｔ１では、選択ビット線電圧ＵｂはＶｍｉｎ−Δに、非選択ビット線Ｕ，ＵｏｍはＶｍｉｎ−Δ−δに設定し、選択ワード線電圧ＶｗはＶｍｉｎ−Δに、非選択ワード線Ｖ，ＶａｎｐはＶｍｉｎに設定し、これをτだけ維持する（ｉｎｉｔｉａｌ  ｓｔａｎｄ−ｂｙ，ａｃｔｉｖｅ  ｓｔａｎｄ−ｂｙ）。時刻ｔ１＋τからは選択ビット線電圧ＵｂをＶｓｅｔ＋δに、選択ワード線電圧ＶｗをＶｓｓにして、その他はフローティングにしてＦＬＡの動作に入る（ａｃｔｉｖｅ）。選択メモリセルＭＣが‘１’状態であり、この‘１’読出し過程で‘０’状態に遷移すれば低抵抗のセルになり、電流が増加して電流制限回路が働き選択ビット線ＢＬはフローティングになってその電位は下がり始める。これによって選択メモリセルＭＣが‘１’状態であることがわかり、‘２’状態と区別される。‘２’状態のセルは‘０’状態に遷移することがない。時刻ｔ２では全てのビット線ＢＬ及びワード線ＷＬをＶｓｓに設定してこの過程を終了する。
【００５６】
図２３は、‘１’読出し過程の電位の関係を示している。設定時の電位を太い黒いバーで、ここからの変化後の電位を白抜きのバーで示した。選択ビット線電位ＵｂはＶｍｉｎ−ΔからＶｓｅｔ＋δへと変化するので第１の非選択ビット線ＢＬの電位ＵはカップリングでＶｍｉｎ−Δ−δからＶｓｅｔの間に分布する。選択ワード線電位ＶｗはＶｍｉｎ−ΔからＶｓｓへと変化するので、第１の非選択ワード線ＷＬの電位ＶはＶｍｉｎとΔとの間に分布する。したがって、第１の非選択ビット線ＢＬと選択ワード線ＷＬとに接続された非選択メモリセルＭＣには最大でＶｓｅｔの順方向電圧が印加されるが、寄生ダイオードのブレークダウン電圧δを考慮すればセルの状態遷移は生じない。又、選択ビット線ＢＬと第１の非選択ワード線ＷＬとに接続された非選択メモリセルＭＣには最大でＶｓｅｔ＋δ−Δの順方向が印加されるが、誤セットを抑制するためにはこの非選択メモリセルＭＣに印加される電圧がＶｓｅｔ以下であれば良い。即ち、δ≦Δとなるように各種電圧値を設定する。更に、非選択ビット線ＢＬ及び非選択ワード線ＷＬに接続されたメモリセルＭＣには、最大でΔ＋δの逆方向電圧が印加されるため、このΔ＋δはＶｒｅｓｅｔ以下となるように設定する。尚、δは比較的小さい値であるため、以上の電圧設定は容易に実現される。尚、第２の非選択ビット線ＢＬの電位ＵｏｍはＶｍｉｎ−Δ−δでフローティングとなり、第２の非選択ワード線ＷＬの電位ＶａｎｐはＶｍｉｎに設定されてフローティングとなる。
【００５７】
図２４〜図２９は、上述した‘１’読み出し過程の各時点でのビット線ＢＬ及びワード線ＷＬに印加する電圧を示す図である。図２４は、低抵抗と高抵抗の状態を判別する‘０’読み出し過程を終了した後を示し、図２５〜図２９は、これに引き続く‘１’読み出し過程を示している。図２５はスタンドバイ、図２６はアクティブ、図２７はアクティブ後、図２８は‘１’再書き込みスタンドバイ、図２９は‘１’再書き込みアクティブをそれぞれ示している。読み出しは、複数のビット線ＢＬにまとめて行う並列読み出しが基本となるので、この場合について図を示している。
【００５８】
図２４に示すように、‘０’読み出し後の状態では、‘０’と判別された選択メモリセルＭＣに接続された選択ビット線電圧Ｕｂは、電流制限回路が働いてＶｓｓ＋２δ程度のＶｓなる電位に放電されている。高抵抗のセルのＵｂはＶｒｅａｄの電位の設定のままである。このＶｒｅａｄのままのＵｂに対して、‘１’状態か‘２’状態かの判定を行う。ここで選択されたビット線の‘０’状態と判定されたものは、どのビット線ＢＬであるかの情報がレジスタに記憶されるとする。
【００５９】
図２５に示すスタンドバイ過程では、選択するビット線ＢＬに電位の設定を新たに行う。選択ビット線ＢＬと選択ワード線ＷＬにはＶｍｉｎ−Δ、非選択ビット線ＢＬにはＶｍｉｎ−Δ−δ、非選択ワード線ＷＬにはＶｍｉｎを設定する。設定が終わり、図２６に示すａｃｔｉｖｅに入ると、Ｕｂ＝Ｖｓｅｔ＋δ、Ｖｗ＝Ｖｓｓとして他の全ての非選択線をフローティングにする。このａｃｔｉｖｅ過程は‘１’状態のセルを‘０’状態に遷移させる過程であり、電流制限が働くのは既に‘０’状態であるセルのビット線ＢＬか新たに‘０’状態に遷移した‘１’状態のセルのビット線ＢＬである。電流制限が働きフローティングになったビット線ＢＬは非選択ビット線ＢＬの一部と同様に放電されＵｂはＶｓになる。電流制限回路が働いたビット線から先に記憶した‘０’状態のセルのビット線ＢＬに新たに加わったビット線ＢＬを選んで、これを‘１’状態のセルのあるビット線ＢＬと判別できる。このビット線ＢＬの位置情報もレジスタに記憶される。選択ビット線ＢＬのうち電流制限回路が最終的に働かなかったビット線ＢＬが‘２’状態のセルのビット線ＢＬと判別される。
【００６０】
メモリ状態が破壊読出しされた‘１’状態のセルを再び‘１’状態に戻すのが次の再書込み過程である。‘１’状態の再書込みは、‘１’状態と判別されたビット線ＢＬへの‘１’状態設定過程である。図２７に示すように、‘１’読み出しのａｃｔｉｖｅ後においては、‘０’状態となったメモリセルＭＣの接続されたビット線ＢＬの電位はＶｓ程度になっている。レジスタのビット線ＢＬの情報を元に、破壊読出しされた‘１’状態のビット線ＢＬを選択できるので、選択ビット線ＢＬを新たに設定して‘１’状態設定過程である再書き込み過程を行う。
【００６１】
図２８に示すように、スタンドバイでは新たに設定された選択ビット線ＢＬ以外を全て非選択ビット線ＢＬとして、非選択ワード線ＷＬとともにＶｍｉｎ−Δに設定し、新たな選択ビット線ＢＬをＶｓｓ、選択ワード線ＷＬをＶｍｉｎに設定する。すなわち、Ｕ＝Ｖ＝Ｖｍｉｎ−Δ、Ｕｂ＝Ｖｓｓ、Ｖｗ＝Ｖｍｉｎと設定する。図２９に示すように、アクティブではＵｂ＝Ｖｓｓ、Ｖｗ＝Ｖｒｅｓｅｔ＋Δとして他を全てフローティングにする。これによって‘１’状態を再びセルに設定する。
【００６２】
［周辺回路の構成］
次に、本実施形態に係る半導体記憶装置の周辺回路について説明する。
図３０は、カラム制御回路２及びロウ制御回路３の構成を示すブロック図である。カラム制御回路２は、メモリセルマットＭＭ内で隣接する複数のビット線ＢＬをまとめてビット線ブロックＢＬＢとして、同時にアクセスすることが可能である。
【００６３】
ビット線ドライバ２ａは複数のビット線ブロックデコーダＬＢＤからなり、各ビット線ブロックデコーダＬＢＤには複数のビット線ＢＬからなるビット線ブロックＢＬＢが接続される。ビット線ブロックデコーダＬＢＤは各ビット線ブロックＢＬＢからビット線ＢＬを一本デコード選択し、ＳＳＣＣ回路２ｂに接続する。又、ＳＳＣＣ回路２ｂは各ビット線ブロックデコーダＬＢＤによってそれぞれ選択された複数のビット線ＢＬに同時にアクセスし、それぞれについて個別に電流制限や電圧変化の検知を行う。
【００６４】
ワード線ドライバ３ａは複数のワード線ブロックデコーダＬＢＤからなり、各ワード線ブロックデコーダＬＢＤには複数のワード線ＷＬからなるワード線ブロックＷＬＢが接続される。ワード線ブロックデコーダＬＢＤは各ワード線ブロックＷＬＢからワード線ＷＬを一本デコード選択し、更にその中から一本のワード線ＷＬをデコード選択して電源回路に接続し、アクセスの過程に応じて電圧を印加する。
【００６５】
尚、ビット線ブロックデコーダＬＢＤ及びワード線ブロックデコーダＬＢＤは同様に構成されているので、以下、選択線ブロックデコーダＬＢＤと呼ぶ。
【００６６】
［選択線ブロックデコーダＬＢＤの構成］
図３１は、選択線ブロックデコーダＬＢＤの構成例を示すブロック図である。図中、ｘｙＬ＿１〜ｘｙＬ＿ｋは、ビット線ＢＬ又はワード線ＷＬの事を表している。
【００６７】
選択線ブロックデコーダＬＢＤにおいては、ビット線ブロックＢＬＢ又はワード線ブロックＷＬＢ（以下、「選択線ブロックＬＢ」と呼ぶ。）を構成する複数のビット線ＢＬ又はワード線ＷＬ（以下、「選択線ｘｙＬ」と呼ぶ。）に、それぞれＮＭＯＳトランジスタを介してセンスノードＬＢ＿ｉ、選択電位供給ノードｎＵ１、及び非選択電位供給ノードｎＵ２が接続されており、それぞれ一つの選択線ｘｙＬを選択してセンスノードＬＢ＿ｉに接続する選択部２１ａ，３１ａ、選択された選択線ｘｙＬに電圧を供給する選択電位部２２ａ，３２ａ、及び選択されなかった選択線ｘｙＬに電圧を供給する非選択電位部２３ａ，３３ａを構成している。
【００６８】
選択電位部２２ａ，３２ａを構成する複数のＮＭＯＳトランジスタはそれぞれのゲートにアドレス信号＊Ｂ１−＊Ｂｋを入力しており、一つのアドレス信号のみが“Ｈ”となる事によって一つの選択線ｘｙＬを選択線電位供給ノードｎＵ１に接続して、予め選択電位Ｕ１に充電する。
【００６９】
非選択電位部３２ａ，３３ａを構成する複数のＮＭＯＳトランジスタはそれぞれのゲートにアドレス信号／＊Ｂ１−／＊Ｂｋを入力しており、選択電位部２２ａ，３２ａにおいて選択されなかった選択線ｘｙＬに対応するアドレス信号が“Ｈ”となる事によって非選択の選択線ｘｙＬを非選択電位Ｕ２に充電する。
【００７０】
次に、アドレス信号＊Ｂ１−＊Ｂｋ及びアドレス信号／＊Ｂ１−／＊Ｂｋが全て“Ｌ”となり、その代わりに選択部２１ａ，３１ａを構成する複数のＮＭＯＳトランジスタのゲートに入力されたアドレス信号Ｂ１−Ｂｋのうち、選択電位部２２ａ，３２ａにおいて選択されたアドレス信号＊Ｂ１−＊Ｂｋに対応するアドレス信号が“Ｈ”となる。これによって選択された一つの選択線ｘｙＬがセンスノードＬＢ＿ｉに接続され、選択されなかった選択線ｘｙＬはフローティング状態となる。
【００７１】
アドレス信号Ｂ１−Ｂｋ、アドレス信号＊Ｂ１−＊Ｂｋ及びアドレス信号／＊Ｂ１−／＊Ｂｋ、はメモリセルアレイ１に接続された全ての選択線ブロックデコーダＬＢＤについて共通に接続されている。又、ビット線ドライバ２ａ内において、選択線ブロックデコーダＬＢＤとＳＳＣＣ回路２ｂの間には更に図示しないデコード回路が接続されており、選択メモリマットＭＭに含まれる選択メモリセルＭＣのみが選択される様に構成されている。
【００７２】
［ＳＳＣＣ回路２ｂの構成］
次に、図３２を参照してＳＳＣＣ回路２ｂの構成について説明する。ＳＳＣＣ回路２ｂは、ビット線ＢＬへの電流の流入を遮断する部分である電流遮断部（ｃｕｒｒｅｎｔ  ｃｕｔｔｅｒ：ＣＣ）２１ｂと、この電流遮断部２１ｂを制御し、かつメモリセルＭＣの抵抗状態をビット線ＢＬの電位レベルから検知する状態検出部（ｓｔａｔｅ  ｓｅｎｓｏｒ：ＳＳ）２２ｂよりなる。全体の回路をＳＳＣＣと略記する。電流遮断部２１ｂには、センスノードＬＢ＿ｉが接続されている。電流遮断部２１ｂは、動作モードに応じてセンスノードＬＢ＿ｉに選択ビット線電圧Ｕｂを印加する。
【００７３】
電流遮断部２１ｂにおいて制御信号ＲＳが入力されるＮチャネルトランジスタＮ１は、ＳＳＣＣ回路２ｂを選択ビット線ＢＬに接続しておりかつリセット動作を行う際に用いる経路である。この場合、制御信号ＲＳを常に“Ｈ”に設定し、センスノードＬＢ＿ｉを低電位にして、選択メモリセルＭＣからＳＳＣＣ回路２ｂへと電流を流すことになる。このときＰＭＯＳトランジスタＰ１はオフとなるように状態検出部２２ｂから制御される。状態検出部２２ｂは、センスノードＬＢ＿ｉのレベルがある程度低くなったら制御信号ｇｐを立ち上げるインバータＩＶ１と、インバータＩＶ１の出力を反転させるインバータＩＶ２と、インバータＩＶ２の出力をラッチするラッチ回路Ｌ１から構成される。インバータＩＶ１は入力ノードＬＢ＿ｉの電位レベルを反転するＣＭＯＳインバータで、その電源はＵｂである。インバータＩＶ１の出力信号ｇｐが電流遮断部２１ｂのＰＭＯＳトランジスタＰ１のゲートに入力し、そのオン／オフを制御する。ラッチＬ１は、制御信号ｇｐを受けてセンスノードＬＢ＿ｉの状態を保持する回路である。初期状態として制御信号／ｓｔａｒｔが‘Ｈ’であり制御信号ｓｅｔは立ち上がっていない。ラッチＬ１が働くのは制御信号／ｓｔａｒｔが‘Ｌ’になってからで制御信号ｇｐの状態を制御信号ｓｅｔとして出力する。ラッチＬ１の電源は、入力側はＵｂ、出力側はセルの状態設定とは独立の電源Ｖｄｄによって制御信号ｓｅｔの出力を安定して確保する。
【００７４】
［レイアウト］
次に、以上のように構成されたメモリセルアレイ１及び周辺回路のレイアウトについて説明する。図３３は、メモリセルアレイ１及び周辺回路のレイアウトを示す平面図である。又、図３４は、１組のメモリセルアレイ１及び周辺回路に着目した概略図である。本実施形態に係る半導体記憶装置においては、メモリセルアレイ１及び周辺回路がマトリクス状に配置される。マトリクス状に配置された複数のメモリセルアレイ１のビット線ＢＬ方向には制御回路ＭＡＴＲＩＸ  ｃｏｎｔｒｏｌが配置され、ワード線ＷＬ方向にはアドレスとデータとのインターフェイス回路の集まりであるａｄｄｒｅｓｓ／ｄａｔａ  ＩＦが配置される。
【００７５】
制御回路ＭＡＴＲＩＸ  ｃｏｎｔｒｏｌからはビット線ＢＬ方向に延びるバスｂ１が引き出され、メモリセルアレイ１及び周辺回路を避けて基板上に形成されている。又、ａｄｄｒｅｓｓ／ｄａｔａ  ＩＦからはワード線ＷＬ方向に延び、メモリセルアレイ１及び後述するワード線デコード回路ＷＬｍｕｘ直上を通る複数のアドレスバスｂ２、及び後述する複数のビット線デコード回路ＢＬｍｕｘ及びｂｕｓ  ｆａｌｌ＆ＭＵＸ直上を通る複数のデータバスｂ３が引き出されている。アドレスバスｂ２はワード線デコード回路ＷＬｍｕｘの間に形成された垂直配線を介してバスｂ１に接続されており、データバスｂ３はｂｕｓ  ｆａｌｌ＆ＭＵＸに形成された垂直配線を介して、バスｂ１に接続されている。ここで、データバスｂ３は多ビット並列でデータ転送を行い、多くのデータの転送のバンド幅を占めるので、バスの配線が多くかつ基板上の回路の位置からその配線領域も限られる。そこで、配線の面積縮小の為に、制御回路ＭＡＴＲＩＸ  ｃｏｎｔｒｏｌから数えて奇数番目に配列されているメモリセルアレイ１を“Ｏ”グループ、偶数番目に配列されているメモリセルアレイ１を“Ｅ”グループとして、“Ｏ”グループについてのデータバスｂ３と“Ｅ”グループについてのデータバスｂ３を、それぞれ共有化する。従って、本実施形態に係る半導体記憶装置においては“Ｏ”グループに属するメモリセルアレイ１と、“Ｅ”グループに属するメモリセルアレイ１とに同時にアクセスはしない。尚、アクセスするメモリセルアレイ１の列の間に２列のアクセスしないメモリセルアレイ１の列を入れる様にする事も可能である。
【００７６】
ビット線ＢＬ及びワード線ＷＬは高さ方向に交互に配置され、互いに直交する。又、ビット線ＢＬ及びワード線ＷＬは回路システム上の役割が全てのメモリマットＭＭにおいて固定される。従って、メモリセルアレイ１の形状は長方形を底面とする直方体とする。メモリセルアレイ１の側面からは、ビット線ＢＬ及びワード線ＷＬが、それぞれ交互に引き出されてビット線デコード回路ＢＬｍｕｘ及びワード線デコード回路ＷＬｍｕｘに接続される。従って、本実施形態においては、メモリセルアレイ１のビット線ＢＬ及びワード線ＷＬから周辺回路への配線を行うため、メモリセルアレイ１の射影部分１´の４辺近傍を垂直配線領域としている。
【００７７】
メモリセルアレイ１にアクセスするための周辺回路は、図示のようにメモリセルアレイ１下の基板上に設けられる。回路レイアウトはほぼメモリセルアレイ１射影部分１´の中心に対して二面対称Ｄ１を満たしている。メモリセルアレイ１射影部分１´のビット線ＢＬ方向側面にはビット線ＢＬ方向に配列された複数のビット線ドライバ２ａからなるビット線デコード回路ＢＬｍｕｘが、ワード線ＷＬ方向側面にはワード線方向に配列された複数のワード線ドライバ３ａからなるワード線デコード回路ＷＬｍｕｘが、それぞれ対向する辺同士で鏡映対称に配置される。又、メモリセルアレイ１の対角線方向の位置にはそれぞれ後述するｂｕｓ  ｆａｌｌ＆ＭＵＸ（図３３）が形成される。メモリセルアレイ１の射影部分１´中央には一組のＳＳＣＣ回路２ｂが、ＳＳＣＣ回路２ｂとワード線デコード回路ＷＬｍｕｘとの間には周辺回路を駆動制御するコントロール回路４が、それぞれビット線ＢＬ方向に沿って鏡映対称に配置される。
【００７８】
又、メモリセルアレイ１の射影部分１´中央にはＳＳＣＣ回路２ｂとビット線デコード回路ＢＬｍｕｘとを接続するデータバス１ａが形成され、ワード線デコード回路ＷＬｍｕｘと制御回路４との間には、ワード線デコード回路ＷＬｍｕｘと制御回路４とを接続し、ワード線ＷＬの電圧レベルを調整するためのデータバス１ｂが形成されている。データバス１ａ及び１ｂは、外部との信号の入出力の為に、メモリセルアレイ１射影部分１´の四辺に形成された垂直配線を避け、メモリセルアレイ１の対角線方向に延びている。
【００７９】
［ビット線デコード回路ＢＬｍｕｘのレイアウト］
次に、ビット線デコード回路ＢＬｍｕｘのレイアウトについて説明する。図３５はビット線デコード回路ＢＬｍｕｘのレイアウト例を示すブロック図であり、図３６は、同レイアウト例の平面図である。例えばメモリセルアレイ１が８層のメモリマットＭＭから構成されていた場合、ビット線ＢＬはメモリマットＭＭ２層分について共通に形成されている。又、本実施形態において、各メモリマットＭＭ内のビット線ＢＬは交互に引き出されてそれぞれビット線ドライバ２ａに接続される。従って、図２９において説明した様なビット線ドライバ２ａがメモリセルアレイ１の両端に４組ずつ配列され、二つのビット線デコード回路ＢＬｍｕｘとなる。ビット線デコード回路ＢＬｍｕｘを構成するビット線ドライバ２ａをそれぞれ２ａＡ−２ａＤとすると、最も上層のメモリマットＭＭに接続されるビット線ドライバ２ａＡはメモリセルアレイ１から最も遠い位置に、最も下層のメモリマットＭＭに接続されるビット線ドライバ２ａＤはメモリセルアレイ１に最も近い位置に配置される。
【００８０】
ＳＳＣＣ回路２ｂ及びビット線ドライバ２ａＡ−Ｄは、それぞれデータバス１ａによって接続される。データバス１ａはビット線ドライバ２ａＡ−Ｄにおいて共有されるデータバスであり、データバス１ａを構成するデータ線はビット線ドライバ２ａＡ−Ｄを構成するビット線ブロックデコーダＬＢＤから引き出されたセンスノードＬＢ＿ｉに接続される。ＳＳＣＣ回路２ｂへの接続は、複数のビット線ＢＬについて並列データ転送を行うべく同時に活性化される。
【００８１】
［ワード線デコード回路ＷＬｍｕｘのレイアウト］
次に、ワード線デコード回路ＷＬｍｕｘのレイアウトについて説明する。図３７はワード線ドライバ３ａのレイアウト例を示すブロック図である。尚、平面図についてはビット線デコード回路ＢＬｍｕｘと同様であるため、省略する。本実施形態においては、基板側から偶数層目と奇数層目のメモリマットＭＭについて、ワード線ＷＬをそれぞれ共通配線とする。又、各メモリマットＭＭについて、ワード線ＷＬはメモリセルアレイ１側壁から交互に引き出される。従って、ワード線ドライバ３ａはメモリセルアレイ１の両端に２組ずつ配列される。これら２組のワード線ドライバ３ａをそれぞれ３ａｅｖｅｎ，３ａｏｄｄとすると、奇数層目のメモリマットＭＭに接続されるワード線ドライバ３ａｏｄｄはメモリセルアレイ１に近い位置に、偶数層目のメモリセルマットＭＭに接続されるワード線ドライバ３ａｅｖｅｎはメモリセルアレイ１から遠い位置に配置される。
【００８２】
ワード線ドライバ３ａｅｖｅｎ及び３ａｏｄｄは、データバス１ｂによって図３４中のコントロール回路に含まれる電源回路に接続される。ワード線ドライバ３ａｅｖｅｎ及び３ａｏｄｄ中の各ワード線ブロックのセンスノードＬＢ＿ｉには、アドレス信号に応じて所定のセンスノードＬＢ＿ｉをデータバス１ｂに接続するＷＬ  ｄｅｃｏｄｅｒが接続される。
【００８３】
［ｂｕｓ  ｆａｌｌ＆ＭＵＸのレイアウト］
図３８は、ｂｕｓ  ｆａｌｌ＆ＭＵＸの配置例を示す平面図である。ｂｕｓ  ｆａｌｌ＆ＭＵＸは、メモリセルアレイ１から基板部のバスにアドレス、データ及び各種制御信号を落とす部分である。又、ｂｕｓ  ｆａｌｌ＆ＭＵＸは、その四辺にデコード回路ａｄｄｒｅｓｓ／ｍｕｘを有し、デコード回路ａｄｄｒｅｓｓ／ｍｕｘを介してアドレス信号の入出力を行う。
【００８４】
本実施形態においては、各メモリセルマットＭＭのデータバスは共有化されてデータバス１ａ及び１ｂに接続され、ｂｕｓ  ｆａｌｌ＆ＭＵＸにおいてバスｂ１及びデータバスｂ３に接続される。一方、Ｂ１−Ｂｋ等のアドレスバスは個々のメモリセルマットＭＭごとにビット線デコード回路ＢＬｍｕｘ及びワード線デコード回路ＷＬｍｕｘから独立して引き出され、アドレスバスを４５度曲げて配線する４５度配線部を介してデコード回路ａｄｄｒｅｓｓ／ｍｕｘに接続され、ｂｕｓ  ｆａｌｌ＆ＭＵＸにおいてバスｂ１及びアドレスバスｂ２に接続される。
【００８５】
［メモリシステム］
図３９は、本実施形態に係る半導体記憶装置を用いたメモリシステムの構成例を示す図である。本実施形態に係る半導体記憶装置は、何処までをメモリの構成要素として考えるかによってメモリ又はメモリシステムとなる。必要なデータ処理のブロックは、メモリセルアレイ１、ａｄｄｒｅｓｓ／ｄａｔａ  ＩＦの有するデータバッファ及びメモリアレイのデータ転送過程を制御するコントローラから構成される。メモリセルアレイ１内では随時ｅｒａｓｅ領域が設定され、アクセスユニット又はグループ毎にデータの設定や読み出しが行われる。アクセスユニットのデータは、ａｄｄｒｅｓｓ／ｄａｔａ  ＩＦの有するデータバッファによって一括して保持され、取り扱われる。又、ａｄｄｒｅｓｓ／ｄａｔａ  ＩＦの有するデータバッファでは‘０’状態と‘１’状態の上書きの状態の情報等も保持される。
【００８６】
本実施形態においてはメモリセルＭＣの電流整流方向が全て同一であるので、メモリセルアレイ１のプロセスインテグレーションを単純化することが可能である。又、メモリマットＭＭ間を絶縁することによってビット線ＢＬとワード線ＷＬの役割が固定化されるので周辺回路の構成も単純化することが可能である。更に、本実施形態においてはメモリセルＭＣとして製造が容易で、かつ信頼性の高い縦列セルを採用している。従って、本実施形態に係る半導体記憶装置は、信頼性が高く、かつ製造が容易である。
【００８７】
［第２の実施形態］
次に、第２の実施形態に係る半導体記憶装置について説明する。図４０は、本実施形態に係る半導体記憶装置の、メモリセルアレイ１の構成を説明するための回路図である。本実施形態に係る半導体記憶装置は基本的には第１の実施形態と同様であるが、本実施形態においてはメモリマットＭＭ毎にビット線ＢＬを独立して形成する。この様な構成によれば、第１の実施形態と比較して周辺回路の面積は増大するが、メモリセルアレイ１内におけるリーク電流を低減することが可能であり、メモリセルアレイ１のサイズを大きくすることが可能である。
【００８８】
［その他の実施形態］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８９】
１…メモリセルアレイ、２…カラム制御回路、２ａ…ビット線ドライバ、２ｂ…ＳＳＣＣ回路、３…ワード線制御回路、３ａ…ワード線ドライバ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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