(57)【要約】【課題】半導体モジュールの配線インダクタンスの低減（ノイズの低減）を図る。【解決手段】半導体モジュール２００は、基板４０とこれに対向して配置されている基板４４を有する。半導体素子１０はエミッタ電極Ｅ１０は基板４４側を向いて設けられ、配線層５４ｅに電気的に接続している。半導体素子１１のコレクタ電極Ｃ１１は基板４０側を向いて設けられ、ヒートスプレッダ６４を介して配線層５４ｅに電気的に接続されている。また、受動素子７０、制御回路素子８０は、制御対象である半導体素子１０のエミッタ電極Ｅ１０が電気的に接続されている配線層５４ｅを有する基板４４に設けられている。受動素子７４、制御回路素子８４は、制御対象である半導体素子１１のエミッタ電極Ｅ１１が電気的に接続されている配線層５０ｃを有する基板４０に設けられている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の基板と、
前記第１の基板に設けられた第１の配線層と、
前記第１の基板に対して所定の間隔で対向して配置されている第２の基板と、
前記第１の基板と第２の基板の間に設けられ、一方の主面に入力電極および制御電極を有し他方の主面に出力電極を有する第１の半導体素子と、
前記第１の基板と第２の基板の間に設けられ、一方の主面に入力電極および制御電極を有し他方の主面に出力電極を有する第２の半導体素子と、
を備え、
前記第１の半導体素子の一方の主面が前記第１の配線層と電気的に接続されており、前記第２の半導体素子の他方の主面が前記第１の配線層と電気的に接続されていることを特徴とする半導体モジュール。
【請求項２】
前記第１の半導体素子および第２の半導体素子を制御する制御回路素子が前記第１の配線層を有する前記第１の基板に設けられていることを特徴とする請求項１に記載の半導体モジュール。
【請求項３】
前記第２の基板に、前記第２の半導体素子の一方の主面が電気的に接続する第２の配線層をさらに備え、
前記第１の半導体素子を制御する第１の制御回路素子は、前記第１の配線層を有する前記第１の基板に設けられ、
前記第２の半導体素子を制御する第２の制御回路素子は、前記第２の配線層を有する前記第２の基板に設けられていることを特徴とする請求項２に記載の半導体モジュール。
【請求項４】
前記第１の半導体素子と前記第１の制御回路素子とこれらを結ぶ配線により形成される閉ループ回路と、前記第２の半導体素子と前記第２の制御回路素子とを結ぶ配線により形成される閉ループ回路とが、対向しない領域にあることを特徴とする請求項３に記載の半導体モジュール。
【請求項５】
前記第１の基板および第２の基板のうちの一方の基板と前記第１の半導体素子との間、他方の基板と前記第２の半導体素子との間にそれぞれ放熱部材を設けたことを特徴とする請求項１から４のいずれかに記載の半導体モジュール。
【請求項６】
前記放熱部材を弾性体としたことを特徴とする請求項５に記載の半導体モジュール。
【請求項７】
請求項１から５のいずれかに記載の半導体モジュールを備えることを特徴とするインバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体モジュール、半導体モジュールを備えたインバータに関する。
【背景技術】
【０００２】
半導体モジュールは、電力制御用の半導体素子である電力制御半導体素子を備える主回路と、当該主回路との間で信号を交換することにより当該回路の動作を制御する半導体素子である制御素子を備える制御回路とを、１個の装置に組み込んだものである（例えば特許文献１）。半導体モジュールは、例えば、モータ等の動作を制御するインバータ等に適用されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１０−１２８１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
このような半導体モジュールでは、一般的に、半導体素子同士をつなぐ配線が長くなるにつれ、誤動作が引き起こされ易くなる。これは、配線が長くなると配線インダクタンスが増加し、ノイズが大きくなるためである。
【０００５】
本発明はこうした状況に鑑みてなされたものであり、その目的は、半導体モジュールの配線インダクタンスを低減し、ノイズを小さくする技術を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明のある態様の半導体モジュールは、第１の基板と、第１の基板に設けられた第１の配線層と、第１の基板に対して所定の間隔で対向して配置されている第２の基板と、第１の基板と第２の基板の間に設けられ、一方の主面に入力電極および制御電極を有し他方の主面に出力電極を有する第１の半導体素子と、第１の基板と第２の基板の間に設けられ、一方の主面に入力電極および制御電極を有し他方の主面に出力電極を有する第２の半導体素子と、を備える。第１の半導体素子の一方の主面は第１の基板に設けられた第１の配線層と電気的に接続されており、第２の半導体素子の他方の主面は前記第１の基板に設けられた第１の配線層と電気的に接続されている。
【０００７】
本発明の他の態様は、インバータである。当該インバータは、上述したいずれかの態様の半導体モジュールを備える。
【発明の効果】
【０００８】
本発明によれば、半導体モジュールの配線インダクタンスを低減し、ノイズを小さくすることができる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１に係る半導体モジュールの概略断面を示す図である。
【図２】実施の形態１に係る半導体モジュールの半導体素子、受動素子、制御回路素子と配線層の配置を説明する図である。
【図３】実施の形態１に係る半導体モジュールの製造プロセスを示す工程断面図である。
【図４】実施の形態２に係る半導体モジュールの概略断面を示す図である。
【図５】実施の形態３に係る半導体モジュールの概略断面を示す図である。
【図６】実施の形態４に係るインバータ３００の回路構成を示す
【図７】実施の形態４に係るインバータの配線および半導体素子の配置を示す図である。
【図８】実施の形態４に係るインバータの各相アームの概略断面図を示す図である。
【発明を実施するための形態】
【００１０】
以下、本発明を具現化した実施の形態について図面に基づいて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１１】
（実施の形態１）
図１は、実施の形態１に係る半導体モジュール２００の概略断面を示す。半導体モジュール２００は半導体素子１０、１１、基板４０、４４、配線層５０、５４、ヒートスプレッダ６０、６４、受動素子７０、７４、制御回路素子８０、８４、モールド樹脂９０を備える。
【００１２】
まず、半導体モジュール２００の基板４０側（図１では下側）の構造から説明する。
【００１３】
基板４０は、金属層４０ａおよび絶縁層４０ｂを含む。
【００１４】
金属層４０ａは、金属基板であり、熱伝導性に優れた金属材料、たとえば銅やアルミニウムを主成分とする金属材料により構成される。金属層４０ａの厚さは、たとえば、約１．５ｍｍである。
【００１５】
絶縁層４０ｂは、金属層４０ａの一方の主面（図１では上側）に形成されている。絶縁層４０ｂには、エポキシ樹脂を主成分とする材料が用いられる。絶縁層４０ｂの厚さは、たとえば、約１５０μｍである。また、熱伝導率を高くするため、絶縁層４０ｂに、銀、ビスマス、銅、アルミニウム、マグネシウム、錫、亜鉛およびこれらの合金などやシリカ、アルミナ、窒化ケイ素、窒化アルミニウムなどを高熱伝導性フィラーとして含有することが好ましい。
【００１６】
配線層５０ａ、５０ｂ、５０ｃ、５０ｄ（これらをまとめて配線層５０ともいう）は、基板４０の一方の主面（図１では上側）に設けられている。配線層５０は、導電材料、好ましくは圧延金属、さらには圧延銅により形成される。配線層５０の厚さは、たとえば約８０μｍである。
【００１７】
ヒートスプレッダ６０は配線層５０ｄ上に設けられている。ヒートスプレッダ６０には、熱伝導性がよく、また、電気抵抗が小さい材料、たとえば、銅が採用される。
【００１８】
半導体素子１１は、一方の主面にエミッタ電極Ｅ１１およびゲート電極（不図示）を有し、他方の主面にコレクタ電極Ｃ１１を有する縦型トランジスタ（例えばＩＧＢＴ）である。半導体素子１１は、エミッタ電極Ｅ１１が基板４０上の配線層５０ｃに接するようにして設けられている。また、図２に関連して後述するごとく、半導体素子１１は、ゲート電極も基板４０上に設けられた配線層（図１では不図示）と接している。なお、ここでは半導体素子１１は縦型トランジスタとしたが、これに限らず、たとえば、ダイオード、ＩＣチップ（例えばＭＯＳＦＥＴ（この場合各電極はソース電極、ゲート電極、ドレイン電極の呼称となる））などであってもよい。
【００１９】
受動素子７０および制御回路素子８０は、半導体素子１１を制御するための素子である。受動素子７０はキャパシタや抵抗などであり、制御回路素子８０はＩＣ（集積回路）などである。受動素子７０、制御回路素子８０は、基板４０の一方の主面（図１では上側）に実装され、それぞれ配線層５０ｂ、５０ａに接している。すなわち、受動素子７０および制御回路素子８０は、制御対象である半導体素子１１のエミッタ電極Ｅ１１およびゲート電極が接続された配線層（配線層５０ｃ）を有する基板４０上に実装されている。また、受動素子７０および制御回路素子８０は、半導体素子１１に近接して設けられている。
【００２０】
次に、半導体モジュール２００の基板４４側（図１では上側）の構造を説明する。基板４４は、金属層４４ａおよび絶縁層４４ｂを含む。基板４４は、基板４０に対向して配置されており、基板４４と基板４０との間は、それらの間に設けられる配線層５０、５４、ヒートスプレッダ６０、６４、半導体素子１０、１１等の厚さによって決まる所定の間隔を有している。
【００２１】
金属層４４ａ、絶縁層４４ｂは、それぞれ金属層４０ａ、絶縁層４０ｂと同様である。
【００２２】
配線層５４ａ、５４ｂ、５４ｅ（これらをまとめて配線層５４ともいう）は、基板４４の一方の主面（図１では下側）に設けられている。配線層５４ｅは、配線層５０ｃ、５０ｄに対向する位置に設けられている。また、配線層５４ａ、５４ｂは、配線層５４ｅを基準として、配線層５０ａ、５０ｂの反対側（図１では配線層５４ｅの左側）に設けられている。
【００２３】
ヒートスプレッダ６４は配線層５４ｅ上であって、配線層５０ｃに対向する位置に設けられている。また、ヒートスプレッダ６４の一方の主面（配線層５４ｅと接している面と反対の主面）は、半導体素子１１のコレクタ電極Ｃ１１と接している。したがって、半導体素子１１のコレクタ電極Ｃ１１は導電性であるヒートスプレッダ６４を介して配線層５４ｅと電気的に接続されている。ヒートスプレッダ６４の材料はヒートスプレッダ６０と同じである。
【００２４】
半導体素子１０は、半導体素子１１と同様の縦型トランジスタであり、一方の主面にエミッタ電極Ｅ１０およびゲート電極（不図示）を有し、他方の主面にコレクタ電極Ｃ１０を有する。半導体素子１０は、配線層５０ｄに対向する位置であって半導体素子１１に近接する位置に設けられており、エミッタ電極Ｅ１０が配線層５４ｅと接している。上述したとおり、半導体素子１１のコレクタ電極Ｃ１１も配線層５４ｅと電気的に接続されているため、半導体素子１０のエミッタ電極Ｅ１０と半導体素子１１のコレクタ電極Ｃ１１は配線層５４ｅにより電気的に接続されている。また、図２に関連して後述するごとく、半導体素子１０は、ゲート電極も基板４４上に設けられた配線層（図１では不図示）と接している。
【００２５】
受動素子７４、制御回路素子８４は、それぞれ受動素子７０、制御回路素子８０に対応する素子であって、半導体素子１０を制御する素子である。受動素子７４、制御回路素子８４は、基板４４の一方の主面（図１では下側）に実装され、それぞれ配線層５４ｂ、５４ａに接している。すなわち、受動素子７４、制御回路素子８４は、制御対象である半導体素子１０のエミッタ電極Ｅ１０およびゲート電極が接続された配線層（配線層５４ｅ）を有する基板４４上に実装されている。また、受動素子７４および制御回路素子８４は、半導体素子１０に近接して設けられている。また、受動素子７４および制御回路素子８４は、受動素子７０および制御回路素子８０と対向しない領域に設けられている。このため、図２に関連して後述する、半導体素子１０、受動素子７４、制御回路素子８４とこれらを結ぶ配線により形成される閉ループ回路と、半導体素子１１、受動素子７０、制御回路素子８０とこれらを結ぶ配線により形成される閉ループ回路とは、対向しない。
【００２６】
図２は、半導体素子、受動素子、制御回路素子と配線層の配置を説明するための図である。図２（ａ）は半導体素子１１、受動素子７０、制御回路素子８０と配線層の配置を、図２（ｂ）は半導体素子１０、受動素子７４、制御回路素子８４と配線層の配置をそれぞれ示す。図２（ａ）において、配線層５０ｉは、基板４０上に設けられた配線層であり、配線層５０に含まれる配線層である。また、配線１１０は、配線層５０ａと配線層５０ｂ、配線層５０ｂと配線層５０ｃ、配線層５０ｉと配線層５０ａを接続する配線である。図２（ｂ）において、配線層５４ｉは、基板４４上に設けられた配線層であり、配線層５４に含まれる配線層である。また、配線１１４は、配線層５４ａと配線層５４ｂ、配線層５４ｂと配線層５４ｅ、配線層５４ｉと配線層５４ａを接続する配線である。
【００２７】
図２（ａ）に示すように、半導体素子１１は、配線層５０ｃおよび配線層５０ｉそれぞれに接するように配置されている。これは、半導体素子１１のエミッタ電極Ｅ１１（図２（ａ）では不図示）を配線層５０ｃと接続し、ゲート電極（不図示）を配線層５０ｉと接続するためである。同様に、図２（ｂ）に示されるように、半導体素子１０は、配線層５４ｅおよび配線層５４ｉそれぞれに接するように配置されている。
【００２８】
また、図２（ａ）に示されるように、半導体素子１１、受動素子７０、制御回路素子８０は近接して配置され、同一基板上に設けられた配線層５０ａ、５０ｂ、５０ｃ、５０ｉおよび配線１１０により閉ループ回路を形成している。同様に、図２（ｂ）に示されるように、半導体素子１０、受動素子７４、制御回路素子８４は近接して配置され、同一基板上に設けられた配線層５４ａ、５４ｂ、５０ｅ、５４ｉおよび配線１１４により閉ループ回路を形成している。
【００２９】
（製造方法）
図３は、図１に示した実施の形態１による半導体モジュールの製造プロセスを説明するための断面図である。
【００３０】
まず、図３（ａ）に示すように、約１．５ｍｍの厚みを有する金属層４０ａの上に約１５０μｍの厚みを有する絶縁層４０ｂを設けた基板４０を準備する。そして、周知のフォトリソグラフィ技術およびエッチング技術を用いて配線層５０をパターニングする。配線層５０ａ、５０ｂ、５０ｄの上に制御回路素子８０、受動素子７０、ヒートスプレッダ６０をそれぞれ搭載し、ヒートスプレッダ６０の上にさらに半導体素子１０を搭載して、配線層５０と接続する。
【００３１】
同様に、図３（ｂ）に示すように、約１．５ｍｍの厚みを有する金属層４４ａの上に約１５０μｍの厚みを有する絶縁層４４ｂを設けた基板４４を準備する。そして、基板４０と同様にして配線層５４をパターニングする。また、基板４０と同様にして、配線層５４ａ、５４ｂ、５４ｅに制御回路素子８４、受動素子７４、ヒートスプレッダ６４をそれぞれ接続し、ヒートスプレッダ６４の上にさらに半導体素子１１を接続する。
【００３２】
次に、図３（ｃ）に示すように、基板４４を反転して、半導体素子１０のエミッタ電極Ｅ１０が配線層５４ｅと、半導体素子１１のエミッタ電極Ｅ１１が配線層５０ｃとそれぞれ接するように基板４０に重ね合わせ、接続する。半導体素子１０と配線層５４ｅ、半導体素子１１と配線層５０ｃをそれぞれ接続する方法としては、たとえば金属の固相拡散等によって直接接続する方法や、はんだ等を介して接続する方法がある。
【００３３】
その後、図３（ｄ）に示すように、これらをモールド樹脂９０でモールドする。この工程は、トランスファーモールド、インジェクションモールド、ポッティングまたはディッピングにより実現できる。樹脂材料としては、エポキシ樹脂等の熱硬化性樹脂がトランスファーモールドまたはポッティングで実現でき、ポリイミド樹脂、ポリフェニレンサルファイド等の熱可塑性樹脂はインジェクションモールドで実現できる。
【００３４】
これらの工程により、図１に示した実施の形態１に係る半導体モジュールを製造することができる。
【００３５】
本実施の形態によれば、近接する半導体素子を同一基板上に設けられた配線層により電気的に接続するので、その配線層の長さを短くできる。配線層の長さを短くできるので、その配線インダクタンスを低減でき、ノイズを小さくできる。
【００３６】
また、近接して設けられた半導体素子、受動素子、制御回路素子を同一基板上に設けられた配線層および配線により接続するため、その配線層および配線の長さを短くできる。そのため、配線インダクタンスを低減でき、ノイズを小さくできる。
【００３７】
また、半導体素子それぞれに対して形成される閉ループ回路が対向しない領域に形成されるように受動素子、制御回路素子を配置しているため、閉ループ回路が干渉し合うことによるノイズの発生を防止できる。
【００３８】
（実施の形態２）
図４は、実施の形態２に係る半導体モジュールの概略断面を示す。実施の形態１と異なる箇所は、ヒートスプレッダ６０、６４として蛇腹状に折り曲げた銅板を採用していること、すなわちヒートスプレッダ６０、６４を弾性体としていることである。
【００３９】
本実施の形態に係る半導体モジュールを製造する工程は、基本的に実施の形態１の半導体モジュールを製造する方法と同じであり、基板４４を反転して基板４０と重ね合わせフリップ接続する際に、ヒートスプレッダ６０、６４の弾性力が働くように基板４０と基板４４とを押し合わせた状態でフリップ接続する点のみ異なる。
【００４０】
実施の形態２によれば、実施の形態１と同様の効果を奏する。それに加え、ヒートスプレッダの弾性力が働いた状態で半導体素子と配線層を接続するため、両者間に隙間が生まれないように接続することができる。すなわち、半導体素子と配線層とを確実に電気的・熱的に接続することができる。
（実施の形態３）
【００４１】
（実施の形態３）
図５は、実施の形態３に係る半導体モジュールの概略断面を示す。実施の形態１と異なる箇所は、１組の受動素子および制御回路素子により２つの半導体素子を制御していることと、それに伴い接続部１００が設けられていることである。
【００４２】
配線層５０ｈ、５４ｈはそれぞれ配線層５０、５４に含まれる配線層である。
【００４３】
接続部１００は、配線層５０ｈと配線層５４ｈの間に設けられている。接続部１００には電気抵抗が小さい材料、たとえば、銅が採用される。
【００４４】
受動素子７４および制御回路素子８４は、半導体素子１０、１１の両方の半導体素子を制御する。受動素子７４、制御回路素子８４は、基板４４の一方の主面（図５では下側）に実装され、それぞれ配線層５４ｂ、５４ａに接している。すなわち、受動素子７４および制御回路素子８４は、半導体素子１０のエミッタ電極と半導体素子１１のコレクタ電極を電気的に接続する配線層５４ｅが設けられた基板４４上に設けられている。また、受動素子７４および制御回路素子８４は、半導体素子１０に近接して設けられている。
【００４５】
受動素子７０および制御回路素子８０は、接続部１００を介して、半導体素子１１のエミッタ電極Ｅ１１およびゲート電極（不図示）と電気的に接続される。一方、半導体素子１０との接続は、実施の形態１の図２（ｂ）と同様である。
【００４６】
本実施の形態に係る半導体モジュールを製造する工程は、基本的に実施の形態１の半導体モジュールを製造する方法と同じであり、受動素子７０、制御回路素子８０を設けないことと、基板４０の配線層と素子等を接続する際に、接続部１００も接続する点のみ異なる。
【００４７】
本実施の形態によれば、近接する半導体素子を同一基板上に設けられた配線層により電気的に接続するので、その配線層の長さを短くできる。配線層の長さを短くできるので、その配線インダクタンスを低減でき、ノイズを小さくできる。
【００４８】
また、２つの半導体素子のうち、それらを電気的に接続する配線層上にエミッタ電極およびゲート電極が接続された半導体素子ついては、それを制御する受動素子、制御回路素子と同一基板上に設けられた配線層および配線により接続されるため、その配線層および配線の長さを短くできる。そのため、インダクタンスを低減でき、ノイズを小さくできる。
【００４９】
（実施の形態４）
本実施の形態４は、半導体モジュールを適用したインバータに関する。図６は、本実施の形態に係るインバータ３００の回路構成を示す。インバータ３００は、三相インバータであって、Ｕ相アーム３１０と、Ｖ相アーム３２０と、Ｗ相アーム３３０とからなる。Ｕ相アーム３１０、Ｖ相アーム３２０およびＷ相アーム３３０は、電源ラインと接地ラインとの間に並列に設けられている。ここでは説明の便宜上、電源４００および負荷５００も描いているが、それらはインバータ３００の構成要素には含まれない。
【００５０】
Ｕ相アーム３１０は、電源ラインと接地ラインとの間で直列接続された半導体素子１０、１１からなる。同様に、Ｖ相アーム３２０は半導体素子２０、２１から、Ｗ相アーム３３０は、半導体素子３０、３１からなる。本実施の形態では、特に明示した場合を除き、半導体素子１０〜３１は縦型トランジスタである。
【００５１】
図７は、インバータ３００の配線および半導体素子の配置を示す。図７において、配線層５０ｊ、５０ｋは配線層５０ｉに対応し、配線層５０ｌ、５０ｎは配線層５０ａに対応し、配線層５０ｍ、５０ｐは配線層５０ｂに対応する配線層である。また、配線層５４ｆ、５４ｇは配線層ｅに対応し、配線層５４ｊ、５４ｋは配線層５４ｉに対応し、配線層５４ｌ、５４ｎは配線層５４ａに対応し、配線層５４ｍ、５４ｐは配線層５４ｂに対応する配線層である。また、配線１１１、１１２は配線１１０に対応し、配線１１５、１１６は配線１１４に対応する配線である。配線層５０、５４、配線１１０〜１１６のうち、実線の配線層および配線は基板４０（図７では不図示）に設けられ、点線の配線層および配線は基板４４（図７では不図示）に設けられていることを示す。
【００５２】
また、半導体素子１０〜３１のうち、実線の半導体素子はエミッタ電極およびゲート電極を有する主面が基板４０側を向いて設けられ、点線の半導体素子はエミッタ電極およびゲート電極を有する主面が基板４４側を向いて設けられていることを示す。すなわち、半導体素子１０、２０、３０はエミッタ電極およびゲート電極が基板４４側を向いて設けられ、半導体素子１１、２１、３１はエミッタ電極およびゲート電極が基板４０側を向いて設けられている。
【００５３】
また、受動素子７１、７２は受動素子７０に対応する受動素子であり、受動素子７５、７６は受動素子７４に対応する受動素子である。受動素子のうち、実線の受動素子は基板４０に実装され、点線の受動素子は基板４４に実装されていることを示す。
【００５４】
また、制御回路素子８１、８２は制御回路素子８０に対応する制御回路素子であり、制御回路素子８５、８６は制御回路素子８４に対応する制御回路素子である。制御回路素子のうち、実線の制御回路素子は基板４０に実装され、点線の制御回路素子は基板４４に実装されていることを示す。
【００５５】
また、図７において、Ｕ相端子１２０、Ｖ相端子１２１、Ｗ相端子１２２はそれぞれ、Ｕ、Ｖ、Ｗ相の出力端子である。
【００５６】
図８は、インバータ３００の各相アームの概略断面図を示す。図８（ａ）は図７におけるＡ−Ａ’断面であってＵ相アームおよびＶ相アームを含む概略断面を、図８（ｂ）は図７におけるＢ−Ｂ’断面であってはＷ相アームの概略断面をそれぞれ示す。図８においてエミッタ電極Ｅ２０、Ｅ２１、Ｅ３０、Ｅ３１はそれぞれ半導体素子２０、２１、３０、３１のエミッタ電極を示す。また、コレクタ電極Ｃ２０、Ｃ２１、Ｃ３０、Ｃ３１はそれぞれ半導体素子２０、２１、３０、３１のコレクタ電極を示す。図８に示す各相アームは、図１に示した実施の形態１の半導体モジュールの構成と基本的には同じであり、配線層５４ｅ、５４ｆ、５４ｇ上にそれぞれＵ相端子１２０、Ｖ相端子１２１、Ｗ相端子１２２が設けられている点のみ異なる。Ｕ相端子１２０、Ｖ相端子１２１、Ｗ相端子１２２は、外部の負荷５００（図８（ａ）、図８（ｂ）では不図示）に接続するための端子であり、それぞれ配線層５４ｅ、５４ｆ、５４ｇに直に接して設けられている。
【００５７】
以上の構成における電流の流れを、半導体素子１０、２１、３０がオンで半導体素子１１、２０、３１がオフの場合を例に説明する。
【００５８】
まず、電流の大まかな流れを図６を用いて説明する。電源４００からの電流は半導体素子１０を通じて負荷５００に流れる。同様に電源４００からの電流は半導体素子３０を通じて負荷５００に流れる。負荷５００に流れた電流は半導体素子２１を通じて電源４００に戻る。
【００５９】
次に、図８（ａ）、図８（ｂ）を用いて電流の流れをより具体的に説明する。電源４００（図８（ａ）、図８（ｂ）では不図示）からの電流は、入力端子１２４（図８（ａ）、図８（ｂ）では不図示）から図８（ａ）の配線層５０ｄに流れ込む。そして、半導体素子１０を通じて配線層５４ｅに流れ、Ｕ相端子１２０から負荷５００（図８（ａ）、図８（ｂ）では不図示）に流れ出る。同様に、電源４００からの電流は、図８（ｂ）の半導体素子３０を通じて配線層５４ｇに流れ、Ｗ相端子１２２から負荷５００に流れ出る。半導体素子１０および３０を通じて負荷５００に流れ出た電流は、図８（ａ）のＶ相端子１２１から配線層５４ｆに流れ込む。そして、半導体素子２１を通じて配線層５０ｃに流れ、出力端子１２５（図８（ａ）、図８（ｂ）では不図示）から電源４００に戻る。
【００６０】
実施の形態４によれば、各相アームに含まれる２つの半導体素子を同一の基板上に設けられた配線層により電気的に接続するので、その配線層の長さを短くできる。また、２つの半導体素子とそれらを制御する受動素子および制御回路素子との配線層の長さを短くできる。このためインバータの配線インダクタンスを低減でき、ノイズを小さくすることができる。
【００６１】
以上、本発明を実施例をもとに説明した。この実施例は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００６２】
上述した実施の形態では、基板４０、４４として金属基板を用いる例を示したが、本発明はこれに限らない。たとえば、一方の基板にＩＳＢ（Integrated System in Board；登録商標）基板を用いたり、基板内部にメタル板を挟み込んだメタルコア基板を用いてもよい。なお、ＩＳＢ基板については特開２００２−１１０７１７号公報に詳しい。
【００６３】
上述した実施の形態では、半導体素子と配線層との間にヒートスプレッダを設ける例を示したが、ヒートスプレッダを設けずに、半導体素子の両主面が配線層に直に接するようにしてもよい。
【００６４】
実施の形態２では、蛇腹構造のヒートスプレッダ６０を各半導体素子の高発熱主面と反対の主面と配線層との間に設けられている例を示したが、高発熱主面と配線層との間に設けられてもよい。
【００６５】
また、実施の形態２では、ヒートスプレッダを蛇腹構造の弾性体とする例を示したが、これとは別に、弾性部材を半導体素子と基板との間に設けてもよい。なお、この場合、半導体素子と基板の間に設けられていればよく、半導体素子と弾性部材のいずれかに直に接していなくてもよい。
【００６６】
実施の形態４では、Ｕ、Ｖ、Ｗ相の三相インバータの例を示したが、本発明はこれに限らない。たとえば、単相または三相以外の多相インバータであってもよい。
【符号の説明】
【００６７】
１０、１１、２０、２１、３０、３１  半導体素子、  ４０、４４  基板、  ５０、５４  配線層、  ６０、６４  ヒートスプレッダ、  ７０、７４  受動素子  ８０、８４  制御回路素子、  ９０  モールド樹脂、  ２００  半導体モジュール、  ３００  インバータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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