(57)【要約】【課題】素子分離絶縁膜の応力に起因する素子特性の劣化を低減する。【解決手段】本実施形態の半導体メモリは、第１のゲート絶縁膜上の電荷蓄積層と電荷蓄積層上に積層される制御ゲート電極とを含む第１のアクティブ領域ＡＡ内のメモリセルＭＣと、第２のゲート絶縁膜２０Ｌ上の第１の電極層２１Ｌと、を含む、第２のアクティブ領域ＡＡＬ内の第１のトランジスタＬＴとを具備する。第２のアクティブ領域ＡＡＬを定義する第２の素子分離絶縁膜１９Ｘは、第１の膜１９０と、第１の膜１９０と第２のアクティブ領域ＡＡＬとの間の第２の膜１９５とを含み、第１の膜１９０の上面は、第２の膜１９５の上面よりも、半導体基板１０の底部側に位置している。【選択図】図４
2013062419.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板内に設けられ、第１の素子分離絶縁膜によって囲まれた第１のアクティブ領域を含むメモリセルアレイと、
前記半導体基板内に設けられ、第２の素子分離絶縁膜によって囲まれた複数の第２のアクティブ領域を含むトランジスタ領域と、
前記第１のアクティブ領域上の第１のゲート絶縁膜と、前記第１のゲート絶縁膜上の電荷蓄積層と、前記電荷蓄積層上の第１の絶縁体と、前記第１の絶縁体を介して前記電荷蓄積層上に積層される制御ゲート電極と、を含む、前記メモリセルアレイ内のメモリセルと、
前記第２のアクティブ領域上に設けられる第２のゲート絶縁膜と、前記第２のゲート絶縁膜上の第１の電極層と、を含む、前記トランジスタ領域内の第１のトランジスタと、
を具備し、
前記第２の素子分離絶縁膜は、第１の膜と、前記第１の膜と前記第２のアクティブ領域との間の第２の膜とを含み、
前記第１の膜の上面は、前記第２の膜の上面よりも、前記半導体基板の底部側に位置している、
ことを特徴とする半導体メモリ。
【請求項２】
前記第１のトランジスタのチャネル幅方向において、前記第１の膜は、前記第２の膜を挟んで前記第２のアクティブ領域に隣り合う、ことを特徴とする請求項１に記載の半導体メモリ。
【請求項３】
前記第１のトランジスタのチャネル長方向において、前記第１の膜は、前記第２の膜を挟んで前記第２のアクティブ領域に隣り合う、ことを特徴とする請求項１又は２に記載の半導体メモリ。
【請求項４】
前記第１のトランジスタは、前記第１の電極層上に設けられ、第１の開口部を有する第２の絶縁体を介して前記第１の電極層上に設けられる第２の電極層と、をさらに含み、前記第２の電極層は、トランジスタのチャネル幅方向において前記第１の電極層上から前記第２の素子分離絶縁膜上に延在し、
前記第１の膜は、前記第２の電極層の下方に配置されている、ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体メモリ。
【請求項５】
半導体基板上に、第１の層を形成する工程と、
半導体基板内に、第１の素子分離絶縁膜によって囲まれる第１のアクティブ領域と、第２の素子分離絶縁膜によって囲まれる第２のアクティブ領域と、を形成する工程と、
前記第１の素子分離絶縁膜の上面及び前記第２の素子分離絶縁膜内の第１の部分を露出させ、前記第１の部分と前記第２のアクティブ領域との間の前記第２の素子分離絶縁膜内の第２の部分を覆う第１のマスクを前記半導体基板上に形成する工程と、
前記第１のマスク層に基づく前記第１及び前記第２の素子分離絶縁膜に対するエッチングによって、前記第１の素子分離絶縁膜の上面を、前記半導体基板の底部側へ後退させ、前記第１の部分の上面を、前記半導体基板の底部側へ後退させる工程と、
前記第１及び第２のアクティブ領域内の前記第１の層上の絶縁体上に、第２の層を形成する工程と、
前記第１の層、前記絶縁体及び前記第２の層を加工して、電荷蓄積層と制御ゲート電極とを有するメモリセルを前記第１のアクティブ領域内に形成し、下部電極層と上部電極層とを含むトランジスタを前記第２のアクティブ領域内に形成する工程と、
を具備することを特徴とする半導体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体メモリ及びその製造方法に関する。
【背景技術】
【０００２】
半導体メモリ、例えば、フラッシュメモリは、記憶密度の向上のため、素子の微細化が推進されている。
【０００３】
素子の微細化に伴って、粘性の低い埋め込み材が、素子分離絶縁膜として、素子領域間に埋め込まれている。この埋め込み材自身の応力に起因して、素子領域としての半導体領域に、結晶欠陥が生じる可能性がある。この結晶欠陥に起因して、半導体領域内に形成される素子の特性が劣化する場合がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−０２７６５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
素子分離絶縁膜の応力に起因する素子特性の劣化を低減できる半導体メモリを提供する。
【課題を解決するための手段】
【０００６】
本実施形態の半導体メモリは、半導体基板内に設けられ、第１の素子分離絶縁膜によって囲まれた第１のアクティブ領域を含むメモリセルアレイと、前記半導体基板内に設けられ、第２の素子分離絶縁膜によって囲まれた複数の第２のアクティブ領域を含むトランジスタ領域と、前記第１のアクティブ領域上の第１のゲート絶縁膜と、前記第１のゲート絶縁膜上の電荷蓄積層と、前記電荷蓄積層上の第１の絶縁体と、前記第１の絶縁体を介して前記電荷蓄積層上に積層される制御ゲート電極と、を含む、前記メモリセルアレイ内のメモリセルと、前記第２のアクティブ領域上に設けられる第２のゲート絶縁膜と、前記第２のゲート絶縁膜上の第１の電極層と、を含む、前記トランジスタ領域内の第１のトランジスタと、を具備し、前記第２の素子分離絶縁膜は、第１の膜と、前記第１の膜と前記第２のアクティブ領域との間の第２の膜とを含み、前記第１の膜の上面は、前記第２の膜の上面よりも、前記半導体基板の底部側に位置している。
【図面の簡単な説明】
【０００７】
【図１】実施形態の半導体メモリの構成を説明するための模式図。
【図２】第１の実施形態の半導体メモリの構造を説明するための平面図。
【図３】第１の実施形態の半導体メモリの構造を説明するための断面図。
【図４】第１の実施形態の半導体メモリの構造を説明するための断面図。
【図５】第１の実施形態の半導体メモリの構造を説明するための断面図。
【図６】第１の実施形態の半導体メモリの製造方法を説明するための断面図。
【図７】第１の実施形態の半導体メモリの製造方法を説明するための断面図。
【図８】第１の実施形態の半導体メモリの製造方法を説明するための断面図。
【図９】第１の実施形態の半導体メモリの製造方法を説明するための断面図。
【図１０】第１の実施形態の半導体メモリの製造方法を説明するための断面図。
【図１１】第１の実施形態の半導体メモリの製造方法を説明するための断面図。
【図１２】第１の実施形態の半導体メモリの製造方法を説明するための断面図。
【図１３】第１の実施形態の半導体メモリの製造方法を説明するための平面図。
【図１４】第１の実施形態の半導体メモリの製造方法を説明するための断面図。
【図１５】第１の実施形態の半導体メモリの製造方法を説明するための断面図。
【図１６】第２の実施形態の半導体メモリの構造を説明するための断面図。
【図１７】第３の実施形態の半導体メモリの構造を説明するための断面図。
【図１８】第４の実施形態の半導体メモリの構造を説明するための図。
【図１９】第４の実施形態の半導体メモリの構造を説明するための図。
【図２０】実施形態の半導体メモリの変形例を説明するための図。
【図２１】実施形態の半導体メモリの変形例を説明するための図。
【発明を実施するための形態】
【０００８】
以下、図面を参照しながら、実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
【０００９】
［実施形態］
（１）  第１の実施形態  
図１乃至図１５を参照して、第１の実施形態の半導体メモリについて説明する。
【００１０】
（ａ）  構成  
図１を用いて、第１の実施形態の半導体メモリの全体構成について、説明する。  
例えば、本実施形態の半導体メモリは、フラッシュメモリである。図１は、フラッシュメモリのメモリセルアレイ２近傍の構成を示す模式図である。
【００１１】
図１に示されるように、フラッシュメモリは、メモリセルアレイ２、ロウ制御回路３、カラム制御回路４、ソース線ドライバ５を、１つのチップ（半導体基板）１０内に、含んでいる。
【００１２】
メモリセルアレイ２は、各々がデータ保持可能な複数のメモリセルＭＣを含んでいる。メモリセルＭＣは、電荷の保持が可能な電荷蓄積層と、制御ゲート電極と、を含む電界効果トランジスタである。
【００１３】
本実施形態のフラッシュメモリは、例えば、ＮＡＮＤ型フラッシュメモリである。図１に示されるメモリセルアレイ２は、アレイ状に配置された複数のメモリセルユニットＭＵを含んでいる。各メモリセルユニットＭＵは、複数のメモリセルＭＣと２つのセレクトトランジスタＳＴとから形成される。
【００１４】
１つのメモリセルユニットＭＵ内のメモリセルＭＣの個数は、２個以上であれば特に限定されず、８個、１６個、３２個、６４個、１２８個、２５６個等でもよい。
【００１５】
１つのメモリセルユニットＭＵ内において、複数のメモリセルＭＣの電流経路は、直列に接続されている。以下では、電流経路が直列接続された複数のメモリセルからなる構成のことを、ＮＡＮＤストリング（メモリセルストリング）とよぶ。
【００１６】
ＮＡＮＤストリングは、セレクトトランジスタＳＴ１，ＳＴ２間に、配置されている。ＮＡＮＤストリングの一端は、セレクトトランジスタＳＴ１の電流経路の一端に接続され、ＮＡＮＤストリングの他端は、セレクトトランジスタＳＴ２の電流経路の一端に接続されている。
【００１７】
メモリセルＭＣの制御ゲート電極は、ワード線ＷＬに接続されている。同一のロウに配列されたメモリセルＭＣの制御ゲート電極は、共通のワード線ＷＬに接続される。  
同一のロウに配列されたセレクトトランジスタＳＴ１，ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤＬ，ＳＧＳＬに共通接続されている。
【００１８】
セレクトトランジスタＳＴ１の電流経路の他端（ドレイン）は、１本のビット線ＢＬに接続される。同一のカラムに配列されたメモリセルユニットＭＵは、共通のビット線ＢＬに接続される。
【００１９】
セレクトトランジスタＳＴ２の電流経路の他端（ソース）は、ソース線ＳＬに接続される。同一のロウに配列されたメモリセルユニットＭＵは、共通のソース線ＳＬに接続されている。
【００２０】
ロウ制御回路３は、外部から入力されたアドレスに応じて、メモリセルアレイ２のロウを選択する。ロウ制御回路３は、ロウデコーダ３１と、ワード線ドライバ３３とを含んでいる。  
ロウデコーダ３１は、外部からのロウアドレス信号をデコードし、そのデコード信号を、ワード線ドライバ３３に転送する。  
ワード線ドライバ３３は、ゲートが共通の転送ゲート線ＴＧＬに接続されたトランスファゲートトランジスタＴＧＤ，ＴＧＳ及び複数の電界効果トランジスタＨＴを含んでいる。
【００２１】
共通の転送ゲート線ＴＧＬには、２つのトランスファゲートトランジスタＴＧＤ，ＴＧＳが接続されている。一方のトランスファゲートトランジスタＴＧＤの電流経路の一端は、メモリセルユニットＭＵのドレイン側のセレクトゲート線ＳＧＤＬに接続されている。他方のトランスファゲートトランジスタＴＧＳの電流経路の一端は、メモリセルユニットＭＵのソース側のセレクトゲート線ＳＧＳＬに接続されている。
【００２２】
共通の転送ゲート線ＴＧＬには、メモリセルユニットＭＵに接続されているワード線ＷＬと同数の複数の電界トランジスタＨＴが接続されている。電界効果トランジスタＨＴのゲートは、転送ゲート線ＴＧＬに接続されている。電界効果トランジスタＨＴの電流経路の一端は、ワード線ＷＬに接続されている。ワード線ドライバ３３内において、ワード線に接続された電界効果トランジスタＨＴに、１０Ｖから２５Ｖ程度の電圧をワード線ＷＬに印加するために、高耐圧トランジスタが用いられている。プログラム電圧のような所定の電圧は、高耐圧トランジスタのチャネルを経由して、各ワード線ＷＬに印加される。
【００２３】
例えば、ワード線ＷＬに印加される電圧は、チャージポンプ回路によって、生成される。
【００２４】
カラム制御回路４は、カラムデコーダ４１及びセンスアンプ回路４３を含んでいる。
【００２５】
カラムデコーダ４１は、外部からのカラムアドレス信号をデコードし、そのデコード信号を、センスアンプ回路４３へ転送する。
【００２６】
センスアンプ回路４３は、データの読み出し時、読み出し対象のメモリセルが記憶するデータに応じたビット線の電位変動を、検知及び増幅する。また、センスアンプ回路４３は、データの書き込み時、所定の電位をビット線に転送する。センスアンプ回路４３は、例えば、複数の電界効果トランジスタを含んでいる。センスアンプ回路４３が含む電界効果トランジスタは、主に、低耐圧トランジスタから構成される。低耐圧トランジスタＬＴのしきい値電圧は、高耐圧トランジスタＨＴのしきい値電圧より小さい。例えば、センスアンプ回路４３は、データを一時的に保持するためのラッチを有している。
【００２７】
ソース線ドライバ５は、メモリセルアレイの動作に応じて、ソース線ＳＬの電位レベルを制御する。
【００２８】
メモリセルアレイ２、ロウ／カラム制御回路３，４及びソース線ドライバ５の動作は、ステートマシン（図示せず）によって制御される。ステートマシンは、ホストやメモリコントローラなどの外部装置からの要求に基づいて、メモリセルアレイ２及びチップ１０内の複数の回路３，４，５の動作を、管理及び制御する。
【００２９】
本実施形態において、ロウ制御回路３、カラム制御回路４及びソース線ドライバ５のように、フラッシュメモリに含まれるメモリセルアレイ２以外の回路のことを、周辺回路とよぶ。フラッシュメモリのチップ（半導体基板）内において、周辺回路が形成される領域のことを周辺回路領域とよぶ。また、周辺回路を構成する低耐圧トランジスタ及び高耐圧トランジスタを区別しない場合には、それらのトランジスタのことを、周辺トランジスタとよぶ。
【００３０】
メモリセルアレイ２及び周辺回路３，４，５は、共通の半導体基板（半導体チップ）１０内に設けられている。そして、メモリセルアレイ２内の構成素子及び周辺回路３，４，５内の構成素子は、共通の製造プロセスを用いて、実質的に同時に形成される。
【００３１】
図２乃至図５を用いて、本実施形態のフラッシュメモリの構造について、説明する。
【００３２】
図２は、本実施形態のフラッシュメモリが含む構成要素を説明するための平面図である。図２の（ａ）は、メモリセルアレイ２の平面レイアウトを示している。図２の（ｂ）は、周辺回路領域内の低耐圧トランジスタＬＴの平面レイアウトを示している。図２の（ｃ）は、周辺回路領域内の高耐圧トランジスタＨＴの平面レイアウトを示している。
【００３３】
図３は、メモリセルアレイ２及びメモリセルＭＣの断面図である。図３の（ａ）は、図２の（ａ）のＩＩＩＡ−ＩＩＩＡ線に沿う断面構造を示している。図３の（ｂ）は、図２の（ａ）のＩＩＩＢ−ＩＩＩＢ線に沿う断面構造を示している。
【００３４】
図４は、周辺回路領域内の低耐圧トランジスタＬＴの断面図である。図４の（ａ）は、図２の（ｂ）のＩＶＡ−ＩＶＡ線に沿う断面構造を示している。図４の（ｂ）は、図２の（ｂ）のＩＶＢ−ＩＶＢ線に沿う断面構造を示している。
【００３５】
図５は、周辺回路領域内の高耐圧トランジスタＨＴの断面図である。図５の（ａ）は、図２の（ｃ）のＶＡ−ＶＡ線に沿う断面構造を示している。図５の（ｂ）は、図２の（ｃ）のＶＢ−ＶＢ線に沿う断面構造を示している。
【００３６】
以下では、周辺回路領域のうち、低耐圧トランジスタが形成される領域ＬＡのことを、低耐圧トランジスタ形成領域ＬＡとよび、高耐圧トランジスタが形成される領域ＨＡのことを、高耐圧トランジスタ形成領域ＨＡとよぶ。尚、これらの形成領域ＬＡ，ＨＡを区別しない場合には、周辺トランジスタ形成領域とよぶ。
【００３７】
図２及び図３を用いて、メモリセルアレイ２、メモリセルＭＣ及びセレクトトランジスタＳＴの構造について、説明する。
【００３８】
図２の（ａ）、図３の（ａ）及び図３の（ｂ）に示されるように、メモリセルアレイ２内には、複数の素子分離領域ＳＴＩと複数のアクティブ領域ＡＡとが設けられている。メモリセルアレイ２内において、アクティブ領域ＡＡは、トランジスタのチャネル長方向（カラム方向、ｙ方向）に延在する。トランジスタのチャネル幅方向（ロウ方向、ｘ方向）に隣接するアクティブ領域ＡＡ間に、素子分離領域ＳＴＩが設けられている。チャネル長方向に延在するアクティブ領域ＡＡとチャネル長方向に延在する素子分離領域ＳＴＩとによって、メモリセルアレイ２の半導体基板１０内に、ラインアンドスペースのレイアウトが、形成される。
【００３９】
メモリセルアレイ２の半導体基板１０の表層部内に、ｐ型ウェル領域１２が設けられている。メモリセルＭＣ及びセレクトトランジスタＳＴは、ｐ型ウェル領域１２内のアクティブ領域ＡＡ内に設けられている。
【００４０】
上述のように、メモリセルＭＣは、電荷蓄積層と制御ゲート電極とを含む電界効果トランジスタである。電荷蓄積層２１は、ｐ型ウェル領域１２の表面上のゲート絶縁膜２０上に、設けられている。ゲート絶縁膜２０は、データ書き込み時においてメモリセルＭＣのトンネル絶縁膜として機能する。ゲート絶縁膜２０は、シリコン酸化膜、シリコン酸窒化膜、又は、高誘電率絶縁膜（High-k膜）の少なくとも１つを含む単層膜又は多層膜から形成される。
【００４１】
電荷蓄積層２１は、ゲート絶縁膜（トンネル絶縁膜）２０上に設けられている。電荷蓄積層２１は、例えば、ポリシリコン層や電荷トラップ型の絶縁膜から形成される。以下において、ポリシリコン層から形成される電荷蓄積層２１のことを、浮遊ゲート電極２１とよぶ。
【００４２】
チャネル幅方向に隣接するメモリセルＭＣにおいて、各メモリセルＭＣの浮遊ゲート電極２１は、素子分離領域ＳＴＩ内に埋め込まれた素子分離絶縁膜１９によって、電気的に分離されている。メモリセルアレイ２内において、素子分離絶縁膜１９の上面は、半導体基板１０の表面に対して垂直方向において、浮遊ゲート電極２１の上面よりも、半導体基板１０の底部側へ後退されている。これによって、浮遊ゲート電極２１は、浮遊ゲート電極２１の上部側の側面の一部が、素子分離絶縁膜１９と接触しない構造になる。素子分離絶縁膜１９の上面は、ほぼ平坦である。
【００４３】
ゲート間絶縁膜２２は、浮遊ゲート電極２１上に設けられている。ゲート間絶縁膜２２は、例えば、シリコン酸化膜、シリコン酸窒化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造（例えば、ＯＮＯ膜）や、高誘電率絶縁膜から形成される。ゲート間絶縁膜２２は、それらの膜を用いた単層膜でもよいし、多層膜でもよい。
【００４４】
制御ゲート電極２３は、ゲート間絶縁膜２２を介して、浮遊ゲート電極２１上に、積層されている。制御ゲート電極２３は、浮遊ゲート電極２１の上面及び浮遊ゲート電極２１のチャネル幅方向の側面に対向している。制御ゲート電極２３が、浮遊ゲート電極２１の上面に加えて、浮遊ゲート電極２１の側面を覆うことによって、メモリセルＭＣの制御ゲート電極２３と浮遊ゲート電極２１との間のカップリング比が向上される。尚、素子分離領域内において、制御ゲート電極２３は、ゲート間絶縁膜２２を介して、素子分離絶縁膜１９上に設けられている。
【００４５】
制御ゲート電極２３は、例えば、チャネル幅方向に延在し、チャネル幅方向に配列している複数のメモリセルＭＣに共有されている。制御ゲート電極２３は、ワード線ＷＬとして機能する。
【００４６】
例えば、制御ゲート電極２３は、導電性のポリシリコン層の単層構造でもよし、シリサイド層の単層構造もよいし、ポリシリコン層とシリサイド層との積層構造（ポリサイド構造）でもよい。尚、制御ゲート電極２３は、金属層の単層構造、又は、金属層を含む多層構造でもよい。
【００４７】
共通のアクティブ領域ＡＡ内の複数のメモリセルＭＣは、チャネル長方向に互いに隣接するメモリセル間でソース／ドレインを共有することによって電流経路が直列に接続されている。これによって、複数のメモリセルを含むＮＡＮＤストリングが形成されている。例えば、ｐ型ウェル領域１２内に、メモリセルＭＣのソース／ドレインとしての拡散層（ソース／ドレイン拡散層）２６が形成されている。拡散層２６は、例えば、ｎ型の不純物半導体層である。隣接するソースとドレインとの間の領域は、電子の移動領域となるチャネル領域となる。但し、メモリセルＭＣにおいて、ソース／ドレイン拡散層２６は、形成されない場合もある。
【００４８】
尚、メモリセルＭＣは、ＭＯＮＯＳ構造のゲート構造を有してもよい。この場合、電荷蓄積層２１は、シリコン窒化膜のように、電子に対するトラップ準位を含む絶縁膜から形成される。絶縁体２２は、ブロック絶縁膜とよばれる。
【００４９】
セレクトトランジスタＳＴ１，ＳＴ２は、メモリセルユニットＭＵに対応するアクティブ領域ＡＡの一端及び他端に設けられている。メモリセルユニットＭＵ内の２つのセレクトトランジスタＳＴのゲート構造は、実質的に同じである。そのため、図２及び図３において、ＮＡＮＤストリングのドレイン側のセレクトトランジスタＳＴ１のみを図示し、ＮＡＮＤストリングのソース側のセレクトトランジスタの図示は省略する。以下では、ドレイン側及びソース側のセレクトトランジスタＳＴ１，ＳＴ２を区別しない場合には、セレクトトランジスタＳＴと表記する。
【００５０】
セレクトトランジスタＳＴは、メモリセルＭＣと実質的に同時に形成される。
【００５１】
セレクトトランジスタＳＴのゲート絶縁膜２０Ａは、ウェル領域１２の表面上に設けられている。ゲート絶縁膜２０Ａは、メモリセルＭＣのトンネル絶縁膜２０と同時に形成される。この場合、ゲート絶縁膜２０Ａは、トンネル絶縁膜２０と同じ材料から形成され、トンネル絶縁膜２０と同じ膜厚を有する。
【００５２】
セレクトトランジスタＳＴのゲート電極は、下部電極２１Ａと上部電極層２３Ａとを含む積層ゲート構造を有している。
【００５３】
ゲート絶縁膜２０Ａ上には、セレクトトランジスタＳＴの下部電極層２１Ａが設けられている。下部電極層２１Ａは、浮遊ゲート電極２１と同時に形成される。それゆえ、下部電極層２１Ａは、浮遊ゲート電極２１と同じ材料（ポリシリコン）から形成され、浮遊ゲート電極２１と同じ膜厚を有する。
【００５４】
下部電極層２１Ａ上に、開口部ＯＰを有する絶縁体２２Ａが、設けられている。絶縁体２２Ａは、ゲート間絶縁膜２２と同じ材料から形成され、ゲート間絶縁膜２２と実質的に同じ膜厚を有する。以下では、セレクトトランジスタＳＴの積層された電極層間の絶縁体（ゲート間絶縁膜）２２Ａ内に開口部ＯＰを形成する工程を、ＥＩ工程とよぶ。また、ＥＩ工程によって形成される開口部ＯＰが設けられる領域ＥＡのことを、ＥＩ領域とよぶ。
【００５５】
例えば、ＥＩ工程によって、開口部ＯＰの形成位置に対応するように、下部電極層２１Ａがエッチングされ、下部電極層２１Ａの上面が窪む。この場合、下部電極層２１Ａの断面形状は、凹型形状になる。
【００５６】
セレクトトランジスタＳＴの上部電極層２３Ａは、絶縁体２２Ａ上に設けられ、絶縁体２２Ａを挟んで、下部電極層２１Ａ上に積層されている。上部電極層２３Ａは、絶縁体２２Ａの開口部ＯＰを介して、下部電極層２Ａに電気的に接続されている。
【００５７】
上部電極層２３Ａは、制御ゲート電極２３と実質的に同時に形成される。上部電極層２３Ａは、制御ゲート電極２３と同じ材料から形成され、制御ゲート電極２３と実質的に同じ膜厚を有する。
【００５８】
セレクトトランジスタＳＴの上部電極層２３Ａは、チャネル幅方向に延在し、チャネル幅方向に配列している複数のセレクトトランジスタに共有されている。上部電極層２３Ａは、セレクトゲート線として機能する。
【００５９】
ウェル領域１２内において、セレクトトランジスタＳＴのソース／ドレインとしての拡散層２６Ａが、設けられている。セレクトトランジスタＳＴの２つの拡散層２６Ａのうち、一方の拡散層２６は、ＮＡＮＤストリングの終端のメモリセルＭＣのソース／ドレインと共有される。これによって、セレクトトランジスタＳＴが、ＮＡＮＤストリングの電流経路に直列に接続され、メモリセルユニットが形成される。また、各セレクトトランジスタＳＴの２つの拡散層２６Ａのうち、他方の拡散層２６Ａは、コンタクトプラグＣＰに接続される。このコンタクトプラグＣＰ１を介して、メモリセルユニットＭＵの一端は、ビット線ＢＬに接続され、メモリセルユニットのＭＵの他端は、ソース線ＳＬに接続される。
【００６０】
半導体基板１０上には、メモリセルＭＣ及びセレクトトランジスタＳＴを覆うように、層間絶縁膜８０，８１が設けられている。層間絶縁膜８０，８１は、例えば、シリコン酸化膜である。
【００６１】
コンタクトプラグＣＰ１は、層間絶縁膜８０内に形成されたコンタクトホール内に形成される。コンタクトプラグＣＰ１は、セレクトトランジスタＳＴのソース／ドレイン拡散層２６Ａの上面に接触する。
【００６２】
層間絶縁膜８０上及びコンタクトプラグＣＰ１上には、金属層Ｍ０が設けられている。金属層Ｍ０は、コンタクトプラグＣＰ１に電気的に接続されている。
【００６３】
コンタクトプラグＣＰ１が、メモリセルユニットＭＵのドレイン側のセレクトトランジスタＳＴに接続されている場合、ビアプラグＶＰが、金属層Ｍ０に接続される。ビアプラグＶＰは、層間絶縁膜８１内のコンタクトホールに、埋め込まれる。チャネル長方向に延在するビット線ＢＬが、層間絶縁膜８１上及びビアプラグＶＰ上に設けられている。ビット線ＢＬは、ビアプラグＶＰ、金属層（中間金属層）Ｍ０及びコンタクトプラグＣＰを介して、ドレイン側のセレクトトランジスタＳＴ１に接続されている。
【００６４】
メモリセルユニットＭＵのソース側において、ソース側のセレクトトランジスタ（図示せず）は、層間絶縁膜８０内に埋め込まれたコンタクトプラグ（図示せず）に接続され、そのコンタクトプラグは、中間金属層Ｍ０と同じ配線レベルの金属層に接続されている。その金属層が、ソース線として機能し、チャネル幅方向に延在する。
【００６５】
本実施形態において、配線レベルとは、半導体基板の表面を基準とした基板表面に対して垂直方向の位置（高さ）を示している。
【００６６】
チャネル長方向に配列された２つのメモリセルユニットにおいて、２つのドレイン側セレクトトランジスタＳＴ１が、コンタクトプラグＣＰ１を挟んでチャネル長方向に対向するように、メモリセルユニットＭＵがアクティブ領域ＡＡ上にそれぞれ形成される。２つのドレイン側セレクトトランジスタＳＴ１が、プラグＣＰ１，ＶＰ及び金属層Ｍ０，Ｍ１を共有する。
【００６７】
また、ソース側セレクトトランジスタＳＴ２においても、コンタクトプラグを挟んでチャネル長方向に対向する２つのセレクトトランジスタＳＴ２が、プラグ及び金属層を共有する。
【００６８】
セレクトトランジスタＳＴのゲート構造は、上部電極層２３Ａが、絶縁体２２Ａに形成された開口部ＯＰを貫通して下部電極層２１Ａに接触する点が、メモリセルＭＣのゲート構造と相違する。これによって、セレクトトランジスタＳＴにおいて、上部電極層ＳＧは、下部電極層２１Ａに電気的に接続されている。
【００６９】
例えば、セレクトトランジスタＳＴのチャネル長は、メモリセルＭＣのチャネル長よりも大きい。
【００７０】
図２、図４及び図５を用いて、周辺トランジスタの構造について、説明する。上述のように、周辺回路は、周辺トランジスタとして、低耐圧トランジスタＬＴ及び高耐圧トランジスタＨＴを含んでいる。周辺トランジスタは、エンハンスメント型でもよいし、デプレッション型でもよい。例えば、エンハンスメント型の周辺トランジスタにおいて、低耐圧トランジスタＬＴは、絶対値で０Ｖから７Ｖ程度のしきい値電圧で駆動し、高耐圧トランジスタＨＴは、絶対値で１０Ｖから３０Ｖ程度のしきい値電圧で駆動する。
【００７１】
周辺トランジスタＬＴ，ＨＴは、セレクトトランジスタＳＴと類似したゲート構造を有する。
【００７２】
図２の（ｂ）、図４の（ａ）及び図４の（ｂ）に示されるように、低耐圧トランジスタＬＴは、素子分離領域ＳＴＩＬによって定義されたアクティブ領域ＡＡＬ内に、設けられている。四角形状の平面形状のアクティブ領域ＡＡＬは、素子分離領域ＳＴＩＬに取り囲まれている。  
また、図２の（ｃ）、図５の（ａ）及び図５の（ｂ）に示されるように、高耐圧トランジスタＨＴは、素子分離領域ＳＴＩＨによって定義されたアクティブ領域ＡＡＨ内に、設けられている。四角形状の平面形状のアクティブ領域ＡＡＨは、素子分離領域ＳＴＩＨに取り囲まれている。
【００７３】
低耐圧トランジスタＬＴが設けられるアクティブ領域ＡＡＬ内には、ウェル領域１２Ｌが設けられている。低耐圧トランジスタＬＴがｎチャネル型であるかｐチャネル型であるかに応じて、ウェル領域１２Ｌの導電型は、ｐ型かｎ型のいずれか一方に設定される。
【００７４】
例えば、高耐圧トランジスタＨＴが設けられるアクティブ領域ＡＡＨ内には、ウェル領域が設けられていない。アクティブ領域ＡＡＨは、導電性を付与するための不純物をほとんど含まない真性領域である。但し、高耐圧トランジスタＨＴのアクティブ領域ＡＡＨ内に、メモリセルアレイ２内や低耐圧トランジスタ形成領域ＬＡ内のウェル領域１２，１２Ｌの不純物濃度よりも低い不純物濃度のウェル領域が、設けられてもよい。
【００７５】
低耐圧及び高耐圧トランジスタＬＴ，ＨＴのゲート絶縁膜２０Ｌ，２０Ｈは、アクティブ領域（ウェル領域）ＡＡＬ，ＡＡＨの表面上に、設けられている。
【００７６】
低耐圧トランジスタＬＴのゲート絶縁膜２０Ｌは、例えば、メモリセルＭＣ及びセレクトトランジスタＳＴのゲート絶縁膜２０，２０Ａと実質的に同時に形成される。この場合、低耐圧トランジスタＬＴのゲート絶縁膜２０Ｌは、メモリセルＭＣ及びセレクトトランジスタＳＴのゲート絶縁膜２０，２０Ａと同じ材料から形成され、ゲート絶縁膜２０，２０Ａと同じ膜厚を有する。
【００７７】
高耐圧トランジスタＨＴのゲート絶縁膜２０Ｈは、メモリセルＭＣ、セレクトトランジスタＳＴ及び低耐圧トランジスタＬＴのゲート絶縁膜２０，２０Ａ，２０Ｌより厚い膜厚を有する。これによって、高耐圧トランジスタＨＴは、他のトランジスタＭＣ，ＳＴ，ＬＴに比較して高い絶縁耐圧が、確保される。高耐圧トランジスタＨＴのゲート絶縁膜２０Ｈは、メモリセルＭＣ、セレクトトランジスタＳＴ又は低耐圧トランジスタＬＴのゲート絶縁膜２０，２０Ａ，２０Ｌと、異なる工程で形成される。高耐圧トランジスタＨＴのゲート絶縁膜２０Ｈは、他のトランジスタＭＣ，ＳＴ，ＬＴのゲート絶縁膜２０，２０Ａ，２０Ｌと異なる材料から形成されてもよい。
【００７８】
尚、低耐圧トランジスタＬＴのゲート絶縁膜２０Ｌの膜厚は、メモリセルＭＣ及びセレクトトランジスタＳＴのゲート絶縁膜２０，２０Ａの膜厚より厚くてもよい。低耐圧トランジスタＬＴのゲート絶縁膜２０Ｌの膜厚が、メモリセルＭＣのゲート絶縁膜２０の膜厚より厚い場合、低耐圧トランジスタＬＴのゲート絶縁膜２０Ｌは、メモリセルＭＣのゲート絶縁膜２０と異なる工程で形成される。また、低耐圧トランジスタＬＴのゲート絶縁膜２０Ｌの材料は、メモリセルＭＣ及びセレクトトランジスタＳＴのゲート絶縁膜２０，２０Ａと異なる材料でもよい。
【００７９】
例えば、低耐圧トランジスタＬＴのゲート絶縁膜２０Ｌの膜厚は、５ｎｍから１０ｎｍ程度に設定され、高耐圧トランジスタＨＴのゲート絶縁膜２０Ｈの膜厚は、３０ｎｍから１００ｎｍ程度に設定されている。
【００８０】
低耐圧／高耐圧トランジスタＬＴ，ＨＴのゲート電極ＬＧ，ＨＧは、ゲート絶縁膜２０Ｌ，２０Ｈ上に、それぞれ設けられている。低耐圧／高耐圧トランジスタＬＴ，ＨＴのゲート電極ＬＧ，ＨＧは、セレクトトランジスタＳＴと同様に、下部電極層２１Ｌ，２１Ｈと上部電極層２３Ｌ，２３Ｈとが、開口部ＯＰを有する絶縁体２２Ｌ，２２Ｈを挟んで積層されたゲート構造を有している。
【００８１】
低耐圧／高耐圧トランジスタＬＴ，ＨＴのゲート電極ＬＧ，ＨＧの下部電極層２１Ｌ，２１Ｈは、ゲート絶縁膜２０Ｌ，２０Ｈ上に、それぞれ設けられている。下部電極層２１Ｌ，２１Ｈは、メモリセルＭＣの電荷蓄積層２１と同じ構成（膜厚、材料）を有する。メモリセルＭＣが浮遊ゲート電極を電荷蓄積層２１として用いている場合、下部電極層２１Ｌ，２１Ｈには、ポリシリコン層が用いられる。例えば、低耐圧／高耐圧トランジスタＬＴ，ＨＴのゲート電極ＬＧ，ＨＧにおいて、チャネル幅方向における下部電極層２１Ｈの側面は、素子分離絶縁膜１９Ｘ，１９Ｚの側面に接触している。
【００８２】
低耐圧／高耐圧トランジスタＬＴ，ＨＴの下部電極層２１Ｌ，２１Ｈ上に、開口部ＯＰを有する絶縁体２２Ｌ，２２Ｈが設けられている。絶縁体２２Ｌ，２２Ｈには、メモリセルＭＣの絶縁体（ゲート間絶縁膜、ブロック絶縁膜）２２と同じ構成（膜厚、材料）の膜が、用いられている。絶縁体２２Ｌ，２２Ｈの開口部ＯＰは、ＥＩ工程によって形成される。
【００８３】
低耐圧／高耐圧トランジスタＬＴ，ＨＴのゲート電極ＬＧ，ＨＧの上部電極層２３Ｌ，２３Ｈは、絶縁体２２Ｌ，２２Ｈを介して、下部電極層２１Ｌ，２１Ｈ上に積層されている。上部電極層２３Ｌ，２３Ｈの一部分が、開口部ＯＰを貫通して、下部電極層２１Ｌ，２１Ｈに接続されている。上部電極層２３Ｌ，２３Ｈは、メモリセルＭＣの制御ゲート電極２３と同じ構成（膜厚、材料）を有する。上部電極層２３Ｌ，２３Ｈは、半導体層（例えば、導電性ポリシリコン層）の単層構造でもよいし、導電層（例えば、シリサイド層又は金属層）の単層構造でもよいし、半導体層と導電層との積層構造でもよい。
【００８４】
尚、本実施形態において、周辺トランジスタＬＴ，ＨＴのゲート電極ＬＧ，ＨＧにおいて、上部電極層２３Ｌ，２３Ｈと下部電極層２１Ｌ，２１Ｈとが、絶縁体２２Ｌ，２２Ｈの開口部を介して接続される構造が示されている。但し、周辺トランジスタＬＴ，ＨＴは、上部電極層と下部電極層とが絶縁体２２Ｌ，２２Ｈによって分割されない構造でもよい。つまり、周辺トランジスタＬＴ，ＨＴのゲート電極は、連続した１つの層から形成されてもよい。この場合、周辺トランジスタＬＴ，ＨＴのゲート電極は、ゲート間絶縁膜と同じ材料の絶縁体を含まない。また、周辺トランジスタＬＴ，ＨＴのゲート電極において、上部電極層と下部電極層との間の絶縁体２２Ｌ，２２Ｈは、開口部を有さなくともよい。
【００８５】
図２、図４及び図５に示されるように、低耐圧／高耐圧トランジスタＬＴ，ＨＴの上部電極層２３Ｌ，２３Ｈは、トランジスタのチャネル幅方向においてアクティブ領域ＡＡＨ内から素子分離領域ＳＴＩＨ内に引き出されている。素子分離領域ＳＴＩＨ内に引き出された上部電極層２３Ｌ，２３Ｈの部分は、絶縁体２２Ｌ，２２Ｈを挟んで、素子分離絶縁膜１９Ｘ，１９Ｚの上方に配置されている。素子分離絶縁膜１９Ｘ，１９Ｚの上方の上部電極層２３Ｌ，２３Ｈの部分のことを、ゲートフリンジ部とよぶ。ゲートフリンジ部は、トランジスタＬＴ，ＨＴのチャネル幅方向において、素子分離絶縁膜１９Ｘ，１９Ｚ上に設けられている。ゲートフリンジ部とトランジスタのゲート電極ＬＧ，ＨＧとは、１つの導電体として連続しており、ゲートフリンジ部は、ゲート電極ＨＧと電気的に接続されている。
【００８６】
高耐圧トランジスタＨＴは、高い絶縁耐圧を確保し、かつ、書き込み電圧のような高い電圧（例えば、２５Ｖ）をワード線ＷＬに転送するために、セレクトトランジスタＳＴ及び低耐圧トランジスタＬＴより大きなゲート長（チャネル長）及びゲート幅（チャネル幅）を有する。
【００８７】
拡散層２６Ｌ，２６Ｈが、低耐圧／高耐圧トランジスタＬＴ，ＨＴのソース及びドレインとして、アクティブ領域ＡＡＬ，ＡＡＨ内に、それぞれ設けられている。拡散層２６Ｌの導電型は、低耐圧／高耐圧トランジスタＬＴ，ＨＴがｐチャネル型であるかｎチャネル型であるかに応じて、適宜設定される。
【００８８】
拡散層２６Ｌ，２６Ｈに、コンタクトプラグＣＰＰ１Ｌ，ＣＰＰ１Ｈが、それぞれ接続される。コンタクトプラグＣＰＰ１Ｌ，ＣＰＰ１Ｈは、層間絶縁膜８０内に形成されたコンタクトホール内に埋め込まれている。コンタクトプラグＣＰＰ１Ｌ，ＣＰＰ１Ｈ上及び層間絶縁膜８０上に、配線ＭＰ１Ｌ，ＭＰ１Ｈがそれぞれ設けられている。配線ＭＰ１Ｌ，ＭＰ１Ｈは、メモリセルアレイ２内の中間配線Ｍ０と同じ配線レベルに位置している。配線ＭＰ１Ｌ，ＭＰ１Ｈは、所定の回路を形成するために、ビアプラグ（図示せず）を介して、上層の配線レベルに設けられた配線（図示せず）に接続される。
【００８９】
また、低耐圧／高耐圧トランジスタＨＧ，ＬＴのゲート電極ＬＧ，ＨＧに、コンタクトプラグＣＰＰ２Ｌ，ＣＰＰ２Ｈがそれぞれ接続されている。コンタクトプラグＣＰＰ２Ｌ，ＣＰＰ２Ｈには、配線ＭＰ２Ｌ，ＭＰ２Ｈがそれぞれ接続されている。
【００９０】
素子分離領域ＳＴＩＬ，ＳＴＩＨ内には、ＳＴＩ構造の素子分離溝が形成され、その溝内には、素子分離絶縁膜１９Ｘ，１９Ｚが設けられている。素子分離絶縁膜１９Ｘ，１９Ｚは、メモリセルアレイ２内の素子分離絶縁膜１９と同じ材料が用いられている。例えば、素子分離絶縁膜１９，１９Ｘ，１９Ｚには、粘性の高い材料が用いられている。
【００９１】
本実施形態のフラッシュメモリにおいて、周辺トランジスタ形成領域ＬＡ，ＨＡの素子分離領域ＳＴＩＬは、２つの領域を含んでいる。  
図２の（ｂ）及び図４に示されるように、低耐圧トランジスタ形成領域ＬＡの素子分離領域ＳＴＩＬは、２つのアクティブ領域ＡＡＬ間に設けられている。素子分離領域ＳＴＩＬは、２つのアクティブ領域ＡＡＬを電気的に分離している。素子分離領域ＳＴＩＬは、第１の領域ＳＳ１と第２の領域ＳＳ２とを含んでいる。
【００９２】
第１の領域ＳＳ１は、素子分離領域ＳＴＩＬの中央部に設けられている。第２の領域ＳＳ２は、アクティブ領域ＡＡＬに隣接している。第２の領域ＳＳ２は、第１の領域ＳＳ１とアクティブ領域ＡＡＬとの間に設けられている。素子分離領域ＳＴＩＬ内において、第１の領域ＳＳ１は、素子分離領域ＳＴＩＬの延在方向に交差する方向において、２つの第２の領域ＳＳ２に挟まれている。
【００９３】
素子分離領域ＳＴＩＬ内の第１及び第２の領域ＳＳ１，ＳＳ２内において、素子分離絶縁膜１９Ｘとして絶縁膜（アイソレーション膜ともよぶ）１９０，１９５がそれぞれ設けられている。第１及び第２の領域ＳＳ１，ＳＳ２内のアイソレーション膜１９０，１９５の材料は、互いに同じ材料である。例えば、アイソレーション膜１９０，１９５の材料には、ポリシラザンなどの塗布法によって形成される絶縁体が用いられている。但し、ＴＥＯＳ膜などの他の絶縁体が、アイソレーション膜１９０，１９５及び素子分離絶縁膜に用いられてもよい。
【００９４】
例えば、半導体基板１０の表面に対して垂直方向（膜の積層方向）において、第１の領域ＳＳ１内の第１のアイソレーション膜（第１の膜）１９０の上面は、第２の領域ＳＳ２内の第２のアイソレーション膜（第２の膜）１９５の上面よりも、半導体基板１０の底部側（素子分離絶縁膜１９Ｚの底部側）へ後退している。半導体基板１０の表面に対して垂直方向において、半導体基板１０の表面を高さの基準として、第１のアイソレーション膜１９０の上面の高さは、第２のアイソレーション膜１９５の上面の高さよりも、低くなっている。アイソレーション膜１９０，１９５の上部の高さの違いに起因して、素子分離絶縁膜１９Ｘの上面に段差が生じる。
【００９５】
例えば、第１のアイソレーション膜（中央部ともよぶ）１９０の上面は、第１の領域ＳＳ１と第２の領域ＳＳ２の境界から第１の領域ＳＳ１の中央部に向かって、半導体基板１０の底部側に段階的に下降（傾斜）している。
【００９６】
第１のアイソレーション膜１９０の上部は、ゲートフリンジ部の底部よりも、半導体基板１０の底部側に位置している。第１のアイソレーション膜１９０の上部は、下部電極層２１Ｌの上部よりも、半導体基板１０の底部側に位置している。
【００９７】
第１のアイソレーション膜１９０の上面が半導体基板１０の底部側へ後退していることによって、低耐圧トランジスタＬＴの素子分離絶縁膜１９Ｚの上部に、溝（窪み）ＲＣ１が形成されている。溝１９の深さは、第１の領域ＳＳ１と第２の領域ＳＳ２の境界から第２の領域の中央部に向かって、なだらかに変化し、第１の領域ＳＳ１の中央部近傍で、最も深くなっている。溝ＲＣ１の底部（アイソレーション膜１９０の上面）は湾曲し、所定の曲率を有している。溝ＲＣ１の断面形状は、半楕円形状を有している。
【００９８】
例えば、半導体基板１０の表面に対して垂直方向において、第１のアイソレーション膜１９０の上面の最深部（溝ＲＣ１の最深部）の位置は、トランジスタＬＴの下部電極層２１Ｌの上部と底部との間に高さに位置している。尚、半導体基板１０の表面に対して垂直方向において、第１のアイソレーション膜１９０の上面の最深部（溝ＲＣ１の最深部）の位置は、下部電極層２１Ｌの底部よりも半導体基板１０の底部側に位置していてもよいし、トランジスタＬＴのゲート絶縁膜２０Ｌの底部よりも半導体基板１０の底部側に位置してもよい。
【００９９】
半導体基板１０の表面に対して垂直方向において、第１のアイソレーション膜１９０の底部の位置は、第２のアイソレーション膜１９５の底部の位置と実質的に一致している。
【０１００】
第２の領域ＳＳ２内の第２アイソレーション膜１９５は、アクティブ領域ＡＡＬの側面に隣接している。
【０１０１】
第２のアイソレーション膜（隣接部ともよぶ）１９５の上面の高さは、例えば、半導体基板１０の表面に対して平行方向において一定になっている。基板表面に対して垂直方向において、第２のアイソレーション膜１９５の上面の高さは、下部電極層２１Ｌの上部とほぼ同じ位置に設定されている。第２のアイソレーション膜１９５は、アクティブ領域ＡＡＬの側面及びチャネル幅方向におけるチャネル領域の側面を覆っている。また、第２のアイソレーション膜１９５は、チャネル幅方向において下部電極層２１Ｌの側面を覆っている。
【０１０２】
第２のアイソレーション膜１９５の上面上には、ゲートフリンジ部が設けられている。第２のアイソレーション膜１９５の上面の一部（ゲートフリンジ部に覆われていない部分）は、層間絶縁膜８０に接触している。
【０１０３】
但し、フラッシュメモリの製造工程中のエッチングによって、第２のアイソレーション膜１９５の上面も、ゲートフリンジ部に対して自己整合的に半導体基板１０の底部側へ後退し、アクティブ領域ＡＡＬに接するアイソレーション膜１９５の上面に、溝が形成される場合もある。この場合、第２のアイソレーション膜１９５の上部の溝の深さは、第１のアイソレーション膜１９０の上部の溝１９の深さより、小さい。
【０１０４】
第１のアイソレーション膜１９０の膜厚（平均値）は、第２のアイソレーション膜１９５の膜厚よりも薄い。例えば、第１のアイソレーション膜１９０の幅は、第２のアイソレーション膜１９５の幅よりも大きい。
【０１０５】
本実施形態において、第１の領域ＳＳ１と第２の領域ＳＳ２との境界は、素子分離絶縁膜１９Ｘの中央部のアイソレーション膜１９０の上面の落ち込みが開始する部分である。
【０１０６】
例えば、第１のアイソレーション膜１９０内の溝ＲＣ１内には、トランジスタＬＴのゲート電極ＬＧの構成部材が設けられている。図４に示される例では、第１のアイソレーション膜１９０内の溝ＲＣ１内に、絶縁体２２Ｄ及び導電体２３Ｄが設けられている。溝ＲＣ１内の絶縁体２２Ｄは、メモリセルＭＣのゲート間絶縁膜２２と同じ材料を含む。溝ＲＣ１内の導電体２３Ｄは、メモリセルＭＣの制御ゲート電極２３と同じ材料を含む。溝ＲＣ１内の導電体２３Ｄは、トランジスタＬＴのゲート電極ＬＧから電気的に分離されている。絶縁体２２Ｄ及び導電体２３Ｄのことを、ダミー層とよぶ。ダミー層２２Ｄ，２３Ｄは、フラッシュメモリの動作に寄与する機能を有していない。ダミー層２２Ｄ，２３Ｄは、第１のアイソレーション膜１９０上に設けられていなくてもよい。第１のアイソレーション膜１９０上に、ダミー層２２Ｄ，２３Ｄが設けられない場合、層間絶縁膜８０が、第1のアイソレーション膜１９０上に設けられる。例えば、素子分離絶縁膜１９Ｘの溝ＲＣ１内に、層間絶縁膜８０が埋め込まれ、アイソレーション膜１９０の上面は、層間絶縁膜８０に接触する。
【０１０７】
例えば、高耐圧トランジスタ形成領域ＨＡ内の素子分離領域ＳＴＩＨ内において、素子分離絶縁膜１９Ｚが設けられている。素子分離絶縁膜１９Ｚは溝を有さず、素子分離絶縁膜１９Ｚの上面は、平坦になっている。例えば、素子分離絶縁膜１９Ｚの上面は、層間絶縁膜８０に接触している。
【０１０８】
半導体基板１０の表面に対して垂直方向において、第２のアイソレーション膜１９５の上面の位置は、高耐圧トランジスタ形成領域ＨＡ内の素子分離絶縁膜１９Ｚの上面の位置に、ほぼ一致している。
【０１０９】
尚、メモリセルアレイ２内、低耐圧トランジスタ形成領域ＬＡ内、及び、高耐圧トランジスタ形成領域ＨＡ内において、半導体基板表面に対して垂直方向における素子分離絶縁膜１９，１９Ｘ（１９０，１９５），１９Ｚの底部（素子分離溝の底部）は、実質的に同じ位置（高さ）に設定されている。
【０１１０】
以上のように、本実施形態のフラッシュメモリにおいて、メモリセルアレイ２と同じ半導体基板内の周辺トランジスタ形成領域（ここでは、低耐圧トランジスタ形成領域）は、２つの領域ＳＳ１，ＳＳ２を含む素子分離領域ＳＴＩＬによって、アクティブ領域が定義されている。その素子分離領域ＳＴＩＬの素子分離絶縁膜１９Ｘは、上面の位置（高さ）が互いに異なる複数の絶縁膜（アイソレーション膜）１９０，１９５を含む。
【０１１１】
素子分離領域ＳＴＩＬの中央部（第１の領域）ＳＳ１内の第１のアイソレーション膜１９５の上面は、その中央部ＳＳ１の第１のアイソレーション膜１９０とアクティブ領域ＡＡＬとの間の領域ＳＳ２に設けられた第２のアイソレーション膜１９５の上面よりも半導体基板１０の底部側に位置している。
【０１１２】
半導体基板１０の表面を高さの基準として、素子分離領域ＳＴＩＬの中央部の第１のアイソレーション膜１９５の上面は、アクティブ領域ＡＡＬに隣接した第２のアイソレーション膜１９５の上面よりも低い位置に、配置されている。
【０１１３】
第１及び第２のアイソレーション膜１９０，１９５の底部の位置は、ほぼ一致している。素子分離領域ＳＴＩＬの中央領域ＳＳ１の第１のアイソレーション膜１９０の膜厚は、アクティブ領域ＡＡＬに隣接するアイソレーション膜１９５の膜厚より薄い。
【０１１４】
素子分離絶縁膜の応力が、アクティブ領域に印加されることによって、アクティブ領域内に結晶欠陥が生じる可能性がある。この結晶欠陥は、アクティブ領域間に埋め込まれる埋め込み材（素子分離絶縁膜）の総量（体積）や膜厚に依存して、発生する。
【０１１５】
本実施形態のように、素子分離領域ＳＴＩ内の素子分離絶縁膜１９Ｘの上面の一部分が半導体基板１０の底部側へ後退するように、素子分離絶縁膜としての絶縁体が素子分離絶縁溝内に設けられる。これによって、本実施形態のフラッシュメモリは、素子分離領域ＳＴＩＬ内において素子分離絶縁膜の上面が平坦になるように絶縁体が素子分離溝内に満たされる場合に比較して、素子分離領域ＳＴＩＬ内の素子分離絶縁膜の体積を減少できる。
【０１１６】
その結果として、周辺トランジスタ形成領域ＬＡにおいて、アクティブ領域ＡＡＬに印加される素子分離絶縁膜１９Ｚからの応力（圧縮応力）が小さくなる。それゆえ、本実施形態のフラッシュメモリにおいて、素子分離絶縁膜からの応力に起因するアクティブ領域（半導体領域）ＡＡＬ内の結晶欠陥の発生が、抑制される。
【０１１７】
したがって、本実施形態のフラッシュメモリは、例えば、電界効果トランジスタのジャンクションリークのような、結晶欠陥に起因した素子特性の劣化を、低減できる。
【０１１８】
また、アクティブ領域ＡＡＬに隣接した第２のアイソレーション膜１９５の上面は、素子分離領域ＳＴＩＬの中央部の第１のアイソレーション膜１９０とは異なって、半導体基板１０の底部側へ後退されない。第２のアイソレーション膜１９５の上部（上面）の位置は、例えば、下部電極層２１Ｌの上部の位置とほぼ一致している。
【０１１９】
このように、素子分離絶縁膜１９Ｘにおいて、アクティブ領域ＡＡＬに隣接するアイソレーション膜１９５の上面の高さが半導体基板１０に後退しないことによって、チャネル領域及びソース／ドレイン領域に対する製造工程（例えば、後工程）中に生じる不純物イオンの吸出しや付き抜けを防止できる。その結果として、本実施形態のフラッシュメモリは、トランジスタの特性劣化を、抑制できる。
【０１２０】
後述のように、周辺トランジスタ形成領域ＬＡ，ＨＡにおいて、素子分離絶縁膜１９Ｘの中央部（アイソレーション膜１９０）の上面を、半導体基板１０の底部側へ後退させる工程（素子分離絶縁膜１９Ｘ内に溝ＲＣ１を形成する工程）は、フラッシュメモリの構成部材を加工するための工程と共通化される。それゆえ、本実施形態のフラッシュメモリは、その製造工程において、素子分離絶縁膜１９Ｘ内の第１のアイソレーション膜１９０の上面の位置を、アクティブ領域ＡＡＬに隣接する第２のアイソレーション膜１９５の上面の位置より低くするための工程を、別途に追加する必要はない。
【０１２１】
したがって、本実施形態のフラッシュメモリは、丈夫に段差を有する素子分離絶縁膜を形成するために、フラッシュメモリの製造工程が増加することはない。
【０１２２】
第１の領域ＳＳ１内の素子分離絶縁膜１９Ｘに対するエッチングによって、素子分離絶縁膜１９Ｘの体積が小さくされる。この場合、素子分離領域ＳＴＩＬのレイアウトに沿って、素子分離絶縁膜１９Ｘの上面をエッチングすればよい。それゆえ、本実施形態のフラッシュメモリは、比較的容易なレイアウト及び製造工程によって、素子分離絶縁膜１９Ｘの体積を小さくできる。
【０１２３】
さらに、本実施形態のフラッシュメモリは、素子分離絶縁膜に対するエッチングによって、素子分離絶縁膜の体積が削減される。それゆえ、素子分離絶縁膜の体積の減少量を、エッチングによって調整できる。したがって、本実施形態のフラッシュメモリは、素子分離絶縁膜の体積の減少量の増大、素子分離絶縁膜による絶縁耐圧の確保、及び、素子間の電気的な分離を、両立できる。
【０１２４】
尚、本実施形態においては、低耐圧トランジスタ形成領域ＬＡの素子分離領域ＳＴＩＬ内に、上面の高さが互いに異なる第１及び第２のアイソレーション膜１９０，１９５が設けられている場合について述べた。しかし、高耐圧トランジスタ形成領域ＨＡの素子分離領域ＳＴＩＨ内に、第１及び第２のアイソレーション膜１９０，１９５が設けられてもよい。また、低耐圧トランジスタ形成領域ＬＡと高耐圧トランジスタ形成領域ＨＡとの両方において、素子分離領域ＳＴＩＬ，ＳＴＩＨ内に、第１及び第２のアイソレーション膜１９０，１９５が設けられてもよい。これらの場合においても、上述と同様の効果が得られる。
【０１２５】
以上のように、第１の実施形態の半導体メモリによれば、素子分離絶縁膜の応力に起因する素子特性の劣化を低減できる。また、第１の実施形態の半導体メモリによれば、製造工程の増加無しに、動作特性の劣化を抑制できる。
【０１２６】
（ｂ）  製造方法  
図３乃至図１５を用いて、第１の実施形態の半導体メモリの製造方法について、説明する。
【０１２７】
＜製造方法１＞
図３乃至図１３を参照して、本実施形態のフラッシュメモリの製造方法１について、説明する。
【０１２８】
図６及び図７を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図６は、メモリセル及び周辺トランジスタのチャネル長方向に沿う断面工程を示す図である。図７は、メモリセル及び周辺トランジスタのチャネル幅方向に沿う断面工程を示す図である。図６の（ａ）及び図７の（ａ）は、メモリセルの断面工程図を示している。図６の（ｂ）及び図７の（ｂ）は、周辺トランジスタの断面工程図を示している。
【０１２９】
以下では、周辺トランジスタとして、低耐圧トランジスタを例示して、本実施形態のフラッシュメモリの製造方法について述べる。但し、本実施形態で述べる製造方法は、フラッシュメモリが含む低耐圧トランジスタに対する製造工程に限定されず、フラッシュメモリが含む高耐圧トランジスタに対する製造工程でもよい。
【０１３０】
図６及び図７に示されるように、メモリセルアレイ２及び低耐圧トランジスタ形成領域ＬＡにおいて、例えば、イオン注入法によって、所定の不純物濃度のウェル領域１２，１２Ｌが、半導体基板１（例えば、シリコン基板）内に、それぞれ形成される。例えば、高耐圧トランジスタ形成領域内には、ウェル領域が形成されず、不純物をほとんど含まない真性領域が、高耐圧トランジスタ形成領域内に設けられる。又は、高耐圧トランジスタ形成領域のウェル領域の不純物濃度が、メモリセルアレイ２又は低耐圧トランジスタ形成領域ＬＡ内のウェル領域１２，１２Ｌの不純物濃度より低くなるように、高耐圧トランジスタ形成領域のウェル領域が形成される。
【０１３１】
高耐圧トランジスタ形成領域の半導体基板１０表面上に、高耐圧トランジスタのゲート絶縁膜としてのシリコン酸化膜が、例えば、熱酸化法によって、形成される。この熱酸化工程によってメモリセルアレイ２内及び低耐圧トランジスタ形成領域ＬＡ内に形成された酸化膜は、フォトリソグラフィ技術及びＲＩＥ（Reactive Ion Etching）法を用いて、除去される。
【０１３２】
メモリセルアレイ２及び低耐圧トランジスタ形成領域ＬＡにおいて露出した半導体基板１表面上に、例えば、熱酸化処理によって、酸化膜２０，２０Ｌが、形成される。メモリセルアレイ２内に形成された酸化膜は、メモリセルのゲート絶縁膜（トンネル絶縁膜）２０、セレクトトランジスタＳＴゲート絶縁膜２０となる。低耐圧トランジスタ形成領域ＬＡ内に形成された酸化膜２０Ｌは、低耐圧トランジスタのゲート絶縁膜２０Ｌとなる。
【０１３３】
メモリセルアレイ２及び周辺トランジスタ形成領域ＬＡ内において、酸化膜２０，２０Ｌ上に、ポリシリコン層（電荷蓄積層）２１Ｚが、例えば、ＣＶＤ（Chemical Vapor Deposition）法によって、堆積される。ポリシリコン層２１Ｚは、メモリセルの浮遊ゲート電極、セレクトトランジスタＳＴ及び周辺トランジスタの下部電極層として用いられる。
【０１３４】
ポリシリコン層２１Ｚ上に、ハードマスクとしてのシリコン窒化膜９０が、例えば、ＣＶＤ法によって堆積される。シリコン窒化膜９０は、リソグラフィー技術及びＲＩＥ（Reactive Ion Etching）法によって、アクティブ領域の形状に対応するように、パターニングされる。
【０１３５】
そして、メモリセルアレイ２及び周辺トランジスタ形成領域ＬＡにおいて、所定の形状にパターニングされたシリコン窒化膜９０をマスクに用いて、ポリシリコン層２１Ｚ、酸化膜２０，２０Ｌ及び半導体基板１０が、例えば、ＲＩＥ法によって、順次エッチングされる。これによって、半導体基板１０内に、トレンチ（素子分離溝）が形成される。
【０１３６】
メモリセルアレイ２内において、ライン状のアクティブ領域ＡＡが形成される。アクティブ領域及び素子分離溝は、トランジスタのチャネル長方向（カラム方向）に延在する。アクティブ領域ＡＡ及び素子分離溝によって、メモリセルアレイ２内にラインアンドスペースのレイアウトが、半導体基板１０内に形成される。
【０１３７】
周辺トランジスタ形成領域ＬＡ内において、素子分離絶縁溝が、アクティブ領域を取り囲むように形成される。それゆえ、周辺トランジスタ形成領域ＬＡ内において、矩形状のアクティブ領域ＡＡＬ，ＡＡＨが、それぞれ形成される。例えば、低耐圧トランジスタ形成領域ＬＡのアクティブ領域の面積は、高耐圧トランジスタ形成領域のアクティブ領域の面積より小さい。例えば、低耐圧トランジスタ形成領域ＬＡの素子分離溝の幅は、高耐圧トランジスタ形成領域の素子分離溝の幅よりも小さい。
【０１３８】
素子分離溝によって露出した半導体基板（アクティブ領域）上に、自然酸化膜（図示せず）又は保護膜（図示せず）が形成される場合がある。
【０１３９】
尚、メモリセルアレイ２のアクティブ領域ＡＡは、側壁転写プロセスによって、加工されてもよい。
【０１４０】
図８及び図９を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図８は、メモリセル及び周辺トランジスタのチャネル長方向に沿う断面工程を示す図である。図９は、メモリセル及び周辺トランジスタのチャネル幅方向に沿う断面工程を示す図である。図８の（ａ）及び図９の（ａ）は、メモリセルアレイ２の断面工程図を示している。図８の（ｂ）及び図９の（ｂ）は、周辺トランジスタの断面工程図を示している。
【０１４１】
図８及び図９に示されるように、ポリシリコン層２１Ｚ上のシリコン窒化膜（ハードマスク）が除去された後、絶縁体（例えば、シリコン酸化物）が、例えば、塗布法又はＣＶＤ法によって、素子分離溝内及びポリシリコン膜２１Ｚ上に形成される。例えば、絶縁体には、粘性の高い材料（例えば、ポリシラザン）が用いられる。
【０１４２】
絶縁体の上面に対して、例えば、ポリシリコン層２１Ｘの上面をストッパとして、エッチバック又はＣＭＰ法による平坦化処理が施される。これによって、ＳＴＩ構造の素子分離絶縁膜（例えば、シリコン酸化）膜１９Ｚが、半導体基板１０内の素子分離溝内に、形成される。ポリシリコン膜２１Ｚの上面は、露出する。
【０１４３】
例えば、素子分離絶縁膜１９Ｚの上面の高さは、ポリシリコン層２１Ｚの上面の高さと、ほぼ一致している。
【０１４４】
図１０及び図１１を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図１０は、メモリセル及び周辺トランジスタのチャネル長方向に沿う断面工程を示す図である。図１１は、メモリセル及び周辺トランジスタのチャネル幅方向に沿う断面工程を示す図である。図１０の（ａ）及び図１１の（ａ）は、メモリセルアレイ２の断面工程図を示している。図１０の（ｂ）及び図１１の（ｂ）は、周辺トランジスタの断面工程図を示している。
【０１４５】
図１０及び図１１に示されるように、絶縁体が素子分離溝内に埋め込まれた後、メモリセルアレイ２内の素子分離絶縁膜１９の上部に対して、エッチバックが施される。エッチバックによって、メモリセルアレイ２内において、素子分離絶縁膜１９の上部が、ポリシリコン層２１Ｚの上部より、半導体基板１０の底部側へ後退される。素子分離絶縁膜１９の上部の高さは、ポリシリコン層２１Ｚの上部の高さより低くなる。素子分離絶縁膜１９の上部の高さは、ポリシリコン層２１Ｚの底部の高さより高くなる。メモリセルアレイ２内において、チャネル幅方向（ロウ方向、ｘ方向）におけるポリシリコン層２１Ｚの側面が、露出する。本実施形態において、メモリセルアレイ２内の素子分離絶縁膜１９の上面を後退させるためのエッチバック工程のことを、ＥＢ工程とよぶ。
【０１４６】
ＥＢ工程において、例えば、周辺回路領域のポリシリコン層２１Ｚ及び素子分離絶縁膜１９Ｘは、マスク層（例えば、レジストマスク）９１によって、覆われている。
【０１４７】
本実施形態において、低耐圧トランジスタ形成領域ＬＡ上のレジストマスク９１内に、素子分離絶縁膜１９Ｘの上部が露出するように、開口部が形成されている。レジストマスク９１の開口部は、素子分離絶縁膜１９Ｘのうちアクティブ領域ＡＡＬに隣接する部分の上部がマスク９１によって、覆われるように、フォトリソグラフィ技術によって形成されている。レジストマスク９１の開口部は、素子分離絶縁膜１９Ｘの上部の中央部を露出させるように、パターニングされている。素子分離領域の幅方向におけるレジストマスク９１の開口部の寸法は、素子分離絶縁膜１９Ｘの幅よりも小さく設定されている。
【０１４８】
ＥＢ工程において、低耐圧トランジスタ形成領域ＬＡ内の素子分離絶縁膜１９Ｘの上面が、メモリセルアレイ２内の素子分離絶縁膜１９の上面がエッチングされるのと同時に、パターニングされたレジストマスク９１に基づいて、エッチングされる。
【０１４９】
それゆえ、図１０及び図１１に示されるように、レジストマスク９１の開口部に対応するように、低耐圧トランジスタ形成領域ＬＡ内の素子分離絶縁膜１９Ｘの上部に、溝ＲＣ１が形成される。
【０１５０】
素子分離絶縁膜１９Ｘにおいて、アクティブ領域ＡＡＬに隣接する部分１９５は、レジストマスク９１に覆われている。それゆえ、アクティブ領域ＡＡＬの側面に隣接する部分１９５の素子分離絶縁膜１９Ｘの上面は、半導体基板１０の底部側へ後退しない。その部分１９５の上面の高さは、ポリシリコン層２１Ｚの上面の高さと実質的に同じになっている。
【０１５１】
開口部を介して露出する素子分離絶縁膜１９Ｘの中央部１９０の上面は、半導体基板１０の底部側へ後退する。中央部１９０の上面は、半導体基板１０の底部側へ向かってなだらかに（段階的に）下降している。中央部１９０の上面がなだらかに変化するのは、素子分離領域の幅が、他の素子形成領域（例えば、高耐圧トランジスタ形成領域）における素子分離領域の幅に比較して、大きいからである。
【０１５２】
半導体基板１０表面に対して垂直方向において、中央部１９０の上面の位置は、アクティブ領域ＡＡＬに隣接する部分１９５の上面の位置よりも、半導体基板１０側に設定されている。溝ＲＣ１の最深部における中央部１９０の上面の高さは、アクティブ領域ＡＡＬに隣接する部分１９５の上面の高さよりも低い。例えば、溝ＲＣ１の最深部における中央部１９０の上面の高さは、ポリシリコン層２１の上部と底部との間の高さに位置するように、素子分離絶縁膜１９Ｘがエッチングされる。ただし、溝ＲＣ１の最深部における中央部１９０の上面の高さは、ポリシリコン層２１Ｚの底部又はゲート絶縁膜２０Ｌの底部の高さより、低くなるように、素子分離絶縁膜１９Ｘの上面がエッチングされてもよい。
【０１５３】
このように、素子分離絶縁膜１９Ｘが、上部の高さが互いに異なる第１及び第２アイソレーション膜（中央部及び隣接部）１９０，１９５を含むように、素子分離領域ＳＴＩＬ内に形成される。
【０１５４】
第２のアイソレーション膜１９５は、素子分離領域ＳＴＩＬのうちアクティブ領域ＡＡＬに隣接した第２の領域ＳＳ２内に、形成されている。第１のアイソレーション膜１９０は、素子分離領域ＳＴＩＬのうち中央領域ＳＳ１内に設けられている。第１の領域ＳＳ１は、２つのアクティブ領域間の素子分離領域ＳＴＩＬの幅方向において、２つの第２の領域ＳＳ２に挟まれている。第１の領域ＳＳ１と第２の領域ＳＳ２との境界は、素子分離絶縁膜１９Ｘの中央部のアイソレーション膜１９０の上面の落ち込みが開始する部分である。
【０１５５】
このように、素子分離領域内の中央部のアイソレーション膜１９Ｘの上面がエッチングされることによって、素子分離絶縁膜１９Ｘの体積は、減少する。その結果として、アクティブ領域ＡＡＬに印加される素子分離絶縁膜１９Ｘの応力を、緩和できる。
【０１５６】
例えば、周辺回路領域のうち高耐圧トランジスタ形成領域の素子分離領域及びアクティブ領域の上面は、レジストマスク９１によって覆われている。この場合、高耐圧トランジスタ形成領域内の素子分離絶縁膜１９Ｚの上面は、エッチングされず、半導体基板１０の底部側へ後退しない。
【０１５７】
但し、低耐圧トランジスタ形成領域ＬＡに対するエッチングと同様に、高耐圧トランジスタ形成領域内の素子分離絶縁膜に対しても、エッチングを施し、上面の高さが互いに異なる第１及び第２アイソレーション膜１９０，１９５を、高耐圧トランジスタ形成領域内の素子分離領域内に形成してもよい。
【０１５８】
図１２及び図１３を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図１２は、メモリセル及び周辺トランジスタのチャネル長方向に沿う断面工程を示す図である。図１３は、メモリセル及び周辺トランジスタのチャネル幅方向に沿う断面工程を示す図である。図１２の（ａ）及び図１３の（ａ）は、メモリセルアレイの断面工程図を示している。図１３の（ｂ）及び図１３の（ｂ）は、低耐圧トランジスタの断面工程図を示している。
【０１５９】
メモリセルアレイ２及び周辺トランジスタ形成領域ＬＡ内において、メモリセルのゲート間絶縁膜を形成するための絶縁体２２Ｚが、例えば、ＣＶＤ法によって、ポリシリコン層２１Ｚ及び素子分離絶縁膜１９，１９Ｘ上に、形成される。絶縁体２２Ｚは、シリコン酸化膜、シリコン酸化膜とシリコン窒化膜とを含む多層膜、高誘電率絶縁膜（high-k膜）の単層膜、又は、高誘電率絶縁膜を含む多層膜のいずれか１つからなる。
【０１６０】
図１３の（ａ）に示されるように、メモリセルアレイ２内において、絶縁体２２Ｚは、ポリシリコン層２１Ｚの上面だけでなく、ポリシリコン層２１Ｚの側面上に、設けられている。図１３の（ｂ）に示されるように、低耐圧トランジスタ形成領域ＬＡ内において、絶縁体２２Ｚは、素子分離絶縁膜１９Ｘの溝ＲＣ１の形状に沿って、素子分離絶縁膜１９Ｘが含むアイソレーション膜１９０，１９５の上面上に、堆積される。
【０１６１】
セレクトトランジスタ及び周辺トランジスタの形成領域において、絶縁体２２Ｚ内に開口部を形成するためのエッチング工程（ＥＩ工程とよぶ）が実行される。これによって、セレクトトランジスタ及び周辺トランジスタの形成領域において、開口部ＯＰが絶縁体２２Ｚ内に形成される。形成された開口部ＯＰを介して、絶縁体２２Ｚの下方のポリシリコン層２１Ｚの上面が露出する。
【０１６２】
絶縁体２２Ｚ上に、導電層２３Ｚが、例えば、ＣＶＤ法によって、形成される。導電層２３Ｘは、メモリセルの制御ゲート電極及び各トランジスタのゲート電極の上部電極層として、用いられる。導電層２３Ｚは、絶縁体２２Ｚの開口部ＯＰを介して、下層のポリシリコン層２１Ｚに接触する。
【０１６３】
例えば、図１３の（ｂ）に示されるように、低耐圧トランジスタ形成領域ＬＡ内において、素子分離絶縁膜１９Ｘの溝ＲＣ１内に、導電層２３Ｚが満たされる。
【０１６４】
この後、導電層２３Ｚ上にマスク層（図示せず）が堆積される。フォトリソグラフィ技術及びＲＩＥ法によって、所定のゲートパターンに対応するように、マスク層が、パターニングされる。パターニングされたマスク層に基づいて、各トランジスタのゲート電極を形成するための各層２１Ｚ，２２Ｚ，２３Ｚが、ＲＩＥ法を用いて、ゲート加工される。導電層２３Ｚ、絶縁体（ゲート間絶縁膜）２２Ｚ及びポリシリコン層２１Ｚが、順次、エッチングされる。尚、メモリセルアレイ２内の積層体は、側壁転写プロセスによって、加工されてもよい。
【０１６５】
これによって、図３乃至図５に示されるように、メモリセルアレイ、低耐圧トランジスタ領域及び高耐圧トランジスタ領域内のそれぞれにおいて、所定のゲートパターンを有するゲート電極２１，２３，２１Ａ，２３Ａ，ＬＧ，ＨＧが、形成される。
【０１６６】
メモリセルアレイ２内において、メモリセルＭＣ及びセレクトトランジスタＳＴのゲート電極２１，２３，２１Ａ，２３Ａ，は、ラインアンドスペースのレイアウトを有するように、形成されている。
【０１６７】
周辺トランジスタ形成領域ＨＡ，ＬＡ内において、トランジスタＨＴ，ＬＴのゲート電極ＨＧ，ＬＧは、トランジスタのチャネル幅方向において互い対向する素子分離絶縁膜１９Ｘ，１９Ｚにまたがるように、形成されている。それゆえ、高耐圧及び低耐圧トランジスタＨＴ，ＬＴのゲート電極ＨＧ，ＬＧの一端及び他端としてのゲートフリンジ部が、素子分離絶縁膜１５Ｈ，１５Ｌ上に設けられている。
【０１６８】
形成されたゲート電極２１，２３，２１Ａ，２３Ａ，ＬＧ，ＨＧをマスクに用いて、半導体基板１０内に、ソース／ドレインとしての拡散層２６，２６Ａ，２６Ｌ，２６Ｈが、それぞれ形成される。
【０１６９】
例えば、各トランジスタＭＣ，ＳＴ，ＨＴ，ＬＴのゲート電極ＨＧ，ＬＧの側面上に、側壁絶縁膜（図示せず）が形成される。
【０１７０】
ゲート電極２１，２３，２１Ａ，２３Ａ，ＬＧ，ＨＧ上のマスク層が除去された後、ゲート電極２１，２３，ＨＧ，ＬＧ上を覆うように、層間絶縁膜８０が、半導体基板１０上に堆積される。
【０１７１】
例えば、上部電極層２３，２３Ａ，２３Ｌ，２３Ｈの上面が露出するように、層間絶縁膜８０の上部が、除去される。露出したゲート電極の上面に、金属膜が堆積され、ゲート電極の上面と金属膜とに対するシリサイド処理が施される。これによって、金属膜とゲート電極の上面のポリシリコン層とが化学反応（シリサイド反応）し、シリサイド層が形成される。
【０１７２】
そして、コンタクトプラグＣＰ１，ＣＰＰ１Ｌ，ＣＰＰ２Ｌ，ＣＰＰ１Ｈ，ＣＰＰ２Ｈが、拡散層２６，２６Ａ，２６Ｌ，２６Ｈ及びゲート電極２３，２３Ａ，ＬＧ，ＨＧに接続されるように、層間絶縁膜８０内に形成されたコンタクトホール内に埋め込まれる。さらに、多層配線技術によって、層間絶縁膜８０，８１、配線Ｍ０，ＭＰ１Ｌ，ＭＰ２Ｌ，ＭＰ１Ｈ，ＭＰ２Ｈ、ビアプラグＶＰ及びビット線ＢＬが順次形成される。
【０１７３】
以上の製造工程によって、本実施形態のフラッシュメモリが形成される。尚、図３乃至図１３においては、低耐圧トランジスタ形成領域ＬＡを例示して、周辺トランジスタのアクティブ領域を取り囲む素子分離絶縁膜の形成工程について述べた。但し、図３乃至図１３に示される形成工程は、高耐圧トランジスタ形成領域のアクティブ領域を取り囲む素子分離絶縁膜の形成工程にも、適用できる。
【０１７４】
周辺トランジスタが、ｐチャネル型であっても、ｎチャネル型であっても、上述の製造工程と実質的に同じ工程で、形成できる。また、周辺トランジスタが、エンハンスメント型であっても、デプレッション型であっても、上述の製造工程と実質的に同じ工程で、形成できる。
【０１７５】
本実施形態の半導体メモリ（例えば、フラッシュメモリ）の製造方法において、メモリセルアレイと同じ半導体基板１０内に、周辺トランジスタ形成領域が形成される。本実施形態において、周辺トランジスタ形成領域のアクティブ領域ＡＡＬを定義する素子分離領域ＳＴＩＬ内に、上面の位置（高さ）が互いに異なる複数の絶縁膜（アイソレーション膜）１９０，１９５を含む素子分離絶縁膜１９Ｘが、形成される。
【０１７６】
半導体基板１０の表面を高さの基準として、素子分離領域ＳＴＩＬの中央部（第１の領域）ＳＳ１内のアイソレーション膜１９０の上面が、アクティブ領域ＡＡＬに隣接する領域ＳＳ２に設けられた第２のアイソレーション膜１９５の上面よりも低い位置になるように、素子分離絶縁膜１９Ｘが形成される。
【０１７７】
このように、本実施形態のフラッシュメモリの製造方法において、素子分離領域ＳＴＩ内の素子分離絶縁膜１９Ｘの上面の一部分が半導体基板１０の底部側へ後退するように、素子分離絶縁膜１９Ｘが含んでいるアイソレーション膜１９０が、素子分離絶縁溝内に形成される。これによって、素子分離領域ＳＴＩＬ内において素子分離絶縁膜の上面が平坦になるように絶縁体が素子分離溝内を満たす場合に比較して、素子分離領域ＳＴＩＬ内の素子分離絶縁膜１９Ｘの体積を減少できる。その結果として、周辺トランジスタ形成領域ＬＡにおいて、アクティブ領域ＡＡＬに印加される素子分離絶縁膜１９Ｘからの応力が小さくなる。それゆえ、アクティブ領域ＡＡＬにおける応力に起因する結晶欠陥の発生が、低減される。
【０１７８】
したがって、本実施形態のフラッシュメモリの製造方法によれば、例えば、電界効果トランジスタのジャンクションリークのような、結晶欠陥に起因した素子特性の劣化を低減できる半導体回路（例えば、メモリ）を、形成できる。
【０１７９】
また、アクティブ領域ＡＡＬに隣接した第２のアイソレーション膜１９５の上面は、素子分離領域の中央部の第１のアイソレーション膜１９０とは異なって、半導体基板１０の底部側へ後退されない。例えば、半導体基板１０表面に対して垂直方向において、第２のアイソレーション膜１９５の上面の位置は、下部電極層２１Ｌの上面の位置とほぼ一致している。
【０１８０】
このように、本実施形態のフラッシュメモリの製造方法において、素子分離絶縁膜１９Ｘが含んでいるアクティブ領域ＡＡＬに隣接したアイソレーション膜（絶縁体）１９５が、アクティブ領域ＡＡＬの側面を覆っていることによって、チャネル領域及びソース／ドレイン領域に対して製造工程（例えば、後工程）中に生じる不純物イオンの吸出しや付き抜けを防止できる。その結果として、本実施形態のフラッシュメモリの製造方法によれば、トランジスタの特性劣化を抑制したメモリを形成できる。
【０１８１】
周辺トランジスタ形成領域（ここでは、低耐圧トランジスタ形成領域ＬＡ）内において、素子分離絶縁膜１９Ｘの中央部（アイソレーション膜１９０）の上面を半導体基板側へ後退させる工程（素子分離絶縁膜１９Ｘ内に溝ＲＣ１を形成する工程）は、フラッシュメモリの構成部材を加工するための工程と共通化される。本例では、アイソレーション膜１９０の上面をアクティブ領域ＡＡＬに接するアイソレーション膜１９５の上面よりも半導体基板の底部側へ後退させる工程は、メモリセルアレイ２内の素子分離絶縁膜１９の上面を電荷蓄積層の上面よりも半導体基板１０の底部側へ後退させる工程と共通化されている。
【０１８２】
それゆえ、本実施形態のフラッシュメモリの製造方法によれば、素子分離絶縁膜１９Ｘ内の第１のアイソレーション膜１９０の上面の位置を第２のアイソレーション膜１９５の上面の位置より低くするための工程を、別途に追加する必要はない。
【０１８３】
したがって、本実施形態のフラッシュメモリの製造方法は、フラッシュメモリの製造工程が増加することはない。
【０１８４】
本実施形態のフラッシュメモリの製造方法において、第１の領域ＳＳ１内の素子分離絶縁膜１９Ｘに対するエッチングによって、素子分離絶縁膜１９Ｘの体積が小さくされる。この場合、素子分離領域ＳＴＩＬのレイアウトに沿って、素子分離絶縁膜１９Ｘの上面をエッチングすればよい。それゆえ、本実施形態のフラッシュメモリの製造方法は、比較的容易なレイアウトに基づいて、素子分離絶縁膜１９Ｘの体積を小さくできる。
【０１８５】
さらに、本実施形態のフラッシュメモリの製造方法は、素子分離絶縁膜に対するエッチングによって、素子分離絶縁膜の体積を削減する。それゆえ、素子分離絶縁膜の体積の減少量を、エッチングによって調整できる。したがって、本実施形態のフラッシュメモリは、素子分離絶縁膜の体積の減少量の増大、素子分離絶縁膜による絶縁耐圧の確保、及び、素子間の電気的な分離を、両立できる。
【０１８６】
以上のように、第１の実施形態の半導体メモリの製造方法１によれば、素子分離絶縁膜の応力に起因する素子特性の劣化を低減できる半導体メモリを形成できる。また、第１の実施形態の半導体メモリの製造方法によれば、製造工程の増加無しに、動作特性の劣化を抑制した半導体メモリを提供できる。
【０１８７】
＜製造方法２＞
図１４及び図１５を用いて、第１の実施形態の半導体メモリの製造方法２について、説明する。尚、ここで述べる製造方法２において、上述の製造方法１と同じ工程に関しては、詳細な説明及び図示を省略する。
【０１８８】
上述の製造方法１において、周辺トランジスタ形成領域（例えば、低耐圧トランジスタ形成領域）ＬＡの素子分離絶縁膜１９Ｘが含む第１のアイソレーション膜１９０の上面は、メモリセルアレイ２内の素子分離絶縁膜１９の上面に対するエッチバック工程（ＥＢ工程）と共通の工程で、半導体基板１０の底部側へ後退された。
【０１８９】
しかし、以下のように、低耐圧トランジスタ形成領域ＬＡにおける下部電極層２１Ｚと上部電極層２３Ｚとの間の絶縁体２２Ｚに開口部ＯＰを形成するエッチング工程（ＥＩ工程）と共通の工程によって、素子分離絶縁膜１９Ｘが含む第１のアイソレーション膜１９０の上面は、半導体基板１０の底部側へ後退されてもよい。
【０１９０】
図１４を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図１４は、メモリセル及び周辺トランジスタのチャネル幅方向に沿う断面工程を示す図である。図１４の（ａ）は、メモリセルアレイの断面工程図を示している。図１４の（ｂ）は、周辺トランジスタ（ここでは、低耐圧トランジスタ）の断面工程図を示している。
【０１９１】
図１４に示されるように、図６乃至図９に示される工程と実質的に同じ工程によって、ゲート絶縁膜２０，２０Ｌ、ポリシリコン層（電荷蓄積層）２１Ｚが、半導体基板１０上に形成される。素子分離溝が、フォトリソグラフィ技術及びＲＩＥ法を用いて、半導体基板１０内に形成される。その素子分離溝内に、絶縁体１９，１９Ｚが充填される。
【０１９２】
ポリシリコン層の上面を覆う絶縁体が除去された後、低耐圧トランジスタ形成領域ＬＡ内のポリシリコン層２１Ｚの上面上及び素子分離絶縁膜１９Ｚの上面上に、マスク層（例えば、レジストマスク）が、形成される。メモリセルアレイ２の上面は、レジストマスクに覆われずに、素子分離絶縁膜１９の上面が露出される。
【０１９３】
低耐圧トランジスタ形成領域ＬＡを覆うマスク層が形成された後、ＥＢ工程が実行される。ＥＢ工程によって、メモリセルアレイ２内の素子分離絶縁膜１９の上面が、選択的にエッチングされる。これによって、素子分離絶縁膜１９の上面は、ポリシリコン層２１Ｚの上面よりも半導体基板１０の底部側へ後退する。このとき、低耐圧トランジスタ形成領域ＬＡ内の素子分離絶縁膜１９Ｚの上面は、マスク層によって覆われているため、低耐圧トランジスタ形成領域ＬＡ内の素子分離絶縁膜１９Ｚの上面は、ＥＢ工程によって、半導体基板１０の底部側へ後退しない。
【０１９４】
マスク層が除去された後、ゲート間絶縁膜としての絶縁体２２Ｚが、ポリシリコン層２１Ｚ及び素子分離絶縁膜１９，１９Ｚ上に、堆積される。
【０１９５】
上記のように、低耐圧トランジスタ形成領域ＬＡ内の素子分離絶縁膜１９Ｚの上面は、ＥＢ工程によって、エッチングされない。それゆえ、図１４の（ｂ）に示されるように、低耐圧トランジスタ形成領域ＬＡ内において、ほぼ平坦な上面の素子分離絶縁膜１９Ｚ上に、絶縁体２２Ｚが、堆積される。
【０１９６】
制御ゲート電極及び上部電極層の構成部材の一部としての導電層２５Ｚが、例えば、ＣＶＤ法によって、絶縁体２２Ｚ上に、堆積される。導電層２５Ｚ上に、マスク層（例えば、シリコン窒化膜）９５が堆積される。
【０１９７】
図１５を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図１５は、メモリセル及び周辺トランジスタのチャネル幅方向に沿う断面工程を示す図である。図１５の（ａ）は、メモリセルアレイの断面工程図を示している。図１５の（ｂ）は、低耐圧トランジスタの断面工程図を示している。
【０１９８】
図１５に示されるように、セレクトトランジスタ及び周辺トランジスタの形成領域内において、絶縁体２２Ｚ内に開口部を形成するために、マスク層９５の所定の位置に、開口部が形成される。開口部を有するマスク層９５に基づいて、導電層２５Ｚ及び絶縁体２２Ｚが、ＥＩ工程によって、エッチングされる。
【０１９９】
この際、図１５の（ｂ）に示されるように、低耐圧トランジスタ形成領域ＬＡ内の素子分離絶縁膜１９Ｘ上方において、開口部が、マスク層９５内に形成される。開口部の幅は、素子分離絶縁膜の幅より小さく設定されている。マスク層９５の開口部が素子分離絶縁膜１９Ｘの中央部１９０の上方に形成され、素子分離絶縁膜１９Ｘのアクティブ領域ＡＡＬに隣接する部分１９５の上方は、マスク層９５によって覆われている。
【０２００】
それゆえ、ＥＩ工程によって、素子分離絶縁膜１９Ｘ上の導電層及び絶縁体が除去され、素子分離絶縁膜１９Ｘの露出部分は、エッチングされる。これによって、マスク層９５の開口部の位置に対応する素子分離絶縁膜１９Ｘの部分１９０は、マスク層９５に覆われている素子分離絶縁膜１９Ｘの部分１９５よりも、半導体基板１０の底部側へ後退する。これによって、素子分離領域の中央部１９０の上面の高さがアクティブ領域に隣接する部分１９５の上面の高さより低くなっている素子分離絶縁膜１９Ｘを、低耐圧トランジスタ形成領域ＬＡ内の素子分離領域ＳＴＩＬ内に、形成できる。素子分離絶縁膜１９Ｘの中央部１９０の上面がエッチングされることによって、素子分離絶縁膜１９Ｘの体積は、減少する。
【０２０１】
マスク層９５が除去された後、制御ゲート電極及び上部電極層の構成部材の一部としての導電層が、導電層２５Ｚ上、ポリシリコン層２１Ｚ上、素子分離絶縁膜１９Ｘ上に堆積される。
【０２０２】
そして、製造方法１で述べた工程と実質的に同様の工程によって、ゲート加工が実行され、メモリセル及びトランジスタのゲート電極が形成される。形成されたゲート電極に対して自己整合的に、ソース／ドレイン拡散層が、半導体基板１０内に形成される。そして、層間絶縁膜、プラグ及び配線が、多層配線技術によって形成される。
【０２０３】
以上の工程によって、本実施形態のフラッシュメモリが形成される。
【０２０４】
このように、図１４及び図１５に示されるフラッシュメモリの製造方法２においても、メモリセル及び周辺トランジスタの形成工程と共通の工程によって、素子分離絶縁膜１９Ｘの体積を減少でき、アクティブ領域ＡＡＬに印加される素子分離絶縁膜１９Ｘに起因する応力を、低減できる。それゆえ、その応力に起因して、アクティブ領域ＡＡＬ内に結晶欠陥が発生するのを、抑制できる。
【０２０５】
また、上述のように、アクティブ領域ＡＡＬに隣接する素子分離絶縁膜の部分１９５は、エッチングされずに、その部分１９５の上面はポリシリコン層（浮遊ゲート電極及び下部電極層）の上面と実質的に同じ高さに、維持される。それゆえ、アクティブ領域ＡＡＬにおける不純物イオンの吸出しや付きぬけを防止できる。
【０２０６】
以上のように、本実施形態のフラッシュメモリの製造方法２によれば、上述の製造方法１と同様の効果が得られる。
【０２０７】
以上のように、本実施形態のフラッシュメモリの製造方法２によれば、上述の製造方法１と同様の効果が得られる。
【０２０８】
したがって、第１の実施形態の半導体メモリの製造方法によれば、製造工程の増加無しに、動作特性の劣化を抑制した半導体メモリを提供できる。
【０２０９】
（２）  第２の実施形態  
図１６を参照して、第２の実施形態の半導体メモリについて、説明する。  
ここでは、第１の実施形態と共通の部材、機能及び製造工程の説明は、必要に応じて行う。メモリセル及びセレクトトランジスタの構造は、図２乃至図４に示される構造とそれぞれ同じなので、それらの構造の説明及び図示は、省略する。
【０２１０】
図１６は、第２の実施形態のフラッシュメモリの構造を説明するための図である。
【０２１１】
図１６の（ａ）は、本実施形態のフラッシュメモリが含んでいる周辺トランジスタ（例えば、低耐圧トランジスタ）のチャネル長方向に沿う断面を示す図である。図１６の（ｂ）は、本実施形態のフラッシュメモリが含んでいる周辺トランジスタのチャネル幅方向に沿う断面を示す図である。
【０２１２】
図１６に示されるように、素子分離絶縁膜１９Ｘの第１のアイソレーション膜１９０と第２のアイソレーション１９５との境界において、第１のアイソレーション膜１９０の上面の高さが、急峻に（鋭角的に、又は、ほぼ垂直に）変化してもよい。この場合、素子分離絶縁膜１９Ｘの溝ＲＣ２の断面形状は、矩形状になっている。
【０２１３】
例えば、矩形状の溝ＲＣ２内に、ダミー層２２Ｄ，２３Ｄが、設けられている。溝ＲＣ２内において、ダミー層の絶縁体２２Ｄは、凹型の断面形状を有し、ダミー層の導電体２３Ｄは、矩形状の断面形状又は下向きに凸型の断面形状を有している。
【０２１４】
この場合のように、素子分離領域の中央部のアイソレーション膜１９０の上面の高さとアクティブ領域ＳＳＬに隣接するアイソレーション膜１９５の上面の高さとが急峻に変化する場合おいても、第１の実施形態と同様に、素子分離絶縁膜１９の体積を小さくできる。それゆえ、素子分離絶縁膜１９Ｘの応力に起因してアクティブ領域ＡＡＬ内に結晶欠陥が生じるのを低減できる。
【０２１５】
また、アイソレーション膜１９５が、下部電極層２１Ｌ及びアクティブ領域ＡＡＬの側面を覆っていることにより、アクティブ領域ＡＡＬに対する不純物イオンの吸出しや付き抜けを防止できる。
【０２１６】
例えば、本実施形態のフラッシュメモリにおいて、互いに隣接するアイソレーション膜１９０，１９５の上面の高さを急峻に変化させるために、製造工程を変更する必要はない。例えば、素子分離領域ＳＩＴＬを挟んで隣接するアクティブ領域ＡＡＬ間の間隔、つまり、素子分離絶縁膜１９Ｘの幅を縮小することで、深さが急峻に変化する溝ＲＣ２を、素子分離絶縁膜１９Ｘの上面に形成できる。  
このように、第２の実施形態のフラッシュメモリは、第１の実施形態と同様に、メモリの製造工程が、増加されることもない。
【０２１７】
尚、ゲート加工後に、周辺トランジスタ形成領域に選択的にエッチングを施して、素子分離絶縁膜１９Ｘの中央部の上面を、半導体基板１０の底部側へ後退させてもよい。
【０２１８】
以上のように、第２の実施形態のフラッシュメモリによれば、第１の実施形態と同様に、素子分離絶縁膜の応力に起因する素子特性の劣化を低減できる。また、第２の実施形態の半導体メモリの製造方法によれば、製造工程の増加無しに、動作特性の劣化を抑制できる半導体メモリを、提供できる。
【０２１９】
（３）  第３の実施形態  
図１７を参照して、第３の実施形態の半導体メモリについて、説明する。  
ここでは、第１及び第２の実施形態と共通の部材、機能及び製造工程の説明は、必要に応じて行う。メモリセル及びセレクトトランジスタの構造は、図２乃至図４に示される構造とそれぞれ同じなので、それらの構造の説明及び図示は、省略する。
【０２２０】
図１７は、第３の実施形態のフラッシュメモリの構造を説明するための図である。
【０２２１】
図１７の（ａ）は、本実施形態のフラッシュメモリが含んでいる周辺トランジスタ（例えば、低耐圧トランジスタ）のチャネル長方向に沿う断面を示す図である。図１７の（ｂ）は、本実施形態のフラッシュメモリが含んでいる周辺トランジスタのチャネル幅方向に沿う断面を示す図である。
【０２２２】
図１７に示されるように、第１のアイソレーション膜１９０の上面が後退することによって形成される素子分離絶縁膜１９内の溝ＲＣ１の内部は、導電体又は絶縁体によって満たされなくともよい。
【０２２３】
この場合、溝ＲＣ１の内部は、空気が満たされた状態又は真空状態となる。すなわち、溝ＲＣ１内部は、エアギャップＡＧとなる。例えば、エアギャップ（空隙、キャビティともよばれる）ＡＧ上を覆うように、ダミー層２２Ｄ，２３Ｄが設けられている。但し、ダミー層２２Ｄ，２３Ｄは、素子分離絶縁膜１９上から除去されてもよい。この場合、層間絶縁膜８０が、エアギャップＡＧ上及びアイソレーション膜１９５上に設けられる。
【０２２４】
例えば、素子分離絶縁膜１９Ｘの溝ＲＣ１内のエアギャップＡＧは、粘性の高い材料が素子分離絶縁膜１９Ｘ上に形成される場合や、素子分離絶縁膜１９Ｘの溝ＲＣ１のアスペクト比が大きい場合に、形成される。
【０２２５】
エアギャップＡＧが、素子分離絶縁膜１９内の溝ＲＣ１内に、設けられる場合、溝ＲＣ１内部が絶縁体や導電体で満たされる場合に比較して、アクティブ領域ＡＡＬに印加される応力をさらに低減できる。
【０２２６】
したがって、素子分離絶縁膜１９Ｘの応力に起因してアクティブ領域ＡＡＬ内に結晶欠陥が生じるのを抑制できる。
【０２２７】
尚、図１７において、半楕円形の断面形状の溝ＲＣ１が素子分離絶縁膜１９に設けられた例が示されているが、第２の実施形態のような矩形状の溝ＲＣ２が素子分離絶縁膜１９内に設けられた場合においても、その溝ＲＣ２内にエアギャップＡＧを設けることができる。
【０２２８】
以上のように、第３の実施形態の半導体メモリによれば、第１及び第２の実施形態と同様に、素子分離絶縁膜の応力に起因する素子特性の劣化を低減できる。また、第３の実施形態の半導体メモリの製造方法によれば、製造工程の増加無しに、動作特性の劣化を抑制できる半導体メモリを提供できる。
【０２２９】
（４）  第４の実施形態  
図１８及び図１９を参照して、第４の実施形態の半導体メモリについて、説明する。
【０２３０】
ここでは、第１乃至第３の実施形態と共通の部材、機能及び製造工程の説明は、必要に応じて行う。メモリセル及びセレクトトランジスタの構造は、図２乃至図４に示される構造とそれぞれ同じなので、それらの構造の説明及び図示は、省略する。
【０２３１】
図１８は、第４の実施形態のフラッシュメモリの構造を説明するための図である。
【０２３２】
図１８の（ａ）は、本実施形態のフラッシュメモリが含んでいる周辺トランジスタ（例えば、低耐圧トランジスタ）の平面レイアウトを示す図である。図１８の（ｂ）は、本実施形態のフラッシュメモリが含んでいる周辺トランジスタのチャネル幅方向に沿う断面を示す図である。
【０２３３】
周辺トランジスタを用いて回路（例えば、ＣＭＯＳインバータ）が形成される場合、図１８及び図１９に示されるように、チャネル幅方向に隣接する２つの周辺トランジスタ（例えば、低耐圧トランジスタ）ＬＴ１，ＬＴ２のゲート電極ＬＧが、互いに接続される場合がある。
【０２３４】
この場合、ゲート電極ＬＧが含む上部電極層２３Ｌが、素子分離領域ＳＴＩＬを挟んでチャネル幅方向に対向する２つのアクティブ領域ＡＡＬ１，ＡＡＬ２をまたがるように、形成される。上電電極層２３Ｌは、互いに異なるアクティブ領域ＡＡＬ内の２つの下部電極層２１Ｌに接続されている。
【０２３５】
上部電極層２３ＬＬは、素子分離領域ＳＴＩＬ及び２つのアクティブ領域ＡＡＬ１，ＡＡＬ２を、チャネル幅方向に延在する。上部電極層２３ＬＬは、素子分離絶縁膜１９Ｘのアイソレーション膜１９０，１９５上に設けられる。
【０２３６】
例えば、上部電極層２３ＬＬの底部と素子分離領域ＳＴＩＬ１中央部のアイソレーション膜１９０の上面との間に、エアギャップＡＧが設けられる。上部電極層２３ＬＬとアイソレーション膜１９０の上面との間に、ゲート間絶縁膜２２Ｚと同じ構成の絶縁体２２Ｚが設けられている。ただし、上部電極層２３ＬＬ及び絶縁体２２Ｌが、アイソレーション膜１９０，１９５の上面の違い（段差）に起因した溝ＲＣ１内に、設けられてもよい。
【０２３７】
図１８に示される構造の場合、アイソレーション膜１９０の上面は、ＥＢ工程によって半導体基板１０の底部側へ後退される。
【０２３８】
図１８に示される構造のように、上部電極層２３ＬＬが、隣接するアイソレーション膜１９５よりも半導体基板１０の底部側に後退した上面を有するアイソレーション膜１９０上に設けられた場合においても、素子分離絶縁膜１９Ｘの応力に起因してアクティブ領域ＡＡＬ内に結晶欠陥が生じるのを抑制できる。
【０２３９】
例えば、アイソレーション膜１９０，１９５の上面の違いに起因して、上部電極層２３ＬＬが、アイソレーション膜１９０上方（溝ＲＣ１上方）で、半導体基板１０の底部側へたわむ場合がある。
【０２４０】
図１９は、第４の実施形態の半導体メモリが含んでいる周辺トランジスタ（例えば、低耐圧トランジスタ）の平面レイアウトの変形例を示す図である。
【０２４１】
上記のように、素子分離絶縁膜１９Ｘの溝ＲＣ１上方における上部電極層２３ＬＬのたわみ、及び、このたわみに起因した上部電極層２３ＬＬの断線を抑制するために、素子分離領域ＳＴＩＬと上部電極層２３ＬＬとの交差位置において、上面が低い第１のアイソレーション膜１９０が、設けられなくともよい。
【０２４２】
この場合、素子分離領域ＳＴＩＬと上部電極層２３ＬＬとの交差位置以外において、アクティブ領域に隣接するアイソレーション膜１９５の上面によりも上面が低いアイソレーション膜１９０が、素子分離領域ＳＴＩＬ内に設けられている。
【０２４３】
それゆえ、本実施形態のフラッシュメモリは、素子分離絶縁膜の全体において上面が平坦になっている構造に比較して、素子分離領域ＳＴＩＬと上部電極層２３ＬＬとの交差位置において第３のアイソレーション膜ＲＣ１の上面が平坦であっても、素子分離絶縁膜１９Ｘの体積は、減少する。それゆえ、素子分離絶縁膜１９Ｘの圧力に起因してアクティブ領域ＡＡＬ内に結晶欠陥が発生するのを、抑制できる。
【０２４４】
さらに、上部電極層２３ＬＬの下方に上面が平坦な領域（素子分離絶縁膜）が、形成されるため、素子分離絶縁膜１９Ｘの上面の段差に起因した上部電極層２３ＬＬの断線を、抑制できる。
【０２４５】
以上のように、第４の実施形態の半導体メモリによれば、第１乃至第３の実施形態と同様に、素子分離絶縁膜の応力に起因する素子特性の劣化を低減できる。また、第４の実施形態の半導体メモリの製造方法によれば、製造工程の増加無しに、動作特性の劣化を抑制した半導体メモリを提供できる。
【０２４６】
（５）  変形例  
図２０及び図２１を参照して、実施形態の半導体メモリ（例えば、フラッシュメモリ）の変形例について、説明する。
【０２４７】
図２０の（ａ）、（ｂ）及び図２１は、周辺トランジスタ形成領域（例えば、低耐圧トランジスタ形成領域）の平面レイアウトを示す図である。
【０２４８】
例えば、第１及び第２のアイソレーション膜を有する素子分離絶縁膜１９Ｘにおいて、上面が半導体基板側に後退した第１のアイソレーション膜１９０は、アクティブ領域ＡＡＨの四方全体を取り囲むように設けられずともよい。
【０２４９】
図２０の（ａ）に示される例において、トランジスタのチャネル長方向において、第２のアイソレーション膜（隣接部）１９５の上面より半導体基板１０の底部側に位置する上面を有する第１のアイソレーション膜１９０（中央部）は、素子分離絶縁膜１９Ｘ内に、設けられていない。トランジスタのチャネル幅方向において隣接するアクティブ領域ＡＡＬ間の素子分離領域内に、第１のアイソレーション膜１９０が素子分離絶縁膜１９Ｘ内に、設けられている。トランジスタのチャネル長方向において隣接するアクティブ領域ＡＡＬ間の素子分離領域内に、第１のアイソレーション膜１９０は、設けられていない。
【０２５０】
トランジスタのチャネル長方向においてアクティブ領域ＡＡＬ及びソース／ドレイン領域Ｓ／Ｄに隣接する素子分離絶縁膜１９Ｚの上面は、例えば、図５に示される素子分離絶縁膜１９Ｚと同様に、平坦である。
【０２５１】
図２０の（ａ）に示される構造において、第１のアイソレーション膜１９０及び素子分離絶縁膜１９内の溝ＲＣ１は、チャネル長方向に直線状に延在する平面形状を有する。
【０２５２】
例えば、ソース／ドレイン領域内の結晶欠陥に比較して、チャネル領域内の結晶欠陥が、トランジスタの特性劣化に大きな影響を及ぼす場合がある。  
それゆえ、図２０の（ｂ）に示されるように、素子分離領域ＳＴＩＬ内において、第２のアイソレーション膜１９５を挟んでチャネル領域（ゲート電極）に隣り合う部分にのみ、第１のアイソレーション膜１９０を選択的に形成してもよい。
【０２５３】
この場合、素子分離領域ＳＴＩＬ内において、第１のアイソレーション膜１９０及び素子分離絶縁膜１９Ｘの溝ＲＣ１の平面形状は、矩形状になる。例えば、複数の矩形状の第１のアイソレーション膜１９０が、チャネル幅方向に配列される。この場合、矩形状の第１のアイソレーション膜１９０とアクティブ領域ＡＡＬとが、チャネル幅方向に交互に配列されたレイアウトを有する。
【０２５４】
図２１に示されるように、図２０の（ａ）に示される例とは反対に、トランジスタのチャネル長方向において隣接するアクティブ領域ＡＡＬ間の素子分離領域内にのみ、第１のアイソレーション膜１９０が設けられてもよい。
【０２５５】
図２１に示される構造において、第１のアイソレーション膜１９０及び素子分離絶縁膜１９Ｘ内の溝ＲＣ１は、トランジスタのチャネル幅方向に直線状に延在する平面形状を有する。この場合、トランジスタのチャネル幅方向においてアクティブ領域及びチャネル領域に隣接する素子分離領域内において、素子分離絶縁膜１９Ｚの上面は、例えば、図５に示される素子分離絶縁膜１９Ｚと同様に、平坦である。また、第２のアイソレーション膜１９５を挟んでソース／ドレイン領域Ｓ／Ｄに隣り合う領域にのみ、矩形状の第１のアイソレーション膜１９０が設けられてもよい。
【０２５６】
アクティブ領域（チャネル領域）に圧縮応力又は引っ張り応力が印加されることによって、トランジスタの特性が改善される場合がある。
【０２５７】
それを考慮して、図２０及び図２１に示されるように、第２のアイソレーション膜１９５の上面より半導体基板１０の底部側に位置する上面を有する第１のアイソレーション膜１９０を、素子分離領域ＳＴＩＬ内の所定の位置に選択的に設けてもよい。
【０２５８】
尚、図２０及び図２１に示される各構造は、周辺トランジスタの素子分離絶縁膜を覆うマスクの開口部の形成位置を、適宜設定することによって、ＥＢ工程又はＥＩ工程において、それぞれ形成できる。
【０２５９】
図２０及び図２１に示される変形例の各構造においても、第１乃至第４の実施形態の半導体メモリと同様に、素子分離絶縁膜の応力に起因する素子特性の劣化を低減できる。また、実施形態の変形例の半導体メモリの製造方法によれば、製造工程の増加無しに、動作特性の劣化を抑制する半導体メモリを提供できる。
【０２６０】
［その他］  
上述の実施形態及において、ＮＡＮＤ型フラッシュメモリを例示して、実施形態に係る半導体メモリについて説明した。但し、実施形態に係る半導体メモリは、ＮＡＮＤ型フラッシュメモリに限定されず、電荷蓄積層を含む積層ゲート構造のメモリセル及び周辺トランジスタを含んでいる半導体メモリであれば、他の半導体メモリでもよい。
【０２６１】
上述の実施形態において、メモリモリセルと周辺トランジスタとが共通の工程で形成される製造方法について述べたが、第１のアイソレーション膜及びアクティブ領域と第１のアイソレーション膜との間の第２のアイソレーション膜を含む素子分離絶縁膜１９Ｘが、メモリセル及び周辺トランジスタの形成工程と共通の工程で形成されるのであれば、メモリセルと周辺トランジスタとが共通の工程で形成されなくともよい。
【０２６２】
また、本実施形態で述べた素子分離絶縁膜の構造は、半導体メモリに適用されることに限定されない。例えば、ロジック回路やアナログ回路において、アクティブ領域を囲む素子分離絶縁膜１９Ｘが、第１のアイソレーション膜及びアクティブ領域と第１のアイソレーション膜との間の第２のアイソレーション膜とを含み、第１のアイソレーション膜の上面が第２のアイソレーション膜の上面よりも半導体基板側に位置してもよい。
【０２６３】
これらのメモリ及び半導体集積回路においても、上述の実施形態と同様の効果が得られる。
【０２６４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２６５】
１０：半導体基板、２：メモリセルアレイ、ＬＡ，ＨＡ：周辺トランジスタ形成領域、ＡＡ，ＡＡＬ，ＡＡＨ：アクティブ領域、ＳＴＩ，ＳＴＩＬ，ＳＴＩＨ：素子分離領域、ＭＣ：メモリセル、ＳＴ：セレクトトランジスタ、ＬＴ，ＨＴ：周辺トランジスタ、２１：電荷蓄積層、２２：ゲート間絶縁膜、２３：制御ゲート電極、ＬＧ：ゲート電極、２１Ｌ，２１Ｈ：下部電極層、２２Ｌ，２２Ｈ：絶縁体、２３Ｌ，２３Ｈ：上部電極層、ＡＡ，ＡＡＬ：アクティブ領域、１９，１９Ｘ，１９Ｚ：素子分離絶縁膜、１９０：第１のアイソレーション膜、１９５：第２のアイソレーション膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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