(57)【要約】【課題】素子間リークを低減できる半導体メモリを提供する。【解決手段】本実施形態の半導体装置は、第１のゲート絶縁膜上の電荷蓄積層と、第１の絶縁体を介して電荷蓄積層上に設けられる制御ゲート電極とを含むメモリセルと、アクティブ領域ＡＡＨ上の第２のゲート絶縁膜２０Ｈと、第２のゲート絶縁膜上の第１の電極層２１Ｈと、を含むトランジスタＨＴと、素子分離絶縁膜１５Ｈ上に設けられるシールドゲート電極ＳＩＧと、を有する。シールドゲート電極ＳＩＧの底部は、素子分離絶縁膜１５Ｈの最も高い上面より半導体基板１０の底部側に位置している。【選択図】図６
2013062420.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板内に設けられ、第１の素子分離絶縁膜によって囲まれた第１のアクティブ領域を含むメモリセルアレイと、
前記半導体基板内に設けられ、第２の素子分離絶縁膜によって囲まれた第２のアクティブ領域を含むトランジスタ領域と、
前記第１のアクティブ領域上の第１のゲート絶縁膜と、前記第１のゲート絶縁膜上の電荷蓄積層と、前記電荷蓄積層上の第１の絶縁体と、前記第１の絶縁体を介して前記電荷蓄積層上に積層される制御ゲート電極と、を含む、前記メモリセルアレイ内のメモリセルと、
前記第１のゲート絶縁膜の第１の膜厚より厚い第２の膜厚を有し、前記第２のアクティブ領域上に設けられる第２のゲート絶縁膜と、前記第２のゲート絶縁膜上の第１の電極層と、を含む、前記トランジスタ領域内の第１のトランジスタと、
前記第２の素子分離絶縁膜上に設けられたシールドゲート電極と、
を具備し、
前記シールドゲート電極の底面は、前記第２の素子分離絶縁膜における最も高い上面に比べて前記半導体基板の底部側に位置している、
ことを特徴とする半導体メモリ。
【請求項２】
前記第２の素子分離絶縁膜の上部に、溝が設けられ、
前記シールドゲート電極の配線幅は、前記溝の幅より大きく、
前記シールドゲート電極の一部分が、前記溝内に埋め込まれている、
ことを特徴とする請求項１に記載の半導体メモリ。
【請求項３】
前記第２の素子分離絶縁膜の上部に、溝が設けられ、
前記シールドゲート電極の配線幅は、前記溝の幅以下であり、
前記シールドゲート電極は、前記溝内に設けられている、
ことを特徴とする請求項１に記載の半導体メモリ。
【請求項４】
前記第１のトランジスタは、前記第１の電極層上に設けられ、第１の開口部を有する第２の絶縁体と、前記第２の絶縁体を介して前記第１の電極層上に設けられ、トランジスタのチャネル幅方向において前記第２のアクティブ領域上方から前記第２の素子分離絶縁膜上に延在する第２の電極層と、を更に含み、
前記第２の電極層は、前記第２の絶縁体上の第１の導電層と、前記第１の導電層上の第２の導電層とを含み、
前記シールドゲート電極は、前記第２の導電層と同じ材料から形成された第１の層を含み、
前記第１の層は、前記第２の素子分離絶縁膜に接触する、
ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体メモリ。
【請求項５】
前記シールドゲート電極と前記素子分離絶縁膜との間に、前記第１の絶縁体と同じ材料で形成された第３の絶縁体が、設けられている、
ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体メモリに関する。
【背景技術】
【０００２】
半導体メモリ、例えば、フラッシュメモリは、様々な電子機器に搭載されている。
【０００３】
フラッシュメモリは、チップ内部の駆動電圧として高い電圧（例えば、１０Ｖ以上）を生成及び転送するために、しきい値電圧の高いトランジスタ（高耐圧トランジスタとよぶ）を、チップ内に含んでいる。
【０００４】
高耐圧トランジスタの駆動時に、高耐圧トランジスタの形成領域を囲う素子分離絶縁膜の下方に、反転層が形成され、その反転層を経由して、隣接する素子間にリークが生じる場合がある。
【０００５】
この素子分離絶縁膜下に反転層が形成されるのを防止するために、様々な技術が検討されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−５９９７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
素子間リークを低減できる半導体メモリを提供する。
【課題を解決するための手段】
【０００８】
本実施形態の半導体装置は、半導体基板内に設けられ、第１の素子分離絶縁膜によって囲まれた第１のアクティブ領域を含むメモリセルアレイと、前記半導体基板内に設けられ、第２の素子分離絶縁膜によって囲まれた第２のアクティブ領域を含むトランジスタ領域と、前記第１のアクティブ領域上の第１のゲート絶縁膜と、前記第１のゲート絶縁膜上の電荷蓄積層と、前記電荷蓄積層上の第１の絶縁体と、前記第１の絶縁体を介して前記電荷蓄積層上に積層される制御ゲート電極と、を含む、前記メモリセルアレイ内のメモリセルと、前記第１のゲート絶縁膜の第１の膜厚より厚い第２の膜厚を有し、前記第２のアクティブ領域上に設けられる第２のゲート絶縁膜と、前記第２のゲート絶縁膜上の第１の電極層と、を含む、前記トランジスタ領域内の第１のトランジスタと、前記第２の素子分離絶縁膜上に設けられたシールドゲート電極と、を具備し、前記シールドゲート電極の底面は、前記第２の素子分離絶縁膜における最も高い上面に比べて前記半導体基板の底部側に位置している。
【図面の簡単な説明】
【０００９】
【図１】実施形態の半導体メモリの基本例を説明するための模式図。
【図２】実施形態の半導体メモリの構成を説明するための模式図。
【図３】第１の実施形態の半導体メモリの構造を示す平面図。
【図４】第１の実施形態の半導体メモリの構造を示す断面図。
【図５】第１の実施形態の半導体メモリの構造を示す断面図。
【図６】第１の実施形態の半導体メモリの構造を示す断面図。
【図７】第１の実施形態の半導体メモリの製造方法の一工程を示す断面工程図。
【図８】第１の実施形態の半導体メモリの製造方法の一工程を示す断面工程図。
【図９】第１の実施形態の半導体メモリの製造方法の一工程を示す断面工程図。
【図１０】第１の実施形態の半導体メモリの製造方法の一工程を示す断面工程図。
【図１１】第１の実施形態の半導体メモリの製造方法の一工程を示す断面工程図。
【図１２】第１の実施形態の半導体メモリの製造方法の一工程を示す断面工程図。
【図１３】第１の実施形態の半導体メモリの製造方法の一工程を示す断面工程図。
【図１４】第１の実施形態の半導体メモリの製造方法の一工程を示す断面工程図。
【図１５】第１の実施形態の半導体メモリの製造方法の一工程を示す断面工程図。
【図１６】第１の実施形態の半導体メモリの製造方法の一工程を示す断面工程図。
【図１７】第１の実施形態の半導体メモリの製造方法の一工程を示す断面工程図。
【図１８】第１の実施形態の半導体メモリの製造方法の一工程を示す断面工程図。
【図１９】第１の実施形態の半導体メモリの製造方法の一工程を示す断面工程図。
【図２０】第２の実施形態の半導体メモリの構造を示す断面図。
【図２１】第２の実施形態の半導体メモリの製造方法の一工程を示す断面工程図。
【図２２】第２の実施形態の半導体メモリの製造方法の一工程を示す断面工程図。
【図２３】第２の実施形態の半導体メモリの製造方法の一工程を示す断面工程図。
【図２４】第３の実施形態の半導体メモリの構造を示す断面図。
【図２５】第３の実施形態の半導体メモリの製造方法の一工程を示す断面工程図。
【図２６】第４の実施形態の半導体メモリの構造を示す断面図。
【図２７】第４の実施形態の半導体メモリの製造方法の一工程を示す断面工程図。
【図２８】第４の実施形態の半導体メモリの製造方法の一工程を示す断面工程図。
【図２９】第４の実施形態の半導体メモリの製造方法の一工程を示す断面工程図。
【図３０】第５の実施形態の半導体メモリの構造を示す断面図。
【図３１】第５の実施形態の半導体メモリの製造方法の一工程を示す断面工程図。
【図３２】第６の実施形態の半導体メモリの構造を示す断面図。
【図３３】第６の実施形態の半導体メモリの製造方法の一工程を示す断面工程図。
【図３４】第７の実施形態の半導体メモリの構造を示す断面図。
【図３５】第７の実施形態の半導体メモリの製造方法の一工程を示す断面工程図。
【図３６】第７の実施形態の半導体メモリの製造方法の一工程を示す断面工程図。
【図３７】第８の実施形態の半導体メモリの構造を示す断面図。
【図３８】第９の実施形態の半導体メモリの構造を示す断面図。
【図３９】実施形態の半導体メモリの変形例を示す平面図。
【図４０】実施形態の半導体メモリの変形例を示す断面図。
【図４１】実施形態の半導体メモリの変形例を示す断面図。
【図４２】実施形態の半導体メモリの変形例を示す断面図。
【発明を実施するための形態】
【００１０】
以下、図面を参照しながら、実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
【００１１】
［実施の形態］
＜Ａ＞  基本形態  
図１を用いて、本実施形態の半導体メモリの基本例について、説明する。  
図１は、本実施形態の半導体メモリの基本例を説明するための断面図である。
【００１２】
図１は、本実施形態の半導体メモリ（例えば、フラッシュメモリ）が含むメモリセルのチャネル長方向の構造と周辺素子（制御素子）としての電界効果トランジスタのチャネル長及びチャネル幅方向の構造を、模式的に示している。
【００１３】
図１に示されるように、メモリセルＭＣは、電荷蓄積層（フローティングゲート電極又は電子のトラップ準位を含む絶縁膜）２７と制御ゲート電極２９とを含む積層ゲート構造の電界効果トランジスタである。電荷蓄積層２７と制御ゲート電極２９との間には、絶縁体（ゲート間絶縁膜、ブロック絶縁膜）２８が設けられている。
【００１４】
メモリセルＭＣと同一の半導体基板１０上に、例えば、１０Ｖ〜２５Ｖ程度のしきい値電圧を有する電界効果トランジスタ（以下、高耐圧トランジスタ）ＨＴが設けられている。高耐圧トランジスタＨＴは、メモリセルのゲート構造と類似したゲート構造を有している。高耐圧トランジスタＨＴのゲート電極ＨＧは、例えば、電荷蓄積層２１と同じ構成（膜厚又は材料）の第１の層２８Ｈと、制御ゲート電極２９と同じ構成（膜厚又は材料）の第２の層２９Ｈとを含んでいる。第２の層２９Ｈは、ゲート電極ＨＧ内の絶縁体２８Ｈの開口部を経由して、第１の層２８Ｈに接触し、第１の導電層２８Ｈに電気的に接続されている。
【００１５】
例えば、高耐圧トランジスタＨＴのゲート電極ＨＧの一部分（ここでは、第２の層２９）は、高耐圧トランジスタが配置される領域（高耐圧トランジスタ形成領域とよぶ）のアクティブ領域に隣接する素子分離絶縁膜１５Ｈ上に、引き出されている。高耐圧トランジスタのゲート電極ＨＧにおいて、素子分離絶縁膜１５Ｈ上に引き出された部分ＧＦのことを、ゲートフリンジＧＦとよぶ。
【００１６】
本実施形態において、シールドゲート電極ＳＩＧが、高耐圧トランジスタ形成領域を取り囲んでいる素子分離絶縁膜１５Ｈ上に、設けられている。シールドゲート電極ＳＩＧは、例えば、メモリセルの制御ゲート電極ＣＧの構成部材の少なくとも一部分を含む。
【００１７】
シールドゲート電極ＳＩＧは、高耐圧トランジスタの駆動時において、高い電圧が印加されたゲートフリンジ部ＧＦに起因して素子分離絶縁膜１５Ｈの底部に、反転層（チャネル）が生じるのを抑制するために、素子分離絶縁膜１５Ｈ上に設けられている。高耐圧トランジスタＨＴの駆動時、シールドゲート電極ＳＩＧは、０Ｖ又は負のバイアスが印加される。
【００１８】
素子分離絶縁膜１５Ｈ内には、溝ＲＣが設けられている。本実施形態の性半導体メモリにおいて、シールドゲート電極ＳＩＧの少なくとも一部分は、その溝ＲＣ内に埋め込まれている。
【００１９】
シールドゲート電極ＳＩＧの一部分が溝に埋め込まれることによって、半導体基板表面に対して垂直方向において、シールドゲート電極ＳＩＧの底部は、素子分離絶縁膜１５Ｈの上面の最も高い部分よりも半導体基板１０（又は、素子分離絶縁膜１５）の底部側に位置している。例えば、シールドゲート電極ＳＩＧの底部は、高耐圧トランジスタＨＴのゲートフリンジ部ＧＦの底部よりも、半導体基板１０の底部側に位置している。
【００２０】
この結果として、シールドゲート電極ＳＩＧの底部と素子分離絶縁膜１５Ｈの底部との間隔Ｄ１は、ゲートフリンジ部ＧＦの底部と素子分離絶縁膜１５Ｈの底部との間隔Ｄ２より小さくなる。
【００２１】
これによって、シールドゲート電極ＳＩＧによる素子分離絶縁膜１５Ｈ底部の反転層の形成を抑制する効果が、増強される。
【００２２】
シールドゲート電極が配置されている領域（シールドゲート形成領域とよぶ）において、素子分離絶縁膜１５Ｈの上面の少なくとも一部分は、ゲートフリンジ部ＧＦが設けられている素子分離絶縁膜１５Ｈの上面より、半導体基板１０の底部側に位置している。
【００２３】
シールドゲート形成領域における素子分離絶縁膜１５Ｈの上面を半導体基板１０の底部側に後退（エッチング）するための工程（例えば、溝ＲＣを形成する工程）は、例えば、絶縁体２８Ｈに開口部を形成する工程のように、メモリセルＭＣ及び高耐圧トランジスタＨＴの形成工程と共通化される。それゆえ、製造工程の増加無しに、上述の構造のシールドゲート電極ＳＩＧを形成できる。
【００２４】
したがって、本実施形態の半導体メモリは、例えば、素子間リークを低減でき、動作特性を向上できる。また、本実施形態の半導体メモリの製造方法は、製造工程の増加無しに、動作特性の向上したメモリを提供できる。
【００２５】
＜Ｂ＞  実施形態  
（Ｂ１）  第１の実施形態  
図２乃至図１９を参照して、第１の実施形態の半導体メモリについて説明する。
【００２６】
（ａ）  構成  
図２を用いて、第１の実施形態の半導体メモリの回路構成について、説明する。  
例えば、第１の実施形態の半導体メモリは、フラッシュメモリである。図２は、フラッシュメモリのメモリセルアレイ２近傍の構成を示す模式図である。
【００２７】
図２に示されるように、フラッシュメモリは、メモリセルアレイ２、ロウ制御回路３、カラム制御回路４、ソース線ドライバ４を含んでいる。
【００２８】
メモリセルアレイ２は、各々がデータ保持可能な複数のメモリセルＭＣを含んでいる。メモリセルＭＣは、電荷の保持が可能な電荷蓄積層と、制御ゲート電極と、を含む電界効果トランジスタである。
【００２９】
本実施形態のフラッシュメモリは、例えば、ＮＡＮＤ型フラッシュメモリである。図２に示されるメモリセルアレイ２は、アレイ状に配置された複数のメモリセルユニットＭＵを含んでいる。各メモリセルユニットＭＵは、複数のメモリセルＭＣと２つのセレクトトランジスタＳＴ１，ＳＴ２とから形成される。
【００３０】
１つのメモリセルユニットＭＵ内のメモリセルＭＣの個数は、２個以上であれば特に限定されず、８個、１６個、３２個、６４個、１２８個、２５６個等でもよい。
【００３１】
１つのメモリセルユニットＭＵ内において、複数のメモリセルＭＣの電流経路は、直列に接続されている。以下では、電流経路が直列接続された複数のメモリセルのことを、ＮＡＮＤストリングとよぶ。
【００３２】
ＮＡＮＤストリングは、セレクトトランジスタＳＴ１，ＳＴ２間に、配置されている。ＮＡＮＤストリングの一端は、セレクトトランジスタＳＴ１の電流経路の一端に接続され、ＮＡＮＤストリングの他端は、セレクトトランジスタＳＴ２の電流経路の一端に接続されている。
【００３３】
メモリセルＭＣの制御ゲート電極は、ワード線ＷＬに接続されている。同一のロウに配列されたメモリセルＭＣの制御ゲート電極は、共通のワード線ＷＬに接続される。  
同一のロウに配列されたセレクトトランジスタＳＴ１，ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤＬ，ＳＧＳＬに共通接続されている。
【００３４】
セレクトトランジスタＳＴ１の電流経路の他端（ドレイン）は、１本のビット線ＢＬに接続される。同一のカラムに配列されたメモリセルユニットＭＵは、共通のビット線ＢＬに接続される。
【００３５】
セレクトトランジスタＳＴ２の電流経路の他端（ソース）は、ソース線ＳＬに接続される。同一のロウに配列されたメモリセルユニットＭＵは、共通のソース線ＳＬに接続されている。
【００３６】
ロウ制御回路３は、外部から入力されたアドレスに応じて、メモリセルアレイ２のロウを選択する。ロウ制御回路３は、ロウデコーダ３１と、ワード線ドライバ３３とを含んでいる。  
ロウデコーダ３１は、外部からのロウアドレス信号をデコードし、そのデコード信号を、ワード線ドライバ３３に転送する。  
ワード線ドライバ３３は、共通の転送ゲート線ＴＧＬにゲートが接続されたトランスファゲートトランジスタＴＧＤ，ＴＧＳ及び複数の電界効果トランジスタＨＴを含んでいる。
【００３７】
共通の転送ゲート線ＴＧＬには、２つのトランスファゲートトランジスタＴＧＤ，ＴＧＳが接続されている。一方のトランスファゲートトランジスタＴＧＤの電流経路の一端は、メモリセルユニットＭＵのドレイン側のセレクトゲート線ＳＧＤＬに接続されている。他方のトランスファゲートトランジスタＴＧＳの電流経路の一端は、メモリセルユニットＭＵのソース側のセレクトゲート線ＳＧＳＬに接続されている。
【００３８】
共通の転送ゲート線ＴＧＬには、メモリセルユニットＭＵに接続されているワード線ＷＬと同数の複数の電界トランジスタＨＴが接続されている。電界効果トランジスタＨＴのゲートは、転送ゲート線ＴＧＬに接続されている。電界効果トランジスタＨＴの電流経路の一端は、ワード線ＷＬに接続されている。ワード線ドライバ３３内において、ワード線に接続された電界効果トランジスタＨＴは、１０Ｖから２５Ｖ程度の電圧をワード線ＷＬに印加するために、高耐圧トランジスタから構成されている。プログラム電圧のような所定の電圧は、高耐圧トランジスタのチャネルを経由して、各ワード線ＷＬに印加される。
【００３９】
例えば、ワード線の印加される電圧は、チャージポンプ回路によって、生成される。
【００４０】
本実施形態において、ロウ制御回路３は、シールドゲートドライバ３５を含んでいる。シールドゲートドライバ３５は、高耐圧トランジスタに隣接するように設けられたシールドゲート電極の電位を制御する。
【００４１】
カラム制御回路４は、カラムデコーダ４１及びセンスアンプ回路４３を含んでいる。
【００４２】
カラムデコーダ４１は、外部からのカラムアドレス信号をデコードし、そのデコード信号を、センスアンプ回路４３へ転送する。
【００４３】
センスアンプ回路４３は、データの読み出し時、読み出し対象のメモリセルが記憶するデータに応じたビット線ＢＬの電位変動を、検知及び増幅する。また、センスアンプ回路４３は、データの書き込み時、所定の電位をビット線に転送する。センスアンプ回路４３は、例えば、複数の電界効果トランジスタを含んでいる。センスアンプ回路４３が含む電界効果トランジスタは、主に、低耐圧トランジスタから構成される。低耐圧トランジスタＬＴのしきい値電圧は、高耐圧トランジスタＨＴのしきい値電圧より小さく、例えば、３Ｖ〜７Ｖ程度である。
【００４４】
ソース線ドライバ５は、メモリセルアレイ２の動作に応じて、ソース線ＳＬの電位レベルを制御する。
【００４５】
メモリセルアレイ２、ロウ／カラム制御回路３，４及びソース線ドライバ５の動作は、ステートマシン（図示せず）によって制御される。ステートマシンは、ホストやメモリコントローラなどの外部装置からの要求に基づいて、メモリセルアレイ２及び複数の回路３，４，５の動作を、管理及び制御する。
【００４６】
本実施形態において、ロウ制御回路３、カラム制御回路４及びソース線ドライバ５のように、フラッシュメモリに含まれるメモリセルアレイ２以外の回路のことを、周辺回路とよぶ。フラッシュメモリのチップ（半導体基板）内において、周辺回路が形成される領域のことを周辺回路領域とよぶ。また、周辺回路を構成する低耐圧トランジスタ及び高耐圧トランジスタを区別しない場合には、それらのトランジスタのことを、周辺トランジスタとよぶ。
【００４７】
ここで、本実施形態のフラッシュメモリの動作について、説明する。  
ＮＡＮＤ型フラッシュメモリにおいて、同一のワード線ＷＬに接続された書き込み対象のメモリセルＭＣに対して、一括してデータが書き込まれる。このデータの書き込み単位は、ページとよばれる。データの読み出しもページ単位で実行される。複数のメモリセルユニットは、一括してデータが消去される。データの消去単位は、ブロックとよばれる。
【００４８】
データの書き込み時、アドレスに対応するワード線ＷＬが、ロウ制御回路３内のロウデコーダ３１及びワード線ドライバ３３によって選択される。選択ワード線ＷＬに、例えば、２０Ｖ（絶対値）程度のプログラム電圧ＶＰＧＭが印加される。また、選択ワード線以外のワード線（非選択ワード線とよぶ）に、プログラム電圧ＶＰＧＭより小さい中間電圧ＶＰＡＳＳが印加される。中間電圧ＶＰＡＳＳは、メモリセルＭＣをオンさせる電圧であって、例えば、６Ｖ〜１５Ｖ（絶対値）程度の大きさを有する。
【００４９】
ワード線ドライバ３３内の高耐圧トランジスタＨＴが、プログラム電圧ＶＰＧＭ及び中間電圧ＶＰＡＳＳをワード線ＷＬに印加するために、駆動される。それゆえ、転送ゲート線ＴＧＬに２０Ｖ以上の電圧が印加され、その２０Ｖ以上の電圧が、トランスファゲートトランジスタＴＧＤ，ＴＧＳ及び高耐圧トランジスタＨＴのゲートにそれぞれ印加される。
【００５０】
高耐圧トランジスタＨＴの駆動時、シールドゲートドライバ３５は、例えば、シールドゲート電極に０Ｖの電圧を印加する。シールドゲート電極の機能については、後述する。
【００５１】
カラム制御回路４は、データの書き込み対象のメモリセルが接続されたビット線に対して、選択電圧（例えば、０Ｖ）を印加する。一方、データの書き込み対象ではないメモリセルが接続されたビット線に対して、非選択電圧（＞０Ｖ）を印加する。ビット線ＢＬからの非選択電位は、メモリセルのチャネルに転送される。
【００５２】
プログラム電圧ＶＰＧＭとメモリセルのチャネル電位との電位差に応じて、書き込み対象のメモリセルのしきい値電圧が、データに対応付けられたしきい値の範囲（しきい値分布）内にシフトする。これによって、メモリセルに所定のデータが書き込まれる。
【００５３】
データの読み出し時、アドレスに対応するワード線ＷＬが選択され、読み出し電圧ＶＣＧＲが、選択されたワード線に印加される。データの読み出し時、非選択のワード線に、非選択電圧ＶＲＥＡＤが印加される。非選択電圧ＶＲＥＡＤは、メモリセルＭＣをオン状態にする電圧である。また、カラム制御回路４は、ビット線ＢＬを充電状態にする。
【００５４】
メモリセルＭＣのしきい値電圧（オン電圧）が、読み出し電圧ＶＣＧＲ以下である場合、選択ワード線に接続されたメモリセルＭＣはオンする。メモリセルＭＣのしきい値電圧が、読み出し電圧ＶＣＧＲより大きい場合、選択ワード線に接続されたメモリセルは、オフしている。読み出し電圧ＶＣＧＲに対するメモリセルＭＣのオン又はオフに応じて、ビット線ＢＬの電位レベルが変動する。そのビット線ＢＬの電位変動を、センスアンプ回路４３が、検知／増幅することによって、データが判別される。
【００５５】
データの消去時には、全ワード線ＷＬに０Ｖが印加され、メモリセルアレイ２が形成されているウェル領域に消去電圧（例えば、２０Ｖ）が印加される。
【００５６】
メモリセルアレイ２及び周辺回路領域３，４，５は、共通の半導体基板（半導体チップ）内に設けられている。そして、メモリセルアレイ２内の構成素子及び周辺回路３，４，５内の構成素子は、共通の製造プロセスを用いて、実質的に同時に形成される。
【００５７】
図３乃至図５を用いて、本実施形態のフラッシュメモリの構造について、説明する。
【００５８】
図３は、本実施形態のフラッシュメモリが含む構成要素を説明するための平面図（上面図）である。図３の（ａ）は、メモリセルアレイ２の平面構造を示している。図３の（ｂ）は、周辺回路領域内の低耐圧トランジスタＬＴの平面構造を示している。図３の（ｃ）は、周辺回路領域内の高耐圧トランジスタＨＴ及びシールドゲート電極ＳＩＧの平面構造を示している。
【００５９】
図４は、メモリセルアレイ２及びメモリセルＭＣの断面図である。図４の（ａ）は、図３の（ａ）のＩＶＡ−ＩＶＡ線に沿う断面構造を示している。図４の（ｂ）は、図３の（ａ）のＩＶＢ−ＩＶＢ線に沿う断面構造を示している。
【００６０】
図５は、周辺回路領域内の低耐圧トランジスタＬＴの断面図である。図５の（ａ）は、図３の（ｂ）のＶＡ−ＶＡ線に沿う断面構造を示している。図５の（ｂ）は、図３の（ｂ）のＶＢ−ＶＢ線に沿う断面構造を示している。
【００６１】
図６は、周辺回路領域内の高耐圧トランジスタＨＴ及びシールドゲート電極ＳＩＧの断面図である。図６の（ａ）は、図３の（ｃ）のＶＩＡ−ＶＩＡ線に沿う断面構造を示している。図６の（ｂ）は、図３の（ｃ）のＶＩＢ−ＶＩＢ線に沿う断面構造を示している。
【００６２】
以下では、低耐圧トランジスタが形成される領域ＬＡのことを、低耐圧トランジスタ形成領域ＬＡとよび、高耐圧トランジスタが形成される領域ＨＡのことを、高耐圧トランジスタ形成領域ＨＡとよぶ。また、シールドゲート電極が形成される領域のことを、シールドゲート形成領域とよぶ。
【００６３】
図３の（ａ）、図４の（ａ）及び図４の（ｂ）を用いて、メモリセルアレイ２、メモリセルＭＣ及びセレクトトランジスタＳＴの構造について、説明する。
【００６４】
図３及び図４に示されるように、メモリセルアレイ２は、複数の素子分離領域ＳＴＩと複数のアクティブ領域ＡＡとが設けられている。メモリセルアレイ２内において、アクティブ領域ＡＡは、トランジスタのチャネル長方向（カラム方向、ｙ方向）に延在する。トランジスタのチャネル幅方向（ロウ方向、ｘ方向）に隣接するアクティブ領域ＡＡ間に、素子分離領域ＳＴＩが設けられている。チャネル長方向に延在するアクティブ領域ＡＡとチャネル長方向に延在する素子分離領域ＳＴＩとによって、半導体基板１０内にラインアンドスペースのレイアウトが、形成される。
【００６５】
メモリセルアレイ２の半導体基板１０の表層部内に、ｐ型ウェル領域１２が設けられている。メモリセルＭＣ及びセレクトトランジスタＳＴは、ｐ型ウェル領域１２内のアクティブ領域ＡＡ内に設けられている。
【００６６】
上述のように、メモリセルＭＣは、電荷蓄積層２１と制御ゲート電極ＣＧとを含む電界効果トランジスタである。
【００６７】
電荷蓄積層２１は、ｐ型ウェル領域１２の表面上のゲート絶縁膜２０上に、設けられている。ゲート絶縁膜２０は、データ書き込み時においてメモリセルＭＣのトンネル絶縁膜として機能する。ゲート絶縁膜２０は、シリコン酸化膜、シリコン酸窒化膜、または、高誘電率絶縁膜（High-k膜）から形成される。ゲート絶縁膜２０は、これらの単層膜でもよいし、多層膜でもよい。
【００６８】
電荷蓄積層２１は、例えば、ポリシリコン層から形成される。以下において、ポリシリコン層から形成される電荷蓄積層２１のことを、浮遊ゲート電極２１とよぶ。
【００６９】
チャネル幅方向に隣接するメモリセルＭＣにおいて、各メモリセルＭＣの浮遊ゲート電極２１は、素子分離領域ＳＴＩ内に埋め込まれた素子分離絶縁膜１５によって、電気的に分離されている。メモリセルアレイ２内において、素子分離絶縁膜１５の上面は、半導体基板１０の表面に対して垂直方向において、浮遊ゲート電極２１の上面よりも、半導体基板１０の底部側へ後退されている。これによって、浮遊ゲート電極２１は、浮遊ゲート電極２１の上部側の側面の一部が、素子分離絶縁膜１５に接触しない構造になる。
【００７０】
絶縁体２２は、浮遊ゲート電極２１上に設けられている。ここでは、絶縁体２２のことを、ゲート間絶縁膜２２とよぶ。ゲート間絶縁膜２２は、例えば、シリコン酸化膜、シリコン酸窒化膜、高誘電率絶縁膜、または、これらの積層構造（例えば、ＯＮＯ膜）から形成される。ゲート間絶縁膜２２は、浮遊ゲート電極の上面及び側面の一部を覆っている。
【００７１】
制御ゲート電極ＣＧは、ゲート間絶縁膜２２を介して、浮遊ゲート電極２１上に、積層されている。制御ゲート電極ＣＧは、浮遊ゲート電極２１の上面及びチャネル幅方向における浮遊ゲート電極２１の側面に対向している。制御ゲート電極ＣＧが、浮遊ゲート電極２１の上面に加えて、浮遊ゲート電極２１の側面を覆うことによって、メモリセルＭＣの制御ゲート電極ＣＧと浮遊ゲート電極２１との間のカップリング比が向上される。尚、素子分離領域ＳＴＩ内において、制御ゲート電極ＣＧは、ゲート間絶縁膜２２を介して、素子分離絶縁膜１５上に設けられている。
【００７２】
制御ゲート電極ＣＧは、例えば、チャネル幅方向に延在し、チャネル幅方向に配列している複数のメモリセルＭＣに共有されている。制御ゲート電極ＣＧは、ワード線ＷＬとして機能する。
【００７３】
例えば、制御ゲート電極ＣＧは、複数の導電層を含む。本実施形態において、制御ゲート電極ＣＧは、３つの導電層２３，２４，２５の積層体によって形成されている。制御ゲート電極ＣＧの３つの導電層２３のうち、最下層の導電層２３は、ゲート間絶縁膜２２に接触している。最下層の導電層２３は、例えば、ポリシリコン層である。２番目の導電層２４は、例えば、ポリシリコン層である。最上層の導電層２５は、例えば、シリサイド層である。尚、最上層の導電層２５は、金属層から構成され、２番目（中間）の導電層２４は、シリサイド層から構成されてもよい。また、制御ゲート電極ＣＧの全体が、ポリシリコン層から形成されてもよいし、シリサイド層から形成されてもよい。
【００７４】
例えば、トランジスタのチャネル長方向において、メモリセルＭＣのゲート電極の側面上に、側壁絶縁膜（図示せず）が設けられている。
【００７５】
共通のアクティブ領域ＡＡ内の複数のメモリセルＭＣは、チャネル長方向に互いに隣接するメモリセルＭＣ間で、ソース／ドレインを共有することによって、電流経路（チャネル領域）が直列に接続されている。これによって、複数のメモリセルを含むＮＡＮＤストリングが形成されている。例えば、ｐ型ウェル領域１２内に、メモリセルＭＣのソース／ドレインとしての拡散層（以下、ソース／ドレイン拡散層とよぶ）２６が形成されている。拡散層２６は、例えば、ｎ型の不純物半導体領域である。隣接するソースとドレインとの間の領域は、電子の移動領域となるチャネル領域となる。但し、メモリセルＭＣにおいて、ソース／ドレイン拡散層２６は、形成されない場合もある。
【００７６】
尚、メモリセルＭＣは、ＭＯＮＯＳ構造のゲート構造を有してもよい。この場合、電荷蓄積層２１は、シリコン窒化膜のように、電子に対するトラップ準位を含む絶縁膜から形成される。
【００７７】
セレクトトランジスタＳＴ１，ＳＴ２は、メモリセルユニットＭＵに対応するアクティブ領域ＡＡの一端及び他端に設けられている。メモリセルユニットＭＵ内の２つのセレクトトランジスタＳＴ１，ＳＴ２のゲート構造は、実質的に同じである。そのため、図４において、ＮＡＮＤストリングのドレイン側のセレクトトランジスタＳＴ１のみを図示し、ＮＡＮＤストリングのソース側のセレクトトランジスタの図示は省略する。以下では、ドレイン側及びソース側のセレクトトランジスタＳＴ１，ＳＴ２を区別しない場合には、セレクトトランジスタＳＴと表記する。
【００７８】
セレクトトランジスタＳＴは、メモリセルＭＣと実質的に同時に形成される。
【００７９】
セレクトトランジスタＳＴのゲート絶縁膜２０Ａは、ウェル領域１２の表面上に設けられている。ゲート絶縁膜２０Ａは、メモリセルＭＣのトンネル絶縁膜２０と同時に形成される。この場合、ゲート絶縁膜２０Ａは、トンネル絶縁膜２０と同じ材料から形成され、トンネル絶縁膜２０と同じ膜厚を有する。
【００８０】
セレクトトランジスタＳＴのゲート電極ＳＥＧは、下部電極２１Ａと上部電極層２３Ａ，２４Ａ，２５Ａとを含む積層ゲート構造を有している。
【００８１】
ゲート絶縁膜２０Ａ上には、セレクトトランジスタＳＴの下部電極層２１Ａが設けられている。下部電極層２１Ａは、浮遊ゲート電極２１と同時に形成される。それゆえ、下部電極層２１Ａは、浮遊ゲート電極２１と同じ材料（ここでは、ポリシリコン）から形成され、浮遊ゲート電極２１と同じ膜厚を有する。
【００８２】
下部電極層２１Ａ上に、開口部ＯＰを有する絶縁体２２Ａが、設けられている。絶縁体２２Ａは、ゲート間絶縁膜２２と同じ材料から形成され、ゲート間絶縁膜２２と実質的に同じ膜厚を有する。以下では、セレクトトランジスタＳＴの積層された電極層間の絶縁体（ゲート間絶縁膜）２２Ａ内に開口部ＯＰを形成する工程を、ＥＩ工程とよぶ。また、ＥＩ工程によって形成される開口部ＯＰが設けられる領域ＥＡのことを、ＥＩ領域とよぶ。
【００８３】
例えば、ＥＩ工程によって、開口部ＯＰの形成位置に対応するように、下部電極層２１Ａの上面がエッチングされ、下部電極層２１Ａの上面が窪む。この場合、下部電極層２１Ａの断面形状は、凹型形状になる。
【００８４】
セレクトトランジスタＳＴの上部電極層２３Ａ，２４Ａ，２５Ａは、絶縁体２２Ａ上に設けられ、絶縁体２２Ａを挟んで、下部電極層２１Ａ上に積層されている。上部電極層２３Ａ，２４Ａ，２５Ａは、絶縁体２２Ａの開口部ＯＰを介して、下部電極層２Ａに電気的に接続されている。
【００８５】
上部電極層２３Ａ，２４Ａ，２５Ａは、制御ゲート電極ＣＧと実質的に同時に形成される。上部電極層２３Ａ，２４Ａ，２５Ａは、制御ゲート電極ＣＧが含む複数の導電層２３Ａ，２４Ａ，２５Ａと同じ材料から形成され、制御ゲート電極ＣＧと実質的に同じ膜厚を有する。
【００８６】
セレクトトランジスタＳＴの上部電極層ＳＧは、チャネル幅に延在し、チャネル幅方向に配列している複数のセレクトトランジスタＳＴに共有されている。上部電極層２３Ａ，２４Ａ，２５Ａは、セレクトゲート線ＳＧＤＬ，ＳＧＳＬとして機能する。
【００８７】
ウェル領域１２内において、セレクトトランジスタＳＴのソース／ドレインとしての拡散層２６Ａが、設けられている。セレクトトランジスタＳＴの２つの拡散層２６Ａのうち、一方の拡散層２６は、ＮＡＮＤストリングの終端のメモリセルＭＣのソース／ドレインと共有される。これによって、セレクトトランジスタＳＴが、ＮＡＮＤストリングの電流経路に直列に接続され、メモリセルユニットが形成される。また、各セレクトトランジスタＳＴの２つの拡散層２６Ａのうち、他方の拡散層２６Ａは、コンタクトプラグＣＰ１にそれぞれ接続される。このコンタクトプラグＣＰ１を介して、メモリセルユニットＭＵの一端は、ビット線ＢＬに接続され、メモリセルユニットのＭＵの他端は、ソース線ＳＬに接続される。
【００８８】
半導体基板１０上には、メモリセルＭＣ及びセレクトトランジスタＳＴを覆うように、層間絶縁膜８０，８１が設けられている。層間絶縁膜８０，８１は、例えば、シリコン酸化膜である。
【００８９】
コンタクトプラグＣＰ１は、層間絶縁膜８０内に形成されたコンタクトホール内に形成される。コンタクトプラグＣＰ１は、セレクトトランジスタＳＴの拡散層２６Ａの上面に接触する。
【００９０】
例えば、トランジスタのチャネル長方向において、セレクトトランジスタＳＴのゲート電極ＳＥＧの側面上に、側壁絶縁膜（図示せず）が設けられている。
【００９１】
層間絶縁膜８０上及びコンタクトプラグＣＰ１上には、金属層Ｍ０が設けられている。金属層Ｍ０は、コンタクトプラグＣＰ１に電気的に接続されている。
【００９２】
コンタクトプラグＣＰ１が、メモリセルユニットＭＵのドレイン側のセレクトトランジスタＳＴに接続されている場合、ビアプラグＶＰが、金属層Ｍ０に接続される。ビアプラグＶＰは、層間絶縁膜８１内のコンタクトホールに、埋め込まれる。チャネル長方向に延在するビット線ＢＬが、層間絶縁膜８１上及びビアプラグＶＰ上に設けられている。ビット線ＢＬは、ビアプラグＶＰ、金属層（中間配線）Ｍ０及びコンタクトプラグＣＰを介して、ドレイン側のセレクトトランジスタに接続されている。
【００９３】
ビット線ＢＬは、基板表面に対して垂直方向においてアクティブ領域ＡＡとオーバーラップする位置に、アクティブ領域ＡＡ上方に設けられている。
【００９４】
メモリセルユニットＭＵのソース側において、ソース側のセレクトトランジスタ（図示せず）は、層間絶縁膜８０内に埋め込まれたコンタクトプラグ（図示せず）に接続され、そのコンタクトプラグは、中間配線Ｍ０と同じ配線レベルの金属層に接続されている。その金属層が、ソース線として機能し、チャネル幅方向に延在する。
【００９５】
本実施形態において、配線レベルとは、半導体基板１０の表面を基準とした基板表面に対して垂直方向の位置（高さ）を示している。
【００９６】
チャネル長方向に配列された２つのメモリセルユニットにおいて、２つのドレイン側セレクトトランジスタＳＴ１が、コンタクトプラグＣＰ１を挟んでチャネル長方向に対向するように、メモリセルユニットＭＵがアクティブ領域ＡＡ上にそれぞれ形成される。２つのドレイン側セレクトトランジスタＳＴ１が、プラグＣＰ，ＶＰ及び金属層Ｍ０，ＢＬを共有する。
【００９７】
また、ソース側セレクトトランジスタＳＴ２においても、コンタクトプラグを挟んでチャネル長方向に対向する２つのセレクトトランジスタＳＴ２が、プラグ及び金属層を共有する。これによって、メモリセルアレイ２内におけるメモリセルユニットの占有面積の縮小が図られる。
【００９８】
セレクトトランジスタＳＴのゲート構造は、上部電極層２３Ａ，２４Ａ，２５Ａが、絶縁体２３Ａに形成された開口部ＯＰを貫通して下部電極層２１Ａに接触する点が、メモリセルＭＣのゲート構造と相違する。これによって、セレクトトランジスタＳＴにおいて、上部電極層ＳＧは、下部電極層２２Ａに電気的に接続されている。
【００９９】
例えば、図４に示される例において、上部電極層２３Ａ，２４Ａ，２５Ａは、３つの導電層２３Ａ，２４Ａ，２５Ａを含んでいる。例えば、上部電極層２３Ａ，２４Ａ，２５Ａ内の３つの導電層のうち、最下層の導電層（ポリシリコン層）２３Ａ内に、ＥＩ工程により開口部が形成される。中間の導電層（例えば、ポリシリコン層又はシリサイド層）２４Ａが、導電層２３Ａ及び絶縁体２２Ａ内の開口部ＯＰを介して、下部電極層２３Ａに接触する。上部電極層の最上層の導電層２５Ａは、例えば、シリサイド層又は金属層である。
【０１００】
例えば、セレクトトランジスタＳＴのチャネル長は、メモリセルＭＣのチャネル長よりも大きい。
【０１０１】
図３の（ｂ）及び図５を用いて、低耐圧トランジスタの構造について、説明する。上述のように、周辺回路は、周辺トランジスタとして、低耐圧トランジスタＬＴ及び高耐圧トランジスタＨＴを含んでいる。低耐圧トランジスタＬＴは、例えば、１Ｖから７Ｖ程度のしきい値電圧で駆動する。低耐圧トランジスタＬＴは、セレクトトランジスタＳＴと類似したゲート構造を有する。
【０１０２】
図３の（ｂ）、図５の（ａ）及び図５の（ｂ）に示されるように、低耐圧トランジスタ形成領域ＬＡ内において、低耐圧トランジスタＬＴは、素子分離領域ＳＴＩＬによって定義されたアクティブ領域ＡＡＬ内に、設けられている。アクティブ領域ＡＡＬは、素子分離領域ＳＴＩＬに取り囲まれている。
【０１０３】
素子分離領域ＳＴＩＬ内には、素子分離絶縁膜１５Ｌが埋め込まれている。アクティブ領域ＡＡＬ内には、ウェル領域１２Ｌが設けられている。低耐圧トランジスタＬＴがｎチャネル型であるかｐチャネル型であるかに応じて、ウェル領域１２Ｌの導電型は、ｐ型かｎ型のいずれか一方に設定される。
【０１０４】
低耐圧トランジスタＬＴのゲート絶縁膜２０Ｌは、ウェル領域１２Ｌの表面上に、設けられている。低耐圧トランジスタＬＴのゲート絶縁膜２０Ｌは、例えば、メモリセルＭＣ及びセレクトトランジスタＳＴのゲート絶縁膜２０，２０Ａと実質的に同時に形成される。この場合、低耐圧トランジスタＬＴのゲート絶縁膜２０Ｌは、メモリセルＭＣ及びセレクトトランジスタＳＴのゲート絶縁膜２０，２０Ａと同じ材料から形成され、ゲート絶縁膜２０，２０Ａと同じ膜厚を有する。低耐圧トランジスタのゲート絶縁膜２０Ｌの膜厚は、メモリセルＭＣ及びセレクトトランジスタＳＴのゲート絶縁膜２０，２０Ａの膜厚より厚くてもよい。低耐圧トランジスタのゲート絶縁膜２０Ｌの膜厚を、メモリセルＭＣのゲート絶縁膜２０の膜厚より厚くする場合、低耐圧トランジスタのゲート絶縁膜２０Ｌは、メモリセルＭＣのゲート絶縁膜２０と異なる工程で形成される。また、低耐圧トランジスタのゲート絶縁膜２０Ｌの材料は、メモリセルＭＣ及びセレクトトランジスタＳＴのゲート絶縁膜２０，２０Ａと異なる材料でもよい。
【０１０５】
低耐圧トランジスタＬＴのゲート電極ＬＧは、ゲート絶縁膜２０Ｌ上に、設けられている。低耐圧トランジスタＬＴのゲート電極ＬＧは、セレクトトランジスタＳＴと同様に、下部電極層２１Ｌと上部電極層２３Ｌ，２４Ｌ，２５Ｌとが、開口部ＯＰを有する絶縁体２２Ｌを挟んで積層されたゲート構造を有している。
【０１０６】
低耐圧トランジスタＬＴのゲート電極ＬＧの下部電極層２１Ｌは、ゲート絶縁膜２０Ｌ上に、設けられている。低耐圧トランジスタＬＴの下部電極層２１Ｌ上に、開口部ＯＰを有する絶縁体２２Ｌが設けられている。複数の導電層２３Ｌ，２４Ｌ，２５Ｌを含む上部電極層は、絶縁体２２Ｌを介して、下部電極層２１Ｌ上に積層されている。上部電極層２３Ｌ，２４Ｌ，２５Ｌの一部分（ここでは、中間の導電層２４Ｌ）が、開口部ＯＰを貫通して、下部電極層２１Ｌに接続されている。
【０１０７】
拡散層２６Ｌが、低耐圧トランジスタＬＴのソース及びドレインとして、ウェル領域１２Ｌ内に、それぞれ設けられている。ソース／ドレインとしての拡散層２６Ｌの導電型は、低耐圧トランジスタＬＴがｐチャネル型であるかｎチャネル型であるかに応じて、適宜設定される。
【０１０８】
拡散層２６Ｌには、コンタクトプラグＣＰＬ１が接続される。コンタクトプラグＣＰＬ１は、層間絶縁膜８０内に形成されたコンタクトホールに埋め込まれている。コンタクトプラグＣＰＬ１上及び層間絶縁膜８０上に、配線ＭＬ１が設けられている。配線ＭＬ１は、メモリセルアレイ１内の中間配線Ｍ０と同じ配線レベルに位置している。配線ＭＬ１は、所定の回路を形成するために、ビアプラグ（図示せず）を介して、上層の配線レベルに設けられた配線にさらに接続される。また、低耐圧トランジスタＬＴのゲート電極ＬＧに、コンタクトプラグＣＰＬ２が接続されている。コンタクトプラグＣＰＬ２には、配線ＭＬ２が接続されている。
【０１０９】
例えば、低耐圧トランジスタＬＴのゲート長及びゲート幅は、セレクトトランジスタＳＴのゲート長及びゲート幅以上に、設定される。
【０１１０】
図３の（ｃ）及び図６を用いて、高耐圧トランジスタの構造について、説明する。高耐圧トランジスタＨＴは、例えば、１０Ｖから２５Ｖ程度のしきい値電圧で駆動する。高耐圧トランジスタＨＴは、低耐圧トランジスタＬＴやセレクトトランジスタＳＴと類似したゲート構造を有する。
【０１１１】
図３の（ｃ）及び図６の（ａ），（ｂ）に示されるように、高耐圧トランジスタ形成領域ＨＡ内において、高耐圧トランジスタＨＴは、素子分離領域ＳＴＩＨによって定義されたアクティブ領域ＡＡＨ内に、設けられている。アクティブ領域ＡＡＨは、素子分離領域ＳＴＩＨに取り囲まれている。
【０１１２】
素子分離領域ＳＴＩＨ内には、素子分離絶縁膜１５Ｈが埋め込まれている。例えば、高耐圧トランジスタＨＴが設けられるアクティブ領域ＡＡＨ内には、ウェル領域が設けられていない。例えば、アクティブ領域ＡＡＨは、導電性を付与するための不純物をほとんど含まない真性領域である。但し、アクティブ領域ＡＡＨ内に、メモリセルアレイ２内のウェル領域１２の不純物濃度よりも低い不純物濃度のウェル領域や、低耐圧トランジスタ形成領域ＬＡ内のウェル領域１２Ｌの不純物濃度よりも低い不純物濃度のウェル領域が、設けられてもよい。
【０１１３】
高耐圧トランジスタＨＴのゲート絶縁膜２０Ｈは、半導体基板１０の表面上に、設けられている。高耐圧トランジスタＨＴのゲート絶縁膜２０Ｈは、メモリセルＭＣ、セレクトトランジスタＳＴ又は低耐圧トランジスタＬＴのゲート絶縁膜２０，２０Ａ，２０Ｌより厚い膜厚を有する。これによって、高耐圧トランジスタＨＴは、他のトランジスタＭＣ，ＳＴ，ＬＴに比較して高い絶縁耐圧が、確保される。高耐圧トランジスタＨＴのゲート絶縁膜２０Ｈは、例えば、メモリセルＭＣ、セレクトトランジスタＳＴ又は低耐圧トランジスタＬＴのゲート絶縁膜２０，２０Ａ，２０Ｌと、異なる工程で形成される。例えば、高耐圧トランジスタＨＴのゲート絶縁膜２０Ｈは、他のトランジスタＭＣ，ＳＴ，ＬＴのゲート絶縁膜２０，２０Ａ，２０Ｌとは異なる材料から形成されてもよい。
【０１１４】
高耐圧トランジスタＨＴのゲート絶縁膜２１Ｈ上に、ゲート電極ＨＧが設けられている。高耐圧トランジスタＨＴは、高い絶縁耐圧を確保し、かつ、高い電圧（例えば、２５Ｖ）をワード線ＷＬに転送するために、セレクトトランジスタＳＴ及び低耐圧トランジスタＬＴより大きなゲート長及びゲート幅を有する。
【０１１５】
高耐圧トランジスタＨＴのゲート電極ＨＧは、セレクトトランジスタＳＴ及び低耐圧トランジスタＬＴと同様に、下部電極層２１Ｈと上部電極層２３Ｈ，２４Ｈ，２５Ｈとが、絶縁体２２Ｈを挟んで積層されたゲート構造を有している。
【０１１６】
高耐圧トランジスタＨＴのゲート電極ＨＧが含む下部電極層２１Ｈは、ゲート絶縁膜２０Ｈ上に設けられている。図６の（ｂ）に示されるように、チャネル幅方向における下部電極層２１Ｈの側面は、素子分離絶縁膜１５Ｈの側面に接触している。
【０１１７】
高耐圧トランジスタＨＴの下部電極層２１Ｈ上に、開口部ＯＰを有する絶縁体２２Ｈが設けられている。図６の（ａ）に示されるように、例えば、高耐圧トランジスタＨＴにおいて、絶縁体２２Ｈ内に、２つの開口部ＯＰが形成されている。
【０１１８】
高耐圧トランジスタＨＴの上部電極層は、制御ゲート電極ＣＧと同様に、複数の導電層２３Ｈ，２４Ｈ，２５Ｈの積層体である。高耐圧トランジスタＨＴの上部電極層は、３つの導電層２３Ｈ，２４Ｈ，２５Ｈを含む。上部電極層２３Ｈ，２４Ｈ，２５Ｈの一部分（ここでは、中間の導電層２４Ｈ）が、開口部ＯＰを貫通して、下部電極層２１Ｈに接続されている。
【０１１９】
図６の（ａ）及び（ｂ）に示されるように、上部電極層の最下層の導電層２３Ｈ内に、開口部が設けられている。最下層の導電層２３Ｈ上に、２番目（中間）の導電層２４Ｈが、設けられている。導電層２４Ｈは、下層の導電層２３Ｈ及び絶縁体２２Ｈに形成された開口部ＯＰを貫通して、下部電極層２１Ｈに接触している。導電層２３Ｈの開口部は、絶縁体２２Ｈの開口部と同時に形成される。
【０１２０】
例えば、トランジスタのチャネル長方向において、高耐圧トランジスタＨＴのゲート電極の側面上に、側壁絶縁膜（図示せず）が設けられている。
【０１２１】
高耐圧／低耐圧トランジスタＨＴ，ＬＴの下部電極層２１Ｌ，２１Ｈは、浮遊ゲート電極２１と実質的に同時に形成されている。それゆえ、高耐圧／低耐圧トランジスタＨＴ，ＬＴにおいて、下部電極層２１Ｌ，２１Ｈは、浮遊ゲート電極２１と同じ材料（例えば、ポリシリコン）から構成され、浮遊ゲート電極２１とほぼ同じ膜厚を有している。
【０１２２】
高耐圧／低耐圧トランジスタＨＴ，ＬＴの絶縁体２２Ｌ，２２Ｈは、ゲート間絶縁膜２２と同じ材料から構成され、ゲート間絶縁膜２２とほぼ同じ膜厚を有する。絶縁体２２Ｌ，２２Ｈの開口部ＯＰは、ＥＩ工程によって形成される。
【０１２３】
高耐圧／低耐圧トランジスタＨＴ，ＬＴにおいて、上部電極層の各導電層２３Ｈ，２４Ｈ，２５Ｈ，２３Ｌ，２４Ｌ，２５Ｌは、制御ゲート電極ＣＧの各導電層２３，２４，２５と同じ材料が、それぞれ用いられている。そして、上部電極層の各導電層２３Ｈ，２４Ｈ，２５Ｈ，２３Ｌ，２４Ｌ，２５Ｌの膜厚は、制御ゲート電極ＣＧの各導電層２３，２４，２５の膜厚と、それぞれほぼ同じになっている。
【０１２４】
例えば、上部電極層が含む３つの導電層２３Ｈ，２４Ｈ，２５Ｈ，２３Ｌ，２４Ｌ，２５Ｌのうち、最下層の導電層２３Ｈ，２３Ｌはポリシリコン層から形成される。中間の導電層２４Ｈ，２４Ｌは、例えば、シリコン層から構成されている。最上層の導電層２５Ｈ，２５Ｌは、シリサイド層から構成される。尚、制御ゲート電極ＣＧに用いられる材料に応じて、高耐圧／低耐圧トランジスタＨＴ，ＬＴの最上層の導電層２５Ｈ，２５Ｌは金属層、中間の導電層２４Ｈ，２４Ｌはシリサイド層でもよい。また、上部電極層の全体が、シリサイド層でもよい。
【０１２５】
図３の（ｃ）及び図６の（ｂ）に示されるように、高耐圧トランジスタの上部電極層２３Ｈ，２４Ｈ，２５Ｈは、トランジスタのチャネル幅方向においてアクティブ領域ＡＡＨ内から素子分離領域ＳＴＩＨ内に引き出されている。素子分離領域ＳＴＩＨ内に引き出された上部電極層２３Ｈ，２４Ｈ，２５Ｈの部分ＧＦは、絶縁体２２Ｈを挟んで、素子分離絶縁膜１５Ｈの上方に配置されている。素子分離絶縁膜１５Ｈの上方の上部電極層２３Ｈ，２４Ｈ，２５Ｈの部分ＧＦのことを、ゲートフリンジ部ＧＦとよぶ。
【０１２６】
ゲートフリンジ部ＧＦは、トランジスタＨＴのチャネル幅方向において、素子分離絶縁膜１５Ｈ上に設けられている。ゲートフリンジ部ＧＦとトランジスタのゲート電極ＨＧとは、１つの導電体として連続しており、ゲートフリンジ部ＧＦは、ゲート電極ＨＧと電気的に接続されている。
【０１２７】
尚、低耐圧トランジスタＬＴにおいても、高耐圧トランジスタＨＴと同様に、トランジスタのチャネル幅方向において、下部電極層２１Ｌが素子分離絶縁膜１５Ｌの側面に接触し、上部電極層２３Ｌ，２４，２５Ｌがゲートフリンジ部ＧＦを有する。
【０１２８】
２つの拡散層２６Ｈが、高耐圧トランジスタＨＴのソース及びドレインとして、高耐圧トランジスタ形成領域ＨＡの半導体基板１０内に、設けられている。拡散層２６Ｈの導電型は、高耐圧トランジスタＨＴがｐチャネル型であるかｎチャネル型であるかに応じて、適宜設定される。
【０１２９】
拡散層２６Ｈには、コンタクトプラグＣＰＨ１が接続される。コンタクトプラグＣＰＨ１は、層間絶縁膜８０内に形成されたコンタクトホールに埋め込まれている。コンタクトプラグＣＰＨ１上及び層間絶縁膜８０上に、配線ＭＨ１が設けられている。配線ＭＨ１は、メモリセルアレイ２内の中間配線Ｍ０と同じ配線レベルに位置している。配線ＭＨ１は、所定の回路を形成するために、ビアプラグ（図示せず）を介して、上層の配線レベルに設けられた配線に接続される。また、高耐圧トランジスタＨＴのゲート電極ＨＧに、コンタクトプラグＣＰＨ２が接続されている。コンタクトプラグＣＰＨ２には、配線ＭＬ２が接続されている。コンタクトプラグＣＰＨ２は、例えば、素子分離絶縁膜１５Ｈ上方に配置されている。
【０１３０】
ゲート電極ＨＧがゲートフリンジ部ＧＦを有し、ゲート電極ＨＧがチャネル幅方向において対向する素子分離絶縁膜１５Ｈをまたがるように形成されることによって、ゲート電極ＨＧをマスクに用いて、拡散層２６Ｈを自己整合的に形成できる。
【０１３１】
図３の（ｃ）及び図６に示されるように、本実施形態のフラッシュメモリにおいて、高耐圧トランジスタ形成領域ＨＡ内において、アクティブ領域ＡＡＨを取り囲む素子分離領域ＳＴＩＨ内に、シールドゲート電極ＳＩＧが設けられている。シールドゲート電極ＳＩＧは、高耐圧トランジスタ形成領域ＨＡ内において、格子状の平面レイアウトを有し、複数の高耐圧トランジスタＨＴに対して共通化されている。
【０１３２】
シールドゲート電極ＳＩＧは、素子分離絶縁膜１５Ｈ上に設けられている。シールドゲート電極ＳＩＧは、素子分離絶縁膜１５Ｈ上において、高耐圧トランジスタＨＴのゲートフリンジ部ＧＦに隣接する。シールドゲート電極ＳＩＧは、チャネル幅方向に隣接する２つの高耐圧トランジスタＨＴのゲートフリンジ部ＧＦ間に設けられている。
【０１３３】
シールドゲート電極ＳＩＧは、例えば、制御ゲート電極ＣＧ及び各トランジスタＳＴ，ＨＴ，ＬＴの上部電極層と同様に、複数の導電層２３Ｓ，２４Ｓ，２５Ｓを含んでいる。例えば、シールドゲート電極ＳＩＧは、３層の導電層２３Ｓ，２４Ｓ，２５Ｓを含む。シールドゲート電極ＳＩＧは、最下層のポリシリコン層２３Ｓと、２層目のポリシリコン層（又は、シリサイド層）２４Ｓと、最上層のシリサイド層（又は、金属層）２５Ｓとを、含んでいる。例えば、シールドゲート電極ＳＩＧが含む各導電層（シールドゲート導電層ともよぶ）２３Ｓ，２４Ｓ，２５Ｓの材料及び膜厚は、制御ゲート電極ＣＧ及び各トランジスタの上部電極層２３Ｈ，２４Ｈ，２５Ｈと同じである。
【０１３４】
半導体基板表面に対して垂直方向において、シールドゲート電極ＳＩＧの上部の位置は、ゲート電極ＨＧの上面の位置と実質的に同じに設定されている。これによって、層間絶縁膜８０の上面の平坦性を向上できる。
【０１３５】
本実施形態において、シールドゲート電極ＳＩＧの一部は、素子分離絶縁膜１５Ｈ内に設けられた溝ＲＣ１内に、埋め込まれている。以下では、シールドゲート電極ＳＩＧにおいて溝ＲＣ内に埋め込まれた部分ＢＢのことを、埋め込み部ＢＢとよぶ。本実施形態において、シールドゲート電極ＳＩＧの埋め込み部ＢＢが設けられる溝ＲＣ１は、ＥＩ工程によって形成される。溝ＲＣ１の形成領域は、ＥＩ領域に相当する。
【０１３６】
半導体基板１０の表面に対して垂直方向において、シールドゲート電極ＳＩＧの埋め込み部ＢＢと半導体領域１０との間の素子分離絶縁膜１５Ｈの膜厚Ｄ１は、ゲートフリンジ部ＧＦと半導体領域１０との間の素子分離絶縁膜１５Ｈの膜厚Ｄ２よりも薄い。
【０１３７】
例えば、本実施形態において、最下層の導電層２３Ｓの底部（底面）と素子分離絶縁膜１５Ｈの上部（上面）との間に、絶縁体（シールドゲート絶縁層ともよぶ）２２Ｓが設けられている。絶縁体２２Ｓには、開口部ＯＰが設けられている。シールドゲート電極ＳＩＧの最下層の導電層２３Ｓは、開口部ＯＰを有する。そして、シールドゲート電極ＳＩＧの中間の導電層２４Ｓが、埋め込み部ＢＢとして、溝ＲＣ１内に設けられている。埋め込み部ＢＢは、素子分離絶縁膜１５Ｈに直接接触する。
【０１３８】
絶縁体２２Ｓ及び最下層の導電層２４Ｓの開口部ＯＰは、ＥＩ工程によって形成される。尚、絶縁体２２Ｓは、ゲート間絶縁膜２２と同じ材料から構成され、ゲート間絶縁膜２２と同じ膜厚を有する。
【０１３９】
本実施形態において、図３の（ｃ）及び図６に示されるように、素子分離絶縁膜１５Ｈの上部上におけるシールドゲート電極ＳＩＧの配線幅Ｗ１は、シールドゲート電極ＳＩＧの一部が埋め込まれる溝ＲＣ１の幅Ｗ２より大きい。この場合、シールドゲート電極ＳＩＧの上部の配線幅Ｗ１は、シールドゲート電極ＳＩＧの埋め込み部ＢＢの配線幅Ｗ２よりも大きい。
【０１４０】
フラッシュメモリの駆動時において、シールドゲート電極ＳＩＧには、所定の電位が印加される。シールドゲート電極ＳＩＧの電位は、例えば、シールドゲートドライバ３５によって制御される。高耐圧トランジスタＨＴが駆動されているとき、シールドゲート電極ＳＩＧには、０Ｖ又は負のバイアスが印加される。
【０１４１】
本実施形態のフラッシュメモリにおいて、高耐圧トランジスタＨＴのゲート電極ＨＧの上部電極層２３Ｈ，２４Ｈ，２５Ｈが、アクティブ領域ＡＡＨ内から素子分離領域ＳＴＩＨ内に延在している。上部電極層のゲートフリンジ部ＧＦが、素子分離絶縁膜１５Ｈを挟んで、半導体領域（半導体基板）１０上方に配置される。高耐圧トランジスタＨＴのゲート電極ＨＧに高い電圧が印加されると、ゲートフリンジ部ＧＦ−素子分離絶縁膜１５Ｈ−半導体領域１０を含むＭＯＳ構造に起因して、ゲートフリンジ部ＧＦの下方の半導体領域内１０に、弱反転層（チャネル）が形成される場合がある。
【０１４２】
本実施形態において、シールドゲート電極ＳＩＧが、素子分離絶縁膜１５Ｈ上のゲートフリンジ部ＧＦ間に設けられている。高耐圧トランジスタＨＴの駆動時において、シールドゲート電極ＳＩＧに、０Ｖ又は負のバイアス電圧が印加される。シールドゲート電極ＳＩＧの下方において、高電圧が印加された各ゲートフリンジ部ＧＦの下方の素子分離絶縁膜１５Ｈ底部に沿って生じた弱反転層が、チャネル幅方向に隣接する高耐圧トランジスタＨＴ間において互いに接続されるのを、シールドゲート電極ＳＩＧによって防止できる。
【０１４３】
これによって、素子分離絶縁膜１５Ｈ下方に形成された反転層に起因して、チャネル幅方向に隣接する高耐圧トランジスタＨＴ間にリーク電流が生じるのを抑制できる。
【０１４４】
尚、本実施形態において、シールドゲート電極ＳＩＧは、高耐圧トランジスタＨＴのゲートフリンジ部ＦＧに隣接するように、素子分離絶縁膜１５Ｈ上に設けられていれば、トランジスタＨＴのチャネル長方向においてアクティブ領域ＡＡに隣接する素子分離絶縁膜１５Ｈ上に、設けられなくともよい。この場合、シールドゲート電極ＳＩＧは、トランジスタＨＴのチャネル長方向に延在する直線状の平面構造を有する。
【０１４５】
本実施形態の半導体メモリとしてのフラッシュメモリにおいて、シールドゲート電極ＳＩＧが、高耐圧トランジスタＨＴの形成領域ＨＡを囲んでいる素子分離絶縁膜１５Ｈ上に設けられている。
【０１４６】
シールドゲート電極ＳＩＧの底部は、半導体基板１０表面に対して垂直方向において素子分離絶縁膜１５Ｈの上面のうち最も高い部分の位置に比べて、半導体基板１０の底部側に位置している。例えば、シールドゲート電極ＳＩＧの底部は、半導体基板１０の表面に対して垂直方向において、素子分離絶縁膜１５Ｈ上に引き出された高耐圧トランジスタＨＴのゲート電極（ゲートフリンジ部）ＧＦの底部よりも半導体基板１０及び素子分離絶縁膜１５Ｈの底部側に位置している。シールドゲート電極ＳＩＧの底部は、高耐圧トランジスタＨＴの下部電極層２１Ｈの上部よりも半導体基板１０の底部側へ位置している。
【０１４７】
尚、シールドゲート電極ＳＩＧの底部は、高耐圧トランジスタＨＴの下部電極層２１Ｈの底部（ゲート絶縁膜２０Ｈの上部）、又は、高耐圧トランジスタＨＴのゲート絶縁膜２０Ｈの底部よりも半導体基板１０の底部側へ位置していてもよい。  
例えば、シールドゲート電極ＳＩＧは、素子分離絶縁膜１５Ｈ内に形成された溝ＲＣ１内に埋め込まれた埋め込み部ＢＢを有している。
【０１４８】
このように、シールドゲート電極ＳＩＧが素子分離絶縁膜１５Ｈに埋め込まれた部分ＢＢを有することによって、シールドゲート電極ＳＩＧと素子分離絶縁膜１５Ｈの下方の半導体領域との間隔（素子分離絶縁膜の膜厚）Ｄ１が、素子分離絶縁膜１５Ｈ上における高耐圧トランジスタＨＴのゲートフリンジ部ＧＦと素子分離絶縁膜１５Ｈの下方の半導体領域１０との間隔（素子分離絶縁膜の膜厚）Ｄ２より小さくなる。
【０１４９】
その結果として、シールドゲート電極ＳＩＧの底部が、ゲートフリンジ部ＧＦの底部と素子分離絶縁膜１５Ｈ上において同じ高さに位置している構造に比較して、本実施形態のフラッシュメモリは、高耐圧トランジスタＨＴの駆動時における素子分離絶縁膜１５Ｈ下の反転層の発生をシールドゲート電極ＳＩＧによって抑制する効果が、より大きくなる。
【０１５０】
また、本実施形態のフラッシュメモリにおいて、シールドゲート電極ＳＩＧの一部を埋め込む溝ＲＣ１は、トランジスタＳＴ，ＨＴ，ＬＴの上部電極層２３Ｈ，２４Ｈ，２５Ｈと下部電極層２１Ｈとの間の絶縁体（ゲート間絶縁膜）２２Ｈ内の開口部ＯＰと、同時に形成される。このように、シールドゲート電極ＳＩＧを埋め込む溝ＲＣ１を形成する工程（シールドゲート電極ＳＩＧの形成領域の素子分離絶縁膜１５Ｈを薄くする工程）は、絶縁体２２Ｈに開口部ＯＰを形成する工程と共通化される。それゆえ、製造工程の数が増加すること無しに、素子分離絶縁膜１５Ｈ下における反転層の形成を抑制できるフラッシュメモリを提供できる。
【０１５１】
以上のように、第１の実施形態の半導体メモリによれば、素子間リークを低減でき、動作特性の向上した半導体メモリを提供できる。
【０１５２】
（ｂ）  製造方法  
図３乃至図１９を用いて、第１の実施形態の半導体メモリ（例えば、フラッシュメモリ）の製造方法について、説明する。
【０１５３】
図７及び図８を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図７は、メモリセル及び周辺トランジスタのチャネル長方向に沿う断面工程を示す図である。図８は、メモリセル及び周辺トランジスタのチャネル幅方向に沿う断面工程を示す図である。図７の（ａ）及び図８の（ａ）は、メモリセルの断面工程図を示している。図７の（ｂ）及び図８の（ｂ）は、低耐圧トランジスタの断面工程図を示している。図７の（ｃ）及び図８の（ｃ）は、高耐圧トランジスタの断面工程図を示している。  
以下では、高耐圧トランジスタの形成領域と低耐圧トランジスタの形成領域とを区別しない場合には、周辺トランジスタ形成領域とよぶ。
【０１５４】
図７及び図８に示されるように、メモリセルアレイ２及び周辺トランジスタ形成領域ＨＡ，ＬＡにおいて、例えば、イオン注入法によって、所定の不純物濃度のウェル領域１２，１２Ｌが、半導体基板１（例えば、シリコン基板）内に、それぞれ形成される。例えば、高耐圧トランジスタ形成領域ＨＡ内には、ウェル領域が形成されず、不純物をほとんど含まない真性領域が、高耐圧トランジスタ形成領域ＨＡ内に設けられる。但し、高耐圧トランジスタ形成領域ＨＡのウェル領域の不純物濃度が、メモリセルアレイ２内のウェル領域１２の不純物濃度、又は、低耐圧トランジスタ形成領域ＬＡ内のウェル領域１２Ｌの不純物濃度より低くなるように、高耐圧トランジスタ形成領域ＨＡのウェル領域が形成される場合もある。
【０１５５】
高耐圧トランジスタ形成領域ＨＡの半導体基板１０表面上に、高耐圧トランジスタのゲート絶縁膜２０Ｈとしてのシリコン酸化膜が、例えば、熱酸化法によって、形成される。この熱酸化工程によってメモリセルアレイ２内及び低耐圧トランジスタ形成領域ＬＡ内に形成された酸化膜は、フォトリソグラフィ技術及びＲＩＥ（Reactive Ion Etching）法を用いて、除去される。
【０１５６】
メモリセルアレイ２及び低耐圧トランジスタ形成領域において露出した半導体基板１表面上に、例えば、熱酸化処理によって、新たな酸化膜２０，２０Ｌが、形成される。メモリセルアレイ２内に形成された酸化膜は、メモリセルのゲート絶縁膜（トンネル絶縁膜）２０、セレクトトランジスタＳＴのゲート絶縁膜２０として用いられる。低耐圧トランジスタ形成領域内に形成された酸化膜２０Ｌは、低耐圧トランジスタのゲート絶縁膜２０Ｌとして用いられる。
【０１５７】
尚、高耐圧トランジスタ形成領域ＨＡ内の酸化膜２０Ｈは、メモリセルアレイ２及び低耐圧トランジスタ形成領域ＬＡに対する熱酸化処理によって、２回目の熱酸化処理が施される。複数回の熱酸化処理によって、高耐圧トランジスタ形成領域ＨＡ内の酸化膜２０Ｈの膜厚は、さらに厚くなる。高耐圧トランジスタのゲート絶縁膜２０Ｈにおいて、少なくとも２回の熱処理が施されること及びトランジスタに要求される特性を考慮して、１回目の熱処理の時間及び温度が設定されることが好ましい。
【０１５８】
メモリセルアレイ２及び周辺トランジスタ形成領域ＨＡ，ＬＡ内において、酸化膜２０，２０Ｌ，２０Ｈ上に、ポリシリコン層（電荷蓄積層）２１Ｚが、例えば、ＣＶＤ（Chemical Vapor Deposition）法によって、堆積される。ポリシリコン層２１Ｚは、メモリセルの浮遊ゲート電極、セレクトトランジスタ及び周辺トランジスタの下部電極層として用いられる。
【０１５９】
ポリシリコン層２１Ｚ上に、ハードマスクとしてのシリコン窒化膜９０が、例えば、ＣＶＤ法によって堆積される。シリコン窒化膜９０は、リソグラフィー技術及びＲＩＥ（Reactive Ion Etching）法によって、所定のアクティブ領域の形状に、パターニングされる。
【０１６０】
メモリセルアレイ２及び周辺トランジスタ形成領域ＨＡ，ＬＡにおいて、所定の形状にパターニングされたシリコン窒化膜９０をマスクに用いて、ポリシリコン層２１Ｚ、酸化膜２０，２０Ｌ，２０Ｈ及び半導体基板１０が、例えば、ＲＩＥ法によって、順次エッチングされる。これによって、半導体基板１０内に、トレンチ（素子分離溝）が形成される。
【０１６１】
メモリセルアレイ２内において、ライン状のアクティブ領域ＡＡが形成される。アクティブ領域及び素子分離溝は、トランジスタのチャネル長方向（カラム方向）に延在する。アクティブ領域ＡＡ及び素子分離溝によって、メモリセルアレイ２内にラインアンドスペースのレイアウトが形成される。
【０１６２】
また、高耐圧トランジスタ形成領域ＨＡ内及び低耐圧トランジスタ形成領域ＬＡ内において、素子分離絶縁溝が、アクティブ領域ＡＡＨ，ＡＡＬをそれぞれ取り囲むように形成される。それゆえ、高耐圧及び低耐圧トランジスタ形成領域ＨＡ，ＬＡ内において、矩形状の平面形状のアクティブ領域ＡＡＨ，ＡＡＬが、それぞれ形成される。
【０１６３】
溝によって露出した半導体基板（アクティブ領域）の表面上に、自然酸化膜（図示せず）又は保護膜（図示せず）が形成される。
【０１６４】
尚、メモリセルアレイ２のアクティブ領域ＡＡは、側壁転写プロセスによって、加工されてもよい。
【０１６５】
図９及び図１０を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図９は、メモリセル及び周辺トランジスタのチャネル長方向に沿う断面工程を示す図である。図１０は、メモリセル及び周辺トランジスタのチャネル幅方向に沿う断面工程を示す図である。図９の（ａ）及び図１０の（ａ）は、メモリセルアレイの断面工程図を示している。図９の（ｂ）及び図１０の（ｂ）は、低耐圧トランジスタの断面工程図を示している。図９の（ｃ）及び図１０の（ｃ）は、高耐圧トランジスタの断面工程図を示している。
【０１６６】
図９及び図１０に示されるように、ポリシリコン層２１Ｚ上のシリコン窒化膜（ハードマスク）が除去された後、シリコン酸化膜が、例えば、ＣＶＤ法又は塗布法によって、素子分離溝内及びポリシリコン層２１Ｚ上に形成される。シリコン酸化膜の上面に対して、例えば、ポリシリコン層２１Ｚの上面をストッパとして、エッチバック又はＣＭＰ法による平坦化処理が施される。素子分離溝内に、ＳＴＩ構造の素子分離絶縁膜としてのシリコン酸化膜１５，１５Ｌ，１５Ｈが、形成される。これによって、素子分離領域が、半導体基板１０内に形成される。
【０１６７】
この時、ポリシリコン層２１Ｚの上面は、露出している。例えば、素子分離絶縁膜１５，１５Ｌ，１５Ｈの上面の高さは、ポリシリコン層２１Ｚの上面の高さと、ほぼ一致している。
【０１６８】
図９及び図１０に示されるように、素子分離絶縁膜１５，１５Ｌ，１５Ｈが溝内に埋め込まれた後、メモリセルアレイ２内の素子分離絶縁膜１５の上面に対して、エッチバックＥＢが施される。メモリセルアレイ２内において、素子分離絶縁膜１５の上面が、ポリシリコン層２１Ｚの上面より、半導体基板１０の底部側へ後退される。メモリセルアレイ２内において、チャネル幅方向（ロウ方向、ｘ方向）におけるポリシリコン層２１Ｚの側面の一部が、露出する。以下の各実施形態において、メモリセルアレイ２内の素子分離絶縁膜１５の上面を後退させるためのエッチバック工程は、ＥＢ工程とよばれる。
【０１６９】
ＥＢ工程において、例えば、周辺トランジスタ形成領域ＨＡ，ＬＡのポリシリコン層２１Ｚ及び素子分離絶縁膜１５Ｌ，１５Ｈは、マスク層（例えば、レジストマスク）９１によって、覆われている。この場合、周辺トランジスタ形成領域ＨＡ，ＬＡの素子分離絶縁膜１５Ｈ，１５Ｌの上面は、半導体基板１０の底部側へ後退しない。
【０１７０】
図１１及び図１２を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図１１は、メモリセル、高耐圧トランジスタ及び低耐圧トランジスタのチャネル長方向に沿う断面工程を示す図である。図１２は、メモリセル、高耐圧トランジスタ及び低耐圧トランジスタのチャネル幅方向に沿う断面工程を示す図である。図１１の（ａ）及び図１２の（ａ）は、メモリセルアレイの断面工程図を示している。図１１の（ｂ）及び図１２の（ｂ）は、低耐圧トランジスタの断面工程図を示している。図１１の（ｃ）及び図１２の（ｃ）は、高耐圧トランジスタの断面工程図を示している。
【０１７１】
メモリセルアレイ２及び周辺トランジスタ形成領域ＨＡ，ＬＡ内において、メモリセルのゲート間絶縁膜を形成するための絶縁体２２Ｚが、例えば、ＣＶＤ法によって、ポリシリコン層２１Ｚ及び素子分離絶縁膜１５，１５Ｌ，１５Ｈ上に、形成される。絶縁体２２Ｚは、シリコン酸化膜、シリコン酸化膜とシリコン窒化膜を含む多層膜、高誘電率膜（high-k膜）の単層膜、又は、高誘電率膜を含む多層膜のいずれか１つからなる。尚、図１２の（ａ）に示されるように、メモリセルアレイ２内において、絶縁体２２Ｚは、ポリシリコン層２１Ｚの上面だけでなく、ポリシリコン層２１Ｚの側面上にも、形成される。
【０１７２】
メモリセルアレイ２及び周辺トランジスタ形成領域ＨＡ，ＬＡ内において、導電層（例えば、ポリシリコン層）２３Ｚが、例えば、ＣＶＤ法によって、絶縁体２２Ｚ上に堆積される。導電層２３Ｚは、メモリセルの制御ゲート電極、セレクトトランジスタ及び周辺トランジスタのゲート電極が含む上部電極層の一部（最下層の導電層）として用いられる。図１２の（ａ）に示されるように、メモリセルアレイ２内において、ポリシリコン層２１Ｚの側面が、絶縁体２２Ｚを挟んで、導電層２３Ｚに、覆われる。
【０１７３】
図１３乃至図１５を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図１３は、メモリセルアレイ２、周辺トランジスタ形成領域ＨＡ，ＬＡの平面工程を示す図である。図１４は、メモリセル及び周辺トランジスタのチャネル長方向に沿う断面工程を示す図である。図１５は、メモリセル及び周辺トランジスタのチャネル幅方向に沿う断面工を示す程図である。図１３の（ａ）、図１４の（ａ）及び図１５の（ａ）は、メモリセルアレイの平面及び断面工程図を示している。図１３の（ｂ）、図１４の（ｂ）及び図１５の（ｂ）は、低耐圧トランジスタの断面工程図を示している。図１３の（ｃ）、図１４の（ｃ）及び図１５の（ｃ）は、高耐圧トランジスタの断面工程図を示している。
【０１７４】
図１３乃至図１５に示されるように、レジストマスク９２が、導電層２３Ｚ上に形成される。セレクトトランジスタ及び周辺トランジスタの形成領域において、例えば、導電層２３Ｚ上のレジストマスク９２は、開口部を有するように、パターニングされる。そして、絶縁体２２Ｚに開口部を形成するためのエッチング工程が実行される。このように、ゲート間絶縁膜と同じ構成の絶縁体２２Ｚに開口部を形成するためのエッチング工程を、本実施形態において、ＥＩ工程とよぶ。セレクトトランジスタ及び周辺トランジスタの形成領域ＨＡ，ＬＡの開口部形成領域（ＥＩ領域とよぶ）において、開口部ＯＰが、絶縁体２２Ｚ内に形成される。本実施形態において、絶縁体２２Ｚ直上の導電層２３Ｚ内にも、開口部ＯＰが形成される。
【０１７５】
形成された開口部ＯＰを介して、絶縁体２２Ｚの下方のポリシリコン層２１Ｚの上面が露出する。
【０１７６】
本実施形態のフラッシュメモリの製造方法において、高耐圧トランジスタ形成領域ＨＡを取り囲む素子分離領域ＳＴＩＨ内において、シールドゲート形成領域内の絶縁体２２Ｚ及び導電層２３Ｚ内に開口部ＯＰが、ＥＩ工程によって、形成される。さらに、シールドゲート形成領域内において、開口部ＯＰを経由して、素子分離絶縁膜１５Ｈの上面が、ＥＩ工程におけるＲＩＥ法によって、エッチングされる。これによって、シールドゲート形成領域内において、溝ＲＣ１が、素子分離絶縁膜１５Ｈの上面に形成される。
【０１７７】
素子分離絶縁膜１５Ｈ内の溝ＲＣ１の底部は、ポリシリコン層２１Ｚ内に形成された溝の底部よりも、半導体基板１０表面に対して垂直方向において半導体基板１０の底部側に位置している。ポリシリコン層２１Ｚと素子分離絶縁膜１５Ｈとのエッチング選択比を確保するように、素子分離絶縁膜１５Ｈをエッチングすることによって、溝ＲＣ１の底部を、ポリシリコン層２１Ｚの底部よりも、又は、絶縁膜２０Ｈの底部よりも、半導体基板１０の底部側に位置させてもよい。
【０１７８】
ここで、高耐圧トランジスタ形成領域ＨＡのシールドゲート形成領域において、ＥＩ工程によって形成される開口部ＯＰの幅Ｗ２は、形成されるシールドゲート電極の配線幅よりも小さい。
【０１７９】
図１６及び図１７を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図１６は、メモリセル、高耐圧トランジスタ及び低耐圧トランジスタのチャネル長方向に沿う断面工程を示す図である。図１７は、メモリセル、高耐圧トランジスタ及び低耐圧トランジスタのチャネル幅方向に沿う断面工程を示す図である。図１６の（ａ）及び図１７の（ａ）は、メモリセルアレイの断面工程図を示している。図１６の（ｂ）及び図１７の（ｂ）は、低耐圧トランジスタの断面工程図を示している。図１６の（ｃ）及び図１７の（ｃ）は、高耐圧トランジスタの断面工程図を示している。
【０１８０】
各アクティブ領域（素子形成領域）のＥＩ領域において、開口部ＯＰが絶縁体２２Ｚ内に形成された後、第２の導電層２４Ｚが、導電層２３Ｚ上に堆積される。第２の導電層２４Ｚは、例えば、ポリシリコン層である。但し、第２の導電層２４Ｚは、金属層でもよい。
【０１８１】
ここで、セレクトトランジスタ形成領域、高耐圧トランジスタ領域ＨＡ及び低耐圧トランジスタ領域ＬＡ内において、導電層２４Ｚが開口部ＯＰを経由して下層のポリシリコン層２１Ｚに接触するように、導電層２４Ｚが、第１の導電層２３Ｚ上及びポリシリコン層２１Ｚ上に、堆積される。  
一方、メモリセル形成領域内において、ＥＩ工程による開口部ＯＰは絶縁体（ゲート間絶縁膜）２２Ｚ内に形成されないので、第２の導電層２４Ｚは、第１の導電層２３Ｚ上にのみ形成される。
【０１８２】
本実施形態のように、シールドゲート形成領域内において、溝ＲＣ１が素子分離絶縁膜１５Ｈ内にＥＩ工程によって形成された場合、第２の導電層（例えば、ポリシリコン層）２４Ｚが、素子分離絶縁膜１５Ｈ内の溝ＲＣ１内に埋め込まれる。シールドゲート電極の埋め込み部ＢＢが、素子分離絶縁膜１５Ｈの溝ＲＣ１内に形成される。素子分離絶縁膜１５Ｈ内に溝ＲＣ１が形成されていることよって、シールドゲート形成領域内における第２の導電層２４Ｚの底部、つまり、シールドゲート電極の埋め込み部ＢＢの底部は、素子分離絶縁膜１５Ｈ上面上の第２の導電層２４Ｚの底部より、半導体基板１０表面に対して垂直方向において半導体基板側に位置する。シールドゲート電極の埋め込み部ＢＢの底部は、溝ＲＣ１の深さに応じて、ポリシリコン層２１Ｚの底部又は絶縁膜２０Ｈの底部より、半導体基板１０の底部側に位置する場合もある。シールドゲート電極の埋め込み部ＢＢの底部は、素子分離絶縁膜１５Ｈの上面の最も高い部分よりも、半導体基板１０表面に対して垂直方向において半導体基板１０側に位置する。
【０１８３】
例えば、ハードマスク（キャップ層）としてのＳｉＮ膜９３が、第２の導電層２４上に、ＣＶＤ法によって、堆積される。
【０１８４】
図１８及び図１９を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図１８は、メモリセル及び周辺トランジスタのチャネル長方向に沿う断面工程図である。図１９は、メモリセル及び周辺トランジスタのチャネル幅方向に沿う断面工程図である。図１８の（ａ）及び図１９の（ａ）は、メモリセルアレイの断面工程図を示している。図１８の（ｂ）及び図１９の（ｂ）は、低耐圧トランジスタの断面工程図を示している。図１８の（ｃ）及び図１９の（ｃ）は、高耐圧トランジスタの断面工程図を示している。
【０１８５】
図１６及び図１７のハードマスク９３が、フォトリソグラフィ技術及びＲＩＥ法によって、所定のゲートパターンに対応するように、パターニングされる。パターニングされたキャップ層９３をマスクに用いて、各トランジスタのゲート電極を形成するための積層体（ゲート積層体）が、ゲート加工される。すなわち、第２の導電層２４Ｚ、第１の導電層２３Ｚ、絶縁体（ゲート間絶縁膜）２２Ｚ、ポリシリコン層２１Ｚが、順次、エッチングされる。尚、メモリセルアレイ内のゲート積層体は、側壁転写プロセスによって、加工されてもよい。
【０１８６】
これによって、図１８及び図１９に示されるように、メモリセルアレイ２、高耐圧トランジスタ領域及び低耐圧トランジスタ領域ＨＡ，ＬＡ内のそれぞれにおいて、所定のゲートパターンを有するトランジスタのゲート電極ＣＧ，ＳＥＧ，ＬＧ，ＨＧが、形成される。
【０１８７】
ゲート加工によって、素子分離絶縁膜１５Ｈ，１５Ｌの上面の一部が、エッチングされる。但し、ゲート加工によってエッチングされた素子分離絶縁膜１５Ｌ，１５Ｈの深さは、ＥＩ工程によって形成された溝ＲＣ１の深さより浅い。
【０１８８】
メモリセルアレイ２内において、メモリセルＭＣ及びセレクトトランジスタＳＴのゲート電極２１，ＣＧ，ＳＥＧは、ラインアンドスペースのレイアウトを有するように、形成されている。
【０１８９】
周辺トランジスタ形成領域ＨＡ，ＬＡ内において、トランジスタＨＴ，ＬＴのゲート電極ＨＧ，ＬＧは、トランジスタのチャネル幅方向において互い対向する素子分離絶縁膜１５Ｈ，１５Ｌにまたがるように、形成されている。それゆえ、高耐圧及び低耐圧トランジスタＨＴ，ＬＴのゲート電極ＨＧ，ＬＧの一端及び他端は、素子分離絶縁膜１５Ｈ，１５Ｌ上面上に設けられている。高耐圧及び低耐圧トランジスタＨＴ，ＬＴにおいて、素子分離絶縁膜１５Ｈ，１５Ｌの上面上の部分を、ゲートフリンジ部ＧＦとよぶ。
【０１９０】
本実施形態において、トランジスタのゲート電極２１，ＣＧ，ＬＧ，ＨＧが形成されるのと同時に、シールドゲート電極ＳＩＧが、高耐圧トランジスタ領域ＨＡ内のシールドゲート形成領域内に、形成される。シールドゲート電極ＳＩＧは、素子分離絶縁膜１５Ｈ上において、高耐圧トランジスタＨＴのゲートフリンジ部ＧＦに隣り合うように、形成されている。
【０１９１】
形成されたゲート電極２１，ＣＧ，ＬＧ，ＨＧをマスクに用いて、半導体基板１０内に、ソース／ドレインとしての拡散層２６，２６Ａ，２６Ｌ，２６Ｈが、ゲート電極２１，ＣＧ，ＬＧ，ＨＧに対して自己整合的に形成される。
【０１９２】
各トランジスタＭＣ，ＳＴ，ＨＴ，ＬＴのゲート電極及びシールドゲート電極ＳＩＧの側面上に、側壁絶縁膜（図示せず）及びパッシベーション膜（図示せず）が形成される。
【０１９３】
ゲート電極２１，ＣＧ，ＨＧ，ＬＧ上及びシールドゲート電極ＳＩＧ上のキャップ層が除去された後、ゲート電極２１，ＣＧ，ＨＧ，ＬＧ上及びシールドゲート電極ＳＩＧを覆うように、層間絶縁膜８０Ａが、半導体基板１０上に堆積される。
【０１９４】
例えば、第２の導電層２４，２４Ａ，２４Ｈ，２４Ｌの上面が露出するように、層間絶縁膜８０Ａの上面が、例えば、ＣＭＰ法やエッチングによって、除去される。露出した第２の導電層２４，２４Ａ，２４Ｈ，２４Ｌの上面上及び層間絶縁膜８０Ａ上に、シリサイド層を形成するための金属膜が、例えば、スパッタ法によって堆積される。そして、半導体基板１０に対して加熱処理が施されることによって、金属膜と第２の導電層としてのポリシリコン層２４，２４Ａ，２４Ｈ，２４Ｌとが、化学反応（シリサイド反応）する。
【０１９５】
シリサイド層を形成する処理（シリサイド処理とよぶ）によって、各トランジスタのゲート電極ＣＧ，ＨＧ，ＬＧ及びシールドゲート電極ＳＩＧにおいて、第２の導電層２４，２４Ａ，２４Ｈ，２４Ｌの表層上に、第３の導電層としてのシリサイド層２４，２５Ａ，２５Ｈ，２５Ｌが形成される。尚、第２の導電層２４，２４Ａ，２４Ｈ，２４Ｌの全体がシリサイド層となってもよいし、さらには、第１の導電層２３，２３Ａ，２３Ｈ，２３Ｌが、シリサイド層を含んでもよい。
【０１９６】
ポリシリコンと反応しなかった金属膜は、除去される。尚、層間絶縁膜８０Ａ上の金属膜が除去されていれば、ポリシリコン層上の金属膜は残存されてもよい。
【０１９７】
これによって、浮遊ゲート電極２１と制御ゲート電極ＣＧとを含むメモリセルＭＣがメモリセルアレイ２内に形成される。メモリセルＭＣが形成されるのと同時に、セレクトトランジスタＳＴ、高耐圧トランジスタＨＴ及び低耐圧トランジスタＬＴが、それぞれ形成される。各トランジスタの形成と同時に、高耐圧トランジスタ形成領域ＨＡ内において、素子分離絶縁膜１５Ｈ上に、シールドゲート電極ＳＩＧが形成される。シールドゲート電極ＳＩＧは、メモリセルの制御ゲート電極及び他のトランジスタの上部電極層と同様に、３つの導電層２３Ｓ，２４Ｓ，２５Ｓを含んでいる。
【０１９８】
シールドゲート電極ＳＩＧは、素子分離絶縁膜１５Ｈ内の溝ＲＣ１に埋め込まれた部分ＢＢを有するように形成されている。本実施形態において、２つ目の導電層２４Ｓの一部が、素子分離絶縁膜１５Ｈの溝ＲＣ１内に埋め込まれている。
【０１９９】
そして、図３乃至図６に示されるように、各トランジスタのゲート電極を覆うように、層間絶縁膜が堆積され、拡散層２６，２６Ａ，２６Ｌ，２６Ｈ及びゲート電極ＣＧ，ＳＥＧ，ＨＧ，ＬＧに接続されるコンタクトプラグＣＰ１，ＣＰＬ１，ＣＰＨ１，ＣＰＬ２，ＣＰＨ２が、層間絶縁膜８０内に形成される。さらに、多層配線技術によって、層間絶縁膜８１内に、配線（中間配線）Ｍ０，ＭＬ１，ＭＬ２，ＭＨ１，ＭＨ２、ソース線、ビアプラグＶＰ及びビット線ＢＬが順次形成される。
【０２００】
以上の製造工程によって、本実施形態のフラッシュメモリが形成される。
【０２０１】
本実施形態の半導体メモリとしてのフラッシュメモリの製造方法において、シールドゲート電極ＳＩＧが、高耐圧トランジスタＨＴの形成領域ＨＡを囲んでいる素子分離絶縁膜１５Ｈ上に形成される。半導体基板１０の表面に対して垂直方向において、シールドゲート電極ＳＩＧの底部は、素子分離絶縁膜１５Ｈの上面の最も高い部分よりも半導体基板１０の底部側に位置している。また、シールドゲート電極ＳＩＧの底部は、半導体基板１０の表面に対して垂直方向において、素子分離絶縁膜１５Ｈ上に引き出された高耐圧トランジスタＨＴのゲート電極のゲートフリンジ部ＧＦの底部よりも半導体基板１０の底部側に位置している。例えば、シールドゲート電極ＳＩＧの底部は、高耐圧トランジスタＨＴのゲート電極ＨＧの下部電極層２１Ｈの上部よりも半導体基板１０の底部側へ位置している。本実施形態において、シールドゲート電極ＳＩＧは、素子分離絶縁膜１５Ｈ内に形成された溝ＲＣ１内に埋め込まれた埋め込み部ＢＢを有している。
【０２０２】
このように、シールドゲート電極ＳＩＧが素子分離絶縁膜１５Ｈに埋め込まれた部分ＢＢを有することによって、シールドゲート電極ＳＩＧと素子分離絶縁膜１５Ｈの下方の半導体領域との間隔Ｄ１が、素子分離絶縁膜１５Ｈ上における高耐圧トランジスタＨＴのゲートフリンジ部ＧＦと素子分離絶縁膜１５Ｈの下方の半導体領域１０との間隔Ｄ２より小さくなる。
【０２０３】
その結果として、本実施形態のフラッシュメモリは、シールドゲート電極ＳＩＧの底部が、ゲートフリンジ部ＧＦの底部と素子分離絶縁膜１５Ｈ上において同じ高さに位置している構造に比較して、高耐圧トランジスタＨＴの駆動時における反転層の発生をシールドゲート電極ＳＩＧによって抑制する効果が、より大きくなる。
【０２０４】
図３乃至図１９を用いて説明したように、本実施形態のフラッシュメモリの製造方法において、シールドゲート電極ＳＩＧの底部をゲートフリンジ部ＧＦの底部より半導体基板１０の底部側へ後退させる工程、ここでは、シールドゲート電極の一部を埋め込む溝ＲＣを形成する工程は、上部電極層２３Ｈ，２４Ｈ，２５Ｈと下部電極層２１Ｈとの間の絶縁体（ゲート間絶縁膜）２２Ｈ内の開口部ＯＰと、同時に形成される。
【０２０５】
このように、シールドゲート電極ＳＩＧの底部を後退させる工程（シールドゲート電極ＳＩＧの形成領域の素子分離絶縁膜１５Ｈの膜厚を薄くする工程）は、絶縁体２２Ｈに開口部ＯＰを形成する工程と共通化される。それゆえ、本実施形態のように、シールドゲート電極の一部を埋め込む溝ＲＣが素子分離絶縁膜１５Ｈ上面に形成される場合においても、マスクに形成される開口部の数が増加されるのみで、製造工程を新たに追加する必要はない。
【０２０６】
以上のように、本実施形態の半導体メモリの製造方法によれば、製造工程の数が増加すること無しに、素子分離絶縁膜１５Ｈ下における反転層の形成を抑制できるフラッシュメモリを提供できる。
【０２０７】
したがって、第１の実施形態の半導体メモリによれば、素子間リークを低減できる。また、第７の実施形態の半導体メモリの製造方法によれば、製造工程の増加なしに、動作特性の向上したメモリを提供できる。
【０２０８】
（２）  第２の実施形態  
図２０乃至図２３を参照して、第２の実施形態の半導体メモリについて、説明する。  
ここでは、第１の実施形態と共通の部材、機能及び製造工程の説明は、必要に応じて行う。
【０２０９】
（ａ）  構造  
図２０を用いて、第２の実施形態のフラッシュメモリの構造について、説明する。第２の実施形態において、メモリセル、セレクトトランジスタ及び低耐圧トランジスタの構造は、図２乃至図４に示される構造とそれぞれ同じなので、それらの構造の説明及び図示は、省略する。また、第２の実施形態において、シールドゲート電極ＳＩＧの構造が、第１の実施形態と異なるのみで、高耐圧トランジスタＨＴの構造は、第１の実施形態と実質的に同じである。それゆえ、高耐圧トランジスタのチャネル長方向に沿う断面構造について、ここでの説明及び図示は省略する。
【０２１０】
図２０は、本実施形態のフラッシュメモリが含むシールドゲート電極ＳＩＧの構造を説明するための図である。
【０２１１】
図２０の（ａ）は、シールドゲート電極ＳＩＧが設けられた周辺領域（高耐圧トランジスタ形成領域）の平面図を示している。図２０の（ｂ）は、シールドゲート電極ＳＩＧが設けられた周辺回路領域（高耐圧トランジスタ形成領域ＨＡ）の断面図を示している。図２０の（ｂ）は、トランジスタのチャネル幅方向に沿う断面図である。
【０２１２】
本実施形態のフラッシュメモリにおいて、シールドゲート電極ＳＩＧの構造及びその形成領域の構造は、第１の実施形態と異なる。
【０２１３】
本実施形態において、シールドゲート電極ＳＩＧを埋め込む溝ＲＣ１の幅Ｗ２は、シールドゲート電極ＳＩＧの配線幅Ｗ１と実質的に同じ大きさを有している。
【０２１４】
図２０に示されるように、シールドゲート電極ＳＩＧが含む導電層２４Ｓ，２５Ｓの数（積層数）は、高耐圧トランジスタＨＴのゲート電極ＨＧの上部電極層が含む複数の導電層２３Ｈ，２４Ｈ，２５Ｈの数よりも、少ない。例えば、シールドゲート電極ＳＩＧは、トランジスタＨＴのゲート電極ＨＧの上部電極層の最下層の膜（ここでは、ポリシリコン層）２４Ｈを含まない。シールドゲート電極ＳＩＧの厚さは、高耐圧トランジスタの上部電極層２３Ｈ，２４Ｈ，２５Ｈの厚さよりも小さい。また、シールドゲート電極ＳＩＧの導電層２４Ｓと素子分離絶縁膜１５Ｈとの間に、ゲート間絶縁膜２２と同じ構成（膜厚及び材料）の絶縁体が設けられていない。
【０２１５】
シールドゲート電極ＳＩＧの側面の一部は、溝ＲＣ１内において素子分離絶縁膜１５Ｈの側面に接触する。シールドゲート電極ＳＩＧは、例えば、凹型の断面形状を有している。チャネル幅方向における素子分離絶縁膜１５Ｈの断面形状において、素子分離絶縁膜１５Ｈの上面は、２以上の段差を有し、階段状になっている。
【０２１６】
尚、本実施形態において、半導体基板表面に対して垂直方向において、シールドゲート電極ＳＩＧの最上部の位置は、ゲート電極ＨＧの上面の位置と実質的に同じ高さに設定されている。但し、半導体基板表面に対して垂直方向において、シールドゲート電極ＳＩＧの最上部の位置は、ゲート電極ＨＧの上面の位置よりも低くなっている（半導体基板側に位置している）場合もある。
【０２１７】
本実施形態のフラッシュメモリのように、シールドゲート電極ＳＩＧとトランジスタＨＴの上部電極層の構成部材に違いが生じるのは、後述の本実施形態のフラッシュメモリの製造工程において、溝ＲＣ１がシールドゲート形成領域内に形成される際に、ＥＩ工程によって、素子分離絶縁膜１５Ｈ上の絶縁体及びトランジスタの上部電極層の最下層の導電層が、シールドゲート形成領域から除去されるためである。
【０２１８】
第２の実施形態のフラッシュメモリにおいて、シールドゲート電極ＳＩＧの底部の全体が、ゲートフリンジ部ＧＦの底部よりも半導体基板１０の底部側に位置している。すなわち、シールドゲート電極ＳＩＧの底部の全体において、シールドゲート電極ＳＩＧと素子分離絶縁膜１５Ｈ下における半導体領域１０との間隔Ｄ１が、ゲートフリンジ部ＧＦと素子分離絶縁膜１５Ｈ下の半導体領域との間隔Ｄ２より小さくなる。
【０２１９】
さらに、シールドゲート電極ＳＩＧの底部の全体が、半導体基板１０側に後退するため、素子分離絶縁膜１５Ｈを挟んで対向するシールドゲート電極ＳＩＧの底部と半導体領域１０との面積（対向面積）が、第１の実施形態で述べたシールドゲート電極より大きくなる。
【０２２０】
その結果として、本実施形態のフラッシュメモリにおけるシールドゲート電極ＳＩＧは、第１の実施形態のシールドゲート電極の構造に比較して、高耐圧トランジスタの駆動時に素子分離絶縁膜１５Ｈ下方における反転層の形成を抑制する効果が大きくなる。
【０２２１】
シールドゲート電極ＳＩＧの底部の全体が、半導体基板１０の底部側に後退する構造であっても、溝ＲＣ１を形成するために素子分離絶縁膜１５Ｈの上面をエッチングする工程は、ＥＩ工程によって、実行できる。それゆえ、本実施形態のフラッシュメモリにおいても、製造工程は増加しない。
【０２２２】
以上のように、第２の実施形態の半導体メモリによれば、素子間リークを低減できる。
【０２２３】
（ｂ）  製造方法  
図２０乃至図２３を用いて、第２の実施形態の半導体メモリの製造方法について、説明する。尚、本実施形態の半導体メモリの製造方法において、第１の実施形態の半導体メモリの製造方法と同じ製造工程については、説明及び図示を省略する。
【０２２４】
図２１を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図２１は、メモリセル及び周辺トランジスタのチャネル幅方向に沿う断面工程図である。図２１の（ａ）は、メモリセルアレイの断面工程図を示している。図２１の（ｂ）は、低耐圧トランジスタの断面工程図を示している。図２１の（ｃ）は、高耐圧トランジスタの断面工程図を示している。
【０２２５】
図２１に示されるように、図７乃至図１２に示される工程と同様に、ゲート絶縁膜としての絶縁膜２０，２０Ｌ，２０Ｈ、浮遊ゲート電極及び下部電極層としてのポリシリコン層２１Ｚ及びマスク（例えば、シリコン窒化膜）が、半導体基板１０上に、順次堆積される。パターニングされたマスクに基づいて、素子分離溝が、半導体基板１０内に形成される。素子分離絶縁膜１５，１５Ｌ，１５Ｈが、形成された素子分離溝内に埋め込まれる。
【０２２６】
そして、ＥＢ工程によって、メモリセルアレイ２内の素子分離絶縁膜１５に対してエッチングが選択的に施された後、ポリシリコン層２１Ｚ上及び素子分離絶縁膜１５，１５Ｌ，１５Ｈ上に、ゲート間絶縁膜としての絶縁体２２Ｚが、堆積される。堆積された絶縁体２２Ｚ上に、第１の導電層２３Ｚ及びマスク９３が、堆積される。
【０２２７】
そして、セレクトトランジスタ形成領域、低耐圧トランジスタ形成領域ＬＡ及び高耐圧トランジスタ形成領域ＨＡ内において、絶縁体２２Ｚに開口部を形成するためのパターニングが、マスク９３に対して施される。これと同時に、高耐圧トランジスタ形成領域ＨＡ内のシールドゲート形成領域において、素子分離絶縁膜１５Ｈ内に溝ＲＣ１を形成するためのパターニングが、マスク９３に対して施される。
【０２２８】
この際、素子分離絶縁膜１５Ｈ内に形成される溝ＲＣ１の幅Ｗ２が、シールドゲート電極の配線幅Ｗ１と実質的に同じ大きさになるように、シールドゲート形成領域を覆うマスク９３がパターニングされる。
【０２２９】
そして、パターニングされたマスク９３に基づいて、導電層２３Ｚ、絶縁体２２Ｚ、ポリシリコン層２１Ｚ及び素子分離絶縁膜１５Ｈが、エッチングされる。これによって、トランジスタのゲート電極が形成される領域において、導電層２３Ｚ及び絶縁体２２Ｚに、開口部ＯＰが形成される。シールドゲート形成領域において、このＥＩ工程によって、素子分離絶縁膜１５Ｈの上面が半導体基板側に後退し、素子分離絶縁膜１５Ｈ上面に溝ＲＣ１が形成される。そして、本実施形態において、絶縁体２２Ｚ及び第１の導電層２３Ｚは、シールドゲート形成領域内から除去される。
【０２３０】
図２２を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図２２は、メモリセル及び周辺トランジスタのチャネル幅方向に沿う断面工程図である。図２２の（ａ）は、メモリセルアレイの断面工程図を示している。図２２の（ｂ）は、低耐圧トランジスタの断面工程図を示している。図２２の（ｃ）は、高耐圧トランジスタの断面工程図を示している。
【０２３１】
図２２に示されるように、図１６及び図１７に示される工程と実質的に同様に、ＥＩ工程のためのマスクが除去された後、第２の導電層（例えば、ポリシリコン層）２４Ｚが、ポリシリコン層２１Ｚ上、絶縁体２２Ｚ上、第１の導電層２３Ｚ上及び素子分離絶縁膜１５Ｈ上に、例えば、ＣＶＤ法によって堆積される。第２の導電層２４Ｚ上に、例えば、ハードマスク９３が堆積される。
【０２３２】
本実施形態において、シールドゲート形成領域内の素子分離絶縁膜１５Ｈの溝ＲＣ１内部には、第２の導電層２４Ｚによって、充填される。第１の導電層２３Ｚ及び絶縁体２２Ｚは、ＥＩ工程によってシールドゲート形成領域内から除去されているため、シールドゲート形成領域内において、第２の導電層２４Ｚは、第１の導電層２３Ｚ及び絶縁体２２Ｚに接触しない。
【０２３３】
図２３を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図２３は、メモリセル及び周辺トランジスタのチャネル幅方向に沿う断面工程図である。図２３の（ａ）は、メモリセルアレイの断面工程図を示している。図２３の（ｂ）は、低耐圧トランジスタの断面工程図を示している。図２３の（ｃ）は、高耐圧トランジスタの断面工程図を示している。
【０２３４】
図２３に示されるように、図１８及び図１９に示される工程と実質的に同様に、ハードマスク９３が、各構成部材が所定の寸法になるように、パターンニングされる。パターニングされたハードマスク９３に基づいて、各トランジスタのゲート電極及びシールドゲート電極２４Ｚが、ＲＩＥ法によって、形成される。  
この工程において、シールドゲート電極を形成するための構成部材（第２の導電層）２４Ｚが、シールドゲート形成領域内における素子分離絶縁膜１５Ｈ内の溝ＲＣ１の幅Ｗ２と実質的に同じ寸法を有するように、加工される。
【０２３５】
この後、図４、図５及び図２０に示されるように、図１８及び図１９に示される工程と同様に、ソース／ドレイン拡散層が半導体基板１０内に形成された後、層間絶縁膜８０Ａが、半導体基板１０上に堆積される。第２の導電層２４，２４Ｌ，２４Ｈ、２４Ｓの上面に対してシリサイド処理が実行され、第２の導電層２４，２４Ｌ，２４Ｈ、２４Ｓの表層部に、第３の導電層２５，２５Ｌ，２５Ｈ、２５Ｓとしてのシリサイド層が形成される。
【０２３６】
そして、第１の実施形態と同様に、層間絶縁膜、プラグ及び配線が、順次形成される。以上の工程によって、第２の実施形態の半導体メモリ（フラッシュメモリ）が形成される。
【０２３７】
本実施形態において、シールドゲート電極ＳＩＧが、素子分離絶縁膜１５Ｈの上面の溝ＲＣ１内に形成される。そして、シールドゲート電極ＳＩＧの配線幅Ｗ１は、シールドゲート形成領域内の素子分離絶縁膜１５Ｈに形成された溝ＲＣ１の幅Ｗ２と実質的に同じ大きさを有するように、ＥＩ工程によって形成される。
【０２３８】
第１の実施形態と同様に、基板表面に対して垂直方向において、シールドゲート電極ＳＩＧの底部は、素子分離絶縁膜１５Ｈの上面の最も高い部分よりも半導体基板１０の底部側に位置し、高耐圧トランジスタのゲートフリンジ部の底部より半導体基板側に位置する。本実施形態の製造方法で形成されたフラッシュメモリにおいて、基板表面に対して垂直方向におけるシールドゲート電極ＳＩＧの底部と半導体領域１０との間隔Ｄ１は、ゲートフリンジ部ＧＦの底部と半導体領域１０との間隔Ｄ２より小さい。
【０２３９】
さらに、本実施形態のフラッシュメモリにおいて、シールドゲート電極ＳＩＧの底部と素子分離絶縁膜１５Ｈ下方の半導体領域１０との対向面積が、第１の実施形態のシールドゲート電極と半導体領域との対向面積より大きくなる。
【０２４０】
したがって、第２の実施形態のフラッシュメモリにおいて、シールドゲート電極ＳＩＧによる素子分離絶縁膜１５Ｈ下方の反転層の形成を抑制する効果は、第１の実施形態の製造方法で形成されたフラッシュメモリに比較して、より増強される。
【０２４１】
また、本実施形態のように、シールドゲート電極ＳＩＧの配線幅と素子分離絶縁膜１５Ｈの溝ＲＣ１の幅を実質的に同じにする場合、素子分離絶縁膜１５Ｈ内に溝ＲＣ１を形成するためのマスクの開口部の寸法、又は、シールドゲート電極を形成するためのマスクの開口部の寸法を変更すれればよい。
【０２４２】
それゆえ、本実施形態のフラッシュメモリの製造方法において、シールドゲート電極ＳＩＧと半導体領域１０との対向面積を大きくするために、フラッシュメモリを形成するための製造工程が増加することは無い。
【０２４３】
したがって、第２の実施形態の半導体メモリの製造方法によれば、製造工程が増加することなしに、動作特性が向上したメモリを提供できる。
【０２４４】
（３）  第３の実施形態  
図２４及び図２５を参照して、第３の実施形態の半導体メモリ及びその製造方法について、説明する。ここでは、第１及び第２の実施形態と共通の部材、機能及び製造工程の説明は、必要に応じて行う。
【０２４５】
（ａ）  構造  
図２４を用いて、第３の実施形態のフラッシュメモリの構造について、説明する。第３の実施形態において、メモリセル、セレクトトランジスタ及び低耐圧トランジスタの構造は、図２乃至図４に示される構造とそれぞれ同じなので、それらの構造の説明及び図示は、省略する。また、第３の実施形態において、シールドゲート電極ＳＩＧの構造が、第１及び第２の実施形態と異なるのみで、高耐圧トランジスタＨＴの構造は、第１及び第２の実施形態と実質的に同じである。それゆえ、高耐圧トランジスタＨＴのチャネル長方向に沿う断面構造について、ここでの説明及び図示は省略する。
【０２４６】
図２４は、本実施形態のフラッシュメモリが含むシールドゲート電極ＳＩＧの構造を説明するための図である。
【０２４７】
図２４の（ａ）は、シールドゲート電極が設けられた周辺回路領域（高耐圧トランジスタ形成領域）の平面図を示している。図２４の（ｂ）は、シールドゲート電極が設けられた周辺回路領域（高耐圧トランジスタ形成領域）の断面図を示している。図２４の（ｂ）は、トランジスタのチャネル幅方向に沿う断面図である。
【０２４８】
本実施形態のフラッシュメモリは、シールドゲート電極ＳＩＧの構造及びその形成領域の構造が、第１及び第２の実施形態と異なる。
【０２４９】
図２４に示されるように、本実施形態のフラッシュメモリにおいて、素子分離絶縁膜１５Ｈの上面に形成される溝ＲＣ１の幅Ｗ２は、シールドゲート電極ＳＩＧの幅Ｗ１より大きい。
【０２５０】
本実施形態において、シールドゲート電極ＳＩＧの側面は、溝ＲＣ１の内側面（素子分離絶縁膜１５Ｈの側面）に接触しない。シールドゲート電極ＳＩＧの側面と素子分離絶縁膜１５Ｈの側面との間には、層間絶縁膜８０又は側壁絶縁膜（図示せず）が、埋め込まれている。
【０２５１】
高耐圧トランジスタ領域内の素子分離絶縁膜１５Ｈの上面の断面構造は、例えば、階段状になる。
【０２５２】
例えば、半導体基板表面に対して垂直方向において、シールドゲート電極ＳＩＧの上部の位置は、ゲート電極ＨＧの上面に位置より低くなっており、半導体基板１０の底部側に後退している。
【０２５３】
例えば、本実施形態において、シールドゲート電極ＳＩＧとゲートフリンジ部ＧＦとの間の間隔が大きくなる。そのため、シールドゲート電極ＳＩＧとゲートフリンジ部ＧＦとの間の寄生容量を、小さくできる。
【０２５４】
本実施形態のフラッシュメモリにおいても、第１及び第２の実施形態と同様に、シールドゲート電極ＳＩＧの底部と半導体領域１０との間隔Ｄ１が、ゲートフリンジ部ＧＦの底部と半導体領域１０との間隔Ｄ２より小さくできる。その結果として、シールドゲート電極ＳＩＧによる素子分離絶縁膜１５Ｈ下の反転層の形成を抑制する効果が、増強される。
【０２５５】
また、本実施形態のフラッシュメモリのように、溝ＲＣ１の幅Ｗ２が、シールドゲート電極ＳＩＧの配線幅Ｗ１より大きい場合であっても、フラッシュメモリの製造工程が増加することはない。
【０２５６】
したがって、第３の実施形態の半導体メモリによれば、素子間リークを低減できる。
【０２５７】
（ｂ）  製造方法  
図２４及び図２５を用いて、第３の実施形態の半導体メモリの製造方法について、説明する。尚、本実施形態の半導体メモリの製造方法において、第１及び第２の実施形態の半導体メモリの製造方法と同じ製造工程については、説明及び図示を省略する。
【０２５８】
図２５を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図２５は、メモリセル及び周辺トランジスタのチャネル幅方向に沿う断面工程図である。図２５の（ａ）は、メモリセルアレイの断面工程図を示している。図２５の（ｂ）は、低耐圧トランジスタの断面工程図を示している。図２５の（ｃ）は、高耐圧トランジスタの断面工程図を示している。
【０２５９】
図２５に示されるように、図７乃至図１５に示される工程と実質的に同じ工程によって、ポリシリコン層２１Ｚ上及び素子分離絶縁膜１５，１５Ｌ，１５Ｈ上に、ゲート間絶縁膜としての絶縁体２２Ｚ及び第１の導電層２３Ｚが、順次堆積される。
【０２６０】
そして、ＥＩ工程によって、絶縁体２２Ｚに、開口部が形成される。このＥＩ工程と同時に、シールドゲート形成領域内において、素子分離絶縁膜１５Ｈの上面内に、溝ＲＣ１が形成される。
【０２６１】
本実施形態のフラッシュメモリの製造方法において、溝ＲＣ１の幅Ｗ２は、後の工程で形成されるシールドゲート電極の配線幅Ｗ１よりも大きく設定されている。この場合、絶縁体２２Ｚ及び第１の導電層２３Ｚは、シールドゲート形成領域内から除去される。
【０２６２】
そして、ＥＩ工程のためのマスクが除去された後、第１の導電層２３Ｚ及び素子分離絶縁膜１５，１５Ｌ，１５Ｈ上に、第２の導電層２４Ｚ及びマスク９３が堆積される。マスク９３がパターニングされた後、導電層２１Ｚ，２３Ｚ，２４Ｚは、マスク９３のパターンに基づいて、ゲート加工される。
【０２６３】
これによって、各トランジスタ形成領域において、トランジスタのゲートパターン（ゲート電極）が形成されるのと同時に、シールドゲート電極のパターンが形成される。
【０２６４】
シールドゲート形成領域内において、シールドゲート電極ＳＩＧの配線幅Ｗ１は、素子分離絶縁膜１５Ｈ内に形成される溝ＲＣ１の幅Ｗ２よりも小さいので、シールドゲート電極を形成するための導電層２４Ｚの側面は、素子分離絶縁膜１５Ｈに接触しない。
【０２６５】
この後、図２４に示されるように、ソース／ドレイン拡散層が形成された後、加工された導電層（ゲート電極）の側面上に、側壁絶縁膜（図示せず）が形成され、層間絶縁膜８０が堆積される。層間絶縁膜８０に対するエッチバックにより、導電層の上面が露出され、導電層の上面にシリサイド層が形成される。そして、層間絶縁膜、コンタクトプラグ及び配線が、順次形成される。
【０２６６】
以上の工程によって、第３の実施形態のフラッシュメモリが、完成する。
【０２６７】
本実施形態のフラッシュメモリの製造方法において、シールドゲート電極ＳＩＧは、シールドゲート形成領域内の素子分離絶縁膜１５Ｈの上面の溝ＲＣ１内に形成される。素子分離絶縁膜１５Ｈに形成された溝ＲＣの幅Ｗ２が、シールドゲート電極ＳＩＧの配線幅Ｗ１より大きくなるように、ＥＩ工程によって素子分離絶縁膜１５Ｈの上面の溝ＲＣ１が形成される。シールドゲート電極ＳＩＧの配線幅Ｗ１は、溝ＲＣ１の幅Ｗ２より小さい。
【０２６８】
本実施形態のフラッシュメモリの製造方法において、シールドゲート電極ＳＩＧの底部と半導体領域１０との間隔Ｄ１は、ゲートフリンジ部ＧＦの底部と半導体領域１０との間隔Ｄ２より小さい。それゆえ、シールドゲート電極ＳＩＧによる素子分離絶縁膜１５Ｈ下方における反転層の発生を抑制する効果が、増強される。
【０２６９】
本実施形態のフラッシュメモリの製造方法においても、製造工程の増加無しに、上記の構造のシールドゲート電極ＳＩＧを形成できる。
【０２７０】
したがって、第３の実施形態の半導体メモリの製造方法によれば、製造工程の増加なしに、動作特性の向上したメモリを提供できる。
【０２７１】
（４）  第４の実施形態  
図２６乃至図２９を参照して、第４の実施形態の半導体メモリ及びその製造方法について説明する。尚、第１乃至第３の実施形態と共通する部材及び機能については、必要に応じて詳細に説明する。
【０２７２】
（ａ）  構造  
図２６を用いて、第４の実施形態の半導体メモリ（例えば、フラッシュメモリ）の構造について、説明する。第４の実施形態において、メモリセル、セレクトトランジスタ及び低耐圧トランジスタの構造は、図２乃至図４に示される構造とそれぞれ同じなので、それらの構造の説明及び図示は、省略する。また、第４の実施形態において、シールドゲート電極ＳＩＧの構造が、第１乃至第３の実施形態と異なるのみで、高耐圧トランジスタＨＴの構造は、第１乃至第３の実施形態と実質的に同じである。それゆえ、高耐圧トランジスタのチャネル長方向に沿う断面構造について、ここでの説明及び図示は省略する。
【０２７３】
図２６は、本実施形態のフラッシュメモリが含むシールドゲート電極ＳＩＧの構造を説明するための図である。図２６の（ａ）は、シールドゲート電極が設けられた周辺回路領域（高耐圧トランジスタ形成領域）の平面図を示している。図２６の（ｂ）は、シールドゲート電極が設けられた周辺回路領域（高耐圧トランジスタ形成領域）の断面図を示している。図２６の（ｂ）は、トランジスタのチャネル幅方向に沿う断面図である。
【０２７４】
第１乃至第３の実施形態において、シールドゲート形成領域において、シールドゲート電極ＳＩＧの形成位置を半導体基板１０の底部側に後退させる工程、すなわち、シールドゲート電極ＳＩＧを設ける溝を素子分離絶縁膜の上面に形成する工程は、ゲート間絶縁膜２２と同時に形成される絶縁体内に開口部を形成する工程（ＥＩ工程）と、共通化されていた。但し、シールドゲート電極ＳＩＧの少なくとも一部を設ける溝は、メモリセルアレイや周辺トランジスタの形成工程と共通化されていれば、ＥＩ工程以外の工程で形成されてもよい。
【０２７５】
本実施形態のフラッシュメモリにおいて、図２６に示されるように、シールドゲート形成領域内の素子分離絶縁膜１５Ｈ内に溝ＲＣ２を形成する工程は、メモリセルアレイ２内において浮遊ゲート電極２１の側面を露出させるために素子分離絶縁膜１５に施されるエッチバック工程（ＥＢ工程）と共通化される。
【０２７６】
この場合、図２６に示されるように、ゲート間絶縁膜としての絶縁体２２Ｈが形成される前に、シールドゲート電極ＳＩＧが設けられる溝ＲＣ２が、素子分離絶縁膜１５Ｈの上面内に形成される。そのため、溝ＲＣ２内に、ゲート間絶縁膜２２と同じ構成（材料及び膜厚）の絶縁体２２Ｓが設けられている。シールドゲート電極ＳＩＧが含む導電層２３Ｓと素子分離絶縁膜１５Ｈとの間に、絶縁体２２Ｓが設けられ、シールドゲート電極ＳＩＧの導電体は、素子分離絶縁膜１５Ｈに直接接触しない。
【０２７７】
尚、本実施形態において、半導体基板表面に対して垂直方向において、シールドゲート電極ＳＩＧの上部の位置は、ゲート電極ＨＧの上面の位置と実質的に同じ高さに設定されている。
【０２７８】
シールドゲート電極ＳＩＧが埋め込まれる溝ＲＣ２が、絶縁体２２Ｈによって満たされないように、溝ＲＣ２の幅が、適宜設定されることが好ましい。例えば、シールドゲート電極ＳＩＧが設けられる溝ＲＣ２の幅Ｗ２は、絶縁体（ゲート間絶縁膜）２２Ｈの膜厚の２倍より大きい寸法を有している。例えば、溝ＲＣ２の深さは、浮遊ゲート電極２１の側面が露出する寸法と実質的に同じであって、下部電極層２１Ｈの側面全体が露出しない寸法に設定される。
【０２７９】
本実施形態のフラッシュメモリにおいて、第１乃至第３の実施形態と同様に、素子分離絶縁膜１５Ｈ上において、シールドゲート電極ＳＩＧは、高耐圧トランジスタＨＴのゲート電極ＨＧのゲートフリンジ部ＧＦに隣接する。  
本実施形態において、シールドゲート電極ＳＩＧの少なくとも一部分は、ＥＢ工程で形成された溝ＲＣ２内に埋め込まれている。そして、半導体基板１０表面に対して垂直方向において、シールドゲート電極ＳＩＧの溝ＲＣ２に埋め込まれた部分（埋め込み部）の底部は、素子分離絶縁膜１５Ｈの上面の最も高い部分及びゲートフリンジ部ＧＦの底部よりも、半導体基板１０の底部側に位置している。シールドゲート電極ＳＩＧの底部と素子分離絶縁膜１５Ｈ下における半導体領域１０との間隔Ｄ１が、ゲートフリンジ部ＧＦと素子分離絶縁膜１５Ｈ下の半導体領域との間隔Ｄ２より小さくなる。
【０２８０】
それゆえ、本実施形態のフラッシュメモリにおいても、シールドゲート電極ＳＩＧの底部と半導体領域１０との間隔Ｄ１及びゲートフリンジ部ＧＦと半導体領域１０との間隔Ｄ２が同じ場合に比較して、高耐圧トランジスタの駆動時におけるシールドゲート電極ＳＩＧによる素子分離絶縁膜１５Ｈ下方の反転層の形成を抑制する効果は、第１乃至第３の実施形態と同様に、大きくなる。
【０２８１】
また、本実施形態のフラッシュメモリにおいて、シールドゲート電極ＳＩＧの底部を、ゲートフリンジ部ＧＦよりも半導体基板側へ位置させるための溝ＲＣ２は、メモリセルアレイ２内の素子分離絶縁膜１５の上面をエッチバックする工程と共通化されている。それゆえ、本実施形態においても、図２６の構造を形成するためにフラッシュメモリの製造工程が増大することは無い。
【０２８２】
したがって、第４の実施形態の半導体メモリによれば、素子間リークを低減できる。
【０２８３】
（ｂ）  製造方法  
図２６乃至図２９を用いて、第４の実施形態の半導体メモリ（フラッシュメモリ）の製造方法について、説明する。尚、本実施形態の半導体メモリの製造方法において、上述の第１乃至第３の実施形態の半導体メモリの製造方法と同じ製造工程については、説明及び図示を省略する。
【０２８４】
図２７を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図２７は、メモリセル及び周辺トランジスタのチャネル幅方向に沿う断面工程図である。図２７の（ａ）は、メモリセルアレイの断面工程図を示している。図２７の（ｂ）は、低耐圧トランジスタの断面工程図を示している。図２７の（ｃ）は、高耐圧トランジスタの断面工程図を示している。
【０２８５】
図２７に示されるように、第１乃至第３の実施形態と同様に、メモリセルアレイ２及び周辺トランジスタ形成領域ＨＡ，ＬＡのそれぞれにおいて、半導体基板１０内に素子分離溝が形成された後、その溝内に、素子分離絶縁膜１５，１５Ｌ，１５Ｈが、埋め込まれる。素子分離絶縁膜１５，１５Ｌ，１５Ｈの上面の位置（高さ）が、ポリシリコン層２１Ｚの上面の位置と一致するように、素子分離絶縁膜１５，１５Ｌ，１５Ｈの上面に対して平坦化処理が施されている。
【０２８６】
そして、メモリセルアレイ２の上方が開口するように、レジストマスク９５が、周辺トランジスタ形成領域ＬＡ，ＨＡ内に形成される。  
本実施形態において、シールドゲート形成領域の溝を形成する位置に、開口部ＯＰＸがマスク（例えば、レジスト）９５内に形成される。この開口部ＯＰＸは、メモリセルアレイ２の上方を開口させるためのパターニングと同時に実行される。
【０２８７】
メモリセルアレイ２の素子分離絶縁膜１５に対するエッチング工程（ＥＢ工程）によって、素子分離絶縁膜１５，１５Ｈの上面が、マスク９５のパターンに基づいて、エッチングされる。これによって、メモリセルアレイ２内の素子分離絶縁膜１５が、半導体基板側に後退する。これと同時に、シールドゲート形成領域において、素子分離絶縁膜１５Ｈの上面に、シールドゲート電極の一部を埋め込むための溝ＲＣ２が形成される。
【０２８８】
本実施形態の製造方法において、溝ＲＣの幅Ｗ２は、後の工程で形成されるゲート間絶縁膜の膜厚の２倍より大きくなるように、マスク９５のパターン（開口部）ＯＰＸの寸法が形成されている。
【０２８９】
図２８を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図２８は、メモリセル及び周辺トランジスタのチャネル幅方向に沿う断面工程図である。図２８の（ａ）は、メモリセルアレイの断面工程図を示している。図２８の（ｂ）は、低耐圧トランジスタの断面工程図を示している。図２８の（ｃ）は、高耐圧トランジスタの断面工程図を示している。
【０２９０】
図２８に示されるように、ＥＢ工程のためのマスクが除去された後、ゲート間絶縁膜としての絶縁体２２Ｚが、ポリシリコン層２１Ｚ上及び素子分離絶縁膜１５，１５Ｌ，１５Ｈ上に堆積される。  
シールドゲート形成領域内において、絶縁体２２Ｚは、溝ＲＣ２の側面上及び溝の底面上に、堆積されている。シールド形成領域内の溝ＲＣ２の大きさは、絶縁体２２Ｚの膜厚の２倍より大きく設定されている。それゆえ、溝ＲＣ２内において、対向する側面上の絶縁体２２Ｚは、互いに接触せずに、溝ＲＣ２内部は、絶縁体２２Ｚによって埋め込まれない。尚、本実施形態の製造方法において、溝ＲＣ２の幅Ｗ２は、後の工程で形成されるシールドゲート電極の配線幅よりも小さくなるように、形成されている。
【０２９１】
絶縁体２２Ｚが、堆積された後、第１の導電層２３Ｚが、絶縁体２２Ｚ上に堆積される。シールドゲート形成領域内において、第１の導電層２３Ｚは、溝ＲＣ２内の絶縁体２２Ｚ上に堆積され、第１の導電層２３Ｚは、溝ＲＣ２内に埋め込まれる。
【０２９２】
図２９を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図２９は、メモリセル及び周辺トランジスタのチャネル幅方向に沿う断面工程図である。図２９の（ａ）は、メモリセルアレイの断面工程図を示している。図２９の（ｂ）は、低耐圧トランジスタの断面工程図を示している。図２９の（ｃ）は、高耐圧トランジスタの断面工程図を示している。
【０２９３】
図２９に示されるように、図１３乃至図１５に示される工程と同様に、セレクトトランジスタ形成領域及び周辺トランジスタ領域ＨＡ，ＬＡ内において、ＥＩ工程によって、第１の導電層２３Ｌ，２３Ｈ及び絶縁体２２Ｌ，２２Ｈ内に、開口部ＯＰが形成される。
【０２９４】
本実施形態において、ＥＩ工程時に、シールドゲート形成領域内の導電層２３Ｓは、マスクによって覆われ、導電層２３Ｓ及び絶縁体２２Ｓは、ＥＩ工程によって、加工されない。
【０２９５】
そして、図１６乃至図１９に示される工程と同様に、第２の導電層２４，２４Ｌ，２４Ｈが堆積され、パターニングされたマスク９６に基づいて、ゲート加工が実行される。本実施形態において、トランジスタのゲート電極において、導電層２４，２４Ｌ，２４Ｈは、開口部ＯＰを経由して、下層のポリシリコン層２１，２１Ｌ，２１Ｈに接続されている。この一方で、シールドゲート電極において、導電層２４Ｓは、導電層２３Ｓ上に設けられ、導電層２３Ｓより下層の絶縁体２２Ｓや素子分離絶縁膜１５Ｈに接触しない。
【０２９６】
ゲート加工の後、ソース／ドレイン拡散層、側壁絶縁膜（図示せず）及び層間絶縁膜が形成され、導電層２４，２４Ｌ，２４Ｌ，２４Ｈ，２４Ｓの上面に、シリサイド層が形成される。
【０２９７】
そして、図４、図５及び図２６に示されるように、第１乃至第３の実施形態と同様に、多層配線技術により、層間絶縁膜、配線及びプラグが、順次形成される。
【０２９８】
以上の工程によって、本実施形態のフラッシュメモリが形成される。
【０２９９】
本実施形態のフラッシュメモリの製造方法において、シールドゲート電極の形成位置を半導体基板１０の底部側に後退させるための溝ＲＣ２は、浮遊ゲート電極の側面を露出させるためにメモリセルアレイ内の素子分離絶縁膜１５に対して実行されるエッチバック（ＥＢ工程）によって、実行される。
【０３００】
本実施形態の製造方法のように、ＥＩ工程とは異なって、ＥＢ工程によって、シールドゲート形成領域における素子分離絶縁膜１５Ｈの上面に、溝ＲＣ２が形成される場合であっても、本実施形態のフラッシュメモリの製造工程が増加することはない。
【０３０１】
また、本実施形態の製造方法によって形成されたフラッシュメモリは、第１乃至第３の実施形態と同様に、シールドゲート電極ＳＩＧの底部と素子分離絶縁膜１５Ｈ下方の半導体領域１０との間隔Ｄ１が、ゲートフリンジ部の底部と素子分離絶縁膜１５Ｈ下方の半導体領域１０との間隔Ｄ２より小さくなる。
【０３０２】
それゆえ、高耐圧トランジスタの駆動時において、シールドゲート電極ＳＩＧによる素子分離絶縁膜１５Ｈ下方の反転層の形成を抑制する効果が、より増強される。
【０３０３】
したがって、第４の実施形態の半導体メモリの製造方法によれば、第１乃至第３の実施形態と同様に、製造工程の増加なしに、動作特性の向上したメモリを提供できる。
【０３０４】
（５）  第５の実施形態  
図３０及び図３１を参照して、第５の実施形態の半導体メモリ及びその製造方法について説明する。尚、第１乃至第４の実施形態と共通する部材及び機能については、必要に応じて詳細に説明する。
【０３０５】
（ａ）  構造  
図３０を用いて、第５の実施形態の半導体メモリ（例えば、フラッシュメモリ）の構造について、説明する。第５の実施形態において、メモリセル、セレクトトランジスタ及び低耐圧トランジスタの構造は、図２乃至図４に示される構造とそれぞれ同じなので、それらの構造の説明及び図示は、省略する。また、第５の実施形態において、シールドゲート電極ＳＩＧの構造が、第１乃至第４の実施形態と異なるのみで、高耐圧トランジスタＨＴの構造は、第１乃至第３の実施形態と実質的に同じである。それゆえ、高耐圧トランジスタのチャネル長方向に沿う断面構造について、ここでの説明及び図示は省略する。
【０３０６】
図３０は、本実施形態のフラッシュメモリが含むシールドゲート電極ＳＩＧの構造を説明するための図である。図３０の（ａ）は、シールドゲート電極が設けられた周辺回路領域（高耐圧トランジスタ形成領域）の平面図を示している。図３０の（ｂ）は、シールドゲート電極が設けられた周辺回路領域（高耐圧トランジスタ形成領域）の断面図を示している。図３０の（ｂ）は、トランジスタのチャネル幅方向に沿う断面図である。
【０３０７】
第５の実施形態において、シールドゲート電極ＳＩＧの配線幅が、素子分離絶縁膜１５Ｈの上面に形成される溝ＲＣ２の幅より大きい例が、示されている。但し、ＥＢ工程で素子分離絶縁膜１５Ｈ内に溝ＲＣ２が形成される場合であっても、第２の実施形態で述べた構造と同様に、シールドゲート電極ＳＩＧの配線幅Ｗ１が、溝ＲＣ２の幅Ｗ２と同じであってもよい。
【０３０８】
この場合、例えば、シールドゲート電極ＳＩＧの底部側の側面は、絶縁体２２Ｓによって覆われている。また、シールドゲート電極ＳＩＧの断面形状は、例えば、凹型の断面形状を有する。
【０３０９】
本実施形態のフラッシュメモリにおいて、シールドゲート電極の底部全体を半導体基板側へ後退させることができるため、第２の実施形態と同様に、シールドゲート電極ＳＩＧの底部と半導体領域１０との対向面積を、大きくできる。それゆえ、本実施形態のフラッシュメモリにおいて、第５の実施形態に比較して、シールドゲート電極ＳＩＧによる素子分離絶縁膜１５Ｈ下方の反転層の形成を抑制する効果を大きくできる。
【０３１０】
したがって、第５の実施形態の半導体メモリによれば、素子間リークを低減できる。
【０３１１】
（ｂ）  製造方法  
図３０及び図３１を用いて、第５の実施形態の半導体メモリ（フラッシュメモリ）の製造方法について、説明する。尚、本実施形態の半導体メモリの製造方法において、上述の第１乃至第４の実施形態の半導体メモリの製造方法と同じ製造工程については、説明及び図示を省略する。
【０３１２】
図３１は、本実施形態のフラッシュメモリの製造方法の一工程を示している。  
図３１において、メモリセル及び周辺トランジスタのチャネル幅方向に沿う断面工程図が示されている。図３１の（ａ）は、メモリセルアレイの断面工程図を示している。図３１の（ｂ）は、低耐圧トランジスタの断面工程図を示している。図３１の（ｃ）は、高耐圧トランジスタの断面工程図を示している。
【０３１３】
図３１に示されるように、図２７に示される工程と同様に、メモリセルアレイ２に対するＥＢ工程のために、メモリセルアレイ２を露出させる開口部が、半導体基板１０上を覆うマスク９５内に形成される。これと同時に、シールドゲート形成領域内において、素子分離絶縁膜１５Ｈ内に溝ＲＣ２を形成するための開口部が、マスク９５内に形成される。
【０３１４】
このマスクの開口部の寸法は、マスクに基づいて形成される溝ＲＣ２の幅Ｗ２が、後の工程で形成されるシールドゲート電極の配線幅Ｗ１と実質的に同じ大きさを有するように、設定される。
【０３１５】
マスクに基づいて、メモリセルアレイ２内及びシールドゲート形成領域内の素子分離絶縁膜１５Ｈが、エッチングされる。これによって、メモリセルアレイ２内の素子分離絶縁膜１５の上面がエッチングされるのと同時に、シールドゲート電極ＳＩＧが設けられる溝ＲＣ２が、素子分離絶縁膜１５Ｈ内に形成される。
【０３１６】
そして、第５の実施形態で述べた例と同様に、絶縁体２２Ｚ、導電層２３Ｚ，２４Ｚが形成され、ゲート加工によって、各トランジスタのゲート電極及びシールドゲート電極が形成される。
【０３１７】
このように、シールドゲート形成領域において、ＥＢ工程時に用いられるマスク９５内に、シールドゲート電極ＳＩＧの配線幅Ｗ１と実質的に同じ幅の開口部を形成することによって、シールドゲート電極の配線幅Ｗ１と溝の幅Ｗ２とを実質的に同じ大きさにできる。
【０３１８】
ゲート加工の後、ソース／ドレイン拡散層、側壁絶縁膜（図示せず）及び層間絶縁膜が形成され、導電層２４，２４Ｌ，２４Ｌ，２４Ｈ，２４Ｓの上面に、シリサイド層が形成される。そして、多層配線技術により、層間絶縁膜、配線及びプラグが、順次形成される。
【０３１９】
以上のように、本実施形態のフラッシュメモリの製造方法において、ＥＢ工程を用いて、シールドゲート電極ＳＩＧの配線幅Ｗ１と実質的に同じ幅Ｗ１の溝ＲＣ２が、素子分離絶縁膜１５Ｈ内に形成される場合であっても、大きな製造工程の変更及び増加なしに、本実施形態のフラッシュメモリを形成できる。
【０３２０】
したがって、第５の実施形態の半導体メモリによれば、素子間リークを低減できる。また、第５の実施形態の半導体メモリの製造方法によれば、製造工程の増加なしに、動作特性の向上したメモリを提供できる。
【０３２１】
（６）  第６の実施形態  
図３２及び図３３を参照して、第６の実施形態の半導体メモリ及びその製造方法について説明する。
【０３２２】
図３２を用いて、第６の実施形態の半導体メモリ（例えば、フラッシュメモリ）の構造について、説明する。第６の実施形態において、メモリセル、セレクトトランジスタ及び低耐圧トランジスタの構造は、図２乃至図４に示される構造とそれぞれ同じなので、それらの構造の説明及び図示は、省略する。また、第６の実施形態において、シールドゲート電極ＳＩＧの構造が、第１乃至第５の実施形態と異なるのみで、高耐圧トランジスタＨＴの構造は、第１乃至第５の実施形態と実質的に同じである。それゆえ、高耐圧トランジスタＨＴのチャネル長方向に沿う断面構造について、ここでの説明及び図示は省略する。尚、第１乃至第５の実施形態と共通する部材及び機能については、必要に応じて詳細に説明する。
【０３２３】
図３２は、本実施形態のフラッシュメモリが含むシールドゲート電極ＳＩＧの構造を説明するための図である。図３２の（ａ）は、シールドゲート電極が設けられた周辺回路領域（高耐圧トランジスタ形成領域）の平面図を示している。図３２の（ｂ）は、シールドゲート電極が設けられた周辺回路領域（高耐圧トランジスタ形成領域）の断面図を示している。図３２の（ｂ）は、トランジスタのチャネル幅方向に沿う断面図である。
【０３２４】
図３２に示されるように、本実施形態のフラッシュメモリにおいて、シールドゲート形成領域における素子分離絶縁膜１５Ｈの溝ＲＣ２の幅Ｗ２は、シールドゲート電極ＳＩＧの配線幅Ｗ１よりも大きい寸法を有している。
【０３２５】
この場合、シールドゲート形成領域において、ゲート間絶縁膜と同じ構成（材料、膜厚）の絶縁体２２Ｓが、シールドゲート電極ＳＩＧの底部と素子分離絶縁膜１５Ｈの上部との間に、設けられている。
【０３２６】
例えば、半導体基板表面に対して垂直方向において、シールドゲート電極ＳＩＧの上部の位置は、ゲート電極ＨＧの上面の位置と実質的に同じ高さに設定される場合もあるし、ゲート電極ＨＧの上面に位置よりも低くなる場合もある。
【０３２７】
シールドゲート電極ＳＩＧは、素子分離絶縁膜１５Ｈの溝ＲＣ２内の絶縁体２２Ｓ上に設けられた構造を有している。シールドゲート電極ＳＩＧの側面は、溝ＲＣ２の内側面（素子分離絶縁膜１５Ｈ）に接触しない。シールドゲート電極ＳＩＧの側面と溝ＲＣ２の内側面との間には、層間絶縁膜（又は側壁絶縁膜）が、埋め込まれている。
【０３２８】
ここで、図３３を用いて、本実施形態のフラッシュメモリの製造方法について説明する。尚、本実施形態の半導体メモリの製造方法において、上述の第１乃至第４の実施形態の半導体メモリの製造方法と同じ製造工程については、説明及び図示を省略する。
【０３２９】
図３３は、本実施形態のフラッシュメモリの製造方法の一工程を示している。  
図３３において、メモリセル及び周辺トランジスタのチャネル幅方向に沿う断面工程図が示されている。図３３の（ａ）は、メモリセルアレイの断面工程図を示している。図３３の（ｂ）は、低耐圧トランジスタの断面工程図を示している。図３３の（ｃ）は、高耐圧トランジスタの断面工程図を示している。
【０３３０】
図２７及び図３１に示される工程と同様に、メモリセルアレイに対するＥＢ工程のために、メモリセルアレイ２において、メモリセルアレイ２を露出させる開口部が、半導体基板１０上を覆うマスク９５内に形成され、シールドゲート形成領域内において、素子分離絶縁膜１５Ｈ内に溝ＲＣ２を形成するための開口部が、マスク９５内に形成される。
【０３３１】
このマスクの開口部の寸法は、マスクに基づいて形成される溝ＲＣ２の幅Ｗ２が、後の工程で形成されるシールドゲート電極の配線幅Ｗ１より大きくなるように、設定されている。
【０３３２】
マスクに基づいて、メモリセルアレイ２内及びシールドゲート形成領域内の素子分離絶縁膜１５，１５Ｈが、エッチングされる。これによって、メモリセルアレイ２内の素子分離絶縁膜１５の上面がエッチングされるのと同時に、シールドゲート電極ＳＩＧが設けられる溝ＲＣ２が、素子分離絶縁膜１５Ｈ内に形成される。
【０３３３】
この後、図３３に示されるように、第４及び第５の実施形態で述べた例と同様に、絶縁体２２Ｚ、導電層２３Ｚ，２４Ｚが形成され、素子分離絶縁膜１５，１５Ｈ上及び導電層２２Ｚ上に堆積される。そして、パターニングされたマスク９６に基づいてゲート積層体が加工され、各トランジスタのゲート電極及びシールドゲート電極が形成される。
【０３３４】
このように、シールドゲート形成領域において、ＥＢ工程時に用いられるマスク９５内に、シールドゲート電極ＳＩＧの配線幅Ｗ１より大きい寸法の開口部が形成されることによって、溝ＲＣ２の幅Ｗ２を、シールドゲート電極の配線幅Ｗ１よりも大きくできる。
【０３３５】
尚、上記の幅Ｗ１，Ｗ２の関係を有するシールドゲート電極ＳＩＧと溝ＲＣ２とを形成する場合に、加工時に素子分離絶縁膜１５Ｈの溝ＲＣ２を大きくせずに、シールドゲート電極ＳＩＧの加工幅を、溝ＲＣ２の幅Ｗ２よりも小さくなるように加工してもよい。
【０３３６】
以上のように、本実施形態のフラッシュメモリが形成される。
【０３３７】
本実施形態のフラッシュメモリにおいて、シールドゲート電極の形成位置を半導体基板１０の底部側に後退させるための溝ＲＣ２は、浮遊ゲート電極の側面を露出させるためにメモリセルアレイ内の素子分離絶縁膜１５に対して実行されるエッチバック（ＥＢ工程）によって、実行される。これによって、半導体基板表面に対して垂直方向において、シールドゲート電極ＳＩＧと半導体領域との間隔Ｄ１が、ゲートフリンジ部ＧＦと半導体領域１０との間隔より小さくなる。その結果として、シールドゲート電極ＳＩＧによる素子分離絶縁膜１５Ｈ下方の反転層の形成の抑制が、増強される。
【０３３８】
本実施形態の製造方法において、ＥＢ工程を用いて、シールドゲート電極ＳＩＧの配線幅Ｗ１よりも幅Ｗ２を有する溝ＲＣ２が、素子分離絶縁膜１５Ｈ内に形成される場合であっても、大きな製造工程の変更及び増加なしに、本実施形態のフラッシュメモリを形成できる。
【０３３９】
したがって、第６の実施形態の半導体メモリによれば、素子間リークを低減できる。また、第６の実施形態の半導体メモリの製造方法によれば、製造工程の増加なしに、動作特性の向上したメモリを提供できる。
【０３４０】
（７）  第７の実施形態  
図３４乃至図３６を参照して、第７の実施形態の半導体メモリ及びその製造方法について説明する。尚、第１乃至第６の実施形態と共通する部材及び機能については、必要に応じて詳細に説明する。
【０３４１】
（ａ）  構造  
図３４を用いて、第７の実施形態のフラッシュメモリの構造について、説明する。  
第７の実施形態において、メモリセル、セレクトトランジスタ及び低耐圧トランジスタの構造は、図２乃至図４に示される構造とそれぞれ同じなので、それらの構造の説明及び図示は、省略する。また、第７の実施形態において、シールドゲート電極ＳＩＧの構造が、第１乃至第６の実施形態と異なるのみで、高耐圧トランジスタＨＴの構造は、第１乃至第６の実施形態と実質的に同じなので、高耐圧トランジスタのチャネル長方向に沿う断面構造について、ここでの説明及び図示は省略する。尚、第１乃至第６の実施形態と共通する部材及び機能については、必要に応じて詳細に説明する。
【０３４２】
図３４は、本実施形態のフラッシュメモリが含むシールドゲート電極ＳＩＧの構造を説明するための図である。図３４は、シールドゲート電極が設けられた周辺回路領域（高耐圧トランジスタ形成領域）の断面図を示している。図３４は、トランジスタのチャネル幅方向に沿う断面図である。尚、シールドゲート電極が設けられた周辺回路領域（高耐圧トランジスタ形成領域）の平面構造は、図３の（ｃ）に示される構造と実質的に同じであるので、ここでの図示は省略する。
【０３４３】
図３４に示されるように、本実施形態のフラッシュメモリにおいて、メモリセルアレイ２に対するＥＢ工程時において、周辺トランジスタ形成領域ＨＡ，ＬＡに対してマスクを形成せずに、周辺トランジスタ形成領域ＬＡ，ＨＡの素子分離絶縁膜１５Ｌ，１５Ｈ’も、ＥＢ条件下にさらされる。この場合、高耐圧トランジスタ形成領域ＨＡ内の素子分離絶縁膜１５Ｈ’の上面は、半導体基板１０の底部側へ後退されている。
【０３４４】
上述のＥＢ工程によって半導体基板の底部側に後退された素子分離絶縁膜１５Ｈ内に、溝ＲＣ３が形成される。その溝ＲＣ３は、ＥＩ工程によって、形成される。シールドゲート電極ＳＩＧの少なくとも一部分が、溝ＲＣ３内に埋め込まれる。
【０３４５】
本実施形態において、半導体基板表面に対して垂直方向において、シールドゲート電極ＳＩＧの上面の位置は、ゲート電極ＨＧの上面の位置よりも低くなっており、半導体基板１０の底部側へ後退している。ただし、素子分離絶縁膜１５Ｈ’の幅及びゲート電極ＨＧ間の間隔に応じて、半導体基板表面に対して垂直方向において、シールドゲート電極ＳＩＧの上部の位置は、ゲート電極ＨＧの上面の位置と実質的に同じ高さに設定される場合もある。
【０３４６】
この場合、ゲートフリンジ部ＧＦも、半導体基板側に後退するように、素子分離絶縁膜１５Ｈ上に設けられる。本実施形態のフラッシュメモリにおいて、シールドゲート電極ＳＩＧの底部と素子分離絶縁膜１５Ｈ’下方の半導体領域１０との間隔Ｄ１が、ゲートフリンジ部ＧＦの底部と素子分離絶縁膜１５Ｈ’下方の半導体領域１０との間隔Ｄ２より小さくなっているのは、第１乃至第６の実施形態と同様である。
【０３４７】
本実施形態のように、ＥＢ工程によって半導体基板側に後退された上面を有する素子分離絶縁膜１５Ｈ内に、シールドゲート電極ＳＩＧの底部の少なくとも一部分が埋め込まれる溝ＲＣ３が形成される構造であっても、第１乃至第６の実施形態のフラッシュメモリと実質的に同様の効果が得られる。
【０３４８】
すなわち、本実施形態のフラッシュメモリによって、高耐圧トランジスタの駆動時において、シールドゲート電極ＳＩＧによる素子分離絶縁膜１５Ｈ’下方の反転層の形成を抑制する効果が、増強される。
【０３４９】
したがって、第７の実施形態の半導体メモリによれば、素子間リークを低減できる。
【０３５０】
（ｂ）  製造方法  
図３４及び図３６を用いて、第７の実施形態の半導体メモリ（例えば、フラッシュメモリ）の製造方法について、説明する。尚、本実施形態の半導体メモリの製造方法において、第１乃至第６の実施形態の半導体メモリの製造方法と同じ製造工程については、説明及び図示を省略する。
【０３５１】
図３５を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図３５は、メモリセル及び周辺トランジスタのチャネル幅方向に沿う断面工程図である。図３５の（ａ）は、メモリセルアレイの断面工程図を示している。図３５の（ｂ）は、低耐圧トランジスタの断面工程図を示している。図３５の（ｃ）は、高耐圧トランジスタの断面工程図を示している。
【０３５２】
図３５に示されるように、ＥＢ工程時において、周辺トランジスタ形成領域ＨＡ，ＬＡを覆うマスクを形成せずに、半導体基板１０の全面に対して、メモリセルアレイ２内の素子分離絶縁膜１５に対するエッチバックが、実行される。これによって、メモリセルアレイ２内の素子分離絶縁膜１５の上面がエッチングされるのと同時に、周辺トランジスタ形成領域内の素子分離絶縁膜１５Ｌ，１５Ｈ’の上面も、エッチングされる。高耐圧トランジスタ形成領ＨＡ及び低耐圧トランジスタ形成領域ＬＡにおいて、ＥＢ工程によって、素子分離絶縁膜１５Ｌ，１５Ｈ’の上面は、ゲート絶縁膜２０Ｌ，２２Ｈ上のポリシリコン層２１Ｚの上面より半導体基板１０の底部側へ後退する。
【０３５３】
図３６を用いて、本実施形態のフラッシュメモリの製造方法の一工程について、説明する。図３６は、メモリセル及び周辺トランジスタのチャネル幅方向に沿う断面工程図である。図３６の（ａ）は、メモリセルアレイの断面工程図を示している。図３６の（ｂ）は、低耐圧トランジスタの断面工程図を示している。図３６の（ｃ）は、高耐圧トランジスタの断面工程図を示している。
【０３５４】
ＥＢ工程によって、メモリセルアレイ２及び周辺トランジスタ形成領域ＨＡ，ＬＡ内の素子分離絶縁膜１５，１５Ｌ，１５Ｈの上面がエッチバックされた後、ポリシリコン層２１Ｚ上及び素子分離絶縁膜１５，１５Ｌ，１５Ｈ’上に、ゲート間絶縁膜として絶縁体２２Ｚ、第１の導電層２３Ｚ及びマスク９７が、順次堆積される。
【０３５５】
そして、図１３乃至図１５を用いて説明した工程と同様に、パターニングされたマスク９７に基づいて、溝ＲＣ３が、導電層２３Ｚ及び絶縁体２２Ｚに開口部ＯＰが形成されるのと同時に、ＥＢ工程によってエッチバックされた素子分離絶縁膜１５Ｈ内に、形成される。例えば、溝ＲＣの幅Ｗ２は、後の工程で形成されるシールドゲート電極の配線幅よりも小さい。
【０３５６】
この後、第１乃至第６の実施形態において説明した工程と同様に、ゲート電極、ソース／ドレイン拡散層、コンタクト及び配線が、順次形成される。
【０３５７】
以上の工程によって、本実施形態のフラッシュメモリが形成される。
【０３５８】
本実施形態のフラッシュメモリの製造方法においても、製造工程の追加なしに、半導体基板表面に対して垂直方向において、シールドゲート電極ＳＩＧと半導体領域との間隔Ｄ１が、ゲートフリンジ部ＧＦと半導体領域１０との間隔より小さいフラッシュメモリを形成できる。その結果として、シールドゲート電極ＳＩＧによる素子分離絶縁膜１５Ｈ下方の反転層の形成の抑制が、増強される。
【０３５９】
本実施形態のフラッシュメモリの製造方法において、メモリセルアレイ２に対するＥＢ工程の際に、周辺領域を覆うマスク層を形成する工程を削減できる。それゆえ、本実施形態のフラッシュメモリの製造方法によれば、第１乃至第６の実施形態の効果に加え、半導体メモリの製造工程を簡略できる。
【０３６０】
以上のように、第７の実施形態の半導体メモリによれば、素子間リークを低減できる。また、第７の実施形態の半導体メモリの製造方法によれば、製造工程の増加なしに、動作特性の向上したメモリを提供できる。
【０３６１】
（８）  第８の実施形態  
図３７を参照して、第８の実施形態の半導体メモリ及びその製造方法について説明する。第８の実施形態において、メモリセル、セレクトトランジスタ及び低耐圧トランジスタの構造は、図２乃至図４に示される構造とそれぞれ同じなので、それらの構造の説明及び図示は、省略する。また、第８の実施形態において、シールドゲート電極ＳＩＧの構造が、第１乃至第７の実施形態と異なるのみで、高耐圧トランジスタＨＴの構造は、第１乃至第７の実施形態と実質的に同じである。それゆえ、高耐圧トランジスタのチャネル長方向に沿う断面構造について、ここでの説明及び図示は省略する。尚、第１乃至第７の実施形態と共通する部材及び機能については、必要に応じて詳細に説明する。
【０３６２】
図３７は、第８の実施形態の半導体メモリ（例えば、フラッシュメモリ）の構造を説明するための図である。図３７は、シールドゲート電極が設けられた周辺回路領域（高耐圧トランジスタ形成領域）の断面図を示している。図３４は、トランジスタのチャネル幅方向に沿う断面図である。尚、シールドゲート電極が設けられた周辺回路領域（高耐圧トランジスタ形成領域）の平面構造は、図２０に示される構造と実質的に同じであるので、ここでの図示は省略する。
【０３６３】
図３７に示されるように、本実施形態のフラッシュメモリの高耐圧トランジスタＨＴにおいて、シールドゲート電極ＳＩＧ及びゲートフリンジ部ＧＦは、ＥＢ工程によって半導体基板１０の底部側に後退された上面を有する素子分離絶縁膜１５Ｈ’上に設けられている。
【０３６４】
素子分離絶縁膜１５Ｈ’の上面上には、シールドゲート電極ＳＩＧが埋め込まれる溝ＲＣ３が設けられている。シールドゲート電極ＳＩＧの配線幅Ｗ１は、第２及び第５の実施形態と同様に、溝ＲＣ３の幅Ｗ２と実質的に同じ大きさを有している。
【０３６５】
ここで、本実施形態のフラッシュメモリの製造方法について述べる。  
本実施形態のフラッシュメモリの製造方法において、図３５を用いて説明したように、ＥＢ工程において、メモリセルアレイ２内の素子分離絶縁膜１５の上面がエッチバックされるのと同時に、高耐圧トランジスタ形成領域ＨＡ内の素子分離絶縁膜１５Ｈ’の上面が、エッチバックされる。絶縁体２２Ｚ、導電層２３Ｚ及びマスク９７が、ポリシリコン層２１Ｚ上及び素子分離絶縁膜１５Ｈ’上に堆積される。マスク９７は、開口部を有するようにパターニングされている。
【０３６６】
上述のように、ＥＩ工程によって、導電層２３Ｚ及び絶縁体２２Ｚ内に開口部が、マスク９７に基づいて形成されるのと連続して、素子分離絶縁膜１５Ｈ’の上面に溝ＲＣ３が形成される。溝ＲＣ３の寸法は、後の工程で形成されるシールドゲート電極ＳＩＧの配線幅と同じ大きさに設定される。
【０３６７】
この後、ゲート加工、ソース／ドレイン拡散層の形成、シリサイド層の形成及びコンタクト／配線の形成が、順次実行される。形成されたシールドゲート電極の配線幅Ｗ１は、素子分離絶縁膜１５Ｈ’の上面に形成された溝ＲＣ３の幅Ｗ２と実質的に同じである。
【０３６８】
このように、ＥＩ加工時において、第２の実施形態と同様に、シールドゲート形成領域における素子分離絶縁膜１５Ｈ上方のマスクの開口部の寸法を、調整することによって、図３７に示されるように、シールドゲート電極ＳＩＧの配線幅Ｗ１とシールドゲート電極ＳＩＧを設ける溝ＲＣ３の幅Ｗ２が実質的に同じ構造のフラッシュメモリを形成することができる。
【０３６９】
本実施形態のフラッシュメモリ及びその製造方法においても、製造工程の追加なしに、半導体基板表面に対して垂直方向において、シールドゲート電極ＳＩＧと半導体領域との間隔Ｄ１が、ゲートフリンジ部ＧＦと半導体領域１０との間隔より小さいフラッシュメモリを形成できる。その結果として、シールドゲート電極ＳＩＧによる素子分離絶縁膜１５Ｈ下方の反転層の形成の抑制が、増強される。
【０３７０】
以上のように、第８の実施形態の半導体メモリによれば、素子間リークを低減できる。また、第８の実施形態の半導体メモリの製造方法によれば、製造工程の増加なしに、動作特性の向上したメモリを提供できる。
【０３７１】
（９）  第９の実施形態  
図３８を参照して、第９の実施形態の半導体メモリ及びその製造方法について説明する。第９の実施形態において、メモリセル、セレクトトランジスタ及び低耐圧トランジスタの構造は、図２乃至図４に示される構造とそれぞれ同じなので、それらの構造の説明及び図示は、省略する。また、第９の実施形態において、シールドゲート電極ＳＩＧの構造が、第１乃至第８の実施形態と異なるのみで、高耐圧トランジスタＨＴの構造は、第１乃至第８の実施形態と実質的に同じである。それゆえ、高耐圧トランジスタのチャネル長方向に沿う断面構造について、ここでの説明及び図示は省略する。尚、第１乃至第８の実施形態と共通する部材及び機能については、必要に応じて詳細に説明する。
【０３７２】
図３８は、第９の実施形態の半導体メモリ（例えば、フラッシュメモリ）の構造を説明するための図である。図３８は、シールドゲート電極が設けられた周辺回路領域（高耐圧トランジスタ形成領域）の断面図を示している。図３４は、トランジスタのチャネル幅方向に沿う断面図である。尚、シールドゲート電極が設けられた周辺回路領域（高耐圧トランジスタ形成領域）の平面構造は、図２６に示される構造と実質的に同じであるので、ここでの図示は省略する。
【０３７３】
図３８に示されるように、図３５及び図３７に示される構造と同様に、本実施形態のフラッシュメモリの高耐圧トランジスタＨＴにおいて、シールドゲート電極ＳＩＧ及びゲートフリンジ部ＧＦは、ＥＢ工程によって半導体基板１０の底部側に後退された上面を有する素子分離絶縁膜１５Ｈ’上に設けられている。そして、素子分離絶縁膜１５Ｈ’の上面の溝ＲＣ３において、その溝ＲＣ３の幅Ｗ２は、シールドゲート電極ＳＩＧの配線幅Ｗ１よりも大きい。
【０３７４】
このように、本実施形態のフラッシュメモリは、第３及び第６の実施形態と同様に、シールドゲート電極ＳＩＧの配線幅Ｗ１が、素子分離絶縁膜１５Ｈ’の上面に形成された溝ＲＣ３の幅Ｗ２よりも小さい。
【０３７５】
本実施形態のフラッシュメモリの製造方法において、図３６を用いて説明したように、ＥＩ工程によって、導電層２３Ｚ及び絶縁体２２Ｚ内に開口部が形成されるのと同時に、ＥＢ工程でエッチバックされた素子分離絶縁膜１５Ｈ’の上面に、溝ＲＣ３が形成される。溝ＲＣ３の幅Ｗ２が後の工程で形成されるシールドゲート電極ＳＩＧの配線幅より大きくなるように、マスク９７がパターニングされる。そのマスク９７に基づいて、素子分離絶縁膜１５Ｈ’の上面が、エッチングされる。
【０３７６】
この後、ゲート加工、ソース／ドレイン拡散層の形成、シリサイド層の形成及びコンタクト／配線の形成が、順次実行される。形成されたシールドゲート電極の配線幅は、素子分離絶縁膜１５Ｈ’の上面に形成された溝ＲＣ３の幅Ｗ２より小さい。
【０３７７】
このように、ＥＩ加工時において、シールドゲート形成領域における素子分離絶縁膜１５Ｈ上方のマスクの開口寸法を、調整することによって、図３８に示されるように、シールドゲート電極ＳＩＧの配線幅Ｗ１がシールドゲート電極ＳＩＧを埋め込む溝ＲＣ３の幅Ｗ２よりも小さい構造のフラッシュメモリを形成することができる。
【０３７８】
本実施形態のフラッシュメモリ及びその製造方法においても、製造工程の追加なしに、半導体基板表面に対して垂直方向において、シールドゲート電極ＳＩＧと半導体領域との間隔Ｄ１が、ゲートフリンジ部ＧＦと半導体領域１０との間隔より小さいフラッシュメモリを形成できる。その結果として、シールドゲート電極ＳＩＧによる素子分離絶縁膜１５Ｈ下方の反転層の形成の抑制が、増強される。
【０３７９】
したがって、第９の実施形態の半導体メモリによれば、素子間リークを低減できる。また、第９の実施形態の半導体メモリの製造方法によれば、製造工程の増加なしに、動作特性の向上したメモリを提供できる。
【０３８０】
（１０）  変形例  
図３９乃至図４２を参照して、実施形態の半導体メモリ（フラッシュメモリ）の変形例について説明する。本変形例において、メモリセル、セレクトトランジスタ及び低耐圧トランジスタの構造は、第１乃至第９の実施形態で述べた構造と実質的に同じなので、それらの構造の説明及び図示は、省略する。また、本変形例において、シールドゲート電極ＳＩＧの構造が、第１乃至第９の実施形態と異なるのみで、高耐圧トランジスタＨＴの構造は、第１乃至第６の実施形態と実質的に同じである。それゆえ、高耐圧トランジスタのチャネル長方向に沿う断面構造について、ここでの説明及び図示は省略する。
【０３８１】
例えば、図３９に示されるように、マスクの合わせずれに起因して、シールドゲート電極ＳＩＧの位置と素子分離絶縁膜１５Ｈの上面に形成される溝ＲＣ４の位置との間に、ずれが生じる場合がある。  
このように、シールドゲート電極ＳＩＧと溝ＲＣ４との間に合わせずれが生じた場合、上述の実施形態において、シールドゲート電極ＳＩＧの断面形状は、図４０乃至図４２に示される断面形状を有する。
【０３８２】
図４０は、第２の実施形態のフラッシュメモリの変形例を示している。溝ＲＣ４は、ＥＩ工程によって、形成され、シールドゲート電極の配線幅Ｗ１は、溝の幅Ｗ２と実質的に同じに設定されている。
【０３８３】
図４０に示されるように、シールドゲート電極の配線幅方向の一端側において、素子分離絶縁膜１５Ｈの上面とシールドゲート電極ＳＩＧの第２の導電層２４Ｓの間に、第１の導電層２３Ｓ及び絶縁体２２Ｓが、残存している。例えば、シールドゲート電極の幅方向の他端側（絶縁体２２Ｓが残存しない側）において、シールドゲート電極ＳＩＧの側面は、溝の内側面（素子分離絶縁膜１５Ｈの側面）に、接触しない。
【０３８４】
絶縁体２２Ｓ及び導電層２３Ｓは、溝ＲＣ４の形成位置が、シールドゲート電極ＳＩＧの形成位置に対してずれた方向と反対側に残存する。
【０３８５】
図４１は、第５の実施形態のフラッシュメモリの変形例を示している。溝ＲＣ４は、ＥＢ工程によって、形成され、シールドゲート電極ＳＩＧの配線幅Ｗ１は、溝ＲＣ４の幅Ｗ２と実質的に同じに設定されている。  
また、図４２は、第８の実施形態のフラッシュメモリの変形例を示している。溝ＲＣ４は、ＥＢ工程によってエッチングされた素子分離絶縁膜１５Ｈ’上面に、ＥＩ工程によって形成されている。そして、シールドゲート電極ＳＩＧの配線幅Ｗ１は、溝の幅Ｗ２と実質的に同じに設定されている。
【０３８６】
図４１及び図４２の場合においても、シールドゲート電極の幅方向の一端側において、素子分離絶縁膜１５Ｈの上面とシールドゲート電極ＳＩＧの第２の導電層２４Ｓの間に、第１の導電層２３Ｓ及び絶縁体２２Ｓが、残存している。そして、例えば、シールドゲート電極の幅方向の他端側において、シールドゲート電極ＳＩＧの側面は、溝の内側面（素子分離絶縁膜１５Ｈの側面）に、接触しない。
【０３８７】
図３９乃至図４２に示される変形例においても、第１乃至第９の実施形態で述べた効果と実質的に同じ効果が得られる。
【０３８８】
したがって、本実施形態の半導体メモリの変形例によれば、素子間リークを低減できる半導体メモリを提供できる。本実施形態の半導体メモリの変形例の製造方法によれば、製造工程の増加なしに、動作特性の向上したメモリを提供できる。
【０３８９】
［その他］  
第１乃至第９の実施形態及び変形例において、ＮＡＮＤ型フラッシュメモリを例示して、実施形態に係る半導体メモリについて説明した。但し、実施形態に係る半導体メモリは、ＮＡＮＤ型フラッシュメモリに限定されず、電荷蓄積層を含む積層ゲート構造のメモリセル、高耐圧トランジスタ及びシールドゲート電極を含んでいる半導体メモリであれば、他の半導体メモリでもよい。
【０３９０】
尚、第１乃至第９の実施形態及び変形例において、メモリセルと周辺トランジスタとが共通の工程で形成される製造方法について述べたが、周辺トランジスタ（高耐圧トランジスタ）とシールドゲート電極とが共通の工程で形成されていれば、メモリセルと周辺トランジスタとが共通の工程で形成されなくともよい。
【０３９１】
周辺トランジスタ（高耐圧トランジスタ）とシールドゲート電極とが共通の工程で形成されていれば、周辺トランジスタのゲート電極は、上部電極層と下部電極層とが絶縁体で分離されない構造、すなわち、１つの連続した導電体から形成されてもよい。また、周辺トランジスタのゲート電極において、上部電極層と下部電極層との間の絶縁体は、上部電極層と下部電極層とを接続するための開口部を有さずともよい。
【０３９２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０３９３】
２：メモリセルアレイ、１０：アクティブ領域、ＨＡ：高耐圧トランジスタ形成領域、ＳＴＩ，ＳＴＩＨ：素子分離領域、ＡＡ，ＡＡＨ：アクティブ領域、ＭＣ：メモリセル、ＨＴ：高耐圧トランジスタ、ＳＩＧ：シールドゲート電極、１５Ｈ：素子分離絶縁膜，ＲＣ，ＲＣ１，ＲＣ２：溝。
【図１】
2013062420.tif 000003
【図２】
2013062420.tif 000004
【図３】
2013062420.tif 000005
【図４】
2013062420.tif 000006
【図５】
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【図６】
2013062420.tif 000008
【図７】
2013062420.tif 000009
【図８】
2013062420.tif 000010
【図９】
2013062420.tif 000011
【図１０】
2013062420.tif 000012
【図１１】
2013062420.tif 000013
【図１２】
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【図１３】
2013062420.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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