(57)【要約】【課題】ＰＷＭ制御スイッチングレギュレータを動作させる台数を変化させたときに生じる出力電圧のオーバーシュートまたはアンダーシュートを防止することができるコントローラを提供する。【解決手段】ＳＶＩＤインタフェース１４は、外部から複数の電圧レギュレータ３０−１〜３０−４のうち動作させる台数の変更指令を受ける。ハードロジック電源制御回路１３Ａは、動作させる電圧レギュレータの台数を１台からｋ台（２≦ｋ≦ｎ）に増加させる場合には、第１のレギュレータを制御する第１の位相クロックのパルスが出力された後、第２〜第ｋのレギュレータを制御する第２〜第ｋの位相クロックのパルスの出力を順次開始する。第ｉの位相クロックは、第１の位相クロックに比べて（ｉ×Ｔ）／ｎだけ遅れていおり、Ｔは第１〜第ｎの位相クロックの周期であり、２≦ｉ≦ｎである。【選択図】図２
2013150453.tif 000002
【特許請求の範囲】
【請求項１】
第１の半導体装置に電源電圧を供給する複数の電圧レギュレータを制御するコントローラであって、前記複数の電圧レギュレータは、位相クロックに応じて動作するＰＷＭ制御スイッチングレギュレータであり、
外部から前記複数の電圧レギュレータのうち動作させる台数の変更指令を受けるインタフェースと、
動作させる電圧レギュレータの台数を１台からｋ台（２≦ｋ≦ｎ）に増加させる場合には、第１のレギュレータを制御する第１の位相クロックのパルスが出力された後、第２〜第ｋのレギュレータを制御する第２〜第ｋの位相クロックのパルスの出力を順次開始する制御部とを備え、
前記第ｉの位相クロックは、前記第１の位相クロックに比べて、（ｉ×Ｔ）／ｎだけ遅れている、ただし、Ｔは前記第１〜第ｎの位相クロックの周期であり、２≦ｉ≦ｎである、コントローラ。
【請求項２】
前記制御部は、動作させる電圧レギュレータの台数をｋ台から１台に減少させる場合には、前記第１の位相クロックのパルスが出力された後、前記第２〜第ｋの位相クロックのパルスの出力を停止する、請求項１記載のコントローラ。
【請求項３】
前記制御部は、
前記電圧レギュレータから出力される電流に応じたフィードバック電流を供給する電流制御部と、
第１の端子および第２の端子に入力される電圧の差を増幅して前記電圧レギュレータに出力するエラーアンプとを含み、前記第１の端子は、指示電圧を受け、前記第２の端子は、前記第１の半導体装置に与えられている電圧を受けるとともに、前記フィードバック電流を受け、
前記電流制御部は、前記電圧レギュレータから出力される電流にフィードバック係数を乗じた値の電流を前記フィードバック電流として供給し、
前記電流制御部は、動作させる電圧レギュレータの台数を変更する場合には、前記第１のクロックのパルスに従って、前記フィードバック係数の値を切替える、請求項２記載のコントローラ。
【請求項４】
第１の半導体装置に電源電圧を供給する複数の電圧レギュレータを制御するコントローラであって、前記複数の電圧レギュレータは、クロックに応じて動作するＰＷＭ制御スイッチングレギュレータであり、
外部から指示電圧の更新値を受けるインタフェースと、
前記指示電圧の更新値に応じて、前記複数の電圧レギュレータを制御する制御部とを備え、
前記制御部は、
前記電圧レギュレータから出力される電流に応じたフィードバック電流を供給する電流制御部と、
第１の端子および第２の端子に入力される電圧の差を増幅して前記電圧レギュレータに出力するエラーアンプとを含み、前記第１の端子は、指示電圧を受け、前記第２の端子は、前記第１の半導体装置に与えられている電圧を受けるとともに、前記フィードバック電流を受け、
前記電流制御部は、前記電圧レギュレータから出力される電流にフィードバック係数を乗じた値の電流を前記フィードバック電流として供給し、
前記電流制御部は、外部から前記指示電圧の更新値を受けたときには、前記第１の半導体装置に与えられる電圧が変化している間は、前記更新値を受ける前に比べて前記フィードバック係数の値を小さくする、コントローラ。
【請求項５】
第１の半導体装置に電源電圧を供給する複数の電圧レギュレータを制御するコントローラであって、前記複数の電圧レギュレータは、クロックに応じて動作するＰＷＭ制御スイッチングレギュレータであり、
外部から指示電圧の更新値を受けるインタフェースと、
前記指示電圧の更新値に応じて、前記複数の電圧レギュレータを制御する制御部とを備え、
前記制御部は、
前記電圧レギュレータから出力される電流に応じたフィードバック電流を供給する電流制御部と、
第１の端子および第２の端子に入力される電圧の差を増幅して前記電圧レギュレータに出力するエラーアンプとを含み、前記第１の端子は、指示電圧を受け、前記第２の端子は、前記第１の半導体装置に与えられている電圧を受けるとともに、前記フィードバック電流を受け、
前記電流制御部は、前記電圧レギュレータから出力される電流にフィードバック係数を乗じた値の電流を前記フィードバック電流として供給し、
前記電流制御部は、外部から前記指示電圧の更新値を受けたときには、前記第１の半導体装置に与えられる電圧が変化している間は、前記更新値を受ける前のフィードバック電流の大きさを維持する、コントローラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コントローラに関する。
【背景技術】
【０００２】
従来から、スイッチングレギュレータの出力電圧の変動を抑えるための技術が知られている。たとえば、特許文献１（特開２００７−２８８９７４号公報）では、モード切替え信号に応じて、レギュレータを切替える。すなわち、所定期間だけは応答スピードの速いシリーズレギュレータによって、スイッチングレギュレータの出力目標電圧に対応する電源供給を行なうことで、オーバーシュートなしの電圧切替えが可能となる技術が記載されている。
【０００３】
特許文献２（特開２０１１−２４３０５号公報）では、デューティー比を段階的に切替える技術が記載されている。すなわち、電源装置は、出力電流が切換電流値より小さいと、第１スイッチングコンバータの駆動を開始する。その後、電源装置は、出力電流が切換電流値よりも小さい値から大きくなると、第２スイッチングコンバータの駆動を開始した後、第１スイッチングコンバータの駆動を停止する。第１スイッチングコンバータ及び第２スイッチングコンバータの駆動を開始または停止させるときに、ＭＯＳＦＥＴＱ１またはＭＯＳＦＥＴＱ２のデューティー比を急激には変化させずに、複数回にわたってその値を変えながら、緩やかに変化させる。
【０００４】
特許文献３（特開２００９−３３８５５号公報）には、検出電圧が目標電圧より高い状態から低い状態に変化する場合、ハードスイッチングレギュレータ回路の可変電力を通常よりも大きな量だけ増加させ、検出電圧が目標電圧より低い状態から高い状態に変化する場合、ハードスイッチングレギュレータ回路の可変電力を通常よりも大きな量だけ低減させるスイッチングレギュレータが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２８８９７４号公報
【特許文献２】特開２０１１−２４３０５号公報
【特許文献３】特開２００９−３３８５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１には、出力電圧を変化させる場合に、シリーズレギュレータの出力目標電圧を電源装置の出力目標電圧とするものであって、ＰＷＭ（Pulse  Width  Modulation）のタイミングについて検討されていない。
【０００７】
また、特許文献１〜３には、レギュレータを動作させる台数を変化させたときに生じる出力電圧のオーバーシュートまたはアンダーシュートを防止する対策について考慮されていない。
【課題を解決するための手段】
【０００８】
本発明の一実施形態のコントローラは、動作させる電圧レギュレータの台数を１台からｋ台（２≦ｋ≦ｎ）に増加させる場合には、第１のレギュレータを制御する第１の位相クロックのパルスが出力された後、第２〜第ｋのレギュレータを制御する第２〜第ｋの位相クロックのパルスの出力を順次開始する制御部とを備える。ただし、第ｉの位相クロックは、第１の位相クロックに比べて、（ｉ×Ｔ）／ｎだけ遅れ、Ｔは第１〜第ｎの位相クロックの周期であり、２≦ｉ≦ｎである。
【発明の効果】
【０００９】
本発明の一実施形態によれば、ＰＷＭ制御スイッチングレギュレータを動作させる台数を変化させたときに生じる出力電圧のオーバーシュートまたはアンダーシュートを防止することができる。
【図面の簡単な説明】
【００１０】
【図１】先行技術におけるパワーステートモードの変化時に出力電圧が変動する例を表わす図である。
【図２】第１の実施形態の半導体システムの構成を表わす図である。
【図３】第１の実施形態における、位相クロックと、フィードバック係数の変化を表わす図である。
【図４】第１の実施形態の変形例における、位相クロックと、フィードバック係数の変化を表わす図である。
【図５】出力電圧Ｖｏの大きさを変化させるときの処理時間を説明するための図である。
【図６】第２の実施形態の半導体システムの構成を表わす図である。
【図７】第３の実施形態の半導体システムの構成を表わす図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態について図面を参照して説明する。
［第１の実施形態］
第１の実施形態では、パワーステートモード変化時の問題点を解決することを目的とする。
【００１２】
まず、先行技術におけるパワーステートモード変化時の問題点について説明する。
図１は、先行技術におけるパワーステートモードの変化時に出力電圧が変動する例を表わす図である。
【００１３】
パワーステートモードは、動作する電圧レギュレータの数を定める。パワーステートモードがＳｔａｔｅ１の場合には、１個の電圧レギュレータが動作する。パワーステートモードがＳｔａｔｅ０の場合には、４個の電圧レギュレータが動作する。
【００１４】
図１（ａ）に示すように、パワーステートモードがＳｔａｔｅ１の場合には、位相クロックＣＬＫ＃０によって、１個の電圧レギュレータが動作する。パワーステートモードがＳｔａｔｅ０の場合には、位相クロックＣＬＫ＃１〜＃３によって４個の電圧レギュレータが動作する。
【００１５】
図１（ｂ）に示すように、パワーステートモードがＳｔａｔｅ１からＳｔａｔｅ０に切り替わるとき、およびＳｔａｔｅ０からＳｔａｔｅ１に切り替わるときに、アンダーシュートまたはオーバーシュートが発生する。このようなアンダーシュートを回避するために、変動波形を検知して、補完する方式も考えられるが、補完のため遅延が発生し、適切ではない。
【００１６】
図２は、第１の実施形態の半導体システムの構成を表わす図である。
図２を参照して、この半導体システムは、コントローラ１と、レギュレータ群３０と、ＣＰＵ２５とを備える。
【００１７】
レギュレータ群３０は、コントローラ１Ａと、ＣＰＵ２５の制御によって、電圧ＶｏをＣＰＵ２５へ供給する。レギュレータ群３０は、４個の電圧レギュレータ３０−１〜３０−４を備える。
【００１８】
コントローラ１Ａは、ここでは１チップ（１つの半導体チップ）で構成されている。
コントローラ１Ａは、ＰＩＮ制御部６と、フラッシュメモリ７と、パラメータレジスタ８と、パフォーマンスレジスタ９と、ＭＣＵ５と、ＰＭＢＵＳ（Power  Management  Bus）インタフェース１０と、ＳＶＩＤ（Serial  VID）コマンド判定回路１２と、ハードロジック電源制御回路１３Ａと、アナログ電源制御回路１１Ａと、電源異常監視回路２とを備える。
【００１９】
コントローラ１Ａの構成要素のうち、ＭＣＵ５と、ハードロジック電源制御回路１３Ａと、アナログ電源制御回路１１Ａと、電源異常監視回路２とで、制御部１６１Ａを構成する。
【００２０】
ＳＶＩＤコマンド判定回路１２は、ＳＶＩＤインタフェース１４と、動作モードレジスタ１６と、電圧指示値レジスタ１８と、パワーステート指示値レジスタ１９とを備える。
【００２１】
ＣＰＵ２５は、ここでは、１チップで構成され、電圧レギュレータ３０−１〜３０−４から出力される電源電圧を受けて、様々な処理を行なう。また、ＣＰＵ２５は、ＳＶＩＤインタフェース１４を通じて、コントローラ１Ａに指示を送る。たとえば、ＣＰＵ２５は、必要な電力量に応じて、動作させる電圧レギュレータの台数の変更を指示する制御信号をＳＶＩＤインタフェース１４を通じて、コントローラ１Ａに送る。
【００２２】
ＰＩＮ制御部６は、外部の電位固定部２６によって固定された端子の電位に従って、外部端子がどのように設定されたかを表わす設定情報をＭＣＵ５に出力する。
【００２３】
フラッシュメモリ７は、ＭＣＵ５が処理を行なうためのプログラムを格納する。プログラムを用いることによって、電源規格の変更があっても、デバイスを再開発する手間を省くことができる。また、フラッシュメモリ７は、最大許容電圧値、最大許容温度、および最大許容電流などの初期値を定めた複数のパラメータのテーブルを記憶する。
【００２４】
パラメータレジスタ８は、ＳＶＩＤインタフェース１４を通じて、デジタルステップ制御でのステップごとの電圧値の変化量（刻み電圧）、および放電モードでの下げたい最終電圧である指示電圧と放電モードを指示電圧に達する前に放電モードを終了するときの目標電圧Ｖｓとの差であるΔＶの値などを記憶する。
【００２５】
パフォーマンスレジスタ９は、フラッシュメモリ７に記録された最大許容電圧値、最大許容温度、および最大許容電流などのデータ受け取り、記憶する。
【００２６】
ここで、最大許容電圧値は、ＣＰＵにかけることが可能な最大の電源電圧である。最大許容温度は、電圧レギュレータなどから測定される温度で動作上許される最高の温度である。最大許容電流は、電圧レギュレータが流すことができる最大の電流である。これらの値を超えた場合は、コントローラは値を下げるように電圧レギュレータなどに指示信号を出力する。
【００２７】
ＭＣＵ５は、プログラムに基づいて演算処理を行なう。
ＰＭＢＵＳインタフェース１０は、ＰＭＢＵＳを通じて、外部のシステム制御部２７から信号を受けるとともに、外部のシステム制御部２７へ信号を出力する。
【００２８】
ＳＶＩＤインタフェース１４は、シリアル通信線を通じて、ＣＰＵ２５からの信号を受けるとともに、ＣＰＵ２５へ信号を出力する。
【００２９】
動作モードレジスタ１６は、現在の動作モードを記憶する。たとえば、動作モードとして、通常モード、放電モードなどがある。
【００３０】
電圧指示値レジスタ１８は、電圧制御時にＣＰＵ２５から指示された電圧の値を記憶する。
【００３１】
パワーステート指示値レジスタ１９は、パワーステート制御時にＣＰＵ２５から指示されたパワーステートモードを記憶する。パワーステートモードとは、動作する電圧レギュレータの数を定める。パワーステートモードがＳｔａｔｅ１の場合には、１個の電圧レギュレータ３０−１が動作する。パワーステートモードがＳｔａｔｅ０の場合には、４個の電圧レギュレータ３０−１〜３０−４が動作する。
【００３２】
ハードロジック電源制御回路１３は、ＤＡＣデジタルステップ制御部２２０と、位相クロック生成部２１とを備える。
【００３３】
ＤＡＣデジタルステップ制御部２２０は、複数回のステップで指示された電圧に達するように、各ステップでの電圧変化値を決定し、決定した電圧変化値をデジタル電圧ＤＶとして出力する。
【００３４】
位相クロック生成部１２１は、動作させる電圧レギュレータへの制御信号ＳＭＯＤを活性化する。位相クロック生成部１２１は、パワーステートモードがＳｔａｔｅ０のときには、４個の電圧レギュレータ３０−１〜３０−４への制御信号ＳＭＯＤ＃０〜ＳＭＯＤ＃３を活性化する。位相クロック生成部１２１は、パワーステートモードがＳｔａｔｅ１のときには、１個の電圧レギュレータ３０−１への制御信号ＳＭＯＤ＃０を活性化する。
【００３５】
また、位相クロック生成部１２１は、動作させる電圧レギュレータへの位相クロックの位相を決定し、決定した位相の位相クロックを出力する。位相クロック生成部２１は、内部のタイマに従って、ＰＷＭ（Pulse  Width  Modulation）周期のタイミングで位相クロックを生成する。電圧レギュレータの位相クロックの周期は、すべて同一（ＰＷＭ周期）であるが、電圧レギュレータの位相クロックの位相は、すべて異なる。位相クロック生成部２１は、停止させる電圧レギュレータへの制御信号ＳＭＯＤを非活性化する。
【００３６】
位相クロック生成部１２１が電圧レギュレータ３０−１〜３０−４へ出力する位相クロックをそれぞれ、位相クロックＣＬＫ＃０〜ＣＬＫ＃３とする。位相クロックＣＬＫ＃０〜ＣＬＫ＃３の周期は、同一のＴである。位相クロックＣＬＫ＃１〜ＣＬＫ＃３の位相は、位相クロックＣＬＫ＃０に対して、それぞれＴ／４、２Ｔ／４、３Ｔ／４ずつ遅れている。
【００３７】
アナログ電源制御回路１１Ａは、ＤＡＣ（Digital  Analog  Converter）２２Ａと、差動アンプ２４Ａと、エラーアンプ２３と、ＡＤＣ（Analog  Digital  Converter）１７と、フィルタ部５９とを備える。フィルタ部５９は、抵抗Ｒ１〜Ｒ３と、コンデンサＣ２，Ｃ２と、制御信号ＳＷ１Ｃによって制御されるスイッチＳＷ１とを含む。
【００３８】
ＤＡＣ２２Ａは、ＤＡＣデジタルステップ制御部２０から出力されたデジタル電圧ＤＶをアナログ電圧Ｖｄに変換する。また、ＤＡＣ２２Ａは、位相クロックＣＬＫ＃０に基づいて、スイッチＳＷ１を制御する制御信号ＳＷ１Ｃを出力する。ＤＡＣ２２は、パワーステートモードＳｔａｔｅ１のとき（１台動作）には、制御信号ＳＷ１Ｃをロウレベルにして、スイッチＳＷ１をオフにする。これによって、フィルタ部５９における抵抗値がＲＳ１になる。ＤＡＣ２２Ａは、パワーステートモードＳｔａｔｅ０のとき（４台動作）には、制御信号ＳＷ１Ｃをハイレベルにして、スイッチＳＷ１をオンにする。これによって、フィルタ部５９における抵抗値がＲＳ２になる。
【００３９】
ＤＡＣ２２Ａは、パワーステートモードが切り替わったときには、最初の位相クロックＣＬＫ＃０のパルスのタイミングで、制御信号ＳＷ１Ｃのレベルを切替えることによって、スイッチＳＷ１のオン／オフを切替える。
【００４０】
差動アンプ２４は、ＣＰＵ２５の高電位側の電圧ＶＳＥＮ１と低電位側の電圧ＶＳＥＮ２の差を増幅して電圧Ｖ２を出力する。
【００４１】
エラーアンプ２３は、正の入力端子にＤＡＣ２２から出力される電圧Ｖｄを受け、負の入力端子に差動アンプ２４から出力される電圧、および電流制御部４１からのフィードバック電流を受ける。エラーアンプ２３は、２つの入力端子の電圧の差を増幅して、指定された電圧と現在のＣＰＵ２５の電圧との差を表わす電圧として電圧レギュレータへ出力する。
【００４２】
電流制御部４１は、エラーアンプ２３からの出力電圧を元に、レギュレータ群３０から供給される電流量Ｉｏを検出する。電流制御部４１は、検出した電流量Ｉｏに比例するフィードバック電流ＧＣ×Ｉｏをエラーアンプ２３の負の入力端子に供給する。ＧＣ１はフィードバック係数である。電流制御部４１は、パワーステートモード時の変更時の出力電圧Ｖｏのアンダーシュートまたはオーバーシュートを防止するために、パワーステートモードに応じたフィードバック電流ＧＣ×Ｉｏを供給する。すなわち、電流制御部４１は、パワーステートモードＳｔａｔｅ０のとき（４台動作）には、フィードバック電流ＣＧ０×Ｉｏを供給する（すなわち、フィードバック係数をＧＣ０とする）。電流制御部４１は、パワーステートモードＳｔａｔｅ１のとき（１台動作）には、フィードバック電流ＧＣ１×Ｉｏを供給する（すなわち、フィードバック係数をＧＣ１とする）。ここで、ＧＣ０／ＧＣ１＝４である。
【００４３】
電流制御部４１は、パワーステートモードが切り替わったときには、最初の位相クロックＣＬＫ＃０のパルスのタイミングで、フィードバック係数ＧＣの値を切替える。
【００４４】
ＡＤＣ１７は、レギュレータ群３０の出力電圧ＶｏをＡＤ変換する。
電源異常監視回路２は、電圧コンパレータ４と、電源異常監視部３とを備える。
【００４５】
電圧コンパレータ４は、電圧レギュレータにより生成された電圧を受け、所定の標準電圧とをアナログ処理で比較する。
【００４６】
電源異常監視部３は、電圧コンパレータ４の出力に従って、ＣＰＵ２５の電源電圧が異常であるか否かを監視する。
【００４７】
電圧レギュレータ３０−１〜３０−４は、ＣＰＵ２５に電源電圧を供給する。ここでは、各電圧レギュレータ３０−１〜３０−４はそれぞれ、１つのパッケージに収められている。さらにここでは、パッケージ内にハイサイドＭＯＳトランジスタ１９６、ロウサイドＭＯＳトランジスタ１９７、その他の部分（ＰＷＭ部１５１とＭＯＳ制御部１９８）の３チップで構成されている。
【００４８】
電圧レギュレータ３０−１〜３０−４は、位相クロックに応じて動作するＰＷＭ制御スイッチングレギュレータであり、ＰＷＭ部１５１と、ＤＣ−ＤＣ変換器３３とを備える。電圧レギュレータ３０−１〜３０−４は、制御信号ＳＭＯＤが活性化されると動作し、制御信号ＳＭＯＤが非活性化されると動作を停止する。
【００４９】
ＰＷＭ部１５１は、ＰＷＭ比較器３１と、ラッチ回路３２とを備える。
ＰＷＭ比較器３１は、エラーアンプ２３の出力である誤差信号をもとにＰＷＭ信号を出力する。
【００５０】
ラッチ回路３２のセット端子Ｓには、ＰＷＭ比較器３１の出力が入力される。ラッチ回路３２のリセット端子Ｒには、位相クロック生成部２１の出力である位相クロックが入力される。
【００５１】
ＤＣ−ＤＣ変換器３３は、ラッチ回路３２の出力と接続され、ＣＰＵ２５へ電源電圧を供給する。ここでは、ラッチ回路３２から出力されるＰＷＭ信号によりＤＣ−ＤＣ変換器３３が制御される。
【００５２】
図２に示すハイサイドＭＯＳトランジスタ１９６がオンし、ロウサイドＭＯＳトランジスタ１９７がオフすることで、ＣＰＵ２５の高電位側のＣＰＵ電圧線の電圧ＶＳＥＮ１が上昇する。他方、ハイサイドＭＯＳトランジスタ１９６がオフし、ロウサイドＭＯＳトランジスタ１９７がオンすることで、ＣＰＵ電圧線の電圧ＶＳＥＮ１が降下する。
【００５３】
通常モードでは、ＣＰＵ電圧線の電圧ＶＳＥＮ１が一定の電圧になるように、ハイサイドＭＯＳトランジスタ１９６とロウサイドＭＯＳトランジスタ１９７のオン／オフが制御される。つまり、電圧が低い場合はハイサイドＭＯＳトランジスタ１９６をオンさせて（このときロウサイドＭＯＳトランジスタ１９７をオフ）電圧を上昇させたり、電圧が高い場合はロウサイドＭＯＳトランジスタ１９７をオンさせて（このときハイサイドＭＯＳトランジスタ１９６をオフ）電圧を降下させる。
【００５４】
図３は、第１の実施形態における、位相クロックと、フィードバック係数の変化を表わす図である。
【００５５】
図３では、パワーステートモードがＳｔａｔｅ１→Ｓｔａｔａ０→Ｓｔａｔｅ１に変化する例が示されている。
【００５６】
まず、Ｓｔａｔｅ１では、位相クロック生成部１２１は、制御信号ＳＭＯＤ＃０を活性化し、かつＣＬＫ＃０を生成し、電圧レギュレータ３０−１へ供給する。
【００５７】
Ｓｔａｔａ１からＳｔａｔｅ０への移行に際しては、位相クロック生成部１２１は、（１）に示すように切り替わったタイミングの直後で、制御信号ＳＭＯＤ＃３の活性化および位相クロック（ＣＬＫ＃３）の生成開始をしない。その代わりに、位相クロック生成部１２１は、Ｓｔａｔａ１からＳｔａｔｅ０へ切り替わった後最初の位相クロックＣＬＫ＃０のパルスが生成されて（（２）に示す）から、制御信号ＳＭＯＤ＃１、ＳＭＯＤ＃２、ＳＭＯＤ＃３の順に活性化するとともに、位相クロックＣＬＫ＃１、ＣＬＫ＃２、ＣＬＫ＃３の順に生成を開始する。これによって、Ｓｔａｔｅ０でＰＷＭ周期内の最初に出力されるパルスを位相クロックＣＬＫ＃０のパルスにすることができる。
【００５８】
また、Ｓｔａｔａ１からＳｔａｔｅ０へ切り替わった後最初の位相クロックＣＬＫ＃０のパルスに従って、電流制御部４１は、フィードバック係数をＧＣ０に切替え、ＤＡＣ２２Ａは、制御信号ＳＷ１Ｃをハイレベルに設定して、スイッチＳＷ１をオンにする。これによって、エラーアンプ２３に供給される電流がＧＣ１×Ｉｏ〜ＧＣ０×Ｉｏに変化する。
【００５９】
Ｓｔａｔｅ０からＳｔａｔａ１への移行に際しては、位相クロック生成部１２１は、（３）に示すように切り替わったタイミングの直後で、制御信号ＳＭＯＤ＃３の非活性化および位相クロック（ＣＬＫ＃３）の生成停止をしない。その代わりに、位相クロック生成部１２１は、Ｓｔａｔａ０からＳｔａｔｅ１へ切り替わった後に、位相クロックＣＬＫ＃０が生成されて（（４）に示す）から、制御信号ＳＭＯＤ＃１、ＳＭＯＤ＃２、ＳＭＯＤ＃３の順に非活性化するとともに、位相クロックＣＬＫ＃１、ＣＬＫ＃２、ＣＬＫ＃３の順に生成を停止する。これによって、ＰＷＭ周期内の位相クロックパルスの数（すなわち、動作する電圧レギュレータの数）を４個から１個に変化させることができる。仮に、（３）に示すように、位相クロック（ＣＬＫ＃３）の生成を停止した場合には、位相クロックのパルスの数が４→３→１のように変化することになって、ＣＰＵ２５からの指示と一致しなくなる。
【００６０】
また、Ｓｔａｔａ０からＳｔａｔｅ１へ切り替わった後最初の位相クロックＣＬＫ＃０のパルスに従って、電流制御部４１は、フィードバック係数をＧＣ１に切替え、ＤＡＣ２２Ａは、制御信号ＳＷ１Ｃをロウレベルに設定して、スイッチＳＷ１をオフにする。これによって、供給される電流がＧＣ０×Ｉｏ〜ＧＣ１×Ｉｏに変化する。
【００６１】
以上のように、本実施の形態によれば、位相クロックＣＬＫ＃０を起点として、他の位相クロックＣＬＫ＃１〜＃３の生成および停止を制御することによって、ＰＷＭ制御スイッチングレギュレータを動作させる台数を変化させたときに生じる出力電圧のオーバーシュートまたはアンダーシュートを防止することができる。
【００６２】
［第１の実施形態の変形例１］
第１の実施形態では、パワーステートモードが切り替わった後の最初の位相クロックＣＬＫ＃０のパルスのタイミングで、フィードバック係数ＧＣ、制御信号ＳＷ１Ｃのレベルを切替えることによって、フィードバック電流量を変化させた。しかし、フィルタ部５９での処理遅延などが問題となるときには、パワーステートモードが切り替わった後の最初の位相クロックＣＬＫ＃０のパルスのタイミングに先行するタイミングでフィードバック電流量を変化させることが望ましい。本変形例では、フィードバック電流量を先行して変化させる方法について説明する。
【００６３】
図４は、第１の実施形態の変形例における、位相クロックと、フィードバック係数の変化を表わす図である。
【００６４】
まず、Ｓｔａｔｅ１では、位相クロック生成部１２１は、制御信号ＳＭＯＤ＃０を活性化し、かつＣＬＫ＃０を生成し、電圧レギュレータ３０−１へ供給する。
【００６５】
Ｓｔａｔａ１からＳｔａｔｅ０への移行に際しては、位相クロック生成部１２１は、（１）に示すように切り替わったタイミングの直後で、制御信号ＳＭＯＤ＃３の活性化および位相クロック（ＣＬＫ＃３）の生成開始をしない。その代わりに、位相クロック生成部１２１は、Ｓｔａｔａ１からＳｔａｔｅ０へ切り替わった後最初の位相クロックＣＬＫ＃０のパルスが生成されて（（２）に示す）から、制御信号ＳＭＯＤ＃１、ＳＭＯＤ＃２、ＳＭＯＤ＃３の順に活性化するとともに、位相クロックＣＬＫ＃１、ＣＬＫ＃２、ＣＬＫ＃３の順に生成を開始する。これによって、Ｓｔａｔｅ０でＰＷＭ周期内の最初に出力されるパルスを位相クロックＣＬＫ＃０のパルスにすることができる。
【００６６】
また、Ｓｔａｔａ１からＳｔａｔｅ０へ切り替わった後最初の位相クロックＣＬＫ＃０のパルスが出力される前に、直前の位相クロックＣＬＫ＃０のパルスに従って、電流制御部４１は、フィードバック係数をＧＣ０に切替え、ＤＡＣ２２Ａは、制御信号ＳＷ１Ｃをハイレベルに設定して、スイッチＳＷ１をオンにする。これによって、供給される電流がＧＣ１×Ｉｏ〜ＧＣ０×Ｉｏに変化する。このように、位相クロックの切替えに先立ってフィードバック電流の大きさを切替えることによって、フィードバック電流量の増加が出力電圧Ｖｏに反映されるまでの遅延を防止することができる。
【００６７】
Ｓｔａｔｅ０からＳｔａｔａ１への移行に際しては、位相クロック生成部１２１は、（３）に示すように切り替わったタイミングの直後で、制御信号ＳＭＯＤ＃３の非活性化および位相クロック（ＣＬＫ＃３）の生成停止をしない。その代わりに、位相クロック生成部１２１は、Ｓｔａｔａ０からＳｔａｔｅ１へ切り替わった後に、位相クロックＣＬＫ＃０が生成されて（（４）に示す）から、制御信号ＳＭＯＤ＃１、ＳＭＯＤ＃２、ＳＭＯＤ＃３の順に非性化するとともに、位相クロックＣＬＫ＃１、ＣＬＫ＃２、ＣＬＫ＃３の順に生成を停止する。これによって、ＰＷＭ周期内の位相クロックパルスの数（すなわち、動作する電圧レギュレータの数）を４個から１個に変化させることができる。
【００６８】
Ｓｔａｔａ０からＳｔａｔｅ１へ切り替わった後最初の位相クロックＣＬＫ＃０のパルスが出力される前に、直前の位相クロックＣＬＫ＃０のパルスに従って、電流制御部４１は、フィードバック係数をＧＣ１に切替え、ＤＡＣ２２Ａは、制御信号ＳＷ１Ｃをロウレベルに設定して、スイッチＳＷ１をオフにする。これによって、供給される電流がＧＣ０×Ｉｏ〜ＧＣ１×Ｉｏに変化する。このように、位相クロックの切替えに先立ってフィードバック電流の大きさを切替えることによって、フィードバック電流量の減少が出力電圧Ｖｏに反映されるまでの遅延を防止することができる。
【００６９】
［第１の実施形態の変形例２］
第１の実施形態では、４台のうち１台のレギュレータが動作するＳｔａｔｅ１と、４台すべてのレギュレータが動作するＳｔａｔｅ０の間の切替えについて説明したが、これに限定するものではない。
【００７０】
ｎ台のうち１台のレギュレータが動作するＳｔａｔｅ１と、ｎ台のうちｋ台（２≦ｋ≦ｎ）のレギュレータが動作するＳｔａｔｅ０の間の切替えについてについても、同様の方法で切替えることができる。動作させる電圧レギュレータの台数を１台からｋ台に増加させる場合には、位相クロックＣＬＫ＃０のパルスが出力された後、位相クロックＣＬＫ＃２〜ＣＬＫ＃ｋのパルスの出力を順次開始し、動作させる電圧レギュレータの台数をｋ台から１台に減少させる場合には、位相クロックＣＬＫ＃０のパルスが出力された後、位相クロックＣＬＫ＃２〜ＣＬＫ＃ｋのパルスの出力を停止する。ここで、位相クロックＣＬＫ＃ｉ（２≦ｉ≦ｋ）は、位相クロックＣＬＫ＃０に比べて、（ｉ×Ｔ）／ｎだけ遅れている。
【００７１】
［第２の実施形態］
第２の実施形態では、電圧指示値を変更する場合の問題点を解決することを目的とする。
【００７２】
図５は、出力電圧Ｖｏの大きさを変化させるときの処理時間を説明するための図である。
【００７３】
図５に示すように、出力電圧ＶｏをＶｏ１からＶｏ２に変更する場合には、制御命令を受けてから完了を示す動作終了を出すまでの処理時間Ｔａｔと、ＤＡＣの出力電圧Ｖｄの変化率ｄＶｄ／ｄｔは、一定の時間内に収まるように求められる。
【００７４】
電流制御部４１からのフィードバック電流がない場合には、エラーアンプ２３の負の入力端子の電圧である目標電圧Ｖｒは、ＤＡＣの出力電圧Ｖｄと一致するが、電流制御部４１からのフィードバック電流がある場合には、エラーアンプ２３の負の入力端子の電圧である目標電圧Ｖｒは、見かけ上、次の式で表わされる。
【００７５】
Ｖｒ＝Ｖｄ−ＧＣ×Ｉｏ  ・・・（１）
出力電流Ｉｏは、ＣＰＵ２５に流れる電流Ｉ１と、出力コンデンサＣＸを充電する電流Ｉ２とからなる。したがって、式（１）は以下のようになる。
【００７６】
Ｖｒ＝Ｖｄ−ＧＣ×（Ｉ１＋Ｉ２）  ・・・（２）
出力電圧Ｖｏが変化するときには、出力コンデンサＣＸを充電する電流Ｉ２が増加する。電流Ｉ２が増加すると、目標電圧Ｖｒが一時的に下がる。これによって、図５に示すように、出力電圧Ｖｏの立ち上がり時間が長くなり、処理時間ＴａｔおよびｄＶｄ／ｄｔが一定の時間内に収まらなくなるという問題がある。
【００７７】
図６は、第２の実施形態の半導体システムの構成を表わす図である。
図６の半導体システムが、図２の第１の実施形態の半導体システムと相違する点は、ＤＡＣデジタルステップ制御部５２０と、ＤＡＣ２２Ｂと、電流制御部４１Ｂである。
【００７８】
ＤＡＣデジタルステップ制御部５２０は、ＣＰＵ２５から電圧指示値の更新値が電圧指示値レジスタ１８に記憶された場合に、電流制御部４１Ｂを指示してフィードバック係数ＧＣの値を切替えさせる。
【００７９】
電流制御部４１Ｂは、ＤＡＣデジタルステップ制御部５２０からフィードバック係数ＧＣの切替えの指示を受けると、一定時間だけフィードバック係数ＧＣの値を小さくし、一定時間経過後にフィードバック係数ＧＣを元の値に戻す。ここで、一定時間とは、更新された電圧指示値に基づく電圧制御が終了し、出力電圧Ｖｏが変化しなくなるまでの時間である。
【００８０】
以上のように、本実施の形態によれば、出力電圧Ｖｏが変化している間はフィードバック電流の量を小さくすることによって、制御命令を受けてから完了を示す動作終了を出すまでの処理時間Ｔａｔと、ＤＡＣの出力電圧Ｖｄの変化率ｄＶｄ／ｄｔは、一定の時間内に収まるようにすることができる。
【００８１】
［第２の実施形態の変形例］
第２の実施形態では、電流制御部４１Ｂは、ＤＡＣデジタルステップ制御部５２０からフィードバック係数ＧＣの切替えの指示を受けると、一定時間だけフィードバック係数ＧＣの値を小さくしたが、一定時間フィードバック係数ＧＣの値を徐々に小さくしていくこととしてもよい。
【００８２】
また、電流制御部４１Ｂは、ＤＡＣデジタルステップ制御部５２０からフィードバック係数ＧＣの切替えの指示を受けると、以下の（１）〜（４）のうちの１個または２個以上の組合せに基づいて、一定時間だけフィードバック係数ＧＣの値を切替えることとしてもよい。
【００８３】
（１）  ＡＤＣ１７で検出された現在の出力電圧Ｖｏの値、
（２）  ＣＰＵ２５からの変更後の電圧指示値、
（３）  変更前の電圧指示値と変更後の電圧指示値との差、
（４）  ＣＰＵ２５から変更後の電圧指示値とともに送られてくる出力電圧の変更に要する時間。
【００８４】
［第３の実施形態］
第３の実施形態は、第２の実施形態と同様に、電圧指示値を変更する場合の問題点を解決することを目的とする。
【００８５】
図７は、第３の実施形態の半導体システムの構成を表わす図である。
図７の半導体システムが、図２の第１の実施形態の半導体システムと相違する点は、ＤＡＣデジタルステップ制御部４２０と、ＤＡＣ２２Ｃと、スイッチＳＷ２と、電流制御部４１Ｃである。
【００８６】
ＤＡＣデジタルステップ制御部４２０は、ＣＰＵ２５から電圧指示値の更新値が電圧指示値レジスタ１８に記憶された場合に、ＤＡＣ２２Ｃを指示してスイッチＳＷ２をオフにさせる。
【００８７】
ＤＡＣ２２Ｃは、ＤＡＣデジタルステップ制御部５２０からの指示に基づいて、制御信号ＳＷ２Ｃのレベルをロウベルに切替えることによって、スイッチＳＷ２をオフさせる。
また、ＤＡＣ２２Ｃは、スイッチＳＷ２をオフにした後、一定時間、すなわち所定数の位相クロックＣＬＫ＃０のパルスが出力された後、制御信号ＳＷ２Ｃのレベルをハイレベルに切替えることによってスイッチＳＷ２をオンにする。ここで、一定時間とは、更新された電圧指示値に基づく電圧制御が終了し、出力電圧Ｖｏが変化しなくなるまでの時間である。
【００８８】
スイッチＳＷ２は、制御信号ＳＷ２がハイレベルのときにオンとなり、制御信号ＳＷ２がロウレベルのときにオフとなる。
【００８９】
電流制御部４１Ｃは、検出した電流量Ｉｏの値をラッチし、電流量Ｉｏが変化しない限り、同一のフィードバック電流ＧＣ×Ｉｏをエラーアンプ２３の負の入力端子に供給する。したがって、出力電圧Ｖｏが変化している間は、フィードバック電流の値が変化しないようにすることができるので、コンデンサＣＸへ充電される電流量Ｉ２の増加によってフィードバック電流が増加し、出力電圧Ｖｏの立ち上がり時間が長くなるという問題を回避することができる。
【００９０】
以上のように、本実施の形態によれば、出力電圧Ｖｏが変化している間は、変化する直前のフィードバック電流の量を維持することによって、制御命令を受けてから完了を示す動作終了を出すまでの処理時間Ｔａｔと、ＤＡＣの出力電圧Ｖｄの変化率ｄＶｄ／ｄｔは、一定の時間内に収まるようにすることができる。
【００９１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００９２】
１Ａ，１Ｂ，１Ｃ  コントローラ、２  電源異常監視回路、３  電源異常監視部、４  電圧コンパレータ、５  ＭＣＵ、６  ＰＩＮ制御部、７  フラッシュメモリ、８  パラメータレジスタ、９  パフォーマンスレジスタ、１０  ＰＭＢＵＳインタフェース、１１，Ａ，１１Ｂ，１１Ｃ  アナログ電源制御回路、１２  ＳＶＩＤコマンド判定回路、１３Ａ，１３Ｂ，１３Ｃ  ハードロジック電源制御回路、１６１Ａ，１６１Ｂ，１６１Ｃ  制御部、１４  ＳＶＩＤインタフェース、１６  動作モードレジスタ、１８  電圧指示値レジスタ、１９  パワーステート指示値レジスタ、２２０，４２０，５２０  ＤＡＣデジタルステップ制御部、１２１  位相クロック生成部、２２Ａ，２２Ｂ，２２Ｃ  ＤＡＣ、２３  エラーアンプ、２４  差動アンプ、２５  ＣＰＵ、２６  電位固定部、２７  システム制御部、３０  レギュレータ群、３０−１〜３０−４  電圧レギュレータ、３１  ＰＷＭ比較器、３２  ラッチ回路、３３  ＤＣ−ＤＣコンバータ、１５１  ＰＷＭ部、１９６  ハイサイドＭＯＳトランジスタ、１９７  ロウサイドＭＯＳトランジスタ、１９８  ＭＯＳ制御部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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