(57)【要約】【課題】クロック同期式シリアルデータ通信のデータ転送速度を向上させる。【解決手段】マスタデバイス１０とスレーブデバイス２０との間でクロック同期式シリアルデータ通信を行う通信装置１において、マスタデバイス１０は、スレーブデバイス２０に送信しようとするデータが直前に送信したデータと同一である場合には、クロックＣＬＫを生成することなくスレーブデバイス２０のチップセレクトＣＳを一旦アサートした直後にネゲートし、スレーブデバイス２０は、チップセレクトＣＳがアサートされた後、クロックＣＬＫが入力されないままチップセレクトＣＳがネゲートされた場合には、直前に受信したデータを新たな受信データとして認識する。【選択図】図６
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【特許請求の範囲】
【請求項１】
スレーブデバイスとの間でクロック同期式シリアルデータ通信を行うに際して、前記スレーブデバイスに送信しようとするデータが直前に送信したデータと同一であるか否かを判定し、両データが同一でない場合には、前記スレーブデバイスのチップセレクトをアサートしてクロックと共にデータの送信を行い、両データが同一である場合には、前記クロックを生成することなく前記スレーブデバイスのチップセレクトに特殊処理を施すマスタ側コントローラを有することを特徴とするマスタデバイス。
【請求項２】
前記特殊処理は、前記チップセレクトを一旦アサートした直後にネゲートする処理であることを特徴とする請求項１に記載のマスタデバイス。
【請求項３】
前記スレーブデバイスに送信するデータを格納するマスタ側シフトレジスタをさらに有することを特徴とする請求項１または請求項２に記載のマスタデバイス。
【請求項４】
マスタデバイスとの間でクロック同期式シリアルデータ通信を行うに際して、チップセレクトがアサートされた後、クロックと共にデータが受信された場合には、そのデータを新たな受信データとして認識し、前記クロックが入力されないまま前記チップセレクトに特殊処理が施された場合には、直前に受信したデータを新たな受信データとして認識するスレーブ側コントローラを有することを特徴とするスレーブデバイス。
【請求項５】
前記特殊処理は、前記チップセレクトを一旦アサートした直後にネゲートする処理であることを特徴とする請求項４に記載のスレーブデバイス。
【請求項６】
受信したデータを格納するスレーブ側シフトレジスタをさらに有することを特徴とする請求項４または請求項５に記載のマスタデバイス。
【請求項７】
請求項１〜請求項３のいずれか一項に記載のマスタデバイスと、
請求項４〜請求項６のいずれか一項に記載のスレーブデバイスと、
を有し、
前記マスタデバイスと前記スレーブデバイスとの間でクロック同期式シリアルデータ通信を行うことを特徴とする通信装置。
【請求項８】
前記マスタデバイスは、システムコントローラであり、前記スレーブデバイスは、ディスプレイデバイスであることを特徴とする請求項７に記載の通信装置。
【請求項９】
請求項７または請求項８に記載の通信装置を有することを特徴とする電子機器。
【請求項１０】
前記電子機器は、ポータブルオーディオ機器であることを特徴とする請求項９に記載の電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マスタデバイスとスレーブデバイスとの間でクロック同期式シリアルデータ通信を行う通信装置、及び、これを用いた電子機器に関する。
【背景技術】
【０００２】
従来より、ＳＰＩ［Serial Peripheral Interface］などに代表されるクロック同期式シリアルデータ通信方式では、一般に、マスタデバイスとスレーブデバイスとの間で、４線（クロックＣＬＫ、データ出力ＤＯＵＴ、データ入力ＤＩＮ、及び、チップセレクトＣＳ）が用いられる。
【０００３】
デバイス間でデータの送受信を行う場合、一般的には、（１）マスタデバイスが通信対象となるスレーブデバイスのチップセレクトＣＳをアサートする、（２）マスタデバイスがクロックＣＬＫを送出し、クロックＣＬＫの立上りエッジ／立下りエッジに同期する形でデータ出力ＤＯＵＴを送出する、（３）チップセレクトＣＳで選択されたスレーブデバイスがクロックＣＬＫに同期する形でデータ入力ＤＩＮを送出する、（４）データの送受信が終了した時点で、マスタデバイスがチップセレクトＣＳをネゲートする、という手順が実行される。
【０００４】
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特公平０５−０５４７４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
クロック同期式シリアルデータ通信方式では、クロックＣＬＫに同期してシリアルデータの送受信が行われるので、データ転送速度を高めるためには、クロックＣＬＫの周波数を高める必要がある。しかしながら、クロックＣＬＫの周波数を高めるためには、対応するデバイス側にもそれ相応の能力が要求される。従って、クロックＣＬＫの周波数は、ハードウェア能力によってその上限値が必然的に定まってしまい、延いては、ハードウェア能力を超えてデータ転送速度を高めることはできなかった。
【０００７】
一方、近年の電子機器に内蔵される組み込みデバイス間では、比較的小容量の制御データだけでなく、比較的大容量のコンテンツデータ（テキストデータやグラフィックデータなど）がやり取りされる機会も増えてきている。そのため、組み込みデバイス間のデータ通信方式として広く採用されているクロック同期式シリアルデータ通信方式についても、装置コストを抑えながらデータ転送速度の高速化を実現することが望まれている。
【０００８】
本発明は、本願の発明者により見出された上記の問題点に鑑み、クロック同期式シリアルデータ通信を行うに際して、既存の物理的アーキテクチャを変更せずに通信自体のトラフィックを減少させて実質的なデータ転送速度を向上させることのできる通信装置、及びこれを用いた電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本明細書で開示されたマスタデバイスは、スレーブデバイスとの間でクロック同期式シリアルデータ通信を行うに際して、前記スレーブデバイスに送信しようとするデータが直前に送信したデータと同一であるか否かを判定し、両データが同一でない場合には、前記スレーブデバイスのチップセレクトをアサートしてクロックと共にデータの送信を行い、両データが同一である場合には、前記クロックを生成することなく前記スレーブデバイスのチップセレクトに特殊処理を施すマスタ側コントローラを有する構成（第１の構成）とされている。
【００１０】
なお、上記第１の構成から成るマスタデバイスにおいて、前記特殊処理は、前記チップセレクトを一旦アサートした直後にネゲートする処理である構成（第２の構成）にするとよい。
【００１１】
また、上記第１または第２の構成から成るマスタデバイスは、前記スレーブデバイスに送信するデータを格納するマスタ側シフトレジスタをさらに有する構成（第３の構成）にするとよい。
【００１２】
また、本明細書で開示されたスレーブデバイスは、マスタデバイスとの間でクロック同期式シリアルデータ通信を行うに際して、チップセレクトがアサートされた後、クロックと共にデータが受信された場合には、そのデータを新たな受信データとして認識し、前記クロックが入力されないまま前記チップセレクトに特殊処理が施された場合には、直前に受信したデータを新たな受信データとして認識するスレーブ側コントローラを有する構成（第４の構成）とされている。
【００１３】
なお、上記第４の構成から成るスレーブデバイスにおいて、前記特殊処理は、前記チップセレクトを一旦アサートした直後にネゲートする処理である構成（第５の構成）にするとよい。
【００１４】
また、上記第４または第５の構成から成るスレーブデバイスは、受信したデータを格納するスレーブ側シフトレジスタをさらに有する構成（第６の構成）にするとよい。
【００１５】
また、本明細書で開示された通信装置は、上記第１〜第３いずれかの構成から成るマスタデバイスと、上記第４〜第６いずれかの構成から成るスレーブデバイスと、を有し、前記マスタデバイスと前記スレーブデバイスとの間でクロック同期式シリアルデータ通信を行う構成（第７の構成）とされている。
【００１６】
また、上記第７の構成から成る通信装置において、前記マスタデバイスは、システムコントローラであり、前記スレーブデバイスは、ディスプレイデバイスである構成（第８の構成）にするとよい。
【００１７】
また、本明細書で開示された電子機器は、上記第７または第８に記載の通信装置を有する構成（第９の構成）とされている。
【００１８】
なお、上記第９の構成から成る電子機器は、ポータブルオーディオ機器である構成（第１０の構成）にするとよい。
【発明の効果】
【００１９】
本明細書中の開示によれば、クロック同期式シリアルデータ通信を行うに際して、既存の物理的アーキテクチャを変更せずに通信自体のトラフィックを減少させて実質的なデータ転送速度を向上させることのできる通信装置、及び、これを用いた電子機器を提供することが可能となる。
【図面の簡単な説明】
【００２０】
【図１】通信装置の一構成例を示すブロック図
【図２】マスタデバイスとスレーブデバイスの一構成例を示すブロック図
【図３】マスタデバイスのデータ送信動作を説明するためのフローチャート
【図４】スレーブデバイスのデータ受信動作を説明するためのフローチャート
【図５】クロック同期式シリアルデータ通信時の従来動作を示すタイミングチャート
【図６】クロック同期式シリアルデータ通信時の新規動作を示すタイミングチャート
【図７】音響装置の一構成例を示すブロック図
【図８】音響装置の外観図
【発明を実施するための形態】
【００２１】
＜通信装置＞
図１は、通信装置の一構成例を示すブロック図である。本構成例の通信装置１は、マスタデバイス１０と、スレーブデバイス２０と、を有し、マスタデバイス１０とスレーブデバイス２０との間でクロック同期式シリアルデータ通信を行う。なお、通信装置１では、マスタデバイス１０とスレーブデバイス２０との間で、４線（クロックＣＬＫ、データ出力ＤＯＵＴ、データ入力ＤＩＮ、及び、チップセレクトＣＳ）が用いられる。
【００２２】
＜デバイス構成＞
図２は、マスタデバイス１０とスレーブデバイス２０の一構成例（特にマスタデバイス１０からスレーブデバイス２０へのデータ出力に関わる部分のみ）を示すブロック図である。本構成例において、マスタデバイス１０は、マスタ側コントローラ１１と、マスタ側シフトレジスタ１２と、を有する。一方、スレーブデバイス２０は、スレーブ側コントローラ２１と、スレーブ側シフトレジスタ２２と、を有する。
【００２３】
マスタ側コントローラ１１は、マスタデバイス１０の動作を統括的に制御する。マスタ側コントローラ１１の動作については、後ほど詳細に説明する。
【００２４】
マスタ側シフトレジスタ１２は、スレーブデバイス２０に送信するデータを格納する。
【００２５】
スレーブ側コントローラ２１は、スレーブデバイス２０の動作を統括的に制御する。スレーブ側コントローラ２１の動作については、後ほど詳細に説明する。
【００２６】
スレーブ側シフトレジスタ２２は、クロックＣＬＫに同期してマスタデバイス１０から受信したデータを格納する。
【００２７】
＜データ送信動作＞
図３は、マスタデバイス１０（マスタ側コントローラ１１）のデータ送信動作を説明するためのフローチャートである。フローが開始されると、ステップ＃１０１では、スレーブデバイス２０に送信しようとするデータＤＯＵＴが直前に送信したデータＤＯＵＴと同一であるか否かの判定が行われる。ステップ＃１０１でノー判定が下された場合（両データが同一でない場合）には、フローがステップ＃１０２に進められ、イエス判定が下された場合（両データが同一である場合）には、フローがステップ＃１０６に進められる。
【００２８】
ステップ＃１０１でノー判定が下された場合、ステップ＃１０２ではスレーブデバイス２０のチップセレクトＣＳがアサートされ、続いてステップ＃１０３ではクロックＣＬＫと共にデータＤＯＵＴの送信が行われる。
【００２９】
次に、ステップ＃１０４では、通信が終了したか否かの判定が行われる。ステップ＃１０４でイエス判定が下された場合には、フローがステップ＃１０５に進められてスレーブデバイス２０のチップセレクトＣＳがネゲートされた後、一連のフローが終了される。一方、ステップ＃１０４でノー判定が下された場合には、フローがステップ＃１０１に戻されて通信が継続される。
【００３０】
一方、ステップ＃１０１でイエス判定が下された場合、ステップ＃１０６では、クロックＣＬＫを生成することなくスレーブデバイス２０のチップセレクトＣＳに特殊処理が施される。ここでの特殊処理とは、例えば、チップセレクトＣＳを一旦アサートした直後にネゲートする処理を言う。ただし、特殊処理の内容はこれに限定されるものではなく、通常とは異なる処理（アサートとネゲートを複数回繰り返す反復処理など）であればいかなる内容であっても構わない。なお、ステップ＃１０６での特殊処理が完了した後、フローは先述のステップ＃１０４に進められる。
【００３１】
＜データ受信動作＞
図４は、スレーブデバイス２０（スレーブ側コントローラ２１）のデータ受信動作を説明するためのフローチャートである。フローが開始されると、ステップ＃２０１では、チップセレクトＣＳがアサートされたか否かの判定が行われる。ステップ＃２０１でイエス判定が下された場合には、フローがステップ＃２０２に進められる。一方、ステップ＃２０１でノー判定が下された場合には、フローがステップ＃２０１に戻されてチップセレクトＣＳのアサート監視が継続される。
【００３２】
ステップ＃２０１でイエス判定が下された場合、ステップ＃２０２では、クロックＣＬＫと共にデータＤＯＵＴが受信されたか否かの判定が行われる。ステップ＃２０２でイエス判定が下された場合にはフローがステップ＃２０３に進められ、ノー判定が下された場合にはフローがステップ＃２０５に進められる。
【００３３】
ステップ＃２０２でイエス判定が下された場合、ステップ＃２０３では、クロックＣＬＫに同期してスレーブ側シフトレジスタ２２に順次格納されたデータＤＯＵＴが新たな受信データとして認識された後、フローがステップ＃２０４に進められる。
【００３４】
ステップ＃２０４ではチップセレクトＣＳがネゲートされたか否かの判定が行われる。ステップ＃２０４でイエス判定が下された場合には、フローがステップ＃２０１に戻されて、次のデータ受信に備えたチップセレクトＣＳのアサート監視が開始される。一方、ステップ＃２０４でノー判定が下された場合には、フローがステップ＃２０３に戻されて、クロックＣＬＫに同期したデータＤＯＵＴの受信動作が継続される。
【００３５】
一方、ステップ＃２０２でノー判定が下された場合、ステップ＃２０５では、クロックが入力されないままチップセレクトＣＳに特殊処理が施されたか否か（ここではアサート直後にネゲートされたか否か）の判定が行われる。ステップ＃２０５でイエス判定が下された場合には、フローがステップ＃２０６に進められる。一方、ステップ＃２０５でノー判定が下された場合には、フローがステップ＃２０２に戻されて、クロックＣＬＫとデータＤＯＵＴの入力監視が継続される。
【００３６】
ステップ＃２０５でイエス判定が下された場合、ステップ＃２０６では、直前に受信したデータＤＯＵＴ（スレーブ側シフトレジスタ２２に格納されているデータＤＯＵＴ）が新たな受信データとして認識（流用）される。その後、フローはステップ＃２０１に戻されて、次のデータ受信に備えたチップセレクトＣＳのアサート監視が開始される。
【００３７】
＜タイミングチャート＞
図５及び図６は、それぞれ、クロック同期式シリアルデータ通信時の動作を示すタイミングチャートであり、上から順に、チップセレクトＣＳ、クロックＣＬＫ、及び、データＤＯＵＴが描写されている。なお、図５では従来動作が比較参照用として示されており、図６では今回提案する新規動作が示されている。
【００３８】
マスタデバイス１０からスレーブデバイス２０にデータ転送を行う場合、マスタデバイス１０は、まず最初にスレーブデバイス２０のチップセレクトＣＳをアサート（ローレベル遷移）した後、クロックＣＬＫを１バイト分（８ビット分）送出しながら、これに同期してマスタ側シフトレジスタ１２に格納されている１バイト分のデータＤＯＵＴ（例えば０ｘＦＦ）を１ビットずつ送出する。
【００３９】
スレーブデバイス２０は、マスタデバイス１０から送られてきたデータＤＯＵＴをクロックＣＬＫの立下りエッジでラッチすることにより、スレーブ側シフトレジスタ２２に順次格納する。バス幅が１バイトである場合には１バイト分のデータＤＯＵＴが受信された時点でスレーブ側シフトレジスタ２２がバッファフル状態となり、１つのデータシーケンスが完了する。仮に、１バイト分しかデータ送信を行わない場合には、マスタデバイス１０でチップセレクトＣＳをネゲート（ハイレベル遷移）することにより、スレーブデバイス２０の選択解除が行われる。ここまでの動作については、従来動作（図５）であっても新規動作（図６）であっても変わりはない。
【００４０】
従来動作（図５）と新規動作（図６）との違いは、マスタデバイス１０からスレーブデバイス２０に同一内容のデータＤＯＵＴが連続して送信されるときに生じる。
【００４１】
具体的に述べると、従来動作（図５）では、マスタデバイス１０からスレーブデバイス２０に同一内容（例えば０ｘＦＦ）のデータＤＯＵＴが連続して送信される場合であっても、上記と同様の処理を繰り返すことにより、クロックＣＬＫとデータＤＯＵＴが順次送信される。
【００４２】
一方、新規動作（図６）では、マスタデバイス１０からスレーブデバイス２０に送信しようとするデータが直前に送信したデータ（すなわちマスタ側シフトレジスタ１２に既に格納されているデータ）と同一（例えば０ｘＦＦ）である場合、マスタデバイス１０は、先のデータ送信が終了した時点で、スレーブデバイス２０のチップセレクトＣＳを（１）ネゲート、（２）アサート、（３）ネゲートという順序で切り替える。ここでのポイントは、マスタデバイス１０がスレーブデバイス２０のチップセレクトＣＳを一旦アサートした後、クロックＣＬＫやデータＤＯＵＴを一切送出せず即座にチップセレクトＣＳをネゲートする点である。
【００４３】
スレーブデバイス２０は、チップセレクトＣＳがアサートされた後、クロックＣＬＫやデータＤＯＵＴの入力を監視し、それらの信号が変化せずに再びチップセレクトＣＳがネゲートされた場合にのみ、スレーブ側シフトレジスタ２２に格納済みのデータを再度受信したものとみなし、当該データを新たな受信データとして認識（流用）する。つまり、同一内容のデータが複数回送信される場合には、始めの１バイトのみを従来方式で送信し、それ以降の同一内容のデータについては、そのデータ数（繰り返し数）だけチップセレクトＣＳのみを操作することにより、スレーブデバイス２０に同一内容のデータを複数回送信した場合と同様の結果を得ることが可能となる。
【００４４】
なお、マスタデバイス１０からスレーブデバイス２０に送信しようとするデータが直前に送信したデータと同一でない場合（例えば０ｘ００）には、従来動作（図５）と同様、クロックＣＬＫとデータＤＯＵＴの出力が行われる。スレーブデバイス２０では、クロックＣＬＫが入力された時点で、スレーブ側シフトレジスタ２２の内容が順次新たなデータに書き換えられる。
【００４５】
このように、従来動作（図５）では、１バイト分のデータＤＯＵＴを転送するために、必ず８ＣＬＫ（クロックＣＬＫ×８パルス分）のデータ転送時間を要していたが、新規動作（図６）であれば、１ＣＳ（チップセレクトＣＳを一旦アサートしてからネゲートに切り替えるまでの最小所要時間）のデータ転送時間で済むことになる。従って、仮に１ＣＬＫが１ＣＳと等価であるシステムを構築した場合には、本アルゴリズムを適用可能なデータ列について、約８倍のデータ転送速度を実現することが可能となる。
【００４６】
つまり、新規動作（図６）では、チップセレクトＣＳを活用することにより、ある特定のデータ列（連続して送信される同一内容のデータ列）について疑似的なデータ圧縮を行い、全体のデータ転送量を削減することができるので、結果として単位時間当たりの転送データ数を増加させることが可能となる。
【００４７】
もちろん、送信されるデータ内容によって上記の新規動作（図６）を適用できる状況が変化するため、全ての場合においてデータ転送速度の高速化を図れるわけではないが、使用用途（同一内容のデータが連続するアプリケーション）によっては、劇的にデータ転送速度の向上が見込まれる。また、上記の新規動作（図６）が適用されることにより、シリアルデータ通信のトラフィック自体を削減することができるので、結果として通信装置１の省電力化にも貢献することが可能となる。
【００４８】
また、本発明は、マスタデバイスとスレーブデバイスとの間で完結できるものであり、本発明を適用したマスタデバイスとスレーブデバイスを使用すれば、それを操作する上位層（ソフトウェアなどのアプリケーション）では、本発明の仕組みを意識することなく、既存のデータ通信と同等の処理を行うだけで済む。従って、既存のアプリケーションに何ら変更が加えられていなくても、同一内容のデータが連続して送信される場合には、ピンポイントで本発明が適用されることになる。
【００４９】
また、本発明は、既存のクロック同期式シリアルデータ通信方式を拡張した仕組みであり、同一内容のデータ列が連続して送信されない場合には、従来通りのデータ転送が行われるだけであり、データ転送速度の低下などは一切生じない。また、本発明の適用に際しては、物理的アーキテクチャに何ら変更（新規信号の追加など）を行う必要がないので、既存のシステムに比較的容易に適用することが可能である。
【００５０】
なお、上記では、いずれも、バス幅が１バイト（８ビット）である場合を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、バス幅が２バイト（１６ビット）や４バイト（３２ビット）である場合にも同様の処理を適用することが可能であることは言うまでもない。その場合、バス幅が１６ビットであればデータ転送速度は最大１６倍となり、バス幅が３２ビットであればデータ転送速度は最大３２倍となる。
【００５１】
＜音響装置への適用＞
次に、上記で説明した通信装置１が組み込まれる電子機器として、音響装置（特にポータブルオーディオ機器）を例に挙げて説明を行う。図７は、音響装置の一構成例を示すブロック図である。本構成例の音響装置１００は、システムコントローラ１０１と、システムメモリ１０２と、オーディオメモリ１０３と、オーディオデコーダ１０４と、オーディオＤＡＣ［Digital to Analog Converter］１０５と、ディスプレイコントローラ１０６と、入力デバイスコントローラ１０７と、外部メモリコントローラ１０８と、ディスプレイデバイス３００と、入力デバイス４００と、を有する。ただし、ディスプレイデバイス３００と入力デバイス４００は、リモートコントローラとして音響装置１００に外部接続することも可能である。
【００５２】
また、音響装置１００には、外部デバイスとして、スピーカ２００と、外部メモリデバイス５００が接続されている。ただし、スピーカ２００は、音響装置１００に適宜内蔵することも可能である。
【００５３】
システムコントローラ１０１は、音響装置１００のシステム全体を統括的に管理、制御する装置であり、一般的にはＭＰＵ［Micro Processing Unit］等が該当する。なお、システムコントローラ１０１が実施する各種処理の詳細については後述する。
【００５４】
システムメモリ１０２は、システムコントローラ１０１により実行されるプログラムを不揮発的に格納するＲＯＭ［Read Only Memory］と、プログラムの実行時に生成される作業ファイルや一時ファイルを揮発的に格納するＲＡＭ［Random Access Memory］を含む。
【００５５】
オーディオメモリ１０３は、外部メモリデバイス５００から転送された圧縮オーディオデータ（ＭＰ３［MPEG Audio Layer-3］データやＷＭＡ［Windows(登録商標) Media Audio］データなど）を不揮発的に格納する半導体メモリである。なお、オーディオメモリ１０３としては、ＥＥＰＲＯＭ［Electrically Erasable Programmable ROM］やフラッシュメモリなどを好適に用いることができる。
【００５６】
オーディオデコーダ１０４は、オーディオメモリ１０３から読み出された圧縮オーディオデータを復元し、再生処理が可能なオーディオデータ（音楽情報）に変換する。
【００５７】
オーディオＤＡＣ１０５は、オーディオデコーダ１０４から入力されたオーディオデータに対してデジタル／アナログ変換を行うことにより、オーディオ信号を生成する。
【００５８】
ディスプレイコントローラ１０６は、ディスプレイデバイス３００（ＬＣＤ［Liquid Crystal Display］など）を電気的に制御する。なお、システムによっては、システムコントローラ１０１が、ディスプレイデバイス３００を直接制御する形態でもよい。
【００５９】
入力デバイスコントローラ１０７は、入力デバイス４００（操作スイッチなど）を電気的に制御する。なお、システムによっては、システムコントローラ１０１が、入力デバイスコントローラ１０７を直接制御する形態でもよい。
【００６０】
外部メモリコントローラ１０８は、外部メモリデバイス５００から圧縮オーディオデータを受け取るためのインタフェイス及びコントローラを含む。例えば、外部メモリデバイス５００として半導体メモリカード（ＳＤ［Secure Digital］メモリカードなど）が着脱される場合、外部メモリコントローラ１０８には、ＳＤメモリカードアダプタやＳＤメモリコントローラを含めればよい。また、外部メモリデバイス５００としてパーソナルコンピュータや外付けＨＤＤ［Hard Disk Drive］がＵＳＢ［Universal Serial Bus］接続される場合、外部メモリコントローラ１０８には、ＵＳＢ接続端子やＵＳＢコントローラを含めればよい。
【００６１】
スピーカ２００は、オーディオＤＡＣ１０５より与えられるオーディオ信号に基づいて音声の出力を行う。なお、スピーカ２００の具体的な形状としては、例えばアンプを内蔵した据え置き型の形状でもよいし、ヘッドフォン等の小型で携帯可能な形状でもよい。
【００６２】
ディスプレイデバイス３００は、表示部とドライバ部を含む。ドライバ部は、ディスプレイコントローラ１０６から与えられる制御信号に基づいて表示部の画素電極に駆動電圧を印加する。表示部は、印加された駆動電圧に応じて文字や画像を表示する。
【００６３】
入力デバイス４００は、ボタンやタッチパネルなどを含み、再生指示や音量調整指示などのユーザ操作を受け付けて、その内容をシステムコントローラに伝達する。システムコントローラ１０１は、入力デバイス４００から伝達されるユーザ操作の内容に基づいて、各種の制御処理を実行する。
【００６４】
外部メモリデバイス５００には、圧縮オーディオデータが不揮発的に格納されている。先にも述べたように、音響装置１００には、半導体メモリカード、パーソナルコンピュータ、及び、外付けＨＤＤなどの外部メモリデバイス５００が着脱される。
【００６５】
図８は、音響装置１００の外観図（ポータブルオーディオ機器としての形態）である。本構成例において、スピーカ２００は、着脱型のイヤホンとして音響装置１００の本体に外部接続されている。ディスプレイデバイス３００は、楽曲の再生情報等を表示する小型の液晶パネルであり、音響装置１００の本体に内蔵されている。入力デバイス４００は、ユーザ操作を受け付ける小型のボタン群であり、音響装置１００本体に内蔵されている。外部メモリデバイス５００としては、パーソナルコンピュータが音響装置１００の本体にＵＳＢ接続されている。
【００６６】
入力デバイス４００は、再生／一時停止ボタン４０１と、停止ボタン４０２と、戻しボタン４０３と、送りボタン４０４と、前トラック選択ボタン４０５と、次トラック選択ボタン４０６と、モード選択ボタン４０７とを含む。
【００６７】
再生／一時停止ボタン４０１は、主として楽曲の再生／一時停止処理を指示するために設けられている。停止ボタン４０２は、主として楽曲の停止処理を指示するために設けられている。戻しボタン４０３は、主として楽曲の戻し処理を指示するために設けられている。送りボタン４０４は、主として楽曲の送り処理を指示するために設けられている。前トラック選択ボタン４０５は、主として前トラック選択処理を指示するために設けられている。次トラック選択ボタン４０６は、主として次トラック選択処理を指示するために設けられている。モード選択ボタン４０７は、音響装置１００の各種動作モード（通常再生モード／ＡＢ間リピート再生モード／一部削除モード／一部抽出モード／楽曲分割モードなど）を切り替えるために設けられている。また、図８では明示されていないが、入力デバイス４００には、音量調節ボタンや電源ボタンなども設けられている。
【００６８】
上記構成から成る音響装置１００に先述の通信装置１を組み込む場合には、例えば、システムコントローラ１０１をマスタデバイス１０とし、ディスプレイデバイス３００をスレーブデバイス２０として理解することができる。
【００６９】
ディスプレイデバイス３００で楽曲に関する種々の情報（トラック番号やトラック名、及び、再生時間など）を表示する際には、システムコントローラ１０１からディスプレイコントローラ１０６を介してディスプレイデバイス３００に表示データが送信されるが、そのシリアルデータ通信に際して、先述の新規アルゴリズムを採用することにより、ハードウェア能力を上げずに、データ転送速度を高めることが可能となる。従って、表示データの容量を増やすことができるようになるので、例えば、比較的大容量の画像データ（楽曲のジャケット写真など）をディスプレイデバイス３００に表示することも可能となる。
【００７０】
＜その他の変形例＞
なお、上記の実施形態では、本発明の適用対象として音響装置（ポータブルオーディオ機器）を例示したが、本発明の適用対象はこれに限定されるものではなく、本発明は、マスタデバイスとスレーブデバイスとの間でクロック同期式シリアルデータ通信を行う通信装置、及び、これを用いた電子機器全般に広く適用することが可能である。
【００７１】
ただし、本発明は、マスタデバイスからのデータ送信時のみに適用が可能であり、スレーブデバイスからのデータ送信時には既存のアルゴリズムがそのまま適用される。また、本発明は、全二重通信時（マスタデバイスとスレーブデバイスが同じクロックタイミング上で双方向に通信を行う場合）には適用することができない。
【００７２】
また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【００７３】
本発明は、例えば、ポータブルオーディオ機器内でのデータ通信速度を高める技術として利用することが可能である。
【符号の説明】
【００７４】
１    通信装置
１０    マスタデバイス
１１    マスタ側コントローラ
１２    マスタ側シフトレジスタ
２０    スレーブデバイス
２１    スレーブ側コントローラ
２２    スレーブ側シフトレジスタ
１００    音響装置（ポータブルオーディオ機器）
１０１    システムコントローラ
１０２    システムメモリ
１０３    オーディオメモリ
１０４    オーディオデコーダ
１０５    オーディオＤＡＣ
１０６    ディスプレイコントローラ
１０７    入力デバイスコントローラ
１０８    外部メモリコントローラ
２００    スピーカ
３００    ディスプレイデバイス
４００    入力デバイス
４０１    再生／一時停止ボタン
４０２    停止ボタン
４０３    戻しボタン
４０４    送りボタン
４０５    前トラック選択ボタン
４０６    次トラック選択ボタン
４０７    モード選択ボタン
５００    外部メモリデバイス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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