(57)【要約】【課題】平坦なコバルトシリサイド膜を成膜することにより、半導体基板のｐ／ｎ接合の破壊を抑制して、歩留まりを向上させる。【解決手段】シリコン半導体基板上に、（１）０．１〜１ｍＴｏｒｒのアルゴン雰囲気下でコバルト膜を成膜する、（２）シリコン半導体基板を２００〜３７０℃に保持する、（３）シリコン半導体基板に，２００〜６００ＷのＲＦバイアスパワーを印加する、（４）コバルト膜の成膜レートを１．９２〜３．３７ｎｍ／ｓとする、（５）ＲＦバイアスパワーの印加によるコバルト膜のリスパッタの成膜レートを０．１０〜０．６８ｎｍ／ｓとする、条件のスパッタリング法によりコバルト膜を成膜する工程と、コバルト膜に対して熱処理を行うことによりコバルト膜をコバルトシリサイド膜に変換する工程と、を有する半導体装置の製造方法。【選択図】図３
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【特許請求の範囲】
【請求項１】
シリコン半導体基板上に、下記条件（１）〜（５）のスパッタリング法によりコバルト膜を成膜する工程と、
（１）０．１〜１ｍＴｏｒｒのアルゴン雰囲気下で前記コバルト膜を成膜する、
（２）前記シリコン半導体基板を２００〜３７０℃に保持する、
（３）前記シリコン半導体基板に，２００〜６００ＷのＲＦバイアスパワーを印加する、
（４）前記コバルト膜の成膜レートを１．９２〜３．３７ｎｍ／ｓとする、
（５）前記ＲＦバイアスパワーの印加による、前記コバルト膜のリスパッタの成膜レートを０．１０〜０．６８ｎｍ／ｓとする、
前記コバルト膜に対して熱処理を行うことにより、前記コバルト膜をコバルトシリサイド膜に変換する工程と、
を有する半導体装置の製造方法。
【請求項２】
前記コバルト膜を成膜する工程の前に更に、
前記シリコン半導体基板の主面上に順に、ゲート絶縁膜およびゲート電極を形成する工程と、
前記シリコン半導体基板内の、前記ゲート電極を挟んだ両側に、１対の拡散層を形成する工程と、
を有し、
前記コバルト膜を成膜する工程において、
前記拡散層およびゲート電極上に、前記コバルト膜を成膜する、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記コバルト膜を成膜する工程において、
前記条件（１）として、０．２７ｍＴｏｒｒのアルゴン雰囲気下で前記コバルト膜を成膜する、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記コバルト膜を成膜する工程において、
前記条件（２）として、前記シリコン半導体基板を３５０℃に保持する、請求項１〜３の何れか1項に記載の半導体装置の製造方法。
【請求項５】
前記コバルト膜を成膜する工程において、
２５ｎｍの前記コバルト膜を成膜する、請求項１〜４の何れか１項に記載の半導体装置の製造方法。
【請求項６】
前記コバルト膜を成膜する工程において、
前記条件（３）として、前記シリコン半導体基板に，３５０〜５００ＷのＲＦバイアスパワーを印加し、
３〜２５ｎｍの前記コバルト膜を成膜する、請求項１〜４の何れか１項に記載の半導体装置の製造方法。
【請求項７】
前記コバルト膜を成膜する工程において、
前記条件（４）として、前記コバルト膜の成膜レートを２．８９ｎｍ／ｓとする、請求項１〜６の何れか１項に記載の半導体装置の製造方法。
【請求項８】
前記コバルト膜を成膜する工程において、
前記条件（５）として、前記ＲＦバイアスパワーの印加による、前記コバルト膜のリスパッタの成膜レートを０．３３ｎｍ／ｓとする、請求項１〜７の何れか１項に記載の半導体装置の製造方法。
【請求項９】
前記コバルト膜をコバルトシリサイド膜に変換する工程の後に更に、
未反応のコバルト膜を除去する工程を有する、請求項１〜８の何れか１項に記載の半導体装置の製造方法。
【請求項１０】
前記未反応のコバルト膜を除去する工程において、
硫酸により前記コバルト膜を除去する、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記コバルト膜をコバルトシリサイド膜に変換する工程において、
６５０〜８００℃の前記熱処理を行う、請求項１〜１０の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
特許文献１（特開２００１−１５６０２２号公報）には、リーク電流増加とコンタクト抵抗増加の抑制を目的として、サリサイド法を用いて活性領域上に、平坦なコバルトシリサイド層を形成する方法が提案されている。この方法では、スパッタリング法によりコバルト（Ｃｏ）膜を成膜後、第１の熱処理（４５０℃〜５５０℃）により、平坦なＣｏxＳｉ層を作成し、絶縁膜および金属膜でＣｏxＳｉ層を覆った後、第２の高温熱処理（６５０℃〜９００℃）により平坦なＣｏＳｉ2層を作成する。
【０００３】
特許文献２（特開２００４−１４０１８１号公報）には、リーク電流を抑制するスパッタリング方法として、高温スパッタリング法（３３０℃〜９９５℃）が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−１５６０２２号公報
【特許文献２】特開２００４−１４０１８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１には、スパッタリング法の具体的な条件が開示されておらず、スパッタリング条件とシリサイド層の平坦性との関係については十分に検討されていなかった。また、特許文献２には、具体的な成膜レートが開示されておらず、成膜レート等のスパッタリング条件とスパッタリング法で形成した膜の平坦性との関係については十分に検討されていなかった。このように従来のスパッタリングによる成膜方法では、成膜条件と成膜した膜の平坦性との関係が十分に検討されていなかった。
【０００６】
そこで、本発明者は、従来技術のスパッタリング法によるシリサイド膜の成膜状態を調べた。まず、シリコン半導体基板の温度を３５０℃に保持し、スパッタリング法を用いて１．０ｎｍ／ｓの成膜レートで厚さが３〜２０ｎｍのコバルト膜を形成すると、コバルト膜の表面に陥没が発生していることが分かった。このような陥没は深さが１０ｎｍ以上に達しており、コバルト膜に熱処理を行い、コバルトシリサイド膜に変換した後も残る。このように、コバルト膜の成膜時に陥没が一度、形成されると、その後のシリサイド化のための熱処理条件を変えても平坦なコバルトシリサイド（ＣｏＳｉ2）膜にはならなかった。このため、シリコン半導体基板のｐ／ｎ接合を破壊することとなっていた。
【０００７】
また、シリコン半導体基板の温度を３５０℃に保持し、スパッタリング法を用いて成膜レートを０．１３〜１．５６ｎｍ／ｓで変化させて形成した３〜５ｎｍのコバルト膜の表面を観察したところ、その表面への陥没の発生および陥没の深さは、成膜レートやコバルト膜の膜厚の影響を受けることが分かった。このように従来技術では、５ｎｍ以下の平坦なコバルト膜を形成するためには、その膜厚に応じて成膜レート等の最適な条件を探さなければならず、半導体装置の量産には不向きであった。この結果、コバルトシリサイド膜の生産性も低いものとなっていた。
【０００８】
従って、膜厚を変えても、コバルト膜の表面に陥没が発生せず、平坦なコバルト膜を形成できるスパッタリング条件を提供することによって、コバルト膜を変換したコバルトシリサイド膜も平坦化させることが課題となっていた。
【０００９】
図１は、従来のプレナー型のトランジスタを表したものであり、図１Ａは平面図、図１Ｂは図１ＡのＡ−Ａ’方向の断面図を表す。シリコン半導体基板１０の素子分離領域１１で区画された活性領域上にゲート絶縁膜３１、およびゲート電極３２がこの順に設けられている。ゲート電極３２の両側面上には、サイドウォール３４が設けられている。また、活性領域内の、ゲート電極３２を挟んだ両側には、１対の拡散層３３が設けられている。この拡散層３３およびゲート電極３２上に、従来のスパッタリング法によりコバルト膜を形成すると、上記のようにコバルト膜の表面に陥没が発生することとなっていた。従って、この後、コバルト膜を熱処理によりコバルトシリサイド膜３６に変換した際にも、この陥没は残り、シリコン半導体基板１０のｐ／ｎ接合を破壊することとなっていた。この結果、装置特性が低下して、歩留まりの低下を招いていた。
【課題を解決するための手段】
【００１０】
一実施形態は、
シリコン半導体基板上に、下記条件（１）〜（５）のスパッタリング法によりコバルト膜を成膜する工程と、
（１）０．１〜１ｍＴｏｒｒのアルゴン雰囲気下で前記コバルト膜を成膜する、
（２）前記シリコン半導体基板を２００〜３７０℃に保持する、
（３）前記シリコン半導体基板に，２００〜６００ＷのＲＦバイアスパワーを印加する、
（４）前記コバルト膜の成膜レートを１．９２〜３．３７ｎｍ／ｓとする、
（５）前記ＲＦバイアスパワーの印加による、前記コバルト膜のリスパッタの成膜レートを０．１０〜０．６８ｎｍ／ｓとする、
前記コバルト膜に対して熱処理を行うことにより、前記コバルト膜をコバルトシリサイド膜に変換する工程と、
を有する半導体装置の製造方法に関する。
【発明の効果】
【００１１】
平坦なコバルトシリサイド膜を成膜することにより、半導体基板のｐ／ｎ接合の破壊を抑制して、歩留まりを向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】従来の半導体装置の製造方法を説明する図である。
【図２】本発明の半導体装置の製造方法の一例を説明する図である。
【図３】本発明の半導体装置の製造方法の一例を説明する図である。
【図４】本発明の半導体装置の製造方法の一例を説明する図である。
【図５】本発明の半導体装置の製造方法の一例を説明する図である。
【図６】本発明の半導体装置の製造方法の一例を説明する図である。
【図７】本発明の半導体装置の製造方法の一例を説明する図である。
【図８】本発明の半導体装置の製造方法の一例を説明する図である。
【図９】本発明の半導体装置の製造方法の一例を説明する図である。
【発明を実施するための形態】
【００１３】
本発明の半導体装置の製造方法の一例では、シリコン半導体基板上に、下記条件（１）〜（５）のスパッタリング法によりコバルト膜を成膜する。
（１）０．１〜１ｍＴｏｒｒのアルゴン雰囲気下でコバルト膜を成膜する、
（２）シリコン半導体基板を２００〜３７０℃に保持する、
（３）シリコン半導体基板に、２００〜６００ＷのＲＦバイアスパワーを印加する、
（４）コバルト膜の成膜レートを１．９２〜３．３２ｎｍ／ｓとする、
（５）前記ＲＦバイアスパワーの印加による、前記コバルト膜のリスパッタの成膜レートを０．１０〜０．６８ｎｍ／ｓとする。
【００１４】
コバルト膜の成膜に用いるスパッタリング装置としては、上記条件（１）〜（５）を満たすものであれば特に限定されないが、例えば、ＲＦマグネトロンスパッタリング装置を使用することができる。また、上記条件（１）のように、スパッタリング時に、スパッタリング装置のチャンバー内は０．１〜１ｍＴｏｒｒのアルゴンで充填される。
【００１５】
スパッタリング時に上記（１）〜（５）の条件に設定することにより、コバルト膜の膜厚に関わらず、陥没が発生しにくくなり、表面が平坦なコバルト膜を成膜することができる。従って、コバルト膜に対して熱処理を行うことにより、コバルト膜をコバルトシリサイド膜に変換した場合であっても、陥没が発生せず表面が平坦なコバルトシリサイド膜とすることができる。この結果、半導体基板のｐ／ｎ接合の破壊を抑制して、歩留まりを向上させることができる。
【００１６】
以下、添付図面を参照しながら、本発明の実施例について詳細に説明する。なお、これらの実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。
【００１７】
（第１実施例）
本実施例は、本発明の方法により、プレナー型のトランジスタの拡散層およびゲート電極上にコバルトシリサイド膜を形成する例を表すものである。以下、図２〜９を参照して、本実施例の半導体装置の製造方法を説明する。なお、各図において、Ａ図は平面図、Ｂ図はＡ図のＡ−Ａ’方向の断面図を表す。
【００１８】
図２に示すように、シリコン半導体基板１０上にリソグラフィー技術とドライエッチング技術を利用して、素子分離領域用の溝を形成する。ＣＶＤ法により、この溝内に絶縁膜を埋設した後、ＣＭＰまたはエッチバックにより、この絶縁膜を平坦化して、素子分離領域１１を形成する。次に、熱酸化やＣＶＤ法により、ゲート絶縁膜用の絶縁膜を成膜し、その上に不純物を含有するポリシリコン膜を成膜する。この後、リソグラフィー技術とドライエッチング技術を利用して、ゲート絶縁膜用の絶縁膜と、その上のポリシリコン膜をパターニグして、ゲート絶縁膜３１とゲート電極（不純物を含有するポリシリコン膜）３２を形成する。次に、ゲート電極３２の両側のシリコン半導体基板１０内に不純物を注入することにより、ソースおよびドレイン領域３３を形成する。次に、ＣＶＤ法により、シリコン半導体基板１０全面に窒化シリコン膜を成膜した後、窒化シリコン膜をエッチバックして、ゲート電極３２の側面上の窒化膜のみを残すことで、サイドウォール３４を形成する。
【００１９】
図３に示すように、シリコン半導体基板１０をＤＨＦ（Ｄｉｌｕｔｅｄ  Ｈｙｄｒｏｆｌｕｏｒｉｃ  Ａｃｉｄ；希フッ化水素酸）に浸し、ゲート電極３２、ソースおよびドレイン領域３３の表面を洗浄、水素終端化する。次に、本発明のスパッタリング法を用いて、シリコン半導体基板１０上の全面に、３〜２５ｎｍのコバルト（Ｃｏ）膜３５を成膜する。この際、スパッタリング法の条件は、下記の通りとする。
スパッタリング装置のチャンバー内：０．２７ｍＴｏｒｒ（０．０６Ｐａ）のＡｒで充填、
シリコン半導体基板１０の温度：３５０℃、
ＲＦバイアスパワー：３５０〜５００Ｗ、
コバルト膜の成膜レート：２．８９ｎｍ／ｓ、
ＲＦバイアスパワーの印加による、コバルト膜のリスパッタの成膜レート：０．３３ｎｍ／ｓ。
【００２０】
図４に示すように、コバルト膜３５に対して、６５０℃から８００℃の熱処理を行い、コバルト膜３５のシリコン半導体基板１０に接している部分を、シリコン半導体基板１０を構成するシリコンと反応させて、コバルトシリサイド（ＣｏＳｉ2）膜３６に変換する。
【００２１】
図５に示すように、濃硫酸に浸すことにより、図４の工程でシリサイド反応を起こさなかった未反応のコバルト膜３５を取り除く。
【００２２】
図６に示すように、シリコン半導体基板１０上の全面に、ＣＶＤ法により、ゲート電極３２が埋没する厚さとなるまで層間絶縁膜３７を成膜する。この後、ＣＭＰ法により、層間絶縁膜３７を平坦化する。
【００２３】
図７に示すように、リソグラフィー技術とドライエッチング技術を利用して、層間絶縁膜３７内に、コバルトシリサイド膜３６まで到達するコンタクトホール３８ａを形成する。ＣＶＤまたはスパッタリング法により、コンタクトホール３８ａ内にポリシリコン膜、または金属膜を埋設させて、配線コンタクト３８を形成する。
【００２４】
図８に示すように、層間絶縁膜３７上の全面に、ＣＶＤ法またはスパッタリング法により金属膜を成膜し、リソグラフィー技術とドライエッチング技術を利用して、この金属膜をパターニングして配線３９を形成する。
【００２５】
図９に示すように、層間絶縁膜３７上の全面に、ＣＶＤ法により、配線３９を埋設する厚さで保護絶縁膜４０を成膜する。この後、ＣＭＰ法により、保護絶縁膜４０を平坦化する。
【００２６】
これにより、本実施例の半導体装置が完成する。本実施例では、上記のように図３の工程において、特定のスパッタリング条件で、コバルト膜３５を成膜する。このため、コバルト膜３５の膜厚に関わらず陥没が発生しにくくなり、表面が平坦なコバルト膜を成膜することができる。従って、図４の工程で、コバルト膜３５に熱処理を行うことにより、コバルト膜３５をコバルトシリサイド膜３６に変換した場合であっても、陥没が発生せず表面が平坦なコバルトシリサイド膜３６とすることができる。この結果、シリコン半導体基板１０のｐ／ｎ接合の破壊を抑制して、歩留まりを向上させることができる。
【００２７】
なお、上記実施例では、６５０℃から８００℃の１回の熱処理により、コバルト膜３５をコバルトシリサイド膜３６に変換したが、熱処理工程はこの条件に限定されない。本実施例の工程では、コバルト膜３５の成膜時に陥没の発生が抑制されている。このため、その後の熱処理工程の条件を上記実施例とは異なる条件に変更した場合であってもコバルトシリサイド膜３６中の陥没の発生を抑制して平坦なコバルトシリサイド膜３６とすることができる。
【符号の説明】
【００２８】
１０  シリコン半導体基板
１１  素子分離領域（ＳＴＩ：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）
３１  ゲート絶縁膜
３２  ゲート電極（Ｐｏｌｙ−Ｓｉ）
３３  ソース・ドレイン領域（拡散層）
３４  サイドウォール
３５  コバルト（Ｃｏ）膜
３６  コバルトシリサイド（ＣｏＳｉ2）膜
３７  層間絶縁膜
３８  配線コンタクト
３８ａ  コンタクトホール
３９  配線
４０  保護絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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