(57)【要約】【課題】配線長が異なることによる伝送路特性の差を低減させる。【解決手段】半導体パッケージは、プリント配線板１０１と、第１信号端子１０３ａ及び第２信号端子１０３ｂを有し、プリント配線板１０１に実装された半導体チップ１０２と、を備えている。プリント配線板１０１は、表層に形成されたはんだ接合用の第１ランド１３１ａ及び第２ランド１３１ｂを有している。また、プリント配線板１０１は、半導体チップ１０２の第１信号端子１０３ａと第１ランド１３１ａとを電気的に接続する第１配線１４１ａと、半導体チップ１０２の第２信号端子１０３ｂと第２ランド１３１ｂとを電気的に接続する第２配線１４１ｂとを有している。第２配線１４１ｂは、第１配線１４１ａよりも配線長が長く形成されている。第２ランド１３１ｂは、第１ランド１３１ａよりも表面の面積が大きく形成されている。【選択図】図２
2013251303.tif 000002
【特許請求の範囲】
【請求項１】
プリント配線板と、
第１信号端子及び第２信号端子を有し、前記プリント配線板に実装された半導体素子と、を備え、
前記プリント配線板は、
表層に形成されたはんだ接合用の第１ランド及び第２ランドと、
前記半導体素子の第１信号端子と前記第１ランドとを電気的に接続する第１配線と、
前記半導体素子の第２信号端子と前記第２ランドとを電気的に接続する、前記第１配線よりも配線長が長い第２配線と、を有し、
前記第２ランドの表面は、前記第１ランドの表面よりも面積が大きいことを特徴とする半導体パッケージ。
【請求項２】
前記プリント配線板は、前記表層に形成されたソルダーレジストを有し、
前記ソルダーレジストには、前記第１ランドの表面を露出させる第１開口と、前記第２ランドの表面を露出させる、前記第１開口よりも開口面積が大きい第２開口とが形成されていることを特徴とする請求項１に記載の半導体パッケージ。
【請求項３】
前記第１信号端子及び前記第２信号端子は、データ信号を出力する端子であり、
前記第１配線及び前記第２配線は、データ信号の伝送に用いる配線であることを特徴とする請求項１又は２に記載の半導体パッケージ。
【請求項４】
前記第１信号端子及び前記第２信号端子は、ストローブ信号を出力する端子であり、
前記第１配線及び前記第２配線は、ストローブ信号の伝送に用いる配線であることを特徴とする請求項１又は２に記載の半導体パッケージ。
【請求項５】
第１プリント配線板及び前記第１プリント配線板に実装された第１半導体素子を有する第１半導体パッケージと、
第２プリント配線板及び前記第２プリント配線板に実装された第２半導体素子を有し、前記第１半導体パッケージに積層された第２半導体パッケージと、を備え、
前記第１プリント配線板は、
表層に形成され、前記第２プリント配線板の各ランドにそれぞれはんだで接合された第１ランド及び第２ランドと、
前記第１半導体素子の第１信号端子と前記第１ランドとを電気的に接続する第１配線と、
前記第１半導体素子の第２信号端子と前記第２ランドとを電気的に接続する、前記第１配線よりも配線長が長い第２配線と、を有し、
前記第２ランドの表面は、前記第１ランドの表面よりも面積が大きいことを特徴とする積層型半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子を実装したプリント配線板を備えた半導体パッケージ及びパッケージ・オン・パッケージ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ：ＰｏＰ）構造の積層型半導体パッケージに関する。
【背景技術】
【０００２】
半導体パッケージの一形態として、ＰｏＰ構造の積層型半導体パッケージが知られている（特許文献１参照）。これは、下段半導体パッケージ（例えばシステムＬＳＩを実装したパッケージ）の上に、上段半導体パッケージ（例えばＤＤＲメモリを実装したパッケージ）を積層した構造である。
【０００３】
上段半導体パッケージは、半導体素子としての上段半導体チップと、上段半導体チップが実装された上段プリント配線板とを有している。また、下段半導体パッケージは、半導体素子としての下段半導体チップと、下段半導体チップが実装された下段プリント配線板とを有している。下段半導体チップと上段半導体チップとの間の通信は、下段プリント配線板のランドと、上段プリント配線板のランドとをはんだ接合することにより構成された伝送路を介して行われる。
【０００４】
一般的に半導体チップ間の通信には、複数の伝送路が必要となる。一例をあげれば、システムＬＳＩとＤＤＲメモリとの間で８ｂｉｔの通信を行う場合、データ信号を伝送するＤＱ［０］から［７］までの８本のバス配線と、ストローブ信号を伝送するＤＱＳおよび／ＤＱＳの２本の差動配線とが必要となる。近年では、システムの高機能化が進んでおり、上下段半導体チップの通信に用いる伝送路は数百に及ぶ。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−１４７５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体素子間の通信信号には、誤動作を生じさせない程度の同期性が必要とされる。同期性を確保するため、半導体素子内に設けられるバス回路あるいは差動回路は、同一の回路特性を持つように構成されている。これに加え、伝送路である各バス配線あるいは各差動配線には、伝送路特性が互いに同一であることが求められる。近年では、システムの高機能化に伴い信号が高速化しており、許容される同期性はより厳密化している。
【０００７】
しかしながら、半導体素子の信号端子からランドまで延びる配線の長さは、ランドの配置位置に応じて異なるため、各配線の配線長に差が生じ、寄生インダクタンスの違いにより伝送路特性に差が生じる。配線ごとに伝送路特性が異なる場合、信号受信側の半導体素子では、複数ある信号についてそれぞれの波形形状が異なったものとなるため、各信号の同期性を確保することが困難となる。
【０００８】
そこで、本発明は、配線長の差による伝送路特性の差を低減させることを目的とするものである。
【課題を解決するための手段】
【０００９】
本発明の半導体パッケージは、プリント配線板と、第１信号端子及び第２信号端子を有し、前記プリント配線板に実装された半導体素子と、を備え、前記プリント配線板は、表層に形成されたはんだ接合用の第１ランド及び第２ランドと、前記半導体素子の第１信号端子と前記第１ランドとを電気的に接続する第１配線と、前記半導体素子の第２信号端子と前記第２ランドとを電気的に接続する、前記第１配線よりも配線長が長い第２配線と、を有し、前記第２ランドの表面は、前記第１ランドの表面よりも面積が大きいことを特徴とする。
【００１０】
また、本発明の積層型半導体パッケージは、第１プリント配線板及び前記第１プリント配線板に実装された第１半導体素子を有する第１半導体パッケージと、第２プリント配線板及び前記第２プリント配線板に実装された第２半導体素子を有し、前記第１半導体パッケージに積層された第２半導体パッケージと、を備え、前記第１プリント配線板は、表層に形成され、前記第２プリント配線板の各ランドにそれぞれはんだで接合された第１ランド及び第２ランドと、前記第１半導体素子の第１信号端子と前記第１ランドとを電気的に接続する第１配線と、前記第１半導体素子の第２信号端子と前記第２ランドとを電気的に接続する、前記第１配線よりも配線長が長い第２配線と、を有し、前記第２ランドの表面は、前記第１ランドの表面よりも面積が大きいことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、第２ランドによる寄生キャパシタンスが第１ランドによる寄生キャパシタンスよりも大きくなるので、配線長の差による伝送路特性の差が低減し、各配線を伝送する各信号の同期性を確保することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１実施形態に係る積層型半導体パッケージを有するプリント回路板の概略構成を示す断面図である。
【図２】本発明の第１実施形態に係る下段半導体パッケージの下段インターポーザの表層を示す平面図である。
【図３】第１実施形態における第１伝送路及び第２伝送路の等価回路図である。
【図４】本発明の第２実施形態に係る積層型半導体パッケージの要部の断面図である。
【図５】第１伝送路と第２伝送路との特性差をシミュレートした結果を示す図である。
【図６】比較例における半導体パッケージの下段インターポーザの表層を示す平面図である。
【発明を実施するための形態】
【００１３】
以下、本発明を実施するための形態を、図面を参照しながら詳細に説明する。
【００１４】
［第１実施形態］
図１は、本発明の第１実施形態に係る積層型半導体パッケージを有するプリント回路板の概略構成を示す断面図である。プリント回路板５００は、積層型半導体パッケージ３００と、積層型半導体パッケージ３００を実装したマザーボード４００とを備えている。積層型半導体パッケージ３００とマザーボード４００とは、複数の下段はんだボール３２０により接合されている。
【００１５】
積層型半導体パッケージ３００は、ＰｏＰ構造の積層型半導体パッケージである。この積層型半導体パッケージ３００は、第１半導体パッケージとしての下段半導体パッケージ１００と、下段半導体パッケージ１００上に積層された第２半導体パッケージとしての上段半導体パッケージ２００と、を備えている。下段半導体パッケージ１００と上段半導体パッケージ２００とは、複数の上段はんだボール３１０により接合されている。
【００１６】
下段半導体パッケージ１００は、第１プリント配線板としての下段インターポーザ１０１と、下段インターポーザ１０１に実装された第１半導体素子としての下段半導体チップ１０２とを備えている。下段インターポーザ１０１は、平面に垂直な方向から見て、四角形状（例えば正方形状）に形成されている。また、下段半導体チップ１０２も、平面に垂直な方向から見て、四角形状（例えば正方形状）に形成されている。
【００１７】
上段半導体パッケージ２００は、第２プリント配線板としての上段インターポーザ２０１と、上段インターポーザ２０１に実装された第２半導体素子としての上段半導体チップ２０２とを備えている。上段インターポーザ２０１は、平面に垂直な方向から見て、四角形状（例えば正方形状）に形成されている。また、上段半導体チップ２０２も、平面に垂直な方向から見て、四角形状（例えば正方形状）に形成されている。
【００１８】
下段半導体チップ１０２は、例えばＬＳＩであり、上段半導体チップ２０２は、例えばＤＤＲメモリである。下段半導体チップ１０２と上段半導体チップ２０２との通信に用いる伝送路は、下段インターポーザ１０１、上段はんだボール３１０、及び上段インターポーザ２０１により構成される。
【００１９】
以下具体的に説明すると、まず、下段インターポーザ１０１の２つの表層１１１，１１２は、複数の配線が形成された配線層である。下段半導体チップ１０２は、下段インターポーザ１０１の２つの表層１１１，１１２のうち、表層１１１に実装されている。
【００２０】
図２は、下段インターポーザ１０１の表層１１１を示す平面図である。下段半導体チップ１０２は、図２に示すように、複数の信号端子１０３ａ〜１０３ｆ，１０４を有している。下段インターポーザ１０１は、表層１１１に形成された、各信号端子１０３ａ〜１０３ｆ，１０４がそれぞれはんだ接合された複数のチップランド１２１ａ〜１２１ｆ，１２２を有している。
【００２１】
複数の信号端子のうち、信号端子１０３ａ〜１０３ｆは、上段半導体パッケージ２００の上段半導体チップ２０２と通信するためのものであり、信号端子１０４は、図１に示すマザーボード４００に実装された不図示の半導体素子と通信するためのものである。
【００２２】
また、下段インターポーザ１０１は、表層１１１に形成された、複数のはんだ接合用のランド１３１ａ〜１３１ｆを有している。また、下段インターポーザ１０１は、表層１１１に形成された、各チップランド１２１ａ〜１２１ｆと各ランド１３１ａ〜１３１ｆとをそれぞれ電気的に接続する複数の配線１４１ａ〜１４１ｆ（配線パターン）と、を有している。つまり、各配線１４１ａ〜１４１ｆは、各チップランド１２１ａ〜１２１ｆを介して各信号端子１０３ａ〜１０３ｆに電気的に接続されている。本第１実施形態では、チップランド１２１ａ〜１２１ｆ、ランド１３１ａ〜１３１ｆ、配線１４１ａ〜１４１ｆは、同一の導電性材料からなり、エッチングすることによりパターン形成されている。
【００２３】
更に、下段インターポーザ１０１は、表層１１１に形成された、複数のビアランド１５１と、各チップランド１２２と各ビアランド１５１とをそれぞれ電気的に接続する複数の配線１５２（配線パターン）とを有している。つまり、各配線１５２は、各チップランド１２２を介して各信号端子１０４に電気的に接続されている。
【００２４】
下段インターポーザ１０１は、図１に示すように、内層に形成された、グラウンドパターン１６１と、複数のビアランド１５３と、ビアランド１５３同士を電気的に接続するビアホール１５４と、を有している。グラウンドパターン１６１は、絶縁層を構成する絶縁体１７１（例えばエポキシ樹脂）を介して表層１１１に隣接する配線層１１３に形成され、各ランド１３１ａ〜１３１ｆに対向するように配置されている。また、下段インターポーザ１０１は、表層１１２に形成された、表層１１１の各ビアランド１５１に、内層のビアランド１５３及びビアホール１５４を介してそれぞれ電気的に接続された複数のはんだ接合用のランド１５５と、を有している。
【００２５】
下段インターポーザ１０１は、各表層１１１，１１２に形成されたソルダーレジスト１８１，１８２を有し、各表層１１１，１１２における各配線１４１ａ〜１４１ｆ，１５２及び各ランド１３１ａ〜１３１ｆ，１５１，１５５を被覆している。各表層１１１，１１２におけるランド１３１ａ〜１３１ｆ，１５５は、ソルダーレジスト１８１，１８２に設けられた開口により露出面積が管理されており、開口を介してはんだボール３１０，３２０が接続されている。
【００２６】
上段インターポーザ２０１の２つの表層２１１，２１２は、複数の配線が形成された配線層である。上段半導体チップ２０２は、上段インターポーザ２０１の２つの表層２１１，２１２のうち、表層２１１に実装されている。
【００２７】
上段インターポーザ２０１は、表層２１１に形成された、複数のワイヤランド２２１と、各ワイヤランド２２１に電気的に接続されたビアランド２２２と、を有している。また、上段インターポーザ２０１は、表層２１２に形成された、複数のはんだ接合用のランド２３１と、各ランド２３１にそれぞれ電気的に接続されたビアランド２２３とを有している。表層２１１の各ビアランド２２２と表層２１２の各ビアランド２２３とは、ビアホール２２４により電気的に接続されている。
【００２８】
上段半導体チップ２０２と、各ワイヤランド２２１とは、ワイヤ２４１で電気的に接続されている。そして、上段半導体チップ２０２及び各ワイヤ２４１が封止樹脂２９１で封止されている。
【００２９】
上段インターポーザ２０１は、表層２１１，２１２に形成されたソルダーレジスト２８１，２８２を有し、表層２１１，２１２における各配線を被覆している。表層２１２におけるランド２３１は、ソルダーレジスト２８２に設けられた開口により露出面積が管理されており、開口を介して上段はんだボール３１０が接続されている。すなわち、下段インターポーザ１０１の各ランド１３１と、上段インターポーザ２０１の各ランド２３１とは、互いに対向しており、それぞれはんだボールとしての上段はんだボール３１０ではんだ接合されている。
【００３０】
以上、半導体チップ１０２，２０２同士を接続する伝送路は、チップランド１２１、配線１４１、ランド１３１、上段はんだボール３１０、ランド２３１、ビアランド２２２，２２３、ビアホール２２４、ワイヤランド２２１、及びワイヤ２４１で構成されている。
【００３１】
下段半導体チップ１０２の複数の信号端子１０３ａ〜１０３ｆのうち、信号端子１０３ａ〜１０３ｄは、データ信号を出力する端子であり、信号端子１０３ｅ，１０３ｆは、互いに逆位相のストローブ信号を出力する端子である。したがって、配線１４１ａ〜１４１ｄは、データ信号の伝送に用いるバス配線であり、配線１４１ｅ，１４１ｆは、ストローブ信号の伝送に用いる差動配線である。各配線１４１ａ〜１４１ｆの幅は一定であり、例えば２５μｍである。また各配線１４１ａ〜１４１ｆの周囲には、配線１４１ａ〜１４１ｆ同士あるいは配線１４１ａ〜１４１ｆとランド１３１ａ〜１３１ｆがショートしないよう、配線１４１ａ〜１４１ｆの幅以上のクリアランスが設けられる。
【００３２】
ランド１３１ａ〜１３１ｆは、配線領域１９１の外周に位置するランド領域１９２に格子状に配置されたペリフェラル配置としている。各ランド１３１ａ〜１３１ｆの表面は、円形状に形成されている。ランド領域１９２は、インターポーザ１０１の端部１０１ａと半導体チップ１０２側のランド端との間の領域である。ランド領域１９２には、等ピッチで格子状にランド１３１ａ〜１３１ｅが配置される。このピッチは例えば０．４ｍｍである。これらランド１３１ａ〜１３１ｅは、内側（半導体チップ側）に配置されたランド（第１ランド）１３１ａ，１３１ｃ，１３１ｅと、外側（インターポーザの端部側）に配置されたランド（第２ランド）１３１ｂ，１３１ｄ，１３１ｆとに分かれている。
【００３３】
配線領域１９１は、半導体チップ１０２側のランド端とチップランド１２１との間の領域である。配線領域１９１には、バス配線１４１ａ〜１４１ｄ及び差動配線１４１ｅ，１４１ｆ等が配置される。また配線領域１９１には、マザーボード４００との接続に用いられるビアランド１５１が配置される。
【００３４】
バス配線（第２配線）１４１ｂ，１４１ｄは、ランドのうちインターポーザ１０１の端部１０１ａ側に配置されたランド（第２ランド）１３１ｂ，１３１ｄに接続される。このためバス配線１４１ｂ，１４１ｄは、ランドのうち半導体チップ１０２側に配置されたランド（第１ランド）１３１ａ，１３１ｃと接続されるバス配線（第１配線）１４１ａ，１４１ｃよりも、配線長が少なくともピッチ分だけ長くなる。同様に、差動配線（第２配線）１３１ｆは、ランドのうちインターポーザ１０１の端部１０１ａ側に配置されたランド（第２ランド）１３１ｆに接続される。このため差動配線１４１ｆは、ランドのうち半導体チップ１０２側に配置されたランド（第１ランド）１３１ｅと接続される差動配線（第１配線）１４１ｅよりも、配線長が少なくともピッチ分だけ長くなる。
【００３５】
本第１実施形態では、ランド１３１ｂ，１３１ｄ，１３１ｆの表面は、ランド１３１ａ，１３１ｃ，１３１ｅの表面よりも面積が大きい。具体的には、ランド１３１ｂ，１３１ｄ，１３１ｆはランド１３１ａ，１３１ｃ，１３１ｅよりも径が大きくなっている。
【００３６】
ここで、配線１４１ａ（１４１ｃ，１４１ｅ）及びランド１３１ａ（１３１ｃ，１３１ｅ）により、第１伝送路が構成されている。また、配線１４１ｂ（１４１ｄ，１４１ｆ）及びランド１３１ｂ（１３１ｄ，１３１ｆ）により、第２伝送路が構成されている。
【００３７】
図３は、本第１実施形態における第１及び第２伝送路の等価回路図である。半導体チップ１０２は、図３に示すように、バス回路となる送信回路１０２ａ，１０２ｂを有している。送信回路１０２ａは、第１信号端子としての信号端子１０３ａからデータ信号を出力する。また、送信回路１０２ｂは、第２信号端子としての信号端子１０３ｂからデータ信号を出力する。
【００３８】
配線の構造は細線形状となっている。例えば、配線幅が２５μｍ、厚みが２５μｍであるのに対し、長さは数ｍｍである。この構造は、寄生インダクタンスとしてふるまい、そのインダクタンス値は配線の長さに比例する。
【００３９】
第１配線としての配線１４１ａの寄生インダクタンス１４のインダクタンス値をＬａとする。第２配線としての配線１４１ｂは、配線１４１ａよりも配線長が長いので、その配線長の差分に相当する寄生インダクタンスの分だけインダクタンス値が大きい。その差分の寄生インダクタンスのインダクタンス値をＬｂとすると、配線１４１ｂの寄生インダクタンス１６のインダクタンス値は、Ｌａ＋Ｌｂである。
【００４０】
また、ランド１３１ａ〜１３１ｆは、隣接層の対向位置に配置されたグラウンドパターン１６１との間で、並行平板構造を形成する。この構造は寄生キャパシタンスとしてふるまい、その値はランド１３１ａ〜１３１ｆの表面の面積に比例する。
【００４１】
第１ランドとしてのランド１３１ａの寄生キャパシタンス１７のキャパシタンス値をＣａとする。第２ランドとしてのランド１３１ｂは、ランド１３１ａよりも表面の面積が大きいので、その面積の差分に相当する寄生キャパシタンスの分だけキャパシタンス値が大きい。その差分の寄生キャパシタンスのキャパシタンス値をＣｂとすると、ランド１３１ｂの寄生キャパシタンス１９のキャパシタンス値は、Ｃａ＋Ｃｂである。
【００４２】
第１伝送路の特性インピーダンスＺ１、第２伝送路の特性インピーダンスＺ２は、これらの寄生インダクタンス、寄生キャパシタンスに依存しており、詳しくは以下の式（１），（２）となる。
【００４３】
【数１】
2013251303.tif 000003
【００４４】
伝送路の特性差は以下の式（３）となる。
【００４５】
【数２】
2013251303.tif 000004
【００４６】
本第１実施形態では、各配線１４１ａ，１４１ｂの配線長に差が存在することにより生じる寄生インダクタンス値の差分Ｌｂに応じて、各ランド１３１ａ，１３１ｂの大きさに差を設けて、差分Ｃｂを式（３）に示す伝送路の特性差が小さくなるように調整している。このことで、各伝送路の特性差が低減し、各伝送路を伝送する信号の同期性を得ることが可能である。従って、高速伝送特性に優れた積層型半導体パッケージを実現することができる。
【００４７】
従来は、ランド１３１ａ，１３１ｂに大きさの差を設けていないものであるから、差分Ｃｂ＝０の場合に相当する。このことから、以下の式（４）を満たす範囲で差分Ｃｂを設定することで、従来よりも伝送路特性差が低減されることが分かる。
【００４８】
【数３】
2013251303.tif 000005
【００４９】
以上の説明では、ランド１３１ａとランド１３１ｂとの関係について説明したが、ランド１３１ｂとランド１３１ｃとの関係、及びランド１３１ｃとランド１３１ｄとの関係についても同様に、差分Ｃｂを設定している。したがって、本第１実施形態では、全てのバス配線について、データ信号の同期性を確保することができる。
【００５０】
また、以上の説明では、半導体チップ１０２のバス回路に接続される配線１４１ａ〜１４１ｄについて説明したが、半導体チップ１０２の作動回路に接続される配線１４１ｅ，１４１ｆについても同様に、配線長に応じた差分Ｌｂが生じる。したがって、この場合もランド１３１ｅ，１３１ｆの大きさに差を設けることにより式（３）に示す伝送路特性の差が小さくなるように差分Ｃｂを調整すればよい。このように、差動配線間を伝送するストローブ信号についても同期性を確保することができる。
【００５１】
ここで、仮に各ランド１３１ａ〜１３１ｆの面積を同一とした場合、ランドのピッチを狭ピッチ化することで、ランド１３１ａ〜１３１ｆ間のスペースを削減し、ランド領域１９２の面積を削減することが可能である。しかしながら、第１ランド１３１ａ，１３１ｃ（１３１ｃ，１３１ｅ）間のスペースが削減されるので、第２配線１４１ｂ（１４１ｄ）を配置するスペースが失われる。このため下段半導体パッケージのインターポーザ１０１の層数を増やし、表層以外の層にて、第２ランド１３１ｂ，１３１ｄとチップランド１２１ｂ，１２１ｄとを接続する配線を配置する必要がある。このことは積層型半導体パッケージの薄型化を阻害する要因となる。
【００５２】
これに対し、本第１実施形態によれば、第１ランド１３１ａ，１３１ｃ，１３１ｅは、第２ランド１３１ｂ，１３１ｄ，１３１ｆよりも表面の面積が相対的に小さい。したがって、狭ピッチ化した場合においても、ランド１３１ａ，１３１ｃ（１３１ｃ，１３１ｅ）同士のスペースが確保される。そのため、半導体パッケージ１００の小型化と薄型化を両立することが可能であり、ひいては、積層型半導体パッケージ３００の小型化と薄型化を両立することが可能である。
【００５３】
また、前述のように、配線領域１９１には、伝送路以外に、マザーボード４００との接続に用いられるビアランド１５１を配置する必要がある。近年では、システムが高機能化しており、マザーボードとの接続ビアの数は増加しつつある。この場合、配線領域１９１において伝送路の配置に許されるスペースは減少する。
【００５４】
伝送路配置用スペースの大きさを決定する一因には、ランド１３１ａ，１３１ｃ，１３１ｅの迂回に必要なスペースがある。前述したように、第２配線１４１ｂ，１４１ｄ，１４１ｆは、チップランド１２１ｂ，１２１ｄ，１４１ｆと第２ランド１３１ｂ，１３１ｄ，１３１ｆとを接続している。チップランド１２１ａ〜１２１ｆのピッチは、ランド１３１ａ〜１３１ｆのピッチに対し、１／１０程度小さい。このため第２配線１４１ｂ，１４１ｄ，１４１ｆは、第１ランド１３１ａ，１３１ｃ，１３１ｅを迂回するように配置される。
【００５５】
本第１実施形態によれば、第１ランド１３１ａ，１３１ｃ，１３１ｅは第２ランド１３１ｂ，１３１ｄ，１３１ｆに対して小さいため、迂回に必要なスペースを削減することができる。これにより、さらなる半導体パッケージ１００の小型化、ひいては積層型半導体パッケージ３００の小型化が可能となる。
【００５６】
［第２実施形態］
次に、本発明の第２実施形態に係る積層型半導体パッケージについて説明する。図４は本発明の第２実施形態に係る積層型半導体パッケージの要部の断面図である。この図４は、上段半導体パッケージと上段半導体パッケージとを接続する領域を拡大表示したものである。なお、本第２実施形態において、上記第１実施形態と同様の構成については、同一符号を付して説明を省略する。
【００５７】
第１プリント配線板である下段インターポーザ１０１Ａは、表層１１１に形成されたソルダーレジスト１８１Ａを有している。このソルダーレジスト１８１Ａには、第１ランドであるランド１３１ａの表面を露出させる第１開口である開口１８５ａと、第２ランドであるランド１３１ｂの表面を露出させる第２開口である開口１８５ｂとが形成されている。各ランド１３１ａ，１３１ｂには、各開口１８５ａ，１８５ｂを介して各はんだボール３２０が接続されている。
【００５８】
本第２実施形態では、第２ランドであるランド１３１ｂが第１ランドであるランド１３１ａよりも表面の面積が大きいことに加え、第２開口である開口１８５ｂが第１開口である開口１８５ａよりも開口面積が大きく形成されている。それ以外の構成は、第１の実施形態と同じである。
【００５９】
上記第１実施形態では、下段半導体パッケージ１００における伝送路特性差を低減させる手段について示した。上段半導体トップと下段半導体チップとの通信におけるその他の伝送路構成要素には、はんだボール３２０がある。はんだボール３２０は寄生インダクタンスとして、信号波形に影響を及ぼす。
【００６０】
はんだボール３２０が持つ寄生インダクタンス値は、はんだボール３２０の高さおよび径により決定される。このうち径は、はんだボール３２０とランド１３１ａ，１３１ｂとの接触面積に依存することから、本第２実施形態では、開口径により管理している。また高さは上段、下段半導体パッケージそれぞれの熱変形に依存するため、各はんだボール３２０の配置場所によって異なる。積層型半導体パッケージにおいては、上段、下段半導体パッケージの端子配置は、パッケージの周縁にのみ配置されるため、各端子はほぼ一律の高さとなる。
【００６１】
厳密なはんだボール３２０の形状は、実装工程の諸条件などが加味されることから、積層型半導体パッケージの設計時点で決定することは難しい。そのため、伝送路特性について考える際には、上段、下段半導体パッケージの開口径を上下面とした円柱、あるいは円柱台を有効形状とし、その寄生インダクタンスを考えるのが一般的である。
【００６２】
本第２実施形態では、第１伝送路に接続されるはんだボール３２０の有効形状（第１有効形状）３２１の径に対し、第２伝送路に接続されるはんだボール３２０の有効形状（第２有効形状）３２２の径の方が大きい。このため、第１有効形状３２１に対し、第２有効形状３２２の寄生インダクタンス値が小さくなる。配線長差による伝送路特性の差は、はんだボール３２０の特性差により吸収され、伝送路特性差をさらに低減することができる。従って、本第２実施形態によれば、さらなる高速伝送特性の向上が実現可能である。
【実施例】
【００６３】
［実施例］
本実施例では、上記第１実施形態の積層型半導体パッケージ３００の構成において、各構成要素を下記の寸法としてシミュレーションを行った。
【００６４】
第１配線である配線１４１ａの長さは０．５ｍｍ、第２配線である配線１４１ｂの長さは０．９ｍｍとした。各配線１４１ａ，１４１ｂの幅は２５μｍ、配線周囲のクリアランスは２５μｍとした。各配線１４１ａ，１４１ｂの厚みは２５μｍとした。表層と表層に隣接する層との間の距離は４０μｍとした。
【００６５】
第２ランドであるランド１３１ｂの径は３３０μｍとした。これに対し、第１ランド１３１ａの径は３２０μｍ、３００μｍ、２８０μｍとした。ランド１３１ａ，１３１ｂのピッチは、０．４ｍｍとした。伝送される信号の周波数は４００ＭＨｚとした。許容される伝送路特性差は周波数に応じて小さくなるが、４００ＭＨｚにおいて許容される伝送路特性差は３０％以下である。
【００６６】
図５は、第１伝送路と第２伝送路との特性差をシミュレートした結果を示す図である。シミュレーションは市販シミュレータであるＱ３Ｄ  Ｅｘｔｒａｃｔｏｒ（Ａｎｓｏｆｔ社製）を用いて行った。
【００６７】
第１配線である配線１４１ａの寄生インダクタンスは０．３３ｎＨ、第２配線である配線１４１ｂの寄生インダクタンスは０．６９ｎＨであった。第２ランドであるランド１３１ｂの寄生キャパシタンスは、０．０３８ｐＦであった。第１ランドであるランド１３１ａの寄生キャパシタンスは、０．０３０ｐＦ（径３２０μｍの場合）、０．０２７ｐＦ（径３００μｍの場合）、０．０２５ｐＦ（径２８０μｍの場合）であった。
【００６８】
これらより、第２伝送路の特性インピーダンスは１３５Ωとなった。第１伝送路の特性インピーダンスは１０４Ω（径３２０μｍの場合）、１０９Ω（径３００μｍの場合）、１１５Ω（径２８０μｍの場合）であった。
【００６９】
以上から、第１伝送路特性と第２伝送路特性との差は２２．９％（径３２０μｍの場合）、１８．９％（径３００μｍの場合）、１４．５％（径２８０μｍの場合）となり、いずれも許容差である３０％以下となっている。
【００７０】
迂回する配線１４１ｂの長さＤ（図２参照）は、９７．５μｍ（第１ランドの径が３２０μｍの場合）、８７．５μｍ（径３００μｍの場合）、７７．５μｍ（径２８０μｍの場合）であった。
【００７１】
［比較例］
比較のために、図６における半導体パッケージの第１伝送路及び第２伝送路の特性差をシミュレートした。比較例の各ランド１３１ａ，１３１ｂは、同一の径とした。第１ランド１３１ａ及び第２ランド１３１ｂの径は３３０μｍとし、それ以外は実施例と同じ値としている。図３にこのシミュレーション結果を併記した。伝送路特性の差は３１．２％であり、許容差以上となっている。また、比較例における迂回する配線の長さは、１０２．５μｍ（径３３０μｍ）であった。
【００７２】
以上、本実施例と比較例との比較結果から、本実施例により配線長さ差の影響を低減できることが分かった。また、本実施例では、比較例に対し、最大で２４％（径２８０μｍの場合）迂回する配線１４１ｂの長さを削減している。これにより、本実施例では、配線領域１９１において伝送路配置に必要なスペースを削減することが可能となり、積層型半導体パッケージの小型化が実現されることが分かる。
【００７３】
なお、本発明は、以上説明した実施形態及び実施例に限定されるものではなく、多くの変形が本発明の技術的思想内で当分野において通常の知識を有する者により可能である。
【００７４】
以上の説明では、ランド１３１ａ〜１３１ｆの表面形状が円形の場合について説明したが、この形状に限定するものではなく、あらゆる形状のものであってもよく、例えば四角形等であってもよい。
【００７５】
また、以上の説明では、はんだボール（ランド）が２列の場合を例に行ったが、３列あるいはそれ以上でもよい。
【００７６】
また、以上の説明では、ランドに接続されるはんだが、はんだボールである場合について説明したが、はんだボール以外に、剛球にはんだを塗布した接続端子であってもよい。
【００７７】
また、半導体チップおよびインターポーザが四角形であるため、インターポーザの辺中央付近の配線よりも、コーナー付近の配線が長くなる傾向にある。そのような場合であっても、辺中央付近のランドに対し、コーナー付近のランドを大きくすればよく、このことで配線長差による伝送路特性の差を低減することが可能である。
【００７８】
また、以上の説明では、下段半導体パッケージについて説明を述べたが、上段半導体パッケージについても、同様の構成を用いれば、さらに伝送路特性差を低減できることは明らかである。また、下段半導体パッケージにおいて、マザーボードにはんだで接合されるランドについても本発明は適用可能である。
【符号の説明】
【００７９】
１００…下段半導体パッケージ（半導体パッケージ）、１０１…下段インターポーザ（プリント配線板）、１０２…下段半導体チップ（半導体素子）、１０３ａ…信号端子（第１信号端子）、１０３ｂ…信号端子（第２信号端子）、１１１…表層、１３１ａ…ランド（第１ランド）、１３１ｂ…ランド（第２ランド）、１４１ａ…配線（第１配線）、１４１ｂ…配線（第２配線）、３００…積層型半導体パッケージ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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