(57)【要約】【課題】バーンイン基板に、ソケットを設けなくてよいようにする。【解決手段】半導体装置ＳＤは、２方向リードのパッケージング方式のものである。この半導体装置ＳＤは、第１方向に引き出された各リードＬＬ１〜ＬＬ７に電源電圧ＶＤＤが印加され、かつ、第１方向と反対の第２方向に引き出された各リードＬＲ１〜ＬＲ７に接地電圧ＶＳＳが印加された場合に、予め定められたバーンインテスト動作を行なう。【選択図】図１
2013213722.tif 000002
【特許請求の範囲】
【請求項１】
２方向にリードが引き出されたパッケージング方式の半導体装置であって、
第１方向に引き出された複数の第１リードと、
前記第１方向と反対の第２方向に引き出された複数の第２リードと、
前記複数の第１リードおよび前記複数の第２リードと電気的に接続された半導体回路とを備え、
前記半導体回路によって用いられる電源電圧は、前記複数の第１リードのうちの所定の電源用リードを介して供給され、前記半導体回路によって用いられる接地電圧は、前記複数の第２リードのうちの所定の接地用リードを介して供給され、
前記半導体回路は、前記複数の第１リードの各々に前記電源電圧が供給され、かつ、前記複数の第２リードの各々に前記接地電圧が供給されている場合に、予め定められたバーンインテスト動作を行なう、半導体装置。
【請求項２】
前記半導体回路は、
電源投入後に、各前記第１リードの電圧が前記電源電圧に対応した第１の論理レベルになり、かつ、各前記第２リードの電圧が前記接地電圧に対応した第２の論理レベルであるという判定条件が満たされているか否かを判定する判定回路と、
前記判定回路の判定結果を受け、前記判定条件が満たされている場合に前記バーンインテスト動作を行ない、前記判定条件が満たされていない場合に通常動作を行なう内部回路とを含む、請求項１に記載の半導体装置。
【請求項３】
前記半導体回路は、
電源投入後に、各前記第１リードの電圧の論理レベルが所定パターンで変化した後、前記電源電圧に対応した第１の論理レベルになり、かつ、各前記第２リードの電圧が前記接地電圧に対応した第２の論理レベルであるという判定条件が満たされているか否かを判定する判定回路と、
前記判定回路の判定結果を受け、前記判定条件が満たされている場合に前記バーンインテスト動作を行ない、前記判定条件が満たされていない場合に通常動作を行なう内部回路とを含む、請求項１に記載の半導体装置。
【請求項４】
２方向にリードが引き出されたパッケージング方式の複数の半導体装置を装着するためのバーンイン基板であって、
前記複数の半導体装置の各々は、
第１方向に引き出された複数の第１リードと、
前記第１方向と反対の第２方向に引き出された複数の第２リードと、
前記複数の第１リードおよび前記複数の第２リードと電気的に接続された半導体回路とを含み、
前記半導体回路によって用いられる電源電圧は、前記複数の第１リードのうちの所定の電源用リードを介して供給され、前記半導体回路によって用いられる接地電圧は、前記複数の第２リードのうちの所定の接地用リードを介して供給され、
前記半導体回路は、前記複数の第１リードの各々に前記電源電圧が供給され、かつ、前記複数の第２リードの各々に前記接地電圧が供給されている場合に、予め定められたバーンインテスト動作を行ない、
前記バーンイン基板は、
直線状に設けられ、前記複数の半導体装置の各々の前記複数の第１リードに接触させるための第１電極と、
前記第１電極と平行に設けられ、前記複数の半導体装置の各々の前記複数の第２リードに接触させるための第２電極と、
コネクタとを備え、
前記第１電極は、前記コネクタを介して外部から前記電源電圧を受け、
前記第２電極は、前記コネクタを介して外部から前記接地電圧を受ける、バーンイン基板。
【請求項５】
前記バーンイン基板は、前記コネクタと前記第１電極との間に設けられた電源制御回路をさらに備え、
前記電源制御回路は、電源投入後に、前記第１電極に出力する電圧を所定パターンで変化させた後、前記電源電圧に固定し、
前記半導体回路は、
前記電源投入後に、各前記第１リードの電圧の論理レベルが前記所定パターンで変化した後、前記電源電圧に対応した第１の論理レベルになり、かつ、各前記第２リードの電圧が前記接地電圧に対応した第２の論理レベルであるという判定条件が満たされているか否かを判定する判定回路と、
前記判定回路の判定結果を受け、前記判定条件が満たされている場合に前記バーンインテスト動作を行ない、前記判定条件が満たされていない場合に通常動作を行なう内部回路とを含む、請求項４に記載のバーンイン基板。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置およびこの半導体装置が装着されるバーンイン基板に関する。
【背景技術】
【０００２】
従来のバーンインテスト（Burn-in  Test）に使用されるバーンイン基板は、たとえば、特開平１０−８２８２６号公報（特許文献１）の図８に記載されるような構成を有する。すなわち、バーンイン基板は、各種電子部品の土台となるプリント基板と、該プリント基板の表面上に前後左右規則正しく多数配置されているＩＣ（Integrated  Circuit）ソケットと、各ＩＣソケットの周辺に配置されている電子部品などから構成されている。各ＩＣソケットには多数のコンタクトが備えられており、これらのコンタクトはＩＣパッケージのリードピンの全てにそれぞれ対応して配置され、対応するリードピンが挿入可能に形成されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１０−８２８２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記のように、従来のバーンイン基板にはＩＣパッケージ（半導体装置）を挿入するためのソケットが設けられているために、バーンイン基板に搭載できるＩＣパッケージの数に制限がある。さらには、ＩＣパッケージをソケットに抜き差しするために挿抜機と呼ばれる専用装置が必要になる。そして、バーンイン基板は、製品シリーズごとに開発する必要があるので、半導体装置のコスト高の要因となっている。
【０００５】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態による半導体装置は、２方向リードのパッケージング方式のものである。この半導体装置は、第１方向に引き出された各リードに電源電圧が印加され、かつ、第１方向と反対の第２方向に引き出された各リードに接地電圧が印加された場合に、予め定められたバーンインテスト動作を行なう。
【発明の効果】
【０００７】
上記の一実施の形態による半導体装置を搭載するバーンイン基板には、ソケットを設ける必要がない。
【図面の簡単な説明】
【０００８】
【図１】実施の形態１による半導体装置ＳＤの概略的な構成を示す図である。
【図２】実施の形態１によるバーンイン基板１０の概略的な構成を示す斜視図である。
【図３】図２のバーンイン基板１０が装着されるバーンイン炉１の外観の一例を示す斜視図である。
【図４】半導体チップＳＣの詳細な構成の一例を示す機能ブロック図である。
【図５】電源投入時における各信号の電圧波形の一例を示す図である。
【図６】図４のＣＰＵ２６のメモリ空間の一例を示す図である。
【図７】電源投入時における半導体装置ＳＤの動作の一例を示すフローチャートである。
【図８】半導体装置ＳＤをバーンイン基板に装着する手順を示すフローチャートである。
【図９】メイン基板４０の外観を示す斜視図である。
【図１０】図９のＸ−Ｘ線に沿った断面図である。
【図１１】誘い込み部品５０の外観を示す斜視図である。
【図１２】図１１のＸＩＩ−ＸＩＩ線に沿った断面図である。
【図１３】電極基板６０の外観を示す斜視図である。
【図１４】図１３のＸＩＶ−ＸＩＶ線に沿った断面図である。
【図１５】留め具７１の外観を示す斜視図である。
【図１６】上蓋７２の外観を示す斜視図である。
【図１７】留め具７１および上蓋７２が装着された状態を説明するための断面図である。
【図１８】実施の形態２によるバーンイン基板に用いられる電極基板６５の構成を概略的に示す図である。
【図１９】図１８の制御ＩＣ６４の入出力電圧波形を示す図である。
【図２０】実施の形態３によるバーンイン基板に用いられる電極基板６７の構成を概略的に示す斜視図である。
【図２１】実施の形態４によるバーンイン基板に用いられる誘い込み部品９２の構成を概略的に示す断面図である。
【発明を実施するための形態】
【０００９】
以下、各実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【００１０】
＜実施の形態１＞
［実施の形態１の課題］
近年、半導体装置（半導体デバイス）の価格下落が特に激しいため、製造コストの低減が利益確保のための重要な課題となっている。その一方で、高信頼性が求められている分野では、半導体装置の製造コストを簡単には下げられないという実情がある。
【００１１】
製造コストのうちの試験コスト、特にバーンインテスト（以下、「ＢＩテスト」とも称する）に要するコストは、これまで削減が困難であり、半導体装置の製造コスト高の要因の一つとなっていた。ここで、バーンインテストは、温度と電圧の負荷をかけた状態で半導体装置を所定時間動作させるものであり、初期不良品を明らかにして取り除くために行なわれる。
【００１２】
バーンインテストは、複数の半導体装置を装着したバーンイン基板（以下、「ＢＩ基板」とも称する）をバーンイン炉（バーンイン試験装置とも称する）の内部に取り付けることによって行なわれる。このバーンイン基板には、各半導体装置を装着するため、さらに各半導体装置の所定の端子に信号を入力するために、多数のソケットが設けられている。通常、バーンインテスト前にバーンイン基板のソケットに半導体装置を挿入するとともに、バーンインテストの実施後にソケットから半導体装置を抜き取るために、専用装置である挿抜機が用いられる。
【００１３】
しかしながら、上記のようなソケットを用いる方法では、ソケットの大きさが制約となって、バーンイン基板に搭載できる半導体装置に数量が制限されてしまう。さらには、新たな製品シリーズが開発される場合には、従来のバーンイン基板が流用できないので、新たなバーンイン基板を準備する必要がある。この際、製品出荷までの期間を短縮するためには、多数のバーンイン基板を作製しなければならない。以上の理由で、バーンインテストは半導体装置の製造コスト高の一因となっている。
【００１４】
以下に詳しく説明するように、実施の形態１によるバーンイン基板はソケットを必要としない。このため、ソケットに半導体装置を抜き差しするための挿抜機も必要でないので、半導体装置の製造コストを削減することができる。
【００１５】
［半導体装置ＳＤの概略構成］
図１は、実施の形態１による半導体装置ＳＤの概略的な構成を示す図である。図１では、封止用樹脂ＲＳの内部の半導体チップＳＣを示すために、封止用樹脂ＲＳの一部を破断させた破断図を示している。
【００１６】
図１を参照して、半導体装置ＳＤは、２方向にリードが引き出された、いわゆる２方向リードのパッケージング方式を有するものである。このようなパッケージング方式として、たとえば、ＤＩＰ（Dual  Inline  Package）およびＳＯＰ（Small  Outline  Package）を例示することができる。
【００１７】
図１に示すように、半導体装置ＳＤは、第１方向に引き出された複数の第１リードＬＬ１〜ＬＬ７と、第１方向と反対の第２方向に引き出された複数の第２リードＬＲ１〜ＬＲ７と、半導体チップＳＣと、封止用樹脂ＲＳとを含む。リードＬＬ１〜ＬＬ７，ＬＲ１〜ＬＲ７の先端部を除く部分と半導体チップＳＣは樹脂ＲＳによって封止される。
【００１８】
半導体チップＳＣは、半導体基板ＳＵＢと、この半導体基板ＳＵＢ上に形成された半導体集積回路ＳＩＣおよび複数のボンディングパッドＰＤとを含む。各パッドＰＤは、リードＬＬ１〜ＬＬ７，ＬＲ１〜ＬＲ７にそれぞれ対応して設けられ、各パッドＰＤが対応のリードとボンディングワイヤＢＷによって接続される。
【００１９】
実施の形態１の場合、第１方向に引き出された複数の第１リードＬＬ１〜ＬＬ７のうち１または複数の特定のリード（図１の場合、リードＬＬ１）は、半導体集積回路ＳＩＣに電源電圧ＶＤＤを供給するために用いられる。第２方向に引き出された複数の第２リードＬＲ１〜ＬＲ７のうち１または複数の特定のリード（図１の場合、リードＲＬ１）は、半導体集積回路ＳＩＣに接地電圧ＶＳＳを供給するために用いられる。
【００２０】
そして、実施の形態１によるバーンイン基板に特徴的な点として、半導体装置ＳＤがバーンイン基板に固定された状態では、各第１リードＬＬ１〜ＬＬ７は、バーンイン基板上に設けられた電極１１と接触することによって電源電圧ＶＤＤが供給される。各第２リードＬＲ１〜ＬＲ７は、バーンイン基板上に設けられた電極１２と接触することによって接地電圧ＶＳＳが供給される。半導体集積回路ＳＩＣは、電源投入時に、各第１リードＬＬ１〜ＬＬ７に電源電圧ＶＤＤが供給され、かつ、各第２リードに接地電圧ＶＳＳが供給されていることを検知すると、予め定められたバーンインテスト動作を行なう。バーンイン基板をバーンイン炉から取り出した後に、各半導体装置に初期不良が発生しているか否かの判定が半導体テスターなどを用いて行なわれる。
【００２１】
［バーンイン基板の概略構成］
図２は、実施の形態１によるバーンイン基板１０の概略的な構成を示す斜視図である。図２には、バーンイン基板１０と、そのバーンイン基板１０上に直線状に装着された６個の半導体装置ＳＤ１〜ＳＤ６とが示されている。
【００２２】
バーンイン基板１０は、直線状の第１電極１１と、第１電極と平行に設けられた直線状の第２電極１２と、オス側のコネクタ１３とを含む。図２の場合、端部で相互に接続された３本の第１電極１１と、端部で相互に接続された３本の第２電極１２とが示されている。
【００２３】
第１電極１１は、各半導体装置ＳＤに電源電圧ＶＤＤを供給するために、各半導体装置ＳＤの一方側の第１リード（図１のＬＬ１〜ＬＬ７）と接触する。第２電極１２は、各半導体装置ＳＤに接地電圧ＶＳＳを供給するために、各半導体装置ＳＤの他方側の第２リード（図２のＬＲ１〜ＬＲ２）と接触する。第１電極１１および第２電極１２には、コネクタ１３を介してバーンイン炉から電源電圧ＶＤＤおよび接地電圧ＶＳＳがそれぞれ与えられる。
【００２４】
上記のバーンイン基板の構成によれば、各半導体装置ＳＤは、直線状の第１および第２電極１１，１２に沿う方向には位置決めしなくてよい。したがって、半導体装置ＳＤをバーンイン基板上に固定するためにソケットは必要でない。
【００２５】
図３は、図２のバーンイン基板１０が装着されるバーンイン炉１の外観の一例を示す斜視図である。
【００２６】
図３を参照して、バーンイン基板１０は、バーンイン炉１の収納室内に設けられたラック２に収納される。収納室の奥（扉と反対側）にはメス側のコネクタが設けられている（図示省略）。このメス側のコネクタに、図２に示すバーンイン基板１０のオス側のコネクタ１３が挿入される。
【００２７】
図２のバーンイン基板１０には、電源電圧ＶＤＤと接地電圧ＶＳＳのみを供給すればよい。したがって、市販のどのようなバーンイン炉に対しても、図２の方式のバーンイン基板１０を用いてバーンインテストを行なうことができる。
【００２８】
［半導体装置の詳細な構成例］
図４は、半導体チップＳＣの詳細な構成の一例を示す機能ブロック図である。図４では、半導体チップＳＣの一例としてマイクロコンピュータチップを例に挙げて説明する。
【００２９】
図４を参照して、半導体チップＳＣは、基板ＳＵＢと、基板ＳＵＢ上に形成されたボンディング用のパッドＰＤＬ１〜ＰＤＬｎ，ＰＤＲ１〜ＰＤＲｎと、基板ＳＵＢ上に形成された半導体集積回路ＳＩＣとを含む。
【００３０】
第１パッドＰＤＬ１〜ＰＤＬｎは、図１に示す第１リードＬＬ１〜ＬＬｎ（ただし、図１ではｎ＝７）とそれぞれボンディングワイヤによって接続される。第２パッドＰＤＲ１〜ＰＤＲｎは、図１に示す第２リードＬＲ１〜ＬＲｎ（ただし、図１ではｎ＝７）とそれぞれボンディングワイヤによって接続される。図４の場合には、半導体集積回路ＳＩＣは、パッドＰＤＬ１を介して電源電圧ＶＤＤの供給を受け、パッドＰＤＲ１を介して接地電圧ＶＳＳの供給を受けるものとする。
【００３１】
半導体集積回路ＳＩＣは、パワーオンリセット回路２１、判定回路３０、システムコントローラ２２、割込み制御回路２３、ＲＯＭ（Read  Only  Memory）２４、ＲＡＭ（Random  Access  Memory）２５、ＣＰＵ（Central  Processing  Unit）２６、ＩＯ（Input-Output）ポート２７，２８、内部バス２９、および図示を省略したその他の周辺回路を含む。これらの構成要素の各々に電源電圧ＶＤＤおよび接地電圧ＶＳＳが供給される。内部バス２９は、ＲＯＭ２４、ＲＡＭ２５、ＣＰＵ２６、およびＩＯポート２７，２８を相互に接続する。
【００３２】
パワーオンリセット（ＰＯＲ：Power-On  Reset）回路２１は、半導体チップＳＣへの電源投入後に、所定時間だけ活性状態となるリセット信号をシステムコントローラ２２に出力する。
【００３３】
判定回路３０は、第１リードＬＬ１〜ＬＬｎに接続される第１パッドＰＤＬ１〜ＰＤＬｎの電圧と、第２リードＬＲ１〜ＬＲｎに接続される第２パッドＰＤＲ１〜ＰＤＲｎの電圧とを受ける。そして、判定回路３０は、第１パッドＰＤＬ１〜ＰＤＬｎの電圧の論理レベルが電源電圧ＶＤＤに対応するハイレベル（Ｈレベル）であり、かつ、第２パッドＰＤＲ１〜ＰＤＲｎの電圧の論理レベルが接地電圧ＶＳＳに対応するローレベル（Ｌレベル）であるという判定条件が満たされているか否かを判定する。判定回路３０は、判定結果を表わす信号をシステムコントローラ２２に出力する。
【００３４】
より詳細には、図４の判定回路３０は、論理ゲート３１，３２，３３を含む。論理ゲート３１は、第１パッドＰＤＬ１〜ＰＤＬｎの電圧の論理レベルのＡＮＤ演算を行なって演算結果を出力する。論理ゲート３２は、第２パッドＰＤＲ１〜ＰＤＲｎの電圧の論理レベルを反転した後、反転後の論理レベルのＡＮＤ演算を行なって演算結果を出力する。論理ゲート３３は、論理ゲート３１の出力と論理ゲート３２の出力とのＡＮＤ演算を行なって演算結果をシステムコントローラ２２に出力する。上記の判定条件が満たされている場合、Ｈレベルの信号が判定回路３０からシステムコントローラ２２に出力される。
【００３５】
システムコントローラ２２は、半導体集積回路ＳＩＣの動作モードを切り替えたり、半導体集積回路ＳＩＣを初期化（リセット）したりする場合などに、半導体集積回路ＳＩＣの動作を制御する。特に実施の形態１の半導体集積回路ＳＩＣの場合、システムコントローラ２２は、パワーオンリセット回路２１からリセット信号を受けるとともに判定回路３０の判定結果を受け、これらの信号に応じた割込み要求を割込み制御回路２３に出力する。
【００３６】
割込み制御回路２３は、周辺回路およびシステムコントローラ２２などから割込み要求を受けた場合に、割込みの発生をＣＰＵ２６に通知する。
【００３７】
ＣＰＵ２６は、プログラムに基づいて制御処理および演算処理を行なう。ＲＡＭ２５およびＲＯＭ２４は、ＣＰＵ２６の主記憶装置として用いられる。ＣＰＵ２６は、割込み制御回路２３から割込みの発生が通知された場合には、所定の割込み処理を行なう。
【００３８】
ＩＯポート２７，２８は、半導体装置ＳＤの外部に接続される機器との間で、信号の入出力を行なう際に用いられるインターフェース回路である。ＩＯポート２７は第１パッドＰＤＬ２〜ＰＤＬｎを介して信号の入出力を行なう場合に用いられ、ＩＯポート２８は、第２パッドＰＤＲ２〜ＰＤＬｎを介して信号の入出力を行なう場合に用いられる。
【００３９】
［半導体装置の電源投入時の動作］
次に、上記の構成の半導体装置ＳＤの電源投入時の動作について説明する。
【００４０】
図５は、電源投入時における各信号の電圧波形の一例を示す図である。図５には、上から順に、図４の電源電圧ＶＤＤ用のパッドＰＤＬ１の電圧波形、パワーオンリセット回路２１から出力されるリセット信号の波形、および判定回路３０の出力波形を示す。
【００４１】
図４、図５を参照して、電源投入時に、パッドＰＤＬ１の入力電圧が内部回路の動作可能な電圧レベルに達すると（時刻ｔ１）は、パワーオンリセット回路は時刻ｔ２までの間、リセット信号を活性状態（図５の場合、Ｈレベル）にする。リセット信号が活性状態になったときに、判定回路３０の出力信号がＬレベル（上記の判定条件が満たされていない）の場合には、システムコントローラ２２は、通常のパワーオンリセットによる割込み要求を割込み制御回路２３に出力する。判定回路３０の出力信号がＨレベル（上記の判定条件が満たされている）の場合には、システムコントローラ２２は、バーンインテストのための割込み要求を割込み制御回路２３に出力する。
【００４２】
図６は、図４のＣＰＵ２６のメモリ空間の一例を示す図である。図６に示すように、電源投入時にＣＰＵ２６によって実行されるプログラムは、判定回路３０の判定結果に依存して異なる。ＣＰＵ２６は、通常のパワーオンリセットによる割込み発生の通知を割込み制御回路２３から受けた場合には、通常のリセットプログラム（図６のアドレス“００００”から始まる領域に格納されている）を実行する。ＣＰＵ２６は、バーンインテストのための割込み発生の通知を割込み制御回路２３から受けた場合には、バーンインテスト用のリセットプログラム（図６のアドレス“ＦＦＦ０”から始まる領域に格納されている）を実行する。
【００４３】
図７は、電源投入時における半導体装置ＳＤの動作の一例を示すフローチャートである。以下、図４、図７を参照して、電源投入時の半導体装置ＳＤの動作について総括的に説明する。
【００４４】
電源投入時にパワーオンリセット回路２１の出力信号が活性状態（Ｈレベル）になると（ステップＳ１０１でＹＥＳ）、システムコントローラ２２は、判定回路３０の出力信号がＨレベルであるか否かを判定する（ステップＳ１０２）。
【００４５】
判定回路３０の出力信号がＬレベルの場合（上記の判定条件が満たされていない場合）には（ステップＳ１０２でＮＯ）、システムコントローラ２２は、通常のパワーオンリセットによる割込み要求を割込み制御回路２３に出力する（ステップＳ１０３）。この場合、ＣＰＵ２６は、割込み発生の通知を割込み制御回路２３から受けると、通常のリセットプログラムを実行する。
【００４６】
判定回路３０の出力信号がＨレベルの場合（上記の判定条件が満たされている場合）には（ステップＳ１０２でＹＥＳ）、システムコントローラ２２は、バーンインテストの開始させるための割込み要求を割込み制御回路２３に出力する（ステップＳ１０５）。この場合、ＣＰＵ２６は、割込み発生の通知を割込み制御回路２３から受けると、バーンインテストのためのリセットプログラムを実行する（ステップＳ１０６）。
【００４７】
以上の説明では、マイクロコンピュータチップを例に挙げたが、上記で説明したようなバーンインテストの方法は、マイクロコンピュータに限らず一般の半導体集積回路に適用することができる。
【００４８】
図４を参照してより一般的に言えば、半導体集積回路ＳＩＣは、パワーオンリセット回路２１、判定回路３０、および内部回路２０を含む。判定回路３０は、所定の判定条件が満たされているか否かを判定し、判定結果を内部回路２０に出力する。この場合の判定条件は、各第１リードＬＬ１〜ＬＬｎに接続される第１パッドＰＤＬ１〜ＰＤＬｎの電圧が電源電圧ＶＤＤに対応した第１の論理レベルであり、かつ、各第２リードＬＲ１〜ＬＲｎに接続される第２パッドＰＤＲ１〜ＰＤＲｎの電圧が接地電圧ＶＳＳに対応した第２の論理レベルであることである。内部回路２０は、電源投入後にパワーオンリセット回路２１から出力されるリセット信号が活性状態になったとき、上記の判定条件が満たされている場合にバーンインテスト動作を行ない、上記の判定条件が満たされていない場合に通常動作を行なう。
【００４９】
［バーンイン基板の詳細な構成］
次に、図２のバーンイン基板１０の詳細な構成について説明する。実施の形態１の場合、バーンイン基板１０は、複数の部品によって構成される。具体的に、バーンイン基板１０は、メイン基板４０（図９、図１０参照）、電極基板６０（図１３、図１４参照）、誘い込み部品５０（図１１、図１２参照）、上蓋７２（図１６、図１７参照）および留め具７１（図１５、図１７参照）を含む。
【００５０】
メイン基板４０は、半導体装置ＳＤを載置するためのものである。電極基板６０は、半導体装置ＳＤに電源電圧ＶＤＤおよび接地電圧ＶＳＳを与える。誘い込み部品５０は、半導体装置ＳＤをメイン基板４０に載置する際にメイン基板４０に取り付けられており、半導体装置ＳＤをメイン基板４０の所定の位置に導くガイドとして用いられる。上蓋７２および留め具７１は、半導体装置ＳＤをメイン基板に押さえ付けて固定するために用いられる。
【００５１】
これらの部品４０，５０，６０，７１，７２に用いられる材料は、強度および難燃性を有する材料であれば特に限定されない。前述の第１電極１１および第２電極１２、これらの電極とコネクタ１３とを接続する配線、ならびに搭載する半導体装置ＳＤのリードとのショートを避けるためには、上記の部品４０，５０，６０，７１，７２は、絶縁材料であることが望ましい。たとえば、ガラスエポキシまたはセラミックなどが挙げられる。
【００５２】
図８は、半導体装置ＳＤをバーンイン基板に装着する手順を示すフローチャートである。図８を参照して、各半導体装置ＳＤをバーンイン基板に装着する手順は以下の４段階のステップに大きく分けることができる。
【００５３】
（１）まず、メイン基板４０と誘い込み部品５０とを結合した状態で（図１１参照）、半導体装置ＳＤの入ったチューブ状の容器５９からメイン基板４０の所定箇所（図９、図１０のレール状の突出部４１Ａ，４１Ｂ上）に半導体装置ＳＤを移す。半導体装置ＳＤは、チューブ状の容器５９の内部、およびメイン基板４０と誘い込み部品５０とで形成される空洞部分を滑るようにして移動する（ステップＳ２０１）。
【００５４】
（２）半導体装置ＳＤがメイン基板４０上の所定箇所に載置された後、電極基板６０をメイン基板４０の下側からメイン基板４０に装着する（図１４参照、ステップＳ２０２）。
【００５５】
（３）メイン基板４０から誘い込み部品５０を外す（ステップＳ２０３）。
（４）半導体装置ＳＤの上側に上蓋７２を載せ、留め具７１を用いて上蓋７２および半導体装置ＳＤを固定する（図１７、ステップＳ２０４）。
【００５６】
以下、バーンイン基板４０を構成する各部品についてさらに詳しく説明する。
［メイン基板４０の構成例］
図９は、メイン基板４０の外観を示す斜視図である。図１０は、図９のＸ−Ｘ線に沿った断面図である。
【００５７】
図９、図１０を参照して、メイン基板４０の上面には、Ｙ方向に延びるレール状の突出部４１Ａ，４１Ｂ、貫通スリット４２Ａ，４２Ｂ、および溝部４３が形成される。
【００５８】
突出部４１Ａ，４１Ｂは、２本で対を成し、半導体装置ＳＤの樹脂部分を下側から支持するために設けられる。図９、図１０には、図解を容易にするため３対の突出部４１Ａ，４１Ｂが示されているが、実際にはメイン基板４０の大きさに応じて多数の突出部４１Ａ，４１Ｂが形成される。突出部４１Ａ，４１Ｂの各対に対応して、突出部４１Ａ，４１Ｂの延在方向に沿って半導体装置ＳＤが載置される。
【００５９】
貫通スリット４２Ａ，４２Ｂは、突出部４１Ａ，４１Ｂの対にそれぞれ対応して設けられ、対応する突出部４１Ａ，４１Ｂの両外側に平行に設けられる。貫通スリット４２Ａ，４２Ｂには、電極基板６０の突出部６２Ａ，６２Ｂがそれぞれ挿入される（図１４、図１７参照）。
【００６０】
溝部４３は、隣接する貫通スリット４２Ａ，４２Ｂ間に１本ずつ設けられる。溝部４３は、誘い込み部品５０および留め具７１を固定するためのものである。
【００６１】
［誘い込み部品５０の構成例］
図１１は、誘い込み部品５０の外観を示す斜視図である。図１２は、図１１のＸＩＩ−ＸＩＩ線に沿った断面図である。
【００６２】
図１１、図１２を参照して、誘い込み部品５０は、２方向リードの半導体装置ＳＤが収納されたチューブ状の容器５９からメイン基板４０の所定箇所（レール状の突出部４１Ａ，４１Ｂ上）に、半導体装置ＳＤを確実に移動させるためのものである。誘い込み部品５０を用いることによって、半導体装置ＳＤをメイン基板４０上の所定箇所に安定かつ短時間で載置できる。
【００６３】
図１２に示すように、誘い込み部品５０の下面側に、凹部５１と凸部５２がＸ方向に沿って交互に形成されている。凹部５１は、メイン基板４０のレール状の突出部４１Ａ，４１Ｂおよび貫通スリット４２Ａ，４２Ｂに対応する位置に設けられる。凸部５２は、メイン基板４０の溝部４３に対応する位置に設けられる。凸部５２の先端部には、溝部４３に挿入される突出部５３が形成される。なお、突出部５３が溝部４３から簡単に抜けるのを防止するために、突出部５３および溝部４３の一方には、突出部５３と溝部４３とが互いに押圧し合うようなロック機構（図示省略）が設けられている。
【００６４】
誘い込み部品５０は、メイン基板４０に半導体装置ＳＤが載置され、さらに電極基板６０が取り付けられた後に、メイン基板４０から取り外される。誘い込み部品５０は、バーンイン工程の終了後に、再度、半導体装置ＳＤをチューブ状の容器５９に戻すために、メイン基板４０に取り付けられる。
【００６５】
［電極基板６０の構成例］
図１３は、電極基板６０の外観を示す斜視図である。図１４は、図１３のＸＩＶ−ＸＩＶ線に沿った断面図である。図１４には、電極基板６０のメイン基板４０への取り付け位置を示すために、メイン基板４０および誘い込み部品５０も併せて示している。
【００６６】
図１３、図１４を参照して、電極基板６０は、図のＸＹ平面に沿う板状のベース部６１と、ベース部６１からＺ方向に突出するとともにＹ方向に延在する突出部６２Ａ，６２Ｂと、ベース部６１の側面に取り付けられたコネクタ１３とを含む。
【００６７】
突出部６２Ａ，６２Ｂは、メイン基板４０の貫通スリット４２Ａ，４２Ｂにそれぞれ対応して設けられる。突出部６２Ａ，６２Ｂの先端には、図２の第１電極１１および第２電極１２がそれぞれ形成される。電極基板６０の突出部６２Ａ，６２Ｂが対応の貫通スリット４２Ａ，４２Ｂに挿入されることによって、突出部６２Ａの先端の第１電極１１は半導体装置ＳＤの第１リードＬＬに接触し、突出部６２Ｂの先端の第２電極１２は半導体装置ＳＤの第２リードＬＲに接触する。
【００６８】
なお、突出部６２Ａ，６２Ｂが貫通スリット４２Ａ，４２Ｂから簡単に抜けるのを防止するために、突出部６２Ａ，６２Ｂおよび貫通スリット４２Ａ，４２Ｂの一方には、突出部６２Ａ，６２Ｂと貫通スリット４２Ａ，４２Ｂとが互いに押圧し合うようなロック機構（図示省略）が設けられている。
【００６９】
ベース部６１および突出部６２Ａ，６２Ｂの内部には、第１および第２電極１１，１２とコネクタ１３とを接続する配線６３Ａ，６３Ｂが形成される。コネクタ１３は、バーンイン炉に設けられたメス側のコネクタと結合され、バーンイン炉から電源電圧および接地電圧の供給を受ける（図２、図３参照）。
【００７０】
［留め具７１および上蓋７２の構成例］
図１５は、留め具７１の外観を示す斜視図である。図１６は、上蓋７２の外観を示す斜視図である。図１７は、留め具７１および上蓋７２が装着された状態を説明するための断面図である。
【００７１】
図１５〜図１７を参照して、留め具７１は、コの字形状（squared  U-shaped）の断面を有する。留め具７１の両端部（コの字の先端部分）は、メイン基板４０の溝部４３に挿入される。なお、留め具７１が溝部４３から簡単に抜けるのを防止するために、留め具７１および溝部４３の一方には、留め具７１と溝部４３とが互いに押圧し合うようなロック機構（図示省略）が設けられている。
【００７２】
上蓋７２は、図のＹ方向に長い板状の形状を有する。上蓋７２の下面側にはシリコンゴムなどの高温状態でも形状変形しにくい軟質樹脂７３が取付けられる。上蓋７２の幅（図のＸ方向の長さ）は半導体装置ＳＤの幅にほぼ等しく、上蓋７２の長手方向の長さ（図のＹ方向の長さ）はメイン基板４０のＹ方向の長さにほぼ等しい。
【００７３】
図１７に示すように、上蓋７２を間に挟んだ状態で、留め具７１がメイン基板４０の上面に取り付けられる。このとき、Ｚ方向から見て、多数の留め具７１が市松模様となるように配置される。留め具７１によって上蓋７２が押圧されることで、上蓋７２の裏面に取り付けられた軟質樹脂７３が、半導体装置ＳＤのリードＬＬ，ＬＲの上面を適度な圧力で押さえ付ける。これによって、半導体装置ＳＤのリードＬＬ，ＬＲの下面が、電極基板６０に形成された電極１１，１２に密着するので、安定なコンタクトを実現できる。
【００７４】
［実施の形態１の効果］
上記のとおり、実施の形態１によれば、半導体装置ＳＤは、２方向リードの一方側に電源電圧ＶＤＤが供給され、かつ、他方側に接地電圧が供給された場合に、バーンインテスト動作を開始する。このため、半導体装置ＳＤのメイン基板４０上への装着位置は、レール状の突出部４１Ａ，４１Ｂ上であればどの位置でも構わない。この結果、バーンイン基板上のソケットおよび挿抜機が不要になるので、バーンイン工程に要するコストを削減することができる。
【００７５】
さらに、ソケットを用いた従来の方法よりも半導体装置ＳＤを詰めてバーンイン基板上に搭載できるため、バーンイン基板当りの半導体装置ＳＤの搭載数を飛躍的に増大させることができる。この結果、バーンイン炉の処理能力が向上するので、バーンイン炉の削減が可能となる。さらには、パッケージの横幅が同じであれば、どのパッケージでもバーンイン基板を共用できる。
【００７６】
＜実施の形態２＞
図１８は、実施の形態２によるバーンイン基板に用いられる電極基板６５の構成を概略的に示す図である。
【００７７】
図１８を参照して、図１８の電極基板６５は、図１３のコネクタ１３に設けられた電源電圧用の端子１３Ａと第１電極１１との間に、制御ＩＣ（電源制御部）６４をさらに含む点で、図１３、図１４に示す電極基板６０と異なる。
【００７８】
図１９は、図１８の制御ＩＣ６４の入出力電圧波形を示す図である。図１９の上側のグラフは制御ＩＣ６４に入力される電圧波形（電源電圧用の端子１３Ａに供給される電圧の波形）を示し、下側のグラフは制御ＩＣ６４から第１電極１１に出力される電圧波形を示す。
【００７９】
図１８、図１９を参照して、時刻ｔ１１でバーンイン基板６５に電源が投入される。制御ＩＣ６４は、電源投入後の時刻ｔ１２から時刻ｔ１３の間、出力電圧を所定パターンで変化させる。具体的には、制御ＩＣ６４は、出力電圧を、電源電圧ＶＤＤから接地電圧（ＶＳＳ＝０）に変化させた後に電源電圧ＶＤＤに戻す切替え動作を所定回数繰り返す。時刻ｔ１３以降、制御ＩＣ６４は、出力電圧を電源電圧ＶＤＤに固定する。
【００８０】
実施の形態２では、さらに、図４の判定回路３０の判定条件が実施の形態１の場合と異なる。実施の形態２の場合の判定条件は、第１リードＬＬ１〜ＬＬｎに接続されたパッドＰＤＬ１〜ＰＤＬｎの電圧の論理レベルが上記の所定パターンで変化した後、電源電圧ＶＤＤに対応したＨレベルになり、かつ、第２リードＬＲ１〜ＬＲｎに接続されたパッドＰＤＲ１〜ＰＤＲｎの電圧の論理レベルが接地電圧ＶＳＳに対応したＬレベルであることである。判定回路３０は、上記の判定条件が満たされた場合にＨレベルの信号を出力し、上記の判定条件が満たされていない場合にＬレベルの信号を出力する。
【００８１】
さらに、図４のパワーオンリセット回路２１は、実施の形態１の場合とは異なり、図１９の時刻ｔ１１から時刻ｔ１３までの時間に想定通りの波形を受け付けた後に、リセット信号を活性状態（たとえば、Ｈレベル）に変化させる。リセット信号は所定時間経過した後に非活性状態（Ｌレベル）に戻る。
【００８２】
システムコントローラ２２は、電源投入後、リセット信号が活性状態となったときに、判定回路３０の出力がＬレベルの場合（上記の判定条件が満たされていない場合）は、通常のパワーオンリセットによる割込み要求を割込み制御回路２３に出力する。システムコントローラ２２は、電源投入後、リセット信号が活性状態となったときに、判定回路３０の出力がＨレベルの場合（上記の判定条件が満たされている場合）は、バーンインテストのための割込み要求を割込み制御回路２３に出力する。実施の形態２のその他の点は、実施の形態１の場合と同様であるので説明を繰り返さない。
【００８３】
実施の形態２によれば、半導体装置ＳＤを実際に使用している場合に、誤ってバーンインテスト動作を実行する可能性をほぼなくすことができる。
【００８４】
＜実施の形態３＞
半導体チップＳＣのパッドＰＤＬ２〜ＰＤＬｎの中に出力専用端子がある場合には、バーンイン工程の期間中に電源電圧ＶＤＤが印加され続けることが好ましくない。実施の形態３では、このように、半導体装置ＳＤの各リード端子の中に電源電圧ＶＤＤが印加されたり、接地電圧ＶＳＳが印加されたりすることが好ましくないものがある場合に対処するための技術を提供する。
【００８５】
図２０は、実施の形態３によるバーンイン基板に用いられる電極基板６７の構成を概略的に示す斜視図である。図２０を参照して、電極基板６７は、突出部６２Ａ，６２Ｂに設けられた電極１１，１２の表面を部分的に覆う絶縁部６６をさらに含む点で、図１３、図１４の電極基板６０と異なる。絶縁部６６は、たとえば、絶縁材料を電極面に塗布することによって形成される。絶縁部６６は、半導体装置ＳＤをバーンイン基板に装着したときに、電源電圧ＶＤＤまたは接地電圧ＶＳＳを供給することが好ましくないリードの位置に設けられる。
【００８６】
上記の構成によって、半導体装置ＳＤのリード端子のうち、電源電圧ＶＤＤまたは接地電圧ＶＳＳを供給することが好ましくないものにはこれらの電圧が印加されないようにした状態で、バーンイン工程を実行することができる。
【００８７】
実施の形態３のその他の点は、実施の形態１の場合と同様であるので説明を繰り返さない。なお、実施の形態３で説明した技術を実施の形態２で示した技術と組み合わせて実施の形態１のバーンイン基板に適用することもできる。
【００８８】
＜実施の形態４＞
図２１は、実施の形態４によるバーンイン基板に用いられる誘い込み部品９２の構成を概略的に示す断面図である。図２１には、半導体装置ＳＤ、メイン基板４０および電極基板６０も併せて示されている。半導体装置ＳＤ、メイン基板４０および電極基板６０の構成は実施の形態１の場合と同じである。
【００８９】
図２１に示す誘い込み部品９２は、図１５〜図１７で説明した上蓋７２および留め具７１の機能を併せ持つものである。具体的に、誘い込み部品９２は、メイン基板４０の上部全面に対向して設けられる本体部８５と、メイン基板４０の溝部４３に対向して設けられる取付け部品８０と、雄ねじ部品９０とを含む。
【００９０】
本体部８５の下面には、凹部８７と溝部８６がＸ方向に交互に形成されている。凹部５１は、メイン基板４０のレール状の突出部４１Ａ，４１Ｂおよび貫通スリット４２Ａ，４２Ｂに対応する位置に設けられる。溝部８６は、メイン基板４０の溝部４３に対向する位置に設けられる。凹部５１の表面にシリコンゴムなどの軟質樹脂９１が取付けられる。溝部８６の底面の複数個所に本体部８５の上面まで貫通する貫通孔８８が形成される。雄ねじ部品９０は、その軸が貫通孔８８を貫通するように配置される。
【００９１】
なお、図２１（Ａ），（Ｂ）では図示を省略しているが、誘い込み部品９２の本体部８５は、メイン基板４０から離反する方向にバネによって付勢されている。たとえば、図２１（Ａ）において、誘い込み部品９２の本体部８５に形成された溝部８６と取付け部品８０との間のスペースにバネ部材が設けられる。
【００９２】
取付け部品８０は、本体部８５の溝部８６に嵌合するように形成される。取付け部品８０の上面には、本体部８５の貫通孔８８に対応する位置に円筒状の穴部８２が形成される。この穴部８２の表面には雌ねじが切られており、雄ねじ部品９０の軸が穴部８２に捩じ込まれる。取付け部品８０の下面には、メイン基板４０の溝部４３に挿入される突出部８１が形成される。なお、突出部８１が溝部４３から簡単に抜けるのを防止するために、突出部８１および溝部４３の一方には、突出部８１と溝部４３とが互いに押圧し合うようなロック機構（図示省略）が設けられている。
【００９３】
以下、図２１（Ａ），（Ｂ）を参照して、バーンイン基板に半導体装置ＳＤを装着する手順を具体的に説明する。
【００９４】
（１）まず、図２１（Ａ）に示すように、メイン基板４０に装着された取付け部品８０と誘い込み部品９２の本体部８５とを雄ねじ部品９０によって結合する。このとき、誘い込み部品９２の本体部８５に形成された溝部８６と取付け部品８０との間にはスペースが設けられる。
【００９５】
この状態で、半導体装置ＳＤの入ったチューブ状の容器５９（図１１参照）からメイン基板４０の所定箇所（レール状の突出部４１Ａ，４１Ｂ上）に半導体装置ＳＤを移動させる。半導体装置ＳＤは、チューブ状の容器５９の内部、およびメイン基板４０と誘い込み部品９２とで形成される空洞部分を滑るようにして移動する。
【００９６】
（２）半導体装置ＳＤがメイン基板４０上の所定箇所に載置された後、電極基板６０をメイン基板４０の下側からメイン基板４０に装着する。
【００９７】
（３）誘い込み部品９２に設けられた雄ねじ部品９０を締め込むことによって、誘い込み部品９２の本体部８５とメイン基板４０とを互いに近付ける。すなわち、溝部８６と取付け部品８０との間のスペースを縮小させる。この結果、誘い込み部品９２の凹部８７の表面に取り付けられた軟質樹脂９１が半導体装置ＳＤのリードの上面を適度な圧力で押さえ付けるようになる。これにより、半導体装置ＳＤのリード下面が、電極基板６０に形成された電極１１，１２に密着するので、安定なコンタクトを実現できる。
【００９８】
上記の構成の誘い込み部品９２を利用することによって、バーンイン基板を構成する部品点数をより少なくすることができる。さらに、半導体装置ＳＤをバーンイン基板に搭載するために誘い込み部品をメイン基板４０に取り付ける工程と、バーンイン基板をバーイン炉に入れる前に誘い込み部品をメイン基板４０から取り外す工程と、半導体装置ＳＤをバーンイン基板から取り外すために誘い込み部品をメイン基板４０に再度取り付ける工程とが不要になるので、作業効率を改善できる。
【００９９】
実施の形態４のその他の点は、実施の形態１の場合と同様であるので説明を繰り返さない。なお、実施の形態４で示した技術は、実施の形態２および／または実施の形態３で示した技術と組み合わせて実施の形態１のバーンイン基板に適用することができる。
【０１００】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０１０１】
１  バーンイン炉、１０  バーンイン基板、１１  第１電極、１２  第２電極、１３  コネクタ、２０  内部回路、２１  パワーオンリセット回路、２２  システムコントローラ、２３  割込み制御回路、２６  ＣＰＵ、３０  判定回路、４０  メイン基板、５０，９２  誘い込み部品、６０，６５，６７  電極基板、７１  留め具、７２  上蓋、７３，９１  軟質樹脂、ＬＬ１〜ＬＬｎ  第１リード、ＬＲ１〜ＬＲｎ  第２リード、ＰＤＬ１〜ＰＤＬｎ  第１パッド、ＰＤＲ１〜ＰＤＲｎ  第２パッド、ＲＳ  封止用樹脂、ＳＣ  半導体チップ、ＳＤ  半導体装置、ＳＩＣ  半導体集積回路、ＳＵＢ  半導体基板、ＶＤＤ  電源電圧、ＶＳＳ  接地電圧。
【図１】
2013213722.tif 000003
【図２】
2013213722.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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