(57)【要約】【課題】チャージポンプ回路を備えた半導体装置において、より低消費電力で、内部電源を生成する方法が望まれる。【解決手段】内部電源生成方法を適用する半導体装置は、第１及び第２のキャパシタと、制御回路と、を備えている。制御回路により第１及び第２のキャパシタを第１及び第２の電源間に互いに直列に接続して其々をチャージし、チャージされた第１及び第２のキャパシタ其々の一方の端子の電位を変化させ、其々の一方の端子の変化に応じて電位が変化する其々の他方の端子を内部電源端子に並列に接続することで内部電源を発生する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１及び第２のキャパシタと、制御回路と、を備えた半導体装置の内部電源生成方法であって、
前記制御回路により前記第１及び第２のキャパシタを第１及び第２の電源間に互いに直列に接続して其々をチャージし、
チャージされた前記第１及び第２のキャパシタ其々の一方の端子の電位を変化させ、前記其々の一方の端子の変化に応じて電位が変化する其々の他方の端子を内部電源端子に並列に接続することで内部電源を発生する半導体装置の内部電源生成方法。
【請求項２】
さらに、前記制御回路により、前記其々の他方の端子を前記内部電源端子から切り離し、その後前記第１及び第２のキャパシタに蓄積される残りの電荷を放電する請求項１に記載の半導体装置の内部電源生成方法。
【請求項３】
前記第１及び第２のキャパシタ其々の一方の端子はチャージされた時に高電位となる端子であり、且つ、前記其々の一方の端子の電位の変化は高電位を低電位とする変化であって其々の他方の端子に負電圧を発生する請求項１又は２に記載の半導体装置の内部電源生成方法。
【請求項４】
前記第１及び第２のキャパシタ其々の一方の端子はチャージされた時に低電位となる端子であり、且つ、前記其々の一方の端子の電位は低電位を高電位とする変化であって其々の他方の端子に正電圧を発生する請求項１又は２に記載の半導体装置の内部電源生成方法。
【請求項５】
前記半導体装置は、複数のキャパシタを備え、
前記制御回路により、前記複数のキャパシタを前記第１及び第２の電源間に互いに直列に接続して其々をチャージし、
チャージされた前記複数のキャパシタ其々の一方の端子の電位を変化させ、前記其々の一方の端子の変化に応じて電位が変化する其々の他方の端子を内部電源端子に並列に接続することで内部電源を発生する半導体装置の内部電源生成方法。
【請求項６】
前記複数のキャパシタ其々の一方の端子はチャージされた時に高電位となる端子であり、且つ、前記其々一方の端子の電位の変化は高電位を低電位とする変化であって其々の他方の端子に負電圧を発生する請求項５に記載の半導体装置の内部電源生成方法。
【請求項７】
前記複数のキャパシタ其々の一方の端子はチャージされた時に低電位となる端子であり、且つ、前記其々一方の端子の電位の変化は低電位を高電位とする変化であって其々の他方の端子に正電圧を発生する請求項５に記載の半導体装置の内部電源生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の内部電源生成方法に関する。特に、チャージポンプ回路を備えた半導体装置の内部電源生成方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を初めとした半導体装置においては、外部から供給される電圧を昇圧又は降圧する内部電源生成回路が使用されている。この内部電源生成回路には、昇圧電源及び降圧電源の生成が可能なチャージポンプ回路が用いられる場合が多い。
【０００３】
ここで、特許文献１において、２つのキャパシタを用いた２段昇圧及び、低電圧モードの際に、１つのキャパシタを用いた１段昇圧を行うチャージポンプ回路が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−２３２７７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
なお、上記先行技術文献の各開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明の観点からなされたものである。
【０００６】
上述のように、半導体装置の内部電源生成回路においては、チャージポンプ回路が用いられる場合が多い。しかし、チャージポンプ回路は、昇圧電源又は降圧電源を生成するために、キャパシタの充放電を繰り返す必要があり、消費電力が大きいという問題がある。近年では、ＤＲＡＭ等の半導体装置を搭載する電子機器がバッテリー駆動であることも多く、電子機器に含まれる半導体装置自身が低消費電力であることが強く要求される。そのため、消費電力を抑制しつつ、半導体装置の内部電源を生成する方法が望まれる。
【課題を解決するための手段】
【０００７】
本発明の第１の視点によれば、第１及び第２のキャパシタと、制御回路と、を備えた半導体装置の内部電源生成方法であって、前記制御回路により前記第１及び第２のキャパシタを第１及び第２の電源間に互いに直列に接続して其々をチャージし、チャージされた前記第１及び第２のキャパシタ其々の一方の端子の電位を変化させ、前記其々の一方の端子の変化に応じて電位が変化する其々の他方の端子を内部電源端子に並列に接続することで内部電源を発生する半導体装置の内部電源生成方法が提供される。
【０００８】
本発明の第２の視点によれば、前記半導体装置は、複数のキャパシタを備え、前記制御回路により、前記複数のキャパシタを前記第１及び第２の電源間に互いに直列に接続して其々をチャージし、チャージされた前記複数のキャパシタ其々の一方の端子の電位を変化させ、前記其々の一方の端子の変化に応じて電位が変化する其々の他方の端子を内部電源端子に並列に接続することで内部電源を発生する半導体装置の内部電源生成方法が提供される。
【発明の効果】
【０００９】
本発明の各視点によれば、消費電力を抑制しつつ、半導体装置の内部電源を生成する方法が、提供される。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態の概要を説明するための図である。
【図２】半導体装置１の全体構成の一例を示す図である。
【図３】図２に示す内部電源生成回路１０の内部構成の一例を示す図である。
【図４】図３に示す内部電源発生部１０４の内部構成の一例を示す図である。
【図５】内部電源発生部１０４のチャージ期間における各スイッチの状態を示す図である。
【図６】内部電源発生部１０４のポンピング期間における各スイッチの状態を示す図である。
【図７】スイッチＳＷ１〜ＳＷ４の状態と、ノードＳ１、ノードＳ２及び出力端子Ｉｏｕｔの電位の一例を示す図である。
【図８】本発明の第１の実施形態に係る内部電源生成回路１０ａの内部構成の一例を示す図である。
【図９】図８に示す内部電源発生部１０４ａの内部構成の一例を示す図である。
【図１０】内部電源発生部１０４ａのチャージ期間における各スイッチの状態を示す図である。
【図１１】内部電源発生部１０４ａのポンピング期間における各スイッチの状態を示す図である。
【図１２】内部電源発生部１０４ａのプリチャージ期間における各スイッチの状態を示す図である。
【図１３】スイッチＳＷ１〜ＳＷ７の状態と、ノードＳ１〜Ｓ４及び出力端子Ｉｏｕｔの電位の一例を示す図である。
【図１４】本発明の第２の実施形態に係る内部電源生成回路１０ｂの内部構成の一例を示す図である。
【図１５】図１４に示す内部電源発生部１０４ｂの内部構成の一例を示す図である。
【図１６】内部電源発生部１０４ｂのチャージ期間における各スイッチの状態を示す図である。
【図１７】内部電源発生部１０４ｂのポンピング期間における各スイッチの状態を示す図である。
【図１８】内部電源発生部１０４ｂのプリチャージ期間における各スイッチの状態を示す図である。
【図１９】本発明の第３の実施形態に係る内部電源発生部１０４ｃの内部構成の一例を示す図である。
【図２０】内部電源発生部１０４ｃのチャージ期間における各スイッチの状態を示す図である。
【図２１】内部電源発生部１０４ｃのポンピング期間における各スイッチの状態を示す図である。
【図２２】内部電源発生部１０４ｃのプリチャージ期間における各スイッチの状態を示す図である。
【発明を実施するための形態】
【００１１】
初めに、図１を用いて一実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。
【００１２】
上述のように、チャージポンプ回路を備えた半導体装置において、より低消費電力で、内部電源を生成する方法が望まれる。
【００１３】
そこで、一例として図１に示す半導体装置の内部電源生成方法を提供する。図１に示す内部電源生成方法を適用する半導体装置は、第１及び第２のキャパシタと、制御回路と、を備えている。制御回路により第１及び第２のキャパシタを第１及び第２の電源間に互いに直列に接続して其々をチャージし、チャージされた第１及び第２のキャパシタ其々の一方の端子の電位を変化させ（ポンピングさせ）、其々の一方の端子の変化に応じて電位が変化する其々の他方の端子を内部電源端子に並列に接続することで内部電源を発生する。
【００１４】
図１に示す内部電源生成方法では、第１及び第２のキャパシタを直列接続することで、チャージ動作の消費電力を抑制する。即ち、直列接続したキャパシタの容量値は低下する。この直列接続したキャパシタの容量値と第１及び第２のキャパシタの電位差との乗算によって、消費電荷量は定まるため、内部電源生成回路の消費電力を抑制できる。
【００１５】
さらに、ポンピング動作の際には、第１及び第２のキャパシタの接続を切り替えて、ポンピングした一端を内部電源端子に接続する。その結果、第１及び第２のキャパシタから電荷が供給され、所望の内部電源を生成することができる。
【００１６】
次に、内部電源生成回路を備える半導体装置１の全体構成について説明する。
【００１７】
図２は、半導体装置１の全体構成の一例を示す図である。半導体装置１は、コマンド端子（／ＲＡＳ、／ＣＡＳ、／ＷＥ）と、リセット端子（／ＲＳＴ）と、アドレス端子ＡＤＤと、電源端子（ＶＤＤ、ＶＳＳ）と、クロック端子（ＣＫ、／ＣＫ）と、データ端子ＤＱ等の端子を備えている。
【００１８】
図２に示す半導体装置１は、内部電源生成回路１０と、クロック入力回路１１と、ＤＬＬ回路１２と、タイミングジェネレータ１３と、コマンド入力回路１４と、コマンドデコード回路１５と、モードレジスタ１６と、リフレッシュ制御回路１７と、アドレス入力回路１８と、アドレスラッチ回路１９と、ＦＩＦＯ回路２０と、入出力バッファ２１と、アレイ領域２２から構成されている。
【００１９】
内部電源生成回路１０は、半導体装置１の内部において使用する電源を生成する回路である。内部電源生成回路１０については後述する。
【００２０】
クロック入力回路１１は、外部から入力される差動クロック（ＣＫ、／ＣＫ）を受け付け、単相クロックＣＬＫＩＮを出力する。
【００２１】
ＤＬＬ回路１２は、単相クロックＣＬＫＩＮを遅延させることで、内部クロックＬＣＬＫを生成する。
【００２２】
タイミングジェネレータ１３は、半導体装置１の内部で使用する制御信号の同期を取るための信号を生成する。
【００２３】
半導体装置１に対するコマンドは、コマンド端子を介して、コマンド入力回路１４により受け付けられる。具体的には、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ及びライトイネーブル信号／ＷＥ等で構成するコマンドが入力される。これらの信号によって構成されるコマンドは、コマンドデコード回路１５によってデコードされ、デコード結果は、モードレジスタ１６、アレイ領域２２に出力される。
【００２４】
モードレジスタ１６は、外部から発行されるモードレジスタセット（ＭＲＳ）コマンドで定まる半導体装置１の動作モードを保持する。
【００２５】
リフレッシュ制御回路１７は、外部からリフレッシュコマンドを受け付けた場合に、メモリセルのリフレッシュ動作を制御する。
【００２６】
外部から発行されたアドレス信号は、アドレス入力回路１８により受け付けられ、アドレスラッチ回路１９においてラッチされる。アドレス信号は、モードレジスタ１６及びアレイ領域２２内のカラムデコーダ及びロウデコーダに供給される。
【００２７】
データの読み込み動作時には、選択されたメモリセルから読み出されたリードデータが、ＦＩＦＯ回路２０及び入出力バッファ２１を介して、データ端子ＤＱから出力される。データの書き込み動作時においては、データ端子ＤＱに入力されたライトデータが、入出力バッファ２１及びＦＩＦＯ回路２０を介して、選択されたメモリセルに書き込まれる。
【００２８】
次に、内部電源生成回路１０について説明する。
【００２９】
内部電源生成回路１０は、外部から電源電圧ＶＤＤと接地電圧ＶＳＳを受け付ける。ここでは、内部電源生成回路１０は、アレイ領域２２のメモリセルアレイに供給する電源ＶＰＰ又は電源ＶＢＢを生成するものとして説明する。
【００３０】
電源ＶＰＰは、昇圧電源として使用される。具体的には、メモリ領域２２内のワード線を活性化する際に、ロウデコーダから出力する信号を生成する際の電源として用いられる。また、電源ＶＢＢは、降圧電源として使用される。具体的には、メモリセルアレイ内のトランジスタのバックバイアス等に用いられる。なお、電源ＶＰＰ及び電源ＶＢＢの用途は、上記の内容に限定されない。
【００３１】
内部電源生成回路１０は、電源ＶＰＰ又は電源ＶＢＢの生成に必要なリファレンス電圧ＶＲＥＦ＿ＶＰＰ又はＶＲＥＦ＿ＶＢＢを受け付ける。
【００３２】
図３は、内部電源生成回路１０の内部構成の一例を示す図である。なお、図３に示す内部電源生成回路１０は、電源ＶＢＢを生成するものとする。
【００３３】
内部電源生成回路１０は、レベル検知部１０１と、オシレータ１０２と、スイッチ制御部１０３と、内部電源発生部１０４から構成されている。
【００３４】
レベル検知部１０１は、予め定められたリファレンス電圧ＶＲＥＦ＿ＶＢＢと内部電源生成回路１０の出力電圧を受け付ける。レベル検知部１０１は、リファレンス電圧ＶＲＥＦ＿ＶＢＢと電源ＶＢＢの電圧レベルを比較し、オシレータ１０２に対する動作信号を出力する。
【００３５】
オシレータ１０２は、レベル検知部１０１が出力する動作信号を受け付け、動作信号に応じてパルス信号を生成する。生成したパルス信号はスイッチ制御部１０３に出力される。
【００３６】
スイッチ制御部１０３は、オシレータ１０２が出力するパルス信号に基づいて、スイッチ制御信号ＳＣ１〜ＳＣ４を出力する。スイッチ制御信号ＳＣ１〜ＳＣ４は、内部電源発生部１０４に出力される。より具体的には、内部電源発生部１０４は内部にチャージポンプ回路を備えており、スイッチ制御信号ＳＣ１〜ＳＣ４に基づき、チャージ動作、ポンピング動作等が切り替わる。
【００３７】
上述のように、内部電源発生部１０４はチャージポンプ回路を備えており、電源ＶＢＢを出力する。
【００３８】
図４は、内部電源発生部１０４の内部構成の一例を示す図である。
【００３９】
内部電源発生部１０４は、スイッチＳＷ１〜ＳＷ４と、キャパシタＣ１（容量をＣとする）から構成されている。スイッチＳＷ１の一端は、電源電圧ＶＤＤに接続され、他の一端はスイッチＳＷ２及びキャパシタＣ１の電極に接続されている。スイッチＳＷ２の他の一端は、接地電圧ＶＳＳに接続される。キャパシタＣ１の他の電極は、スイッチＳＷ３及びＳＷ４に接続される。スイッチＳＷ３の他の一端は、出力端子Ｉｏｕｔに接続される。スイッチＳＷ４の他の一端は、接地電圧ＶＳＳに接続される。スイッチＳＷ１〜ＳＷ４は、それぞれ、スイッチ制御信号ＳＣ１〜ＳＣ４に基づき導通状態及び非導通状態が定まる。なお、スイッチＳＷ１、スイッチＳＷ２及びキャパシタＣ１の接続ノードをノードＳ１とする。キャパシタＣ１、スイッチＳＷ３及びＳＷ４の接続ノードをノードＳ２とする。
【００４０】
次に、スイッチ制御部１０３の動作（内部電源発生部１０４を用いた内部電源生成方法）について説明する。
【００４１】
スイッチ制御部１０３は、スイッチＳＷ１〜ＳＷ４を制御することで、内部電源発生部１０４のチャージ動作及びポンピング動作を切り替える。
【００４２】
図５は、内部電源発生部１０４のチャージ期間における各スイッチの状態を示す図である。チャージ期間においては、スイッチＳＷ１及びＳＷ４を導通状態とし、スイッチＳＷ２及びＳＷ３を非導通状態とする。その結果、ノードＳ１は電源電圧ＶＤＤに、ノードＳ２は接地電圧ＶＳＳにチャージされる。
【００４３】
図６は、内部電源発生部１０４のポンピング期間における各スイッチの状態を示す図である。ポンピング期間においては、スイッチＳＷ１及びＳＷ４を非導通状態とし、スイッチＳＷ２及びＳＷ３を導通状態とする。その結果、ノードＳ１は接地電圧ＶＳＳと同電位となり、ノードＳ２は−ＶＤＤに反転し、出力端子Ｉｏｕｔから電荷を供給する。
【００４４】
図７は、スイッチＳＷ１〜ＳＷ４の状態と、ノードＳ１、ノードＳ２及び出力端子Ｉｏｕｔの電位の一例を示す図である。図７では、チャージ動作（図５の状態）とポンピング動作（図６の状態）を交互に繰り返すことで、電源ＶＢＢを生成することを示している。なお、電源ＶＢＢの電位は時刻ｔ１以降に安定する。
【００４５】
次に、内部電源発生部１０４における消費電荷量について説明する。その際、内部電源発生部１０４は定常状態（時刻ｔ１以降）にあるものとする。
【００４６】
初めに、チャージ動作時の消費電荷量について検証する。電源ＶＤＤの消費電荷量は、図７の電位差ＡをキャパシタＣ１にチャージする電荷に等しい。ここで、ノードＳ１の電位が接地電圧ＶＳＳと同電位の場合には、ノードＳ２は電源ＶＢＢと同電位に、ノードＳ１の電位が電源電圧ＶＤＤと同電位の場合には、ノードＳ２の電位は接地電圧ＶＳＳと同電位になるので、電源ＶＤＤの消費電荷量は、（ＶＤＤ＋ＶＢＢ）×Ｃとなる。また、電源ＶＳＳの消費電荷量は、図７の電位差ＢをキャパシタＣ１にチャージする電荷に等しいので、（ＶＤＤ＋ＶＢＢ）×Ｃとなる。
【００４７】
次に、ポンピング動作時の消費電荷量について検証する。ポンピング動作時には、内部電源発生部１０４の出力端子Ｉｏｕｔから図７の電位差Ｃが出力されるので、内部電源生成回路１０４からの供給電荷量は、（ＶＤＤ＋ＶＢＢ）×Ｃとなる。一方、電源ＶＤＤの消費電荷量は、出力端子Ｉｏｕｔから流れる電流に等しいので、（ＶＤＤ＋ＶＢＢ）×Ｃとなる。また、電源ＶＳＳの消費電荷量は、図７の電位差ＤをキャパシタＣ１にチャージする電荷と等しい。ここで、ノードＳ１の電位が電源電圧ＶＤＤと同電位の場合には、ノードＳ２の電位は接地電圧ＶＳＳと同電位に、ノードＳ１の電位が接地電圧ＶＳＳと同電位の場合には、ノードＳ２の電位は電源ＶＢＢと同電位になるので、電源ＶＳＳの消費電荷量は、（ＶＤＤ＋ＶＢＢ）×Ｃとなる。
【００４８】
内部電源発生部１０４における電源変換効率は、式（１）により計算できる。
電源変換効率＝供給電荷量／全体の消費電荷量  ・・・（１）
なお、全体の消費電荷量については、電源ＶＤＤ又は電源ＶＳＳのいずれかを考えればよい。以上により、内部電源発生部１０４における電源変換効率は、式（２）より、５０％と求まる。
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【００４９】
［第１の実施形態］
次に、本発明の第１の実施形態について、図面を用いてより詳細に説明する。
【００５０】
本実施形態に係る半導体装置２の全体構成については、半導体装置１と相違する点はないので、図２に相当する説明は省略する。半導体装置１と半導体装置２の相違点は、内部電源生成回路１０の構成である。
【００５１】
図８は、半導体装置２の内部電源生成回路１０ａの内部構成の一例を示す図である。図８において図３と同一構成要素には、同一の符号を表し、その説明を省略する。内部電源生成回路１０と内部電源生成回路１０ａの相違点は、内部電源発生部１０４ａの内部構成と、それに伴うスイッチ制御部１０３ａの制御方法である。スイッチ制御部１０３ａは、内部電源発生部１０４ａに対してスイッチ制御信号ＳＣ１〜ＳＣ７を出力する。
【００５２】
図９は、内部電源発生部１０４ａの内部構成の一例を示す図である。図９において図４と同一構成要素には、同一の符号を表し、その説明を省略する。
【００５３】
内部電源発生部１０４ａは、スイッチＳＷ１〜ＳＷ７と、キャパシタＣ１及びＣ２（共に容量値をＣとする）から構成されている。スイッチＳＷ１の一端は、電源電圧ＶＤＤに接続され、他の一端はスイッチＳＷ２及びキャパシタＣ１の電極に接続されている。スイッチＳＷ２の他の一端は、接地電圧ＶＳＳに接続される。キャパシタＣ１の他の電極は、スイッチＳＷ３及びＳＷ７に接続される。スイッチＳＷ３の他の一端は、スイッチＳＷ４及びキャパシタＣ２の電極に接続される。スイッチＳＷ４の他の一端は、接地電圧ＶＳＳに接続される。キャパシタＣ２の他の電極は、スイッチＳＷ５及びＳＷ６に接続される。スイッチＳＷ５の他の一端は、接地電圧ＶＳＳに接続される。スイッチＳＷ６の他の一端は、出力端子Ｉｏｕｔに接続される。なお、スイッチＳＷ３、スイッチＳＷ４及びキャパシタＣ２の接続ノードをノードＳ３とする。キャパシタＣ２、スイッチＳＷ５及びＳＷ６の接続ノードをノードＳ４とする。スイッチＳＷ７は、ノードＳ２に接続され、他の一端を出力端子Ｉｏｕｔに接続する。スイッチＳＷ１〜ＳＷ７は、それぞれ、スイッチ制御信号ＳＣ１〜ＳＣ７に基づき導通状態及び非導通状態が定まる。
【００５４】
次に、スイッチ制御部１０３ａの動作（内部電源発生部１０４ａを用いた内部電源生成方法）について説明する。
【００５５】
スイッチ制御部１０３ａは、スイッチＳＷ１〜ＳＷ７を制御することで、内部電源発生部１０４ａの動作を切り替える。より具体的には、チャージ動作、ポンピング動作、プリチャージ動作の各動作を切り替える。
【００５６】
図１０は、内部電源発生部１０４ａのチャージ期間における各スイッチの状態を示す図である。チャージ期間においては、スイッチＳＷ１、ＳＷ３及びＳＷ５を導通状態とし、他のスイッチを非導通状態とする。その結果、ノードＳ１はＶＤＤ、ノードＳ４はＶＳＳに其々チャージされ、ノードＳ２及びＳ３の電位はＶＤＤ／２となる。ノードＳ２及びＳ３の電位がＶＤＤ／２となる理由は、キャパシタＣ１及びＣ２の容量値は等しく、其々が直列接続されているためである。
【００５７】
図１１は、内部電源発生部１０４ａのポンピング期間における各スイッチの状態を示す図である。ポンピング期間においては、スイッチＳＷ２、ＳＷ４、ＳＷ６及びＳＷ７を導通状態とし、他のスイッチを非導通状態とする。その結果、ノードＳ１及びＳ３は接地電圧ＶＳＳと同電位となり、ノードＳ２及びＳ４の電位は、チャージ動作時の電位が反転することで、−ＶＤＤ／２となる。さらに、スイッチＳＷ６及びＳＷ７が導通状態になることで、キャパシタＣ１及びＣ２の電荷が出力端子Ｉｏｕｔから出力される。
【００５８】
図１２は、内部電源発生部１０４ａのプリチャージ期間における各スイッチの状態を示す図である。プリチャージ期間においては、スイッチＳＷ２、ＳＷ３、ＳＷ４及びＳＷ５を導通状態とし、他のスイッチを非導通状態とする。その結果、ノードＳ１〜ＳＷ４の各電位はＶＳＳになる。ポンピング期間においてキャパシタＣ１及びＣ２にチャージされた電荷を放電し、その後チャージ期間に遷移する。
【００５９】
図１３は、スイッチＳＷ１〜ＳＷ７の状態と、ノードＳ１〜Ｓ４及び出力端子Ｉｏｕｔの電位の一例を示す図である。図１３では、チャージ動作、ポンピング動作、プリチャージ動作を交互に繰り返すことで、電源ＶＢＢを生成することを示している。なお、電源ＶＢＢは時刻ｔ２以降に安定して出力されるものとする。
【００６０】
ここで、内部電源発生部１０４ａにおける消費電荷量について説明する。
【００６１】
その際、内部電源発生部１０４ａは定常状態（時刻ｔ２以降）にあるものとする。初めに、チャージ動作時の消費電荷量について検証する。電源ＶＤＤの消費電荷量は、図１３の電位差Ｅを直列接続したキャパシタＣ１及びＣ２にチャージする電荷に等しい。従って、電源ＶＤＤの消費電荷量は、ＶＤＤ×Ｃ／２となる。また、電源ＶＳＳの消費電荷量は、図１３の電位差ＦをキャパシタＣ１及びＣ２にチャージする電荷に等しいので、ＶＤＤ×Ｃ／２となる。
【００６２】
次に、ポンピング動作時の消費電荷量について検証する。ポンピング動作時には、内部電源発生部１０４ａの出力端子Ｉｏｕｔから図１３の電位差Ｇ及びＨが出力される。従って、内部電源発生部１０４ａの供給電荷量は、（ＶＤＤ／２＋ＶＢＢ）×Ｃ×２となる。一方、電源ＶＤＤの消費電荷量は、出力端子Ｉｏｕｔから流れる電流に等しいので、（ＶＤＤ／２＋ＶＢＢ）×Ｃ×２となる。また、ポンピング動作時には、図１３の電位差ＩがキャパシタＣ１に、電位差ＪがキャパシタＣ２に、其々チャージされる。その際、キャパシタＣ１において、ノードＳ１の電位が電源電圧ＶＤＤと同電位の場合には、ノードＳ２の電位はＶＤＤ／２であり、ノードＳ１の電位が接地電圧ＶＳＳと同電位の場合には、ノードＳ２の電位は電源ＶＢＢと同電位である。さらに、キャパシタＣ２において、ノードＳ３の電位がＶＤＤ／２の場合には、ノードＳ４の電位は接地電圧ＶＳＳと同電位であり、ノードＳ３の電位が接地電圧ＶＳＳと同電位の場合には、ノードＳ４の電位は電源ＶＢＢと同電位である。従って、電源ＶＳＳの消費電荷量は、（ＶＤＤ／２＋ＶＢＢ）×Ｃ×２となる。
【００６３】
続いて、プリチャージ動作時の消費電荷量について検証する。プリチャージ動作時の電位は、接地電圧ＶＳＳが基準となるため、電源ＶＳＳの消費電荷量を検証する。プリチャージ動作時は、図１３の電位差ＫをキャパシタＣ２にチャージすることになるので、電源ＶＳＳの消費電荷量は、ＶＢＢ×Ｃとなる。なお、キャパシタＣ１に関しては、プリチャージ期間の遷移直後に、ノードＳ２の電位が電源ＶＢＢと同電位、ノードＳ３の電位が電源ＶＢＢを反転した電位（−ＶＢＢ）となることで互いに打ち消しあい、電荷の消費は起きない。さらに、電源ＶＤＤの消費電荷量は、電源ＶＳＳと同じ消費電荷量となることから、ＶＢＢ×Ｃである。
【００６４】
以上のことから、内部電源発生部１０４ａの電源変換効率は、下記の式（３）から６６．７％と求めることができる。
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・・・（３）
【００６５】
以上のように、半導体装置２の内部電源生成において、チャージ動作の際には容量の等しいキャパシタを直列接続し、電荷を出力する際には切り離して動作させる。その結果、キャパシタに電荷をチャージする際の消費電荷量はＶＤＤ×Ｃ／２に抑制され、電源変換効率を５０％から６６．７％に向上させることができる。
【００６６】
［第２の実施形態］
続いて、第２の実施形態について図面を参照して詳細に説明する。
【００６７】
本実施形態に係る半導体装置３の全体構成については、半導体装置１と相違する点はないので、図２に相当する説明は省略する。第１の実施形態に係る半導体装置２と半導体装置３の相違点は、内部電源生成回路１０ｂの構成である。内部電源生成回路１０ａと内部電源生成回路１０ｂの相違点は、内部電源発生部１０４ｂの内部構成と、それに伴うスイッチ制御部１０３ｂの制御方法である。
【００６８】
本実施形態に係る内部電源生成回路１０ｂでは、電源ＶＰＰを生成する。
【００６９】
図１４は、本実施形態に係る内部電源生成回路１０ｂの内部構成の一例を示す図である。図１４において図８と同一構成要素には、同一の符号を表し、その説明を省略する。上述のとおり、内部電源生成回路１０ａと内部電源生成回路１０ｂの相違点は、内部電源発生部１０４ｂの構成と、スイッチ制御部１０３ｂによる制御方法である。
【００７０】
図１５は、内部電源発生部１０４ｂの内部構成の一例を示す図である。内部電源発生部１０４ｂは、スイッチＳＷ１０〜ＳＷ１８と、キャパシタＣ３及びＣ４から構成されている。なお、キャパシタＣ３及びＣ４の容量値についてもＣとする。
【００７１】
内部電源発生部１０４ｂの内部構成は、電源ＶＰＰを生成するために、図１５のノードＳ７及びＳ８に電源電圧ＶＤＤを接続する構成となっている。スイッチ制御部１０３ｂは、内部電源発生部１０４ｂのスイッチＳＷ１０〜ＳＷ１８を切り替え、チャージ動作、ポンピング動作、プリチャージ動作を繰り返す。
【００７２】
内部電源発生部１０４ｂのチャージ期間は、スイッチＳＷ１１、ＳＷ１２及びＳＷ１４を、其々、導通状態にする。他のスイッチに関しては、非導通状態にする（図１６参照）。
【００７３】
内部電源発生部１０４ｂのポンピング期間は、スイッチＳＷ１０、ＳＷ１３、ＳＷ１５及びＳＷ１８を、其々、導通状態にする。他のスイッチに関しては、非導通状態にする（図１７参照）。
【００７４】
内部電源発生部１０４ｂのプリチャージ期間は、スイッチＳＷ１１、スイッチＳＷ１２、ＳＷ１６及びＳＷ１７を、其々、導通状態にする。他のスイッチに関しては、非導通状態にする（図１８参照）。
【００７５】
このように、内部電源発生部１０４ｂの各動作状態を切り替えることで、電源ＶＰＰを生成する。本実施形態に係る内部電源生成方法によっても、電源交換効率を向上させることができる。即ち、ポンピング期間における供給電荷量は、（ＶＤＤ／２＋ＶＰＰ）×２×Ｃとなり、本実実施形態に係る内部電源生成方法における電源変換効率は、式（４）により、６６．７％と求められる。
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・・・（４）
【００７６】
［第３の実施形態］
続いて、第３の実施形態について図面を参照して詳細に説明する。
【００７７】
本実施形態に係る半導体装置４の全体構成については、半導体装置１と相違する点はないので、図２に相当する説明は省略する。第１の実施形態に係る半導体装置２と半導体装置４の相違点は、内部電源生成回路１０ｃの構成である。内部電源生成回路１０ａと内部電源生成回路１０ｃの相違点は、内部電源発生部１０４ｃの内部構成と、それに伴うスイッチ制御部１０３ｃの制御方法である。
【００７８】
半導体装置２の内部電源発生部１０４ａでは、２つのキャパシタを直列接続し、スイッチＳＷ１〜ＳＷ７を切り替えることで電源交換効率を向上させる。本実施形態に係る内部電源発生部１０４ｃでは、直列接続するキャパシタの数を増やし、スイッチを適宜制御することで、所望の内部電源を生成する。
【００７９】
図１９は、内部電源発生部１０４ｃの内部構成の一例を示す図である。図１９において図９と同一構成要素には、同一の符号を表し、その説明を省略する。
【００８０】
内部電源発生部１０４ａと内部電源発生部１０４ｃの相違点は、キャパシタＣ２、スイッチＳＷ３、ＳＷ４及びＳＷ７を拡張している点である。より具体的には、キャパシタＣ２１〜Ｃ２ｎ−２（但し、ｎは３以上の整数、以下同じ）を追加し、キャパシタの追加に合わせて、スイッチＳＷ３１〜ＳＷ３ｎ−２、スイッチＳＷ４１〜ＳＷ４ｎ−２及びスイッチＳＷ７１〜ＳＷ７ｎ−２を追加する。
【００８１】
内部電源発生部１０４ｃのチャージ期間は、スイッチＳＷ１、スイッチＳＷ３〜ＳＷ３ｎ−２及びスイッチＳＷ５を、其々、導通状態にする。他のスイッチに関しては、非導通状態にする（図２０参照）。
【００８２】
内部電源発生部１０４ｃのポンピング期間は、スイッチＳＷ２、スイッチＳＷ４〜ＳＷ４ｎ−２、スイッチＳＷ６及びスイッチＳＷ７〜ＳＷ７ｎ−２を、其々、導通状態にする。他のスイッチに関しては、非導通状態にする（図２１参照）。
【００８３】
内部電源発生部１０４ｃのプリチャージ期間は、スイッチＳＷ２、スイッチＳＷ３〜ＳＷ３ｎ−２、スイッチＳＷ４〜ＳＷ４ｎ−２及びスイッチＳＷ５を、其々、導通状態にする。他のスイッチに関しては、非導通状態にする（図２２参照）。
【００８４】
内部電源発生部１０４ｃの各動作状態を、第１の実施形態に係る方法と同様に切り替えることで、電源ＶＢＢを生成する。ここで、キャパシタＣ２１〜Ｃ２ｎ−２の容量値が、Ｃ（キャパシタＣ１及びＣ２の容量値と等しい）とする。その結果、内部電源発生部１０４ａと内部電源発生部１０４ｃを比較すれば、内部電源発生部１０４ｃの方がより早く電源ＶＢＢを生成することができる。ポンピング動作において、各キャパシタから並列に電荷が供給されるためである。なお、第２の実施形態において説明したように、直列接続するキャパシタの数を増やし、電源ＶＰＰの生成が可能であることは当然である。
【００８５】
なお、引用した上記の特許文献等の各開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００８６】
１〜４  半導体装置
１０、１０ａ、１０ｂ、１０ｃ  内部電源生成回路
１１  クロック入力回路
１２  ＤＬＬ回路
１３  タイミングジェネレータ
１４  コマンド入力回路
１５  コマンドデコード回路
１６  モードレジスタ
１７  リフレッシュ制御回路
１８  アドレス入力回路
１９  アドレスラッチ回路
２０  ＦＩＦＯ回路
２１  入出力バッファ
２２  アレイ領域
１０１  レベル検知部
１０２  オシレータ
１０３、１０３ａ、１０３ｂ、１０３ｃ  スイッチ制御部
１０４、１０４ａ、１０４ｂ  １０４ｃ  内部電源発生部
Ｃ１〜Ｃ４、Ｃ２１〜Ｃ２ｎ−２  キャパシタ
ＳＷ１〜ＳＷ１８、ＳＷ３１〜ＳＷ３ｎ−２、ＳＷ４１〜ＳＷ４ｎ−２、ＳＷ７１〜ＳＷ７ｎ−２  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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