(57)【要約】【課題】ランプアップまたはランプダウンにおいてスイッチングスペクトラムの劣化を軽減すること。【解決手段】初段と最終段のバイアス回路８１、８３が、初段と最終段の増幅回路４１、４３のアイドリング電流を決定する。電力検出回路５、６は、最終段出力信号Ｐｏｕｔの信号レベルに応答する電力検出信号ＶＤＥＴを生成する。誤差増幅器７に検出信号ＶＤＥＴと目標電力信号ＶＲＡＭＰが供給され、電力制御電圧ＶＡＰＣが制御信号増強回路９の入力に供給され、出力から増強制御信号ＶＥＮを生成する。制御信号増強回路９は、所定の非線型の入出力特性を有する。増強制御信号ＶＥＮが初段と最終段のバイアス回路８１、８３とに供給され、初段と最終段の増幅回路４１、４３のアイドリング電流は増強制御信号ＶＥＮによって制御され、ＲＦ電力増幅器の制御利得の低下が補償される。【選択図】図１
2013062728.tif 000002
【特許請求の範囲】
【請求項１】
初段増幅回路と最終段増幅回路を少なくとも有する多段増幅回路と、電力検出回路と、誤差増幅器と、初段バイアス回路と最終段バイアス回路を少なくとも有するバイアス回路と、制御信号増強回路とを具備して、
前記初段バイアス回路の初段バイアス電圧が前記初段増幅回路に供給され、前記初段増幅回路の初段アイドリング電流が決定され、
前記最終段バイアス回路の最終段バイアス電圧が前記最終段増幅回路に供給され、前記最終段増幅回路の最終段アイドリング電流が決定され、
前記初段増幅回路は入力端子に供給されるＲＦ入力信号を増幅可能とされ、前記最終段増幅回路は前記初段増幅回路の初段増幅出力信号に応答して最終段増幅出力信号を生成可能とされ、
前記電力検出回路は、前記多段増幅回路の前記最終段増幅回路の前記最終段増幅出力信号の信号レベルに応答する電力検出信号を生成可能とされ、
前記誤差増幅器の一方の入力端子に前記電力検出信号が供給され、前記誤差増幅器の他方の入力端子に目標電力信号が供給されることによって、前記誤差増幅器の出力端子から電力制御電圧が生成可能とされ、
前記電力制御電圧が前記制御信号増強回路の入力端子に供給されることによって、前記制御信号増強回路の出力端子から増強制御信号が生成可能とされ、
前記制御信号増強回路は所定の非線型の入出力特性を有するものであり、前記電力制御電圧が所定の電圧に到達する以前の前記電力制御電圧の増加に応答する前記増強制御信号の増加率よりも前記電力制御電圧が前記所定の電圧に到達した以降の前記電力制御電圧の増加に応答する前記増強制御信号の増加率が大きく設定され、
前記増強制御信号が前記初段バイアス回路と前記最終段バイアス回路とに供給されて、前記初段アイドリング電流と前記最終段アイドリング電流とは前記増強制御信号によって制御される
ことを特徴とするＲＦ電力増幅器。
【請求項２】
請求項１において、
前記多段増幅回路は、前記初段増幅回路と前記最終段増幅回路との間に接続された中間段増幅回路を更に有して、
前記バイアス回路は、前記中間段増幅回路に接続された中間段バイアス回路を更に有して、
前記中間段バイアス回路の中間段バイアス電圧が前記中間段増幅回路に供給され、前記中間段増幅回路の中間段アイドリング電流が決定され、
前記増強制御信号が前記中間段バイアス回路に供給されて、前記中間段アイドリング電流は前記増強制御信号によって制御される
ことを特徴とするＲＦ電力増幅器。
【請求項３】
請求項１において、
前記初段バイアス回路は、前記初段増幅回路の初段増幅トランジスタとカレントミラー接続された初段バイアストランジスタを含み、
前記最終段バイアス回路は、前記最終段増幅回路の最終段増幅トランジスタとカレントミラー接続された最終段バイアストランジスタを含み、
前記増強制御信号としての初段バイアス電流と最終段バイアス電流とが前記初段バイアストランジスタと前記最終段バイアストランジスタとにそれぞれ供給され、前記初段アイドリング電流と前記最終段アイドリング電流とは前記初段バイアス電流と前記最終段バイアス電流とによってそれぞれ決定される
ことを特徴とするＲＦ電力増幅器。
【請求項４】
請求項２において、
前記中間段バイアス回路は、前記中間段増幅回路の中間段増幅トランジスタとカレントミラー接続された中間段バイアストランジスタを含み、
前記増強制御信号としての中間段バイアス電流が前記中間段バイアストランジスタに供給され、前記中間段アイドリング電流は前記中間段バイアス電流によって決定される
ことを特徴とするＲＦ電力増幅器。
【請求項５】
請求項３において、
前記制御信号増強回路は、電圧・電流変換回路と電流２乗回路とを有して、
前記電圧・電流変換回路は、前記電力制御電圧の変化に応答して当該変化に実質的に比例する変換電流を生成可能とされ、
前記電流２乗回路は、前記電力制御電圧の２乗に実質的に比例する２乗出力電流を生成可能とされ、
前記制御信号増強回路は、前記変換電流と前記２乗出力電流との加算による出力電力制御電流を前記増強制御信号として生成可能とされる
ことを特徴とするＲＦ電力増幅器。
【請求項６】
請求項３において、
前記制御信号増強回路は、電圧・電流変換回路と電流３乗回路とを有する。
前記電圧・電流変換回路は、前記電力制御電圧の変化に応答して当該変化に実質的に比例する変換電流を生成可能とされ、
前記電流３乗回路は、前記電力制御電圧の３乗に実質的に比例する３乗出力電流を生成可能とされ、
前記制御信号増強回路は、前記変換電流と前記３乗出力電流との加算による出力電力制御電流を前記増強制御信号として生成可能とされる
ことを特徴とするＲＦ電力増幅器。
【請求項７】
請求項３において、
前記制御信号増強回路は、複数の演算増幅器を有することによって、複数の基準電圧に関して非線型特性を有する出力電力制御電流を前記増強制御信号として生成可能とされる
ことを特徴とするＲＦ電力増幅器。
【請求項８】
請求項３において、
前記制御信号増強回路は、アナログ・デジタル変換器と、ルックアップテーブルと、デジタル・アナログ変換器とを有して、
前記アナログ・デジタル変換器は、前記誤差増幅器から供給される前記電力制御電圧を第１デジタル信号に変換可能とされ、
前記ルックアップテーブルは前記所定の非線型の入出力特性を有して、前記所定の非線型の入出力特性に従って前記第１デジタル信号を第２デジタル信号に変換可能とされ、
前記デジタル・アナログ変換器は、前記第２デジタル信号をアナログ変換した出力電力制御電流を前記増強制御信号として生成可能とされる
ことを特徴とするＲＦ電力増幅器。
【請求項９】
請求項３において、
前記誤差増幅器の前記他方の入力端子に供給される前記目標電力信号は、時分割多重アクセス方式の送信動作タイムスロットにおけるランプアップとランプダウンとを制御可能とされる
ことを特徴とするＲＦ電力増幅器。
【請求項１０】
請求項３において、
前記初段増幅トランジスタと前記最終段増幅トランジスタと前記初段バイアストランジスタと前記最終段バイアストランジスタの各トランジスタは、ＭＯＳトランジスタまたはバイポーラトランジスタである
ことを特徴とするＲＦ電力増幅器。
【請求項１１】
初段増幅回路と最終段増幅回路を少なくとも有する多段増幅回路と、電力検出回路と、誤差増幅器と、初段バイアス回路と最終段バイアス回路を少なくとも有するバイアス回路と、制御信号増強回路とを具備するＲＦ電力増幅器の動作方法であって、
前記初段バイアス回路の初段バイアス電圧が前記初段増幅回路に供給され、前記初段増幅回路の初段アイドリング電流が決定され、
前記最終段バイアス回路の最終段バイアス電圧が前記最終段増幅回路に供給され、前記最終段増幅回路の最終段アイドリング電流が決定され、
前記初段増幅回路は入力端子に供給されるＲＦ入力信号を増幅可能とされ、前記最終段増幅回路は前記初段増幅回路の初段増幅出力信号に応答して最終段増幅出力信号を生成可能とされ、
前記電力検出回路は、前記多段増幅回路の前記最終段増幅回路の前記最終段増幅出力信号の信号レベルに応答する電力検出信号を生成可能とされ、
前記誤差増幅器の一方の入力端子に前記電力検出信号が供給され、前記誤差増幅器の他方の入力端子に目標電力信号が供給されることによって、前記誤差増幅器の出力端子から電力制御電圧が生成可能とされ、
前記電力制御電圧が前記制御信号増強回路の入力端子に供給されることによって、前記制御信号増強回路の出力端子から増強制御信号が生成可能とされ、
前記制御信号増強回路は所定の非線型の入出力特性を有するものであり、前記電力制御電圧が所定の電圧に到達する以前の前記電力制御電圧の増加に応答する前記増強制御信号の増加率よりも前記電力制御電圧が前記所定の電圧に到達した以降の前記電力制御電圧の増加に応答する前記増強制御信号の増加率が大きく設定され、
前記増強制御信号が前記初段バイアス回路と前記最終段バイアス回路とに供給されて、前記初段アイドリング電流と前記最終段アイドリング電流とは前記増強制御信号によって制御される
ことを特徴とするＲＦ電力増幅器の動作方法。
【請求項１２】
請求項１１において、
前記初段バイアス回路は、前記初段増幅回路の初段増幅トランジスタとカレントミラー接続された初段バイアストランジスタを含み、
前記最終段バイアス回路は、前記最終段増幅回路の最終段増幅トランジスタとカレントミラー接続された最終段バイアストランジスタを含み、
前記増強制御信号としての初段バイアス電流と最終段バイアス電流とが前記初段バイアストランジスタと前記最終段バイアストランジスタとにそれぞれ供給され、前記初段アイドリング電流と前記最終段アイドリング電流とは前記初段バイアス電流と前記最終段バイアス電流とによってそれぞれ決定される
ことを特徴とするＲＦ電力増幅器の動作方法。
【請求項１３】
請求項１２において、
前記制御信号増強回路は、電圧・電流変換回路と電流２乗回路とを有して、
前記電圧・電流変換回路は、前記電力制御電圧の変化に応答して当該変化に実質的に比例する変換電流を生成可能とされ、
前記電流２乗回路は、前記電力制御電圧の２乗に実質的に比例する２乗出力電流を生成可能とされ、
前記制御信号増強回路は、前記変換電流と前記２乗出力電流との加算による出力電力制御電流を前記増強制御信号として生成可能とされる
ことを特徴とするＲＦ電力増幅器の動作方法。
【請求項１４】
請求項１２において、
前記制御信号増強回路は、電圧・電流変換回路と電流３乗回路とを有する。
前記電圧・電流変換回路は、前記電力制御電圧の変化に応答して当該変化に実質的に比例する変換電流を生成可能とされ、
前記電流３乗回路は、前記電力制御電圧の３乗に実質的に比例する３乗出力電流を生成可能とされ、
前記制御信号増強回路は、前記変換電流と前記３乗出力電流との加算による出力電力制御電流を前記増強制御信号として生成可能とされる
ことを特徴とするＲＦ電力増幅器の動作方法。
【請求項１５】
請求項１２において、
前記制御信号増強回路は、複数の演算増幅器を有することによって、複数の基準電圧に関して非線型特性を有する出力電力制御電流を前記増強制御信号として生成可能とされる
ことを特徴とするＲＦ電力増幅器の動作方法。
【請求項１６】
請求項１２において、
前記制御信号増強回路は、アナログ・デジタル変換器と、ルックアップテーブルと、デジタル・アナログ変換器とを有して、
前記アナログ・デジタル変換器は、前記誤差増幅器から供給される前記電力制御電圧を第１デジタル信号に変換可能とされ、
前記ルックアップテーブルは前記所定の非線型の入出力特性を有して、前記所定の非線型の入出力特性に従って前記第１デジタル信号を第２デジタル信号に変換可能とされ、
前記デジタル・アナログ変換器は、前記第２デジタル信号をアナログ変換した出力電力制御電流を前記増強制御信号として生成可能とされる
ことを特徴とするＲＦ電力増幅器の動作方法。
【請求項１７】
請求項１２において、
前記誤差増幅器の前記他方の入力端子に供給される前記目標電力信号は、時分割多重アクセス方式の送信動作タイムスロットにおけるランプアップとランプダウンとを制御可能とされる
ことを特徴とするＲＦ電力増幅器の動作方法。
【請求項１８】
請求項１２において、
前記初段増幅トランジスタと前記最終段増幅トランジスタと前記初段バイアストランジスタと前記最終段バイアストランジスタの各トランジスタは、ＭＯＳトランジスタまたはバイポーラトランジスタである
ことを特徴とするＲＦ電力増幅器の動作方法。
【請求項１９】
初段増幅回路と最終段増幅回路を少なくとも有する多段増幅回路と、初段バイアス回路と最終段バイアス回路を少なくとも有するバイアス回路と、電力検出回路とを具備するＲＦ電力増幅器の動作方法であって、
前記初段バイアス回路の初段バイアス電圧が前記初段増幅回路に供給され、前記初段増幅回路の初段アイドリング電流が決定され、
前記最終段バイアス回路の最終段バイアス電圧が前記最終段増幅回路に供給され、前記最終段増幅回路の最終段アイドリング電流が決定され、
前記初段増幅回路は前記ＲＦ電力増幅器の入力端子に供給されるＲＦ入力信号を増幅可能とされ、前記最終段増幅回路は前記初段増幅回路の初段増幅出力信号に応答して最終段増幅出力信号を生成可能とされ、
前記電力検出回路は、前記多段増幅回路の前記最終段増幅回路の前記最終段増幅出力信号の信号レベルに応答する電力検出信号を生成可能とされ、
誤差増幅器と制御信号増強回路と可変利得増幅器とを具備する半導体集積回路が、前記ＲＦ電力増幅器に予め接続され、
前記半導体集積回路の前記可変利得増幅器の入力端子にＲＦ送信入力信号が供給されることによって、前記可変利得増幅器の出力信号が前記ＲＦ入力信号として前記ＲＦ電力増幅器の前記入力端子に供給可能とされ、
前記半導体集積回路の前記誤差増幅器の一方の入力端子に前記ＲＦ電力増幅器の前記電力検出回路から生成される前記電力検出信号が供給される一方、前記誤差増幅器の他方の入力端子に目標電力信号が供給されることによって、前記誤差増幅器の出力端子から電力制御電圧が生成可能とされ、
前記電力制御電圧が前記制御信号増強回路の入力端子に供給されることによって、前記制御信号増強回路の出力端子から増強制御信号が生成可能とされ、
前記制御信号増強回路は所定の非線型の入出力特性を有するものであり、前記電力制御電圧が所定の電圧に到達する以前の前記電力制御電圧の増加に応答する前記増強制御信号の増加率よりも前記電力制御電圧が前記所定の電圧に到達した以降の前記電力制御電圧の増加に応答する前記増強制御信号の増加率が大きく設定され、
前記増強制御信号が前記可変利得増幅器の利得制御端子に供給されることにより、前記可変利得増幅器の可変利得は前記増強制御信号によって制御される
ことを特徴とするＲＦ電力増幅器の動作方法。
【請求項２０】
請求項１９において、
前記可変利得増幅器の前記入力端子に供給され前記ＲＦ送信入力信号は、ＷＣＤＭＡ方式とＥＤＧＥ方式とＬＴＥ方式とＨＳＵＰＡ方式とのすくなくともいずれかの方式に従ったＲＦ送信信号である
ことを特徴とするＲＦ電力増幅器の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＲＦ電力増幅器およびその動作方法に関し、特にランプアップまたはランプダウンにおいてスイッチングスペクトラムの劣化を軽減するとともに電力効率の低下を軽減するのに有効な技術に関するものである。
【背景技術】
【０００２】
ＧＳＭ(Global System for Mobile Communications)やＧＰＲＳ(General Packet Radio Service)等に代表される移動体通信システムは略全世界で使用されており、今後も利用され続けると予測されている。ＧＳＭやＧＰＲＳ等の移動体通信システムでは、基地局と携帯端末機器との間の通信距離に応じて、携帯端末機器の送信出力電力を制御することが要求される。この送信出力の電力制御は、携帯端末機器に搭載されるＲＦ電力増幅器の電力利得を制御電圧で制御することによって実現されている。この制御は、ＡＰＣ(Automatic Power Control)と呼ばれている。
【０００３】
下記特許文献１には、携帯電話に使用される従来のＲＦ電力増幅器の出力電力Ｐｏｕｔが０ｄＢｍ付近での出力電力制御電圧Ｖａｐｃの変化に対する出力電力Ｐｏｕｔが急峻であり、出力電力制御電圧Ｖａｐｃによる出力電力Ｐｏｕｔの制御性が良好でないと言う問題を解決することが記載されている。下記特許文献１には、出力電力制御電圧Ｖａｐｃに対する出力電力Ｐｏｕｔの変動が小さくなるように、ＲＦ電力増幅器の多段増幅回路の各段の増幅素子のしきい値電圧の近傍でバイアス電圧もしくはバイアス電流を制御するバイアス制御回路を多段増幅回路の各段の増幅素子に接続することが記載されている。多段増幅回路は、具体的には初段増幅回路と中間段増幅回路と最終段増幅回路によって構成される。バイアス制御回路は、初段バイアス電圧と中間段バイアス電圧と最終段バイアス電圧とを生成して初段増幅回路と中間段増幅回路と最終段増幅回路にそれぞれ供給する。
【０００４】
出力電力制御電圧Ｖａｐｃが所定の電圧、例えば、１．７ボルト以下では、出力電力制御電圧Ｖａｐｃの変化に対する初段バイアス電圧の変化率と中間段バイアス電圧の変化率と最終段バイアス電圧の変化率とは比較的小さな値に設定される。しかし、出力電力制御電圧Ｖａｐｃが所定の電圧、例えば、１．７ボルト以上では、出力電力制御電圧Ｖａｐｃの変化に対する初段バイアス電圧の変化率と中間段バイアス電圧の変化率と最終段バイアス電圧の変化率とは比較的大きな値に設定される。特に、初段バイアス電圧の変化率より中間段バイアス電圧の変化率が大きな変化率に設定されて、中間段バイアス電圧の変化率よりも最終段バイアス電圧の変化率が更に大きな変化率に設定される。
【０００５】
出力電力制御電圧Ｖａｐｃが所定の電圧、例えば、１．７ボルト以上において、初段バイアス電圧と中間段バイアス電圧と最終段バイアス電圧の各変化率を比較的大きな値に設定するために、バイアス制御回路は電圧−電流変換トランジスタを含んでいる。出力電力制御電圧Ｖａｐｃに比例したゲート電圧を電圧−電流変換トランジスタがドレイン電流に変換する際、出力電力制御電圧Ｖａｐｃの自乗に比例したドレイン電流を生成する。電圧−電流変換トランジスタのゲートと接地電圧との間には定電流源が接続されているので、定電流源の定電流以上に出力電力制御電圧Ｖａｐｃに比例する電流が増大した際に、電圧−電流変換トランジスタは出力電力制御電圧Ｖａｐｃの自乗に比例したドレイン電流を生成する。
【０００６】
バイアス制御回路は、具体的には初段バイアス電圧を生成するバイアス制御回路と中間段バイアス電圧を生成するバイアス制御回路と最終段バイアス電圧を生成するバイアス制御回路によって構成される。３つのバイアス制御回路の定電流源の定電流の大きさが異なっているので、３つのバイアス制御回路の電圧−電流変換トランジスタがドレイン電流を流し始める開始点がシフトしている。
【０００７】
下記特許文献２には、多段増幅段を含むＲＦ電力増幅器の低パワーおよび中間パワー時における電力付加効率(ＰＡＥ)の低下を軽減するための手法が記載されている。具体的には、第１段増幅トランジスタのアイドリング電流が出力電力制御電圧Ｖａｐｃに応答して線形特性で制御されて、第２段増幅トランジスタのアイドリング電流が出力電力制御電圧Ｖａｐｃに応答して２乗特性で制御されて、第３段増幅トランジスタのアイドリング電流が出力電力制御電圧Ｖａｐｃに応答して３乗特性で制御される。下記特許文献２には、更に２乗特性を実現するための電流２乗回路と３乗特性を実現するための電流３乗回路とが記載されている。
【０００８】
下記特許文献３には、多段増幅器によって構成されるＲＦ電力増幅器の最終段増幅器のトランジスタに流れるアイドリング電流を出力電力制御電圧Ｖａｐｃの２乗に比例させるための電流２乗変換回路を構成する複数のＭＯＳトランジスタをサブスレッシュホールド領域で動作させることによって、電流２乗変換回路を低電源電圧においても動作可能とすることが記載されている。
【０００９】
下記非特許文献１には、ＲＦ電力増幅器の効率は出力が飽和に近づくと増大するのに対して、出力電力は入力電力に比例せず信号歪みが増大すると言うトレードオフがあり、信号歪みを解決するためのバックオフ(ｂａｃｋ−ｏｆｆ)の手法が記載されている。この手法は、線形動作のピーク出力電力を、ＲＦ電力増幅器から獲得可能な最大飽和出力電力以下に制限するものである。その結果、ＲＦ電力増幅器は、固定利得の線形増幅器と可変利得の飽和増幅器のいずれかに設計されて動作するとしている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００３−３７４５４号  公報
【特許文献２】特開２０１０−１８３１３５号  公報
【特許文献３】特開２０１０−２０００７８号  公報
【非特許文献】
【００１１】
【非特許文献１】Ｅａｒｌ  ＭｃＣｕｎｅ，  “Ｈｉｇｈ−Ｅｆｆｉｃｉｅｎｃｙ，  Ｍｕｌｔｉ−Ｍｏｄｅ，  Ｍｕｌｔｉ−Ｂａｎｄ  Ｔｅｒｍｉｎａｌ  Ｐｏｗｅｒ  Ａｍｐｌｉｆｉｅｒｓ”，  ＩＥＥＥ  ｍｉｃｒｏｗａｖｅ  ｍａｇａｚｉｎｅ，  Ｍａｒｃｈ  ２００５，  ＰＰ．４４−５５．
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明者等は本発明に先立って、ＧＳＭ方式の通信が可能な携帯電話端末に搭載可能なＲＦ電力増幅器の開発に従事した。
【００１３】
良く知られているように、ＧＳＭ方式の通信が可能な携帯電話端末では、通信のための複数のタイムスロットを、アイドル状態と基地局からの受信動作と基地局への送信動作とのいずれかに設定可能な時分割多重アクセス(ＴＤＭＡ：Time Division Multiple Access)方式が使用される。ＴＤＭＡ方式では、他のタイムスロットから送信動作タイムスロットに切り替える際には、ＧＭＳＫの規格で規定された上昇レートでＲＦ送信信号の信号強度が増加されなければならない。尚、ＧＭＳＫは、Gaussian Minimum Shift Keyingの略である。この時のＲＦ送信信号の信号強度の増加は、ランプアップと呼ばれる。反対に、送信動作タイムスロットから他のタイムスロットに切り替える際には、ＧＭＳＫの規格で規定された低下レートでＲＦ送信信号の信号強度が減少されなければならない。この時のＲＦ送信信号の信号強度の減少は、ランプダウンと呼ばれる。ランプアップの信号強度の時間変化の増加の最大値および最小値と、更にランプダウンの信号強度の時間変化の減少の最大値および最小値とは、タイムマスクと呼ばれる。
【００１４】
図２２は、ＧＭＳＫの規格で規定されたタイムマスクとＲＦ送信信号の信号強度との関係を示す図である。
【００１５】
図２２のタイムマスクに示すように、ランプアップ時には増加の最大値Ｌ１と最小値Ｌ２の間でＲＦ送信信号Ｔｘ＿ｓｉｇの信号強度が増加しなければならず、ランプダウン時には減少の最大値Ｌ３と最小値Ｌ４の間でＲＦ送信信号Ｔｘ＿ｓｉｇの信号強度が減少しなければならない。
【００１６】
更にＲＦ送信信号Ｔｘ＿ｓｉｇの送信周波数から４００ｋＨｚ、６００ｋＨｚ、１．２ＭＨｚ、１．８ＭＨｚと所定の周波数分、離間したオフセット周波数を有するスプリアス成分Ｓｐｕｒの最大許容電力Ａｌ＿Ｐｏｕｔは、それぞれ３０ｋＨｚあたり−２３ｄＢｍ、−２６ｄＢｍ、−３２ｄＢｍ、−３３ｄＢｍと、規格によって規定されている。大きな妨害信号成分を有するスプリアス成分Ｓｐｕｒは、スイッチング・スペクトラムとも呼ばれ、ランプアップ時とランプダウン時とに発生する。
【００１７】
従って、本発明に先立って本発明者等は、大きな妨害信号成分を有するスプリアス成分Ｓｐｕｒがランプアップ時とランプダウン時とに発生するメカニズムを、詳細に検討した。
【００１８】
図２３は、本発明に先立って本発明者等によって検討されたＲＦ電力増幅器の構成を示す図である。
【００１９】
図２３に示す本発明に先立って本発明者等によって検討されたＲＦ電力増幅器は、ＲＦ信号入力端子１、ＲＦ信号出力端子２、ランプ制御端子３、多段増幅回路４、電力結合器５、電力検出器６、誤差増幅器７、バイアス回路８によって構成されている。
【００２０】
ＲＦ信号入力端子１には、携帯電話端末に搭載されるＲＦ信号処理半導体集積回路(ＲＦＩＣ)の送信信号処理ユニットで生成されるＲＦ入力信号Ｐｉｎが供給される。ＲＦ入力信号Ｐｉｎは多段増幅回路４の初段増幅回路４１と中間段増幅回路４２と最終段増幅回路４３によって逐次増幅されて、最終段増幅回路４３の増幅出力信号は電力結合器５の主線路を介してＲＦ信号出力端子２からＲＦ出力信号Ｐｏｕｔとして出力される。
【００２１】
電力結合器５の主線路と電磁気的かつ静電容量的に結合された電力結合器５の副線路には、ＲＦ出力信号Ｐｏｕｔの一部が伝達される。その結果、電力結合器５の副線路に入力端子が接続された電力検出器６は、ＲＦ出力信号Ｐｏｕｔの信号レベルに比例する電力検出電圧ＶＤＥＴを生成して誤差増幅器７の一方の入力端子に供給する。ランプアップとランプダウンのためにランプ制御端子３を介して誤差増幅器７の他方の入力端子に供給されるランプ電圧ＶＲＡＭＰは、ＲＦ信号処理半導体集積回路(ＲＦＩＣ)に内蔵のランプＤ／Ａ変換器のアナログ出力端子から生成される。ランプアップとランプダウンとのためのデジタルランプデータはベースバンド信号処理ＬＳＩの内部で生成され、ベースバンド信号処理ＬＳＩからデジタルインターフェースを介してデジタルランプデータがＲＦ信号処理半導体集積回路(ＲＦＩＣ)に内蔵のランプＤ／Ａ変換器のデジタル入力端子に供給される。
【００２２】
誤差増幅器７は一方の入力端子の電力検出電圧ＶＤＥＴと他方の入力端子のランプ電圧ＶＲＡＭＰとの差を検出して、その差に比例する出力電力制御電圧ＶＡＰＣを生成して、バイアス回路８の入力端子に供給する。バイアス回路８は第１バイアス回路８１と第２バイアス回路８２と第３バイアス回路８３を含み、出力電力制御電圧ＶＡＰＣに応答して第１バイアス回路８１と第２バイアス回路８２と第３バイアス回路８３とは第１バイアス電圧ＶＧＢ１と第２バイアス電圧ＶＧＢ２と第３バイアス電圧ＶＧＢ３とをそれぞれ生成する。第１バイアス電圧ＶＧＢ１は多段増幅回路４の初段増幅回路４１の初段増幅素子としてのＭＯＳトランジスタのゲートに供給されて、第２バイアス電圧ＶＧＢ２は多段増幅回路４の中間段増幅回路４２の中間段増幅素子としてのＭＯＳトランジスタのゲートに供給され、第３バイアス電圧ＶＧＢ３は多段増幅回路４の最終段増幅回路４３の最終段増幅素子としてのＭＯＳトランジスタのゲートに供給される。
【００２３】
図２４は、図２３に示す本発明に先立って本発明者等によって検討されたＲＦ電力増幅器のバイアス回路８の第１バイアス回路８１と第２バイアス回路８２と第３バイアス回路８３とからそれぞれ生成される第１バイアス電圧ＶＧＢ１と第２バイアス電圧ＶＧＢ２と第３バイアス電圧ＶＧＢ３の出力電力制御電圧ＶＡＰＣの変化に対する依存性を示す図である。
【００２４】
図２４に示すバイアス電圧の依存性は、冒頭で説明した上記特許文献１に記載のように、略１．７ボルトの所定の電圧に出力電力制御電圧ＶＡＰＣが到達する以前では３つのバイアス電圧ＶＧＢ１、ＶＧＢ２、ＶＧＢ３の変化率は比較的に小さな値に設定される一方、略１．７ボルトの所定の電圧に出力電力制御電圧ＶＡＰＣが到達した後では３つのバイアス電圧ＶＧＢ１、ＶＧＢ２、ＶＧＢ３の変化率は比較的大きな値に設定されたものである。更にこの到達の後では、第１バイアス電圧ＶＧＢ１の変化率よりも第２バイアス電圧ＶＧＢ２の変化率が大きな変化率に設定され、第２バイアス電圧ＶＧＢ２の変化率よりも第３バイアス電圧ＶＧＢ３の変化率が大きな変化率に設定されている。
【００２５】
図２５は、図２３に示す本発明に先立って本発明者等によって検討されたＲＦ電力増幅器のＲＦ出力電力Ｐｏｕｔの出力電力制御電圧ＶＡＰＣの変化に対する依存性を示す図である。
【００２６】
図２５に示すように、出力電力制御電圧ＶＡＰＣの電圧レベルが比較的低い動作領域ではＲＦ電力増幅器のＲＦ出力電力Ｐｏｕｔは線形特性Ｌに沿って出力電力制御電圧ＶＡＰＣの増加に略比例してＲＦ電力増幅器のＲＦ出力電力Ｐｏｕｔが増加する。しかし、ＲＦ出力電力Ｐｏｕｔの増加率は次第に減少するようになり、ＲＦ出力電力Ｐｏｕｔは飽和に到達する。
【００２７】
ＲＦ電力増幅器のＲＦ出力電力Ｐｏｕｔが飽和に到達する理由は、良く知られているように、ソース(エミッタ)接地ＲＦ電力増幅器のドレイン(コレクタ)出力と電源電圧ＶＤＤの間にＲＦチョーク(ＲＦＣ)と呼ばれる大きなコイルを接続することによって、ドレイン(コレクタ)出力電圧がピーク・ツー・ピークで接地電圧のゼロボルトから電源電圧の略２倍の２ＶＤＤまでしか出力できないためである。
【００２８】
従って、図２５に示したように、ＲＦ電力増幅器のＲＦ出力電力Ｐｏｕｔは最大出力(飽和)に近づくと、制御利得(＝ΔＰｏｕｔ／ΔＶＡＰＣ)が低下するため、自動電力制御(ＡＰＣ)ループのループ帯域も低下する。その結果、図２２に示したようにランプアップとランプダウンに際して、最大出力電力(飽和)の付近でＲＦ出力電力Ｐｏｕｔを変化する場合に応答の遅れが生じてスイッチングスペクトラムの劣化が発生するものと推測される。
【００２９】
尚、自動電力制御(ＡＰＣ)ループの動作には、自動電力制御(ＡＰＣ)ループのループ帯域が大きく影響する。ループ帯域を決定する要素は、図２３に示すＲＦ電力増幅器において、誤差増幅器７の利得、電力結合器５の主線路と副線路との結合度、電力検出器６の検出感度、バイアス回路８および多段増幅回路４の制御利得(＝ΔＰｏｕｔ／ΔＶＡＰＣ)である。
【００３０】
ランプアップ時とランプダウン時とのスイッチングスペクトラムの劣化を軽減するために、本発明者等は本発明に先立って上記非特許文献１に記載のバックオフの手法を採用することも検討した。すなわち、ランプアップ時とランプダウン時での出力電力制御電圧ＶＡＰＣによるＲＦ出力電力Ｐｏｕｔの制御領域を、最大出力(飽和)の電力以下で制御利得(＝ΔＰｏｕｔ／ΔＶＡＰＣ)が低下しない線形特性Ｌに近接した範囲に制限するものである。しかし、このバックオフの手法ではランプアップ時とランプダウン時の出力電力制御電圧ＶＡＰＣによるＲＦ出力電力Ｐｏｕｔの制御領域における電力効率が最大出力(飽和)における良好な電力効率よりも大幅に低下すると言う問題が、本発明に先立った本発明者等による検討によって明らかとされた。
【００３１】
一方、上記特許文献１に記載された手法によれば、出力電力制御電圧Ｖａｐｃが略１．７ボルトの所定の電圧に到達した後では、制御電圧Ｖａｐｃの変化に応答した初段増幅回路の初段増幅トランジスタのアイドリング電流の変化率よりも中間段増幅回路の中間段増幅トランジスタのアイドリング電流の変化率が大きく、更に中間段増幅トランジスタのアイドリング電流よりも最終段増幅回路の最終段増幅トランジスタのアイドリング電流の変化率が大きくなる。その結果、制御電圧Ｖａｐｃの変化に応答した初段増幅回路の出力インピーダンスと中間段増幅回路の入力インピーダンスが複雑に変化して、更に中間段増幅回路の出力インピーダンスと最終段増幅回路の入力インピーダンスが複雑に変化する。従って、制御利得(＝ΔＰｏｕｔ／ΔＶＡＰＣ)の低下を防ぐために、各段増幅回路間のアイドリング電流のバランスを変更すると、初段増幅回路の出力と中間段増幅回路の入力との間の第１段間インピーダンス整合回路と中間段増幅回路の出力と最終段増幅回路の入力との間の第２段間インピーダンス整合回路とでインピーダンス不整合によりＲＦ信号の反射がそれぞれ生じて、高い電力効率を維持することが困難となると言う問題も、本発明に先立った本発明者等による検討によって明らかとされた。
【００３２】
更に、上記特許文献２に記載された手法においても、制御電圧Ｖａｐｃの変化に応答して第１段増幅トランジスタのアイドリング電流が線形特性で制御されて、第２段増幅トランジスタのアイドリング電流が２乗特性で制御され、第３段増幅トランジスタのアイドリング電流が３乗特性で制御されるので、制御利得(＝ΔＰｏｕｔ／ΔＶＡＰＣ)の低下を防ぐために、各段増幅回路間のアイドリング電流のバランスを変更すると、上記特許文献１に記載された手法と同様な問題が発生する。
【００３３】
更に上記特許文献３に記載された手法においても、初段増幅回路の初段増幅トランジスタのアイドリング電流と中間段増幅回路の中間段増幅トランジスタのアイドリング電流とが制御電圧Ｖａｐｃの１次の関数で制御され、最終段増幅回路の最終段増幅トランジスタのアイドリング電流が制御電圧Ｖａｐｃの２乗に比例して制御されるので、制御利得(＝ΔＰｏｕｔ／ΔＶＡＰＣ)の低下を防ぐために、各段増幅回路間のアイドリング電流のバランスを変更すると、中間段増幅回路の出力と最終段増幅回路の入力との間の第２段間インピーダンス整合回路でインピーダンス不整合によりＲＦ信号の反射が生じて、高い電力効率を維持することが困難となると言う問題も本発明に先立った本発明者等による検討によって明らかとされた。
【００３４】
結論としては、上記特許文献１と上記特許文献２と上記特許文献３に記載された手法によれば、制御利得(＝ΔＰｏｕｔ／ΔＶＡＰＣ)の低下を防ぐために、各段増幅回路間のアイドリング電流のバランスを変更すると、インピーダンス不整合によりＲＦ信号の反射が生じて、高い電力効率を維持することが困難となるものである。
【００３５】
更に、上記特許文献１と上記特許文献２と上記特許文献３に記載された手法では、ＲＦ電力増幅器を構成する多段増幅回路の少なくとも２段の増幅素子のアイドリング電流の変化率を相違させるために、２種類のバイアス制御回路の追加が必要であり、半導体集積回路の半導体チップ面積と製造コストとが増加すると言う問題も、本発明に先立った本発明者等による検討によって明らかとされた。
【００３６】
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
【００３７】
従って、本発明の目的とするところは、ランプアップまたはランプダウンにおいてスイッチングスペクトラムの劣化を軽減するとともに電力効率の低下を軽減することにある。
【００３８】
また、本発明の他の目的とするところは、上述のスイッチングスペクトラムの劣化を軽減するためにＲＦ電力増幅器を構成する多段増幅回路の多段増幅素子のアイドリング電流を決定する際、半導体チップ面積と製造コストとの増加を軽減することにある。
【００３９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００４０】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００４１】
すなわち、本発明の代表的な実施の形態によるＲＦ電力増幅器は、初段増幅回路(４１)と最終段増幅回路(４３)を少なくとも有する多段増幅回路(４)と、電力検出回路(５、６)と、誤差増幅器(７)と、初段バイアス回路(８１)と最終段バイアス回路(８３)を少なくとも有するバイアス回路(８)と、制御信号増強回路(９)とを具備する。
【００４２】
前記初段バイアス回路(８１)の初段バイアス電圧(ＶＧＢ１)が前記初段増幅回路(４１)に供給され、前記初段増幅回路(４１)の初段アイドリング電流が決定される。
【００４３】
前記最終段バイアス回路(８３)の最終段バイアス電圧(ＶＧＢ３)が前記最終段増幅回路(４３)に供給され、前記最終段増幅回路(４３)の最終段アイドリング電流が決定される。
【００４４】
前記初段増幅回路(４１)は入力端子(１)に供給されるＲＦ入力信号(Ｐｉｎ)を増幅して、前記最終段増幅回路(４３)は前記初段増幅回路(４１)の初段増幅出力信号に応答して最終段増幅出力信号(Ｐｏｕｔ)を生成する。
【００４５】
前記電力検出回路(５、６)は、前記多段増幅回路(４)の前記最終段増幅回路(４３)の前記最終段増幅出力信号(Ｐｏｕｔ)の信号レベルに応答する電力検出信号(ＶＤＥＴ)を生成する。
【００４６】
前記誤差増幅器(７)の一方の入力端子に前記電力検出信号(ＶＤＥＴ)が供給され、前記誤差増幅器(７)の他方の入力端子に目標電力信号(ＶＲＡＭＰ)が供給されることによって、前記誤差増幅器(７)の出力端子は電力制御電圧(ＶＡＰＣ)を生成する。
【００４７】
前記電力制御電圧(ＶＡＰＣ)が前記制御信号増強回路(９)の入力端子に供給され、前記制御信号増強回路(９)の出力端子は増強制御信号(ＶＥＮ)を生成する。
【００４８】
前記制御信号増強回路(９)は所定の非線型の入出力特性を有し、前記電力制御電圧(ＶＡＰＣ)が所定の電圧に到達する以前の前記電力制御電圧(ＶＡＰＣ)の増加に応答する前記増強制御信号(ＶＥＮ)の増加率よりも前記電力制御電圧(ＶＡＰＣ)が前記所定の電圧に到達した以降の前記電力制御電圧(ＶＡＰＣ)の増加に応答する前記増強制御信号(ＶＥＮ)の増加率が大きく設定される。
【００４９】
前記増強制御信号(ＶＥＮ)が前記初段バイアス回路(８１)と前記最終段バイアス回路(８３)とに供給されて、前記初段アイドリング電流と前記最終段アイドリング電流とは前記増強制御信号(ＶＥＮ)によって制御されることを特徴とする(図１参照)。
【発明の効果】
【００５０】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００５１】
すなわち、本発明によれば、ランプアップまたはランプダウンにおいてスイッチングスペクトラムの劣化を軽減するとともに電力効率の低下を軽減することができる。
【図面の簡単な説明】
【００５２】
【図１】図１は、本発明の実施の形態１によるＲＦ電力増幅器の構成を示す図である。
【図２】図２は、図１に示した本発明の実施の形態１によるＲＦ電力増幅器の制御信号増強回路(ＥＮ)９の特性を示す図である。
【図３】図３は、制御信号増強回路(ＥＮ)９を具備した本発明の実施の形態１によるＲＦ電力増幅器の特性を示す図である。
【図４】図４は、図２に示した図１の本発明の実施の形態１によるＲＦ電力増幅器の制御信号増強回路(ＥＮ)９の増強制御信号ＶＥＮの非線型特性の具体例を示す図である。
【図５】図５は、図１に示した本発明の実施の形態１によるＲＦ電力増幅器に含まれた電力検出器６の入出力特性の一例を示す図である。
【図６】図６は、図１に示した本発明の実施の形態１によるＲＦ電力増幅器に含まれた電力検出器６の入出力特性の他の例を示す図である。
【図７】図７は、図１の本発明の実施の形態１によるＲＦ電力増幅器の制御信号増強回路(ＥＮ)９の具体例を示す図である。
【図８】図８は、図７に示したように電圧・電流変換回路ＶＩＣと電流２乗回路ＣＳ１とを含む制御信号増強回路(ＥＮ)９の出力電力制御電流ＩＡＰＣの出力電力制御電圧ＶＡＰＣの変化に応答する変化特性を示す図である。
【図９】図９は、図１の本発明の実施の形態１によるＲＦ電力増幅器の制御信号増強回路(ＥＮ)９の他の具体例を示す図である。
【図１０】図１０は、図１に示した本発明の実施の形態１によるＲＦ電力増幅器の多段増幅回路４とバイアス回路８と制御信号増強回路(ＥＮ)９の構成をより詳細に示す図である。
【図１１】図１１は、図１に示した本発明の実施の形態１によるＲＦ電力増幅器の多段増幅回路４とバイアス回路８と制御信号増強回路(ＥＮ)９の他の構成をより詳細に示す図である。
【図１２】図１２は、図１の本発明の実施の形態１によるＲＦ電力増幅器の制御信号増強回路(ＥＮ)９の他の具体例を示す図である。
【図１３】図１３は、図１の本発明の実施の形態１によるＲＦ電力増幅器の制御信号増強回路(ＥＮ)９の他の具体例を示す図である。
【図１４】図１４は、本発明の実施の形態２による制御信号増強回路(ＥＮ)９の他の構成を示す図である。
【図１５】図１５は、図１４に示した本発明の実施の形態２による制御信号増強回路(ＥＮ)９の動作を説明する図である。
【図１６】図１６は、図１４に示した本発明の実施の形態２による制御信号増強回路(ＥＮ)９から生成される出力電力制御電流ＩＡＰＣの特性を説明する図である。
【図１７】図１７は、本発明の実施の形態３による制御信号増強回路(ＥＮ)９の他の構成を示す図である。
【図１８】図１８は、図１７に示した本発明の実施の形態３による制御信号増強回路(ＥＮ)９から生成される出力電力制御電流ＩＡＰＣの特性を説明する図である。
【図１９】図１９は、本発明の実施の形態４によるＲＦ電力増幅器の具体的な構成を示す図である。
【図２０】図２０は、本発明の実施の形態５によるＲＦ電力増幅器を使用した送信システムの構成を示す図である。
【図２１】図２１は、図２０に示した本発明の実施の形態５による送信システムのＲＦ信号処理半導体集積回路(ＲＦＩＣ)の可変利得増幅器(ＶＧＡ)１９の構成を示す図である。
【図２２】図２２は、ＧＭＳＫの規格で規定されたタイムマスクとＲＦ送信信号の信号強度との関係を示す図である。
【図２３】図２３は、本発明に先立って本発明者等によって検討されたＲＦ電力増幅器の構成を示す図である。
【図２４】図２４は、図２３に示す本発明に先立って本発明者等によって検討されたＲＦ電力増幅器のバイアス回路８の第１バイアス回路８１と第２バイアス回路８２と第３バイアス回路８３とからそれぞれ生成される第１バイアス電圧ＶＧＢ１と第２バイアス電圧ＶＧＢ２と第３バイアス電圧ＶＧＢ３の出力電力制御電圧ＶＡＰＣの変化に対する依存性を示す図である。
【図２５】図２５は、図２３に示す本発明に先立って本発明者等によって検討されたＲＦ電力増幅器のＲＦ出力電力Ｐｏｕｔの出力電力制御電圧ＶＡＰＣの変化に対する依存性を示す図である。
【発明を実施するための形態】
【００５３】
１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００５４】
〔１〕本発明の代表的な実施の形態によるＲＦ電力増幅器は、初段増幅回路(４１)と最終段増幅回路(４３)を少なくとも有する多段増幅回路(４)と、電力検出回路(５、６)と、誤差増幅器(７)と、初段バイアス回路(８１)と最終段バイアス回路(８３)を少なくとも有するバイアス回路(８)と、制御信号増強回路(９)とを具備する。
【００５５】
前記初段バイアス回路(８１)の初段バイアス電圧(ＶＧＢ１)が前記初段増幅回路(４１)に供給され、前記初段増幅回路(４１)の初段アイドリング電流が決定される。
【００５６】
前記最終段バイアス回路(８３)の最終段バイアス電圧(ＶＧＢ３)が前記最終段増幅回路(４３)に供給され、前記最終段増幅回路(４３)の最終段アイドリング電流が決定される。
【００５７】
前記初段増幅回路(４１)は入力端子(１)に供給されるＲＦ入力信号(Ｐｉｎ)を増幅可能とされ、前記最終段増幅回路(４３)は前記初段増幅回路(４１)の初段増幅出力信号に応答して最終段増幅出力信号(Ｐｏｕｔ)を生成可能とされる。
【００５８】
前記電力検出回路(５、６)は、前記多段増幅回路(４)の前記最終段増幅回路(４３)の前記最終段増幅出力信号(Ｐｏｕｔ)の信号レベルに応答する電力検出信号(ＶＤＥＴ)を生成可能とされる。
【００５９】
前記誤差増幅器(７)の一方の入力端子に前記電力検出信号(ＶＤＥＴ)が供給され、前記誤差増幅器(７)の他方の入力端子に目標電力信号(ＶＲＡＭＰ)が供給されることによって、前記誤差増幅器(７)の出力端子から電力制御電圧(ＶＡＰＣ)が生成可能とされる。
【００６０】
前記電力制御電圧(ＶＡＰＣ)が前記制御信号増強回路(９)の入力端子に供給されることによって、前記制御信号増強回路(９)の出力端子から増強制御信号(ＶＥＮ)が生成可能とされる。
【００６１】
前記制御信号増強回路(９)は所定の非線型の入出力特性を有するものであり、前記電力制御電圧(ＶＡＰＣ)が所定の電圧に到達する以前の前記電力制御電圧(ＶＡＰＣ)の増加に応答する前記増強制御信号(ＶＥＮ)の増加率よりも前記電力制御電圧(ＶＡＰＣ)が前記所定の電圧に到達した以降の前記電力制御電圧(ＶＡＰＣ)の増加に応答する前記増強制御信号(ＶＥＮ)の増加率が大きく設定される。
【００６２】
前記増強制御信号(ＶＥＮ)が前記初段バイアス回路(８１)と前記最終段バイアス回路(８３)とに供給されて、前記初段アイドリング電流と前記最終段アイドリング電流とは前記増強制御信号(ＶＥＮ)によって制御されることを特徴とするものである(図１参照)。
【００６３】
前記実施の形態によれば、ランプアップまたはランプダウンにおいてスイッチングスペクトラムの劣化を軽減するとともに電力効率の低下を軽減することができる。更に前記実施の形態によれば、上述のスイッチングスペクトラムの劣化を軽減するためにＲＦ電力増幅器を構成する多段増幅回路の多段増幅素子のアイドリング電流を決定する際、半導体チップ面積と製造コストとの増加を軽減することができる。
【００６４】
好適な実施の形態では、前記多段増幅回路(４)は、前記初段増幅回路(４１)と前記最終段増幅回路(４３)との間に接続された中間段増幅回路(４２)を更に有する。
【００６５】
前記バイアス回路(８)は、前記中間段増幅回路(４２)に接続された中間段バイアス回路(８２)を更に有する。
【００６６】
前記中間段バイアス回路(８２)の中間段バイアス電圧(ＶＧＢ２)が前記中間段増幅回路(４２)に供給され、前記中間段増幅回路(４２)の中間段アイドリング電流が決定される。
【００６７】
前記増強制御信号(ＶＥＮ)が前記中間段バイアス回路(８２)に供給されて、前記中間段アイドリング電流は前記増強制御信号(ＶＥＮ)によって制御されることを特徴とするものである(図１参照)。
【００６８】
他の好適な実施の形態では、前記初段バイアス回路(８１)は、前記初段増幅回路(４１)の初段増幅トランジスタ(ＱＡ１)とカレントミラー接続された初段バイアストランジスタ(ＱＢ１)を含む。
【００６９】
前記最終段バイアス回路(８３)は、前記最終段増幅回路(４３)の最終段増幅トランジスタ(ＱＡ３)とカレントミラー接続された最終段バイアストランジスタ(ＱＢ３)を含む。
【００７０】
前記増強制御信号(ＶＥＮ)としての初段バイアス電流(ＩＡＰＣ１)と最終段バイアス電流(ＩＡＰＣ３)とが前記初段バイアストランジスタ(ＱＢ１)と前記最終段バイアストランジスタ(ＱＢ３)とにそれぞれ供給され、前記初段アイドリング電流と前記最終段アイドリング電流とは前記初段バイアス電流(ＩＡＰＣ１)と前記最終段バイアス電流(ＩＡＰＣ３)とによってそれぞれ決定されることを特徴とするものである(図１０参照)。
【００７１】
更に他の好適な実施の形態では、前記中間段バイアス回路(８２)は、前記中間段増幅回路(４２)の中間段増幅トランジスタ(ＱＡ２)とカレントミラー接続された中間段バイアストランジスタ(ＱＢ２)を含む。
【００７２】
前記増強制御信号(ＶＥＮ)としての中間段バイアス電流(ＩＡＰＣ２)が前記中間段バイアストランジスタ(ＱＢ２)に供給され、前記中間段アイドリング電流は前記中間段バイアス電流(ＩＡＰＣ２)によってそれぞれ決定されることを特徴とするものである(図１０参照)。
【００７３】
より好適な実施の形態では、前記制御信号増強回路(９)は、電圧・電流変換回路(ＶＩＣ)と電流２乗回路(ＣＳ１)とを有する。
【００７４】
前記電圧・電流変換回路(ＶＩＣ)は、前記電力制御電圧(ＶＡＰＣ)の変化に応答して当該変化に実質的に比例する変換電流(ＩＡＰＣ＿ＬＩＮ)を生成可能とされる。
【００７５】
前記電流２乗回路(ＣＳ１)は、前記電力制御電圧(ＶＡＰＣ)の２乗に実質的に比例する２乗出力電流(ＩＡＰＣ＿ＳＱ)を生成可能とされる。
【００７６】
前記制御信号増強回路(９)は、前記変換電流(ＩＡＰＣ＿ＬＩＮ)と前記２乗出力電流(ＩＡＰＣ＿ＳＱ)との加算による出力電力制御電流(ＩＡＰＣ)を前記増強制御信号(ＶＥＮ)として生成可能とされることを特徴とするものである(図７参照)。
【００７７】
他のより好適な実施の形態では、前記制御信号増強回路(９)は、電圧・電流変換回路(ＶＩＣ)と電流３乗回路(ＣＢ)とを有する。
【００７８】
前記電圧・電流変換回路(ＶＩＣ)は、前記電力制御電圧(ＶＡＰＣ)の変化に応答して当該変化に実質的に比例する変換電流(ＩＡＰＣ＿ＬＩＮ)を生成可能とされる。
【００７９】
前記電流３乗回路(ＣＢ)は、前記電力制御電圧(ＶＡＰＣ)の３乗に実質的に比例する３乗出力電流(ＩＡＰＣ＿ＣＢ)を生成可能とされる。
【００８０】
前記制御信号増強回路(９)は、前記変換電流(ＩＡＰＣ＿ＬＩＮ)と前記３乗出力電流(ＩＡＰＣ＿ＣＢ)との加算による出力電力制御電流(ＩＡＰＣ)を前記増強制御信号(ＶＥＮ)として生成可能とされることを特徴とするものである(図１３参照)。
【００８１】
更に他のより好適な実施の形態では、前記制御信号増強回路(９)は、複数の演算増幅器(ＯＰ２、ＯＰ３、ＯＰ４)を有することによって、複数の基準電圧(Ｖｒｅｆ１、Ｖｒｅｆ２)に関して非線型特性を有する出力電力制御電流(ＩＡＰＣ)を前記増強制御信号(ＶＥＮ)として生成可能とされることを特徴とするものである(図１４参照)。
【００８２】
別のより好適な実施の形態では、前記制御信号増強回路(９)は、アナログ・デジタル変換器(１０)と、ルックアップテーブル(１１)と、デジタル・アナログ変換器(１２、１３、ＯＰ１、Ｒ２、ＭＰ０１、ＭＰ０２)とを有する。
【００８３】
前記アナログ・デジタル変換器(１０)は、前記誤差増幅器(７)から供給される前記電力制御電圧(ＶＡＰＣ)を第１デジタル信号に変換可能とされる。
【００８４】
前記ルックアップテーブル(１１)は前記所定の非線型の入出力特性を有して、前記所定の非線型の入出力特性に従って前記第１デジタル信号を第２デジタル信号に変換可能とされる。
【００８５】
前記デジタル・アナログ変換器(１２、１３、ＯＰ１、Ｒ２、ＭＰ０１、ＭＰ０２)は、前記第２デジタル信号をアナログ変換した出力電力制御電流(ＩＡＰＣ)を前記増強制御信号(ＶＥＮ)として生成可能とされることを特徴とするものである(図１７参照)。
【００８６】
更に別のより好適な実施の形態では、前記誤差増幅器(７)の前記他方の入力端子に供給される前記目標電力信号(ＶＲＡＭＰ)は、時分割多重アクセス方式の送信動作タイムスロットにおけるランプアップとランプダウンとを制御可能とされることを特徴とするものである。
【００８７】
具体的な実施の形態では、前記初段増幅トランジスタ(ＱＡ１)と前記最終段増幅トランジスタ(ＱＡ３)と前記初段バイアストランジスタ(ＱＢ１)と前記最終段バイアストランジスタ(ＱＢ３)の各トランジスタは、ＭＯＳトランジスタまたはバイポーラトランジスタであることを特徴とするものである。
【００８８】
〔２〕本発明の別の観点の代表的な実施の形態は、初段増幅回路(４１)と最終段増幅回路(４３)を少なくとも有する多段増幅回路(４)と、電力検出回路(５、６)と、誤差増幅器(７)と、初段バイアス回路(８１)と最終段バイアス回路(８３)を少なくとも有するバイアス回路(８)と、制御信号増強回路(９)とを具備するＲＦ電力増幅器の動作方法である。
【００８９】
前記初段バイアス回路(８１)の初段バイアス電圧(ＶＧＢ１)が前記初段増幅回路(４１)に供給され、前記初段増幅回路(４１)の初段アイドリング電流が決定される。
【００９０】
前記最終段バイアス回路(８３)の最終段バイアス電圧(ＶＧＢ３)が前記最終段増幅回路(４３)に供給され、前記最終段増幅回路(４３)の最終段アイドリング電流が決定される。
【００９１】
前記初段増幅回路(４１)は入力端子(１)に供給されるＲＦ入力信号(Ｐｉｎ)を増幅可能とされ、前記最終段増幅回路(４３)は前記初段増幅回路(４１)の初段増幅出力信号に応答して最終段増幅出力信号(Ｐｏｕｔ)を生成可能とされる。
【００９２】
前記電力検出回路(５、６)は、前記多段増幅回路(４)の前記最終段増幅回路(４３)の前記最終段増幅出力信号(Ｐｏｕｔ)の信号レベルに応答する電力検出信号(ＶＤＥＴ)を生成可能とされる。
【００９３】
前記誤差増幅器(７)の一方の入力端子に前記電力検出信号(ＶＤＥＴ)が供給され、前記誤差増幅器(７)の他方の入力端子に目標電力信号(ＶＲＡＭＰ)が供給されることによって、前記誤差増幅器(７)の出力端子から電力制御電圧(ＶＡＰＣ)が生成可能とされる。
【００９４】
前記電力制御電圧(ＶＡＰＣ)が前記制御信号増強回路(９)の入力端子に供給されることによって、前記制御信号増強回路(９)の出力端子から増強制御信号(ＶＥＮ)が生成可能とされる。
【００９５】
前記制御信号増強回路(９)は所定の非線型の入出力特性を有するものであり、前記電力制御電圧(ＶＡＰＣ)が所定の電圧に到達する以前の前記電力制御電圧(ＶＡＰＣ)の増加に応答する前記増強制御信号(ＶＥＮ)の増加率よりも前記電力制御電圧(ＶＡＰＣ)が前記所定の電圧に到達した以降の前記電力制御電圧(ＶＡＰＣ)の増加に応答する前記増強制御信号(ＶＥＮ)の増加率が大きく設定される。
【００９６】
前記増強制御信号(ＶＥＮ)が前記初段バイアス回路(８１)と前記最終段バイアス回路(８３)とに供給されて、前記初段アイドリング電流と前記最終段アイドリング電流とは前記増強制御信号(ＶＥＮ)によって制御されることを特徴とするものである(図１参照)。
【００９７】
前記実施の形態によれば、ランプアップまたはランプダウンにおいてスイッチングスペクトラムの劣化を軽減するとともに電力効率の低下を軽減することができる。更に前記実施の形態によれば、上述のスイッチングスペクトラムの劣化を軽減するためにＲＦ電力増幅器を構成する多段増幅回路の多段増幅素子のアイドリング電流を決定する際、半導体チップ面積と製造コストとの増加を軽減することができる。
【００９８】
〔３〕本発明の別の観点の代表的な実施の形態は、初段増幅回路(４１)と最終段増幅回路(４３)を少なくとも有する多段増幅回路(４)と、初段バイアス回路(８１)と最終段バイアス回路(８３)を少なくとも有するバイアス回路(８)と、電力検出回路(５、６)とを具備するＲＦ電力増幅器の動作方法である。
【００９９】
前記初段バイアス回路(８１)の初段バイアス電圧(ＶＧＢ１)が前記初段増幅回路(４１)に供給され、前記初段増幅回路(４１)の初段アイドリング電流が決定される。
【０１００】
前記最終段バイアス回路(８３)の最終段バイアス電圧(ＶＧＢ３)が前記最終段増幅回路(４３)に供給され、前記最終段増幅回路(４３)の最終段アイドリング電流が決定される。
【０１０１】
前記初段増幅回路(４１)は前記ＲＦ電力増幅器の入力端子(１)に供給されるＲＦ入力信号(Ｐｉｎ)を増幅可能とされ、前記最終段増幅回路(４３)は前記初段増幅回路(４１)の初段増幅出力信号に応答して最終段増幅出力信号(Ｐｏｕｔ)を生成可能とされる。
【０１０２】
前記電力検出回路(５、６)は、前記多段増幅回路(４)の前記最終段増幅回路(４３)の前記最終段増幅出力信号(Ｐｏｕｔ)の信号レベルに応答する電力検出信号(ＶＤＥＴ)を生成可能とされる。
【０１０３】
誤差増幅器(７)と制御信号増強回路(９)と可変利得増幅器(１９)とを具備する半導体集積回路(ＲＦＩＣ)が、前記ＲＦ電力増幅器に予め接続される。
【０１０４】
前記半導体集積回路(ＲＦＩＣ)の前記可変利得増幅器(１９)の入力端子にＲＦ送信入力信号(ＲＦｉｎ)が供給されることによって、前記可変利得増幅器(１９)の出力信号が前記ＲＦ入力信号(Ｐｉｎ)として前記ＲＦ電力増幅器の前記入力端子(１)に供給可能とされる。
【０１０５】
前記半導体集積回路(ＲＦＩＣ)の前記誤差増幅器(７)の一方の入力端子に前記ＲＦ電力増幅器の前記電力検出回路(５、６)から生成される前記電力検出信号(ＶＤＥＴ)が供給される一方、前記誤差増幅器(７)の他方の入力端子に目標電力信号(ＶＲＡＭＰ)が供給されることによって、前記誤差増幅器(７)の出力端子から電力制御電圧(ＶＡＰＣ)が生成可能とされる。
【０１０６】
前記電力制御電圧(ＶＡＰＣ)が前記制御信号増強回路(９)の入力端子に供給されることによって、前記制御信号増強回路(９)の出力端子から増強制御信号(ＶＥＮ)が生成可能とされる。
【０１０７】
前記制御信号増強回路(９)は所定の非線型の入出力特性を有するものであり、前記電力制御電圧(ＶＡＰＣ)が所定の電圧に到達する以前の前記電力制御電圧(ＶＡＰＣ)の増加に応答する前記増強制御信号(ＶＥＮ)の増加率よりも前記電力制御電圧(ＶＡＰＣ)が前記所定の電圧に到達した以降の前記電力制御電圧(ＶＡＰＣ)の増加に応答する前記増強制御信号(ＶＥＮ)の増加率が大きく設定される。
【０１０８】
前記増強制御信号(ＶＥＮ)が前記可変利得増幅器(１９)の利得制御端子に供給されることにより、前記可変利得増幅器(１９)の可変利得は前記増強制御信号(ＶＥＮ)によって制御されることを特徴とするものである(図２０参照)。
【０１０９】
好適な実施の形態では、前記可変利得増幅器(１９)の前記入力端子に供給され前記ＲＦ送信入力信号(ＲＦｉｎ)は、ＷＣＤＭＡ方式とＥＤＧＥ方式とＬＴＥ方式とＨＳＵＰＡ方式とのすくなくともいずれかの方式に従ったＲＦ送信信号であることを特徴とするものである(図２０参照)。
【０１１０】
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【０１１１】
［実施の形態１］
《ＲＦ電力増幅器の構成》
図１は、本発明の実施の形態１によるＲＦ電力増幅器の構成を示す図である。
【０１１２】
図１に示す本発明の実施の形態１によるＲＦ電力増幅器が、図２３に示した本発明に先立って本発明者等によって検討されたＲＦ電力増幅器と相違するのは、次の点である。
【０１１３】
すなわち、図１に示す本発明の実施の形態１によるＲＦ電力増幅器には、図２３のＲＦ電力増幅器には含まれていなかった制御信号増強回路(ＥＮ)９が追加されている。制御信号増強回路(ＥＮ)９は、誤差増幅器７から生成される出力電力制御電圧ＶＡＰＣに応答して増強制御信号ＶＥＮを生成してバイアス回路８の第１バイアス回路８１と第２バイアス回路８２と第３バイアス回路８３とに供給する。
【０１１４】
図２は、図１に示した本発明の実施の形態１によるＲＦ電力増幅器の制御信号増強回路(ＥＮ)９の特性を示す図である。
【０１１５】
図２に示すように、制御信号増強回路(ＥＮ)９を具備しないＲＦ電力増幅器のＲＦ出力電力Ｐｏｕｔが最大出力(飽和)に近づいて線形特性Ｌと比較して制御利得(＝ΔＰｏｕｔ／ΔＶＡＰＣ)が低下を開始する動作領域から逆に増強制御信号ＶＥＮの値の増加率が増大する。すなわち、制御利得(＝ΔＰｏｕｔ／ΔＶＡＰＣ)の低下の開始以前での増強制御信号ＶＥＮの増加率より、制御利得(＝ΔＰｏｕｔ／ΔＶＡＰＣ)の低下の開始以降での増強制御信号ＶＥＮの増加率が大きく設定されている。
【０１１６】
図３は、制御信号増強回路(ＥＮ)９を具備した本発明の実施の形態１によるＲＦ電力増幅器の特性を示す図である。
【０１１７】
すなわち、図３において、特性Ｐｏｕｔは制御信号増強回路(ＥＮ)９を具備しない図２３に示したＲＦ電力増幅器のＲＦ出力電力を示す一方、特性Ｐｏｕｔ＿ＥＮは制御信号増強回路(ＥＮ)９を具備する図１に示した本発明の実施の形態１によるＲＦ電力増幅器のＲＦ出力電力を示すものである。
【０１１８】
図１に示した本発明の実施の形態１によるＲＦ電力増幅器が図２に示した制御特性を有する制御信号増強回路(ＥＮ)９を具備するので、図３に示すように特性Ｐｏｕｔの制御利得(＝ΔＰｏｕｔ＿ＥＮ／ΔＶＡＰＣ)の低下が制御信号増強回路(ＥＮ)９の増強制御信号ＶＥＮの増加によって補償される。
【０１１９】
すなわち、図２に示した制御特性を有する制御信号増強回路(ＥＮ)９を具備する図１に示した本発明の実施の形態１によるＲＦ電力増幅器のＲＦ出力電力特性Ｐｏｕｔ＿ＥＮは、出力電力制御電圧ＶＡＰＣに応答して、略線形特性Ｌを維持したままで、比較的早期に最大出力電力(飽和)に到達する。その結果、最大出力電力(飽和)に到達するまでの線形特性Ｌでは、制御利得(＝ΔＰｏｕｔ＿ＥＮ／ΔＶＡＰＣ)の低下は無視可能なレベルまで低減されることが可能となる。
【０１２０】
従って、最大出力電力(飽和)に近づいた場合において、自動電力制御(ＡＰＣ)ループのループ帯域の低下も同様に低減されることが可能となる。
【０１２１】
このようにして、図２に示した制御特性を有する制御信号増強回路(ＥＮ)９を具備する図１に示した本発明の実施の形態１によるＲＦ電力増幅器によれば、最大出力電力(飽和)の付近でＲＦ出力電力Ｐｏｕｔ＿ＥＮを変化する際に応答の遅れを低減できるので、ランプアップとランプダウンにおいてスイッチングスペクトラムの劣化を軽減することが可能となる。
【０１２２】
更に図１に示した本発明の実施の形態１によるＲＦ電力増幅器によれば、制御信号増強回路(ＥＮ)９の有無に関わらず、多段増幅回路４の初段増幅回路４１と中間段増幅回路４２と最終段増幅回路４３のバイアスのバランスは変化せず、ランプアップ時とランプダウン時の出力電力制御電圧ＶＡＰＣに応答するＲＦ出力電力Ｐｏｕｔ＿ＥＮの制御領域を略最大出力電力(飽和)の付近とすることが可能なため、最大出力電力(飽和)の良好な電力効率と略同等の電力効率を実現することが可能となる。
【０１２３】
《ＲＦ電力増幅器の具体的な構成》
従って、図１に示す本発明の実施の形態１によるＲＦ電力増幅器は、ＲＦ信号入力端子１、ＲＦ信号出力端子２、ランプ制御端子３、多段増幅回路４、電力結合器５、電力検出器６、誤差増幅器７、バイアス回路８、制御信号増強回路(ＥＮ)９によって構成されている。
【０１２４】
ＲＦ信号入力端子１には、携帯電話端末に搭載されるＲＦ信号処理半導体集積回路(ＲＦＩＣ)の送信信号処理ユニットで生成されるＲＦ入力信号Ｐｉｎが供給される。ＲＦ入力信号Ｐｉｎは多段増幅回路４の初段増幅回路４１と中間段増幅回路４２と最終段増幅回路４３によって逐次増幅されて、最終段増幅回路４３の増幅出力信号は電力結合器５の主線路を介してＲＦ信号出力端子２からＲＦ出力信号Ｐｏｕｔとして出力される。
【０１２５】
電力結合器５の主線路と電磁気的かつ静電容量的に結合された電力結合器５の副線路には、ＲＦ出力信号Ｐｏｕｔの一部が伝達される。その結果、電力結合器５の副線路に入力端子が接続された電力検出器６は、ＲＦ出力信号Ｐｏｕｔの信号レベルに比例する電力検出電圧ＶＤＥＴを生成して誤差増幅器７の一方の入力端子に供給する。ランプアップとランプダウンのためにランプ制御端子３を介して誤差増幅器７の他方の入力端子に供給されるランプ電圧ＶＲＡＭＰは、ＲＦ信号処理半導体集積回路(ＲＦＩＣ)に内蔵のランプＤ／Ａ変換器のアナログ出力端子から生成される。ランプアップとランプダウンとのためのデジタルランプデータはベースバンド信号処理ＬＳＩの内部で生成され、ベースバンド信号処理ＬＳＩからデジタルインターフェースを介してデジタルランプデータがＲＦ信号処理半導体集積回路(ＲＦＩＣ)に内蔵のランプＤ／Ａ変換器のデジタル入力端子に供給される。
【０１２６】
誤差増幅器(ＥＡ)７は一方の入力端子の電力検出電圧ＶＤＥＴと他方の入力端子のランプ電圧ＶＲＡＭＰとの差を検出して、その差に比例する出力電力制御電圧ＶＡＰＣを生成して制御信号増強回路(ＥＮ)９の入力端子に供給する。
【０１２７】
制御信号増強回路(ＥＮ)９は、誤差増幅器(ＥＡ)７から生成される出力電力制御電圧ＶＡＰＣに応答して増強制御信号ＶＥＮを生成してバイアス回路８の第１バイアス回路８１と第２バイアス回路８２と第３バイアス回路８３とに供給する。
【０１２８】
図１には示されてはいないが、第１バイアス回路８１と第２バイアス回路８２と第３バイアス回路８３は、それぞれ第１バイアストランジスタと第２バイアストランジスタと第３バイアストランジスタを含んでいる。第１バイアス回路８１の第１バイアストランジスタは初段増幅回路４１の初段増幅トランジスタとカレントミラー接続されて、第２バイアス回路８２の第２バイアストランジスタは中間段増幅回路４２の中間段増幅トランジスタとカレントミラー接続されて、第３バイアス回路８３の第３バイアストランジスタは最終段増幅回路４３の最終段増幅トランジスタとカレントミラー接続されている。
【０１２９】
図１には示されてはいないが、制御信号増強回路(ＥＮ)９からバイアス回路８に供給される増強制御信号ＶＥＮは、実際には第１バイアス電流と第２バイアス電流と第３バイアス電流となっている。すなわち、増強制御信号ＶＥＮとしての第１バイアス電流と第２バイアス電流と第３バイアス電流は、図２に示した増強制御信号ＶＥＮの非線型の増加率で出力電力制御電圧ＶＡＰＣに応答して変化するものである。
【０１３０】
第１バイアス電流が第１バイアス回路８１の第１バイアストランジスタに流入することで、第１バイアストランジスタから第１バイアス電圧ＶＧＢ１が生成される。更に第２バイアス電流が第２バイアス回路８２の第２バイアストランジスタに流入することで、第２バイアストランジスタからは第２バイアス電圧ＶＧＢ２が生成される。同様に第３バイアス電流が第３バイアス回路８３の第３バイアストランジスタに流入することで、第３バイアストランジスタから第３バイアス電圧ＶＧＢ３が生成される。
【０１３１】
第１バイアス電圧ＶＧＢ１は初段増幅回路４１の初段増幅ＭＯＳトランジスタのゲートに供給されて、初段増幅トランジスタのアイドリング電流が決定される。更に、第２バイアス電圧ＶＧＢ２は中間段増幅回路４２の中間段増幅ＭＯＳトランジスタのゲートに供給され、中間段増幅トランジスタのアイドリング電流が決定される。同様に第３バイアス電圧ＶＧＢ３は最終段増幅回路４３の最終段増幅ＭＯＳトランジスタのゲートに供給され、最終段増幅トランジスタのアイドリング電流が決定される。
【０１３２】
その結果、初段増幅回路４１の初段増幅トランジスタのアイドリング電流と中間段増幅回路４２の中間段増幅トランジスタのアイドリング電流と最終段増幅回路４３の最終段増幅トランジスタのアイドリング電流とは、図２に示した増強制御信号ＶＥＮの非線型の増加率で出力電力制御電圧ＶＡＰＣに応答して変化するものである。
【０１３３】
このように図１に示した本発明の実施の形態１によるＲＦ電力増幅器によれば、制御利得(＝ΔＰｏｕｔ＿ＥＮ／ΔＶＡＰＣ)の低下を補償するための多段増幅回路４の初段増幅回路４１と中間段増幅回路４２と最終段増幅回路４３との各増幅素子のアイドリング電流の変化率が増強制御信号ＶＥＮを出力する制御信号増強回路(ＥＮ)９によって共通に決定されるので、半導体チップ面積と製造コストの増大を軽減することが可能となる。
【０１３４】
《増強制御信号の非線型特性の具体例》
図４は、図２に示した図１の本発明の実施の形態１によるＲＦ電力増幅器の制御信号増強回路(ＥＮ)９の増強制御信号ＶＥＮの非線型特性の具体例を示す図である。
【０１３５】
図４に示した具体例では、出力電力制御電圧ＶＡＰＣが所定の値に到達する以前では増強制御信号ＶＥＮの値は線形特性Ｌに従って変化する一方、出力電力制御電圧ＶＡＰＣが所定の値に到達した後は増強制御信号ＶＥＮの値は線形特性Ｌに２乗特性が加算された特性ＬＥＮに従って変化するように設定されたものである。
【０１３６】
《電力検出器の入出力特性》
図５は、図１に示した本発明の実施の形態１によるＲＦ電力増幅器に含まれた電力検出器６の入出力特性の一例を示す図である。
【０１３７】
図５の特性ＬＤＥＴに示したように、電力検出器６の入力端子の入力電力ＰＩＮ＿ＤＥＴの対数値の変化に比例して電力検出器６の出力端子の電力検出電圧ＶＤＥＴは変化するものである。
【０１３８】
図６は、図１に示した本発明の実施の形態１によるＲＦ電力増幅器に含まれた電力検出器６の入出力特性の他の例を示す図である。
【０１３９】
図６に特性ＬＤＥＴに示したように、電力検出器６の入力端子の入力電力ＰＩＮ＿ＤＥＴが所定の値に到達する以前では電力検出器６の入力電力ＰＩＮ＿ＤＥＴの対数値の変化に比例して電力検出器６の出力端子の電力検出電圧ＶＤＥＴは変化する。一方、図６に特性ＬＤＥＴ＿ＥＮに示したように、入力電力ＰＩＮ＿ＤＥＴが所定の値に到達した後では電力検出電圧ＶＤＥＴの値は線形特性Ｌに従って変化する。
【０１４０】
その結果、図６に示した入出力特性を有する電力検出器６の使用によって、図１に示した本発明の実施の形態１によるＲＦ電力増幅器が高出力レベルのＲＦ出力信号Ｐｏｕｔを出力する際の制御性を向上することが可能となる。
【０１４１】
《制御信号増強回路の具体例》
図７は、図１の本発明の実施の形態１によるＲＦ電力増幅器の制御信号増強回路(ＥＮ)９の具体例を示す図である。
【０１４２】
図７に示すように、制御信号増強回路(ＥＮ)９は電圧・電流変換回路ＶＩＣと電流２乗回路ＣＳ１とを含んでいる。
【０１４３】
電圧・電流変換回路ＶＩＣは、抵抗Ｒ１、Ｒ２、Ｒ３と演算増幅器ＯＰ１と基準電圧ＶＲＥＦとＰチャネルＭＯＳトランジスタＭＰ０１、ＭＰ０２、ＭＰ０３と、ＮチャネルＭＯＳトランジスタＭＮ１１、ＭＮ１２と、オフセット電流ＩＯＦＦＳＥＴと、初期電流ＩＩＮＴとを含んでいる。
【０１４４】
電流２乗回路ＣＳ１は、ＰチャネルＭＯＳトランジスタＭＰ２１、ＭＰ２２、ＭＰ２３、ＭＰ２４と基準電流ＩＲＥＦとを含んでいる。
【０１４５】
出力電力制御電圧ＶＡＰＣは電圧・電流変換回路ＶＩＣの抵抗Ｒ１、Ｒ２、Ｒ３と演算増幅器ＯＰ１と基準電圧ＶＲＥＦとＰチャネルＭＯＳトランジスタＭＰ０１によって、変換電流ＩＡＰＣ０に変換される。演算増幅器ＯＰ１の非反転入力端子と反転出力端子の電位は等しくなるので、下記の式(１)が成立する。
【０１４６】
【数１】
2013062728.tif 000003
【０１４７】
上記式(１)を変換することによって、ＰチャネルＭＯＳトランジスタＭＰ０１に流れる変換電流ＩＡＰＣ０は、下記の式(２)によって算出される。
【０１４８】
【数２】
2013062728.tif 000004
【０１４９】
３個のＰチャネルＭＯＳトランジスタＭＰ０１、ＭＰ０２、ＭＰ０３のソース・ゲート電圧は互いに同一であるので、ＰチャネルＭＯＳトランジスタＭＰ０１、ＭＰ０２、ＭＰ０３のトランジスタサイズをｎ０１、ｎ０２、ｎ０３とすると、３個のＰチャネルＭＯＳトランジスタのドレイン電流はこのトランジスタサイズに比例する。
【０１５０】
従って、ＰチャネルＭＯＳトランジスタＭＰ０３に流れる電流ＩＡＰＣ＿ＬＩＮは、下記の式(３)によって算出される。
【０１５１】
【数３】
2013062728.tif 000005
【０１５２】
一方、ＰチャネルＭＯＳトランジスタＭＰ０２に流れる電流とオフセット電流ＩＯＦＦＳＥＴとの差分が、カレントミラーのＮチャネルＭＯＳトランジスタＭＮ１１、ＭＮ１２を介して電流２乗回路ＣＳ１の入力電流ＩＳＱ＿ＩＮとなり、この入力電流ＩＳＱ＿ＩＮは、下記の式(４)によって算出される。ここで、カレントミラーのＮチャネルＭＯＳトランジスタＭＮ１１、ＭＮ１２のトランジスタサイズをｎ１１、ｎ１２とする。
【０１５３】
【数４】
2013062728.tif 000006
【０１５４】
電流２乗回路ＣＳ１に含まれた４個のＰチャネルＭＯＳトランジスタＭＰ２１、ＭＰ２２、ＭＰ２３、ＭＰ２４はサブスレッシュホールド領域で動作するように、電流２乗回路ＣＳ１に供給される電圧・電流変換回路ＶＩＣとカレントミラーのＮチャネルＭＯＳトランジスタＭＮ１１、ＭＮ１２から供給される入力電流ＩＳＱ＿ＩＮの最大出力電流の値が設定されている。
【０１５５】
一方、良く知られているように、ＭＯＳトランジスタのゲート・ソース間電圧ＶＧＳがしきい値電圧Ｖｔｈより低い条件では弱反転層によるドレイン電流ＩＤがゼロとならずに、ゲート・ソース間電圧ＶＧＳの減少と伴にドレイン電流ＩDが指数関数的に減少する。
【０１５６】
これがサブスレッシュホールドリーク電流と呼ばれ、下記の式(５)によって算出される。
【０１５７】
【数５】
2013062728.tif 000007
【０１５８】
ここで、ＩＳＯとζとはＭＯＳトランジスタの製造プロセスによって決定される定数であって、ζ＞１は理想からの誤差を表す誤差係数である。また、熱電圧ＶＴはＶＴ＝ｋＴ／ｑであり、ｋはボルツマン定数であり、Ｔは絶対温度であり、ｑは電子の電荷量である。ここではＩＳＯを飽和電流と呼ぶことにする。
【０１５９】
上記の式(５)を変形することによって、下記の式(６)が算出される。
【０１６０】
【数６】
2013062728.tif 000008
【０１６１】
この式(６)より、サブスレッシュホールド特性のＭＯＳトランジスタのゲート-ソース間電圧ＶＧＳは、飽和電流ＩＳＯ対ドレイン電流ＩDの比によって決定されることが理解できる。
【０１６２】
すなわち、出力電力制御電圧ＶＡＰＣの最大値に応答して電圧・電流変換回路ＶＩＣとカレントミラーのＮチャネルＭＯＳトランジスタＭＮ１１、ＭＮ１２とから電流２乗回路ＣＳ１に入力電流ＩＳＱ＿ＩＮの最大出力電流の値が供給される際に、式(６)の飽和電流ＩＳＯ対ドレイン電流ＩＤの比の上限値を設定することによってゲート・ソース間電圧ＶＧＳがしきい値電圧Ｖｔｈよりも低い条件を維持することが重要である。
【０１６３】
ここで、計算の簡素化のために、上記の式(６)を変形することによって、下記の式(７)が算出される。
【０１６４】
【数７】
2013062728.tif 000009
【０１６５】
すなわち、この式(７)の定数Ｃ０と定数Ｃ１とは、上記の式(６)の飽和電流ＩＳＯと誤差係数と熱電圧との積ζＶＴとに対応している。
【０１６６】
電流２乗回路ＣＳ１の４個のＰチャネルＭＯＳトランジスタＭＰ２１、ＭＰ２２、ＭＰ２３、ＭＰ２４のゲート・ソース間電圧ＶＧＳをそれぞれ、ＶＧＳ２１、ＶＧＳ２２、ＶＧＳ２３、ＶＧＳ２４とし、各トランジスタのトランジスタサイズをｎ２１、ｎ２２、ｎ２３、ｎ２４とする。直列接続のトランジスタＭＰ２１、ＭＰ２２のドレイン電流が電流２乗回路ＣＳ１の入力電流ＩＳＱ＿ＩＮであり、トランジスタＭＰ２３のドレイン電流が基準電流ＩＲＥＦであり、トランジスタＭＰ２４のドレイン電流が電流２乗回路ＣＳ１の出力電流ＩＡＰＣ＿ＳＱであるので、下記の式(８)が算出される。
【０１６７】
【数８】
2013062728.tif 000010
【０１６８】
直列接続のトランジスタＭＰ２１、ＭＰ２２のゲート・ソース間電圧ＶＧＳの和とトランジスタＭＰ２３、ＭＰ２４のゲート・ソース間電圧ＶＧＳの和とが等しいことから、下記の式(９)が算出される。
【０１６９】
【数９】
2013062728.tif 000011
【０１７０】
上記の式(９)に上記の式(８)を代入すると、下記の式(１０)の関係が算出される。
【０１７１】
【数１０】
2013062728.tif 000012
【０１７２】
上記の式(１０)から、電流２乗回路ＣＳ１の出力電流ＩＡＰＣ＿ＳＱは入力電流ＩＳＱ＿ＩＮの２乗に比例することが理解される。
【０１７３】
電流２乗回路ＣＳ１の入力電流ＩＳＱ＿ＩＮがゼロの場合には、直列接続のトランジスタＭＰ２１、ＭＰ２２にドレイン電流が流れないため、トランジスタＭＰ２３のゲート電圧が略電源電圧ＶＤＤとなり、トランジスタＭＰ２３に基準電流ＩＲＥＦが流れない状態となる。この状態から電流２乗回路ＣＳ１に入力電流ＩＳＱ＿ＩＮが供給された時点からトランジスタＭＰ２３には基準電流ＩＲＥＦが流れ始めるので、電流２乗回路ＣＳ１の電流２乗変換動作に応答遅延が発生する可能性がある。
【０１７４】
この応答遅延を低減するために、初期電流ＩＩＮＴが電流２乗回路ＣＳ１の直列接続のトランジスタＭＰ２１、ＭＰ２２のソース・ドレイン電流経路と接地電圧ＧＮＤとの間に接続される。従って、入力電流ＩＳＱ＿ＩＮとともに数μＡ程度の電流に設定された初期電流ＩＩＮＴが電流２乗回路ＣＳ１の入力端子に流れるので、上記の式(１０)は下記の式(１１)のようになる。
【０１７５】
【数１１】
2013062728.tif 000013
【０１７６】
図７に示したように電圧・電流変換回路ＶＩＣと電流２乗回路ＣＳ１とを含む制御信号増強回路(ＥＮ)９の回路ノードＣＮでは、上記の式(３)のＰチャネルＭＯＳトランジスタＭＰ０３に流れる電流ＩＡＰＣ＿ＬＩＮと上記の式(１１)の電流２乗回路ＣＳ１の出力電流ＩＡＰＣ＿ＳＱとが加算されて、出力電力制御電流ＩＡＰＣが生成される。この出力電力制御電流ＩＡＰＣは、下記の式(１２)のようになる。
【０１７７】
【数１２】
2013062728.tif 000014
【０１７８】
上記の式(１２)から、出力電力制御電流ＩＡＰＣは、出力電力制御電圧ＶＡＰＣの１乗と２乗とに比例することが理解される。
【０１７９】
図８は、図７に示したように電圧・電流変換回路ＶＩＣと電流２乗回路ＣＳ１とを含む制御信号増強回路(ＥＮ)９の出力電力制御電流ＩＡＰＣの出力電力制御電圧ＶＡＰＣの変化に応答する変化特性を示す図である。
【０１８０】
図８では、特性Ｌ１は線形特性(出力電力制御電圧ＶＡＰＣの１乗特性)を示している一方、特性Ｌ２は上記の式(１２)による特性を示している。
【０１８１】
図８から理解できるように、出力電力制御電圧ＶＡＰＣが第１所定電圧Ｖ０(＝０．３８４ボルト)に到達する以前では、出力電力制御電流ＩＡＰＣはゼロとなって、出力電力制御電圧ＶＡＰＣが第１所定電圧Ｖ０から第２所定電圧Ｖ１(＝０．９７７ボルト)までの間では出力電力制御電流ＩＡＰＣは線形特性Ｌ１に従って変化して、出力電力制御電圧ＶＡＰＣが第２所定電圧Ｖ１に到達した以降は上記の式(１２)による１乗特性と２乗特性の合成特性Ｌ２に従って変化するものである。
【０１８２】
図９は、図１の本発明の実施の形態１によるＲＦ電力増幅器の制御信号増強回路(ＥＮ)９の他の具体例を示す図である。
【０１８３】
図９に示す制御信号増強回路(ＥＮ)９が図７に示した制御信号増強回路(ＥＮ)９と相違するのは、図９の４個のＰチャネルＭＯＳトランジスタＭＰ２１、ＭＰ２２、ＭＰ２３、ＭＰ２４が４個のＰＮＰバイポーラトランジスタＱＰ２１、ＱＰ２２、ＱＰ２３、ＱＰ２４に置換されていることである。
【０１８４】
一方、良く知られているように、バイポーラトランジスタのコレクタ電流ＩＣは、飽和電流ＩＳＯと電子の電荷量ｑとボルツマン定数ｋと絶対温度Ｔと熱電圧ＶＴとベース・エミッタ間電圧ＶＢＥとによって、下記の式(１３)によって算出される。
【０１８５】
【数１３】
2013062728.tif 000015
【０１８６】
上記の式(１３)を変形することによって、下記の式(１４)が算出される。
【０１８７】
【数１４】
2013062728.tif 000016
【０１８８】
この式(１４)より、バイポーラトランジスタのベース・エミッタ間電圧ＶＢＥは、飽和電流ＩＳＯ対コレクタ電流ＩＣの比によって決定されることが理解できる。
【０１８９】
電流２乗回路ＣＳ１の４個のバイポーラトランジスタＱＰ２１、ＱＰ２２、ＱＰ２３、ＱＰ２４のベース・エミッタ間電圧ＶＢＥをそれぞれＶＢＥ２１、ＶＢＥ２２、ＶＢＥ２３、ＶＢＥ２４とし、各トランジスタのトランジスタサイズをｎ２１、ｎ２２、ｎ２３、ｎ２４とする。直列接続のトランジスタＱＰ２１、ＱＰ２２のコレクタ電流が電流２乗回路ＣＳ１の入力電流ＩＳＱ＿ＩＮであり、トランジスタＱＰ２３のコレクタ電流が基準電流ＩＲＥＦであり、トランジスタＱＰ２４のコレクタ電流が電流２乗回路ＣＳ１の出力電流ＩＡＰＣ＿ＳＱであるので、下記の式(１５)が算出される。
【０１９０】
【数１５】
2013062728.tif 000017
【０１９１】
直列接続のトランジスタＱＰ２１、ＱＰ２２のベース・エミッタ間電圧ＶＢＥの和とトランジスタＱＰ２３、ＱＰ２４のベース・エミッタ間電圧ＶＢＥの和とが等しいことから、下記の式(１６)が算出される。
【０１９２】
【数１６】
2013062728.tif 000018
【０１９３】
上記の式(１６)に上記の式(１５)を代入すると、下記の式(１７)の関係が算出される。
【０１９４】
【数１７】
2013062728.tif 000019
【０１９５】
上記の式(１７)から、図９に示す制御信号増強回路(ＥＮ)９の電流２乗回路ＣＳ１の出力電流ＩＡＰＣ＿ＳＱは入力電流ＩＳＱ＿ＩＮの２乗に比例することが理解される。
【０１９６】
図９に示す制御信号増強回路(ＥＮ)９の動作機能は、図７に示した制御信号増強回路(ＥＮ)９と全く等価であることが理解される。尚、図７と図９に示した制御信号増強回路(ＥＮ)９に含まれる電流２乗回路ＣＳ１は、トランスリニアと呼ばれ、トランジスタの直列接続を３個に増加することで、３乗に比例する出力電流が得られ、トランジスタの直列接続を４個に増加することで、４乗に比例する出力電流が得られる。
【０１９７】
図１０は、図１に示した本発明の実施の形態１によるＲＦ電力増幅器の多段増幅回路４とバイアス回路８と制御信号増強回路(ＥＮ)９の構成をより詳細に示す図である。
【０１９８】
尚、図１０では図示されていないが、応答遅延を低減するために、初期電流ＩＩＮＴが電流２乗回路ＣＳ１の直列接続のトランジスタＭＰ２１、ＭＰ２２のソース・ドレイン電流経路と接地電圧ＧＮＤとの間に接続される。
【０１９９】
図１０に示すように、ＲＦ入力信号Ｐｉｎは、入力インピーダンス整合回路９１を介して多段増幅回路４の初段増幅回路４１の入力端子に供給される。
【０２００】
初段増幅回路４１の初段増幅トランジスタであるソース接地ＮチャネルＭＯＳトランジスタＱＡ１のドレインは、負荷としてのインダクタを介して、電源電圧ＶＤＤに接続されている。第１バイアス回路８１の第１バイアストランジスタであるソース接地ＮチャネルＭＯＳトランジスタＱＢ１のドレインとゲートとは、抵抗ＲＢ１を介してＮチャネルＭＯＳトランジスタＱＡ１のゲートとカレントミラー接続されている。ＮチャネルＭＯＳトランジスタＱＡ１のドレインに生成されるＲＦ初段増幅信号は、第１段間インピーダンス整合回路９２を介して中間段増幅回路４２の入力端子に供給される。
【０２０１】
中間段増幅回路４２の中間段増幅トランジスタであるソース接地ＮチャネルＭＯＳトランジスタＱＡ２のドレインは、負荷としてのインダクタを介して、電源電圧ＶＤＤに接続されている。第２バイアス回路８２の第２バイアストランジスタであるソース接地ＮチャネルＭＯＳトランジスタＱＢ２のドレインとゲートとは、抵抗ＲＢ２を介してＮチャネルＭＯＳトランジスタＱＡ２のゲートとカレントミラー接続されている。ＮチャネルＭＯＳトランジスタＱＡ２のドレインに生成されるＲＦ中間段増幅信号は、第２段間インピーダンス整合回路９３を介して最終段増幅回路４３の入力端子に供給される。
【０２０２】
最終段増幅回路４３の最終段増幅トランジスタであるソース接地ＮチャネルＭＯＳトランジスタＱＡ３のドレインは、負荷としてのインダクタを介して、電源電圧ＶＤＤに接続されている。第３バイアス回路８３の第３バイアストランジスタであるソース接地ＮチャネルＭＯＳトランジスタＱＢ３のドレインとゲートとは、抵抗ＲＢ３を介してＮチャネルＭＯＳトランジスタＱＡ３のゲートとカレントミラー接続されている。ＮチャネルＭＯＳトランジスタＱＡ３のドレインからは、出力インピーダンス整合回路９４を介して、ＲＦ最終段増幅信号Ｐｏｕｔが出力される。
【０２０３】
図１０に示したように、制御信号増強回路(ＥＮ)９の第１回路ノードＣＮ１では、ＰチャネルＭＯＳトランジスタＭＰ０３１に流れる電流ＩＡＰＣ＿ＬＩＮ１と電流２乗回路ＣＳ１のＰチャネルＭＯＳトランジスタＭＰ２４１に流れる出力電流ＩＡＰＣ＿ＳＱ１とが加算され、第１出力電力制御電流ＩＡＰＣ１が生成される。第１出力電力制御電流ＩＡＰＣ１は第１バイアス電流として、第１バイアス回路８１の第１バイアストランジスタであるソース接地ＮチャネルＭＯＳトランジスタＱＢ１のドレイン・ソース電流経路に供給される。
【０２０４】
制御信号増強回路(ＥＮ)９の第２回路ノードＣＮ２では、ＰチャネルＭＯＳトランジスタＭＰ０３２に流れる電流ＩＡＰＣ＿ＬＩＮ２と電流２乗回路ＣＳ１のＰチャネルＭＯＳトランジスタＭＰ２４２に流れる出力電流ＩＡＰＣ＿ＳＱ２とが加算され、第２出力電力制御電流ＩＡＰＣ２が生成される。第２出力電力制御電流ＩＡＰＣ２は第２バイアス電流として、第２バイアス回路８２の第２バイアストランジスタであるソース接地ＮチャネルＭＯＳトランジスタＱＢ２のドレイン・ソース電流経路に供給される。
【０２０５】
制御信号増強回路(ＥＮ)９の第３回路ノードＣＮ３では、ＰチャネルＭＯＳトランジスタＭＰ０３３に流れる電流ＩＡＰＣ＿ＬＩＮ３と電流２乗回路ＣＳ１のＰチャネルＭＯＳトランジスタＭＰ２４３に流れる出力電流ＩＡＰＣ＿ＳＱ３とが加算され、第３出力電力制御電流ＩＡＰＣ３が生成される。第３出力電力制御電流ＩＡＰＣ３は第３バイアス電流として、第３バイアス回路８３の第３バイアストランジスタであるソース接地ＮチャネルＭＯＳトランジスタＱＢ３のドレイン・ソース電流経路に供給される。
【０２０６】
更に、制御信号増強回路(ＥＮ)９から生成される第１と第２と第３出力電力制御電流ＩＡＰＣ１、ＩＡＰＣ２、ＩＡＰＣ３は、上記の式(１２)および図８のように出力電力制御電圧ＶＡＰＣに応答して変化する。
【０２０７】
その結果、図１０に示した本発明の実施の形態１によるＲＦ電力増幅器では、多段増幅回路４の初段増幅回路４１と中間段増幅回路４２と最終段増幅回路４３のアイドリング電流は、第１バイアス回路８１と第２バイアス回路８２と第３バイアス回路８３のバイアス電流によってそれぞれ決定される。
【０２０８】
このように図１０に示した本発明の実施の形態１によるＲＦ電力増幅器によれば、制御利得(＝ΔＰｏｕｔ＿ＥＮ／ΔＶＡＰＣ)の低下を補償するための多段増幅回路４の初段増幅回路４１と中間段増幅回路４２と最終段増幅回路４３との各増幅素子のアイドリング電流の変化率が制御信号増強回路(ＥＮ)９によって共通に決定されるので、半導体チップ面積と製造コストの増大を軽減することが可能となる。
【０２０９】
図１１は、図１に示した本発明の実施の形態１によるＲＦ電力増幅器の多段増幅回路４とバイアス回路８と制御信号増強回路(ＥＮ)９の他の構成をより詳細に示す図である。
【０２１０】
尚、図１１でも図示されていないが、応答遅延を低減するために、初期電流ＩＩＮＴが電流２乗回路ＣＳ１の直列接続のトランジスタＭＰ２１、ＭＰ２２のソース・ドレイン電流経路と接地電圧ＧＮＤとの間に接続される。
【０２１１】
図１１に示すＲＦ電力増幅器が、図１０に示したＲＦ電力増幅器と相違するのは、第３バイアス回路８３の構成である。
【０２１２】
すなわち、図１１に示したＲＦ電力増幅器の第３バイアス回路８３には、２個のソース接地ＮチャネルＭＯＳトランジスタＱＢ３２、ＱＢ３３と第２電流２乗回路ＣＳ２とが追加されている。トランジスタＱＢ３２は第３バイアストランジスタであるソース接地ＮチャネルＭＯＳトランジスタＱＢ３とカレントミラー接続され、トランジスタＱＢ３２のドレイン・ソース電流経路は第２電流２乗回路ＣＳ２の入力端子と接続されている。第２電流２乗回路ＣＳ２の出力端子にはトランジスタＱＢ３３のドレイン・ソース電流経路が接続され、トランジスタＱＢ３３のドレインとゲートは抵抗ＲＢ３を介して最終段増幅回路４３の最終段増幅トランジスタであるソース接地ＮチャネルＭＯＳトランジスタＱＡ３のゲートとカレントミラー接続されている。
【０２１３】
従って、第２電流２乗回路ＣＳ２の２乗特性は第３出力電力制御電流ＩＡＰＣ３を更に２乗変換するので、第２電流２乗回路ＣＳ２の出力端子に接続されたトランジスタＱＢ３３のバイアス電流と最終段増幅回路４３の最終段増幅トランジスタＱＡ３のアドリング電流とは出力電力制御電圧ＶＡＰＣの変化に応答して急激に変化する。その結果、図１１に示した本発明の実施の形態１によるＲＦ電力増幅器の多段増幅回路４によれば、初段増幅回路４１と中間段増幅回路４２よりも最終段増幅回路４３における制御利得(＝ΔＰｏｕｔ＿ＥＮ／ΔＶＡＰＣ)の低下の補償動作を更に増強することが可能となる。
【０２１４】
図１２は、図１の本発明の実施の形態１によるＲＦ電力増幅器の制御信号増強回路(ＥＮ)９の他の具体例を示す図である。
【０２１５】
図１２に示す制御信号増強回路(ＥＮ)９が図７に示した制御信号増強回路(ＥＮ)９と相違するのは、２個のＮチャネルＭＯＳトランジスタＭＮ２１、ＭＮ２２と２個のＰチャネルＭＯＳトランジスタＭＰ３１、ＭＰ３２とが追加されていることである。
【０２１６】
すなわち、制御信号増強回路(ＥＮ)９の回路ノードＣＮに第１カレントミラーの入力トランジスタのＮチャネルＭＯＳトランジスタＭＮ２１のドレイン・ソース電流経路が接続され、トランジスタＭＮ２１のゲートに第１カレントミラーの出力トランジスタのＮチャネルＭＯＳトランジスタＭＮ２２のゲートが接続されている。更に、第１カレントミラーの出力トランジスタのＮチャネルＭＯＳトランジスタＭＮ２２のドレイン・ソース電流経路に第２カレントミラーの入力トランジスタＭＰ３１のソース・ドレイン電流経路が接続され、トランジスタＭＰ３１のゲートに第２カレントミラーの出力ＭＯＳトランジスタＭＰ３２のゲートが接続されている。
【０２１７】
従って、第１カレントミラーのＮチャネルＭＯＳトランジスタＭＮ２１、ＭＮ２２のトランジスタサイズ比Ｎと第２カレントミラーのＰチャネルＭＯＳトランジスタＭＰ３１、ＭＰ３２のトランジスタサイズ比Ｍとによって調整された出力電力制御電流ＮＭ・ＩＡＰＣが、図１２に示した制御信号増強回路(ＥＮ)９から生成されるものである。
【０２１８】
図１３は、図１の本発明の実施の形態１によるＲＦ電力増幅器の制御信号増強回路(ＥＮ)９の他の具体例を示す図である。
【０２１９】
図１３に示す制御信号増強回路(ＥＮ)９が図７に示した制御信号増強回路(ＥＮ)９と相違するのは、図７の電流２乗回路ＣＳ１が図１３の電流３乗回路ＣＢに置換されていることである。
【０２２０】
すなわち、図１３に示したトランスリニアとしての電流３乗回路ＣＢにおいて、３個のＰチャネルＭＯＳトランジスタＭＰ２１、ＭＰ２２、ＭＰ２３が入力側で直列接続される一方、３個のＰチャネルＭＯＳトランジスタＭＰ２４、ＭＰ２５、ＭＰ２６が出力側で従属接続されている。
【０２２１】
従って、図１３に示した制御信号増強回路(ＥＮ)９の回路ノードＣＮでは、ＰチャネルＭＯＳトランジスタＭＰ０３に流れる出力電力制御電圧ＶＡＰＣの１乗特性の電流ＩＡＰＣ＿ＬＩＮとＰチャネルＭＯＳトランジスタＭＰ２６に流れる出力電力制御電圧ＶＡＰＣの３乗特性の出力電流ＩＡＰＣ＿ＣＢとが加算され、出力電力制御電流ＩＡＰＣが生成される。
【０２２２】
［実施の形態２］
《制御信号増強回路の他の構成》
図１４は、本発明の実施の形態２による制御信号増強回路(ＥＮ)９の他の構成を示す図である。
【０２２３】
図１４に示す本発明の実施の形態２による制御信号増強回路(ＥＮ)９が、上述した本発明の実施の形態１による制御信号増強回路(ＥＮ)９と相違するのは、次の点である。
【０２２４】
すなわち、上述した本発明の実施の形態１による制御信号増強回路(ＥＮ)９では制御利得(＝ΔＰｏｕｔ＿ＥＮ／ΔＶＡＰＣ)の低下の補償動作を実行するためにトランスリニアとして構成された電流２乗回路ＣＳ１もしくは電流３乗回路ＣＢを含んでいた。
【０２２５】
それに対して、図１４に示した本発明の実施の形態２による制御信号増強回路(ＥＮ)９は、制御利得(＝ΔＰｏｕｔ＿ＥＮ／ΔＶＡＰＣ)の低下の補償動作を実行するために折れ線回路を含むものである。
【０２２６】
図１４に示すように本発明の実施の形態２による制御信号増強回路(ＥＮ)９は、抵抗Ｒ１１Ａ、Ｒ１１Ｂ、Ｒ１１Ｃ、Ｒ１１Ｄ、Ｒ１２、Ｒ１３、Ｒ１４Ａ、Ｒ１４Ｂ、Ｒ１４Ｃ、演算増幅器ＯＰ２、ＯＰ３、ＯＰ４、ダイオードＤ１、Ｄ２、Ｄ３、Ｄ４によって構成されている。
【０２２７】
抵抗Ｒ１１Ａの一端に負の第１基準電圧−Ｖｒｅｆ１が供給され、抵抗Ｒ１１Ｂ、Ｒ１１Ｃの共通ノードに誤差増幅器７から出力電力制御電圧ＶＡＰＣが供給され、抵抗Ｒ１１Ｄの一端に負の第２基準電圧−Ｖｒｅｆ２が供給される。抵抗Ｒ１１Ａ、Ｒ１１Ｂの共通ノードは演算増幅器ＯＰ２の反転入力端子に接続され、抵抗Ｒ１１Ｃ、Ｒ１１Ｄの共通ノードは演算増幅器ＯＰ３の反転入力端子に接続され、演算増幅器ＯＰ２の非反転入力端子と演算増幅器ＯＰ３の非反転入力端子とは接地電圧ＧＮＤに接続される。
【０２２８】
ダイオードＤ１のカソードと抵抗Ｒ１２の一端は演算増幅器ＯＰ２の反転入力端子に接続され、ダイオードＤ１のアノードは演算増幅器ＯＰ２の出力端子とダイオードＤ２のカソードに接続され、抵抗Ｒ１２の他端はダイオードＤ２のアノードと接続され第１電圧Ｖ１を生成する。
【０２２９】
ダイオードＤ３のカソードと抵抗Ｒ１３の一端は演算増幅器ＯＰ３の反転入力端子に接続され、ダイオードＤ３のアノードは演算増幅器ＯＰ３の出力端子とダイオードＤ４のカソードに接続され、抵抗Ｒ１３の他端はダイオードＤ４のアノードと接続され第２電圧Ｖ２を生成する。
【０２３０】
第１電圧Ｖ１は抵抗Ｒ１４Ａの一端に供給され、第２電圧Ｖ２は抵抗Ｒ１４Ｂの一端に供給され、抵抗Ｒ１４Ａの他端と抵抗Ｒ１４Ｂの他端は演算増幅器ＯＰ４の反転入力端子に接続され、演算増幅器ＯＰ４の非反転入力端子は接地電圧ＧＮＤに接続される。抵抗Ｒ１４Ｃが演算増幅器ＯＰ４の反転入力端子と出力端子の間に接続され、演算増幅器ＯＰ４の出力端子から第３電圧Ｖ３が生成され、第３電圧Ｖ３は演算増幅器ＯＰ１の反転入力端子に供給される。
【０２３１】
第３電圧Ｖ３は演算増幅器ＯＰ１と抵抗Ｒ２とＰチャネルＭＯＳトランジスタＭＰ０１とによって、変換電流ＩＡＰＣ０に変換される。従って、ＰチャネルＭＯＳトランジスタＭＰ０１、ＭＰ０２のトランジスタサイズ比によって調整された出力電力制御電流ＩＡＰＣが、図１４に示した制御信号増強回路(ＥＮ)９から生成されるものである。
【０２３２】
図１４には示されていないが、３個の演算増幅器ＯＰ２、ＯＰ３、ＯＰ４に正の電源電圧ＶＤＤと負の電源電圧ＶＥＥとが供給されることによって、３個の演算増幅器ＯＰ２、ＯＰ３、ＯＰ４は正電圧から負電圧まで変化する入力信号の処理が可能である。
【０２３３】
抵抗Ｒ１１Ａと抵抗Ｒ１１Ｂの抵抗値がともにＲ１１であると想定すると、抵抗Ｒ１１Ａに流れる電流Ｉ１と抵抗Ｒ１１Ｂに流れる電流Ｉ２とは、下記の式(１８)と下記の式(１９)とでそれぞれ算出される。
【０２３４】
【数１８】
2013062728.tif 000020
【０２３５】
【数１９】
2013062728.tif 000021
【０２３６】
出力電力制御電圧ＶＡＰＣと正の第１基準電圧Ｖｒｅｆ１との間に、ＶＡＰＣ＜Ｖｒｅｆ１の関係が成立する場合には、下記の式(２０)で算出される電流Ｉ３が演算増幅器ＯＰ２の出力端子からダイオードＤ１を介して反転入力端子に流れるものである。
【０２３７】
【数２０】
2013062728.tif 000022
【０２３８】
この場合には、抵抗Ｒ１２には電流が流れないので、抵抗Ｒ１２の他端とダイオードＤ２のアノードとの第１電圧Ｖ１は、演算増幅器ＯＰ２の反転入力端子の接地電圧ＧＮＤのゼロボルトとなる。
【０２３９】
出力電力制御電圧ＶＡＰＣと正の第１基準電圧Ｖｒｅｆ１との間に、ＶＡＰＣ＞Ｖｒｅｆ１の関係が成立する場合には、抵抗Ｒ１１Ａに流れる電流Ｉ１と抵抗Ｒ１１Ｂに流れる電流Ｉ２との和の電流に等しい電流Ｉ４が抵抗Ｒ１２に流入するので、電流Ｉ４と第１電圧Ｖ１とは下記の式(２１)と下記の式(２２)とでそれぞれ算出される。
【０２４０】
【数２１】
2013062728.tif 000023
【０２４１】
【数２２】
2013062728.tif 000024
【０２４２】
図１５は、図１４に示した本発明の実施の形態２による制御信号増強回路(ＥＮ)９の動作を説明する図である。
【０２４３】
図１５に示すように、ＶＡＰＣ＜Ｖｒｅｆ１の関係が成立する場合には第１電圧Ｖ１はゼロボルトとなり、ＶＡＰＣ＞Ｖｒｅｆ１の関係が成立する場合には第１電圧Ｖ１は出力電力制御電圧ＶＡＰＣの増大と比例して減少する。
【０２４４】
抵抗Ｒ１１Ｃと抵抗Ｒ１１Ｄの抵抗値がともにＲ１１であると想定すると、抵抗Ｒ１１Ｄに流れる電流Ｉ５と抵抗Ｒ１１Ｃに流れる電流Ｉ６とは、下記の式(２３)と下記の式(２４)とでそれぞれ算出される。
【０２４５】
【数２３】
2013062728.tif 000025
【０２４６】
【数２４】
2013062728.tif 000026
【０２４７】
出力電力制御電圧ＶＡＰＣと正の第２基準電圧Ｖｒｅｆ２との間に、ＶＡＰＣ＜Ｖｒｅｆ２の関係が成立する場合には、下記の式(２５)で算出される電流Ｉ７が演算増幅器ＯＰ３の出力端子からダイオードＤ３を介して反転入力端子に流れるものである。
【０２４８】
【数２５】
2013062728.tif 000027
【０２４９】
この場合には、抵抗Ｒ１３には電流が流れないので、抵抗Ｒ１３の他端とダイオードＤ４のアノードとの第２電圧Ｖ２は、演算増幅器ＯＰ３の反転入力端子の接地電圧ＧＮＤのゼロボルトとなる。
【０２５０】
出力電力制御電圧ＶＡＰＣと正の第２基準電圧Ｖｒｅｆ２の間に、ＶＡＰＣ＞Ｖｒｅｆ２の関係が成立する場合には、抵抗Ｒ１１Ｄに流れる電流Ｉ５と抵抗Ｒ１１Ｃに流れる電流Ｉ６との和の電流に等しい電流Ｉ８が抵抗Ｒ１３に流入するので、電流Ｉ８と第２電圧Ｖ２とは、下記の式(２６)と下記の式(２７)とでそれぞれ算出される。
【０２５１】
【数２６】
2013062728.tif 000028
【０２５２】
【数２７】
2013062728.tif 000029
【０２５３】
図１５に示すように、ＶＡＰＣ＜Ｖｒｅｆ２の関係が成立する場合には第２電圧Ｖ２はゼロボルトとなり、ＶＡＰＣ＞Ｖｒｅｆ２の関係が成立する場合には第２電圧Ｖ２は出力電力制御電圧ＶＡＰＣの増大と比例して減少する。
【０２５４】
図１４に示した本発明の実施の形態２による制御信号増強回路(ＥＮ)９では抵抗Ｒ１４Ａ、Ｒ１４Ｂ、Ｒ１４Ｃと演算増幅器ＯＰ４とは反転加算器を構成しているので、抵抗Ｒ１４ＡとＲ１４ＢとＲ１４Ｃがともに同じ抵抗値であると想定すると、反転加算器の演算増幅器ＯＰ４の出力端子にはＶ３＝−(Ｖ１＋Ｖ２)の関係の第３電圧Ｖ３が生成される。
【０２５５】
図１５には、出力電力制御電圧ＶＡＰＣの変化に応答する反転加算器の演算増幅器ＯＰ４の出力端子の第３電圧Ｖ３の変化も示されている。
【０２５６】
第３電圧Ｖ３は演算増幅器ＯＰ１と抵抗Ｒ２とＰチャネルＭＯＳトランジスタＭＰ０１、ＭＰ０２により、出力電力制御電流ＩＡＰＣに変換される。
【０２５７】
図１６は、図１４に示した本発明の実施の形態２による制御信号増強回路(ＥＮ)９から生成される出力電力制御電流ＩＡＰＣの特性を説明する図である。
【０２５８】
図１６に示すように、ＶＡＰＣ＞Ｖｒｅｆ１の関係が成立すると出力電力制御電流ＩＡＰＣは第１の変化率で出力電力制御電圧ＶＡＰＣの増大に応答して増加して、ＶＡＰＣ＞Ｖｒｅｆ２の関係が成立すると出力電力制御電流ＩＡＰＣは第１の変化率よりも大きな第２の変化率で出力電力制御電圧ＶＡＰＣの増大に応答して増加する。
【０２５９】
実際には、図１６に示した変化特性と同様な第１バイアス電流と第２バイアス電流と第３バイアス電流とが、第１バイアス回路の第１バイアストランジスタと第２バイアス回路の第２バイアストランジスタと第３バイアス回路の第３バイアストランジスタにそれぞれ供給される。第１バイアストランジスタは初段増幅回路４１の初段増幅トランジスタとカレントミラー接続されて、第２バイアストランジスタは中間段増幅回路４２の中間段増幅トランジスタとカレントミラー接続されて、第３バイアストランジスタは最終段増幅回路４３の最終段増幅トランジスタとカレントミラー接続されている。
【０２６０】
以上説明したように図１４に示した本発明の実施の形態２による制御信号増強回路(ＥＮ)９は、制御利得(＝ΔＰｏｕｔ＿ＥＮ／ΔＶＡＰＣ)の低下を補償するために多段増幅回路４の初段増幅回路４１と中間段増幅回路４２と最終段増幅回路４３との各増幅素子のアイドリング電流の変化率を共通に決定するので、半導体チップ面積と製造コストの増大を軽減することが可能となる。
【０２６１】
［実施の形態３］
《制御信号増強回路の他の構成》
図１７は、本発明の実施の形態３による制御信号増強回路(ＥＮ)９の他の構成を示す図である。
【０２６２】
図１７に示す本発明の実施の形態３による制御信号増強回路(ＥＮ)９が、図１４に示した本発明の実施の形態２による制御信号増強回路(ＥＮ)９と相違するのは、次の点である。
【０２６３】
すなわち、上述した図１４に示した本発明の実施の形態２による制御信号増強回路(ＥＮ)９は、制御利得(＝ΔＰｏｕｔ＿ＥＮ／ΔＶＡＰＣ)の低下の補償動作を実行するために折れ線回路を含んでいた。
【０２６４】
それに対して、図１７に示した本発明の実施の形態３による制御信号増強回路(ＥＮ)９は、制御利得(＝ΔＰｏｕｔ＿ＥＮ／ΔＶＡＰＣ)の低下の補償動作を実行するためにルックアップテーブル(ＬＵＴ)１１を含んだものである。
【０２６５】
図１７に示すように本発明の実施の形態３による制御信号増強回路(ＥＮ)９は、アナログ・デジタル変換器(ＡＤＣ)１０と、ルックアップテーブル(ＬＵＴ)１１と、デジタル・アナログ変換器(ＤＡＣ)１２と、ローパスフィルタ(ＬＰＦ)１３と、クロックパルス発生器(ＣＰＧ)１３と、演算増幅器ＯＰ１と、抵抗Ｒ２と、ＰチャネルＭＯＳトランジスタＭＰ０１、ＭＰ０２によって構成されている。
【０２６６】
アナログ・デジタル変換器(ＡＤＣ)１０とデジタル・アナログ変換器(ＤＡＣ)１２は、クロックパルス発生器(ＣＰＧ)１３から生成されるクロックパルスに応答して動作する。
【０２６７】
アナログ・デジタル変換器(ＡＤＣ)１０は、クロックパルスに応答して誤差増幅器７から供給されるアナログ出力電力制御電圧ＶＡＰＣを第１デジタル信号に変換する。ルックアップテーブル(ＬＵＴ)１１は適切な入出力非線型特性を有するものであり、この入出力非線型特性(制御利得の低下の補償動作)に従って第１デジタル信号を第２デジタル信号に変換してデジタル・アナログ変換器(ＤＡＣ)１２に供給する。
【０２６８】
デジタル・アナログ変換器(ＤＡＣ)１２は、クロックパルスに応答してルックアップテーブル(ＬＵＴ)１１から供給される第２デジタル信号をアナログ出力信号に変換する。ローパスフィルタ(ＬＰＦ)１３は、デジタル・アナログ変換器(ＤＡＣ)１２のアナログ出力信号に含まれるクロックノイズ等を低減するものである。このようにローパスフィルタ(ＬＰＦ)１３によってノイズ等が低減されたデジタル・アナログ変換器(ＤＡＣ)１２のアナログ出力信号は、演算増幅器ＯＰ１と抵抗Ｒ２とＰチャネルＭＯＳトランジスタＭＰ０１、ＭＰ０２により、出力電力制御電流ＩＡＰＣに変換される。
【０２６９】
図１８は、図１７に示した本発明の実施の形態３による制御信号増強回路(ＥＮ)９から生成される出力電力制御電流ＩＡＰＣの特性を説明する図である。
【０２７０】
図１８に示すように、ルックアップテーブル(ＬＵＴ)１１の適切な入出力非線型特性に従って、当初では出力電力制御電流ＩＡＰＣは第１の変化率で出力電力制御電圧ＶＡＰＣの増大に応答して増加して、その後出力電力制御電流ＩＡＰＣは第１の変化率よりも大きな第２の変化率で出力電力制御電圧ＶＡＰＣの増大に応答して増加する。
【０２７１】
実際には、図１８に示した変化特性と同様な第１バイアス電流と第２バイアス電流と第３バイアス電流とが、第１バイアス回路の第１バイアストランジスタと第２バイアス回路の第２バイアストランジスタと第３バイアス回路の第３バイアストランジスタにそれぞれ供給される。第１バイアストランジスタは初段増幅回路４１の初段増幅トランジスタとカレントミラー接続されて、第２バイアストランジスタは中間段増幅回路４２の中間段増幅トランジスタとカレントミラー接続されて、第３バイアストランジスタは最終段増幅回路４３の最終段増幅トランジスタとカレントミラー接続されている。
【０２７２】
以上説明したように図１７に示した本発明の実施の形態３による制御信号増強回路(ＥＮ)９は、制御利得(＝ΔＰｏｕｔ＿ＥＮ／ΔＶＡＰＣ)の低下を補償するために多段増幅回路４の初段増幅回路４１と中間段増幅回路４２と最終段増幅回路４３との各増幅素子のアイドリング電流の変化率を共通に決定するので、半導体チップ面積と製造コストの増大を軽減することが可能となる。
【０２７３】
［実施の形態４］
《ＲＦ電力増幅器の具体的な構成》
図１９は、本発明の実施の形態４によるＲＦ電力増幅器の具体的な構成を示す図である。
【０２７４】
図１９に示す本発明の実施の形態４によるＲＦ電力増幅器は、ＧＳＭ方式の通信が可能な携帯電話端末に搭載されるマルチバンド高周波電力モジュール(ＲＦパワーモジュール)として構成されている。
【０２７５】
すなわち、図１９に示すマルチバンドＲＦパワーモジュールは、ハイバンド(高周波数帯域)とローバンド(低周波数帯域)との複数の送信周波数のＲＦ送信信号を出力可能なものである。
【０２７６】
従って、図１９に示した本発明の実施の形態４によるマルチバンドＲＦパワーモジュールは、ハイバンドＲＦ信号入力端子１Ｈ、ハイバンドＲＦ信号出力端子２Ｈ、ハイバンド多段増幅回路４Ｈ、ハイバンド電力結合器５Ｈ、ハイバンド電力検出器６Ｈ、ハイバンドバイアス回路８Ｈ、ハイバンドローパスフィルタ１６Ｈにより構成されたハイバンドＲＦ電力増幅器を含んでいる。更に、このマルチバンドＲＦパワーモジュールは、ローバンドＲＦ信号入力端子１Ｌ、ローバンドＲＦ信号出力端子２Ｌ、ローバンド多段増幅回路４Ｌ、ローバンド電力結合器５Ｌ、ローバンド電力検出器６Ｌ、ローバンドバイアス回路８Ｌ、ローバンドローパスフィルタ１６Ｌにより構成されたローバンドＲＦ電力増幅器を含んでいる。
【０２７７】
更に、図１９に示した本発明の実施の形態４によるマルチバンドＲＦパワーモジュールは、上述したハイバンドＲＦ電力増幅器とローバンドＲＦ電力増幅器とに共有されるランプ制御端子３、誤差増幅器７、制御信号増強回路(ＥＮ)９、制御回路１５、アンテナスイッチ１７、アンテナフィルタ１８を含んでいる。アンテナスイッチ１７は、アンテナフィルタ１８を介して携帯電話端末に搭載されるアンテナＡＮＴに接続可能とされている。また、図示はしないが、ハイバンド多段増幅回路４Ｈとハイバンド電力結合器５Ｈとの間、およびローバンド多段増幅回路４Ｌとローバンド電力結合器５Ｌとの間に、それぞれインピーダンス整合回路を有していてもよい。
【０２７８】
特に、図１９に示した本発明の実施の形態４によるマルチバンドＲＦパワーモジュールでは、ハイバンドＲＦ電力増幅器とローバンドＲＦ電力増幅器とに共有される誤差増幅器７と制御信号増強回路(ＥＮ)９とに、上述した本発明の実施の形態１乃至本発明の実施の形態３のいずれかの方式による制御信号増強回路(ＥＮ)９の増強制御信号ＶＥＮの非線型特性が使用される。その結果、図１９に示した本発明の実施の形態４によるマルチバンドＲＦパワーモジュールによれば、好適な非線型特性を有する制御信号増強回路(ＥＮ)９が制御利得(＝ΔＰｏｕｔ＿ＥＮ／ΔＶＡＰＣ)の低下を補償することが可能となる。
【０２７９】
ハイバンドＲＦ電力増幅器のハイバンドＲＦ信号入力端子１Ｈには、携帯電話端末に搭載されるＲＦ信号処理半導体集積回路(ＲＦＩＣ)の送信信号処理ユニットで生成されるＧＳＭ方式のＤＣＳ１８００とＰＣＳ１９００のハイバンドＲＦ送信入力信号Ｐｉｎ＿ＨＢが供給される。尚、ＤＣＳはDigital Cellar Systemの略であり、ＰＣＳはPersonal Communication Systemの略である。ＤＣＳ１８００の送信周波数は１７１０ＭＨｚ〜１７８５ＭＨｚで、ＰＣＳ１９００の送信周波数は１８５０ＭＨｚ〜１９１０ＭＨｚである。
【０２８０】
ハイバンドＲＦ送信入力信号Ｐｉｎ＿ＨＢはハイバンド多段増幅回路４Ｈの初段増幅回路４１Ｈと中間段増幅回路４２Ｈと最終段増幅回路４３Ｈによって逐次増幅されて、最終段増幅回路４３Ｈの増幅出力信号はハイバンド電力結合器５Ｈの主線路とハイバンドローパスフィルタ１６Ｈを介してハイバンドＲＦ信号出力端子２ＨからハイバンドＲＦ出力信号Ｐｏｕｔ＿ＨＢとして出力される。
【０２８１】
ハイバンド電力結合器５Ｈの主線路と電磁気的かつ静電容量的に結合されたハイバンド電力結合器５Ｈの副線路には、ハイバンドＲＦ出力信号Ｐｏｕｔ＿ＨＢの一部が伝達される。その結果、ハイバンド電力結合器５Ｈの副線路に入力端子が接続されたハイバンド電力検出器６Ｈは、ハイバンドＲＦ出力信号Ｐｏｕｔ＿ＨＢの信号レベルに比例するハイバンド電力検出電圧ＶＤＥＴ＿ＨＢを生成して誤差増幅器７の第１の入力端子に供給する。
【０２８２】
ランプアップとランプダウンとのためにランプ制御端子３を介して誤差増幅器７の第３の入力端子に供給されるランプ電圧ＶＲＡＭＰは、ＲＦ信号処理半導体集積回路(ＲＦＩＣ)に内蔵のランプＤ／Ａ変換器のアナログ出力端子から生成される。ランプアップとランプダウンとのためのデジタルランプデータはベースバンド信号処理ＬＳＩの内部で生成され、ベースバンド信号処理ＬＳＩからデジタルインターフェースを介してデジタルランプデータがＲＦ信号処理半導体集積回路(ＲＦＩＣ)に内蔵のランプＤ／Ａ変換器のデジタル入力端子に供給される。
【０２８３】
誤差増幅器(ＥＡ)７は第１の入力端子のハイバンド電力検出電圧ＶＤＥＴ＿ＨＢと第３の入力端子のランプ電圧ＶＲＡＭＰの差を検出して、その差に比例する出力電力制御電圧ＶＡＰＣを生成して制御信号増強回路(ＥＮ)９の入力端子に供給する。
【０２８４】
制御信号増強回路(ＥＮ)９は、誤差増幅器(ＥＡ)７から生成される出力電力制御電圧ＶＡＰＣに応答して増強制御信号ＶＥＮを生成してハイバンドバイアス回路８Ｈの第１バイアス回路８１Ｈと第２バイアス回路８２Ｈと第３バイアス回路８３Ｈとに供給する。
【０２８５】
ローバンドＲＦ電力増幅器のローバンドＲＦ信号入力端子１Ｌには、携帯電話端末に搭載されるＲＦ信号処理半導体集積回路(ＲＦＩＣ)の送信信号処理ユニットで生成されるＧＳＭ方式のＧＳＭ８５０とＧＳＭ９００とのローバンドＲＦ送信入力信号Ｐｉｎ＿ＬＢが供給される。尚、ＧＳＭ８５０の送信周波数は８２４ＭＨｚ〜８４９ＭＨｚで、ＧＳＭ９００の送信周波数は８８０ＭＨｚ〜９１５ＭＨｚである。
【０２８６】
ローバンドＲＦ送信入力信号Ｐｉｎ＿ＬＢはローバンド多段増幅回路４Ｌの初段増幅回路４１Ｌと中間段増幅回路４２Ｌと最終段増幅回路４３Ｌによって逐次増幅されて、最終段増幅回路４３Ｌの増幅出力信号はローバンド電力結合器５Ｌの主線路とローバンドローパスフィルタ１６Ｌを介してローバンドＲＦ信号出力端子２ＬからローバンドＲＦ出力信号Ｐｏｕｔ＿ＬＢとして出力される。
【０２８７】
ローバンド電力結合器５Ｌの主線路と電磁気的かつ静電容量的に結合されたローバンド電力結合器５Ｌの副線路には、ローバンドＲＦ出力信号Ｐｏｕｔ＿ＬＢの一部が伝達される。その結果、ローバンド電力結合器５Ｌの副線路に入力端子が接続されたローバンド電力検出器６Ｌは、ローバンドＲＦ出力信号Ｐｏｕｔ＿ＬＢの信号レベルに比例するローバンド電力検出電圧ＶＤＥＴ＿ＬＢを生成して誤差増幅器７の第２の入力端子に供給する。
【０２８８】
ランプアップとランプダウンとのためにランプ制御端子３を介して誤差増幅器７の第３の入力端子に供給されるランプ電圧ＶＲＡＭＰは、ＲＦ信号処理半導体集積回路(ＲＦＩＣ)に内蔵のランプＤ／Ａ変換器のアナログ出力端子から生成される。ランプアップとランプダウンとのためのデジタルランプデータはベースバンド信号処理ＬＳＩの内部で生成され、ベースバンド信号処理ＬＳＩからデジタルインターフェースを介してデジタルランプデータがＲＦ信号処理半導体集積回路(ＲＦＩＣ)に内蔵のランプＤ／Ａ変換器のデジタル入力端子に供給される。
【０２８９】
誤差増幅器(ＥＡ)７は第２の入力端子のローバンド電力検出電圧ＶＤＥＴ＿ＬＢと第３の入力端子のランプ電圧ＶＲＡＭＰの差を検出して、その差に比例する出力電力制御電圧ＶＡＰＣを生成して制御信号増強回路(ＥＮ)９の入力端子に供給する。
【０２９０】
制御信号増強回路(ＥＮ)９は、誤差増幅器(ＥＡ)７から生成される出力電力制御電圧ＶＡＰＣに応答して増強制御信号ＶＥＮを生成してローバンドバイアス回路８Ｌの第１バイアス回路８１Ｌと第２バイアス回路８２Ｌと第３バイアス回路８３Ｌとに供給する。
【０２９１】
更にハイバンドＲＦ電力増幅器とローバンドＲＦ電力増幅器とに共有される制御回路１５は、受信・送信スイッチ信号Ｒｘ／Ｔｘ＿ＳＷとハイバンド・ローバンドスイッチ信号ＨＢ／ＬＢ＿ＳＷに応答する。その結果、共有の制御回路１５は、ハイバンド多段増幅回路４Ｈとローバンド多段増幅回路４Ｌとの動作スイッチと、ハイバンド電力検出器６Ｈとローバンド電力検出器６Ｌと誤差増幅器(ＥＡ)７との動作スイッチとを実行するとともに、誤差増幅器(ＥＡ)７と制御信号増強回路(ＥＮ)９の特性をハイバンドとローバンドで調整することも可能とされている。
【０２９２】
［実施の形態５］
《送信システムの構成》
図２０は、本発明の実施の形態５によるＲＦ電力増幅器を使用した送信システムの構成を示す図である。
【０２９３】
図２０に示す本発明の実施の形態５による送信システムが、上述した本発明の実施の形態１乃至本発明の実施の形態３と相違するのは、誤差増幅器(ＥＡ)７と制御信号増強回路(ＥＮ)９とがＲＦパワーモジュールＨＰＡとして構成されＲＦ電力増幅器の内部に配置されるのではなくＲＦ信号処理半導体集積回路(ＲＦＩＣ)の内部に配置されたことである。
【０２９４】
図２０に示した本発明の実施の形態５による送信システムは、ＷＣＤＭＡ方式、ＥＤＧＥ方式、ＬＴＥ方式、ＨＳＵＰＡ方式の通信方式を可能とするものである。
【０２９５】
尚、ＷＣＤＭＡ方式は、１．２５ＭＨｚまたは５ＭＨｚの広い周波数帯域を使用した周波数分割デュプレッス(ＦＤＤ：Frequency Division Duplexing)の符号分割多重アクセス(ＣＤＭＡCode Division Multiple Access)の無線インターフェースを採用するものである。また、ＥＤＧＥ方式はEnhanced Data Rates for GSM Evolutionの略であり、ＧＰＲＳ(General Packet Radio Service)を拡張したパケット通信規格である。更に、ＬＴＥ方式はLong Term Evolutionの略であり、ＨＳＵＰＡ方式はＥＵＬ(Enhanced Uplink)とも呼ばれるHigh-Speed Uplink Packet Accessの略である。
【０２９６】
図２０に示した本発明の実施の形態５による送信システムは、これらの通信方式をサポートするために、ＲＦ電力増幅器の多段増幅回路４のＲＦ信号入力端子１に供給されるＲＦ入力信号Ｐｉｎの信号振幅を制御する可変利得増幅器(ＶＧＡ)１９をＲＦ信号処理半導体集積回路(ＲＦＩＣ)の内部に具備している。従って、図２０の送信システムのＲＦ信号処理半導体集積回路(ＲＦＩＣ)は、誤差増幅器(ＥＡ)７と制御信号増強回路(ＥＮ)９と可変利得増幅器(ＶＧＡ)１９とを具備している。可変利得増幅器(ＶＧＡ)１９の入力端子には、ＲＦ信号処理半導体集積回路(ＲＦＩＣ)の送信信号処理ユニットで生成されるＲＦ送信入力信号ＲＦｉｎが供給される。
【０２９７】
従って、図２０の送信システムでは、制御信号増強回路(ＥＮ)９は誤差増幅器７から生成される出力電力制御電圧ＶＡＰＣに応答して生成する増強制御信号ＶＥＮを上述した本発明の実施の形態１乃至本発明の実施の形態３のようにバイアス回路８の第１バイアス回路８１と第２バイアス回路８２と第３バイアス回路８３とに供給するのではなく、可変利得増幅器(ＶＧＡ)１９に供給することによって可変利得増幅器(ＶＧＡ)１９の可変利得を制御するものである。その結果、ＲＦ電力増幅器の多段増幅回路４の初段増幅回路４１に第１バイアス回路８１から供給される第１バイアス電圧ＶＧＢ１と中間段増幅回路４２に第２バイアス回路８２から供給される第２バイアス電圧ＶＧＢ２と最終段増幅回路４３に第３バイアス回路８３から供給される第３バイアス電圧ＶＧＢ３は、それぞれ固定バイアス電圧となっている。従って、初段増幅回路４１と中間段増幅回路４２と最終段増幅回路４３とを含むＲＦ電力増幅器の多段増幅回路４は、固定利得の線形増幅器として動作する。
【０２９８】
《可変利得増幅器の構成》
図２１は、図２０に示した本発明の実施の形態５による送信システムのＲＦ信号処理半導体集積回路(ＲＦＩＣ)の可変利得増幅器(ＶＧＡ)１９の構成を示す図である。
【０２９９】
図２１に示した可変利得増幅器(ＶＧＡ)１９のコアは、６個のＮチャネルＭＯＳトランジスタＭＮ１９３１〜ＭＮ１９３６を含む利得セルＧＣによって構成される。
【０３００】
トランジスタＭＮ１９３１のソースとトランジスタＭＮ１９３２のソースは抵抗Ｒ１９２５、Ｒ１９２６を介して差動接続され、抵抗Ｒ１９２５、Ｒ１９２６の共通接続ノードは抵抗Ｒ１９２４を介して接地電圧ＧＮＤに接続されている。トランジスタＭＮ１９３１のゲートとトランジスタＭＮ１９３２のゲートにバイアス電圧ＶＢＩＡＳが供給され、トランジスタＭＮ１９３１のゲートに容量Ｃｉｎを介してＲＦ送信入力信号ＲＦｉｎが供給される。
【０３０１】
トランジスタＭＮ１９３１のドレインにトランジスタＭＮ１９３３のソースとトランジスタＭＮ１９３４のソースとが差動接続され、トランジスタＭＮ１９３２のドレインにトランジスタＭＮ１９３５のソースとトランジスタＭＮ１９３６のソースとが差動接続される。トランジスタＭＮ１９３４のゲートとトランジスタＭＮ１９３５のゲートとにゲート電圧ＶＧが供給され、トランジスタＭＮ１９３３のゲートとトランジスタＭＮ１９３６のゲートとに利得制御電圧ＶＣＮＴＬが供給される。トランジスタＭＮ１９３４のドレインとトランジスタＭＮ１９３５のドレインは直接電源電圧ＶＤＤに接続され、トランジスタＭＮ１９３３のドレインは抵抗Ｒ１９２８を介して電源電圧ＶＤＤに接続され、トランジスタＭＮ１９３６のドレインは抵抗Ｒ１９２９を介して電源電圧ＶＤＤに接続されている。抵抗Ｒ１９２８、Ｒ１９２９の利得セルＧＣの差動出力信号は、ＰチャネルＭＯＳトランジスタＭＰ１９３０、ＭＰ１９３１と抵抗Ｒ１９３０、Ｒ１９３１によって構成された差動増幅器ＤＡを介してＲＦ入力信号Ｐｉｎとして出力される。
【０３０２】
利得制御電圧ＶＣＮＴＬは、制御信号増強回路(ＥＮ)９から生成される増強制御信号ＶＥＮが供給される制御回路ＣＣから生成される。増強制御信号ＶＥＮは抵抗Ｒ１９２１、Ｒ１９２２を介してソースフォロワ接続(ドレイン接地)のＰチャネルＭＯＳトランジスタＭＰ１９００のゲートに供給され、ＭＯＳトランジスタＭＰ１９００のソースは抵抗Ｒ１９２３を介して電源電圧ＶＤＤに接続されて利得制御電圧ＶＣＮＴＬが生成される。
【０３０３】
増強制御信号ＶＥＮが低電圧レベルの場合には、制御回路ＣＣでは、トランジスタＭＰ１９００のソースの利得制御電圧ＶＣＮＴＬは低電圧レベルとなり、抵抗Ｒ１９２８、Ｒ１９２９の利得セルＧＣの差動出力信号の信号振幅は最小の状態となる。
【０３０４】
それとは反対に、増強制御信号ＶＥＮが高電圧レベルの場合には、制御回路ＣＣでは、トランジスタＭＰ１９００のソースの利得制御電圧ＶＣＮＴＬは高電圧レベルとなり、抵抗Ｒ１９２８、Ｒ１９２９の利得セルＧＣの差動出力信号の信号振幅は最大の状態となる。
【０３０５】
一方、図２０の送信システムにおいて、誤差増幅器７から生成される出力電力制御電圧ＶＡＰＣが制御信号増強回路(ＥＮ)９を介することなく可変利得増幅器(ＶＧＡ)１９の利得制御端子に直接供給される場合を想定する。この場合には、図２１に示す可変利得増幅器(ＶＧＡ)１９では、制御回路ＣＣの入力端子には、制御信号増強回路(ＥＮ)９から生成される増強制御信号ＶＥＮではなく、誤差増幅器７から生成される出力電力制御電圧ＶＡＰＣが供給されるものである。出力電力制御電圧ＶＡＰＣが高電圧レベルとなると、制御回路ＣＣでは、トランジスタＭＰ１９００のソースの利得制御電圧ＶＣＮＴＬは高電圧レベルとなり、抵抗Ｒ１９２８、Ｒ１９２９の利得セルＧＣの差動出力信号の信号振幅は最大の状態となる。その結果、可変利得増幅器(ＶＧＡ)１９の出力信号としてのＲＦ入力信号Ｐｉｎは、最大出力(飽和)の状態となる。
【０３０６】
従って、可変利得増幅器(ＶＧＡ)１９の利得制御端子に出力電力制御電圧ＶＡＰＣを直接供給する場合には、可変利得増幅器(ＶＧＡ)１９が最大出力(飽和)の状態に近づくと、制御利得(＝ΔＰｉｎ／ΔＶＡＰＣ)が低下すると言う問題がある。
【０３０７】
この制御利得(＝ΔＰｉｎ／ΔＶＡＰＣ)の低下を補償するために、出力電力制御電圧ＶＡＰＣの変化に対して非線型特性を有する増強制御信号ＶＥＮを生成する制御信号増強回路(ＥＮ)９が、図２０の送信システムで誤差増幅器７の出力端子と可変利得増幅器(ＶＧＡ)１９の利得制御端子の間に接続される。従って、図２１に示したように、可変利得増幅器(ＶＧＡ)１９の制御回路ＣＣの入力端子には、制御信号増強回路(ＥＮ)９から生成される増強制御信号ＶＥＮが供給されるものである。その結果、最大出力(飽和)の状態の付近での可変利得増幅器(ＶＧＡ)１９の制御利得(＝ΔＰｉｎ／ΔＶＡＰＣ)の低下は、制御信号増強回路(ＥＮ)９から生成される増強制御信号ＶＥＮの好適な非線型特性によって補償されるものである。尚、図２０の送信システムにおいて、制御信号増強回路(ＥＮ)９には上述した本発明の実施の形態１乃至本発明の実施の形態３のいずれかの方式による制御信号増強回路(ＥＮ)９とその増強制御信号ＶＥＮの非線型特性とを使用することが可能である。
【０３０８】
尚、冒頭では説明しなかったが、ＲＦ電力増幅器の多段増幅回路４の初段増幅回路４１の初段増幅ＭＯＳトランジスタと中間段増幅回路４２の中間段増幅ＭＯＳトランジスタと最終段増幅回路４３の最終段増幅ＭＯＳトランジスタには、ＬＤ型と呼ばれる高周波増幅と高出力増幅とに適したＭＯＳトランジスタが使用されたものである。尚、ＬＤは、Laterally Diffused(横型拡散)の略である。
【０３０９】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０３１０】
例えば、図１９に示した本発明の実施の形態４によるＲＦパワーモジュールでは、ハイバンド電力結合器５Ｈとローバンド電力結合器５Ｌとは、方向性結合器(Directional Coupler)を使用したものであった。それ以外の電力検出方法としては、カレント・センス型電力検出方法を採用することも可能である。カレント・センス型電力検出方法は、電力増幅器の出力トランジスタと並列に素子サイズの小さな検出トランジスタを接続して、出力トランジスタのＡＣ・ＤＣ動作電流に比例する小さな検出ＡＣ・ＤＣ動作電流を検出トランジスタに流すことによって電力を検出するものである。
【０３１１】
更にＲＦ電力増幅器の多段増幅回路４の初段増幅回路４１の初段増幅素子と中間段増幅回路４２の中間段増幅素子と最終段増幅回路４３の最終段増幅素子とには、ＬＤ型ＮチャネルＭＯＳトランジスタ以外にも、ヘテロ接合バイポーラトランジスタ(ＨＢＴ)やＧａＡｓやＩｎＰ等の化合物半導体を使用したＭＥＳＦＥＴやＨＥＭＴのＮチャネル電界効果トランジスタを使用することも可能である。
【符号の説明】
【０３１２】
１…ＲＦ信号入力端子
２…ＲＦ信号出力端子
３…ランプ制御端子
４…多段増幅回路
４１…初段増幅回路
４２…中間段増幅回路
４３…最終段増幅回路
５…電力結合器
６…電力検出器
７…誤差増幅器
８…バイアス回路
８１…第１バイアス回路
８２…第２バイアス回路
８３…第３バイアス回路
９…制御信号増強回路
Ｐｉｎ…ＲＦ入力信号
Ｐｏｕｔ…ＲＦ出力信号
ＶＲＡＭＰ…ランプ電圧
ＰＩＮ＿ＤＥＴ…電力検出器６の入力電力
ＶＤＥＴ…電力検出電圧
ＶＡＰＣ…出力電力制御電圧
ＶＥＮ…増強制御信号
【図１】
2013062728.tif 000030
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
2013062728.tif 000047
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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