(57)【要約】【課題】磁壁移動型ＭＲＡＭのメモリセルの面積を小さくする。【解決手段】磁気ランダムアクセスメモリが、メモリセルＣ１〜Ｃ３が形成されたメモリセルライン１と、書き込みビット線１２−１〜１２−４とを具備する。メモリセルライン１は、磁気記録層４と、磁化固定層３−１〜３−４と、リファレンス層６−１〜６−３と、スペーサ層５−１〜５−３と、ｎＭＯＳトランジスタ２−１〜２−４とを備えている。スペーサ層５−ｉとリファレンス層６−ｉとは、磁化固定層３−ｉと磁化固定層３−（ｉ＋１）の間に位置している。磁化固定層３−１、３−３と、磁化固定層３−２、３−４は、互いに逆の方向に固定された磁化を有している。リファレンス層６−１〜６−３も、固定された磁化を有している。ｎＭＯＳトランジスタ２−ｉは、書き込みビット線１２−ｉと磁化固定層３−ｉの間に設けられている。【選択図】図３
2013041880.tif 000002
【特許請求の範囲】
【請求項１】
第１乃至第Ｎメモリセル（Ｎは２以上の整数）が形成された第１メモリセルラインと、
第１乃至第Ｎ＋１書き込みビット線
とを具備し、
前記第１メモリセルラインが、
強磁性体で形成された磁気記録層と、
前記磁気記録層に接合された第１乃至第Ｎ＋１磁化固定層と、
前記磁気記録層に対向するように設けられた第１乃至第Ｎリファレンス層と、
それぞれ、前記第１乃至第Ｎリファレンス層と前記磁気記録層との間に挿入された非磁性の第１乃至第Ｎスペーサ層と、
第１乃至第Ｎ＋１トランジスタ
とを備え、
前記第ｉリファレンス層と前記第ｉスペーサ層が、前記第ｉ及び第ｉ＋１磁化固定層の間に位置し、
前記第１乃至第Ｎ＋１磁化固定層のうちの奇数番目の磁化固定層は、第１方向に固定された磁化を有し、
前記第１乃至第Ｎ＋１磁化固定層のうちの偶数番目の磁化固定層は、前記第１方向と逆の第２方向に固定された磁化を有し、
前記第１乃至第Ｎリファレンス層は、前記第１方向又は前記第２方向に固定された磁化を有し、
前記第ｉトランジスタが、前記第ｉ書き込みビット線と前記第ｉ磁化固定層の間に設けられた
磁気ランダムアクセスメモリ。
【請求項２】
請求項１に記載の磁気ランダムアクセスメモリであって、
前記第ｉメモリセルへのデータ書き込みは、前記第ｉ及び第ｉ＋１トランジスタを介して前記第ｉ及び第ｉ＋１書き込みビット線の間で書き込み電流を流すことで行われる
磁気ランダムアクセスメモリ。
【請求項３】
請求項２に記載の磁気ランダムアクセスメモリであって、
Ｎは２以上であり、
前記第ｊメモリセル（ｊは１以上Ｎ以下の整数）へのデータ書き込みは、前記第１乃至第Ｎ＋１トランジスタをオン状態に設定し、ｊ＝１の場合は前記第１書き込みビット線を、ｊ＞１の場合は前記第１乃至第ｊ書き込みビット線を第１電位に設定し、ｊ＝Ｎの場合は前記第Ｎ＋１書き込みビット線を、ｊ＜Ｎの場合は前記第ｊ＋１乃至第Ｎ＋１書き込みビット線を前記第１電位と異なる第２電位に設定することで行われる
磁気ランダムアクセスメモリ。
【請求項４】
請求項３に記載の磁気ランダムアクセスメモリであって、
更に、
前記第ｋメモリセル（ｋは１以上Ｎ以下の整数）からのデータ読み出しは、前記第１乃至第Ｎ＋１トランジスタをオン状態に設定し、前記第１乃至第Ｎ書き込みビット線を第３電位に設定し、前記第ｋリファレンス層を前記第３電位と異なる第４電位に設定することで行われる
磁気ランダムアクセスメモリ。
【請求項５】
請求項３又は４に記載の磁気ランダムアクセスメモリであって、
更に、アドレスと書き込みデータに応答して前記第１乃至第Ｎ＋１書き込みビット線の電位を設定する書き込み回路を備え、
前記デコーダは、前記アドレスによって前記第ｊメモリセルが選択されたとき、前記第１乃至第ｊ書き込みビット線を前記第１電位に設定し、前記第ｊ＋１乃至第Ｎ＋１書き込みビット線を前記第２電位に設定する
磁気ランダムアクセスメモリ。
【請求項６】
請求項５に記載の磁気ランダムアクセスメモリであって、
更に、
前記第１乃至第Ｎメモリセルのデータを読み出す読み出し回路を備え、
前記書き込み回路は、前記第１乃至第Ｎメモリセルのいずれにおいても、データ“０”とデータ“１”の一方である第１データを書き込む場合には前記書き込み電流が前記磁気記録層において第３方向に流れるように前記第１乃至第Ｎ＋１書き込みビット線の電位を設定し、且つ、データ“０”とデータ“１”の他方である第２データを書き込む場合には前記書き込み電流が前記磁気記録層において前記第３方向と逆の第４方向に流れるように前記第１乃至第Ｎ＋１書き込みビット線の電位を設定し、
前記読み出し回路は、前記第１乃至第Ｎメモリセルのうちの奇数番目のメモリセルのデータ読み出しにおいては、前記奇数番目のメモリセルを流れる電流がリファレンス電流よりも大きい場合に、前記奇数番目のメモリセルの記憶データをデータ“０”とデータ“１”の一方である第３データと識別し、小さい場合にはデータ“０”とデータ“１”の他方である第４データと識別し、
前記読み出し回路は、前記第１乃至第Ｎメモリセルのうちの偶数番目のメモリセルのデータ読み出しにおいては、前記偶数番目のメモリセルを流れる電流がリファレンス電流よりも大きい場合に、前記偶数番目のメモリセルの記憶データを前記第４データと識別し、小さい場合には前記第３データと識別する
磁気ランダムアクセスメモリ。
【請求項７】
請求項１乃至６のいずれかに記載の磁気ランダムアクセスメモリであって、
更に、
前記第１メモリセルラインと同一の構成の第２メモリセルラインと、
第１乃至第Ｎ＋１ビア
とを具備し、
前記第１メモリセルラインの前記第１乃至第Ｎ＋１トランジスタは、第１乃至第Ｎ＋１拡散層と前記第１乃至第Ｎ拡散層を交差するように設けられた第１ワード線とで形成され、
前記第２メモリセルラインの前記第１乃至第Ｎ＋１トランジスタは、前記第１乃至第Ｎ＋１拡散層と前記第１乃至第Ｎ＋１拡散層を交差するように設けられた第２ワード線とで形成され、
前記第１乃至前記第Ｎ＋１拡散層の前記第１ワード線と前記第２ワード線との間の部分が、それぞれ、前記第１乃至第Ｎ＋１ビアを介して前記第１乃至第Ｎ＋１書き込みビット線に接続される
磁気ランダムアクセスメモリ。
【請求項８】
第１乃至第Ｎメモリセル（Ｎは２以上の偶数）が形成されたメモリセルラインと第１乃至第Ｎ＋１書き込みビット線とをそれぞれに備える複数のメモリアレイを具備し、
前記メモリセルラインが、
強磁性体で形成された磁気記録層と、
前記磁気記録層に接合された第１乃至第Ｎ＋１磁化固定層と、
前記磁気記録層に対向するように設けられた第１乃至第Ｎリファレンス層と、
それぞれ、前記第１乃至第Ｎリファレンス層と前記磁気記録層との間に挿入された非磁性の第１乃至第Ｎスペーサ層
第１乃至第Ｎ＋１トランジスタ
とを備え、
前記第ｉリファレンス層と前記第ｉスペーサ層が、前記第ｉ及び第ｉ＋１磁化固定層の間に位置し、
前記第１乃至第Ｎリファレンス層は、第１方向又は前記第１方向と逆の第２方向に固定された磁化を有し、
前記第ｉトランジスタが、前記第ｉ書き込みビット線と前記第ｉ磁化固定層の間に設けられ、
前記複数のメモリアレイのうちの第１メモリアレイの前記メモリセルラインにおいては、前記第１乃至第Ｎ＋１磁化固定層のうちの奇数番目の磁化固定層が前記第１方向に固定された磁化を有すると共に、前記第１乃至第Ｎ＋１磁化固定層のうちの偶数番目の磁化固定層が前記第２方向に固定された磁化を有し、
前記複数のメモリアレイのうちの第２メモリアレイの前記メモリセルラインにおいては、前記第１乃至第Ｎ＋１磁化固定層のうちの奇数番目の磁化固定層が前記第２方向に固定された磁化を有すると共に、前記第１乃至第Ｎ＋１磁化固定層のうちの偶数番目の磁化固定層が前記第１方向に固定された磁化を有する
磁気ランダムアクセスメモリ。
【請求項９】
請求項８に記載の磁気ランダムアクセスメモリであって、
前記第１メモリアレイ及び前記第２メモリアレイは、それぞれ、前記第１乃至第Ｎメモリセルにデータを書き込む書き込み回路を備え、
前記第２メモリアレイの書き込み回路は、外部から供給された書き込みデータを反転したデータを前記第１乃至第Ｎメモリセルに書き込む
磁気ランダムアクセスメモリ。
【請求項１０】
請求項８に記載の磁気ランダムアクセスメモリであって、
前記第１メモリアレイ及び前記第２メモリアレイは、それぞれ、前記第１乃至第Ｎメモリセルからデータを読み出す読み出し回路を備え、
前記第２メモリアレイの読み出し回路は、前記第１乃至第Ｎメモリセルから読み出したデータを反転して読み出しデータとして出力する
磁気ランダムアクセスメモリ。
【請求項１１】
請求項８乃至１０のいずれかに記載の磁気ランダムアクセスメモリであって、
前記第１メモリアレイの前記メモリセルラインの前記磁気記録層と前記第２メモリアレイの前記メモリセルラインの前記磁気記録層とが一体に形成されている
磁気ランダムアクセスメモリ。
【請求項１２】
請求項１１に記載の磁気ランダムアクセスメモリであって、
前記磁気記録層の前記第１メモリアレイと前記第２メモリアレイの間の位置に、固定された磁化を有するリファレンス層と非磁性のスペーサ層とを備えたダミーセルが設けられた
磁気ランダムアクセスメモリ。
【請求項１３】
請求項１２に記載の磁気ランダムアクセスメモリであって、
更に、
読み出し回路を備え、
前記第１及び第２メモリアレイのそれぞれは、更に、前記メモリセルラインと同一の構成の参照セルラインを備え、
前記第１メモリアレイの前記参照セルラインの前記磁気記録層と前記第２メモリアレイの前記参照セルラインの前記磁気記録層とが一体に形成され、
前記磁気記録層の前記第１メモリアレイに隣接する位置に、固定された磁化を有するリファレンス層と非磁性のスペーサ層とを備えた第１参照セルが設けられ、
前記磁気記録層の前記第２メモリアレイに隣接する位置に、固定された磁化を有するリファレンス層と非磁性のスペーサ層とを備えた第２参照セルが設けられ、
前記読み出し回路は、前記第１参照セル及び前記第２参照セルを流れる電流からリファレンス電流を生成し、前記第１及び前記第２メモリアレイの前記第１乃至第Ｎメモリセルを流れる電流と前記リファレンス電流とを比較して前記第１及び前記第２メモリアレイの前記第１乃至第Ｎメモリセルに記憶されているデータを識別する
磁気ランダムアクセスメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気ランダムアクセスメモリ（MRAM: Magnetoresistive Random
Access Memory）に関し、特に磁壁移動を用いてデータ書き込みを行うＭＲＡＭに関する。
【背景技術】
【０００２】
ＭＲＡＭとは、記憶素子として磁性体を用い、磁性体の磁化の向きに対応させて情報を記憶する記憶デバイスである。ＭＲＡＭは、高速動作、および無限回の書き換えが可能な不揮発性メモリとして期待され、開発が盛んに行われている。
【０００３】
ＭＲＡＭには様々な種類があるが、その一つが、いわゆる磁壁移動型と呼ばれるものである。磁壁移動型ＭＲＡＭでは、データを記憶する強磁性体層（以下、本明細書において、「磁気記録層」ということがある。）にスピン偏極電流をデータに応じた方向に流して磁壁の位置を移動させることでデータ書き込みが行われる。磁壁移動型ＭＲＡＭは、例えば、国際公開ＷＯ２００６／１１５２７５、ＷＯ２００９／０３７９１０、ＷＯ２００９／０３８００４、ＷＯ２００９／００１７０６、及び、"Low-Current Perpendicular Domain Wall Motion Cell for Scalable
High-Speed MRAM", 2009 Symposium on VLSI Circuits, 12A-2, pp. 230-231に開示されている。ここで、ＷＯ２００６／１１５２７５、ＷＯ２００９／０３７９１０、ＷＯ２００９／０３８００４には、磁化が面内方向にある磁気記録層を用いたＭＲＡＭが開示されており、ＷＯ２００９／００１７０６には、磁化が膜厚方向にある磁気記録層を用いたＭＲＡＭが開示されている。
【０００４】
図１は、ＷＯ２００９／００１７０６に開示されている磁壁移動型ＭＲＡＭの１ビット分のメモリセルの概略的な構成を示す斜視図である。図１に図示されているメモリセルは、一つのＭＲＡＭ素子１０１と、２つのｎＭＯＳトランジスタ１０２−１、１０２−２とで構成されている。ｎＭＯＳトランジスタ１０２−１、１０２−２のゲートは、ワード線１１１に接続される。ＭＲＡＭ素子１０１は、磁化固定層１０３−１、１０３−２と、これらを橋渡すように形成される磁気記録層１０４と、磁気記録層１０４のほぼ中央部に接するように設けられた薄い絶縁体のスペーサ層１０５と、さらにその上に設けられたリファレンス層１０６とで構成される。
【０００５】
磁化固定層１０３−１、１０３−２は、いずれも、固定された磁化を有する強磁性体の層であり、互いに逆の方向に磁化が向けられている。図１のメモリセルでは、磁化固定層１０３−１の磁化は上向きに、磁化固定層１０３の磁化は下向きに向けられている。磁化固定層１０３−１及び１０３−２は、それぞれ、ｎＭＯＳトランジスタ１０２−１、１０２−２を介して書き込みビット線１１２−１、１１２−２に接続されている。
【０００６】
磁気記録層１０４は、データを記憶するために使用される強磁性体層である。磁気記録層１０４のうち、磁化固定層１０３−１及び１０３−２に接する部分である磁化固定領域１０７−１、１０７−２は、それぞれ磁化固定層１０３−１及び１０３−２と同じ方向に磁化が固定される。磁化固定領域１０７−１、１０７−２の間の部分である磁化反転領域１０８は磁化が上下方向に反転可能であり、データは磁化反転領域１０８の磁化方向をデータ“０”とデータ“１”に割り当てることで記憶される。磁化固定領域１０７−１と磁化反転領域１０８との境界、又は、磁化固定領域１０７−２と磁化反転領域１０８との境界には、逆向きに磁化された領域同士が接する磁壁が形成される。後述のように、図１のメモリセルでは、この磁壁をスピン偏極電流で移動させることでデータ書き込みが行われる。
【０００７】
リファレンス層１０６は、固定された磁化を有する磁性体層である。図１のメモリセルでは、リファレンス層１０６の磁化は上向きに固定される。リファレンス層１０６は、例えば、非磁性体及び強磁性体の層構造として構成され、人工的に反磁性を持たせたＳＡＦ（synthetic antiferromagnet）で作られる。リファレンス層１０６は、読み出しビット線１１３に接続されている。
【０００８】
データ書き込みは、磁気記録層１０４の磁化反転領域１０８の磁化方向を、磁化反転領域１０８に書き込み電流を流すことで磁壁を移動させることで反転することで行われる。書き込みビット線１１２−１を高電位に、書き込みビット線１１２−２を低電位に設定し、更に、ワード線１１１を高電位にしてｎＭＯＳトランジスタ１０２−１、１０２−２を共にオン状態にすると、書き込み電流は、書き込みビット線１１２−1からｎＭＯＳトランジスタ１０２−１、磁化固定層１０３−１、磁気記録層１０４、磁化固定層１０３−２、ｎＭＯＳトランジスタ１０２−２を介して書き込みビット線１１２−２に流れる。これにより、スピンが揃った電子の流れが書き込み電流と逆向きに、即ち、磁化固定領域１０７−２から磁化固定領域１０７−１の方向に流れ、磁気記録層１０４に形成された磁壁は磁化固定領域１０７−１の側に移動し、磁化反転領域１０８の磁化方向は磁化固定領域１０７−２と同じ方向になる。逆に、書き込みビット線１１２−２を高電位に、書き込みビット線１１２−１を低電位にして、ワード線１１１を高電位にしてｎＭＯＳトランジスタ１０２−１、１０２−２をオン状態にすると、書き込み電流が逆方向に流れ、磁壁は磁化固定領域１０７−２の側に移動し、磁化反転領域１０８の磁化方向は磁化固定領域１０７−１と同じ方向になる。これによって、データ“０”、データ“１”を書き込むことができる。磁気記録層１０４は電源を切っても状態が変わらないため、データは、磁気記録層１０４に不揮発的に記録される。
【０００９】
データ読み出しは、磁気記録層１０４とリファレンス層１０６の間のスペーサ層１０５の抵抗値の変化を検出することで行われる。リファレンス層１０６は一方向に磁化されており、スペーサ層１０５を挟んで位置する磁化反転領域１０８の磁化方向がリファレンス層１０６と一致しているとスペーサ層１０５の抵抗値が低下し、逆方向になっていると抵抗値が高くなる。この抵抗値が、読み出しビット線１１３と書き込みビット線１１２−１、１１２−２の間で読み出し電流を流すことで検出される。
【００１０】
図２は、図１のメモリセルのレイアウトを図示している。ワード線１１１は、ポリシリコンゲートで構成される。ワード線１１１と拡散層１２１−１によってｎＭＯＳトランジスタ１０２−１が構成され、ワード線１１１と拡散層１２１−２によってｎＭＯＳトランジスタ１０２−２が構成される。ｎＭＯＳトランジスタ１０２−１、１０２−２のソースは、それぞれビア１２２−１、１２２−２を通じて書き込みビット線１１２−１、１１２−２に接続される。ここで、書き込みビット線１１２−１、１１２−２は、いずれも、メタル配線として形成されている。更に、ｎＭＯＳトランジスタ１０２−１、１０２−２のドレインが、それぞれ、ビア１２３−１、１２３−２を介して磁化固定層１０３−１、１０３−２に接続される。さらに、リファレンス層１０６が、ビア１２４を介して読み出しビット線１１３に接続される。読み出しビット線１１３は、メタル配線として形成されている。
【００１１】
図１、図２に図示されているメモリセルは、２つのトランジスタを有している上、ワード線１１１と直交する方向に３本のメタル配線が通過していることにより、メモリセルの大きさに制約がかかる。図１、図２に図示されているメモリセルは、トランジスタを１つしか備えていないＤＲＡＭ（dynamic random access memory）やフラッシュメモリのメモリセルと比較すると、どうしても面積が大きくならざるを得ない。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】国際公開ＷＯ２００６／１１５２７５
【特許文献２】国際公開ＷＯ２００９／０３７９１０
【特許文献３】国際公開ＷＯ２００９／０３８００４
【特許文献４】国際公開ＷＯ２００９／００１７０６
【非特許文献】
【００１３】
【非特許文献１】"Low-Current Perpendicular Domain WallMotion Cell for Scalable High-Speed MRAM", 2009 Symposium on VLSICircuits, 12A-2, pp. 230-231
【発明の概要】
【発明が解決しようとする課題】
【００１４】
したがって、本発明の目的は、磁壁移動型ＭＲＡＭのメモリセルの面積を小さくするための技術を提供することにある。
【課題を解決するための手段】
【００１５】
本発明の一の観点では、磁気ランダムアクセスメモリが、第１乃至第Ｎメモリセル（Ｎは２以上の整数）が形成された第１メモリセルラインと、第１乃至第Ｎ＋１書き込みビット線とを具備する。第１メモリセルラインは、強磁性体で形成された磁気記録層と、磁気記録層に接合された第１乃至第Ｎ＋１磁化固定層と、磁気記録層に対向するように設けられた第１乃至第Ｎリファレンス層と、それぞれ、第１乃至第Ｎリファレンス層と磁気記録層との間に挿入された非磁性の第１乃至第Ｎスペーサ層と、第１乃至第Ｎ＋１トランジスタとを備えている。第ｉリファレンス層と第ｉスペーサ層とは、第ｉ及び第ｉ＋１磁化固定層の間に位置している。第１乃至第Ｎ＋１磁化固定層のうちの奇数番目の磁化固定層は、第１方向に固定された磁化を有し、第１乃至第Ｎ＋１磁化固定層のうちの偶数番目の磁化固定層は、第１方向と逆の第２方向に固定された磁化を有している。第１乃至第Ｎリファレンス層は、第１方向又は第２方向に固定された磁化を有している。第ｉトランジスタは、第ｉ書き込みビット線と第ｉ磁化固定層の間に設けられている。
【００１６】
この磁気ランダムアクセスメモリでは、第ｉメモリセルへのデータ書き込みを、第ｉ及び第ｉ＋１トランジスタを介して第ｉ及び第ｉ＋１書き込みビット線の間で書き込み電流を流すことで行うことができる。
【発明の効果】
【００１７】
本発明によれば、磁壁移動型ＭＲＡＭのメモリセルの面積を小さくことができる。
【図面の簡単な説明】
【００１８】
【図１】公知のＭＲＡＭの構成を概念的に示す図である。
【図２】公知のＭＲＡＭのメモリセルのレイアウトを示す図である。
【図３】本発明の第１の実施形態のＭＲＡＭの構成を概念的に示す図である。
【図４】第１の実施形態のＭＲＡＭのメモリセルのレイアウトを示す平面図である。
【図５Ａ】第１の実施形態のＭＲＡＭのメモリセルの書き込み動作／読み出し動作の前の状態を示す図である。
【図５Ｂ】第１の実施形態の磁気ランダムアクセスメモリのメモリセルの書き込み動作を示す図である。
【図５Ｃ】第１の実施形態の磁気ランダムアクセスメモリのメモリセルの書き込み動作を示す図である。
【図６Ａ】第１の実施形態の磁気ランダムアクセスメモリのメモリセルの読み出し動作を示す図である。
【図６Ｂ】第１の実施形態の磁気ランダムアクセスメモリのメモリセルの読み出し動作を示す図である。
【図７Ａ】本発明の第２の実施形態の磁気ランダムアクセスメモリの構成を概念的に示す図である。
【図７Ｂ】第２の実施形態の磁気ランダムアクセスメモリのメモリセルラインの構成を概念的に示す図である。
【図８Ａ】第２の実施形態におけるメモリセルの書き込み動作の一例を示す図である。
【図８Ｂ】第２の実施形態におけるデコーダ・バッファの動作の一例を示す真理値表である。
【図８Ｃ】第２の実施形態におけるセレクタ・センスアンプの動作の一例を示す表である。
【図８Ｄ】第２の実施形態におけるメモリセルの書き込み動作の他の例を示す図である。
【図８Ｅ】第２の実施形態におけるデコーダ・バッファの動作の他の例を示す真理値表である。
【図８Ｆ】第２の実施形態におけるセレクタ・センスアンプの動作の他の例を示す表である。
【図９】図９は、本発明の第３の実施形態の磁気ランダムアクセスメモリの構成を示す図である。
【図１０】図１０は、本発明の第４の実施形態の磁気ランダムアクセスメモリの構成を示す図である。
【図１１】図１１は、本発明の第５の実施形態の磁気ランダムアクセスメモリの構成を示す図である。
【図１２】図１２は、本発明の第６の実施形態の磁気ランダムアクセスメモリの構成を示す図である。
【発明を実施するための形態】
【００１９】
以下、添付図面を参照しながら、本発明の実施形態について説明する。なお、以下の説明においては、同じ構成要素が同じ参照番号で参照される。同じ構成要素が複数存在する場合は、ハイフンを付した枝番号で区別することがあるが、区別する必要が無い場合には枝番号は添付されないことがある。
【００２０】
第１の実施形態：
図３は本発明の第１の実施形態の磁気ランダムアクセスメモリ１０のメモリセルライン１の構成を説明する斜視図である。ここで、メモリセルライン１とは、特定の方向に並んだ複数のメモリセルで構成される列を意味している。
【００２１】
メモリセルライン１は、ｎＭＯＳトランジスタ２−１〜２−４と、磁化固定層３−１〜３−４と、磁気記録層４と、スペーサ層５−１〜５−３と、リファレンス層６−１〜６−３とを備えている。ｎＭＯＳトランジスタ２−１〜２−４、磁化固定層３−１〜３−４、磁気記録層４、スペーサ層５−１〜５−３、及び、リファレンス層６−１〜６−３は、３つのメモリセルＣ１〜Ｃ３を構成している。図３には、メモリセルライン１を構成するメモリセルのうちの３つが図示されているが、その両隣にはさらに多くのメモリセルが連結されていてもよい。
【００２２】
磁化固定層３−１〜３−４は、いずれも固定された磁化を有する強磁性体の層であり、本実施形態では、垂直磁気異方性を有するように形成されている。磁化固定層３−１、３−３と、磁化固定層３−２、３−４は、互いに逆の方向に磁化が向けられている。図３のメモリセルでは、磁化固定層３−１、３−３の磁化は下向きに、磁化固定層３−２、３−４の磁化は上向きに向けられている。磁化固定層３−１〜３−４は、それぞれ、ｎＭＯＳトランジスタ２−１〜２−４を介して書き込みビット線１２−１〜１２−４に接続されている。
【００２３】
磁気記録層４は、データを記憶するために使用される強磁性体の層である。本実施形態では、磁気記録層４も、垂直磁気異方性を有するように形成されている。磁気記録層４のうち、磁化固定層３−１〜３−４にそれぞれに接する部分である磁化固定領域７−１〜７−４は、それぞれ磁化固定層３−１〜３−４と同じ方向に磁化が固定される。磁化固定領域７−１、７−２の間の部分である磁化反転領域８−１、磁化固定領域７−２、７−３の間の部分である磁化反転領域８−２、磁化固定領域７−３、７−４の間の部分である磁化反転領域８−３は、その磁化が上下方向に反転可能であり、データは磁化反転領域８−１〜８−３のそれぞれの磁化方向として記憶される。一つの磁化反転領域８−１〜８−３で１ビットのデータを記憶可能である。
【００２４】
磁化固定領域７−１と磁化反転領域８−１との境界、又は、磁化反転領域８−１と磁化固定領域７−２との境界には、逆向きに磁化された領域同士が接する磁壁が形成される。同様に、磁化固定領域７−２と磁化反転領域８−２との境界、又は、磁化反転領域８−２と磁化固定領域７−３との境界には磁壁が形成され、磁化固定領域７−３と磁化反転領域８−３との境界、又は、磁化反転領域８−３と磁化固定領域７−４の境界には磁壁が形成される。後述のように、図３のメモリセルでは、これらの磁壁をスピン偏極電流で移動させることでデータ書き込みが行われる。
【００２５】
磁気記録層４の磁化反転領域８−１〜８−３の上面には、それぞれ、スペーサ層５−１〜５−３が設けられており、スペーサ層５−１〜５−３の上面には、それぞれ、リファレンス層６−１〜６−３が設けられている。リファレンス層６−１〜６−３は、スペーサ層５−１〜５−３を挟んで磁化反転領域８−１〜８−３に対向して設けられることになる。スペーサ層５−１〜５−３は、薄い非磁性且つ絶縁性の膜で形成されている。リファレンス層６−１〜６−３は、固定された磁化を有する磁性体層である。本実施形態では、リファレンス層６−１〜６−３も垂直磁気異方性を有するように形成されている。図３のメモリセルライン１では、リファレンス層６−１〜６−３の磁化が上向きに固定されている。ただし、リファレンス層６−１〜６−３は、下向きに磁化が固定されていてもよい。リファレンス層６は、例えば、非磁性体及び強磁性体の層構造として構成され、人工的に反磁性を持たせたＳＡＦ（synthetic antiferromagnet）で作られる。スペーサ層５−１〜５−３は、トンネル磁気抵抗効果により、それぞれリファレンス層６−１〜６−３と磁化反転領域８−１〜８−３の磁化の向きが一致していれば低抵抗を、逆向きなら高抵抗を示す。リファレンス層６−１〜６−３は、それぞれ、読み出しビット線１３−１〜１３−３に接続される。
【００２６】
磁化固定層３、磁気記録層４及びリファレンス層６は、いずれも、垂直磁気異方性を持つ強磁性体として説明されているが、磁化固定層３、磁気記録層４及びリファレンス層６は、面内磁気異方性を持つ、即ち、面内方向に磁化を持つ強磁性層であってもよい。この場合でも、磁化固定層３−１、３−３と、磁化固定層３−２、３−４は、互いに逆の方向に磁化が向けられる。
【００２７】
図４は、第１の実施形態の磁気ランダムアクセスメモリ１０のレイアウトの例を示すレイアウト図である。ワード線１１は、拡散層２１−１〜２１−４を横断するように設けられたポリシリコンゲートとして形成されている。拡散層２１−１とワード線１１とでｎＭＯＳトランジスタ２−１が形成され、拡散層２１−２とワード線１１とでｎＭＯＳトランジスタ２−２が形成される。同様に、拡散層２１−３とワード線１１とでｎＭＯＳトランジスタ２−３が形成され、拡散層２１−４とワード線１１とでｎＭＯＳトランジスタ２−４が形成される。
【００２８】
ｎＭＯＳトランジスタ２−１〜２−４のソースは、書き込みビット線１２−１〜１２−４の下方に位置しており、それぞれ、ビア２２−１〜２２−４を介して書き込みビット線１２−１〜１２−４に接続されている。一方、ｎＭＯＳトランジスタ２−１〜２−４のドレインは、磁化固定層３−１〜３−４の下方に位置しており、それぞれ、ビア２３−１〜２３−４を介して磁化固定層３−１〜３−４に接続されている。
【００２９】
磁気記録層４は、磁化固定層３−１〜３−４の上面を覆うように、ワード線１１と平行な方向に延伸するように設けられている。この磁気記録層４の上に、スペーサ層５−１〜５−３（図４には図示されない）と、リファレンス層６−１〜６−３が積層される。リファレンス層６−１〜６−３は、読み出しビット線１３−１〜１３−３の下方に位置しており、それぞれ、ビア２４−１〜２４−３を介して読み出しビット線１３−１〜１３−３に接続されている。
【００３０】
書き込みビット線１２−１〜１２−４と、読み出しビット線１３−１〜１３−３は、いずれもメタル配線として形成されており、ワード線１１と直交する方向に延伸するように設けられている。
【００３１】
本実施形態では、隣接するメモリセルＣ（ｉ−１）、Ｃｉが、ｎＭＯＳトランジスタ２−ｉと磁化固定層３−ｉと磁化固定領域７−ｉと書き込みビット線１２−ｉとを共有している。例えば、メモリセルＣ１、Ｃ２は、ｎＭＯＳトランジスタ２−２と磁化固定層３−２と磁化固定領域７−２と書き込みビット線１２−２とを共有している。このように、本実施形態の磁気ランダムアクセスメモリ１０では、隣接するメモリセルがｎＭＯＳトランジスタ２−ｉと磁化固定層３−ｉと磁化固定領域７−ｉと書き込みビット線１２−ｉとを共有することによって、メモリセル一つ当たりの面積が削減されている。例えば、メモリセルＣ２のセル領域は、拡散層２１−２、ビア２２−２、磁化固定層３−２の中心線と、拡散層２１−３、ビア２２−３、磁化固定層３−３の中心線との間の領域と考えられ、本実施形態では、図２に図示されたレイアウトと比べて約半分の面積で１つのメモリセルを構成することができる。
【００３２】
続いて、図５Ａ〜図５Ｃと図６Ａ、図６Ｂを用いて、第１の実施形態における磁気ランダムアクセスメモリ１０の動作を説明する。以下では、メモリセルＣｉにデータ“０”が書き込まれている場合にリファレンス層６−ｉと磁化反転領域８−ｉの磁化が同一方向を向いており、データ“１”が書き込まれている場合にリファレンス層６−ｉと磁化反転領域８−ｉの磁化が反対方向を向いているとして説明を行う。
【００３３】
図５Ａ〜図５Ｃは、書き込み動作を説明する図である。図５Ａ〜図５Ｃに図示されている３つのメモリセルＣ１〜Ｃ３のうち、左側のメモリセルＣ１は、ｎＭＯＳトランジスタ２−１、２−２、磁化固定層３−１、３−２、磁化固定領域７−１、７−２、磁化反転領域８−１、スペーサ層５−１、及び、リファレンス層６−１から構成される。中央のメモリセルＣ２は、ｎＭＯＳトランジスタ２−２、２−３、磁化固定層３−２、３−３、磁化固定領域７−２、７−３、磁化反転領域８−２、スペーサ層５−２、及び、リファレンス層６−２から構成される。右側のメモリセルＣ３は、ｎＭＯＳトランジスタ２−３、２−４、磁化固定層３−３、３−４、磁化固定領域７−３、７−４、磁化反転領域８−３、スペーサ層５−３、及び、リファレンス層６−３から構成される。
【００３４】
図５Ａは、３つのメモリセルＣ１〜Ｃ３に、いずれも、データ“０”（低抵抗状態）が書き込まれている状態を示している。図５Ａに図示されているように、メモリセルＣ１〜Ｃ３にデータ“０”が書き込まれている状態では、磁壁４１は、磁化反転領域８−１と磁化固定領域７−１の境界にあり、磁壁４２は、磁化反転領域８−２と磁化固定領域７−３の境界にあり、磁壁４３は、磁化反転領域８−３と磁化固定領域７−３の境界にある。
【００３５】
図５Ｂは、図５Ａの状態から、メモリセルＣ１にデータ“１”（高抵抗状態）を書き込む動作を示している。図５Ｂに示されているように、書き込みビット線１２−１を低電位（Ｌｏｗ）に設定し、書き込みビット線１２−２を高電位（Ｈｉｇｈ）に設定した状態でワード線１１が高電位にされると、ｎＭＯＳトランジスタ２−１、２−２がオン状態になり、書き込み電流が、書き込みビット線１２−２からｎＭＯＳトランジスタ２−２、磁化固定層３−２、磁気記録層４、磁化固定層３−１、ｎＭＯＳトランジスタ２−１を介して書き込みビット線１２−１に流れる。このとき、磁化固定層３−１によってスピンが偏極された電子が書き込み電流と逆向きに移動するので、スピン偏極電子の流れによって磁壁４１は右方向に移動して磁化反転領域８−１と磁化固定領域７−２の境界に到達する。これにより、図５Ｂに図示されているように、磁化反転領域８−１の磁化の向きが反転する。磁化反転領域８−１の磁化の向きはリファレンス層６−１の磁化の向きと逆向きになるため、メモリセルＣ１のスペーサ層５−１が高抵抗状態となる。これは、メモリセルＣ１にデータ“１”が書き込まれたことを意味する。
【００３６】
書き込みビット線１２−２を高電位に設定した場合、メモリセルＣ２、Ｃ３の磁化反転領域８−２、８−２に電流が流れないように、書き込みビット線１２−３、１２−４も書き込みビット線１２−２と同じ高電位に設定される。電流が流れないため、メモリセルＣ２、Ｃ３は、データ“０”を保持したままである。また、全ての読み出しビット線１３−１〜１３−３は、電流が流れ込まないようにフローティング状態に設定される。
【００３７】
また、メモリセルＣ１にデータ“０”を書き込む場合は、書き込みビット線１２−２に低電位が設定され、書き込みビット線１２−１に高電位が設定される。これによって逆向きに書き込み電流が流れ、磁壁４１は左に移動して磁化反転領域８−１と磁化固定領域７−１の境界に到達する。このとき、他のメモリセルＣ２、Ｃ３の磁化反転領域８−２、８−３に電流が流れないように、書き込みビット線１２−３、１２−４は、書き込みビット線１２−２と同じく低電位に設定される。これにより、磁化反転領域８−１の磁化の向きはリファレンス層６−１の磁化の向きと同一の向きになるため、メモリセルＣ１のスペーサ層５−１が低抵抗状態となる。即ち、これは、メモリセルＣ１にデータ“０”が書き込まれたことを意味する。
【００３８】
図５Ｃは、メモリセルＣ１〜Ｃ３にデータ“０”が書き込まれている図５Ａの状態から、メモリセルＣ２にデータ“１”（高抵抗状態）を書き込む動作を示している。書き込みビット線１２−２を高電位に設定し、書き込みビット線１２−３を低電位に設定、ワード線１１を高電位にしてｎＭＯＳトランジスタ２−１〜２−４をオン状態にすると、書き込み電流が、書き込みビット線１２−２からｎＭＯＳトランジスタ２−２、磁化固定層３−２、磁化反転領域８−２、磁化固定層３−３及びｎＭＯＳトランジスタ２−３を介して書き込みビット線１２−３に流れる。スピン偏極電子が書き込み電流と反対向きに流れることから、磁壁４２は左側に移動して磁化反転領域８−２と磁化固定領域７−２との境界に到達する。これにより、磁化反転領域８−２の磁化の向きが反転し、リファレンス層６−２と逆向きになることからメモリセルＣ２のスペーサ層５−２が高抵抗状態になる。これは、メモリセルＣ２にデータ“１”が書き込まれた事を意味している。この時、メモリセルＣ１、Ｃ３の磁化反転領域８−１、８−３に書き込み電流が流れないように、書き込みビット線１２−１は書き込みビット線１２−２と同じ高電位に、書き込みビット線１２−４は書き込みビット線１２−３と同じ低電位に設定される。書き込み電流が流れないため、メモリセルＣ１、Ｃ３は、データ“０”を保持したままである。
【００３９】
図６Ａ、図６Ｂは、読み出し動作を説明する図である。図６Ａは、左側のメモリセルＣ１の読み出し動作を示している。読み出し動作では、全ての書き込みビット線１２−１〜１２−４が低電位に設定される。読み出しビット線１３−１が読み出し電位ＶＲＥＡＤに設定される、読み出しビット線１３−１から、リファレンス層６−１、スペーサ層５−１、磁化反転領域８−１、磁化固定層３−１、３−２、ｎＭＯＳトランジスタ２−１、２−２を介して、書き込みビット線１２−１、１２−２に読み出し電流が流れる。読み出し動作時に読み出しビット線１３−１に印加される電位ＶＲＥＡＤは、書き込み動作時に書き込みビット線１２に印加される高電位（Ｈｉｇｈ）より低い電位である。絶縁膜であるスペーサ層５−１を流れる読み出し電流は、書き込み動作時に印加される書き込み電流より小さく、磁壁４１が移動しない程度の小さな電流レベルに調節される。磁化反転領域８−１の磁化の方向、即ち、メモリセルＣ１に記憶されているデータによってスペーサ層５−１の抵抗値は異なるから、流れる読み出し電流の大きさを検知することで、メモリセルＣ１に記憶されているデータがデータ“０”、“１”のいずれであるかを判別することができる。読み出し電流の大きさを検知する代わりに、一定の読み出し電流を流してスペーサ層５−１に発生する電圧を検出することによって、データの判別を行ってもよい。
【００４０】
読み出しを行わないメモリセルＣ２、Ｃ３に対応する読み出しビット線１３−２、１３−３は、書き込みビット線１２−１〜１２−４と同じく低電位に設定される。書き込みビット線１２−１〜１２−４は全て低電位であるため、読み出し電流は書き込みビット線１２−３、１２−４にも流れるが、検知すべき読み出し電流はスペーサ層５−１を必ず通るため、検出への影響は無い。また、スペーサ層５−２、５−３から読み出しビット線１３−２、１３−３への電流経路も存在するが、磁気記録層４の抵抗が数百Ωなのに対して、スペーサ層５−１〜５−３の抵抗値はその１０倍以上であることから、読み出しビット線１３−２、１３−３に流れる電流はわずかであり、読み出しへの影響は少ない。書き込み時と同様に、読み出しビット線１３−２、１３−３は、オープンにしておいてもかまわない。
【００４１】
図６Ｂは、中央のメモリセルＣ２の読み出し動作を示している。書き込みビット線１２−１〜１２−４は全て低電位に設定され、読み出しビット線１３−１、１３−３も同じ低電位に設定される。読み出しビット線１３−２を読み出し電位ＶＲＥＡＤに設定することで、読み出しビット線１３−２から、リファレンス層６−２、スペーサ層５−２、磁化反転領域８−２、磁化固定層３−２、３−３、及び、ｎＭＯＳトランジスタ２−２、２−３を介して、書き込みビット線１２−２、１２−３に読み出し電流が流れる。メモリセルＣ２に記憶されているデータの判別は先に説明したメモリセルＣ１の読み出しと同様である。
【００４２】
第１の実施形態の磁気ランダムアクセスメモリ１０では、メモリセルＣ１〜Ｃ３の面積を削減するために、隣り合うメモリセルが、ｎＭＯＳトランジスタ２−ｉ、磁化固定層３−ｉ、磁化固定領域７−ｉ、及び、書き込みビット線１２−ｉを共有するように連結されている。このような構成を採用することにより、本実施形態の磁気ランダムアクセスメモリ１０は、メモリセル面積が図１と比較すると約半分に削減されている。
【００４３】
本実施形態の磁気ランダムアクセスメモリ１０では、隣り合うメモリセルが連結されているため、隣のメモリセルへの電流パスが形成される。しかしながら、バイアス電圧の印加を工夫することにより電流パスの形成の問題は回避されている。具体的には、書き込み動作では、同じ磁気記録層４につながる複数の書き込みビット線１２のうち、書き込み対象セルを境に、一方の側に位置する書き込みビット線１２が高電位（あるいは低電位）に、その反対側に位置する書き込みビット線１２が低電位（あるいは高電位に）に設定される。これにより、目的のメモリセルのみに書き込み電流が流され、他のメモリセルには書き込み電流が流れない。読み出し動作では、全ての書き込みビット線１２が低電位に、目的のメモリセルに対応する読み出しビット線１３が読み出し電圧ＶＲＥＡＤに設定される。他のメモリセルへの電流パスがあるが、目的のメモリセルのスペーサ層５−１には全ての読み出し電流が流れるため、抵抗値の検出には影響しない。
【００４４】
第２の実施形態：
図７Ａは、本発明の第２の実施形態の磁気ランダムアクセスメモリ１０Ａの構成を示す回路図である。第２の実施形態では、第１の実施形態で提示された磁気ランダムアクセスメモリ１０が、システムオンチップＬＳＩ（large scale integrated circuit）に内蔵される組み込みメモリマクロに適用される。組み込みメモリマクロは、３２ビットや６４ビット等の複数ビットのデータを同時に書き込み、読み出しできるような構成になっている。即ち、組み込みメモリマクロは、１ビットのデータ入出力を行うように構成されたメモリアレイが複数並列に並んだ構成になる。
【００４５】
本実施形態では、メモリセルのサイズが周辺回路と比較して小さいため、ＳＲＡＭ（static random
access memory）等の他方式のメモリマクロと同様に、１ビットのデータ入出力に相当する各メモリアレイに複数のメモリセル列が並べられ、各メモリアレイにおいて、アドレスの一部ビットによってアクセスするメモリセル列が１つ選択される。
【００４６】
図７Ａは、２つのデータ入出力に相当するメモリアレイ＃１、＃２の構成を図示している。メモリアレイ＃１にはメモリセルライン１−１１、１−１２が設けられ、メモリアレイ＃２にはメモリセルライン１−２１、１−２２が設けられている。メモリセルライン１−１１、１−１２、１−２１、１−２２のそれぞれには、横方向に４つのメモリセルＣ１〜Ｃ４が並べられている。ワード線１１−１は、メモリセルライン１−１１、１−２１に沿って設けられ、ワード線１１−２は、メモリセルライン１−１２、１−２２に沿って設けられている。加えて、各メモリアレイ＃１、＃２のそれぞれには、４本の読み出しビット線１３−１〜１３−４と、５本の書き込みビット線１２−０〜１２−４が設けられている。ここで、中間の書き込みビット線１２−１〜１２−３は隣り合うメモリセルで共有されるが、両端のメモリセルには書き込みビット線を共有するセルが存在しないため、メモリアレイ＃１、＃２のそれぞれにおける書き込みビット線１２の数が５本になることに留意されたい。
【００４７】
磁気ランダムアクセスメモリ１０Ａは、更に、デコーダ・バッファ３１−１、３１−２と、セレクタ・センスアンプ３２−１、３２−２とを備えている。デコーダ・バッファ３１−１は、メモリアレイ＃１のメモリセルへの書き込み動作に使用される書き込み回路であり、セレクタ・センスアンプ３２−１は、メモリアレイ＃１のメモリセルからの読み出し動作に使用される読み出し回路である。同様に、デコーダ・バッファ３１−２は、メモリアレイ＃２のメモリセルへの書き込み動作に使用される書き込み回路であり、セレクタ・センスアンプ３２−２は、メモリアレイ＃２のメモリセルからの読み出し動作に使用される読み出し回路である。
【００４８】
なお、図７Ａでは、説明のためにメモリアレイ＃１、＃２の一部の構成が図示されていることに留意されたい。メモリアレイ＃１、＃２には、一般に、大きなメモリ容量を実現するために多数のメモリセルラインが上下方向に並べられる。また、データ入出力の数、即ち、メモリアレイの数も２つには限定されず、組み込みメモリマクロは、一般に、３２ビットや６４ビット等の多数ビットの入出力が可能な構成になっている。
【００４９】
図７Ｂは、メモリセルライン１−１１の構成を示している。メモリセルライン１−１１は、メモリセルの数が異なる以外、第１の実施形態と同様の構成を有している。詳細には、メモリセルライン１−１１は、ｎＭＯＳトランジスタ２−０〜２−４と、磁化固定層３−０〜３−４と、磁気記録層４と、スペーサ層５−１〜５−４と、リファレンス層６−１〜６−４とを備えている。ｎＭＯＳトランジスタ２−０〜２−４、磁化固定層３−０〜３−４、磁気記録層４、スペーサ層５−１〜５−４、及び、リファレンス層６−１〜６−４は、４つのメモリセルＣ１〜Ｃ４を構成している。磁化固定層３−０、３−２、３−４は上向きに固定された磁化を有し、磁化固定層３−１、３−３は、下向きの磁化を有している。リファレンス層６−１〜６−４は、同一の向きに磁化されている。本実施形態では、リファレンス層６−１〜６−４は、磁化固定層３−０、３−２、３−４と同じ方向に磁化されている。磁気記録層４は、それぞれ磁化固定層３−０〜３−４に接合された磁化固定領域７−０〜７−４と、それぞれスペーサ層５−１〜５−４に接合された磁化反転領域８−１〜８−４とを備えている。磁化固定層３−０〜３−４は、それぞれ、ｎＭＯＳトランジスタ２−０〜２−４のドレインに接続され、ｎＭＯＳトランジスタ２−０〜２−４のソースは、それぞれ、書き込みビット線１２−０〜１２−４に接続されており、ｎＭＯＳトランジスタ２−０〜２−４のゲートは、ワード線１１−１に接続される。リファレンス層６−１〜６−４は、読み出しビット線１３−１〜１３−４に接続されている。他のメモリセルライン１−１２、１−２１、１−２２も、図７Ｂに図示されたメモリセルライン１−１１と同一の構成を有している。
【００５０】
第２の実施形態においては、リファレンス層６−１〜６−４の下方に位置する磁化反転領域８−１〜８−４が磁化固定層３−０、３−２、３−４と同じ向きに磁化されている場合、スペーサ層５−１〜５−４の抵抗が低くなり、メモリセルＣ１〜Ｃ４にデータ“０”が保持されることになる。逆に、磁化反転領域８−１〜８−４が、磁化固定層３−１、３−２と同じ向きならスペーサ層５−１〜５−４の抵抗が高くなり、メモリセルＣ１〜Ｃ４にデータ“１”が保持されることになる。
【００５１】
図７Ａを再度に参照して、ワード線１１−１、１１−２の選択は、ＹアドレスビットＹ１、Ｙ０以外のアドレスビットに応じて行われる。ＹアドレスビットＹ１、Ｙ０以外のアドレスビットが、ワード線１１を選択するためにデコードされる。選択されたワード線１１を高電位に設定することによって、メモリアレイ＃１、＃２のそれぞれにおいて１つのメモリセルラインが選択される。たとえば、ワード線１１−１を高電位にすれば、メモリアレイ＃１ではメモリセルライン１−１１が、メモリアレイ＃２ではメモリセルライン１−２１が選択される。
【００５２】
また、メモリアレイ＃１、＃２のそれぞれにおける書き込みビット線１２−０〜１２−５の選択は、デコーダ・バッファ回路３１−１、３１−２によって行われる。データ書き込み時、デコーダ・バッファ回路３１−１は、データ入力ＤＩＮ１に入力されるデータビットと、２ビットのＹアドレスビットＹ１、Ｙ０に応じて、メモリアレイ＃１の目的のメモリセルのみに書き込み電流が流れるように、書き込みビット線１２−０〜１２−５の電位を制御する。同様に、デコーダ・バッファ回路３１−１は、データ入力ＤＩＮ２に入力されるデータビットと、ＹアドレスビットＹ１、Ｙ０に応じて、メモリアレイ＃１の目的のメモリセルのみに書き込み電流が流れるように、書き込みビット線１２−０〜１２−５の電位を制御する。
【００５３】
一方、メモリアレイ＃１、＃２のそれぞれにおける読み出しビット線１３−１〜１３−４の選択は、セレクタ・センスアンプ３２−１、３２−２によって行われる。データ読み出し時、セレクタ・センスアンプ３２−１、３２−２は、読み出しビット線１３−１〜１３−４のうちからＹアドレスビットＹ１、Ｙ０に応じて一本の読み出しビット線を選択し、選択された読み出しビット線に読み出し電位ＶＲＥＡＤが加えられる。更に、セレクタ・センスアンプ３２−１、３２−２は、選択された読み出しビット線を流れる電流から、目的のメモリセルに記憶されているデータを、データ“０”、“１”のうちから判別する。判別されたデータが、データ出力ＤＯＵＴ１、ＤＯＵＴ２から出力される。
【００５４】
図８Ａ〜図８Ｃは、第２の実施形態におけるデコーダ・バッファ３１−１、３１−２とセレクタ・センスアンプ３２−１、３２−２の動作を説明する図である。図８Ａに図示されているように、上向きの磁化を有する磁化固定層３−０、３−２、３−４と、下向きの磁化を有する磁化固定層３−１、３−３が交互に並んでいるため、磁化反転領域８−１〜８−４の磁化を磁化固定層３−０、３−２、３−４の磁化と同じ向きにする（即ち、データ“０”を書き込む）ためには、磁化固定層３−１、３−３から磁化固定層３−０、３−２、３−４に向かう方向に書き込み電流を流して磁壁を移動させる必要がある。よって、メモリセルＣ１については書き込みビット線１２−１から書き込みビット線１２−０に、メモリセルＣ２については書き込みビット線１２−１から書き込みビット線１２−２に、メモリセルＣ３については書き込みビット線１２−３から書き込みビット線１２−２に、メモリセルＣ４については書き込みビット線１２−３から書き込みビット線１２−４へ書き込み電流を流すことでデータ“０”を書き込むことができる。データ“１”の書き込みは、逆向きに書き込み電流を流すことで行うことができる。
【００５５】
図８Ｂは、このような動作を実現するためのデコーダ・バッファ３１−１、３１−２の出力を示す真理値表である。真理値表の書き込みビット線１２の欄の“０”は低電位（Ｌｏｗ）を、“１”は高電位（Ｈｉｇｈ）を表している。たとえば、データ入力ＤＩＮ１、ＤＩＮ２が“０”で、ＹアドレスビットＹ１、Ｙ０が“００”である場合、メモリセルＣ１への書き込み動作が行われる。この場合、デコーダ・バッファ３１−１、３１−２は、書き込みビット線１２−０〜１２−４を、それぞれ、“０１１１１”と設定する。また、データ入力ＤＩＮ１、ＤＩＮ２が“０”で、ＹアドレスビットＹ１、Ｙ０が“０１”の場合には、メモリセルＣ２にデータ“０”を書き込む動作が行われ、デコーダ・バッファ３１−１、３１−２は、書き込みビット線１２−０〜１２−４を、それぞれ、“１１０００”に設定する。このように設定すれば、メモリセルＣ１〜Ｃ４は、データ“０”を保持する場合に低抵抗状態に、データ“１”を保持する場合には高抵抗状態になる。この場合、図８Ｃに図示されているように、セレクタ・センスアンプ３２−１、３２−２は、メモリセルＣ１〜Ｃ４のいずれから読み出し動作が行われても、読み出し電流が大きければデータ“０”と、小さければデータ“１”と判別すればよいことになる。
【００５６】
図８Ｄ〜図８Ｆは、第２の実施形態におけるデコーダ・バッファ３１−１、３１−２とセレクタ・センスアンプ３２−１、３２−２の動作の変形例を説明する図である。図８Ｄ〜図８Ｆに図示されている動作では、デコーダ・バッファ３１−１、３１−２の動作を単純にするために、メモリセルＣ１〜Ｃ４のデータの保持方法が変更される。具体的には、メモリセルＣ１、Ｃ３では、低抵抗状態がデータ“０”に、高抵抗状態がデータ“１”に割り当てられる。一方、メモリセルＣ２、Ｃ４では、低抵抗状態がデータ“１”に、高抵抗状態がデータ“０”に割り当てられる。
【００５７】
こうすることで、各メモリセルライン１において、データ“０”を書き込む場合には、右から左に（即ち、書き込みビット線１２−４から書き込みビット線１２−０の方向）に書き込み電流を流し、データ“１”を書き込む場合には左から右に（即ち、書き込みビット線１２−０〜１２−４の方向）に書き込み電流を流せばよいことになる。一方、読み出し動作においては、セレクタ・センスアンプ３２−１、３２−２の動作が、メモリセルＣ１、Ｃ３と、メモリセルＣ２、Ｃ４との間で異なる。メモリセルＣ１、Ｃ３については、セレクタ・センスアンプ３２−１、３２−２は、読み出し電流が所定のリファレンス電流よりも大きければ読みだされたデータがデータ“０”、小さければデータ“１”であると判別し、メモリセルＣ２、Ｃ４では読み出し電流が所定のリファレンス電流よりも小さければ読み出されたデータがデータ“０”、大きければデータ“１”であると判別する。これはＹアドレスの下位ビットＹ０が１の時に、ＭＴＪの抵抗の検出結果を反転させることによって容易に実現できる。図８Ｄ〜図８Ｆに図示された動作では、デコーダ・バッファ３１−１、３１−２の動作を簡便にすることができる利点がある。
【００５８】
第２の実施形態の磁気ランダムアクセスメモリ１０Ａにおいても、メモリセル一つ当たりの面積を削減するために、隣り合うメモリセルで、ｎＭＯＳトランジスタ２−ｉ、磁化固定層３−ｉ、磁化固定領域７−ｉ、及び、書き込みビット線１２−ｉが共有されている。このとき、隣接するメモリセルに書き込み電流を流さないようにするためには、対象となるメモリセルを境に一方の側に位置する書き込みビット線を高電位に（又は低電位に）、反対側に位置する書き込みビット線を低電位に（又は高電位に）に設定すればよい。
【００５９】
ここで、第２の実施形態では、メモリアレイ＃１、＃２の磁気記録層４は、物理的に切断されていることに留意されたい。磁気記録層４の間にセパレーション領域を設けることで面積は無駄になるが、例えば、各メモリアレイに４列のメモリセルを集積化する構成を採用すれば、図２のレイアウトと比較して、メモリセル一つ当たりセル面積が８分の５に削減できる。更に、各メモリアレイに８列のメモリセルを集積化する構成を採用すれば、１６分の９に削減することができる。また、書き込みビット線の電圧の制御も簡単である。さらに、メモリアレイ毎にデータ入出力が分離独立しているので、第２の実施形態の構成では、様々な記憶容量の組み込みメモリマクロを作製するために必要なメモリコンパイラの作成も容易に行える。
【００６０】
第３の実施形態：
図９は、本発明の第３の実施形態の磁気ランダムアクセスメモリ１０Ｂの構成を示している。第３の実施形態の磁気ランダムアクセスメモリ１０Ｂは、磁化固定層３によって発生するバイアス磁界を低減するための構成を有している。詳細には、第２の実施形態では、各メモリセルライン１において、上向きの磁化を有する磁化固定層３と、下向きの磁化を有する磁化固定層３とが交互に配置される。その一方で、Ｙアドレスをデコードする動作を考慮すると、メモリセルの列の数は、例えば４又は８のような偶数にすることが好ましい。このとき、メモリセルの列の数が偶数であることにより、両端の磁化固定層３の数は奇数となり、両端の磁化固定層３の磁化の方向が上向きで同一になる。すると、組み込みメモリマクロ全体では、上向きの磁化がやや優勢になり、上向きのバイアス磁界が発生してしまう。磁気設計の観点からは、バイアス磁界は０であることが望ましい。
【００６１】
第３の実施形態の磁気ランダムアクセスメモリ１０Ｂでは、バイアス磁界を低減するために、上向きの磁化を有する磁化固定層３が多いメモリアレイと、下向きの磁化を有する磁化固定層３が多いメモリアレイとが用意される。詳細には、図９に図示されているように、メモリアレイ＃１のメモリセルライン１−１１、１−１２の３つの磁化固定層３−０、３−２、３−４は、上向きの磁化を有しており、２つの磁化固定層３−１、３−３は下向きの磁化を有している。即ち、メモリアレイ＃１では、上向きの磁化を有する磁化固定層３が多い。一方、メモリアレイ＃２では、メモリセルライン１−２１、１−２２のそれぞれが、下向きの磁化を有する３つの磁化固定層３−０、３−２、３−４と、上向きの磁化を有する２つの磁化固定層３−１、３−３とを備えている。これにより、磁気ランダムアクセスメモリ１０Ｂ全体としては、磁化固定層３に起因するバイアス磁界を低減することができる。
【００６２】
ただし、メモリアレイ＃２では、同一の方向の書き込み電流によって各メモリセルＣ１〜Ｃ４に書き込まれるデータの値がメモリアレイ＃１と反対になる。メモリアレイ＃１、＃２の間でデータの値の整合を取るため、メモリアレイ＃２のデコーダ・バッファ３１−２のデータ入力ＤＩＮ２に入力されたデータが反転され、反転されたデータがメモリアレイ＃２の各メモリセルに書き込まれる。これによって、メモリアレイ＃１のセレクタ・センスアンプ３２−１と同一の構成の回路が、メモリアレイ＃２のセレクタ・センスアンプ３２−２として使用できる。これは、設計上有利である。
【００６３】
なお、図９には図示されていないが、デコーダ・バッファ３１−２のデータ入力ＤＩＮ２でデータを反転する代わりに、セレクタ・センスアンプ３２−２のデータ出力ＤＯＵＴ２でデータを反転してもよい。いずれの場合でも、メモリアレイ＃２の全体としては、動作は等価である。
【００６４】
第４の実施形態：
図１０は、本発明の第４の実施形態の磁気ランダムアクセスメモリ１０Ｃの構成を示す図である。第４の実施形態では、メモリセルの電気的特性のバラツキを低減するための構成が提示される。図７Ａに図示されている構成では、製造プロセスの関係で、各メモリセルライン１に設けられるメモリセルのうち、中間に位置するものと両端に位置するものとで電気的特性が異なる場合がある。特に微細化が進むと、各メモリセルライン１の両端の部分と中間の部分とで、エッチング条件との差に起因して磁気記録層４の幅や厚みの差異が生じ得る。これにより、各メモリセルの抵抗値が異なるなどの影響が出ることも考えられる。
【００６５】
図１０に図示された第４の実施形態の構成では、製造プロセスに起因するメモリセルの電気的特性のバラツキへの対策が施されている。具体的には、第４の実施形態の構成では、同一のワード線１１に接続されている磁気記録層４が連結される。このような構成では、特定のワード線１１に接続されているメモリセルのうち磁気記録層４の両端に位置するメモリセルは２つのみになる。メモリアレイの間にも磁気記録層４があるため、各メモリアレイの端部においてメモリセルが磁気記録層４の両端に来ることは無い。加えて、磁気記録層４の両端のメモリセルをダミーセルＤＣとして使用することで、データ保持に使用されるメモリセルが磁気記録層４の両端に位置することを避けられる。
【００６６】
ここで、図１０の構成では、メモリアレイ間で書き込みビット線の電位に差異が生じ得る。たとえば、メモリアレイ＃１の書き込みビット線１２−４とメモリアレイ＃２の書き込みビット線１２−０は隣り合っており、メモリアレイ＃１へのデータ入力ＤＩＮ１とメモリアレイ＃２へのデータ入力ＤＩＮ２の値の組み合わせによっては、メモリアレイ＃１の書き込みビット線１２−４とメモリアレイ＃２の書き込みビット線１２−０の電位が異なる場合がある。その場合、磁気記録層４のメモリアレイ＃１、＃２の間に位置する部分に電流がどうしても流れてしまい、意味のあるデータを保持することが不可能になる。
【００６７】
隣接するメモリアレイ間での書き込みビット線の電位の差異に対処するために、本実施形態では、磁気記録層４のメモリアレイ＃１、＃２の間に位置する部分にダミーセルＤＣが配置される。ダミーセルＤＣは、磁気記録層４の上にスペーサ層５とリファレンス層６とを積層することで形成される。このような構成では、メモリアレイ＃１、＃２の間にダミーセルＤＣを設けるために足りる面積が必要になる。しかしながら、ダミーセルＤＣを設けるのに必要な面積は、メモリアレイ毎に磁気記録層４を分離して隙間の領域を設けるのに必要な面積とほぼ同等であるため、第４の実施形態の面積効率は第２の実施形態及び第３の実施形態の構成と比較して同等である。
【００６８】
ダミーセルＤＣには読み出しビット線１３を接続する必要はない。しかしながら、磁気ランダムアクセスメモリ１０Ｃの全体の繰り返し構造を重視し、電気特性をそろえるためにはダミーの読み出しビット線１３を追加してもよい。
【００６９】
また、隣接する磁気記録層４が連結される第４の実施形態では、各磁気記録層４について、上向きの磁化を有する磁化固定層３と、下向きの磁化を有する磁化固定層３とが交互に配置される。この場合、第３の実施形態と同様に、同一の方向の書き込み電流によって各メモリセルに書き込まれるデータの値が、隣接するメモリアレイで逆の値になる。この問題に対処するためには、第３の実施形態のように、メモリアレイ＃２のデコーダ・バッファ３１−２のデータ入力ＤＩＮ１において入力されたデータを反転すればよい。その代わりに、セレクタ・センスアンプ３２−２のデータ出力ＤＯＵＴ１から出力されるデータを反転してもよい。
【００７０】
第５の実施形態：
図１１は、本発明の第５の実施形態の磁気ランダムアクセスメモリ１０Ｄの構成を示す図である。一般に、磁気ランダムアクセスメモリは、データが実際に記録されるメモリセルの抵抗値の高低を判別するために、参照セルから得られる読み出し電流とメモリセルから得られる読み出し電流とをセンスアンプで比較する構成を取ることが多い。このような構成においては、参照セルはメモリアレイとは別途に集積化されてもよい。その代わりに、２つのメモリアレイが対にされ、一方のメモリアレイのメモリセルからデータを読み出す場合には、他方のメモリアレイの参照セルを参照してもよい。
【００７１】
しかし、同一のメモリアレイにデータを記憶するメモリセルと参照セルとを集積化すると、チップ内の電気的特性のバラツキの影響を抑えることができるので、データ判別の精度を高めることが可能である。第５の実施形態の磁気ランダムアクセスメモリ１０Ｄは、チップ内の電気的特性のバラツキの影響を低減するための構成を有している。
【００７２】
具体的には、第５の実施形態の磁気ランダムアクセスメモリ１０Ｄは、以下のような構成を採用している。データが書き込まれるメモリセルＣ１〜Ｃ４が設けられるメモリセルライン１−１１、１−１２、１−２１、１−２１とは別に、参照セルＲＣ１、ＲＣ２が配置される参照セルライン１−１３、１−２３が設けられる。この参照セルライン１−１３、１−２３にそって、参照ワード線１１−３が設けられる。図１１では、図面の見やすさのために、３本のワード線しか図示されていないが、更に多くのワード線が設けられる場合でも、参照セルライン及び参照ワード線は一つでよい。
【００７３】
第４の実施形態と同様に、メモリアレイ＃１、＃２の間で、同一のワード線に対応するメモリセルライン１の磁気記録層４が連結される。このとき、隣接するメモリアレイの間に位置するメモリセルがダミーセルＤＣとして使用される。更に、メモリアレイ＃１、＃２の間に位置し、参照セルライン１−１３、１−２３に対応する磁気記録層４に設けられたセルが参照セルＲＣ１として使用され、メモリアレイ＃２と、それに隣接するメモリアレイ（図示されない）の間に位置し、同じ磁気記録層４に設けられたセルが、参照セルＲＣ２として使用される。参照セルＲＣ１は、メモリアレイ＃１の右隣のセルの列に設けられ、参照セルＲＣ２は、メモリアレイ＃２の右隣のセルの列に設けられる。参照セルＲＣ１、ＲＣ２のリファレンス層６には参照セル読み出しビット線１３Ｒが接続され、参照セルＲＣ１、ＲＣ２は、参照セル読み出しビット線１３を介してセンスアンプ３４に接続される。参照セルＲＣ１、ＲＣ２が、センスアンプ３４において参照電流を生成するために使用される。
【００７４】
本実施形態では、メモリアレイ＃１、＃２にそれぞれセレクタ３３−１、３３−２に設けられる一方で、センスアンプ３４は、メモリアレイ＃１、＃２で共有される。セレクタ３３−１、３３−２は、読み出し動作時に、ＹアドレスビットＹ１、Ｙ０に応答して読み出しビット線１３を選択する。センスアンプ３４は、セレクタ３３−１、３３−２によって選択された読み出しビット線１３を流れる読み出し電流から、メモリアレイ＃１、＃２の目的のメモリセルのデータを判別する。
【００７５】
参照セルＲＣ１、ＲＣ２は、磁気記録層４に予め電流を流すことで一方が低抵抗状態、他方が高抵抗状態となるように磁化反転領域８の磁化の向きが設定される。参照セルＲＣ１、ＲＣ２の設定は、参照セルライン１−１３、１−２３に対応する磁気記録層４に特定方向の電流を流すことで行うことができる。例えば、参照セルライン１−１３、１−２３に対応する磁気記録層４に右方向の電流を流すことで参照セルライン１−１３、１−２３に設けられた参照セルＲＣ１を低抵抗状態に、参照セルＲＣ２を高抵抗状態に設定できる。参照ワード線１１−３に接続された他の参照セルについても、低抵抗状態、高抵抗状態に交互に設定できる。電流の向きを逆にしても、高抵抗状態の参照セルと低抵抗状態の参照セルとを交互に配置することができる。参照セルを設定するために使用される電流は、書き込みビット線１２を介して流してもよいし、磁気記録層４の両端に電圧を印加することで流してもよい。
【００７６】
メモリアレイ＃１、＃２からデータを読み出す場合、センスアンプ３４は、参照セルＲＣ１と参照セルＲＣ２を流れる読み出し電流を平均化することで、メモリセルが高抵抗状態の時の電流と低抵抗状態の時の電流の中間の電流である参照電流を作り出す。更に、目的のメモリセルを流れる読み出し電流を、その参照電流と比較することで、目的のメモリセルの抵抗値の高低を判別する。ここで、参照電流の生成に高抵抗状態の参照セルと低抵抗状態の参照セルの対を用いるため、センスアンプ３４がメモリアレイ＃１、＃２で共有され、を設け、センスアンプ３４は、メモリアレイ＃１、＃２それぞれの目的のメモリセルの抵抗値を同時に判別する。
【００７７】
第６の実施形態：
図１２は、本発明の第６の実施形態の磁気ランダムアクセスメモリ１０Ｅの構成を示すレイアウト図である。図１２では、書き込みビット線１２の延伸方向に隣接するメモリセルが、拡散層２１、及び、拡散層２１と書き込みビット線１２とを接続するビア２２を共有することで、メモリセルの面積の削減が図られている。
【００７８】
詳細には、ワード線１１−１、１１−２は、拡散層２１−１〜２１−４を横断するように設けられたポリシリコンゲートとして形成されている。拡散層２１−１〜２１−４とワード線１１−１とでメモリセルライン１−１１のｎＭＯＳトランジスタ２−１〜２−４が形成され、拡散層２１−１〜２１−４とワード線１１−２とでメモリセルライン１−１２のｎＭＯＳトランジスタ２−１〜２−４が形成される。
【００７９】
ｎＭＯＳトランジスタ２−１〜２−４のソース（即ち、拡散層２１−１〜２１−４のうちのワード線１１−１、１１−２の間の部分）は、メモリセルライン１−１１、１−１２のメモリセルで共有されており、その共有されたソースが、それぞれ、ビア２２−１〜２２−４を介して書き込みビット線１２−１〜１２−４に接続されている。このようなレイアウトによれば、メモリセル１つあたりの面積を有効に低減することができる。
【００８０】
以上には、本発明の様々な実施形態が記述されているが、本発明は、上記の実施形態に限定して解釈してはならない。本発明は、当業者に自明的な様々な変更と共に実施され得る。例えば、第２の実施形態乃至第５の実施形態では、各メモリセルラインに含まれるメモリセルの数が４であるとして説明を行っているが、各メモリセルラインに含まれるメモリセルの数は、２以上であれば本発明は成立する。また、上述の実施形態では、技術的に矛盾が無い限り、組み合わせて実施できることにも留意されたい。例えば、第６の実施形態の磁気ランダムアクセスメモリのレイアウトは、第２乃至第５の実施形態の磁気ランダムアクセスメモリにも適用可能である。
【符号の説明】
【００８１】
１０、１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ、１０Ｅ：磁気ランダムアクセスメモリ
Ｃ１、Ｃ２、Ｃ３、Ｃ４：メモリセル
１、１−１１、１−１２、１−２１、１−２２：メモリセルライン
１−１３、１−２３：参照セルライン
２：ｎＭＯＳトランジスタ
３：磁化固定層
４：磁気記録層
５：スペーサ層
６：リファレンス層
７：磁化固定領域
８：磁化反転領域
１１：ワード線
１２：書き込みビット線
１３：読み出しビット線
１３Ｒ：参照セル読み出しビット線
２１：拡散層
２２、２３、２４：ビア
３１：デコーダ・バッファ
３２：セレクタ・センスアンプ
３３：セレクタ
３４：センスアンプ
４１、４２、４３：磁壁
１０１：ＭＲＡＭ素子
１０２：ｎＭＯＳトランジスタ
１０３：磁化固定層
１０４：磁気記録層
１０５：スペーサ層
１０６：リファレンス層
１０７：磁化固定領域
１０８：磁化反転領域
１１１：ワード線
１１２：書き込みビット線
１１３：読み出しビット線
１２１：拡散層
１２２、１２３、１２４：ビア
【図１】
2013041880.tif 000003
【図２】
2013041880.tif 000004
【図３】
2013041880.tif 000005
【図４】
2013041880.tif 000006
【図５Ａ】
2013041880.tif 000007
【図５Ｂ】
2013041880.tif 000008
【図５Ｃ】
2013041880.tif 000009
【図６Ａ】
2013041880.tif 000010
【図６Ｂ】
2013041880.tif 000011
【図７Ａ】
2013041880.tif 000012
【図７Ｂ】
2013041880.tif 000013
【図８Ａ】
2013041880.tif 000014
【図８Ｂ】
2013041880.tif 000015
【図８Ｃ】
2013041880.tif 000016
【図８Ｄ】
2013041880.tif 000017
【図８Ｅ】
2013041880.tif 000018
【図８Ｆ】
2013041880.tif 000019
【図９】
2013041880.tif 000020
【図１０】
2013041880.tif 000021
【図１１】
2013041880.tif 000022
【図１２】
2013041880.tif 000023