(57)【要約】【課題】回路面積の増大を抑えてアナログデジタル変換結果の誤差を低減することができるアナログデジタル変換器を得ること。【解決手段】１つ以上の容量素子を有し、容量素子のうち少なくとも１つが入力信号に接続され、容量素子の接続状態に応じた出力信号を生成する容量ＤＡＣと、容量ＤＡＣへ前記参照電圧を供給する参照電圧発生回路と、出力信号に応じた比較結果を出力する比較器と、比較器による比較結果に応じたデジタル信号を出力する逐次比較レジスタと、比較結果に応じて容量素子の接続状態を制御する制御回路と、を備え、制御回路は、所定の電圧をサンプリングした場合のデジタル信号である変換結果とサンプリングをした場合の誤差の無い理想的なデジタル信号である理想コードとを比較し、この比較の結果に応じてデジタル信号の誤差を低減するための補正を行うよう制御する。【選択図】図１
2013150117.tif 000002
【特許請求の範囲】
【請求項１】
バイナリ重み付けされた容量値を有する１つ以上の容量素子と前記容量素子の接続先を切り替えるスイッチとを有し、前記容量素子のうち少なくとも１つが入力信号に接続され、前記スイッチの切り替えによる前記容量素子の接続状態に応じた出力信号を生成する容量ＤＡＣと、
前記容量ＤＡＣへ前記参照電圧を供給する参照電圧発生回路と、
前記出力信号に応じた比較結果を出力する比較器と、
前記比較器による比較結果に応じたデジタル信号を出力する逐次比較レジスタと、
前記比較器による比較結果に応じて前記容量素子の接続状態を制御する制御回路と、
を備え、
前記制御回路は、所定の電圧をサンプリングした場合の前記デジタル信号である変換結果と前記サンプリングをした場合の誤差の無い理想的な前記デジタル信号である理想コードとを比較し、この比較の結果に応じて前記デジタル信号の誤差を低減するための補正を行うよう制御し、
前記入力信号に接続される前記容量素子は、前記入力信号の代わりに前記参照電圧に接続し、
前記容量ＤＡＣは、前記容量素子のうち、比較時の間は接続先が変わらず、かつ、サンプリング時に接続される前記参照電圧と比較時に接続される前記参照電圧とが異なる容量素子における、前記サンプリング時に接続される前記参照電圧と前記比較時に接続される前記参照電圧との差分に応じて前記所定の電圧が決まることを特徴するアナログデジタル変換器。
【請求項２】
バイナリ重み付けされた容量値を有する１つ以上の容量素子と前記容量素子の接続先を切り替えるスイッチとを有し、前記容量素子のうち少なくとも１つが入力信号に接続され、前記スイッチの切り替えによる前記容量素子の接続状態に応じた出力信号を生成する容量ＤＡＣと、
前記容量ＤＡＣへ前記参照電圧を供給する参照電圧発生回路と、
前記出力信号に応じた比較結果を出力する比較器と、
前記比較器による比較結果に応じたデジタル信号を出力する逐次比較レジスタと、
前記デジタル信号に応じて前記容量素子の接続状態を制御する制御回路と、
を備え、
前記制御回路は、所定の電圧をサンプリングした場合の前記デジタル信号である変換結果と前記サンプリングをした場合の誤差の無い理想的な前記デジタル信号である理想コードとを比較し、この比較の結果に応じて前記デジタル信号の誤差を低減するための補正を行うよう制御する、ことを特徴とするアナログデジタル変換器。
【請求項３】
前記所定の電圧である補正電圧を生成する補正電圧発生回路、
をさらに備えることを特徴とする請求項２に記載のアナログデジタル変換器。
【請求項４】
前記容量ＤＡＣは、１つ以上の前記容量素子を備える１つ以上の容量バンクを有し、前記容量バンクごとに異なる前記参照電圧を用い、
参照電圧発生回路は、生成する前記参照電圧を調整する機能を有し、
前記制御回路は、前記容量バンクごとに、前記変換結果と前記理想コードとの比較結果に基づいて当該容量バンクが用いる前記参照電圧を昇圧または降圧するよう前記参照電圧発生回路を制御することを特徴とする請求項１乃至３のいずれか一項に記載のアナログデジタル変換器。
【請求項５】
前記出力信号に補正値を加算するデジタル補正回路、
をさらに備え、
前記容量ＤＡＣは、１つ以上の前記容量素子を備える１つ以上の容量バンクを有し、前記容量バンクごとに異なる前記参照電圧を用い、
参照電圧発生回路は、補正対象のビットより下位のビットに対応する前記容量バンクにおける前記容量素子の入力レンジの一部が重複するよう前記参照電圧を生成し、
前記制御回路は、補正対象のビットより下位のビットの前記変換結果と前記理想コードとの比較結果に基づいて補正対象のビットに対応する前記容量素子の前記補正値を求め前記デジタル補正回路に通知することを特徴とする請求項１乃至４のいずれか一項に記載のアナログデジタル変換器。
【請求項６】
前記制御回路は、前記理想コードとの比較の対象として２以上の前記変換結果の平均値を用いることを特徴する請求項１乃至４のいずれか一項に記載のアナログデジタル変換器。
【請求項７】
受信信号を増幅する増幅器と、
前記増幅された受信信号をデジタル信号に変換する請求項１乃至６のいずれか一項に記載のアナログデジタル変換器、を備えることを特徴とする受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、アナログデジタル変換器および受信機に関する。
【背景技術】
【０００２】
逐次比較型ＡＤＣ（Analog  to  Digital  Converter）では、容量ＤＡＣ（Digital  to  Analog  Converter）に参照電圧を入力し、容量ＤＡＣの設定電圧と入力電圧を比較して両者が最も近づくように容量ＤＡＣを制御することにより入力電圧をデジタルコードへ変換している。
【０００３】
容量ＤＡＣは複数の容量バンク（容量アレイ）で構成されており、各容量バンクの設定電圧により閾値が設定され、この閾値を用いてビット判定を行う。このため、設定電圧にずれがあると閾値にずれが生じ、この閾値のずれにより変換結果（デジタルコード）に誤差が生じるという問題があった。設定電圧のずれの要因としては、容量ＤＡＣを構成する各容量のばらつきや、複数の参照電圧を用いる場合の参照電圧のばらつき等がある。
【先行技術文献】
【特許文献】
【０００４】
【非特許文献１】K.H.Hadidi，V.S.Tso  and  G.C.Temes，“An  8−b  1.3−MHz  Successive−Approximation  A／D  Converter，”JSSC，Jun，1990．
【非特許文献２】F.Kuttner，“A  1.2V  10b  20MSample／s  non−binary  successive  approximation  ADC  in  0.13um  CMOS，”ISSCC  2002，pp．176-177，2002.
【非特許文献３】A.N.Karanicolas，H.S.Lee  and  K.L.Bacrania，“A  15−b  1−MSsample／s  Digitally  Self−Calibrated  Pipeline  ADC，”JSSC，pp.1207−1215，Dec  1993.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態は、回路面積の増大を抑えてアナログデジタル変換結果の誤差を低減することができるアナログデジタル変換器を提供する。
【課題を解決するための手段】
【０００６】
本願発明の一態様によれば、１つ以上の容量素子を有し、容量素子のうち少なくとも１つが入力信号に接続され、容量素子の接続状態に応じた出力信号を生成する容量ＤＡＣと、容量ＤＡＣへ前記参照電圧を供給する参照電圧発生回路と、出力信号に応じた比較結果を出力する比較器と、比較器による比較結果に応じたデジタル信号を出力する逐次比較レジスタと、比較器による比較結果に応じて容量素子の接続状態を制御する制御回路と、を備え、制御回路は、所定の電圧をサンプリングした場合のデジタル信号である変換結果とサンプリングをした場合の誤差の無い理想的なデジタル信号である理想コードとを比較し、この比較の結果に応じてデジタル信号の誤差を低減するための補正を行うよう制御する。また、入力信号に接続される容量素子は、入力信号の代わりに参照電圧に接続し、容量ＤＡＣは、容量素子のうち、比較時の間は接続先が変わらず、かつ、サンプリング時に接続される参照電圧と比較時に接続される参照電圧とが異なる容量素子における、サンプリング時に接続される参照電圧と比較時に接続される参照電圧との差分に応じて所定の電圧が決まる。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１の実施の形態にかかるアナログデジタル変換器の構成例を示すブロック図である。
【図２】図２は、比較例の逐次比較型のＡＤ変換器の構成例を示す図である。
【図３】図３は、第１の実施の形態の容量ＤＡＣの構成例を示す図である。
【図４】図４は、比較例の逐次比較ＡＤ変換の概念を示す図である。
【図５】図５は、ｂａｎｋ＃２の参照電圧に誤差が生じた場合の比較例の逐次比較ＡＤ変換の概念を示す図である。
【図６】図６は、第１の実施の形態の参照電圧補正の概念を示す図である。
【図７】図７は、最下位容量バンクから補正処理を行う場合の第１の実施の形態の参照電圧補正手順の一例を示すフローチャートである。
【図８】図８は、最上位容量バンクから補正処理を行う場合の第１の実施の形態の参照電圧補正手順の一例を示すフローチャートである。
【図９】図９は、第２の実施の形態にかかるＡＤ変換器の構成例を示すブロック図である。
【図１０】図１０は、第２の実施の形態の容量ＤＡＣの構成例を示す図である。
【図１１】図１１は、第２の実施の形態の補正時の回路状態を示す図である。
【図１２】図１２は、第２の実施の形態の参照電圧補正の概念を示す図である。
【図１３】図１３は、最下位容量バンクから補正処理を行う場合の第２の実施の形態の参照電圧補正手順の一例を示すフローチャートである。
【図１４】図１４は、最上位容量バンクから補正処理を行う場合の第２の実施の形態の参照電圧補正手順の一例を示すフローチャートである。
【図１５】図１５は、第３の実施の形態にかかる電圧調整抵抗ＤＡＣの構成例を示す図である。
【図１６】図１６は、抵抗ＤＡＣの構成例を示す図である。
【図１７】図１７は、Ｒ−２Ｒ型の抵抗ＤＡＣを用いる電圧調整抵抗ＤＡＣの回路構成例を示す図である。
【図１８】図１８は、可変抵抗Ｒｃの抵抗値と参照電圧ＶR2の関係の一例を示す図である。
【図１９】図１９は、抵抗ＤＡＣに電圧調整機能を持たせた電圧調整抵抗ＤＡＣの構成例を示す図である。
【図２０】図２０は、第５の実施の形態のＡＤ変換回路の構成例を示す図である。
【図２１】図２１は、比較例の非バイナリ重みを用いた容量ＤＡＣの構成例を示す図である。
【図２２】図２２は、比較例の非バイナリ重みを用いた逐次比較動作と各サイクルの入力レンジの概念を示す図である。
【図２３】図２３は、容量にばらつきがある場合の非バイナリ重みを用いた逐次比較動作と各サイクルの入力レンジの概念を示す図である。
【図２４】図２４は、第５の実施の形態の容量ＤＡＣの構成例を示す図である。
【図２５】図２５は、第５の実施の形態の容量ＤＡＣの補正動作における回路状態の一例を示す図である。
【図２６】図２６は、第５の実施の形態の容量ＤＡＣの動作概念図を示す図である（プラス方向の誤差がある場合）。
【図２７】図２７は、第５の実施の形態の容量ＤＡＣの動作概念図を示す図である（誤差のない場合）。
【図２８】図２８は、第５の実施の形態の容量ＤＡＣの動作概念図を示す図である（マイナス方向の誤差がある場合）。
【図２９】図２９は、最下位ビットから補正値を求める場合の第５の実施の形態の補正値算出手順の一例を示す図である。
【図３０】図３０は、最上位ビットから補正値を求める場合の第５の実施の形態の補正値算出手順の一例を示す図である。
【図３１】図３１は、第６の実施の形態のＡＤ変換回路の構成例を示す図である。
【図３２】図３２は、第６の実施の形態の容量ＤＡＣの補正値算出動作例を示す図である。
【図３３】図３３は、第６の実施の形態の動作概念を示す図である。
【図３４】図３４は、最下位ビットから補正値を求める場合の第６の実施の形態の補正値算出手順の一例を示す図である。
【図３５】図３５は、最上位ビットから補正値を求める場合の第６の実施の形態の補正値算出手順の一例を示す図である。
【図３６】図３６は、第７の実施の形態のＡＤ変換回路の構成例を示す図である。
【図３７】図３７は、第７の実施の形態の補正処理手順の一例を示す図である。
【図３８】図３８は、第８の実施の形態のＡＤ変換回路の構成例を示す図である。
【図３９】図３９は、第８の実施の形態の補正処理手順の一例を示す図である。
【図４０】図４０は、第１０の実施の形態の受信機の構成例を示す図である。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態にかかるアナログデジタル変換器および受信機を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
【０００９】
（第１の実施の形態）
図１は、第１の実施の形態にかかるアナログデジタル変換器（以下、ＡＤ変換器という）の構成例を示すブロック図である。本実施の形態のＡＤ変換器は、逐次比較型ＡＤＣと呼ばれるアナログデジタル変換器であり、図１に示すように、容量ＤＡＣ１、電圧調整抵抗ＤＡＣ２、比較器３、逐次比較レジスタ４、制御回路５、スイッチ６および補正電圧発生回路７を備える。
【００１０】
容量ＤＡＣ１は、スイッチ１２および容量バンク１１−１〜１１−Ｍ（Ｍは１以上の整数）を備える。容量バンク１１−１〜１１−Ｍは、それぞれＮ（Ｎは１以上の整数）個の容量（容量素子）とＮ個のスイッチを備える。電圧調整抵抗ＤＡＣ２は、参照電圧＃ｋ（ｋ＝１，２，…Ｍ）を生成する。容量バンク１１−ｋ（ｋ＝１，２，…Ｍ）には、電圧調整抵抗ＤＡＣ２より参照電圧＃ｋが供給される。比較器３は、容量ＤＡＣ１からの出力信号に応じて、サンプリングされた電圧と容量ＤＡＣ１内の容量素子の接続状態に対応する電圧との差に対応する比較結果を出力する。なお、本実施の形態では、制御回路５に逐次比較レジスタ４を経由して比較器３による比較結果が入力されるようにしているが、制御回路５に比較器３から直接比較結果を入力されるように構成してもよい。
【００１１】
ここで、比較する逐次比較型のＡＤ変換器の構成例を用いて、複数の参照電圧を用いる逐次比較型のＡＤ変換器の基本動作を説明する。図２は、比較する逐次比較型のＡＤ変換器の構成例を示す図である。比較例の逐次比較型のＡＤ変換器は、容量ＤＡＣ１０１、抵抗ＤＡＣ１０２、比較器１０３および逐次比較型ＡＤＣ制御回路（Digital  Circuit）１０４で構成される。
【００１２】
容量ＤＡＣの小面積化技術として、容量ＤＡＣを複数の容量バンク（アレイ）に分割し、それぞれの容量バンクで異なる参照電圧を用いる技術がある。図２は、このように複数の参照電圧を用いる逐次比較型のＡＤ変換器の構成例を示している。このようなＡＤ変換器では、ＡＤ変換器への入力レンジを決める電圧（Ｖｒｅｆ)を基本として、各容量バンクに入力される参照電圧に重みがつけられる。参照電圧の重みは、容量アレイの分解能により決定される。例えば、容量バンクが上位と下位の２つあり、そのうち上位の分解能がＮａであるとすれば、上位はＶｒｅｆ、下位はＶｒｅｆ／２Ｎａとなる。
【００１３】
図２に示すＡＤ変換器は、１つのサンプル容量（２Ｃ）と３つの容量バンク（容量アレイ）で構成されている。容量バンクは、それぞれ３種類の容量Ｃ，Ｃ／２，Ｃ／４で構成される。各容量は例えばコンデンサである。各容量バンクには、それぞれＶｒｅｆ，Ｖｒｅｆ／８，Ｖｒｅｆ／６４の参照電圧が供給されている。すべての容量の一端は共通端子（すべての容量を１つの共通信号線に接続するための端子）に接続され、共通端子を接続する信号線は比較器１０３の入力に接続される。
【００１４】
この回路の基本動作は、（ａ）信号サンプル、（ｂ）逐次比較の２つである。（ｂ）逐次比較は、（ｂ−１）ＭＳＢの変換を行うＭＳＢ（Most  Significant  Bit）変換サイクル、（ｂ−２）ＭＳＢより１ビット下位のビットの変換を行う（ＭＳＢ−１）変換サイクル、…のように必要な分解能に応じてビットごとに変換が逐次的に行われる。
【００１５】
（ａ）信号サンプルでは、スイッチ１０５、スイッチＳ１、スイッチＳ３，Ｓ５，Ｓ７，Ｓ９，Ｓ１１，Ｓ１３，Ｓ１５，Ｓ１７，Ｓ１９がＯＮとなり（他のスイッチはＯＦＦ）、サンプル容量によりサンプル（入力電圧Ｖｉｎ）が保持される。（ｂ）逐次比較では、スイッチＳ１はＯＦＦ、スイッチＳ２がＯＮとなり、その他のスイッチの状態は、各変換サイクルにより異なる。
【００１６】
図２の回路の場合、（ｂ−１）ＭＳＢ変換サイクルでは、スイッチＳ４，Ｓ５，Ｓ７，Ｓ９，Ｓ１１，Ｓ１３，Ｓ１５，Ｓ１７，Ｓ１９がＯＮとなり、この状態の比較器１０３の比較結果に基づいてスイッチＳ３、スイッチＳ４のいずれかをＯＮとする（ＯＮとした場合に入力電圧との差が少ない方のスイッチがＯＮとなる）。（ｂ−２）（ＭＳＢ−１）変換サイクルでは、Ｓ６，Ｓ７，Ｓ９，Ｓ１１，Ｓ１３，Ｓ１５，Ｓ１７，Ｓ１９がＯＮとなる。このとき、スイッチＳ３、スイッチＳ４は、（ｂ−１）ＭＳＢ変換サイクルの変換結果に応じていずれか一方がＯＮとなる。（ｂ−１）ＭＳＢ変換サイクルの変換結果が“１”の場合はスイッチＳ４が、（ｂ−１）ＭＳＢ変換サイクルの変換結果が“０”の場合はスイッチＳ３がＯＮとなる。以降、ＬＳＢまでビットごとに変換サイクルが順次行われる。この動作により、比較器１０３へ入力される電圧Ｖｏｕｔは以下の式（１）のようになる。
【００１７】
【数１】
2013150117.tif 000003
【００１８】
ここで、Ｖｒｅｆ２は２番目の容量バンクの参照電圧、Ｖｒｅｆ３は３番目の容量バンクの参照電圧を示す。１番目の容量バンクの参照電圧はＶｒｅｆであり、これはＡＤ変換器の入力レンジを決める電圧と同じである。Ｄ［８］〜Ｄ［０］は、比較器１０３により得られたデジタルコード（すなわち、デジタル信号）を示す。図２に示すように、各参照電圧は、Ｖｒｅｆ２＝Ｖｒｅｆ／８、Ｖｒｅｆ３＝Ｖｒｅｆ／６４であるから、上記式（１）は以下の式（２）となる。
【００１９】
【数２】
2013150117.tif 000004
【００２０】
式（２）により、参照電圧発生回路である抵抗ＤＡＣ１０２が、Ｖｒｅｆに対して正確にそれぞれ１／８、１／６４となるバイナリ重みの電圧を、Ｖｒｅｆ２、Ｖｒｅｆ３として発生できれば精度の良いＡＤ変換が可能である。しかしながら、Ｖｒｅｆ２、Ｖｒｅｆ３に対するバイナリ重みが正確でない場合、２番目の容量バンクと３番目の容量バンクのＡＤ変換で誤差が生じるため、ミスコードの原因となる。このように、複数の参照電圧を用いる場合、参照電圧のばらつきが変換結果の誤差の発生原因となる。
【００２１】
図３は、本実施の形態の容量ＤＡＣ１の構成例を示す図である。図３では、容量バンクの数は容量バンク１１−１〜１１−３の３つとし、簡単のため各容量バンクは１つの容量（容量値１Ｃ）を備える。具体的には、容量バンク１１−１は、容量（容量素子）１２１とスイッチ１３１を備え、容量バンク１１−２は、容量１２２とスイッチ１３２を備え、容量バンク１１−３は、容量１２３とスイッチ１３３を備える。したがって、各容量バンクは１ビットに対応し、図３の構成例では３ビットのＡＤ変換を行うことができる。
【００２２】
なお、図２の例では、入力電圧Ｖｉｎ（サンプル）を保持するためのサンプル容量を有しているが、図３では、サンプル容量を備えず、各容量がサンプルホールドとしての機能も有する構成を示している。各容量はＶｉｎに接続可能とし、（ａ）信号サンプルでは、スイッチ１２はＯＮとし、スイッチ１３１，１３２，１３３は、Ｖｉｎに接続する。
【００２３】
比較例の逐次比較型のＡＤ変換方法を図３の構成例で実施した場合の動作を説明する。はじめに参照電圧にばらつきがなく理想的な場合の、比較例の逐次比較型のＡＤ変換器の基本動作を説明する。図４は、比較例の逐次比較ＡＤ変換の概念を示す図である。図４では、図３に示す容量バンクの構成を前提とした逐次比較ＡＤ変換の概念を示している。図４の縦軸は電圧を意味し、横軸は時間（（ｂ）逐次比較による各ビットの変換サイクル）を意味する。容量バンク１１−１には、参照電圧Ｖｒｅｆが供給され、容量バンク１１−２には、参照電圧Ｖｒｅｆ２＝Ｖｒｅｆ／２が供給され、容量バンク１１−３には、参照電圧Ｖｒｅｆ３＝Ｖｒｅｆ／４が供給される。また、以下の本実施の形態の説明では、容量バンク１１−ｋ（ｋ＝１，２，３）をｂａｎｋ＃ｋと略して表記している。
【００２４】
図４には、ｂａｎｋ＃１，＃２，＃３（すなわち容量バンク１１−１，１１−２，１１−３）のそれぞれの入力レンジおよび閾値電圧を示している。閾値電圧は、各ビットの出力コードが“０”となるか“１”となるかの境目の電圧を示している。入力レンジ２０１は、ｂａｎｋ＃１の入力レンジを示し、入力レンジ２０２は、ｂａｎｋ＃２の入力レンジを示し、入力レンジ２０３は、ｂａｎｋ＃３の入力レンジを示している。また、閾値電圧２０４は、ｂａｎｋ＃１の閾値電圧を示し、閾値電圧２０５，２０６は、ｂａｎｋ＃２の閾値電圧を示し、閾値電圧２０７は、ｂａｎｋ＃３の閾値電圧を示している。
【００２５】
比較例の逐次比較型のＡＤ変換方法は、（ｂ）逐次比較において、ＭＳＢ（ｂａｎｋ＃１に対応）から順に各ビットの変換サイクルが実施される。各容量バンクの入力レンジは、各バンクの参照電圧である。したがって、ｂａｎｋ＃１の入力レンジ２０１はＶｒｅｆであり、ｂａｎｋ＃２の入力レンジ２０２はＶｒｅｆ／２であり、ｂａｎｋ＃３の入力レンジ２０３はＶｒｅｆ／４である。参照電圧が理想通りに設定できていれば、入力レンジ同士のかぶり（オーバーラップ）もレンジ間の隙間（抜け）も無く、正確にＡＤ変換が行われる。
【００２６】
具体的には、例えば、ｂａｎｋ＃１における変換結果が“１”の場合、ｂａｎｋ＃２の入力レンジ２０２は、ｂａｎｋ＃１の入力レンジ２０１の中央である閾値電圧２０４から上の上半分に対応する。また、ｂａｎｋ＃１における変換結果が“０”の場合、ｂａｎｋ＃２の入力レンジ２０６は、ｂａｎｋ＃１の入力レンジ２０１の中央である閾値電圧２０４から下の下半分に対応する。そして、ｂａｎｋ＃１における変換結果が“１”の場合のｂａｎｋ＃２の閾値電圧２０５は、入力レンジ２０２の中央となる。すなわち、ｂａｎｋ＃１における変換結果が“１”の場合のｂａｎｋ＃２の閾値電圧２０５は、ｂａｎｋ＃１の入力レンジ２０１の上から１／４の位置となる。同様に、ｂａｎｋ＃１における変換結果が“０”の場合のｂａｎｋ＃２の閾値電圧２０６は、ｂａｎｋ＃１の入力レンジ２０１の下から１／４の位置となる。
【００２７】
本実施の形態のＡＤ変換器における通常のＡＤ変換動作、すなわちＡＤ変換対象の入力電圧（外部電圧）に対するＡＤ変換動作に特に制約はなく比較例と同様の方法を用いることができる。具体的には、制御回路５が、スイッチ６を制御して入力電圧と容量ＤＡＣ１を接続する。そして、制御回路５が、容量ＤＡＣ１内の各スイッチを制御して、（ａ）信号サンプル、（ｂ）逐次比較を実施する。（ｂ）逐次比較では、各変換サイクルで、変換対象のビットに対応する容量が参照電圧に接続される。そして、容量ＤＡＣ１からの出力が比較器３へ入力され、比較器３の比較結果により逐次比較レジスタ４に対応するビット値が設定される。そして、全てのビットについての変換サイクルが終了すると、逐次比較レジスタ４に設定された値がＡＤ変換結果（デジタルコード（デジタル信号））として出力される。なお、意図的に入力レンジ同士のかぶり（オーバーレンジ）を設けることもあるが、その場合でも、逐次的に上位のビットから変換していく点は比較例と同様である。
【００２８】
図５は、ｂａｎｋ＃２の参照電圧に誤差が生じた場合の比較例の逐次比較ＡＤ変換の概念を示す図である。図５の例では、ｂａｎｋ＃２の参照電圧が理想値よりも小さくなった場合を仮定している。入力レンジ２０１は図４の例を同様である。閾値電圧２０５，２０６は、図４で示した理想的な場合のｂａｎｋ＃２の閾値電圧を示している。入力レンジ２１１，２１２は、ｂａｎｋ＃２の参照電圧に誤差が生じた場合のｂａｎｋ＃２の実際の入力レンジを示しており、入力レンジ２１５〜２１８は、ｂａｎｋ＃２の参照電圧に誤差が生じた場合のｂａｎｋ＃３の実際の入力レンジを示している。また、閾値電圧２１３，２１４は、ｂａｎｋ＃２の参照電圧に誤差が生じた場合のｂａｎｋ＃２の実際の閾値電圧を示しており、閾値電圧２１９〜２２２は、ｂａｎｋ＃２の参照電圧に誤差が生じた場合のｂａｎｋ＃３の実際の閾値電圧を示している。
【００２９】
図５に示すように、閾値電圧２１３，２１４は、理想的な閾値電圧２０５，２０６より低くなり、この差の分がミスコードの要因となる。具体的には、図５に示すような参照電圧の誤差が生じた場合、ｂａｎｋ＃３の実際の入力レンジにオーバーラップが生じ、図５の右端に示すＡＤ変換器の出力コード（ＡＤＣ  Output  Code）において、“１”と“５”が無くなり、ミスコードとなる。
【００３０】
本実施の形態のＡＤ変換器は、参照電圧の誤差が生じた場合のミスコードの発生を防ぐために、制御回路５が電圧調整抵抗ＤＡＣ２を制御することにより参照電圧を補正する機能を有する。
【００３１】
図６は、本実施の形態の参照電圧補正の概念を示す図である。図６の例では、図３の構成例において、ｂａｎｋ＃２の参照電圧が理想値より小さい場合の補正の様子を示している。入力レンジ３０１は、補正前のｂａｎｋ＃２の入力レンジを示している。このような場合、本実施の形態ではｂａｎｋ＃２の参照電圧を補正する。具体的には、制御回路５が、スイッチ６を制御して補正電圧発生回路７と容量ＤＡＣ１を接続させ、補正電圧発生回路７が既知の補正電圧を容量ＤＡＣ１へ入力する。そして、制御回路５は、補正対象となる容量バンクに対応するビット以下のビットの変換結果に基づいて参照電圧の補正を実施する。
【００３２】
図６の例では、Ｖｒｅｆ／４となる補正電圧３０２を容量ＤＡＣ１へ入力した例を示している。図６の例では、補正電圧３０２を入力することにより、理想的な参照電圧であればｂａｎｋ＃１（１ビット目）の変換では“０”が出力され、ｂａｎｋ＃２（２ビット目）の変換では“０”が出力され、ｂａｎｋ＃３（３ビット目）の変換では“１”が出力されるはずである。なお、ｂａｎｋ＃２では、Ｖｒｅｆ／４が理想的な閾値電圧となっているが、ここではＶｒｅｆ／４が入力された場合には“０”が出力され、Ｖｒｅｆ／４を超えた場合に“１”が出力されるとする。
【００３３】
一方、図６に示したようにｂａｎｋ＃２の参照電圧が理想値より小さく誤差がある場合、入力レンジ３０１が小さくなることにより、閾値電圧も低下する。従って、ｂａｎｋ＃２の参照電圧に図６に示した誤差がある場合、補正電圧３０２が入力されると、ｂａｎｋ＃２の変換では、“１”が出力され、ｂａｎｋ＃３の変換では、“０”が出力される。
【００３４】
本実施の形態では、制御回路５は、補正対象のｂａｎｋに対応するビット以下の変換結果に基づいて、電圧調整抵抗ＤＡＣ２を制御して補正対象のｂａｎｋに供給する参照電圧を調整する。ｂａｎｋ＃２を補正対象とするときは２ビット目と３ビット目の変換結果を参照する。図６の例では、補正前は、“１０”という変換結果が得られる。制御回路５は、補正電圧の値に対応する正しい変換結果（以下理想コードという）を保持し、理想コードのうちの参照対象のビット（この例では、“０１”）と、補正電圧の入力により得られた変換結果を比較し、理想コードと変換結果が一致しない場合に参照電圧の調整を実施する。図６の例では、理想コードと変換結果が一致しないため、ｂａｎｋ＃２に供給する参照電圧を昇圧させるよう電圧調整抵抗ＤＡＣ２を制御し、変換結果が”０１“となったときに昇圧を停止させる。これにより、ｂａｎｋ＃２に供給する参照電圧を正しい値に設定することができる。昇圧させる電圧調整は、例えばデジタル的に行い、調整ステップをｂａｎｋ＃１の１ＬＳＢよりも十分に小さく設定することで、正確に電圧調整を行うことができる。
【００３５】
なお、理想コードと変換結果が一致していても参照電圧が正しいとは限らない。例えば、ｂａｎｋ＃２の参照電圧が理想値より大きい場合、Ｖｒｅｆ／４の補正電圧３０２を入力した結果”０１“が出力されることもある。従って、Ｖｒｅｆ／４の補正電圧３０２を入力して、２ビット目と３ビット目の値が理想コードと一致した場合、さらにｂａｎｋ＃２の参照電圧が理想値より大きいかを確認する必要がある。この方法としては、例えば、参照電圧を降下させていき、変換結果が”１０“となる境目となるように参照電圧を調整する。
【００３６】
なお、補正電圧の値は、Ｖｒｅｆ／４に限定されず、容量ＤＡＣ１へ入力することにより変換結果の誤差の有無を判定できる既知の値であればどのような値でもよい。また、補正電圧を複数発生可能とし、それぞれの補正電圧を入力した場合の複数の変換結果に基づいて参照電圧を調整してもよい。例えば、閾値電圧をはさんで上下の２種類の補正電圧を順次入力し、それぞれの補正電圧を入力した場合の変換結果を用いることにより、参照電圧が大きいか小さいかを判定する。その後、閾値電圧に一致する補正電圧を入力して、上述のように参照電圧を昇圧または降圧させる微調整を行うようにしてもよい。また、補正対象のビットごとに補正電圧を異なる値としてもよい。
【００３７】
このように、本実施の形態の参照電圧補正では、補正対象となる参照電圧を使用する容量バンク以下を用いてＡＤ変換動作を行うことにより補正を行う。したがって、補正処理は、補正対象のビットより下位ビットは正しい参照電圧であると仮定する。このことから、例えば、最下位ビットから順に上位ビットまで再帰的に補正処理を行うことができる。
【００３８】
図７は、最下位容量バンクから補正処理を行う場合の本実施の形態の参照電圧補正手順の一例を示すフローチャートである。まず、補正対象の容量バンクを示す変数ｉをｉ＝Ｍと設定する（ステップＳ１）。図１に示すように、容量ＤＡＣ１は容量バンク１１−１〜１１−Ｍ（ｂａｎｋ＃１〜ｂａｎｋ＃Ｍ）のＭ個の容量バンクを備え、容量バンク１１−１（ｂａｎｋ＃１）がＭＳＢに対応し、容量バンク１１−Ｍ（ｂａｎｋ＃Ｍ）がＬＳＢ（Least  Significant  Bit）に対応するとする。
【００３９】
制御回路５は、補正電圧を容量ＤＡＣ１へ入力する（ｂａｎｋ＃ｉ用の補正電圧生成する）よう制御し（ステップＳ２）、ｂａｎｋ＃ｉ以下（ｂａｎｋ＃ｉに対応するビット以下のビットに対応するｂａｎｋ）を用いてＡＤ変換を実施する（ステップＳ３）。そして、制御回路５は、ＡＤ変換結果が正しいか否かを判断する（ステップＳ４）。
【００４０】
ＡＤ変換結果が正しい場合（ステップＳ４  Ｙｅｓ）、制御回路５は、ｉが１以下であるか否かを判断し（ステップＳ５）、ｉが１以下である場合（ステップＳ５  Ｙｅｓ）、補正処理を終了する。ｉが１以下でない場合（ステップＳ５  Ｎｏ）、ｉ＝ｉ−１とし（ステップＳ７）、ステップＳ２へ戻る。また、ＡＤ変換結果が正しくない場合（ステップＳ４  Ｎｏ）、制御回路５は、参照電圧の調整を行い（ステップＳ６）、ステップＳ２へ戻る。
【００４１】
なお、上記のステップＳ４では、単にＡＤ変換結果が理想コードに一致するかの判断に加えて、上述したようにＡＤ変換結果が理想コードに一致した場合の閾値電圧が理想的な位置となっているかの確認も含む。すなわち、ＡＤ変換結果が理想コードに一致した場合に、参照電圧を少しでも降圧（または昇圧）させると理想コードと一致しなくなるか否かの確認を含む。参照電圧を降圧（または昇圧）させてすぐに理想コードと一致しなくなる場合は閾値電圧が正しい位置となっていると確認でき、すぐに理想コードと一致しなくならない場合は、閾値電圧が正しい位置でないため、ステップＳ４でＮｏに進み、電圧調整（ステップＳ６）へ進み理想コードと一致しなくなる境目まで参照電圧の降圧（または昇圧）を継続する。
【００４２】
以上は最下位容量バンクから補正処理を行う例を示したが、補正処理の順番はこれに限定されない。例えば、最上位容量バンクから補正処理を行ってもよいし、また、中間の最上位容量バンクから補正処理を行う等としてもよい。
【００４３】
図８は、最上位容量バンクから補正処理を行う場合の本実施の形態の参照電圧補正手順の一例を示すフローチャートである。まず、補正対象の容量バンクを示す変数ｉをｉ＝１と設定する（ステップＳ１１）。ステップＳ１２〜ステップＳ１４は、図７のステップＳ２〜ステップＳ４と同様である。ステップＳ１４の後、制御回路５は、ｉがＭ以上であるか否かを判断し（ステップＳ１５）、ｉがＭ以上である場合（ステップＳ１５  Ｙｅｓ）、補正処理を終了する。ｉがＭ以上でない場合（ステップＳ１５  Ｎｏ）、ｉ＝ｉ＋１とし（ステップＳ１７）、ステップＳ１２へ戻る。
【００４４】
なお、一般的には、最下位ビットを含めたいくつかの下位ビットの誤差は、ＡＤ変換器の全体の性能に影響からすれば十分小さいため、性能劣化要因とならない場合がある。この場合、いくつかの下位ビットを補正対象から除いて補正処理を実施してもよい。
【００４５】
以上述べた補正処理の後、制御回路５が、スイッチ６を制御して入力電圧と容量ＤＡＣ１を接続して、入力電圧に対して通常のＡＤ変換を実施すれば正しいＡＤ変換結果を出力することができる。
【００４６】
また、図１に示したグランド電圧の代わりに任意の基準電圧を用いてもよい。容量ＤＡＣ１の出力として入力電圧と任意の基準電圧との残差信号が得られれば良い。例えば、グランド電圧の代わりに基準電圧Ａを利用した場合、参照電圧としてＶｒｅｆ＋Ａを使用すれば、基準信号との差分電圧はＶｒｅｆとなり、上述の動作と同様の動作を実現できる。
【００４７】
また、差動回路を用いる場合、それぞれの回路の接地電圧（グランド電圧）に当たる端子同士を接続（ショート）させることで、接地電圧が無くとも同じ動作を実現することができる。以上のことから、本実施の形態のＡＤ変換器は、必ずしもグランド電圧を必要とするわけではない。
【００４８】
なお、本実施の形態では、参照電圧を供給する参照電圧発生回路として、電圧調整抵抗ＤＡＣ２を用いることとしたが、参照電圧発生回路は、発生させる参照電圧の電圧調整が可能であればよく、抵抗ＤＡＣ以外の参照電圧発生回路を用いてもよい。この場合も同様に、制御回路５が、参照電圧発生回路が発生させる参照電圧を制御すればよい。
【００４９】
以上のように、本実施の形態では、補正電圧を容量ＤＡＣ１へ入力し、制御回路５が、ＡＤ変換結果と補正電圧に対応する理想コードに基づいて参照電圧を調整するようにした。このため、複数の参照電圧を用いる場合にも、参照電圧のばらつきにより閾値電圧のずれを補正することができ、ＡＤ変換結果の誤差を低減することができる。
【００５０】
（第２の実施の形態）
図９は、第２の実施の形態にかかるＡＤ変換器の構成例を示すブロック図である。本実施の形態のＡＤ変換器は、第１の実施の形態のＡＤ変換器から補正電圧発生回路７を削除し、容量ＤＡＣ１の代わりに容量ＤＡＣ１ａを備える以外は第１の実施の形態と同様である。第１の実施の形態と同様の機能を有する構成要素は、第１の実施の形態と同一の符号を付して重複する説明を省略する。
【００５１】
図１０は、本実施の形態の容量ＤＡＣ１ａの構成例を示す図である。図１０に示す構成例では、図３の構成例と比較して容量の数が増えており、容量バンク１１ａ−１を除き、２ビットのＡＤ変換が可能な構成としている。図１０のＡＤ変換器では、容量バンク１１ａ−２は容量バンク１１ａ−１の出力レンジを１ビット分カバーするため、オーバーレンジ（通常の逐次比較ＡＤ変換で必要な入力レンジに加え、さらに上下の入力レンジを追加）している。容量バンク１１ａ−３も、同様に、１ビット分オーバーレンジしている。このため、容量バンク１１ａ−１の参照電圧をＶｒｅｆとし、容量バンク１１ａ−２の参照電圧をＶｒｅｆ２＝Ｖｒｅｆ、容量バンク１１ａ−３の参照電圧をＶｒｅｆ３＝Ｖｒｅｆ／２と設定している。
【００５２】
１ビットの容量バンク１１ａ−１は１つの１Ｃの１つの容量（容量１２１）とスイッチ１３１で構成され、２ビットの容量バンク１１ａ−２は１Ｃ，Ｃ／２の２つの容量（容量１２２，１２４）とスイッチ１３２，１３４で構成され、２ビットの容量バンク１１ａ−３は１Ｃ，Ｃ／２の２つの容量（容量１２３，１２５）とスイッチ１３３，１３５で構成される。
【００５３】
なお、ここでは、容量バンク１１ａ−２、１１ａ−３の両方を２ビットとしてオーバーレンジしているが、補正対象となる容量バンクに対応するビット以下のビットに対応する容量バンクのうち、少なくとも１つの容量バンクをオーバーレンジするようにすればよい。
【００５４】
図１１は、本実施の形態の補正時の回路状態を示す図である。本実施の形態のＡＤ変換器は、信号サンプルを実施するモード（信号サンプルモード）、逐次比較を実施するモード（逐次比較モード）の２モードで動作する。図１１の例では、容量バンク１１ａ−２の参照電圧Ｖｒｅｆ２を補正対象としている。図１１（ａ）は、信号サンプルモードの回路状態を示し、図１１（ｂ）は逐次比較モードの回路状態を示している。
【００５５】
図１１（ａ）に示すように、信号サンプルモードでは、スイッチ１２はＯＮとなり、容量バンク１１ａ−２の容量１２４はスイッチ１３４によりＶｒｅｆ２に接続され、その他の容量は接地電圧に接続される。図１１（ｂ）に示すように、逐次比較モードでは、スイッチ１２はＯＦＦとなり、補正対象の容量バンク１１ａ−２の容量１２２と上位ビットに対応する容量バンク１１ａ−１の容量１２１を接地するとともに、補正対象の容量バンク１１ａ−２の容量１２４と容量バンク１１ａ−３を用いてＡＤ変換を実施する。逐次比較モードでは、ＭＳＢから変換を開始するのではなく、補正対象の参照電圧を使用する容量バンクより下位のビットからＡＤ変換を開始する。
【００５６】
図１２は、本実施の形態の参照電圧補正の概念を示す図である。以下の本実施の形態の説明では、容量バンク１１ａ−ｋ（ｋ＝１，２，３）をｂａｎｋ＃ｋと略して表記する。図１２中の回路で設定される電圧とは、図１１（ａ）の信号サンプルモードにより得られる電圧であり、理想的には、ｂａｎｋ＃１の入力レンジＶｒｅｆの下から１／４の位置に対応する電圧３０４である。
【００５７】
これに対し、補正前の回路で設定される電圧が、図１２の補正前電圧３０３で示すように、理想値より小さかった場合、ｂａｎｋ＃３によるＡＤ変換出力は“１”を示す。この状態から、参照電圧Ｖｒｅｆ２を昇圧させると、やがてｂａｎｋ＃３によるＡＤ変換出力が“２”となる。この場合の理想コードは“２”であるため、電圧調整は“２”となった状態で停止する。ｂａｎｋ＃３の参照電圧が理想的にＶｒｅｆ／２であったとすると、”２“となった状態のｂａｎｋ＃２の入力レンジは、理想値と一致する。
【００５８】
このように、ＡＤ変換器の出力コードをオーバーレンジにより拡張する（”１“だけでなく”２“が表現できるようにする）ことで、理想値との比較が補正対象の参照電圧を用いる容量バンクよりも下位のビットのＡＤ変換結果を用いて実施可能となる。これは、第１の実施の形態とは異なり、補正対象の参照電圧を用いる容量アレイを使ってＡＤ変換する必要が無いことを意味する。また、本実施の形態では、補正電圧発生回路７を備えずに、補正対象となる参照電圧とそれを用いる容量バンクとを用いて補正電圧に相当する基準電圧を生成してサンプル信号として用いている。すなわち、容量素子のうち、比較時の間は接続先が変わらず、かつ、サンプリング時に接続される参照電圧と比較時に接続される参照電圧とが異なる容量素子における、サンプリング時に接続される参照電圧と比較時に接続される参照電圧との差分に応じて補正電圧に相当する電圧が決まる。
【００５９】
電圧調整は、デジタル的に行い、調整ステップをｂａｎｋ＃３の１ＬＳＢよりも十分に小さく設定することで、正確に電圧調整を行うことができる。また、補正前にｂａｎｋ＃３によるＡＤ変換出力が“２”となった場合でもｂａｎｋ＃２の参照電圧が理想値よりも大きい可能性があるため、この場合は、ＡＤ変換出力が”２“から”１“に変化するまで参照電圧を降圧し続ける。
【００６０】
本実施の形態のＡＤ変換器における通常のＡＤ変換動作（補正動作以外のＡＤ変換動作）については、特に制約はなく例えば比較例と同様の方法を用いることができる。
【００６１】
本実施の形態も、第１の実施の形態と同様に下位ビットは正しい参照電圧であると仮定して補正処理を行うため、最下位容量バンクから順に上位ビットまで再帰的に補正処理を行うことができる。図１３は、最下位容量バンクから補正処理を行う場合の本実施の形態の参照電圧補正手順の一例を示すフローチャートである。まず、補正対象の容量バンクを示す変数ｉをｉ＝Ｍと設定する（ステップＳ２１）。図９に示すように、容量ＤＡＣ１ａは容量バンク１１ａ−１〜１１ａ−Ｍ（ｂａｎｋ＃１〜ｂａｎｋ＃Ｍ）のＭ個の容量バンクを備え、容量バンク１１ａ−１（ｂａｎｋ＃１）がＭＳＢに対応し、容量バンク１１ａ−Ｍ（ｂａｎｋ＃Ｍ）がＬＳＢに対応するとする。
【００６２】
制御回路５は、サンプリング信号モードにおいて、ｂａｎｋ＃ｉに供給される参照電圧を補正対象とし、ｂａｎｋ＃ｉに供給される参照電圧をサンプリングするよう制御する（ステップＳ２２）。次に、ｂａｎｋ＃（ｉ−１）のビット以下のビットに対応するｂａｎｋを用いてＡＤ変換を実施する（ステップＳ２３）。
【００６３】
そして、制御回路５は、ＡＤ変換結果が正しいか否かを判断する（ステップＳ２４）。なお、このステップＳ２４では、単に補正前にＡＤ変換結果が理想コードに一致するかの判断に加えて、上述したように補正前にＡＤ変換結果が理想コードに一致した場合に閾値電圧が理想的な位置となっているかの確認も含む。
【００６４】
ＡＤ変換結果が正しい場合（ステップＳ２４  Ｙｅｓ）、制御回路５は、ｉが２以下であるか否かを判断し（ステップＳ２５）、ｉが２以下である場合（ステップＳ２５  Ｙｅｓ）、補正処理を終了する。ｉが２以下でない場合（ステップＳ２５  Ｎｏ）、ｉ＝ｉ−１とし（ステップＳ２７）、ステップＳ２２へ戻る。また、ＡＤ変換結果が正しくない場合（ステップＳ２４  Ｎｏ）、制御回路５は、参照電圧の調整を行い（ステップＳ２６）、ステップＳ２２へ戻る。
【００６５】
以上は最下位容量バンクから補正処理を行う例を示したが、補正処理の順番はこれに限定されない。例えば、最上位容量バンクから補正処理を行ってもよいし、また、中間の最上位ビットから補正処理を行う等としてもよい。
【００６６】
図１４は、最上位容量バンクから補正処理を行う場合の本実施の形態の参照電圧補正手順の一例を示すフローチャートである。まず、補正対象の容量バンクを示す変数ｉをｉ＝２と設定する（ステップＳ３１）。制御回路５は、サンプリング信号モードにおいて、ｂａｎｋ＃ｉに供給される参照電圧を補正対象とし、ｂａｎｋ＃ｉに供給される参照電圧をサンプリングするよう制御する（ステップＳ３２）。次に、ｂａｎｋ＃（ｉ＋１）のビット以下のビットに対応するｂａｎｋを用いてＡＤ変換を実施する（ステップＳ３３）。ステップＳ３４は、図１３のステップＳ２４と同様である。ステップＳ３４の後、制御回路５は、ｉがＭ以上であるか否かを判断し（ステップＳ３５）、ｉがＭ以上である場合（ステップＳ３５  Ｙｅｓ）、補正処理を終了する。ｉがＭ以上でない場合（ステップＳ３５  Ｎｏ）、ｉ＝ｉ＋１とし（ステップＳ３７）、ステップＳ３２へ戻る。
【００６７】
以上のように、本実施の形態では、補正対象となる容量バンクより下位のビットに対応する容量バンクの少なくとも１つをオーバーレンジし、補正電圧を用いずに、補正対象の参照電圧をサンプリング信号として用い、補正対象のビットより下位のビットのＡＤ変換結果に基づいて参照電圧の補正を行うようにした。このため、補正電圧を発生させることなく、参照電圧のばらつきにより閾値電圧のずれを補正することができ、ＡＤ変換結果の誤差を低減することができる。
【００６８】
なお、以上の説明では補正対象のバンクに供給する参照電圧を調整する例を説明してきたが、これは、補正対象のバンクに供給する参照電圧と補正対象より下位のバンクに供給する参照電圧の相対関係を調整しているということと同じである。したがって、上述の例で補正対象としていたバンクに供給する参照電圧は調整せず、それより下位のバンクに供給する参照電圧を調整しても良い。相対関係を調整するという観点では、上述の例と同等の効果が得られる。ただし、上述の例とは参照電圧を増減する向きは逆となる。すなわち、上述の例で昇圧していた場合には降圧し、上述の例で降圧していた場合には昇圧して調整する動作となる。
【００６９】
（第３の実施の形態）
図１５は、第３の実施の形態にかかる電圧調整抵抗ＤＡＣ２の構成例を示す図である。本実施の形態では、第１の実施の形態または第２の実施の形態におけるＡＤ変換器の電圧調整抵抗ＤＡＣ２の具体的な構成例について説明する。図１５に示すように、本実施の形態の電圧調整抵抗ＤＡＣ２は、電圧調整回路２１と抵抗ＤＡＣ２２を備える。抵抗ＤＡＣ２２は基準電圧に対する分圧＃１〜＃Ｍを出力する抵抗ＤＡＣであれば、どのような構成でもよい。電圧調整回路２１は、制御回路５からの制御に基づいて、抵抗ＤＡＣ２２から出力される分圧＃１〜＃Ｍをそれぞれ調整して参照電圧＃１〜＃Ｍとして出力する。
【００７０】
図１６は、抵抗ＤＡＣ２２の構成例を示す図である。抵抗ＤＡＣ回路は、一般に大きく２種類の構成方法があり、１つは抵抗値Ｒの抵抗素子（抵抗素子Ｒ）の直列接続で構成する方法（図１６（ａ））であり、もう一つは抵抗の直並列（図１６（ｂ））（Ｒ−２Ｒ型と呼ぶ）で構成する方法である。基本となる抵抗素子Ｒを用いて構成した場合、直列接続型は１６個の抵抗素子Ｒが必要で、Ｒ−２Ｒ型は１１個の抵抗素子Ｒで構成できる。回路を構成するために必要となる抵抗の個数の差は、分解能が向上するにつれ広がる傾向にある。このため、比較的高い分解能を必要とする抵抗ＤＡＣを構成する場合、Ｒ−２Ｒ型は直列接続型に比べ素子の数を削減することができ、小面積化が図れる（３ビットでは抵抗の数が２つの方法で同じであり、４ビットではＲ−２Ｒの方が有利である）。
【００７１】
図１７は、Ｒ−２Ｒ型の抵抗ＤＡＣ２２を用いる電圧調整抵抗ＤＡＣ２の回路構成例を示す図である。図１７（ａ）は、Ｒ−２Ｒ型の抵抗ＤＡＣ２２と電圧調整回路２１の回路構成例を示し、図１７（ｂ）、図１７（ｃ）は、図１７（ａ）で示した回路構成例の一部を拡大した回路状態例を示している。図１７（ａ）に示すように、電圧調整回路２１は、可変抵抗Ｒｃと昇降圧切り替えスイッチＳｃで構成される。
【００７２】
図１７のＶRは、図１６のＶｒｅｆに対応する。この回路の例では、ＶR2の電圧を調整することを仮定している。昇降圧切り替えスイッチＳｃは、電圧調整を行う際には、可変抵抗Ｒｃの一端をグランドまたはＶR1のいずれかのノードに接続する。具体的には、参照電圧ＶR2を昇圧する場合にはグランドに接続し（図１７（ｃ））、降圧する場合はＶR1ノードに接続する（図１７（ｂ））。可変抵抗Ｒｃは、抵抗値Ｒよりも十分大きい複数の抵抗値（少なくとも１以上）と、複数のスイッチで構成する。図１７（ａ）では、可変抵抗の構成例を示しているが、可変抵抗の構成はこれに限定されない。
【００７３】
図１８は、可変抵抗Ｒｃの抵抗値と参照電圧ＶR2の関係の一例を示す図である。この図は、昇圧させることを仮定して計算した結果である。横軸は可変抵抗Ｒｃの抵抗値（Ｒに対する相対値）を示し、縦軸はＶR2の電圧値（理想的なＶR2＝Ｖｒｅｆ／２に対する相対値）である。このように、可変抵抗の抵抗値によって、ＶR2の値を調整することができる。
【００７４】
上述のように、Ｒ−２Ｒ型は直列接続型に比べ素子の数を削減することができる。例えば１０ビットであれば直列接続型では一般的には２10＝１０２４個の抵抗が必要になり回路面積が大きい。Ｒ−２Ｒ型の構成とすることで抵抗の数が３×１０＝３０個程度となり、おおよそ３０分の１に削減することができる。また、Ｒ−２Ｒ型では抵抗ＤＡＣ２内に可変抵抗を追加するだけで電圧調整機能を実現できるため、回路の小面積化を図ることができる。
【００７５】
図１９は、抵抗ＤＡＣに電圧調整機能を持たせた電圧調整抵抗ＤＡＣ２の構成例を示す図である。このように、抵抗ごとにスイッチを設け、スイッチを制御することにより任意の（各抵抗の抵抗値に対応する分解能で）参照電圧を生成することができる。制御回路５は、電圧調整抵抗ＤＡＣ２のスイッチを制御して参照電圧を昇圧または降圧するよう調整する。
【００７６】
以上のように、本実施の形態では、抵抗ＤＡＣ２２を用いる場合の電圧調整抵抗ＤＡＣ２の回路構成例を示した。このように、構成された電圧調整抵抗ＤＡＣ２を用いて第１の実施の形態のＡＤ変換回路、または第２の実施の形態のＡＤ変換回路を実現することができる。
【００７７】
（第４の実施の形態）
次に、第４の実施の形態にかかる電圧補正方法について説明する。本実施の形態のＡＤ変換回路の構成は第１の実施の形態または第２の実施の形態と同様である。
【００７８】
第１の実施の形態および第２の実施の形態の参照電圧の補正では、ＡＤ変換結果と各参照電圧に対して用意されたデジタルコード（理想コード）があり、この２つの値の比較結果を受けて電圧調整回路を制御する。本実施の形態では、制御回路５が、ＡＤ変換結果と理想コードとを入力として両者が一致するか否かに応じて“０”または“１”の２値の制御信号出力するデジタル比較器と、デジタル比較器の２値の制御信号を入力とし制御信号の値に応じてＡＤ変換回路出力のビット数に対応する複数ビットのカウンタ値をそれぞれアップまたはダウンするアップダウンカウンタと、を備える。そして、制御回路５は、電圧調整抵抗ＤＡＣ２へ、アップダウンカウンタのカウンタ値を入力することにより各参照電圧の昇圧または降圧を制御する。
【００７９】
以上のように、アップダウンカウンタを用いて電圧調整の制御を行うことにより、単純な回路で電圧調整の制御が実現でき、回路面積の削減を図ることができる。
【００８０】
（第５の実施の形態）
図２０は、第５の実施の形態のＡＤ変換回路の構成例を示す図である。本実施の形態のＡＤ変換回路は、電圧調整抵抗ＤＡＣ２の代わりに参照電圧発生回路８を備え、容量ＤＡＣ１の代わりに容量ＤＡＣ１ｂを備え、デジタル補正回路９を追加する以外は、第１の実施の形態のＡＤ変換回路と同様である。容量ＤＡＣ１ｂは、スイッチ１２と容量バンク１１ｂ−１〜１１ｂ−Ｍで構成される。第１の実施の形態と同様の機能を有する構成要素は、第１の実施の形態と同一の符号を付して重複する説明を省略する。
【００８１】
逐次比較型ＡＤ変換器では、通常、容量はバイナリで重み付けされる。これに対し、バイナリでない重み（以下、非バイナリ重みという）を用いて容量の重み付けを行う方法も提案されている。この方法では、バイナリでない値を用いることにより得られる冗長性を使い、容量ばらつきをデジタル領域で補正することができる。
【００８２】
図２１は、比較例の非バイナリ重みを用いた容量ＤＡＣの構成例を示す図である。この例では、参照電圧は単一で、簡単のため３ビット（実際の情報量はlog2（１．８3））の例を示す。回路構成は通常の逐次比較型ＡＤ変換器と同様であるが、容量の重みがバイナリではない。ＭＳＢの逐次比較で用いられる容量Ｃ１の重みは４×（０．９）-1であり、ＭＳＢより１ビット下位のビットで用いられる容量Ｃ２の重みは２×（０．９）-2であり、ＭＳＢより２ビット下位のビットで用いられる容量Ｃ３は１×（０．９）-3であり、ＬＳＢで用いられる容量Ｃ４は１×（０．９）-3である。この回路の動作は、通常の逐次比較型ＡＤ変換器と同様である。この回路の出力Ｖｏｕｔは以下の式（３）となる。Ｄ［２］〜Ｄ［０］は、比較器により得られたデジタルコード（すなわち、ＡＤ変換結果）を示す。Ｖｒｅｆ参照電圧を示す。
【００８３】
【数３】
2013150117.tif 000005
【００８４】
図２２は、図２１の比較例の非バイナリ重みを用いた逐次比較動作と各サイクルの入力レンジの概念を示す図である。信号サンプルは、バイナリ重みの場合と同様である。逐次比較の動作では、cycle１をＭＳＢの変換サイクルとし、cycle２を次の（下位の）ビットの変換サイクルとし、cycle３をＬＳＢの変換サイクルとする。図２２では、比較のため、右側にバイナリ重みの場合の各サイクルに対応する入力レンジを示し、左側に非バイナリ重みの場合の各サイクルに対応する入力レンジを示している。
【００８５】
図２２の左側に示す非バイナリ重みの場合、cycle２で領域Ａ内となるアナログ出力は、cycle３のもっとも低い入力レンジ（領域Ａ用）を用いてＡＤ変換する。同様に、cycle２の領域Ｂ，Ｃ，Ｄ内のアナログ信号は、cycle３のそれぞれ領域Ｂ用，領域Ｃ用，領域Ｄ用の入力レンジを用いてＡＤ変換する。
【００８６】
図２２からわかるように、バイナリ重みのＡＤ変換では、入力レンジ同士のかぶり（オーバーラップ）が無いのに対し、非バイナリ重みの方式のＡＤ変換では、オーバーラップが存在することが分かる。
【００８７】
図２３は、容量にばらつきがある場合の非バイナリ重みを用いた逐次比較動作と各サイクルの入力レンジの概念を示す図である。図２３では、図２１に示した構成例の容量ＤＡＣを用いた場合の例を前提とし、容量Ｃ１にばらつきによる誤差が生じた場合を仮定している。容量に誤差が生じると、Ｖｏｕｔは以下の式（４）のようになる。なお、αをばらつきによる容量の誤差とする。
【００８８】
【数４】
2013150117.tif 000006
【００８９】
αには正の誤差と負の誤差が存在するが、ここでは正の誤差が発生していることを仮定して説明する。この場合、図２３に示すようにcycle１の閾値電圧が理想値より上側にずれる。バイナリ重み方式のＡＤ変換の場合、閾値電圧がずれることで不感帯が生じ、これがミスコードの原因となる。一方、非バイナリ重み方式のＡＤ変換の場合、下位ビットのオーバーレンジにより、閾値がずれても不感帯が生じないことが分かる。情報の欠落無くＡＤ変換できることは、閾値ばらつきの影響をデジタル領域で補正可能であることを意味する。例えば、理想的な入力信号を与え、そのＡＤ変換を行えば、理想的な結果と、実際の結果との差分がばらつきによる誤差となることは上記式（４）からも明らかである。
【００９０】
このように、非バイナリ重み方式では、下位ビットのオーバーレンジを超えない範囲で容量ばらつきを補正することが可能である。なお、非バイナリ重み方式では、基数が２以下となっているため、上述したように、情報量は基数が２のものと比べ少ない。このため、基数の設定に応じて、余分なＡＤ変換サイクルが必要となる。
【００９１】
しかしながら、この比較例の非バイナリ重み方式では、冗長性を容量の重みで制御するため、容量値が大きくなる。十分な冗長性を確保すればするほど容量値が大きくなる。また、基数が２ではないため、デジタル領域で基数変換を行う必要があり、ハードウェアのオーバーヘッドが大きい。
【００９２】
本実施の形態では、比較例の非バイナリ重み方式と異なり、冗長性を有しているにもかかわらず２のべき乗の重み（バイナリ重み）の容量で構成できる。冗長性は、各アレイに提供する参照電圧の値を通常よりも大きくすることで与える。つまり、容量ＤＡＣ１ｂの回路構成はバイナリ方式の逐次比較ＡＤ変換器をそのまま使用でき、容量ＤＡＣ１ｂに供給される参照電圧の調整のみで容量のばらつきによる誤差があっても情報の欠落無くＡＤ変換できるよう冗長性を確保する。そして、そのＡＤ変換結果を用いてＡＤ変換結果の誤差をデジタル補正することができる。
【００９３】
図２４は、本実施の形態の容量ＤＡＣ１ｂの構成例を示す図である。説明を簡単にするため、図２４の例では４ビットの回路とした。図２４の例では、容量バンク１１ｂ−１は容量１４１（容量値Ｃ1）とスイッチ１５１で構成され、容量バンク１１ｂ−２は容量１４２（容量値Ｃ2），容量１４３（容量値Ｃ3）とスイッチ１５２，１５３で構成され、容量バンク１１ｂ−３は容量１４４（容量値Ｃ4），容量１４５（容量値Ｃ5）とスイッチ１５４，１５５で構成される。Ｃ1＝Ｃ2＝Ｃ4＝Ｃであり、Ｃ3＝Ｃ5＝Ｃ／２である。容量バンク１１ｂ−２には、参照電圧Ｖｒｅｆ１が入力され、容量バンク１１ｂ−３には、参照電圧Ｖｒｅｆ２が入力される。なお、図２４では、入力信号Ｖｉｎが容量ＤＡＣ１ｂに入力されるようスイッチ６が設定されている状態を示し、スイッチ６を省略している。
【００９４】
図２５は、本実施の形態の容量ＤＡＣ１ｂの補正動作における回路状態の一例を示す図である。図２５は、図２４の回路構成を前提としている。図２５（ａ）は信号サンプルモードの回路状態を示し、図２５（ｂ）は逐次比較動作モード(ＭＳＢ変換サイクル)の回路状態を示している。補正動作では、第１の実施の形態と同様に、制御回路５は、スイッチ６を補正電圧発生回路７と容量ＤＡＣ１ｂを接続するよう設定する。
【００９５】
補正電圧発生回路７は既知の補正電圧を生成する。図２５（ａ）に示すように、信号サンプルモードでは、容量バンク１１ｂ−１は容量１４１（容量値Ｃ1）が入力される信号（この場合は補正電圧）をサンプルする。したがって、容量１４１（容量値Ｃ1）の一端は補正電圧発生回路７に接続され、容量１４２〜１４５の一端はそれぞれ接地される。容量ＤＡＣ出力信号ライン(図２５中のＶｏｕｔ)も接地される。
【００９６】
図２５（ｂ）の逐次比較動作では、Ｃ1の一端は接地され、Ｃ2の一端は参照電圧Ｖｒｅｆ１に接続され、Ｖｏｕｔは浮遊状態となる。このときのＶｏｕｔは以下の式（５）となる。なお、図２４，２５の回路では、容量バンク１１ｂ−２の容量１４２がＭＳＢに対応し、容量バンク１１ｂ−２の容量１４３がＭＳＢより１つ下のビットに対応し、容量バンク１１ｂ−３の容量１４４がＭＳＢより２つ下のビットに対応し、容量バンク１１ｂ−３の容量１４５がＬＳＢに対応する。
【００９７】
【数５】
2013150117.tif 000007
【００９８】
図２４の回路は、図２５（ｂ）の逐次比較の動作をビットごとにＬＳＢサイクルまで行い、４ビットのＡＤ変換結果を得る。それぞれのサイクルでのＡＤ変換結果をＤ［３］〜Ｄ［０］とすると、Ｖｏｕｔは以下の式（６）となる。
【００９９】
【数６】
2013150117.tif 000008
【０１００】
ここで、Ｖｒｅｆ１＝Ｖｒｅｆ／２、Ｖｒｅｆ２＝Ｖｒｅｆ／８とすると、上記式（６）は、以下の式（７）となる。この式（７）は、図２４の回路によりバイナリ型の逐次比較動作を実現できることを意味する。
【０１０１】
【数７】
2013150117.tif 000009
【０１０２】
本実施の形態では、デジタル補正を行うため、容量バンク１１ｂ−２にオーバーレンジを与えるよう設計する。オーバーレンジは、容量バンク１１ｂ−２の１ＬＳＢに相当する量を与える。これは、容量バック１１ｂ−３の参照電圧Ｖｒｅｆ２としてＶｒｅｆ／４を用いることで実現できる。
【０１０３】
図２６、２７、２８は、本実施の形態の容量ＤＡＣ１ｂの動作概念図を示す図である。以下の本実施の形態の説明では、容量バンク１１ｂ−ｋ（ｋ＝１，２，３）をｂａｎｋ＃ｋと略して表記している。図２６の例では、容量のばらつき等により、ｂａｎｋ＃２の下位ビットを判定する容量（容量１４３）に閾値電圧にプラス方向の誤差が生じていると仮定している。図２７は、誤差のない場合の本実施の形態の容量ＤＡＣ１ｂの動作概念を示している。図２８の例では、ｂａｎｋ＃２の下位ビットを判定する容量（容量１４３）に閾値電圧にマイナス方向の誤差が生じていると仮定している。
【０１０４】
図２６の例では、ｂａｎｋ＃２の下位ビットを判定する容量（容量１４３）に、容量のばらつきによる誤差が生じていると仮定している。ここでは、Ｃ3＝（Ｃ／２）×（１＋α）で表せる誤差αを仮定している。この場合、上記式（７）は次の式（８）となる。
【０１０５】
【数８】
2013150117.tif 000010
【０１０６】
式（８）は、ｂａｎｋ＃２の下位ビットの閾値電圧が理想値からずれることを意味する。図２６では、このずれが１．５×（Ｖｒｅｆ／８）であったときの動作例を示している。図２６に示すように、この誤差により閾値電圧が上側にずれる。
【０１０７】
閾値電圧にずれがあった場合、ＡＤ変換出力は図２６の右端に示したようになる。ここで、図２６のＡＤ変換出力（ａ，ｂ，ｃ）の表記は、ａ:ｂａｎｋ＃２の上位ビットのＡＤ変換出力、ｂ：ｂａｎｋ＃２の下位ビットのＡＤ変換出力、ｃ：ｂａｎｋ＃３のＡＤ変換出力（２ビット分）を意味している。デジタル値の重みとして、それぞれ、ｂａｎｋ＃２の上位ビットのＡＤ変換出力には２2、ｂａｎｋ＃２の下位ビットのＡＤ変換出力には２1、ｂａｎｋ＃３のＡＤ変換出力には２0が掛かる。この例では、閾値電圧のずれにより、ＡＤ変換出力として（０，１，１）のデジタルコードが抜ける問題が発生する。本実施の形態では、図２６に示す誤差のある状態のＡＤ変換出力をデジタル補正する。
【０１０８】
本実施の形態のデジタル補正では、制御回路５が、ＡＤ変換出力と理想コードとの差を補正値として求めてデジタル補正回路９へ補正値を渡す。そして、デジタル補正回路９が補正値を記憶し、入力電圧に対する通常のＡＤ変換において補正値を用いたデジタル補正を行う。例えば、図２６に示すように、補正電圧としてＶｒｅｆ１／４を入力したとする。この例では、ｂａｎｋ＃２の下位ビットの閾値電圧が上側にシフトしているため、補正値は＋１ＬＳＢとなる。したがって、ｂａｎｋ＃２の下位ビットの判定値が“１”であれば、ｂａｎｋ＃２の下位ビットのＡＤ変換出力が“１”の場合にＡＤ変換結果に対して補正値“＋１”を加算することにより補正を行う。図２６の右端に補正後のコードを示した。このように、補正対象のｂａｎｋ＃２の下位ビットのＡＤ変換結果に応じて、ＡＤ変換器出力に補正値“＋１”を加えることでミスコード無くＡＤ変換できていることが分かる。
【０１０９】
また、図２８に示すように、閾値電圧に−１．５×（Ｖｒｅｆ／８）の誤差があった場合、ＡＤ変換出力として（０，０，１）のデジタルコードが抜ける問題が発生する。この例の場合、ｂａｎｋ＃２の下位ビットのＡＤ変換出力が“１”の場合に、ＡＤ変換出力に補正値“−１”を加算（すなわち、１を減算）することにより、補正を実施する。この補正は、デジタル補正回路９が実施する。
【０１１０】
補正値は、例えば、補正電圧としてＶｒｅｆ１／４±Δ（Δはｂａｎｋ＃３の１ＬＳＢよりも十分小さい電圧）を用いると、閾値電圧のずれがなければ、Ｖｒｅｆ１／４＋Δの場合（０，１，０）がＡＤ変換結果として出力され、Ｖｒｅｆ１／４−Δの場合（０，０，１）がＡＤ変換結果として出力される。Ｖｒｅｆ１／４±Δの両方の入力に対して、それぞれ理想的な値がＡＤ変換結果として得られれば補正の必要はない。Ｖｒｅｆ１／４±Δの入力に対して、少なくともいずれか一方で理想的な値とＡＤ変換結果とが異なる場合に、補正値を求めることになる。
【０１１１】
図２６のように、ｂａｎｋ＃２の下位ビットの閾値電圧がプラス側にシフトすると、Ｖｒｅｆ１／４＋Δの場合（０，０，２）が、Ｖｒｅｆ１／４−Δの場合（０，０，１）が出力される。逆に閾値がマイナス側にシフトした場合、Ｖｒｅｆ１／４＋Δの場合（０，１，１）が出力され、Ｖｒｅｆ１／４−Δの場合（０，１，１）が出力される。
【０１１２】
したがって、Ｖｒｅｆ１／４＋Δ入力時とＶｒｅｆ１／４−Δ入力時のｂａｎｋ＃２の下位ビットＡＤ変換結果が共に０であれば閾値電圧はプラス方向にずれていると想定でき、補正値は、“（（Ｖｒｅｆ１／４＋Δ）入力時のｂａｎｋ＃３のＡＤ変換結果）−１”となる。また、Ｖｒｅｆ１／４＋Δ入力時とＶｒｅｆ１／４−Δ入力時のｂａｎｋ＃２の
下位ビットＡＤ変換結果が共に１であれば閾値電圧はマイナス方向にずれていると想定でき、補正値は、“０−（（Ｖｒｅｆ１／４−Δ）入力時のｂａｎｋ＃３のＡＤ変換結果）”となる。
【０１１３】
この例では、ｂａｎｋ＃２とｂａｎｋ＃３の関係を用いて補正値を求めたが、補正対象のビットより下位のビットのうち１つのビットに対応するｂａｎｋでオーバーレンジされていれば、同様の方法で任意のｂａｎｋの補正値を求めることができる。なお、補正対象となるｂａｎｋにより、補正値を求めるために適切な補正値が異なるため、補正電圧発生回路は、補正対象となるｂａｎｋのビットに対応した電圧を発生する。
【０１１４】
本実施の形態のＡＤ変換器では、（１）通常動作モード、（２）補正値測定動作モードの２つの動作モードを有する。通常モードでは、制御回路５がスイッチ６を制御して入力電圧を容量ＤＡＣ１ｂへ入力する。そして、デジタル補正回路９は補正値測定動作モードで求めた補正値を用いてデジタル補正を行う。補正値測定動作モードを実施するタイミングは任意で良いが、例えば、ＡＤ変換器の電源起動時に実施し、次の補正値測定動作モードが実施されるまで、補正値を記憶しておき、通常動作時には、記憶している補正値を用いてデジタル補正を実施する。
【０１１５】
なお、本実施の形態のＡＤ変換器のＡＤ変換結果は、２進のコード体系であり、また、補正値も２進のコード体系である。これより、比較例のように非バイナリ重み方式のように基数変換を行う必要がなく、デジタル補正も加減算のみで実現できるため、ハードウェアを簡易に構成できる。
【０１１６】
図２９は、最下位容量バンクから補正値を求める場合の本実施の形態の補正値算出手順の一例を示す図である。図２９に示すように、まず、制御回路５は、ｉ＝Ｍ，ｊ＝１とする（ステップＳ４１）。なお、ｂａｎｋ＃ｉ内のｊが示す容量の位置は、ｂａｎｋ＃ｉ内の１ビット目を最上位と定義すれば、補正の順序は上位ビットから下位ビットの順になり、ｂａｎｋ＃ｉの１ビット目をｂａｎｋ＃ｉ内最下位と定義すれば、補正値の算出順序は下位ビットから上位ビットの順になる。
【０１１７】
制御回路５は、ｂａｎｋ＃ｉのｊビット目用の補正電圧を容量ＤＡＣ１ｂへ入力するよう制御し（ステップＳ４２）、ＡＤ変換を実施する（ステップＳ４３）。そして、ｂａｎｋ＃ｉのｊビット目に対応する容量に対する補正値を算出する（ステップＳ４４）。
【０１１８】
次に、制御回路５は、ｊがｂａｎｋ＃ｉのビット数以上であるか否かを判断し（ステップＳ４５）、ｊがｂａｎｋ＃ｉのビット数以上である場合（ステップＳ４５  Ｙｅｓ）、ｉが１以下であるか否かを判断する（ステップＳ４６）。ｉが１以下である場合（ステップＳ４６  Ｙｅｓ）、補正値の算出処理を終了する。ステップＳ４５で、ｊがｂａｎｋ＃ｉのビット数以上でない場合（ステップＳ４５  Ｎｏ）、ｊ＝ｊ＋１とし（ステップＳ４７）、ステップＳ４２へ戻る。また、ステップＳ４６で、ｉが１以下でない場合（ステップＳ４６  Ｎｏ）、ｉ＝ｉ−１とし（ステップＳ４８）、ステップＳ４２へ戻る。
【０１１９】
図３０は、最上位容量バンクから補正値を求める場合の本実施の形態の補正値算出手順の一例を示す図である。図３０に示すように、まず、制御回路５は、ｉ＝１，ｊ＝１とする（ステップＳ５１）。ｂａｎｋ＃ｉのｊビット目用の補正電圧を容量ＤＡＣ１ｂへ入力するよう制御し（ステップＳ５２）、ＡＤ変換を実施する（ステップＳ５３）。そして、ｂａｎｋ＃ｉのｊビット目に対応する容量に対する補正値を算出する（ステップＳ５４）。
【０１２０】
次に、制御回路５は、ｊがｂａｎｋ＃ｉのビット数以上であるか否かを判断し（ステップＳ５５）、ｊがｂａｎｋ＃ｉのビット（ｂｉｔ）数以上である場合（ステップＳ５５  Ｙｅｓ）、ｉがＭ以上であるか否かを判断する（ステップＳ５６）。ｉがＭ以上である場合（ステップＳ５６  Ｙｅｓ）、補正値の算出処理を終了する。ステップＳ５５で、ｊがｂａｎｋ＃ｉのビット数以上でない場合（ステップＳ５５  Ｎｏ）、ｊ＝ｊ＋１とし（ステップＳ５７）、ステップＳ５２へ戻る。また、ステップＳ５６で、ｉがＭ以上でない場合（ステップＳ５６  Ｎｏ）、ｉ＝ｉ＋１とし（ステップＳ５８）、ステップＳ５２へ戻る。
【０１２１】
なお、第１の実施の形態で述べたように最下位ビットを含めたいくつかの下位ビットの誤差はＡＤ変換器の全体の性能への影響は十分小さいため、いくつかの下位ビットについて補正行わないようにしても良い。また、図２０に示した接地電圧の代わりに任意の基準電圧を用いてもよい。また、差動回路を用いる場合、それぞれの回路の接地電圧（グランド電圧）に当たる端子同士を接続（ショート）させることで、接地電圧が無くとも同じ動作を実現することができる。
【０１２２】
また、本実施の形態では、デジタル補正によりＡＤ変換結果を補正するようにしたが、デジタル補正を行う代わりに、第１の実施の形態の参照電圧の補正と同様に、補正電圧を用いた場合のＡＤ変換結果に基づき容量の容量値自体を調整するようにしてもよい。
【０１２３】
以上のように、本実施の形態では、容量ＤＡＣをバイナリの重みで構成し、参照電圧を調整することにより入力レンジのオーバーラップを設け、冗長性を与えるようにした。そして、既知の補正電圧を入力した場合のＡＤ変換結果に基づいてデジタル補正を行うための補正値を求め、通常のＡＤ変換においてこの補正値を用いたデジタル補正を実施するようにした。このため、容量ＤＡＣをバイナリの重みで構成しつつ閾値電圧のずれによるＡＤ変換結果の誤差を低減することができ、また容量の重みを変更することが必要なくなるため、容量ＤＡＣの回路面積を削減できる。
【０１２４】
（第６の実施の形態）
図３１は、第６の実施の形態のＡＤ変換回路の構成例を示す図である。本実施の形態のＡＤ変換器は、第５の実施の形態のＡＤ変換器から補正電圧発生回路７を削除する以外は第５の実施の形態と同様である。第５の実施の形態と同様の機能を有する構成要素は、第５の実施の形態と同一の符号を付して重複する説明を省略する。
【０１２５】
本実施の形態では、補正電圧の代わりとなる補正値測定のための電圧を、容量ＤＡＣ１ｂ自身で生成している。
【０１２６】
図３２は、本実施の形態の容量ＤＡＣ１ｂの補正値算出動作例を示す図である。図３２では、容量ＤＡＣ１ｂの回路構成例として第５の実施の形態の図２４で示した構成を仮定している。
【０１２７】
図３２（ａ）は、補正値を求める際のサンプルモードの回路状態例を示し、図３２（ｂ）はホールド動作モードの回路状態例を示している。ここでは、容量１４３（Ｃ3）を補正対象とし、容量１４３の補正値を求める例を示している。図３２（ａ）では、容量１４１，１４２，１４４，１４５の一端を接地する。容量１４３には、参照電圧Ｖｒｅｆ１（＝Ｖｒｅｆ／２）を入力する。
【０１２８】
図３２（ｂ）のホールド動作モードでは、容量１４１〜１４５の一端を接地し、スイッチ１２を開とし、比較器３へ接続されるノードを浮遊状態とする。このときのＶｏｕｔは以下の式（９）となる。
【０１２９】
【数９】
2013150117.tif 000011
【０１３０】
式（９）は、ホールド動作モードにおける出力電圧が、ちょうどｂａｎｋ＃２の下位ビットの閾値電圧となることを意味する。なお、αは容量のばらつき等による容量１４３の誤差とする。
【０１３１】
図３３は、本実施の形態の動作概念を示す図である。図３３では、ホールド動作における出力電圧を設定電圧とし、理想的な設定電圧４０３と誤差４０１がある場合の実際の設定電圧４０２を示している。以下の本実施の形態の説明では、容量バンク１１ｂ−ｋ（ｋ＝１，２，３）をｂａｎｋ＃ｋと略して表記する。本実施の形態の容量ＤＡＣ１ｂの各容量に対応する補正値の測定は、ホールド動作モードにおいて設定された電圧を、ｂａｎｋ＃３を用いてＡＤ変換し、変換結果と理想値との差分で求めることができる。
【０１３２】
ＡＤ変換結果を出力する際、ｂａｎｋ＃２の下位ビットの出力結果を“０”とする。この例の場合、実際の設定電圧４０２の位置は、ｂａｎｋ＃３の領域Ａ用の入力レンジを超えているが、このような場合、最も上の閾値電圧より上の電圧となり“２”と判定されるとする。したがって、この場合のＡＤ変換結果は（０，０，２）となる。なお、この例では、理想値（理想コード）は（０，０，１）であり、実際のＡＤ変換結果と理想値との差分より、誤差は１ＬＳＢとなる。したがって、第５の実施の形態と同様に、ｂａｎｋ＃２の下位ビットが“１”と出力されるとき、補正値として＋１を用いれば理想的な出力コードに補正可能である。
【０１３３】
また、ｂａｎｋ＃２の下位ビットの閾値電圧がマイナス側に１ＬＳＢ分ずれた場合、ＡＤ変換結果は（０，０，０）となる。実際のＡＤ変換結果と理想値との差分は−１ＬＳＢであり、これが補正値となる。以上述べた以外のデジタル補正の動作は、第５の実施の形態と同様である。
【０１３４】
図３４は、最下位ビットから補正値を求める場合の本実施の形態の補正値算出手順の一例を示す図である。図３４に示すように、まず、制御回路５は、ｉ＝Ｍ，ｊ＝１とする（ステップＳ６１）。
【０１３５】
次に、制御回路５は、ｂａｎｋ＃（ｉ−１）のｊビット目用の補正用電圧（設定電圧）を容量ＤＡＣ１ｂへ入力するよう制御し（ステップＳ６２）、ＡＤ変換を実施する（ステップＳ６３）。そして、ｂａｎｋ＃（ｉ−１）のｊビット目に対応する容量に対する補正値を算出する（ステップＳ６４）。
【０１３６】
次に、制御回路５は、ｊがｂａｎｋ＃（ｉ−１）のビット数以上であるか否かを判断し（ステップＳ６５）、ｊがｂａｎｋ＃ｉのビット数以上である場合（ステップＳ６５  Ｙｅｓ）、ｉが２以下であるか否かを判断する（ステップＳ６６）。ｉが２以下である場合（ステップＳ６６  Ｙｅｓ）、補正値の算出処理を終了する。ステップＳ６５で、ｊがｂａｎｋ＃ｉのビット数以上でない場合（ステップＳ６５  Ｎｏ）、ｊ＝ｊ＋１とし（ステップＳ６７）、ステップＳ６２へ戻る。また、ステップＳ６６で、ｉが２以下でない場合（ステップＳ６６  Ｎｏ）、ｉ＝ｉ−１とし（ステップＳ６８）、ステップＳ６２へ戻る。
【０１３７】
図３５は、最上位ビットから補正値を求める場合の本実施の形態の補正値算出手順の一例を示す図である。図３５に示すように、まず、制御回路５は、ｉ＝２，ｊ＝１とする（ステップＳ７１）。ｂａｎｋ＃（ｉ−１）のｊビット目用の補正用電圧（設定電圧）を容量ＤＡＣ１ｂへ入力するよう制御し（ステップＳ７２）、ＡＤ変換を実施する（ステップＳ７３）。そして、ｂａｎｋ＃（ｉ−１）のｊビット目に対応する容量に対する補正値を算出する（ステップＳ７４）。
【０１３８】
次に、制御回路５は、ｊがｂａｎｋ＃ｉのビット数以上であるか否かを判断し（ステップＳ７５）、ｊがｂａｎｋ＃ｉのビット数以上である場合（ステップＳ７５  Ｙｅｓ）、ｉがＭ以上であるか否かを判断する（ステップＳ７６）。ｉがＭ以上である場合（ステップＳ７６  Ｙｅｓ）、補正値の算出処理を終了する。ステップＳ７５で、ｊがｂａｎｋ＃＃（ｉ−１）のビット数以上でない場合（ステップＳ７５  Ｎｏ）、ｊ＝ｊ＋１とし（ステップＳ７７）、ステップＳ７２へ戻る。また、ステップＳ７６で、ｉがＭ以上でない場合（ステップＳ７６  Ｎｏ）、ｉ＝ｉ＋１とし（ステップＳ７８）、ステップＳ７２へ戻る。
【０１３９】
このように、本実施の形態では、補正値測定のための特別な信号を生成する必要がないため、第５の実施の形態と比べ回路面積の削減を図ることができる。
【０１４０】
（第７の実施の形態）
図３６は、第７の実施の形態のＡＤ変換回路の構成例を示す図である。本実施の形態のＡＤ変換器は、第５の実施の形態のＡＤ変換器の参照電圧発生回路８の代わりに第１の実施の形態の電圧調整抵抗ＤＡＣ２を備える以外は、第５の実施の形態と同様である。第５の実施の形態、第１の実施の形態と同様の機能を有する構成要素は、第５の実施の形態、第１の実施の形態と同一の符号を付して重複する説明を省略する。
【０１４１】
本実施の形態のＡＤ変換器では、複数の参照電圧を用いる。第１の実施の形態で述べたように、この複数の参照電圧にばらつきが生じると、ＡＤ変換器の誤差の原因となる。参照電圧のばらつきによる誤差を補正する方法は第１の実施の形態と同様である。
【０１４２】
本実施の形態では、参照電圧のばらつきによる誤差の補正と第５の実施の形態と同様の容量のばらつきによる誤差の補正の両方を実施する。図３７は、本実施の形態の補正処理手順の一例を示す図である。本実施の形態の補正処理は、大きく分けて２つあり、１つは参照電圧のばらつきによる誤差を補正する抵抗ＤＡＣ補正（図３７（ａ）と記載した四角で囲まれた部分）、もう１つは容量のばらつきによる誤差の補正値を求める容量ＤＡＣ補正（図３７（ｂ）と記載した四角で囲まれた部分）である。
【０１４３】
図３７に示すように、まず、制御回路５は、ｉ＝Ｍ、ｊ＝１と設定する（ステップＳ８１）。なお、容量バンク１１ｂ−１（ｂａｎｋ＃１）がＭＳＢに対応し、容量バンク１１−Ｍ（ｂａｎｋ＃Ｍ）がＬＳＢ（Least  Significant  Bit）に対応するとする。
【０１４４】
制御回路５は、補正電圧を容量ＤＡＣ１ｂへ入力するよう制御し（ステップＳ８２）、ｂａｎｋ＃ｉ以下（ｂａｎｋ＃ｉに対応するビット以下のビットに対応するｂａｎｋ）を用いてＡＤ変換を実施する（ステップＳ８３）。そして、制御回路５は、ＡＤ変換結果が正しいか否かを判断する（ステップＳ８４）。
【０１４５】
ＡＤ変換結果が正しい場合（ステップＳ８４  Ｙｅｓ）、制御回路５は、ｂａｎｋ＃ｉのｊビット目用の補正電圧を容量ＤＡＣ１ｂへ入力するよう制御し（ステップＳ８５）、ＡＤ変換を実施する（ステップＳ８６）。そして、ｂａｎｋ＃ｉのｊビット目に対応する容量に対する補正値を算出する（ステップＳ８７）。
【０１４６】
次に、制御回路５は、ｊがｂａｎｋ＃ｉのビット数以上であるか否かを判断し（ステップＳ８８）、ｊがｂａｎｋ＃ｉのビット数以上である場合（ステップＳ８８  Ｙｅｓ）、ｉが１以下であるか否かを判断する（ステップＳ８９）。ｉが１以下である場合（ステップＳ８９  Ｙｅｓ）、補正値の算出処理を終了する。
【０１４７】
ステップＳ８４でＡＤ変換結果が正しくない場合（ステップＳ８４  Ｎｏ）、参照電圧の調整を行い（ステップ９０）、ステップＳ８２へ戻る。ステップＳ８８で、ｊがｂａｎｋ＃ｉのビット数以上でない場合（ステップＳ８８  Ｎｏ）、ｊ＝ｊ＋１とし（ステップＳ９１）、ステップＳ８５へ戻る。また、ステップＳ８９で、ｉが１以下でない場合（ステップＳ８９  Ｎｏ）、ｉ＝ｉ−１とし（ステップＳ９２）、ステップＳ８２へ戻る。
【０１４８】
なお、ここでは、下位ビットから補正処理を行う例を示したが、第５の実施の形態、第１の実施の形態で述べたように、上位ビットから補正処理を実施してもよく、処理手順は図３７の例に限定されない。
【０１４９】
以上のように、本実施の形態では、容量のばらつきによる誤差の補正と参照電圧のばらつきによる誤差の補正の両方を実施するようにした。このため、一方のみを補正する場合に比べさらにＡＤ変換結果の誤差を低減することができる。
【０１５０】
（第８の実施の形態）
図３８は、第８の実施の形態のＡＤ変換回路の構成例を示す図である。本実施の形態のＡＤ変換器は、第６の実施の形態のＡＤ変換器の参照電圧発生回路８の代わりに第２の実施の形態の電圧調整抵抗ＤＡＣ２を備える以外は、第６の実施の形態と同様である。第６の実施の形態、第２の実施の形態と同様の機能を有する構成要素は、第６の実施の形態、第２の実施の形態と同一の符号を付して重複する説明を省略する。
【０１５１】
本実施の形態では、参照電圧のばらつきによる誤差の補正を第２の実施の形態と同様の方法により実施し、第６の実施の形態と同様の容量のばらつきによる誤差の補正を実施する。図３９は、本実施の形態の補正処理手順の一例を示す図である。本実施の形態の補正処理は、大きく分けて２つあり、１つは参照電圧のばらつきによる誤差を補正する抵抗ＤＡＣ補正（図３９（ａ）と記載した四角で囲まれた部分）、もう１つは容量のばらつきによる誤差の補正値を求める容量ＤＡＣ補正（図３９（ｂ）と記載した四角で囲まれた部分）である。
【０１５２】
図３９に示すように、まず、制御回路５は、ｉ＝Ｍ、ｊ＝１と設定する（ステップＳ１０１）。なお、容量バンク１１ｂ−１（ｂａｎｋ＃１）がＭＳＢに対応し、容量バンク１１ｂ−Ｍ（ｂａｎｋ＃Ｍ）がＬＳＢ（Least  Significant  Bit）に対応するとする。
【０１５３】
制御回路５は、サンプリング信号モードにおいて、ｂａｎｋ＃（ｉ−１）に供給される参照電圧を補正対象とし、ｂａｎｋ＃（ｉ−１）に供給される参照電圧をサンプリングするよう制御する（ステップＳ１０２）。そして、ｂａｎｋ＃ｉ以下（ｂａｎｋ＃ｉに対応するビット以下のビットに対応するｂａｎｋ）を用いてＡＤ変換を実施する（ステップＳ１０３）。制御回路５は、ＡＤ変換結果が正しいか否かを判断する（ステップＳ１０４）。
【０１５４】
ＡＤ変換結果が正しい場合（ステップＳ１０４  Ｙｅｓ）、制御回路５は、ｂａｎｋ＃（ｉ−１）のｊビット目用の補正用電圧（設定電圧）を容量ＤＡＣ１ｂへ入力するよう制御し（ステップＳ１０５）、ＡＤ変換を実施する（ステップＳ１０６）。そして、ｂａｎｋ＃（ｉ−１）のｊビット目に対応する容量に対する補正値を算出する（ステップＳ１０７）。
【０１５５】
次に、制御回路５は、ｊがｂａｎｋ＃（ｉ−１）のビット数以上であるか否かを判断し（ステップＳ１０８）、ｊがｂａｎｋ＃（ｉ−１）のビット数以上である場合（ステップＳ１０８  Ｙｅｓ）、ｉが２以下であるか否かを判断する（ステップＳ１０９）。ｉが２以下である場合（ステップＳ１０９  Ｙｅｓ）、補正値の算出処理を終了する。
【０１５６】
ステップＳ１０４でＡＤ変換結果が正しくない場合（ステップＳ１０４  Ｎｏ）、参照電圧の調整を行い（ステップＳ１１０）、ステップＳ１０２へ戻る。ステップＳ１０８で、ｊがｂａｎｋ＃（ｉ−１）のビット数以上でない場合（ステップＳ１０８  Ｎｏ）、ｊ＝ｊ＋１とし（ステップＳ１１１）、ステップＳ１０５へ戻る。また、ステップＳ１０９で、ｉが２以下でない場合（ステップＳ１０９  Ｎｏ）、ｉ＝ｉ−１とし（ステップＳ１１２）、ステップＳ１０２へ戻る。
【０１５７】
なお、ここでは、下位ビットから補正処理を行う例を示したが、第５の実施の形態、第１の実施の形態で述べたように、上位ビットから補正処理を実施してもよく、処理手順は図３９の例に限定されない。
【０１５８】
以上のように、本実施の形態では、特別な補正電圧を生成する回路を設けずに、容量のばらつきによる誤差の補正と参照電圧のばらつきによる誤差の補正の両方を実施するようにした。このため、一方のみを補正する場合に比べさらにＡＤ変換結果の誤差を低減することができるとともに、第７の実施の形態に比べ回路規模を抑えることができる。
【０１５９】
（第９の実施の形態）
次に、第９の実施の形態のＡＤ変換回路について説明する。本実施の形態のＡＤ変換器の構成および動作は、以下に述べる点を除き、第１の実施の形態〜第８の実施の形態のいずれかのＡＤ変換器の構成および動作と同様である。
【０１６０】
本実施の形態では、参照電圧補正のためにＡＤ変換結果と理想コードとを比較する際、または補正値を算出するためにＡＤ変換結果と理想コードとを比較する際に、２回以上のＡＤ変換結果の平均をとる。ＡＤ変換器には、比較器やスイッチにより発生する熱雑音が存在する。この熱雑音の影響を緩和するため、複数回のＡＤ変換結果を平均化することで、熱雑音の影響を受けず、高精度に測定を行うことができる。
【０１６１】
（第１０の実施の形態）
図４０は、第１０の実施の形態の受信機の構成例を示す図である。本実施の形態の受信機は、第１の実施の形態〜第９の実施の形態のいずれかのＡＤ変換器（ＡＤＣ）５０１と、増幅器５０２と、アンテナ５０３と、を備える。増幅器５０２は、アンテナ５０３により受信された信号を増幅し、ＡＤ変換器５０１は増幅された信号をデジタル信号に変換する。
【０１６２】
本実施の形態の受信機は、第１の実施の形態〜第９の実施の形態のいずれかのＡＤ変換器を備えることにより、正確にＡＤ変換結果を用いることができる。なお、ここでは、アンテナ５０１を備える無線受信機を例に説明したが、有線受信機に本実施の形態のＡＤ変換器を用いてもよい。また、受信機以外にも、ＡＤ変換を行う電子機器装置、電化製品等であれば、どのような装置にも適用できる。
【０１６３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１６４】
１，１ａ，１ｂ  容量ＤＡＣ、１１−１〜１１−Ｍ，１１ａ−１〜１１ａ−Ｍ，１１ｂ−１〜１１ｂ−Ｍ  容量バンク、２  電圧調整抵抗ＤＡＣ、３  比較器、４  逐次比較レジスタ、５  制御回路、６  スイッチ、７補正電圧発生回路、８  参照電圧発生回路、９  デジタル補正回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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