(57)【要約】【課題】電気的にデータの書き込み及び消去が可能な不揮発性記憶素子の記憶データは、ノイズが伝播するなどの不測の事態で書き込んだデータが書き換わったり消去されてしまうことがあった。【解決手段】電気的にデータの書き込み及び消去が可能な不揮発性の記憶手段を搭載した半導体集積回路において、データの書込み後、不揮発性記憶素子のゲート端子とバルク端子とを電気的に同電位にする手段を備えた。これより、不揮発性記憶素子のゲート端子とバルク端子とに書き込み及び消去のための電位差が生じず、不測の事態が生じても記憶データが保全される。【選択図】図１
2013200926.tif 000002
【特許請求の範囲】
【請求項１】
ソース端子、ドレイン端子、バルク端子、ゲート端子を有し、前記バルク端子と前記ゲート端子とに電位差を生じさせることにより電気的にデータの書き込み及び消去が可能な不揮発性記憶素子を有する半導体集積回路において、
前記バルク端子と前記ゲート端子とを電気的に同電位にする端子を有することを特徴とする半導体集積回路。
【請求項２】
前記不揮発性記憶素子は、データの読み出しのときに前記バルク端子と前記ゲート端子とに電位差を生じさせないＭＯＮＯＳ型の不揮発性記憶素子であることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記端子間に、前記ゲート端子又は前記バルク端子を構成する配線材料と同一の配線材料を設けたことを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項４】
前記端子間に、所定の電位を印加する電源配線に前記ゲート端子と前記バルク端子とを接続するスイッチを設けたことを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項５】
前記端子間に、所定の状態に不可逆的に固定されることで、前記ゲート端子と前記バルク端子とを短絡するワンタイムＲＯＭを設けたことを特徴とする請求項１又は２に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書き換え可能な不揮発性記憶素子を有する半導体集積回路に関する。
【背景技術】
【０００２】
一般に、半導体集積回路は、その半導体集積回路を搭載する電子機器の仕様などに応じて、内部回路の電源電圧調整、動作タイミング調整、増幅回路のオフセット調整などの調整を行う必要があり、このため、内部に記憶素子を設けて調整データを記憶する。
【０００３】
半導体集積回路は、搭載される電子機器が使用される環境により、予期せぬ高い電圧やノイズが進入する場合がある。このような不測の事態が生じると、調整データを記憶している記憶素子や周辺回路が誤動作してしまうことがある。そうすると、記憶した調整データが書き換わってしまい、半導体集積回路が正しく動作をしなくなる。
【０００４】
そのような不測の事態に対応するため、このような調整データを記憶している記憶素子は、誤って内容が書き換わらないような、ヒューズ素子やワンタイムＲＯＭ（ＯＴＰＲＯＭ：Ｏｎｅ  Ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）を用いることが提案されている。
【０００５】
しかし、このような記憶素子は、一般的には半導体集積回路における記憶素子の占有面積が大きくなるため、調整データが大きくなるに従って、それを記憶するためにはより多くの占有面積が必要となる。そうすると、半導体集積回路のチップ面積の増大につながり、コストが増大してしまうという問題を有している。
【０００６】
また、ヒューズ素子は、通電などにより破壊を行うことで不可逆的な状態にするため、破壊によるパーティクルの発生に伴う半導体集積回路の汚染の問題や、破壊に係る作業性の低下という問題もある。
【０００７】
そこで、調整データの記憶には、占有面積のより小さい電気的に書き込み消去可能な不揮発性記憶素子として、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｏｎｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）を用いることが提案されている。
【０００８】
ＥＥＰＲＯＭの中でも、特に比較的低い電圧でデータの書き込み消去が可能な不揮発性記憶素子として、ＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型が注目されている。
ＭＯＮＯＳ型の不揮発性記憶素子は、トンネル絶縁膜、絶縁膜で構成した電荷蓄積層、トップ絶縁膜を積層したメモリゲート絶縁膜を有しており、これらの膜を薄膜化している点が特徴である。
【０００９】
調整データの格納にＥＥＰＲＯＭを用い始めた背景には、昨今の技術開発によりＥＥＰＲＯＭの信頼性（例えば、データ保持特性や耐ノイズ性など）が向上し、記憶した内容が誤って書き換わりにくくなってきていることがあげられる。
【００１０】
しかしながら、ＭＯＮＯＳ型の不揮発性記憶素子に代表されるＥＥＰＲＯＭにおいては、不揮発性記憶素子を構成する端子に電気的な信号を入力することでデータの書き換えや消去を行うという構成上、不測の事態が生じたとき、完全にデータの書き換えを防止する
ことは難しく、依然として意図しないデータの書き込みや消去によるデータの書き換わりが発生していた。
【００１１】
そこで、ＥＥＰＲＯＭにおいて、意図しない調整データの書き換わりを防止するために、不揮発性記憶素子を保護する手段を搭載した技術が提案されている（例えば、特許文献１参照。）。
【００１２】
特許文献１に示した従来技術は、ようするに、データ書き込み後に、電気的にデータの改変ができないようにするものであって、データ書きこみ後に、不揮発性記憶素子の端子を短絡する技術である。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２０１０−１８２４０４号公報（第４頁、第５頁）
【発明の概要】
【発明が解決しようとする課題】
【００１４】
特許文献１に示した従来技術は、電荷ポンプをもつフラッシュメモリセルをＭＯＳＦＥＴ型の不揮発性記憶素子として例示しており、データ書き込み後に、アンチヒューズにより、この不揮発性記憶素子のソース端子とドレイン端子とを短絡することで、誤ったデータの書き換えを防止している。
【００１５】
しかしながら、ＭＯＮＯＳ型の不揮発性記憶素子のように、電荷蓄積層が絶縁膜で構成している不揮発性記憶素子の場合、特許文献１に示した従来技術を用いても、誤ってデータが書き換わってしまう場合がある。
【００１６】
すなわち、ＭＯＮＯＳ型のような電荷蓄積層を絶縁膜で構成する不揮発性記憶素子の場合は、ソース端子とドレイン端子とを短絡しても、ゲート端子に過剰な電圧が印加されると、半導体基板側から電荷蓄積層へ電荷注入が発生してしまうのである。
【００１７】
すでに説明したように、ＭＯＮＯＳ型の不揮発性記憶素子は、比較的低い電圧でデータの書き込みや消去ができるから、低消費電力化に期待が持たれているものである。そのような半導体集積回路に、特許文献１に示した従来技術が対応できないのは、問題である。
【００１８】
本発明の目的は、上記課題を解決するものである。不揮発性記憶素子が絶縁膜で構成する電荷蓄積層を有する素子であっても、データ書き込み後、記憶データの誤書込み或いは誤消去を防止することができる不揮発性記憶素子を有する半導体集積回路を提供することにある。
【課題を解決するための手段】
【００１９】
上記課題を解決するため、本発明の半導体集積回路は下記記載の構成を採用する。
【００２０】
ソース端子、ドレイン端子、バルク端子、ゲート端子を有し、バルク端子とゲート端子とに電位差を生じさせることにより電気的にデータの書き込み及び消去が可能な不揮発性記憶素子を有する半導体集積回路において、
バルク端子とゲート端子とを電気的に同電位にする端子を有することを特徴とする。
【００２１】
このような構成とすることにより、ゲート端子とバルク端子との間に電位差を生じさせなくすることができるから、不揮発性記憶素子が絶縁膜で構成する電荷蓄積層を有する素子であっても、記憶データの誤書込み或いは誤消去を防止できる。
【００２２】
不揮発性記憶素子は、データの読み出しのときにバルク端子とゲート端子とに電位差を生じさせないＭＯＮＯＳ型の不揮発性記憶素子であってもよい。
【００２３】
このような構成とすることにより、比較的低い電圧でデータの書き込みや消去ができて便利である。
【００２４】
その端子間に、ゲート端子又はバルク端子を構成する配線材料と同一の配線材料を設けたとしてもよい。
【００２５】
配線材料は、半導体集積回路を製造する過程で容易に形成できるので、構造を簡単にすることができて便利である。
【００２６】
その端子間に、所定の電位を印加する電源配線にゲート端子とバルク端子とを接続するスイッチを設けるようにしてもよい。
【００２７】
このような構成とすることにより、スイッチの開閉でゲート端子とバルク端子とを同電位にすることができる。
【００２８】
その端子間に、所定の状態に不可逆的に固定されることで、ゲート端子とバルク端子とを短絡するワンタイムＲＯＭを設けてもよい。
【００２９】
このような構成にすれば、半導体集積回路に電源が投入されていなくとも、ワンタイムＲＯＭにより、ゲート端子とバルク端子とを同電位にすることができるので、データ保護性能が向上する。
【発明の効果】
【００３０】
本発明によれば、不揮発性記憶素子へのデータ書き込み後、不揮発性記憶素子のゲート端子とバルク端子とを同電位にすることで、これら端子間に電位差を生じさせず、記憶したデータの書き換わりを防止できる。
たとえ、不揮発性記憶素子が絶縁膜からなる電荷蓄積層を有する素子であっても、不測の事態においても記憶したデータの誤った書き換えや消去を防止できる。
【図面の簡単な説明】
【００３１】
【図１】本発明の半導体集積回路を説明する回路図である。
【図２】ＭＯＮＯＳ型の不揮発性記憶素子のバイアス状態を説明する図表である。
【図３】本発明による半導体装置の実施例１の第１実施形態を説明する回路図である。
【図４】本発明による半導体装置の実施例１の第２実施形態を説明する回路図である。
【図５】本発明による半導体装置の実施例１の第２実施形態を模式的に示すパターン図である。
【図６】本発明による半導体装置の実施例２を説明する回路図である。
【図７】本発明による半導体装置の実施例３を説明する回路図である。
【図８】本発明による半導体装置の実施例４を説明する回路図である。
【図９】本発明による半導体装置の実施例４のワンタイムＲＯＭを説明する回路図である。
【図１０】本発明による半導体装置の実施例４のワンタイムＲＯＭを模式的に示す断面図である。
【発明を実施するための形態】
【００３２】
本発明の半導体集積回路は、搭載する不揮発性記憶素子のバルク端子とゲート端子とを電気的に同電位にする端子を有している。
そして、この不揮発性記憶素子へのデータ書き込み後、この端子に対して、この端子を同電位にする手段を設けている。
【００３３】
不揮発性記憶素子のゲート端子に所定の書き込み電圧や消去電圧を印加すると、半導体基板側から所定の電荷が電荷蓄積層にトラップされることにより、データの書き込みや消去が行われるが、ゲート端子とバルク端子との間の電位差を生じさせなければ、電荷のトラップは無く、データの書き込みや消去は起こらない。これにより、不測の事態においても記憶したデータの誤った書き換えを防止できる。
【００３４】
以下、本発明の半導体集積回路を、図面を用いて詳細に説明する。説明にあっては、ＭＯＮＯＳ型の不揮発性記憶素子を用いる場合で説明する。
【００３５】
まず、図１及び図２を用いて半導体集積回路の概要を説明する。また、これらの図を用いてＭＯＮＯＳ型の不揮発性記憶素子についても説明する。
次に、図３から図１０を用いて、不揮発性記憶素子のゲート端子とバルク端子とを電気的に同電位にする構成について、実施例１から実施例４に分けて説明する。
【００３６】
実施例１として、図３から図５を用いて、不揮発性記憶素子のゲート端子とバルク端子とを配線にて接続することで同電位にする構成を説明する。この実施例１には２つの実施形態があり、第１実施形態と第２実施形態として説明する。
実施例２として、図６を用いて、不揮発性記憶素子のゲート端子とバルク端子とをスイッチで接続することで同電位にする構成を説明する。
実施例３として、図７を用いて、不揮発性記憶素子のゲート端子とバルク端子とをそれぞれ同一の電位に接続するように配線する構成を説明する。
実施例４として、図８から図１０を用いて、不揮発性記憶素子のゲート端子とバルク端子とをワンタイムＲＯＭにて接続することで同電位にする構成を説明する。
【００３７】
各実施例の説明にあっては、主にその実施例の特徴を電圧値などの数値を例示するなどして説明する。なお、重複する部分の説明は省略する。また、図面はすでに説明した構成には同一の番号を付与するものとする。
【００３８】
［半導体集積回路の概要説明：図１、図２］
まず、半導体集積回路の概要を図１及び図２を用いて説明する。
図１は、ＭＯＮＯＳ型の不揮発性記憶素子を搭載した半導体集積回路を示すものであり、図２は、ＭＯＮＯＳ型の不揮発性記憶素子の消去、書き込み、書き込み阻止、読み出しのための、バイアス状態を示す図表である。
【００３９】
図１において、１は不揮発性記憶素子、３はメモリゲート端子、４はメモリバルク端子、５はメモリソース端子、６はメモリドレイン端子である。１１、１２は接続端子である。４００は選択スイッチである。４１０は負荷抵抗である。４２０は読み出し端子であり、図示しないデータ読み出し用のセンスアンプなどに接続されている。
【００４０】
２００は不揮発性記憶素子１のメモリゲート端子３とメモリバルク端子４とを電気的に同電位にする同電位手段である。不揮発性記憶素子１のメモリゲート端子に接続する接続端子１１とメモリバルク端子に接続する接続端子１２とに接続している。
【００４１】
不揮発性記憶素子１のメモリドレイン端子６は選択スイッチ４００を介して負荷抵抗４
１０の一端に接続され、負荷抵抗４１０の他端は第１の電位ＶＤＤ（例えば、０Ｖ）を供給する配線に接続されている。
【００４２】
不揮発性記憶素子１は、すでに説明している通り、トンネル絶縁膜、絶縁膜で構成する電荷蓄積層、トップ絶縁膜を積層したメモリゲート絶縁膜を有しているＭＯＮＯＳ型の不揮発性記憶素子である。以下の説明にあっては、このＭＯＮＯＳ型の不揮発性記憶素子は、電荷蓄積層に電子を注入することでデータを書き込むものとする。
【００４３】
［ＭＯＮＯＳ型の不揮発性記憶素子の説明］
次に、ＭＯＮＯＳ型の不揮発性記憶素子について説明する。
ＭＯＮＯＳ型の不揮発性記憶素子のデータの書き込み又は消去は、メモリゲート端子３、メモリバルク端子４、メモリソース端子５、メモリドレイン端子６にそれぞれ所定の書込電圧又は消去電圧を印加することですることで行い、電荷蓄積層に電荷（電子や正孔）をトラップさせることで書込状態や消去状態となる。
【００４４】
図２には、不揮発性記憶素子１への消去、書込み、書き込み阻止、読み出しのそれぞれの状態について、メモリゲート端子３、メモリバルク端子４、メモリソース端子５、メモリドレイン端子６のバイアス状態について、具体的な電圧値などを例示して示している。
【００４５】
次に、ＭＯＮＯＳ型の不揮発性記憶素子１へのデータの消去について説明する。
図２に示すとおり、不揮発性記憶素子１に記憶されているデータを消去するときやデータの書き込み前に行う初期化のときは、メモリバルク端子４及びメモリソース端子５を第１の電位であるＶＤＤ（例えば、０Ｖ）にバイアスし、メモリゲート端子３を第２の電位であるＶＰＰ（例えば、−９Ｖ）にバイアスし、メモリドレイン端子６は選択スイッチ４００を開放し、開放状態（ハイインピーダンス）とする。
【００４６】
このようにして、不揮発性記憶素子１の各端子を所定の電位にバイアスし、メモリゲート端子３とメモリバルク端子４とに所定の電位差（この場合は、９Ｖ）を生じさせることにより、図示しない電荷蓄積層には正孔がトラップされ、不揮発性記憶素子１に記憶しているデータの消去を行う。
【００４７】
データの書き込み前、例えば、半導体集積回路を製造したばかりの状態では、製造プロセス中にこの電荷蓄積層に電子がトラップされてしまうことがある。このようなときであっても、初期化を行うことで、正孔が電荷蓄積層に注入されることにより、その電子が中和されるのである。
【００４８】
次に、ＭＯＮＯＳ型の不揮発性記憶素子１へのデータの書き込みについて説明する。
図２に示すとおり、不揮発性記憶素子１は、メモリバルク端子４及びメモリソース端子５を第２の電位であるＶＰＰ（例えば、−９Ｖ）にバイアスし、メモリゲート端子３を第１の電位であるＶＤＤ（例えば、０Ｖ）にバイアスし、メモリドレイン端子６は選択スイッチ４００を開放し、開放状態（ハイインピーダンス）とする。
【００４９】
このようにして、不揮発性記憶素子１の各端子を所定の電位にバイアスし、メモリゲート端子３とメモリバルク端子４とに所定の電位差（この場合は、９Ｖ）を生じさせることにより、図示しない電荷蓄積層には電子がトラップされ、不揮発性記憶素子１にデータを書き込む。
【００５０】
次に、ＭＯＮＯＳ型の不揮発性記憶素子１へのデータ書き込み阻止について説明する。
図２に示すとおり、不揮発性記憶素子１は、メモリバルク端子４を第２の電位であるＶＰＰ（例えば、−９Ｖ）にバイアスし、メモリソース端子５を第１の電位であるＶＤＤ（
例えば、０Ｖ）にバイアスし、メモリゲート端子３を第１の電位であるＶＤＤ（例えば、０Ｖ）にバイアスし、メモリドレイン端子６は選択スイッチ４００を開放し、開放状態（ハイインピーダンス）とする。
【００５１】
上記のような各端子のバイアス状態では、メモリゲート端子３とメモリバルク端子４とに所定の電位差を生じさせた場合であっても、メモリソース端子５が第１の電位であるＶＤＤにバイアスされているから、チャネル領域全体に空乏層が広がり、電荷蓄積層への電子のトラップが発生せず、不揮発性記憶素子１には書き込みがなされない。
【００５２】
このように、不揮発性記憶素子１へのデータの書き込みと書き込み阻止の制御を、メモリソース端子５のバイアス状態の相違により行うことができる。
書き込み阻止を用いることで、複数の不揮発性記憶素子を搭載したとき、それらに対し一括したデータ書き込み制御をする際、メモリゲート端子３とメモリバルク端子４のバイアス状態は書き込み時のバイアス状態で、メモリソース端子５のバイアス状態のみより、書き込みと非書込みとを分ける制御が可能となる。
【００５３】
次に、ＭＯＮＯＳ型の不揮発性記憶素子１からのデータ読み出しについて説明する。
図２に示すとおり、不揮発性記憶素子１は、メモリゲート端子３とメモリバルク端子４とメモリソース端子５とを第３の電位であるＶＳＳ（例えば、−３Ｖ）でバイアスする。更に選択スイッチ４００を閉じ、負荷抵抗４１０と接続することで、メモリゲート端子３に所定の読み出し電圧をバイアスする。
【００５４】
この状態で、不揮発性記憶素子１のメモリソース端子５とメモリドレイン端子６との間の通電が、消去状態では通電状態となり、書き込み状態では非通電状態となる。読み出し端子４２０に接続している図示しないセンスアンプにより、その通電状態を検出する。この検出は、予めセンスアンプに設定しているセンスレベルとの比較により消去状態か書込状態かを判別する。
このようにして、不揮発性記憶素子１の各端子を所定の電位にバイアスすることにより、不揮発性記憶素子１のデータ読み出しを行う。
【００５５】
ところで、前述のように、メモリゲート端子３とメモリバルク端子４とメモリソース端子５とを第３の電位であるＶＳＳとすると、メモリバルク端子４及びメモリソース端子５とメモリゲート端子３の電位差は、０Ｖとなる。これは所謂、ゼロボルト読み出しと呼ばれるものであり、読み出し時に高い電圧を印加する必要がないため、不揮発性記憶素子１をより低消費電力化とすることができ、ＭＯＮＯＳ型の不揮発性記憶素子の特徴とも言える。
【００５６】
このようなゼロボルト読み出しを行うためには、不揮発性記憶素子１を予め０Ｖで読み出せるように設計しておけばよいが、これについては公知の技術であるからその説明は省略する。
【００５７】
［接続端子を備える不揮発性記憶素子についての説明］
次に、同電位手段によりメモリゲート端子とメモリバルク端子とを同電位にできる不揮発性記憶素子について説明する。
図１に示すように、不揮発性記憶素子１のメモリゲート端子３とメモリバルク端子４との間に接続端子１１、１２を介して同電位手段２００を備えている。
【００５８】
同電位手段２００は、後述する実施例にて詳細に説明するが、配線により短絡するもの、スイッチで短絡するもの、それぞれの端子を同一の電位に接続するもの、ワンタイムＲＯＭにて短絡するものが含まれる。いずれにしても、不揮発性記憶素子１へのデータの書
き込みが終了した後、メモリゲート端子３とメモリバルク端子４とを電気的に同電位にするものである。
【００５９】
すでに図２を用いて説明したように、不揮発性記憶素子１は、メモリゲート端子３、メモリソース端子５、メモリドレイン端子６、メモリバルク端子４に所定の電圧（書き込み電圧や消去電圧）をバイアスすることで、データの書き込みや消去、読み出しをすることができる。
【００６０】
すでに行った説明により、データの書き込み後に、同電位手段２００により接続端子１１、１２を介してメモリゲート端子３とメモリバルク端子４との間に電位差が生じないようにすれば、不揮発性記憶素子１の図示しない電荷蓄積層への電荷のトラップが生じないから、データの消去や書き込みが起こらないことが理解できよう。
【００６１】
これにより、半導体集積回路にノイズが伝播するなどの不測の事態が生じても、不揮発性記憶素子１が記憶したデータは保全されるのである。
【００６２】
以降、同電位手段についての実施の形態を実施例として図３から図１０を用いて説明する。
なお、説明に使用する図３、図４、図６、図７、図８については、図１に示す選択スイッチ４００、読み出し端子４２０に相当する手段を省略している。
【実施例１】
【００６３】
［実施例１の第１実施形態の説明：図３］
まず、図３を用いて実施例１の第１実施形態を詳述する。
実施例１は、不揮発性記憶素子のゲート端子とバルク端子とを配線にて接続することで同電位にする構成であり、第１実施形態は、多層配線技術などを用いて、半導体集積回路を構成する素子の上部などに、当該配線を形成するものである。
【００６４】
図３は、第１実施形態の半導体集積回路を説明する回路図である。図３において、１ａは不揮発性記憶素子である。２は負荷トランジスタであり図１に示す負荷抵抗４１０に相当する。負荷トランジスタ２の構成や動作については公知のものであることから、説明は省略する。１１ａ、１２ａは接続端子であるがこの実施形態では、例えば、ボンディングパッドである。２１０は金属配線であり、図１に示す同電位手段２００に相当する。１０１は第１実施形態における半導体集積回路である。
【００６５】
金属配線２１０は、半導体集積回路１０１に設けるボンディングパッド１１ａ、１２ａと接続する、例えば、アルミニウムや銅などを主成分とする金属配線である。
【００６６】
不揮発性記憶素子１ａへのデータの書き込みが終了したあと、金属配線２１０を半導体集積回路１０１に設けている層間絶縁膜や最終保護膜の上部などに形成する。
【００６７】
層間絶縁膜は、半導体集積回路を構成する素子に対して立体的に配線するために設ける、配線間や素子と配線との間に設ける膜である。最終保護膜は、半導体集積回路を構成する素子を保護する目的で、素子の全体を覆うように形成する膜である。
【００６８】
この層間絶縁膜や最終保護膜の上部に金属配線２１０を形成し、スルーホール技術により層間絶縁膜や最終保護膜を開口し、ボンディングパッド１１ａ、１２ａと電気的に接続する。このような製造プロセスは、所謂、多層配線技術として知られている。
【００６９】
具体的には、製造プロセスの通過途中、半導体集積回路１０１にデータを書き込む。こ
のとき、製造ライン内に書き込み装置等がない場合は、クリーンルームから一旦出してデータの書き込みを実施し、再び製造ラインに戻すのである。
【００７０】
このような構成にすることで、不揮発性記憶素子１ａを構成した後、その上部の任意の場所に金属配線２１０を設けることができると共に、立体的に配線できることから省スペースに貢献できる特徴がある。
【００７１】
［実施例１の第２実施形態の説明：図４、図５］
次に、図４及び図５を用いて実施例１の第２実施形態を詳述する。
実施例１の第２実施形態は、公知の製造プロセスやＦＩＢ（Ｆｏｃｕｓｅｄ  Ｉｏｎ  Ｂｅａｍ：集束イオンビーム）装置などを用いる配線形成技術を用いて、半導体集積回路の空き領域に、パターン配線を形成し、不揮発性記憶素子のゲート端子とバルク端子とを配線にて接続するものである。
【００７２】
図４は、第２実施形態の半導体集積回路を説明する回路図である。図５は、図４に示す不揮発性記憶素子１の部分を抜き出して示すパターン図（平面図）である。
図４及び図５において、１ｂは不揮発性記憶素子である。１１ｂ、１２ｂは接続端子であるがこの実施形態では、例えば、配線ランドパターンである。配線ランド領域とは、配線材料で形成する幅広領域や、他の配線などと接続するための接続ノード領域をいう。
【００７３】
同様に、２２０はパターン配線であり、図１に示す同電位手段２００に相当する。１０２は第２実施形態における半導体集積回路である。図５において、３ａはメモリゲート電極、４ａはメモリバルク領域、５ａはメモリソース領域、６ａはメモリドレイン領域である。４０はウェル領域、７０はコンタクトホールである。
【００７４】
図５に示すように、不揮発性記憶素子１ｂは、半導体基板に任意の形状で形成したウェル領域４０に、拡散領域であるメモリソース領域５ａ、メモリドレイン領域６ａ、メモリバルク領域４ａを備えている。例えば、ポリシリコンからなるメモリゲート電極３ａを、その上部に配している。図示はしないが、メモリゲート電極３ａの下部にはトンネル絶縁膜、電荷蓄積層、トップ絶縁膜を積層したメモリゲート絶縁膜を有している。
メモリゲート電極３ａの端部はメモリゲート端子３となっており、図４に示す配線ランド領域１１ｂに相当する。
【００７５】
ウェル領域４０内の、メモリソース領域５ａ及びメモリドレイン領域６ａとは離間した位置にメモリバルク領域４ａが設けてある。メモリバルク領域４ａは、コンタクトホール７０を介して他の要素と電気的に接続できる構成（金属配線など）と接続することでメモリバルク端子４となり、図４に示す配線ランド領域１２ｂに相当する。
【００７６】
メモリソース領域５ａにはコンタクトホール７０を介してメモリソース端子５が接続されている。メモリドレイン領域６ａにはコンタクトホール７０を介してメモリドレイン端子６が接続されている。メモリソース端子５及びメモリドレイン端子６は、金属配線で形成している。例えば、アルミニウムや銅などを主成分とする金属である。
【００７７】
パターン配線２２０は、不揮発性記憶素子１ｂを構成する配線材料と同一の配線材料で構成できる。メモリソース端子５及びメモリドレイン端子６と同様に、例えば、アルミニウムや銅などを主成分とする金属で構成できる。
【００７８】
不揮発性記憶素子１ｂへのデータの書き込みが終了したあと、パターン配線２２０にて半導体集積回路１０２の半導体基板上で配線ランド領域１１ｂと配線ランド領域１２ｂとを接続する。このようにして、メモリゲート端子３とメモリバルク端子４を接続する。こ
のような製造プロセスは、通常知られている配線形成技術で実現できる。
【００７９】
また、すでに説明したように、製造ラインにデータの書き込み装置がない場合、データの書き込みのために一旦製造ラインのあるクリーンルームから半導体集積回路を出してデータを書き込み、再度クリーンルームに戻してパターン配線２２０を形成する必要がある。しかし、それを行わずともパターン配線２２０を形成できる。
【００８０】
例えば、公知のＦＩＢ装置を用いて、半導体基板の任意の場所にパターン配線２２０を形成するのである。
ＦＩＢ装置は、集束イオンビームを所定の箇所に当てて原子を弾き出すことでビームが照射した部分を削ることができる装置であるが、アルミニウムなどの金属をイオンビームにして、ビームが照射した部分に蒸着させることができる装置でもある。
【００８１】
このような構成にすることで、不揮発性記憶素子１ｂを構成した後、その近傍の任意の場所にパターン配線２２０を設けることができる。こうすれば、半導体集積回路１０２に不揮発性記憶素子１ｂを複数搭載する場合でも、デッドスペースを活用するなどして、配置面積を圧迫せずに形成することができる。
【実施例２】
【００８２】
［実施例２の説明：図６］
次に、図６を用いて実施例２を詳述する。
実施例２は、不揮発性記憶素子のゲート端子とバルク端子とをスイッチで接続することで同電位にするものである。
【００８３】
図６は、実施例２の半導体集積回路を説明する回路図である。図６において、１は不揮発性記憶素子であり、単体の素子としては図１に示す構成と同じであるから同一の番号を付与している。
２３０は接続スイッチとして機能するＭＯＳＦＥＴであり、図１に示す同電位手段２００に相当する。２１はＭＯＳＦＥＴ２３０のゲート端子、２２はバルク端子、２３はソース端子、２４はドレイン端子である。ＣＮＴはＭＯＳＦＥＴ２３０を制御する制御信号である。１０３は実施例２における半導体集積回路である。
【００８４】
ＭＯＳＦＥＴ２３０は、ソース端子２３及びバルク端子２２を配線ランド領域１１ｂを介して不揮発性記憶素子１のメモリゲート端子３に接続している。同じくドレイン端子２４は配線ランド領域１２ｂを介してメモリバルク端子４に接続している。ゲート端子２１には、図示しない制御回路からの制御信号ＣＮＴが入力している。ＭＯＳＦＥＴ２３０は、この制御信号ＣＮＴにより開閉制御される。
【００８５】
ＭＯＳＦＥＴ２３０は、例えば、Ｐチャネル型のＭＯＳＦＥＴで構成することができる。その場合、制御信号ＣＮＴは、ローレベル信号（例えば、−３Ｖ）によりＭＯＳＦＥＴ２３０がオンし、ハイレベル信号（例えば、０Ｖ）によりオフするような信号となる。
【００８６】
不揮発性記憶素子１へのデータの書き込みが終了すると、図示しない制御回路がそれを認識する。例えば、図示しないデータの書き込み回路から書き込み終了信号を受領する。そうすると、制御回路は、ＭＯＳＦＥＴ２３０をオンする制御信号ＣＮＴを出力する。ＭＯＳＦＥＴ２３０は、この制御信号ＣＮＴによりオンする。
【００８７】
図示しない制御回路やデータの書き込み回路は、公知の技術を用いて構成することができるため、その説明は省略する。なお、制御回路やデータの書きこみ回路は半導体集積回路１０３に搭載することもできる。
【００８８】
このような構成にすることで、制御信号ＣＮＴにより自在にＭＯＳＦＥＴ２３０を開閉できるので、半導体集積回路１０３を電子機器に搭載したあとの任意のタイミングでデータの保全を行うことができる。
【００８９】
また、不揮発性記憶素子１にデータを書き込んだ後にＭＯＳＦＥＴ２３０をオンさせてデータの保全を行った後、万が一データを書き換える必要が生じたときであっても、ＭＯＳＦＥＴ２３０をオフに制御すれば、不揮発性記憶素子１に再度データを書き込む（データを書き換える）ことができる。その後に再びＭＯＳＦＥＴ２３０をオンすれば、不揮発性記憶素子１に書き込んだデータを保全することができる。
【実施例３】
【００９０】
［実施例３の説明：図７］
次に、図７を用いて実施例３を詳述する。
実施例３は、不揮発性記憶素子のゲート端子とバルク端子とをそれぞれ所定の電位を供給する信号線に接続することで、双方を同電位にするものである。つまり、双方の端子に同一の電位を供給するのである。
【００９１】
図７は、実施例３の半導体集積回路を説明する回路図である。図７において、１ｃは不揮発性記憶素子である。２４０ａ、２４０ｂは接続配線であり、図１に示す同電位手段２００に相当する。１０４は実施例３における半導体集積回路である。
【００９２】
接続配線２４０ａは、配線ランド領域１１ｂを介して不揮発性記憶素子１のメモリゲート端子３に第３の電位であるＶＳＳ（例えば、−３Ｖ）を印加するように接続している。具体的には、ＶＳＳを供給する信号線とメモリゲート端子３とを電気的に接続している。同じく、配線ランド領域１２ｂを介してメモリバルク端子４にＶＳＳを印加するように接続している。具体的には、ＶＳＳを供給する信号線とメモリバルク端子４とを電気的に接続している。
【００９３】
不揮発性記憶素子１へのデータの書き込みが終了すると、すでに説明した実施例１の第１実施形態及び第２実施形態と同様に、接続配線２４０ａ、２４０ｂを半導体集積回路１０４の半導体基板上でメモリゲート端子３とメモリバルク端子４とをパターニングで接続する。この場合の接続配線２４０ａ、２４０ｂは、金属配線である。このような配線形成技術は、ＦＩＢ装置や製造プロセスで実現できる。
【００９４】
このような構成にすれば、メモリゲート端子３とメモリバルク端子４とを短絡する必要がなく、半導体基板上で配線の引き回しがしにくい部分があったとしても、近傍のＶＳＳを供給する配線に接続しさえすれば、不揮発性記憶素子１に書き込んだデータを保全することができる。
【００９５】
ところで、メモリゲート端子３とメモリバルク端子４とに同一の所定の電圧を印加することは、上記の例に限定されない。すでに説明した実施例１の第１実施形態と同様に、接続配線２４０ａ、２４０ｂを半導体集積回路１０４の層間絶縁膜や最終保護膜の上部などに形成し、スルーホール技術により層間絶縁膜を開口しメモリゲート端子３とメモリバルク端子４とに電気的に接続するようにしてもよい。その場合は、配線ランド領域１１ｂ、１２ｂは、ボンディングパッド１１ａ、１２ａと置き換えて考えればよい。
【実施例４】
【００９６】
［実施例４の説明：図８〜図１０］
次に、図８から図１０を用いて実施例４を詳述する。
実施例４は、不揮発性記憶素子のゲート端子とバルク端子とをワンタイムＲＯＭを用いて短絡することで同電位にするものである。
【００９７】
このようにすれば、半導体集積回路に電源が投入されていなくとも、不揮発性記憶素子のゲート端子とバルク端子とを同電位にすることができる。
【００９８】
図８は、実施例４の半導体集積回路を説明する回路図である。図８において、２５０はワンタイムＲＯＭであり、図１に示す同電位手段２００に相当する。１ｄは不揮発性記憶素子である。１０５は実施例４における半導体集積回路である。
【００９９】
図９及び図１０は、ワンタイムＲＯＭ２５０の構成を説明するための図であって、図９は回路図、図１０は半導体基板上の素子の断面を模式的に示す断面図である。
図９において、２５０ａはワンタイムＲＯＭ記憶部、２０１はゲート端子、２０２はバルク端子、２０３はソース端子、２０４はドレイン端子である。
【０１００】
図１０において、３１０はウェル領域、３２１はゲート絶縁膜、３１１はゲート電極、３１２はバルク領域、３１３はソース領域、３１４はドレイン領域、３２０はチャネル領域である。
【０１０１】
ワンタイムＲＯＭ２５０は、ＭＯＳＦＥＴの形態を有する。ワンタイムＲＯＭ記憶部２５０ａは、ＭＯＳＦＥＴそのものとなる。
ワンタイムＲＯＭ２５０のドレイン端子２０４を配線ランド領域１１ｂを介して不揮発性記憶素子１ｄのメモリゲート端子３に接続している。同じくソース端子２０３を配線ランド領域１２ｂを介してメモリバルク端子４に接続している。
【０１０２】
図１０において、ウェル領域３１０は、形成する半導体基板と逆導電型である。半導体基板の導電型がＮ型であればＰ型である。バルク領域３１２はウェル領域３１０と同一導電型であり、ウェル領域３１０に比して不純物濃度を高くしている。ソース領域３１３及びドレイン領域３１４は、ウェル領域３１０と反対導電型であり、上記の例ではＮ型である。これらの領域の間には、チャネル領域３２０が設けてあり、このチャネル領域３２０の上部の半導体基板表面上にゲート絶縁膜３２１が設けてある。
【０１０３】
このゲート絶縁膜３２１は、半導体基板をシリコン基板とすると、例えば、シリコン酸化膜で構成することができる。このゲート絶縁膜３２１上にはゲート電極３１１が形成されている。これらでワンタイムＲＯＭ記憶部２５０ａを構成する。
【０１０４】
ワンタイムＲＯＭ記憶部２５０ａの構成は、一般的なＭＯＳＦＥＴと変わりがないが、情報を記憶するとき、ソース領域３１３とバルク領域３１２からチャネル領域３２０を通じてドレイン領域３１４に大電流を流し込み、ドレイン領域３１４とウェル領域３１０との間のＰＮ接合を破壊することで、所定の状態に不可逆的に固定するものである。
【０１０５】
不揮発性記憶素子１ｄへのデータの書き込みが終了すると、次にワンタイムＲＯＭ２５０への状態書き込みを行う。
ワンタイムＲＯＭ２５０への状態書き込みは、図９において、ゲート端子２０１とドレイン端子２０４を第１の電位であるＶＤＤ（例えば、０Ｖ）にバイアスし、その後、バルク端子２０２及びソース端子２０３に書き込み電流として約３０ｍＡを印加することによりなされる。
【０１０６】
図１０において、ワンタイムＲＯＭ２５０への状態書き込みの際、バルク領域３１２はウェル領域３１０と同一導電型であるから双方は同電位となっており、ソース領域３１３及
びドレイン領域３１４とウェル領域３１０との間のＰＮ接合が破壊されることで、ソース領域３１３とドレイン領域３１４とが、ウェル領域３１０を介して電気的に接続される。
【０１０７】
ところで、このワンタイムＲＯＭ２５０の状態書き込みの制御であるが、すでに説明した実施形態の制御信号ＣＮＴによる制御と同様に、図示しない制御回路からの図示しない状態書き込み信号を出力させ、ワンタイムＲＯＭ２５０を制御すればよい。これについては、そもそもワンタイムＲＯＭが公知の技術であるから、その説明は省略する。
【０１０８】
この際、接続されている不揮発性記憶素子１ｄのメモリゲート端子３とメモリバルク端子４との間に電位差が生じてしまうが、メモリソース端子５を第１の電位であるＶＤＤ（例えば、０Ｖ）にバイアスし、書き込み阻止状態にしておくことで、ワンタイムＲＯＭ２５０の状態書き込みにより不揮発性記憶素子１ｄに記憶したデータが書き換わってしまうことはない。
【０１０９】
ところで、半導体集積回路１０５は、ワンチップで構成しなくてもよい。つまり、ワンタイムＲＯＭ２５０を別の半導体チップにして半導体集積回路１０５に実装し、一体の半導体集積回路１０５としてもよい。その手法は、公知のフェイスダウン実装又はフリップチップ実装と呼ばれる技術を用いることができる。その場合は、配線ランド領域１１ｂ、１２ｂは、ボンディングパッド１１ａ、１２ａと置き換えて考えればよい。
【０１１０】
［全体説明まとめ］
以上述べたように、本発明の半導体集積回路によれば、不揮発性記憶素子のメモリゲート端子とメモリバルク端子とを電気的に同電位にする端子を有し、データの書き込み後にそれら端子を接続することで、記憶したデータの意図しない書き換わりや消去を防止し、記憶したデータの保全をより簡便に防止することができる。
なお、以上説明した実施の形態は、これに限定されるものではなく、本発明の要旨を満たすものであれば任意に変更することができる。
【産業上の利用可能性】
【０１１１】
本発明の半導体集積回路によれば、不測の事態が生じても、搭載する不揮発性記憶素子に記憶したデータが保全される。このため、システムが誤動作することがない、信頼性の高い電子機器用に好適である。
【符号の説明】
【０１１２】
１、１ａ、１ｂ、１ｃ、１ｄ  不揮発性記憶素子
２  負荷トランジスタ
３  メモリゲート端子
４  メモリバルク端子
５  メモリソース端子
６  メモリドレイン端子
１１、１２  接続端子
２００  同電位手段
２１０  金属配線
２２０  パターン配線
２３０  接続スイッチとして機能するＭＯＳＦＥＴ
２４０ａ、２４０ｂ  接続配線
２５０  ワンタイムＲＯＭ
４００  選択スイッチ
４１０  負荷抵抗
４２０  読み出し端子  
【図１】
2013200926.tif 000003
【図２】
2013200926.tif 000004
【図３】
2013200926.tif 000005
【図４】
2013200926.tif 000006
【図５】
2013200926.tif 000007
【図６】
2013200926.tif 000008
【図７】
2013200926.tif 000009
【図８】
2013200926.tif 000010
【図９】
2013200926.tif 000011
【図１０】
2013200926.tif 000012