(57)【要約】【課題】より低い電源電圧で動作することができる受信装置を得る。【解決手段】ゲートに入力信号が印加され、ソースが第１の電源に接続された第１のＭＯＳトランジスタと、その第１のＭＯＳトランジスタのゲートとドレインとの間に挿入された第１の抵抗素子とを有するアンプ部と、第１のＭＯＳトランジスタのゲート電圧に基づいて、アンプ部のバイアス電流を制御する制御部とを備える。【選択図】図２
2013150166.tif 000002
【特許請求の範囲】
【請求項１】
ゲートに入力信号が印加され、ソースが第１の電源に接続された第１のＭＯＳトランジスタと、その第１のＭＯＳトランジスタのゲートとドレインとの間に挿入された第１の抵抗素子とを有するアンプ部と、
前記第１のＭＯＳトランジスタのゲート電圧に基づいて、前記アンプ部のバイアス電流を制御する制御部と
を備えた受信装置。
【請求項２】
前記制御部は、
ソースが前記第１の電源に接続され、ゲートに前記第１のＭＯＳトランジスタのゲート電圧に基づく電圧が印加される、前記第１のＭＯＳトランジスタと同じ種類の第２のＭＯＳトランジスタを有し、
前記第２のＭＯＳトランジスタを流れる電流に基づいて前記バイアス電流を制御する
請求項１に記載の受信装置。
【請求項３】
前記制御部は、
参照電流を生成する電流源を有し、
前記第２のＭＯＳトランジスタを流れる電流と前記参照電流とを比較することにより、前記バイアス電流が前記参照電流に対応する電流値になるように制御する
請求項２に記載の受信装置。
【請求項４】
前記アンプ部に前記バイアス電流を供給するバイアストランジスタをさらに有する
請求項１に記載の受信装置。
【請求項５】
前記バイアストランジスタは、前記第１のＭＯＳトランジスタと異なる種類のＭＯＳトランジスタであり、ソースが第２の電源に接続され、ゲート電圧が前記制御部によって制御される
請求項４に記載の受信装置。
【請求項６】
前記アンプ部は、ゲートに前記入力信号が印加され、ドレインが前記第１のＭＯＳトランジスタのドレインに接続され、ソースに前記バイアス電流が供給される、前記第１のＭＯＳトランジスタとは異なる種類の第３のＭＯＳトランジスタをさらに有する
請求項１に記載の受信装置。
【請求項７】
前記第３のＭＯＳトランジスタのソースと前記第１の電源との間に挿入された第１の容量素子をさらに備えた
請求項６に記載の受信装置。
【請求項８】
前記アンプ部の出力信号に基づいて所定の処理を行うとともに、前記第３のＭＯＳトランジスタのソースの電圧を利用する後段回路部をさらに備えた
請求項６に記載の受信装置。
【請求項９】
前記後段回路部は、ミキサ部を含み、
前記ミキサ部は、
前記アンプ部の出力信号を電流信号に変換する電圧電流変換回路と、
前記電流信号に対してスイッチング動作を行うスイッチング回路と、
前記スイッチング回路の出力信号を電圧信号に変換する電流電圧変換回路と
を有し、
前記電圧電流変換回路は、前記第３のＭＯＳトランジスタのソースの電圧を利用する
請求項８に記載の受信装置。
【請求項１０】
前記アンプ部は、ゲートに前記入力信号が印加され、ドレインが前記第１のＭＯＳトランジスタのドレインに接続され、ソースに前記バイアス電流が供給される、前記第１のＭＯＳトランジスタとは異なる種類の第３のＭＯＳトランジスタをさらに有し
前記第３のＭＯＳトランジスタのソースと前記第２の電源との間に挿入された第１の容量素子をさらに備えた
請求項１に記載の受信装置。
【請求項１１】
前記第１のＭＯＳトランジスタのドレインは、前記バイアストランジスタに接続されている
請求項４に記載の受信装置。
【請求項１２】
前記第１のＭＯＳトランジスタのゲートと、前記第２のＭＯＳトランジスタのゲートとの間に挿入された第２の抵抗素子をさらに備えた
請求項２に記載の受信装置。
【請求項１３】
前記第２のＭＯＳトランジスタのゲートに接続された第２の容量素子をさらに備えた
請求項１２に記載の受信装置。
【請求項１４】
第３の容量素子を備え、
前記第１のＭＯＳトランジスタのゲートには、前記第３の容量素子を介して前記入力信号が印加される
請求項１に記載の受信装置。
【請求項１５】
受信装置と、
前記受信装置において受信した信号に基づいて所定の処理を行う処理部と
を備え、
前記受信装置は、
ゲートに入力信号が印加され、ソースが第１の電源に接続された第１のＭＯＳトランジスタと、その第１のＭＯＳトランジスタのゲートとドレインとの間に挿入された第１の抵抗素子とを有するアンプ部と、
前記第１のＭＯＳトランジスタのゲート電圧に基づいて、前記アンプ部のバイアス電流を制御する制御部と
を含む
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、信号を受信する受信装置、およびそのような受信装置を備えた電子機器に関する。
【背景技術】
【０００２】
近年、様々な電子機器が、無線による通信手段を有するようになってきている。例えば、携帯電話やＴＶチューナは、基地局や放送局から送信された微弱な電波を受信し、通話や映像等の視聴を可能にしている。また、例えば、ＧＰＳ（Global Positioning System；全地球測位システム）受信機は、複数の人工衛星（ＧＰＳ衛星）から微弱な電波を受信し、それらの人工衛星とＧＰＳ受信機との間の距離をそれぞれ測定することにより、地球上におけるＧＰＳ受信機の位置（緯度および経度）等を求めるものであり、カーナビゲーションシステムや携帯電話などに搭載されている。
【０００３】
一方、近年、電子機器では、エコロジーの観点から消費電力が低いことが望まれており、上述したような無線通信手段に用いられる受信装置にも、消費電力の低減が求められている。特にＧＰＳ受信機は、昨今はデジタルカメラなどの携帯型電子機器に搭載されるようになってきており、この場合においては、位置を求めるという目的上、常時動作する必要があり、エコロジーの観点に加えバッテリ消費の観点からも、消費電力の低減に対するニーズがある。
【０００４】
このような受信装置は通常、高周波増幅回路を含むが、この高周波増幅回路について、消費電力の低減を図る様々な技術が開示されている。例えば、特許文献１には、ＵＷＢ（Ultra Wide Band）を用途とした、低い電源電圧で動作可能な増幅回路および増幅回路用バイアス回路が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２７０４６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、半導体製造技術は年々微細化が進み、より多くの素子が１チップ上に形成されるようになってきている。また、半導体製造技術の微細化は、より低い電源電圧での回路の動作を可能にしている。
【０００７】
本開示はかかる問題点に鑑みてなされたもので、その目的は、より低い電源電圧で動作することができる受信装置および電子機器を提供することにある。
【課題を解決するための手段】
【０００８】
本開示の受信装置は、アンプ部と、制御部とを備えている。アンプ部は、ゲートに入力信号が印加され、ソースが第１の電源に接続された第１のＭＯＳトランジスタと、その第１のＭＯＳトランジスタのゲートとドレインとの間に挿入された第１の抵抗素子とを有するものである。制御部は、第１のＭＯＳトランジスタのゲート電圧に基づいて、アンプ部のバイアス電流を制御するものである。
【０００９】
本開示の電子機器は、上記受信装置を備えたものであり、例えば、携帯電話機、テレビジョン装置、ノート型パーソナルコンピュータ、携帯型ゲーム機、デジタルカメラなどが該当する。
【００１０】
本開示の受信装置および電子機器では、第１のＭＯＳトランジスタを有するアンプ部にバイアス電流が供給され、そのアンプ部において入力信号が増幅される。その際、バイアス電流は、第１のＭＯＳトランジスタのゲート電圧に基づいて制御される。
【発明の効果】
【００１１】
本開示の受信装置および電子機器によれば、第１のＭＯＳトランジスタのゲート電圧に基づいてバイアス電流を制御するようにしたので、より低い電源電圧で動作することができる。
【図面の簡単な説明】
【００１２】
【図１】本開示の実施の形態に係る受信装置の一構成例を表すブロック図である。
【図２】第１の実施の形態に係る低雑音増幅回路の一構成例を表す回路図である。
【図３】図２に示した低雑音増幅回路の動作点を表す説明図である。
【図４】比較例に係る低雑音増幅回路の一構成例を表す回路図である。
【図５】ＭＯＳトランジスタの一特性例を表す特性図である。
【図６】第１の実施の形態の変形例に係る低雑音増幅回路の一構成例を表す回路図である。
【図７】第１の実施の形態の他の変形例に係る低雑音増幅回路の一構成例を表す回路図である。
【図８】第１の実施の形態の他の変形例に係る低雑音増幅回路の一構成例を表す回路図である。
【図９】第２の実施の形態に係る低雑音増幅回路およびミキサ回路の一構成例を表す回路図である。
【図１０】実施の形態に係る受信装置を適用した携帯電話の外観構成を表す正面図、側面図、上面図および下面図である。
【発明を実施するための形態】
【００１３】
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態
３．適用例
【００１４】
＜１．第１の実施の形態＞
［構成例］
（全体構成例）
図１は、第１の実施の形態に係る受信装置の一構成例を表すものである。受信装置１は、直交変調された信号を受信するダイレクトコンバージョン方式の受信装置である。
【００１５】
受信装置１は、低雑音増幅回路２０と、局部発振回路１１と、ミキサ回路３０Ａ，３０Ｂと、ＬＰＦ（Low Pass Filter）１２Ａ，１２Ｂと、アンプ１３Ａ，１３Ｂと、ＡＤＣ（Analog to Digital Converter）１４Ａ，１４Ｂと、ベースバンド処理回路１５とを備えている。
【００１６】
低雑音増幅回路２０は、アンテナ９において受信した、周波数ｆrfの高周波成分を有する微弱な信号Ｓrf0を１００［ｍＶｐｐ］程度の振幅に増幅し、信号Ｓrfとして出力する回路である。受信装置１では、初段にこの低雑音増幅回路２０を設けることにより、受信装置１全体としての信号対雑音比（Ｓ／Ｎ比）を高くすることができ、これにより微弱な電波を受信することができるようになっている。低雑音増幅回路２０は、後述するように、例えば１．１Ｖのような、低い電源電圧で動作することができるように構成されている。
【００１７】
局部発振回路１１は、搬送波と同じ周波数ｆloを有する信号ＳＩ（ＳＩＰ，ＳＩＮ），ＳＱ（ＳＱＰ，ＳＱＮ）を生成する発振回路であり、例えば、ＰＬＬ（Phase Locked Loop）を用いた周波数シンセサイザにより構成されるものである。信号ＳＩは、後述するミキサ回路３０Ａにおいて、信号Ｓrfから同相成分（In-phase成分）を抽出するためのものであり、信号ＳＱは、後述するミキサ回路３０Ｂにおいて、信号Ｓrfから直交成分（Quadrature成分）を抽出するためのものであり、ＣＭＯＳ電圧レベル（例えばＶＬ＝０Ｖ、ＶＨ＝１．１Ｖ）の信号である。信号ＳＩＰと信号ＳＩＮは、互いに位相が１８０度異なるものであり、信号ＳＱＰと信号ＳＱＮは、互いに位相が１８０度異なるものである。また、信号ＳＱＰは、信号ＳＩＰよりも位相が９０度遅れたものであり、信号ＳＱＮは、信号ＳＩＮよりも位相が９０度遅れたものである。
【００１８】
ミキサ回路３０Ａは、低雑音増幅回路２０の出力信号Ｓrfと、信号ＳＩ（ＳＩＰ，ＳＩＮ）とを乗算してダウンコンバートすることにより、信号Ｓrfの同相成分を抽出するものである。ミキサ回路３０Ｂは、低雑音増幅回路２０の出力信号Ｓrfと、信号ＳＱ（ＳＱＰ，ＳＱＮ）とを乗算してダウンコンバートすることにより、信号Ｓrfの直交成分を抽出するものである。
【００１９】
ＬＰＦ１２Ａ，１２Ｂは、ミキサ３０Ａ，３０Ｂにおいて信号Ｓrfと信号ＳＩ，ＳＱとを乗算する際に生じる不要な周波数成分（例えば周波数（ｆrf＋ｆlo）の成分など）をそれぞれ除去するための低域通過フィルタである。アンプ１３Ａ，１３Ｂは、ＬＰＦ１２Ａ，１２Ｂの出力信号をそれぞれ増幅する回路である。ＡＤＣ１４Ａ，１４Ｂは、アンプ１３Ａ，１３Ｂの出力信号をそれぞれ２値化し、デジタル信号に変換する機能を有している。
【００２０】
ベースバンド処理回路１５は、ＡＤＣ１４Ａから供給された同相成分に係るデジタル信号と、ＡＤＣ１４Ｂから供給された直交成分に係るデジタル信号とに基づいて、通信プロトコルに応じた所定の信号処理を行い、後段の回路に供給する回路である。
【００２１】
（低雑音増幅回路２０）
次に、低雑音増幅回路２０について、詳細に説明する。
【００２２】
図２は、低雑音増幅回路２０の一構成例を表すものである。低雑音増幅回路２０は、この例では、４０［ｎｍ］世代の製造プロセスを用いて製造されるものであり、低い電源電圧（この例では１．１Ｖ）で動作することができるものである。
【００２３】
低雑音増幅回路２０は、アンプ部７と、トランジスタＰ２３と、制御部８とを備えている。
【００２４】
アンプ部７は、アンテナ９から容量素子Ｃ１を介して供給された信号Ｓrf0を増幅し、信号Ｓrfとして出力するものである。アンプ部７は、トランジスタＮ２１，Ｐ２２と、抵抗素子Ｒ１を有している。トランジスタＮ２１は、Ｎ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタであり、ゲートが容量素子Ｃ１の一端に接続され、ドレインがトランジスタＰ２２のドレインに接続され、ソースには電源電圧ＶＳＳ（この例では０Ｖ）が供給されている。トランジスタＰ２２は、Ｐ型のＭＯＳトランジスタであり、ゲートが容量素子Ｃ１の一端に接続されるとともにトランジスタＮ２１のゲートに接続され、ドレインがトランジスタＮ２１のドレインに接続され、ソースがトランジスタＰ２３のドレインに接続されている。抵抗素子Ｒ１は、一端がトランジスタＮ２１，Ｐ２２のゲートに接続され、他端がトランジスタＮ２１，Ｐ２２の他端に接続されている。
【００２５】
すなわち、アンプ部７は、いわゆるＣＭＯＳ（Complementary MOS）型のアンプを構成している。このように、アンプ部７をＣＭＯＳアンプで構成することにより、例えばソース接地されたＮ型のＭＯＳトランジスタのみで構成する場合に比べて、ｇｍを約２倍に大きくすることができる。アンプ部７において増幅された信号は、容量素子Ｃ２を介して、信号Ｓrfとして出力される。抵抗素子Ｒ１は、このＣＭＯＳ型のアンプにおいて帰還抵抗として挿入されることにより、トランジスタＮ２１とトランジスタＰ２２のゲートの動作点を設定している。また、この抵抗素子Ｒ１は、低雑音増幅回路２０の入力インピーダンスと、アンテナ９のインピーダンスとのインピーダンス整合を行う機能をも有している。
【００２６】
トランジスタＰ２３は、アンプ部７にバイアス電流Ｉbiasを供給するものである。トランジスタＰ２３は、Ｐ型のＭＯＳトランジスタであり、ゲートが制御部８に接続され、ドレインはトランジスタＰ２２のソースに接続され、ソースには電源電圧ＶＤＤ（この例では１．１Ｖ）が供給されている。
【００２７】
トランジスタＰ２３のドレインおよびトランジスタＰ２２のソースは、容量素子Ｃ３を介して電源電圧ＶＳＳの電源と接続されている。容量素子Ｃ３は、デカップリング容量として機能するものである。すなわち、容量素子Ｃ３を設けることにより、アンプ部７に対して容量素子Ｃ１を介して供給された信号Ｓrf0に応じて、トランジスタＰ２２等を流れる電流が変化する際、この影響が、トランジスタＰ２３を介して電源電圧ＶＤＤに及ばないようになっている。
【００２８】
制御部８は、信号Ｓrf0に基づいて、トランジスタＰ２３のゲート電圧を制御することにより、アンプ部７のバイアス電流Ｉbiasを制御するものである。制御部８は、トランジスタＮ２４と、リファレンス電源２５と、抵抗素子Ｒ２，Ｒ３と、オペアンプ２６とを有している。
【００２９】
トランジスタＮ２４は、Ｎ型のＭＯＳトランジスタであり、ゲートは抵抗素子Ｒ４を介してトランジスタＮ２１のゲート等と接続されるとともに容量素子Ｃ４を介して電源電圧ＶＳＳの電源と接続され、ドレインは抵抗素子Ｒ２の一端およびオペアンプ２６の負入力端子に接続され、ソースには電源電圧ＶＳＳが供給されている。この例では、トランジスタＮ２４のゲート幅およびゲート長を、トランジスタＮ２１のゲート幅及びゲート長とそれぞれ同じにしている。これにより、トランジスタＮ２４のドレイン・ソース間に流れる電流を、トランジスタＮ２１のドレイン・ソース間に流れる電流とほぼ同じにすることができるようになっている。抵抗素子Ｒ２は、一端がトランジスタＮ２４のドレインおよびオペアンプ２６の負入力端子に接続され、他端には電源電圧ＶＤＤが供給されている。
【００３０】
リファレンス電流源２５は、所定の電流（リファレンス電流Ｉref）を流す電流源であり、一端が抵抗素子Ｒ３の一端およびオペアンプ２６の正入力端子に接続され、他端は電源電圧ＶＳＳの電源に接続されている。リファレンス電流源２５は、一端から他端へ向かって、所定の電流Ｉrefを流すようになっている。抵抗素子Ｒ３は、一端がリファレンス電流源２５の一端およびオペアンプ２６の正入力端子に接続され、他端には電源電圧ＶＤＤが供給されている。抵抗素子Ｒ３の抵抗値は、この例では、抵抗素子Ｒ２の抵抗値と同じにしている。
【００３１】
オペアンプ２６は、正入力端子および負入力端子にそれぞれ入力された電圧の電位差を増幅して出力するものである。オペアンプ２６は、正入力端子がリファレンス電流源２５の一端および抵抗素子Ｒ３の一端に接続され、負入力端子がトランジスタＮ２４のドレインおよび抵抗素子Ｒ２の一端に接続され、出力端子がトランジスタＰ２４のゲートに接続されている。
【００３２】
この構成により、制御部８は、バイアス電流Ｉbiasが、リファレンス電流Ｉrefとほぼ同じ電流になるように、負帰還動作により制御する。具体的には、後述するように、アンプ部７、抵抗素子Ｒ４および容量素子Ｃ４、制御部８、トランジスタＰ２３からなるループ（負帰還ループ）により負帰還動作が行われることにより、バイアス電流Ｉbiasが制御されるようになっている。
【００３３】
ここで、抵抗素子Ｒ４および容量素子Ｃ４は、低域通過フィルタ（ＬＰＦ）を形成し、この負帰還ループの応答特性や安定性を設定する役割を果たしている。また、抵抗素子Ｒ４は、高周波信号を扱うアンプ部７の入力において、トランジスタＮ２４や容量素子Ｃ４の影響を十分に低くする機能も有している。
【００３４】
ここで、トランジスタＮ２１は、本開示における「第１のＭＯＳトランジスタ」の一具体例に対応する。トランジスタＮ２４は、本開示における「第２のＭＯＳトランジスタ」の一具体例に対応する。トランジスタＰ２２は、本開示における「第３のＭＯＳトランジスタ」の一具体例に対応する。トランジスタＰ２３は、本開示における「バイアストランジスタ」の一具体例に対応する。抵抗素子Ｒ１は、本開示における「第１の抵抗素子」の一具体例に対応する。抵抗素子Ｒ４は、本開示における「第２の抵抗素子」の一具体例に対応する。容量素子Ｃ３は、本開示における「第１の容量素子」の一具体例に対応する。容量素子Ｃ４は、本開示における「第２の容量素子」の一具体例に対応する。容量素子Ｃ１は、本開示における「第３の容量素子」の一具体例に対応する。リファレンス電流源２５は、本開示における「電流源」の一具体例に対応する。
【００３５】
［動作および作用］
続いて、本実施の形態の受信装置１の動作および作用について説明する。
（全体動作概要）
まず、図１を参照して、受信装置１の全体動作概要を説明する。低雑音増幅回路２０は、アンテナ９において受信した信号Ｓrf0を増幅し、信号Ｓrfとして出力する。局部発振回路１１は、信号ＳＩ（ＳＩＰ，ＳＩＮ），ＳＱ（ＳＱＰ，ＳＱＮ）を生成する。ミキサ回路３０Ａは、信号Ｓrfと信号ＳＩとを乗算してダウンコンバートすることにより、信号Ｓrfの同相成分を抽出し、ミキサ回路３０Ｂは、信号Ｓrfと信号ＳＱとを乗算してダウンコンバートすることにより、信号Ｓrfの直交成分を抽出する。ＬＰＦ１２Ａ，１２Ｂは、ミキサ３０Ａ，３０Ｂにおいて信号Ｓrfと信号ＳＩ，ＳＱとを乗算する際に生じる不要な周波数成分をそれぞれ除去する。アンプ１３Ａ，１３Ｂは、ＬＰＦ１２Ａ，１２Ｂの出力信号をそれぞれ増幅する。ＡＤＣ１４Ａ，１４Ｂは、アンプ１３Ａ，１３Ｂの出力信号をそれぞれ２値化し、デジタル信号に変換する。ベースバンド処理回路１５は、ＡＤＣ１４Ａから供給された同相成分に係るデジタル信号と、ＡＤＣ１４Ｂから供給された直交成分に係るデジタル信号とに基づいて、通信プロトコルに応じた所定の信号処理を行う。
【００３６】
（低雑音増幅回路２０の動作）
低雑音増幅回路２０は、入力された信号Ｓrf0を増幅し、信号Ｓrfとして出力する。その際、低雑音増幅回路２０は、制御部８の負帰還制御により定まる動作点において、信号Ｓrf0に対する増幅動作を行う。
【００３７】
負帰還制御は、アンプ部７、抵抗素子Ｒ４および容量素子Ｃ４、制御部８、トランジスタＰ２３からなる負帰還ループにより行われる。具体的には、低雑音増幅回路２０では、例えば、バイアス電流Ｂbiasが所望の値より小さい場合には、トランジスタＮ２４のドレイン・ソース間に流れる電流が小さくなる。これにより、オペアンプ２６の負入力端子の電圧が大きくなり、オペアンプ２６の出力電圧（トランジスタＰ２３のゲート電圧）が低くなるため、バイアス電流Ｂbiasが大きくなる。このようにして、バイアス電流Ｂbiasが制御される。
【００３８】
この負帰還動作では、オペアンプ２６の正入力端子の電圧と負入力端子の電圧とが互いにほぼ等しくなるように負帰還がかかるので、トランジスタＮ２４のドレイン・ソース間に流れる電流が、リファレンス電流Ｉrefとほぼ等しくなる。上述したように、トランジスタＮ２４のドレイン・ソース間に流れる電流は、アンプ部７のトランジスタＮ２１に流れる電流（バイアス電流Ｉbias）とほぼ同じである為、バイアス電流Ｉbiasが、リファレンス電流Ｉrefとほぼ同じ電流になるように制御される。
【００３９】
図３は、低雑音増幅回路２０の動作点を表すものである。この例では、各トランジスタのしきい値電圧の大きさを０．４Ｖとして説明する。
【００４０】
トランジスタＮ２１のゲートの電圧ＶＮ１は、この例では０．５Ｖ付近にしている。すなわち、トランジスタＮ２１のゲート・ソース間電圧Ｖgsは、しきい値電圧０．４Ｖよりやや大きい０．５Ｖ付近に設定している。これにより、トランジスタＮ２１のドレインの電圧ＶＮ２は、トランジスタＮ２１のゲートの電圧ＶＮ１とほぼ同じ０．５Ｖ付近となる。
【００４１】
また、オペアンプ２６の正入力端子の電圧ＶＮ４は、０．５Ｖ付近にしている。これにより、この正入力端子と仮想短絡される負入力端子の電圧ＶＮ３を、トランジスタＮ２１のドレインの電圧ＶＮ２とほぼ同じ０．５Ｖ付近にすることができるので、トランジスタＮ２１のドレイン・ソース間の電流（バイアス電流Ｉbias）と、トランジスタＮ２４のドレイン・ソース間の電流とをほぼ同じにすることができる。
【００４２】
一方、トランジスタＰ２３のドレインの電圧ＶＮ５は、この例では１．０Ｖ付近にしている。すなわち、トランジスタＰ２２のゲート・ソース間電圧Ｖgsは、しきい値電圧（−０．４Ｖ）よりやや小さい（−０．５Ｖ）付近に設定している。これにより、トランジスタＰ２３のドレイン・ソース間電圧Ｖdsは（−０．１Ｖ）となり、０Ｖに近い値になる。
【００４３】
低雑音増幅回路２０では、制御部８を用いて負帰還動作を行うことにより、アンプ部７のバイアス電流Ｉbiasが所望の値を維持するように制御している。これにより、低雑音増幅回路２０は、トランジスタＰ２３のドレイン・ソース間電圧Ｖdsが０Ｖに近い値になった場合でも、アンプ部７に対して所望のバイアス電流Ｉbiasを供給することができ、安定した増幅動作を行うことができる。トランジスタＰ２３のドレイン・ソース間電圧Ｖdsは、電源電圧ＶＤＤが低い値になるほど、０Ｖに近い値になる。すなわち、低雑音増幅回路２０は、低い電源電圧ＶＤＤで動作することができ、これにより、消費電力を低減することができる。
【００４４】
また、低雑音増幅回路２０では、アンプ部７の入力電圧（トランジスタＮ２１等のゲートの電圧）に基づいて負帰還動作を行うようにしている。すなわち、低雑音増幅回路２０では、トランジスタＮ２１のゲートと抵抗素子Ｒ４を介して接続されたトランジスタＮ２４を設け、トランジスタＮ２１に流れる電流（バイアス電流Ｉbias）とほぼ同じ電流をトランジスタＮ２４に流し、その電流を用いて負帰還動作を行うようにしている。これにより、よりシンプルな構成で負帰還ループを実現することができる。
【００４５】
（比較例）
次に、比較例に係る低雑音増幅回路２０Ｒについて説明する。本比較例は、負帰還動作によりバイアス電流Ｉbiasを維持する制御部を備えていないものである。その他の構成は、本実施の形態（図２等）と同様である。
【００４６】
図４は、本比較例に係る低雑音増幅回路２０Ｒの一構成例を表すものである。低雑音回路２０Ｒは、トランジスタＰ２９を有している。トランジスタＰ２９は、Ｐ型のＭＯＳトランジスタであり、ゲートとドレインが接続されるとともにトランジスタＰ２３のゲートおよびリファレンス電流源２５の一端に接続され、ソースには電源電圧ＶＤＤ（この例では１．５Ｖ）が供給されている。この例では、トランジスタＰ２９のゲート幅およびゲート長を、トランジスタＰ２３のゲート幅及びゲート長とそれぞれ同じにしている。これにより、トランジスタＰ２９，Ｐ２３がいわゆるカレントミラー回路を構成するため、トランジスタＰ２３を流れるバイアス電流Ｉbiasは、トランジスタＰ２９を流れるリファレンス電流Ｉrefとほぼ等しくなる。
【００４７】
また、低雑音増幅回路２０Ｒの動作点は、上記実施の形態に係る低雑音増幅回路２０とほぼ同様である。例えば、トランジスタＰ２３のドレインの電圧ＶＮ５は、１．０Ｖ付近である。また、この例では、トランジスタＰ２３，Ｐ２９のゲート・ソース間電圧Ｖgsは（−０．５Ｖ）に設定されている。
【００４８】
この例では、電源電圧ＶＤＤは１．５Ｖにしているが、この低雑音増幅回路２０Ｒは、電源電圧ＶＤＤが低い場合には、以下に示すように、トランジスタＰ２３のドレイン・ソース間電圧Ｖdsが０Ｖに近づくため、正常に動作しないおそれがある。
【００４９】
図５は、ＭＯＳトランジスタの静特性を表すものであり、横軸はドレイン・ソース間電圧Ｖdsを示し、縦軸はドレイン電流Ｉｄを示す。なお、この例ではＮ型のＭＯＳトランジスタの特性を示すが、Ｐ型のＭＯＳトランジスタについても同様である。
【００５０】
図５に示したように、ＭＯＳトランジスタのドレイン電流Ｉｄは、ドレイン・ソース間電圧Ｖdsが０Ｖから離れている場合（飽和領域）では、ほぼ一定の値を示すが、ドレイン・ソース間電圧Ｖdsが０Ｖに近づくにつれて、変化するようになり、０Ａに近づいていく（非飽和領域）。
【００５１】
よって、トランジスタＰ２３は、飽和領域で動作させることが望ましい（例えばＶds＝−０．５Ｖ）。これにより、トランジスタＰ２３を流れるバイアス電流Ｉbiasは、トランジスタＰ２９を流れるリファレンス電流Ｉrefとほぼ等しくなる。すなわち、トランジスタＰ２３，Ｐ２９は、正常にカレントミラー回路としての役割を果たすことができる。
【００５２】
しかしながら、電源電圧ＶＤＤが低い場合には、トランジスタＰ２３のドレイン・ソース間電圧Ｖdsが０Ｖに近づいてしまう。具体的には、例えば、電源電圧ＶＤＤが１．１Ｖである場合には、トランジスタＰ２３のドレイン・ソース間電圧Ｖdsは、（−０．１Ｖ）になる。このように、ドレイン・ソース間電圧Ｖdsが０Ｖに近づいた場合には、図５に示したように、トランジスタＰ２３は非飽和領域での動作になり、ドレイン電流Ｉｄが変化し、０Ａに近づく。これにより、トランジスタＰ２３を流れるバイアス電流Ｉbiasは、トランジスタＰ２９を流れるリファレンス電流Ｉrefよりも小さくなってしまう。すなわち、トランジスタＰ２３，Ｐ２９は、カレントミラー回路としての役割を十分に果たすことができなくなる。この場合には、本比較例に係るアンプ部７は、動作点がずれ、利得などの諸特性が変化してしまい、所望の増幅動作を行うことができないおそれがある。
【００５３】
一方、本実施の形態に係る低雑音増幅回路２０では、制御部８を用いて負帰還動作を行うことにより、アンプ部７のバイアス電流Ｉbiasが所望の値を維持するように制御している。これにより、電源電圧ＶＤＤが低くなり、トランジスタＰ２３のドレイン・ソース間電圧Ｖdsが０Ｖに近い値になった場合でも、アンプ部７に対して所望のバイアス電流Ｉbiasを供給することができるため、安定した増幅動作を行うことができる。
【００５４】
［効果］
以上のように本実施の形態では、制御部を設け、負帰還動作を行うことによりアンプ部のバイアス電流を制御するようにしたので、電源電圧が低い場合でも、安定した増幅動作を行うことができる。
【００５５】
また、本実施の形態では、アンプ部の入力電圧に基づいて負帰還動作を行うようにしたので、シンプルな構成を実現することができる。
【００５６】
［変形例１−１］
上記実施の形態では、抵抗素子Ｒ２，Ｒ３を電源電圧ＶＤＤの電源に接続したが、これに限定されるものではなく、図６に示したように、別の電源電圧ＶＤＤ２の電源に接続してもよい。例えば、電源電圧ＶＤＤが他の回路にも供給され、電源電圧ＶＤＤに様々な雑音が重畳されている場合には、図６のように構成することにより、回路の諸特性に対するその雑音の影響を低減することができる。
【００５７】
［変形例１−２］
上記実施の形態では、抵抗素子Ｒ２，Ｒ３の抵抗値を等しくしたが、これに限定されるものではない。例えば、抵抗素子Ｒ２の抵抗値を抵抗素子Ｒ３の抵抗値の倍にするとともに、トランジスタＮ２４のゲート幅を、トランジスタＮ２１のゲート幅の半分にしてもよい。また、抵抗素子Ｒ３の抵抗値を抵抗素子Ｒ２の抵抗値の倍にするとともに、リファレンス電流源２５のリファレンス電流Ｉrefを半分にしてもよい。
【００５８】
［変形例１−３］
上記実施の形態では、アンプ部をＣＭＯＳアンプで構成したが、これに限定されるものではなく、これに代えて、例えば、図７に示したように、Ｎ型のＭＯＳトランジスタを用いたソース接地アンプにより構成してもよい。この場合には、電源電圧ＶＤＤをさらに下げることができる。
【００５９】
［変形例１−４］
上記実施の形態では、アンプ部７に対してバイアス電流Ｉbiasを供給するトランジスタＰ２３をＰ型のＭＯＳトランジスタとしたが、これに限定されるものではない。以下に、本変形例について詳細に説明する。
【００６０】
図８は、本変形例に係る低雑音増幅回路２０Ｄの一構成例を表すものである。低雑音増幅回路２０Ｄは、アンプ部７Ｄと、トランジスタＮ６３と、制御部８とを備えている。
【００６１】
アンプ部７Ｄは、トランジスタＰ６１，Ｎ６２と有している。トランジスタＰ６１は、Ｐ型のＭＯＳトランジスタであり、ゲートが容量素子Ｃ１の一端に接続され、ドレインがトランジスタＮ６２のドレインに接続され、ソースには電源電圧ＶＤＤ（この例では１．１Ｖ）が供給されている。トランジスタＮ６２は、Ｎ型のＭＯＳトランジスタであり、ゲートが容量素子Ｃ１の一端に接続されるとともにトランジスタＰ６１のゲートに接続され、ドレインがトランジスタＰ６１のドレインに接続され、ソースがトランジスタＮ６３のドレインに接続されている。
【００６２】
トランジスタＮ６３は、アンプ部７Ｄにバイアス電流Ｉbiasを供給するものである。トランジスタＮ６３は、Ｎ型のＭＯＳトランジスタであり、ゲートが制御部８Ｄに接続され、ドレインはトランジスタＮ６２のソースに接続され、ソースには電源電圧ＶＳＳ（この例では０Ｖ）が供給されている。
【００６３】
これらのトランジスタＮ６３のドレインおよびトランジスタＮ６２のソースは、上記実施の形態の場合と同様に、容量素子Ｃ３を介して電源電圧ＶＳＳの電源と接続されている。
【００６４】
制御部８は、トランジスタＰ６４と、リファレンス電源６５と、オペアンプ６６とを有している。トランジスタＰ６４は、Ｐ型のＭＯＳトランジスタであり、ゲートは抵抗素子Ｒ４を介してトランジスタＰ６１のゲート等と接続されるとともに容量素子Ｃ４を介して電源電圧ＶＳＳの電源と接続され、ドレインは抵抗素子Ｒ２の一端およびオペアンプ６６の負入力端子に接続され、ソースには電源電圧ＶＤＤが供給されている。この例では、トランジスタＰ６４のゲート幅およびゲート長を、トランジスタＰ６１のゲート幅及びゲート長とそれぞれ同じにしている。リファレンス電流源６５は、一端が電源電圧ＶＤＤの電源に接続され、他端が抵抗素子Ｒ３の一端およびオペアンプ６６の正入力端子に接続されている。オペアンプ６６は、正入力端子がリファレンス電流源６５の他端および抵抗素子Ｒ３の一端に接続され、負入力端子がトランジスタＰ６４のドレインおよび抵抗素子Ｒ２の一端に接続され、出力端子がトランジスタＰ６３のゲートに接続されている。
【００６５】
この構成でも、制御部８Ｄが負帰還制御を行うことによりアンプ部７Ｄのバイアス電流Ｉbiasを制御するため、低雑音増幅回路２０Ｄは、電源電圧ＶＤＤが低い場合でも、安定した増幅動作を行うことができる。
【００６６】
＜２．第２の実施の形態＞
次に、第２の実施の形態に係る受信装置２について説明する。本実施の形態は、低雑音増幅回路２０において生成した電圧を、他の回路にも供給するものである。なお、上記第１の実施の形態に係る受信装置１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
【００６７】
図９は、本実施の形態に係る受信装置２の低雑音増幅回路２０およびミキサ回路３０Ａ，３０Ｂを表すものである。この例は、低雑音増幅回路２０において生成した電圧を、ミキサ回路３０Ａ，３０Ｂにおいて利用するものである。具体的には、この例では、ミキサ回路３０Ａ，３０Ｂは、低雑音増幅回路２０のトランジスタＰ２３のドレインの電圧ＶＤＤ３と、抵抗素子Ｒ４および容量素子Ｃ４からなる低域通過フィルタの出力電圧Ｖｂとを利用するようになっている。
【００６８】
ミキサ回路３０Ａは、電圧電流変換回路３１と、スイッチング回路３２と、電流電圧変換回路３３とを備えている。
【００６９】
電圧電流変換回路３１は、低雑音増幅回路２０から供給された信号Ｓrfに基づいて、その電圧信号を電流信号に変換する回路である。その際、電圧電流変換回路３１は、低雑音増幅回路２０から供給された電圧Ｖｂを入力信号のバイアス電圧として用いるとともに、低雑音増幅回路２０から供給された電圧ＶＤＤ３を電源電圧として用いるようになっている。
【００７０】
電圧電流変換回路３１は、トランジスタＮ４１〜Ｎ４４，Ｐ４５〜Ｐ４８を有している。トランジスタＮ４１〜Ｎ４４は、Ｎ型のＭＯＳトランジスタであり、トランジスタＰ４５〜Ｐ４８は、Ｐ型のＭＯＳトランジスタである。この例では、トランジスタＮ４１〜Ｎ４４は、ゲート長およびゲート幅が互いに等しく、トランジスタＰ４５〜Ｐ４８は、ゲート長およびゲート幅が互いに等しくなっている。トランジスタＮ４１は、ゲートがトランジスタＰ４５のゲートと接続されるとともに信号Ｓrfが供給され、ドレインがトランジスタＰ４５のドレインと接続され、ソースには電源電圧ＶＳＳ（この例では０Ｖ）が供給される。トランジスタＰ４５は、ゲートがトランジスタＮ４１のゲートと接続されるとともに信号Ｓrfが供給され、ドレインがトランジスタＮ４１のドレインと接続され、ソースには電源電圧ＶＤＤ３が供給される。トランジスタＰ４６は、ゲートがトランジスタＰ４５のゲート等と接続されるとともに信号Ｓrfが供給され、ドレインがトランジスタＮ４２のドレインおよびゲートと接続され、ソースには電源電圧ＶＤＤ３が供給される。トランジスタＮ４２は、ゲートおよびドレインが互いに接続されるとともにトランジスタＰ４６のドレインと接続され、ソースには電源電圧ＶＳＳが供給される。トランジスタＮ４３は、ゲートがトランジスタＮ４１のゲート等と接続されるとともに信号Ｓrfが供給され、ドレインがトランジスタＰ４７のゲートおよびドレインと接続され、ソースには電源電圧ＶＳＳが供給される。トランジスタＰ４７は、ゲートおよびドレインが互いに接続されるとともにトランジスタＮ４３のドレインと接続され、ソースには電源電圧ＶＤＤ３が供給される。トランジスタＮ４４は、ゲートがトランジスタＮ４２のゲートおよびドレインと接続され、ドレインがトランジスタＰ４８のドレインと接続され、ソースには電源電圧ＶＳＳが供給される。トランジスタＰ４８は、ゲートがトランジスタＰ４７のゲートおよびドレインと接続され、ドレインがトランジスタＮ４４のドレインと接続され、ソースには電源電圧ＶＤＤ３が供給される。そして、トランジスタＮ４１のドレインおよびトランジスタＰ４５のドレインは、スイッチング回路３２のトランジスタＮ５３，Ｎ５４（後述）と接続され、トランジスタＮ４４のドレインおよびトランジスタＰ４８のドレインは、スイッチング回路３２のトランジスタＮ５１，Ｎ５２（後述）と接続されている。
【００７１】
この構成では、トランジスタＮ４１，Ｎ４３のゲートが互いに接続されているため、トランジスタＮ４１，Ｎ４３のドレイン・ソース間に流れる電流を互いにほぼ等しくすることができ、さらにトランジスタＮ４３と接続されたトランジスタＰ４７とトランジスタＰ４８とがカレントミラー回路を構成していることから、トランジスタＮ４１，Ｐ４８のドレイン・ソース間に流れる電流を互いにほぼ等しくすることができる。同様に、トランジスタＰ４５，Ｐ４６のゲートが互いに接続されているため、トランジスタＰ４５，Ｐ４６のドレイン・ソース間に流れる電流を互いにほぼ等しくすることができ、さらにトランジスタＰ４６と接続されたトランジスタＮ４２とトランジスタＮ４４とがカレントミラー回路を構成していることから、トランジスタＰ４５，Ｎ４４のドレイン・ソース間に流れる電流を互いにほぼ等しくすることができる。
【００７２】
この構成により、電圧電流変換回路３１では、例えば、信号Ｓrfの電圧が高い場合には、主に、トランジスタＰ４８がスイッチング回路３２に対して電流を供給するとともに、トランジスタＮ４１がスイッチング回路３２から電流をシンクする。また、例えば、信号Ｓrfの電圧が低い場合には、主に、トランジスタＰ４５がスイッチング回路３２に対して電流を供給するとともに、トランジスタＮ４４がスイッチング回路３２から電流をシンクする。このように、電圧電流変換回路３１は、電圧Ｓrfを差動電流に変換して、スイッチング回路３２に供給するようになっている。
【００７３】
スイッチング回路３２は、電圧電流変換回路３１から供給された差動電流を、局部発振回路１１から供給された信号ＳＩ（ＳＩＰ，ＳＩＮ）によりスイッチングして、差動電流として出力する回路である。
【００７４】
スイッチング回路３２は、トランジスタＮ５１〜Ｎ５４を有している。トランジスタＮ５１〜Ｎ５４は、Ｎ型のＭＯＳトランジスタである。トランジスタＮ５１は、ゲートには信号ＳＩＮが供給され、ソースがトランジスタＮ５２のソースと接続されるとともに電圧電流変換回路３１のトランジスタＮ４４，Ｐ４８と接続され、ドレインがトランジスタＮ５４のドレインと接続されている。トランジスタＮ５２は、ゲートには信号ＳＩＰが供給され、ソースがトランジスタＮ５１のソースと接続されるとともに電圧電流変換回路３１のトランジスタＮ４４，Ｐ４８と接続され、ドレインがトランジスタＮ５３のドレインと接続されている。トランジスタＮ５３は、ゲートには信号ＳＩＮが供給され、ソースがトランジスタＮ５４のソースと接続されるとともに電圧電流変換回路３１のトランジスタＮ４１，Ｐ４５のドレインと接続され、ドレインがトランジスタＮ５２のドレインと接続されている。トランジスタＮ５４は、ゲートには信号ＳＩＰが供給され、ソースがトランジスタＮ５３のソースに接続されるとともに電圧電流変換回路３１のトランジスタＮ４１，Ｐ４５のドレインと接続され、ドレインがトランジスタＮ５１のドレインと接続されている。そして、トランジスタＮ５１，Ｎ５４のドレインは、電流電圧変換回路３３のオペアンプ５５（後述）の正入力端子に接続され、トランジスタＮ５２，Ｎ５３のドレインは、電流電圧変換回路３３のオペアンプ５５（後述）の負入力端子に接続されている。
【００７５】
この構成により、スイッチング回路３２では、例えば、電圧電流変換回路３１のトランジスタＮ４４，Ｐ４８から入力された電流は、信号ＳＩＰが高レベルである場合にはトランジスタＮ５２を介して電流電圧変換回路３３に出力され、信号ＳＩＮが高レベルである場合にはトランジスタＮ５１を介して電流電圧変換回路３３に出力される。同様に、電圧電流変換回路３１のトランジスタＮ４１，Ｐ４５から入力された電流は、信号ＳＩＰが高レベルである場合にはトランジスタＮ５４を介して電流電圧変換回路３３に出力され、信号ＳＩＮが高レベルである場合にはトランジスタＮ５３を介して電流電圧変換回路３３に出力されるようになっている。
【００７６】
電流電圧変換回路３３は、スイッチング回路３２から供給された差動電流を差動電圧に変換する回路である。電流電圧変換回路３３は、オペアンプ５５と、抵抗素子５６，５７とを備えている。オペアンプ５５は、入力された差動電圧を増幅して差動電圧を出力する回路であり、正入力端子は、スイッチング回路３２のトランジスタＮ５１，Ｎ５４のドレインに接続され、負入力端子は、スイッチング回路３２のトランジスタＮ５２，Ｎ５３のドレインに接続されている。抵抗素子Ｒ５６は、オペアンプ５５の正入力端子と負出力端子との間に挿入され、抵抗素子Ｒ５７は、オペアンプ５５の負入力端子と正出力端子との間に挿入されている。これらの抵抗素子Ｒ５６，Ｒ５７は、負帰還抵抗として機能するものである。
【００７７】
受信装置２では、ミキサ回路３０Ａを、電圧電流変換回路３１、スイッチング回路３２、および電流電圧変換回路３３により構成したので、例えば、ギルバートセルミキサのような、差動対を２段積み上げる構成を用いた場合に比べて、低い電源電圧での動作を実現することができる。
【００７８】
また、受信装置２では、低雑音増幅回路２０において生成した電圧ＶＤＤ３，Ｖｂを、ミキサ回路３０Ａ，３０Ｂにおいて利用している。これにより、これらの電圧を生成するための回路を別に設ける場合に比べて、シンプルな構成にすることができる。
【００７９】
以上のように本実施の形態では、電圧電流変換回路、スイッチング回路、および電流電圧変換回路によりミキサ回路を構成したので、低い電源電圧での動作を実現することができる。
【００８０】
また、本実施の形態では、低雑音増幅回路において生成した電圧をミキサ回路において利用するようにしたので、シンプルな構成を実現することができる。
【００８１】
［変形例２−１］
上記実施の形態では、電流電圧変換回路３３は、主に差動電流を差動電圧に変換する機能を有するようにしたが、さらに、低域通過フィルタの機能をも有するように構成してもよい。これにより、ＬＰＦ１２Ａ，１２Ｂを別に設ける必要が無くなるため、回路構成をシンプルにすることができる。また、電流電圧変換回路３３は、さらに、信号を増幅する機能を有してもよい。これにより、アンプ１３Ａ，１３Ｂを省くことができる。
【００８２】
［変形例２−２］
上記実施の形態では、低雑音増幅回路２０において生成した電圧ＶＤＤ３，Ｖｂを、ミキサ回路３０Ａ，３０Ｂにおいて利用したが、これに限定されるものではなく、これに代えて、他の回路で利用するように構成してもよい。
【００８３】
＜３．適用例＞
次に、上記実施の形態および変形例で説明した受信装置の適用例について説明する。
【００８４】
図１０は、上記実施の形態等の受信装置が適用される携帯電話機の外観を表すものである。この携帯電話機は、例えば、上側筐体７１０と下側筐体７２０とを連結部（ヒンジ部）７３０で連結したものであり、ディスプレイ７４０、サブディスプレイ７５０、ピクチャーライト７６０およびカメラ７７０を有している。この携帯電話機は、上記実施の形態等に係る受信装置を搭載している。
【００８５】
上記実施の形態等の受信装置は、このような携帯電話機の他、テレビジョン装置、通信機能を有するノート型パーソナルコンピュータ、携帯型ゲーム機、デジタルカメラなどのあらゆる分野の電子機器に適用することが可能である。言い換えると、上記実施の形態等の受信装置は、信号を受信するあらゆる分野の電子機器に適用することが可能である。
【００８６】
以上、いくつかの実施の形態および変形例、ならびにそれらの具体的な応用例および電子機器への適用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
【００８７】
例えば、上記の各実施の形態では、ＭＯＳトランジスタを用いて受信装置を構成したが、これに限定されるものではなく、これに代えて、例えば、一部をバイポーラトランジスタに置き換えて受信装置を構成してもよい。
【００８８】
なお、本技術は以下のような構成とすることができる。
【００８９】
（１）ゲートに入力信号が印加され、ソースが第１の電源に接続された第１のＭＯＳトランジスタと、その第１のＭＯＳトランジスタのゲートとドレインとの間に挿入された第１の抵抗素子とを有するアンプ部と、
前記第１のＭＯＳトランジスタのゲート電圧に基づいて、前記アンプ部のバイアス電流を制御する制御部と
を備えた受信装置。
【００９０】
（２）前記制御部は、
ソースが前記第１の電源に接続され、ゲートに前記第１のＭＯＳトランジスタのゲート電圧に基づく電圧が印加される、前記第１のＭＯＳトランジスタと同じ種類の第２のＭＯＳトランジスタを有し、
前記第２のＭＯＳトランジスタを流れる電流に基づいて前記バイアス電流を制御する
前記（１）に記載の受信装置。
【００９１】
（３）前記制御部は、
参照電流を生成する電流源を有し、
前記第２のＭＯＳトランジスタを流れる電流と前記参照電流とを比較することにより、前記バイアス電流が前記参照電流に対応する電流値になるように制御する
前記（２）に記載の受信装置。
【００９２】
（４）前記アンプ部に前記バイアス電流を供給するバイアストランジスタをさらに有する
前記（１）から（３）のいずれかに記載の受信装置。
【００９３】
（５）前記バイアストランジスタは、前記第１のＭＯＳトランジスタと異なる種類のＭＯＳトランジスタであり、ソースが第２の電源に接続され、ゲート電圧が前記制御部によって制御される
前記（４）に記載の受信装置。
【００９４】
（６）前記アンプ部は、ゲートに前記入力信号が印加され、ドレインが前記第１のＭＯＳトランジスタのドレインに接続され、ソースに前記バイアス電流が供給される、前記第１のＭＯＳトランジスタとは異なる種類の第３のＭＯＳトランジスタをさらに有する
前記（１）から（５）のいずれかに記載の受信装置。
【００９５】
（７）前記第３のＭＯＳトランジスタのソースと前記第１の電源との間に挿入された第１の容量素子をさらに備えた
前記（６）に記載の受信装置。
【００９６】
（８）前記アンプ部の出力信号に基づいて所定の処理を行うとともに、前記第３のＭＯＳトランジスタのソースの電圧を利用する後段回路部をさらに備えた
前記（６）または（７）に記載の受信装置。
【００９７】
（９）前記後段回路部は、ミキサ部を含み、
前記ミキサ部は、
前記アンプ部の出力信号を電流信号に変換する電圧電流変換回路と、
前記電流信号に対してスイッチング動作を行うスイッチング回路と、
前記スイッチング回路の出力信号を電圧信号に変換する電流電圧変換回路と
を有し、
前記電圧電流変換回路は、前記第３のＭＯＳトランジスタのソースの電圧を利用する
前記（８）に記載の受信装置。
【００９８】
（１０）前記アンプ部は、ゲートに前記入力信号が印加され、ドレインが前記第１のＭＯＳトランジスタのドレインに接続され、ソースに前記バイアス電流が供給される、前記第１のＭＯＳトランジスタとは異なる種類の第３のＭＯＳトランジスタをさらに有し
前記第３のＭＯＳトランジスタのソースと前記第２の電源との間に挿入された第１の容量素子をさらに備えた
前記（１）から（５）のいずれかに記載の受信装置。
【００９９】
（１１）前記第１のＭＯＳトランジスタのドレインは、前記バイアストランジスタに接続されている
前記（４）または（５）に記載の受信装置。
【０１００】
（１２）前記第１のＭＯＳトランジスタのゲートと、前記第２のＭＯＳトランジスタのゲートとの間に挿入された第２の抵抗素子をさらに備えた
前記（２）から（５）のいずれかに記載の受信装置。
【０１０１】
（１３）前記第２のＭＯＳトランジスタのゲートに接続された第２の容量素子をさらに備えた
前記（１２）に記載の受信装置。
【０１０２】
（１４）第３の容量素子を備え、
前記第１のＭＯＳトランジスタのゲートには、前記第３の容量素子を介して前記入力信号が印加される
前記（１）から（１３）のいずれかに記載の受信装置。
【０１０３】
（１５）受信装置と、
前記受信装置において受信した信号に基づいて所定の処理を行う処理部と
を備え、
前記受信装置は、
ゲートに入力信号が印加され、ソースが第１の電源に接続された第１のＭＯＳトランジスタと、その第１のＭＯＳトランジスタのゲートとドレインとの間に挿入された第１の抵抗素子とを有するアンプ部と、
前記第１のＭＯＳトランジスタのゲート電圧に基づいて、前記アンプ部のバイアス電流を制御する制御部と
を含む
電子機器。
【符号の説明】
【０１０４】
１，２…受信装置、７，７Ｃ，７Ｄ…アンプ部、８，８Ｂ，８Ｄ…制御部、９…アンテナ、１１…局部発振回路、１２Ａ，１２Ｂ…ＬＰＦ、１３Ａ，１３Ｂ…アンプ、１４Ａ，１４Ｂ…ＡＤＣ、１５…ベースバンド処理回路、２０，２０Ｂ，２０Ｃ，２０Ｄ…低雑音増幅回路、２５，６５…リファレンス電流源、２６…オペアンプ、３０Ａ，３０Ｂ…ミキサ回路、３１…電圧電流変換回路、３２…スイッチング回路、３３…電流電圧変換回路、５５…オペアンプ、Ｃ１〜Ｃ３…容量素子、Ｉbias…バイアス電流、Ｉref…リファレンス電流、Ｎ２１，Ｐ２２，Ｐ２３，Ｎ２４，Ｎ４１〜Ｎ４４，Ｐ４５〜Ｐ４８，Ｎ５１〜Ｎ５４，Ｐ６１，Ｎ６２，Ｎ６３，Ｐ６４…トランジスタ、Ｒ１〜Ｒ４，Ｒ５６，Ｒ５７…抵抗素子、ＳＩ，ＳＩＰ，ＳＩＮ，ＳＱ，ＳＱＰ，ＳＱＮ，Ｓrf，Ｓrf0…信号、ＶＤＤ，ＶＤＤ２，ＶＳＳ…電源電圧、Ｖｂ，ＶＤＤ３，ＶＮ１〜ＶＮ５…電圧。
【図１】
2013150166.tif 000003
【図２】
2013150166.tif 000004
【図３】
2013150166.tif 000005
【図４】
2013150166.tif 000006
【図５】
2013150166.tif 000007
【図６】
2013150166.tif 000008
【図７】
2013150166.tif 000009
【図８】
2013150166.tif 000010
【図９】
2013150166.tif 000011
【図１０】
2013150166.tif 000012