(57)【要約】【課題】高品質な半導体記憶装置及びその制御方法を提供する。【解決手段】半導体記憶装置は、第１の方向に延伸し、第１の方向と直交する第２の方向に沿って配置される複数の第１の配線ＢＬと、第２の方向に延伸し、第１の方向に沿って配置される複数の第２の配線ＷＬと、第１の配線ＢＬ及び第２の配線ＷＬが交差する領域に形成される複数の第１の記憶部ＭＣと、を備えている。また、半導体記憶装置は、第１の配線に電圧を供給し、第１の配線ＢＬに流れる第１の電流Ｉｆを検出し、第１の電流Ｉｆに対応する第１の電圧Ｖａを出力する第１の配線制御部４と、第２の電流Ｉｆｍａｘに基づく第２の電圧Ｖｂを生成する参照電圧生成部４４、４５と、第１の電圧Ｖａ及び第２の電圧Ｖｂに基づいて第３の電圧ＶＵＸを生成するレギュレータ３０と、を備えている。【選択図】      図７
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【特許請求の範囲】
【請求項１】
第１の方向に延伸し、前記第１の方向と直交する第２の方向に沿って配置される複数の第１の配線と、
前記第２の方向に延伸し、前記第１の方向に沿って配置される複数の第２の配線と、
前記第１の配線及び前記第２の配線が交差する領域に形成される複数の第１の記憶部と、
前記第１の配線に電圧を供給し、前記第１の配線に流れる第１の電流を検出し、前記第１の電流に対応する第１の電圧を出力する第１の配線制御部と、
第２の電流に基づく第２の電圧を生成する参照電圧生成部と、
前記第１の電圧及び前記第２の電圧に基づいて第３の電圧を生成し、
前記第１の配線制御部から前記第１の電圧が入力される第１の入力端子、前記参照電圧生成部から前記第２の電圧が入力される第２の入力端子、及び前記第１の電圧と前記第２の電圧とに基づいて演算を行った結果を出力する出力端子を備える演算器と、
第４の電圧が印加される電流経路の一端、前記演算器の出力が入力されるゲート、及び第５の電圧を出力する電流経路の他端を備えるトランジスタと、
前記トランジスタから供給された前記第５の電圧に基づいて電圧情報を生成する変換器と、
前記電圧情報に基づいて前記第３の電圧を生成する電圧生成部と、
を備えるレギュレータと、
前記変換器によって生成された前記電圧情報を記憶する第２の記憶部と、
前記第２の配線に電圧を印加する第２の配線制御部と、
を備え、
前記電圧生成部は、前記第２の記憶部に記憶された前記電圧情報に基づいて、前記第３の電圧を生成し、
前記第１の記憶部の一つにリセット動作またはセット動作を行う前に、
前記第２の配線制御部は、前記第２の配線に第６の電圧を印加し、
前記第１の配線制御部は、前記第１の配線に前記第６の電圧よりも高い第７の電圧を印可し、
前記第１の記憶部の一つにリセット動作またはセット動作を行う場合、
前記第２の配線制御部は、リセット動作またはセット動作が行われる前記第１の記憶部に属する前記第２の配線に前記第３の電圧よりも低い第８の電圧を印加し、
リセット動作またはセット動作が行われる前記第１の記憶部に属する前記第２の配線以外の第２の配線に前記第３の電圧を印加し、
前記第１の配線制御部は、リセット動作またはセット動作が行われる前記第１の記憶部に属する前記第１の配線に前記第３の電圧よりも高い前記第７の電圧を印加し、
リセット動作またはセット動作が行われる前記第１の記憶部に属する前記第１の配線以外の第１の配線に前記第８の電圧よりも高く、前記第３の電圧よりも低い第９の電圧を印加する半導体記憶装置。
【請求項２】
第１の方向に延伸し、前記第１の方向と直交する第２の方向に沿って配置される複数の第１の配線と、
前記第２の方向に延伸し、前記第１の方向に沿って配置される複数の第２の配線と、
前記第１の配線及び前記第２の配線が交差する領域に形成される複数の第１の記憶部と、
前記第１の配線に電圧を供給し、前記第１の配線に流れる第１の電流を検出し、前記第１の電流に対応する第１の電圧を出力する第１の配線制御部と、
第２の電流に基づく第２の電圧を生成する参照電圧生成部と、
前記第１の電圧及び前記第２の電圧に基づいて第３の電圧を生成するレギュレータと、
を備える半導体記憶装置。
【請求項３】
前記レギュレータは、前記第１の配線制御部から前記第１の電圧が入力される第１の入力端子、前記参照電圧生成部から前記第２の電圧が入力される第２の入力端子、及び前記第１の電圧と前記第２の電圧とに基づいて演算を行った結果を出力する出力端子を備える演算器と、
第４の電圧が印加される電流経路の一端、前記演算器の出力が入力されるゲート、及び第５の電圧を出力する電流経路の他端を備えるトランジスタと、
前記トランジスタから供給された前記第５の電圧に基づいて電圧情報を生成する変換器と、
前記電圧情報に基づいて前記第３の電圧を生成する電圧生成部と、
を備える請求項２に記載の半導体記憶装置。
【請求項４】
前記変換器によって生成された前記電圧情報を記憶する第２の記憶部を更に備え、
前記電圧生成部は、前記第２の記憶部に記憶された前記電圧情報に基づいて、前記第３の電圧を生成する請求項３に記載の半導体記憶装置。
【請求項５】
前記第２の配線に電圧を印加する第２の配線制御部を更に備え、
前記第１の記憶部の一つにリセット動作またはセット動作を行う前に、
前記第２の配線制御部は、前記第２の配線に第６の電圧を印加し、
前記第１の配線制御部は、前記第１の配線に前記第６の電圧よりも高い第７の電圧を印可する請求項３に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及びその制御方法に関する。
【背景技術】
【０００２】
近年、次世代不揮発性半導体メモリとして、可変抵抗素子をメモリ素子とするＲｅＲＡＭ(Resistive RAM)や、相変化素子をメモリ素子とするＰＣＲＡＭ(Phase change RAM)などの抵抗変化メモリの開発が行われている。
【０００３】
これらの抵抗変化メモリのひとつとして、平行に配置された複数の配線と、平行に配置され該配線と立体交差する複数の他の配線との間の交点にセル構造が形成されている構造であるクロスポイント型が想定されている。
【０００４】
このようなクロスポイント型メモリのセルにおいては、選択セルと隣接する選択されていないセルに迷走電流を流さないように阻止する選択素子がメモリ素子と直列に接続されて設けられる必要がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−５４２２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本実施形態は、高品質な半導体記憶装置及びその制御方法を提供する。
【課題を解決するための手段】
【０００７】
実施形態の半導体記憶装置は、第１の方向に延伸し、前記第１の方向と直交する第２の方向に沿って配置される複数の第１の配線と、前記第２の方向に延伸し、前記第１の方向に沿って配置される複数の第２の配線と、前記第１の配線及び前記第２の配線が交差する領域に形成される複数の第１の記憶部と、前記第１の配線に電圧を供給し、前記第１の配線に流れる第１の電流を検出し、前記第１の電流に対応する第１の電圧を出力する第１の配線制御部と、第２の電流に基づく第２の電圧を生成する参照電圧生成部と、前記第１の電圧及び前記第２の電圧に基づいて第３の電圧を生成し、前記第１の配線制御部から前記第１の電圧が入力される第１の入力端子、前記参照電圧生成部から前記第２の電圧が入力される第２の入力端子、及び前記第１の電圧と前記第２の電圧とに基づいて演算を行った結果を出力する出力端子を備える演算器と、第４の電圧が印加される電流経路の一端、前記演算器の出力が入力されるゲート、及び第５の電圧を出力する電流経路の他端を備えるトランジスタと、前記トランジスタから供給された前記第５の電圧に基づいて電圧情報を生成する変換器と、前記電圧情報に基づいて前記第３の電圧を生成する電圧生成部と、を備えるレギュレータと、前記変換器によって生成された前記電圧情報を記憶する第２の記憶部と、前記第２の配線に電圧を印加する第２の配線制御部と、を備え、前記電圧生成部は、前記第２の記憶部に記憶された前記電圧情報に基づいて、前記第３の電圧を生成し、前記第１の記憶部の一つにリセット動作またはセット動作を行う前に、前記第２の配線制御部は、前記第２の配線に第６の電圧を印加し、前記第１の配線制御部は、前記第１の配線に前記第６の電圧よりも高い第７の電圧を印可し、前記第１の記憶部の一つにリセット動作またはセット動作を行う場合、前記第２の配線制御部は、リセット動作またはセット動作が行われる前記第１の記憶部に属する前記第２の配線に前記第３の電圧よりも低い第８の電圧を印加し、リセット動作またはセット動作が行われる前記第１の記憶部に属する前記第２の配線以外の第２の配線に前記第３の電圧を印加し、前記第１の配線制御部は、リセット動作またはセット動作が行われる前記第１の記憶部に属する前記第１の配線に前記第３の電圧よりも高い前記第７の電圧を印加し、リセット動作またはセット動作が行われる前記第１の記憶部に属する前記第１の配線以外の第１の配線に前記第８の電圧よりも高く、前記第３の電圧よりも低い第９の電圧を印加する。
【図面の簡単な説明】
【０００８】
【図１】図１は、実施形態に係る半導体装置の基本的な構成を概略的に示したブロック図である。
【図２】図２は、実施形態に係るクロスポイント型メモリセルアレイの構造を概略的に示した斜視図である。
【図３】図３は、実施形態に係る第一及び第二制御回路のレイアウトの一例を示した回路図である。
【図４】図４は、実施形態に係るメモリセルＭＣの基本的な構成を示した模式図である。
【図５】図５は、実施形態に係るカラムデコーダの一部の基本的な構成を概略的に示した回路図である。
【図６】図６は、実施形態に係る参照電圧生成回路の構成を概略的に示した回路図である。
【図７】図７は、実施形態に係るＶＵＸレギュレータの基本的な構成を概略的に示した回路図である。
【図８】図８は、実施形態に係るメモリセルＭＣのリセットを行う場合の各電圧に関するタイミングチャートである。
【図９】図９は、リセットが行われるメモリセルアレイに関する回路図である。
【図１０】図１０は、各メモリセルに印加される電圧及び電流の関係を示した図である。
【図１１】図１１は、実施形態に係る電圧ＶＵＸを最適化する方法を示したフローチャートである。
【図１２】図１２は、電流Ｉｆの計測が行われるメモリセルアレイに関する回路図である。
【発明を実施するための形態】
【０００９】
後述する各実施形態は、可変抵抗素子をメモリ素子とするＲｅＲＡＭや、相変化素子をメモリ素子とするＰＣＲＡＭなどの抵抗変化メモリを対象とする。
【００１０】
以下に、このような知見に基づいて構成された実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１１】
（第１の実施形態）
＜１．１  構成＞
＜１．１．１  半導体記憶装置の構成＞
図１を用いて、本実施形態に係る半導体記憶装置の基本的な構成について説明する。
【００１２】
図１に示すように、半導体記憶装置１はメモリセルアレイ２、ロウデコーダ３、カラムデコーダ４、データ入出力バッファ６、コマンド・インタフェース回路５、ステートマシン７、アドレスバッファ８、及びパルスジェネレータ９を含む。
【００１３】
メモリセルアレイ２は、クロスポイント型である。クロスポイント型とは、平行に配置された複数の配線と、平行に配置され該配線と立体交差する複数の他の配線との間の交点にセル構造が形成されている構造を指す。
【００１４】
メモリセルアレイ２の第一方向の一端には、ロウデコーダ３が配置され、第一方向に直交する第二方向の一端には、カラムデコーダ４が配置される。
【００１５】
ロウデコーダ３は、例えば、ロウアドレス信号に基づいてクロスポイント型メモリセルアレイ２のロウを選択する。また、カラムデコーダ４は、例えば、カラムアドレス信号に基づいてクロスポイント型メモリセルアレイ２のカラムを選択する。
【００１６】
コマンド・インタフェース回路５は、外部機器（ホスト、またはコントローラとも称す）１０から、制御信号を受信する。また、データ入出力バッファ６は、コントローラ１０からデータを受信する。
【００１７】
コマンド・インタフェース回路５は、制御信号に基づいて、コントローラ１０からのデータがコマンドデータであるか否かを判断し、コマンドデータであれば、それをデータ入出力バッファ６からステートマシン７に転送する。
【００１８】
ステートマシン７は、コマンドデータに基づいて、抵抗変化メモリの動作を管理する。例えば、ステートマシン７は、コントローラ１０からのコマンドデータに基づいて、セット／リセット動作及び読み出し動作を管理する。また、ステートマシン７は、後述する、最適なＶＵＸを生成する場合においても、ロウデコーダ３、カラムデコーダ４、ＶＵＸレギュレータ３０（不図示）等の制御を行い、主体となって、ＶＵＸ最適化動作を行う。
【００１９】
アドレスバッファ８は、セット／リセット動作及び読み出し動作において、コントローラ１０からアドレス信号を受信する。アドレス信号は、例えば、メモリセルアレイ選択信号、ロウアドレス信号及びカラムアドレス信号を含んでいる。そして、アドレス信号は、アドレスバッファ８を経由して、ロウデコーダ３及びカラムデコーダ４に入力される。
【００２０】
パルスジェネレータ９は、ステートマシン７からの命令に基づき、例えば、セット／リセット動作及び読み出し動作に必要な電圧パルス又は電流パルスを所定のタイミングで出力する。
【００２１】
コントローラ１０は、ステートマシン７が管理するステータス情報を受け取り、抵抗変化メモリでの動作結果を判断することも可能である。
【００２２】
尚、コントローラ１０は半導体記憶装置１の中に配置されていても良いし、半導体記憶装置１の外部のコンピュータ中に配置されていても良い。
【００２３】
＜１．１．２  クロスポイント型のメモリセルアレイの構成＞
図２を用いて、本実施形態に係るメモリセルアレイの基本的な構成について説明する。
【００２４】
図２に示すように、クロスポイント型メモリセルアレイ２は、半導体基板（例えば、シリコン基板）１１上に配置される。なお、クロスポイント型メモリセルアレイ２と半導体基板１１の間には、ＭＯＳトランジスタ等の回路素子や絶縁膜が挟まれていても良い。
【００２５】
図２に示すように、一例として、クロスポイント型メモリセルアレイ２が、第三方向（半導体基板１１の主平面に垂直な方向）にスタックされた４つのメモリセルアレイＭ１，Ｍ２，Ｍ３，Ｍ４から構成される場合を示しているが、スタックされるメモリセルアレイの数は、これに限らない。
【００２６】
メモリセルアレイＭ１は、第一及び第二方向にアレイ状に配置された複数のメモリセルＭＣ１から構成される。
【００２７】
同様に、メモリセルアレイＭ２は、アレイ状に配置された複数のメモリセルＭＣ２から構成され、メモリセルアレイＭ３は、アレイ状に配置された複数のメモリセルＭＣ３から構成され、メモリセルアレイＭ４は、アレイ状に配置された複数のメモリセルＭＣ４から構成される。
【００２８】
メモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４は、それぞれ、直列接続されるメモリ素子と整流素子とから構成される。
【００２９】
また、半導体基板１１上には、半導体基板１１側から順に、導電線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）、導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）、導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）、導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）、導電線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）が配置される。
【００３０】
半導体基板１１側から奇数番目の導電線、即ち、導電線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）、導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）及び導電線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）は、第二方向に延びる。
【００３１】
半導体基板１１側から偶数番目の導電線、即ち、導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）及び導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）は、第一方向に延びる。
【００３２】
これら導電線は、ワード線又はビット線として機能する。
【００３３】
最も下の第一番目のメモリセルアレイＭ１は、第一番目の導電線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）と第二番目の導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）との間に配置される。メモリセルアレイＭ１に対するセット／リセット動作及び読み出し動作では、導電線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）及び導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）の一方をワード線とし、他方をビット線として機能させる。
【００３４】
メモリセルアレイＭ２は、第二番目の導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）と第三番目の導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）との間に配置される。メモリセルアレイＭ２に対するセット／リセット動作及び読み出し動作では、導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）及び導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）の一方をワード線とし、他方をビット線として機能させる。
【００３５】
メモリセルアレイＭ３は、第三番目の導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）と第四番目の導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）との間に配置される。メモリセルアレイＭ３に対するセット／リセット動作及び読み出し動作では、導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）及び導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）の一方をワード線とし、他方をビット線として機能させる。
【００３６】
メモリセルアレイＭ４は、第四番目の導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）と第五番目の導電線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）との間に配置される。メモリセルアレイＭ４に対するセット／リセット動作及び読み出し動作では、導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）及び導電線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）の一方をワード線とし、他方をビット線として機能させる。
【００３７】
尚、本実施形態において、導電線Ｌ１、Ｌ３をビット線ＢＬとし、導電線Ｌ２、Ｌ４をワード線ＷＬとする。
【００３８】
＜１．１．３  メモリセルアレイの構成＞
図３を用いて、本実施形態に係るメモリセルアレイの基本的な構成について説明する。
【００３９】
図３は、第一及び第二制御回路のレイアウトの一例を示している。
【００４０】
図２で示した、メモリセルアレイＭ１，Ｍ２，Ｍ３，Ｍ４のいずれか１層に相当するメモリセルアレイは、メモリセルアレイはマトリクス状に配置された（ｍ＋１）×（ｎ＋１）個のマット（不図示）を備える。ｍ、ｎはそれぞれ１以上の自然数である。マットの各々には複数のメモリセルＭＣが含まれ、これらはマトリクス状に配置されている。例えば１つのマットには、例えば１６本のワード線ＷＬと１６本のビット線ＢＬが含まれる。すなわち、１つのマット内には、（１６×１６）個のメモリセルＭＣが含まれる。メモリセルアレイ内には、１６×（ｍ＋１）本のビット線ＢＬが含まれ、１６×（ｎ＋１）個のワード線ＷＬが含まれる。そして、ワード線ＷＬを共通にするマットが、ブロックＢＬＫ０〜ＢＬＫｎなる単位を構成する。以下では、ブロックＢＬＫ０〜ＢＬＫｎを区別しない場合には、単にブロックＢＬＫと呼ぶ。
【００４１】
メモリセルＭＣのそれぞれは、可変抵抗素子（抵抗変化素子）２１とダイオード（整流素子）２２とにより構成される。可変抵抗素子２１の電流経路の一端はビット線ＢＬ０、ＢＬ１、ＢＬ２、〜ＢＬ（１６ｍ＋１５）（ｍは１以上の整数）に接続され、電流経路の他端はダイオード２２のカソードに接続される。ダイオード２２のアノードは、ワード線ＷＬ０、ＷＬ１、ＷＬ２、〜ＷＬ（１６ｎ＋１５）（ｎは１以上の整数）に接続される。
【００４２】
ワード線ＷＬ０、ＷＬ１、ＷＬ２、〜ＷＬ（１６ｎ＋１５）の第一方向の一端には、スイッチ素子ＲＳＷを介してロウデコーダ３が電気的に接続される。スイッチ回路ＲＳＷは、例えば、制御信号Ｒ１により制御されるＮ型ＦＥＴ(field effect transistor)から構成される。
【００４３】
ビット線ＢＬ０、ＢＬ１、ＢＬ２、〜ＢＬ（１６ｍ＋１５）の第二方向の一端には、スイッチ素子ＣＳＷを介してカラムデコーダ４が電気的に接続される。スイッチ回路ＣＳＷは、例えば、制御信号Ｒ２により制御されるＮ型ＦＥＴから構成される。
【００４４】
ロウデコーダ３、及びカラムデコーダ４は、スタックされた複数のメモリセルアレイのうちの一つに対してデータの書き込み／消去／読み出しを行うこともできるし、スタックされた複数のメモリセルアレイのうちの二つ以上又は全てに対して同時にデータの書き込み／消去／読み出しを行うこともできる。
【００４５】
以下ではワード線ＷＬ０、ＷＬ１、ＷＬ２、〜ＷＬ（１６ｎ＋１５）を区別しない場合には、単にワード線ＷＬと呼ぶ。また、以下ではビット線ＢＬ０、ＢＬ１、ＢＬ２、〜ＢＬ（１６ｍ＋１５）を区別しない場合には、単にビット線ＢＬと呼ぶ。
【００４６】
＜１．１．４  メモリセルの構成＞
次に、図４を用い、本実施形態に係るメモリセルＭＣの構成例について説明する。図示するように、本例に係るメモリセルＭＣは、ビット線ＢＬとワード線ＷＬとの間に、ダイオード（非オーミック素子）２２および記憶層（抵抗変化層）として働く可変抵抗素子２１が積層された構造である。この可変抵抗素子２１は、所定の電圧が印加されることで可変抵抗素子２１中の抵抗の状態が変化し、抵抗の状態が変化することで情報を記憶することが可能である。
【００４７】
より具体的に、可変抵抗素子とは、電圧、電流、熱などにより抵抗値が変化する材料からなる素子のことであり、相変化素子とは、相変化により抵抗値やキャパシタンスなどの物性が変化する材料からなる素子のことである。
【００４８】
ここで、可変抵抗素子においては、例えば、書き込みをセット（Ｓｅｔ）、消去をリセット（Ｒｅｓｅｔ）と称する。セット状態の抵抗値は、リセット状態の抵抗値と異なっていればよい。
【００４９】
ここで、可変抵抗素子の抵抗値を変化させる方法として、可変抵抗素子に印加される電圧の極性を変えずに、電圧の大きさと印加時間とを制御することにより、可変抵抗素子の抵抗値を少なくとも第一値と第二値との間で可逆変化させる方法と、可変抵抗素子に印加される電圧の極性を変えることにより、可変抵抗素子の抵抗値を少なくとも第一値と第二値との間で可逆変化させる方法とがある。前者は、ユニポーラ動作と呼ばれ、後者は、バイポーラ動作と呼ばれる。バイポーラ動作は、例えば、書き込みに際して双方向電流が必要とされるメモリに採用される。本実施形態では、ユニポーラ動作でも、バイポーラ動作でもどちらでも対応可能である。
【００５０】
尚、可変抵抗素子に印加する電圧は、可変抵抗素子の抵抗状態を、高抵抗状態から低抵抗状態に切り替える動作と低抵抗状態から高抵抗状態へ切り替える動作と、で異なる場合がある。また、データの読み出しに用いる電圧は、セット／リセット動作（書き込み／消去動作）で用いる電圧と異なる。具体的には、可変抵抗素子の抵抗値が変化しない程度の電圧である。
【００５１】
＜１．１．５  カラムデコーダの一部の構成＞
次に、図５を用いて、本実施形態に係るカラムデコーダ４の一部の基本的な構成について説明する。図５は、本実施形態に係るカラムデコーダ４の一部の基本的な構成を概略的に示した回路図である。尚、本図では本実施形態に係る箇所を明確にするため、データをラッチする構成等、その他の機能に関する構成の記載に関しては省略している。
【００５２】
図５に示すように、カラムデコーダ４は、ｐ型のＭＯＳトランジスタ４１、ｐ型のＭＯＳトランジスタ４２、ｎ型のＭＯＳトランジスタ４３等を有している。トランジスタ４１の電流経路の一端には例えば電圧ＶＷＲ、ＶＵＢ等の各種電圧が印加され、電流経路の他端はノードＮ１に接続され、ゲートもノードＮ１に接続されている。また、トランジスタ４２の電流経路の一端には例えば電圧ＶＷＲ、ＶＵＢ等の各種電圧が印加され、電流経路の他端はノードＮ２に接続され、ゲートはノードＮ１に接続されている。また、トランジスタ４３の電流経路の一端はノードＮ２に接続され、電流経路の他端は接地電位に接続され、ゲートはノードＮ２に接続されている。そして、ノードＮ１は、ビット線ＢＬに接続されている。また、ノードＮ２は後述する比較器（オペアンプ）３４の端子Ｖａに接続されている。
【００５３】
このように、トランジスタ４１及びトランジスタ４２はカレントミラー回路を形成しており、トランジスタ４１はビット線ＢＬにセル電流ｉｃｅｌｌを供給し、トランジスタ４２はセル電流ｉｃｅｌｌに対応する電流をノードＮ２に供給し、トランジスタ４３のゲート電圧が電圧Ｖａとして出力される。
【００５４】
また、図６に示すように、カラムデコーダ４は、例えばｎ型のトランジスタ４５及び電流源４４を備える。トランジスタ４５は、その電流経路の一端が電流源に接続され、更に電流経路の一端とゲートが共通接続され、電流経路の他端が接地される。電流源は、参照電流ｉｆｍａｘを発生し、これをトランジスタ４５の電流経路の一端に流す。そして、トランジスタ４５のゲート電圧が、電圧Ｖｂとして出力される。この参照電流Ｉｆｍａｘは、後述するように、最適な電圧ＶＵＸに対応する電流である。なお、参照電流ｉｆｍａｘは、例えば製品の出荷前に設定されていても良いし、半導体記憶装置の外部から適宜変更できる構成であっても良い。
【００５５】
＜１．１．６  ＶＵＸレギュレータの構成＞
次に、図７に示すように、ＶＵＸレギュレータ３０について説明する。ＶＵＸレギュレータ３０は、オペアンプ３４と、ｎ型のトランジスタ３５と、Ｔｒｉｍ  Ｂｉｔ変換器３６と、レジスタ３７と、ＶＵＸ生成部３８とを備えている。
【００５６】
オペアンプ３４は、例えば反転入力端子にトランジスタ４３のゲート電圧Ｖａが入力され、非反転入力端子にトランジスタ４５のゲート電圧Ｖｂが入力されている。トランジスタ３５の電流経路の一端には電圧ＶＷＲが印加され、ゲートにはオペアンプ３４の出力が入力される。Ｔｒｉｍ  ｂｉｔ変換器３６は、トランジスタ３５の電流経路の他端に接続され、トランジスタ３５から供給された電圧をＴｒｉｍ  ｂｉｔの値（デジタル値）に変換する。レジスタ３７は、Ｔｒｉｍ  ｂｉｔ変換器３６に接続され、Ｔｒｉｍ  ｂｉｔ変換器３６によって生成されたＴｒｉｍ  ｂｉｔの値を記憶する。ＶＵＸ生成部３８は、レジスタ３７に記憶されたデータに基づいて、ＶＵＸを生成する。
【００５７】
＜１．１．７  ロウデコーダの一部の構成＞
図７に示すように、ロウデコーダ３は、ワード線ＷＬに電圧を印加するブロック駆動部３１を備えている。そして、ブロック駆動部３１は、電流経路の一端にＶＵＸ生成部３８からＶＵＸが印加され、電流経路の他端がノードＮ３に接続され、ゲートに選択信号ＲＳＥＬが入力されるｐ型のトランジスタ３２と、電流経路の一端にノードＮ３が接続され、電流経路に他端にＶＵＸ２が印加され、ゲートに選択信号ＲＳＥＬが入力されるｎ型のトランジスタ３３と、を備えている。そして、ノードＮ３はワード線ＷＬに接続されている。
【００５８】
＜１．２  動作＞
＜１．２．１  リセット動作について＞
次に、図８、９を用いて、ワード線ＷＬ１及びビット線ＢＬ１間に接続されたメモリセルＭＣのリセットを行う場合について説明する。図８は、本実施形態に係るメモリセルＭＣのリセットを行う場合の各電圧に関するタイミングチャートである。図９は、リセットが行われるメモリセルアレイＭに関する回路図である。
【００５９】
図８に示すように、時刻ｔ０において、ビット線ＢＬ１（図中のＢＬＳ参照）の電圧は、ＶＵＢからＶＷＲ（ＶＷＲ＞ＶＵＢ）まで上昇する。非選択のビット線ＢＬ（図中のＢＬＵＳ参照）の電圧は、ＶＵＢで固定される。
【００６０】
また、この時点で、リセットが行われるワード線ＷＬ１（図中のＷＬＳ）、ワード線ＷＬ０、ＷＬ２〜（１６ｎ＋１５）（図中のＷＬＵＳ）には、ＶＵＸ（ＶＷＲ＞ＶＵＸ）が印加されている。
【００６１】
時刻ｔ１において、ワード線ＷＬ１にはＶＳＳが印加される。具体的には、ブロック駆動部３１においては、ノードＮ１を介してワード線駆動部（不図示）から電圧ＶＵＸ２（ＶＳＳ）が転送されるため、ワード線ＷＬ１には電圧ＶＳＳが印加される。その他のワード線ＷＬに接続されているブロック駆動部３１は、電圧ＶＵＸを、ワード線ＷＬ０、ＷＬ２〜ＷＬ（１６ｎ＋１５）にそれぞれ印加する。
【００６２】
時刻ｔ２において、リセット動作を終了するために、ワード線ＷＬ１の電圧をＶＵＸに上昇させる。これにより、リセット動作が完了する。
【００６３】
次に、各メモリセルに印加される電圧及び電流について簡単に説明する。
【００６４】
図９に示すように、選択メモリセル（Selected MC）にリセット動作を行う場合において、選択メモリセルにはフォワード電圧が印加され、電流Ｉｓが流れている。また、半選択メモリセル（Half selected MC 1）１にはフォワード電圧が印加され、セル電流Ｉｆが流れている。そして、非選択メモリセル（Unselected MC）にはリバース電圧が印加され、電流Ｉｕが流れている。更に、半選択メモリセル（Half selected MC 2）２にはフォワード電圧が印加され、電流Ｉｈが流れていることがわかる。
【００６５】
図１０は、各メモリセルに印加される電圧及び電流の関係を示した図である。ところで、図中のＲ１及びＲ２は、配線による寄生抵抗値を表している。
【００６６】
選択メモリセル（Selected MC）には、電流Ｉｓが流れており、選択メモリセルに印加される電圧ＶＳＥＬは、ＶＳＥＬ＝｛（ＶＷＲ−ＶＳＳ）−（Ｉｆ＋Ｉｓ）Ｒ１−（Ｉｈ＋Ｉｓ）Ｒ２｝という式で表される。
【００６７】
ところで、メモリセルアレイが、（１６ｎ＋１５）本のワード線ＷＬと、（１６ｍ＋１５）本のビット線ＢＬと、で構成される本実施形態において、非選択メモリセルの個数は（１６ｎ＋１４）×（１６ｍ＋１４）個となる。そのため、非選択メモリセルの数は非常に多いことがわかる。そのため、非選択メモリセルに流れる電流が大きくなってしまうので、電流Ｉｕをできるだけ小さくすることが望ましい。また、例えばＶＵＸが適切に設定されておらず、非選択メモリセルに印加される電圧が所定の値以上になると、リーク電流が増大してしまうという問題がある。以上のような観点から、ＶＵＸの値はできるだけ下げておくことが好ましい。
【００６８】
しかしながら、逆にＶＵＸの電圧値が低すぎると、Ｉｆが増大し、そのためＶＳＥＬが低下し（上述した式を参照）、選択メモリセルに十分な電圧を印加することができず、リセット不良を引き起こしてしまうことがある。そのため、ＶＵＸを下げる場合において、最適な値に設定する必要がある。
【００６９】
尚、メモリセルＭＣは、例えばリセット動作等を繰り返すことで、温度が上昇してしまう。その結果、メモリセルＭＣに流れる電流が変化してしまうことがある。つまり、温度が変化すると、最適なＶＵＸも変化してしまうことになる。このため、リセット動作等の前において、その都度電圧ＶＵＸを最適化することが、より望ましい。
【００７０】
＜１．２．２  ＶＵＸ最適化動作ついて＞
次に、最適なＶＵＸを生成する方法について詳細に説明する。図１１は、本実施形態に係る電圧ＶＵＸを最適化する方法を示したフローチャートである。
【００７１】
［ステップＳ１００１］
例えばステートマシン７は、メモリセルＭＣのリセット動作を開始する前に、半選択メモリセル１に流れる電流Ｉｆと、許容電流Ｉｆｍａｘとの比較を行う。具体的には、図１２に示すように、ロウデコーダ３は、全てのワード線ＷＬに電圧ＶＵＸを印加する。そして、カラムデコーダ４は電流Ｉｆの比較を行うビット線ＢＬに電圧ＶＷＲを印加し、電流Ｉｆの検出を行わないビット線ＢＬには電圧ＶＵＢを印加する。これにより、ビット線ＢＬに電圧ＶＷＲを印加した回路に係るトランジスタ４１に電流Ｉｆが流れ、トランジスタ４２に、電流Ｉｆに対応するミラー電流Ｉｆｍが流れる。そして、トランジスタ４３はミラー電流Ｉｆｍを受信し、ゲート電圧Ｖａをオペアンプ３４に印加する。そして、図７に示すオペアンプ３４において、電圧Ｖａと、参照電圧Ｖｂとを比較する。これはつまり、電流Ｉｆｍと、許容電流Ｉｆｍａｘとを比較することになる。
【００７２】
［ステップＳ１００２］
そして、オペアンプ３４が比較結果をトランジスタ３５のゲートに出力することで、トランジスタ３５は、電圧Ｖａが参照電圧Ｖｂと同様になるような電圧ＶＵＸ、つまり電流Ｉｆが許容電流Ｉｆｍａｘと同様になるような電圧ＶＵＸを生成する。
【００７３】
［ステップＳ１００３］
Ｔｒｉｍ  ｂｉｔ回路３６は、トランジスタ３５から供給された最適なＶＵＸをＶＵＸ電圧情報としてＴｒｉｍ  ｂｉｔの値に変換する。そして、レジスタ３７は、該Ｔｒｉｍ  ｂｉｔ値を保存する。
【００７４】
［ステップＳ１００４］
ＶＵＸ生成部３８は、例えばＶＵＸの出力を要求された場合等に、レジスタ３７に記憶されたＴｒｉｍ  ｂｉｔ値に基づいて、ＶＵＸを生成する。このＶＵＸは、トランジスタ３５によって最適化されたＶＵＸの電圧と同じ電圧を有する。
【００７５】
［ステップＳ１００５］
最Ｔｒｉｍ  ｂｉｔ回路３６にデータが記憶され、適化されたＶＵＸが生成可能になると、半導体記憶装置１は、最適化されたＶＵＸを用いて、対象となるメモリセルに対してリセット動作を行う。
【００７６】
以上の動作を、例えばリセット動作を行う前に毎回行っても良い。また、レジスタ３７に、最適なＶＵＸに対応するＴｒｉｍ  ｂｉｔ値が保存されている為、リセット動作を行う前に毎回、上述した動作を行う必要はなく、上述した動作を行うタイミングは適宜変更可能である。例えば、製品出荷時にのみ、上述した動作を実施し、レジスタ３７に最適なＶＵＸを記憶しておくことも可能である。
【００７７】
＜１．３  第１の実施形態に係る半導体記憶装置の作用効果＞
上述した実施形態によれば、半導体記憶装置は、第１の方向に延伸し、前記第１の方向と直交する第２の方向に沿って配置される複数の第１の配線（ビット線ＢＬ）と、前記第２の方向に延伸し、前記第１の方向に沿って配置される複数の第２の配線（ワード線ＷＬ）と、前記第１の配線ＢＬ及び前記第２の配線ＷＬが交差する領域に形成される複数の第１の記憶部ＭＣと、を備えている。また、半導体記憶装置は、前記第１の配線に電圧を供給し、前記第１の配線ＢＬに流れる第１の電流Ｉｆを検出し、前記第１の電流Ｉｆに対応する第１の電圧Ｖａを出力する第１の配線制御部４と、第２の電流Ｉｆｍａｘに基づく第２の電圧Ｖｂを生成する参照電圧生成部（４４、４５）と、前記第１の電圧Ｖａ及び前記第２の電圧Ｖｂに基づいて第３の電圧ＶＵＸを生成するレギュレータ３０と、を備えている。前記レギュレータ３０は、前記第１の配線制御部４から前記第１の電圧Ｖａが入力される第１の入力端子、前記参照電圧生成部から前記第２の電圧Ｖｂが入力される第２の入力端子、及び前記第１の電圧Ｖａと、前記第２の電圧Ｖｂとに基づいて演算を行った結果を出力する出力端子を備える演算器３４を備えている。また、前記レギュレータ３０は、第４の電圧ＶＷＲが印加される電流経路の一端、前記演算器３４の出力が入力されるゲート、及び第５の電圧ＶＵＸを出力する電流経路の他端を備えるトランジスタ３５と、前記トランジスタ３５から供給された前記第５の電圧に基づいて電圧情報を生成する変換器３６と、前記電圧情報に基づいて前記第３の電圧ＶＵＸを生成する電圧生成部３８とを備えている。
【００７８】
本実施形態では、半選択メモリセル１に流れる電流Ｉｆと、電流Ｉｆの許容電流Ｉｆｍａｘとを比較して、電流Ｉｆを許容電流ＩｆｍａｘになるようにＶＵＸを設定することで、最適なＶＵＸを生成するものである。
【００７９】
図９、１０を用いて説明したように、非選択メモリセルの数は非常に多い。そのため、非選択メモリセルに流れる電流を抑制する、若しくはリーク電流の増大を抑制する為に電圧ＶＵＸをできるだけ下げることが望ましい。
【００８０】
しかしながら、ＶＵＸの電圧値を下げすぎると、選択メモリセルに十分な電圧を印加することができず、リセット不良を引き起こしてしまうことがある。そのため、ＶＵＸを下げる場合において、最適な値に設定する必要がある。
【００８１】
また、メモリセルを流れる電流は、温度や電源のばらつきに影響を受けてしまうため、最適なＶＵＸが変動してしまうという問題もある。
【００８２】
しかしながら、上述した実施形態では、最適なＶＵＸに対応する許容電流Ｉｆｍａｘを設定しておき、適宜、メモリセルに流れる電流Ｉｆと、許容電流Ｉｆｍａｘとを比較し、電流Ｉｆが許容電流Ｉｆｍａｘと同様になるようにＶＵＸを生成することで、最適なＶＵＸを生成することが可能となる。つまり、リセット動作を行う時点における、メモリセルＭＣの温度や、電源のばらつき等にも確実に対応することができる。その結果、非選択メモリセルへの電流Ｉｕを抑制しつつ、確実に選択メモリセルに対してリセット動作を行う事が可能となる。
【００８３】
（変形例等）
尚、上述した実施形態では、リセット動作について説明したが、必ずしもこれに限らず、セット動作等の場合にも本実施形態を適用することが可能である。
【００８４】
また、参照電流Ｉｆｍａｘは、半導体記憶装置の外部から適宜変更である。また、例えば半導体記憶装置を出荷する前の出荷時テスト等で、適切なＶＵＸを算出した後、該適切なＶＵＸに基づいて参照電流Ｉｆｍａｘを決定しても良い。この参照電流決定動作は、製品を出荷した後に、ステートマシン７等を用いて実行することも可能である。
【００８５】
また、上述した実施形態では、レギュレータ３０は、一つのセンスアンプから電圧を入力されるオペアンプ３４を備えているが、これに限らず、例えば複数のセンスアンプから、選択的にオペアンプ３４に電圧が入力されるような構成であっても良い。
【００８６】
また、オペアンプ３４及びトランジスタ３５はこれに限らず、電流Ｉｆ、及び参照電流Ｉｆｍａｘを比較することができるようなものであれば、どのようなものでも良い。例えば、オペアンプ３４の出力を非反転出力とし、トランジスタ３５をｐ型のトランジスタとしても良い。
【００８７】
また、上述した実施形態では、電圧ＶＵＸをトランジスタ３２の電流経路の一端に供給しているが、これに限らず、ＶＵＸを要求する回路に適宜供給可能である。
【００８８】
また、上述したブロック駆動部３１はあくまで一例であり、適宜変更可能である。
【００８９】
また、ＶＵＸレギュレータ３０の配置される場所は特に限定されておらず、どこでも適用可能である。
【００９０】
また、上述した実施形態においては、ＲｅＲＡＭを例に説明したが、これに限らず、メモリセルに印加する電圧を適宜高精度に設定を行うことが求められるメモリにおいても適用可能である。
【００９１】
上記実施形態は、以下の形態を含む。
【００９２】
１．第１の方向に延伸し、前記第１の方向と直交する第２の方向に沿って配置される複数の第１の配線と、
前記第２の方向に延伸し、前記第１の方向に沿って配置される複数の第２の配線と、
前記第１の配線及び前記第２の配線が交差する領域に形成される複数の第１の記憶部と、
前記第１の配線に電圧を供給し、前記第１の配線に流れる第１の電流を検出し、前記第１の電流に対応する第１の電圧を出力する第１の配線制御部と、
第２の電流に基づく第２の電圧を生成する参照電圧生成部と、
前記第１の電圧及び前記第２の電圧に基づいて第３の電圧を生成するレギュレータと、
を備える半導体記憶装置。
【００９３】
２．１の装置において、
前記レギュレータは、前記第１の配線制御部から前記第１の電圧が入力される第１の入力端子、前記参照電圧生成部から前記第２の電圧が入力される第２の入力端子、及び前記第１の電圧と前記第２の電圧とに基づいて演算を行った結果を出力する出力端子を備える演算器と、
第４の電圧が印加される電流経路の一端、前記演算器の出力が入力されるゲート、及び第５の電圧を出力する電流経路の他端を備えるトランジスタと、
前記トランジスタから供給された前記第５の電圧に基づいて電圧情報を生成する変換器と、
前記電圧情報に基づいて前記第３の電圧を生成する電圧生成部と、
を備える。
【００９４】
３．２のデバイスにおいて、
前記変換器によって生成された前記電圧情報を記憶する第２の記憶部を更に備え、
前記電圧生成部は、前記第２の記憶部に記憶された前記電圧情報に基づいて、前記第３の電圧を生成する。
【００９５】
４．２のデバイスにおいて、
前記第２の配線に電圧を印加する第２の配線制御部を更に備え、
前記第１の記憶部の一つにリセット動作またはセット動作を行う前に、
前記第２の配線制御部は、前記第２の配線に第６の電圧を印加し、
前記第１の配線制御部は、前記第１の配線に前記第６の電圧よりも高い第７の電圧を印可する。
【００９６】
５．４のデバイスにおいて、
前記第１の記憶部の一つにリセット動作またはセット動作を行う場合、
前記第２の配線制御部は、リセット動作またはセット動作が行われる前記第１の記憶部に属する前記第２の配線に前記第３の電圧よりも低い第８の電圧を印加し、
リセット動作またはセット動作が行われる前記第１の記憶部に属する前記第２の配線以外の第２の配線に前記第３の電圧を印加し、
前記第１の配線制御部は、リセット動作またはセット動作が行われる前記第１の記憶部に属する前記第１の配線に前記第３の電圧よりも高い前記第７の電圧を印加し、
リセット動作またはセット動作が行われる前記第１の記憶部に属する前記第１の配線以外の第１の配線に前記第８の電圧よりも高く、前記第３の電圧よりも低い第９の電圧を印加する。
【００９７】
６．１のデバイスにおいて、
前記第１の配線制御部、前記第２の配線制御部、及び前記レギュレータを制御する制御部を更に備える。
【００９８】
７．１のデバイスにおいて、
前記電圧情報はデジタル値である。
【００９９】
８．１のデバイスにおいて、前記第１の記憶部は、整流素子及び記憶層が積層された構造を有する。
【０１００】
９．８のデバイスにおいて、前記記憶層は、抵抗変化層である。
【０１０１】
１０．２のデバイスにおいて、前記第３の電圧と、前記第５の電圧は同一である。
【０１０２】
１１．４のデバイスにおいて、前記第４の電圧と、前記第７の電圧は同一である。
【０１０３】
１２．１のデバイスにおいて、前記第２の電流は可変である。
【０１０４】
１３．第１の方向に延伸し、前記第１の方向と直交する第２の方向に沿って配置される複数の第１の配線と、
前記第２の方向に延伸し、前記第１の方向に沿って配置される複数の第２の配線と、
前記第１の配線及び前記第２の配線が交差する領域に形成される複数の第１の記憶部と、
前記第１の配線に電気的に接続される第１の配線制御部と、
前記第２の配線に電気的に接続される第２の配線制御部と、
参照電流に基づく第１の電圧を生成する参照電圧生成部と、
前記第１の配線制御部及び前記参照電圧生成部からの信号が入力されレギュレータと、
を備える半導体記憶装置の制御方法であって、
前記方法は、
前記第１の記憶部の一つにリセット動作またはセット動作を行う前に、
前記第２の配線制御部によって、前記第２の配線に第２の電圧を印加することと、
前記第１の配線制御部によって、前記第１の配線に前記第２の電圧よりも高い第３の電圧を印可することと、
前記第１の配線制御部によって、前記第２の配線に流れた電流に対応する第４の電圧を出力することと、
前記レギュレータによって、前記第４の電圧と、前記第１の電圧とに基づいて、演算を行うことと、
前記レギュレータによって、前記第１の電圧及び前記第４の電圧が等しくなる第５の電圧を生成することと、
前記レギュレータによって、前記第５の電圧を電圧情報に変換することと、
前記レギュレータによって、前記電圧情報に基づいて第６の電圧を生成することと、
を備える。
【０１０５】
１４．１３の方法において、
前記レギュレータによって、前記電圧情報を記憶することと、
前記第１の記憶部の一つにリセット動作またはセット動作を行う場合に、前記レギュレータによって、記憶された前記電圧情報に基づいて前記第６の電圧を生成することと、を更に備える。
【０１０６】
１５．１３の方法において、
前記第１の記憶部の一つにリセット動作またはセット動作を行う場合、
前記第２の配線制御部によって、リセット動作またはセット動作が行われる前記第１の記憶部に属する前記第２の配線に第７の電圧を印加することと、
前記第２の配線制御部によって、リセット動作またはセット動作が行われる前記第１の記憶部に属する前記第２の配線以外の第２の配線に前記第７の電圧よりも高い前記第６の電圧を印加することと、
前記第１の配線制御部によって、リセット動作またはセット動作が行われる前記第１の記憶部に属する前記第１の配線に前記第６の電圧よりも高い第８の電圧を印加することと、
リセット動作またはセット動作が行われる前記第１の記憶部に属する前記第１の配線以外の第１の配線に前記第７の電圧よりも高く、前記第６の電圧よりも低い第９の電圧を印加することと、を備える。
【０１０７】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。
【符号の説明】
【０１０８】
１…半導体記憶装置、  ２…メモリセルアレイ、    ３…ロウデコーダ、
４…カラムデコーダ、    ５…コマンド・インタフェース回路
６…データ入出力バッファ、    ７…ステートマシン、    ８…アドレスバッファ
９…パルスジェネレータ、    １０…コントローラ、    １１…半導体基板
２１…可変抵抗素子、    ２２…ダイオード、    ３０…ＶＵＸレギュレータ
３１…ブロック駆動部、    ３４…比較器、    ３６…変換器、    ３７…レジスタ
３８…ＶＵＸ生成部、    ３２、３３、３５、４１〜４３、４５…トランジスタ
４４…電流源。
【図１】
2013200936.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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