(57)【要約】【課題】光電素子の製造方法を提供する。【解決手段】第１イオン注入により半導体基板上に第１半導体層を形成する段階と、前記第１半導体層上の一部領域に、第２イオン注入により前記第１半導体層と逆の導電型を有する第２半導体層を形成する段階と、イオン注入されたドーパントを活性化させる熱処理を行う段階と、を含む光電素子の製造方法。【選択図】図１Ｃ
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【特許請求の範囲】
【請求項１】
第１イオン注入により半導体基板上に第１半導体層を形成する段階と、
前記第１半導体層上の一部領域に、第２イオン注入により前記第１半導体層と逆の導電型を有する第２半導体層を形成する段階と、
イオン注入されたドーパントを活性化させる熱処理を行う段階と、を含む光電素子の製造方法。
【請求項２】
前記第１イオン注入では、前記半導体基板と逆の導電型のドーパントが注入され、
前記第２イオン注入では、前記半導体基板と同じ導電型のドーパントが注入されることを特徴とする請求項１に記載の光電素子の製造方法。
【請求項３】
前記第２イオン注入では、マスクの開口パターンに対応する前記第１半導体層の一部領域に、ドーパントが選択的に注入されることを特徴とする請求項１または２に記載の光電素子の製造方法。
【請求項４】
前記第１及び第２イオン注入時に前記半導体基板の表面からドーパントが注入される注入範囲において、
前記第２イオン注入時の注入範囲は、前記第１イオン注入時の注入範囲より深いことを特徴とする請求項１〜３のいずれか一項に記載の光電素子の製造方法。
【請求項５】
前記第２イオン注入のイオン線量（ｉｏｎ  ｄｏｓｅ）は、前記第１イオン注入のイオン線量より高いことを特徴とする請求項１〜４のいずれか一項に記載の光電素子の製造方法。
【請求項６】
前記熱処理は、９５０℃〜１１００℃の温度にて窒素雰囲気または酸素雰囲気下で行われることを特徴とする請求項１〜５のいずれか一項に記載の光電素子の製造方法。
【請求項７】
前記熱処理後、前記第２半導体層の接合深さは、前記第１半導体層の接合深さより深いことを特徴とする請求項１〜６のいずれか一項に記載の光電素子の製造方法。
【請求項８】
前記熱処理後、前記第２半導体層の表面ドーパント濃度は、前記第１半導体層の表面ドーパント濃度より高いことを特徴とする請求項１〜７のいずれか一項に記載の光電素子の製造方法。
【請求項９】
前記第１及び第２イオン注入を行う段階と、前記熱処理を行う段階、との間に、
前記第１及び第２半導体層上に拡散防止膜を形成する段階をさらに含むことを特徴とする請求項１〜８のいずれか一項に記載の光電素子の製造方法。
【請求項１０】
前記拡散防止膜は、ｐ型及びｎ型ドーパントを含まないシリコンガラス（ＵＳＧ、Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）を含むことを特徴とする請求項９に記載の光電素子の製造方法。
【請求項１１】
前記第１及び第２イオン注入は、前記半導体基板の第１面に対して行われ、
第３イオン注入により前記半導体基板の第２面に前面電界を形成する段階をさらに含むことを特徴とする請求項１〜１０のいずれか一項に記載の光電素子の製造方法。
【請求項１２】
前記第３イオン注入後、前記半導体基板の前記第１及び第２面にパッシベーションを行う段階をさらに含むことを特徴とする請求項１１に記載の光電素子の製造方法。
【請求項１３】
前記パッシベーションを行う段階は、前記半導体基板の前記第１及び第２面にシリコン酸化膜を形成する酸化工程を含むことを特徴とする請求項１２に記載の光電素子の製造方法。
【請求項１４】
第１イオン注入により半導体基板の第１面上に第１半導体層を形成する段階と、
前記第１半導体層上の一部領域に、第２イオン注入により前記第１半導体層と逆の導電型を有する第２半導体層を形成する段階と、
前記半導体基板の前記第１面と対向する第２面に、第３イオン注入により前面電界を形成する段階と、
イオン注入されたドーパントを活性化させる熱処理工程、及び前記半導体基板の前記第１及び第２面にパッシベーションを行うパッシベーション工程を含む統合熱処理段階と、を含む光電素子の製造方法。
【請求項１５】
前記統合熱処理段階では、
前記半導体基板の前記第１及び第２面上にシリコン酸化膜が形成されることを特徴とする請求項１４に記載の光電素子の製造方法。
【請求項１６】
前記統合熱処理段階は、
前記半導体基板を収容した同一の反応器内で行われる、互いに工程条件が異なる第１及び第２処理を含むことを特徴とする請求項１４に記載の光電素子の製造方法。
【請求項１７】
前記第１処理は、９５０℃〜１１００℃の温度で、前記反応器内の圧力を０．５ｔｏｒｒ（０．０６７ｋＰａ）以下とし、窒素雰囲気下で１０分〜１００分間行われ、
前記第２処理は、９５０℃〜１１００℃または８００℃〜９５０℃の温度で、前記反応器内の圧力を０．５ｔｏｒｒ（０．０６７ｋＰａ）以下として、水素及び酸素を供給して酸素ラジカルを形成することで行われることを特徴とする請求項１６に記載の光電素子の製造方法。
【請求項１８】
前記第１処理は、９５０℃〜１１００℃の温度で、前記反応器内の圧力を７００ｔｏｒｒ（９３ｋＰａ）以上とし、窒素雰囲気下で１０分〜１００分間行われ、
前記第２処理は、９５０℃〜１１００℃または８００℃〜９５０℃の温度で、前記反応器内の圧力を７００ｔｏｒｒ（９３ｋＰａ）以上とし、酸素雰囲気下で行われることを特徴とする請求項１６に記載の光電素子の製造方法。
【請求項１９】
前記第２処理では、前記反応器内に塩化水素または水素を添加した反応ガスが注入されることを特徴とする請求項１８に記載の光電素子の製造方法。
【請求項２０】
前記第３イオン注入と、前記統合熱処理段階と、の間に、
前記半導体基板の前記第１面上に拡散防止膜を形成する段階をさらに含むことを特徴とする請求項１４〜１９のいずれか一項に記載の光電素子の製造方法。
【請求項２１】
前記拡散防止膜は、ｐ型及びｎ型ドーパントを含まないシリコンガラス（ＵＳＧ）を含むことを特徴とする請求項２０に記載の光電素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電素子の製造方法に関する。
【背景技術】
【０００２】
近年、エネルギー資源の枯渇問題及び地球環境問題などによって、クリーンエネルギーの開発が加速化している。例えば、代表的なクリーン（ｃｌｅａｎ）エネルギーである太陽電池を用いた太陽光発電は、太陽光を直接電気に変換するため、新たなエネルギー源として期待されている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
しかし、現在、工業的に生産されている太陽電池の発電コストは、火力発電に比べて未だ高く、太陽電池を広範な分野へ応用するためには、太陽電池の発電効率を高める必要があった。また、高効率な太陽電池を量産するために、コストを削減し、工程を単純化する必要があった。
【０００４】
そこで、本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、光電素子の製造工数を低減し、かつ出力特性を向上させることが可能な、新規かつ改良された光電素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明のある観点によれば、第１イオン注入により半導体基板上に第１半導体層を形成する段階と、前記第１半導体層上の一部領域に、第２イオン注入により前記第１半導体層と逆の導電型を有する第２半導体層を形成する段階と、イオン注入されたドーパントを活性化させる熱処理を行う段階と、を含む光電素子の製造方法が提供される。
【０００６】
前記第１イオン注入では、前記半導体基板と逆の導電型のドーパントが注入され、前記第２イオン注入では、前記半導体基板と同じ導電型のドーパントが注入されてもよい。
【０００７】
前記第２イオン注入では、マスクの開口パターンに対応する前記第１半導体層の一部領域に、ドーパントが選択的に注入されてもよい。
【０００８】
前記第１及び第２イオン注入時に前記半導体基板の表面からドーパントが注入される注入範囲において、前記第２イオン注入時の注入範囲は、前記第１イオン注入時の注入範囲より深くてもよい。
【０００９】
前記第２イオン注入のイオン線量（ｉｏｎ  ｄｏｓｅ）は、前記第１イオン注入のイオン線量より高くてもよい。
【００１０】
前記熱処理は、９５０℃〜１１００℃の温度にて、窒素雰囲気または酸素雰囲気下で行われてもよい。
【００１１】
前記熱処理後、前記第２半導体層の接合深さは、前記第１半導体層の接合深さより深くてもよい。
【００１２】
前記熱処理後、前記第２半導体層の表面ドーパント濃度は、前記第１半導体層の表面ドーパント濃度より高くてもよい。
【００１３】
前記光電素子の製造方法は、前記第１及び第２イオン注入を行う段階と、前記熱処理を行う段階との間に、前記第１及び第２半導体層上に拡散防止膜を形成する段階をさらに含んでもよい。
【００１４】
前記拡散防止膜は、ｐ型及びｎ型ドーパントを含まないシリコンガラス（ＵＳＧ、Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）を含んでもよい。
【００１５】
前記第１及び第２イオン注入は、前記半導体基板の第１面に対して行われ、前記光電素子の製造方法は、第３イオン注入により前記半導体基板の第２面に前面電界を形成する段階をさらに含んでもよい。
【００１６】
前記光電素子の製造方法は、前記第３イオン注入後、前記半導体基板の前記第１及び第２面にパッシベーションを行う段階をさらに含んでもよい。
【００１７】
前記パッシベーションを行う段階は、前記半導体基板の前記第１及び第２面にシリコン酸化膜を形成する酸化工程を含んでもよい。
【００１８】
また、上記課題を解決するために、本発明の別の観点によれば、第１イオン注入により半導体基板の第１面上に第１半導体層を形成する段階と、前記第１半導体層上の一部領域に、第２イオン注入により前記第１半導体層と逆の導電型を有する第２半導体層を形成する段階と、前記半導体基板の前記第１面と対向する第２面に、第３イオン注入により前面電界を形成する段階と、イオン注入されたドーパントを活性化させる熱処理工程、及び前記半導体基板の前記第１及び第２面にパッシベーションを行うパッシベーション工程を含む統合熱処理段階と、を含む光電素子の製造方法が提供される。
【００１９】
前記統合熱処理段階では、前記半導体基板の前記第１及び第２面上にシリコン酸化膜が形成されてもよい。
【００２０】
前記統合熱処理段階は、前記半導体基板を収容した同一の反応器内で行われる、互いに工程条件が異なる第１及び第２処理を含んでもよい。
【００２１】
前記第１処理は、９５０℃〜１１００℃の温度で、前記反応器内の圧力を０．５ｔｏｒｒ（０．０６７ｋＰａ）以下とし、窒素雰囲気下で１０分〜１００分間行われ、前記第２処理は、９５０℃〜１１００℃または８００℃〜９５０℃の温度で、前記反応器内の圧力を０．５ｔｏｒｒ（０．０６７ｋＰａ）以下として、水素及び酸素を共に供給して酸素ラジカルを形成することで行われてもよい。
【００２２】
前記第１処理は、９５０℃〜１１００℃の温度で、前記反応器内の圧力を７００ｔｏｒｒ（９３ｋＰａ）以上とし、窒素雰囲気下で１０分〜１００分間行われ、前記第２処理は、９５０℃〜１１００℃または８００℃〜９５０℃の温度、前記反応器内の圧力を７００ｔｏｒｒ（９３ｋＰａ）以上とし、酸素雰囲気下で行われてもよい。
【００２３】
前記第２処理では、前記反応器内に塩化水素または水素を添加した反応ガスが注入されてもよい。
【００２４】
前記光電素子の製造方法は、前記第３イオン注入と、統合熱処理段階と、の間に、前記半導体基板の前記第１面上に拡散防止膜を形成する段階をさらに含んでもよい。
【００２５】
前記拡散防止膜は、ｐ型及びｎ型ドーパントを含まないシリコンガラス（ＵＳＧ）を含んでもよい。
【発明の効果】
【００２６】
以上説明したように本発明によれば、光電素子の製造工数を低減し、かつ出力特性を向上させることが可能である。
【図面の簡単な説明】
【００２７】
【図１Ａ】本発明の一実施形態による光電素子の製造方法における各工程段階を示す断面図である。
【図１Ｂ】同実施形態による光電素子の製造方法における各工程段階を示す断面図である。
【図１Ｃ】同実施形態による光電素子の製造方法における各工程段階を示す断面図である。
【図１Ｄ】同実施形態による光電素子の製造方法における各工程段階を示す断面図である。
【図１Ｅ】同実施形態による光電素子の製造方法における各工程段階を示す断面図である。
【図１Ｆ】同実施形態による光電素子の製造方法における各工程段階を示す断面図である。
【図１Ｇ】同実施形態による光電素子の製造方法における各工程段階を示す断面図である。
【図１Ｈ】同実施形態による光電素子の製造方法における各工程段階を示す断面図である。
【図１Ｉ】同実施形態による光電素子の製造方法における各工程段階を示す断面図である。
【図１Ｊ】同実施形態による光電素子の製造方法における各工程段階を示す断面図である。
【図１Ｋ】同実施形態による光電素子の製造方法における各工程段階を示す断面図である。
【図１Ｌ】同実施形態による光電素子の製造方法における各工程段階を示す断面図である。
【図１Ｍ】同実施形態による光電素子の製造方法における各工程段階を示す断面図である。
【図２Ａ】第２イオン注入に適用されるマスクの開口パターンの具体例を示す図面である。
【図２Ｂ】第２イオン注入に適用されるマスクの開口パターンの具体例を示す図面である。
【図３】第２イオン注入を概略的に示す図面であり、マスクの開口パターンによって半導体基板上に多様な形態の第２半導体層が形成されることを示す説明図である。
【図４Ａ】比較例による光電素子の製造方法における各工程段階を示す断面図である。
【図４Ｂ】比較例による光電素子の製造方法における各工程段階を示す断面図である。
【図４Ｃ】比較例による光電素子の製造方法における各工程段階を示す断面図である。
【図４Ｄ】比較例による光電素子の製造方法における各工程段階を示す断面図である。
【図４Ｅ】比較例による光電素子の製造方法における各工程段階を示す断面図である。
【図４Ｆ】比較例による光電素子の製造方法における各工程段階を示す断面図である。
【図４Ｇ】比較例による光電素子の製造方法における各工程段階を示す断面図である。
【図４Ｈ】比較例による光電素子の製造方法における各工程段階を示す断面図である。
【図４Ｉ】比較例による光電素子の製造方法における各工程段階を示す断面図である。
【図４Ｊ】比較例による光電素子の製造方法における各工程段階を示す断面図である。
【図４Ｋ】比較例による光電素子の製造方法における各工程段階を示す断面図である。
【図４Ｌ】比較例による光電素子の製造方法における各工程段階を示す断面図である。
【図５Ａ】本発明の他の実施形態による光電素子の製造方法における各工程段階を示す断面図である。
【図５Ｂ】同実施形態による光電素子の製造方法における各工程段階を示す断面図である。
【図５Ｃ】同実施形態による光電素子の製造方法における各工程段階を示す断面図である。
【図５Ｄ】同実施形態による光電素子の製造方法における各工程段階を示す断面図である。
【図５Ｅ】同実施形態による光電素子の製造方法における各工程段階を示す断面図である。
【図５Ｆ】同実施形態による光電素子の製造方法における各工程段階を示す断面図である。
【図５Ｇ】同実施形態による光電素子の製造方法における各工程段階を示す断面図である。
【図５Ｈ】同実施形態による光電素子の製造方法における各工程段階を示す断面図である。
【図５Ｉ】同実施形態による光電素子の製造方法における各工程段階を示す断面図である。
【図５Ｊ】同実施形態による光電素子の製造方法における各工程段階を示す断面図である。
【図５Ｋ】同実施形態による光電素子の製造方法における各工程段階を示す断面図である。
【図５Ｌ】同実施形態による光電素子の製造方法における各工程段階を示す断面図である。
【発明を実施するための形態】
【００２８】
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００２９】
以下、本発明の望ましい実施形態に係る光電素子の製造方法について説明する。
【００３０】
図１Ａ〜図１Ｍは、本発明の一実施形態による光電素子の製造方法を説明するための図面であり、各工程段階を示す断面図である。
【００３１】
以下では、半導体基板の第１面を背面、前記第１面に対向する第２面を前面として説明を行う。また、本明細書において「上」とは、基板に対して、層および膜を積層する方法を意味する。
【００３２】
まず、図１Ａに示すように、半導体基板１００が用意される。前記半導体基板１００は、例えば、ｎ型またはｐ型結晶質シリコンウェハである。また、前記半導体基板１００には、前記半導体基板１００の製作時に発生した損傷（ｓａｗｉｎｇ  ｄａｍａｇｅ）を除去するために、または半導体基板１００に付着した物理的、化学的不純物を除去するために、ＫＯＨまたはＮａＯＨなどのアルカリ溶液を用いた洗浄工程が行われてもよい。
【００３３】
次に、図１Ｂに示すように、第１イオン注入により半導体基板１００に第１半導体層１１０が形成される。前記第１イオン注入は、半導体基板１００の第１面Ｓ１全体にかけて行われ、前記第１半導体層１１０は、半導体基板１００の第１面Ｓ１の領域全体に形成される。
【００３４】
前記第１半導体層１１０は、半導体基板１００と逆の導電型のドーパントでドーピングされて、半導体基板１００とｐ−ｎ接合を形成する。具体的には、前記第１半導体層１１０は、ｎ型半導体基板１００にｐ型ドーパントを注入して形成されたｐ型ドーピング層であってもよい。また、前記第１半導体層１１０は、ｐ型半導体基板１００にｎ型ドーパントを注入して形成されたｎ型ドーピング層であってもよい。前記第１半導体層１００は、半導体基板１００で生成された少数のキャリアを収集するエミッタを形成する。
【００３５】
例えば、前記第１イオン注入において、半導体基板１００の表面からドーパントが注入される注入範囲は、直線距離で約５ｎｍ〜３００ｎｍであり、注入されるイオン線量（ｉｏｎ  ｄｏｓｅ）は、約１０１４ａｔｏｍｓ／ｃｍ２〜１０１６ａｔｏｍｓ／ｃｍ２である。
【００３６】
続いて、図１Ｃに示すように、第２イオン注入により半導体基板１００に第２半導体層１２０が形成される。前記第２イオン注入では開口パターンＯＰが形成されたマスクＭを用いることで、開口パターンＯＰに対応する領域に選択的にイオンを注入することができる。係る構成により、半導体基板１００の一部に第２半導体層１２０を形成することができる。また、前記第２イオン注入では、第１半導体層１１０と逆の導電型のドーパントを注入するカウンタドーピングが行われ、第１半導体層１１０と導電型の反転した第２半導体層１２０が形成される。ここで、前記マスクＭは、例えば、シャドーマスクであってもよいが、本発明はこれに限定されない。前記マスクＭは、イオン注入に好適な他の形態のマスクを用いてもよい。
【００３７】
具体的には、前記第２半導体層１２０は、半導体基板１００と同じ導電型のドーパントを用いて半導体基板１００より高濃度にドーピングされてｈ−ｌ（ｈｉｇｈ−ｌｏｗ）接合を形成する。より具体的には、前記第２半導体層１２０は、ｎ型半導体基板１００にｎ型ドーパントを注入して、またはｐ型半導体基板１００にｐ型ドーパントを注入して形成される。係る構成により、前記第２半導体層１２０は、半導体基板１００で生成された複数のキャリアを収集するベースを形成する。また、前記第２半導体層１２０は、半導体基板１００の第１面Ｓ１（すなわち、背面）において、表面再結合による損失を低減させる背面電界（ＢＳＦ、Ｂａｃｋ  Ｓｕｒｆａｃｅ  Ｆｉｅｌｄ）を形成する。
【００３８】
例えば、前記第２イオン注入において、半導体基板１００の表面からドーパントが注入される注入範囲は、直線距離で約５ｎｍ〜５００ｎｍであり、注入されるイオン線量は、約１０１４ａｔｏｍｓ／ｃｍ２〜１０１６ａｔｏｍｓ／ｃｍ２である。
【００３９】
ここで、第２イオン注入の注入範囲は、先に行われた第１イオン注入の注入範囲よりも大きく設定される。具体的には、第２イオン注入によるｈ−ｌ接合深さｄ２が、第１イオン注入によるｐ−ｎ接合深さｄ１よりも深くなるように、第２イオン注入の注入範囲は、第１イオン注入の注入範囲よりも相対的に大きく設定される。前記注入範囲は、イオン注入において、イオンビームを加速させるエネルギー量によって変化させることができる。
【００４０】
また、第２イオン注入のイオン線量は、先に行われた第１イオン注入のイオン線量より高く設定される。半導体基板１００の一部領域に、第１及び第２イオン注入を重ねて行い、第１半導体層１１０と導電型が反転した第２半導体層１２０を形成するため、第２イオン注入のイオン線量は、第１イオン注入のイオン線量よりも相対的に高くする必要がある。
【００４１】
さらに、図１Ｂ及び図１Ｃを参照して、第２イオン注入によるカウンタドーピングをより具体的に説明する。図１Ｂに示すように、第１イオン注入によって半導体基板１００の第１面Ｓ１の全面に第１半導体層１１０が形成され、続いて、第２イオン注入が行われる。前記第２イオン注入では、第１半導体層１１０上に開口パターンＯＰが形成されたマスクＭを配置し、開口パターンＯＰに対応する領域に選択的にドーパントを注入する。この時、前記第２イオン注入により、第１半導体層１１０と逆の導電型のドーパントが注入されることで、第１半導体層１１０と導電型が反転した第２半導体層１２０が形成される（カウンタドーピング）。
【００４２】
また、第１半導体層１１０と半導体基板１００のバルク領域との接触領域にはｐ−ｎ接合が形成され、第２半導体層１２０と半導体基板１００のバルク領域との接触領域にはｈ−ｌ接合（高濃度−低濃度接合）が形成される。この時、ｈ−ｌ接合はｐ−ｎ接合より深い位置、すなわち、半導体基板１００の第１面Ｓ１から相対的に離れた位置に形成される。さらに、ｈ−ｌ接合の接合深さｄ２とｐ−ｎ接合の接合深さｄ１とは、ｄ２＞ｄ１の関係を有する。ここで、ｈ−ｌ接合の接合深さｄ２がｐ−ｎ接合の接合深さｄ１より浅い（すなわち、ｄ２＜ｄ１である）場合、半導体基板１００の一部に形成された第２半導体層１２０が、第１半導体層１１０によって取り囲まれる。したがって、半導体基板１００で生成された複数のキャリアは、第１半導体層１１０の電位障壁に遮られることで第２半導体層１２０に移動できなくなるため、キャリアの収集効率が落ちる。
【００４３】
図１Ｃでは、ｐ−ｎ接合の接合深さｄ１は、第１半導体層１１０の厚さとほぼ同じであるとして図示し、ｈ−ｌ接合の接合深さｄ２は、第２半導体層１２０の厚さとほぼ同じであるとして図示した。しかしながら、図１Ｃの記載は、ｐ−ｎ接合の接合深さｄ１とｈ−ｌ接合の接合深さｄ２との相対的な位置関係が理解しやすいよう表現したものであり、ｐ−ｎ接合及びｈ−ｌ接合の実際の位置関係を示すものではない。ｐ−ｎ接合及びｈ−ｌ接合は、例えば、第１及び第２半導体層１１０、１２０と、半導体基板１００のバルク領域とが接する境界付近に形成される。しかしながら、ｐ−ｎ接合及びｈ−ｌ接合が、第１及び第２半導体層１１０、１２０の内部に形成されてもよいことは言うまでもない。
【００４４】
前記ｐ−ｎ接合及びｈ−ｌ接合の接合深さｄ１、ｄ２は、第１及び第２イオン注入においてイオンビームを加速させるエネルギー量によって変化する。例えば、相対的に高いエネルギーを有するイオンビームが半導体基板１００上に衝突した場合、接合深さｄ１、ｄ２は大きくなる。また、相対的に低いエネルギーを有するイオンビームが半導体基板１００上に衝突した場合、接合深さｄ１、ｄ２が小さくなる。
【００４５】
以上説明したｐ−ｎ接合及びｈ−ｌ接合の接合深さｄ１、ｄ２は、第１及び第２イオン注入直後の接合深さを意味するのではない。接合深さｄ１、ｄ２は、イオン注入による格子損傷を回復し、注入されたドーパントを活性化させる熱処理を行った後の状態における接合深さを意味する。すなわち、前記ｐ−ｎ接合及びｈ−ｌ接合の接合深さｄ１、ｄ２は、すべてのプロセスを完了した後の最終的な製品状態での接合深さｄ１、ｄ２を意味する。
【００４６】
ここで、第２半導体層１２０の表面には、第１イオン注入後に、第２イオン注入により第１半導体層１１０と同じ導電型のドーパントでドーピングされ、導電型が第１半導体層１１０から反転したカウンタドーピング部１２０ａが備えられる。
【００４７】
第２半導体層１２０の表面に存在する、例えば、カウンタドーピング部１２０ａは、第１半導体層１１０より高濃度にドーピングされることが望ましい。すなわち、第１イオン注入時に注入されたｐ型またはｎ型ドーパントを相殺し、第１半導体層１１０と導電型が反転した第２半導体層１２０を形成するために、第１半導体層１１０のドーパント量よりも多くの逆の導電型のドーパントが第２半導体層１２０に注入される。例えば、前記第２半導体層１２０表面のドーピング濃度は、第１半導体層１１０表面のドーピング濃度より高く設定される。係る場合において、前述のドーピング濃度は、第１及び第２イオン注入直後のドーピング濃度を意味するのではない。前述のドーピング濃度は、イオン注入による格子損傷を回復し、注入されたドーパントを活性化させる熱処理を行った後の状態におけるドーピング濃度を意味する。すなわち、前述のドーピング濃度は、すべてのプロセスを完了した後の最終的な製品状態でのドーピング濃度を意味する。
【００４８】
図２Ａ及び図２Ｂは、第２イオン注入時に適用されるマスクＭ１、Ｍ２の開口パターンＯＰ１、ＯＰ２の具体例を示す図面である。第２イオン注入では、マスクＭ１、Ｍ２の開口パターンＯＰ１、ＯＰ２に対応する領域にｎ型またはｐ型ドーパントが選択的に注入されて第２半導体層１２０が形成される。
【００４９】
図２Ａのマスクが適用された場合、ストライプパターンで互いに交互に配置された第１及び第２半導体層１１０、１２０が形成される。例えば、図２Ａに図示したマスクＭ１の開口パターンＯＰ１に対応する領域では、カウンタドーピングされて第１半導体層１１０から導電型が反転した第２半導体層１２０が形成され、前記マスクＭ１の閉じた部分Ｃ１に対応する領域では、第１半導体層１１０が残る。
【００５０】
図２Ｂのマスクが適用された場合、第２半導体層１２０は、ドットまたはアイランド状の孤立パターンとして形成され、第１半導体層１１０は、ドットまたはアイランド状の第２半導体層１２０を取り囲む形態で形成される。例えば、図２Ｂに図示したマスクＭ２の開口パターンＯＰ２に対応する領域では、カウンタドーピングされて第１半導体層１１０から導電型が反転した第２半導体層１２０が形成され、前記マスクＭ２の閉じた部分Ｃ２に対応する領域では、第１半導体層１１０が残る。
【００５１】
図２Ｂのマスクが適用された場合、円形の第２半導体層１２０が形成される。係る場合、第１及び第２半導体層１１０、１２０の面積が異なるように設計することができ、キャリアの収集効率を高めることができる。すなわち、少数のキャリアを収集する第１半導体層１１０を第２半導体層１２０に対して、相対的に広く形成することによりキャリアの収集効率を高めることができる。
【００５２】
図２ＢのマスクＭ２は、孤立したパターン形状を有する第２半導体層１２０を形成するための一例であり、例えば、マスクＭ２の開口パターンＯＰ２は、円形以外に楕円形や多角形などであってもよい。
【００５３】
なお、前記マスクＭ１、Ｍ２は、例えば、炭素系グラファイト素材で形成される。係る場合、前記グラファイト素材は、物理化学的な安定性を改善するための物質を含み、例えば、前記マスクＭ１、Ｍ２は、シリコンカーバイド（ＳｉＣ）やセラミックス素材を含む。前記マスクＭ１、Ｍ２は、上記の素材選択により、加工性及びコストを考慮した上で適正以上の強度を確保することができる。
【００５４】
図３は、第２イオン注入を概略的に示す図面である。図３が示すように、マスクＭ３の開口パターンＯＰ３によって半導体基板１００’上に多様な形状の第２半導体層１２０’を形成することができる。
【００５５】
図１Ｄを参照すると、第１及び第２イオン注入後に、半導体基板１００の第１面Ｓ１に拡散防止膜１５０が形成される。前記拡散防止膜１５０は、後述する熱処理工程において、半導体基板１００に注入されたドーパントが半導体基板１００外部へ拡散することを防止する。具体的には、熱処理工程の高温環境で拡散速度が高くなったドーパントが半導体基板１００の外部へ拡散することを防止するために、第１及び第２半導体層１１０、１２０が形成された半導体基板１００の第１面Ｓ１上に、拡散防止膜１５０が形成される。
【００５６】
また、前記拡散防止膜１５０は、後述するように、前記半導体基板１００の第２面へのテクスチャリング時にエッチング防止膜の役割を行い、テクスチャリング時に使用されるエッチング液から第１及び第２半導体層１１０、１２０を保護する役割を兼ねる。
【００５７】
前記拡散防止膜１５０としては、シリコンガラスが用いられ、さらに具体的には、ｐ型及びｎ型ドーパントを含んでいないシリコンガラス（ＵＳＧ、Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）が用いられる。例えば、前記拡散防止膜１５０は、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ  ｏｒｔｈｏｓｉｌｉｃａｔｅ）またはシラン（ＳｉＨ４）を用いた化学気相蒸着（ＣＶＤ、Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により５０〜３００ｎｍの厚さで形成される。
【００５８】
続いて、第１及び第２イオン注入時のイオン衝撃によって生じた半導体基板１００の格子損傷を回復し、注入されたドーパントを活性化させるために熱処理が行われる。具体的には、前記イオン注入で注入されたドーパントのほとんどは、格子位置ではなく隙間に位置し、活性化していないので、これらを活性化させるために熱処理が行われる。
【００５９】
前記熱処理は、半導体基板１００の溶融温度より低く、格子損傷の回復及びドーパントの活性化のために十分に高い温度で行われる。前記熱処理は、例えば、窒素雰囲気または酸素雰囲気下で、９５０℃〜１１００℃の高温により行われる。
【００６０】
熱処理後、第１半導体層１１０の表面濃度は、１０１８ａｔｏｍｓ／ｃｍ３〜１０２０ａｔｏｍｓ／ｃｍ３であり、第１半導体層１１０によるｐ−ｎ接合の接合深さｄ１は、０．５μｍ〜１．５μｍである。また、第２半導体層の表面濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３〜１０２１ａｔｏｍｓ／ｃｍ３であり、第２半導体層によるｈ−ｌ接合の接合深さｄ２は、０．７μｍ〜２．０μｍである。前記第１及び第２半導体層１１０、１２０の表面濃度及び接合深さｄ１、ｄ２は、前記のような範囲に設計されることにより、金属電極とのオーミック接触を形成し、キャリアの再結合損失を低減させることができる。
【００６１】
前記第２半導体層１２０の表面は、第１半導体層１１０の表面より高濃度にドーピングされる。第２半導体層１２０の表面は、第１及び第２イオン注入を重ねて行っているため、第１半導体層１１０から導電型を反転させて第２半導体層１２０とする必要がある。したがって、第２半導体層１２０の表面ドーピング濃度は第１半導体層１１０の表面ドーピング濃度より相対的に高くなるようイオン注入が行われる。係る構成により、第２イオン注入時に注入されたｐ型またはｎ型ドーパントが、第１イオン注入時に注入されたｎ型またはｐ型ドーパントを相殺して第２半導体層１２０の導電型を第１半導体層１１０から反転させる。
【００６２】
第２半導体層１２０によるｈ−ｌ接合は、第１半導体層１１０によるｐ−ｎ接合より深い位置、すなわち、半導体基板１００の第１面Ｓ１から相対的に離れた位置に形成される。具体的には、第２半導体層１２０によるｈ−ｌ接合の接合深さｄ２と、第１半導体層１１０によるｐ−ｎ接合の接合深さｄ１とは、ｄ２＞ｄ１の関係を有する。係る構成により、第２半導体層１２０と半導体基板１１０のバルク領域とが電気的な接触を形成するため、半導体基板１００で生成された複数のキャリアは第１半導体層１１０の電位障壁に遮られずに、第２半導体層１２０に取り込まれることができる。
【００６３】
次に、図１Ｅに示したように、半導体基板１００の第１面Ｓ１に対向する第２面Ｓ２にテクスチャリングが行われる。具体的には、前記テクスチャリングでは、ＫＯＨ、ＮａＯＨなどのようなアルカリ水溶液にＩＰＡ（Ｉｓｏｐｒｏｐｙｌ  Ａｌｃｏｈｏｌ）及び添加剤を加えたエッチング液を用いる。係る場合、半導体基板１００の第２面Ｓ２には、単結晶シリコンの結晶方向による異方性エッチング特性によってピラミッドパターンのテクスチャー構造が形成される。前記テクスチャー構造により入射光の反射率が低減し、光収集効率が高まるため、多くの入射光を半導体基板１００内に吸収することができる。一方、拡散防止膜１５０によって覆われている半導体基板１００の第１面Ｓ１は、保護されてエッチングされない。
【００６４】
続いて、図１Ｆに示すように、第３イオン注入を用いて半導体基板１００の第２面Ｓ２上に前面電界１３０（ＦＳＦ、Ｆｒｏｎｔ  Ｓｕｒｆａｃｅ  Ｆｉｅｌｄ）が形成される。前記第３イオン注入は、半導体基板１００の第２面Ｓ２全体にかけて行われ、前記前面電界１３０は、第２面Ｓ２上の領域全体に形成される。
【００６５】
前記前面電界１３０は、半導体基板１００と同じ導電型のドーパントで半導体基板１００より高濃度にドーピングされることにより、ｈ−ｌ接合を形成する。例えば、前記前面電界１３０は、ｎ型半導体基板１００にｎ型ドーパントを注入して、またはｐ型半導体基板１００にｐ型ドーパントを注入して形成される。具体的には、前記前面電界１３０は、半導体基板１００の第２面Ｓ２に高濃度ドーピング層を形成することで、少数のキャリアが第２面Ｓ２側に移動して再結合することを防止し、第２面Ｓ２側での表面再結合による損失を低減させる。
【００６６】
例えば、前記第３イオン注入において、半導体基板１００の表面からドーパントが注入される注入範囲は、直線距離で約５ｎｍ〜５００ｎｍであり、注入されるイオン線量は、約１０１３ａｔｏｍｓ／ｃｍ２〜１０１５ａｔｏｍｓ／ｃｍ２である。
【００６７】
次に、図１Ｇに示すように、半導体基板１００の第１及び第２面Ｓ１、Ｓ２にパッシベーション膜１６１、１６２が形成される。具体的には、前記パッシベーション膜を形成する工程は酸化工程を含み、前記パッシベーション膜１６１、１６２としてシリコン酸化膜（ＳｉＯｘ）が形成される。
【００６８】
例えば、前記パッシベーション工程は、以下ｉ）またはｉｉ）の工程条件で行われる。
【００６９】
ｉ）８００℃〜１１００℃の温度条件下で、反応器内の圧力を０．５ｔｏｒｒ（０．０６７ｋＰａ）以下の低圧とし、水素及び酸素を共に供給して酸素ラジカルを形成することで、前記パッシベーション膜を形成する。
ｉｉ）８００℃〜１１００℃の温度条件下で、反応器内の圧力を７００ｔｏｒｒ（９３ｋＰａ）以上の高圧とし、酸素雰囲気下で、または酸素雰囲気下で塩化水素または水素を添加させた反応ガスを供給して、前記パッシベーション膜を形成する。
【００７０】
前記パッシベーション工程では、反応器内の酸素が半導体基板１００の第１面Ｓ１上の拡散防止膜１５０を通過して半導体基板１００のシリコンと反応し、その結果、半導体基板１００の第１面Ｓ１にはパッシベーション膜１６１が形成される。半導体基板１００の第２面Ｓ２上でも、反応器内の酸素が半導体基板１００の第２面Ｓ２と反応してパッシベーション膜１６２が形成される。
【００７１】
前記パッシベーション工程は、８００℃以上の高温環境で行われるので、第３イオン注入時にイオン衝撃によって生じた半導体基板１００の格子損傷を回復し、注入されたドーパントを活性化させる熱処理が同時に行われる。したがって、前記パッシベーション工程では、一工程によりパッシベーション膜の形成及び熱処理の両方の効果が得られる。
【００７２】
パッシベーション工程後の前面電界１３０の表面ドーピング濃度は、例えば、１０１８ａｔｏｍｓ／ｃｍ３〜５×１０１９ａｔｏｍｓ／ｃｍ３であり、前面電界１３０によるｈ−ｌ接合の接合深さは、０．３μｍ〜１．５μｍである。
【００７３】
続いて、図１Ｈに示すように、半導体基板１００の第２面Ｓ２上に反射防止膜１７１が形成される。例えば、前記反射防止膜１７１はシリコン窒化膜（ＳｉＮｘ）を含む。また、前記反射防止膜１７１は、例えば、化学気相蒸着法（ＣＶＤ、Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）で形成される。前記反射防止膜１７１は、入射光の反射を抑制することで半導体基板１００の光吸収を促進し、光収集効率を高める。
【００７４】
一方、半導体基板１００の第２面Ｓ２上に反射防止膜が形成されると同時に、第１面Ｓ１上には追加パッシベーション膜１７２が形成される。前記追加パッシベーション膜１７２は、半導体基板１００の第１面Ｓ１でキャリアの表面再結合による損失を低減させることができ、キャリアの収集効率を高める。第２面Ｓ２の反射防止膜１７１及び、第１面Ｓ１の追加パッシベーション膜１７２は、一工程により同時に形成され、実質的に同じ素材、例えば、シリコン窒化膜（ＳｉＮｘ）を含む。
【００７５】
次に、図１Ｉに示すように、半導体基板１００の第１面Ｓ１上に絶縁層１８０が形成される。後述するように、前記第１及び第２半導体層１１０、１２０上には、これらと電気的に接続される第１及び第２電極が形成される。したがって、前記絶縁層１８０は、互いに逆の導電型である前記第１及び第２半導体層１１０、１２０と接続される第１及び第２電極を互いに絶縁させる役割を果たす。
【００７６】
具体的には、前記絶縁層１８０は、半導体基板１００の第１面Ｓ１上に、すなわち、拡散防止膜１５０及び追加パッシベーション膜１７２上に形成される。また、前記絶縁層１８０は、第１及び第２半導体層１１０、１２０の間の境界に形成される。しかしながら、絶縁層１８０の形成位置は上記例示に限定されるものではない。
【００７７】
例えば、前記絶縁層１８０は、ポリイミドなどの硬化性樹脂素材で形成される。前記絶縁層１８０は、スクリーンプリンティングやインクジェットプリンティングなどによりパターニングされ、熱硬化されることにより形成されてもよい。または前記絶縁層１８０は、シロキサンを含む有機ケイ素化合物で形成されてもよい。
【００７８】
続いて、図１Ｊに示すように、半導体基板１００の第１面Ｓ１に電極接続のためのビアホールＶＨが形成される。具体的には、第１及び第２半導体層１１０、１２０を覆っている追加パッシベーション膜１７２、拡散防止膜１５０、及びパッシベーション膜１６１の一部が除去されて、電極接続のためのビアホールＶＨが形成される。また、半導体基板１００に交互に形成された第１及び第２半導体層１１０、１２０に対応するように、複数のビアホールＶＨが形成される。
【００７９】
例えば、前記ビアホールＶＨの形成にはエッチングペーストを適用してもよい。具体的には、スクリーンプリンティングやインクジェットプリンティングにより、所定領域にエッチングペーストをパターン形成して、前記ビアホールＶＨを形成してもよい。
【００８０】
次に、図１Ｋに示すように、ビアホールＶＨ内に、電極の一部として接触層１９１が形成される。前記接触層１９１は、アルミニウム（Ａｌ）−チタン・タングステン合金（ＴｉＷ）−銅（Ｃｕ）が順に積層された複数層構造を含む。例えば、前記接触層１９１のうちアルミニウム（Ａｌ）は、第１及び第２半導体層１１０、１２０との接触抵抗を低減させるために形成される。また、前記チタン・タングステン合金（ＴｉＷ）は、銅の拡散防止のために形成される。さらに、前記銅（Ｃｕ）は、後述するメッキ工程におけるシードの役割を果たすために形成される。
【００８１】
ただし、前記接触層１９１は、上記の構成に限定されない。前記接触層１９１は、全体として、第１及び第２半導体層１１０、１２０との接触抵抗を低減させる効果、銅の拡散を防止する効果、またはメッキ工程におけるシードの役割を行う効果のうち、少なくともいずれか一つを実現するために形成される。例えば、前記接触層１９１は、スパッタリングにより、高真空のスパッタ装置でアルミニウム、チタン・タングステン合金、銅を連続的に蒸着して形成されてもよい。また、前記接触層１９１は、銀（Ａｇ）を含むアルミニウム金属ペーストを、スクリーンプリントによりビアホールＶＨ内に塗布し、熱硬化あるいは焼結することで形成されてもよい。上記のように金属ペーストを用いて接触層１９１が形成された場合、後述するフォーミングガスアニーリングは省略されてもよい。
【００８２】
前記接触層１９１は、例えば、ビアホールＶＨを埋め込むように形成される。具体的には、前記接触層１９１は、ビアホールＶＨを埋め込み、さらに半導体基板１００上の絶縁層１８０を覆うように第１面Ｓ１上の全面にわたって形成される。この時、前記接触層１９１は、第１半導体層１１０上の第１接触層１９１ａと、第２半導体層１２０上の第２接触層１９１ｂとを含み、前記第１及び第２接触層１９１ａ、１９１ｂを互いに連結した状態で形成される。ただし、前記第１及び第２接触層１９１ａ、１９１ｂは、後述する工程により、互いに分離され、絶縁される。
【００８３】
続いて、フォーミングガスアニーリングが行われる。前記フォーミングガスアニーリングでは、反応器の体積に対して、水素が約１体積％〜１０体積％含まれた窒素雰囲気下で、約２５０℃〜４００℃の高温にて熱処理が行われる。前記フォーミングガスアニーリングでは、第１及び第２半導体層１１０、１２０と接触層１９１との接触抵抗が改善し、半導体基板１００の表面欠陥が低減する。また、前記フォーミングガスアニーリングにより、原子の未結合手（ダングリングボンド：ｄａｎｇｌｉｎｇ  ｂｏｎｄ）に水素原子を結合させることができ、欠陥密度を低下させることができる。
【００８４】
次に、図１Ｌ及び図１Ｍに示すように、半導体基板１００上の選択された一部領域に導電性連結層１９５が形成される。具体的には、図１Ｌに示すように、レジストＲが塗布される。例えば、前記レジストＲは、絶縁層１８０上に塗布され、さらに、半導体基板１００の側面を含む外郭にも塗布される。さらに、前記レジストＲ上に導電性連結層１９５を形成し、導電性連結層１９５形成後にレジストＲを除去する。前記レジストＲ除去により、レジストＲ上に形成された導電性連結層１９５を除去し、半導体基板１００上の選択された一部領域に導電性連結層１９５を形成することができる。例えば、前記レジストＲは、スクリーンプリンティングまたはインクジェットプリンティングにより形成される。
【００８５】
前記導電性連結層１９５は接触層１９１上に形成され、接触層１９１と共に電極１９０を形成する。具体的には、前記導電性連結層１９５は、半導体基板１００と配線基板（図示せず）との電気的接続を仲介し、ソルダリングにより半導体基板１００と配線基板との電気的接続を形成することができる。例えば、前記導電性連結層１９５は、銅及びスズをメッキ素材とするウェット電気メッキを用いて形成される。
【００８６】
導電性連結層１９５を形成した後にレジストＲを除去することで、レジストＲ上に形成された導電性連結層１９５が同時に除去される。具体的には、前記レジストＲは、ウェットエッチングにより除去される。さらに、レジストＲの除去により露出した接触層１９１が除去されて第１及び第２電極１９０ａ、１９０ｂが分離される。例えば、絶縁層１８０上に形成された接触層１９１の一部を除去することで、第１及び第２接触層１９１ａ、１９１ｂが互いに分離され、第１及び第２電極１９０ａ、１９０ｂが分離されて形成される。係る電極分離は、化学薬品を適用したウェットエッチングにより行われる。
【００８７】
図１Ｍに示すように、第１接触層１９１ａ及び第１導電性連結層１９５ａは、第１半導体層１１０と電気的に接続された第１電極１９０ａを形成する。また、第２接触層１９１ｂ及び第２導電性連結層１９５ｂは、第２半導体層１２０と電気的に接続された第２電極１９０ｂを形成する。そして、第１及び第２電極１９０ａ、１９０ｂが分離されることで、互いに逆の導電型である第１及び第２半導体層１１０、１２０に接続された第１及び第２電極１９０ａ、１９０ｂが電気的に絶縁される。
【００８８】
以下、図４Ａ〜図４Ｌを参照して、本発明と対比する比較例による光電素子の製造方法について説明する。
【００８９】
まず、図４Ａに示すように、半導体基板１０が用意される。
【００９０】
次に、図４Ｂ及び図４Ｃに示すように、半導体基板１０の第１面Ｓ１１上に、第１ドーピング物質層２１及び拡散防止膜２５が形成される。前記第１ドーピング物質層２１は、半導体基板１００と逆の導電型であるｐ型またはｎ型ドーパントを含むＰＳＧ（ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）またはＢＳＧ（ｂｏｒｏｎｓｉｌｉｃａｔｅ  ｇｌａｓｓ）で形成される。また、前記拡散防止膜２５は、ｐ型及びｎ型ドーパントを含まないシリコンガラス（ＵＳＧ）で形成される。
【００９１】
続いて、図４Ｄに示すように、前記拡散防止膜２５上にレジストＲ１がパターニングされて形成される。前記レジストＲ１は、半導体基板１０上の一部領域に選択的に第１半導体層を形成するためのものであり、第１半導体層に対応したパターンで形成される。
【００９２】
次に、図４Ｅに示すように、レジストＲ１をエッチング保護膜とし、露出した第１ドーピング物質層２１及び拡散防止膜２５がエッチングされて除去される。具体的には、ＨＦ（Ｈｙｄｒｏｆｌｕｏｒｉｃ  ａｃｉｄ）またはＢＯＥ（Ｂｕｆｆｅｒｅｄ  Ｏｘｉｄｅ  Ｅｔｃｈａｎｔ）を用いて、第１ドーピング物質層２１及び拡散防止膜２５が除去される。なお、図１Ｆに示すように、エッチング後、エッチング保護膜としての役割を終えたレジストＲ１は、別途、化学薬品処理により除去される。
【００９３】
続いて、図４Ｇ及び図４Ｈに示すように、半導体基板１０の第１面Ｓ１１上に第２ドーピング物質層２２及び拡散防止膜２６が形成される。前記第２ドーピング物質層２２は、半導体基板１０と同じ導電型であるｐ型またはｎ型ドーパントを含むＰＳＧまたはＢＳＧで形成される。また、前記拡散防止膜２６は、ｐ型またはｎ型ドーパントを含まないシリコンガラス（ＵＳＧ）で形成される。
【００９４】
次に、図４Ｉに示すように、第１及び第２ドーピング物質層２１、２２のドーパントを半導体基板１０内に拡散させる熱拡散工程（ｄｒｉｖｅ−ｉｎ）が行われる。第１及び第２ドーピング物質層２１、２２のｐ型及びｎ型ドーパントが半導体基板１０内に拡散することにより、半導体基板１０の第１面Ｓ１１には第１及び第２半導体層１１、１２が形成される。
【００９５】
続いて、図４Ｉに示すように、半導体基板１０の第２面Ｓ１２にテクスチャリングが行われる。具体的には、エッチングにより半導体基板１０の第２面Ｓ１２に入射光の反射率を低減させるテクスチャー構造が形成される。係る場合、半導体基板１０の第１面Ｓ１１上に形成された第１及び第２ドーピング物質層２１、２２と拡散防止膜２５、２６とは、テクスチャリング時にエッチング防止膜の役割を果たす。したがって、第１及び第２ドーピング物質層２１、２２と拡散防止膜２５、２６とによって覆われている半導体基板１０の第１面Ｓ１１は保護され、テクスチャリングされない。
【００９６】
次に、図４Ｊに示すように、半導体基板１０の第２面Ｓ１２に前面電界（ＦＳＦ）１３が形成される。具体的には、半導体基板１０と同じ導電型であるｐ型またはｎ型ドーパントを含むドーピングソースを半導体基板１０上に注入する。例えば、ドーピングソースとしてＰＯＣｌ３（ｐｈｏｓｐｈｏｒｕｓ  ｏｘｙｃｈｌｏｒｉｄｅ）を用いて、窒素と酸素とが混合された反応ガスにより拡散容器内の半導体基板１０上にドーピングソースを注入することができる。このとき、ドーピングソースのドーパントが半導体基板１０の内部に拡散するにしたがい、半導体基板１０の表面には酸化物層が形成され、ＰＳＧまたはＢＳＧのようなガラス層状の第３ドーピング物質層２３が形成される。
【００９７】
続いて、図４Ｋに示すように、前記半導体基板１０の第２面Ｓ１２上に形成された第３ドーピング物質層２３が除去される。具体的には、第３ドーピング物質層２３であるＰＳＧまたはＢＳＧは、半導体基板１０に内包されていた金属不純物の析出物を含んでいるため、除去されることが望ましい。例えば、前記第３ドーピング物質層２３は、ＨＦ（Ｈｙｄｒｏｆｌｕｏｒｉｃ  ａｃｉｄ）またはＢＯＥ（Ｂｕｆｆｅｒｅｄ  Ｏｘｉｄｅ  Ｅｔｃｈａｎｔ）を用いたウェットエッチングによって除去される。
【００９８】
次に、図４Ｌに示すように、半導体基板１０の第１及び第２面Ｓ１１、Ｓ１２にパッシベーション膜３１、３２が形成される。前記パッシベーション膜３１、３２の形成工程は酸化工程を含み、シリコン酸化膜を含むパッシベーション膜３１、３２が形成される。
【００９９】
図４Ａ〜図４Ｌに示した一連の工程は、半導体基板１０の第１面Ｓ１１上に第１及び第２半導体層１１、１２を形成し、半導体基板１０の第２面Ｓ１２上に前面電界１３を形成するものである。しかしながら、本発明に関する図１Ａ〜図１Ｇに示した一連の工程に比べると、相対的に多くの工程数が必要となることが分かる。
【０１００】
本発明の光電素子の製造工程では、半導体基板１００の前面にかけて第１イオン注入を用いて第１半導体層１１０を形成する。また、選択された一部の領域に前記第１イオン注入に重ねて第２イオン注入を行うことによりカウンタドーピングされた第２半導体層１２０を形成する。係る工程により、本発明の光電素子の製造工程は製造段階を減少させることができる。また、本発明の光電素子の製造工程は、製造段階の減少に伴い、工程不良の発生頻度を低減させることができるので、製品収率を改善することができ、コストを低減させることができる。
【０１０１】
また、本発明の光電素子の製造工程は、半導体基板１００の第１面Ｓ１の第１及び第２半導体層１１０、１２０と、第２面Ｓ２の前面電界１３０とをイオン注入により形成するため、半導体基板１００内に注入されるイオン線量を容易に制御することができる。具体的には、本発明の光電素子の製造工程は、イオン注入時にイオンビームを加速させるエネルギー量を変化させることで、ドーピングプロファイル及び接合深さを容易に制御することができる。係る構成により、本発明の光電素子の製造工程は、イオン線量及びドーピングプロファイルを詳細に制御することができるため、光電素子の接合漏れ電流を低減させ、開放電圧を高めることにより光電変換効率を向上させることができる。
【０１０２】
図４Ａ〜図４Ｌの比較例では、ＰＳＧ（ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）及びＢＳＧ（ｂｏｒｏｎｓｉｌｉｃａｔｅ  ｇｌａｓｓ）の熱拡散、ＰＯＣｌ３などのドーピングソースの使用により第１及び第２半導体層１１、１２及び前面電界１３が形成される。しかしながら、このような比較例の光電素子の製造工程では、半導体基板１０内のドーピング濃度がばらつきやすく、光電素子ごとの光電変換効率にばらつきが生じる。一方、本発明では、イオン注入により第１及び第２半導体層１１０、１２０及び前面電界１３０を形成するため、半導体基板１００内のドーピング濃度の均一性が改善し、光電素子ごとの光電変換効率のばらつきが低減することで均一な出力特性を実現することができる。
【０１０３】
また、比較例では、図４Ｋに示すように、前面電界１３の形成後に、付随して生成されるＰＳＧまたはＢＳＧなどの第３ドーピング物質層２３を除去するためにウェットエッチングが必要となる。一方、イオン注入を用いる本発明では、このような別途のウェットエッチングは不要になる。
【０１０４】
さらに、比較例における前面電界１３には複数の不活性化ドーパントが存在するため、短波長光の吸収効率が低下し、半導体基板１０から生成されたキャリアの表面再結合による損失が増加する。一方、本発明のイオン注入により形成された前面電界１３０では不活性化ドーパントがより低減する。したがって、短波長光の吸収効率が向上し、キャリアの表面再結合による損失を低減させることができる。
【０１０５】
さらに、本発明は、イオン注入時にイオンビームを加速させるエネルギー量を増大させることで、ドーパントの注入深さを増加させることができるため、短絡電流及び開放電圧を改善することができ、光電素子の光電変換効率を高めることができる。
【０１０６】
図５Ａ〜図５Ｌは、本発明の他の実施形態による光電素子の製造方法を説明するための図面であり、各工程段階を示す断面図である。
【０１０７】
まず、図５Ａに示すように、半導体基板２００が用意される。前記半導体基板２００は、ｎ型またはｐ型結晶質シリコンウェハであってもよい。
【０１０８】
次に、図５Ｂに示すように、半導体基板２００の第２面Ｓ２にテクスチャリングが行われる。前記テクスチャリングでは、例えば、ＫＯＨ、ＮａＯＨなどのアルカリ水溶液にＩＰＡ及び添加剤を加えたエッチング液を用いる。係る場合、半導体基板２００の第２面Ｓ２には、単結晶シリコンの結晶方向による異方性エッチング特性によってピラミッドパターンのテクスチャー構造が形成される。
【０１０９】
図５Ｂには図示していないが、前記半導体基板２００の第１面Ｓ１にも同様に、ピラミッドパターンのテクスチャー構造が形成される。しかし、第１面Ｓ１に対しては、ＫＯＨ、ＮａＯＨなどのアルカリ溶液を用いて、形成されたテクスチャー構造を除去する。また、本発明のさらに他の実施形態では、半導体基板２００の第１及び第２面Ｓ１、Ｓ２にテクスチャー構造が形成された状態に後続する工程が行われる。
【０１１０】
次に、図５Ｃに示すように、第１イオン注入により半導体基板２００に第１半導体層２１０が形成される。前記第１イオン注入は、半導体基板２００の第１面Ｓ１全体にかけて行われ、前記第１半導体層２１０は、半導体基板２００の第１面Ｓ１状の領域全体に形成される。
【０１１１】
前記第１半導体層２１０は、半導体基板２００と逆の導電型のドーパントでドーピングされて、半導体基板２００とｐ−ｎ接合を形成する。具体的には、前記第１半導体層２１０は、ｎ型半導体基板にｐ型ドーパントを注入して形成されたｐ型ドーピング層、またはｐ型半導体基板にｎ型ドーパントを注入して形成されたｎ型ドーピング層であってもよい。前記第１半導体層２１０は、半導体基板２００で生成された少数のキャリアを収集するエミッタを形成する。
【０１１２】
続いて、図５Ｄに示すように、第２イオン注入により半導体基板２００上に第２半導体層２２０が形成される。前記第２イオン注入時には開口パターンＯＰ４の形成されたマスクＭ４を用いることで、開口パターンＯＰ４に対応する領域に選択的にイオンを注入することができる。係る構成により、半導体基板２００の一部に第２半導体層２２０が形成される。前記第２イオン注入では、第１半導体層２１０と逆の導電型のドーパントを注入するカウンタドーピングが行われ、第１半導体層２１０と導電型の反転した第２半導体層２２０が形成される。ここで、第２半導体層２２０の表面は、第１イオン注入後は、第１半導体層２１０と同じ導電型にドーピングされているが、第２イオン注入により逆の導電型のドーパントが注入されて導電型が反転したカウンタドーピング部２２０ａを備える。
【０１１３】
具体的には、前記第２半導体層２２０は、半導体基板２００と同じ導電型のドーパントを用いて半導体基板２００より高濃度にドーピングされてｈ−ｌ接合を形成する。より具体的には、前記第２半導体層２２０は、ｎ型半導体基板２００にｎ型ドーパントを注入して、またはｐ型半導体基板２００にｐ型ドーパントを注入して形成される。係る構成により、前記第２半導体層２２０は、半導体基板２００から生成された複数のキャリアを収集するベースを形成する。また、前記第２半導体層２２０は、半導体基板２００の第１面Ｓ１（すなわち、背面）での表面再結合による損失を低減させる背面電界（ＢＳＦ）を形成する。
【０１１４】
次に、図５Ｅに示すように、第３イオン注入を用いて半導体基板２００の第２面Ｓ２に前面電界（ＦＳＦ）２３０が形成される。前記第３イオン注入は、半導体基板２００の第２面Ｓ２全体にかけて行われ、前記前面電界２３０は、第２面Ｓ２の領域全体に形成される。
【０１１５】
前記前面電界２３０は、半導体基板２００と同じ導電型のドーパントで半導体基板２００より高濃度にドーピングされることにより、ｈ−ｌ接合を形成する。例えば、前記前面電界２３０は、ｎ型半導体基板２００にｎ型ドーパントを注入して、またはｐ型半導体基板２００にｐ型ドーパントを注入して形成される。具体的には、前記前面電界２３０は、半導体基板２００の第２面Ｓ２に高濃度ドーピング層を形成することで、少数のキャリアが第２面Ｓ２側に移動して再結合することを防止し、第２面Ｓ２側での表面再結合による損失を低減させる。
【０１１６】
続いて、図５Ｆに示すように、半導体基板２００の第１面Ｓ１に拡散防止膜２５０が形成される。前記拡散防止膜２５０は、後述する熱処理工程において、半導体基板２００に注入されたドーパントが半導体基板２００外部へ拡散することを防止する。具体的には、熱処理工程の高温環境で拡散速度が増加したドーパントが半導体基板２００の外部へ拡散（ｏｕｔ  ｄｉｆｆｕｓｉｏｎ）することを防止するために、第１及び第２半導体層２１０、２２０が形成された半導体基板２００の第１面Ｓ１上に拡散防止膜２５０が形成される。
【０１１７】
前記拡散防止膜２５０としてはシリコンガラスが適用され、具体的には、ｐ型及びｎ型ドーパントを含まないシリコンガラス（ＵＳＧ）が用いられる。
【０１１８】
次に、図５Ｆに示すように、イオン注入時のイオン衝撃によって生じた半導体基板２００の格子損傷を回復し、注入されたドーパントを活性化させることに加えて、半導体基板２００上にパッシベーション膜２６１、２６２が形成される統合熱処理工程が行われる。
【０１１９】
本実施形態では、半導体基板２００の格子損傷を回復し、注入されたドーパントを活性化させる熱処理と、半導体基板２００上にパッシベーション膜２６１、２６２を形成する工程とを一つの工程に統合している。係る構成により、熱処理工程及びパッシベーション膜形成工程のためにそれぞれ別途の設備を運用及び管理する必要がないため、コスト低減が可能である。また、比較的長い工程時間が要求される熱処理工程とパッシベーション膜形成構成とを一つの工程に統合することで、全体工程時間の短縮、及び工程段階数の低減が可能である。
【０１２０】
前記統合熱処理工程は、半導体基板２００の第１及び第２面Ｓ１、Ｓ２上にパッシベーション膜２６１、２６２としてシリコン酸化膜を形成するための酸化工程を含む。
【０１２１】
例えば、前記統合熱処理工程は、連続して行われる第１処理及び第２処理を含む。前記第１処理及び第２処理は、温度、圧力、反応ガス（または雰囲気）のうち少なくとも一つ以上が異なる工程条件が適用される別個の工程である。ただし、前記統合熱処理工程は、半導体基板２００を収容した同一の反応器（図示せず）内で行われるという点において連続的な工程である。例えば、前記第１及び第２処理のうちいずれか一つは、主に半導体基板２００のパッシベーション膜形成のための酸化工程を行い、他の一つは、主に半導体基板２００の格子損傷の回復し、注入されたドーパントを活性化させる熱処理工程を行う。
【０１２２】
前記統合熱処理工程は、例えば、以下ｉ）またはｉｖ）のような工程条件うち、いずれか一つが選択的に適用される。
【０１２３】
ｉ）第１処理は、９５０℃〜１１００℃の温度条件下で、反応器内の圧力を０．５ｔｏｒｒ（０．０６７ｋＰａ）以下の低圧とし、窒素雰囲気下で１０分〜１００分間行われる。
また、第２処理は、第１処理と同じ９５０℃〜１１００℃、またはより低い８００℃〜９５０℃の温度条件下で、水素及び酸素を共に供給して酸素ラジカルを形成することで行われる。
ｉｉ）第１処理は、９５０℃〜１１００℃の温度条件下で、反応器内の圧力を７００ｔｏｒｒ（９３ｋＰａ）以上の高圧とし、窒素雰囲気下で１０分〜１００分間行われる。
また、第２処理は、第１処理と同じ９５０℃〜１１００℃、またはより低い８００℃〜９５０℃の温度条件にて、酸素雰囲気下で、または酸素雰囲気下で塩化水素または水素を添加させた反応ガスを供給して行われる。
ｉｉｉ）第１処理は、８００℃〜９５０℃の温度条件下で、反応器内の圧力を０．５ｔｏｒｒ（０．０６７Ｐａ）以下の低圧とし、水素と酸素とを共に供給して酸素ラジカルを形成することで行われる。
また、第２処理は、９５０℃〜１１００℃の温度条件にて、窒素雰囲気下で１０分〜１００分間行われる。
ｉｖ）第１処理は、８００℃〜９５０℃の温度条件下で、反応器内の圧力を７００ｔｏｒｒ（９３ｋＰａ）以上の高圧とし、酸素雰囲気下で、または酸素雰囲気下で塩化水素または水素を添加させた反応ガスを供給して行われる。
また、第２処理は、９５０℃〜１１００℃の温度条件にて、窒素雰囲気下で１０分〜１００分間行われる。
【０１２４】
続いて、図５Ｇに示すように、半導体基板２００の第２面Ｓ２上に反射防止膜２７１が形成される。例えば、前記反射防止膜２７１はシリコン窒化膜（ＳｉＮｘ）で形成される。具体的には、前記反射防止膜２７１は、化学気相蒸着（ＣＶＤ、Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）で形成される。前記反射防止膜２７１は、入射光の反射を抑制して半導体基板２００の光吸収を高め、光収集効率を向上させる。
【０１２５】
また、半導体基板２００の第２面Ｓ２上に反射防止膜２７１が形成されると同時に、第１面Ｓ１上には追加パッシベーション膜２７２が形成される。前記追加パッシベーション膜２７２は、半導体基板２００の第１面Ｓ１でキャリアの表面再結合による損失を低減させることができ、キャリアの収集効率を向上させる。第２面Ｓ２の反射防止膜２７１及び第１面Ｓ１の追加パッシベーション膜２７２は、一つの工程により同時に形成され、実質的に同じ素材、例えば、シリコン窒化膜で形成される。
【０１２６】
次に、図５Ｈに示すように、半導体基板２００の第１面Ｓ１上に絶縁層２８０が形成される。後述するように、前記第１及び第２半導体層２１０、２２０上には、これらと電気的に接続される第１及び第２電極が形成される。したがって、前記絶縁層２１０、２２０は互いに逆の導電型である前記第１及び第２半導体層２１０、２２０と接続される第１及び第２電極を互いに絶縁させる役割を果たす。例えば、前記絶縁層２８０は、ポリイミドなどの硬化性樹脂素材で形成される。前記絶縁層２８０は、スクリーンプリンティングやインクジェットプリンティングなどによりパターニングされた硬化性樹脂素材を熱硬化処理することで形成される。
【０１２７】
続いて、図５Ｉに示すように、半導体基板２００の第１面Ｓ１に電極接続のためのビアホールＶＨが形成される。具体的には、第１及び第２半導体層２１０、２２０を覆っている追加パッシベーション膜２７２、拡散防止膜２５０、及びパッシベーション膜２６１の一部が除去されて、電極接続のためのビアホールＶＨが形成される。また、半導体基板２００に交互に形成された第１及び第２半導体層２１０、２２０に対応するように、複数のビアホールＶＨが形成される。
【０１２８】
次に、図５Ｊに示すように、ビアホールＶＨ内に接触層２９１が形成される。前記接触層２９１は、アルミニウム（Ａｌ）−チタン・タングステン合金（ＴｉＷ）−銅（Ｃｕ）が順に積層された複数層構造を含む。例えば、前記接触層２９１のうちアルミニウム（Ａｌ）は、第１及び第２半導体層２１０、２２０との接触抵抗を低減させるために形成される。また、前記チタン・タングステン合金（ＴｉＷ）は、銅の拡散防止のために形成される。さらに、前記銅（Ｃｕ）は、後述するメッキ工程におけるシードの役割を果たすために形成される。
【０１２９】
前記接触層２９１は、例えば、ビアホールＶＨを埋め込むように形成される。具体的には、前記接触層２９１は、ビアホールＶＨを埋め込み、半導体基板２００上の絶縁層２８０を覆うように第１面Ｓ１上の全体にわたって形成される。この時、前記接触層２９１は、第１半導体層２１０上の第１接触層２９１ａと第２半導体層２９２上の第２接触層２９１ｂとを含み、前記第１及び第２接触層２９１ａ、２９１ｂを互いに連結した状態で形成される。ただし、前記第１及び第２接触層２９１ａ、２９１ｂは、後述する工程により、互いに分離され、絶縁される。
【０１３０】
続いて、フォーミングガスアニーリングが行われる。前記フォーミングガスアニーリングでは、反応器の体積に対して、水素が約１体積％〜１０体積％含まれた窒素雰囲気下で、約２５０℃〜４００℃の高温にて熱処理が行われる。前記フォーミングガスアニーリングでは、第１及び第２半導体層２１０、２２０と接触層２９１との接触抵抗が改善し、半導体基板２００の表面欠陥が低減する。例えば、未結合手であるダングリングボンドに水素原子が結合されて欠陥密度を低下させることができる。
【０１３１】
次に、図５Ｋ及び図５Ｌに示すように、半導体基板２００上の選択された一部領域に導電性連結層２９５が形成される。具体的には、図５Ｋに示すように、レジストＲ２が塗布される。例えば、前記レジストＲ２は、絶縁層２９０上に塗布され、さらに半導体基板２００の側面を含む外郭にも塗布される。
【０１３２】
図５Ｌに示すように、前記導電性連結層２９５は接触層２９１上に形成され、接触層２９１と共に電極２９０を形成する。例えば、前記導電性連結層２９５は、半導体基板２００と配線基板（図示せず）との電気的接続を仲介し、ソルダリングにより半導体基板２００と配線基板との電気的接続を形成することができる。例えば、前記導電性連結層２９５は、銅及びスズをメッキ素材とするウェット電気メッキを用いて形成される。
【０１３３】
導電性連結層２９５を形成した後にレジストＲ２を除去することで、レジストＲ２上に形成された導電性連結層２９５が同時に除去される。具体的には、前記レジストＲ２は、化学薬品を用いたウェットエッチングにより除去される。さらに、レジストＲ２の除去により露出した接触層２９１が除去され、第１及び第２電極２９０ａ、２９０ｂが分離される。例えば、絶縁層２８０上に形成された接触層２９１の一部を除去することで、第１及び第２接触層２９１ａ、２９１ｂが互いに分離され、第１及び第２電極２９０ａ、２９０ｂが分離されて形成される。係る電極分離は、化学薬品を適用したウェットエッチングにより行われる。
【０１３４】
例えば、第１接触層２９１ａ及び第１導電性連結層２９５ａは、第１半導体層２１０と電気的に接続された第１電極２９０を形成する。また、第２接触層２９１ｂ及び第２導電性連結層２９５ｂは、第２半導体層２１０と電気的に接続された第２電極２９０ｂを形成する。そして、第１及び第２電極２９０ａ、２９０ｂが分離されることで、互いに逆の導電型である第１及び第２半導体層２１０、２２０に接続された第１及び第２電極２９０ａ、２９０ｂが電気的に絶縁される。
【０１３５】
以上説明したように、本発明によれば、半導体基板の前面にかけて第１イオン注入により第１半導体層が形成され、選択された一部領域に第２イオン注入が重ねて行われ、カウンタドーピングされた第２半導体層が形成される。係る構成により、光電素子の製造工数を低減することができ、工程不良の発生頻度の低下、歩留まりの改善、およびコストダウンを実現することができる。
【０１３６】
また、第１及び第２半導体層はイオン注入により形成されるので、半導体基板内に注入されるイオン線量を容易に制御することができる。したがって、本発明に係る光電素子の製造工程は、イオン注入時にイオンビームを加速させるエネルギー量を変化させることで、ドーピングプロファイル及び接合深さを詳細に制御することができ、光電素子の接合漏れ電流を低減させ、開放電圧を高めることにより、光電変換効率を向上させることができる。
【０１３７】
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
【産業上の利用可能性】
【０１３８】
本発明は、光電素子に関連した技術分野に好適に用いられる。
【符号の説明】
【０１３９】
１００、２００    半導体基板
２１０            第１半導体層
１２０、２２０    第２半導体層
１２０ａ、２２０ａ    カウンタドーピング部
１３０、２３０    前面電界
１５０、２５０    拡散防止膜
１６１、１６２、２６１、２６２    パッシベーション膜
１７１、２７１    反射防止膜
１７２、２７２    追加パッシベーション膜
１８０、２８０    絶縁層
１９０、２９０    電極
１９０ａ、２９０ａ    第１電極
１９０ｂ、２９０ｂ    第２電極
１９１、２９１    接触層
１９１ａ、２９１ａ    第１接触層
１９１ｂ、２９１ｂ    第２接触層
１９５、２９５    導電性連結層
１９５ａ、２９５ａ    第１導電性連結層
１９５ｂ、２９５ｂ    第２導電性連結層
Ｍ、Ｍ１、Ｍ２、Ｍ３、Ｍ４    マスク
Ｓ１              半導体基板の第１面
Ｓ２              半導体基板の第２面
ＯＰ、ＯＰ１、ＯＰ２、ＯＰ３、ＯＰ４    マスクの開口パターン
Ｃ１、Ｃ２        マスクの閉じた部分
ＶＨ              ビアホール
Ｒ、Ｒ２          レジスト
【図１Ａ】
2013219355.tif 000003
【図１Ｂ】
2013219355.tif 000004
【図１Ｃ】
2013219355.tif 000005
【図１Ｄ】
2013219355.tif 000006
【図１Ｅ】
2013219355.tif 000007
【図１Ｆ】
2013219355.tif 000008
【図１Ｇ】
2013219355.tif 000009
【図１Ｈ】
2013219355.tif 000010
【図１Ｉ】
2013219355.tif 000011
【図１Ｊ】
2013219355.tif 000012
【図１Ｋ】
2013219355.tif 000013
【図１Ｌ】
2013219355.tif 000014
【図１Ｍ】
2013219355.tif 000015
【図２Ａ】
2013219355.tif 000016
【図２Ｂ】
2013219355.tif 000017
【図３】
2013219355.tif 000018
【図４Ａ】
2013219355.tif 000019
【図４Ｂ】
2013219355.tif 000020
【図４Ｃ】
2013219355.tif 000021
【図４Ｄ】
2013219355.tif 000022
【図４Ｅ】
2013219355.tif 000023
【図４Ｆ】
2013219355.tif 000024
【図４Ｇ】
2013219355.tif 000025
【図４Ｈ】
2013219355.tif 000026
【図４Ｉ】
2013219355.tif 000027
【図４Ｊ】
2013219355.tif 000028
【図４Ｋ】
2013219355.tif 000029
【図４Ｌ】
2013219355.tif 000030
【図５Ａ】
2013219355.tif 000031
【図５Ｂ】
2013219355.tif 000032
【図５Ｃ】
2013219355.tif 000033
【図５Ｄ】
2013219355.tif 000034
【図５Ｅ】
2013219355.tif 000035
【図５Ｆ】
2013219355.tif 000036
【図５Ｇ】
2013219355.tif 000037
【図５Ｈ】
2013219355.tif 000038
【図５Ｉ】
2013219355.tif 000039
【図５Ｊ】
2013219355.tif 000040
【図５Ｋ】
2013219355.tif 000041
【図５Ｌ】
2013219355.tif 000042