(57)【要約】【課題】高速データ転送時における信号のタイミング制御をより正確に行う。【解決手段】半導体記憶装置１は、クロックの立上がりエッジと立下がりエッジとの両方に応答して複数のデータ信号ＤＱをそれぞれ外部に出力し、複数の第１の出力パッド２４を含む複数の第１の出力回路２０と、複数のデータ信号ＤＱに同期するようにしてデータストローブ信号ＤＱＳを外部に出力し、第２の出力パッド２５を含む第２の出力回路２１と、複数の第１の出力回路２０用の電源を外部から受ける電源パッド２２−１と、第２の出力回路２１用の電源を外部から受ける電源パッド２２−２とを含む。第２の出力回路２１は、データストローブ信号ＤＱＳのタイミングを調整する遅延素子５０を含む。【選択図】      図３
2013200933.tif 000002
【特許請求の範囲】
【請求項１】
クロックの立上がりエッジと立下がりエッジとの両方に応答して複数のデータ信号をそれぞれ外部に出力し、前記複数のデータ信号用の複数の第１の出力パッドを含む複数の第１の出力回路と、
前記複数のデータ信号に同期するようにしてデータストローブ信号を外部に出力し、前記データストローブ信号用の第２の出力パッドを含む第２の出力回路と、
前記複数の第１の出力回路用の電源を外部から受ける第１の電源パッドと、
前記第２の出力回路用の電源を外部から受ける第２の電源パッドと、
を具備し、
前記第２の出力回路は、前記データストローブ信号のタイミングを調整する遅延素子を含み、
前記遅延素子は、前記第２の出力回路内の前記データストローブ信号のパスに挿入され、
前記遅延素子は、遅延時間が異なる複数の遅延素子から選択可能なように構成されることを特徴とする半導体記憶装置。
【請求項２】
クロックの立上がりエッジと立下がりエッジとの両方に応答して複数のデータ信号をそれぞれ外部に出力し、前記複数のデータ信号用の複数の第１の出力パッドを含む複数の第１の出力回路と、
前記複数のデータ信号に同期するようにしてデータストローブ信号を外部に出力し、前記データストローブ信号用の第２の出力パッドを含む第２の出力回路と、
前記複数の第１の出力回路用の電源を外部から受ける第１の電源パッドと、
前記第２の出力回路用の電源を外部から受ける第２の電源パッドと、
を具備し、
前記第２の出力回路は、前記データストローブ信号のタイミングを調整する遅延素子を含むことを特徴とする半導体記憶装置。
【請求項３】
前記遅延素子は、前記第２の出力回路内の前記データストローブ信号のパスに挿入されることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記第２の出力回路は、前記データストローブ信号をラッチするラッチ回路を含み、
前記遅延素子は、前記ラッチ回路に入力されるクロックのパスに挿入されることを特徴とする請求項２に記載の半導体記憶装置。
【請求項５】
前記遅延素子は、遅延時間が異なる複数の遅延素子から選択可能なように構成されることを特徴とする請求項２乃至４のいずれかに記載の半導体記憶装置。
【請求項６】
前記遅延素子の遅延時間を調整するためのデータを格納する記憶領域をさらに具備し、
前記遅延素子は、前記データに応じて遅延時間が変化するよう構成されることを特徴とする請求項２乃至４のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置の一種としてＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリは、様々な電子機器に使用されるようになってきており、また、近年のデータ容量の増加に伴い、ますますのデータ入出力の高速化が望まれている。高速インターフェースの１つとして、ＤＤＲ（Double Data Rate）転送方式がある。
【０００３】
複数のデータ信号を出力する複数の出力回路にはそれぞれ、電源パッドを介して電源が供給される。データ入出力の高速化が進むと、パッド毎の配線抵抗や電源ドロップなどによりデータ信号の遅延が発生し、信号タイミングのマージンが少なくなる傾向がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１５６０８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態は、高速データ転送時における信号のタイミング制御をより正確に行うことが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体記憶装置は、クロックの立上がりエッジと立下がりエッジとの両方に応答して複数のデータ信号をそれぞれ外部に出力し、前記複数のデータ信号用の複数の第１の出力パッドを含む複数の第１の出力回路と、前記複数のデータ信号に同期するようにしてデータストローブ信号を外部に出力し、前記データストローブ信号用の第２の出力パッドを含む第２の出力回路と、前記複数の第１の出力回路用の電源を外部から受ける第１の電源パッドと、前記第２の出力回路用の電源を外部から受ける第２の電源パッドとを具備し、前記第２の出力回路は、前記データストローブ信号のタイミングを調整する遅延素子を含む。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る不揮発性半導体記憶装置のブロック図。
【図２】メモリセルアレイの回路図。
【図３】図１に示した入出力部の一部を抽出して示したレイアウト図。
【図４】データ信号及びデータストローブ信号のタイミング図。
【図５】データ信号用入出力回路及びデータストローブ信号用入出力回路のブロック図。
【図６】他の実施例に係るデータ信号用入出力回路及びデータストローブ信号用入出力回路のブロック図。
【図７】遅延素子の構成例を示す回路図。
【図８】遅延素子の他の構成例を示す回路図。
【図９】メタルオプションを有する遅延素子の構成例を示す図。
【図１０】第２の実施形態に係る不揮発性半導体記憶装置のブロック図。
【図１１】入出力部に挿入される遅延素子の構成例を示す回路図。
【発明を実施するための形態】
【０００８】
以下、実施形態について図面を参照して説明する。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【０００９】
［第１の実施形態］
［１］  不揮発性半導体記憶装置の全体構成
本実施形態では、不揮発性半導体記憶装置１として、ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。図１は、第１の実施形態に係る不揮発性半導体記憶装置１のブロック図である。
【００１０】
不揮発性半導体記憶装置１は、制御信号線、信号線、クロック線、及び電源線を介してホスト２と接続され、ホスト２との間でデータ転送（データの入出力）を行う。不揮発性半導体記憶装置１は、メモリセルアレイ１０、ロウデコーダ１１、センスアンプ回路１２、カラムデコーダ１３、アドレスデコーダ１４、入出力部１５、制御部１６、及び電圧発生回路１７を備えている。
【００１１】
メモリセルアレイ１０は、データを電気的に書き換え可能なメモリセルがマトリクス状に配置されて構成されている。メモリセルアレイ１０には、複数のビット線、複数のワード線、及び共通ソース線が配設されている。
【００１２】
ロウデコーダ１１は、複数のワード線に接続され、データの読み出し、書き込み、及び消去時に、ワード線の選択及び駆動を行う。センスアンプ回路１２は、複数のビット線に接続され、データの読み出し、書き込み、及び消去時に、ビット線の電圧を制御する。また、センスアンプ回路１２は、データの読み出し時にビット線のデータを検知し、データの書き込み時に書き込みデータに応じた電圧をビット線に印加する。カラムデコーダ１３は、アドレスデコーダ１４の出力信号に応じて、ビット線を選択するためのカラム選択信号を生成し、このカラム選択信号をセンスアンプ回路１２に送る。
【００１３】
入出力部１５は、外部（ホスト２）から供給される各種コマンド、アドレス、及びデータを受ける。データの書き込み時、書き込みデータは、入出力部１５からセンスアンプ回路１２に送られる。データの読み出し時、センスアンプ回路１２に読み出された読み出しデータは、入出力部１５に送られ、入出力部１５からホスト２に出力される。
【００１４】
入出力部１５に入力されたアドレスは、アドレスデコーダ１４に送られる。アドレスデコーダ１４は、アドレスをデコードし、ロウアドレスをロウデコーダ１１に送り、カラムアドレスをカラムデコーダ１３に送る。
【００１５】
入出力部１５に入力されたコマンドは、制御部（コントローラ）１６に送られる。制御部１６には、ホスト２から、制御信号線を介して、チップイネーブル信号、書き込みイネーブル信号、読み出しイネーブル信号、アドレスラッチイネーブル信号、コマンドラッチイネーブル信号等の外部制御信号が供給される。制御部１６は、動作モードに応じて供給される外部制御信号及びコマンドに基づいて、データの書き込み、読み出し、及び消去のシーケンスを制御する制御信号を発生する。この制御信号は、ロウデコーダ１１、センスアンプ回路１２、及び電圧発生回路１７等に送られる。制御部１６は、この制御信号を用いて、不揮発性半導体記憶装置１の各種動作を統括的に制御する。
【００１６】
電圧発生回路１７は、制御部１６から送られる制御信号に応じて、読み出し電圧、書き込み電圧、ベリファイ電圧、及び消去電圧など、メモリセルアレイ１０、ロウデコーダ１１、及びセンスアンプ回路１２などの各種動作に必要な電圧を発生する。
【００１７】
［２］  メモリセルアレイ１０の構成
次に、図１に示したメモリセルアレイ１０の構成について説明する。図２は、メモリセルアレイ１０の回路図である。
【００１８】
メモリセルアレイ１０は、ｊ個のブロックＢＬＫ０〜ＢＬＫｊ−１（ｊは、１以上の整数）を備えている。各ブロックＢＬＫは、Ｘ方向に沿って順に配列されたｍ個のＮＡＮＤストリングＮＳを備えている（ｍは、１以上の整数）。ＮＡＮＤストリングＮＳに含まれる選択トランジスタＳＴ１は、ドレインがビット線ＢＬに接続され、ゲートが選択ゲート線ＳＧＤに共通接続されている。ＮＡＮＤストリングＮＳに含まれる選択トランジスタＳＴ２は、ソースがソース線ＳＬに共通接続され、ゲートが選択ゲート線ＳＧＳに共通接続されている。
【００１９】
各メモリセルトランジスタＭＴは、ｐ型ウェル上に形成され、例えば電荷蓄積層を有する積層ゲートを備えたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）から構成される。メモリセルトランジスタＭＴの積層ゲートは、ｐ型ウェル上にゲート絶縁膜を介在して形成された電荷蓄積層、及び電荷蓄積層上に絶縁膜を介在して形成された制御ゲート電極を含んでいる。メモリセルトランジスタＭＴは、電荷蓄積層に蓄えられる電子の数に応じて閾値電圧が変化し、この閾値電圧の違いに応じてデータを記憶する。メモリセルトランジスタＭＴは、２値（１ビットデータ）を記憶するように構成されていてもよいし、多値（２ビット以上のデータ）を記憶するように構成されていてもよい。
【００２０】
各ＮＡＮＤストリングＮＳにおいて、ｎ個（ｎは、１以上の整数）のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に、それぞれの電流経路が直列接続されるように配置されている。各ＮＡＮＤストリングＮＳにおいて、最もソース側に位置するメモリセルトランジスタＭＴから順に、制御ゲート電極がワード線ＷＬ０〜ＷＬｎ−１にそれぞれ接続されている。従って、ワード線ＷＬｎ−１に接続されたメモリセルトランジスタＭＴのドレインは選択トランジスタＳＴ１のソースに接続され、ワード線ＷＬ０に接続されたメモリセルトランジスタＭＴのソースは選択トランジスタＳＴ２のドレインに接続されている。
【００２１】
ワード線ＷＬ０〜ＷＬｎ−１は、ブロックＢＬＫ内のＮＡＮＤストリングＮＳ間で、メモリセルトランジスタＭＴの制御ゲート電極を共通接続している。つまり、ブロック内において同一行にあるメモリセルトランジスタＭＴの制御ゲート電極は、同一のワード線ＷＬに接続される。同一のワード線ＷＬに接続されるｍ個のメモリセルトランジスタＭＴは１ページとして取り扱われ、このページごとにデータの書き込み及び読み出しが行われる。
【００２２】
また、ビット線ＢＬ０〜ＢＬｍ−１は、ブロックＢＬＫ間で、選択トランジスタＳＴ１のドレインを共通接続している。つまり、ブロックＢＬＫ０〜ＢＬＫｊ−１内において同一列にあるＮＡＮＤストリングＮＳは、同一のビット線ＢＬに接続される。
【００２３】
［３］  入出力部１５の構成
本実施形態の不揮発性半導体記憶装置１は、高速インターフェースを有し、クロックＣＬＫの立上がり及び立下がりの両方のエッジでデータを転送するＤＤＲ（Double Data Rate）動作をサポートしている。このＤＤＲ動作を行うために、データ信号（ＤＱ信号）とともに、ＤＱ信号に同期するデータストローブ信号（ＤＱＳ信号）を使用する。
【００２４】
図３は、図１に示した入出力部１５の一部を抽出して示したレイアウト図である。入出力部１５は、データ信号用入出力回路群２０と、データストローブ信号用入出力回路群２１と、電源電圧ＶＥＸＴＱ用パッド２２−１，２２−２と、接地電圧ＶＳＳ用パッド２３−１，２３−２とを備えている。以下の説明において、電源電圧ＶＥＸＴＱ用パッド２２−１，２２−２と、接地電圧ＶＳＳ用パッド２３−１，２３−２とを、単に電源パッドと呼ぶ場合もある。
【００２５】
データ信号用入出力回路群２０は、例えば４つのデータ信号用入出力回路２０−０〜２０−３からなる。データ信号用入出力回路２０−０〜２０−３はそれぞれ、データ信号ＤＱ＜０＞〜ＤＱ＜３＞の入力及び出力を行う。データ信号用入出力回路２０−０〜２０−３はそれぞれ、入出力パッド２４−０〜２４−３（ＩＯ０〜ＩＯ３）を備えている。データ信号用入出力回路群２０の両側には、電源電圧ＶＥＸＴＱ用パッド２２−１、及び接地電圧ＶＳＳ用パッド２３−１が配置されている。電源電圧ＶＥＸＴＱ用パッド２２−１は、ホスト２から電源線を介して電源電圧ＶＥＸＴＱを受ける。接地電圧ＶＳＳ用パッド２３−１は、ホスト２から電源線を介して接地電圧ＶＳＳを受ける。電源パッド２２−１及びパッド２３−１は、データ信号用入出力回路群２０に電源を供給するために用いられる。
【００２６】
データストローブ信号用入出力回路群２１は、例えば２つのデータストローブ信号用入出力回路２１−１及び２１−２からなる。データストローブ信号用入出力回路２１−１及び２１−２はそれぞれ、データストローブ信号ＤＱＳ及びＢＤＱＳの入力及び出力を行う。データストローブ信号ＢＤＱＳは、データストローブ信号ＤＱＳの反転信号である。データストローブ信号用入出力回路２１−１及び２１−２はそれぞれ、入出力パッド２５−１及び２５−２（ＩＯ_Ｓ及びＩＯ_ＢＳ）を備えている。データストローブ信号用入出力回路群２１の両側には、電源電圧ＶＥＸＴＱ用パッド２２−２、及び接地電圧ＶＳＳ用パッド２３−２が配置されている。電源パッド２２−２及びパッド２３−２は、データストローブ信号用入出力回路群２１に電源を供給するために用いられる。
【００２７】
図４は、データ信号ＤＱ及びデータストローブ信号ＤＱＳのタイミング図である。データストローブ信号ＤＱＳは、データ信号ＤＱに同期している。データ信号ＤＱは、例えば、メモリセルアレイ１０からセンスアンプ回路１２によって読み出された読み出しデータが含まれる。データストローブ信号ＤＱＳ及びＤＱＳは、制御部１６によって生成される。
【００２８】
図４において、ｔＤＱＳＱは、データ信号ＤＱ及びデータストローブ信号ＤＱＳ間のスキューである。スキューｔＤＱＳＱはより小さい方が望ましい。ｔＱＨＳは、データホールドスキューである。
【００２９】
ここで、図３に示すように、データ信号用入出力回路群２０では、１つのペアの電源パッド（電源電圧ＶＥＸＴＱ用パッド、及び接地電圧ＶＳＳ用パッド）に対して４つのデータ信号ＤＱが配置され、一方、データストローブ信号用入出力回路群２１では、１つのペアの電源パッドに対して２つのデータストローブ信号ＤＱＳ及びＢＤＱＳが配置される。このようなレイアウトの場合、データストローブ信号用入出力回路群２１では、データストローブ信号用入出力回路２１−１及び２１−２は、電源パッド２２−２及びパッド２３−２の近くに配置されている。よって、データストローブ信号用入出力回路２１−１及び２１−２には十分な電源が供給されるため、データストローブ信号ＤＱＳ及びＢＤＱＳの遅延は小さくなる。
【００３０】
一方、データ信号用入出力回路群２０では、データ信号用入出力回路２０−１及び２０−２は、データストローブ信号用入出力回路群２１のレイアウトと異なり、電源パッド２２−１及びパッド２３−１から遠くなる。このため、データ信号用入出力回路２０−１及び２０−２では、電源が弱くなる傾向があり、その分、データ信号ＤＱ＜１＞及びＤＱ＜２＞に遅延が生じ、信号の立上がりエッジ及び立下がりエッジが遅れてしまう。これにより、図４のスキューｔＤＱＳＱが大きくなる可能性がある。スキューｔＤＱＳＱが大きくなると、データストローブ信号ＤＱＳを用いてデータ信号ＤＱをラッチすることができなくなってしまう。
【００３１】
本実施形態では、データ信号ＤＱの遅延を相殺するため、データストローブ信号用入出力回路群２１に遅延素子を付加してデータストローブ信号ＤＱＳのタイミングを調整する。図５は、データ信号用入出力回路及びデータストローブ信号用入出力回路のブロック図である。図５（ａ）は、データ信号用入出力回路群２０に含まれる１つのデータ信号用入出力回路のうち出力回路を抽出して示している。図５（ｂ）は、データストローブ信号用入出力回路群２１に含まれる１つのデータストローブ信号用入出力回路のうち出力回路を抽出して示している。
【００３２】
データ信号用入出力回路２０は、ラッチ回路３０、レベルシフタ（Ｌ／Ｓ）３１、インバータ３２、３３、プリドライバ３４、オフチップドライバ（ＯＣＤ：Off-Chip Driver）３５、及び入出力パッド２４が順に接続されて構成されている。ラッチ回路３０は、例えばセンスアンプ回路１２から送られるデータ信号ＤＱをラッチする。レベルシフタ（Ｌ／Ｓ）３１は、データ信号ＤＱの電圧をシフトする。プリドライバ３４は、データ信号ＤＱを増幅する。
【００３３】
オフチップドライバ３５は、信号のタイミングのズレを低減する機能と、信号が未入力時のノイズを低減し、入出力部１５又は不揮発性半導体記憶装置１の誤動作を防ぐ機能とを有している。このような機能を有するために、オフチップドライバは、プルアップ抵抗及びプルダウン抵抗を備え、信号の立上がりと立下がりとの抵抗が等しくなるように信号の電圧を調整する。
【００３４】
データストローブ信号用入出力回路２１は、データ信号用入出力回路２０と同様に、ラッチ回路４０、レベルシフタ（Ｌ／Ｓ）４１、インバータ４２、４３、プリドライバ４４、オフチップドライバ４５、及び入出力パッド２５が順に接続されて構成されている。データ信号用のラッチ回路３０、及びデータストローブ信号用のラッチ回路４０はそれぞれ、例えば外部から送られるクロックＣＬＫに同期して信号を同時にラッチするように構成されている。インバータ４２及び４３間には、遅延素子５０が接続されている。なお、遅延素子５０は、ラッチ回路４０及び入出力パッド２５間のパスのどこに挿入しても構わない。
【００３５】
図５に示したデータストローブ信号用入出力回路２１の構成により、データストローブ信号ＤＱＳのタイミングを遅延させることができる。これにより、データ信号ＤＱの立上がりエッジ及び立下がりエッジとデータストローブ信号ＤＱＳの立上がりエッジ及び立下がりエッジとのタイミングを合わせることができる。
【００３６】
また、ラッチ回路に入力される外部クロックＣＬＫのパスに遅延素子を挿入してもよい。図６は、他の実施例に係るデータ信号用入出力回路及びデータストローブ信号用入出力回路のブロック図である。
【００３７】
データ信号用入出力回路２０において、クロックＣＬＫのパスには、インバータ３２及び３３が挿入されている。データストローブ信号用入出力回路２１において、クロックＣＬＫのパスには、インバータ４２及び４３が挿入されている。また、インバータ４２及び４３間には、遅延素子５０が接続されている。クロックＣＬＫは、例えばホスト２からクロック線を介して供給される外部クロックである。
【００３８】
図６のようにしてデータストローブ信号用入出力回路２１を構成した場合、ラッチ回路４０に入力されるクロックＣＬＫ２をラッチ回路３０に入力されるクロックＣＬＫ１よりも遅延させることができる。これにより、データ信号ＤＱの立上がりエッジ及び立下がりエッジとデータストローブ信号ＤＱＳの立上がりエッジ及び立下がりエッジとのタイミングを合わせることができる。
【００３９】
なお、図５及び図６では、データストローブ信号ＤＱＳについて説明しているが、データストローブ信号ＢＤＱＳについても、データストローブ信号ＤＱＳと同様に構成することができる。また、図５及び図６では、データストローブ信号用入出力回路２１の出力回路について説明したが、データストローブ信号用入出力回路２１の入力回路についても同様に遅延素子を用いてデータストローブ信号のタイミングを調整する。
【００４０】
［４］  遅延素子５０の構成
次に、遅延素子５０の構成の一例について説明する。図７は、遅延素子５０の構成例を示す回路図である。遅延素子５０は、キャパシタから構成される。キャパシタ５０の第１の電極は、インバータ４２及び４３間に接続されている。キャパシタ５０の第２の電極は、接地電圧ＶＳＳの端子に接続されている。
【００４１】
図８は、遅延素子５０の他の構成例を示す回路図である。遅延素子５０は、ＮチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）から構成される。ＭＯＳＦＥＴ５０のゲートは、インバータ４２及び４３間に接続されている。ＭＯＳＦＥＴ５０のソース及びドレインは共通接続されて入力ＩＮに接続されている。入力ＩＮの電圧は任意に設定できる。図８のＭＯＳＦＥＴ５０は、ゲート容量をインバータ４２及び４３間に付加することができる。
【００４２】
また、遅延素子５０を用いてデータストローブ信号ＤＱＳの遅延を大きくし過ぎると、データ信号ＤＱに比べてデータストローブ信号ＤＱＳの立下がりが遅れてしまい、図４に示すスキューｔＱＨＳのホールドマージンが無くなってしまう。この対策として、遅延素子をメタルオプションにしておくことで微調整できるようにする。
【００４３】
図９は、メタルオプションを有する遅延素子の構成例を示す図である。遅延素子が挿入される端子Ｔ１及びＴ２間には、ｋ個（ｋは２以上の整数）の遅延素子５０−１〜５０−ｋが並列に接続されている。遅延素子５０−１〜５０−ｋは、互いに遅延時間が異なるように構成されている。具体的には、遅延素子５０−１〜５０−ｋをキャパシタで構成した場合、遅延素子５０−１〜５０−ｋの容量は互いに異なっている。
【００４４】
また、遅延素子５０−１〜５０−ｋと端子Ｔ１との間にはそれぞれ、メタル配線５１−１〜５１−ｋが挿入されている。メタル配線５１−１〜５１−ｋは、不揮発性半導体記憶装置１の最上層のメタル配線層で構成されている。メタル配線５１−１〜５１−ｋは、レーザーなどで切断可能なように構成され、接続状態（オン）と切断状態（オフ）とが切り替えられる。図９では、例えば遅延素子５０−１が端子Ｔ１及びＴ２間に接続され、それ以外の遅延素子５０は、端子Ｔ１に接続されていない。
【００４５】
このように、遅延素子５０をメタルオプションにすることで、不揮発性半導体記憶装置１の特性や電源の条件に応じて、最適な遅延素子を選択することができる。これにより、データストローブ信号ＤＱＳのタイミングを最適に設定することができる。また、遅延素子を実装した後に、最適な遅延素子を選択することができる。
【００４６】
（効果）
以上詳述したように第１の実施形態では、不揮発性半導体記憶装置１は、ＤＤＲ動作をサポートする高速データ転送を実行し、この高速データ転送のために、データ信号ＤＱに同期するデータストローブ信号ＤＱＳを使用する。また、データ信号用の複数の入出力回路２０には、これらに共通の第１の電源パッド２２−１が設けられ、一方、データストローブ信号用の入出力回路２１には、専用の第２の電源パッド２２−２が設けられる。そして、データストローブ信号用の入出力回路２１には、データストローブ信号ＤＱＳのタイミングを調整する遅延素子５０を付加するようにしている。
【００４７】
従って第１の実施形態によれば、高速データ転送時に、信号遅延が発生しやすいデータ信号ＤＱと、これに同期するデータストローブ信号ＤＱＳとのタイミング制御をより正確に行うことが可能となる。また、データ信号ＤＱとデータストローブ信号ＤＱＳとの転送速度を調整することで、転送マージンを確保することができる。この結果、データストローブ信号ＤＱＳを用いてデータ信号ＤＱをより正確に捕捉することができる。
【００４８】
また、遅延時間が異なる複数の遅延素子５０を予め不揮発性半導体記憶装置１に搭載しておき、最適なタイミングを実現できる１つの遅延素子５０を選択できるようにしている。これにより、不揮発性半導体記憶装置１の特性や電源の条件に応じて、最適な遅延素子を選択することができる。この結果、データ信号ＤＱとデータストローブ信号ＤＱＳとのタイミング制御をより正確に行うことが可能となる。
【００４９】
なお、図３に示すように、データ信号ＤＱ＜０＞〜ＤＱ＜３＞用の入出力回路は、電源パッド２２−１（又は２３−１）からの距離がそれぞれ異なるため、それぞれの遅延時間に差が出てくる。よって、例えば、データ信号ＤＱ＜０＞〜ＤＱ＜３＞のうちレイアウトが中央のデータ信号ＤＱ＜１＞及びＤＱ＜２＞とデータストローブ信号ＤＱＳとのタイミングが合うようにデータストローブ信号ＤＱＳの遅延調整を行った場合、データストローブ信号ＤＱＳのタイミングに対してデータ信号ＤＱ＜０＞及びＤＱ＜３＞のタイミングがデータ信号ＤＱ＜１＞及びＤＱ＜２＞に比べて遅延するような状況が発生し得る。
【００５０】
［第２の実施形態］
第２の実施形態は、データに応じて遅延時間を制御できる遅延素子を入出力部に挿入し、さらに、ＲＯＭヒューズに記憶したＲＯＭデータによって遅延素子の遅延時間を制御するようにしている。
【００５１】
図１０は、第２の実施形態に係る不揮発性半導体記憶装置１のブロック図である。メモリセルアレイ１０は、ＲＯＭヒューズ１０Ａを備えている。ＲＯＭヒューズ１０Ａは、遅延素子５０の遅延時間を制御するためのＲＯＭデータを不揮発に記憶する。
【００５２】
ＲＯＭヒューズ１０Ａは、例えば、メモリセルアレイ１０内のメモリセルと同じ構造を持つメモリセルアレイによって構成される。なお、ＲＯＭヒューズは、必ずしもメモリセルアレイ１０内に設ける必要はなく、別途、不揮発性メモリを用意し、当該不揮発性メモリにＲＯＭデータを記憶してもよい。この場合、ＲＯＭヒューズ１０Ａは、例えば、メタルヒューズなどの電気ヒューズ（electrical fuse）、又は光ヒューズ（optical fuse）で構成することもできる。ＲＯＭヒューズ１０Ａに記憶されるＲＯＭデータは、製品出荷前にプログラムしてもよいし、製品出荷後に外部（ホスト２など）からプログラムしてもよい。
【００５３】
図１１は、入出力部１５に挿入される遅延素子５０の構成例を示す回路図である。遅延素子５０は、２個のＰチャネルＭＯＳＦＥＴ５０Ａ及び５０Ｂと、２個のＮチャネルＭＯＳＦＥＴ５０Ｃ及び５０Ｄと、インバータ５０Ｅとを備えている。
【００５４】
２個のＰチャネルＭＯＳＦＥＴ５０Ａ及び５０Ｂと、２個のＮチャネルＭＯＳＦＥＴ５０Ｃ及び５０Ｄとは、電源電圧ＶＤＤの端子及び接地電圧ＶＳＳの端子間に直列に接続されている。ＰチャネルＭＯＳＦＥＴ５０Ｂのゲートと、ＮチャネルＭＯＳＦＥＴ５０Ｃのゲートは、端子Ｔ１に接続されている。ＰチャネルＭＯＳＦＥＴ５０Ｂのドレイン（ＮチャネルＭＯＳＦＥＴ５０Ｃのドレイン）は、インバータ５０Ｅの入力に接続されている。インバータ５０Ｅの出力は、端子Ｔ２に接続されている。
【００５５】
ＰチャネルＭＯＳＦＥＴ５０Ａのゲートには、電圧発生回路１７から電圧Ｖ１が印加される。ＮチャネルＭＯＳＦＥＴ５０Ｄのゲートには、電圧発生回路１７から電圧Ｖ２が印加される。制御部１６は、ＲＯＭヒューズ１０Ａに記憶されるＲＯＭデータに基づいて、電圧Ｖ１及びＶ２を設定する。
【００５６】
遅延素子５０を挿入する位置は、第１の実施形態と同じである。このように構成された入出力部１５では、第１の実施形態と同様に、データ信号ＤＱの立上がりエッジ及び立下がりエッジとデータストローブ信号ＤＱＳの立上がりエッジ及び立下がりエッジとのタイミングを合わせることができる。また、ＲＯＭヒューズ１０Ａのデータを書き換えることで、遅延素子５０の遅延時間を調整することが可能である。その他の効果は、第１の実施形態と同じである。
【００５７】
なお、上記各実施形態では、データストローブ信号ＤＱＳに関する回路部分に遅延素子を挿入するようにしているが、データ信号ＤＱに関する回路部分に遅延素子を適宜挿入することで、複数のデータ信号ＤＱ間の遅延時間を調整するようにしてもよい。
【００５８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５９】
１…不揮発性半導体記憶装置、２…ホスト、１０…メモリセルアレイ、１０Ａ…ＲＯＭヒューズ、１１…ロウデコーダ、１２…センスアンプ回路、１３…カラムデコーダ、１４…アドレスデコーダ、１５…入出力部、１６…制御部、１７…電圧発生回路、２０…データ信号用入出力回路、２１…データストローブ信号用入出力回路、２２，２３…電源パッド、２４，２５…入出力パッド、３０，４０…ラッチ回路、３１，４１…レベルシフタ、３２，３３，４２，４３…インバータ、３４，４４…プリドライバ、３５，４５…オフチップドライバ、５０…遅延素子、５１…メタル配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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