(57)【要約】【課題】ゲッタリング（ｇｅｔｔｅｒｉｎｇ）特性を向上させるのに適した半導体基板、これを有する半導体チップおよび積層半導体パッケージを提供する。【解決手段】開示された半導体チップは、素子領域および前記素子領域の外側の周辺領域に区画され、一面、該一面に対向する他面および前記一面の素子領域に形成されたトレンチを有する基板本体と、前記トレンチに形成されたアクティブ層と、前記トレンチによって形成された前記基板本体の内部面および前記アクティブ層の間に形成されたゲッタリング層とを含む半導体基板と、前記アクティブ層上に形成される半導体素子と、前記基板本体の周辺領域を貫通する貫通電極とを備える。【選択図】  図１
2013219317.tif 000002
【特許請求の範囲】
【請求項１】
素子領域および該素子領域の外側の周辺領域に区画され、一面、該一面に対向する他面、前記一面の素子領域に形成されたトレンチおよび該トレンチによって画定された内部面を有する基板本体と、
前記トレンチに形成されたアクティブ層と、
前記基板本体の内部面および前記アクティブ層の間に形成されたゲッタリング層と、
を備えたことを特徴とする半導体基板。
【請求項２】
前記アクティブ層は、単結晶シリコンで構成されることを特徴とする請求項１に記載の半導体基板。
【請求項３】
前記ゲッタリング層は、ポリシリコンで構成されることを特徴とする請求項１に記載の半導体基板。
【請求項４】
素子領域および該素子領域の外側の周辺領域に区画され、一面、該一面に対向する他面、前記一面の素子領域に形成されたトレンチおよび該トレンチによって画定された内部面を有する基板本体と、前記トレンチに形成されたアクティブ層と、前記基板本体の内部面および前記アクティブ層の間に形成されたゲッタリング層とを備えた半導体基板と、
前記アクティブ層上に形成される半導体素子と、
前記基板本体の周辺領域を貫通する貫通電極とを備えたことを特徴とする半導体チップ。
【請求項５】
前記アクティブ層は、単結晶シリコンで構成されることを特徴とする請求項４に記載の半導体チップ。
【請求項６】
前記ゲッタリング層は、ポリシリコンで構成されることを特徴とする請求項４に記載の半導体チップ。
【請求項７】
前記半導体素子は、イメージセンサ、メモリ半導体、システム半導体、受動素子、能動素子およびセンサ半導体からなる群より選択された少なくとも１つ以上を備えたことを特徴とする請求項４に記載の半導体チップ。
【請求項８】
前記基板本体の一面およびアクティブ層上に形成される回路パターンを備え、
前記回路パターンは、前記基板本体の一面およびアクティブ層と向かい合う前記回路パターンの第２面に対向する第１面に形成され、前記貫通電極と電気的に連結されるボンディングパッドと、
前記半導体素子および前記ボンディングパッドを電気的に連結する配線層と、
前記半導体素子および前記配線層の間、前記配線層の間ならびに前記配線層および前記ボンディングパッドの間を分離する絶縁膜と、
を備えたことを特徴とする請求項４に記載の半導体チップ。
【請求項９】
前記回路パターンは、前記貫通電極によって貫通し、前記貫通電極は、前記ボンディングパッドに直接連結されることを特徴とする請求項８に記載の半導体チップ。
【請求項１０】
前記回路パターンは、前記貫通電極によって貫通せず、前記貫通電極と前記ボンディングパッドとを電気的に連結する追加配線層を備えたことを特徴とする請求項８に記載の半導体チップ。
【請求項１１】
素子領域および該素子領域の外側の周辺領域に区画され、一面、該一面に対向する他面、該一面の素子領域に形成されたトレンチおよび該トレンチによって定義された内部面を有する基板本体と、前記トレンチに形成されたアクティブ層と、前記基板本体の内部面および前記アクティブ層の間に形成されたゲッタリング層とを含む半導体基板と、前記アクティブ層上に形成される半導体素子と、前記基板本体の周辺領域を貫通する貫通電極と、をそれぞれ備え、前記それぞれの貫通電極が電気的に連結されるように積層される複数の半導体チップと、
前記積層される半導体チップの貫通電極を電気的に連結する導電性連結部材と、を備えたことを特徴とする積層半導体パッケージ。
【請求項１２】
前記各半導体チップの前記アクティブ層は、単結晶シリコンで構成されることを特徴とする請求項１１に記載の積層半導体パッケージ。
【請求項１３】
前記各半導体チップの前記ゲッタリング層は、ポリシリコンで構成されることを特徴とする請求項１１に記載の積層半導体パッケージ。
【請求項１４】
前記各半導体チップの前記半導体素子は、イメージセンサ、メモリ半導体、システム半導体、受動素子、能動素子およびセンサ半導体からなる群より選択された少なくとも１つ以上を備えたことを特徴とする請求項１１に記載の積層半導体パッケージ。
【請求項１５】
前記それぞれの半導体チップは、前記基板本体の一面およびアクティブ層上に形成される回路パターンを備え、
前記回路パターンは、前記基板本体の一面およびアクティブ層と向かい合う前記回路パターンの第２面に対向する第１面に形成され、前記貫通電極と電気的に連結されるボンディングパッドと、
前記半導体素子および前記ボンディングパッドを電気的に連結する配線層と、
前記半導体素子および前記配線層の間、前記配線層の間ならびに前記配線層および前記ボンディングパッドの間を分離する絶縁膜と、
を含むことを特徴とする請求項１１に記載の積層半導体パッケージ。
【請求項１６】
前記回路パターンは、前記貫通電極によって貫通し、該貫通電極は、前記ボンディングパッドに直接連結されることを特徴とする請求項１５に記載の積層半導体パッケージ。
【請求項１７】
前記回路パターンは、前記貫通電極によって貫通せず、該貫通電極および前記ボンディングパッドを電気的に連結する追加配線層を備えたことを特徴とする請求項１５に記載の積層半導体パッケージ。
【請求項１８】
前記積層される半導体チップのうち、最下部の半導体チップ上に前記最下部の半導体チップの貫通電極を露出するように形成される第１絶縁層と、
前記第１絶縁層上に形成され、前記第１絶縁層によって露出した貫通電極と電気的に連結される再配線と、
前記再配線を含む前記第１絶縁層上に形成され、前記再配線の一部を露出する第２絶縁層とを備えたことを特徴とする請求項１１に記載の積層半導体パッケージ。
【請求項１９】
前記半導体チップを支持し、前記積層される半導体チップのうち、最下部の半導体チップの前記貫通電極と電気的に連結される接続電極を有する構造体を備えたことを特徴とする請求項１１に記載の積層半導体パッケージ。
【請求項２０】
前記構造体は、印刷回路基板、インターポーザおよび半導体パッケージのうちのいずれか１つを含むことを特徴とする請求項１９に記載の積層半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲッタリング（ｇｅｔｔｅｒｉｎｇ）特性を向上させるのに適した半導体基板、これを有する半導体チップおよび積層半導体パッケージに関する。
【背景技術】
【０００２】
半導体産業において、集積回路に対するパッケージ技術は、小型化に対する要求および実装の信頼性を満足させるために持続的に発展されてきており、最近では、電気／電子製品の小型化と共に高性能化が要求されるにつれ、チップ積層に対する多様な技術が開発されている。
【０００３】
半導体産業における「積層」とは、少なくとも２個以上の半導体チップまたは半導体パッケージを垂直に積み上げることであって、このような積層技術によれば、メモリ素子の場合には、半導体集積工程で実現可能なメモリ容量より２倍以上のメモリ容量を持たせることができる。また、積層半導体パッケージは、メモリ容量の増大はもちろん、実装密度および実装面積使用の効率性の面で利点を有する。このため、積層半導体パッケージに対する研究および開発が加速化している。
【０００４】
積層半導体パッケージの一例として、最近、半導体チップに貫通電極（ｔｈｒｏｕｇｈ  ｅｌｅｃｔｒｏｄｅ）を形成し、上下部の半導体チップ間の物理的および電気的な連結をなすようにした積層半導体パッケージが提案されている。
【０００５】
しかし、貫通電極として使用される物質、例えば、銅が半導体チップに拡散して結晶欠陥を誘発し、これにより、半導体チップに形成された半導体素子にリーク電流が発生し、閾値電圧がシフトされ、リフレッシュ特性が低下する問題があった。
【０００６】
このような問題を解決するために、貫通電極と半導体チップとの間に形成される絶縁膜（ＳｉＯ２）の厚さを増加させ、半導体チップに拡散する銅が絶縁膜でゲッタリング（ｇｅｔｔｅｒｉｎｇ）されるようにする方策が提案されている。しかし、貫通電極から拡散する銅を絶縁膜だけでゲッタリングするには力不足であるのが現状である。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、ゲッタリング特性を向上させるのに適した半導体基板を提供することである。
本発明の他の目的は、前記半導体基板を有する半導体チップを提供することである。
本発明のさらに他の目的は、前記半導体チップを有する積層半導体パッケージを提供することである。
【課題を解決するための手段】
【０００８】
本発明の第一の態様にかかる半導体基板は、素子領域および該素子領域の外側の周辺領域に区画され、一面、該一面に対向する他面、前記一面の素子領域に形成されたトレンチおよび該トレンチによって画定された内部面を有する基板本体と、前記トレンチに形成されたアクティブ層と、前記基板本体の内部面および前記アクティブ層の間に形成されたゲッタリング層と、を備える。
【０００９】
前記アクティブ層は、単結晶シリコンで構成され得、前記ゲッタリング層は、ポリシリコンで構成され得る。
【００１０】
本発明の第二の態様にかかる半導体チップは、素子領域および該素子領域の外側の周辺領域に区画され、一面、該一面に対向する他面、前記一面の素子領域に形成されたトレンチおよび該トレンチによって画定された内部面を有する基板本体と、前記トレンチに形成されたアクティブ層と、前記基板本体の内部面および前記アクティブ層の間に形成されたゲッタリング層とを備えた半導体基板と、前記アクティブ層上に形成される半導体素子と、前記基板本体の周辺領域を貫通する貫通電極と、を備える。
【００１１】
前記アクティブ層は、単結晶シリコンで構成され得、前記ゲッタリング層は、ポリシリコンで構成され得る。
前記半導体素子は、イメージセンサ、メモリ半導体、システム半導体、受動素子、能動素子およびセンサ半導体からなる群より選択された少なくとも１つ以上を備えることができる。
【００１２】
前記基板本体の一面およびアクティブ層上に形成される回路パターンをさらに備え、前記回路パターンは、前記基板本体の一面およびアクティブ層と向かい合う前記回路パターンの第２面に対向する第１面に形成され、前記貫通電極と電気的に連結されるボンディングパッドと、前記半導体素子および前記ボンディングパッドを電気的に連結する配線層と、前記半導体素子および前記配線層の間、前記配線層の間ならびに前記配線層および前記ボンディングパッドの間を分離する絶縁膜とを備えることができる。
【００１３】
前記回路パターンは、前記貫通電極によって貫通し、該貫通電極は、前記ボンディングパッドに直接連結できる。これとは異なり、前記回路パターンは、前記貫通電極によって貫通せず、前記貫通電極および前記ボンディングパッドを電気的に連結する追加配線層をさらに備えることができる。
【００１４】
本発明の第三の態様にかかる積層半導体パッケージは、素子領域および該素子領域の外側の周辺領域に区画され、一面、該一面に対向する他面、前記一面の素子領域に形成されたトレンチおよび該トレンチによって画定された内部面を有する基板本体と、前記トレンチに形成されたアクティブ層と、前記基板本体の内部面および前記アクティブ層の間に形成されたゲッタリング層とを含む半導体基板と、前記アクティブ層上に形成される半導体素子と、前記基板本体の周辺領域を貫通する貫通電極とをそれぞれ含み、前記それぞれの貫通電極が電気的に連結されるように積層される複数の半導体チップと、前記積層される半導体チップの貫通電極を電気的に連結する導電性連結部材とを備える。
【００１５】
前記各半導体チップの前記アクティブ層は、単結晶シリコンで構成され得、前記各半導体チップの前記ゲッタリング層は、ポリシリコンで構成され得る。
前記各半導体チップの前記半導体素子は、イメージセンサ、メモリ半導体、システム半導体、受動素子、能動素子およびセンサ半導体からなる群より選択された少なくとも１つ以上を備えることができる。
【００１６】
前記それぞれの半導体チップは、前記基板本体の一面およびアクティブ層上に形成される回路パターンをさらに備え、該回路パターンは、前記基板本体の一面およびアクティブ層と向かい合う前記回路パターンの第２面に対向する第１面に形成され、前記貫通電極と電気的に連結されるボンディングパッドと、前記半導体素子および前記ボンディングパッドを電気的に連結する配線層と、前記半導体素子および前記配線層の間、前記配線層の間ならびに前記配線層および前記ボンディングパッドの間を分離する絶縁膜と、を備えることができる。
【００１７】
前記回路パターンは、前記貫通電極によって貫通し、該貫通電極は、前記ボンディングパッドに直接連結できる。これとは異なり、前記回路パターンは、前記貫通電極によって貫通せず、前記貫通電極および前記ボンディングパッドを電気的に連結する追加配線層をさらに備えることができる。
【００１８】
前記積層半導体パッケージは、前記積層される半導体チップのうち、最下部の半導体チップ上に前記最下部の半導体チップの貫通電極を露出するように形成される第１絶縁層と、前記第１絶縁層上に形成され、前記第１絶縁層によって露出した貫通電極と電気的に連結される再配線と、前記再配線を含む前記第１絶縁層上に形成され、前記再配線の一部を露出する第２絶縁層とをさらに含むことができる。
【００１９】
これとは異なり、前記積層半導体パッケージは、前記半導体チップを支持し、前記積層される半導体チップのうち、最下部の半導体チップの前記貫通電極と電気的に連結される接続電極を有する構造体をさらに備えることもできる。前記構造体は、印刷回路基板、インターポーザおよび半導体パッケージのうちのいずれか１つを備えることができる。
【発明の効果】
【００２０】
本発明によれば、貫通電極からアクティブ層に拡散する金属がアクティブ層を取り囲むように形成された、ポリシリコンからなるゲッタリング層により効果的にゲッタリングされるため、ゲッタリング特性が向上する。その結果、半導体素子のリーク電流および閾値電圧のシフトが防止され、リフレッシュ特性が向上し、製品の信頼性および性能が向上する。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施形態にかかる半導体チップを示す断面図である。
【図２】図１に示された半導体基板を示す断面図である。
【図３】本発明の第１実施形態にかかる積層半導体パッケージを示す断面図である。
【図４】本発明の第２実施形態にかかる積層半導体パッケージを示す断面図である。
【図５】本発明にかかる半導体チップを備えた電子装置を示す斜視図である。
【図６】本発明にかかる半導体チップを含む電子装置の例を示すブロック図である。
【発明を実施するための形態】
【００２２】
以下、添付した図面を参照して、本発明の好ましい実施形態を詳細に説明する。
図１は、本発明の一実施形態にかかる半導体チップを示す断面図であり、図２は、図１に示された半導体基板を示す断面図である。
【００２３】
図１を参照すれば、本発明の一実施形態にかかる半導体チップ１０は、半導体基板１００と、貫通電極２００と、半導体素子３００とを備える。その他、回路パターン４００をさらに備えることができる。
【００２４】
図２を参照すれば、半導体基板１００は、基板本体１１０と、アクティブ層１２０と、ゲッタリング層１３０とを備える。
【００２５】
基板本体１１０は、素子領域ＤＲ（Ｄｅｖｉｃｅ  Ｒｅｇｉｏｎ）および周辺領域ＰＲ（Ｐｅｒｉｐｈｅｒａｌ  Ｒｅｇｉｏｎ）に区画され、一面１１１、一面１１１に対向する他面１１２および一面１１２の素子領域ＤＲに形成されたトレンチ１１３を備える。
【００２６】
アクティブ層１２０は、トレンチ１１３内に形成され、単結晶シリコンで構成される。
ゲッタリング層１３０は、トレンチ１１３によって形成された基板本体１１０の内部面とアクティブ層１２０との間に形成される。ゲッタリング層１３０は、ポリシリコンで構成される。
【００２７】
半導体基板１００は、ウエハ上に製造されたものであってもよく、ウエハ上で製造された後に個別化されたものであってもよい。
図１をさらに参照すれば、貫通電極２００は、基板本体１１０の周辺領域ＰＲを貫通する。貫通電極２００として使用される物質としては、銅、アルミニウム、アルミニウム合金、ＳｎＡｇ、Ａｕなどからなる群より選択された１つ以上を備えることができる。
【００２８】
図示しないが、貫通電極２００と基板本体１１０との間には絶縁膜が形成されている。絶縁膜は、酸化膜、窒化膜および有機膜からなる群より選択されたいずれか１つ以上を備えることができる。
【００２９】
半導体素子３００は、アクティブ層１２０上に形成される。半導体素子３００は、例えば、イメージセンサ、メモリ半導体、システム半導体、受動素子、能動素子およびセンサ半導体からなる群より選択された少なくとも１つ以上を備えることができる。
【００３０】
回路パターン４００は、基板本体１１０の一面１１１およびアクティブ層１２０上に形成され、第１面４１０と、第２面４２０と、ボンディングパッド４３０と、配線層４４０と、絶縁膜４５０とを備える。
【００３１】
第２面４２０は、基板本体１１０の一面１１１およびアクティブ層１２０と向かい合い、第１面４１０は、第２面４２０に対向する。ボンディングパッド４３０は、第１面４１０に形成され、貫通電極２００と電気的に連結される。
【００３２】
配線層４４０は、半導体素子３００とボンディングパッド４３０とを電気的に連結し、絶縁膜４５０は、半導体素子３００と配線層４４０との間、配線層４４０の間、および配線層４４０とボンディングパッド４３０との間を分離する。
【００３３】
本実施形態において、回路パターン４００は、貫通電極２００によって貫通し、貫通電極２００は、ボンディングパッド４３０に直接連結される。これとは異なり、図示しないが、回路パターン４００は、貫通電極２００によって貫通しなくてもよく、この場合、回路パターン４００は、貫通電極２００とボンディングパッド４３０とを電気的に連結する追加配線層（図示せず）をさらに備えることができる。
【００３４】
以下、前述した半導体チップを有する積層半導体パッケージを説明する。
図３は、本発明の第１実施形態にかかる積層半導体パッケージを示す断面図である。
【００３５】
図３を参照すれば、ゲッタリング層１３０によって取り囲まれたアクティブ層１２０が用意された半導体基板１００と、貫通電極２００と、半導体素子３００とをそれぞれ備える複数の半導体チップ１０が設けられた後、それぞれの貫通電極２００が電気的に連結されるように複数の半導体チップ１０が垂直に積層される。
【００３６】
積層される半導体チップ１０の貫通電極２００の間には導電性連結部材２０が形成され、上下の半導体チップ１０の貫通電極２００を電気的に連結し、積層される半導体チップ１０の間には接着部材３０が形成され、上下の半導体チップ１０を付着する。
【００３７】
導電性連結部材２０は、銅（Ｃｕ）、スズ（Ｓｎ）、銀（Ａｇ）のうちの１つ以上を含む金属で形成され得、接着部材３０は、非導電性フィルム（Ｎｏｎ−Ｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ、ＮＣＦ）、非導電性ペースト（Ｎｏｎ−Ｃｏｎｄｕｃｔｉｖｅ  Ｐａｓｔｅ、ＮＣＰ）、異方性導電フィルム（Ａｎｉｓｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ、ＡＣＦ）、異方性導電ペースト（Ａｎｉｓｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｐａｓｔｅ、ＡＣＰ）およびポリマー（ｐｏｌｙｍｅｒ）のうちの１つ以上を備えることができる。
【００３８】
そして、積層された半導体チップ１０のうち、最下部の半導体チップ１０の下部面には貫通電極２００を露出する第１絶縁層４０が形成され、第１絶縁層４０上には最下部の半導体チップ１０の貫通電極２００と電気的に連結される再配線５０が形成される。そして、再配線５０を含む第１絶縁層４０上には再配線５０の一部を露出させる第２絶縁層６０が形成され、第２絶縁層６０によって露出した再配線５０には外部接続端子７０が装着される。
【００３９】
図４は、本発明の第２実施形態にかかる積層半導体パッケージを示す断面図である。
図４を参照すれば、ゲッタリング層１３０によって取り囲まれたアクティブ層１２０が用意された半導体基板１００と、貫通電極２００と、半導体素子３００とをそれぞれ備える複数の半導体チップ１０が設けられた後、それぞれの貫通電極２００が電気的に連結されるように複数の半導体チップ１０が垂直に積層される。
【００４０】
積層される半導体チップ１０の貫通電極２００の間には導電性連結部材２０が形成され、上下の半導体チップ１０の貫通電極２００を電気的に連結し、積層される半導体チップ１０の間には接着部材３０が形成され、上下の半導体チップ１０を付着する。
【００４１】
導電性連結部材２０は、銅、スズ、銀のうちの１つ以上を含む金属で形成され得、接着部材３０は、非導電性フィルム（ＮＣＦ）、非導電性ペースト（ＮＣＰ）、異方性導電フィルム（ＡＣＦ）、異方性導電ペースト（ＡＣＰ）およびポリマーのうちの１つ以上を備えることができる。
【００４２】
そして、積層された半導体チップ１０のうち、最下部の半導体チップ１０の貫通電極２００が構造体８０の接続電極８２と電気的に連結されるように構造体８０上に実装される。本実施形態において、構造体８０は、印刷回路基板（Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ  Ｂｏａｒｄ、ＰＣＢ）からなる。
【００４３】
最下部の半導体チップ１０の貫通電極２００と構造体８０の接続電極８２とは、導電性連結部材９０によって電気的に連結され、最下部の半導体チップ１０と構造体８０との間には接着部材９２が形成され、最下部の半導体チップ１０と構造体８０とを付着する。
【００４４】
導電性連結部材９０は、銅、スズ、銀のうちの１つ以上を含む金属で形成され得、接着部材９２は、非導電性フィルム（ＮＣＦ）、非導電性ペースト（ＮＣＰ）、異方性導電フィルム（ＡＣＦ）、異方性導電ペースト（ＡＣＰ）およびポリマーのうちのいずれか１つを備えることができる。
【００４５】
そして、積層された半導体チップ１０を含む構造体８０の上面は、モールド部９４によって密封される。ここで、未説明の図面符号８４はボールランドを、８６は外部接続端子として使用されるソルダーボールを表す。
【００４６】
図４を通じて説明された実施形態では、構造体８０が印刷回路基板（ＰＣＢ）の場合のみを図示および説明したが、構造体８０は、半導体パッケージ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｐａｃｋａｇｅ）またはインターポーザ（ｉｎｔｅｒｐｏｓｅｒ）であってもよい。
【００４７】
上述した半導体チップは、多様な電子装置に適用可能である。
図５は、本発明にかかる半導体チップを備えた電子装置を示す斜視図である。
【００４８】
図５を参照すれば、本発明の実施形態にかかる半導体チップは、携帯電話のような電子装置１０００に応用できる。本実施形態にかかる半導体チップは、優れたゲッタリング特性を有するため、電子装置１０００の性能および信頼性の改善に有利である。電子装置は、図５に示された携帯電話に限定されるものではなく、例えば、モバイル電子機器、ラップトップ（ｌａｐｔｏｐ）コンピュータ、携帯用コンピュータ、ポータブルマルチメディアプレーヤ（ＰＭＰ）、ＭＰ３プレーヤ、カムコーダ、ウェブタブレット（ｗｅｂ  ｔａｂｌｅｔ）、無線電話、ナビゲーション、個人携帯用情報端末（ＰＤＡ；Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）などの多様な電子機器を備えることができる。
【００４９】
図６は、本発明にかかる半導体チップを含む電子装置の例を示すブロック図である。
図６を参照すれば、電子システム１３００は、制御器１３１０と、入出力装置１３２０と、記憶装置１３３０とを含むことができる。制御器１３１０、入出力装置１３２０および記憶装置１３３０は、バス（ｂｕｓ）１３５０を介して結合できる。バス１３５０は、データが移動する通路といえる。例えば、制御器１３１０は、少なくとも１つのマイクロプロセッサ、デジタル信号プロセッサ、マイクロコントローラ、そして、これらと同一の機能を果たすことができる論理素子のうちの少なくともいずれか１つを備えることができる。制御器１３１０および記憶装置１３３０は、本発明にかかる半導体チップを含むことができる。入出力装置１３２０は、キーパッド、キーボードおよび表示装置（ｄｉｓｐｌａｙ  ｄｅｖｉｃｅ）などから選択された少なくとも１つを備えることができる。記憶装置１３３０は、データを格納する装置である。記憶装置１３３０は、データおよび／または制御器１３１０によって実行される命令語などを格納することができる。記憶装置１３３０は、揮発性記憶素子および／または不揮発性記憶素子を備えることができる。あるいは、記憶装置１３３０は、フラッシュメモリで形成できる。例えば、モバイル機器やデスクトップコンピュータのような情報処理システムに、本発明の技術が適用されたフラッシュメモリが装着可能である。このようなフラッシュメモリは、ＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ）で構成可能である。この場合、電子システム１３００は、大容量のデータをフラッシュメモリシステムに安定的に格納することができる。電子システム１３００は、通信ネットワークにデータを伝送したり、通信ネットワークからデータを受信するためのインターフェース１３４０をさらに含むことができる。インターフェース１３４０は、有無線形態であり得る。例えば、インターフェース１３４０は、アンテナまたは有無線トランシーバなどを含むことができる。そして、図示しないが、電子システム１３００には、応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ  Ｃｈｉｐｓｅｔ）、カメライメージプロセッサ（Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｏｒ：ＣＩＰ）、そして、入出力装置などがさらに提供できることは、当該分野における通常の知識を習得した者にとって自明である。
【００５０】
本発明によれば、貫通電極からアクティブ層に拡散する金属がアクティブ層を取り囲むように形成された、ポリシリコンからなるゲッタリング層により効果的にゲッタリングされるため、ゲッタリング特性が向上する。その結果、半導体素子のリーク電流および閾値電圧のシフトが防止され、リフレッシュ特性が向上し、製品の信頼性および性能が向上する。
【００５１】
上述した本発明の詳細な説明では、本発明の実施形態を参照して説明したが、当該技術分野における熟練した当業者または当該技術分野における通常の知識を有する者であれば、後述する特許請求の範囲に記載された本発明の思想および技術領域を逸脱しない範囲内で本発明を多様に修正および変更可能であることを理解することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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