(57)【要約】【課題】第１および第２のゲート電極への給電コンタクトプラグとピラー下部拡散層とのショートを回避して縦型トランジスタの信頼性を向上させる。シリコンピラーの寸法が変動しても縦型トランジスタのＶｔを制御する。【解決手段】半導体装置は、活性領域に配置されたシリコンピラーと、素子分離領域に配置され第１の端部がシリコンピラーに接し第１の端部から第２の端部に向って絶縁領域の周囲側面を覆うように延在し第２の端部がシリコンピラーに接する絶縁膜ピラーと、を有する複合ピラーを備える。第１のゲート電極は複合ピラーの外側の周囲側面を覆い、第２のゲート電極は絶縁膜ピラーの内側の側面およびシリコンピラーの側面と絶縁領域の周囲側面との間に設けられる。素子分離領域上に位置する第１および第２のゲート電極にはそれぞれ、第１および第２のコンタクトプラグが接続される。【選択図】図１
2013219272.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板内に設けられた活性領域と、
前記半導体基板内に、前記活性領域の側面と接するように設けられた素子分離領域と、
前記活性領域の側面と接しないように素子分離領域上に配置された絶縁領域と、
前記活性領域に配置されたシリコンピラーと、前記素子分離領域に配置され第１の端部が前記側面を介して前記シリコンピラーに接し前記第１の端部から第２の端部に向って前記絶縁領域の周囲側面を覆うように延在し前記第２の端部が前記側面を介して前記シリコンピラーに接する絶縁膜ピラーと、を有する複合ピラーと、
前記複合ピラーの外側の周囲側面を覆う第１のゲート電極と、
前記絶縁膜ピラーの内側の側面および前記シリコンピラーの側面と、前記絶縁領域の周囲側面との間に設けられた第２のゲート電極と、
前記シリコンピラー、ならびに第１および第２のゲート電極を有するトランジスタと、
前記素子分離領域上に位置する第１および第２のゲート電極にそれぞれ接続された第１および第２のコンタクトプラグと、
を有することを特徴とする半導体装置。
【請求項２】
１つの前記活性領域内に１つのシリコンピラーが配置され、
前記絶縁膜ピラーの第１および第２の端部は、前記１つのシリコンピラーの側面に接し、
前記１つのシリコンピラーを有する１つのトランジスタを有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
１つの前記活性領域内に、第1および第２のシリコンピラーからなるシリコンピラー対が配置され、
前記第1のシリコンピラーと前記第１および第２の端部が前記第1のシリコンピラーの側面に接する第1の絶縁膜ピラーとを有する第1の複合ピラー、ならびに前記第２のシリコンピラーと前記第１および第２の端部が前記第２のシリコンピラーの側面に接する第２の絶縁膜ピラーとを有する第２の複合ピラーからなる複合ピラー対を有し、
前記第１および第２の複合ピラーは同一方向に延在し、
前記第1のシリコンピラーを有する第1のトランジスタおよび前記第２のシリコンピラーを有する第２のトランジスタからなるトランジスタ対を有することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第1および第２のトランジスタは、直列または並列に接続されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
１つのトランジスタ対を構成する前記第１のトランジスタと、前記第２のトランジスタは、共通化された１つのピラー下部拡散層を有することを特徴とする請求項３または４に記載の半導体装置。
【請求項６】
前記素子分離領域の少なくとも一部を挟むように互いに対向して設けられた第１および第２の活性領域と、
前記第1の活性領域内に配置された第１のシリコンピラーと、前記第２の活性領域内に配置された第２のシリコンピラーと、前記第１の端部が前記第１のシリコンピラーの側面に接し、前記第２の端部が前記第２のシリコンピラーの側面に接するように前記素子分離領域内に配置された１対の絶縁膜ピラーと、を有する複合ピラーと、
前記素子分離領域内に、前記１対の絶縁膜ピラーの間に位置すると共に前記第１および第２のシリコンピラーの側面と接しないように配置された前記絶縁領域と、
前記複合ピラーの外側の周囲側面を覆う第１のゲート電極と、
前記１対の絶縁膜ピラーの内側の側面ならびに前記第１および第２のシリコンピラーの側面と、前記絶縁領域の間に設けられた第２のゲート電極と、
前記第１のシリコンピラーならびに前記第１および第２のゲート電極を有する第１のトランジスタと、
前記第２のシリコンピラーならびに前記第１および第２のゲート電極を有する第２のトランジスタと、
を有することを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記シリコンピラーおよび絶縁膜ピラーにおける、前記複合ピラーの延在方向と垂直な方向の幅は等しいことを特徴とする請求項１〜６の何れか1項に記載の半導体装置。
【請求項８】
前記複合ピラーの延在方向と垂直な方向において、前記絶縁膜ピラーの幅は前記シリコンピラーの幅よりも大きいことを特徴とする請求項１〜６の何れか1項に記載の半導体装置。
【請求項９】
半導体基板内に活性領域、および前記活性領域の側面と接するように素子分離領域を形成する工程と、
（１）前記活性領域内にシリコンピラーと、前記素子分離領域に配置され第１の端部が前記側面を介して前記シリコンピラーに接し前記第１の端部から第２の端部に向って延在し第２の端部が前記側面を介して前記シリコンピラーに接する絶縁膜ピラーと、を有する複合ピラーと、（２）前記絶縁膜ピラーと前記シリコンピラーの間に空洞部と、を形成する工程と、
前記複合ピラーの外側の周囲側面を覆うように第１のゲート電極と、前記空洞部の内壁側面を構成する前記絶縁膜ピラーの内側の側面および前記シリコンピラーの側面上に第２のゲート電極と、を形成することにより、前記シリコンピラーならびに第１および第２のゲート電極を有するトランジスタを設ける工程と、
前記空洞部内に絶縁材料を埋め込むことにより、絶縁領域を形成する工程と、
前記素子分離領域上に位置する前記第１および第２のゲート電極に接続されるように、それぞれ第１および第２のコンタクトプラグを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
前記複合ピラーおよび空洞部を形成する工程において、
１つの前記活性領域内に１つのシリコンピラーを形成し、
前記絶縁膜ピラーの第１および第２の端部は、前記１つのシリコンピラーの側面に接するように前記複合ピラーを形成することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記複合ピラーおよび空洞部を形成する工程において、
１つの前記活性領域内に、第1および第２のシリコンピラーからなるシリコンピラー対を形成し、
前記第1のシリコンピラーと前記第１および第２の端部が前記第1のシリコンピラーの側面に接する第1の絶縁膜ピラーとを有する第1の複合ピラー、ならびに前記第２のシリコンピラーと前記第１および第２の端部が前記第２のシリコンピラーの側面に接する第２の絶縁膜ピラーとを有する第２の複合ピラーからなる複合ピラー対であって、前記第１および第２の複合ピラーは同一方向に延在する複合ピラー対を形成し、
前記トランジスタを設ける工程において、
前記第1のシリコンピラーを有する第1のトランジスタおよび前記第２のシリコンピラーを有する第２のトランジスタからなるトランジスタ対を形成することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１２】
前記第1および第２のトランジスタは、直列または並列に接続されることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記トランジスタを設ける工程において、
１つのトランジスタ対を構成する前記第１のトランジスタと前記第２のトランジスタは、共通化された１つのピラー下部拡散層を有するように前記トランジスタ対を形成することを特徴とする請求項１１または１２に記載の半導体装置の製造方法。
【請求項１４】
前記素子分離領域および活性領域を形成する工程において、
前記素子分離領域の少なくとも一部を挟むように互いに対向して第１および第２の活性領域を形成し、
前記複合ピラーおよび空洞部を形成する工程において、
前記第1の活性領域内に配置された第１のシリコンピラーと、前記第２の活性領域内に配置された第２のシリコンピラーと、前記第１の端部が前記第１のシリコンピラーに接し、前記第２の端部が前記第２のシリコンピラーに接するように前記素子分離領域内に配置された１対の絶縁膜ピラーと、を有する複合ピラーを形成し、
前記トランジスタを設ける工程において、
前記複合ピラーの外側の周囲側面を覆うように第１のゲート電極と、前記１対の絶縁膜ピラーの内側の側面ならびに前記第１および第２のシリコンピラーの側面上に第２のゲート電極とを形成することにより、前記第１のシリコンピラーならびに前記第１および第２のゲート電極を有する第１のトランジスタと、前記第２のシリコンピラーならびに前記第１および第２のゲート電極を有する第２のトランジスタと、を形成する工程と、
前記絶縁領域を形成する工程において、
前記素子分離領域内に、前記１対の絶縁膜ピラーの間に位置するように前記空洞部内に前記絶縁領域を形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１５】
前記シリコンピラーおよび絶縁膜ピラーにおける、前記複合ピラーの延在方向と垂直な方向の幅は等しいことを特徴とする請求項１１〜１４の何れか1項に記載の半導体装置の製造方法。
【請求項１６】
前記複合ピラーの延在方向と垂直な方向において、前記絶縁膜ピラーの幅は前記シリコンピラーの幅よりも大きいことを特徴とする請求項１１〜１４の何れか1項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
これまで、半導体装置の集積度の向上は、主にトランジスタの微細化によって達成されてきた。トランジスタの微細化はもはや限界に近づいており、これ以上トランジスタサイズを縮小すると、短チャネル効果などによって正しく動作しないおそれが生じている。
【０００３】
このような問題を根本的に解決する方法として、半導体基板を立体加工し、これによりトランジスタを３次元的に形成する方法が提案されている。中でも、半導体基板の主面に対して垂直方向に延びるシリコンピラーをチャネルとして用いるタイプの３次元構造からなる縦型トランジスタは、占有面積が小さく且つ完全空乏化によって大きなドレイン電流が得られるという利点を有している。
【０００４】
特許文献１（特開２００７−１８０３８９号公報）、特許文献２（特開２００９−０６５０２４号公報）、特許文献３（特開２００９−１５２６２９号公報）、特許文献４（特開２００８−３００６２３号公報）には、縦型トランジスタが開示されている。
【０００５】
図１６Ａ、Ｂは、特許文献４に記載された縦型トランジスタの主要部の模式図を示している。図１６Ａは平面図を、図１６ＢはＡ図のＢ−Ｂ断面を示している。シリコン半導体基板５０内に形成された素子分離領域５１と、素子分離領域５１で囲まれたシリコン基板５０からなる活性領域５２を有し、活性領域５２内に、活性領域５２のシリコン基板５０を表面から掘り下げることによって形成された第１シリコンピラー５３と第１シリコンピラー５３に隣接する第２シリコンピラー５４が配置されている。
【０００６】
第１シリコンピラー５３と第２シリコンピラー５４以外の活性領域５２の上面にはピラー下部酸化膜５６が形成されている。ピラー下部酸化膜５６の下にはピラー下部拡散層５７が各々のシリコンピラー５３、５４を囲むように形成されている。第１シリコンピラー５３の上端部にはＬＤＤ拡散層５８が形成され、ＬＤＤ拡散層５８上には積み上げシリコン層からなる積み上げ拡散層６０が配置されている。積み上げ拡散層６０の周囲側面には絶縁膜５９が形成されている。ＬＤＤ拡散層５８と積み上げ拡散層６０はピラー上部拡散層を構成している。第１シリコンピラー５３の周囲側面にはゲート絶縁膜（図示していない）を介して第１のゲート電極５５ａが形成されている。
【０００７】
一方、第２シリコンピラー５４の上面には絶縁膜６１が配置されており、ピラー上部拡散層は形成されていない。第２シリコンピラー５４の側面にはゲート絶縁膜（図示していない）を介して第２のゲート電極５５ｂが形成されている。第２のゲート電極５５ｂと第１のゲート電極５５ａは各々のピラー５３と５４との間の空間を埋設して接続されている。第２シリコンピラー５４にはピラー上部拡散層が形成されていないのでトランジスタとしては機能しない。第１シリコンピラー５３および第２シリコンピラー５４を覆うように、第１層間絶縁膜６２が形成され、第１層間絶縁膜６２上にさらに第２層間絶縁膜６３が形成されている。
【０００８】
第２層間絶縁膜６３および第１層間絶縁膜６２を貫通してピラー下部拡散層５７に接続する第１コンタクトプラグ６４が形成されている。また、第２層間絶縁膜６３を貫通してピラー上部拡散層に接続する第２コンタクトプラグ６５が形成されている。さらに、第２層間絶縁膜６３および第１層間絶縁膜６２の一部を貫通して第２のゲート電極５５ｂに接続する第３コンタクトプラグ６６が形成されている。各々のコンタクトプラグの上面に配線が接続されることにより、ピラー下部拡散層５６、ピラー上部拡散層５８（６０）、周囲側面を、ゲート絶縁膜を介して覆う第１のゲート電極５５ａからなる縦型トランジスタが開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００７−１８０３８９号公報
【特許文献２】特開２００９−０６５０２４号公報
【特許文献３】特開２００９−１５２６２９号公報
【特許文献４】特開２００８−３００６２３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上記特許文献４に記載された縦型トランジスタは、トランジスタとして機能する第１シリコンピラー５３の第１のゲート電極５５ａへの給電を、隣接する第２シリコンピラー５４の周囲に形成した第２のゲート電極５５ｂを介して、第３コンタクトプラグ６６および配線と接続することにより行なっている。第３コンタクトプラグ６６は、第２層間絶縁膜６３および第１層間絶縁膜６２の一部に第２のゲート電極５５ｂの上端面が露出するようにコンタクトホールを形成し、そのコンタクトホールを導体で埋設することにより形成される。コンタクトホールの形成はドライエッチング法により行なう。この時、ドライエッチングのマスクとなるコンタクトホールパターンが第２のゲート電極５５ｂ上端面からずれてしまうと、図２４Ｂに示しているように、第１層間絶縁膜６２を突き抜けてピラー下部拡散層５７に到達するコンタクトホールが形成されてしまう。結果的に第３コンタクトプラグ６６はピラー下部拡散層５７とショートした状態となりトランジスタ動作は不可となる問題が生じる。
【００１１】
また、第１シリコンピラー５３の一部の側面上に第１のゲート電極５５ａを設け、第１シリコンピラー５３の他の側面上に第１のゲート電極５５ａとは電気的に分離した形で追加のゲート電極を設ける場合がある。この追加のゲート電極は例えば、バックゲート電極として使用することができ、第１シリコンピラー５３に任意の電圧を与えることにより、第１のシリコンピラー５３の寸法が変動しても縦型トランジスタのＶｔを制御できるという利点がある。しかしながら、このような追加のゲート電極を設けた場合も、第１のゲート電極５５ａと同様に、活性領域５２上でゲート電極にコンタクトプラグを接続しようとすると、コンタクトホールパターンがずれてピラー下部拡散層５７とショートした状態となりトランジスタ動作は不可となる問題が生じる。
【００１２】
したがって、本発明は、ゲート電極給電コンタクトプラグとピラー下部拡散層とのショートを回避する縦型トランジスタを有する改良された半導体装置およびその製造方法を提供する。
【００１３】
また、本発明は、シリコンピラーを用いた縦型トランジスタを有する半導体装置であって、安定したトランジスタ特性を得ることが可能な半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【００１４】
一実施形態は、
半導体基板と、
前記半導体基板内に設けられた活性領域と、
前記半導体基板内に、前記活性領域の側面と接するように設けられた素子分離領域と、
前記活性領域の側面と接しないように素子分離領域上に配置された絶縁領域と、
前記活性領域に配置されたシリコンピラーと、前記素子分離領域に配置され第１の端部が前記側面を介して前記シリコンピラーに接し前記第１の端部から第２の端部に向って前記絶縁領域の周囲側面を覆うように延在し前記第２の端部が前記側面を介して前記シリコンピラーに接する絶縁膜ピラーと、を有する複合ピラーと、
前記複合ピラーの外側の周囲側面を覆う第１のゲート電極と、
前記絶縁膜ピラーの内側の側面および前記シリコンピラーの側面と、前記絶縁領域の周囲側面との間に設けられた第２のゲート電極と、
前記シリコンピラー、ならびに第１および第２のゲート電極を有するトランジスタと、
前記素子分離領域上に位置する第１および第２のゲート電極にそれぞれ接続された第１および第２のコンタクトプラグと、
を有することを特徴とする半導体装置に関する。
【００１５】
他の実施形態は、
半導体基板内に活性領域、および前記活性領域の側面と接するように素子分離領域を形成する工程と、
（１）前記活性領域内にシリコンピラーと、前記素子分離領域に配置され第１の端部が前記側面を介して前記シリコンピラーに接し前記第１の端部から第２の端部に向って延在し第２の端部が前記側面を介して前記シリコンピラーに接する絶縁膜ピラーと、を有する複合ピラーと、（２）前記絶縁膜ピラーと前記シリコンピラーの間に空洞部と、を形成する工程と、
前記複合ピラーの外側の周囲側面を覆うように第１のゲート電極と、前記空洞部の内壁側面を構成する前記絶縁膜ピラーの内側の側面および前記シリコンピラーの側面上に第２のゲート電極と、を形成することにより、前記シリコンピラーならびに第１および第２のゲート電極を有するトランジスタを設ける工程と、
前記空洞部内に絶縁材料を埋め込むことにより、絶縁領域を形成する工程と、
前記素子分離領域上に位置する前記第１および第２のゲート電極に接続されるように、それぞれ第１および第２のコンタクトプラグを形成する工程と、
を有することを特徴とする半導体装置の製造方法に関する。
【発明の効果】
【００１６】
第１および第２のゲート電極への給電コンタクトプラグとピラー下部拡散層とのショートを回避して縦型トランジスタの信頼性を向上させることができる。第１と第２のゲート電極の片方をバックゲート電極として任意の電圧を与えることで、シリコンピラーの寸法が変動しても縦型トランジスタのＶｔを制御することができる。
【図面の簡単な説明】
【００１７】
【図１】実施例１の半導体装置を表す図である。
【図２】実施例１の半導体装置の製造方法を表す図である。
【図３】実施例１の半導体装置の製造方法を表す図である。
【図４】実施例１の半導体装置の製造方法を表す図である。
【図５】実施例１の半導体装置の製造方法を表す図である。
【図６】実施例１の半導体装置の製造方法を表す図である。
【図７】実施例１の半導体装置の製造方法を表す図である。
【図８】実施例１の半導体装置の製造方法を表す図である。
【図９】実施例１の半導体装置の製造方法を表す図である。
【図１０】実施例１の半導体装置の製造方法を表す図である。
【図１１】実施例２の半導体装置を表す図である。
【図１２】実施例３の半導体装置を表す図である。
【図１３】実施例４の半導体装置を表す図である。
【図１４】実施例５の半導体装置を表す図である。
【図１５】実施例６の半導体装置を表す図である。
【図１６】関連する半導体装置を表す図である。
【発明を実施するための形態】
【００１８】
以下、添付図面を参照しながら、本発明の好ましい実施例について詳細に説明する。なお、これらの実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。
【００１９】
（実施例１）
図１Ａ〜図１Ｄは、本発明の好ましい実施例による半導体装置の構造を示す図であり、図１Ａは平面図、図１Ｂは図１ＡのＢ−Ｂ断面図、図１Ｃは図１ＡのＣ−Ｃ断面図、図１Ｄは図１ＡのＤ−Ｄ断面図である。
【００２０】
図１Ａ〜図１Ｄに示すように、本実施例による半導体装置はシリコンピラーと絶縁膜ピラーを合体させた複合ピラーを用いた縦型トランジスタであり、素子分離領域２に囲まれた活性領域３が配置される。活性領域３はＸ方向に対向する側面３ａ、３ｃと、Ｙ方向に対向する側面３ｂ、３ｄを有する矩形としているが、矩形である必要はない。活性領域３内のシリコン基板１には、活性領域３の一側面３ａに接して第１のシリコンピラー６が配置される。第１のシリコンピラー６はＸ方向に対向する側面６ａ、６ｃとＹ方向に対向する側面６ｂ、６ｄを有する矩形としているが、矩形である必要はない。
【００２１】
活性領域３の一側面３ａに接する素子分離領域２上には、素子分離領域２を構成する絶縁膜からなる第１の絶縁膜ピラー７が逆コの字形に配置される。第１の絶縁膜ピラー７はＸ方向に対向する内周囲側面７ａ、７ｃａ、７ｃｂ（７ｃａ、７ｃｂは１つの側面が２つに分離されている。）、とＹ方向に対向する内周囲側面７ｂ、７ｄとＸ方向に対向する外周囲側面７ｅとＹ方向に対向する内周囲側面７ｆ、７ｇを有する逆コの字形としているが、逆コの字形である必要はない。第１の絶縁膜ピラー７は、活性領域の一側面３ａ上において、第１のシリコンピラー６の側面６ａと接している。これにより、活性領域３と素子分離領域２に跨って、第１のシリコンピラー６と第１の絶縁膜ピラー７が合体したリング状の第１の複合ピラー８が構成される。すなわち、第１の絶縁膜ピラー７は、第１の端部４０が内周囲側面７ｃｂを介して第１のシリコンピラー６の側面６ａと接し、第２の端部４１が内周囲側面７ｃａを介して第１のシリコンピラー６の側面６ａと接する。第１の絶縁膜ピラー７は、第１の端部４０から第２の端部４１に向かって逆コの字状に延在するように設けられている。第１の絶縁膜ピラー７に周囲側面を覆われるように、素子分離領域３上には絶縁領域４２が設けられている。絶縁領域４２は、第１のシリコンピラー６から離間して設けられており、第１のシリコンピラー６の側面６ａとは接しない。
【００２２】
第１の絶縁膜ピラー７のＹ方向の幅Ｗ２は第１のシリコンピラー６のＹ方向の幅Ｗ３と同じとしているが、これに限るものではなく、広くても良いし、狭くてもよい。第１の絶縁膜ピラー７のＸ方向の幅は、特に制限されるものではないが、第２のゲート電極１３ｂ上に形成される第２のコンタクトプラグ２３が第1のシリコンピラー６と接触しない幅、すなわち第２のコンタクトプラグ２３のＸ方向の幅の半分を確保することが好ましい。また、第１のシリコンピラー６のＹ方向の幅Ｗ３は、活性領域３の一側面３ａの長さ、すなわち活性領域３のＹ方向の幅Ｗ１より狭い構成となっているが、これに限るものではなく、同じであっても良い。
【００２３】
第１のシリコンピラー６以外の活性領域３の上面にはピラー下部酸化膜１０が形成されている。さらに、ピラー下部酸化膜１０の下に位置するシリコン基板１の表面には、縦型トランジスタのソース／ドレイン拡散層の一方を構成するピラー下部拡散層１１が形成されている。
【００２４】
第１のシリコンピラー６の上端部にはＬＤＤ拡散層１５が形成され、ＬＤＤ拡散層１５の上面には積み上げシリコン層からなる積み上げ拡散層１７が設けられている。ＬＤＤ拡散層１５および積み上げ拡散層１７は、縦型トランジスタのソース／ドレイン拡散層の他の一方を構成するピラー上部拡散層１７ｃを構成している。
【００２５】
第１の複合ピラー８の外周部側面には第１のゲート電極１３ａが配置されている。第１のシリコンピラー６に注目すると、Ｘ方向に対向する一方の側面６ｃと、Ｙ方向に対向する２つの側面６ｂ、６ｄからなる３側面を覆うように、ゲート絶縁膜１２を介して第１のゲート電極１３ａが配置されている。第１のゲート電極１３ａと積み上げ拡散層１７とは、サイドウォール絶縁膜１６により絶縁されている。第１の複合ピラー８の内周部側面に接するように第２のゲート電極１３ｂが配置されている。第２のゲート電極１３ｂは、第１の絶縁膜ピラー７の内側の側面および第１のシリコンピラー６の側面６ａと、絶縁領域４２の周囲側面との間に設けられる。第１のシリコンピラー６に注目すると、Ｘ方向に対向する一方の側面６ａに、ゲート絶縁膜１２を介して第２のゲート電極１３ｂが配置されている。第２のゲート電極１３ｂと積み上げ拡散層１７とは、サイドウォール絶縁膜１６により絶縁されている。これにより、ピラー下部拡散層１１と、ピラー上部拡散層１７ｃと、第１のシリコンピラー６の側面６ｂ、６ｃ、６ｄを覆うゲート絶縁膜１２および第１のゲート電極１３ａと、第２のゲート電極１３ｂで第１の縦型トランジスタＴｒ１が構成されている。
【００２６】
複合ピラー８の周囲には、第１層間絶縁膜１４が形成され、さらに全面を覆うように第２層間絶縁膜１９が形成されている。第２層間絶縁膜１９、第１層間絶縁膜１４、およびピラー下部酸化膜１０を貫通して、ピラー下部拡散層１１への給電用となるコンタクトプラグ２１が形成されている。また、第２層間絶縁膜１９を貫通して、ピラー上部拡散層１７ａへの給電用となるコンタクトプラグ２２が形成されている。さらに、第２層間絶縁膜１９および第１層間絶縁膜１４の一部を貫通して、第２のゲート電極１３ｂへの給電用として第２のコンタクトプラグ２３、第１のゲート電極１３ａへの給電用として第１のコンタクトプラグ２４が形成されている。各コンタクトプラグ２２、２３、２４は配線２５に接続されている。
【００２７】
以上説明したように、本実施例の半導体装置によれば、縦型トランジスタＴｒ１となる第１のシリコンピラー６と第1の絶縁膜ピラー７を持つリング状の複合ピラー８を内周側面の一辺が素子分離領域２と活性領域３の境界上にくるように形成している。したがって、第１のシリコンピラー６の外周囲側面に形成される第1のゲート電極１３ａを素子分離領域２上に形成することが可能となる。これによって第１のゲート電極１３ａへの給電用となる第１のコンタクトプラグ２４を素子分離領域２上に形成することが可能となる。したがって、第１のコンタクトプラグ２４が形成される平面位置が第１のゲート電極１３ａの位置に対してずれてしまい、コンタクトプラグ２１と同じ深さまで形成された場合であっても、第１のコンタクトプラグ２４の下には素子分離領域２を構成する絶縁膜が存在しており、シリコン基板１とのショートを回避することができる。
【００２８】
第１のシリコンピラー６の内周囲側面に形成される第２のゲート電極１３ｂの一部を素子分離領域２上に形成することが可能となる。これによって第２のゲート電極１３ｂへの給電用となる第２のコンタクトプラグ２３を素子分離領域２上に形成することが可能となる。したがって、第２のコンタクトプラグ２３が形成される平面位置が第２のゲート電極１３ｂの位置に対してずれてしまい、コンタクトプラグ２１と同じ深さまで形成された場合であっても、第２のコンタクトプラグ２３の下には素子分離領域２を構成する絶縁膜が存在しており、シリコン基板１とのショートを回避することができる。
【００２９】
また、外周側面の第１のゲート電極１３ａと内周側面の第２のゲート電極１３ｂは電気的に分離しているので、片方をバックゲート電極として任意の電圧を与えることができる構造にすることで第1のシリコンピラー６の寸法が変動しても縦型トランジスタＴｒ１のＶｔを制御することが可能となる。
【００３０】
以下、図１Ａの平面図および図２〜図１０を用いて、図１に示した半導体装置の製造方法について説明する。図２〜図１０は、図１ＡにおけるＢ−Ｂ断面図を示している。
【００３１】
まず、図２に示すように、ｐ型単結晶シリコン基板（以下、「基板」と記載する）１の上面に、周知のＳＴＩ法により、酸化シリコン膜からなる絶縁膜で埋設された深さＤ１が２５０ｎｍの素子分離領域２を形成する。これにより、素子分離領域２で囲まれ、基板１からなる活性領域３が形成される。活性領域３はＸ方向に対向する第１の側面３ａと第３の側面３ｃ、および第１の側面３ａと第３の側面３ｃとの間に位置しＹ方向に対向する第２の側面３ｂ、第４の側面３ｄ（図２中には、第２の側面３ｂと第４の側面３ｄを示していない）とを有する矩形の平面形状とするが、これに限るものではない。次に、基板１上の全面に厚さ５ｎｍの酸化シリコン膜からなるパッド酸化膜４および厚さ１００ｎｍの窒化シリコン膜５を形成する。
【００３２】
次に、図３に示すように、公知のフォトリソグラフィ技術およびドライエッチング技術を用いて窒化シリコン膜５および酸化シリコン膜４をエッチングしてマスク窒化膜５ａを形成する。マスク窒化膜５ａは活性領域３と素子分離領域２とに跨り、活性領域３の一側面と重なる位置か素子分離領域２にかけての内周部にはマスク窒化膜５ａがない様にリング状に形成する。本実施例では、第１の側面３ａと重なる位置に形成しているが、これに限るものではなく、他の一側面に形成しても良い。次にマスク窒化膜５ａをマスクとして活性領域３を構成する基板１と素子分離領域２を構成する酸化シリコン膜を同時にエッチングして活性領域３に位置する第１のシリコンピラー６と素子分離領域に位置する第１の絶縁膜ピラー７を形成する。第１のシリコンピラー６は、Ｘ方向に対向する第１の側面６ａと第３の側面６ｃ、および第１の側面６ａと第３の側面６ｃの間に位置しＹ方向に対向する第２の側面６ｂと第４の側面６ｄ（図３中には、第２の側面６ｂと第４の側面６ｄを示していない）を有する矩形の平面形状となっている。一方、第１の絶縁膜ピラー７は、内側にＸ方向に対向する第１の側面７ａと第３の側面７ｃ、および第１の側面７ａと第３の側面７ｃの間に位置しＹ方向に対向する第２の側面７ｂと第４の側面７ｄ（図３中には、第２の側面７ｂと第４の側面７ｄを示していない）とを有し、外側にＸ方向に対向する第１の側面７ｅ、および第１の側面７eと内側の第３の側面７ｃの間に位置しＹ方向に対向する第２の側面７ｆと第４の側面７g（図３中には、第２の側面７ｆと第４の側面７ｇを示していない）とを有する内側に空洞部を有する矩形の平面形状となっている。
【００３３】
第１のシリコンピラー６のＹ方向の幅Ｗ３は活性領域３のＹ方向の幅Ｗ１よりも小さくなるように形成する。すなわち、第１のシリコンピラー６のＹ方向に対向する第２の側面６ｂと第４の側面６ｄとが活性領域３内に位置するように形成する。また、第１の絶縁膜ピラー７のＹ方向の幅Ｗ２は、第1のシリコンピラー６のＹ方向の幅Ｗ３と同じでも良いし、異なっていても良い。本実施例では第１のシリコンピラー６の高さ、すなわち基板表面１ａから第１のシリコンピラー６の底面６ｅまでの深さＤ２は例えば１５０ｎｍとする。なお、本実施例では活性領域３を構成する基板１と素子分離領域２を構成する酸化シリコン膜を、フッ素含有プラズマを用いて同時にエッチングしているが、別々にエッチングしても良い。すなわち、酸化シリコン膜をエッチングする条件で素子分離領域２の酸化シリコン膜を先にエッチングし、シリコンをエッチングする条件で活性領域３の基板シリコンを後でエッチングしても良い。いずれの場合も第１のシリコンピラー６の底面の位置６ｅとエッチングされた素子分離領域の上面２ｅの位置とが面一となるように形成する。
【００３４】
次に、図４に示すように、厚さが例えば１０ｎｍの窒化シリコン膜を全面に形成する。窒化シリコン膜は、原料ガスにジクロロシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）を用い、温度７５０℃、圧力６０Ｐａを条件とするＬＰＣＶＤ法により形成する。ＬＰＣＶＤ法で形成する窒化シリコン膜は段差被覆性に優れており、第１のシリコンピラー６の側面においても一様な膜厚の窒化シリコン膜を形成することができる。次に、フッ素含有プラズマを用いたドライエッチング法により、窒化シリコン膜を全面エッチバックして第１のシリコンピラー６の全側面に第１サイドウォール窒化膜９を形成する。次に、熱酸化法を用いて、活性領域３内に露出している基板表面６ｅに厚さが例えば２０ｎｍの酸化シリコン膜からなるピラー下部絶縁膜１０を選択的に形成する。次に、全面にリンおよび砒素などのｎ型不純物をイオン注入し、活性領域３内に形成されているピラー下部絶縁膜１０の下の基板１の表面にピラー下部絶縁膜１０の底面と接するピラー下部拡散層１１を形成する。イオン注入した後、例えば１０００℃、１０秒の熱処理を施して不純物を活性化させ、ｎ型半導体領域とする。ピラー下部拡散層１１は第１のシリコンピラー６をチャネルとする縦型トランジスタのソースもしくはドレインの一方の拡散層となる。ピラー下部拡散層１１の不純物濃度は１×１０２０〜１×１０２１ａｔｏｍｓ／ｃｍ３となるようにする。この注入においては、第１のシリコンピラー６の側壁を第１サイドウォール窒化膜９で被覆しているので、ピラー内部にリンや砒素が注入されることを回避できる。
【００３５】
次に、図５に示すように、第１のシリコンピラー６の側面に形成した第１サイドウォール窒化膜９を例えば１５０℃に加熱した燐酸液に浸漬して、除去する。この時、マスク窒化膜５ａも上面から１０ｎｍ程度エッチングされるが、元の厚さが１００ｎｍと厚いので、十分な厚さとなる９０ｎｍ程度、残すことができる。これにより、第１のシリコンピラー６を構成する第１の側面６ａ、第２の側面６ｂ、第３の側面６ｃ、第４の側面６ｄ（図５中には、第２の側面６ｂと第４の側面６ｄを示していない）に基板シリコンが露出する。
【００３６】
次に、図６に示すように、熱酸化法により第１のシリコンピラー６の側面に酸化シリコン膜からなる厚さが例えば５ｎｍのゲート絶縁膜１２を形成する。これにより基板シリコンが露出していた第１のシリコンピラー６を構成する第１の側面６ａ、第２の側面６ｂ、第３の側面６ｃ、第４の側面６ｄ（図６中には、第２の側面６ｂと第４の側面６ｄを示していない）にゲート絶縁膜１２が形成される。次に、全面に、リンを５×１０２０ａｔｏｍｓ／ｃｍ３、含有する非晶質シリコン膜をＬＰＣＶＤ法により形成する。非晶質シリコン膜の膜厚は５〜２０ｎｍとする。原料ガスにはモノシラン（ＳｉＨ４）もしくはジシラン（Ｓｉ２Ｈ６）とホスフィン（ＰＨ３）とを用い、温度５３０℃、圧力６０Ｐａの条件で形成する。次に、臭素と塩素と酸素を含有するプラズマを用いたドライエッチング法により非晶質シリコン膜を全面エッチバックして、ゲート絶縁膜１２の表面を含む第１のシリコンピラー６の全側面ならびに第１の絶縁膜ピラー７の外側および内側の周囲側面に、リンを含有する非晶質シリコン膜をサイドウォールとして残存させる。この時、サイドウォール非晶質シリコン膜の上端面１３ｄがマスク窒化膜５ａの上面５ｂとパッド酸化膜４の上面との間の位置でマスク窒化膜５ａの側壁と接するようにする。非晶質シリコン膜の上端面１３ｄがパッド酸化膜４の上面より下に位置すると、エッチバックしている間に第１のシリコンピラー６の肩部に位置するゲート絶縁膜１２が露出してしまい、後の工程で実施される洗浄でエッチングされて消失するので好ましくない。
【００３７】
次に、例えば１０００℃、１０秒の熱処理を施して非晶質シリコン膜を多結晶シリコン膜に変換させると同時に、膜中に含有される不純物のリンを活性化させｎ型導体に変換させる。これにより、第１の複合ピラー８の外側の周囲側面には第１のゲート電極１３ａが形成され、空洞部の内壁側面を構成する第１の絶縁膜ピラー７の内側の側面および第１のシリコンピラー６の側面６ａ上には第２のゲート電極１３ｂが形成される。次に、回転塗布法により、マスク窒化膜５ａを覆うように第１層間絶縁膜１４を形成し、その後第１層間絶縁膜１４をＣＭＰ技術を用いてマスク窒化膜５ａの上面５ｂが露出するように平坦化する。マスク窒化膜５ａはＣＭＰのストッパー膜として機能する。これにより、マスク窒化膜５ａの上面５ｂと第１層間絶縁膜１４の上面１４ａとが面一の状態となる。この際、第１の絶縁膜ピラー７と第１のシリコンピラー６で囲まれる空洞部内にも絶縁材料が形成され、第１層間絶縁膜１４の一部として絶縁領域が形成される。
【００３８】
次に、図７に示すように、マスク窒化膜５ａを例えば１５０℃に加熱した燐酸液に浸漬して除去する。これにより第１層間絶縁膜１４の一部と第１のゲート電極１３ａの一部で構成される側壁５ｃとパッド酸化膜４で構成される底面を有する開口５ｄが第１のシリコンピラー６の上面に一致する平面形状で形成される。この後、全面にリンをイオン注入することにより、第１のシリコンピラー６の上端部表面にＬＤＤ拡散層１５を形成する。ＬＤＤ拡散層の不純物濃度は１×１０１８〜１×１０１９ａｔｏｍｓ／ｃｍ３とする。
【００３９】
次に、図８に示すように、パッド酸化膜４をフッ酸含有溶液により除去し、ＬＤＤ拡散層１５の上面を露出させる。その後、全面に、前述のＬＰＣＶＤ法により、厚さが例えば１０ｎｍの窒化シリコン膜を形成する。次に、ドライエッチングにより全面エッチバックして側壁５ｃに第２サイドウォール窒化膜１６を形成する。次に、選択エピタキシャル成長法により、露出しているＬＤＤ拡散層１５の上面に単結晶の積み上げシリコン層からなる積み上げ拡散層１７を形成する。選択エピタキシャル成長法はＬＤＤ拡散層１５を構成する単結晶シリコン基板の表面に露出している結晶を種として成長するので成長したシリコン膜は必然的に単結晶状態となっている。選択エピタキシャル成長により単結晶シリコンを成長させるには、大気圧以下の水素雰囲気中で原料ガスとしてジクロロシラン（ＳｉＨ２Ｃｌ２）と塩化水素（ＨＣｌ）を用い、温度７５０〜９００℃の範囲の条件を用いればよい。また、原料ガス中にホスフィン（ＰＨ３）を導入すれば、リンを含有するｎ型単結晶シリコンを形成することができる。この方法では成膜段階で単結晶となって導電性を有している。したがって、後の活性化のための熱処理は不要となる。一方、積み上げ拡散層１７は、多結晶シリコンで形成しても良い。この場合には、上記条件の内、水素に加えて窒素を含有する雰囲気を用いれば良い。窒素を導入することによりＬＤＤ拡散層１５を構成する単結晶シリコン基板の表面に露出している結晶が窒素で終端されてしまうため種として機能しなくなり、エピタキシャル成長にはならず多結晶状態のシリコンが形成される。多結晶シリコンであってもＬＤＤ拡散層１５上にのみ選択的に形成することが可能である。単結晶シリコンの成長では種々の結晶面が成長膜の上面に現れるために成長した膜の表面は凹凸を有することとなる。しかし、多結晶状態で形成したシリコン膜は凹凸を極めて小さく、より平坦な表面を有する積み上げシリコン膜１７を形成することができる。この場合も原料ガス中にホスフィン（ＰＨ３）を導入すれば、リンを含有するｎ型多結晶シリコンを形成することができる。
【００４０】
積み上げ拡散層１７は第１層間絶縁膜１４の上面より低い厚さ、すなわち開口５ｄの深さを超えない厚さで形成する。なお、成膜中に不純物を導入せずノンドープのシリコン膜として形成した後、イオン注入法を用いてリンや砒素を導入することもできる。この場合には、イオン注入後に不純物を活性化させるための熱処理を行なう必要がある。積み上げ拡散層１７中の不純物濃度は１×１０２０〜１×１０２１ａｔｏｍｓ／ｃｍ３となるようにする。ＬＤＤ拡散層１５と積み上げシリコン膜１７とは、ピラー上部拡散層１８として機能する。
【００４１】
次に、図９に示すように、全面に、ＣＶＤ法、もしくは回転塗布法により酸化シリコン膜を形成した後、ＣＭＰ法により表面を平坦化して第１層間絶縁膜１４上の厚さが例えば８０ｎｍとなる第２層間絶縁膜１９を形成する。次に、リソグラフィとドライエッチング法により、第１コンタクトホール２０ａ、第２コンタクトホール２０ｂ、第３コンタクトホール２０ｃ、第４コンタクトホール２０ｄを同時に形成する。第１コンタクトホール２０ａは、第２層間絶縁膜１９、第１層間絶縁膜１４、ピラー下部絶縁膜１０を貫通して形成され、底面にピラー下部拡散層１１の上面が露出している。第２コンタクトホール２０ｂは、第２の層間絶縁膜１９を貫通して形成され、底面にピラー上部拡散層１８を構成する積み上げシリコン膜１７が露出している。第３コンタクトホール２０ｃ、第４コンタクトホール２０ｄは、第２層間絶縁膜１９と第１層間絶縁膜１４の一部を貫通して形成され、底面にそれぞれ第２のゲート電極１３ｂ、第１のゲート電極１３ａが露出している。
【００４２】
第３コンタクトホール２０ｃ、第４コンタクトホール２０ｄの形成において、従来技術のように、同一の活性領域内にピラーと隣接して形成したダミーピラーの端部にゲート電極給電用のコンタクトホールを形成すると、パターンの合わせズレに起因してピラー下部拡散層が露出してしまい、コンタクトプラグを形成した段階でゲート電極とピラー下部拡散層がショートする問題が発生する。しかし、本実施例では、ゲート給電コンタクトホールを深い絶縁膜で構成される素子分離領域２内に形成しているので第２のコンタクトプラグ２３、第１のコンタクトプラグ２４を形成しても第１のゲート電極１３ａ、および第２のゲート電極１３ｂとピラー下部拡散層１１がショートする問題は発生しない。
【００４３】
図１Ａの平面図に示すように、第３コンタクトホール２０ｃは、第１の絶縁膜ピラー７の一側面７ａに重なる位置に形成されているが、これに限るものではなく、Ｙ方向に対向する側面７ｂ、７ｄのいずれかに重なる位置に形成しても良い。第４コンタクトホール２０ｄは第１の絶縁膜ピラー７の一側面７ｅに重なる位置に形成されているが、これに限るものではなく、Ｙ方向に対向する側面７ｆ、７ｇのいずれかに重なる位置に形成しても良い。また、第１コンタクトホール２０ａは、活性領域３のＹ方向における中央に形成されているが、活性領域３内で第１のゲート電極１３ａに接触しない位置であれば良い。
【００４４】
次に、図１０に示すように、全面にコバルト膜をスパッタ法で形成した後、５００〜８００℃の温度で熱処理する。これにより、第１コンタクトホール２０ａの底面に露出するピラー下部拡散層１１上、第２コンタクトホール２０ｂの底面に露出する積み上げシリコン膜１７上、および第３コンタクトホール２０ｃの底面に露出する第２のゲート電極１３ｂ上、および第４コンタクトホール２０ｄの底面に露出する第１のゲート電極１３ａ上に形成されたコバルト膜は、露出表面を構成しているシリコンと反応しコバルトシリサイド膜に変換される。コバルトシリサイド膜はコンタクトプラグの接触抵抗を低減に寄与する。次に、各々のコンタクトホール２０ａ〜２０ｄの側壁、および第２層間絶縁膜１９の上面に形成されている未反応のコバルト膜を硫酸液により除去する。
【００４５】
次に、ＣＶＤ法によりチタン（Ｔｉ）と窒化チタン（ＴｉＮ）からなるバリヤ層を各々のコンタクトホールが埋設されない厚さで順次に形成する。コバルトシリサイド膜とＴｉＮの接触は抵抗が増大するが、間にＴｉを介在させることにより低抵抗を維持することができる。次に、ＣＶＤ法により、各々のコンタクトホールを埋設する厚さでタングステン（Ｗ）を全面に形成する。その後、ＣＭＰ法により第２層間絶縁膜１９上に形成されているＷ／ＴｉＮ／Ｔｉ積層膜を除去する。これにより、底面のコバルトシリサイド膜を有し、Ｗ／ＴｉＮ／Ｔｉ積層膜で埋設されたコンタクトプラグ２１、コンタクトプラグ２２、第２のコンタクトプラグ２３、第１のコンタクトプラグ２４が形成される。コンタクトプラグ２１はピラー下部拡散層１１の給電用、コンタクトプラグ２２はピラー上部拡散層１７ｃの給電用、第２のコンタクトプラグ２３は縦型トランジスタのバックゲート電極（第２のゲート電極）１３ｂの給電用、第１のコンタクトプラグ２４は縦型トランジスタの第１のゲート電極１３ａの給電用として機能する。以下、図１Ｂに示すように、各々のコンタクトプラグに接続する配線２５を形成することにより第１のシリコンピラー６からなる縦型トランジスタＴｒ１が形成される。
【００４６】
以上説明したように、本実施例の半導体装置の製造方法によれば、縦型トランジスタＴｒ１となる第１のシリコンピラー６と第1の絶縁膜ピラー７を持つリング状の複合ピラー８を、内周側面の一辺が素子分離領域２と活性領域３の境界上にくるように形成している。したがって、第１のシリコンピラー６の外周囲側面に形成される第１のゲート電極１３ａの一部を素子分離領域２上に形成することが可能となる。これによって第１のゲート電極１３ａへの給電用となる第１のコンタクトプラグ２４を素子分離領域２上に形成することが可能となる。したがって、第１のコンタクトプラグ２４が形成される平面位置が第１のゲート電極１３ａの位置に対してずれてしまい、コンタクトプラグ２１と同じ深さまで形成された場合であっても、第１のコンタクトプラグ２４の下には素子分離領域２を構成する絶縁膜が存在しており、シリコン基板１とのショートを回避することができる。
【００４７】
同様に第１のシリコンピラー６の内周囲側面に形成される第２のゲート電極１３ｂの一部を素子分離領域２上に形成することが可能となる。これによって第２のゲート電極１３ｂへの給電用となる第２のコンタクトプラグ２３を素子分離領域２上に形成することが可能となる。したがって、第２のコンタクトプラグ２３が形成される平面位置が第２のゲート電極１３ｂの位置に対してずれてしまい、コンタクトプラグ２１と同じ深さまで形成された場合であっても、第２のコンタクトプラグ２３の下には素子分離領域２を構成する絶縁膜が存在しており、シリコン基板１とのショートを回避することができる。
【００４８】
また、外周側面の第１のゲート電極１３ａと内周側面の第２のゲート電極１３ｂは電気的に分離しているので、片方をバックゲート電極として任意の電圧を与えることができる構造にすることでシリコンピラー６の寸法が変動しても縦型トランジスタＴｒ１のＶｔを制御することが可能となる。
【００４９】
（実施例２）
図１１Ａ、Ｂは、実施例２の構成を示している。図１に示した半導体装置の構成では一つの活性領域３に一つのシリコンピラーからなる縦型トランジスタＴｒ１が示されているが、本実施例では一つの活性領域３において対向する側面の各々に接する一対のシリコンピラーからなる縦型トランジスタの構成について説明する。本実施例における一対の縦型トランジスタは直列接続、もしくは並列接続することによって一つの縦型トランジスタとして機能するものである。なお、図１１Ａは平面図、図１１Ｂは図１１ＡのＢ−Ｂ断面を示している。
【００５０】
図１１Ａ，Ｂに示すように、シリコン基板１の表面に素子分離領域２で囲まれた活性領域３が設けられる。実施例１と同様に、活性領域３はＸ方向に対向する側面３ａ、３ｃと、Ｙ方向に対向する側面３ｂ、３ｄを有する矩形としている。活性領域３内のシリコン基板１には、活性領域３の一側面３ａに接して第１のシリコンピラー６ａ１が配置される。また、一側面３ａに対向する他の一側面３ｃに第２のシリコンピラー６ｂ１が配置される。第１のシリコンピラー６ａ１はＸ方向に対向する側面６ａａ、６ａｃとＹ方向に対向する側面６ａｂ、６ａｄを有する矩形となっている。一方、第２のシリコンピラー６ｂはＸ方向に対向する側面６ｂａ、６ｂｃとＹ方向に対向する側面６ｂｂ、６ｂｄを有する矩形となっている。第１のシリコンピラー６ａ１および第２のシリコンピラー６ｂ１はシリコンピラー対を構成する。
【００５１】
活性領域３の一側面３ａに接する素子分離領域２上には、素子分離領域２を構成する絶縁膜からなる第１の絶縁膜ピラー７ａ１が逆コの字形に配置される。また、一側面３ａに対向する他の一側面３ｃに接する素子分離領域２上には、第２の絶縁膜ピラー７ｂ１がコの字形に配置される。第１の絶縁膜ピラー７ａ１は、第１の端部４０ａの側面７ａｃｂが活性領域の一側面３ａ上において、第１のシリコンピラー６ａ１の側面６ａａと接し、第２の端部４１ａの側面７ａｃａが活性領域の一側面３ａ上において、第１のシリコンピラー６ａ１の側面６ａａと接している。また、第１の端部４０ａから第２の端部４１ａに向かって、絶縁領域４２ａの周囲側面を覆うように延在している。絶縁領域４２ａは、第１の絶縁膜ピラー７ａ１によって活性領域から離間されており、第１のシリコンピラー６ａ１の側面６ａａとは接しないようになっている。これにより、活性領域３と素子分離領域２に跨って、第１のシリコンピラー６ａ１と第１の絶縁膜ピラー７ａ１が合体した、リング状の第１の複合ピラー８ａが構成される。
【００５２】
一方、第１の絶縁膜ピラー７ｂ１は、第１の端部４０ｂの側面７ｂｃｂが活性領域の一側面３ｃ上において、第２のシリコンピラー６ｂ１の側面６ｂａと接し、第２の端部４１ｂの側面７ｂｃａが活性領域の一側面３ｃ上において、第２のシリコンピラー６ｂ１の側面６ｂａと接している。また、第１の端部４０ｂから第２の端部４１ｂに向かって、絶縁領域４２ｂの周囲側面を覆うように延在している。絶縁領域４２ｂは、第２の絶縁膜ピラー７ｂ１によって活性領域から離間されており、第２のシリコンピラー６ｂ１の側面６ｂａとは接しないようになっている。これにより、活性領域３と素子分離領域２に跨って、第２のシリコンピラー６ｂ１と第２の絶縁膜ピラー７ｂ１が合体した第２の複合ピラー８ｂが構成される。第１の複合ピラー８ａと第２の複合ピラー８ｂはいずれもＸ方向に延在する構成となっている。第１の複合ピラー８ａおよび第２の複合ピラー８ｂは複合ピラー対を構成する。第１の複合ピラー８ａと第２の複合ピラー８ｂはいずれも同一の方向に延在する必要がある。ただし、Ｙ方向に同じ位置である必要はない。図１１Ａでは、第１の複合ピラー８ａと第２の複合ピラー８ｂはいずれもＹ方向の中心がＢ−Ｂ線に一致して同じ位置となるように記載されているが、その必要はなくＹ方向にずれていても構わない。なお、各々の複合ピラーの基本的構成は実施例１と同じであるので重複する説明は省略する。
【００５３】
第１のシリコンピラー６ａ１、第２のシリコンピラー６ｂ１以外の活性領域３の上面にはピラー下部酸化膜１０が形成されている。さらに、ピラー下部酸化膜１０の下に位置するシリコン基板１の表面には、縦型トランジスタのソース／ドレイン拡散層の一方を構成するピラー下部拡散層１１が形成されている。ピラー下部拡散層１１は、対向する二つの縦型トランジスタＴｒ１、Ｔｒ２の共通の下部拡散層となっている。
【００５４】
第１のシリコンピラー６ａ１の上端部には第１のＬＤＤ拡散層１５ａが形成され、ＬＤＤ拡散層１５ａの上面には積み上げシリコン層からなる積み上げ拡散層１７ａが設けられている。また、第２のシリコンピラー６ｂ１の上端部には第２のＬＤＤ拡散層１５ｂが形成され、ＬＤＤ拡散層１５ｂの上面には積み上げシリコン層からなる積み上げ拡散層１７ｂが設けられている。ＬＤＤ拡散層１５ａと積み上げ拡散層１７ａ、およびＬＤＤ拡散層１５ｂと積み上げ拡散層１７ｂは、それぞれ縦型トランジスタのソース／ドレイン拡散層の他の一方を構成するピラー上部拡散層１７ｃ、１７ｄを構成している。
【００５５】
第１の複合ピラー８ａの外周部側面には第１のゲート電極１３ａａが配置されている。第１のシリコンピラー６ａ１に注目すると、Ｘ方向に対向する一方の側面６ａｃと、Ｙ方向に対向する２つの側面６ａｂ、６ａｄからなる３側面を覆うように、ゲート絶縁膜１２ａを介して第１のゲート電極１３ａａが配置されている。第１のゲート電極１３ａａと積み上げ拡散層１７ａとは、サイドウォール絶縁膜１６により絶縁されている。同様に第１の複合ピラー８ａの内周部側面（第１の絶縁膜ピラー７ａの内側の側面および第１のシリコンピラー６ａの側面６ａａと、絶縁領域４２ａの周囲側面との間）には第２のゲート電極１３ａｂが配置されている。第１のシリコンピラー６ａ１に注目すると、Ｘ方向に対向する一方の側面６ａａに、ゲート絶縁膜１２ａを介して第２のゲート電極１３ａｂが配置されている。第２のゲート電極１３ａｂと積み上げ拡散層１７ａとは、サイドウォール絶縁膜１６により絶縁されている。これにより、ピラー下部拡散層１１と、ピラー上部拡散層１７ｃと、第１のシリコンピラー６側面６ａｂ、６ａｃ、６ａｄを覆うゲート絶縁膜１２ａおよび第１のゲート電極１３ａａと、第２のゲート電極１３ａｂで第１の縦型トランジスタＴｒ１が構成されている。
【００５６】
また、第２の複合ピラー８ｂの外周部側面には第１のゲート電極１３ｂａが配置されている。第２のシリコンピラー６ｂ１に注目すると、Ｘ方向に対向する一方の側面６ｂｃと、Ｙ方向に対向する２つの側面６ｂｂ、６ｂｄからなる３側面を覆うように、ゲート絶縁膜１２ｂを介して第１のゲート電極１３ｂａが配置されている。第１のゲート電極１３ｂａと積み上げ拡散層１７ｂとは、サイドウォール絶縁膜１６により絶縁されている。同様に、第２の複合ピラー８ｂの内周部側面（第２の絶縁膜ピラー７ｂの内側の側面および第２のシリコンピラー６ｂの側面６ｂａと、絶縁領域４２ｂの周囲側面との間）には第２のゲート電極１３ｂｂが配置されている。第２のシリコンピラー６ｂ１に注目すると、Ｘ方向に対向する一方の側面６ｂａに、ゲート絶縁膜１２ｂを介して第２のゲート電極１３ｂｂが配置されている。第２のゲート電極１３ｂｂと積み上げ拡散層１７ｂとは、サイドウォール絶縁膜１６により絶縁されている。これにより、ピラー下部拡散層１１と、ピラー上部拡散層１７ｄと、第２のシリコンピラー６ｂ１の側面６ｂｂ、６ｂｃ、６ｂｄを覆うゲート絶縁膜１２ｂおよび第１のゲート電極１３ｂａと、第２のゲート電極１３ｂｂで第２の縦型トランジスタＴｒ２が構成されている。第１の縦型トランジスタＴｒ１および第２の縦型トランジスタＴｒ２はトランジスタ対を構成する。ピラー下部拡散層１１は、第１の縦型トランジスタＴｒ１と第２の縦型トランジスタＴｒ２で共有される。
【００５７】
第１の複合ピラー８ａ、および第２の複合ピラー８ｂの周囲には、第１層間絶縁膜１４が形成され、さらに全面を覆うように第２層間絶縁膜１９が形成されている。第２層間絶縁膜１９、第１層間絶縁膜１４、およびピラー下部酸化膜１０を貫通して、ピラー下部拡散層１１への給電用となるコンタクトプラグ２１が形成されている。また、第２層間絶縁膜１９を貫通して、ピラー上部拡散層１７ｃおよび１７ｄへの給電用となるコンタクトプラグ２２ａおよび２２ｂが形成されている。さらに、第２層間絶縁膜１９および第１層間絶縁膜１４の一部を貫通して、第２のゲート電極１３ａｂおよび１３ｂｂへの給電用として第２のコンタクトプラグ２３ａおよび２３ｂ、第１のゲート電極１３ａａおよび１３ｂａへの給電用として第１のコンタクトプラグ２４ａおよび２４ｂが形成されている。各コンタクトプラグ２１、２２ａ、２３ａ、２４ａ、２２ｂ、２３ｂおよび２４ｂには配線２５が接続されている。
【００５８】
以上説明したように、本実施例によれば、第１の縦型トランジスタＴｒ１および第２の縦型トランジスタは共に、実施例１と同様に絶縁膜ピラー７ａ１、７ｂ１を有しており、第２のゲート電極への給電用の第２のコンタクトプラグ２３ａおよび２３ｂ、第１のゲート電極への給電用の第１のコンタクトプラグ２４ａおよび２４ｂを素子分離領域２に形成された絶縁膜ピラー７ａ１、７ｂ１の周囲側面に位置するゲート電極と重なる位置に設けている。したがって、第２のコンタクトプラグ２３ａおよび２３ｂ、第１のコンタクトプラグ２４ａおよび２４ｂとシリコン基板１とのショートを回避することができる。さらに、外周側面の第１のゲート電極１３ａａおよび１３ｂａと、内周側面の第２のゲート電極１３ａｂおよび１３ｂｂは電気的に分離しているので、片方をバックゲート電極として任意の電圧を与えることができる構造にすることでシリコンピラー６ａ１および６ｂ１の寸法が変動しても縦型トランジスタＴｒ１、Ｔｒ２のＶｔを制御することが可能となる。
【００５９】
また、本実施例によれば、第１の縦型トランジスタＴｒ１を構成する第１のシリコンピラー６ａ１を活性領域３の一側面３ａに接するように設けると共に、第２の縦型トランジスタＴｒ２を構成する第２のシリコンピラー６ｂ１を同じ活性領域３の一側面３ａに対向する位置にある他の一側面３ｃに接するように設けている。したがって、複合ピラー８ａおよび８ｂを形成する時、活性領域３に対してＸ方向にパターンずれが生じたとしても、第１のシリコンピラー６ａ１のＸ方向の幅Ｗ４と第２のシリコンピラー６ｂ１のＸ方向の幅Ｗ５との合計幅は常に一定に保持することができる。例えば、パターンずれのない理想的状態におけるＷ４およびＷ５が各々３０ｎｍとする。この時、合計幅は６０ｎｍである。複合ピラー８ａ、８ｂの形成時にパターンがＸ方向の左側に５ｎｍずれたと仮定すると、Ｗ４は２５ｎｍとなり、Ｗ５は３５ｎｍとなる。しかし、合計幅は６０ｎｍでずれない場合と同じとなる。したがって、第１の縦型トランジスタＴｒ１と第２の縦型トランジスタＴｒ２を直列に接続した一つの縦型トランジスタ、もしくは並列に接続した一つの縦型トランジスタとして用いれば、シリコンピラーの幅が常に一定となる縦型トランジスタを得ることができる。
【００６０】
例えば、第１の縦型トランジスタＴｒ１と第２の縦型トランジスタＴｒ２を直列に接続する場合、一つの入力配線をコンタクトプラグ２２ａを介して第１の縦型トランジスタＴｒ１のピラー上部拡散層１７ｃに接続する。ピラー上部拡散層１７ｃは第１のシリコンピラー６ａ１を介してピラー下部拡散層１１に接続され、ピラー下部拡散層１１を共有する第２のシリコンピラー６ｂ１および上部拡散層１７ｄを介してコンタクトプラグ２２ｂに接続される。コンタクトプラグ２２ｂは一つの出力配線に接続される。この場合には下部拡散層１１自体が二つの縦型トランジスタの接点となるのでコンタクトプラグ２１は不要となる。このように、二つのトランジスタＴｒ１およびＴｒ２を、直列接続された一つのトランジスタとして用いることにより、二つのシリコンピラー６ａ１、６ｂ１の幅、すなわち断面積の違いが相殺されるように各々の縦型トランジスタＴｒ１およびＴｒ２が機能するのでトランジスタ特性を安定化させることができる。直列トランジスタの場合、二つのトランジスタＴｒ１およびＴｒ２を流れる電流の向きは逆になるので、より平均化された特性を得ることができる。
【００６１】
また、第１の縦型トランジスタＴｒ１と第２の縦型トランジスタＴｒ２を並列に接続する場合、一つの入力配線が二つに分割され、コンタクトプラグ２２ａおよび２２ｂを介して各々のトランジスタのピラー上部拡散層１７ｃ、１７ｄに各々接続される。上部拡散層１７ｃは第１のシリコンピラー６ａ１を介してピラー下部拡散層１１に接続され、上部拡散層１７ｄは第２のシリコンピラー６ｂ１を介してピラー下部拡散層１１に接続される。ピラー下部拡散層１１から一つのコンタクトプラグ２１を介して一つの出力配線に接続される。一つの入力配線と一つの出力配線との間で二つの縦型トランジスタに分割されている並列トランジスタとなる。前述のように二つの複合ピラーがＸ方向にずれた場合、各々のシリコンピラーを独立したトランジスタとして用いると幅が異なることに起因してトランジスタ特性がばらつくことになる。しかし、二つのトランジスタＴｒ１およびＴｒ２を並列接続された一つのトランジスタとして用いることにより、二つのシリコンピラー６ａ１、６ｂ１の幅、すなわち断面積の合計は常に一定となり、トランジスタ特性を安定化させることができる。
【００６２】
なお、図１１は１つの活性領域に対して２対の縦型トランジスタを設けた例を示したが、これに限定されるわけではない。すなわち、１つの活性領域内にシリコンピラーを設けるスペースがある限り、１つの活性領域に対して同一方向に延在する１対の複合ピラーを有する１対の縦型トランジスタを３対以上、形成しても良い。
【００６３】
（実施例３）
図１２は、素子分離領域２を挟む二つの活性領域３ａ１、３ｂ１を有し、中央に位置する絶縁膜ピラー７ａ１、７ｂ１を共有して両側に位置する二つのシリコンピラー６ａ１、６ｂ１からなる複合ピラー８の構成を示している。他の基本的構成は図１に示した構成と同じなので重複する説明は省略する。
【００６４】
素子分離領域２を挟んで、第１の活性領域３ａ１と第２の活性領域３ｂ１を有し、第１の活性領域３ａ１の一側面３ａｃと第２の活性領域３ｂ１の一側面３ｂａとが対向するように配置される。第１の活性領域３ａ１には一側面３ａｃに接する第１のシリコンピラー６ａ１が配置される。第２の活性領域３ｂ１には一側面３ｂａに接する第２のシリコンピラー６ｂ１が配置される。さらに、第１の活性領域３ａ１と第２の活性領域３ｂ１の間には、二本からなる一対の絶縁膜ピラー７ａ１、および絶縁膜ピラー７ｂ１が配置される。絶縁膜ピラー７ａ１は、第1の端部４０ａが第１の活性領域３ａ１の一側面３ａｃ（第１のシリコンピラー６ａ１の側面）に接し、第２の端部４１ａが第２の活性領域３ｂの一側面３ｂａ（第２のシリコンピラー６ｂ１の側面）に接する。絶縁膜ピラー７ｂ１は、第1の端部４０ｂが第１の活性領域３ａ１の一側面３ａｃ（第１のシリコンピラー６ａ１の側面）に接し、第２の端部４１ｂが第２の活性領域３ｂの一側面３ｂａ（第２のシリコンピラー６ｂ１の側面）に接する。一対の絶縁膜ピラー７ａ１、および絶縁膜ピラー７ｂ１の間には、第１および第２のシリコンピラー６ａ１、６ｂ１の側面に接しないように、絶縁領域４２が位置する。
【００６５】
第１のシリコンピラー６ａ１、第１の絶縁膜ピラー７ａ１、第２のシリコンピラー６ｂ１、第２の絶縁膜ピラー７ｂ１は、合体されてリング状の一つの複合ピラー８を構成する。すなわち、共有される二つの分離した絶縁膜ピラー７ａ１、７ｂ１を中央に有し、絶縁膜ピラーの両端に二つのシリコンピラー６ａ１、６ｂ１が配置された構成となっている。一つのリング状複合ピラー８の外周囲側面には第１のゲート電極１３ａが配置され、内周囲側面（一対の絶縁膜ピラー７ａ１、７ｂ１の内側の側面ならびに第１および第２のシリコンピラー６ａ１、６ｂ１の側面と、絶縁領域４２の間）には、第２のゲート電極１３ｂが配置される。二つのゲート電極給電用の第２のコンタクトプラグ２３、第１のコンタクトプラグ２４は、共有される絶縁膜ピラー７の外周囲側面、内周囲側面に位置するゲート電極１３ｂ、１３ａに対しそれぞれ１箇所づつ設けられる。図示しないピラー下部拡散層およびピラー上部拡散層と、第１のシリコンピラー６ａ１と、第１のシリコンピラー６ａ１の側面を覆う図示しないゲート絶縁膜と、第１のゲート電極１３ａと、第２のゲート電極１３ｂと、で第１の縦型トランジスタＴｒ１が構成されている。図示しないピラー下部拡散層およびピラー上部拡散層と、第２のシリコンピラー６ｂ１と、第２のシリコンピラー６ｂ１の側面を覆う図示しないゲート絶縁膜と、第１のゲート電極１３ａと、第２のゲート電極１３ｂと、で第２の縦型トランジスタＴｒ２が構成されている。
【００６６】
このように配置した二つの縦型トランジスタであっても、ゲート電極給電用の第２のコンタクトプラグ２３、第１のコンタクトプラグ２４は素子分離領域２上の共有絶縁膜ピラー７ａ１、７ｂ１の周囲側壁に位置して形成されるので、半導体基板１とのショートを回避することができる。また、外周囲側面の第１のゲート電極１３ａと内周囲側面の第２のゲート電極１３ｂは電気的に分離しているので片方をバックゲート電極として任意の電圧を与えることができる構造にすることでシリコンピラー６ａ１、６ｂ１の寸法が変動しても縦型トランジスタＴｒ１、Ｔｒ２のＶｔを制御することが可能となる。さらに、二つの縦型トランジスタを直列接続もしくは並列接続とすることによって、パターンずれの影響を、一つの複合ピラー内でお互いに補償するように機能させ、安定した特性を有する一つの縦型トランジスタとすることができる。
【００６７】
以上、説明したように、本発明の実施例によれば、ゲート電極給電コンタクトプラグ２３および２４と、ピラー下部拡散層とのショートを回避して縦型トランジスタの信頼性を向上させることができる。また、２つの電気的に独立したゲート電極１３ａおよび１３ｂをもち、任意の電圧を与えることができる構造にして縦型トランジスタＴｒ１、Ｔｒ２のＶｔを制御することでて縦型トランジスタＴｒ１、Ｔｒ２の信頼性を向上させることができる。さらに、二つの縦型トランジスタを直列接続もしくは並列接続した一つの縦型トランジスタとして用いることにより、安定したトランジスタ特性を得ることが可能となる。
【００６８】
なお、図１２は２つの活性領域３ａ１、３ｂ１に対して１対の縦型トランジスタＴｒ１、Ｔｒ２を設けた例を示したが、これに限定されるわけではない。例えば、３つ以上の活性領域内にそれぞれ設けられた３つ以上のシリコンピラーと、これらのシリコンピラー間に設けられた絶縁膜ピラーとを有する複合ピラーを設ける。また、シリコンピラーの側面上にゲート絶縁膜を設ける。各シリコンピラーの側面と接しないように絶縁領域を設ける。この複合ピラーの外側の周囲側面を覆う第１のゲート電極、ならびに各シリコンピラーの側面および絶縁膜ピラーの内側の側面と絶縁領域との間に第２のゲート電極を設けることによって、絶縁膜ピラーおよび、第１、第２のゲート電極が共有化された３つ以上のトランジスタを形成しても良い。
【００６９】
（実施例４）
図１３Ａ〜図１３Ｄは、本発明の好ましい実施例による半導体装置の構造を示す図であり、図１３Ａは平面図、図１３Ｂは図１３ＡのＢ−Ｂ断面図、図１３Ｃは図１３ＡのＣ−Ｃ断面図、図１３Ｄは図１３ＡのＤ−Ｄ断面図である。
【００７０】
図１３Ａ〜図１３Ｄに示すように、本実施例による半導体装置はシリコンピラー６と絶縁膜ピラー７を合体させた複合ピラー８を用いた縦型トランジスタであり、素子分離領域２に囲まれた活性領域３が配置される。活性領域３はＸ方向に対向する側面３ａ、３ｃと、Ｙ方向に対向する側面３ｂ、３ｄを有する矩形としているが、矩形である必要はない。活性領域３内のシリコン基板１には、活性領域３の一側面３ａに接して第１のシリコンピラー６が配置される。第１のシリコンピラー６はＸ方向に対向する側面６ａ、６ｃとＹ方向に対向する側面６ｂ、６ｄを有する矩形としているが、矩形である必要はない。
【００７１】
活性領域３の一側面３ａに接する素子分離領域２上には、素子分離領域２を構成する絶縁膜からなる第１の絶縁膜ピラー７が逆コの字形に配置される。第１の絶縁膜ピラー７はＸ方向に対向する内周囲側面７ａとＹ方向に対向する内周囲側面７ｂ、７ｄとＸ方向に対向する外周囲側面７ｅ、７ｇａ、7ｇｂ（７ｇは２つに分離されている。）とＹ方向に対向する内周部側面７ｆ、７ｉを有する逆コの字形としているが、逆コの字形である必要はない。第１の絶縁膜ピラー７は、活性領域の一側面３ｂ、３ｄ上において、第１のシリコンピラー６の側面６ｂ、６ｄと接している。これにより、活性領域３と素子分離領域２に跨って、第１のシリコンピラー６と第１の絶縁膜ピラー７が合体したリング状の第１の複合ピラー８が構成される。すなわち、第１の絶縁膜ピラー７は、第１の端部４０が内周囲側面を介して第１のシリコンピラー６の側面６ｄと接し、第２の端部４１が内周囲側面を介して第１のシリコンピラー６の側面６ｂと接する。第１の絶縁膜ピラー７は、第１の端部４０から第２の端部４１に向かって逆コの字状に延在するように設けられている。第１の絶縁膜ピラー７に周囲側面を覆われるように、素子分離領域３上には絶縁領域４２が設けられている。絶縁領域４２は、第１のシリコンピラー６から離間して設けられており、第１のシリコンピラー６の側面６ａとは接しない。
【００７２】
第１の絶縁膜ピラー７のＹ方向（複合ピラー８の延在方向４５と垂直な方向）の幅Ｗ２は、第１のシリコンピラー６のＹ方向の幅Ｗ３より大きくする。第１の絶縁膜ピラー７のＸ方向の幅は、特に制限されるものではないが、第１のゲート電極１３ａ上に形成される第１のコンタクトプラグ２４が、第２のゲート電極１３ｂ上に形成される第２のコンタクトプラグ２３と接触しない幅、すなわち第２のコンタクトプラグ２３のＸ方向の幅の半分と第１のコンタクトプラグ２４のＸ方向の幅の半分を合わせた幅を確保することが好ましい。また、第１のシリコンピラー６のＹ方向の幅Ｗ３は、活性領域３の一側面３ａの長さ、すなわち活性領域３のＹ方向の幅Ｗ１と同じ長さになる。
【００７３】
第１のシリコンピラー６以外の活性領域３の上面にはピラー下部酸化膜１０が形成されている。さらに、ピラー下部酸化膜１０の下に位置するシリコン基板１の表面には、縦型トランジスタのソース／ドレイン拡散層の一方を構成するピラー下部拡散層１１が形成されている。
【００７４】
第１のシリコンピラー６の上端部にはＬＤＤ拡散層１５が形成され、ＬＤＤ拡散層１５の上面には積み上げシリコン層からなる積み上げ拡散層１７が設けられている。ＬＤＤ拡散層１５および積み上げ拡散層１７は、縦型トランジスタのソース／ドレイン拡散層の他の一方を構成するピラー上部拡散層１７ｃを構成している。
【００７５】
第１の複合ピラー８の外周囲側面には第１のゲート電極１３ａが配置されている。第１のシリコンピラー６に注目すると、Ｘ方向に対向する一方の側面６ｃを覆うように、ゲート絶縁膜１２を介して第１のゲート電極１３ａが配置されている。第１のゲート電極１３ａと積み上げ拡散層１７とは、サイドウォール絶縁膜１６により絶縁されている。第１の複合ピラー８の内周囲側面には第２のゲート電極１３ｂが配置されている。第２のゲート電極１３ｂは、第１の絶縁膜ピラー７の内側の側面および第１のシリコンピラー６の側面６ａと、絶縁領域４２の周囲側面との間に設けられる。第１のシリコンピラー６に注目すると、Ｘ方向に対向する一方の側面６ａに、ゲート絶縁膜１２を介して第２のゲート電極１３ｂが配置されている。第２のゲート電極１３ｂと積み上げ拡散層１７とは、サイドウォール絶縁膜１６により絶縁されている。これにより、ピラー下部拡散層１１と、ピラー上部拡散層１７ｃと、第１のシリコンピラー６の側面６ｃを覆うゲート絶縁膜１２および第１のゲート電極１３ａと、第２のゲート電極１３ｂで第１の縦型トランジスタＴｒ１が構成されている。
【００７６】
複合ピラー８の周囲には、第１層間絶縁膜１４が形成され、さらに全面を覆うように第２層間絶縁膜１９が形成されている。第２層間絶縁膜１９、第１層間絶縁膜１４、およびピラー下部酸化膜１０を貫通して、ピラー下部拡散層１１への給電用となるコンタクトプラグ２１が形成されている。また、第２層間絶縁膜１９を貫通して、ピラー上部拡散層１７ｃへの給電用となるコンタクトプラグ２２が形成されている。さらに、第２層間絶縁膜１９および第１層間絶縁膜１４の一部を貫通して、第２のゲート電極１３ｂへの給電用として第２のコンタクトプラグ２３、第１のゲート電極１３ａへの給電用として第１のコンタクトプラグ２４が形成されている。各コンタクトプラグ２１、２２、２３、２４には、配線２５が接続されている。
【００７７】
以上説明したように、本実施例の半導体装置の製造方法によれば、縦型トランジスタＴｒ１となる第１のシリコンピラー６と絶縁膜ピラー７を持つリング状の複合ピラー８を内周側面の一辺が素子分離領域２と活性領域３の境界上にくるように形成している。したがって、第１のシリコンピラー６の外周囲側面に形成される第１のゲート電極１３ａの一部を素子分離領域２上に形成することが可能となる。これによって第１のゲート電極１３ａへの給電用となる第１のコンタクトプラグ２４を素子分離領域２上に形成することが可能となる。したがって、第１のコンタクトプラグ２４が形成される平面位置が第１のゲート電極１３ａの位置に対してずれてしまい、コンタクトプラグ２１と同じ深さまで形成された場合であっても、第１のコンタクトプラグ２４の下には素子分離領域２を構成する絶縁膜が存在しており、シリコン基板１とのショートを回避することができる。第１のシリコンピラー６の内周囲側面に形成される第２のゲート電極１３ｂの一部を素子分離領域２上に形成することが可能となる。これによって第２のゲート電極１３ｂへの給電用となる第２のコンタクトプラグ２３を素子分離領域２上に形成することが可能となる。したがって、第２のコンタクトプラグ２３が形成される平面位置が第２のゲート電極１３ｂの位置に対してずれてしまい、コンタクトプラグ２１と同じ深さまで形成された場合であっても、第２のコンタクトプラグ２３の下には素子分離領域２を構成する絶縁膜が存在しており、シリコン基板１とのショートを回避することができる。また、外周囲側面の第１のゲート電極１３ａと内周囲側面の第２のゲート電極１３ａは電気的に分離しているので、片方をバックゲート電極として任意の電圧を与えることができる構造にすることでシリコンピラー６の寸法が変動しても縦型トランジスタＴｒ１のＶｔを制御することが可能となる。
【００７８】
（実施例５）
図１４Ａ、Ｂは、第５実施例の構成を示している。図１３に示した半導体装置の構成では一つの活性領域３に一つのシリコンピラー６からなる縦型トランジスタＴｒ１が示されているが、本実施例では一つの活性領域３において対向する側面の各々に接する一対のシリコンピラー６ａ１、６ｂ１からなる縦型トランジスタＴｒ１、Ｔｒ２の構成について説明する。本実施例における一対の縦型トランジスタＴｒ１、Ｔｒ２は直列接続、もしくは並列接続することによって一つの縦型トランジスタとして機能するものである。なお、図１４Ａは平面図、図１４Ｂは図１４ＡのＢ−Ｂ断面を示している。
【００７９】
図１４Ａ，Ｂに示すように、シリコン基板１の表面に素子分離領域２で囲まれた活性領域３が設けられる。実施例４と同様に、活性領域３はＸ方向に対向する側面３ａ、３ｃと、Ｙ方向に対向する側面３ｂ、３ｄを有する矩形としている。活性領域３内のシリコン基板１には、活性領域３の一側面３ａに接して第１のシリコンピラー６ａ１が配置される。また、一側面３ａに対向する他の一側面３ｃに第２のシリコンピラー６ｂ１が配置される。第１のシリコンピラー６ａ１はＸ方向に対向する側面６ａａ、６ａｃとＹ方向に対向する側面６ａｂ、６ａｄを有する矩形となっている。一方、第２のシリコンピラー６ｂ１はＸ方向に対向する側面６ｂａ、６ｂｃとＹ方向に対向する側面６ｂｂ、６ｂｄを有する矩形となっている。
【００８０】
活性領域３の一側面３ａに接する素子分離領域２上には、素子分離領域２を構成する絶縁膜からなる第１の絶縁膜ピラー７ａ１が逆コの字形に配置される。また、一側面３ａに対向する他の一側面３ｃに接する素子分離領域２上には、第２の絶縁膜ピラー７ｂ１がコの字形に配置される。第１の絶縁膜ピラー７ａ１は、活性領域の一側面３ｂ上において、第１のシリコンピラー６ａ１の側面６ａｂと、活性領域の一側面３ｄ上において、第１のシリコンピラー６ａ１の側面６ａｄと接している。これにより、活性領域３と素子分離領域２に跨って、第１のシリコンピラー６ａ１と第１の絶縁膜ピラー７ａ１が合体した、リング状の第１の複合ピラー８ａが構成される。すなわち、第１の絶縁膜ピラー７ａ１は、第１の端部４０ａが内周囲側面を介して第１のシリコンピラー６ａ１の側面６ａｄと接し、第２の端部４１ａが内周囲側面を介して第１のシリコンピラー６ａ１の側面６ａｂと接する。第１の絶縁膜ピラー７ａ１は、第１の端部４０ａから第２の端部４１ａに向かって逆コの字状に延在するように設けられている。第１の絶縁膜ピラー７ａ１に周囲側面を覆われるように、素子分離領域３上には絶縁領域４２ａが設けられている。絶縁領域４２ａは、第１のシリコンピラー６ａ１から離間して設けられており、第１のシリコンピラー６ａ１の側面６ａａとは接しない。
【００８１】
一方、第２の絶縁膜ピラー７ｂ１は、活性領域の一側面３ｂ上において第２のシリコンピラー６ｂ１の側面６ｂｂに接し、活性領域の一側面３ｄ上において第２のシリコンピラー６ｂ１の側面６ｂｄと接している。これにより、活性領域３と素子分離領域２に跨って、第２のシリコンピラー６ｂ１と第２の絶縁膜ピラー７ｂ１が合体した、リング状の第２の複合ピラー８ｂが構成される。すなわち、第２の絶縁膜ピラー７ｂ１は、第１の端部４０ｂが内周囲側面を介して第２のシリコンピラー６ｂ１の側面６ｂｄと接し、第２の端部４１ｂが内周囲側面を介して第２のシリコンピラー６の側面６ｂｂと接する。第２の絶縁膜ピラー７ｂ１は、第１の端部４０ｂから第２の端部４１ｂに向かってコの字状に延在するように設けられている。第２の絶縁膜ピラー７ｂ１に周囲側面を覆われるように、素子分離領域３上には絶縁領域４２ｂが設けられている。絶縁領域４２ｂは、第２のシリコンピラー６ｂ１から離間して設けられており、第２のシリコンピラー６ｂ１の側面６ｂａとは接しない。
【００８２】
Ｙ方向（第１の複合ピラー８ａの延在方向と垂直な方向）において、第１の絶縁膜ピラー７ａ１の幅は、第１のシリコンピラー６ａ１の幅よりも大きくなっている。同様に、Ｙ方向（第２の複合ピラー８ｂの延在方向と垂直な方向）において、第２の絶縁膜ピラー７ｂ１の幅は、第２のシリコンピラー６ｂ１の幅よりも大きくなっている。また、第１の複合ピラー８ａと第２の複合ピラー８ｂはいずれもＸ方向に延在する構成となっている。第１の複合ピラー８ａと第２の複合ピラー８ｂはいずれも同一の方向に延在する必要がある。ただし、Ｙ方向に同じ位置である必要はない。図１４Ａでは、第１の複合ピラー８ａと第２の複合ピラー８ｂはいずれもＹ方向の中心がＢ−Ｂ線に一致して同じ位置となるように記載されているが、その必要はなくＹ方向にずれていても構わない。なお、各々の複合ピラー８ａ、８ｂの基本的構成は実施例４と同じであるので重複する説明は省略する。
【００８３】
第１のシリコンピラー６ａ１、第２のシリコンピラー６ｂ１以外の活性領域３の上面にはピラー下部酸化膜１０が形成されている。さらに、ピラー下部酸化膜１０の下に位置するシリコン基板１の表面には、縦型トランジスタのソース／ドレイン拡散層の一方を構成するピラー下部拡散層１１が形成されている。ピラー下部拡散層１１は、対向する二つの縦型トランジスタＴｒ１、Ｔｒ２の共通の下部拡散層となっている。
【００８４】
第１のシリコンピラー６ａ１の上端部には第１のＬＤＤ拡散層１５ａが形成され、ＬＤＤ拡散層１５ａの上面には積み上げシリコン層からなる積み上げ拡散層１７ａが設けられている。また、第２のシリコンピラー６ｂ１の上端部には第２のＬＤＤ拡散層１５ｂが形成され、ＬＤＤ拡散層１５ｂの上面には積み上げシリコン層からなる積み上げ拡散層１７ｂが設けられている。ＬＤＤ拡散層１５ａと積み上げ拡散層１７ａ、およびＬＤＤ拡散層１５ｂと積み上げ拡散層１７ｂは、それぞれ縦型トランジスタのソース／ドレイン拡散層の他の一方を構成するピラー上部拡散層１７ｃ、１７ｄを構成している。
【００８５】
第１の複合ピラー８の外周囲側面には第１のゲート電極１３ａａが配置されている。第１のシリコンピラー６ａ１に注目すると、Ｘ方向に対向する一方の側面６ａｃを覆うように、ゲート絶縁膜１２ａを介して第１のゲート電極１３ａａが配置されている。第１のゲート電極１３ａａと積み上げ拡散層１７ａとは、サイドウォール絶縁膜１６により絶縁されている。第１の複合ピラー８ａの内周囲側面には第２のゲート電極１３ａｂが配置されている。第２のゲート電極１３ａｂは、第１の絶縁膜ピラー７ａ１の内側の側面および第１のシリコンピラー６ａ１の側面６ａａと、絶縁領域４２ａの周囲側面との間に設けられる。第１のシリコンピラー６ａ１に注目すると、Ｘ方向に対向する一方の側面６ａａに、ゲート絶縁膜１２ａを介して第２のゲート電極１３ａｂが配置されている。第２のゲート電極１３ａｂと積み上げ拡散層１７ａとは、サイドウォール絶縁膜１６により絶縁されている。これにより、ピラー下部拡散層１１と、ピラー上部拡散層１７ｃと、第１のシリコンピラー６ａ１の側面６ａｃを覆うゲート絶縁膜１２ａおよび第１のゲート電極１３ａａと、第1のシリコンピラー６ａ１の側面６ａａを覆うゲート絶縁膜１２ａおよび第２のゲート電極１３ａｂで第１の縦型トランジスタＴｒ１が構成されている。
【００８６】
また第２の複合ピラー８ｂの外周部側面には第１のゲート電極１３ｂａが配置されている。第２のシリコンピラー６ｂ１に注目すると、Ｘ方向に対向する一方の側面６ｂｃを覆うように、ゲート絶縁膜１２ｂを介して第１のゲート電極１３ｂａが配置されている。第１のゲート電極１３ｂａと積み上げ拡散層１７ｂとは、サイドウォール絶縁膜１６により絶縁されている。第２の複合ピラー８ｂの内周部側面には第２のゲート電極１３ｂｂが配置されている。第２のゲート電極１３ｂｂは、第２の絶縁膜ピラー７ｂ１の内側の側面および第２のシリコンピラー６ｂ１の側面６ｂａと、絶縁領域４２ｂの周囲側面との間に設けられる。第２のシリコンピラー６ｂ１に注目すると、Ｘ方向に対向する一方の側面６ｂａに、ゲート絶縁膜１２ｂを介して第２のゲート電極１３ｂｂが配置されている。第２のゲート電極１３ｂｂと積み上げ拡散層１７ｂとは、サイドウォール絶縁膜１６により絶縁されている。これにより、ピラー下部拡散層１１と、ピラー上部拡散層１７ｄと、第２のシリコンピラー６ｂ１の側面６ｂｃを覆うゲート絶縁膜１２ｂおよび第１のゲート電極１３ｂａと、第２のシリコンピラー６ｂ１の側面６ｂａを覆うゲート絶縁膜１２ｂおよび第２のゲート電極１３ｂｂで第２の縦型トランジスタＴｒ２が構成されている。ピラー下部拡散層１１は、第１の縦型トランジスタＴｒ１と第２の縦型トランジスタＴｒ２で共有される。
【００８７】
第１の複合ピラー８ａ、および第２の複合ピラー８ｂの周囲には、第１層間絶縁膜１４が形成され、さらに全面を覆うように第２層間絶縁膜１９が形成されている。第２層間絶縁膜１９、第１層間絶縁膜１４、およびピラー下部酸化膜１０を貫通して、ピラー下部拡散層１１への給電用となるコンタクトプラグ２１が形成されている。また、第２層間絶縁膜１９を貫通して、ピラー上部拡散層１７ｃおよび１７ｄへの給電用となるコンタクトプラグ２２ａおよび２２ｂが形成されている。さらに、第２層間絶縁膜１９および第１層間絶縁膜１４の一部を貫通して、第２のゲート電極１３ａｂおよび１３ｂｂへの給電用として第２のコンタクトプラグ２３ａおよび２３ｂ、第１のゲート電極１３ａａおよび１３ｂａへの給電用として第１のコンタクトプラグ２４ａおよび２４ｂが形成されている。各コンタクトプラグ２１、２２ａ、２２ｂ、２３ａ、２３ｂ、２４ａ、２４ｂには、配線２５が接続されている。
【００８８】
以上説明したように、本実施例によれば、第１の縦型トランジスタＴｒ１および第２の縦型トランジスタＴｒ２は共に、実施例１と同様に絶縁膜ピラー７ａ１、７ｂ１を有しており、ゲート電極給電用の第２のコンタクトプラグ２３ａおよび２３ｂ、第１のコンタクトプラグ２４ａおよび２４ｂを、素子分離領域２に形成された絶縁膜ピラー７ａ１、７ｂ１の周囲側面に位置するゲート電極１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂと重なる位置に設けている。したがって、第２のコンタクトプラグ２３ａおよび２３ｂ、第１のコンタクトプラグ２４ａおよび２４ｂとシリコン基板１とのショートを回避することができる。さらに、外周側面の第１のゲート電極１３ａａ、１３ｂａと、内周側面の第２のゲート電極１３ａｂ、１３ｂｂは電気的に分離しているので、片方をバックゲート電極として任意の電圧を与えることができる構造にすることでシリコンピラー６ａ１および６ｂ１の寸法が変動しても縦型トランジスタＴｒ１、Ｔｒ２のＶｔを制御することが可能となる。
【００８９】
また、本実施例によれば、第１の縦型トランジスタＴｒ１を構成する第１のシリコンピラー６ａ１を活性領域３の一側面３ａに接するように設けると共に、第２の縦型トランジスタＴｒ２を構成する第２のシリコンピラー６ｂ１を同じ活性領域３の一側面３ａに対向する位置にある他の一側面３ｃに接するように設けている。したがって、複合ピラー８ａおよび８ｂを形成する時、活性領域３に対してＸ方向にパターンずれが生じたとしても、第１のシリコンピラー６ａ１のＸ方向の幅Ｗ４と第２のシリコンピラー６ｂ１のＸ方向の幅Ｗ５との合計幅は常に一定に保持することができる。例えば、パターンずれのない理想的状態におけるＷ４およびＷ５が各々３０ｎｍとする。この時、合計幅は６０ｎｍである。複合ピラー８ａ、８ｂの形成時にパターンがＸ方向の左側に５ｎｍずれたと仮定すると、Ｗ４は２５ｎｍとなり、Ｗ５は３５ｎｍとなる。しかし、合計幅は６０ｎｍでずれない場合と同じとなる。したがって、第１の縦型トランジスタＴｒ１と第２の縦型トランジスタＴｒ２を直列に接続した一つの縦型トランジスタ、もしくは並列に接続した一つの縦型トランジスタとして用いれば、シリコンピラーの幅が常に一定となる縦型トランジスタを得ることができる。
【００９０】
例えば、第１の縦型トランジスタＴｒ１と第２の縦型トランジスタＴｒ２を直列に接続する場合、第２実施例と同様に、一つの入力配線は第１の縦型トランジスタＴｒ１のピラー上部拡散層１７ｃに接続され、ピラー上部拡散層１７ｃはピラー下部拡散層１１に接続される。更に、ピラー下部拡散層１１を共有する第２のシリコンピラー６ｂ１、コンタクトプラグ２２ｂを介して一つの出力配線に接続される。この場合、コンタクトプラグ２１は不要となる。このように、二つの縦型トランジスタＴｒ１およびＴｒ２を、直列接続された一つのトランジスタとして用いることにより、トランジスタ特性を安定化させ、より平均化された特性を得ることができる。
【００９１】
また、第１の縦型トランジスタＴｒ１と第２の縦型トランジスタＴｒ２を並列に接続する場合、一つの入力配線が二つに分割され、各々のトランジスタのピラー上部拡散層１７ｃ、１７ｄに各々接続される。ピラー上部拡散層１７ｃ、１７ｄは、各々のシリコンピラー６ａ１、６ｂ１を介してピラー下部拡散層１１に接続され、ピラー下部拡散層１１から一つのコンタクトプラグ２１を介して一つの出力配線に接続される。二つの縦型トランジスタＴｒ１およびＴｒ２を並列接続された一つのトランジスタとして用いることにより、二つのシリコンピラー６ａ１、６ｂ１の幅、すなわち断面積の合計は常に一定となり、トランジスタ特性を安定化させることができる。
【００９２】
（実施例６）
図１５は、素子分離領域を挟む二つの活性領域３ａ１、３ｂ１を有し、中央に位置する絶縁膜ピラー７ａ１、７ｂ１を共有して両側に位置する二つのシリコンピラー６ａ１、６ｂ１からなる複合ピラー８の構成を示している。他の基本的構成は図１３に示した構成と同じなので重複する説明は省略する。
【００９３】
素子分離領域２を挟んで、第１の活性領域３ａ１と第２の活性領域３ｂ１を有し、第１の活性領域３ａ１の一側面３ａｃと第２の活性領域３ｂ１の一側面３ｂａとが対向するように配置される。第１の活性領域３ａ１には一側面３ａｃに接する第１のシリコンピラー６ａ１が配置される。第２の活性領域３ｂ１には、一側面３ｂａに接する第２のシリコンピラー６ｂ１が配置される。さらに、第１の活性領域３ａ１と第２の活性領域３ｂ１の間には、二本からなる一対の絶縁膜ピラー７ａ１、および絶縁膜ピラー７ｂ１が配置される。絶縁膜ピラー７ａ１は、第1の端部４０ａが第１の活性領域３ａ１の一側面３ａｄ（第１のシリコンピラー６ａ１の側面）に接し、第２の端部４１ａが第２の活性領域３ｂ１の一側面３ｂｄ（第２のシリコンピラー６ｂ１の側面）に接する。絶縁膜ピラー７ｂ１は、第1の端部４０ｂが第１の活性領域３ａ１の一側面３ａｂ（第１のシリコンピラー６ａ１の側面）に接し、第２の端部４１ｂが第２の活性領域３ｂ１の一側面３ｂｂ（第２のシリコンピラー６ｂ１の側面）に接する。一対の絶縁膜ピラー７ａ１、および絶縁膜ピラー７ｂ１の間には、第１および第２のシリコンピラー６ａ１、６ｂ１の側面に接しないように、絶縁領域４２が位置する。
【００９４】
第１のシリコンピラー６ａ１、第1の絶縁膜ピラー７ａ１、第２のシリコンピラー６ｂ１、第２の絶縁膜ピラー７ｂ１は、合体されてリング状の一つの複合ピラー８を構成する。すなわち、共有される二つの分離した絶縁膜ピラー７ａ１、７ｂ１を中央に有し、絶縁膜ピラー７ａ１、７ｂ１の両端に二つのシリコンピラー６ａ１、６ｂ１が配置された構成となっている。一つのリング状の複合ピラー８の外周囲側面には第１のゲート電極１３ａが配置され、内周囲側面（一対の絶縁膜ピラー７ａ１、７ｂ１の内側の側面ならびに第１および第２のシリコンピラー６ａ１、６ｂ１の側面と、絶縁領域４２の間）には第２のゲート電極１３ｂが配置される。二つのゲート電極給電用の第２のコンタクトプラグ２３、第１のコンタクトプラグ２４は、共有される絶縁膜ピラー７ａ１、７ｂ１の外周囲側面、内周囲側面に位置する第１のゲート電極１３ａ、第２のゲート電極１３ｂに対して、それぞれ１箇所づつ設けられる。Ｙ方向（第１の複合ピラー８の延在方向と垂直な方向）において、第１の絶縁膜ピラー７ａ１の幅は、第１のシリコンピラー６ａ１の幅よりも大きくなっている。同様に、Ｙ方向において、第２の絶縁膜ピラー７ｂ１の幅は、第２のシリコンピラー６ｂ１の幅よりも大きくなっている。
【００９５】
図示しないピラー下部拡散層およびピラー上部拡散層と、第１のシリコンピラー６ａ１と、第１のシリコンピラー６ａ１の側面を覆う図示しないゲート絶縁膜と、第１のゲート電極１３ａと、第２のゲート電極１３ｂと、で第１の縦型トランジスタＴｒ１が構成されている。図示しないピラー下部拡散層およびピラー上部拡散層と、第２のシリコンピラー６ｂ１と、第２のシリコンピラー６ｂ１の側面を覆う図示しないゲート絶縁膜と、第１のゲート電極１３ａと、第２のゲート電極１３ｂと、で第２の縦型トランジスタＴｒ２が構成されている。
【００９６】
このように配置した二つの縦型トランジスタＴｒ１、Ｔｒ２であっても、ゲート電極給電用の第２のコンタクトプラグ２３、第１のコンタクトプラグ２４は素子分離領域２上の共有絶縁膜ピラー７ａ１、７ｂ１の周囲側壁に位置して形成されるので、半導体基板１とのショートを回避することができる。また、外周囲側面の第１のゲート電極１３ａと内周囲側面の第２のゲート電極１３ｂは電気的に分離しているので片方をバックゲート電極として任意の電圧を与えることができる構造にすることでシリコンピラー６ａ１、６ｂ１の寸法が変動しても縦型トランジスタＴｒ１、Ｔｒ２のＶｔを制御することが可能となる。さらに、二つの縦型トランジスタＴｒ１、Ｔｒ２を直列接続もしくは並列接続とすることによって、パターンずれの影響を一つの複合ピラー内でお互いに補償するように機能させ、安定した特性を有する一つの縦型トランジスタとすることができる。
【００９７】
以上、説明したように、本発明の実施例によれば、ゲート電極給電コンタクトプラグ２３、２４とピラー下部拡散層とのショートを回避して縦型トランジスタの信頼性を向上させることができる。また、２つの電気的に独立した第１のゲート電極１３ａ、第２のゲート電極１３ｂをもち、任意の電圧を与えることができる構造にして縦型トランジスタのＶｔを制御することで縦型トランジスタの信頼性を向上させることができる。さらに、二つの縦型トランジスタを直列接続もしくは並列接続した一つの縦型トランジスタとして用いることにより安定したトランジスタ特性を得ることが可能となる。
【００９８】
なお、図１１以降の図面において２つのトランジスタが示されるとき、左側のトランジスタを第1の縦型トランジスタ、右側のトランジスタを第2の縦型トランジスタとした。しかし、図１１以降の図面では便宜上、第1および第2の縦型トランジスタを決定したものであって、右側のトランジスタを第1の縦型トランジスタ、左側のトランジスタを第2の縦型トランジスタとしても良い。
【符号の説明】
【００９９】
１  シリコン基板
１ａ  基板表面
２  素子分離領域
２ｅ  素子分離領域の上面
３、３ａ１、３ｂ１  活性領域
３ａ、３ｂ、３ｃ、３ｃ、３ａｃ、３ａｂ、３ｂａ、３ｂｂ、３ａｄ、３ｂｄ  活性領域の側面
４  パッド酸化膜
５  窒化シリコン膜
５ａ  マスク窒化膜
５ｂ  マスク窒化膜の上面
５ｃ  側壁
５ｄ  開口
６、６ａ１、６ｂ１  シリコンピラー
６ａ、６ｂ、６ｃ、６ｄ、６ａａ、６ａｂ、６ａｃ、６ａｄ、６ｂａ、６ｂｂ、６ｂｃ、６ｂｄ  シリコンピラーの側面
６ｅ  シリコンピラーの底面
７，７ａ１、７ｂ１  絶縁膜ピラー
７ａ、７ｂ、７ｄ、７ｅ、７ｆ、７ｇ、７ｉ、７ｃａ、７ｃｂ、７ａｃｂ、７ａｃａ、７ｂｃｂ、７ｂｃａ、７ｇａ、7ｇｂ  絶縁膜ピラーの側面
８、８ａ、８ｂ  複合ピラー
９  第１サイドウォール窒化膜
１０  ピラー下部酸化膜
１１  ピラー下部拡散層
１２、１２ａ、１２ｂ  ゲート絶縁膜
１３ａ、１３ａａ、１３ｂａ  第１のゲート電極
１３ｂ、１３ａｂ、１３ｂｂ  第２のゲート電極
１３ｄ  非晶質シリコン膜の上端面
１４  第１層間絶縁膜
１４ａ  第１層間絶縁膜の上面
１５、１５ａ、１５ｂ  ＬＤＤ拡散層
１６  サイドウォール絶縁膜
１７、１７ａ、１７ｂ  積み上げ拡散層
１７ｃ、１７ｄ、１８  ピラー上部拡散層
１９  第２層間絶縁膜
２０ａ  第１コンタクトホール
２０ｂ  第２コンタクトホール
２０ｃ  第３コンタクトホール
２０ｄ  第４コンタクトホール
２１、２２、２２ａ、２２ｂ  コンタクトプラグ
２３、２３ａ、２３ｂ  第２のコンタクトプラグ
２４、２４ａ、２４ｂ  第１のコンタクトプラグ
２５  配線
４０、４０ａ、４０ｂ  第１の端部
４１、４１ａ、４１ｂ  第２の端部
４２、４２ａ、４２ｂ  絶縁領域
４５  複合ピラーの延在方向
５０  シリコン半導体基板
５１  素子分離領域
５２  活性領域
５３  第１シリコンピラー
５４  第２シリコンピラー
５５ａ  第１のゲート電極
５５ｂ  第２のゲート電極
５６  ピラー下部酸化膜
５７  ピラー下部拡散層
５８  ＬＤＤ拡散層
５９、６１  絶縁膜
６０  積み上げ拡散層
６２  第１層間絶縁膜
６３  第２層間絶縁膜
６４  第１コンタクトプラグ
６５  第２コンタクトプラグ
６６  第３コンタクトプラグ
Ｄ２  深さ
Ｔｒ１  第１の縦型トランジスタ
Ｔｒ２  第２の縦型トランジスタ
Ｗ１  活性領域のＹ方向の幅
Ｗ２  絶縁膜ピラーのＹ方向の幅
Ｗ３  シリコンピラーのＹ方向の幅
Ｗ４、Ｗ５  シリコンピラーのＸ方向の幅
【図１】
2013219272.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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