(57)【要約】【課題】飽和電荷量の向上が可能な固体撮像素子を提供する。【解決手段】半導体基体５１の表面５１Ａ側に形成された第１フォトダイオードＰＤ１と、裏面５１Ｂ側に形成された第２フォトダイオードＰＤ２を備える。そして、第２フォトダイオードＰＤ２を構成する第１導電型半導体領域５９と第２導電型半導体領域５８との接続面の不純物濃度が、第２導電型半導体領域５８の第１導電型半導体領域５９と反対側の層との接続面の不純物濃度以上である固体撮像素子５０を構成する。【選択図】図５
2013041875.tif 000002
【特許請求の範囲】
【請求項１】
半導体基体の第１主面側に形成された第１の第１導電型半導体領域と、前記第１の第１導電型半導体領域と接して前記半導体基体の内部に形成された第１の第２導電型半導体領域と、からなる第１フォトダイオードと、
前記半導体基体の第２主面側に形成された第２の第１導電型半導体領域と、前記第２の第１導電型半導体領域と接して前記半導体基体の内部に形成された第２の第２導電型半導体領域と、からなる第２フォトダイオードと、
前記半導体基体の第１主面に形成されたゲート電極と、を備え、
前記第２の第１導電型半導体領域と前記第２の第２導電型半導体領域との接続面の不純物濃度が、前記第２の第２導電型半導体領域の前記第２の第１導電型半導体領域と反対側の層との接続面の不純物濃度以上である
固体撮像素子。
【請求項２】
前記第１の第２導電型半導体領域と前記第２の第２導電型半導体領域との間に第３の第１導電型半導体領域を備える請求項１に記載の固体撮像素子。
【請求項３】
前記第１の第２導電型半導体領域と前記第２の第２導電型半導体領域との間に、前記第１の第２導電型半導体領域及び前記第２の第２導電型半導体領域よりも不純物濃度が低い第２導電型半導体領域を備える請求項１に記載の固体撮像素子。
【請求項４】
前記半導体基体の第１主面に形成された前記第１フォトダイオードの電荷を読み出す平面型の転送トランジスタと、前記半導体基体の第１主面に形成された前記第２フォトダイオードを読み出す縦型の転送トランジスタと、を備える請求項１に記載の固体撮像素子。
【請求項５】
半導体基体の第１主面側に形成された第１の第１導電型半導体領域と、前記第１の第１導電型半導体領域と接して前記半導体基体の内部に形成された第１の第２導電型半導体領域と、からなる第１フォトダイオードと、
前記半導体基体の第２主面側に形成された第２の第１導電型半導体領域と、前記第２の第１導電型半導体領域と接して前記半導体基体の内部に形成された第２の第２導電型半導体領域と、からなる第２フォトダイオードと、
前記半導体基体の第１主面に形成されたゲート電極と、を備え、
前記第１の第２導電型半導体領域と前記第２の第２導電型半導体領域とが前記半導体基体内で接続され、前記第２の第１導電型半導体領域と前記第２の第２導電型半導体領域と接続面の不純物濃度が、前記第１の第２導電型半導体領域と前記第２の第２導電型半導体領域との接続面の不純物濃度以下である
固体撮像素子。
【請求項６】
半導体基体の第１主面側から第２導電型の不純物を注入し、第１主面側の前記半導体基体の内部に第１の第２導電型半導体領域を形成する工程と、
前記半導体基体の第１主面側から第１導電型の不純物を注入し、前記半導体基体の第１主面の表面に第１の第１導電型半導体領域を形成する工程と、
前記半導体基体の第１主面にゲート電極を形成する工程と、
前記半導体基体の第２主面側から第２導電型の不純物を注入し、第２主面側の前記半導体基体の内部に、第２主面の表面側の不純物濃度が前記半導体基体の深部側の不純物濃度以上の第２の第２導電型半導体領域を形成する工程と、
前記半導体基体の第２主面側から第１導電型の不純物を注入し、前記半導体基体の第２主面の表面に第２の第１導電型半導体領域を形成する工程と、を有する
固体撮像素子の製造方法。
【請求項７】
第１主面側から第１導電型の不純物を注入して、第１主面側の表面から前記半導体基体の内部まで第１画素分離を形成する工程と、第２主面側から第１導電型の不純物を注入して、第２主面側の表面から前記第１画素分離が形成されている位置まで第２画素分離を形成する工程と、を有する請求項６に記載の固体撮像素子の製造方法。
【請求項８】
半導体基体の第１主面側に形成された第１の第１導電型半導体領域と、前記第１の第１導電型半導体領域と接して前記半導体基体の内部に形成された第１の第２導電型半導体領域と、からなる第１フォトダイオードと、前記半導体基体の第２主面側に形成された第２の第１導電型半導体領域と、前記第２の第１導電型半導体領域と接して前記半導体基体の内部に形成された第２の第２導電型半導体領域と、からなる第２フォトダイオードと、前記半導体基体の第１主面に形成されたゲート電極と、を備え、前記第２の第１導電型半導体領域と前記第２の第２導電型半導体領域との接続面の不純物濃度が、前記第２の第２導電型半導体領域の前記第２の第１導電型半導体領域と反対側の層との接続面の不純物濃度以上である固体撮像素子と、
前記固体撮像素子の撮像部に入射光を導く光学系と、
前記固体撮像素子の出力信号を処理する信号処理回路と、を有する
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、固体撮像素子、固体撮像素子の製造方法、及び、この固体撮像素子を用いた電子機器に係わる。
【背景技術】
【０００２】
裏面照射型の固体撮像素子について、飽和電荷量の向上や高感度化が求められている。
飽和電荷量を増加させる構成として、基体中に深さ方向に複数のフォトダイオードを形成した固体撮像素子が提案されている（特許文献１）。この構成では、ｎ型半導体領域と、ｎ型半導体領域上のｐ型半導体領域とのＰＮ接合で形成されるフォトダイオード（ＰＤ）を深さ方向に３層積層（ＰＤ１、ＰＤ２、ＰＤ３）し、飽和電荷量を増加させている。そして、転送トランジスタ（Ｔｒ）として、基体の表面から深さ方向に埋めこまれた縦型ゲート電極を備えている。基体の深い位置に形成されているフォトダイオードＰＤからは、この縦型Ｔｒを使って電荷をフローティングディフュージョン（ＦＤ）に転送する。
【０００３】
また、高感度化を可能にする構成として、光の入射面（基体裏面）側に第２フォトダイオードＰＤ２を備え、光の入射側の反対面（基体表面）に第１フォトダイオードＰＤ１を備える固体撮像素子が提案されている（特許文献２）。
この固体撮像素子は、半導体基体の表面にイオン注入により第１フォトダイオードＰＤ１及びフローティングディフュージョン（ＦＤ）等を形成する。さらに、半導体基体上にゲート電極や配線層等を形成した後、半導体基体を裏返し、半導体基体の裏面を研磨する。
そして、半導体基体の裏面側からイオン注入し、レーザアニール等により例えば１０００℃程度の熱処理で不純物の活性化を行い、第２フォトダイオードＰＤ２等を形成する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１１４２７４号公報
【特許文献２】特開２０１０−１９２４８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
固体撮像素子においては、さらなる飽和電荷量の向上が求められている。
【０００６】
本技術においては、飽和電荷量の向上が可能な固体撮像素子を提供するものである。
【課題を解決するための手段】
【０００７】
本技術の固体撮像素子は、半導体基体の第１主面側に形成された第１の第１導電型半導体領域と、第１の第１導電型半導体領域と接して半導体基体の内部に形成された第１の第２導電型半導体領域と、からなる第１フォトダイオードを備える。そして、半導体基体の第２主面側に形成された第２の第２導電型半導体領域と、第２の第１導電型半導体領域と接して半導体基体の内部に形成された第２の第２導電型半導体領域と、からなる第２フォトダイオードを備える。また、半導体基体の第１主面側形成されたゲート電極を備える。
上記構成において、第２の第１導電型半導体領域と第２の第２導電型半導体領域との接続面の不純物濃度が、第２の第２導電型半導体領域の第２の第１導電型半導体領域と反対側の層との接続面の不純物濃度以上である。
或いは、上記構成において、第１の第２導電型半導体領域と第２の第２導電型半導体領域とが半導体基体とが半導体基体内で接続されている。そして、第２の第１導電型半導体領域と第２の第２導電型半導体領域と接続面の不純物濃度が、第１の第２導電型半導体領域と第２の第２導電型半導体領域との接続面の不純物濃度以下である。
また、本技術の電子機器は、上述の固体撮像素子と固体撮像素子の撮像部に入射光を導く光学系と、固体撮像素子の出力信号を処理する信号処理回路とを有する。
【０００８】
また、本技術の固体撮像素子の製造方法は、半導体基体の第１主面側から第２導電型の不純物を注入し、第１主面側の半導体基体の内部に第１の第２導電型半導体領域を形成する工程を有する。そして、半導体基体の第１主面側から第１導電型の不純物を注入し、半導体基体の第１主面の表面に第１の第１導電型半導体領域を形成する工程と、半導体基体の第１主面にゲート電極を形成する工程とを有する。さらに、半導体基体の第２主面側から第２導電型の不純物を注入し、第２主面側の半導体基体の内部に、第２主面の表面側の不純物濃度が半導体基体の深部側の不純物濃度以上の第２の第２導電型半導体領域を形成する工程を有する。そして、半導体基体の第２主面側から第１導電型の不純物を注入し、導体基体の第２主面の表面に第２の第１導電型半導体領域を形成する工程を有する。
【０００９】
上記固体撮像素子、及び、上記製造方法により作成される固体撮像素子によれば、半導体基体の第２主面側に不純物濃度の高い第１導電型半導体領域と第２導電型半導体領域とからフォトダイオードが形成される。このため、第２主面側にＰＮ接合容量の大きいフォトダイオードが形成される。従って、固体撮像素子の飽和信号量を増加させることができる。
【発明の効果】
【００１０】
本技術によれば、飽和電荷量の向上が可能な固体撮像素子を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】Ａは固体撮像素子の構成を示す断面図である。Ｂは固体撮像素子のフォトダイオードにおける深さ方向のポテンシャルプロファイルである。
【図２】Ａは固体撮像素子の構成を示す断面図である。Ｂは固体撮像素子のフォトダイオードにおける深さ方向のポテンシャルプロファイルである。
【図３】Ａは固体撮像素子の構成を示す断面図である。Ｂは固体撮像素子のフォトダイオードにおける深さ方向のポテンシャルプロファイルである。
【図４】第１実施形態の固体撮像素子の構成を示す平面図である。
【図５】Ａは第１実施形態の固体撮像素子の構成を示す断面図である。Ｂは第１実施形態の固体撮像素子のフォトダイオードにおける深さ方向のポテンシャルプロファイルである。
【図６】Ａ〜Ｄは、第１実施形態の固体撮像素子の製造工程図である。
【図７】Ｅ〜Ｈは、第１実施形態の固体撮像素子の製造工程図である。
【図８】Ｉ〜Ｋは、第１実施形態の固体撮像素子の製造工程図である。
【図９】Ｌ〜Ｎは、第１実施形態の固体撮像素子の製造工程図である。
【図１０】Ｏ〜Ｑは、第１実施形態の固体撮像素子の製造工程図である。
【図１１】Ｒ〜Ｔは、第１実施形態の固体撮像素子の製造工程図である。
【図１２】Ａは第１実施形態の固体撮像素子の構成を示す断面図である。Ｂは図１２Ａに示す固体撮像素子のＹ−Ｙ’断面におけるポテンシャルプロファイルである。
【図１３】図１１Ｔに示す固体撮像素子のＹ−Ｙ’断面におけるポテンシャルプロファイルである。
【図１４】Ａは第１実施形態の固体撮像素子の変形例の構成を示す断面図である。Ｂは第１実施形態の固体撮像素子の変形例のフォトダイオードにおける深さ方向のポテンシャルプロファイルである。
【図１５】Ａは第１実施形態の固体撮像素子の変形例の構成を示す断面図である。Ｂは第１実施形態の固体撮像素子の変形例のフォトダイオードにおける深さ方向のポテンシャルプロファイルである。
【図１６】第２実施形態の固体撮像素子の構成を示す断面図である。
【図１７】Ａは第２実施形態の固体撮像素子の電荷蓄積時のポテンシャルプロファイルである。Ｂは第２実施形態の固体撮像素子の電荷転送時のポテンシャルプロファイルである。
【図１８】Ａ〜Ｃは、第２実施形態の固体撮像素子の製造工程図である。
【図１９】Ｄ〜Ｆは、第２実施形態の固体撮像素子の製造工程図である。
【図２０】Ｇ〜Ｉは、第２実施形態の固体撮像素子の製造工程図である。
【図２１】Ｊ〜Ｌは、第２実施形態の固体撮像素子の製造工程図である。
【図２２】Ｍ〜Ｏは、第２実施形態の固体撮像素子の製造工程図である。
【図２３】第３実施形態の固体撮像素子の構成を示す断面図である。
【図２４】Ａ〜Ｃは、第３実施形態の固体撮像素子の製造工程図である。
【図２５】Ｄ〜Ｆは、第３実施形態の固体撮像素子の製造工程図である。
【図２６】Ｇ〜Ｉは、第３実施形態の固体撮像素子の製造工程図である。
【図２７】Ｊ〜Ｌは、第３実施形態の固体撮像素子の製造工程図である。
【図２８】Ｍ〜Ｏは、第３実施形態の固体撮像素子の製造工程図である。
【図２９】Ｐ〜Ｒは、第３実施形態の固体撮像素子の製造工程図である。
【図３０】Ｓ〜Ｕは、第３実施形態の固体撮像素子の製造工程図である。
【図３１】第４実施形態の固体撮像素子の構成を示す断面図である。
【図３２】Ａ〜Ｃは、第４実施形態の固体撮像素子の製造工程図である。
【図３３】Ｄ〜Ｆは、第４実施形態の固体撮像素子の製造工程図である。
【図３４】Ｇ〜Ｉは、第４実施形態の固体撮像素子の製造工程図である。
【図３５】Ｊ〜Ｌは、第４実施形態の固体撮像素子の製造工程図である。
【図３６】Ｍ〜Ｏは、第４実施形態の固体撮像素子の製造工程図である。
【図３７】Ｐ〜Ｒは、第４実施形態の固体撮像素子の製造工程図である。
【図３８】Ｓ〜Ｕは、第４実施形態の固体撮像素子の製造工程図である。
【図３９】第５実施形態の固体撮像素子の構成を示す断面図である。
【図４０】Ａ〜Ｃは、第５実施形態の固体撮像素子の製造工程図である。
【図４１】Ｄ〜Ｆは、第５実施形態の固体撮像素子の製造工程図である。
【図４２】Ｇ〜Ｉは、第５実施形態の固体撮像素子の製造工程図である。
【図４３】Ｊ〜Ｌは、第５実施形態の固体撮像素子の製造工程図である。
【図４４】Ｍ〜Ｏは、第５実施形態の固体撮像素子の製造工程図である。
【図４５】Ｐ〜Ｒは、第５実施形態の固体撮像素子の製造工程図である。
【図４６】Ｓ，Ｔは、第５実施形態の固体撮像素子の製造工程図である。
【図４７】固体撮像素子を適用する電子機器の概略構成図である。
【発明を実施するための形態】
【００１２】
以下、本技術を実施するための最良の形態の例を説明するが、本技術は以下の例に限定されるものではない。
なお、説明は以下の順序で行う。
１．固体撮像素子の概要
２．固体撮像素子の第１実施形態
３．第１実施形態の固体撮像素子の製造方法
４．固体撮像素子の第２実施形態
５．第２実施形態の固体撮像素子の製造方法
６．固体撮像素子の第３実施形態
７．第３実施形態の固体撮像素子の製造方法
８．固体撮像素子の第４実施形態
９．第４実施形態の固体撮像素子の製造方法
１０．固体撮像素子の第５実施形態
１１．第５実施形態の固体撮像素子の製造方法
１２．電子機器の実施形態
【００１３】
〈１．固体撮像素子の概要〉
まず、固体撮像素子の概要について説明する。
図１に、上述の特許文献１に記載された固体撮像素子の構成を示す。図１Ａは固体撮像素子の構成を示す断面図であり、図１Ｂは図１Ａに示す固体撮像素子のフォトダイオード（ＰＤ）における深さ方向のポテンシャルプロファイルである。
【００１４】
図１Ａに示す固体撮像素子１０は、半導体基体１１内の異なる深さに、三層のフォトダイオード（ＰＤ）１４を備える。
半導体基体１１の深い位置に第１導電型（ｐ型）半導体領域１２Ａと第２導電型（ｎ型）半導体領域１３との接続面を有して形成された第１フォトダイオード（ＰＤ１）を備える。そして、半導体基体１１の表面に、不純物濃度が他の領域よりも大きい第１導電型（ｐ＋型）半導体領域１２Ｃと、第２導電型（ｎ型）半導体領域１３との接続面を有して形成された第３フォトダイオード（ＰＤ３）を備える。また、第１フォトダイオード（ＰＤ１）と、第３フォトダイオード（ＰＤ３）との中間層に、第１導電型（ｐ型）半導体領域１２Ｂと、第２導電型（ｎ型）半導体領域１３との接続面を有して形成された第３フォトダイオード（ＰＤ２）を備える。
【００１５】
また、固体撮像素子１０は、ＰＤ１４の電荷を読み出す縦型トランジスタ（Ｔｒ）を備える。縦型Ｔｒは、ゲート絶縁膜１７を介して形成された読み出しゲート電極１６と、信号電荷を転送する転送チャネル１９と、転送された信号電荷を蓄積するフローティングディフュージョン（ＦＤ）１８とから構成される。
【００１６】
読み出しゲート電極１６は、半導体基体１１上に形成されている平面ゲート電極１６Ａと、平面ゲート電極１６Ａ下で半導体基体１１の表面から深さ方向に柱状に形成されている縦型ゲート電極１６Ｂとからなる。
【００１７】
ＦＤ１８は、高濃度の第２導電型（ｎ＋型）半導体領域からなる。ＦＤ１８は、半導体基体１１の表面で、読み出しゲート電極１６と介してＰＤ１４と対向する位置に形成されている。
【００１８】
また、縦型ゲート電極１６Ｂに沿って、半導体基体１１の表面から内部まで形成されているｎ型半導体領域１３によりオーバーフローパスが構成されている。つまり、第２導電型半導体領域１３のうち、第１導電型半導体領域１２Ａ〜Ｃと接する部分がＰＤ１〜３を構成する。そして、第２導電型半導体領域１３のうち、縦型ゲート電極１６Ｂに沿って半導体基体１１の表面から内部まで形成されている部分がオーバーフローパスを構成する。
転送チャネル１９は、低濃度の第２導電型（ｎ−型）半導体領域により構成され、第１導電型半導体領域１２Ｃと接して平面ゲート電極１６Ａの直下に形成されている。そして、転送チャネル１９は、ＦＤ１８、及び、オーバーフローパスを構成するｎ型半導体領域１３に接して形成されている。
【００１９】
次に、図１Ｂに示す、半導体基体１１の表面に形成されているＰＤ３と、半導体基体１１の深い位置に形成されているＰＤ２とのそれぞれのポテンシャルプロファイルについて説明する。図１Ｂに示すポテンシャルプロファイルは、ＰＤ１４を構成する第２導電型半導体領域１３と第１導電型半導体領域１２Ａ，Ｂのポテンシャルを示している。
【００２０】
上述の図１に示す固体撮像素子１０のＰＤ１４及びＦＤ１８は、半導体基体１１の表面側からのイオン注入により形成されている。このため、図１Ｂに示すように、半導体基体１１の深い位置にフォトダイオードを形成する場合には、高エネルギーのイオン注入により、第１導電型半導体領域と第２導電型半導体領域とのＰＮ接合を作らなければならない。
このため、第１導電型半導体領域と第２導電型半導体領域とのそれぞれの不純物が広範囲に広がり、不純物のプロファイルが緩やかになる。この結果、ＰＮ接合付近の不純物濃度が小さくなる。このため、半導体基体１１の深い位置に形成したＰＤ１は、単位面積当たりの容量が小さく、蓄積できる飽和信号量が小さくなる。
【００２１】
従って、図１に示す固体撮像素子１０の構成では、半導体基体１１の深さ方向にフォトダイオード自体を増やしても、基体深部のフォトダイオードの飽和信号量が小さいため、飽和信号量増加効率が悪く、飽和電荷量の増加に大きな効果は得られない。
【００２２】
次に、図２に上述の特許文献２に記載された固体撮像素子の構成を示す。図２Ａは固体撮像素子の構成を示す断面図であり、図２Ｂは図２Ａに示す固体撮像素子のフォトダイオード（ＰＤ）のＸ−Ｘ’断面における深さ方向のポテンシャルプロファイルである。
【００２３】
図２Ａに示す固体撮像素子２０は、半導体基体２１の光の入射面と反対面（基体表面）側に第１フォトダイオード（ＰＤ１）、光の入射面（基体裏面）側に第２フォトダイオード（ＰＤ２）が形成されている。各ＰＤ１及びＰＤ２の間には、画素分離領域として第１導電型（ｐ型）半導体領域２５、及び、第１導電型（ｐ−型）半導体領域３１が設けられている。
また、半導体基体２１の入射面（基体裏面）上に、カラーフィルタやマイクロレンズ等の光学部品が搭載されている。基体表面側には、配線層や光電変換されて蓄積された信号電荷を読み出すためのＭＯＳトランジスタ等が形成されている。
【００２４】
ＰＤ１は、高濃度の第２導電型（ｎ＋型）の半導体領域２２からなる電荷蓄積領域、第２導電型（ｎ型）の半導体領域２３からなる光電変換領域、及び、暗電流の発生を抑制するための高濃度の第１導電型（ｐ＋型）半導体領域２７からなる。また、ＰＤ２は、第２導電型（ｎ−型）半導体領域２４からなる光電変換領域、及び、高濃度の第１導電型（ｐ＋型）半導体領域２６からなる。
【００２５】
上述の構成により、図２Ｂに示すように、ＰＤ１及びＰＤ２において、深い領域まで十分なポテンシャル領域が形成される。
裏面側のＰＤ２の第２導電型半導体領域２４から、表面側のＰＤ１の第２導電型半導体領域２２にかけてなだらかな勾配が形成されている。裏面側のＰＤ２は、半導体基体２１の表面側に形成された転送Ｔｒに電荷を転送しなくてはならないため、ポテンシャルを表面側のＰＤ１よりも低くする必要がある。
【００２６】
次に、図２Ａに示す固体撮像素子のＰＤ１及びＰＤ２の形成方法について説明する。
まず、通常のプロセスフローにて半導体基体２１の表面側にイオン注入によりＰＤ１、及び、縦型Ｔｒを構成する不純物の拡散領域、画素分離領域となるｐ型半導体領域２５を形成する。そして、半導体基体２１上に絶縁層や導体層を形成し、ゲート電極や配線等を形成する。
次に、半導体基体２１の配線層側を支持基板に貼り合わせて、半導体基体２１をＣＭＰ（Chemical Mechanical Polishing）やエッチングにより、１〜１．５μｍ程度の厚さまで薄くする。そして、半導体基体２１の裏面側から画素分離領域となるｐ−型半導体領域３１を形成するためのイオン注入と、ＰＤ２を形成するためのイオン注入を行う。イオン注入後、裏面側にレーザアニールを行い、形成した不純物領域を活性化させ、ＰＤ２を形成する。
【００２７】
上述のように、図２Ａに示す固体撮像素子は、ＰＤ１が半導体基体２１の表面側からのイオン注入により形成される。そして、ＰＤ２が半導体基体２１の裏面からのイオン注入により形成される。
半導体基体２１の表面側と裏面側の２方向からイオン注入を行うことにより、半導体基体２１の深部で不純物が広範囲に広がることを抑え、半導体基体２１の深さ方向に受光領域を広げることができる。このため、飽和電荷量の増加率を高めることができる。また、裏面側のＰＤ２も比較的低エネルギーで形成できる。
【００２８】
しかし、上述の図２に示す固体撮像素子２０では、半導体基体２１のポテンシャル勾配により電荷を半導体基体２１の表面側に移動させなければならない。このため、裏面側のＰＤ２の不純物濃度を表面側のＰＤ１と同等又は濃くすることができない。従って、飽和信号量の増大が望めない。
【００２９】
上述の図２に示す構成の固体撮像素子２０において、裏面側のＰＤ２の不純物濃度を表面側のＰＤ１と同等以上にした場合の構成を図３に示す。図３Ａは固体撮像素子の構成を示す断面図であり、図３Ｂは図３Ａに示す固体撮像素子のフォトダイオード（ＰＤ）のＸ−Ｘ’断面における深さ方向のポテンシャルプロファイルである。
【００３０】
図３Ａに示す固体撮像素子３０は、半導体基体２１の光の入射面と反対面（基体表面）側に第１フォトダイオード（ＰＤ１）、光の入射面（基体裏面）側に第２フォトダイオード（ＰＤ２）が形成されている。なお、そのほかの構成は、上述の図２Ａに示す固体撮像素子２０と同じである。
【００３１】
ＰＤ１は、高濃度の第２導電型（ｎ＋型）の半導体領域３２からなる電荷蓄積領域、第２導電型（ｎ型）の半導体領域３３からなる光電変換領域、及び、暗電流の発生を抑制するための高濃度の第１導電型（ｐ＋型）半導体領域３７からなる。また、ＰＤ２は、ＰＤ１と同等以上の濃度の第２導電型（ｎ＋型）半導体領域３４からなる光電変換領域、及び、高濃度の第１導電型（ｐ＋型）半導体領域３６からなる。
【００３２】
上述の構成により、図３Ｂにポテンシャルプロファイルを示すように、ＰＤ１及びＰＤ２において、深い領域まで十分なポテンシャルの領域が形成される。また、ＰＤ２とＰＤ１の不純物濃度を同等以上にした場合、ＰＤ２のポテンシャルがＰＤ１と同じ程度まで高くなる。
ＰＤ２のポテンシャルが高くなると、半導体基体の表面側からイオン注入して形成した第２導電型半導体領域３３の濃度が低いため、ＰＤ２とＰＤ１との間にポテンシャル障壁ができてしまう。つまり、図３Ａに示す構成の固体撮像素子では、裏面側のフォトダイオード（ＰＤ２）で生成した電荷を表面のＦＤに転送することができない。また、第２導電型半導体領域３３は、第２導電型半導体領域３２よりも半導体基体の深いところに形成されるため、第２導電型半導体領域３３よりも不純物が広がりやすく、高濃度に形成することが困難である。
【００３３】
従って、裏面側のＰＤ２の不純物濃度を表面側のＰＤ１と同等もしくは濃くしてしまうと、転送経路の途中にポテンシャル障壁が発生し、ＰＤ２からＦＤまでの電荷転送が不可能になる。この結果、図３Ａに示す構成の固体撮像素子３０では、飽和信号量を増加させることができない。
【００３４】
上述のように、電荷転送の観点から、従来の固体撮像素子の構成では、転送Ｔｒが形成される表面側のＰＤの不純物濃度を高くし、裏面側（光の入射面側）に形成されるＰＤの不純物濃度を表面側よりも低くする必要がある。この構成では、表面側のＰＤでは、不純物濃度を高くすることができるため、第１導電型半導体領域と第２導電型半導体領域とは急峻なＰＮ接合が得られ、ＰＮ接合容量を大きくすることができる。しかし、裏面側のＰＤの第１導電型半導体領域と第２導電型半導体領域とに急峻な接合が得られないため、ＰＮ接合容量を大きくすることができない。
【００３５】
〈２．固体撮像素子の第１実施形態〉
［固体撮像素子の構成例：概略構成図］
以下、本実施形態の固体撮像素子の具体的な実施の形態について説明する。
図４に、固体撮像素子の一例として、ＭＯＳ（Metal Oxide Semiconductor）型の固体撮像素子の概略構成図を示す。
【００３６】
図４に示す固体撮像素子４０は、半導体基体、例えば、シリコン基板に複数の光電変換部となるフォトダイオードを含む画素４２が規則的に２次元的に配列された画素部（いわゆる撮像領域）４３と、周辺回路部とから構成される。画素４２は、フォトダイオードと、複数の画素トランジスタ（いわゆるＭＯＳトランジスタ）を有する。
【００３７】
複数の画素トランジスタは、例えば転送トランジスタ、リセットトランジスタ、増幅トランジスタの３つのトランジスタで構成することができる。その他、選択トランジスタを追加して４つのトランジスタで構成することもできる。
【００３８】
周辺回路部は、垂直駆動回路４４と、カラム信号処理回路４５と、水平駆動回路４６と、出力回路４７と、制御回路４８等から構成されている。
【００３９】
制御回路４８は、垂直同期信号、水平同期信号及びマスタクロックに基づいて、垂直駆動回路４４、カラム信号処理回路４５及び水平駆動回路４６等の動作の基準となるクロック信号や制御信号を生成する。制御回路４８は、これらの信号を垂直駆動回路４４、カラム信号処理回路４５及び水平駆動回路４６等に入力する。
【００４０】
垂直駆動回路４４は、例えばシフトレジスタによって構成される。垂直駆動回路４４は、画素部４３の各画素４２を行単位で順次垂直方向に選択走査し、垂直信号線４９を通して各画素４２の光電変換素子において受光量に応じて生成した信号電荷に基づく画素信号をカラム信号処理回路４５に供給する。
【００４１】
カラム信号処理回路４５は、画素４２の例えば列ごとに配置され、４行分の画素４２から出力される信号を画素列ごとに黒基準画素（有効画素領域の周囲に形成される）からの信号によってノイズ除去などの信号処理を行う。即ち、カラム信号処理回路４５は、画素４２固有の固定パターンノイズを除去するためのＣＤＳ（correlated double sampling）や、信号増幅等の信号処理を行う。カラム信号処理回路４５の出力段には水平選択スイッチ（図示せず）が水平信号線４１との間に接続されて設けられている。
【００４２】
水平駆動回路４６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路４５の各々を順番に選択し、カラム信号処理回路４５の各々から画素信号を水平信号線４１に出力する。
出力回路４７は、カラム信号処理回路４５の各々から水平信号線４１を通して順次に供給される信号に対し、信号処理を行って出力する。
【００４３】
上記の固体撮像素子４０を、裏面照射型の固体撮像素子に適用する場合は、光入射面（いわゆる受光面）側の裏面上には配線層が形成されず、配線層は受光面と反対側の表面側に形成される。
【００４４】
［固体撮像素子の構成例：画素部］
次に、図５に、第１実施形態の固体撮像素子の１画素を構成する要部を示す。図５Ａは固体撮像素子の構成を示す断面図であり、図５Ｂは図５Ａに示す固体撮像素子のフォトダイオード（ＰＤ）のＸ−Ｘ’断面における深さ方向のポテンシャルプロファイルである。
【００４５】
図５Ａに示す固体撮像素子５０は、半導体基体５１の光の入射面と反対面（基体表面）５１Ａ側の表面に、第１フォトダイオード（ＰＤ１）が形成されている。そして、半導体基体５１の光の入射面（基体裏面）５１Ｂ側の表面に、第２フォトダイオード（ＰＤ２）が形成されている。
【００４６】
また、半導体基体５１の基体表面５１Ａ上に、絶縁層と配線とからなる配線層５２が設けられている。半導体基体５１の基体裏面５１Ｂ上には絶縁層６４を介して図示しない光電変換膜、カラーフィルタ、及び、マイクロレンズ等の光学部品が搭載される。
【００４７】
ＰＤ１は、基体表面５１Ａ側から順に、高濃度の第１導電型（ｐ＋型）半導体領域５４、高濃度の第２導電型（ｎ＋型）半導体領域５５、及び、第２導電型（ｎ型）半導体領域５６を備える。
ＰＤ２は、基体裏面５１Ｂ側から順に、高濃度の第１導電型（ｐ＋型）半導体領域５９、高濃度の第２導電型（ｎ＋型）半導体領域５８、及び、第２導電型（ｎ型）半導体領域５７を備える。
そして、ＰＤ１のｎ型半導体領域５６と、ＰＤ２のｎ型半導体領域５７とが、半導体基体５１の中央で接続され、ＰＤ１とＰＤ２とが一体に形成されている。
ｐ＋型半導体領域５４，５９は、ＰＤ１又はＰＤ２における暗電流の発生を抑制するための不純物領域である。ｎ＋型半導体領域５５，５８は電荷蓄積領域であり、ｎ型半導体領域５６，５７は光電変換領域である。
【００４８】
固体撮像素子５０は、ｎ＋型半導体領域５８とｎ型半導体領域５７とからなるＰＤ２の第１導電型の半導体領域は、以下に説明する不純物濃度を有して構成されている。
ＰＤ２の第１導電型の半導体領域は、ｐ＋型半導体領域５９の反対側の層と接する面の不純物濃度以上となる濃度で、ｐ＋型半導体領域５９と接する面に不純物を有している。ここで、図５Ａに示す固体撮像素子の構成において、ｐ＋型半導体領域５９の反対側の層は、ｎ型半導体領域５６である。
つまり、ｐ＋型半導体領域５９とｎ＋型半導体領域５８との接続面での不純物濃度と、ｎ型半導体領域５７とＰＤ１のｎ型半導体領域５６との接続面での不純物濃度とを比較する。このとき、ｐ＋型半導体領域５９とｎ＋型半導体領域５８との接続面の不純物濃度が、ｎ型半導体領域５７とＰＤ１のｎ型半導体領域５６との接続面の不純物濃度以上となる。このように、ＰＤ２の第１導電型の半導体領域（ｎ＋型半導体領域５８及びｎ型半導体領域５７）の不純物濃度が調整されている。
【００４９】
ＰＤ１についても、上述のＰＤ２と同様に、ＰＤ１の第１導電型の半導体領域（ｎ＋型半導体領域５８及びｎ型半導体領域５７）の不純物濃度が調整されている。つまり、ｐ＋型半導体領域５４と接する面のｐ＋型半導体領域５５の不純物濃度が、ｎ型半導体領域５７と接する面のｎ型半導体領域５６の不純物濃度以上となるように、ＰＤ１の不純物濃度が調整されている。
【００５０】
また、図５Ａに示す固体撮像素子５０は、ＰＤ１及びＰＤ２の電荷を読み出す縦型トランジスタ（Ｔｒ）を備える。縦型Ｔｒは、絶縁層６３を介して形成された転送ゲート電極５３と、転送された信号電荷を蓄積するフローティングディフュージョン（ＦＤ）６０とから構成される。
転送ゲート電極５３は、半導体基体５１上に形成されている平面ゲート電極５３Ａと、平面ゲート電極５３Ａ下で半導体基体５１の表面から深さ方向に柱状に形成されている縦型ゲート電極５３Ｂとからなる。
ＦＤ６０は、高濃度の第２導電型（ｎ＋型）半導体領域からなり、転送ゲート電極５３を介してＰＤ１及びＰＤ２と対向する位置の半導体基体５１の表面に形成されている。
【００５１】
また、各単位画素を区画するための画素分離領域として、第１画素分離部６１、第２画素分離部６２が第１導電型（ｐ型）半導体領域により形成されている。第１、第２画素分離部６１，６２は隣接する画素間に形成されている。半導体基体５１の表面５１Ａ側に第１画素分離部６１が形成され、半導体基体５１の裏面５１Ｂ側に、第２画素分離部６２が形成されている。そして、半導体基体５１の中央で第１画素分離部６１と第２画素分離部６２とが接続されて一体化されている。また、に第１画素分離部６１内にＦＤ６０が形成されている。
【００５２】
次に、上述の構成の固体撮像素子のＰＤ１及びＰＤ２のＸ−Ｘ’断面における深さ方向のポテンシャルプロファイルについて説明する。図５Ｂに示すように、ＰＤ１及びＰＤ２において、深い領域まで十分なポテンシャル領域が形成される。
また、固体撮像素子５０では、ＰＤ２の不純物濃度がＰＤ１と同程度に形成されている。このため、ＰＤ２のｎ＋型半導体領域５８のポテンシャルが、ＰＤ１のｎ＋型半導体領域５５と同じ程度まで高く形成されている。
また、ＰＤ２は、ｎ＋型半導体領域５８のポテンシャルが高く、ｎ＋型半導体領域５８からｎ型半導体領域５７側にかけてポテンシャルがなだらかに低下している。このように、上述のＰＤ２の不純物濃度に従って、ポテンシャルプロファイルが形成される。つまり、半導体基体５１の裏面５１Ｂ側のｐ＋型半導体領域５９とｎ＋型半導体領域５８との接続面が、ＰＤ１とＰＤ２との接属面以上の濃度の不純物を有している。このため、ｐ＋型半導体領域５９側のｎ＋型半導体領域５８のポテンシャルが高くなる。
【００５３】
上述の固体撮像素子５０の構成では、読み出し時に転送ゲート電極５３に正電圧が印加されることにより、転送ゲート電極５３直下のポテンシャル（電位）が変化する。そして、ＰＤ１及びＰＤ２に蓄積された信号電荷が、転送ゲート電極５３の縦型ゲート電極５３Ｂの周囲の領域を通過して、ＦＤ６０に転送される。
【００５４】
このとき、裏面側のＰＤ２の不純物濃度が高く、従来のポテンシャル勾配による電荷転送ができない構成においても、ゲート電極がＰＤ２のｎ＋型半導体領域５８、及び、ｎ型半導体領域５７に蓄積された電荷が、縦型ＴｒによってＦＤ６０に転送される。
このように、固体撮像素子５０の構成によれば、ＰＤ１と同程度の不純物濃度で形成したＰＤ２の電荷を読み出すことが可能となる。従って、裏面５１Ｂに形成するＰＤ２の不純物濃度を高くすることができるため、ｐ＋型半導体領域５９とｎ＋型半導体領域５８とに急峻なＰＮ接合が得られる。そして、ＰＤ２のＰＮ接合容量を大きくすることができ、固体撮像素子５０の飽和信号量を増加させることができる。
【００５５】
〈３．第１実施形態の固体撮像素子の製造方法〉
次に、第１実施形態の固体撮像素子の製造方法の一例を説明する。なお、以下の製造方法の説明では、上述の図５に示す第１実施形態の固体撮像素子５０の構成と同様の構成には同じ符号を付して各構成の詳細な説明は省略する。また、半導体基体、配線層、他の各種トランジスタ、及び、固体撮像素子上に形成される各種素子の作製方法については説明を省略する。これらは従来公知の方法により作製することができる。
【００５６】
まず、図６Ａに示すように、半導体基体５１を準備する。半導体基体５１は、例えばＳｉ基板を用いる。そして、半導体基体５１の表面５１Ａと裏面５１Ｂとに、熱酸化膜等からなる表面保護用の絶縁層６３，６４を形成する。
【００５７】
次に、図６Ｂに示すように、半導体基体５１の表面５１Ａ上にレジスト層７１を形成する。レジスト層７１は、フォトリソグラフィ技術を用いて、固体撮像素子の画素間を区分する画素分離領域の形成位置を開口するパターンに形成する。
そして、レジスト層７１の開口部から半導体基体５１に第１導電型（ｐ型）の不純物をイオン注入する。このイオン注入により、半導体基体５１の表面５１Ａ側に第１画素分離部６１を形成する。第１画素分離部６１を形成する深さは、最終的に固体撮像素子５０を形成した際の半導体基体５１の厚さの半分程度とする。
【００５８】
次に、図６Ｃに示すように、半導体基体５１の表面５１Ａ上にレジスト層７２を形成する。レジスト層７２は、フォトリソグラフィ技術を用いて、固体撮像素子の転送ゲート電極５３の縦型ゲート電極５３Ｂの形成位置を開口するパターンに形成する。
次に、図６Ｄに示すように、異方性エッチングにより、レジスト層７２の開口部から半導体基体５１及び絶縁層６３をエッチングする。そして、半導体基体５１に、トレンチ７３を形成する。さらに、図７Ｅに示すように、トレンチ７３内に露出する半導体基体５１に、熱酸化膜等からなる絶縁層６３を形成する。
【００５９】
次に、レジスト層７２を除去した後、図７Ｆに示すように、半導体基体５１上にポリシリコン等からなるゲート電極材料層７４を形成する。このゲート電極材料層７４は、半導体基体５１のトレンチ７３を埋め込んで形成した後、ＣＭＰ法等を用いて表面を平坦化する。
【００６０】
次に、図７Ｇに示すように、ゲート電極材料層７４上にレジスト層７５を形成する。レジスト層７５は、フォトリソグラフィ技術を用いて、固体撮像素子のゲート電極５３の形成位置、特に平面ゲート電極５３Ａの形成領域上に残存するパターンに形成する。
そして、図７Ｈに示すように、レジスト層７５をマスクとしてゲート電極材料層７４をエッチングする。これにより、ゲート電極５３を形成する。ゲート電極５３は、半導体基体５１のトレンチ７３内に形成された部位が縦型ゲート電極５３Ｂとなり、半導体基体５１の表面上に形成された部位が平面ゲート電極５３Ａとなる。
【００６１】
次に、図８Ｉに示すように、半導体基体５１上にレジスト層７６を形成する。レジスト層７６は、フォトリソグラフィ技術を用いて、固体撮像素子のＰＤ１の形成位置を開口するパターンに形成する。
そして、レジスト層７６の開口部から半導体基体５１の深い位置に第２導電型（ｎ型）の不純物をイオン注入する。イオン注入は、最終的に固体撮像素子５０を形成した際の半導体基体５１の厚さの半分程度の深さまで行う。この工程により、半導体基体５１の深部にＰＤ１を構成する第２導電型（ｎ型）半導体領域５６を形成する。
【００６２】
続けて、図８Ｊに示すように、レジスト層７６の開口部から、前の工程で形成したｎ型半導体領域５６上の浅い領域に、第２導電型（ｎ型）の不純物をイオン注入する。このイオン注入により、高濃度の第２導電型（ｎ＋型）半導体領域５６を形成する。
そして、図８Ｋに示すように、レジスト層７６の開口部から第１導電型（ｐ型）の不純物をイオン注入する。このイオン注入により、半導体基体５１の表面に高濃度の第１導電型（ｐ＋型）半導体領域５４を形成する。
以上の工程により、半導体基体５１の表面５１Ａ側から、ｐ＋型半導体領域５４、ｎ＋型半導体領域５５、及び、ｎ型半導体領域５６が積層された構成のＰＤ１を形成する。
【００６３】
次に、図９Ｌに示すように、半導体基体５１の表面５１Ａ上にレジスト層７７を形成する。レジスト層７７は、フォトリソグラフィ技術を用いて、固体撮像素子のＦＤの形成位置、具体的には、ゲート電極５３を介してＰＤ１と対向する位置の第１画素分離部６１内を開口するパターンに形成する。
そして、レジスト層７７の開口部から半導体基体５１に第２導電型（ｎ型）の不純物をイオン注入する。このイオン注入により、半導体基体５１の表面５１Ａ側の第１画素分離部６１内にＦＤ６０を形成する。
【００６４】
次に、図９Ｍに示すように、半導体基体５１の表面５１Ａ上に配線層５２を形成する。配線層５２は、層間絶縁層と導体層とを積層して形成する。また、固体撮像素子のゲート電極やＰＤ等に接続する導体層を、層間絶縁層を貫通して形成する。
【００６５】
次に、図９Ｎに示すように、配線層５２上に支持基板８４を接続して半導体基体５１を裏返す。そして、図１０Ｏに示すように、半導体基体５１の裏面５１Ｂ側をＣＭＰ等を用いて除去する。半導体基体５１の裏面５１Ｂ側を除去することにより、所定の厚さに形成する。
なお、半導体基体５１の裏面５１Ｂ側を除去する際に、絶縁層６４が同時に除去される。このため、半導体基体５１を所定の厚さに形成した後、再度、熱酸化膜等からなる表面保護用の絶縁層６４を半導体基体５１の裏面５１Ｂに形成する。
【００６６】
次に、図１０Ｐに示すように、半導体基体５１の裏面５１Ｂ上にレジスト層７８を形成する。レジスト層７８は、フォトリソグラフィ技術を用いて、固体撮像素子の画素間を区分する画素分離領域の形成位置を開口するパターンに形成する。
そして、レジスト層７８の開口部から半導体基体５１の裏面５１Ｂ側に第１導電型（ｐ型）の不純物をイオン注入する。このイオン注入により、半導体基体５１の裏面５１Ｂ側に第２画素分離部６２を形成する。第２画素分離部６２は、既に形成されている第１画素分離部６１を接触する深さから裏面５１Ｂまで形成する。
この工程により、第１画素分離部６１と第２画素分離部６２とによる画素分離領域が半導体基体５１の表面５１Ａから裏面５１Ｂまで形成される。
【００６７】
次に、図１０Ｑに示すように、半導体基体５１の裏面５１Ｂ上にレジスト層７９を形成する。レジスト層７９は、フォトリソグラフィ技術を用いて、固体撮像素子のＰＤ２の形成位置を開口するパターンに形成する。
そして、レジスト層７９の開口部から半導体基体５１の深い位置に第２導電型（ｎ型）の不純物をイオン注入する。イオン注入は、最終的に固体撮像素子５０を形成した際の半導体基体５１の厚さの半分程度の深さまで行う。そして、形成済みのＰＤ１のｎ型半導体領域５６を接続する位置まで不純物を拡散することにより、ｎ型半導体領域５６と接続する位置に、ＰＤ２を構成する第２導電型（ｎ型）半導体領域５７を形成する。
【００６８】
次に、図１１Ｒに示すように、レジスト層７９の開口部から、前の工程で形成したｎ型半導体領域５７上の浅い領域に、第２導電型（ｎ型）の不純物をイオン注入する。このイオン注入により、高濃度の第２導電型（ｎ＋型）半導体領域５８を形成する。
そして、図１１Ｓに示すように、レジスト層７９の開口部から第１導電型（ｐ型）の不純物をイオン注入する。このイオン注入により、半導体基体５１の裏面５１Ｂに高濃度の第１導電型（ｐ＋型）半導体領域５９を形成する。
以上の工程により、半導体基体５１の裏面５１Ｂ側から、ｐ＋型半導体領域５９、ｎ＋型半導体領域５８、及び、ｎ型半導体領域５７が積層された構成のＰＤ２を形成する。
【００６９】
次に、図１１Ｔに示すように、ＰＤ１及びＰＤ２等を形成した半導体基体５１に、裏面５１Ｂ側からレーザアニール等による熱処理を行う。例えば１０００℃の熱処理を行うことにより、半導体基体５１中に形成した不純物の活性化を行う。
以上の工程により、本実施形態の固体撮像素子を製造することができる。
【００７０】
上述の本実施形態の固体撮像素子の製造方法では、半導体基体５１の表面５１Ａ側からのイオン注入により、ＰＤ１を形成する。そして、半導体基体５１の裏面５１Ｂ側からのイオン注入により、ＰＤ２を形成する。
このように、半導体基体５１の表面５１Ａ側に形成するＰＤ１を、表面５１Ａ側からのイオン注入によって形成することにより、不純物の濃度が低下せずに、半導体基体５１の表面５１Ａ側に高濃度の不純物領域を形成することができる。
さらに、半導体基体５１の裏面５１Ｂ側に形成するＰＤ２を、裏面５１Ｂ側からのイオンイオン注入によって形成することにより、不純物の濃度が低下せずに、半導体基体５１の裏面５１Ｂ側に高濃度の不純物領域を形成することができる。
このため、ｐ＋型半導体領域５４，５９とｎ＋型半導体領域５５，５８とに急峻なＰＮ接合を形成することができる。この結果、ＰＤ１とＰＤ２のＰＮ接合容量を大きくすることができ、固体撮像素子５０の飽和信号量を増加させることができる。
【００７１】
また、半導体基体５１の中心部のＰＤ１とＰＤ２との接合部には、半導体基体５１の半分程度の深さまでイオン注入してｎ型半導体領域５６，５７を形成する。このため半導体基体５１の中心部に表面及び裏面側に比べて高濃度のイオン注入を行わずに、ＰＤ１及びＰＤ２の深さを確保することができる。従って、信号電荷の蓄積量を増加させることができる。
【００７２】
また、上述の本実施形態の製造方法によれば、ｐ型の不純物を注入して画素分離領域を形成する工程において、半導体基体５１の表面５１Ａ側からのイオン注入と、裏面５１Ｂ側からのイオン注入とを行う。そして、それぞれのイオン注入により、半分程度の深さまで第１画素分離部６１、第２画素分離部６２を形成することで、基板の深い領域までイオン注入した際に発生する不純物の拡散を抑制することができる。
【００７３】
例えば、半導体基体の厚さとほぼ同じ深さまでイオン注入し、一工程で画素分離領域を形成した場合の固体撮像素子の概略構成を図１２に示す。図１２Ａは、固体撮像素子の断面図である。図１２Ｂは、図１２Ａに示す固体撮像素子のＹ−Ｙ’断面におけるポテンシャルプロファイルである。
ｐ型不純物領域からなる画素分離部６１Ａは、半導体基体の表面から深くなるに従い、不純物の拡散によりイオン注入断面が広がる。拡散した画素分離領域は、不純物濃度が低くなるため、図１２Ｂに示すように、ポテンシャル勾配が小さくなる。そして、半導体基体の光の入射面側のポテンシャルプロファイル領域が平坦になる。このため、画素分離領域で発生した電荷（電子ｅ−）が隣接する画素に移動しやすくなる。これは、固体撮像素子の混色が増加する原因となる。
【００７４】
これに対し、本実施形態の固体撮像素子の製造方法では、半導体基体の両面から、半導体基体の厚さの半分程度の深さまでイオン注入することで、半導体基体の深部での不純物の拡散を抑制している。このため、画素分離領域を、上述の図１２Ａに示す場合よりも狭くすることができる。図１３に、図１１Ｔに示す固体撮像素子のＹ−Ｙ’断面におけるポテンシャルプロファイルを示す。
図１３に示すように、画素分離領域が狭くできるため、不純物濃度の低下が起きず、半半導体基体の光の入射面側のポテンシャル勾配が大きくなる。特に、フォトダイオード側に勾配が向く形状のポテンシャルプロファイルになる。このため、画素分離領域で発生した電荷（電子）を、フォトダイオード側へ移動させ、隣接する画素への移動を抑制することができる。従って、固体撮像素子の混色を抑制することができる。
【００７５】
［変形例１］
次に、図１４に第１実施形態の変形例１の固体撮像素子の構成を示す。図１４Ａは固体撮像素子の構成を示す断面図であり、図１４Ｂは図１４Ａに示す固体撮像素子のフォトダイオード（ＰＤ）のＸ−Ｘ’断面における深さ方向のポテンシャルプロファイルである。
【００７６】
図１４Ａに示す固体撮像素子８０は、半導体基体５１の裏面５１Ｂ側に形成されるＰＤ２に、第１実施形態の固体撮像素子よりも高濃度の第２導電型（ｎ＋＋型）半導体領域８１が形成されている。なお、このｎ＋＋型半導体領域８１以外の構成は、上述の第１実施形態と同様の構成であるため、説明を省略する。
【００７７】
図１４Ａに示す固体撮像素子８０のＰＤ１は、基体表面５１Ａ側から順に、高濃度の第１導電型（ｐ＋型）半導体領域５４、高濃度の第２導電型（ｎ＋型）半導体領域５５、及び、第２導電型（ｎ型）半導体領域５６を備える。
そして、ＰＤ２は、基体裏面５１Ｂ側から順に、高濃度の第１導電型（ｐ＋型）半導体領域５９、高濃度の第２導電型（ｎ＋＋型）半導体領域８１、及び、第２導電型（ｎ型）半導体領域５７を備える。
ＰＤ１のｎ型半導体領域５６と、ＰＤ２のｎ型半導体領域５７とが、半導体基体５１の中央で接続され、ＰＤ１とＰＤ２とが一体に形成されている。
【００７８】
上述の構成の固体撮像素子８０では、ＰＤ２の光電変換領域が高濃度のｎ＋＋型半導体領域８１により形成されている。このため、図１４Ｂにポテンシャルプロファイルを示すように、ＰＤ２のｎ＋＋型半導体領域８１のポテンシャルが、ＰＤ１のｎ＋型半導体領域５５よりも高く形成されている。
従って、裏面５１Ｂのｐ＋型半導体領域５９とｎ＋＋型半導体領域８１とに急峻なＰＮ接合が得られる。ｎ＋＋型半導体領域８１の不純物濃度が大きいため、このＰＮ接合容量も、図５に示す第１実施形態の固体撮像素子５０よりも大きくなる。従って、ＰＤ２のＰＮ接合容量を大きくすることができ、固体撮像素子８０の飽和信号量を増加させることができる。
また、裏面５１Ｂ側に高いポテンシャルの領域が形成されていても、第１実施形態と同様に、縦型トランジスタが形成されているため、裏面５１Ｂ側のＰＤ２の信号電荷の転送を容易に行うことができる。
【００７９】
［変形例２］
次に、図１５に第１実施形態の変形例２の固体撮像素子の構成を示す。図１５Ａは固体撮像素子の構成を示す断面図であり、図１５Ｂは図１５Ａに示す固体撮像素子のフォトダイオード（ＰＤ）のＸ−Ｘ’断面における深さ方向のポテンシャルプロファイルである。
【００８０】
図１５Ａに示す固体撮像素子８２は、半導体基体５１の表面５１Ａ側に形成されるＰＤ１に、第１実施形態の固体撮像素子よりも高濃度の第２導電型（ｎ＋＋型）半導体領域８３が形成されている。なお、このｎ＋＋型半導体領域８３以外の構成は、上述の第１実施形態と同様の構成であるため、説明を省略する。
【００８１】
図１５Ａに示す固体撮像素子８２のＰＤ１は、基体表面５１Ａ側から順に、高濃度の第１導電型（ｐ＋型）半導体領域５４、高濃度の第２導電型（ｎ＋＋型）半導体領域８３、及び、第２導電型（ｎ型）半導体領域５６を備える。
そして、ＰＤ２は、基体裏面５１Ｂ側から順に、高濃度の第１導電型（ｐ＋型）半導体領域５９、高濃度の第２導電型（ｎ＋型）半導体領域５８、及び、第２導電型（ｎ型）半導体領域５７を備える。
ＰＤ１のｎ型半導体領域５６と、ＰＤ２のｎ型半導体領域５７とが、半導体基体５１の中央で接続され、ＰＤ１とＰＤ２とが一体に形成されている。
【００８２】
上述の構成の固体撮像素子８２では、ＰＤ１の光電変換領域が高濃度のｎ＋＋型半導体領域８３により形成されている。このため、図１５Ｂにポテンシャルプロファイルを示すように、ＰＤ１のｎ＋＋型半導体領域８３のポテンシャルが、ＰＤ２のｎ＋型半導体領域５８よりも高く形成されている。
従って、表面５１Ａのｐ＋型半導体領域５４とｎ＋＋型半導体領域８３とに急峻なＰＮ接合が得られる。ｎ＋＋型半導体領域８１の不純物濃度が大きいため、このＰＮ接合容量も、図５に示す第１実施形態の固体撮像素子５０よりも大きくなる。従って、ＰＤ１のＰＮ接合容量を大きくすることができ、固体撮像素子５０の飽和信号量を増加させることができる。
【００８３】
なお、上述の変形例１及び変形例２の固体撮像素子は、上述の第１実施形態の固体撮像素子の製造方法において、図８Ｊ又は図１１Ｒに示す、第２導電型の不純物のイオン注入工程において、注入量を調整することにより製造することができる。
【００８４】
〈４．固体撮像素子の第２実施形態〉
次に、第２実施形態の固体撮像素子の構成について説明する。
図１６に、第２実施形態の固体撮像素子の１画素を構成する要部を示す。図１６は固体撮像素子の構成を示す断面図である。
【００８５】
図１６に示す固体撮像素子９０は、半導体基体９１の光の入射面と反対面（基体表面）９１Ａ側の表面に、第１フォトダイオード（ＰＤ１）が設けられている。そして、半導体基体９１の光の入射面（基体裏面）９１Ｂ側の表面に、第２フォトダイオード（ＰＤ２）が形成されている。
【００８６】
また、固体撮像素子９０は、半導体基体９１の基体表面９１Ａ上に、絶縁層と配線とからなる配線層９２が設けられている。半導体基体９１の基体裏面９１Ｂ上には絶縁層１０２を介して図示しない光電変換膜、カラーフィルタ、及び、マイクロレンズ等の光学部品が搭載される。
【００８７】
ＰＤ１は、基体表面９１Ａ側から順に、高濃度の第１導電型（ｐ＋型）半導体領域９４、及び、高濃度の第２導電型（ｎ＋型）半導体領域９５を備える。
ＰＤ２は、基体裏面９１Ｂ側から順に、高濃度の第１導電型（ｐ＋型）半導体領域９７、及び、高濃度の第２導電型（ｎ＋型）半導体領域９６を備える。
そして、ＰＤ１のｎ＋型半導体領域９５と、ＰＤ２のｎ＋型半導体領域９６とが、半導体基体９１の中央で接続され、ＰＤ１とＰＤ２とが一体に形成されている。
ｐ＋型半導体領域９４，９７は、ＰＤ１又はＰＤ２における暗電流の発生を抑制するための不純物領域である。ｎ＋型半導体領域９５，９６は電荷蓄積領域である。
【００８８】
また、ＰＤ１のｎ＋型半導体領域９５と、ＰＤ２のｎ＋型半導体領域９６は、半導体基体９１内で接続されている。そして、ｎ＋型半導体領域９５とｎ＋型半導体領域９６との接続面における不純物濃度が、ＰＤ２のｐ＋型半導体領域９７との接続面のｎ＋型半導体領域９６の不純物濃度以上となるように、固体撮像素子９０の不純物濃度が調整されている。同様に、ｎ＋型半導体領域９５とｎ＋型半導体領域９６との接続面における不純物濃度が、ＰＤ１のｐ＋型半導体領域９４との接続面のｎ＋型半導体領域９５の不純物濃度以上となるように、不純物濃度が調整されている。
このように、半導体基体９１の表面９１Ａ及び裏面９１Ｂ以上の濃度となるように、中心側の不純物濃度が調整されたｎ＋型半導体領域９５とｎ＋型半導体領域９６とを接続することにより、ポテンシャル障壁が形成されない構成とすることができる。
【００８９】
また、図１６に示す固体撮像素子９０は、ＰＤ１及びＰＤ２の電荷を読み出す転送トランジスタ（Ｔｒ）を備える。転送Ｔｒは、絶縁層１０１を介して形成された転送ゲート電極９３と、転送された信号電荷を蓄積するフローティングディフュージョン（ＦＤ）９８とから構成される。
ＦＤ６０は、高濃度の第２導電型（ｎ＋型）半導体領域からなり、転送ゲート電極９３を介してＰＤ１及びＰＤ２と対向する位置の半導体基体９１の表面に形成されている。
【００９０】
また、各単位画素を区画するための第１画素分離部９９、第２画素分離部１００が第１導電型（ｐ型）半導体領域により形成されている。第１画素分離部９９、第２画素分離部１００は隣接する画素間に形成されている。半導体基体９１の表面９１Ａ側に第１画素分離部９９が形成され、半導体基体９１の裏面９１Ｂ側に第２画素分離部１００が形成されている。そして、半導体基体９１の中央で第１画素分離部９９と第２画素分離部１００とが接続されて一体化されている。また、第１画素分離部９９内にＦＤ９８が形成されている。
【００９１】
第２実施形態の固体撮像素子９０は、上述の第１実施形態の固体撮像素子に比べて光電変換領域となるｎ型半導体領域がない構成である。また、転送ゲート電極９３が、半導体基体９１上に形成されている平面ゲート電極のみからなり、半導体基体９１の表面から深さ方向に柱状に形成されている縦型ゲート電極を備えていない。
【００９２】
図１７Ａに、図１６に示す固体撮像素子９０のフォトダイオード（ＰＤ）のＸ−Ｘ’断面における、電荷蓄積時の深さ方向のポテンシャルプロファイルを示す。また、図１７Ｂに、図１６に示す固体撮像素子のフォトダイオード（ＰＤ）のＸ−Ｘ’断面における、電荷転送時の深さ方向のポテンシャルプロファイルを示す。
【００９３】
固体撮像素子９０は、図１７Ａに示すように、半導体基体９１の中央のＰＤ１及びＰＤ２の接合部分が最も高いポテンシャルプロファイルとなっている。
ＰＤ１ではｐ＋型半導体領域９４とｎ＋型半導体領域９５との接続面のポテンシャルが低い。そして、ｎ＋型半導体領域９５のポテンシャルが、ｐ＋型半導体領域９４から半導体基体９１の中心部に近づくに従って高くなる。また、ＰＤ２ではｐ＋型半導体領域９７とｎ＋型半導体領域９６との接続面のポテンシャルが低い。そして、ｎ＋型半導体領域９６のポテンシャルが、ｐ＋型半導体領域９７から半導体基体９１の中心部に近づくに従って高くなる。
このように、半導体基体９１の表面９１Ａ及び裏面９１Ｂよりも、中心側に高濃度の不純物が注入されたＰＤ１のｎ＋型半導体領域９５と、ＰＤ２のｎ＋型半導体領域９６とを接続することにより、ポテンシャル障壁が形成されない構成とすることができる。
【００９４】
また、上記転送トランジスタでは、ＰＤに蓄積された電荷を読み出す際には、転送ゲート電極９３に正電圧を印加し、転送ゲート電極９３直下のポテンシャル（電位）を変化させる。そして、ＰＤ１及びＰＤ２に蓄積された信号電荷を、転送ゲート電極９３下のチャネル領域を通過してＦＤ９８に転送させる。
【００９５】
このとき、転送ゲート電極９３に印加された電圧により、図１７Ｂに示すように、転送ゲート電極９３に近いＰＤ１のｐ＋型半導体領域９４のポテンシャルが引き上げられる。この結果、ＰＤ２からＰＤ１側へのポテンシャル勾配が形成される。このため、固体撮像素子９０では、縦型ゲート電極を備えていなくても、半導体基体９１の裏面９１Ｂ側のＰＤ２に蓄積された電荷をＦＤ９８に転送することができる。
【００９６】
また、上述の電荷転送を行うためには、ＰＤ１のｎ＋型半導体領域９５と、ＰＤ２のｎ＋型半導体領域９６との接続を良好にする必要がある。ｎ＋型半導体領域９５とｎ＋型半導体領域９６との接続が悪く、間に低濃度な領域が存在すると、ＰＤ１とＰＤ２との間にポテンシャル障壁が形成され、電荷転送が困難になる。
このため、上述のように、ＰＤ１とＰＤ２の接続面の不純物濃度が最も高くなるように、ＰＤ１のｎ＋型半導体領域９５と、ＰＤ２のｎ＋型半導体領域９６の不純物分布を制御することが好ましい。
また、ＰＤ１のｎ＋型半導体領域９５と、ＰＤ２のｎ＋型半導体領域９６との接続を良好にするためには、半導体基体９１の厚さを薄くする必要がある。例えば、半導体基体９１の厚さを１．０μｍ〜３μｍ程度とすることにより、本実施形態の固体撮像素子の良好な構成を実現できる。
【００９７】
なお、上述の構成の固体撮像素子９０では、半導体基体９１の中心部をＰＤ１とＰＤ２との接続面とし、この接合部分のポテンシャルが最も高くなる構成としたが、例えば、ＰＤ１とＰＤ２との接続面は半導体基体９１の中心部でなくてもよい。また、ポテンシャルが最も高くなる位置も、半導体基体９１の中心部でなくてもよい。転送ゲート電極９３に正電圧を印加し、ＰＤ２に蓄積された電荷を読み出すことができる構成であれば、ポテンシャルが最も高くなる位置が、半導体基体９１の中心から表面９１Ａ側や裏面９１Ｂ側にずれた構成としてもよい。また、ｎ＋型半導体領域９６とｎ＋型半導体領域９５の不純物濃度を変更することにより、ポテンシャルが最も高くなる位置がＰＤ１とＰＤ２との接続面から、ｎ＋型半導体領域９６又はｎ＋型半導体領域９５側にずれた構成としてもよい。
【００９８】
〈５．第２実施形態の固体撮像素子の製造方法〉
次に、第２実施形態の固体撮像素子の製造方法の一例を説明する。なお、以下の製造方法の説明では、上述の図１６に示す第２実施形態の固体撮像素子９０の構成と同様の構成には同じ符号を付して各構成の詳細な説明は省略する。また、半導体基体、配線層、他の各種トランジスタ、及び、固体撮像素子上に形成される各種素子の作製方法については説明を省略する。これらは従来公知の方法により作製することができる。
【００９９】
まず、図１８Ａに示すように、半導体基体９１を準備する。半導体基体９１は、例えばＳｉ基板を用いる。そして、半導体基体９１の表面９１Ａと裏面９１Ｂとに、熱酸化膜等からなる表面保護用の絶縁層１０１，１０２を形成する。
【０１００】
次に、図１８Ｂに示すように、半導体基体９１の表面９１Ａ上にレジスト層１０４を形成する。レジスト層１０４は、フォトリソグラフィ技術を用いて、固体撮像素子の画素間を区分する画素分離領域の形成位置を開口するパターンに形成する。
そして、レジスト層１０４の開口部から半導体基体９１にｐ型の不純物をイオン注入する。このイオン注入により、半導体基体９１の表面９１Ａ側に第１画素分離部９９を形成する。第１画素分離部９９を形成する深さは、最終的に固体撮像素子９０を形成した際の半導体基体９１の厚さの半分程度とする。
【０１０１】
次に、図１８Ｃに示すように、半導体基体９１上にポリシリコン等からなるゲート電極材料層１０５を形成する。そして、図１９Ｄに示すように、ゲート電極材料層１０５上にレジスト層１０６を形成する。レジスト層１０６は、フォトリソグラフィ技術を用いて、固体撮像素子のゲート電極９３の形成位置に残存するパターンに形成する。
そして、図１９Ｅに示すように、レジスト層１０６をマスクとしてゲート電極材料層１０５をエッチングする。これにより、ゲート電極９３を形成する。
【０１０２】
次に、図１９Ｆに示すように、半導体基体９１上にレジスト層１０７を形成する。レジスト層１０７は、フォトリソグラフィ技術を用いて、固体撮像素子のＰＤ１の形成位置を開口するパターンに形成する。
そして、レジスト層１０７の開口部から半導体基体９１の深い位置にｎ型の不純物を高濃度にイオン注入する。イオン注入は、最終的に固体撮像素子９０を形成した際の半導体基体９１の厚さの半分程度の深さまで行う。この工程により、半導体基体９１の深部にＰＤ１を構成するｎ＋型半導体領域９５を形成する。
【０１０３】
続けて、図２０Ｇに示すように、レジスト層１０７の開口部から、前の工程で形成したｎ＋型半導体領域９５上の浅い領域に、ｐ型の不純物をイオン注入する。このイオン注入により、半導体基体９１の表面にｐ＋型半導体領域９４を形成する。
以上の工程により、半導体基体９１の表面９１Ａ側から、ｐ＋型半導体領域９４、及び、ｎ＋型半導体領域９５が積層された構成のＰＤ１を形成する。
【０１０４】
次に、図２０Ｈに示すように、半導体基体９１の表面９１Ａ上にレジスト層１０８を形成する。レジスト層１０８は、フォトリソグラフィ技術を用いて、固体撮像素子のＦＤ９８の形成位置、具体的には、ゲート電極９３を介してＰＤ１と対向する位置の第１画素分離部９９内を開口するパターンに形成する。
そして、レジスト層１０８の開口部から半導体基体９１にｎ型の不純物をイオン注入する。このイオン注入により、半導体基体９１の表面９１Ａ側の第１画素分離部９９内にＦＤ９８を形成する。
【０１０５】
次に、図２０Ｉに示すように、半導体基体９１の表面９１Ａ上に配線層９２を形成する。配線層９２は、層間絶縁層と導体層とを積層して形成する。また、固体撮像素子９０のゲート電極９３等に接続する導体層を、層間絶縁層を貫通して形成する。
【０１０６】
次に、図２１Ｊに示すように、配線層９２上に支持基板１０９を接続して半導体基体９１を裏返す。そして、図２１Ｋに示すように、半導体基体９１の裏面９１Ｂ側をＣＭＰ等を用いて除去する。半導体基体９１の裏面９１Ｂ側を除去することにより、半導体基体９１を所定の厚さ例えば１μｍ〜３μｍ程度にする。そして、再度、熱酸化膜等からなる表面保護用の絶縁層１０２を半導体基体９１の裏面９１Ｂに形成する。
【０１０７】
次に、図２１Ｌに示すように、半導体基体９１の裏面９１Ｂ上にレジスト層１１０を形成する。レジスト層１１０は、フォトリソグラフィ技術を用いて、固体撮像素子の画素間を区分する画素分離領域の形成位置を開口するパターンに形成する。
そして、レジスト層１１０の開口部から半導体基体９１の裏面９１Ｂ側にｐ型の不純物をイオン注入する。このイオン注入により、半導体基体９１の裏面９１Ｂ側に第２画素分離部１００を形成する。第２画素分離部１００は、既に形成されている第１画素分離部９９に接触する深さから裏面９１Ｂまで形成する。
この工程により、第１画素分離部９９と第２画素分離部１００とによる画素分離領域が半導体基体９１の表面９１Ａから裏面９１Ｂまで形成される。
【０１０８】
次に、図２２Ｍに示すように、半導体基体９１の裏面９１Ｂ上にレジスト層１１１を形成する。レジスト層１１１は、フォトリソグラフィ技術を用いて、固体撮像素子のＰＤ２の形成位置を開口するパターンに形成する。
そして、レジスト層１１１の開口部から半導体基体９１の深い位置にｎ型の不純物をイオン注入する。イオン注入は、最終的に固体撮像素子９０を形成した際の半導体基体９１の厚さの半分程度の深さまで行う。そして、形成済みのＰＤ１のｎ＋型半導体領域９５と接続する位置まで不純物を拡散することにより、ｎ＋型半導体領域９５と接続する位置に、ＰＤ２を構成するｎ＋型半導体領域９６を形成する。
【０１０９】
次に、図２２Ｎに示すように、レジスト層１１１の開口部から、前の工程で形成したｎ＋型半導体領域９６上の浅い領域に、ｐ型の不純物をイオン注入する。このイオン注入により、半導体基体９１の裏面９１Ｂにｐ＋型半導体領域９７を形成する。
以上の工程により、半導体基体９１の裏面９１Ｂ側から、ｐ＋型半導体領域９７、及び、ｎ＋型半導体領域９６が積層された構成のＰＤ２を形成する。
【０１１０】
次に、図２２Ｏに示すように、ＰＤ１及びＰＤ２等を形成した半導体基体９１に、裏面９１Ｂ側からレーザアニール等による熱処理を行う。例えば１０００℃の熱処理を行うことにより、半導体基体９１中に形成した不純物の活性化を行う。
以上の工程により、第２実施形態の固体撮像素子を製造することができる。
【０１１１】
上述の本実施形態の固体撮像素子の製造方法では、半導体基体９１の表面９１Ａ側からのイオン注入により、ＰＤ１を形成する。そして、半導体基体９１の裏面９１Ｂ側からのイオン注入により、ＰＤ２を形成する。このため、半導体基体９１の深部にイオン封入した際の不純物の拡散による濃度低下を防ぐことができる。従って、ｐ＋型半導体領域９４，９７とｎ＋型半導体領域９５，９６とに急峻なＰＮ接合を形成することができ、固体撮像素子９０のＰＤの飽和信号量を増加することができる。
【０１１２】
また、半導体基体９１を１〜３μｍ程度とすることにより、不純物の拡散による濃度低下による半導体基体９１の中央での低濃度の不純物領域の発生を防ぐことができる。このため、ＰＤ１の高濃度のｎ＋型半導体領域９５と、ＰＤ２の高濃度のｎ＋型半導体領域９６とを直接接続する構成とすることができる。
このように、高濃度のｎ＋型半導体領域９５，９６を接続することにより、ＰＤ１とＰＤ２との間にポテンシャル障壁が発生しないプロファイルとすることができる。このような構成によれば、転送ゲート電極９３によるＰＤ２の蓄積電荷の読み出しが容易となるため、半導体基体９１の深さ方向に埋め込んだゲート電極を形成する必要がない。従って、固体撮像素子の製造工程の工程数の削減や簡略化が可能となる。
【０１１３】
〈６．固体撮像素子の第３実施形態〉
次に、第３実施形態の固体撮像素子の構成について説明する。
図２３に、第３実施形態の固体撮像素子の１画素を構成する要部を示す。図２３は固体撮像素子の構成を示す断面図である。
【０１１４】
図２３に示す固体撮像素子１２０は、半導体基体１２１の光の入射面と反対面（基体表面）１２１Ａ側の表面に、第１フォトダイオード（ＰＤ１）が設けられている。そして、半導体基体１２１の光の入射面（基体裏面）１２１Ｂ側の表面に、第２フォトダイオード（ＰＤ２）が形成されている。さらに、ＰＤ１とＰＤ２との間に、第１導電型（ｐ型）半導体領域１２７を備える。
【０１１５】
また、固体撮像素子１２０は、半導体基体１２１の基体表面１２１Ａ上に、絶縁層と配線とからなる配線層１２２が設けられている。半導体基体１２１の基体裏面１２１Ｂ上には絶縁層１３５を介して図示しない光電変換膜、カラーフィルタ、及び、マイクロレンズ等の光学部品が搭載される。
【０１１６】
ＰＤ１は、基体表面１２１Ａ側から順に、高濃度の第１導電型（ｐ＋型）半導体領域１２４、高濃度の第２導電型（ｎ＋型）半導体領域１２５、及び、第２導電型（ｎ型）半導体領域１２６を備える。
ＰＤ２は、基体裏面１２１Ｂ側から順に、高濃度の第１導電型（ｐ＋型）半導体領域１３０、高濃度の第２導電型（ｎ＋型）半導体領域１２９、及び、第２導電型（ｎ型）半導体領域１２８を備える。
そして、ＰＤ１のｎ型半導体領域１２６とＰＤ２のｎ型半導体領域１２８とが、ＰＤ１とＰＤ２との間に設けられた第１導電型（ｐ型）半導体領域１２７と接続され、ＰＤ１とＰＤ２とが一体に形成されている。
ｐ＋型半導体領域１２４，１３０は、ＰＤ１又はＰＤ２における暗電流の発生を抑制するための不純物領域である。ｎ＋型半導体領域１２５，１２９は電荷蓄積領域であり、ｎ型半導体領域１２６，１２８は光電変換領域である。
【０１１７】
また、図２３に示す固体撮像素子１２０は、ＰＤ１及びＰＤ２の電荷を読み出す縦型トランジスタ（Ｔｒ）を備える。縦型Ｔｒは、絶縁層１３４を介して形成された転送ゲート電極１２３と、転送された信号電荷を蓄積するフローティングディフュージョン（ＦＤ）１３１とから構成される。
転送ゲート電極１２３は、半導体基体１２１上に形成されている平面ゲート電極１２３Ａと、平面ゲート電極１２３Ａ下で半導体基体１２１の表面から深さ方向に柱状に形成されている縦型ゲート電極１２３Ｂとからなる。
ＦＤ１３１は、高濃度の第２導電型（ｎ＋型）半導体領域からなり、転送ゲート電極１２３を介してＰＤ１及びＰＤ２と対向する位置の半導体基体１２１の表面に形成されている。
【０１１８】
また、各単位画素を区画するための第１画素分離部１３２、第２画素分離部１３３が第１導電型（ｐ型）半導体領域により形成されている。第１画素分離部１３２、第２画素分離部１３３は隣接する画素間に形成されている。半導体基体１２１の表面１２１Ａ側に第１画素分離部１３２が形成され、半導体基体１２１の裏面１２１Ｂ側に第２画素分離部１３３が形成されている。そして、半導体基体１２１の中央で第１画素分離部１３２と第２画素分離部１３３とが接続されて一体化されている。また、第１画素分離部１３２内にＦＤ１３１が形成されている。
【０１１９】
第３実施形態の固体撮像素子１２０の構成では、上述の第１実施形態の固体撮像素子に比べて、ＰＤ１とＰＤ２との間にｐ型半導体領域１２７を備える構成である。このため、ＰＤ１に、ｎ型半導体領域１２６とｐ型半導体領域１２７とのＰＮ接合が形成される。また、ＰＤ２に、ｎ型半導体領域１２８とｐ型半導体領域１２７とのＰＮ接合が形成される。
【０１２０】
上述の第１実施形態の固体撮像素子と同様に、裏面１２１Ｂに形成するＰＤ２の不純物濃度を高くする構成により、ｐ＋型半導体領域１３０とｎ＋型半導体領域１２９とに急峻なＰＮ接合が得られる。そして、ＰＤ２のＰＮ接合容量を大きくすることができ、固体撮像素子１２０の飽和信号量を増加させることができる。
さらに、ｐ型半導体領域１２７と、ｎ型半導体領域１２６及びｎ型半導体領域１２８との間に、ＰＮ接合が形成される。このため、ＰＤ１及びＰＤ２において、第１実施形態よりもＰＮ接合容量を大きく得ることができる。
従って、固体撮像素子１２０の飽和信号量を増加させることができる。
【０１２１】
〈７．第３実施形態の固体撮像素子の製造方法〉
次に、第３実施形態の固体撮像素子の製造方法の一例を説明する。なお、以下の製造方法の説明では、上述の図２３に示す第３実施形態の固体撮像素子１２０の構成と同様の構成には同じ符号を付して各構成の詳細な説明は省略する。また、半導体基体、配線層、他の各種トランジスタ、及び、固体撮像素子上に形成される各種素子の作製方法については説明を省略する。これらは従来公知の方法により作製することができる。
【０１２２】
まず、図２４Ａに示すように、半導体基体１２１を準備する。半導体基体１２１は、例えばＳｉ基板を用いる。そして、半導体基体１２１の表面１２１Ａと裏面１２１Ｂとに、熱酸化膜等からなる表面保護用の絶縁層１３４，１３５を形成する。
【０１２３】
次に、図２４Ｂに示すように、半導体基体１２１の表面１２１Ａ上にレジスト層１３６を形成する。レジスト層１３６は、フォトリソグラフィ技術を用いて、固体撮像素子の画素間を区分する画素分離領域の形成位置を開口するパターンに形成する。
そして、レジスト層１３６の開口部から半導体基体１２１に第１導電型（ｐ型）の不純物をイオン注入する。このイオン注入により、半導体基体１２１の表面１２１Ａ側に第１画素分離部１３２を形成する。第１画素分離部１３２を形成する深さは、最終的に固体撮像素子１２０を形成した際の半導体基体１２１の厚さの半分程度とする。
【０１２４】
次に、図２４Ｃに示すように、半導体基体１２１の表面１２１Ａ上にレジスト層１３７を形成する。レジスト層１３７は、フォトリソグラフィ技術を用いて、固体撮像素子の転送ゲート電極１２３の縦型ゲート電極１２３Ｂの形成位置を開口するパターンに形成する。
【０１２５】
次に、図２５Ｄに示すように、異方性エッチングにより、レジスト層１３７の開口部から半導体基体１２１及び絶縁層１３４をエッチングする。そして、半導体基体１２１に、トレンチ１３８を形成する。さらに、図２５Ｅに示すように、トレンチ１３８内に露出する半導体基体１２１に、熱酸化膜等からなる絶縁層１３４を形成する。
【０１２６】
次に、レジスト層１３７を除去した後、図２５Ｆに示すように、半導体基体１２１上にポリシリコン等からなるゲート電極材料層１３９を形成する。このゲート電極材料層１３９は、半導体基体１２１のトレンチ１３８を埋め込んで形成した後、ＣＭＰ法等を用いて表面を平坦化する。
【０１２７】
次に、図２６Ｇに示すように、ゲート電極材料層１３９上にレジスト層１４０を形成する。レジスト層１４０は、フォトリソグラフィ技術を用いて、固体撮像素子のゲート電極１２３の形成位置、特に平面ゲート電極１２３Ａの形成領域上に残存するパターンに形成する。
そして、図２６Ｈに示すように、レジスト層１４０をマスクとしてゲート電極材料層１３９をエッチングする。これにより、ゲート電極１２３を形成する。ゲート電極１２３は、半導体基体１２１のトレンチ１３８内に形成された部位が縦型ゲート電極１２３Ｂとなり、半導体基体１２１の表面上に形成された部位が平面ゲート電極１２３Ａとなる。
【０１２８】
次に、図２６Ｉに示すように、半導体基体１２１上にレジスト層１４１を形成する。レジスト層１４１は、フォトリソグラフィ技術を用いて、固体撮像素子のＰＤ１の形成位置を開口するパターンに形成する。
そして、レジスト層１４１の開口部から半導体基体１２１の深い位置にｐ型の不純物をイオン注入する。イオン注入は、最終的に固体撮像素子１２０を形成した際の半導体基体１２１の厚さの半分を中心とする位置に行う。この工程により、半導体基体１２１の深部にｐ型半導体領域１２７を形成する。
【０１２９】
そして、図２７Ｊに示すように、レジスト層１４１の開口部から、前の工程で形成したｐ型半導体領域１２７上にｎ型の不純物をイオン注入する。この工程により、半導体基体１２１の深部にＰＤ１を構成するｎ型半導体領域１２６を形成する。
続けて、図２７Ｋに示すように、レジスト層１４１の開口部から、前の工程で形成したｎ型半導体領域１２６上の浅い領域に、ｎ型の不純物をイオン注入する。このイオン注入により、ｎ＋型半導体領域１２５を形成する。
そして、図２７Ｌに示すように、レジスト層１４１の開口部から第ｐ型の不純物をイオン注入する。このイオン注入により、半導体基体１２１の表面にｐ＋型半導体領域１２４を形成する。
以上の工程により、半導体基体１２１の表面１２１Ａ側から、ｐ＋型半導体領域１２４、ｎ＋型半導体領域１２５及びｎ型半導体領域１２６が積層された構成のＰＤ１と、ｐ型半導体領域１２７とを形成する。
【０１３０】
次に、図２８Ｍに示すように、半導体基体１２１の表面１２１Ａ上にレジスト層１４５を形成する。レジスト層１４５は、フォトリソグラフィ技術を用いて、固体撮像素子のＦＤ１３１の形成位置、具体的には、ゲート電極１２３を介してＰＤ１と対向する位置の第１画素分離部１３２内を開口するパターンに形成する。
そして、レジスト層１４５の開口部から半導体基体１２１に第２導電型（ｎ型）の不純物をイオン注入する。このイオン注入により、半導体基体１２１の表面１２１Ａ側の第１画素分離部１３２内にＦＤ１３１を形成する。
【０１３１】
次に、図２８Ｎに示すように、半導体基体１２１の表面１２１Ａ上に配線層１２２を形成する。配線層１２２は、層間絶縁層と導体層とを積層して形成する。また、固体撮像素子のゲート電極やＰＤ等に接続する導体層を、層間絶縁層を貫通して形成する。
【０１３２】
次に、図２８Ｏに示すように、配線層１２２上に支持基板１４２を接続して半導体基体１２１を裏返す。そして、図２９Ｐに示すように、半導体基体１２１の裏面１２１Ｂ側をＣＭＰ等を用いて除去する。半導体基体１２１の裏面１２１Ｂ側を除去することにより、所定の厚さに形成する。そして、再度、熱酸化膜等からなる表面保護用の絶縁層１３５を半導体基体１２１の裏面１２１Ｂに形成する。
【０１３３】
次に、図２９Ｑに示すように、半導体基体１２１の裏面１２１Ｂ上にレジスト層１４３を形成する。レジスト層１４３は、フォトリソグラフィ技術を用いて、固体撮像素子の画素間を区分する画素分離領域の形成位置を開口するパターンに形成する。
そして、レジスト層１４３の開口部から半導体基体１２１の裏面１２１Ｂ側にｐ型の不純物をイオン注入する。このイオン注入により、半導体基体１２１の裏面１２１Ｂ側に第２画素分離部１３３を形成する。第２画素分離部１３３は、既に形成されている第１画素分離部１３２と接触する深さから裏面５１Ｂまで形成する。
この工程により、第１画素分離部１３２と第２画素分離部１３３とによる画素分離領域が半導体基体１２１の表面１２１Ａから裏面１２１Ｂまで形成される。
【０１３４】
次に、図２９Ｒに示すように、半導体基体１２１の裏面１２１Ｂ上にレジスト層１４４を形成する。レジスト層１４４は、フォトリソグラフィ技術を用いて、固体撮像素子のＰＤ２の形成位置を開口するパターンに形成する。
そして、レジスト層１４４の開口部から半導体基体１２１の深い位置にｎ型の不純物をイオン注入する。イオン注入は、最終的に固体撮像素子１２０を形成した際の半導体基体１２１の厚さの半分程度の深さまで行う。そして、形成済みのｐ型半導体領域１２７と接続する位置まで不純物を拡散することにより、ｐ型半導体領域１２７と接続する位置に、ＰＤ２を構成するｎ型半導体領域１２８を形成する。
【０１３５】
次に、図３０Ｓに示すように、レジスト層１４４の開口部から、前の工程で形成したｎ型半導体領域１２８上の浅い領域に、ｎ型の不純物をイオン注入する。このイオン注入により、ｎ＋型半導体領域１２９を形成する。
そして、図３０Ｔに示すように、レジスト層１４４の開口部からｐ型の不純物をイオン注入する。このイオン注入により、半導体基体１２１の裏面１２１Ｂに高濃度のｐ＋型半導体領域１３０を形成する。
以上の工程により、半導体基体１２１の裏面１２１Ｂ側から、ｐ＋型半導体領域１３０、ｎ＋型半導体領域１２９、及び、ｎ型半導体領域１２８が積層された構成のＰＤ２を形成する。
【０１３６】
次に、図３０Ｕに示すように、ＰＤ１及びＰＤ２等を形成した半導体基体１２１に、裏面１２１Ｂ側からレーザアニール等による熱処理を行う。例えば１０００℃の熱処理を行うことにより、半導体基体１２１中に形成した不純物の活性化を行う。
以上の工程により、第３実施形態の固体撮像素子を製造することができる。
【０１３７】
上述の本実施形態の固体撮像素子の製造方法では、半導体基体１２１の表面１２１Ａ側と裏面１２１Ｂ側とから、それぞれイオン注入により、ＰＤ１とＰＤ２を形成する。また、ＰＤ１とＰＤ２との間に、イオン注入によりｐ型半導体領域１２７を形成し、ｎ型半導体領域１２６及びｎ型半導体領域１２８と接続させている。
ｐ型半導体領域１２７を形成するＰＤ１とＰＤ２の間程度の深さであれば、イオン注入する拡散を制御することができる。このため、不純物の拡散によるｐ型半導体領域１２７の濃度低下は、問題とならない。このため、ＰＤ１とＰＤ２と接触する部分において、ｐ型半導体領域１２７とｎ型半導体領域１２６，１２８とのＰＮ接合による容量の増加が可能となる。従って、第１実施形態の固体撮像素子に比べて、飽和信号量の増加した固体撮像素子５０を製造することができる。
【０１３８】
〈８．固体撮像素子の第４実施形態〉
次に、第４実施形態の固体撮像素子の構成について説明する。
図３１に、第４実施形態の固体撮像素子の１画素を構成する要部を示す。図３１は固体撮像素子の構成を示す断面図である。
【０１３９】
図３１に示す固体撮像素子１５０は、半導体基体１５１の光の入射面と反対面（基体表面）１５１Ａ側の表面に、第１フォトダイオード（ＰＤ１）が設けられている。そして、半導体基体１５１の光の入射面（基体裏面）１５１Ｂ側の表面に、第２フォトダイオード（ＰＤ２）が形成されている。
【０１４０】
また、固体撮像素子１５０は、半導体基体１５１の基体表面１５１Ａ上に、絶縁層と配線とからなる配線層１５２が設けられている。半導体基体１５１の基体裏面１５１Ｂ上には絶縁層１６５を介して図示しない光電変換膜、カラーフィルタ、及び、マイクロレンズ等の光学部品が搭載される。
【０１４１】
ＰＤ１は、基体表面１５１Ａ側から順に、高濃度の第１導電型（ｐ＋型）半導体領域１５４、高濃度の第２導電型（ｎ＋型）半導体領域１５５、及び、第２導電型（ｎ型）半導体領域１５６を備える。
ＰＤ２は、基体裏面５１Ｂ側から順に、高濃度の第１導電型（ｐ＋型）半導体領域１５９、高濃度の第２導電型（ｎ＋型）半導体領域１５８、及び、第２導電型（ｎ型）半導体領域１５７を備える。
そして、ＰＤ１のｎ型半導体領域１５６と、ＰＤ２のｎ型半導体領域１５７とが、半導体基体１５１の中央で接続され、ＰＤ１とＰＤ２とが一体に形成されている。
ｐ＋型半導体領域１５４，１５９は、ＰＤ１又はＰＤ２における暗電流の発生を抑制するための不純物領域である。ｎ＋型半導体領域１５５，１５８は電荷蓄積領域であり、ｎ型半導体領域１５６，１５７は光電変換領域である。
【０１４２】
また、図３１に示す固体撮像素子１５０は、ＰＤ１及びＰＤ２の電荷を読み出す縦型トランジスタ（Ｔｒ）を備える。縦型Ｔｒは、絶縁層１６４を介して形成された転送ゲート電極１５３と、転送された信号電荷を蓄積するフローティングディフュージョン（ＦＤ）１６１とから構成される。
転送ゲート電極１５３は、半導体基体１２１上に形成されている平面ゲート電極１５３Ａと、平面ゲート電極１５３Ａ下で半導体基体１２１の表面から深さ方向に柱状に形成されている縦型ゲート電極１５３Ｂとからなる。
ＦＤ１６１は、高濃度の第２導電型（ｎ＋型）半導体領域からなり、転送ゲート電極１５３を介してＰＤ１及びＰＤ２と対向する位置の半導体基体１５１の表面に形成されている。
【０１４３】
また、各単位画素を区画するための第１画素分離部１６２、第２画素分離部１６３が第１導電型（ｐ型）半導体領域により形成されている。第１画素分離部１６２、第２画素分離部１６３は隣接する画素間に形成されている。半導体基体１５１の表面１５１Ａ側に第１画素分離部１６２が形成され、半導体基体１５１の裏面１５１Ｂ側に第２画素分離部１６３が形成されている。そして、半導体基体１５１の中央で第１画素分離部１６２と第２画素分離部１６３とが接続されて一体化されている。また、第１画素分離部１６２内にＦＤ１６１が形成されている。
【０１４４】
平面ゲート電極１５３Ａ下で縦型ゲート電極１５３Ｂの周囲に第２導電型（ｎ型）半導体領域１６０を備える。ｎ型半導体領域１６０は、縦型ゲート電極１５３Ｂを囲んで半導体基体１５１の表面からＰＤ２のｎ＋型半導体領域１５８と近接する深さまで形成されている。ｎ型半導体領域１６０は、ＰＤ１及びＰＤ２からＦＤ１６１への過剰電荷のオーバーフローパスや、電荷転送時のチャネルとなる領域である。
【０１４５】
上述の固体撮像素子１５０の構成では、読み出し時に転送ゲート電極１５３に正電圧が印加されることにより、平面ゲート電極１５３Ａ下及び縦型ゲート電極１５３Ｂの周囲のポテンシャル（電位）が変化する。そして、このポテンシャルが変化する領域に、ｎ型半導体領域１６０を備えることにより、ＰＤ１及びＰＤ２に蓄積された信号電荷がｎ型半導体領域１６０を通り、ＦＤ１６１に転送される。
【０１４６】
また、固体撮像素子１５０の構成では、ｎ型半導体領域１５６，１５７は、ポテンシャル勾配をなだらかにするために形成されている。これによりＰＤ２の蓄積電荷をＦＤに転送しやすくなる。さらに、ｎ型半導体領域１６０を備え、ｎ型半導体領域１６０とＰＤ２のｎ＋型半導体領域１５８が近接する構成により、ＰＤ１及びＰＤ２からＦＤ１６１への電荷転送が容易になる。このため、例えば、ｎ型半導体領域１５６，１５７がなくても、又は、ｎ型半導体領域１５６，１５７の不純物濃度が低くても、ＰＤ２の蓄積電荷がｎ型半導体領域１６０を通りＦＤ１６１に転送され、ＰＤ２の蓄積電荷の読み出し可能となる。
【０１４７】
また、上述の第３実施形態のように、ＰＤ１とＰＤ２の間にｐ型半導体領域を形成する構成とすることもできる。例えば、ｎ型半導体領域１５６とｎ型半導体領域１５７との間にｐ型半導体領域を備える構成では、飽和信号量を増加させることができる。さらに、縦型ゲート電極１５３Ｂの周囲にｎ型半導体領域１６０を備えることにより、読み出し時に転送ゲート電極１５３に電圧が印加されたとき、ｎ型半導体領域１６０のポテンシャルが変化する。そして、このｎ型半導体領域１６０のポテンシャルの変化により、ＰＤ２からＦＤ１６１への電荷の転送が容易になる。
【０１４８】
〈９．第４実施形態の固体撮像素子の製造方法〉
次に、第４実施形態の固体撮像素子の製造方法の一例を説明する。なお、以下の製造方法の説明では、上述の図３１に示す第４実施形態の固体撮像素子１５０の構成と同様の構成には同じ符号を付して各構成の詳細な説明は省略する。また、半導体基体、配線層、他の各種トランジスタ、及び、固体撮像素子上に形成される各種素子の作製方法については説明を省略する。これらは従来公知の方法により作製することができる。
【０１４９】
まず、図３２Ａに示すように、半導体基体１５１を準備する。半導体基体１５１は、例えばＳｉ基板を用いる。そして、半導体基体１５１の表面１５１Ａと裏面１５１Ｂとに、熱酸化膜等からなる表面保護用の絶縁層１６４，１６５を形成する。
【０１５０】
次に、図３２Ｂに示すように、半導体基体１５１の表面１５１Ａ上にレジスト層１６６を形成する。レジスト層１６６は、フォトリソグラフィ技術を用いて、固体撮像素子の画素間を区分する画素分離領域の形成位置を開口するパターンに形成する。
そして、レジスト層１６６の開口部から半導体基体１５１にｐ型の不純物をイオン注入する。このイオン注入により、半導体基体１５１の表面１５１Ａ側に第１画素分離部１６２を形成する。第１画素分離部１６２を形成する深さは、最終的に固体撮像素子１５０を形成した際の半導体基体１５１の厚さの半分程度とする。
【０１５１】
次に、図３２Ｃに示すように、半導体基体１５１の表面１５１Ａ上にレジスト層１６７を形成する。レジスト層１６７は、フォトリソグラフィ技術を用いて、固体撮像素子の転送ゲート電極１５３の縦型ゲート電極１５３Ｂの形成位置を開口するパターンに形成する。
【０１５２】
次に、図３３Ｄに示すように、異方性エッチングにより、レジスト層１６７の開口部から半導体基体１５１及び絶縁層１６４をエッチングする。そして、半導体基体１５１に、トレンチ１６８を形成する。さらに、図３３Ｅに示すように、トレンチ１６８内に露出する半導体基体１５１に、熱酸化膜等からなる絶縁層１６４を形成する。
【０１５３】
次に、図３３Ｆに示すように、トレンチ１６８の側壁に、図中に矢印で示すように斜め方向からｎ型の不純物をイオン注入する。このイオン注入により、トレンチ１６８の側壁の半導体基体１５１にｎ型半導体領域１６０を形成する。ｎ型半導体領域１６０は、トレンチ１６８と、形成するＰＤ１との間、及び、第１画素分離部１６２との間の領域に形成する。
【０１５４】
次に、レジスト層１６７を除去した後、図３４Ｇに示すように、半導体基体１５１上にポリシリコン等からなるゲート電極材料層１６９を形成する。このゲート電極材料層１６９は、半導体基体１５１のトレンチ１６８を埋め込んで形成した後、ＣＭＰ法等を用いて表面を平坦化する。
【０１５５】
次に、図３４Ｈに示すように、ゲート電極材料層１６９上にレジスト層１７０を形成する。レジスト層１７０は、フォトリソグラフィ技術を用いて、固体撮像素子のゲート電極１５３の形成位置、特に平面ゲート電極１５３Ａの形成領域上に残存するパターンに形成する。
そして、図３４Ｉに示すように、レジスト層１７０をマスクとしてゲート電極材料層１６９をエッチングする。これにより、ゲート電極１５３を形成する。ゲート電極１５３は、半導体基体１５１のトレンチ１６８内に形成された部位が縦型ゲート電極１５３Ｂとなり、半導体基体１５１の表面上に形成された部位が平面ゲート電極１５３Ａとなる。
【０１５６】
次に、図３５Ｊに示すように、半導体基体１５１上にレジスト層１７１を形成する。レジスト層１７１は、フォトリソグラフィ技術を用いて、固体撮像素子のＰＤ１の形成位置を開口するパターンに形成する。
そして、レジスト層１７１の開口部から半導体基体１５１の深い位置にｎ型の不純物をイオン注入する。イオン注入は、最終的に固体撮像素子１５０を形成した際の半導体基体１５１の厚さの半分を中心とする位置に行う。この工程により、半導体基体１５１の深部にｎ型半導体領域１５６を形成する。
【０１５７】
そして、図３５Ｋに示すように、レジスト層１７１の開口部から、前の工程で形成したｎ型半導体領域１５６上の浅い領域に、ｎ型の不純物をイオン注入する。このイオン注入により、ｎ＋型半導体領域１５５を形成する。
続けて、図３５Ｌに示すように、レジスト層１７１の開口部から第ｐ型の不純物をイオン注入する。このイオン注入により、半導体基体１５１の表面にｐ＋型半導体領域１５４を形成する。
以上の工程により、半導体基体１５１の表面１５１Ａ側から、ｐ＋型半導体領域１５４、ｎ＋型半導体領域１５５及びｎ型半導体領域１５６が積層された構成のＰＤ１とを形成する。
【０１５８】
次に、図３６Ｍに示すように、半導体基体１５１の表面１５１Ａ上にレジスト層１７２を形成する。レジスト層１７２は、フォトリソグラフィ技術を用いて、固体撮像素子のＦＤ１６１の形成位置、具体的には、ゲート電極１５３を介してＰＤ１と対向する位置の第１画素分離部１６２内を開口するパターンに形成する。
そして、レジスト層１７２の開口部から半導体基体１５１にｎ型の不純物をイオン注入する。このイオン注入により、半導体基体１５１の表面１５１Ａ側の第１画素分離部１６２内にＦＤ１６１を形成する。
【０１５９】
次に、図３６Ｎに示すように、半導体基体１５１の表面１５１Ａ上に配線層１５２を形成する。配線層１５２は、層間絶縁層と導体層とを積層して形成する。また、固体撮像素子のゲート電極やＰＤ等に接続する導体層を、層間絶縁層を貫通して形成する。
【０１６０】
次に、図３６Ｏに示すように、配線層１５２上に支持基板１７３を接続して半導体基体１５１を裏返す。そして、図３７Ｐに示すように、半導体基体１５１の裏面１５１Ｂ側をＣＭＰ等を用いて除去する。半導体基体１５１の裏面１５１Ｂ側を除去することにより、所定の厚さに形成する。そして、再度、熱酸化膜等からなる表面保護用の絶縁層１６５を半導体基体１５１の裏面１５１Ｂに形成する。
【０１６１】
次に、図３７Ｑに示すように、半導体基体１５１の裏面１５１Ｂ上にレジスト層１７４を形成する。レジスト層１７４は、フォトリソグラフィ技術を用いて、固体撮像素子の画素間を区分する画素分離領域の形成位置を開口するパターンに形成する。
そして、レジスト層１７４の開口部から半導体基体１５１の裏面１５１Ｂ側にｐ型の不純物をイオン注入する。このイオン注入により、半導体基体１５１の裏面１５１Ｂ側に第２画素分離部１６３を形成する。第２画素分離部１６３は、既に形成されている第１画素分離部１６２と接触する深さから裏面１５１Ｂまで形成する。
この工程により、第１画素分離部１６２と第２画素分離部１６３とによる画素分離領域が半導体基体１５１の表面１５１Ａから裏面１５１Ｂまで形成される。
【０１６２】
次に、図３７Ｒに示すように、半導体基体１５１の裏面１５１Ｂ上にレジスト層１７５を形成する。レジスト層１７５は、フォトリソグラフィ技術を用いて、固体撮像素子のＰＤ２の形成位置を開口するパターンに形成する。
そして、レジスト層１７５の開口部から半導体基体１５１の深い位置にｎ型の不純物をイオン注入する。イオン注入は、最終的に固体撮像素子１５０を形成した際の半導体基体１５１の厚さの半分程度の深さまで行う。そして、形成済みのｎ型半導体領域１５６と接続する位置まで不純物を拡散することにより、ｎ型半導体領域１５６と接続する位置に、ＰＤ２を構成するｎ型半導体領域１５７を形成する。
【０１６３】
続けて、図３８Ｓに示すように、レジスト層１７５の開口部から、前の工程で形成したｎ型半導体領域１５７上の浅い領域に、ｎ型の不純物をイオン注入する。このイオン注入により、ｎ＋型半導体領域１５８を形成する。
そして、図３８Ｔに示すように、レジスト層１７５の開口部からｐ型の不純物をイオン注入する。このイオン注入により、半導体基体１５１の裏面１５１Ｂにｐ＋型半導体領域１５９を形成する。
以上の工程により、半導体基体１５１の裏面１５１Ｂ側から、ｐ＋型半導体領域１５９、ｎ＋型半導体領域１５８、及び、ｎ型半導体領域１５７が積層された構成のＰＤ２を形成する。
【０１６４】
次に、図３８Ｕに示すように、ＰＤ１及びＰＤ２等を形成した半導体基体１５１に、裏面１５１Ｂ側からレーザアニール等による熱処理を行う。例えば１０００℃の熱処理を行うことにより、半導体基体１５１中に形成した不純物の活性化を行う。
以上の工程により、第４実施形態の固体撮像素子を製造することができる。
【０１６５】
上述の本実施形態の固体撮像素子の製造方法では、半導体基体１５１の表面１５１Ａ側と裏面１５１Ｂ側とから、それぞれイオン注入により、ＰＤ１とＰＤ２を形成する。また、縦型ゲート電極１５３Ｂの周囲に、ＰＤ１及びＰＤ２と接続するイオン注入によりｎ型半導体領域１６０を形成する。この固体撮像素子の製造方法によれば、第１実施形態の固体撮像素子に比べて、ＰＤ２の蓄積電荷のＦＤ１６１への転送が容易な固体撮像素子１５０を製造することができる。
【０１６６】
〈１０．固体撮像素子の第５実施形態〉
次に、図３９に、第５実施形態の固体撮像素子の１画素を構成する要部を示す。
図３９に示す固体撮像素子１８０は、半導体基体１８１の基体表面１８１Ａ上に、絶縁層と配線とからなる配線層１８２が設けられている。半導体基体１８１の基体裏面１８１Ｂ上には絶縁層１９６を介して図示しない光電変換膜、カラーフィルタ、及び、マイクロレンズ等の光学部品が搭載される。
【０１６７】
また、固体撮像素子１８０は、半導体基体１８１の光の入射面と反対面（基体表面）１８１Ａ側の表面に、第１フォトダイオード（ＰＤ１）が設けられている。そして、半導体基体１８１の光の入射面（基体裏面）１８１Ｂ側の表面に、第２フォトダイオード（ＰＤ２）が形成されている。
【０１６８】
ＰＤ１は、基体表面１８１Ａ側から順に、高濃度の第１導電型（ｐ＋型）半導体領域１８５、高濃度の第２導電型（ｎ＋型）半導体領域１８６、及び、第２導電型（ｎ型）半導体領域１８７を備える。
ＰＤ２は、基体裏面１８１Ｂ側から順に、高濃度の第１導電型（ｐ＋型）半導体領域１９０、高濃度の第２導電型（ｎ＋型）半導体領域１８９、及び、第２導電型（ｎ型）半導体領域１８８を備える。
【０１６９】
ＰＤ１のｎ型半導体領域１８７と、ＰＤ２のｎ型半導体領域１８８とは、半導体基体１８１の中央で接続されている。このため、ＰＤ１とＰＤ２とが一体に形成されている。
ｐ＋型半導体領域１８５，１９０は、ＰＤ１又はＰＤ２における暗電流の発生を抑制するための不純物領域である。ｎ＋型半導体領域１８６，１８９は電荷蓄積領域であり、ｎ型半導体領域１８７，１８８は光電変換領域である。
【０１７０】
また、図３９に示す固体撮像素子１８０は、ＰＤ１の電荷を読み出す第１転送トランジスタ（Ｔｒ）と、ＰＤ２の電荷を読み出す第２転送トランジスタ（Ｔｒ）とを備える。
第１転送Ｔｒは、絶縁層１９５を介して形成された第１転送ゲート電極１８３と、転送された信号電荷を蓄積する第１フローティングディフュージョン（ＦＤ）１９１とから構成される、平面Ｔｒである。
第１ＦＤ１９１は、高濃度の第２導電型（ｎ＋型）半導体領域からなり、第１転送ゲート電極１８３を介してＰＤ１と対向する位置の半導体基体１８１の表面に形成されている。
【０１７１】
第２転送Ｔｒは、絶縁層１９５を介して形成された第２転送ゲート電極１８４と、転送された信号電荷を蓄積する第２フローティングディフュージョン（ＦＤ）１９２とから構成される、縦型Ｔｒである。
第２転送ゲート電極１８４は、半導体基体１８１上に形成されている平面ゲート電極１８４Ａと、平面ゲート電極１８４Ａ下で半導体基体１８１の表面から深さ方向に柱状に形成されている縦型ゲート電極１８４Ｂとからなる。
第２ＦＤ１９２は、高濃度の第２導電型（ｎ＋型）半導体領域からなり、第２転送ゲート電極１８４を介してＰＤ２と対向する位置の半導体基体１８１の表面に形成されている。
【０１７２】
また、第１ＦＤ１９１と第２ＦＤ１９２とは、ＰＤ１及びＰＤ２を介してそれぞれ対向する位置に形成されている。
ＰＤ２は、第２画素分離部１９４と縦型ゲート電極１８４Ｂとの間のほぼ全面に形成されている。
【０１７３】
ＰＤ１は、ＰＤ２の中央で、第１転送ゲート電極１８３と、第２転送ゲート電極１８４の平面ゲート電極１８４Ａとの間の領域に形成されている。
また、ｎ＋型半導体領域１８６及びｎ型半導体領域１８７は、第１転送ゲート電極１８３側がｐ＋型半導体領域１８５の端部に沿って形成されている。また、第２転送ゲート電極１８４側は、第２転送ゲート電極１８４に読み出し用の電圧を印加した際、ＰＤ１からＦＤ２へ電荷が転送されない程度の間隔を開けて形成されている。
【０１７４】
また、各単位画素を区画するための第１画素分離部１９３、第２画素分離部１９４が第１導電型（ｐ型）半導体領域により形成されている。第１画素分離部１９３、第２画素分離部１９４は隣接する画素間に形成されている。半導体基体１８１の表面１８１Ａ側に第１画素分離部１９３が形成され、半導体基体１８１の裏面１８１Ｂ側に第２画素分離部１９４が形成されている。そして、半導体基体１８１の中央で第１画素分離部１９３と第２画素分離部１９４とが接続されて一体化されている。また、第１転送ゲート電極１８３側の第１画素分離部１９３に接して第１ＦＤ１９１が形成されている。第２転送ゲート電極１８４側の第１画素分離部１９３に接して第２ＦＤ１９２が形成されている。
【０１７５】
上述の構成の固体撮像素子１８０では、第１転送ゲート電極１８３に電圧を印加することにより、ＰＤ１に蓄積された信号電荷を第１ＦＤ１９１に転送する。また、第２転送ゲート電極１８４に電圧を印加することにより、ＰＤ２に蓄積された信号電荷を第２ＦＤ１９２に転送する。
このように、固体撮像素子１８０は、ＰＤ１とＰＤ２とをそれぞれ別のトランジスタにより読み出す構成である。
【０１７６】
固体撮像素子１８０では、ＰＤ２の不純物濃度がＰＤ１と同程度に形成されている。このため、ＰＤ２のｎ＋型半導体領域１８９のポテンシャルが、ＰＤ１のｎ＋型半導体領域１８６と同じ程度まで高く形成されている。この結果、ＰＤ１及びＰＤ２において、深い領域まで十分なポテンシャル領域が形成される。
【０１７７】
上述の固体撮像素子１８０の構成では、読み出し時に第１転送ゲート電極１８３に正電圧が印加されることにより、転送ゲート電極１８３直下のポテンシャル（電位）が変化する。そして、ＰＤ１に蓄積された信号電荷が、第１転送ゲート電極１８３下を通過して、第１ＦＤ１９１に転送される。
【０１７８】
また、第２転送ゲート電極１８４に正電圧が印加されることにより、転送ゲート電極１８４直下のポテンシャル（電位）が変化する。そして、そして、ＰＤ２に蓄積された信号電荷が、第２転送ゲート電極１８４の縦型ゲート電極１８４Ｂの周囲の領域を通過して、第２ＦＤ１９２に転送される。
裏面側のＰＤ２の不純物濃度が高く、従来のポテンシャル勾配による電荷転送はできない構成においても、縦型Ｔｒにより、ＰＤ２のｎ＋型半導体領域１８９、及び、ｎ型半導体領域１８８に蓄積された電荷が、第２ＦＤ１９２に転送される。このように、固体撮像素子１８０の構成によれば、ＰＤ１と同程度の不純物濃度で形成したＰＤ２の電荷を読み出すことが可能となる。
【０１７９】
また、ＰＤ１の電荷を読み出すために、半導体基体１８１に平面Ｔｒが形成され、ＰＤ２の電荷を読み出すために、半導体基体１８１に縦型Ｔｒが形成されている。このため、ＰＤ１とＰＤ２とを別々に読み出すことができる。
例えば、ＰＤ１で長波長側の光を検出し、ＰＤ２で短波長側の光を検出する構成とすることができる。また、半導体基体１８１の裏面１８１Ｂ上の光電変換膜を備えることにより、光電変換膜で、ＰＤ１とＰＤ２の中間の波長の光を検出することもできる。
このため、固体撮像素子からカラーフィルタを構成から除くことができ、光の利用効率の向上が可能となる。
【０１８０】
〈１１．第５実施形態の固体撮像素子の製造方法〉
次に、第５実施形態の固体撮像素子の製造方法の一例を説明する。なお、以下の製造方法の説明では、上述の図３９に示す第５実施形態の固体撮像素子１８０の構成と同様の構成には同じ符号を付して各構成の詳細な説明は省略する。また、半導体基体、配線層、他の各種トランジスタ、及び、固体撮像素子上に形成される各種素子の作製方法については説明を省略する。これらは従来公知の方法により作製することができる。
【０１８１】
まず、図４０Ａに示すように、半導体基体１８１を準備する。半導体基体１８１は、例えばＳｉ基板を用いる。そして、半導体基体１８１の表面１８１Ａと裏面１８１Ｂとに、熱酸化膜等からなる表面保護用の絶縁層１９５，１９６を形成する。
【０１８２】
次に、図４０Ｂに示すように、半導体基体１８１の表面１８１Ａ上にレジスト層１９７を形成する。レジスト層１９７は、フォトリソグラフィ技術を用いて、固体撮像素子の画素間を区分する画素分離領域の形成位置を開口するパターンに形成する。
そして、レジスト層１９７の開口部から半導体基体１８１にｐ型の不純物をイオン注入する。このイオン注入により、半導体基体１８１の表面１８１Ａ側に第１画素分離部１９３を形成する。第１画素分離部１９３を形成する深さは、最終的に固体撮像素子１８０を形成した際の半導体基体１８１の厚さの半分程度とする。
【０１８３】
次に、図４０Ｃに示すように、半導体基体１８１の表面１８１Ａ上にレジスト層１９８を形成する。レジスト層１９８は、フォトリソグラフィ技術を用いて、固体撮像素子の第２転送ゲート電極１８４の縦型ゲート電極１８４Ｂの形成位置を開口するパターンに形成する。
次に、図４１Ｄに示すように、異方性エッチングにより、レジスト層１９８の開口部から半導体基体１８１及び絶縁層１９５をエッチングする。そして、半導体基体１８１に、トレンチ１９９を形成する。さらに、図４１Ｅに示すように、トレンチ１９９内に露出する半導体基体１８１に、熱酸化膜等からなる絶縁層１９５を形成する。
【０１８４】
次に、レジスト層１９５を除去した後、図４１Ｆに示すように、半導体基体１８１上にポリシリコン等からなるゲート電極材料層２００を形成する。このゲート電極材料層２００は、半導体基体１８１のトレンチ１９９を埋め込んで形成した後、ＣＭＰ法等を用いて表面を平坦化する。
【０１８５】
次に、図４２Ｇに示すように、ゲート電極材料層２００上にレジスト層２０１を形成する。レジスト層２０１は、フォトリソグラフィ技術を用いて、第１転送ゲート電極１８３及び第２転送ゲート電極１８４の形成位置上に残存するパターンに形成する。
そして、図４２Ｈに示すように、レジスト層２０１をマスクとしてゲート電極材料層２００をエッチングする。これにより、第１転送ゲート電極１８３及び第２転送ゲート電極１８４を形成する。第２転送ゲート電極１８４は、半導体基体１８１のトレンチ１９９内に形成された部位が縦型ゲート電極１８４Ｂとなり、半導体基体１８１の表面上に形成された部位が平面ゲート電極１８４Ａとなる。
【０１８６】
次に、図４２Ｉに示すように、半導体基体１８１上にレジスト層２０２を形成する。レジスト層２０２は、フォトリソグラフィ技術を用いて、固体撮像素子のＰＤ１のｎ＋型半導体領域１８６及びｎ型半導体領域１８７の形成位置を開口するパターンに形成する。
そして、レジスト層２０２の開口部から半導体基体１８１の深い位置にｎ型の不純物をイオン注入する。イオン注入は、最終的に固体撮像素子１８０を形成した際の半導体基体１８１の厚さの半分程度の深さまで行う。この工程により、半導体基体１８１の深部にＰＤ１を構成するｎ型半導体領域１８７を形成する。
【０１８７】
続けて、図４３Ｊに示すように、レジスト層２０２の開口部から、前の工程で形成したｎ型半導体領域１８７上の浅い領域に、ｎ型の不純物をイオン注入する。このイオン注入により、ｎ＋型半導体領域１８６を形成する。
【０１８８】
次に、図４３Ｋに示すように、半導体基体１８１上にレジスト層２０７を形成する。レジスト層２０７は、フォトリソグラフィ技術を用いて、固体撮像素子のＰＤ１のｐ＋型半導体領域１８５の形成位置を開口するパターンに形成する。そして、レジスト層２０７の開口部からｐ型の不純物をイオン注入する。このイオン注入により、半導体基体１８１の表面に第１導電型ｐ＋型半導体領１８５を形成する。
以上の工程により、半導体基体１８１の表面１８１Ａ側から、ｐ＋型半導体領域１８５、ｎ＋型半導体領域１８６、及び、ｎ型半導体領域１８７が積層された構成のＰＤ１を形成する。
【０１８９】
また、上述のＰＤ１の形成工程において、ｎ型不純物のイオン注入は、レジスト層２０２のパターンに加えて、第１転送ゲート電極１８３によるセルフアライメントが行われる。また、ｐ型不純物のイオン注入は、第１転送ゲート電極１８３と第２転送ゲート電極１８４とによるセルフアライメントが行われる。
【０１９０】
次に、図４３Ｌに示すように、半導体基体１８１の表面１８１Ａ上にレジスト層２０３を形成する。レジスト層２０３は、フォトリソグラフィ技術を用いて、固体撮像素子の第１ＦＤ１９１及び第２ＦＤ１９２の形成位置に形成する。具体的には、第１転送ゲート電極１８３及び第２転送ゲート電極１８４を介してＰＤ１と対向する位置の第１画素分離部１９３，１９４の外側を開口するパターンを形成する。
そして、レジスト層２０３の開口部から半導体基体１８１にｎ型の不純物をイオン注入する。このイオン注入により、半導体基体１８１の表面１８１Ａ側に第１ＦＤ１９１及び第２ＦＤ１９２を形成する。
【０１９１】
次に、図４４Ｍに示すように、半導体基体１８１の表面１８１Ａ上に配線層１８２を形成する。配線層１８２は、層間絶縁層と導体層とを積層して形成する。また、固体撮像素子のゲート電極やＰＤ等に接続する導体層を、層間絶縁層を貫通して形成する。
【０１９２】
次に、図４４Ｎに示すように、配線層１８２上に支持基板２０４を接続して半導体基体１８１を裏返す。そして、図４４Ｏに示すように、半導体基体１８１の裏面１８１Ｂ側をＣＭＰ等を用いて除去する。半導体基体１８１の裏面１８１Ｂ側を除去することにより、所定の厚さに形成する。そして、再度、熱酸化膜等からなる表面保護用の絶縁層１９６を半導体基体１８１の裏面１８１Ｂに形成する。
【０１９３】
次に、図４５Ｐに示すように、半導体基体１８１の裏面１８１Ｂ上にレジスト層２０５を形成する。レジスト層２０５は、フォトリソグラフィ技術を用いて、固体撮像素子の画素間を区分する画素分離領域の形成位置を開口するパターンに形成する。
そして、レジスト層２０５の開口部から半導体基体１８１の裏面１８１Ｂ側にｐ型の不純物をイオン注入する。このイオン注入により、半導体基体１８１の裏面１８１Ｂ側に第２画素分離部１９４を形成する。第２画素分離部１９４は、既に形成されている第１画素分離部１９３と接触する深さから裏面１８１Ｂまで形成する。
この工程により、第１画素分離部１９３と第２画素分離部１９４とによる画素分離領域が半導体基体１８１の表面１８１Ａから裏面１８１Ｂまで形成される。
【０１９４】
次に、図４５Ｑに示すように、半導体基体１８１の裏面１８１Ｂ上にレジスト層２０６を形成する。レジスト層２０６は、フォトリソグラフィ技術を用いて、固体撮像素子のＰＤ２の形成位置を開口するパターンに形成する。
そして、レジスト層２０６の開口部から半導体基体１８１の深い位置にｎ型の不純物をイオン注入する。イオン注入は、最終的に固体撮像素子１８０を形成した際の半導体基体１８１の厚さの半分程度の深さまで行う。そして、形成済みのＰＤ１のｎ型半導体領域１８７を接続する位置まで不純物を拡散することにより、ｎ型半導体領域１８７と接続する位置に、ＰＤ２を構成するｎ型半導体領域１８８を形成する。
【０１９５】
次に、図４５Ｒに示すように、レジスト層２０６の開口部から、前の工程で形成したｎ型半導体領域１８８上の浅い領域に、ｎ型の不純物をイオン注入する。このイオン注入により、高濃度のｎ＋型半導体領域１８９を形成する。
そして、図４６Ｓに示すように、レジスト層２０６の開口部からｐ型の不純物をイオン注入する。このイオン注入により、半導体基体１８１の裏面１８１Ｂに高濃度のｐ＋型半導体領域１９０を形成する。
以上の工程により、半導体基体１８１の裏面１８１Ｂ側から、ｐ＋型半導体領域１９０、ｎ＋型半導体領域１８９、及び、ｎ型半導体領域１８８が積層された構成のＰＤ２を形成する。
【０１９６】
次に、図４６Ｔに示すように、ＰＤ１及びＰＤ２等を形成した半導体基体１８１に、裏面１８１Ｂ側からレーザアニール等による熱処理を行う。例えば１０００℃の熱処理を行うことにより、半導体基体１８１中に形成した不純物の活性化を行う。
以上の工程により、本実施形態の固体撮像素子を製造することができる。
【０１９７】
上述の本実施形態の固体撮像素子の製造方法では、第１実施形態と同様に、半導体基体１８１の表面１８１Ａ側と裏面１８１Ｂ側から、それぞれイオン注入により、ＰＤ１及びＰＤ２を形成する。このため、半導体基体の深部へのイオン注入による不純物の拡散を防ぎ、飽和信号量を増加させることができる。
また、上述の本実施形態の製造方法によれば、ｐ型の不純物を注入して画素分離を形成する工程において、半導体基体１８１の表面１８１Ａ側と裏面１８１Ｂ側から、イオン注入を行い、第１画素分離部１９３、第２画素分離部１９４を形成する。このため、基板の深い領域までイオン注入した際に発生する不純物の拡散を抑制することができ、混色の発生し難い固体撮像素子を製造することができる。
【０１９８】
〈１２．電子機器の実施形態〉
次に、上述の固体撮像素子を備える電子機器の実施形態について説明する。
上述の固体撮像素子は、例えば、デジタルカメラやビデオカメラ等のカメラシステム、撮像機能を有する携帯電話、又は、撮像機能を備えた他の機器等の電子機器に適用することができる。図４７に、電子機器の一例として、固体撮像素子を静止画像又は動画を撮影が可能なカメラに適用した場合の概略構成を示す。
【０１９９】
この例のカメラ３００は、固体撮像素子３０１と、固体撮像素子３０１の受光センサ部に入射光を導く光学系３０２と、固体撮像素子３０１及び光学系３０２間に設けられたシャッタ装置３０３と、固体撮像素子３０１を駆動する駆動回路３０４とを備える。さらに、カメラ３００は、固体撮像素子３０１の出力信号を処理する信号処理回路３０５を備える。
【０２００】
固体撮像素子３０１には、上述の各実施形態の固体撮像素子を適用する。光学系（光学レンズ）３０２は、被写体からの像光（入射光）を固体撮像素子３０１の撮像面（不図示）上に結像させる。これにより、固体撮像素子３０１内に、一定期間、信号電荷が蓄積される。なお、光学系３０２は、複数の光学レンズを含む光学レンズ群で構成してもよい。また、シャッタ装置３０３は、入射光の固体撮像素子３０１への光照射期間及び遮光期間を制御する。
【０２０１】
駆動回路３０４は、固体撮像素子３０１及びシャッタ装置３０３に駆動信号を供給する。そして、駆動回路３０４は、供給した駆動信号により、固体撮像素子３０１の信号処理回路３０５への信号出力動作、及び、シャッタ装置３０３のシャッタ動作を制御する。すなわち、この例では、駆動回路３０４から供給される駆動信号（タイミング信号）により、固体撮像素子３０１から信号処理回路３０５への信号転送動作を行う。
【０２０２】
信号処理回路３０５は、固体撮像素子３０１から転送された信号に対して、各種の信号処理を施す。そして、各種信号処理が施された信号（映像信号）は、メモリなどの記憶媒体（不図示）に記憶される、又は、モニタ（不図示）に出力される。
【０２０３】
なお、上述の固体撮像素子では、第１導電型をｐ型とし、第２導電型をｎ型として記載しているが、本技術においてｎ型とｐ型の導電型は逆でもよい。この場合、駆動方法において、各転送トランジスタに印加する電圧は、正電圧を負電圧に置き換える。
【０２０４】
なお、本開示は以下のような構成も取ることができる。
（１）半導体基体の第１主面側に形成された第１の第１導電型半導体領域と、前記第１の第１導電型半導体領域と接して前記半導体基体の内部に形成された第１の第２導電型半導体領域と、からなる第１フォトダイオードと、前記半導体基体の第２主面側に形成された第２の第１導電型半導体領域と、前記第２の第１導電型半導体領域と接して前記半導体基体の内部に形成された第２の第２導電型半導体領域と、からなる第２フォトダイオードと、前記半導体基体の第１主面に形成されたゲート電極と、を備え、前記第２の第１導電型半導体領域と前記第２の第２導電型半導体領域との接続面の不純物濃度が、前記第２の第２導電型半導体領域の前記第２の第１導電型半導体領域と反対側の層との接続面の不純物濃度以上である固体撮像素子。
（２）前記第１の第２導電型半導体領域と前記第２の第２導電型半導体領域との間に第３の第１導電型半導体領域を備える（１）に記載の固体撮像素子。
（３）前記第１の第２導電型半導体領域と前記第２の第２導電型半導体領域との間に、前記第１の第２導電型半導体領域及び前記第２の第２導電型半導体領域よりも不純物濃度が低い第２導電型半導体領域を備える（１）又は（２）に記載の固体撮像素子。
（４）前記半導体基体の第１主面に形成された前記第１フォトダイオードの電荷を読み出す平面型の転送トランジスタと、前記半導体基体の第１主面に形成された前記第２フォトダイオードを読み出す縦型の転送トランジスタと、を備える（１）から（３）のいずれかに記載の固体撮像素子。
（５）半導体基体の第１主面側に形成された第１の第１導電型半導体領域と、前記第１の第１導電型半導体領域と接して前記半導体基体の内部に形成された第１の第２導電型半導体領域と、からなる第１フォトダイオードと、前記半導体基体の第２主面側に形成された第２の第１導電型半導体領域と、前記第２の第１導電型半導体領域と接して前記半導体基体の内部に形成された第２の第２導電型半導体領域と、からなる第２フォトダイオードと、前記半導体基体の第１主面に形成されたゲート電極と、を備え、前記第１の第２導電型半導体領域と前記第２の第２導電型半導体領域とが前記半導体基体内で接続され、前記第２の第１導電型半導体領域と前記第２の第２導電型半導体領域と接続面の不純物濃度が、前記第１の第２導電型半導体領域と前記第２の第２導電型半導体領域との接続面の不純物濃度以下である固体撮像素子。
（６）半導体基体の第１主面側から第２導電型の不純物を注入し、第１主面側の前記半導体基体の内部に第１の第２導電型半導体領域を形成する工程と、前記半導体基体の第１主面側から第１導電型の不純物を注入し、前記半導体基体の第１主面の表面に第１の第１導電型半導体領域を形成する工程と、前記半導体基体の第１主面にゲート電極を形成する工程と、前記半導体基体の第２主面側から第２導電型の不純物を注入し、第２主面側の前記半導体基体の内部に、第２主面の表面側の不純物濃度が前記半導体基体の深部側の不純物濃度以上の第２の第２導電型半導体領域を形成する工程と、前記半導体基体の第２主面側から第１導電型の不純物を注入し、前記半導体基体の第２主面の表面に第２の第１導電型半導体領域を形成する工程と、を有する固体撮像素子の製造方法。
（７）第１主面側から第１導電型の不純物を注入して、第１主面側の表面から前記半導体基体の内部まで第１画素分離を形成する工程と、第２主面側から第１導電型の不純物を注入して、第２主面側の表面から前記第１画素分離が形成されている位置まで第２画素分離を形成する工程と、を有する（６）に記載の固体撮像素子の製造方法。
（８）（１）から（５）のいずれかに記載の固体撮像素子と、前記固体撮像素子の撮像部に入射光を導く光学系と、前記固体撮像素子の出力信号を処理する信号処理回路と、を有する電子機器。
【符号の説明】
【０２０５】
１０，２０，３０，４０，５０，８０，８２，９０，１２０，１５０，１８０，３０１  固体撮像素子、１１  半導体基体、１２Ａ，１２Ｃ，２７，３１，３６，３７，５４，５９，９４，９７，１２４，１２７，１３０，１５４，１５９  第１導電型半導体領域、１２Ｂ，２１，５１，９１，１２１，１５１，１８１，１８５，１８６，１８７，１８８，１８９，１９０  半導体基体、１３，２２，２３，２４，２６，３２，３３，３４，５５，５６，５７，５８，８１，８３，９５，９６，１２５，１２６，１２８，１２９，１５５，１５６，１５７，１５８，１６０  第２導電型半導体領域、１４  フォトダイオード、１６  読み出しゲート電極、１６Ａ，５３Ａ，１２３Ａ，１５３Ａ，１８４Ａ  平面ゲート電極、１６Ｂ，５３Ｂ，１２３Ｂ，１５３Ｂ，１８４Ｂ  縦型ゲート電極、１７  ゲート絶縁膜、１８，６０，９８，１３１，１６１  フローティングディフュージョン、１９  転送チャネル、４１  水平信号線、４２  画素、４３  画素部、４４  垂直駆動回路、４５  カラム信号処理回路、４６  水平駆動回路、４７  出力回路、４８  制御回路、４９  垂直信号線、５１Ａ，９１Ａ，１２１Ａ，１５１Ａ，１８１Ａ  基体表面、５１Ｂ，９１Ｂ，１２１Ｂ，１５１Ｂ，１８１Ｂ  基体裏面、５２，９２，１２２，１５２，１８２  配線層、５３，９３，１２３，１５３  転送ゲート電極、６１，６１Ａ，６２，９９，１００，１３２，１３３，１６２，１６３，１９３，１９４  画素分離部、６３，６４，１０１，１０２，１３４，１３５，１６４，１６５，１９５，１９６  絶縁層、７１，７２，７５，７６，７７，７８，７９，１０５，１０６，１０７，１０８，１１０，１１１，１３６，１３７，１４０，１４１，１４３，１４４，１４５，１６６，１６７，１７０，１７１，１７２，１７４，１７５，１９５，１９７，１９８，２０１，２０２，２０３，２０５，２０６，２０７  レジスト層、７３，１３８，１６８，１９９  トレンチ、７４，１０５，１３９，１６９，２００  ゲート電極材料層、８４，１０９，１４２，１７３，２０４  支持基板、９１Ａ  表面、９３  ゲート電極、１２１Ｂ  入射面、１２１Ｂ  裏面、１８３  第１転送ゲート電極、１８４  第２転送ゲート電極、１９１  第１フローティングディフュージョン、１９２  第２フローティングディフュージョン、３００  カメラ、３０２  光学系、３０３  シャッタ装置、３０４  駆動回路、３０５  信号処理回路
【図２】
2013041875.tif 000003
【図３】
2013041875.tif 000004
【図４】
2013041875.tif 000005
【図５】
2013041875.tif 000006
【図６】
2013041875.tif 000007
【図７】
2013041875.tif 000008
【図８】
2013041875.tif 000009
【図９】
2013041875.tif 000010
【図１０】
2013041875.tif 000011
【図１１】
2013041875.tif 000012
【図１２】
2013041875.tif 000013
【図１３】
2013041875.tif 000014
【図１４】
2013041875.tif 000015
【図１５】
2013041875.tif 000016
【図１６】
2013041875.tif 000017
【図１７】
2013041875.tif 000018
【図１８】
2013041875.tif 000019
【図１９】
2013041875.tif 000020
【図２０】
2013041875.tif 000021
【図２１】
2013041875.tif 000022
【図２２】
2013041875.tif 000023
【図２３】
2013041875.tif 000024
【図２４】
2013041875.tif 000025
【図２５】
2013041875.tif 000026
【図２６】
2013041875.tif 000027
【図２７】
2013041875.tif 000028
【図２８】
2013041875.tif 000029
【図２９】
2013041875.tif 000030
【図３０】
2013041875.tif 000031
【図３１】
2013041875.tif 000032
【図３２】
2013041875.tif 000033
【図３３】
2013041875.tif 000034
【図３４】
2013041875.tif 000035
【図３５】
2013041875.tif 000036
【図３６】
2013041875.tif 000037
【図３７】
2013041875.tif 000038
【図３８】
2013041875.tif 000039
【図３９】
2013041875.tif 000040
【図４０】
2013041875.tif 000041
【図４１】
2013041875.tif 000042
【図４２】
2013041875.tif 000043
【図４３】
2013041875.tif 000044
【図４４】
2013041875.tif 000045
【図４５】
2013041875.tif 000046
【図４６】
2013041875.tif 000047
【図１】
2013041875.tif 000048
【図４７】
2013041875.tif 000049