(57)【要約】【課題】入力段と出力段の電源系が異なる差動増幅回路のスルーレートをより向上させる。【解決手段】第１差動増幅部は、第１電源電圧と第２電源電圧とを供給され、第１極性トランジスタペアと、第１電源電圧に接続される第１テール電流源とを備える。第１テール電流制御回路は、第１テール電流源に並列に接続されて第１差動増幅部のテール電流を増加させる。出力増幅部は、プッシュプル回路を形成する第１極性出力トランジスタと、第２極性出力トランジスタとを備える。第１電流源は、第１極性出力トランジスタのゲート電圧に基づいて電流値が制御され、第３電源電圧に接続される。第１カレントミラー回路は、第１電流源により供給される電流を入力し、第１電流源と第２電源電圧との間に接続される。第２カレントミラー回路は、第１カレントミラー回路により供給される電流を入力し、第１テール電流制御回路を出力部とする。【選択図】図４
2013219509.tif 000002
【特許請求の範囲】
【請求項１】
第１電源電圧と第２電源電圧とを供給され、第１極性のトランジスタペアと、前記第１極性のトランジスタペアと前記第１電源電圧との間に接続される第１テール電流源とを備える第１差動増幅部と、
前記第１テール電流源に並列に接続されて前記第１差動増幅部のテール電流を増加させる第１テール電流制御回路と、
プッシュプル回路を形成する前記第１極性の出力トランジスタと、前記第１極性と相補の第２極性の出力トランジスタとを備える出力増幅部と、
前記第１極性の出力トランジスタのゲート電圧に基づいて電流値が制御され、第３電源電圧に接続されて電流を流す第１電流源と、
前記第２極性のトランジスタを備え、前記第１電流源により供給される電流に応答して電流を出力する第１カレントミラー回路と、
前記第１極性のトランジスタを備え、前記第１カレントミラー回路により供給される電流を入力し、前記第１テール電流制御回路を出力部とする第２カレントミラー回路と
を具備する差動増幅回路。
【請求項２】
前記第３電源電圧は、前記第１電源電圧と前記第２電源電圧との間の電圧値を有して前記出力増幅部に供給され、前記第１極性の出力トランジスタのソースは前記第３電源電圧に接続される
請求項１に記載の差動増幅回路。
【請求項３】
前記第２極性のトランジスタペアと、前記第２極性のトランジスタペアと前記第２電源電圧との間に接続される第２テール電流源とを備える第２差動増幅部と、
前記第２テール電流源に並列に接続されて前記第２差動増幅部のテール電流を増加させる第２テール電流制御回路と、
前記第２極性の出力トランジスタのゲート電圧に基づいて電流値が制御され、第４電源電圧に接続されて電流を流す第２電流源と、
前記第１極性のトランジスタを備え、前記第２電流源により供給される電流に応答して電流を出力する第３カレントミラー回路と、
前記第２極性のトランジスタを備え、前記第３カレントミラー回路により供給される電流を入力し、前記第２テール電流制御回路を出力部とする第４カレントミラー回路と
をさらに具備し、
前記第３電源電圧は、前記第１電源電圧と前記第２電源電圧との間の電圧値を有して前記出力増幅部に供給され、前記第１極性の出力トランジスタのソースは前記第３電源電圧に接続され、
前記第４電源電圧は、前記第３電源電圧と前記第２電源電圧との間の電圧値を有して前記出力増幅部に供給され、前記第２極性の出力トランジスタのソースは前記第４電源電圧に接続される
請求項１に記載の差動増幅回路。
【請求項４】
前記第１電源電圧より前記第２電源電圧が高く、前記第１極性がＮチャンネルであり、前記第２極性がＰチャンネルである
請求項１から請求項３のいずれかに記載の差動増幅回路。
【請求項５】
前記第１電源電圧より前記第２電源電圧が低く、前記第１極性がＰチャンネルであり、前記第２極性がＮチャンネルである
請求項１から請求項３のいずれかに記載の差動増幅回路。
【請求項６】
第１電源系から電源供給され、入力差動信号を増幅する入力段と、
前記第１電源系に含まれる電源電圧と異なる電源電圧を含む第２電源系から電源供給され、前記入力段の出力を電力増幅する出力トランジスタを備える出力段と、
前記出力トランジスタのゲート電圧に基づいて、前記入力段を流れるテール電流を制御する変換部と
を具備する差動増幅回路。
【請求項７】
前記出力段は、前記出力トランジスタのゲート電圧を検出して検出電流に変換する検出トランジスタをさらに備え、
前記入力段は、前記テール電流を制御する制御トランジスタを備え、
前記変換部は、カレントミラー回路を備え、前記検出電流を前記制御トランジスタのゲート電圧に変換して前記テール電流を制御する
請求項６に記載の差動増幅回路。
【請求項８】
前記出力段は、前記第２電源系の高位電源電圧と、前記第２電源系の低位電源電圧との間に直列に接続され、プッシュプル回路を形成するＰチャネル出力トランジスタおよびＮチャネル出力トランジスタを備え、
前記入力段は、
対となるＰチャネルＭＯＳトランジスタを含むＰチャネル差動対と、
前記第１電源系の高位電源電圧と前記Ｐチャネル差動対との間に接続され、前記Ｐチャネル差動対のテール電流を定常的に流すＰチャネル電流源トランジスタと、
前記Ｐチャネル電流源トランジスタと並列に接続されるＰチャネル制御トランジスタと、
対となるＮチャネルＭＯＳトランジスタを含むＮチャネル差動対と、
前記Ｎチャネル差動対と前記第１電源系の低位電源電圧との間に接続され、前記Ｎチャネル差動対のテール電流を定常的に流すＮチャネル電流源トランジスタと、
前記Ｎチャネル電流源トランジスタと並列に接続されるＮチャネル制御トランジスタと
を備え、
前記変換部は、前記Ｐチャネル出力トランジスタのゲート電圧に基づいて前記Ｐチャネル制御トランジスタにゲート電圧を印加して前記Ｐチャネル差動対のテール電流の増減を制御し、前記Ｎチャネル出力トランジスタのゲート電圧に基づいて前記Ｎチャネル制御トランジスタにゲート電圧を印加して前記Ｎチャネル差動対のテール電流の増減を制御する
請求項６に記載の差動増幅回路。
【請求項９】
前記第１電源系の低位電源電圧は、前記第２電源系の低位電源電圧と共通し、前記第２電源系の高位電源電圧は、前記第１電源系の低位電源電圧と高位電源電圧との間の電圧である
請求項８に記載の差動増幅回路。
【請求項１０】
前記出力段は、前記Ｐチャネル出力トランジスタのゲート電圧を検出して検出電流に変換する検出トランジスタを備え、
前記Ｐチャネル制御トランジスタのゲートには、前記検出電流に基づいて前記変換部のカレントミラー回路を介して変換されたゲート電圧が印加され、
前記Ｎチャネル制御トランジスタのゲートには、前記Ｎチャネル出力トランジスタのゲート電圧が直接印加される
請求項９に記載の差動増幅回路。
【請求項１１】
前記第１電源系の高位電源電圧は、前記第２電源系の高位電源電圧と共通し、前記第２電源系の低位電源電圧は、前記第１電源系の高位電源電圧と低位電源電圧との間の電圧である
請求項８に記載の差動増幅回路。
【請求項１２】
前記出力段は、前記Ｎチャネル出力トランジスタのゲート電圧を検出して検出電流に変換する検出トランジスタを備え、
前記Ｐチャネル制御トランジスタのゲートには、前記Ｐチャネル出力トランジスタのゲート電圧が直接印加され、
前記Ｎチャネル制御トランジスタのゲートには、前記検出電流に基づいて前記変換部のカレントミラー回路を介して変換されたゲート電圧が印加される
請求項１１に記載の差動増幅回路。
【請求項１３】
前記第２電源系の高位電源電圧は、前記第１電源系の高位電源電圧と前記第１電源系の低位電源電圧との間の電圧であり、
前記第２電源系の低位電源電圧は、前記第２電源系の高位電源電圧と前記第１電源系の低位電源電圧との間の電圧である
請求項８に記載の差動増幅回路。
【請求項１４】
前記出力段は、
前記Ｐチャネル出力トランジスタのゲート電圧を検出してＰチャネル検出電流に変換するＰチャネル検出トランジスタと、
前記Ｎチャネル出力トランジスタのゲート電圧を検出してＮチャネル検出電流に変換するＮチャネル検出トランジスタと
を備え、
前記Ｐチャネル制御トランジスタのゲートには、前記Ｐチャネル検出電流に基づいて前記変換部のカレントミラー回路を介して変換されたゲート電圧が印加され、
前記Ｎチャネル制御トランジスタのゲートには、前記Ｎチャネル検出電流に基づいて前記変換部のカレントミラー回路を介して変換されたゲート電圧が印加される
請求項１３に記載の差動増幅回路。
【請求項１５】
請求項１から請求項１４のいずれかに記載の差動増幅器をボルテージフォロワ接続して複数具備する表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置の駆動回路として用いられる差動増幅回路に関する。
【背景技術】
【０００２】
図１は、特開２００１−１５６５５９号公報に開示されるスルーレートを向上させた増幅回路の構成を示す図である。この増幅器は、ＰチャネルＭＯＳトランジスタＭ１〜Ｍ３、Ｍ７〜Ｍ１０、Ｍ１５、Ｍ１７〜Ｍ１８と、ＮチャネルＭＯＳトランジスタＭ４〜Ｍ６、Ｍ１１〜Ｍ１４、Ｍ１６、Ｎ１９〜Ｍ２０と、抵抗Ｒ１〜Ｒ２と、キャパシタＣ１〜Ｃ２とを具備する。
【０００３】
Ｐチャネル差動対を形成するトランジスタＭ２、Ｍ３は、ゲートにそれぞれ入力電圧Ｖｉｎ−、Ｖｉｎ＋が印加される。このＰチャネル差動対のテール電流は、トランジスタＭ１、Ｍ１７、Ｍ１８によって制御される。トランジスタＭ１、Ｍ１７のゲートにはバイアス電圧Ｖｂ１が印加され、トランジスタＭ１、Ｍ１７は定電流源として機能する。トランジスタＭ１７に直列に接続されるトランジスタＭ１８のゲートは、出力トランジスタＭ１５のゲートに接続される。したがって、トランジスタＭ１８は、出力トランジスタＭ１５のゲート電圧に応答してＰチャネル差動対のテール電流を増減して制御する。
【０００４】
Ｎチャネル差動対を形成するトランジスタＭ４、Ｍ５は、ゲートにそれぞれ入力電圧Ｖｉｎ−、Ｖｉｎ＋が印加される。このＮチャネル差動対のテール電流は、トランジスタＭ６、Ｍ１９、Ｍ２０によって制御される。トランジスタＭ６、Ｍ２０のゲートにはバイアス電圧Ｖｂ２が印加され、トランジスタＭ６、Ｍ２０は定電流源として機能する。トランジスタＭ２０に直列に接続されるトランジスタＭ１９のゲートは、出力トランジスタＭ１６のゲートに接続される。したがって、トランジスタＭ１９は、出力トランジスタＭ１６のゲート電圧に応答してＮチャネル差動対のテール電流を増減して制御する。
【０００５】
トランジスタＭ７〜Ｍ１０は、低電圧用のカレントミラー回路を形成する。トランジスタＭ７、Ｍ９は、電源電圧ＶＤＤと抵抗Ｒ１との間に直列に接続される。トランジスタＭ８、Ｍ１０は、電源電圧ＶＤＤと抵抗Ｒ２との間に直列に接続される。トランジスタＭ７、Ｍ８のゲートは、互いに接続され、さらにトランジスタＭ９のドレインに接続される。トランジスタＭ９、Ｍ１０のゲートにはバイアス電圧Ｖｂ３が印加される。トランジスタＭ７、Ｍ９の接続ノードと、トランジスタＭ８、Ｍ１０の接続ノードとに、Ｎチャネル差動対（Ｍ４、Ｍ５）の出力が接続される。
【０００６】
トランジスタＭ１１〜Ｍ１４は、低電圧用のカレントミラー回路を形成する。トランジスタＭ１１、Ｍ１３は、抵抗Ｒ１と、電源電圧ＶＳＳとの間に直列に接続される。トランジスタＭ１２、Ｍ１４は、抵抗Ｒ２と電源電圧ＶＳＳとの間に直列に接続される。トランジスタＭ１３、Ｍ１４のゲートは、互いに接続され、さらにトランジスタＭ１１のドレインに接続される。トランジスタＭ１１、Ｍ１２のゲートにはバイアス電圧Ｖｂ４が印加される。トランジスタＭ１１、Ｍ１３の接続ノードと、トランジスタＭ１２、Ｍ１４の接続ノードとに、Ｐチャネル差動対（Ｍ２、Ｍ３）の出力が接続される。
【０００７】
出力トランジスタＭ１５、Ｍ１６は、電源電圧ＶＤＤと電源電圧ＶＳＳとの間に直列に接続され、出力段を形成する。出力トランジスタＭ１５、Ｍ１６の接続ノードから出力電圧Ｖｏｕｔが出力される。出力トランジスタＭ１５のゲートは、トランジスタＭ１０と抵抗Ｒ２との接続ノードに接続される。トランジスタＭ８、Ｍ１０の接続ノードと、出力トランジスタＭ１５のゲートとの間に位相補償用のキャパシタＣ１が接続される。出力トランジスタＭ１６のゲートは、トランジスタＭ１２と抵抗Ｒ２との接続ノードに接続される。トランジスタＭ１２、Ｍ１４の接続ノードと、出力トランジスタＭ１６のゲートとの間に位相補償用のキャパシタＣ２が接続される。出力トランジスタＭ１５、Ｍ１６のゲート電圧をトランジスタＭ１８、Ｍ１９のゲートに印加して差動対のテール電流を制御することにより、スルーレートを向上させることができる。
【０００８】
一方、差動増幅回路の消費電力の削減も課題のひとつである。差動増幅回路の入力段に供給される電源電圧よりも出力段に供給される電源電圧を低くして消費電力を削減する方法が知られる。例えば、特開２０１０−０４１３６８号公報には、入力段と、出力段とを備え、消費電力が少なく、且つ、電源電圧が低い場合にでも動作が可能な演算増幅回路が記載されている。入力段は、反転入力端子と非反転入力端子の電圧差に応答した第１内部電流を生成する。出力段は、第１浮遊電流源と、第１および第２出力トランジスタとを含み、第１内部電流に応答して出力端子を駆動する。第１浮遊電流源は、第１内部電流が流される。第１出力トランジスタは、第１浮遊電流源の第１端子の電圧に応答して出力端子を駆動する。第２出力トランジスタは、第１浮遊電流源の第２端子の電圧に応答して出力端子を駆動する。第１浮遊電流源は、第１ＰＭＯＳトランジスタと、第１ＮＭＯＳトランジスタとを含む。第１ＰＭＯＳトランジスタは、第１端子にソースが接続され、第２端子にドレインが接続される。第１ＮＭＯＳトランジスタは、第１端子にドレインが接続され、第２端子にソースが接続される。第１ＰＭＯＳトランジスタと第１ＮＭＯＳトランジスタとの少なくとも一つは、そのバックゲートがソースに接続されている。また、特開２０１０−０４１３７０号公報には、上記の第１ＰＭＯＳトランジスタと第１ＮＭＯＳトランジスタとの少なくとも一つがディプレッショントランジスタである演算増幅回路が開示されている。
【０００９】
電圧Ｖによって容量Ｃの負荷を駆動する場合、消費電力Ｐは、Ｐ＝ＣＶ２で表わされる。出力電圧Ｖｏｕｔが接続される負荷に流れる負荷電流は負荷回路によって定まり、負荷回路が同じであれば、消費電力は変わらない。しかし、出力電圧Ｖｏｕｔを生成する駆動回路の電源電圧を１／２にすると、駆動回路の消費電力は、１／４になることが期待できる。しかし、図１に示されるような回路において、このように入力段の電源系と出力段の電源系とを異なる電源電圧とする方法では、動作不良となって消費電力を削減することはできない。例えば、出力トランジスタＭ１６のゲート電圧ＶＧＳＭ１６の基準になる電源電圧ＶＳＳと、テール電流を制御する電流源となるトランジスタＭ１９のゲート電圧ＶＧＳＭ１９の基準になる電源電圧ＶＳＳとが異なると、出力トランジスタＭ１６のゲートとトランジスタＭ１９のゲートとをそのまま接続しても、基準になる電圧が異なるため、動作不良となる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００１−１５６５５９公報
【特許文献２】特開２０１０−０４１３６８公報
【特許文献３】特開２０１０−０４１３７０公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、消費電力を削減しつつ、出力電圧が遷移するときにスルーレートを向上させることができる高スルーレートの差動増幅回路を提供することである。
【課題を解決するための手段】
【００１２】
以下に、［発明を実施するための形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１３】
本発明の観点では、差動増幅回路は、第１差動増幅部（ＭＰ１１〜１３／ＭＮ１１〜１３）と、第１テール電流制御回路（ＭＰ１４／ＭＮ１４）と、出力増幅部（１３１〜１３３）と、第１電流源（ＭＰ２２／ＭＮ２２）と、第１カレントミラー回路（ＭＮ１６〜１７／ＭＰ１６〜１７）と、第２カレントミラー回路（ＭＰ１４〜１５／ＭＮ１４〜１５）とを具備する。第１差動増幅部（ＭＰ１１〜１３／ＭＮ１１〜１３）は、第１電源電圧（ＶＤＤ／ＶＳＳ）と第２電源電圧（ＶＳＳ／ＶＤＤ）とを供給され、第１極性（Ｐ／Ｎ）のトランジスタペア（ＭＰ１１〜１２／ＭＮ１１〜１２）と第１電源電圧（ＶＤＤ／ＶＳＳ）に接続される第１テール電流源（ＭＰ１３／ＭＮ１３）とを備える。第１テール電流制御回路（ＭＰ１４／ＭＮ１４）は、第１テール電流源（ＭＰ１３／ＭＮ１３）に並列に接続されて第１差動増幅部（ＭＰ１１〜１３／ＭＮ１１〜１３）のテール電流を増加させる。出力増幅部（１３１／１３２／１３３）は、プッシュプル回路を形成する第１極性（Ｐ／Ｎ）の出力トランジスタ（ＭＰ１０／ＭＮ１０）と、第１極性と相補の第２極性（Ｎ／Ｐ）の出力トランジスタ（ＭＮ１０／ＭＰ１０）とを備える。第１電流源（ＭＰ２２／ＭＮ２２）は、第１極性（Ｐ／Ｎ）の出力トランジスタ（ＭＰ１０／ＭＮ１０）のゲート電圧（ＶＧＳＭＰ１０／ＶＧＳＭＮ１０）に基づいて電流値が制御され、第３電源電圧（ＶＤＤ２／ＶＳＳ２）に接続されて電流を流す。第１カレントミラー回路（ＭＮ１６〜１７／ＭＰ１６〜１７）は、第２極性（Ｎ／Ｐ）のトランジスタを備え、第１電流源（ＭＰ２２／ＭＮ２２）により供給される電流に応答して電流を出力する。第２カレントミラー回路（ＭＰ１４〜１５／ＭＮ１４〜１５）は、第１極性（Ｐ／Ｎ）のトランジスタを備え、第１カレントミラー回路（ＭＮ１６〜１７／ＭＰ１６〜１７）により供給される電流を入力し、第１テール電流制御回路（ＭＰ１４／ＭＮ１４）を出力部とする。
【００１４】
本発明の他の観点では、差動増幅回路は、入力段（ＭＰ１１〜１４、ＭＮ１１〜１４）と、出力段（ＭＰ１０、２２、ＭＮ１０、２２）と、変換部（ＭＰ１５）とを具備する。入力段（ＭＰ１１〜１４、ＭＮ１１〜１４）は、第１電源系（ＶＤＤ−ＶＳＳ）から電源供給され、入力差動信号（Ｖｉｎ±）を増幅する。出力段（ＭＰ１０、２２、ＭＮ１０、２２）は、第１電源系と異なる電源電圧を含む第２電源系（ＶＤＤ、ＶＤＤ２−ＶＳＳ、ＶＳＳ２）から電源供給され、入力段の出力を電力増幅する出力トランジスタ（ＭＰ１０、ＭＮ１０）を備える。変換部（ＭＰ１５）は、出力トランジスタ（ＭＰ１０、ＭＮ１０）のゲート電圧に基づいて、入力段（ＭＰ１１〜１４、ＭＮ１１〜１４）を流れるテール電流を制御する。
【００１５】
本発明の他の観点では、表示装置は、上記の差動増幅器をボルテージフォロワ接続して複数具備する。
【発明の効果】
【００１６】
本発明によれば、消費電力を削減しつつ、出力電圧が遷移するときにスルーレートを向上させることができる高スルーレートの差動増幅回路を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】図１は、スルーレートを向上させた差動増幅回路の構成を示す図である。
【図２】図２は、本発明の実施の形態に係る表示装置の構成を示す図である。
【図３】図３は、差動増幅回路のボルテージフォロワ接続を説明する図である。
【図４】図４は、第１の実施の形態に係る差動増幅回路の構成を示す図である。
【図５】図５は、第１の実施の形態に係る差動増幅回路の動作を説明する図である。
【図６】図６は、第２の実施の形態に係る差動増幅回路の構成を示す図である。
【図７】図７は、第２の実施の形態に係る差動増幅回路の動作を説明する図である。
【図８】図８は、第３の実施の形態に係る差動増幅回路の構成を示す図である。
【発明を実施するための形態】
【００１８】
図面を参照して本発明の実施の形態を説明する。
【００１９】
図２は、本発明の実施の形態に係る表示装置の構成を示すブロック図である。表示装置３００は、コントローラ３１０、データドライバ部３２０、ゲートドライバ部３３０、表示パネル３４０を備える。表示パネル３４０は、画素がマトリックス上に配列される液晶表示パネルであり、表示画像を映し出す。コントローラ３１０は、外部から供給される表示画像を示す信号に基づいて、データドライバ部３２０およびゲートドライバ部３３０に制御信号よびデータ信号を供給する。データドライバ部３２０には、タイミングを示すクロック信号ＣＬＫおよびデータストローブ信号ＤＳＴＢと、表示用データ信号ＤＡＴＡとが供給される。ゲートドライバ部３３０には、クロック信号ＧＣＬＫおよびゲートストローブ信号ＧＳＴＢが供給される。
【００２０】
データドライバ部３２０は、表示用データ信号ＤＡＴＡと、クロック信号ＣＬＫおよびデータストローブ信号ＤＳＴＢとに基づいて、表示パネル３４０の列方向の画素ラインにデータ線信号Ｄ＜１＞〜Ｄ＜Ｘ＞を出力する。データ線信号Ｄ＜１＞〜＜Ｘ＞を駆動する複数の駆動回路１００は、図３に示されるように、それぞれボルテージフォロワ接続される差動増幅回路である。ゲートドライバ部３３０は、クロック信号ＧＣＬＫおよびゲートストローブ信号ＧＳＴＢに基づいて、表示パネル３４０の行方向の画素ラインにゲート線信号Ｇ＜１＞〜Ｇ＜Ｙ＞を出力する。
【００２１】
（第１の実施の形態）
図４は、本発明の第１の実施の形態に係る差動増幅回路の構成を示す回路図である。この差動増幅回路は、図３に示されるように、ボルテージフォロワ接続され、データドライバ部３２０の駆動回路１００として用いられる。
【００２２】
本発明の第１の実施の形態に係る差動増幅回路は、ＰチャネルＭＯＳトランジスタＭＰ１０〜ＭＰ１４、ＭＰ１６〜ＭＰ２１と、ＮチャネルＭＯＳトランジスタＭＮ１０〜ＭＮ１５、ＭＮ１８〜ＭＮ２２と、キャパシタＣ１〜Ｃ２と、定電流源ＩＳ１〜ＩＳ２とを具備する。この差動増幅器を、入力段１１０、中間段１２１、出力段１３１、変換部１４１に分けて説明する。入力段１１０および変換部１４１には、第１の電源系の高位電源電圧である電源電圧ＶＤＤとそれより低い低位電源電圧である電源電圧ＶＳＳとが供給される。中間段１２１および出力段１３１には、第２の電源系の高位電源電圧である電源電圧ＶＤＤとそれより低い低位電源電圧である電源電圧ＶＳＳ２とが供給される。電源電圧ＶＤＤは共通であり、電源電圧ＶＳＳ２は、電源電圧ＶＤＤより低く、電源電圧ＶＳＳより高い電圧である。すなわち、電源電圧ＶＳＳ２は、電源電圧ＶＤＤと電源電圧ＶＳＳとの中間の電圧値を有する。このように、中間段１２１および出力段１３１に供給される電源系の電圧を小さくすることにより、消費電力を削減することができる。
【００２３】
トランジスタＭＰ１１〜ＭＰ１４、トランジスタＭＮ１１〜ＭＮ１4は、差動増幅回路の入力段１１０を形成する。Ｐチャネル差動対を形成するトランジスタＭＰ１１、ＭＰ１２は、ソース同士が接続され、さらにテール電流を供給する電流源となるトランジスタＭＰ１３、ＭＰ１４のドレインに接続される。トランジスタＭＰ１１のゲートは反転入力電圧Ｖｉｎ−に接続され、トランジスタＭＰ１２のゲートは正転入力電圧Ｖｉｎ＋に接続される。トランジスタＭＰ１１のドレインは、中間段１２１のトランジスタＭＮ２０とトランジスタＭＮ１８との接続ノードに接続される。トランジスタＭＰ１２のドレインは、中間段１２１のトランジスタＭＮ２１とトランジスタＭＮ１９との接続ノードに接続される。トランジスタＭＰ１３は、電源電圧ＶＤＤとＰチャネル差動対との間に接続される。トランジスタＭＰ１３は、ゲートにバイアス電圧ＶＢＰ１が印加され、定電流源として動作する。トランジスタＭＰ１４は、トランジスタＭＰ１３と並列して電源電圧ＶＤＤとＰチャネル差動対との間に接続される。トランジスタＭＰ１４のゲートは、トランジスタＭＰ１０のゲートに接続される。
【００２４】
Ｎチャネル差動対を形成するトランジスタＭＮ１１、ＭＮ１２は、ソース同士が接続され、さらにテール電流を供給する電流源となるトランジスタＭＮ１３、ＭＮ１４のドレインに接続される。トランジスタＭＮ１１のゲートは反転入力電圧Ｖｉｎ−に接続され、トランジスタＭＮ１２のゲートは正転入力電圧Ｖｉｎ＋に接続される。トランジスタＭＮ１１のドレインは、中間段１２１のトランジスタＭＰ１８とトランジスタＭＰ２０との接続ノードに接続される。トランジスタＭＮ１２のドレインは、中間段１２１のトランジスタＭＰ１９とトランジスタＭＰ２１との接続ノードに接続される。トランジスタＭＮ１３は、Ｎチャネル差動対と電源電圧ＶＳＳとの間に接続される。トランジスタＭＮ１３は、ゲートにバイアス電圧ＶＢＮ１が印加され、定電流源として動作する。トランジスタＭＮ１４は、トランジスタＭＮ１３と並列してＮチャネル差動対と電源電圧ＶＳＳとの間に接続される。トランジスタＭＮ１４のゲートは、トランジスタＭＮ１５のゲートおよびドレインに接続される。
【００２５】
トランジスタＭＰ１８〜ＭＰ２１、トランジスタＭＮ１８〜ＭＮ２１、定電流源ＩＳ１〜ＩＳ２は、差動増幅回路の中間段１２１を形成する。トランジスタＭＰ１８とトランジスタＭＰ２０とが、電源電圧ＶＤＤと定電流源ＩＳ１の一方のノードとの間に直列に接続される。定電流源ＩＳ１の他方のノードと電源電圧ＶＳＳ２との間に、トランジスタＭＮ２０とトランジスタＭＮ１８とが直列に接続される。トランジスタＭＰ１９とトランジスタＭＰ２１とが、電源電圧ＶＤＤと定電流源ＩＳ２の一方のノードとの間に直列に接続される。定電流源ＩＳ２の他方のノードと電源電圧ＶＳＳ２との間に、トランジスタＭＮ２１とトランジスタＭＮ１９とが直列に接続される。
【００２６】
トランジスタＭＰ１８、ＭＰ１９のゲートは互いに接続され、さらにトランジスタＭＰ２０のドレインに接続される。トランジスタＭＰ２０、ＭＰ２１のゲートは互いに接続され、バイアス電圧ＶＢＰ２が印加される。トランジスタＭＰ２０、ＭＰ２１は、定電流源として機能する。トランジスタＭＰ１８、ＭＰ２０の接続ノードと、トランジスタＭＰ１９、ＭＰ２１の接続ノードとに、入力段１１０のＮチャネル差動対の出力が接続される。トランジスタＭＰ１８〜ＭＰ２１は、低電圧用カレントミラー回路を形成する。
【００２７】
トランジスタＭＮ１８、ＭＮ１９のゲートは互いに接続され、さらにトランジスタＭＮ２０のドレインに接続される。トランジスタＭＮ２０、ＭＮ２１のゲートは互いに接続され、バイアス電圧ＶＢＮ２が印加される。トランジスタＭＮ２０、ＭＮ２１は、定電流源として機能する。トランジスタＭＮ１８、ＭＮ２０の接続ノードと、トランジスタＭＮ１９、ＭＮ２１の接続ノードとに、入力段１１０のＰチャネル差動対の出力が接続される。トランジスタＭＮ１８〜ＭＮ２１は、低電圧用カレントミラー回路を形成する。
【００２８】
トランジスタＭＰ１０、トランジスタＭＮ１０、トランジスタＭＮ２２は、差動増幅回路の出力段１３１を形成する。トランジスタＭＰ１０と、トランジスタＭＮ１０とは、電源電圧ＶＤＤと電源電圧ＶＳＳ２との間に直列に接続される。トランジスタＭＰ１０、ＭＮ１０の互いに接続されるドレインから出力電圧Ｖｏｕｔが出力される。位相補償用のキャパシタＣ１、Ｃ２は、出力段１３１と中間段１２１との間に接続される。キャパシタＣ１は、トランジスタＭＰ１０のゲートと、中間段１２１のトランジスタＭＰ１９、ＭＰ２１の接続ノードとの間に接続される。キャパシタＣ２は、トランジスタＭＮ１０のゲートと、中間段１２１のトランジスタＭＮ２１、ＭＮ１９の接続ノードとの間に接続される。
【００２９】
トランジスタＭＰ１０のゲートは、中間段１２１のトランジスタＭＰ２１と定電流源ＩＳ２との接続ノードに接続され、さらに、入力段１１０のトランジスタＭＰ１４のゲートに接続される。したがって、トランジスタＭＰ１０のゲート電圧と、トランジスタＭＰ１４のゲート電圧とは等しくなり、トランジスタＭＰ１４には、トランジスタＭＰ１０のゲート電圧に応答して電流が流れる。
【００３０】
トランジスタＭＮ１０のゲートは、中間段１２１の定電流源ＩＳ２とトランジスタＭＮ２１との接続ノードおよびトランジスタＭＮ２２のゲートに接続される。トランジスタＭＮ２２のソースは、電源電圧ＶＳＳ２に接続され、ドレインは、ダイオード接続されるトランジスタＭＰ１７のドレインおよびゲートに接続される。したがって、トランジスタＭＮ２２に電流が流れると、トランジスタＭＰ１７に電流が流れる。トランジスタＭＰ１７とトランジスタＭＰ１６とはゲート同士が接続されているため、トランジスタＭＰ１６には、トランジスタＭＮ１０のゲート電圧に応答して電流が流れる。すなわち、トランジスタＭＮ２２は、トランジスタＭＮ１０のゲート電圧ＶＧＳＭＮ１０をモニタする検出部として機能する。
【００３１】
トランジスタＭＰ１６〜ＭＰ１７、トランジスタＭＮ１５は、変換部１４１を形成する。ソースが電源電圧ＶＤＤに接続されるトランジスタＭＰ１６〜ＭＰ１７は、互いにゲート同士が接続され、さらにトランジスタＭＰ１７のドレイン、トランジスタＭＮ２２のドレインに接続され、カレントミラー回路を形成する。トランジスタＭＰ１６のドレインは、トランジスタＭＮ１５のドレインに接続される。ゲートとドレインとが接続されるトランジスタＭＮ１５は、ゲートがトランジスタＭＮ１４のゲートに接続され、ソースは電源電圧ＶＳＳに接続される。トランジスタＭＮ１４、ＭＮ１５は、カレントミラー回路を形成し、トランジスタＭＮ１５に流れる電流に応答してトランジスタＭＮ１４に電流が流れる。トランジスタＭＰ１６〜ＭＰ１７は、カレントミラー回路を形成しているため、トランジスタＭＮ２２に流れる電流、すなわちトランジスタＭＮ１０のゲート電圧に応答してトランジスタＭＮ１５、ＭＮ１４に電流が流れる。トランジスタＭＮ１５のゲート電圧の基準は、電源電圧ＶＳＳであり、トランジスタＭＮ１０のゲート電圧の基準である電源電圧ＶＳＳ２とは異なる。
【００３２】
すなわち、トランジスタＭＮ１０のゲート電圧ＶＧＳＭＮ１０は、トランジスタＭＮ２２によって電流に変換され、トランジスタＭＰ１７、ＭＰ１６により形成されるカレントミラー回路、トランジスタＭＮ１５、ＭＮ１４により形成されるカレントミラー回路を経由し、トランジスタＭＮ１４のゲート電圧ＶＧＳＭＮ１４に反映される。
【００３３】
図５を参照して、第１の実施の形態に係る差動増幅回路の動作を説明する。図５には、各部の電圧波形が示される。このとき、差動増幅回路は、図３に示されるように、ボルテージフォロワ接続される。入力電圧Ｖｉｎ＋として矩形波電圧が印加され、入力電圧Ｖｉｎ−には出力電圧Ｖｏｕｔが印加される。
【００３４】
矩形波電圧が入力されると、出力電圧Ｖｏｕｔは、図５（ａ）に示されるように、同相の矩形波電圧を示す。出力電圧ＶｏｕｔがＨレベルからＬレベルに遷移する期間Ｔｏｎｆにおいて、トランジスタＭＮ１０のゲート電圧ＶＧＳＭＮ１０は高くなり（図５（ｂ））、トランジスタＭＮ１０は電流を流して出力電圧Ｖｏｕｔを引き下げるように動作する。トランジスタＭＮ２２のゲートは、トランジスタＭＮ１０のゲートに接続されているため、この期間のトランジスタＭＮ２２のゲート電圧ＶＧＳＭＮ２２は、同様に高くなり（図５（ｃ））、その間、トランジスタＭＮ２２はオンして電流を流す。このゲート電圧ＶＧＳＭＮ２２は、電源電圧ＶＳＳ２を基準にしている。
【００３５】
トランジスタＭＮ２２がオンすると、ダイオード接続されるトランジスタＭＰ１７のゲート電圧ＶＧＳＭＰ１７は、下がる（図５（ｄ））。ゲート電圧ＶＧＳＭＰ１７の絶対値が大きくなるので、トランジスタＭＰ１７に電流が流れる。トランジスタＭＰ１７のゲートは、トランジスタＭＰ１６のゲートに接続され、ゲート電圧が共通となっているため、トランジスタＭＰ１６のゲート電圧ＶＧＳＭＰ１６も下がり（図５（ｅ））、トランジスタＭＰ１６はオンして電流を流す。
【００３６】
トランジスタＭＰ１６がオンすると、トランジスタＭＮ１５のゲート電圧ＶＧＳＭＮ１５が高くなり（図５（ｆ））、トランジスタＭＮ１５はオンして電流を流す。トランジスタＭＮ１５、ＭＮ１４のゲートは接続されてゲート電圧が共通であるため、ゲート電圧ＶＧＳＭＮ１４も高くなり（図５（ｇ））、トランジスタＭＮ１４はオンして電流を流す。このゲート電圧ＶＧＳＭＮ１４は、電源電圧ＶＳＳを基準にしている。
【００３７】
すなわち、出力電圧ＶｏｕｔがＨレベルからＬレベルに遷移する期間Ｔｏｎｆでは、Ｎチャネル差動対にテール電流を供給するトランジスタＭＮ１３に並列に接続されるトランジスタＭＮ１４に電流が流れ、テール電流は増加する。トランジスタＭＮ１４に流れる電流分、入力段１１０に流れる電流が増加するため、差動増幅回路のスルーレートが向上する。
【００３８】
図示されないが、期間Ｔｏｎｆの間、トランジスタＭＰ１０のゲート電圧ＶＧＳＭＰ１０は下がるため、トランジスタＭＰ１０のゲートに接続されるトランジスタＭＰ１４のゲート電圧ＶＧＳＭＰ１４も下がり、トランジスタＭＰ１４はオンして電流を流す。トランジスタＭＰ１４は、Ｐチャネル差動対のテール電流を供給するトランジスタＭＰ１３に並列に接続されているため、Ｐチャネル差動対のテール電流も増加する。トランジスタＭＰ１４に流れる分、入力段１１０に流れる電流が増加するため、差動増幅回路のスルーレートが向上する。
【００３９】
出力電圧ＶｏｕｔがＬレベルからＨレベルに遷移する期間Ｔｏｎｒにおいて、同じように、ゲート電圧ＶＧＳＭＮ１０の変化をトランジスタＭＮ２２、ＭＰ１７、ＭＰ１６、ＭＮ１５を介してトランジスタＭＮ１４に伝達し、Ｎチャネル差動対のテール電流を増加する。トランジスタＭＰ１０のゲート電圧ＶＧＳＭＰ１０の変化は、直接トランジスタＭＰ１４に伝達され、Ｐチャネル差動対のテール電流が増加する。入力段１１０に流れる電流が増加するため、差動増幅回路のスルーレートが向上する。
【００４０】
このように、トランジスタＭＮ２２は、電源電圧ＶＳＳ２を基準とするトランジスタＭＮ１０のゲート電圧ＶＧＳＭＮ１０を検知して電流に変換し、カレントミラー回路を有する変換部１４１を介して電源電圧の異なる入力段１１０に伝達する。トランジスタＭＮ１５によって電源電圧ＶＳＳを基準とするゲート電圧ＶＧＳＭＮ１４が生成される。出力電圧Ｖｏｕｔが変化するときにトランジスタＭＮ１４をオンにしてテール電流を増加し、差動増幅回路のスルーレートを向上させることができる。
【００４１】
（第２の実施の形態）
図６は、本発明の第２の実施の形態に係る差動増幅回路の構成を示す回路図である。この差動増幅回路は、供給される電源電圧が第１の実施の形態と異なる。
【００４２】
第２の実施の形態に係る差動増幅回路は、ＰチャネルＭＯＳトランジスタＭＰ１０〜ＭＰ１５、ＭＰ１８〜ＭＰ２２と、ＮチャネルＭＯＳトランジスタＭＮ１０〜ＭＮ１４、ＭＮ１６〜ＭＮ２１と、キャパシタＣ１〜Ｃ２と、定電流源ＩＳ１〜ＩＳ２とを具備する。この差動増幅器を、入力段１１０、中間段１２２、出力段１３２、変換部１４２に分けて説明する。入力段１１０および変換部１４２には、第１の電源系である電源電圧ＶＤＤとそれより低い電源電圧ＶＳＳとが供給される。中間段１２２および出力段１３２には、第２の電源系である電源電圧ＶＤＤ２とそれより低い電源電圧ＶＳＳとが供給される。電源電圧ＶＳＳは共通であり、電源電圧ＶＤＤ２は、電源電圧ＶＳＳより高く、電源電圧ＶＤＤより低い電圧である。すなわち、電源電圧ＶＤＤ２は、電源電圧ＶＤＤと電源電圧ＶＳＳとの中間の電圧値を有する。このように、中間段１２２および出力段１３２に供給される電源系の電圧を小さくすることにより、消費電力を削減することができる。
【００４３】
入力段１１０は、第１の実施の形態における入力段１１０と同じであり、詳細な説明を省略する。中間段１２２は、供給される高位電源電圧が電源電圧ＶＤＤ２に変わるだけで構成、動作は、第１の実施の形態における中間段１２１と同じであり、詳細な説明を省略する。
【００４４】
出力段１３２は、トランジスタＭＰ１０、トランジスタＭＮ１０、トランジスタＭＰ２２を含む。トランジスタＭＰ１０と、トランジスタＭＮ１０とは、電源電圧ＶＤＤ２と電源電圧ＶＳＳとの間に直列に接続される。トランジスタＭＰ１０、ＭＮ１０の互いに接続されるドレインから出力電圧Ｖｏｕｔが出力される。位相補償用のキャパシタＣ１、Ｃ２は、出力段１３２と中間段１２２との間に接続される。キャパシタＣ１は、トランジスタＭＰ１０のゲートと、中間段１２２のトランジスタＭＰ１９、ＭＰ２１の接続ノードとの間に接続される。キャパシタＣ２は、トランジスタＭＮ１０のゲートと、中間段１２２のトランジスタＭＮ２１、ＭＮ１９の接続ノードとの間に接続される。
【００４５】
トランジスタＭＰ１０のゲートは、中間段１２２のトランジスタＭＰ２１と定電流源ＩＳ２との接続ノードおよびトランジスタＭＰ２２のゲートに接続される。トランジスタＭＰ２２のソースは、電源電圧ＶＤＤ２に接続され、ドレインは、ダイオード接続されるトランジスタＭＮ１７のドレインおよびゲートに接続される。したがって、トランジスタＭＰ２２に電流が流れると、トランジスタＭＮ１７に電流が流れる。トランジスタＭＮ１７とトランジスタＭＮ１６とはゲート同士が接続されているため、トランジスタＭＮ１６には、トランジスタＭＰ１０のゲート電圧に応答して電流が流れる。すなわち、トランジスタＭＰ２２は、トランジスタＭＰ１０のゲート電圧ＶＧＳＭＰ１０をモニタする検出部として機能する。
【００４６】
トランジスタＭＮ１０のゲートは、中間段１２２の定電流源ＩＳ２とトランジスタＭＮ２１との接続ノードに接続され、さらに入力段１１０のトランジスタＭＮ１４のゲートに接続される。したがって、トランジスタＭＮ１０のゲート電圧と、トランジスタＭＮ１４のゲート電圧とは等しくなり、トランジスタＭＮ１４には、トランジスタＭＮ１０のゲート電圧に応答して電流が流れる。
【００４７】
トランジスタＭＰ１５、トランジスタＭＮ１６〜ＭＮ１７は、変換部１４２を形成する。ソースが電源電圧ＶＳＳに接続されるトランジスタＭＮ１６〜ＭＮ１７は、互いにゲート同士が接続され、さらにトランジスタＭＮ１７のドレイン、トランジスタＭＰ２２のドレインに接続され、カレントミラー回路を形成する。トランジスタＭＮ１６のドレインは、トランジスタＭＰ１５のドレインに接続される。ゲートとドレインとが接続されるトランジスタＭＰ１５は、ゲートがトランジスタＭＰ１４のゲートに接続され、ソースは電源電圧ＶＤＤに接続される。トランジスタＭＰ１４、ＭＰ１５は、カレントミラー回路を形成し、トランジスタＭＰ１５に流れる電流に応答してトランジスタＭＰ１４に電流が流れる。トランジスタＭＮ１６〜ＭＮ１７は、カレントミラー回路を形成しているため、トランジスタＭＰ２２に流れる電流、すなわちトランジスタＭＰ１０のゲート電圧に応答してトランジスタＭＰ１５、ＭＰ１４に電流が流れる。トランジスタＭＰ１５のゲート電圧の基準は、電源電圧ＶＤＤであり、トランジスタＭＰ１０のゲート電圧の基準である電源電圧ＶＤＤ２とは異なる。
【００４８】
すなわち、トランジスタＭＰ１０のゲート電圧ＶＧＳＭＰ１０は、トランジスタＭＰ２２によって電流に変換され、トランジスタＭＮ１７、ＭＮ１６により形成されるカレントミラー回路、トランジスタＭＰ１５、ＭＰ１４により形成されるカレントミラー回路を経由し、トランジスタＭＰ１４のゲート電圧ＶＧＳＭＰ１４に反映される。
【００４９】
図７を参照して、第２の実施の形態に係る差動増幅回路の動作を説明する。図７には、各部の電圧波形が示される。このとき、差動増幅回路は、図３に示されるように、ボルテージフォロワ接続される。入力電圧Ｖｉｎ＋として矩形波電圧が印加され、入力電圧Ｖｉｎ−には出力電圧Ｖｏｕｔが印加される。
【００５０】
矩形波電圧が入力されると、出力電圧Ｖｏｕｔは、図７（ａ）に示されるように、同相の矩形波電圧を示す。出力電圧ＶｏｕｔがＬレベルからＨレベルに遷移する期間Ｔｏｎｒにおいて、トランジスタＭＰ１０のゲート電圧ＶＧＳＭＰ１０は低くなり（図７（ｂ））、トランジスタＭＰ１０は電流を流して出力電圧Ｖｏｕｔを引き上げるように動作する。トランジスタＭＰ２２のゲートは、トランジスタＭＰ１０のゲートに接続されているため、この期間のトランジスタＭＰ２２のゲート電圧ＶＧＳＭＰ２２は、同様に低くなり（図７（ｃ））、その間、トランジスタＭＰ２２はオンして電流を流す。このゲート電圧ＶＧＳＭＰ２２は、電源電圧ＶＤＤ２を基準にしている。
【００５１】
トランジスタＭＰ２２がオンすると、ダイオード接続されるトランジスタＭＮ１７のゲート電圧ＶＧＳＭＮ１７は、上がる（図７（ｄ））。ゲート電圧ＶＧＳＭＮ１７が高くなるので、トランジスタＭＮ１７に電流が流れる。トランジスタＭＮ１７のゲートは、トランジスタＭＮ１６のゲートに接続され、ゲート電圧が共通となっているため、トランジスタＭＮ１６のゲート電圧ＶＧＳＭＮ１６も高くなり（図７（ｅ））、トランジスタＭＮ１６はオンして電流を流す。
【００５２】
トランジスタＭＮ１６がオンすると、トランジスタＭＰ１５のゲート電圧ＶＧＳＭＰ１５が低くなり（図７（ｆ））、トランジスタＭＰ１５はオンして電流を流す。トランジスタＭＰ１５、ＭＰ１４のゲートは接続されてゲート電圧が共通であるため、ゲート電圧ＶＧＳＭＰ１４も低くなり（図７（ｇ））、トランジスタＭＰ１４はオンして電流を流す。このゲート電圧ＶＧＳＭＰ１４は、電源電圧ＶＤＤを基準にしている。
【００５３】
すなわち、出力電圧ＶｏｕｔがＬレベルからＨレベルに遷移する期間Ｔｏｎｒでは、Ｐチャネル差動対にテール電流を供給するトランジスタＭＰ１３に並列に接続されるトランジスタＭＰ１４に電流が流れ、テール電流は増加する。トランジスタＭＰ１４に流れる電流分、入力段１１０に流れる電流が増加するため、差動増幅回路のスルーレートが向上する。
【００５４】
図示されないが、期間Ｔｏｎｒの間、トランジスタＭＮ１０のゲート電圧ＶＧＳＭＮ１０は上がるため、トランジスタＭＮ１０のゲートに接続されるトランジスタＭＮ１４のゲート電圧ＶＧＳＭＮ１４も上がり、トランジスタＭＮ１４はオンして電流を流す。トランジスタＭＮ１４は、Ｎチャネル差動対のテール電流を供給するトランジスタＭＮ１３に並列に接続されているため、Ｎチャネル差動対のテール電流も増加する。トランジスタＭＮ１４に流れる分、入力段１１０に流れる電流が増加するため、差動増幅回路のスルーレートが向上する。
【００５５】
出力電圧ＶｏｕｔがＨレベルからＬレベルに遷移する期間Ｔｏｎｆにおいても同じように、ゲート電圧ＶＧＳＭＰ１０の変化をトランジスタＭＰ２２、ＭＮ１７、ＭＮ１６、ＭＰ１５を介してトランジスタＭＰ１４に伝達し、Ｐチャネル差動対のテール電流を増加する。トランジスタＭＮ１０のゲート電圧ＶＧＳＭＮ１０の変化は、直接トランジスタＭＮ１４に伝達され、Ｎチャネル差動対のテール電流が増加する。入力段１１０に流れる電流が増加するため、差動増幅回路のスルーレートが向上する。
【００５６】
このように、トランジスタＭＰ２２は、電源電圧ＶＤＤ２を基準とするトランジスタＭＰ１０のゲート電圧ＶＧＳＭＰ１０を検知して電流に変換し、カレントミラー回路を有する変換部１４２を介して電源電圧の異なる入力段１１０に伝達する。トランジスタＭＰ１５によって電源電圧ＶＤＤを基準とするゲート電圧ＶＧＳＭＰ１４が生成される。出力電圧Ｖｏｕｔが変化するときにトランジスタＭＰ１４をオンにしてテール電流を増加し、差動増幅回路のスルーレートを向上させることができる。
【００５７】
（第３の実施の形態）
図８は、本発明の第３の実施の形態に係る差動増幅回路の構成を示す回路図である。この差動増幅回路は、第１および第２の実施の形態を組み合わせたように構成され、供給される電源電圧が第１および第２の実施の形態と異なる。
【００５８】
第３の実施の形態に係る差動増幅回路は、ＰチャネルＭＯＳトランジスタＭＰ１０〜ＭＰ２２と、ＮチャネルＭＯＳトランジスタＭＮ１０〜ＭＮ２２と、キャパシタＣ１〜Ｃ２と、定電流源ＩＳ１〜ＩＳ２とを具備する。この差動増幅器を、入力段１１０、中間段１２３、出力段１３３、変換部１４３に分けて説明する。入力段１１０および変換部１４３には、第１の電源系である電源電圧ＶＤＤとそれより低い電源電圧ＶＳＳとが供給される。中間段１２３および出力段１３３には、第２の電源系である電源電圧ＶＤＤ２と電源電圧ＶＳＳ２とが供給される。電源電圧の高低関係は、ＶＤＤ≧ＶＤＤ２＞ＶＳＳ２≧ＶＳＳとなる。このように、中間段１２３および出力段１３３に供給される電源系の電圧を小さくすることにより、消費電力を削減することができる。
【００５９】
入力段１１０は、第１の実施の形態における入力段１１０と同じであり、詳細な説明を省略する。中間段１２３は、供給される電源電圧が電源電圧ＶＤＤ２、電源電圧ＶＳＳ２に変わるだけで構成、動作は、第１の実施の形態における中間段１２１と同じであり、詳細な説明を省略する。
【００６０】
出力段１３３は、トランジスタＭＰ１０、ＭＰ２２、トランジスタＭＮ１０、ＭＮ２２を含む。トランジスタＭＰ１０と、トランジスタＭＮ１０とは、電源電圧ＶＤＤ２と電源電圧ＶＳＳ２との間に直列に接続される。トランジスタＭＰ１０、ＭＮ１０の互いに接続されるドレインから出力電圧Ｖｏｕｔが出力される。位相補償用のキャパシタＣ１、Ｃ２は、出力段１３３と中間段１２３との間に接続される。キャパシタＣ１は、トランジスタＭＰ１０のゲートと、中間段１２３のトランジスタＭＰ１９、ＭＰ２１の接続ノードとの間に接続される。キャパシタＣ２は、トランジスタＭＮ１０のゲートと、中間段１２３のトランジスタＭＮ２１、ＭＮ１９の接続ノードとの間に接続される。
【００６１】
トランジスタＭＰ１０のゲートは、中間段１２３のトランジスタＭＰ２１と定電流源ＩＳ２との接続ノードおよびトランジスタＭＰ２２のゲートに接続される。トランジスタＭＰ２２のソースは、電源電圧ＶＤＤ２に接続され、ドレインは、ダイオード接続されるトランジスタＭＮ１７のドレインおよびゲートに接続される。したがって、トランジスタＭＰ２２に電流が流れると、トランジスタＭＮ１７に電流が流れる。トランジスタＭＮ１７とトランジスタＭＮ１６とはゲート同士が接続されているため、トランジスタＭＮ１６には、トランジスタＭＰ１０のゲート電圧に応答して電流が流れる。すなわち、トランジスタＭＰ２２は、トランジスタＭＰ１０のゲート電圧ＶＧＳＭＰ１０をモニタする検出部として機能する。
【００６２】
トランジスタＭＮ１０のゲートは、中間段１２３の定電流源ＩＳ２とトランジスタＭＮ２１との接続ノードおよびトランジスタＭＮ２２のゲートに接続される。トランジスタＭＮ２２のソースは、電源電圧ＶＳＳ２に接続され、ドレインは、ダイオード接続されるトランジスタＭＰ１７のドレインおよびゲートに接続される。したがって、トランジスタＭＮ２２に電流が流れると、トランジスタＭＰ１７に電流が流れる。トランジスタＭＰ１７とトランジスタＭＰ１６とはゲート同士が接続されているため、トランジスタＭＰ１６には、トランジスタＭＮ１０のゲート電圧に応答して電流が流れる。すなわち、トランジスタＭＮ２２は、トランジスタＭＮ１０のゲート電圧ＶＧＳＭＮ１０をモニタする検出部として機能する。
【００６３】
トランジスタＭＰ１５〜ＭＰ１７、トランジスタＭＮ１５〜ＭＮ１７は、変換部１４３を形成する。ソースが電源電圧ＶＤＤに接続されるトランジスタＭＰ１６〜ＭＰ１７は、互いにゲート同士が接続され、さらにトランジスタＭＰ１７のドレイン、トランジスタＭＮ２２のドレインに接続され、カレントミラー回路を形成する。トランジスタＭＰ１６のドレインは、トランジスタＭＮ１５のドレインに接続される。ゲートとドレインとが接続されるトランジスタＭＮ１５は、ゲートがトランジスタＭＮ１４のゲートに接続され、ソースは電源電圧ＶＳＳに接続される。トランジスタＭＮ１４、ＭＮ１５は、カレントミラー回路を形成し、トランジスタＭＮ１５に流れる電流に応答してトランジスタＭＮ１４に電流が流れる。トランジスタＭＰ１６〜ＭＰ１７は、カレントミラー回路を形成しているため、トランジスタＭＮ２２に流れる電流、すなわちトランジスタＭＮ１０のゲート電圧に応答してトランジスタＭＮ１５、ＭＮ１４に電流が流れる。トランジスタＭＮ１５のゲート電圧の基準は、電源電圧ＶＳＳであり、トランジスタＭＮ１０のゲート電圧の基準である電源電圧ＶＳＳ２とは異なる。
【００６４】
ソースが電源電圧ＶＳＳに接続されるトランジスタＭＮ１６〜ＭＮ１７は、互いにゲート同士が接続され、さらにトランジスタＭＮ１７のドレイン、トランジスタＭＰ２２のドレインに接続され、カレントミラー回路を形成する。トランジスタＭＮ１６のドレインは、トランジスタＭＰ１５のドレインに接続される。ゲートとドレインとが接続されるトランジスタＭＰ１５は、ゲートがトランジスタＭＰ１４のゲートに接続され、ソースは電源電圧ＶＤＤに接続される。トランジスタＭＰ１４、ＭＰ１５は、カレントミラー回路を形成し、トランジスタＭＰ１５に流れる電流に応答してトランジスタＭＰ１４に電流が流れる。トランジスタＭＮ１６〜ＭＮ１７は、カレントミラー回路を形成しているため、トランジスタＭＰ２２に流れる電流、すなわちトランジスタＭＰ１０のゲート電圧に応答してトランジスタＭＰ１５に電流が流れる。トランジスタＭＰ１５のゲート電圧の基準は、電源電圧ＶＤＤであり、トランジスタＭＰ１０のゲート電圧の基準である電源電圧ＶＤＤ２とは異なる。
【００６５】
すなわち、トランジスタＭＮ１０のゲート電圧ＶＧＳＭＮ１０は、トランジスタＭＮ２２によって電流に変換され、トランジスタＭＰ１７、ＭＰ１６により形成されるカレントミラー回路、トランジスタＭＮ１５、ＭＮ１４により形成されるカレントミラー回路を経由し、トランジスタＭＮ１４のゲート電圧ＶＧＳＭＮ１４に反映される。トランジスタＭＰ１０のゲート電圧ＶＧＳＭＰ１０は、トランジスタＭＰ２２によって電流に変換され、トランジスタＭＮ１７、ＭＮ１６により形成されるカレントミラー回路、トランジスタＭＰ１５、ＭＰ１４により形成されるカレントミラー回路を経由し、トランジスタＭＰ１４のゲート電圧ＶＧＳＭＰ１４に反映される。
【００６６】
トランジスタＭＰ１０のゲート電圧ＶＧＳＭＰ１０の変化は、トランジスタＭＰ２２によって検出され、変換部１４３のカレントミラー回路を介して、トランジスタＭＰ１５に伝達される。トランジスタＭＰ１５は、Ｐチャネル差動対のテ−ル電流を増加させるトランジスタＭＰ１４のゲート電圧ＶＧＳＭＰ１４に変換して出力電圧Ｖｏｕｔが変化するときにテール電流を増加させる。トランジスタＭＮ１０のゲート電圧ＶＧＳＭＮ１０の変化は、トランジスタＭＮ２２によって検出され、変換部１４３のカレントミラー回路を介して、トランジスタＭＮ１５に伝達される。トランジスタＭＮ１５は、Ｎチャネル差動対のテ−ル電流を増加させるトランジスタＭＮ１４のゲート電圧ＶＧＳＭＮ１４に変換して出力電圧Ｖｏｕｔが変化するときにテール電流を増加させる。
【００６７】
このように、トランジスタＭＰ２２、ＭＮ２２は、第２の電源系の電源電圧ＶＤＤ２、ＶＳＳ２を基準とするトランジスタＭＰ１０、ＭＮ１０のゲート電圧ＶＧＳＭＰ１０、ＶＧＳＭＮ１０を検知して電流に変換し、カレントミラー回路を有する変換部１４３を介して電源電圧の異なる入力段１１０に伝達する。トランジスタＭＰ１５、ＭＮ１５によって電源電圧ＶＤＤ、ＶＳＳを基準とするゲート電圧ＶＧＳＭＰ１４、ＶＧＳＭＮ１４が生成される。出力電圧Ｖｏｕｔが変化するときにトランジスタＭＰ１４、ＭＮ１４をオンにしてテール電流を増加し、差動増幅回路のスルーレートを向上させることができる。
【００６８】
入力段および出力段の電源系が異なる差動増幅回路において、カレントミラー回路によりモニタされる信号のレベルを出力段の電源系から入力差動段の電源系にシフトさせることにより、出力電圧Ｖｏｕｔが遷移するときに差動段電流を増加させてスルーレートを向上させることができる。
【００６９】
以上、実施の形態を参照して本願発明を説明したが、上記実施の形態は、矛盾のない限り組み合わせて実施可能である。また、本願発明は上記実施の形態に限定されるものではなく、本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【００７０】
１１０  入力段
１２１、１２２、１２３  中間段
１３１、１３２、１３３  出力段
１４１、１４２、１４３  変換部
Ｃ１、Ｃ２  キャパシタ
ＩＳ１、ＩＳ２  定電流源
Ｍ１〜Ｍ１６  トランジスタ
ＭＮ１０〜ＭＮ２２  ＮチャネルＭＯＳトランジスタ
ＭＰ１０〜ＭＰ２２  ＰチャネルＭＯＳトランジスタ
Ｒ１、Ｒ２  抵抗
ＶＤＤ、ＶＤＤ２  （高位）電源電圧
ＶＳＳ、ＶＳＳ２  （低位）電源電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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