(57)【要約】【課題】スキャン・テスト回路およびスキャン・テスト回路を使用して試験を受けるさらなる回路を備える集積回路を提供すること。【解決手段】スキャン・テスト回路は、それぞれ別個のクロック領域に関連した複数のサブチェーンを有する少なくとも１つのスキャン・チェーン、および１つまたは複数のサブチェーンを選択的にバイパスするように構成されたクロック領域バイパス回路を備える。スキャン・チェーンは、スキャン・シフト・モードの動作において、サブチェーンを全部よりは少なく含む直列シフト・レジスタを形成するように構成可能であり、サブチェーンの少なくとも残りの１つが、スキャン・シフト・モードにおいて直列シフト・レジスタの部分でないように、クロック領域バイパス回路によりバイパスされる。特定のクロック領域に関連するスキャン・チェーンの部分を選択的にバイパスすることにより、クロック領域バイパス回路は、スキャン・テスト期間の試験時間と電力消費を減らす役割を果たす。【選択図】図１
2013092517.tif 000002
【特許請求の範囲】
【請求項１】
スキャン・テスト回路と、
前記スキャン・テスト回路を使用して試験を受けるさらなる回路とを備え、
前記スキャン・テスト回路が、それぞれ別個のクロック領域に関連する複数のサブチェーンを有する、少なくとも１つのスキャン・チェーンを備え、
前記スキャン・テスト回路が、前記サブチェーンのうちの１つまたは複数を選択的にバイパスするよう構成されるクロック領域バイパス回路をさらに備え、
前記スキャン・チェーンが、スキャン・シフト・モードの動作において、前記サブチェーンを全部よりは少なく含む直列シフト・レジスタを形成するように構成可能であり、前記サブチェーンのうちの少なくとも残りの１つが、前記スキャン・シフト・モードにおいて前記直列シフト・レジスタの部分でないように、前記クロック領域バイパス回路によりバイパスされる、
集積回路。
【請求項２】
前記クロック領域バイパス回路が、特定のテスト・パターンの取込み段階でアクティブでないと決定される、前記サブチェーンのうちの１つまたは複数をバイパスするよう構成される、請求項１に記載の集積回路。
【請求項３】
前記クロック領域バイパス回路が、
複数のクロック領域バイパス・マルチプレクサと、
複数のクロック領域バイパス・レジスタとを備え、
前記クロック領域バイパス・レジスタが、前記クロック領域バイパス・マルチプレクサのそれぞれの選択ラインに適用するためのそれぞれの制御値を記憶する、
請求項１に記載の集積回路。
【請求項４】
前記クロック領域バイパス・マルチプレクサのうちの所与の１つが、少なくとも、前記サブチェーンのうちの対応する１つの入力に結合される第１の入力と、前記サブチェーンのうちの前記対応する１つの出力に結合される第２の入力とを有し、前記所与のクロック領域バイパス・マルチプレクサが、その関連するクロック領域バイパス・レジスタに記憶される前記制御値に応答して、その対応するサブチェーンを選択的にバイパスするようにさらに構成される、請求項３に記載の集積回路。
【請求項５】
前記クロック領域バイパス・レジスタのうちの所与の１つが、電位に結合されるデータ入力、前記クロック領域バイパス・マルチプレクサの対応する１つの前記選択ラインに結合されるデータ出力、バイパス信号ラインに結合されるセット入力、および前記関連するクロック領域のクロック信号およびスキャン・イネーブル信号の関数として駆動されるクロック入力を有するフリップ・フロップを備える、請求項３に記載の集積回路。
【請求項６】
前記所与のクロック領域バイパス・レジスタが、前記関連するクロック領域の前記クロック信号および前記スキャン・イネーブル信号の関数として、前記フリップ・フロップの前記クロック信号入力に適用するための信号を生成するように動作する、少なくとも１つの論理ゲートをさらに備える、請求項５に記載の集積回路。
【請求項７】
前記制御値が、所与のテスト・パターンの取込み段階で、前記バイパス信号ラインのアサートに応答して、前記所与のクロック領域バイパス・レジスタ内に記憶され、さらにそのレジスタが、複数の異なるテスト・パターンのそれぞれを前記スキャン・チェーンに適用することと併せて、後でリセットされる、請求項５に記載の集積回路。
【請求項８】
前記スキャン・テスト回路が、
復元器と、
圧縮器と、
少なくとも１つのスキャン・チェーンを含む複数のスキャン・チェーンであって、前記スキャン・チェーンが前記復元器のそれぞれの出力と前記圧縮器のそれぞれの入力の間で、お互いに並列に配置される複数のスキャン・チェーンと
をさらに備え、
スキャン・テスト信号が、前記復元器のそれぞれの入力に適用され、
前記復元器からのスキャン・テスト入力データが、前記スキャン・テストで使用するために前記スキャン・チェーンにシフト入力され、
前記スキャン・テストの結果を示すスキャン・テスト出力データが、後で前記スキャン・チェーンから前記圧縮器にシフト出力される、
請求項１に記載の集積回路。
【請求項９】
それぞれ別個のクロック領域に関連する複数のサブチェーンを含む、少なくとも１つのスキャン・チェーンを構成することと、
スキャン・シフト・モードの動作において、前記サブチェーンのうちの少なくとも１つをバイパスすることとを含み、
前記スキャン・シフト・モードの動作における前記スキャン・チェーンを使用して形成される直列シフト・レジスタが、前記サブチェーンを全部よりは少なく含み、前記サブチェーンのうちの任意の残りのものが、前記直列シフト・レジスタの部分でないようにバイパスされる、
方法。
【請求項１０】
集積回路をスキャン・テストに使用するコンピュータ・プログラム・コードをその中に組み込んでいる一時的でないコンピュータ可読記憶媒体を備えるコンピュータ・プログラム製品であって、前記コンピュータ・プログラム・コードが試験システム内で実行されると、前記試験システムに請求項９に記載の前記方法の前記ステップを実施させる、コンピュータ・プログラム製品。
【発明の詳細な説明】
【技術分野】
【０００１】
スキャン、テスト回路およびスキャン・テスト回路を使用して試験を受けるさらなる回路を備える集積回路に関する。
【背景技術】
【０００２】
集積回路は、様々な内部故障状態の試験を容易にするスキャン・テスト回路を組み込むように設計されることが多い。そのようなスキャン・テスト回路は、典型的にはスキャン・チェーンを備えており、スキャン・チェーンは、入力のテスト・パターンを集積回路の組合せ論理に適用し、対応する結果を読み出すための、直列シフト・レジスタを形成するために使用されるフリップ・フロップのチェーンである。スキャン・チェーンのフリップ・フロップのうちの所与の１つを、「スキャン・セル」と本明細書でより一般的に呼ばれるものの例として見ることができる。
【０００３】
一例示的な構成において、スキャン・テスト回路を備える集積回路は、スキャン・シフト・モードの動作および機能モードの動作を持つ場合がある。フラグを使用して、集積回路がスキャン・シフト・モードであるか、それとも機能モードであるかを示すことができる。スキャン・シフト・モードでは、スキャン・チェーンのフリップ・フロップが、直列シフト・レジスタとして構成される。次いで、スキャン・チェーンのフリップ・フロップにより形成された直列シフト・レジスタの中へ、テスト・パターンがシフト入力される。一度所望のテスト・パターンがシフト入力されると、スキャン・シフト・モードがディセーブルされ、集積回路はその機能モードの状態になる。次いで、この機能モードの動作期間に生じる内部組合せ論理結果が、スキャン・フリップ・フロップのチェーンによって取り込まれる。次いで、新しいテスト・パターンがスキャン入力されるので、スキャン・フリップ・フロップにより形成された直列シフト・レジスタから取り込まれた組合せ論理結果をシフト出力することを可能にするために、集積回路はもう一度そのスキャン・シフト・モードの動作状態になる。このプロセスは、全ての所望のテスト・パターンが集積回路に適用されるまで繰り返される。
【０００４】
集積回路がますます複雑になるにつれて、所与の集積回路を試験するときに適用される必要があるテスト・パターンの数を減らし、したがって要する試験時間も減らす、スキャン圧縮技法が開発されてきた。しかし、高レベルのスキャン圧縮を使用することは、診断の分解能、すなわち、組合せ論理内で、特定の故障を正確な故障または故障の組に帰する能力に悪影響を及ぼす。結果として、スキャン圧縮を使用するときは、圧縮レベルと診断の分解能の間にトレードオフが存在する。圧縮したスキャン・テストに関するさらなる詳細は、本発明の譲受人に譲渡された、参照により本明細書に組み込まれる、「Ｔｅｓｔｉｎｇ  ａ  Ｃｉｒｃｕｉｔ  ｗｉｔｈ  Ｃｏｍｐｒｅｓｓｅｄ  Ｓｃａｎ  Ｓｕｂｓｅｔｓ」と題する、米国特許第７，８３１，８７６号に開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第７，８３１，８７６号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
それにもかかわらず、圧縮したスキャン・テストおよび圧縮しないスキャン・テストの両方で、試験時間のさらなる減少ならびにスキャン・テスト期間の集積回路の電力消費など、他のスキャン・テスト性能パラメータの改善の必要が残っている。
【課題を解決するための手段】
【０００７】
本発明の例示的な実施形態は、所与のテスト・パターンでアクティブでないクロック領域に関連するスキャン・チェーンの部分を選択的にバイパスすることにより、スキャン・テストで実質的な改善を可能にする。特定のクロック領域に関連するスキャン・チェーンの部分を選択的にバイパスすることにより、スキャン・テスト期間の試験時間と電力消費の両方を減らすことができる。
【０００８】
本発明の一実施形態において、集積回路は、スキャン・テスト回路およびスキャン・テスト回路を使用して試験を受けるさらなる回路を備える。スキャン・テスト回路は、それぞれ別個のクロック領域に関連した複数のサブチェーンを有する少なくとも１つのスキャン・チェーン、およびサブチェーンのうちの１つまたは複数を選択的にバイパスするように構成されたクロック領域バイパス回路を備える。スキャン・チェーンは、スキャン・シフト・モードの動作において、サブチェーンを全部よりは少なく含む直列シフト・レジスタを形成するように構成可能であり、サブチェーンのうちの少なくとも残りの１つが、スキャン・シフト・モードにおいて直列シフト・レジスタの部分でないように、クロック領域バイパス回路によりバイパスされる。より具体的には、クロック領域バイパス回路は、特定のテスト・パターンの取込み段階でアクティブでないと決定される１つまたは複数のサブチェーンをバイパスするように構成することができ、それによって、クロック領域バイパス回路は、異なるテスト・パターンについて異なるサブチェーンをバイパスする。
【０００９】
１つまたは複数の例示的な実施形態において、クロック領域バイパス回路は複数のクロック領域バイパス・マルチプレクサおよび複数のクロック領域バイパス・レジスタを備え、クロック領域バイパス・レジスタが、クロック領域バイパス・マルチプレクサのそれぞれの選択ラインに適用するそれぞれの制御値を記憶する。サブチェーンのそれぞれを、クロック領域バイパス・マルチプレクサのうちの１つおよびクロック領域バイパス・レジスタのうちの１つと関連付けることができる。
【００１０】
クロック領域バイパス・マルチプレクサのうちの所与の１つは、少なくとも、サブチェーンのうちの対応する１つの入力に結合される第１の入力、およびサブチェーンのうちの対応する１つの出力に結合される第２の入力を有し、所与のクロック領域バイパス・マルチプレクサが、その関連するクロック領域バイパス・レジスタ内に記憶される制御値に応答して、その対応するサブチェーンを選択的にバイパスするように構成される。
【００１１】
１つまたは複数の例示的な実施形態におけるスキャン・テスト回路は、復元器、圧縮器、および復元器のそれぞれの出力と圧縮器のそれぞれの入力との間で、互いに並列に配置された上記のスキャン・チェーンを含む複数のスキャン・チェーンをさらに備えることができる。スキャン・テスト信号が、復元器のそれぞれの入力に適用される。スキャン・テスト信号に基づく復元器からのスキャン・テスト入力データは、スキャン・テストで使用するためにスキャン・チェーンにシフト入力され、スキャン・テストの結果を示すスキャン・テスト出力データは、その後スキャン・チェーンから圧縮器にシフト出力される。
【発明の効果】
【００１２】
上に記載した種類のクロック領域バイパス回路を備えるスキャン・テスト回路は、所与のテスト・パターンについてアクティブでないそれらのサブチェーンをバイパスするように、１つまたは複数の例示的な実施形態で構成することができ、それによりデータを対応するスキャン・チェーンにシフト入力し、かつ対応するスキャン・チェーンからシフト出力するために必要なクロック・サイクルの数を減少させ、このことによってスキャン・テスト期間の試験時間ならびに電力消費が減少する結果となる。これらの改善は、集積回路の面積要件または機能タイミング要件に、なんら重要な悪影響を及ぼすことなく提供される。テスト・パターンは、これ以外は従来型であるテスト生成ツールで、クロック領域バイパス回路の動作を考慮に入れたやり方で生成し、それに応じて予期されるスキャン・テストの応答を決定することができる。
【図面の簡単な説明】
【００１３】
【図１】例示的な実施形態における、テスタおよび被試験集積回路を含む集積回路試験システムを示すブロック図である。
【図２】スキャン・テスト回路のスキャン・チェーンを図１の集積回路内の組合せ論理間に配置することができるやり方の一例を例示する図である。
【図３】図２のスキャン・テスト回路の複数クロック領域スキャン・チェーンを示しており、スキャン・テスト回路の関連するクロック領域バイパス回路は取り除かれている図である。
【図４】関連するクロック領域バイパス回路を示している、図３の複数クロック領域スキャン・チェーンを表す別の図である。
【図５】図４のクロック領域バイパス回路のクロック領域バイパス・レジスタの１つの可能な実装を示す図である。
【図６】図４および図５のクロック領域バイパス回路の動作を例示するタイミング図である。
【図７】図１の試験システムの、１つの可能な実装を示す図である。
【図８】図４および図５に例示された種類のクロック領域バイパス回路を備える集積回路設計を生成するための処理システムのブロック図である。
【発明を実施するための形態】
【００１４】
本発明の実施形態が、例示的な試験システム、およびその集積回路のさらなる回路のスキャン・テストをサポートするためのスキャン・テスト回路を備える対応する集積回路とともに、本明細書において例示される。しかし、本発明の実施形態は、スキャン・チェーンの一部を選択的にバイパスすることによって、スキャン・テスト期間の試験時間の減少および／または電力消費の低減を可能にすることが望ましい、任意の試験システムまたは関連する集積回路に、より一般的に適用可能であることが理解されよう。
【００１５】
図１は、試験システム１００がテスタ１０２および被試験集積回路１０４を含む、本発明の実施形態を示す。集積回路１０４はスキャン・テスト回路１０６を備え、スキャン・テスト回路１０６は、スキャン・テスト回路１０６を使用する試験を受ける、さらなる内部回路１０８と結合される。テスタ１０２は、集積回路のスキャン・テストに関連するスキャン・データ１１０を記憶する。そのようなスキャン・データは、テスト・パターン生成器１１２によって提供されるテスト・パターンに対応することができる。他の実施形態において、テスト・パターン生成器１１２など、テスタ１０２の少なくとも一部を、集積回路１０４の中に組み込むことができる。別法として、テスタ１０２の全体を、集積回路１０４の中に組み込むことができる。
【００１６】
図１に示される試験システム１００の具体的な構成は単なる例示であり、他の実施形態における試験システム１００は、それらの具体的に示された構成に加えて、またはそれらの具体的に示された構成の代わりに、そのようなシステムの従来の実装で通例見られる種類の１つまたは複数の要素を含む、他の要素を含むことができる。例えば、テスタ１０２の様々な要素またはシステム１００の他の部分は、限定でなく単に例として、マイクロプロセッサ、中央処理装置（ＣＰＵ）、デジタル・シグナル・プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、または他の種類のデータ処理デバイス、ならびにこれらおよび他のデバイスの部分または組合せを使用して実装することができる。
【００１７】
本発明の実施形態は、圧縮したスキャン・テストまたは圧縮しないスキャン・テストを使用するように構成することができ、本発明は、この点について制限されない。しかし、図２に示される例示的な実施形態は、主として圧縮したスキャン・テストとの関連で記載することとする。
【００１８】
ここで図２を参照すると、集積回路１０４の、１つの可能性のある構成の部分が、詳細に示される。この圧縮したスキャン・テスト構成では、スキャン・テスト回路１０６は、復元器２００、圧縮器２０２、複数のスキャン・チェーン２０４−ｋ（ただし、ｋ＝１、２、…、Ｋ）を備える。スキャン・チェーン２０４のそれぞれは、複数のスキャン・セル２０６を備え、集積回路１０４のスキャン・シフト・モードの動作では直列シフト・レジスタとして動作し、集積回路１０４の機能モードの動作では被試験回路２０７から機能データを取り込むように構成可能である。スキャン・チェーン２０４の少なくとも１つが複数クロック領域スキャン・チェーン、すなわち、それぞれ別個のクロック領域に関連するサブチェーンを備えるスキャン・チェーンであることが仮定される。
【００１９】
スキャン・チェーン２０４は、全体として、復元器２００のそれぞれの出力と圧縮機２０２のそれぞれの入力の間で、互いに並列に配置され、それによって、スキャン・シフト・モードの動作では、復元器２００からのスキャン・テスト入力データがスキャン・チェーン２０４にシフト入力され、スキャン・テスト出力データがスキャン・チェーン２０４から圧縮器２０２にシフト出力される。
【００２０】
第１のスキャン・チェーン２０４−１は、長さｎ１であり、したがって、２０６−１から２０６−ｎ１と示されるｎ１個のスキャン・セルを備える。より一般的には、スキャン・チェーン２０４−ｋは長さがｎｋであり、したがって、全部でｎｋ個のスキャン・セルを備える。
【００２１】
本発明の実施形態において、スキャン・チェーン２０４の長さは、スキャン・テスト・パターンの所望の組を全てのスキャン・チェーンの中にシフト入力するために、同じ長さの時間が必要であるように、バランスをとる。したがって、限定ではないが、スキャン・チェーン２０４の全ては、ｎ１＝ｎ２＝…＝ｎｋ＝ｎであるような長さｎであると仮定することができる。
【００２２】
本実施形態の被試験回路２０７は、複数の組合せ論理ブロックを備え、その例示的なブロック２０８、２１０および２１２が示される。組合せ論理ブロックは、１次入力２１４と１次出力２１６の間に例示的に配置され、スキャン・チェーン２０４によってお互いから分離される。
【００２３】
２０８、２１０および２１２などの組合せ論理ブロックは、本発明の実施形態でスキャン・テスト回路を使用して試験を受ける「さらなる回路」として本明細書でより一般的に呼ばれるものの例として見ることができる。例として、集積回路１０４のそのような内部回路ブロックは、ハード・ディスク・ドライブ（ＨＤＤ）の１つまたは複数の磁気記憶ディスクからデータを読み出しかつ書き込むために設計される、ハード・ディスク・ドライブ（ＨＤＤ）コントローラ用途で、システム−オン−チップ（ＳＯＣ）集積回路のそれぞれの読出しチャネルおよびさらなるコアなど、様々な集積回路コアの部分を代表することができる。他の実施形態において、スキャン・チェーンによる試験を受ける回路ブロックは、任意の組合せで、他の種類の機能論理回路を備えることができ、用語「さらなる回路」は、論理回路の任意のそのような構成を対象とするように、広く解釈されることを意図している。
【００２４】
スキャン・テスト回路１０６の復元器２００は、テスタ１０２から圧縮したスキャン・データを受信し、そのスキャン・データを復元して、スキャン・シフト・モードの動作でそのようなチェーンがそれぞれ直列シフト・レジスタとして構成されるとき、スキャン・チェーン２０４にシフト入力されるスキャン・テスト入力データを生成する。スキャン・テスト回路１０６の圧縮器２０２は、やはりそのようなチェーンがスキャン・シフト・モードの動作でそれぞれ直列シフト・レジスタとして構成されるとき、スキャン・チェーン２０４からシフト出力されたスキャン・テスト出力データを受信し、そのスキャン・テスト出力データを、テスタ１０２に送り戻すために圧縮する。
【００２５】
圧縮したスキャン入力データは、テスタ１０２によって復元器２００のＮ個のスキャン・入力に適用され、圧縮したスキャン出力データは、圧縮器２０２からＮ個のスキャン出力を介してテスタ１０２に戻して提供される。前に言及した通り、Ｋ個のスキャン・チェーン２０４は、示したように、復元器２００のそれぞれの出力と圧縮機２０２のそれぞれの入力の間に並列に配置される。個別のスキャン・チェーン２０４のそれぞれは、集積回路１０４のスキャン・シフト・モードの動作で、直列シフト・レジスタとして動作し、さらに集積回路１０４の機能モードの動作で、組合せ論理要素から機能データを取り込むようにも構成可能である。
【００２６】
スキャン・チェーン２０４の数Ｋは、一般に、圧縮機２０２のスキャン・テスト出力の数Ｎよりもはるかに大きい。ＫとＮの比は、スキャン・テスト回路１０６で提供される、スキャン・テスト・パターン圧縮の程度の尺度を与える。しかし、圧縮機出力の数が、復元器入力の数と同じである必要はないことに留意されたい。例えば、Ｎ個の復元器入力およびＬ個の圧縮器出力があり、Ｎ≠ＬであるがＮとＬの両方がＫよりもはるかに小さい場合がある。
【００２７】
復元器２００のスキャン入力は、本明細書においてより一般的に集積回路１０４の「スキャン・チャネル」と呼ばれるものの、それぞれ１つに対応すると見られて良い。
【００２８】
復元器２００および圧縮機２０２などスキャン圧縮要素の動作に関するさらなる詳細は、上で引用した米国特許第７，８３１，８７６号において見ることができる。さらに、復元器２００および圧縮機２０２などスキャン圧縮要素が、本発明の他の実施形態では存在しない場合がある。復元器２００および圧縮機２０２が省かれた、スキャン圧縮なしの本発明の実施形態において、スキャン・チャネルは、単純に、スキャン・チェーン２０４のそれぞれの１つに対応して良い。
【００２９】
本実施形態でスキャン・チェーン２０４に適用される所与のテスト・パターンは、スキャン・ベクトルとして見ることができ、スキャン・ベクトルは、スキャン・テスト入力データがスキャン・チェーン２０４の全てにシフト入力されるシフトイン（ｓｈｉｆｔ−ｉｎ）段階、その後の機能データが取り込まれる取込み段階、その後のスキャン・テスト出力データがスキャン・チェーン２０４の全てからシフト出力されるシフトアウト（ｓｈｉｆｔ−ｏｕｔ）段階を含む。異なるテスト・パターンのためにスキャン・ベクトルは、互いに重なり合って良く、その場合、入力データが所与のテスト・パターンのためにシフト入力されるとき、前のパターンのために取り込まれたデータがシフト出力されて良い。シフトイン段階およびシフトアウト段階は、本明細書において、個別にまたは総称して、スキャン・ベクトルまたは関連するテスト・パターンの、１つまたは複数のスキャン・シフト段階と呼ばれる場合がある。
【００３０】
前に示したように、集積回路スキャン・テストにおいて重要な問題には、試験時間および電力消費が挙げられる。本実施形態のスキャン・テスト回路１０６は、１つまたは複数のスキャン・チェーン２０４の特定のサブチェーンを動的にバイパスすることにより、これらの問題に対処する。この機能性は、以下で、図３、図４および図５と併せてより詳細に記載されるような、スキャン・テスト回路内に組み込まれるクロック領域バイパス回路によって実装される。
【００３１】
図３は、スキャン・テスト回路１０６の特定のスキャン・チェーン２０４−ｋをより詳細に示す。示されるスキャン・チェーンは、本明細書においてさらに一般的に、複数クロック領域スキャン・チェーンと呼ばれるもの、すなわち、集積回路１０４のそれぞれの個別のクロック領域に関連する複数のサブチェーンを含むスキャン・チェーンの例である。このスキャン・チェーン２０４−ｋは、それに関連するクロック領域バイパス回路を有するが、その回路はこの特定の図には示されていないと仮定される。
【００３２】
本発明のこの実施形態におけるサブチェーン３００のそれぞれは、２つ以上のスキャン・セル２０６を含む。より具体的には、スキャン・チェーン２０４−ｋは、それぞれクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３およびＣＬＫ４に関連する４つのサブチェーン３００−１、３００−２、３００−３および３００−４にグループ分けされる、スキャン・セル２０６−１から２０６−ｎｋを備える。この実施形態において、クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３およびＣＬＫ４のそれぞれは、集積回路１０４の異なるクロック領域に関連すると仮定される。しかし、本明細書で使用される用語「クロック領域」は、広く解釈されることを意図しており、したがってクロック信号の中でいずれかの特定の関係を必要とするものであるとか、いずれかの特定の関係を排除するものであるとかと見られるべきでないことを理解されたい。
【００３３】
本実施形態におけるスキャン・セル２０６のそれぞれは、データ入力（Ｄ）、データ出力（Ｑ）、スキャン入力（ＳＩ）、スキャン出力（ＳＯ）およびクロック入力（ＣＬＫ）を有し、明示的には示されない追加のまたは代替の入力および出力を含むことができる。サブチェーン３００のそれぞれの２つ以上のスキャン・セル２０６は、そのサブチェーンに関連する、対応するクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３またはＣＬＫ４によってクロック制御される。
【００３４】
サブチェーン３００−１は、より具体的にはＦＦ１−Ｃ１からＦＦａ−Ｃ１として示されるスキャン・セル２０６を含み、ここで、ａはそのサブチェーン内のスキャン・セルの総数を指定する変数である。同様に、サブチェーン３００−２は、より具体的にはＦＦ１−Ｃ２からＦＦｂ−Ｃ２として示されるスキャン・セル２０６を含み、サブチェーン３００−３は、より具体的にはＦＦ１−Ｃ３からＦＦｃ−Ｃ３として示されるスキャン・セル２０６を含み、サブチェーン３００−４は、より具体的にはＦＦ１−Ｃ４からＦＦｄ−Ｃ４として示されるスキャン・セル２０６を含み、ここで、ｂ、ｃおよびｄはそれぞれのサブチェーン内のスキャン・セルの総数を指定する変数である。本実施形態において、ａ、ｂ、ｃおよびｄのそれぞれは、２以上であると仮定される。サブチェーン３００は、それぞれが異なる数のスキャン・セル２０６を有して良く、または２つ以上のサブチェーンが同じ数のスキャン・セルを有して良い。
【００３５】
本実施形態におけるサブチェーン３００−１、３００−２、３００−３および３００−４は、それぞれのロックアップ・ラッチ３０２−１、３０２−２、３０２−３および３０２−４によってお互いから分離される。これらのロックアップ・ラッチのそれぞれは、対応するクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３またはＣＬＫ４によってクロック制御される、イネーブル入力（ＥＮ）を有するＤ型フリップ・フロップとして実装される。サブチェーン３００−１、３００−２、３００−３および３００−４と関連するロックアップ・ラッチは、より具体的には、それぞれ、ＬＬ−Ｃ１、ＬＬ−Ｃ２、ＬＬ−Ｃ３およびＬＬ−Ｃ４として示される。
【００３６】
スキャン・シフト・モードの動作において、スキャン・チェーン２０４−ｋは、全部よりは少ないサブチェーン３００を含む直列シフト・レジスタを形成するよう構成可能である。したがって、１つまたは複数のサブチェーン３００は、スキャン・シフト・モードでスキャン・チェーン２０４−ｋにより形成される直列シフト・レジスタの部分でないように、上記のクロック領域バイパス回路によって選択的にバイパスされ得る。より具体的には、クロック領域バイパス回路は、特定のテスト・パターンについてアクティブでないと決定された１つまたは複数のサブチェーン３００をバイパスするように構成され、それによって、クロック領域バイパス回路は、異なるテスト・パターンについて、サブチェーン３００のうちの異なるものをバイパスすることができる。
【００３７】
本実施形態のクロック領域バイパス機能性は、少なくとも部分的には、クロック領域の全てが、適用されるあらゆるテスト・パターンで使用されるわけではないという、認識に基づいている。例えば、図３の構成で、サブチェーンのそれぞれがたった２つのスキャン・セルを含み、それによりスキャン・チェーン全体が多くとも８つのスキャン・セルを含むと仮定する。したがって、スキャン・チェーン全体の内容をシフト入力または出力するためには、８クロック・サイクルを必要とする。１つの特定のクロック領域が、所与のテスト・パターンの関連する機能データ取込み段階で使用されない場合、そのアクティブでないクロック領域を、スキャン・データが対応するサブチェーンを通ってシフトされないようなやり方でバイパスすれば、２クロック・サイクルだけスキャン・シフト時間を減少することができ、その結果、所与のテスト・パターンについて２５％のスキャン・シフト時間の節約になる。
【００３８】
したがって、適用される各テスト・パターンについてアイドル状態すなわちアクティブでないクロック領域を識別し、対応するテスト・パターンが適用されるとき、それらのアクティブでないクロック領域をバイパスすることによって、スキャン・テスト時間を著しく減少することが達成可能である。バイパスされるサブチェーンのクロック領域がアクティブでないため、それらのスキャン・セルにより故障が検出されないので、それらのサブチェーン内のスキャン・セルの内容をシフト出力する必要はない。換言すれば、所与のテスト・パターンの取込み段階でパルスを受けない任意のクロック領域について、それらのスキャン・セルには故障が伝播されないので、対応するスキャン・セルから内容をシフト出力する必要がない。したがって、本実施形態において、所与のテスト・パターンについて、そのテスト・パターンの取込み段階で、対応するクロック領域がアクティブな特定のサブチェーンのみ、シフト出力する。
【００３９】
図４は、図３のスキャン・チェーン２０４−ｋならびにその関連するクロック領域バイパス回路４００を示す。クロック領域バイパス回路４００は、上記のように、１つまたは複数のサブチェーン３００を選択的にバイパスするように構成され、それによってスキャン・シフト・モードの動作でスキャン・チェーン２０４−ｋが、全部よりは少ないサブチェーン３００を含む直列シフト・レジスタを形成する。本実施形態におけるクロック領域バイパス回路４００は、複数のクロック領域バイパス・マルチプレクサ４０２および複数のクロック領域バイパス・レジスタ４０４を備える。
【００４０】
本実施形態におけるクロック領域バイパス・マルチプレクサ４０２は、より具体的には、サブチェーン３００−１、３００−２、３００−３および３００−４のうちのそれぞれ１つと関連する、２対１マルチプレクサ４０５−１、４０５−２、４０５−３および４０５−４を備える。マルチプレクサ４０５は、図に示すように、ＣＬＫ１、ＣＬＫ２、ＣＬＫ３およびＣＬＫ４クロック領域間の、スキャン・パス・スキャン・チェーン２０４−ｋの中に配置され、そのような各マルチプレクサ４０５は、対応するクロック領域のロックアップ・ラッチ３０２に直接続いている。
【００４１】
本実施形態におけるクロック領域バイパス・レジスタ４０４は、より具体的には、サブチェーン３００−１、３００−２、３００−３および３００−４のうちのそれぞれ１つと関連する、シフトアウト・バイパス・レジスタ４１０−１、４１０−２、４１０−３および４１０−４を備える。クロック領域バイパス・レジスタ４０４は、クロック領域バイパス・マルチプレクサ４０２のそれぞれの選択ラインに適用するそれぞれの制御値を記憶し、これらの記憶した値が、対応するクロック領域ＣＬＫ１、ＣＬＫ２、ＣＬＫ３およびＣＬＫ４が所与のテスト・パターンについてバイパスされるのか、それともバイパスされないのかを制御する。
【００４２】
クロック領域バイパス・マルチプレクサ４０５のうちの所与の１つは、対応する１つのサブチェーン３００の入力に結合される第１の入力、および対応する１つのサブチェーン３００の出力に結合される第２の入力を有する。所与のクロック領域バイパス・マルチプレクサは、その関連するクロック領域バイパス・レジスタ４１０内に記憶される制御値に応答して、その関連するサブチェーン３００を選択的にバイパスするように構成される。本実施形態において、レジスタ４１０に記憶される論理「１」値は、スキャン・シフト・モードにおいて対応するサブチェーンがバイパスされることを示し、レジスタ４１０に記憶される論理「０」値は、スキャン・シフト・モードにおいて対応するサブチェーンがバイパスされないことを示す。したがって、例えば、レジスタ４１０−２が論理「１」値を記憶し、他のレジスタが論理「０」値を記憶する場合、サブチェーン３００−２がバイパスされ、スキャン・チェーン２０４−ｋにより形成される直列シフト・レジスタはサブチェーン３００−１、３００−３および３００−４を含むことになる。
【００４３】
図５に示されるように、クロック領域バイパス・レジスタ４１０−ｊのうちの所与の１つは、本実施形態ではｊ＝１、２、３または４であるが、セット可能なＤ型フリップ・フロップ５００およびロジック・ゲート５０２を備える。フリップ・フロップ５００は、Ｄと示され、例示的にＶＳＳまたはグランドの電位に結合されるデータ入力、Ｑと示され、クロック領域バイパス・マルチプレクサ４０５のうちの対応する１つの選択ラインに結合されるデータ出力、バイパス信号ラインに結合されるセット入力、およびＣＬＫと示され、関連するクロック領域のクロック信号ＣＬＫＸおよびスキャン・イネーブル（ＳＥ）信号の関数として駆動されるクロック入力を有する。
【００４４】
ＳＥ信号は、本発明のこの実施形態における例示で、論理「１」レベルであると仮定される第１の論理レベルに駆動され、集積回路１０４をスキャン・シフト・モードの動作状態にし、本発明のこの実施形態における例示で、論理「０」レベルであると仮定される第２の論理レベルに駆動され、集積回路１０４を機能モードの動作状態にするが、本発明の他の実施形態では、他の種類および組合せの動作モードおよびスキャン・イネーブル信号伝達が使用されて良い。例えば、集積回路１０４の異なる部分およびその関連するスキャン・テスト回路１０６は、別個のスキャン・イネーブル信号を使用して制御されて良い。
【００４５】
論理ゲート５０２は、フリップ・フロップ５００のクロック信号入力に、関連するクロック領域およびＳＥ信号のクロック信号ＣＬＫＸの関数として適用するための信号を生成するよう、動作する。本実施形態における論理ゲートは、より具体的には、関連するクロック領域のクロック信号ＣＬＫＸを受信するよう適合された非反転入力、およびＳＥ信号を受信するように適合された反転入力を有するＡＮＤゲートを備え、それにより、フリップ・フロップ５００のクロック入力に適用されるＡＮＤゲート５０２により生成される信号は、ＳＥ信号を反転したものによりゲートされた関連するクロック領域のクロック信号ＣＬＫＸに対応する。
【００４６】
したがって、ＳＥ信号が、スキャン・シフト・モードの動作に対応する、論理「１」レベルであるとき、ＳＥ信号を反転したものは、論理「０」であり、したがって、ＣＬＫＸがフリップ・フロップ５００のクロック入力に適用されることを、ＡＮＤゲート５０２が阻止する。したがって、スキャン・イネーブル信号が、テスト・パターンの取込み段階で生じる、論理「０」レベルであるとき、フリップ・フロップ５００は、図５の実施形態で、そのＤ入力に常に存在する論理「０」値を記憶するように、単にリセットされ得る。
【００４７】
したがって、この構成によって、ＳＥ信号が論理「１」レベルであるとき、フリップ・フロップ５００に適用されるクロック信号をオフにする。バイパス信号ライン上の下向きの遷移によって、フリップ・フロップに記憶された値を論理「１」値に戻す設定をする。したがって、バイパス信号が、論理「１」レベルから論理「０」レベルに遷移するとき、フリップ・フロップのＱ出力は、論理「０」レベルから論理「１」レベルに遷移する。
【００４８】
スキャン・シフト段階が完了した直後、そしてそれは関連する取込み段階の開始時点であって良いが、バイパス信号は論理「１」レベルから論理「０」レベルに遷移し、次いで残りの取込み段階のために論理「１」レベルに戻る。取込み段階の期間、ＳＥ信号は論理「０」レベルであり、したがってＣＬＫＸ信号の取込みの期間に遷移が生じる場合、その遷移はゲート５０２を介してフリップ・フロップ５００のＣＬＫ入力に伝播し、Ｑ出力を論理「１」レベルから論理「０」レベルに遷移させる。
【００４９】
図６は、図４および図５のクロック領域バイパス回路の動作を例示する。このタイミング図は、２つのテスト・パターンにわたる、バイパス信号、ＳＥ信号およびクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３およびＣＬＫ４の波形の例を示す。前に言及した通り、テスト・パターン１と示される第１のテスト・パターンのシフトアウト段階は、テスト・パターン２と示される第２のテスト・パターンのシフトイン段階と重なり合う。これらの段階は、図６のタイミング図の内容において、より一般的に、シフト段階と呼ばれる。
【００５０】
第１のテスト・パターンが適用される前に、バイパス信号が論理「１」レベルに設定され、ＳＥ信号が論理「０」レベルに設定され、バイパス・シフト・レジスタ・フリップ・フロップ５００のＱ出力を論理「０」レベルに設定するために、ＣＬＫＸ信号がそれぞれ１回パルスを受ける。試験がシフト段階に入ると、ＡＮＤゲート５０２を介してクロック信号を遮断するように、ＳＥ信号が論理「１」レベルに設定され、それによってフリップ・フロップ５００Ｑの出力が論理「０」レベルのままになる。シフト段階が完了すると、取込み段階が始まる。
【００５１】
バイパス信号は、取込み段階の開始時点で論理「０」レベルへと１回パルスを受け、このことで、フリップ・フロップ５００のＱ出力が論理「１」レベルへと動くことになる。ＣＬＫＸが、その後、取込み段階の期間に、少なくとも１回の遷移をする場合、対応するフリップ・フロップ５００のＱ出力が論理「０」レベルに戻り、このことは、対応するクロック領域がバイパスされるべきでないことを意味する。取込み段階の期間に対応するクロック信号に遷移がない、アクティブでないクロック領域では、関連するバイパス・レジスタ内のフリップ・フロップ５００のＱ出力は、論理「１」レベルのままとなる。図６の例において、取込み段階の期間にＣＬＫ１クロック信号およびＣＬＫ４クロック信号にクロック・パルスがあり、このことは、ＣＬＫ１クロック領域およびＣＬＫ４クロック領域がこの取込み段階でアクティブであり、一方ＣＬＫ２クロック領域およびＣＬＫ３クロック領域はこの取込み段階でアクティブでないことを意味する。アクティブな特定のクロック領域は、一般に、対応する、適用されるテスト・パターンによって、取込み段階から取込み段階へと変化する。
【００５２】
テスト・パターン１の取込み段階が完了した後、このプロセスは、テスト・パターン２から始まる、それぞれのさらなるテスト・パターンを繰り返す。
【００５３】
したがって、サブチェーン３００−ｊのうちの１つのバイパスを指定する論理「１」値は、それぞれの適用されるテスト・パターンの取込み段階の期間に１回生じる、バイパス信号ラインのアサートに応答して、対応するクロック領域バイパス・レジスタ４１０−ｊに記憶される。これは、フリップ・フロップ５００の設定とも呼ばれ、バイパス信号は、本実施形態ではアクティブ・ローである。さらに、レジスタ４１０−ｊは、複数の異なるテスト・パターンのそれぞれが、スキャン・チェーンに適用されるとともにリセットされる。これは、前に示したように、ＳＥ信号が論理「０」レベルであり、したがってスキャン・シフト・モード以外であるときに生じる。より具体的には、クロック領域バイパス・レジスタ４１０のそれぞれは、各テスト・パターンのスキャン・シフト段階の終了に続いてリセットされる。
【００５４】
図４に例示されるように、クロック領域バイパス回路４００は、サブチェーン３００の１つまたは複数の全体をバイパスし、これにより、バイパスされるサブチェーンのスキャン・セルの全長により与えられるクロック・サイクルの数だけ、必要なスキャン・シフト時間を減少することができる。特定のクロック領域がバイパスされるとき、その領域内のスキャン・セルの内容は保持され、次のテスト・パターンで使用できることに留意されたい。したがって、特定のクロック領域が所与のテスト・パターンの取込み段階でアクティブでない場合、この特定のクロック領域のクロック信号は次のテスト・パターンのスキャン・シフト段階のためにオフにされるべきであり、その結果、スキャン・セルはその内容を保持する。
【００５５】
上記のように、クロック領域バイパス・レジスタ４１０は、すべてのテスト・パターンのスキャン・シフト段階の完了後、論理「１」値に設定される、クロック領域バイパス・レジスタ４１０個々の記憶された値を有する。次のテスト・パターンのためにどのクロック領域がシフト出力されるべきでないのかを決定することが容易になるように、所与のテスト・パターンの実際のスキャン・シフト段階の終了後、１つまたは複数の追加のクロック・サイクルが加えられる場合があることに留意されたい。例えば、１つまたは複数の追加のサイクルが、スキャン・シフト段階の終了と取込み段階の開始の間に導入されて良く、スキャン・シフト・クロックがオフにされるとともに、レジスタ４１０の全ての中に「１」値を記憶するように、そのようなサイクルを使用して、それぞれのバイパス・レジスタ４１０内のフリップ・フロップ５００のセット入力をアサートすることができる。次いで、取込み段階の期間に、アクティブなクロック領域に関連するバイパス・レジスタのうちの選択されたものを論理「０」値にリセットすることができ、それによって、残りのバイパス・レジスタは「１」値を記憶し続け、それに応じて残りのバイパス・レジスタのアクティブでないクロック領域が、次のスキャン・シフト段階でバイパスされることになる。
【００５６】
この種類の構成において、バイパス・レジスタの全ては、第１のテスト・パターンの開始前、最初に論理「０」値を記憶するようにリセットされ、次いで、バイパス・レジスタの全ては、取込み段階の開始時点または開始近くで、バイパス信号の単一のアサートにより、論理「１」値を記憶するように設定され、最後にアクティブなクロック領域に対応するバイパス・レジスタのうちの選択されたものが、取込み段階の期間の関連するクロック信号内の少なくとも１回の遷移の発生に応答して、再び論理「０」値にリセットされる。このプロセスを、各テスト・パターンで繰り返す。上に示したように、次のテスト・パターンのスキャン・シフト段階の期間、前のテスト・パターンのアクティブでないクロック領域内のスキャン・セルは、その内容を保持することになる。多数の代替の信号伝達構成を使用して、所望の、アクティブでないクロック領域をバイパスすることが可能となるように、バイパス・レジスタ内に制御値を記憶することができる。
【００５７】
スキャン・チェーンが等しい長さｎである実施形態における各テスト・パターンについて、そのテスト・パターンの試験時間を減らすために、各スキャン・チェーン内に少なくとも１つの未使用のクロック領域があるべきである。未使用のクロック領域がない場合、そのテスト・パターンは、変更なしにそのまま適用されて良い。
【００５８】
図４および図５に示される特定の回路は、単に例示的な例として提示され、多数のクロック領域バイパス回路の代替構成を使用して、本明細書に開示するような試験時間および電力消費の減少を可能にすることができると理解されたい。集積回路の面積要件または機能タイミング要件に、なんら重要な悪影響を及ぼすことなく、これらの減少を達成することができる。
【００５９】
図１の試験システム１００内のテスタ１０２は、特定の形態をとる必要がなく、様々な従来型の試験システム構成を直接的に変更して、本明細書に開示する遷移制御機能性をサポートすることができる。図７に１つの可能な例が示されており、ここではテスタ７０２は、載置板７０４を備え、本明細書に開示の技法を使用してスキャン・テストを受けるべき集積回路７０５が載置板７０４の中央部７０６に実装される。テスタ７０２は、記憶されたコンピュータ・コードを実行するために、プロセッサ７０７およびメモリ要素７０８も備える。本実施形態において、プロセッサ７０７は、テスト・パターン発生器７１２を実装するものとして示される。関連するスキャン・データ７１０は、メモリ７０８に記憶される。多くの代替テスタを使用して、本明細書に開示するように集積回路のスキャン・テストを実施することができる。また、前に示したように代替実施形態において、組込み自己診断（ＢＩＳＴ）構成のように、テスタの部分は、それ自体を集積回路内に組み込むことができる。
【００６０】
集積回路設計のスキャン・チェーン、遷移コントローラおよび他のスキャン・テスト回路を形成するためのスキャン・セルの挿入は、図８に示される種類の処理システム８００で実施することができる。本実施形態のそのような処理システムは、より具体的には、クロック領域バイパス回路４００を有するスキャン・テスト回路１０６を含む集積回路１０４などの集積回路の設計に使用するために構成された設計システムを備える。
【００６１】
システム８００は、メモリ８０４に結合されるプロセッサ８０２を備える。プロセッサ８０２は、処理システムが１つまたは複数のネットワークを介して他のシステムおよびデバイスと通信することを可能とするためのネットワーク・インターフェイス８０６と、さらに結合される。したがって、ネットワーク・インターフェイス８０６は、１つまたは複数の送受信器を備える。プロセッサ８０２は、集積回路設計ソフトウェア８１６の使用と併せて、コア設計８１２およびスキャン・セル８１４ならびに本明細書に開示するやり方で関連するクロック領域バイパス回路を補足するための、スキャン・モジュール８１０を実装する。
【００６２】
例として、スキャン・チェーン２０４および関連するクロック領域バイパス回路４００を備えるスキャン・チェーン回路１０６は、ＲＴＬ記述を使用してシステム８００内で生成され、次いで指定の技術ライブラリを使用してゲート・レベルに合成することができる。次いで、テスト生成ツールを使用してテスト・パターンを生成するために、テスト生成モデルを作成することができる。制御ファイルを使用して、テスト生成ツールに、クロック領域がバイパスされるやり方などの情報を提供することができる。一度対応するルールが整ったら、ルール・チェッカを実行することができ、したがってテスト生成ツールは、クロック領域バイパス回路の動作を考慮に入れたスキャン・チェーンの可視性を有することになる。次いで、テスト・パターンを、従来のやり方で生成することができる。
【００６３】
テスト・パターン生成の期間、テスト生成ツールは、クロック領域バイパス回路の機能性に関する情報を有し、そのような機能性を考慮に入れた、各スキャン・チャネルに対して期待される応答を生成する。したがって、テスト生成ツールにより提供される、期待される応答は、所与のテスト・パターンの取込み段階でそれらのクロック領域がアクティブであるかアクティブでないかに基づいて、所与のテスト・パターンについて１つまたは複数のクロック領域をバイパスすることを反映することになる。
【００６４】
８１０、８１２、８１４および８１６などの要素は、少なくとも部分的に、メモリ８０４内に記憶されるソフトウェアの形態で実装され、プロセッサ８０２により処理される。例えば、メモリ８０４は、プロセッサ８０２により実行されるプログラム・コードを記憶し、集積回路設計プロセス全体の中で、モジュール８１０の特定のスキャン・チェーンおよび遷移制御回路挿入機能性を実装することができる。メモリ８０４は、本明細書でより一般的にコンピュータ可読媒体と呼ばれるもの、またはその中に組み込まれたコンピュータ・プログラム・コードを有する他の種類のコンピュータ・プログラム製品の例であり、例えば、任意の組合せの、ＲＡＭもしくはＲＯＭ、磁気メモリ、光学メモリ、または他の種類の記憶デバイスなどの電子メモリを含んで良い。プロセッサ８０２は、マイクロプロセッサ、ＣＰＵ、ＡＳＩＣ、ＦＰＧＡまたは他の種類の処理デバイスならびにそのようなデバイスの部分または組合せを含んで良い。
【００６５】
上に示したように、本発明の実施形態は、集積回路の形態で実装されて良い。そのような所与の集積回路の実装では、典型的には、半導体ウェハの表面に、同一のダイが繰り返しパターンで形成される。各ダイは、本明細書に記載のスキャン・テスト回路を含み、他の構造または回路を含むことができる。個別のダイは、ウェハから切断され、またはさいころ状に切られ、次いで集積回路としてパッケージされる。当業者なら、ウェハをさいころ状に切り、ダイをパッケージして集積回路を製造する方法を知っているであろう。そのように製造された集積回路は、本発明の一部であると考えられる。
【００６６】
また、本明細書に記載の本発明の実施形態は、単に例示を意図していることが強調されるべきである。例えば、本発明の他の実施形態は、本明細書に記載された実施形態に含まれるものとは異なる種類および構成のクロック領域バイパス回路、論理ゲートおよび他の回路要素ならびに本明細書に記載された実施形態に含まれるものとは異なる種類および構成のバイパス信号およびテスト・パターン段階を備える、種々多様な他の種類のスキャン・テスト回路を使用して実装することができる。以下の特許請求の範囲内の、これらおよび多くの他の変更実施形態が、当業者には容易に明らかとなるであろう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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