(57)【要約】【課題】ターンオフ時のスイッチング速度を速くする。【解決手段】トレンチ内に、ゲート電極７を、トレンチ５の開口部側に位置する第１ゲート電極７ａと、トレンチ５の底部側に位置する第２ゲート電極７ｂとに分割する分離絶縁膜８を配置し、第１、第２ゲート電極７ａ、７ｂを互いに独立した制御が可能となるようにする。そして、導通している際には、第１ゲート電極７ａにベース層４のうち第１ゲート電極７ａ下のゲート絶縁膜６と接する部分に反転層１４が形成される電圧が印加されると共に、第２ゲート電極７ｂにドリフト層３のうち第２ゲート電極７ｂ下のゲート絶縁膜６と接する部分に蓄積層１５が形成される電圧が印加されるようにする。ターンオフされる際には、第２ゲート電極７ｂに蓄積層１５が消滅する電圧が印加された後、所定期間経過後に第１ゲート電極７ａに反転層１４が消滅する電圧が印加されるようにする。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型のドリフト層（３）と、
前記ドリフト層の表層部に形成された第２導電型のベース層（４）と、
前記ドリフト層のうち前記ベース層と離間した位置に形成された第２導電型のコレクタ層（１）と、
前記ベース層を貫通して前記ドリフト層に達し、所定方向に延設された複数のトレンチ（５）と、
前記トレンチの壁面にそれぞれ形成されたゲート絶縁膜（６）と、
前記ゲート絶縁膜上にそれぞれ形成されたゲート電極（７）と、
前記ベース層の表層部であって、前記トレンチの側部に形成された第１導電型のエミッタ層（９）と、
前記エミッタ層と電気的に接続されるエミッタ電極（１２）と、
前記コレクタ層と電気的に接続されるコレクタ電極（１３）と、を備え、
前記トレンチ内には、前記ゲート電極を、前記トレンチの開口部側に位置する第１ゲート電極（７ａ）と、前記トレンチの底部側に位置する第２ゲート電極（７ｂ）とに前記トレンチの深さ方向に分割する分離絶縁膜（８）が配置され、前記第１、第２ゲート電極が互いに独立した制御が可能とされており、
導通している際には、前記第１ゲート電極に前記ベース層のうち前記第１ゲート電極下のゲート絶縁膜と接する部分に反転層（１４）が形成される電圧が印加されると共に、前記第２ゲート電極に前記ドリフト層のうち前記第２ゲート電極下のゲート絶縁膜と接する部分に蓄積層（１５）が形成される電圧が印加され、
ターンオフされる際には、前記第２ゲート電極に前記蓄積層が消滅する電圧が印加された後、所定期間経過後に前記第１ゲート電極に前記反転層が消滅する電圧が印加されることを特徴とする半導体装置。
【請求項２】
前記複数のトレンチに配置されたそれぞれの前記分離絶縁膜の少なくとも一部は、前記ベース層と前記ドリフト層との境界よりも前記ドリフト層側に位置していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数のトレンチに配置されたそれぞれの前記分離絶縁膜の残部は、前記ベース層と前記ドリフト層との境界よりも前記ベース層側であって、かつ前記ベース層の不純物濃度が最大となる部分よりも前記ドリフト層側に位置していることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記複数のトレンチに配置されたそれぞれの前記分離絶縁膜の少なくとも一部は、前記ベース層と前記ドリフト層との境界よりも前記ベース層側であって、かつ前記ベース層の不純物濃度が最大となる部分よりも前記ドリフト層側に位置していることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第２ゲート電極に前記蓄積層が消滅する電圧が印加される際には、前記ドリフト層のうち前記第２ゲート電極下のゲート絶縁膜と接する部分に反転層（１６）が形成される電圧が印加されることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
【請求項６】
前記コレクタ層に隣接する第１導電型のカソード層（１７）を備えていることを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート型の絶縁ゲート型バイポーラトランジスタ（以下、単にＩＧＢＴという）が形成された半導体装置に関するものである。
【背景技術】
【０００２】
従来より、電力変換用半導体装置の１つとして、産業用モータ等の電子機器に使用されるＩＧＢＴが形成された半導体装置が知られており、一般的なＩＧＢＴが形成された半導体装置は次のように構成されている。
【０００３】
すなわち、Ｐ＋型のコレクタ層上にＮ−型のドリフト層が形成されており、ドリフト層の表層部にＰ型のベース層が形成され、ベース層の表層部にＮ＋型のエミッタ層が形成されている。また、ベース層およびエミッタ層を貫通してドリフト層に達する複数のトレンチがストライプ状に延設されている。そして、各トレンチの壁面にはゲート絶縁膜とゲート電極とが順に形成されている。
【０００４】
また、ベース層およびエミッタ層上には、層間絶縁膜を介してエミッタ電極が備えられており、層間絶縁膜に形成されたコンタクトホールを介して、ベース層およびエミッタ層とエミッタ電極とが電気的に接続されている。さらに、コレクタ層の裏面には、当該コレクタ層と電気的に接続されるコレクタ電極が備えられている。
【０００５】
このような半導体装置では、ゲート電極に対して所定のゲート電圧が印加されると、ベース層のうちトレンチに配置されたゲート絶縁膜と接する部分に反転層が形成されると共に、ドリフト層のうちトレンチに配置されたゲート絶縁膜と接する部分に電子の蓄積層が形成される。そして、エミッタ層から反転層および蓄積層を介して電子がドリフト層内に流れ込むと共に、コレクタ層から正孔がドリフト層に流れ込み、伝導度変調によってドリフト層の抵抗値が低下してオン状態となる。
【０００６】
このようなＩＧＢＴが形成された半導体装置では、ＭＯＳＦＥＴが形成された半導体装置より低いオン電圧を実現することができる。しかしながら、近年では、さらにオン電圧を低減させることが望まれている。
【０００７】
このため、例えば、特許文献１には、隣接するゲート電極の幅を０．５５ｎｍ〜０．３μｍと極めて狭くすることが開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−４３１２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記特許文献１の半導体装置では、導通時にドリフト層に多量の正孔が蓄積されるため、ターンオフ時のスイッチング速度が遅くなるという問題がある。
【００１０】
なお、上記問題は、Ｎチャネル型のＩＧＢＴが形成された半導体装置だけでなく、Ｐチャネル型のＩＧＢＴが形成された半導体装置においても同様に発生する。
【００１１】
本発明は上記点に鑑みて、ターンオフ時のスイッチング速度を速くすることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、請求項１に記載の発明では、第１導電型のドリフト層（３）と、ドリフト層の表層部に形成された第２導電型のベース層（４）と、ドリフト層のうちベース層と離間した位置に形成された第２導電型のコレクタ層（１）と、ベース層を貫通してドリフト層に達し、所定方向に延設された複数のトレンチ（５）と、トレンチの壁面にそれぞれ形成されたゲート絶縁膜（６）と、ゲート絶縁膜上にそれぞれ形成されたゲート電極（７）と、ベース層の表層部であって、トレンチの側部に形成された第１導電型のエミッタ層（９）と、エミッタ層と電気的に接続されるエミッタ電極（１２）と、コレクタ層と電気的に接続されるコレクタ電極（１３）と、を備える半導体装置において、以下の点を特徴としている。
【００１３】
すなわち、トレンチ内には、ゲート電極を、トレンチの開口部側に位置する第１ゲート電極（７ａ）とトレンチの底部側に位置する第２ゲート電極（７ｂ）とにトレンチの深さ方向に分割する分離絶縁膜（８）が配置され、第１、第２ゲート電極が互いに独立した制御が可能とされている。そして、導通している際には、第１ゲート電極にベース層のうち第１ゲート電極下のゲート絶縁膜と接する部分に反転層（１４）が形成される電圧が印加されると共に、第２ゲート電極にドリフト層のうち第２ゲート電極下のゲート絶縁膜と接する部分に蓄積層（１５）が形成される電圧が印加され、ターンオフされる際には、第２ゲート電極に蓄積層が消滅する電圧が印加された後、所定期間経過後に第１ゲート電極に反転層が消滅する電圧が印加されることを特徴としている。
【００１４】
これによれば、第２ゲート電極に蓄積層が消滅する電圧が印加された後に、半導体装置をターンオフするために第１ゲート電極に反転層が消滅する電圧が印加される。すなわち、半導体装置が導通しているときにドリフト層に蓄積されているキャリア（正孔または電子）の一部が予め引き抜かれ、その後半導体装置がターンオフされる。このため、半導体装置がターンオフされた際、つまり第１ゲート電極に反転層が消滅する電圧が印加された際、ドリフト層に蓄積されているキャリア（正孔または電子）の引き抜き期間を短くすることができ、スイッチング速度を速くすることができる。言い換えると、スイッチング損失を低減することができる。
【００１５】
また、請求項２に記載の発明のように、複数のトレンチに配置されたそれぞれの分離絶縁膜の少なくとも一部は、ベース層とドリフト層との境界よりもドリフト層側に位置するものとすることができる。
【００１６】
これによれば、第１ゲート電極のうち第２ゲート電極側の先端部は、トレンチの側壁に配置されたゲート絶縁膜を介してドリフト層と対向している。このため、第２ゲート電極に蓄積層が消滅する電圧が印加されてから第１ゲート電極に反転層が消滅する電圧が印加されるまでの期間においても、ベース層にはエミッタ層からドリフト層に達する反転層が形成された状態となる。このため、この期間においてもエミッタ層からキャリア（正孔または電子）がドリフト層に流れ込み易くなり、オン電圧が上昇することを抑制することができる。
【００１７】
この場合、請求項３に記載の発明のように、複数のトレンチに配置されたそれぞれの分離絶縁膜の残部は、ベース層とドリフト層との境界よりもベース層側であって、かつベース層の不純物濃度が最大となる部分よりもドリフト層側に位置するものとすることができる。
【００１８】
また、請求項４に記載の発明のように、複数のトレンチに配置されたそれぞれの分離絶縁膜の少なくとも一部は、ベース層とドリフト層との境界よりもベース層側であって、かつベース層の不純物濃度が最大となる部分よりもドリフト層側に位置するものとすることができる。
【００１９】
これら請求項３および４に記載の発明によれば、第１ゲート電極のうち第２ゲート電極側の先端部は、トレンチの側壁に配置されたゲート絶縁膜を介してベース層と対向している。このため、第２ゲート電極に蓄積層が消滅する電圧が印加されてから第１ゲート電極に反転層が消滅する電圧が印加されるまでの期間において、ベース層にはエミッタ層からドリフト層に達しない反転層が形成された状態となる。このため、ドリフト層に蓄積されているキャリア（正孔または電子）がベース層に流れ込み易くなり、この期間にキャリア（正孔または電子）を多量に引き抜くことができる。このため、さらにスイッチング速度を速くすることができる。
【００２０】
また、請求項５に記載の発明のように、第２ゲート電極に蓄積層が消滅する電圧が印加される際には、ドリフト層のうち第２ゲート電極下のゲート絶縁膜と接する部分に反転層（１６）が形成される電圧が印加されるものとすることができる。
【００２１】
これによれば、蓄積層によってドリフト層に蓄積されているキャリア（正孔または電子）がベース層に流れ込み易くなり、キャリア（正孔または電子）を多量に引き抜くことができる。このため、さらにスイッチング速度を速くすることができる。
【００２２】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１実施形態における半導体装置の断面構成を示す図である。
【図２】図１に示す半導体装置の状態を示す模式図であり、（ａ）は第１ゲート電極に閾値電圧より高い電圧が印加されていると共に第２ゲート電極に正電圧が印加されている状態を示す模式図、（ｂ）は第１ゲート電極に閾値電圧より高い電圧が印加されていると共に第２ゲート電極に０Ｖが印加されている状態を示す模式図、（ｃ）は第１ゲート電極に閾値電圧より低い電圧が印加されていると共に第２ゲート電極に負電圧が印加されている状態を示す模式図である。
【図３】図１に示す半導体装置がターンオフされる際のタイミングチャートである。
【図４】第１ゲート電極および第２ゲート電極に印加される電圧と、スイッチングとの関係を示す図である。
【図５】本発明の第２実施形態における半導体装置の断面構成を示す図である。
【図６】図６に示す半導体装置において、第１ゲート電極に閾値電圧より高い電圧が印加されていると共に第２ゲート電極に０Ｖが印加されている状態を示す模式図である。
【図７】本発明の第３実施形態における半導体装置の断面構成を示す図である。
【図８】本発明の他の実施形態における半導体装置の断面構成を示す図である。
【図９】本発明の他の実施形態における半導体装置の断面構成を示す図である。
【図１０】本発明の他の実施形態における半導体装置の断面構成を示す図である。
【発明を実施するための形態】
【００２４】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００２５】
（第１実施形態）
本発明の第１実施形態について図面を参照しつつ説明する。図１に示されるように、Ｐ＋型のコレクタ層１の上には、Ｎ型のフィールドストップ層（以下、ＦＳ層という）２が形成されており、ＦＳ層２の上にはＮ−型のドリフト層３が形成されている。ＦＳ層２は、必ずしも必要なものではないが、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図るために備えられている。また、ドリフト層３の表層部にはＰ型のベース層４が形成されている。
【００２６】
そして、ベース層４を貫通してドリフト層３に達する複数のトレンチ５が形成されている。これら複数のトレンチ５は、本実施形態では、所定の間隔（ピッチ）で形成されており、所定方向（図１では紙面垂直方向）において平行に延設されたストライプ構造とされている。なお、ここでは複数のトレンチ５がストライプ構造とされているものについて説明するが、トレンチ５は平行に延設された後、その先端部において引き回されることで環状構造とされたものであってもよい。
【００２７】
各トレンチ５内には、各トレンチ５の内壁表面を覆うように形成された熱酸化膜等からなるゲート絶縁膜６と、ポリシリコン等からなるゲート電極７とが順に配置されており、さらに、ゲート電極７をトレンチ５の深さ方向に分割する分離絶縁膜８が配置されている。すなわち、ゲート電極７は、トレンチ５の開口部側に配置された第１ゲート電極７ａおよびトレンチ５の底部側に配置された第２ゲート電極７ｂに分離絶縁膜８によって分離されている。
【００２８】
そして、第１ゲート電極７ａは、図１とは別断面においてベース層４上に引き出され、図示しないゲート配線を介して第１ゲートパッドと電気的に接続されている。また、第２ゲート電極７ｂも同様に、図１とは別断面においてベース層４上に引き出され、図示しないゲート配線を介して第２ゲートパッドと電気的に接続されている。つまり、第１、第２ゲート電極７ａ、７ｂは、それぞれ独立して制御されるようになっている。
【００２９】
また、分離絶縁膜８は、トレンチ５のうち、ドリフト層３とベース層４との境界よりもドリフト層３側に配置されている。つまり、第１ゲート電極７ａのうち第２ゲート電極７ｂ側の先端部はトレンチ５の側壁に配置されたゲート絶縁膜６を介してドリフト層３と対向している。
【００３０】
ベース層４の表層部には、トレンチ５の側面に接するようにＮ＋型のエミッタ層９が形成されていると共に、トレンチ５の側面から離間した位置にＰ＋型のボディ層１０が形成されている。具体的には、エミッタ層９は、トレンチ５の長手方向に沿ってトレンチ５の側面に接するように棒状に延設され、トレンチ５の先端よりも内側で終端する構造とされている。また、ボディ層１０は、２つのエミッタ層９に挟まれてトレンチ５の長手方向（つまりエミッタ層９）に沿って棒状に延設されており、トレンチ５の先端よりも内側で終端する構造とされている。これらエミッタ層９とボディ層１０は、十分にベース層４よりも高濃度とされており、ベース層４内で終端する構造とされている。
【００３１】
そして、ベース層４の上にはＢＰＳＧ等で構成される層間絶縁膜１１が形成されている。この層間絶縁膜１１にはコンタクトホール１１ａが形成されており、エミッタ層９の一部およびボディ層１０が層間絶縁膜１１から露出している。そして、層間絶縁膜１１の上にはエミッタ電極１２が形成されており、このエミッタ電極１２はコンタクトホール１１ａを介してエミッタ層９およびボディ層１０に電気的に接続されている。
【００３２】
また、コレクタ層１の裏面側には、当該コレクタ層１と電気的に接続されるコレクタ電極１３が形成されている。
【００３３】
以上が本実施形態における半導体装置の構成である。なお、本実施形態では、Ｎ型、Ｎ−型、Ｎ＋型が本発明の第１導電型に相当し、Ｐ型、Ｐ＋型が本発明の第２導電型に相当している。
【００３４】
次に半導体装置の作動について図２および図３を参照しつつ説明する。なお、図２ではエミッタ層９、ボディ層１０、層間絶縁膜１１を省略して示してある。また、図２および図３中の電圧Ｖｔｈとは、ベース層４のうち第１ゲート電極７ａ下のゲート絶縁膜６と接する部分に反転層１４を形成するための閾値電圧のことである。
【００３５】
まず、半導体装置が導通（ターンオン）している状態について説明する。図２（ａ）に示されるように、第１ゲート電極７ａに閾値電圧Ｖｔｈより高い電圧が印加されるとベース層４のうち第１ゲート電極７ａ下のゲート絶縁膜６と接する部分にＮ型の反転層１４が形成され、第２ゲート電極７ｂに正電圧が印加されるとドリフト層３のうち第１、第２ゲート電極７ａ、７ｂ下のゲート絶縁膜６と接する部分に蓄積層１５が形成される。
【００３６】
そして、エミッタ層９から反転層１４および蓄積層１５を介して電子がドリフト層３内に流れ込むと共に、コレクタ層１から正孔がドリフト層３に流れ込み、伝導度変調によりドリフト層３の抵抗値が低下してオン状態となる。
【００３７】
このとき、第２ゲート電極７ｂに正電圧が印加されて蓄積層１５が形成されているため、ドリフト層３に蓄積されている正孔がベース層４に抜けるための流通経路が隣り合う蓄積層１５の間の領域となって狭くなっている。このため、オン電圧の低減を図ることができる。
【００３８】
なお、本実施形態では、第２ゲート電極７ｂに正電圧が印加されることが本発明の第２ゲート電極に蓄積層が形成される電圧が印加されることに相当している。また、第１、第２ゲート電極７ａ、７ｂは、上記のように互いに独立した制御が可能であるが、半導体装置が導通している際は第１、第２ゲート電極７ａ、７ｂに同じ電圧を印加するようにしてもよい。つまり、第２ゲート電極７ｂに第１ゲート電極７ａと同じ電圧を印加するようにしてもよく、この場合は従来の半導体装置と同様のオン電圧を得ることができる。
【００３９】
次に、半導体装置がターンオフされる際の状態について説明する。図３に示されるように、半導体装置がターンオフされる際には、時点Ｔ１にて第２ゲート電極７ｂに０Ｖが印加された後、時点Ｔ２にて第１ゲート電極７ａに閾値電圧Ｖｔｈより低い電圧が印加されてターンオフされる。
【００４０】
つまり、時点Ｔ１から時点Ｔ２の期間は、第１ゲート電極７ａに閾値電圧Ｖｔｈより高い電圧が印加され、第２ゲート電極７ｂに０Ｖの電圧が印加される期間である。このとき、図２（ｂ）に示されるように、第２ゲート電極７ｂ下のゲート絶縁膜６と接する部分に形成された蓄積層１５が消滅し、ドリフト層３における正孔の流通経路が広がる。このため、時点Ｔ１以前と比較して、ドリフト層３に蓄積されている正孔がベース層４に流れ込み易くなる。すなわち、時点Ｔ１から時点Ｔ２の期間は、ドリフト層３のキャリア濃度を低減する期間となる。なお、この期間は、オン電圧が若干上昇するものの半導体装置としては導通している期間である。
【００４１】
そして、図３に示されるように、時点Ｔ２にて半導体装置をターンオフするために第１ゲート電極７ａに閾値電圧Ｖｔｈより低い電圧が印加されると、コレクタ−エミッタ間の電圧Ｖｃｅの上昇に伴ってコレクタ電流Ｉｃが減少し、半導体装置がターンオフされる。このとき、時点Ｔ１から時点Ｔ２の期間において、ドリフト層３に蓄積されている正孔の一部が予め引き抜かれているため、ターンオフされた際のスイッチング速度を速くすることができる。
【００４２】
また、時点Ｔ１にて第２ゲート電極７ｂに印加される電圧としては、図２（ｃ）に示されるように、負電圧が印加されるようにしてもよい。第２ゲート電極７ｂに負電圧を印加した場合には、ドリフト層３のうち第２ゲート電極７ｂ下のゲート絶縁膜６と接する部分に形成されていた蓄積層１５が消滅した後、この蓄積層１５が形成されていた領域にＰ型の反転層１６が形成される。つまり、時点Ｔ１から時点Ｔ２の期間において、ドリフト層３に蓄積されている正孔がトレンチ５近傍に引き寄せられると共にベース層４内に流れ込み易くなる。このため、半導体装置を導通しつつ、さらにドリフト層３に蓄積されている正孔を予め引き抜くことができる。したがって、ターンオフされた際のスイッチング速度をさらに速くすることができる。
【００４３】
なお、図３および図４に示されるように、半導体装置としては、第１ゲート電極７ａに閾値電圧Ｖｔｈより高い電圧が印加されている期間（時点Ｔ２までの期間）は導通している期間となり、時点Ｔ２からターンオフが開始される。すなわち、本実施形態の半導体装置では、第１ゲート電極７ａはスイッチング（ターンオンまたはターンオフ）を制御する機能を発揮し、第２ゲート電極７ｂは、スイッチング（ターンオンまたはターンオフ）を制御するものではなく、ドリフト層３のキャリア濃度を制御するためのいわゆるコントロールゲート電極としての機能を発揮する。
【００４４】
また、図３中の時点Ｔ１と時点Ｔ２との期間は、長くするほどドリフト層３中の正孔が引き抜かれるため、ターンオフ時のスイッチング速度を速くすることができる。しかしながら、時点Ｔ１と時点Ｔ２との期間を長くするほどドリフト層３から多量の正孔が引き抜かれるためにオン電圧が高くなってしまう。このため、時点Ｔ１と時点Ｔ２との期間を一概に決定することはできないが、例えば、１〜１０μｓとすることにより、オン電圧が高くなりすぎることを抑制しつつ、スイッチング速度を速くすることができる。
【００４５】
以上説明したように、本実施形態の半導体装置では、ゲート電極７は、トレンチ５の開口部側に位置する第１ゲート電極７ａと、トレンチ５の底部側に位置する第２ゲート電極７ｂとに分離絶縁膜８にて分離され、第１、第２ゲート電極７ａ、７ｂが独立して制御されるようになっている。
【００４６】
そして、第２ゲート電極７ｂに０Ｖまたは負電圧が印加された後に、半導体装置をターンオフするために第１ゲート電極７ａに閾値電圧Ｖｔｈより低い電圧が印加される。すなわち、半導体装置が導通しているときにドリフト層３に蓄積されている正孔の一部が予め引き抜かれ、その後半導体装置がターンオフされる。このため、半導体装置がターンオフされた際、つまり第１ゲート電極７ａに閾値電圧Ｖｔｈより低い電圧が印加された際、ドリフト層３に蓄積されている正孔の引き抜き期間を短くすることができ、スイッチング速度を速くすることができる。言い換えると、スイッチング損失を低減することができる。
【００４７】
なお、上記半導体装置は、トレンチゲート型ＩＧＢＴであれば効果を奏するが、特に、導通しているときにドリフト層３に正孔が多量に蓄積されるものに適用されると好ましい。すなわち、オン電圧の低減を図るために各トレンチ５の間が極小とされたいわゆる狭メサ型のトレンチゲート型ＩＧＢＴに適用されると好ましい。
【００４８】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して、分離絶縁膜８の配置場所を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
【００４９】
図５に示されるように、本実施形態では、分離絶縁膜８は、ドリフト層３とベース層４との境界よりもベース層４側に位置している。言い換えると、第１ゲート電極７ａのうち第２ゲート電極７ｂ側の先端部はゲート絶縁膜６を介してベース層４と対向している。そそして、第１ゲート電極７ａのうち第２ゲート電極７ｂ側の先端部は、ベース層４のうち不純物濃度が最大となる領域よりドリフト層３側まで形成されている。
【００５０】
すなわち、上記のように第１ゲート電極７ａは半導体装置のスイッチングを制御するものであり、ＭＯＳゲートの閾値電圧Ｖｔｈはベース層４の不純物濃度の最大値に依存する。そして、第１ゲート電極７ａに閾値電圧Ｖｔｈより高い電圧が印加された際、第１ゲート電極７ａのうち第２ゲート電極７ｂ側の先端部がベース層４のうち不純物濃度が最大となる領域よりドリフト層３側まで形成されていればコレクタ−エミッタ間に電流が流れる。このため、第１ゲート電極７ａは、ベース層４のうち不純物濃度が最大となる領域よりドリフト層３側まで形成され、かつベース層４内で終端している。
【００５１】
このような半導体装置では、図３中の時点Ｔ１にて第２ゲート電極７ｂに０Ｖが印加されると、図６に示されるように、ベース層４のうち第２ゲート電極７ｂ下のゲート絶縁膜６と接する部分の反転層１４も消滅する。つまり、時点Ｔ１から時点Ｔ２の期間では、半導体装置が導通しているものの、エミッタ層９からドリフト層３に達しない反転層１４が形成された状態となり、ドリフト層３に蓄積されている正孔の一部がベース層４内に流れ込み易くなる。このため、時点Ｔ１から時点Ｔ２の期間において、さらに正孔を引き抜くことができ、ターンオフされた際のスイッチング速度をさらに速くすることができる。
【００５２】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１、第２実施形態を組み合わせたものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
【００５３】
図７に示されるように、本実施形態では、ベース層４は、深さが一定とされておらず、隣り合うトレンチ５の一方のトレンチ５近傍では深くされ、他方のトレンチ５近傍では浅くされている。そして、隣り合うトレンチ５に配置されるゲート電極７において、一方のトレンチ５に配置される第１ゲート電極７ａは、第２ゲート電極７ｂ側の先端部がトレンチ５の側壁に配置されたゲート絶縁膜６を介してドリフト層３と対向し、他方のトレンチ５に配置される第１ゲート電極７ａは、第２ゲート電極７ｂ側の先端部がトレンチ５の側壁に配置されたゲート絶縁膜６を介してベース層４と対向している。
【００５４】
このような半導体装置では、図３中の時点Ｔ１にて第２ゲート電極７ｂに０Ｖが印加されると、一方のトレンチ５の側部にはエミッタ層９からドリフト層３に達する反転層１４が形成され（図２（ｂ）参照）、他方のトレンチ５の側部にはエミッタ層９からドリフト層３に達しない反転層１４が形成された状態となる（図６参照）。つまり、時点Ｔ１から時点Ｔ２の期間では、一方のトレンチ５の側部では電子がドリフト層３に流れ込み易く、他方のトレンチ５の側部では正孔がベース層４に流れ込み易くなる。このため、オン電圧の低減を図りつつ、スイッチング速度を向上させることができる。
【００５５】
なお、このような半導体装置は、例えば、ドリフト層３に不純物をイオン注入等してベース層４を形成する際、加速電圧やマスクを部分的に変更したりしてベース層４の深さを部分的に異ならせることにより製造される。
【００５６】
（他の実施形態）
上記各実施形態では、第１導電型をＮ型とし、第２導電型をＰ型とした例について説明したが、第１導電型をＰ型とし、第２導電型をＮ型とすることもできる。
【００５７】
上記第３実施形態において、例えば、図８に示されるように、隣り合うトレンチ５を組としたとき、ベース層４は、隣り合う組の一方の組のトレンチ５近傍では深くされ、他方の組のトレンチ５近傍では浅くされていてもよい。つまり、隣り合う組の一方の組のトレンチ５に配置される第１ゲート電極７ａは、第２ゲート電極７ｂ側の先端部がトレンチ５の側壁に配置されたゲート絶縁膜６を介してドリフト層３と対向し、他方の組のトレンチ５に配置される第１ゲート電極７ａは、第２ゲート電極７ｂ側の先端部がトレンチ５の側壁に配置されたゲート絶縁膜６を介してベース層４と対向するようにしてもよい。
【００５８】
また、図９に示されるように、ベース層４は、トレンチ５の延設方向と垂直方向において、一方側（図８中紙面左側）に形成されたトレンチ５近傍では深くされ、他方側（図８中紙面右側）に形成されたトレンチ５近傍では浅くされていてもよい。つまり、一方側に形成されたトレンチ５に配置される第１ゲート電極７ａは、第２ゲート電極７ｂ側の先端部がトレンチ５の側壁に配置されたゲート絶縁膜６を介してドリフト層３と対向し、他方側に形成されたトレンチ５に配置される第１ゲート電極７ａは、第２ゲート電極７ｂ側の先端部がトレンチ５の側壁に配置されたゲート絶縁膜６を介してベース層４と対向するようにしてもよい。
【００５９】
さらに、上記各実施形態において、図１０に示されるように、コレクタ層１に隣接するＮ＋型のカソード層１７を備え、コレクタ層１およびカソード層１７上にドリフト層３が形成されてなる半導体装置としてもよい。つまり、コレクタ層１が形成された領域がＩＧＢＴ領域とされ、カソード層１７が形成された領域がダイオード領域とされたいわゆるＲＣ（Ｒｅｖｅｒｓｅ−Ｃｏｎｄｕｃｔｉｎｇ）−ＩＧＢＴが形成された半導体装置に本発明を適用することもできる。なお、この場合は、コレクタ層１とカソード層１７とは格子状に形成されていてもよい。
【００６０】
また、上記各実施形態では、ドリフト層３の厚さ方向に電流が流れる縦型の半導体装置について説明したが、ドリフト層３の表層部のうちベース層４と離間した位置にコレクタ層１を形成し、ドリフト層３の平面方向に電流が流れる横型の半導体装置とすることもできる。
【符号の説明】
【００６１】
１      コレクタ層
２      ＦＳ層
３      ドリフト層
４      ベース層
５      トレンチ
６      ゲート絶縁膜
７      ゲート電極
７ａ    第１ゲート電極
７ｂ    第２ゲート電極
８      分離絶縁膜
９      エミッタ層
１０    ボディ層
１１    層間絶縁膜
１２    エミッタ電極
１３    コレクタ電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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