(57)【要約】【課題】上位ビット用のＤ／Ａコンバータと下位ビット用の２つのＤ／Ａコンバータとを含むＤ／Ａ変換装置において、特に下位ビット用のＤ／Ａコンバータに高い精度が要求されないようにする。【解決手段】制御部１０はデジタル信号を上位ビットと下位ビットとに分け、上位ビットを第１のＤ／Ａコンバータ１１に供給し、下位ビットを第２のＤ／Ａコンバータ１２に供給し、第２のＤ／Ａコンバータの出力側には、所定の減衰比を有する重み付け用の減衰器１３が接続されており、第１のＤ／Ａコンバータ１１にて変換された上位ビットのアナログ信号Ａ１と、第２のＤ／Ａコンバータ１２にて変換され、減衰器１３にて所定に重み付けされた下位ビットのアナログ信号Ａ２’とを加算器１４にて加算して出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
デジタル信号を所定ビット数で出力する制御部と、第１および第２の２つのＤ／Ａコンバータとを含み、
上記制御部は上記デジタル信号を所定の割合で上位ビットと下位ビットとに分け、上位ビットを上記第１のＤ／Ａコンバータに供給し、下位ビットを上記第２のＤ／Ａコンバータに供給し、
上記第２のＤ／Ａコンバータの出力側には、所定の減衰比を有する重み付け用の減衰器が接続されており、
上記第１のＤ／Ａコンバータにて変換された上位ビットのアナログ信号と、上記第２のＤ／Ａコンバータにて変換され、上記減衰器にて所定に重み付けされた下位ビットのアナログ信号とが加算器により加算されて出力されることを特徴とするＤ／Ａ変換装置。
【請求項２】
上記第１および第２のＤ／Ａコンバータは、ともに同一の基準電圧源から基準電圧が供給され、かつ、フルスケール値が同一であることを特徴とする請求項１に記載のＤ／Ａ変換装置。
【請求項３】
上記制御部から出力されるデジタル信号がＮビットで、このＮビットのデジタル信号のうち、上位のＵビットが上記第１のＤ／Ａコンバータに供給され、下位のＬビットが上記第２のＤ／Ａコンバータに供給されるとして、上記減衰器の減衰比は１／２Ｕに設定されることを特徴とする請求項１または２に記載のＤ／Ａ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル信号をアナログ信号に変換するＤ／Ａ変換装置に関し、さらに詳しく言えば、少なくとも上位ビット用のＤ／Ａコンバータと下位ビット用の２つのＤ／Ａコンバータとを有し、これら各Ｄ／Ａコンバータによりデジタル信号をアナログ信号に変換するＤ／Ａ変換装置に関するものである。
【背景技術】
【０００２】
一般に、Ｄ／Ａコンバータは分解能が高くなるほど高価である。そこで、特許文献１に記載された発明では、分解能が比較的低い例えば２つのＤ／Ａコンバータを並列的に使用し、その一方を上位ビット用（粗調整用）、他方を下位ビット用（微調整用）として、それぞれのアナログ出力を加算して高分解能の出力を得るようにしている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−５６５８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、下位ビットを受け持つＤ／Ａコンバータは、低い出力レベルで動作することから、高い精度が要求される。
【０００５】
また、上位ビット用と下位ビット用の各Ｄ／Ａコンバータが相互の関連性がなく独立しているため、それぞれの誤差もしくは変動要素が加算され、往々にして加算アナログ出力が変動し安定した傾向を示さない、という問題がある。
【０００６】
したがって、本発明の課題は、上位ビット用のＤ／Ａコンバータと下位ビット用の２つのＤ／Ａコンバータとを含むＤ／Ａ変換装置において、特に下位ビット用のＤ／Ａコンバータに高い精度が要求されることがなく、また、安定した加算アナログ出力が得られるようにしたＤ／Ａ変換装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記した課題を解決するため、本発明は、デジタル信号を所定ビット数で出力する制御部と、第１および第２の２つのＤ／Ａコンバータとを含み、上記制御部は上記デジタル信号を所定の割合で上位ビットと下位ビットとに分け、上位ビットを上記第１のＤ／Ａコンバータに供給し、下位ビットを上記第２のＤ／Ａコンバータに供給し、上記第２のＤ／Ａコンバータの出力側には、所定の減衰比を有する重み付け用の減衰器が接続されており、上記第１のＤ／Ａコンバータにて変換された上位ビットのアナログ信号と、上記第２のＤ／Ａコンバータにて変換され、上記減衰器にて所定に重み付けされた下位ビットのアナログ信号とが加算器により加算されて出力されることを特徴としている。
【０００８】
本発明の好ましい態様によると、上記第１および第２のＤ／Ａコンバータは、ともに同一の基準電圧源から基準電圧が供給され、かつ、フルスケール値が同一である。
【０００９】
また、上記制御部から出力されるデジタル信号がＮビットであり、このうち、上位のＵビットが上記第１のＤ／Ａコンバータに供給され、下位のＬビットが上記第２のＤ／Ａコンバータに供給されるとして、上記減衰器の減衰比は１／２Ｕに設定される。
【発明の効果】
【００１０】
本発明によれば、第２のＤ／Ａコンバータにて変換された下位ビットのアナログ信号が減衰器により所定に重み付けされることから、Ｄ／Ａコンバータそのものの絶対値における精度は上記従来技術ほどの必要はない。
【００１１】
また、第１および第２のＤ／Ａコンバータに対して、同一の基準電圧源から基準電圧を供給することにより、少なくとも基準電圧源に起因する出力誤差や変動のマッチングをとることができ、安定度をより向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明のＤ／Ａ変換装置の実施形態を示すブロック線図。
【図２】減衰器の具体的な構成例を示す模式図。
【図３】６ビット信号を上位３ビット，下位３ビットに分けた場合における（ａ）上位ビット用Ｄ／Ａコンバータの出力を示す模式図，（ｂ）下位ビット用Ｄ／Ａコンバータの出力を減衰器にて減衰させた状態を示す模式図。
【図４】６ビット信号を上位４ビット，下位２ビットに分けた場合における（ａ）上位ビット用Ｄ／Ａコンバータの出力を示す模式図，（ｂ）下位ビット用Ｄ／Ａコンバータの出力を減衰器にて減衰させた状態を示す模式図。
【発明を実施するための形態】
【００１３】
次に、図１ないし図４を参照して、本発明の実施形態について説明するが、本発明はこれに限定されるものではない。
【００１４】
図１に示すように、このＤ／Ａ変換装置１は、基本的な構成として、制御部１０と、第１および第２の２つのＤ／Ａコンバータ１１，１２と、加算器１４とを備えている。
【００１５】
制御部１０は、加算器１４の出力端子１５に接続される図示しない電気回路等が必要とするアナログ信号（通常は、電圧）に相当するデジタル信号を出力する。
【００１６】
制御部１０から出力されるデジタル信号が例えば６ビットであるとして、この実施形態において、制御部１０は、その６ビットを上位の３ビットと下位の３ビットとに分け、上位の３ビットを第１のＤ／Ａコンバータ１１に供給するとともに、下位の３ビットを第２のＤ／Ａコンバータ１２に供給する。
【００１７】
この実施形態において、Ｄ／Ａコンバータ１１，１２は、ともにフルスケールｆｓが同一、かつ、同一の分解能（この例では、３ビット（１／８）分解能）を有するＤ／Ａコンバータであり、その基準電圧Ｖｒｅｆをともに同一の基準電圧源１６から得ている。
【００１８】
このＤ／Ａ変換装置１は、制御部１０より下位の３ビットが割り当てられる下位ビット用第２のＤ／Ａコンバータ１２の出力側に、所定の減衰比ｄを有する重み付け用（レベル合わせ用）の減衰器１３を備える。
【００１９】
この減衰器１３により、第２のＤ／Ａコンバータ１２のアナログ出力Ａ２を所定に重み付けしてなるアナログ出力Ａ２’が得られる。なお、減衰器１３による重み付けは、図２に例示するように、抵抗Ｒ１とＲ２の抵抗分圧で行うことができる。
【００２０】
加算器１４は、第１のＤ／Ａコンバータ１１にて変換されたアナログ出力Ａ１と、減衰器１３より得られるアナログ出力Ａ２’とを加算した値（Ａ１＋Ａ２’）を出力端子１５に出力する。
【００２１】
本発明において、減衰器１３は、下位ビット用第２のＤ／Ａコンバータ１２のフルスケールｆｓを、上位ビット用第１のＤ／Ａコンバータ１１の１ＬＳＢ分解能に合わせるために用いられる。
【００２２】
すなわち、制御部１０から出力されるデジタル信号がＮビットであり、このＮビットのデジタル信号のうち、上位のＵビットが第１のＤ／Ａコンバータ１１に供給され、下位のＬビットが第２のＤ／Ａコンバータ１２に供給されるとして、減衰器１３の減衰比は１／２Ｕに設定される。
【００２３】
図３を参照して、より具体的に説明すると、第１および第２のＤ／Ａコンバータ１１，１２がともに３ビット分解能である場合、上位ビット用第１のＤ／Ａコンバータ１１については、図３（ａ）に示すように、０〜７（１０進数）のフルスケール電圧ｆｓをアナログ出力Ａ１としてそのまま使用する。なお、アナログ出力Ａ１の１ＬＳＢ電圧は、ｆｓ×１／８（＝１／２３）である。
【００２４】
下位ビット用第２のＤ／Ａコンバータ１２からも０〜７をフルスケールｆｓとするアナログ出力Ａ２が出力されるが、減衰器１３により、図３（ｂ）に示すように、フルスケール電圧ｆｓを第１のＤ／Ａコンバータ１１による１ＬＳＢ電圧とするアナログ出力Ａ２’を得るため、減衰器１３の減衰比は１／８（＝１／２３）に設定されることになる。
【００２５】
なお、減衰器１３の減衰比を１／８とする場合、図２の抵抗Ｒ１とＲ２の比率は、Ｒ１：Ｒ２＝７：１に設定される。
【００２６】
次に、この実施形態に係るＤ／Ａ変換装置１の一連の動作例について説明すると、アナログに変換すべきデジタル信号が例えば６ビットであるとすると、制御部１０は、その上位の３ビットを第１のＤ／Ａコンバータ１１に供給し、下位の３ビットを第２のＤ／Ａコンバータ１２に供給する。
【００２７】
これにより、第１のＤ／Ａコンバータ１１から上位３ビットのアナログ出力Ａ１が出力され、また、第２のＤ／Ａコンバータ１２からも下位３ビットのアナログ出力Ａ２が出力されるが、下位３ビットのアナログ出力Ａ２は、減衰器１３により減衰比１／８（＝１／２３）にて重み付けされたアナログ出力Ａ２’となる。
【００２８】
このように、この実施形態において、下位３ビットのアナログ出力Ａ２は、減衰器１３により１／８に圧縮されるため、減衰器１３の出力における１ＬＳＢは（１／８）×（１／８）＝１／６４になる。
【００２９】
そして、上位３ビットのアナログ出力Ａ１と下位３ビットのアナログ出力Ａ２’とが加算器１４にて加算され、これにより、出力端子１５に６ビット分解能のアナログ出力（Ａ１＋Ａ２’）が出力されることになる。
【００３０】
このように、本発明によれば、下位ビットを受け持つ第２のＤ／Ａコンバータ１２によるアナログ出力を、減衰器１３による減衰比ｄ（上記実施形態では１／２３）で重み付けすることにより、Ｄ／Ａコンバータそのものの絶対値における精度は上記従来技術ほどの必要はない。
【００３１】
この場合、減衰器１３による重み付けは、例えば図２に示すような抵抗Ｒ１，Ｒ２の組み合わせによる抵抗分圧で行うことができるため、高精度のＤ／Ａコンバータを用意するよりもコスト的に安価になる。
【００３２】
また、各Ｄ／Ａコンバータ１１，１２に対して、同じ基準電圧源１６から基準電圧Ｖｒｅｆを与えるようにしたことにより、少なくとも基準電圧源に起因する出力誤差や変動のマッチングをとることができ、安定度をより向上させることができる。
【００３３】
なお、下位ビット用第２のＤ／Ａコンバータ１２の分解能がｎビットであるとして、Ｄ／Ａコンバータ１２に対する入力信号は、必ずしもＤ／Ａコンバータ１２の分解能あたるビット数ｎの入力信号とする必要はない。
【００３４】
例えば、分解能としてｎ＋ｍ（ｍ＜ｎ）ビットが必要である場合、下位ビット用第２のＤ／Ａコンバータ１２に対する入力信号のうち、ｎ−ｍビット分の入力は例えば０ビットとして固定しておき、ｍビットだけ入力することにより、出力端子１５の最終出力（Ａ１＋Ａ２’）をｎ＋ｍビット分解能のアナログ出力とすることができる。
【００３５】
なお、上記実施形態では、上位ビット用第１のＤ／Ａコンバータ１１と下位ビット用第２のＤ／Ａコンバータ１２の分解能を同一としているが、本発明には、別の実施形態として、Ｄ／Ａコンバータ１１，１２のフルスケールｆｓが同一（出力電圧範囲が同一）であることを前提として、Ｄ／Ａコンバータ１１，１２の分解能が異なっている態様も含まれる。
【００３６】
この別の実施形態について、図４（ａ），（ｂ）を参照して説明する。この別の実施形態では、上位ビット用第１のＤ／Ａコンバータ１１の分解能は４ビット（１６分解能）で、下位ビット用第２のＤ／Ａコンバータ１２の分解能は２ビット（４分解能）である。
【００３７】
また、この別の実施形態において、減衰器１３は、下位ビット用第２のＤ／Ａコンバータ１２のフルスケールｆｓを、上位ビット用第１のＤ／Ａコンバータ１１の１ＬＳＢ分解能１／１６に合わせるため、その減衰比は１／１６（＝１／２４）に設定される。
【００３８】
制御部１０から出力されるデジタル信号が上記実施形態と同じく６ビット信号であるとして、この別の実施形態では、６ビット信号が上位４ビット，下位２ビットに振り分けられ、その上位４ビットが上位ビット用第１のＤ／Ａコンバータ１１に入力され、下位２ビットが下位ビット用第２のＤ／Ａコンバータ１２に入力される。
【００３９】
これにより、第１のＤ／Ａコンバータ１１から、図４（ａ）に示すように、上位４ビットのアナログ出力Ａ１が出力され、また、第２のＤ／Ａコンバータ１２からは、図４（ｂ）に示すように、下位２ビットのアナログ出力Ａ２が出力されるが、下位２ビットのアナログ出力Ａ２は、減衰器１３により減衰比１／１６（＝１／２４）にて重み付けされたアナログ出力Ａ２’となる。
【００４０】
このように、この別の実施形態において、下位２ビットのアナログ出力Ａ２は、減衰器１３により１／１６に圧縮されるため、減衰器１３の出力における１ＬＳＢは（１／４）×（１／１６）＝１／６４になる。
【００４１】
そして、上記実施形態と同じく、上位４ビットのアナログ出力Ａ１と下位２ビットのアナログ出力Ａ２’とが加算器１４にて加算され、これにより、出力端子１５に６ビット分解能のアナログ出力（Ａ１＋Ａ２’）が出力されることになる。
【符号の説明】
【００４２】
１  Ｄ／Ａ変換装置
１０  制御部
１１  第１のＤ／Ａコンバータ（上位ビット用）
１２  第２のＤ／Ａコンバータ（下位ビット用）
１３  減衰器
１４  加算器
１５  出力端子
１６  基準電圧源
Ａ１  上位ビットのアナログ出力
Ａ２  下位ビットのアナログ出力
Ａ２’重み付け後の下位ビットのアナログ出力
【図１】
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【図２】
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【図３】
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【図４】
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