(57)【要約】【課題】メモリセルトランジスタのデータ保持特性の向上及び電流増加を実現できるようにする。【解決手段】本発明に係る半導体装置の製造方法は、半導体基板上に素子分離領域を形成して、該素子分離領域で囲まれた、半導体基板からなる活性領域を形成する工程と、前記半導体基板をエッチングして、埋め込みダミーワード線用の溝及び埋め込みワード線用の溝を形成する工程と、前記埋め込みダミーワード線用の溝及び埋め込みワード線用の溝を含む前記半導体基板の活性領域上に寄生トランジスタ用の第１のゲート絶縁膜を形成する工程と、前記寄生トランジスタ用の第１のゲート絶縁膜を残し、前記埋め込みワード線用の溝を覆っている第１のゲート絶縁膜を除去する工程と、前記第１のゲート絶縁膜を除去したあとの前記埋め込みワード線用の溝にメモリセルトランジスタ用の第２のゲート絶縁膜を形成する工程と、を含む。特に、前記第１のゲート絶縁膜の膜厚を前記第２のゲート絶縁膜の膜厚よりも厚くする。【選択図】図２
2013219179.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に素子分離領域を形成して、該素子分離領域で囲まれた、半導体基板からなる活性領域を形成する工程と、
前記半導体基板をエッチングして、埋め込みダミーワード線用の溝及び埋め込みワード線用の溝を形成する工程と、
前記埋め込みダミーワード線用の溝に寄生トランジスタ用の第１のゲート絶縁膜を形成する工程と、
前記埋め込みワード線用の溝にメモリセルトランジスタ用の第２のゲート絶縁膜を形成する工程と、を含み、
前記第１のゲート絶縁膜の膜厚を前記第２のゲート絶縁膜の膜厚よりも厚くしたことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１のゲート絶縁膜の膜厚を前記第２のゲート絶縁膜の膜厚よりも厚くするために、
前記埋め込みダミーワード線用の溝及び埋め込みワード線用の溝を含む前記半導体基板の活性領域上に前記寄生トランジスタ用の前記第１のゲート絶縁膜を形成する工程と、
前記寄生トランジスタ用の前記第１のゲート絶縁膜を残し、前記埋め込みワード線用の溝を覆っている前記第１のゲート絶縁膜を除去する工程と、
前記第１のゲート絶縁膜を除去したあとの前記埋め込みワード線用の溝に前記メモリセルトランジスタ用の前記第２のゲート絶縁膜を形成する工程と、を実行することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
半導体基板と、
該半導体基板に、互いに平行に延在するように形成された２本の隣接埋め込みワード線と、
該２本の埋め込みワード線を間にしてこれらの両側にそれぞれ該埋め込みワード線と平行に延在するように前記半導体基板に形成された埋め込みダミーワード線と、を含み、
前記埋め込みダミーワード線は寄生トランジスタを形成するためのものであって前記半導体基板に形成された埋め込みダミーワード線用の溝の底部に第１のゲート絶縁膜を介して形成され、
前記埋め込みワード線はメモリセルトランジスタを形成するためのものであつて前記半導体基板に形成された埋め込みワード線用の溝の底部に第２のゲート絶縁膜を介して形成されており、
前記第１のゲート絶縁膜の膜厚は前記第２のゲート絶縁膜の膜厚よりも大きいことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
図１０、図１１を参照して、半導体装置の一例について説明する。図１０は、半導体装置１００としてＤＲＡＭのメモリセルを示す平面図である。図１１は、図１０のＢ−Ｂ断面図であり、キャパシタの形成が終了した時点の構造を示す。
【０００３】
図１０を参照すると、半導体（シリコン）基板のＸ−Ｙ平面上において、Ｘ方向に対してある角度をなすＸ’方向に連続して延在する素子分離領域１２及び活性領域１３がＹ方向に関して等しい幅で交互に配置されている。素子分離領域１２及び活性領域１３に跨ってＹ方向に連続して延在し、隣接する２本の埋め込みワード線（以下、ワード線と呼ぶ）ＷＬ１、ＷＬ２が互いに対向して配置されている。２本の第１、第２ワード線ＷＬ１、ＷＬ２の両側に対向するように隣接して第１、第２埋め込みダミーワード線（以下、ダミーワード線と呼ぶ）ＤＷＬ１、ＤＷＬ２が２本配置されている。第１ダミーワード線ＤＷＬ１と第１ワード線ＷＬ１の間の活性領域には、第１容量コンタクトプラグ２７ｂが配置された第１容量コンタクト領域２７ａが位置している。また、隣接する２本の第１、第２ワード線ＷＬ１、ＷＬ２の間の活性領域には、ＢＬ（ビット線）コンタクト領域２２ａが位置している。さらに、第２ワード線ＷＬ２と第２ダミーワード線ＤＷＬ２の間の活性領域には、第２容量コンタクトプラグ２７ｄが配置された第２容量コンタクト領域２７ｃが位置している。Ｘ’方向に延在する各々の活性領域１３におけるＢＬコンタクト領域２２ａに接続されると共に、Ｙ方向に直角なＸ方向に連続して延在するＢＬ２３ａが配置されている。
【０００４】
第１容量コンタクト領域２７ａと第１ワード線ＷＬ１とＢＬコンタクト領域２２ａとで第１セルトランジスタＴｒ１が構成される。また、ＢＬコンタクト領域２２ａと第２ワード線ＷＬ２と第２容量コンタクト領域２７ｃとで第２セルトランジスタＴｒ２が構成されている。
【０００５】
上記の構成においては、第１ダミーワード線ＤＷＬ１、第１ワード線ＷＬ１、第２ワード線ＷＬ２、第２ダミーワード線ＤＷＬ２の各々のＸ方向の幅Ｄと、第１容量コンタクト領域２７ａ、ＢＬコンタクト領域２２ａ、第２容量コンタクト領域２７ｃの各々のＸ方向の幅Ｗとは、いずれも等しい値となっている。
【０００６】
次に、図１１をも参照して説明する。半導体基板１１に、トランジスタのゲート電極を兼ねるワード線を形成するための溝１４ｂが設けられている。また、各々の活性領域１３の延在方向に隣接するセルトランジスタ間を寄生トランジスタＤＴｒ１、ＤＴｒ２をオフ状態に保つことにより素子分離するダミーワード線用の溝１４ａが設けられている。各々のダミーワード線用の溝１４ａ及びワード線用の溝１４ｂの内面を覆うゲート絶縁膜１５を介して、第１ダミーワード線ＤＷＬ１、第１ワード線ＷＬ１、第２ワード線ＷＬ２及び第２ダミーワード線ＤＷＬ２が各々の溝の底部に設けられている。なお、これらのゲート絶縁膜１５の膜厚は全て等しい。各々のワード線及び各々のダミーワード線の上面を覆い、且つ、各々の溝を埋設してキャップ絶縁膜１７が設けられている。
【０００７】
第１ダミーワード線ＤＷＬ１と第１ワード線ＷＬ１の間に位置する半導体ピラーは第１容量コンタクト領域２７ａとなり、その上面にはソース／ドレインの一方となる不純物拡散層１９ａが設けられている。第１ワード線ＷＬ１と第２ワード線ＷＬ２の間に位置する半導体ピラーはＢＬコンタクト領域２２ａとなり、その上面にはソース／ドレインの他方となる不純物拡散層１８が設けられている。さらに、第２ワード線ＷＬ２と第２ダミーワード線ＤＷＬ２の間に位置する半導体ピラーは第２容量コンタクト領域２７ｃとなり、その上面にはソース／ドレインの一方となる不純物拡散層１９ｂが設けられている。
【０００８】
不純物拡散層１９ａとゲート絶縁膜１５と第１ワード線ＷＬ１と不純物拡散層１８とで第１セルトランジスタＴｒ１が構成される。また、不純物拡散層１８とゲート絶縁膜１５と第２ワード線ＷＬ２と不純物拡散層１９ｂとで第２セルトランジスタＴｒ２が構成される。図１０で述べたのと同様に、第１ダミーワード線ＤＷＬ１、第１ワード線ＷＬ１、第２ワード線ＷＬ２、第２ダミーワード線ＤＷＬ２の各々のＸ’方向の幅と、第１容量コンタクト領域２７ａ、ＢＬコンタクト領域２２、第２容量コンタクト領域２７ｃの各々のＸ’方向の幅とは、いずれも等しい値となっている。
【０００９】
半導体基板１１の上面を覆うように、全面に第１層間絶縁膜２１が設けられている。第１層間絶縁膜２１上には、ＢＬコンタクト領域２２ａにおいて不純物拡散層１８に接続されるＢＬ（ビット線）２３ａが設けられる。ＢＬ２３ａの上面にはカバー絶縁膜２３ｂが設けられている。ＢＬ２３ａの側壁を覆うように、全面にライナー絶縁膜２４が設けられる。ライナー絶縁膜２４上には、隣接するＢＬ間に形成されている凹部空間を埋設する埋設絶縁膜２５が設けられている。埋設絶縁膜２５上には第２層間絶縁膜２６が設けられる。
【００１０】
第２層間絶縁膜２６、埋設絶縁膜２５、ライナー絶縁膜２４及び第１層間絶縁膜２１を貫通して、第１及び第２容量コンタクト領域２７ａ及び２７ｃの上面、すなわち不純物拡散層１９ａ及び１９ｂに各々接続される第１及び第２容量コンタクトプラグ２７ｂ、２７ｄが設けられている。第１及び第２容量コンタクトプラグ２７ｂ、２７ｄ上には容量コンタクトパッド２８が接続されている。容量コンタクトパッド２８を覆うように、第３層間絶縁膜２９が設けられる。容量コンタクトパッド２８上の第３層間絶縁膜２９にはシリンダホール３０が設けられ、シリンダホール３０の内面を覆うように下部電極３１が設けられる。下部電極３１の内表面を覆う容量絶縁膜３２及び容量絶縁膜３２上に上部電極３３が設けられてキャパシタを構成している（非特許文献１）。
【先行技術文献】
【非特許文献】
【００１１】
【非特許文献１】Ｔ．Ｓｃｈｌｏｅｓｓｅｒ，ｅｔ  ａｌ，”Ａ  ６Ｆ２  Ｂｕｒｉｅｄ  Ｗｏｒｄｌｉｎｅ  ＤＲＡＭ  Ｃｅｌｌ  ｆｏｒ  ４０ｎｍ  ａｎｄ  Ｂｅｙｏｎｄ”，ｐｐ．８０９−８１２，ＩＥＤＭ  ２００８
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上記の半導体装置では、各々のダミーワード線用の溝１４ａ及びワード線用の溝１４ｂの内面を覆うゲート絶縁膜１５を介して、第１ダミーワード線ＤＷＬ１、第１ワード線ＷＬ１、第２ワード線ＷＬ２及び第２ダミーワード線ＤＷＬ２が溝の底部に設けられている。このゲート絶縁膜１５の膜厚は全て等しく構成されている。そのため、ダミーワード線寄生トランジスタＤＴｒ１及びＤＴｒ２がオンする閾値電圧はセルトランジスタＴｒ１、Ｔｒ２の閾値電圧と同じである。そのため、上記の半導体装置は、十分な素子分離を保つのに必要な電圧を供給することができず、セルトランジスタＴｒ１、Ｔｒ２のデータ保持特性を良くすること、及び電流を増加させることができなくなってしまうという問題を有している。
【００１３】
本発明はこのような問題を解消するのに有効な半導体装置及びその製造方法を提供しようとするものである。
【課題を解決するための手段】
【００１４】
本発明の態様によれば、半導体基板上に素子分離領域を形成して、該素子分離領域で囲まれた、半導体基板からなる活性領域を形成する工程と、前記半導体基板をエッチングして、埋め込みダミーワード線用の溝及び埋め込みワード線用の溝を形成する工程と、前記埋め込みダミーワード線用の溝に寄生トランジスタ用の第１のゲート絶縁膜を形成する工程と、前記埋め込みワード線用の溝にメモリセルトランジスタ用の第２のゲート絶縁膜を形成する工程と、を含み、前記第１のゲート絶縁膜の膜厚を前記第２のゲート絶縁膜の膜厚よりも厚くしたことを特徴とする半導体装置の製造方法が提供される。なお、前記第１のゲート絶縁膜の膜厚を前記第２のゲート絶縁膜の膜厚よりも厚くすることは、前記埋め込みダミーワード線用の溝及び埋め込みワード線用の溝を含む前記半導体基板の活性領域上に前記寄生トランジスタ用の前記第１のゲート絶縁膜を形成する工程と、前記寄生トランジスタ用の前記第１のゲート絶縁膜を残し、前記埋め込みワード線用の溝を覆っている前記第１のゲート絶縁膜を除去する工程と、前記第１のゲート絶縁膜を除去したあとの前記埋め込みワード線用の溝に前記メモリセルトランジスタ用の前記第２のゲート絶縁膜を形成する工程と、を実行することで実現することができる。
【００１５】
本発明の別の態様によれば、半導体基板と、該半導体基板に、互いに平行に延在するように形成された２本の隣接埋め込みワード線と、該２本の埋め込みワード線を間にしてこれらの両側にそれぞれ該埋め込みワード線と平行に延在するように前記半導体基板に形成された埋め込みダミーワード線と、を含み、前記埋め込みダミーワード線は寄生トランジスタを形成するためのものであって前記半導体基板に形成された埋め込みダミーワード線用の溝の底部に第１のゲート絶縁膜を介して形成され、前記埋め込みワード線はメモリセルトランジスタを形成するためのものであって前記半導体基板に形成された埋め込みワード線用の溝の底部に第２のゲート絶縁膜を介して形成されており、前記第１のゲート絶縁膜の膜厚は前記第２のゲート絶縁膜の膜厚よりも大きいことを特徴とする半導体装置が提供される。
【発明の効果】
【００１６】
本発明によれば、埋め込みダミーワード線用の溝に形成する第１のゲート絶縁膜の厚さを、埋め込みワード線用の溝に形成する第２のゲート絶縁膜よりも大きく構成している。そのため、ダミーワード線寄生トランジスタがオンする閾値電圧が高くなり、メモリセルトランジスタに比べ供給する電圧を高く設定しても寄生トランジスタがオンすることがない。それにより、メモリセルトランジスタのデータ保持特性を向上させること、及び電流を増加させることができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施形態による半導体装置としてＤＲＡＭのメモリセルを示す平面図である。
【図２】図１のＡ−Ａ断面図であり、キャパシタの形成が終了した時点の構造を示す。
【図３】図１、図２に示した半導体装置の製造方法を、図１におけるＡ−Ａ断面について工程順に説明するための図である。
【図４】図３に続く工程を説明するための断面図である。
【図５】図４に続く工程を説明するための断面図である。
【図６】図５に続く工程を説明するための断面図である。
【図７】図６に続く工程を説明するための断面図である。
【図８】図７に続く工程を説明するための断面図である。
【図９】図８に続く工程を説明するための断面図である。
【図１０】半導体装置の一例としてＤＲＡＭのメモリセルを示す平面図である。
【図１１】図１０のＢ−Ｂ断面図であり、キャパシタの形成が終了した時点の構造を示す。
【発明を実施するための形態】
【００１８】
（実施例１）
図１〜図９を参照して、本発明の実施形態による半導体装置１０の製造方法について説明する。図１は半導体装置１０としてＤＲＡＭのメモリセルを示す平面図である。図２は図１のＡ−Ａ断面図であり、キャパシタの形成が終了した時点の構造を示す。図１、図２においては、説明を簡単にするために、図１０、図１１と同じ要素には同じ参照番号を付している。図３〜図９は半導体装置１０の主要部の製造工程を順に断面図で示している。
【００１９】
図１において、半導体装置１０はＤＲＡＭのメモリセルを構成する。図１では、半導体基板上のＸ−Ｙ平面においてＸ方向とある角度をなすＸ’方向を設定している。半導体（シリコン）基板１１（図２）上において、Ｘ’方向に連続して延在する素子分離領域１２と、同じくＸ’方向に連続して延在する活性領域１３とがＹ方向に交互に等間隔、等ピッチで複数配置されている。素子分離領域１２は溝に埋設した素子分離絶縁膜で構成されている。図１では、複数の素子分離領域１２及び複数の活性領域１３に跨って、Ｙ方向に連続して延在する第１埋め込みワード線（以下、第１ワード線と呼ぶ）ＷＬ１、第２埋め込みワード線（以下、第２ワード線と呼ぶ）ＷＬ２及び第３埋め込みワード線（以下、第３ワード線と呼ぶ）ＷＬ３が配置されている。
【００２０】
また、第１ワード線ＷＬ１及び第２ワード線ＷＬ２を挟むように第１埋め込みダミーワード線（以下、第１ダミーワード線と呼ぶ）ＤＷＬ１及び第２埋め込みダミーワード線（以下、第２ダミーワード線と呼ぶ）ＤＷＬ２が配置されている。各々のダミーワード線ＤＷＬは、各々のワード線ＷＬと同じ構造で構成されるが、寄生トランジスタＤＴｒ１、ＤＴｒ２をオフ状態に保つことにより連続する帯状の活性領域１３を複数の独立した活性領域に分割する機能を有する。具体的には、第１ダミーワード線ＤＷＬ１と第２ダミーワード線ＤＷＬ２の間に位置する活性領域１３は第１活性領域１３ａとなり、第２ダミーワード線ＤＷＬ２の右側に位置する活性領域１３は第２活性領域１３ｂとなっている。
【００２１】
第１活性領域１３ａは、第１ダミーワード線ＤＷＬ１に隣接して配置される第１容量コンタクト領域２７ａと、第１容量コンタクト領域２７ａに隣接して配置される第１ワード線ＷＬ１と、第１ワード線ＷＬ１に隣接して配置される第１ＢＬコンタクト領域２２ａと、第１ＢＬコンタクト領域２２ａに隣接して配置される第２ワード線ＷＬ２と、第２ワード線ＷＬ２に隣接して配置される第２容量コンタクト領域２７ｃと、で構成されている。
【００２２】
第１容量コンタクト領域２７ａと、第１ワード線ＷＬ１と、第１ＢＬコンタクト領域２２ａと、で第１セルトランジスタＴｒ１が構成され、第１ＢＬコンタクト領域２２ａと、第２ワード線ＷＬ２と、第２容量コンタクト領域２７ｃと、で第２セルトランジスタＴｒ２が構成されている。
【００２３】
上記の構成においては、第１ダミーワード線ＤＷＬ１、第１ワード線ＷＬ１、第２ワード線ＷＬ２、第２ダミーワード線ＤＷＬ２の各々のＸ方向の幅Ｄと、第１容量コンタクト領域２７ａ、第１ＢＬコンタクト領域２２ａ、第２容量コンタクト領域２７ｃ、第３容量コンタクト領域２７ｅの各々のＸ方向の幅Ｗとは、いずれも等しい値となっている。
【００２４】
本実施例のメモリセルは、上記第１活性領域１３ａの構成がダミーワード線ＤＷＬを介してＸ’方向に複数配置されて構成される。
【００２５】
第２ダミーワード線ＤＷＬ２は、隣接して配置された二つのセルトランジスタを構成する各々の容量コンタクト領域を電気的に分離する機能を有する。すなわち、第２ダミーワード線ＤＷＬ２は、第２セルトランジスタＴｒ２を構成する第２容量コンタクト領域２７ｃと、第３セルトランジスタＴｒ３を構成する第３容量コンタクト領域２７ｅと、に各々接して挟まれる位置に配置される構成となっている。したがって、第２ダミーワード線ＤＷＬ２は、寄生トランジスタＤＴｒ２をオフ状態に保つことにより、隣接して配置された二つのセルトランジスタを構成する各々の容量コンタクト領域（２７ｃ、２７ｅ）を電気的に分離する機能を有する。第１ダミーワード線ＤＷＬ１、第１ワード線ＷＬ１、第２ワード線ＷＬ２、第２ダミーワード線ＤＷＬ２、第３ワード線ＷＬ３は、各々Ｘ方向の中心点を通るＹ方向の中心線を有しており、それらの中心線は互いに等ピッチ間隔で配置される構成となっている。
【００２６】
次に、図２の断面図をも参照して説明する。半導体基板１１に、トランジスタのゲート電極を兼ねるワード線用の溝１４ｂが設けられている。また、各々の活性領域１３の延在方向に隣接するセルトランジスタ間を、寄生トランジスタをオフ状態に保つことにより素子分離するダミーワード線用の溝１４ａが設けられている。各々のダミーワード線用の溝１４ａ及びワード線用の溝１４ｂの内面を覆うゲート絶縁膜１５ａ、１５ｂを介して、第１ダミーワード線ＤＷＬ１、第１ワード線ＷＬ１、第２ワード線ＷＬ２、第２ダミーワード線ＤＷＬ２、及び第３ワード線ＷＬ３が各々の溝の底部に設けられている。ダミーワード線用の溝１４ａを覆うゲート絶縁膜１５ａの膜厚はワード線用の溝１４ｂを覆うゲート絶縁膜１５ｂより厚くされている。
【００２７】
さらに各々のワード線及び各々のダミーワード線の上面を覆い、且つ、各々の溝を埋設してキャップ絶縁膜１７が設けられている。第１ダミーワード線ＤＷＬ１と第１ワード線ＷＬ１の間に位置する半導体ピラーは第１容量コンタクト領域２７ａ（図１）となり、その上面にはソース／ドレインの一方となる不純物拡散層１９ａが設けられている。第１ワード線ＷＬ１と第２ワード線ＷＬ２の間に位置する半導体ピラーは第１ＢＬコンタクト領域２２ａ（図１）となり、その上面にはソース／ドレインの他の一方となる不純物拡散層１８が設けられている。また、第２ワード線ＷＬ２と第２ダミーワード線ＤＷＬ２の間に位置する半導体ピラーは第２容量コンタクト領域２７ｃ（図１）となり、その上面にはソース／ドレインの一方となる不純物拡散層１９ｂが設けられている。さらに、第２ダミーワード線ＤＷＬ２と第３ワード線ＷＬ３の間に位置する半導体ピラーは第３容量コンタクト領域２７ｅとなり、その上面にはソース／ドレインの一方となる不純物拡散層１９ｃが設けられている。
【００２８】
不純物拡散層１９ａとゲート絶縁膜１５ｂと第１ワード線ＷＬ１と不純物拡散層１８とで第１セルトランジスタＴｒ１（図１）が構成される。また、不純物拡散層１８とゲート絶縁膜１５ｂと第２ワード線ＷＬ２と不純物拡散層１９ｂとで第２セルトランジスタＴｒ２（図１）が構成される。さらに、不純物拡散層１９ｃとゲート絶縁膜１５ｂと第３ワード線ＷＬ３と不純物拡散層（図示せず）とで第３セルトランジスタＴｒ３（図１）が構成される。
【００２９】
半導体基板１１の上面を覆うように、全面に第１層間絶縁膜２１が設けられている。第１層間絶縁膜２１上には、第１ＢＬコンタクト領域２２ａ（図１）において不純物拡散層１８に接続されるＢＬ（ビット線）２３ａが設けられる。ＢＬ２３ａの上面にはカバー絶縁膜２３ｂが設けられている。ＢＬ２３ａの側壁を覆うように、全面にライナー絶縁膜２４が設けられる。ライナー絶縁膜２４上には、隣接するＢＬ間に形成されている凹部空間を埋設する埋設絶縁膜２５が設けられている。埋設絶縁膜２５上には第２層間絶縁膜２６が設けられる。
【００３０】
第２層間絶縁膜２６、埋設絶縁膜２５、ライナー絶縁膜２４及び第１層間絶縁膜２１を貫通して、第１、第２及び第３容量コンタクト領域２７ａ、２７ｃ及び２７ｅ（図１）の上面、すなわち不純物拡散層１９ａ、１９ｂ、及び１９ｃに各々接続される第１、第２及び第３容量コンタクトプラグ２７ｂ、２７ｄ、２７ｆが設けられている。第１、第２及び第３容量コンタクトプラグ２７ｂ、２７ｄ、２７ｆ上には容量コンタクトパッド２８が接続されている。容量コンタクトパッド２８を覆うように、第３層間絶縁膜２９が設けられる。容量コンタクトパッド２８上の第３層間絶縁膜２９にはシリンダホール３０が設けられ、容量コンタクトパッド２８の上面とシリンダホール３０の内面を覆うように下部電極３１が設けられる。下部電極３１の内表面を覆うように容量絶縁膜３２が設けられると共に、容量絶縁膜３２上に上部電極３３が設けられてキャパシタを構成している。
【００３１】
上記の半導体装置では、ダミーワード線用の溝１４ａの内面を覆うゲート絶縁膜１５ａを介して、第１ダミーワード線ＤＷＬ１、第２ダミーワード線ＤＷＬ２が溝１４ａの底部に設けられている。また、ワード線用の溝１４ｂの内面を覆うゲート絶縁膜１５ｂを介して、第１ワード線ＷＬ１、第２ワード線ＷＬ２及び第３ワード線ＷＬ３が溝１４ｂの底部に設けられている。特に、ゲート絶縁膜１５ａの膜厚はゲート絶縁膜１５ｂより厚く構成されている。そのため、ダミーワード線寄生トランジスタＤＴｒ１及びＤＴｒ２（図１）がオンする閾値電圧が高くなり、セルトランジスタＴｒ１、Ｔｒ２に比べ供給する電圧を高く設定しても寄生トランジスタＤＴｒ１及びＤＴｒ２がオンすることがない。それにより、セルトランジスタＴｒ１、Ｔｒ２のデータ保持特性を向上させること、及び電流を増加させることができる。
【００３２】
次に、図３〜図９を用いて、図１、図２に示した半導体装置の製造方法について説明する。図３〜図９は、図１におけるＡ−Ａ断面図を示している。
【００３３】
まず、半導体基板の上に、周知のＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により、酸化シリコン膜からなる絶縁膜で埋設された素子分離領域を形成する。これにより、素子分離領域で囲まれ、半導体基板からなる活性領域が形成される。
【００３４】
次に、半導体基板１１上の全面に酸化シリコン膜からなるパッド酸化膜２を形成し、このパッド酸化膜２を通して、Ｎウェル領域及びＰウェル領域を公知の方法で形成する。その後、半導体基板１１上にシリコン窒化膜等を堆積し、レジスト（図示せず）にてダミーワード線用の溝及びワード線用の溝を形成するためのハードマスク３をパターニングする（図３）。
【００３５】
次に、図４に示すように半導体基板１１をドライエッチングによってエッチングし、ダミーワード線用の溝１４ａ及びワード線用の溝１４ｂを形成する。
【００３６】
次に、図５に示すように半導体基板１１の活性領域上に熱酸化及び窒化プロセス等を用いて寄生トランジスタＤＴｒ１及びＤＴｒ２用のゲート絶縁膜１５ａを形成する。
【００３７】
次に、図６に示すように、ダミーワード線用の溝１４ａをレジスト５にてマスクして、寄生トランジスタＤＴｒ１及びＤＴｒ２用のゲート絶縁膜１５ａを残し、ワード線用の溝１４ｂを覆っているゲート絶縁膜１５ａをフッ酸含有溶液にて除去する。その後、レジスト５は除去される。
【００３８】
次に、図７に示すように、寄生トランジスタＤＴｒ１及びＤＴｒ２用のゲート絶縁膜１５ａをフッ酸含有溶液にて除去したあとの半導体基板１１にセルトランジスタＴｒ１、Ｔｒ２用のゲート絶縁膜１５ｂを形成する。この時、寄生トランジスタＤＴｒ１及びＤＴｒ２用のゲート絶縁膜１５ａの膜厚の方がセルトランジスタＴｒ１、Ｔｒ２用のゲート絶縁膜１５ｂの膜厚よりも厚くなるようにされる。
【００３９】
次に、図８に示すようにタングステン等を、例えばＣＶＤ（Chemical Vapor deposition）法にて堆積させ、エッチバックすることにより、２つの溝１４ａ内にそれぞれダミーワード線ＤＷＬ１、ＤＷＬ２を形成し、３つの溝１４ｂ内にはそれぞれワード線ＷＬ1、ＷＬ２、ＷＬ３を形成する。そして、残存したタングステン上及びダミーワード線用の溝１４ａ、ワード線用の溝１４ｂの内壁を覆うように、図示はしていないがシリコン窒化膜等でライナー絶縁膜を例えばＣＶＤ法にて形成する。続いて、ライナー絶縁膜上に埋込絶縁膜１７を堆積する。その後、ＣＭＰ（Chemical Mechanical Polishing）を行って、ライナー絶縁膜が露出するまで表面を平坦化した後に、エッチングによってマスク用のシリコン窒化膜及び埋込絶縁膜１７とライナー絶縁膜の一部を除去し、埋込絶縁膜１７の表面が、半導体基板１１のシリコンピラー上面と概略同程度の高さになるようにする。これにより、埋込ワード線及び素子分離用の埋込配線が形成される。
【００４０】
そして、半導体基板１１上を覆うように、シリコン酸化膜等を、例えばＣＶＤ法を用いて第１層間絶縁膜２１として形成する。
【００４１】
次に、図９に示すようにフォトリソグラフィ技術及びドライエッチング技術を用いて、第１層間絶縁膜２１の一部を除去し、第１ＢＬコンタクト領域２２ａの上面に接続するビットコンタクトを形成する。ビットコンタクトは、ワード線ＷＬ1、ＷＬ２、ＷＬ３と同じ方向（図１のＹ方向）に延在するライン状の開口パターンとして形成される。ビットコンタクトのパターンと活性領域の交差した部分では、半導体基板１１表面が露出する。ビットコンタクトを形成した後に、Ｎ型不純物（砒素等）をイオン注入し、シリコン基板表面近傍にＮ型不純物拡散層を形成する。形成したＮ型不純物拡散層は、トランジスタのソース／ドレイン領域（不純物拡散層１８）として機能する。
【００４２】
その後、ポリシリコン膜、タングステン膜、シリコン窒化膜等の積層膜を例えばＣＶＤ法にて形成する。そして、フォトリソグラフィ技術及びドライエッチング技術を用いてライン形状にパターニングし、ＢＬ（ビット線）２３ａを形成する。ＢＬ２３ａは、ワード線ＷＬ１、ＷＬ２、ＷＬ３と交差する方向（図１のＸ方向）に延在するパターンとして形成される。ビットコンタクト内で露出しているシリコン基板表面部分で、ＢＬ下層のポリシリコン膜とソース／ドレイン領域（不純物拡散層１８）とが接続される。
【００４３】
次に、図２に示すように、ＢＬ２３ａの側面を覆うシリコン窒化膜を形成した後に、その上面を覆うライナー絶縁膜２４をシリコン窒化膜等で例えばＣＶＤ法を用いて形成する。
【００４４】
ＢＬ間のスペース部を充填するように、塗布膜であるＳＯＤ(Spin On Dielectric)膜（埋設絶縁膜）２５を堆積した後に、高温の水蒸気（Ｈ２Ｏ）雰囲気中でアニール処理を行い、固体の膜に改質する。ライナー絶縁膜２４の上面が露出するまでＣＭＰを行って平坦化した後に、第２層間絶縁膜２６として、例えばＣＶＤ法で形成したシリコン酸化膜を形成し、ＳＯＤ膜２５の表面を覆う。
【００４５】
その後、フォトリソグラフィ技術及びドライエッチング技術を用いて、容量コンタクト２７を形成する。容量コンタクト２７と活性領域１３（図１）の交差している部分で、シリコン基板表面が露出する。そして、Ｎ型不純物（リン等）をイオン注入し、活性領域１３表面近傍にＮ型不純物拡散層を形成する。形成したＮ型不純物拡散層は、トランジスタのソース／ドレイン領域１９ａ、１９ｂ、１９ｃとして機能する。
【００４６】
次に、容量コンタクト２７の内部を埋め込むように、タングステン等の導電性材料を例えばＣＶＤ法を用いて埋め込む。続いて、第２層間絶縁膜２６上の余剰な上記導電性材料を例えばＣＭＰにより除去し、容量コンタクト内部に残した導電性材料で容量コンタクトプラグ２７ｂ、２７ｄ、２７ｆを形成する。次に第２層間絶縁膜２６上にタングステン等の配線材料層を形成した後、公知のリソグラフィー技術、エッチング技術によって、上記配線材料層を加工し、上記容量コンタクトプラグに接続する容量コンタクトパッド２８を形成する。
【００４７】
容量コンタクトパッド２８上を覆うように、シリコン窒化膜を用いてストッパー膜を形成したのちに、シリコン酸化膜等で第３層間絶縁膜２９を形成する。
【００４８】
その後、容量コンタクトパッド２８の上面を露出させるように、第３層間絶縁膜２９及びシリコン窒化膜を貫通する開口（シリンダホール）３０を形成した後に、開口の内壁を覆うように窒化チタン等でキャパシタ素子の下部電極３１を形成する。続いて、下部電極３１の表面を覆うように容量絶縁膜３２を形成した後に、窒化チタン等でキャパシタ素子の上部電極３３を形成する。
【００４９】
その後、図示していないが配線形成工程を繰り返すことで多層配線を形成し、半導体装置１０を形成する。
【００５０】
上記半導体装置の製造方法の実施例では、ダミーワード線用の溝１４ａの内面を覆うゲート絶縁膜１５ａを介して、第１ダミーワード線ＤＷＬ１、及び第２ダミーワード線ＤＷＬ２が溝１４ａの底部に設けられている。一方、ワード線用の溝１４ｂの内面を覆うゲート絶縁膜１５ｂを介して、第１ダワード線ＷＬ１、第２ワード線ＷＬ２及び第３ワード線ＷＬ３が溝１４ｂの底部に設けられている。特に、ゲート絶縁膜１５ａの膜厚はゲート絶縁膜１５ｂより厚く構成されている。そのため、ダミーワード線寄生トランジスタＤＴｒ１及びＤＴｒ２がオンする閾値電圧が高くなり、セルトランジスタＴｒ１、Ｔｒ２に比べ供給する電圧を高く設定しても寄生トランジスタＤＴｒ１及びＤＴｒ２がオンすることがない。それにより、セルトランジスタＴｒ１、Ｔｒ２のデータ保持特性を向上させること、及び電流を増加させることができる。
【００５１】
以上、本発明を好ましい実施例を挙げて説明したが、本発明は上記実施例に限定されるものではない。本発明の構成や詳細には、請求項に記載された本発明の精神や範囲内で当業者が理解し得る様々な変更をすることができる。
【００５２】
本発明は、埋め込みワード線構造を用いた電気的素子分離を用いているＤＲＡＭに適している。
【符号の説明】
【００５３】
１０    半導体装置
ＷＬ１，ＷＬ２，ＷＬ３    埋め込みワード線
ＤＷＬ１，ＤＷＬ２    埋め込みダミーワード線
ＢＬ２３ａ    ビット線
１１    半導体基板
１４ａ    埋め込みダミーワード線用の溝
１４ｂ    埋め込みワード線用の溝
１５ａ，１５ｂ    ゲート絶縁膜
１８，１９ａ，１９ｂ，１９ｃ    不純物拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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