(57)【要約】【課題】新たなリードパラメータで不揮発性メモリ装置をリードするリードリトライを行う方法、該方法を行う装置を提供する。【解決手段】リードリトライ動作及び／またはその部属的なリードリトライ動作は、リードリトライ動作が保証（ｗａｒｒａｎｔｅｄ）されるか否かを判断する前に初期化されるか、完了することができる。例えば、ＮＡＮＤフラッシュメモリ装置のページは、新たなリード電圧レベルをページのワードラインに印加して、リードリトライ動作でリードされうる。例えば、リードリトライ動作は、エラー訂正動作でターゲットページのデータの以前リードページのエラーを訂正不能と判断される前に、ターゲットページで行われる。【選択図】図１０Ａ
2013073669.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリ装置に、前記不揮発性メモリ装置の第１ページに対する第１リード（ｒｅａｄ）を行わせるために、第１リード命令を発行（ｉｓｓｕｅ）する段階と、
前記第１リードによる（ｒｅｓｕｌｔ  ｆｒｏｍ）第１リードページのデータを受信する段階と、
前記第１リードによる前記第１リードページのデータが、エラー訂正回路（ＥＣＣ）によって修正されなくても良いエラーを有するか否かを判断する段階と、
前記判断段階に応答して、前記不揮発性メモリ装置に、前記第１リード遂行に使われた動作パラメータと他の動作パラメータで前記第１ページに対する第２リードを行わせるために、第２リード命令を発行する段階と、
前記第２リードによる第２リードページのデータを受信する段階と、
前記第２リードによる前記第２リードページのデータが、エラー訂正回路（ＥＣＣ）によって修正されなくても良いエラーを有するか否かを分析する段階と、
前記分析する段階を完了する前に、前記不揮発性メモリ装置に、前記第１リード遂行に使われた動作パラメータ及び前記第２リード遂行に使われた動作パラメータと他の動作パラメータで前記第１ページに対する第３リードを行わせるために、第３リード命令を発行する段階と、
を含む不揮発性メモリ装置の動作方法。
【請求項２】
前記第３リード命令は、
前記第２リードによる前記第２リードページからのデータ受信を完了する前に発行する請求項１に記載の不揮発性メモリ装置の動作方法。
【請求項３】
前記第３リード命令は、
前記第２リードによる第２リードページのデータのうちのあるデータ（ａｎｙ  ｄａｔａ）を受信する前に発行される請求項１に記載の不揮発性メモリ装置の動作方法。
【請求項４】
前記第１ページは、第１物理的ページ（ｐｈｙｓｉｃａｌ  ｐａｇｅ）に保存され、
前記動作パラメータは、前記第１物理的ページの複数のメモリセルのそれぞれのメモリセルデータを判定するために、前記不揮発性メモリ装置によって使われるリード基準電圧の大きさ（ｍａｇｎｉｔｕｄｅ）を表わす請求項１に記載の不揮発性メモリ装置の動作方法。
【請求項５】
前記第１ページは、第１物理的ページに保存され、
前記不揮発性メモリ装置は、ＮＡＮＤフラッシュメモリ装置であり、
前記動作パラメータは、
前記第１物理的ページの複数のメモリセルのそれぞれのメモリセルデータを判定するために、前記不揮発性メモリ装置の前記第１物理的ページのワードラインに印加されるリード基準電圧の大きさを表わす請求項１に記載の不揮発性メモリ装置の動作方法。
【請求項６】
前記第１ページは、第１物理的ページに保存され、
前記不揮発性メモリ装置は、マルチレベルセル（ＭＬＣ）ＮＡＮＤフラッシュメモリであり、
前記第２リード命令及び前記第３リード命令のそれぞれは、
前記不揮発性フラッシュメモリが、前記不揮発性メモリ装置の前記第１物理的ページのワードラインに連続して印加される２つの新たなリード基準電圧であって、前記相応するリード動作の間に、前記マルチレベルセルＮＡＮＤフラッシュメモリをリードするように命令する請求項１に記載の不揮発性メモリ装置の動作方法。
【請求項７】
前記第２リード命令及び前記第３リード命令は、リードリトライ命令であり、
前記命令は、
前記相応する動作パラメータを表わす値を含む請求項１に記載の不揮発性メモリ装置の動作方法。
【請求項８】
前記第２リードと関連して、前記第２リード命令に含まれた前記相応する動作パラメータを表わした値及び前記第３リードに関連して、前記第３リード命令に含まれた前記相応する動作パラメータを表わした値をリードリトライテーブルから探し出す（ｒｅｔｒｉｅｖｅ）請求項７に記載の不揮発性メモリ装置の動作方法。
【請求項９】
前記メモリコントローラは、
前記第１リード命令、前記第２リード命令、及び前記第３リード命令を発行し、前記リードリトライテーブルを含む請求項８に記載の不揮発性メモリ装置の動作方法。
【請求項１０】
前記第２リード命令及び前記第３リード命令のそれぞれは、如何なるアドレス情報も含まない請求項１に記載の不揮発性メモリ装置の動作方法。
【請求項１１】
前記第２リード命令を発行する前に、前記第２リードに使われた前記動作パラメータが、前記不揮発性メモリ装置でセッティングされるように動作させる第１レベルセット命令を発行する段階と、
前記第３リード命令を発行する前に、前記第３リードに使われた前記動作パラメータが、前記不揮発性メモリ装置でセッティングされるように動作させる前記第２レベルセット命令を発行する段階と、
をさらに含む請求項１に記載の不揮発性メモリ装置の動作方法。
【請求項１２】
前記第１レベルセット命令及び前記第２レベルセット命令のそれぞれを発行する前に、前記不揮発性メモリ装置のメモリアレイがリード動作を行うか否かを判断する段階をさらに含む請求項１１に記載の不揮発性メモリ装置の動作方法。
【請求項１３】
第１リードページのデータを得るために、ＮＡＮＤフラッシュメモリ装置の前記第１ページを第１リードする段階と、
引き続き前記第１ページのリードされたデータに対するエラー訂正動作を完了する前に、リード命令を発行する段階と、を含み、
前記リード命令は、
少なくとも１回調整されたリード電圧によって、前記第１ページを第２リードさせるリード命令であるＮＡＮＤフラッシュメモリ装置の動作方法。
【請求項１４】
第１ページのデータをリードして得るために、第１リード動作パラメータで不揮発性メモリ装置のページを第１リードし、前記第１ページのリードされたデータを前記不揮発性メモリ装置の第１レジスタに保存する段階と、
前記第１ページのリードされたデータを前記第１レジスタから前記不揮発性メモリ装置の第２レジスタに伝送する段階と、
前記第１ページのリードされたデータを前記第２レジスタからメモリコントローラに伝送する段階と、
前記第１ページのリードされたデータを前記第２レジスタから前記メモリコントローラに伝送する間に、前記ページのデータを前記第１リード動作パラメータと他の第２リード動作パラメータで再び第２リードする段階と、
を含む不揮発性メモリ装置の動作方法。
【請求項１５】
前記第１及び第２リード動作パラメータは、
前記当該リード動作で前記ページの複数のメモリセルのそれぞれに保存されたメモリセルデータを判断するために、前記不揮発性メモリ装置によって使われる第１リード基準電圧及び第２リード基準電圧である請求項１４に記載の不揮発性メモリ装置の動作方法。
【請求項１６】
前記不揮発性メモリ装置は、
ＮＡＮＤフラッシュメモリ装置であり、
前記ページは、
前記ＮＡＮＤフラッシュメモリの第１物理的ページに保存され、
前記不揮発性メモリ装置の動作方法は、
前記第１物理的ページの複数のメモリセルのそれぞれを判断するための前記第１リード段階の間に、前記第１リード基準電圧を前記第１物理的ページのワードラインに印加する段階と、
前記第１物理的ページの複数のメモリセルのそれぞれを判断するための前記第２リード段階の間に、第２リード基準電圧を前記第１物理的ページのワードラインに印加する段階と、
をさらに含む請求項１５に記載の不揮発性メモリ装置の動作方法。
【請求項１７】
前記不揮発性メモリ装置は、
マルチレベルセル（ＭＬＣ）ＮＡＮＤフラッシュメモリ装置であり、
前記ページは、
前記ＮＡＮＤフラッシュメモリ装置の第１物理的ページに保存され、
前記不揮発性メモリ装置の動作方法は、
前記第１物理的ページの複数のメモリセルのそれぞれを判断するための前記第１リード段階の間に、前記第１リード基準電圧を含んだリード基準電圧の第１セットを前記第１物理的ページのワードラインに印加する段階と、
前記第１物理的ページの複数のメモリセルのそれぞれを判断するための前記第２リード段階の間に、第２リード基準電圧を含んだリード基準電圧の第２セットを前記第１物理的ページのワードラインに印加する段階と、をさらに含み、
前記リード基準電圧の第２セットは、前記リード基準電圧の第１セットと異なる請求項１６に記載の不揮発性メモリ装置の動作方法。
【請求項１８】
前記第２リーディングを行うように、前記不揮発性メモリ装置に指示するリードリトライ命令を受信する段階をさらに含む請求項１４に記載の不揮発性メモリ装置の動作方法。
【請求項１９】
前記リードリトライ命令は、
前記第２リード動作パラメータを表わす値を含む命令である請求項１８に記載の不揮発性メモリ装置の動作方法。
【請求項２０】
前記リードリトライ命令は、
如何なるアドレス情報も含んでいない命令である請求項１８に記載の不揮発性メモリ装置の動作方法。
【請求項２１】
前記不揮発性メモリ装置に、前記第２リード動作パラメータをセッティングするように動作させる第１レベルセット命令を受信する段階をさらに含む請求項１４に記載の不揮発性メモリ装置の動作方法。
【請求項２２】
第１リードページデータを得るために、ＮＡＮＤフラッシュメモリの第１ページを第１リードする段階と、
引き続き前記第１リードページデータに対するエラー訂正動作を完了する前に、少なくとも１つの調整されたリード電圧で前記第１ページを第２リードさせるリード命令を発行する段階と、
を含むＮＡＮＤフラッシュメモリ装置の動作方法。
【請求項２３】
前記リード命令を発行する段階は、
前記第１リードによる前記第１リードページデータ全体を受信する前に発行される請求項２２に記載のＮＡＮＤフラッシュメモリ装置の動作方法。
【請求項２４】
前記リード命令を発行する段階は、
前記第１リードによる前記第１リードページデータのあるデータを受信する前に発行される請求項２２に記載のＮＡＮＤフラッシュメモリ装置の動作方法。
【請求項２５】
メモリアレイと、
リード命令を受信し、前記リード命令に応答して、前記メモリアレイのリード動作を初期化する命令回路と、
前記不揮発性メモリが追加的な命令を受け入れられないということを知らせる第１Ｒ／Ｂフラグを確固とし（ａｓｓｅｒｔ）、前記メモリアレイの状態を知らせる第２Ｒ／Ｂフラグを確固とするために、前記リード動作に応答するコントロール回路と、
前記第２Ｒ／Ｂフラグ信号が、前記リード動作に応答して、前記メモリアレイのビジー状態（ｂｕｓｙ  ｓｔａｔｕｓ）を知らせる時、前記不揮発性メモリ装置からデータを出力するデータバッファと、
を含む不揮発性メモリ装置。
【請求項２６】
前記コントロール回路は、
前記第１Ｒ／Ｂフラグ信号及び前記第２Ｒ／Ｂフラグ信号に応答するために、外部メモリコントローラから受信したリード状態命令に応答する請求項２５に記載の不揮発性メモリ装置。
【請求項２７】
インターフェースと、
ＮＡＮＤフラッシュメモリ装置の第１ページを第１リードし、前記第１リードによる第１リードページを前記インターフェースを通じて受信するための第１リード命令を含んだ命令を生成して、前記インターフェースを通じて前記命令を出力する命令回路と、
ビットエラーを訂正するために、前記インターフェースを通じて受信された前記第１リードページのデータを分析し、前記第１リードページのデータが訂正不能エラーを有しているか否かを判断するエラー訂正回路（ＥＣＣ）と、を含み、
前記命令回路は、
前記エラー訂正回路によって、前記第１リードページのデータが訂正不能エラーを有しているか否かを判断する動作が完了する前に、少なくとも１つの調整されたリード電圧で前記第１ページを第２リードさせるための第２リード命令を発行するメモリコントローラ。
【請求項２８】
前記命令回路は、
前記インターフェースを通じて前記第１リードページのデータ全体を受信する前に第２リード命令を発行する請求項２７に記載のメモリコントローラ。
【請求項２９】
前記命令回路は、
前記インターフェースを通じて前記第１リードページのデータのうちのあるデータを受信する前に第２リード命令を発行する請求項２７に記載のメモリコントローラ。
【請求項３０】
前記第２リード命令は、リードリトライ命令である請求項２７に記載のメモリコントローラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係り、さらに具体的には、データのリード性能を向上させうる不揮発性メモリ装置のデータリード方法及びそれを行う装置−例えば、メモリコントローラ、不揮発性メモリ装置及びメモリシステム−に関する。
【背景技術】
【０００２】
メモリ装置は、揮発性（ｖｏｌａｔｉｌｅ）メモリ装置と不揮発性メモリ（ｎｏｎ−ｖｏｌａｔｉｌｅ）装置とに分類される。
【０００３】
前記揮発性メモリ装置は、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）とＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などを含む。前記不揮発性メモリ装置は、フラッシュ（ｆｌａｓｈ）メモリ、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ）、及び抵抗性（ｒｅｓｉｓｔｉｖｅ）メモリを含む。
【０００４】
不揮発性メモリ装置、特に、フラッシュメモリ装置は、Ｐ／Ｅ（ｐｒｏｇｒａｍ／ｅｒａｓｅ）サイクルが多くなるにつれて、信頼性（ｒｅｌｉａｂｉｌｉｔｙ）が落ちる。前記フラッシュメモリ装置に保存されたデータのリード時に発生したエラーを訂正するために、ＥＣＣ回路（Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ  Ｃｏｄｅ）が使われ、ＥＣＣ回路でエラー訂正が難しいか、不可能である場合、データリードリトライ（ｒｅａｄ  ｒｅｔｒｙ）動作が行われる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする技術的な課題は、不揮発性メモリ装置のデータリード方法、及びそれを行う装置を提供するところにある。
【課題を解決するための手段】
【０００６】
前述した技術的課題を果たすための本発明の一実施形態による不揮発性メモリ装置の動作方法は、不揮発性メモリ装置に、前記不揮発性メモリ装置の第１ページに対する第１リード（ｒｅａｄ）を行わせるために、第１リード命令を発行（ｉｓｓｕｅ）する段階と、前記第１リードによる（ｒｅｓｕｌｔ  ｆｒｏｍ）第１リードページのデータを受信する段階と、前記第１リードによる前記第１リードページのデータが、エラー訂正回路（ＥＣＣ）によって修正されなくても良いエラーを有するか否かを判断する段階と、前記判断段階に応答して、前記不揮発性メモリ装置に、前記第１リード遂行に使われた動作パラメータと他の動作パラメータで前記第１ページに対する第２リードを行わせるために、第２リード命令を発行する段階と、前記第２リードによる第２リードページのデータを受信する段階と、前記第２リードによる前記第２リードページのデータが、エラー訂正回路（ＥＣＣ）によって修正されなくても良いエラーを有するか否かを分析する段階と、前記分析する段階を完了する前に、前記不揮発性メモリ装置に、前記第１リード遂行に使われた動作パラメータ及び前記第２リード遂行に使われた動作パラメータと他の動作パラメータで前記第１ページに対する第３リードを行わせるために、第３リード命令を発行する段階と、を含む。前記方法及びその代替方法を行う装置も、本発明を含んでいる。
【０００７】
前記第３リード命令は、前記第２リードによる前記第２リードページからのデータ受信を完了する前、または前記第２リードによる第２リードページのデータのうちのあるデータ（ａｎｙ  ｄａｔａ）を受信する前に実行されうる。
【０００８】
前記第１ページは、第１物理的ページ（ｐｈｙｓｉｃａｌ  ｐａｇｅ）に保存され、前記動作パラメータは、前記第１物理的ページの複数のメモリセルのそれぞれのメモリセルデータを判定するために、前記不揮発性メモリ装置によって使われるリード基準電圧の大きさ（ｍａｇｎｉｔｕｄｅ）を表すことができる。
【０００９】
前記不揮発性メモリ装置は、ＮＡＮＤフラッシュメモリ装置であり、前記動作パラメータは、前記第１物理的ページの複数のメモリセルのそれぞれのメモリセルデータを判定するために、前記不揮発性メモリ装置の前記第１物理的ページのワードラインに印加されるリード基準電圧の大きさを表すことができる。
【００１０】
前記第２リード命令と前記第３リード命令は、それぞれ相応するリード動作の間に、前記第１物理的ページのワードラインに連続して印加される２つの新たなリード基準電圧で前記ＭＬＣ  ＮＡＮＤフラッシュメモリ装置をリードするように、前記不揮発性フラッシュメモリ装置を制御することができる。
【００１１】
前記第２リード命令及び前記第３リード命令は、リードリトライ命令であり、前記リードリトライ命令は、ユニーク（ｕｎｉｑｕｅ）することができ、リードリトライ動作にユニークに命令コードと連関しうる。前記命令は、前記相応する動作パラメータを表わす値を含むか、含まないこともある。
【００１２】
前記第２リードと関連して、前記第２リード命令に含まれた前記相応する動作パラメータを表わした値及び前記第３リードに関連して、前記第３リード命令に含まれた前記相応する動作パラメータを表わした値をリードリトライテーブルから検索する（ｒｅｔｒｉｅｖｅ）ことができる。
【００１３】
前記第２リード命令及び前記第３リード命令のそれぞれは、如何なるアドレス情報も含まない。
【００１４】
前記方法及び装置は、第１レベルセット命令及び第２レベルセット命令を発行する前に、前記不揮発性メモリ装置のメモリアレイでのリード動作遂行の有無を判断することができる。
【００１５】
前述した技術的課題を解決するために、本発明の他の一実施形態によるＮＡＮＤフラッシュメモリ装置の動作方法は、第１リードページのデータを得るために、ＮＡＮＤフラッシュメモリ装置の前記第１ページを第１リードする段階と、引き続き前記第１ページのリードされたデータに対するエラー訂正動作を完了する前に、リード命令を発行する段階と、を含み、前記リード命令は、少なくとも１回調整されたリード電圧によって、前記第１ページを第２リードさせるリード命令であり得る。前記方法を行う装置も、本発明と類似していると言える。
【００１６】
前述した技術的課題を解決するために、本発明のさらに他の一実施形態による不揮発性メモリ装置の動作方法は、第１ページのデータをリードして得るために、第１リード動作パラメータで不揮発性メモリ装置のページを第１リードし、前記第１ページのリードされたデータを前記不揮発性メモリ装置の第１レジスタに保存する段階と、前記第１ページのリードされたデータを前記第１レジスタから前記不揮発性メモリ装置の第２レジスタに伝送する段階と、前記第１ページのリードされたデータを前記第２レジスタからメモリコントローラに伝送する段階と、前記第１ページのリードされたデータを前記第２レジスタから前記メモリコントローラに伝送する間に、前記ページのデータを前記第１リード動作パラメータと他の第２リード動作パラメータで再び第２リードする段階と、を含む。前記方法を行う装置も、本発明と類似していると言える。
【００１７】
前記不揮発性メモリ装置は、ＮＡＮＤフラッシュメモリ装置であり、前記ページは、前記ＮＡＮＤフラッシュメモリの第１物理的ページに保存され、前記不揮発性メモリ装置の動作方法は、前記第１物理的ページの複数のメモリセルのそれぞれを判断するための前記第１リード段階の間に、前記第１リード基準電圧を前記第１物理的ページのワードラインに印加する段階と、前記第１物理的ページの複数のメモリセルのそれぞれを判断するための前記第２リード段階の間に、第２リード基準電圧を前記第１物理的ページのワードラインに印加する段階と、をさらに含みうる。
【００１８】
前記不揮発性メモリ装置は、マルチレベルセル（ＭＬＣ）ＮＡＮＤフラッシュメモリ装置であり、前記ページは、前記ＮＡＮＤフラッシュメモリ装置の第１物理的ページに保存され、前記不揮発性メモリ装置の動作方法は、前記第１物理的ページの複数のメモリセルのそれぞれを判断するための前記第１リード段階の間に、前記第１リード基準電圧を含んだリード基準電圧の第１セットを前記第１物理的ページのワードラインに印加する段階と、前記第１物理的ページの複数のメモリセルのそれぞれを判断するための前記第２リード段階の間に、第２リード基準電圧を含んだリード基準電圧の第２セットを前記第１物理的ページのワードラインに印加する段階と、をさらに含み、前記リード基準電圧の第２セットは、前記リード基準電圧の第１セットと異なりうる。
【００１９】
前記リードリトライ命令は、リードリトライ動作のためのユニークな命令であり得る。前記リードリトライ命令は、前記第２リーディングを行うように、前記不揮発性メモリ装置に指示することができる。前記リードリトライ命令は、アップデートされるリード動作パラメータ（ら）を表わす値を含み、分離されたレベルセッティング命令は、アップデートされたリード動作パラメータを提供し、前記不揮発性メモリ装置は、アップデートされたリード動作パラメータ（ら）を決定するための情報に内部的にアクセスすることができる。一例として、リードリトライ命令は、如何なるアドレス情報も含んでいない。
【００２０】
前述した技術的課題を解決するために、本発明のさらに他の一実施形態によるＮＡＮＤフラッシュメモリ装置の動作方法は、第１リードページデータを得るために、ＮＡＮＤフラッシュメモリの第１ページを第１リードする段階と、引き続き前記第１リードページデータに対するエラー訂正動作を完了する前に、少なくとも１つの調整されたリード電圧で前記第１ページを第２リードさせるリード命令を発行する段階と、を含みうる。
【００２１】
前記リード命令を発行する段階は、前記第１リードによる前記第１リードページデータ全体及び／またはあるデータを受信する前に発行されうる。
【００２２】
前述した技術的課題を解決するために、本発明のさらに他の一実施形態による不揮発性メモリ装置は、第１物理的ページ、第１データレジスタ、第２データレジスタ、及び制御回路を含みうる。前記不揮発性メモリ装置は、第１リードページを得るために、ページに対する第１リードを行い、前記第１リードページを前記第１データレジスタに保存し、前記第１リードページのデータを前記第１データレジスタから前記第２データレジスタに伝送し、前記第１リードページのデータが、前記第２データレジスタに保存される時、第２リードを行い、前記第１リードページのデータを前記第２データレジスタから外部ソースに伝送する。
【００２３】
前述した技術的課題を解決するために、本発明のさらに他の一実施形態による不揮発性メモリ装置は、メモリアレイと、リード命令を受信し、前記リード命令に応答して、前記メモリアレイのリード動作を初期化する命令回路と、前記不揮発性メモリが追加的な命令を受け入れられないということを知らせる第１Ｒ／Ｂフラグを確固とし（ａｓｓｅｒｔ）、前記メモリアレイの状態を知らせる第２Ｒ／Ｂフラグを確固とするために、前記リード動作に応答するコントロール回路と、前記第２Ｒ／Ｂフラグが前記リード動作に応答して、前記メモリアレイのビジー状態（ｂｕｓｙ  ｓｔａｔｕｓ）を知らせる時、前記不揮発性メモリ装置からデータを出力するデータバッファと、を含みうる。
【００２４】
前記コントロール回路は、前記第１Ｒ／Ｂフラグ及び前記第２Ｒ／Ｂフラグに応答するために、外部メモリコントローラから受信したリード状態命令に応答することができる。
【００２５】
前述した技術的課題を解決するために、本発明のさらに他の一実施形態によるメモリコントローラは、インターフェースと、ＮＡＮＤフラッシュメモリ装置の第１ページを第１リードし、前記第１リードによる第１リードページを前記インターフェースを通じて受信するための第１リード命令を含んだ命令を生成して、前記インターフェースを通じて前記命令を出力する命令回路と、ビットエラーを訂正するために、前記インターフェースを通じて受信された前記第１リードページのデータを分析し、前記第１リードページのデータが訂正不能エラーを有しているか否かを判断するエラー訂正回路（ＥＣＣ）と、を含み、前記命令回路は、前記エラー訂正回路によって、前記第１リードページのデータが訂正不能エラーを有しているか否かを判断する動作が完了する前に、少なくとも１つの調整されたリード電圧で前記第１ページを第２リードさせるための第２リード命令を発行することができる。
【００２６】
前記命令回路は、前記インターフェースを通じて前記第１リードページのデータ全体を受信する前に第２リード命令を発行することができる。
【００２７】
前記Ｒ／Ｂ信号は、第１入出力ピンに出力されるホストＲ／Ｂ信号出力及び第２入出力ピンに出力されるアレイＲ／Ｂ信号を含みうる。
【図面の簡単な説明】
【００２８】
本発明の詳細な説明で引用される図面をより十分に理解するために、各図面の簡単な説明が提供される。
【図１】本発明の実施形態によるホストとメモリシステムとのブロック図である。
【図２】図１に示されたメモリコントローラを具体的に示すブロック図である。
【図３】図１に示された不揮発性メモリ装置の構造の一実施形態を概略的に示す図である。
【図４】図１に示された不揮発性メモリ装置を具体的に示すブロック図である。
【図５Ａ】図２に示されたメモリセルアレイを具体的に示す回路図である。
【図５Ｂ】図２に示されたメモリセルアレイを具体的に示す回路図である。
【図６Ａ】図１に示されたメモリシステムでのリードリトライ動作を説明する図である。
【図６Ｂ】リードリトライ動作の複数の動作パラメータに影響を及ぼすレベルセット動作を説明するダイヤグラムである。
【図７Ａ】図１に示されたメモリシステムで行われるリードリトライ動作時に所要時間の実施形態を示すタイミング図である。
【図７Ｂ】図１に示されたメモリシステムで行われるリードリトライ動作時に所要時間の実施形態を示すタイミング図である。
【図７Ｃ】図１に示されたメモリシステムで行われるリードリトライ動作時に所要時間の実施形態を示すタイミング図である。
【図７Ｄ】図１に示されたメモリシステムで行われるリードリトライ動作時に所要時間の実施形態を示すタイミング図である。
【図８】図１に示されたメモリコントローラが不揮発性メモリ装置に出力する命令信号の実施形態を示す。
【図９】図１に示された不揮発性メモリ装置とメモリコントローラとの間に入出力される信号の実施形態を示す。
【図１０Ａ】図１に示されたメモリシステムの動作タイミング図の一実施形態である。
【図１０Ｂ】図１０Ａの実施形態によるメモリシステムの動作図を示す。
【図１１Ａ】図１に示されたメモリシステムの動作タイミング図の他の実施形態である。
【図１１Ｂ】図１１Ａの実施形態によるメモリシステムの動作図を示す。
【図１２Ａ】図１に示されたメモリシステムの動作タイミング図のさらに他の実施形態である。
【図１２Ｂ】図１２Ａの実施形態によるメモリシステムの動作図を示す。
【図１３】図１に示されたメモリシステムの一実施形態によるデータリード制御方法のフローチャートである。
【図１４】図１に示されたメモリシステムの他の実施形態によるデートリード制御方法のフローチャートである。
【図１５】図１に示されたメモリシステムを含むデータ処理システムの一実施形態を示す。
【図１６】図１に示されたメモリシステムを含むデータ処理システムのさらに他の実施形態を示す。
【図１７】図１に示されたメモリシステムを含むデータ処理システムの一実施形態を示す。
【図１８】図１に示されたメモリシステムを含むデータ処理システムの一実施形態を示す。
【図１９】図１に示されたメモリシステムを含むデータ処理システムの一実施形態を示す。
【図２０】図１７に示されたデータ処理システムを含むデータ処理装置の実施形態を示す。
【発明を実施するための形態】
【００２９】
以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって、本発明を詳しく説明する。
【００３０】
図１は、本発明の実施形態によるホストとメモリシステムとのブロック図であり、図２は、図１に示されたメモリコントローラを具体的に示すブロック図である。
【００３１】
図１を参照すると、ホスト１０と連結されるメモリシステム２０は、メモリコントローラ１００、及び不揮発性メモリ装置２００を含む。メモリシステム２０は、不揮発性メモリを含むあらゆるシステムを意味する。
【００３２】
図２を参照すると、メモリコントローラ１００は、メモリ装置（ＲＡＭ）１１０、リードリトライテーブル（Ｒｅａｄ  Ｒｅｔｒｙ  Ｔａｂｌｅ）１１５、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）１２０、ホストインターフェース１３０、ＥＣＣ回路１４０、及び不揮発性メモリインターフェース１５０を含む。
【００３３】
メモリコントローラ１００は、不揮発性メモリ装置２００（例えば、フラッシュ）の動作、例えば、プログラム（ｐｒｏｇｒａｍ）動作、リード（ｒｅａｄ）動作またはイレーズ（ｅｒａｓｅ）動作を制御するためのアドレスと命令（例えば、プログラム命令、リード命令、またはイレーズ命令）とを生成させる。前記不揮発性メモリ装置２００で、前記プログラム動作と前記リード動作は、ページ（ｐａｇｅ）単位で行われ、前記イレーズ動作は、ブロック（ｂｌｏｃｋ）単位で行われる。前記ブロックは、イレーズ動作の最小サイズ（例えば、ブロックの一部は、前記ブロックの全体領域をイレーズしなくてはイレーズされないこともある）であり得る。前記ブロックは、複数の物理的ページを含み、各物理的ページは、１つ以上のデータページを保存することができる。各物理的ページは、相応するワードラインに連結されて動作する複数のメモリセルを含みうる。例えば、ワードラインは、メモリセルトランジスタ（例えば、ＥＥＰＲＯＭ）のゲートに電圧を印加することで活性化されうる。ワードラインは、メモリセルトランジスタのゲートが連結されたものであり得る。本発明で、“ページ”とは、一般的に不揮発性メモリに保存されるデータページ、例えば、マルチレベルセルＮＡＮＤフラッシュメモリ装置に保存されるＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）ページまたはＭＳＢ（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）ページを意味する。“物理的ページ”は、データが保存される物理的構造を参照する。
【００３４】
メモリコントローラ１００は、不揮発性メモリ装置２００の動作を制御するための命令（ＣＭＤ）を不揮発性メモリ装置２００に出力する。例えば、命令（ＣＭＤ）は、図６Ａを参照して説明された命令であり得る。
【００３５】
不揮発性メモリ装置２００は、命令（ＣＭＤ）に基づいて動作を行い、その結果をメモリコントローラ１００に伝送する。前記不揮発性メモリ装置２００と前記メモリコントローラ１００は、入出力ピン（Ｉ／Ｏ）を通じて連結されており、前記入出力ピン（Ｉ／Ｏ）を通じて命令（ＣＭＤ）、データ、アドレス信号、状態信号などが送受信される。図２には、８つのピン（Ｉ／Ｏ  ０〜７）で構成されたものと示されたが、実施形態によって、ピンの個数が、これに限定されるものではない。ここで、“ピン”は細くて長い導電性エレメント（ｅｌｅｍｅｎｔ）のみを意味するものではなく、入出力に適した如何なる形態の端子（ｔｅｒｍｉｎａｌ）−例えば、ソルダバンプ（ソルダボール、ｓｏｌｄｅｒ  ｂａｌｌ）、チップパッド、パッケージパッドなど−も含む。以下、説明の便宜上、本発明の実施形態は、リード動作を中心に説明する。
【００３６】
メモリコントローラ１００と不揮発性メモリ装置２００のそれぞれは、別途のパッケージ（ｐａｃｋａｇｅ）にそれぞれパッケージングされ、同じパッケージに共にカプセル化されもする。メモリコントローラ１００と不揮発性メモリ装置２００のそれぞれは、チップにスタックされることもあり、プリントされた回路ボード基板に共にマウントされ、シングルパッケージに共にパッケージングされもする。
【００３７】
メモリコントローラ１００は、ＣＰＵ１２０の動作メモリ（ｏｐｅｒａｔｉｏｎ  ｍｅｍｏｒｙ）として使われるメモリ装置（ＲＡＭ）１１０を含む。メモリ装置１１０は、ＤＲＡＭまたはＳＲＡＭとして具体化可能である。
【００３８】
リードリトライテーブル１１５は、メモリ装置２００に対するデータリード動作時にリードレベル（ｒｅａｄ  ｌｅｖｅｌ）に関する情報を保存する。リードレベルに関する情報は、リード動作時にセルの状態をリードするためのスレショルド電圧値に関する情報であり得る。例えば、リードレベルは、不揮発性メモリ装置のリードしようとするページのワードラインに印加される特定リード電圧であり得る。他のリードレベルは、付随的なリード動作（例えば、リードリトライ動作）で前記ワードラインに印加される他のリード電圧を意味する。
【００３９】
実施形態によって、リードレベル値自体だけではなく、リード動作を反復（ｒｅａｄ  ｒｅｔｒｙ）時にインデックス別に新たに設定されるリードレベル値と新たに設定される以前のリードレベル値との差値が保存されることもある。この際、リードリトライテーブル１１５は、実施形態によって、メモリコントローラ１００内で別途のメモリ（例えば、レジスタなど）に具体化されることもあり、メモリ装置１１０内に具体化されることもある。リードリトライテーブル１１５についての詳しい説明は、以後で詳しく説明する。
【００４０】
ホストインターフェース１３０は、メモリシステム２０に接続されたホスト１０のプロトコルによって、前記ホスト１０とメモリコントローラ１００との間でデータの交換をインターフェースすることができる。
【００４１】
ＥＣＣ（Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ  Ｃｏｄｅ）回路１４０は、不揮発性メモリ装置２００から読み取られたデータに含まれたエラーを検出し、訂正することができる。不揮発性メモリインターフェース１５０は、不揮発性メモリ装置２００とメモリコントローラ１００との間でデータ、アドレス、命令及び／または状態信号などの交換をインターフェースすることができる。
【００４２】
ＣＰＵ１２０は、バス１６０を通じてメモリ装置１１０、ホストインターフェース１３０、ＥＣＣ回路１４０、及び不揮発性メモリインターフェース１５０の間でデータの交換を制御することができる。
【００４３】
メモリシステム２０は、メモリカード、メモリドライブ、ＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  ＤｉｓｋまたはＳｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ）、またはマネージドＮＡＮＤ（ｍａｎａｇｅｄ  ＮＡＮＤ）であり得る。メモリカードは、ＳＤカード、ＭＭＣカードなどであり、メモリドライブは、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）フラッシュドライブまたはメモリスティック（ｍｅｍｏｒｙ  ｓｔｉｃｋ）として具体化可能である。マネージドＮＡＮＤは、コントローラ内臓型ＮＡＮＤチップを意味する。
【００４４】
図３は、図１に示された不揮発性メモリ装置２００’の構造の一実施形態を概略的に示す図である。これを参照すると、不揮発性メモリ装置２００’は、多数のメモリ素子を含みうる。図３には、４チャネル（４−ｃｈａｎｎｅｌ）／３バンク（３−ｂａｎｋ）方式のハードウェア構造を有する不揮発性メモリ装置２００’が例示的に示されるが、本発明が、これに限定されるものではない。
【００４５】
図３に示されたメモリシステム２０で、コントローラ１００と不揮発性メモリ装置２００’は、４つのチャネル（Ｃｈａｎｎｅｌ  Ａ、Ｂ、Ｃ、Ｄ）で連結され、各チャネルには、３つのフラッシュメモリ素子ＣＡ０〜ＣＡ２、ＣＢ０〜ＣＢ２、ＣＣ０〜ＣＣ２、ＣＤ０〜ＣＤ２が連結される構造である。しかし、チャネルの数及びバンクの数は、これに限定されず、変更されうるは当然である。ここで、バンクは、他のチャネル上で同じオフセット（ｏｆｆｓｅｔ）に位置するメモリ素子のグループである。
【００４６】
図４は、図１に示された不揮発性メモリ装置の一実施形態を具体的に示すブロック図である。図５Ａは、図４に示されたメモリセルアレイを具体的に示す一実施形態であり、図５Ｂは、図４に示されたメモリセルアレイを具体的に示す他の実施形態である。図４を参照すると、不揮発性メモリ装置２００は、メモリセルアレイ２１０とアクセス回路２１２とを含む。不揮発性メモリ装置２００が、図３に示したように、複数のメモリ素子を含む場合、複数のメモリ素子のそれぞれの構成ブロック図が、図４と同じであり得る。
【００４７】
前述したように、プログラム動作とリード動作は、ページ単位で行われ、イレーズ動作は、メモリブロック単位で行う。したがって、前記メモリブロックは、多数のページの集合を意味する。コントローラ１００と不揮発性メモリ装置２００は、複数のチャネルで連結され、前記各チャネルは、前記複数個のフラッシュメモリ素子のサブセットＣＡ０〜ＣＤ２が連結されうる。
【００４８】
メモリセルアレイ２１０は、各ビットラインに接続された各ＮＡＮＤメモリセルストリングを含み、前記各ＮＡＮＤメモリセルストリングは、直列接続された多数の不揮発性メモリセルを含む。各ＮＡＮＤメモリセルストリングは、図５Ａに示したように、２次元的に同じ平面（または、レイヤ（ｌａｙｅｒ））に配置（または、具体化）される。実施形態によって、メモリセルアレイ２１０は、ウェーハ積層（ｗａｆｅｒ  ｓｔａｃｋ）、チップ積層（ｃｈｉｐ  ｓｔａｃｋ）またはセル積層（ｃｅｌｌ  ｓｔａｃｋ）を通じて、図５Ｂに示したように、３次元的に具体化可能である。
【００４９】
ＮＡＮＤメモリセルストリングは、ビットラインに接続されたストリング選択トランジスタと共通ソースライン（Ｃｏｍｍｏｎ  Ｓｏｕｒｃｅ  Ｌｉｎｅ；ＣＳＬ）に接続された接地選択トランジスタとの間に、直列接続された多数の不揮発性メモリセルを含む。
【００５０】
前記ストリング選択トランジスタのゲートは、ストリング選択ライン（ｓｔｒｉｎｇ  ｓｅｌｅｃｔｉｏｎ  ｌｉｎｅ；ＳＳＬ）に接続され、多数の不揮発性メモリセルのそれぞれのゲートは、多数のワードラインのそれぞれに接続され、前記接地選択トランジスタのゲートは、接地選択ライン（ｇｒｏｕｎｄ  ｓｅｌｅｃｔｉｏｎ  ｌｉｎｅ；ＧＳＬ）に接続される。この際、実施形態によって、ワードラインの個数は、多様に具体化可能である。
【００５１】
各ＮＡＮＤメモリセルストリングに含まれた多数の不揮発性メモリセルのそれぞれは、１ビットまたはそれ以上のビットを保存することができるフラッシュＥＥＰＲＯＭとして具体化可能である。
【００５２】
したがって、多数の不揮発性メモリセルのそれぞれは、１ビットまたはそれ以上のビットを保存することができるＮＡＮＤフラッシュメモリセル、例えば、ＳＬＣ（Ｓｉｎｇｌｅ  Ｌｅｖｅｌ  Ｃｅｌｌ）またはＭＬＣ（Ｍｕｌｔｉ−Ｌｅｖｅｌ  Ｃｅｌｌ）として具体化可能である。
【００５３】
アクセス回路２１２は、外部、例えば、メモリコントローラ１００から出力された命令（または、命令セット（ｃｏｍｍａｎｄ  Ｓｅｔｓ））とアドレスとによって、データアクセス動作、例えば、プログラム動作、リード動作、またはイレーズ動作を行うために、メモリセルアレイ２１０をアクセスする。アクセス回路２１２は、電圧発生器２４０、ローデコーダ２５０、コントロールロジック２６０、カラムデコーダ２７０、ページレジスタ＆感知増幅器ブロック２２０、Ｙゲーティング回路２３０、及び入出力ブロック２８０を含む。
【００５４】
コントロールロジック２６０によって生成された制御コードによって、電圧発生器２４０は、データアクセス動作に必要な電圧を生成することができる。
【００５５】
制御コードによって、電圧発生器２４０は、プログラム動作を行うために必要なプログラム電圧（Ｖｐｇｍ）とプログラム検証電圧（Ｖｐｖｆｙ）とを生成させ、リード動作を行うために必要なリード電圧（Ｖｒｄ）を生成させ、イレーズ動作を行うために必要なイレーズ電圧（Ｖｅｒａｓｅ）とイレーズ検証電圧（Ｖｅｖｆｙ）とを生成させ、各動作を行うために必要な電圧をローデコーダ２５０に出力する。
【００５６】
コントロールロジック２６０は、メモリコントローラ１００から出力された制御信号（ＣＭＤ）によって、アクセス回路２１２の全般的な動作を制御する。例えば、コントロールロジック２６０は、メモリリード動作の間に、メモリリード状態情報をセンシングし、リードされるデータをメモリコントローラ１００に出力するように制御することができる。
【００５７】
また、コントロールロジック２６０は、メモリコントローラ１００から出力された命令（ＣＭＤ）に基づいてデータレジスタに保存されたデータをリードしたデータであって、エラー有無を検査し、エラーが存在する場合、エラー訂正してホスト１０に出力させるために、メモリコントローラ１００に出力することができる。
【００５８】
カラムデコーダ２７０は、コントロールロジック２６０の制御下にカラムアドレスＹＡＤＤをデコーディングして、多数の選択信号をＹゲーティング回路２３０に出力する。ページレジスタ＆感知増幅器ブロック２２０は、多数のページバッファ（Ｐａｇｅ  Ｂｕｆｆｅｒ；ＰＢ）を含む。多数のページバッファ（ＰＢ）のそれぞれは、多数のビットラインのそれぞれに接続される。
【００５９】
多数のページバッファ（ＰＢ）のそれぞれは、コントロールロジック２６０の制御によって、データリード動作の間には、メモリセルアレイ２１０からリードされたデータを臨時に保存することができる。多数のページバッファ（ＰＢ）のそれぞれは、前記リードされたデータを臨時に保存する時、少なくとも２以上のバッファとして具体化可能である。説明の便宜上、本発明の実施形態は、２つのバッファを有しており、第１バッファをキャッシュレジスタ（例えば、ラッチを含み）２２１−１１〜２２１−ｍ１、第２バッファをデータレジスタ２２１−ｍとする。また、多数のページバッファ（ＰＢ）のそれぞれは、コントロールロジック２６０の制御によって、リード動作の間に多数のビットラインのそれぞれの電圧レベルを感知増幅することができる感知増幅器として動作することができる。
【００６０】
Ｙゲーティング回路２３０は、カラムデコーダ２７０から出力された多数の選択信号に応答して、ページレジスタ＆感知増幅器ブロック２２０と入出力ブロック２８０との間でデータ（ＤＡＴＡ）の伝送を制御することができる。
【００６１】
入出力ブロック２８０は、外部から入力されたデータ（ＤＡＴＡ）をＹゲーティング回路２３０に伝送するか、またはＹゲーティング回路２３０から出力されたデータ（ＤＡＴＡ）を多数の入出力ピン（または、データバス）を通じてメモリコントローラ１００に伝送しうる。例えば、１つのページは、５２８バイトコードワード（例えば、原始データまたはペイロード（ｐａｙｌｏａｄ）データが、５１６バイト及びＥＣＣのための１２バイト（前記原始データと分離されるか、前記オリジナルデータでＥＣＣ動作の結果であるＥＣＣ  ｂｙｔｅｓ）を含む）を含みうる。Ｙゲーティング回路２３０は、連続して前記ページレジスタの選択領域を出力するように動作し、Ｓ／Ａブロック２２０は、前記入出力ブロック２８０を通じて前記５２８バイトのデータを出力することができる（例えば、ＥＣＣ回路に出力）。
【００６２】
図６Ａは、図１のメモリシステムでのリードリトライ動作を説明する図である。図６Ａを参照すると、メモリシステム２０は、不揮発性メモリ装置２００のリード動作がフェイル（ｆａｉｌ）された場合、リード電圧のレベルを変更して、再びリード動作を行う。前記リード電圧は、リードしようとするデータページが保存された物理的ページのワードラインに印加されうる。前記リードしようとするターゲットページが含まれたブロック内の他のページのワードラインには、パス電圧が印加される。前記パス電圧は、メモリセルトランジスタが前記ワードラインに連結（例えば、前記ワードラインにゲートが連結）されて使用可能にターンオンされるのに十分な電圧である。リード電圧の変更される電圧レベルに関する情報は、リードリトライテーブル１１５に保存することができる。
【００６３】
不揮発性メモリセル２１０は、プログラムまたはイレーズ動作が反復されれば、熱イオン放出、電荷拡散、イオン不純物、プログラムディスターバンス、高温ストレス、ソフトプログラム（ｓｏｆｔ  ｐｒｏｇｒａｍ）、オーバープログラム（ｏｖｅｒ  ｐｒｏｇｒａｍ）などの要因によって、セルの散布が変化されうる。その結果、既定のリード電圧丸（１）（図中では丸の中に１が入っている。以下「丸（数字）」は同様の意味を表わす）によって、リード動作を行う場合、リード動作は失敗することができる。前記リード動作失敗時に、ＭＬＣの場合に、セル散布間のマージンがさらに狭くてＳＬＣより深刻になりうる。
【００６４】
リードエラーを復旧するために、メモリコントローラ１００は、不揮発性メモリ装置２００から提供されたメインデータとＥＣＣデータとに応答して、読み取られたメインデータのエラーを補正するエラー訂正動作（Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ  Ｃｏｄｉｎｇ；以下、ＥＣＣ）を行うことができる。そして、リード動作時に発生したエラーの個数が、エラー訂正動作で訂正することができる範囲を超える場合には、メモリコントローラ１００は、不揮発性メモリ装置２００でリード動作を再び行うように制御することができる。
【００６５】
図６Ａの例のように、不揮発性メモリ装置２００は、第３リード電圧Ｖ３によるリード丸（３）でリード動作が成功（または、パス）されるまで、リード電圧の電圧レベルを新たにセッティングして丸（２）、リード動作を反復する（もし、リード動作が成功することができないと判断されれば、前記リード動作は止められる）。図６Ａは、リード電圧Ｖ１丸（１）による第１リード動作が失敗すれば、引き続き第２リード電圧Ｖ２丸（２）で第２リードを行い、第２リードが失敗すれば、第３リード電圧Ｖ３丸（３）でリード動作が成功（または、パス）されるまでリード動作を行う。
【００６６】
一実施形態において、リード動作は、所定の開始電圧から所定の電圧増加分ほどずつ電圧を増加しながら、正確なデータが読み取られるまでリード動作を反復すことができる。他の実施形態において、リード動作は、所定の開始電圧から所定の電圧増加分ほどずつ電圧を減少しながら、正確なデータが読み取られるまでリード動作を反復することもできる。このように、リード電圧の電圧レベルを変更して、リード動作がパスされるまでリード動作を反復することをリードリトライとも言う。リードリトライ動作前の最初のリード動作は、ノーマルリード動作であるとする。ランダムキャッシュ（ｒａｎｄｏｍ  ｃａｃｈｅ、ＲＣ）リード動作はノーマルリードであって、本発明は、一実施形態によって、あるリード命令は、ノーマルリード動作に関するものである。一方、リードリトライ動作を通じて読み取られたデータは、メモリコントローラ１００を通じてホスト１０に提供される。
【００６７】
不揮発性メモリ装置は、マルチレベルセル（Ｍｕｌｔｉ−ｌｅｖｅｌ  ｃｅｌｌ；ＭＬＣ）ＮＡＮＤフラッシュメモリ装置であり、１ページのデータ（最初のリード及びリードリトライ動作対象である）、前記ＮＡＮＤフラッシュメモリ装置の物理的ページに保存された２つ以上のページのうちの１ページであり得る。例えば、ＬＳＢページとＭＳＢページは、物理的ページを成す同一メモリセルに保存することができる。一例として、２ビットＭＬＣ  ＮＡＮＤフラッシュメモリ装置を考えて見る。ＭＬＣ  ＮＡＮＤの２ビットメモリセルに２ビットデータが保存されるために、４つのスレショルドレベル（ｔｈｒｅｓｈｏｌｄ  ｌｅｖｅｌ）が必要である。図６Ａは、単に１つのスレショルド分布領域及びシングルリード動作パラメータのリードレベル調整のみを示すものであるが、図６Ａに示された方式で複数のパラメータに対しても適用することができる。ＭＬＣ  ＮＡＮＤフラッシュ装置の物理的ページから１ページのデータをリードするために、他のリードレベルでの数回のリード動作が必要である（各リードレベルは、スレショルドレベル範囲に隣接することができる−プログラミング後、少なくとも最初に、またはここで示された要素（ｆａｃｔｏｒｓ）によるあるスレショルド電圧の移動（ｄｒｉｆｔ）前に）。すなわち、レベルセッティング動作によって変化するシングル電圧レベルよりは、レベルセッティング動作によって変化する複数の電圧レベルであり得る。
【００６８】
図６Ｂは、メモリセルの４つのスレショルド電圧領域を表わす。各スレショルド電圧領域は、２つのビットのデータ（例えば、ＭＳＢ／ＬＳＢとして分布カーブ内に示された１／１、１／０、０／１及び０／０）を表わす。一実施形態として、物理的ページからＭＳＢデータページをリードするために、１／０及び０／１の各電圧分布レベルの間にある電圧レベル（例えば、Ｖ１ａまたはＶ２ａ）を使ったリードが必要である。もし、ＭＳＢデータページが訂正不能エラーを有するならば、Ｖ１ａからＶ２ａに電圧を変更して、ＭＳＢデータページを再び新たなリード電圧レベルで図６Ａに示された方式のようにリードリトライする。しかし、ＬＳＢデータページ（図６Ｂの分布カーブ内の二番目のビット）をリードするために、複数のリードレベルがリードしようとするターゲットページのワードラインに印加されなければならない。反対に、ＭＳＢデータページをリードするために、前記スレショルド分布カーブの間にただ１つの地点でリードすることは、ＬＳＢ値を判断するのに十分ではない。したがって、分布領域の間のそれぞれでリード動作が必要である。例えば、ＬＳＢデータページにシングルリード試み（ｓｉｎｇｌｅ  ｒｅａｄ  ａｔｔｅｍｐｔ）のために、３回の動作が必要である。各動作は、３つの相応する電圧レベルのうちの何れか１つにより、前記各電圧レベルは、相応する物理的ページのワードラインに印加されるものであって、前記電圧レベルのそれぞれは、スレショルド領域１／１、１／０、０／１及び０／０の間のそれぞれに位置する（最小限メモリセルのＶｔｈレベルの減衰または他の移動前に）。ＭＬＣデータページのリード方法は、よく知られている。例えば、Ｕ．Ｓ．Ｐａｔｅｎｔ  Ｐｕｂｌｉｃａｔｉｏｎ  Ｎｏ．２００８／０１４４３７０を参照することができる。
【００６９】
図６Ｂは、ＬＳＢデータページをＶｃ、Ｖ１ａ、及びＶ１ｂで第１リード試みることを表わす。例えば、前記第１リード信号がＥＣＣ回路１４０によっても、訂正不能エラーを含んでリードリトライのために初期化されるとする。図６Ｂの例で、前記ＬＳＢリードに使われる２つのリード電圧の電圧レベルを調節する−Ｖ１ａからＶ２ａに、Ｖ１ｂからＶ２ｂに−。電圧レベルＶｃは、前記例で変わらない。所定の電圧スレショルド領域でプログラムされたメモリセルが、他のメモリセルよりも減衰、またはシフトがさらに容易であると判断される時、及び／または、さらに大きなＶｔｈ差（ｇａｐ）が隣接スレショルド領域の間に提供される時、あらゆる電圧ではない一部の電圧レベルが変わることができる。例えば、イレーズ状態１／１のメモリセルは、０／１状態でプログラムされたメモリセルほどシフトされなくて、リードレベルＶｃが新たなレベルに変わることはアドバンテージがほとんどない。一方、図６Ｂは、ＬＳＢデータページの付随的なリードリトライ動作で使われる３つの電圧のうち、２つのレベルが変わるレベルセッティング動作を表わす。前記３つのあらゆる電圧は、シングルリードリトライ動作で変わることができる。同様に、リード電圧レベルのうち、ただ１つのリード電圧レベルのみがレベルセッティング動作で変わることができる。説明の便宜上、初期ノーマルリード動作（Ｖｃ、Ｖ１ａ、Ｖ１ｂ電圧）及びシングルリードリトライ動作（Ｖｃ、Ｖ２ａ、Ｖ２ｂ電圧）のみを表わす。図６Ａと異なって、複数のリードリトライが具体化可能な差がある。
【００７０】
前述したように、レベルセッティング動作は、動作パラメータのセット、すなわち、付随的なリードリトライのためのリード電圧レベルのセットなどに影響を及ぼしうる。前述した所定の実施形態は、シングル電圧レベルの変化で参照して容易に説明することができる。前述したあらゆる実施形態によれば、シングル動作パラメータだけではなく、複数の動作パラメータまでレベルセッティング動作によって変わる（ｃｈａｎｇｅ）ことができる。前記実施形態による動作は、第１物理的ページの複数のメモリセルのそれぞれのメモリセルデータを判断するための第１リード（ノーマルリードまたはリードリトライリード）の間に、第１リード基準電圧（例えば、ＭＬＣ不揮発性メモリセルの複数のビットを特定（ｉｄｅｎｔｉｆｙ）するのに使われる隣りのスレショルド領域の間を区分するためのリード基準電圧）の第１セットを第１物理的ページのワードラインに印加することができる。また、前記実施形態による動作は、前記第１物理的ページの複数のメモリセルのそれぞれのメモリセルデータを判断するための第２リード（リードリトライリード）の間に、前記第１物理的ページのワードラインに、前記第１リード基準電圧と異なる、第２リード基準電圧のセットを印加することができる。
【００７１】
セル散布の変化によって、リード動作がパス（ｐａｓｓ）されるまで行うべきリード回数が増加しうるが、前記リードリトライテーブル１１５には、リード回数（例えば、インデックス値、ｉ）が増加する度に変化するリードレベルの値またはリード電圧の間の差値を保存することができる。前記リード回数は、あらかじめ設定されうる。
【００７２】
図７Ａは、本発明の比較例によるリードリトライ動作の遂行時間を示す時間ダイヤグラムであり、図７Ｂないし図７Ｄは、それぞれ本発明の実施形態によるリードリトライ動作の遂行時間を示す時間ダイヤグラムである。一例として、図７Ｂないし図７Ｄで、ノーマルリード動作は既に行われた（図示せず）と仮定する（例えば、ターゲットページにリードリトライ動作の直前に行われる）。他の一例として、ノーマルリード動作は、図７Ｂないし図７Ｄの第１リードリトライ動作開始時に継続中である。
【００７３】
図７Ａを参照すると、リード動作の遂行時間は、ターゲットリードレベルセットタイム（Ｔａｒｇｅｔ  Ｒｅａｄ  Ｌｅｖｅｌ  Ｓｅｔ  Ｔｉｍｅ；ｔＳｅｔ）、リードタイム（Ｒｅａｄ  Ｔｉｍｅ；ｔＲ）、リードデータ出力タイム（Ｒｅａｄ  Ｄａｔａ  Ｏｕｔ  Ｔｉｍｅ；ｔＤｏｕｔ）、及びエラー訂正タイム（ＥＣＣ  Ｃｏｒｒｅｃｔｉｏｎ  Ｔｉｍｅ；ｔＥＣＣ）を含む。ターゲットリードレベルセットタイムｔＳｅｔは、リードレベルを変更して設定するのに必要な時間を表わす。例えば、ターゲットリードレベルセットタイムｔＳｅｔの間の動作は、新たなリードレベルを決定するために、リードリトライテーブル１１５にアクセスする動作、メモリコントローラ１００から不揮発性メモリ装置２００に、前記新たなリードレベル及び命令を伝送する動作及び不揮発性メモリ装置が、前記新たなリードレベルでリードせよとの前記命令に応答して、前記新たなリードレベルでリードするように内部セッティングする動作を含む。他の一例として、ターゲットリードレベルセットタイムｔＳｅｔは、不揮発性メモリ装置が新たなリードレベルを決定するために、不揮発性メモリ装置内のレジスタまたは内部のテーブルにアクセスして、前記新たなリードレベルで前記ターゲットページにワードライン電圧生成部を内部的にセッティングする時間量であり得る。
【００７４】
リードタイムｔＲは、メモリセルアレイからデータを読み出して、キャッシュレジスタに保存するまで必要な時間を表わす。例えば、リードタイムｔＲは、リード命令をメモリコントローラ１００から不揮発性メモリ装置２００に送る時間及びデータページを不揮発性メモリ装置２００の物理的ページからページレジスタ及びセンスアンプ２２０に伝送するために、不揮発性メモリ装置内でリード動作を行う時間の和であり得る。他の実施形態で、リードタイムｔＲは、リード命令をメモリコントローラ１００から不揮発性メモリ装置２００に送る時間を含まないこともある。あらゆる実施形態で、新たなリード命令が不要であり、不揮発性メモリ装置がターゲットページを決定するための以前リード命令から受信したアドレス（または、アドレス）を参照する時を考慮することができる。前記実施形態で、リードリトライ動作は、メモリコントローラから受信したレベルセット命令（前記レベルセッティング情報によるリード命令であり得る）によって始まることができる。または、リードレベル情報を前記不揮発性メモリ装置内のソースから得る場合、リードリトライ動作は、第２データのリード動作に並列的に行われる。
【００７５】
そして、リードデータ出力タイムｔＤｏｕｔは、データレジスタのデータを外部（例えば、メモリコントローラ）に出力するまで必要な時間を意味する。
【００７６】
その結果、リードリトライ動作の全体時間の和は減ることができる。その結果、シーケンシャルリードリトライ動作の並列的動作のために、リードリトライへの所要時間は、それぞれ時間を節約することができる。
【００７７】
図７Ａに示された比較例の場合、リードリトライ動作を２回以上遂行すれば、総リードリトライ遂行時間は、ターゲットリードレベルセットタイムｔＳｅｔ、リードタイムｔＲ、リードデータ出力タイムｔＤｏｕｔ、及びエラー訂正タイムｔＥＣＣをいずれも含んだ時間のリードリトライ動作の回数Ｎの倍数ほど時間がかかる。
【００７８】
しかし、図７Ｂに示された本発明の実施形態のように、キャッシュレジスタ（すなわち、第１バッファ）２２１−１１〜２２１−ｍ１、データレジスタ（すなわち、第２バッファ）２２１−１〜２２１−ｍを用いて、２回以上の連続したリードリトライ動作を行う時、以前段階（ｐｒｅｖｉｏｕｓ  ｓｔｅｐ）からリードされたデータを臨時保存（ｃａｃｈｉｎｇ）させながら、現在段階（ｃｕｒｒｅｎｔ  ｓｔｅｐ）のデータリード動作遂行時、臨時保存した以前データを出力し、前記以前データに対するエラー訂正（ＥＣＣ  Ｃｏｒｒｅｃｔｉｏｎ）動作を行い、リードリトライ動作の所要時間を短縮しうる。すなわち、本発明の実施形態によれば、以前段階からリードされたデータをメモリコントローラに出力して、エラー訂正する動作は、現在段階のデータリード動作と並列的に行われるので、以前段階からリードされたデータに対するリードデータ出力タイムｔＤｏｕｔ及びエラー訂正タイムｔＥＣＣは、現在段階のリードタイムｔＲに隠されうる。
【００７９】
さらに詳しく説明すれば、図７Ｂに示された時間ダイヤグラムのように、最初のリードリトライ動作を行う時丸（１）には、ターゲットリードレベルセットタイムｔＳｅｔの間に、第１リード電圧を設定し、リードタイムｔＲの間に、データ（１ｓｔ  Ｒｅａｄ  ＲｅｔｒｙＤａｔａ）をリードして、ページレジスタ＆感知増幅器ブロック２２０内の第１段レジスタ（または、第１バッファ、ｃａｃｈｅ  ｒｅｇｉｓｔｅｒ）２２１−１１に臨時保存する。しかし、第２段レジスタ（または、第２バッファ、ｄａｔａ  ｒｅｇｉｓｔｅｒ）２２１−１には、以前に臨時保存したデータがないので、メモリセルアレイ２１０でデータ出力が行われない。
【００８０】
二番目のリードリトライ動作を行う時丸（２）には、ターゲットリードレベルセットタイムｔＳｅｔに再び第１リード電圧から変更された第２リード電圧を設定し、リードタイムｔＲの間に、データ（２ｎｄ  Ｒｅａｄ  Ｒｅｔｒｙ  Ｄａｔａ）をリードして、ページレジスタ＆感知増幅器ブロック２２０内の第１段レジスタ（ｃａｃｈｅ  ｒｅｇｉｓｔｅｒ）２２１−１１に臨時保存する。この際、第１段レジスタ２２１−１１が、メモリセルアレイ２１０からデータをリードして、臨時保存するｔＲと同時に、第２段レジスタ２２１−１は、以前に臨時保存したデータ（１ｓｔ  Ｒｅａｄ  Ｒｅｔｒｙ  Ｄａｔａ）をメモリコントローラ１００に出力し（リードデータ出力タイムｔＤｏｕｔ）、メモリコントローラ１００は、前記出力されたデータ（１ｓｔ  Ｒｅａｄ  Ｒｅｔｒｙ  Ｄａｔａ）のエラー訂正を行う（ｔＥＣＣ）。もし、前記最初のリードリトライ動作時に発生したエラーの個数が、ＥＣＣエラー訂正動作で訂正することができる範囲を超える場合には、メモリコントローラ１００は、不揮発性メモリ装置２００から他のリードレベルにリード動作を再び行うように制御することができる（例えば、メモリコントローラ１００は、リードリトライ命令を前記第１リトライデータのエラーをＥＣＣ動作で訂正するかを決定する前に不揮発性メモリ装置２００で発行することができる）。図７Ｂで、付随的なリードリトライ（第２リードリトライ）は、第１リトライデータが前記不揮発性メモリ装置２００からメモリコントローラ１００に伝送され、エラー訂正動作が行われる前である、ｔＳｅｔ時間に第２ターゲットリードレベルセットで行われる。
【００８１】
前記のように、リード動作が数回反復されれば、Ｎ番目のリードリトライ動作を行う時丸（Ｎ）には、ターゲットリードレベルセットタイムｔＳｅｔに再び第Ｎリード電圧を設定する。そして、リードタイムｔＲの間に、データ（Ｎ−ｔｈ  Ｒｅａｄ  Ｒｅｔｒｙ  Ｄａｔａ）をリードして、ページレジスタ＆感知増幅器ブロック２２０内の第１段レジスタ（ｃａｃｈｅ  ｒｅｇｉｓｔｅｒ）２２１−１１に臨時保存する。この際、第１段レジスタ２２１−１１が、メモリセルアレイ２１０からデータをリードして、臨時保存するｔＲと同時に、第２段レジスタ２２１−１は、以前に臨時保存したデータ（（ｎ−１）−ｔｈ  Ｒｅａｄ  Ｒｅｔｒｙ  Ｄａｔａ）をメモリコントローラ１００に出力し（リードデータ出力タイムｔＤｏｕｔ）、メモリコントローラ１００は、前記出力されたデータ（（ｎ−１）−ｔｈ  Ｒｅａｄ  Ｒｅｔｒｙ  Ｄａｔａ）のエラー訂正を行う（ｔＥＣＣ）。もし、前記Ｎ番目のリードリトライ動作時に発生したエラーの個数が、ＥＣＣエラー訂正動作で訂正することができる範囲を超えない場合には、メモリコントローラ１００は、不揮発性メモリ装置２００でリード動作を終了し、前記出力されたデータ（（ｎ−１）−ｔｈ  Ｒｅａｄ  Ｒｅｔｒｙ  Ｄａｔａ）をホスト１０に伝送しうる。この際、メモリコントローラ１００は、前記不揮発性メモリ装置２００でＮ番目のリードリトライに関する付随的な動作（すなわち、Ｎ番目のリードリトライデータを入力するのに失敗）は、単純に無視しても良い。
【００８２】
その結果、不揮発性メモリ装置での現在段階のデータリードタイムｔＲの間に、以前段階でリードリトライ動作を行って、臨時保存したデータを出力し（ｔＤｏｕｔ）、ＥＣＣエラー訂正動作を行わせる（ｔＥＣＣ）ことによって、２回以上のリードリトライ動作の総遂行時間を短縮しうる。リードリトライ総遂行時間が短縮されれば、不揮発性メモリ装置のＥＣＣエラー訂正動作による信頼性を向上させながらも、読み取り速度をさらに迅速にして、メモリシステムの性能を向上させうる効果がある。
【００８３】
図７Ｂでは、リードデータ出力タイムｔＤｏｕｔとエラー訂正タイムｔＥＣＣとを合わせた時間が、リードタイムｔＲと類似していると示される。本発明の実施形態が、これに限定されるものではない。
【００８４】
図７Ｃに示したように、リードデータ出力タイムｔＤｏｕｔがリードタイムｔＲより長く、その反対でもあり得る。リードデータ出力タイムｔＤｏｕｔがリードタイムｔＲより長い場合、図７Ｄに示したように、リードデータ出力タイムｔＤｏｕｔが連続的ではなく、リードデータ出力タイムｔＤｏｕｔの中間にターゲットリードレベルセットタイムｔＳｅｔが介入され、これにより、リードデータ出力タイムｔＤｏｕｔが不連続的であり得る。例えば、リードデータ出力タイムｔＤｏｕｔが２つ以上の部分データ出力タイムｔＰ（図７Ｄのように、各リード動作のためのリードデータ出力タイムｔＰ１、ｔＰ２、及びｔＰ３である３つの部分）に分けられうる。部分データ出力タイムｔＰは、データレジスタに保存されたデータ一部の外部出力に必要な時間であり得る。部分データ出力タイムｔＰの間の時間ｔＢの間には、ターゲットリードレベルセットタイムｔＳｅｔが介入されうる。
【００８５】
図８は、図１に示されたメモリコントローラが不揮発性メモリ装置に出力する命令信号の一実施形態を示し、図９は、図１に示された不揮発性メモリ装置から出力される状態レジスタデータの一実施形態を示す。
【００８６】
図８に示された表を見れば、メモリコントローラ１００は、不揮発性メモリ装置２００の動作を制御するための命令を入出力ピンＩ／Ｏ  ０ないしＩ／Ｏ  ７を通じて送り出す。前記命令語は、制御しようとする動作によって、不揮発性メモリ装置２００内のデータのアドレス（ａｄｄｒｅｓｓ）を含みうる。前記アドレスは、前記命令の第１サイクル及び第２サイクルの間に複数のサイクルで挿入されて伝送することができる。例えば、全体出力は、００ｈ、ａｄｄ０ｈ、ａｄｄ１ｈ、ａｄｄ２ｈ、ａｄｄ３ｈ、ａｄｄ４ｈ及び３０ｈを含みうる。この際、００ｈと３０ｈは、命令第１サイクル及び第２サイクルを含み、ａｄｄ０ｈ、ａｄｄ１ｈ、ａｄｄ２ｈ、ａｄｄ３ｈ、ａｄｄ４ｈは、アドレス（すなわち、連続して送られる全体アドレスのうち、各ａｄｄ０ｈ、ａｄｄ１ｈ、ａｄｄ２ｈ、ａｄｄ３ｈ、ａｄｄ４ｈは、それぞれ８ビットであって、並列的に伝送）を含みうる。例えば、リード動作で、メモリコントローラ１００は、前記全体出力を連続して伝送しうる。
【００８７】
例えば、リード動作時に、メモリコントローラは、命令語００ｈ、リードしようとするデータのアドレス、そして、命令語３０ｈを出力する。不揮発性メモリ装置２００は、前記命令によって、メモリセルアレイ２１０から前記アドレスを通じて選択されたページのデータをレジスタ２２０で読み出し、メモリコントローラ１００に出力する。この際、メモリコントローラ１００は、不揮発性メモリ装置２００の動作状態（Ｒｅａｄ  Ｓｔａｔｕｓ）をチェックするために、命令語７０ｈを不揮発性メモリ装置２００に出力し、不揮発性メモリ装置２００は、前記命令語７０ｈによって、メモリコントローラ１００に１つ以上のＩ／Ｏピン（例えば、Ｉ／Ｏ  ５、Ｉ／Ｏ  ６）を通じて準備（ｒｅａｄｙ）またはビジー（ｂｕｓｙ）信号を出力することによって、メモリコントローラ１００は、ＲｅａｄｙまたはＢｕｓｙ信号を通じて読み取り動作の完了の有無を感知することができる。
【００８８】
本発明の実施形態では、リードリトライ動作時に、‘リードリトライ用リード（Ｒｅａｄｆｏｒ  Ｒｅａｄ  Ｒｅｔｒｙ）’命令（または、リードリトライ命令と称する）が使われる。‘リードリトライ用リード’命令は、新たに定義された命令であり、通常の命令中の１つ−例えば、ランダムキャッシュリード（Ｒａｎｄｏｍ  Ｃａｃｈｅ  Ｒｅａｄ；以下、ＲＣ  Ｒｅａｄ）−でもあり得る。例えば、‘リードリトライ用リード’命令が新たな命令である場合、これは、単純に１サイクル命令コード（８ビット、コードｘｘｈが、前記不揮発性メモリ装置の命令に割り当てられる）で構成される。本実施形態で、前記新たな‘リードリトライ用リード命令’内にアドレス情報が必要なものではない。不揮発性メモリ装置２００は、前記リードリトライ用リード命令をコマンドデコーダに入力して認識して、以前リードページに対してリードリトライ動作を行うことができる。前記リードリトライを行うページは、もっとも最近にリードされたページまたは二番目（または、三番目、四番目など）の最近にリードされたページと同一であり得る（すなわち、前記ページは、受信した最後のリード命令またはその以前命令に関連したページであり得る）。新たな命令を使うことは、メモリコントローラから不揮発性メモリ装置にアドレス情報を再び送らなくて、速いコマンドサイクルからなりうる。
【００８９】
リードリトライ命令からリードされたページが、もっとも最近にリードされたページであるか、または以前にリードされたページであるか否かは、パイプラインされたＥＣＣ／リード動作を比較して、ＥＣＣ動作時点による。もし、ＥＣＣ動作が新たなノーマルリード命令を発行する前にリードされたページデータで訂正不能エラーを検出する場合、不揮発性メモリ装置２００は、もっとも最近にリードされたページにリードリトライ命令によるリードを行うことができる。しかし、ＥＣＣ動作が新たなノーマルリード命令を発行した後、リードされたページデータで訂正不能エラーを検出する場合、リードリトライ命令は、前記リードされたページに行われる。もし、第１ページにリード命令が発行された後、前記第１ページのエラーが訂正不能と判断される前に、ｎ個（ｎは、整数）リード命令が不揮発性メモリ装置で発行された場合、リードリトライ動作でリードするページは、以前の（ｎ＋１）番目のリード命令を受信したアドレスのページであり得る。例えば、ノーマルリード命令がリードされたページのエラーが訂正不可能であるかを検出する前に、不揮発性メモリ装置で発行された場合、リードリトライ命令によるリード動作は、不揮発性メモリ装置が受信した最後で二番目のリード命令によって行われたものであり得る。前記アドレスは、ＥＣＣ／リード動作の時点のパイプラインに基づいてあらかじめ設定されうる。
【００９０】
ランダムキャッシュリードとは、キャッシュリード時にリード動作でエラー訂正動作がフェイルされた場合、リードフェイル（ｒｅａｄ  ｆａｉｌ）になったデータが保存されたページ（以下、ターゲットページと称する）のアドレスとリードリトライ命令とを不揮発性メモリ装置２００に共に出力して、前記不揮発性メモリ装置２００が、以外のページに対するリード動作なしにターゲットページのみリードリトライ動作を行うことを言う。‘リードリトライ用リード’命令は、設計段階であらかじめ設定（例えば、ｘｘｈ）されうる。本発明の実施形態では、リードリトライ命令でリードランダムキャッシュリード命令を使う実施形態を中心に記述されるが、前述したように、これに限定されるものではない。
【００９１】
図９に示された表を説明すれば、８つの入出力ピン（Ｉ／Ｏ  ０〜７）は、メモリコントローラ１００が不揮発性メモリ装置２００の状態をチェックするための命令語を出力した場合、不揮発性メモリ装置２００がメモリコントローラ７００に知らせる各入出力ピンの信号を表わしたものである。前記８つの入出力ピン（Ｉ／Ｏ  ０〜７）は、不揮発性メモリ装置２００に伝送するか、不揮発性メモリ装置２００から出力されるデータ（ＤＡＴＡ）の通路になりうるということはいうまでもない。
【００９２】
すなわち、それぞれの入出力ピンは、不揮発性メモリ装置２００が如何なる状態であるかをメモリコントローラ１００に知らせる信号を送り出す。例えば、Ｉ／Ｏ  ０は、プログラム動作またはイレーズ動作に関する状態を表わす信号が出力される。プログラム動作またはイレーズ動作が成功した場合、Ｉ／Ｏ  ０から“０”（ＬＯＷ）が出力され、失敗した場合、“１”（Ｈｉｇｈ）が出力される。
【００９３】
例えば、Ｉ／Ｏ  ５は、アレイＲ／Ｂ（Ａｒｒａｙ  Ｒ／Ｂ）信号が出力されるが、アレイＲ／Ｂは、キャッシュ動作（ｃａｃｈｅ  ｏｐｅｒａｔｉｏｎ）時に不揮発性メモリセルアレイ２１０が動作（例えば、プログラム動作、またはリード動作）中であるかを表わす信号である。例えば、アレイＲ／Ｂは、以前に臨時保存されていたデータをデータレジスタ２２１−ｍに伝送し、メモリセルアレイ２１０のターゲットページでデータをリードして、キャッシュレジスタ２２１−ｍ１に臨時保存する動作中であるかを表すことができる。不揮発性メモリ装置が、前記動作を遂行中であれば、“０”（ＬＯＷ）が出力され、遂行せずに待機中である場合、“１”（Ｈｉｇｈ）が出力される。
【００９４】
例えば、Ｉ／Ｏ  ６は、ホストＲ／Ｂ（ＨＯＳＴ  Ｒ／Ｂ）信号が出力されるが、ホストＲ／Ｂは、キャッシュ動作ではないノーマル動作（ｎｏｒｍａｌ  ｏｐｅｒａｔｉｏｎ）時に、不揮発性メモリ装置２００の動作（プログラム動作、イレーズ動作、リード動作など）状態を表わす信号であり得る。また、ホストＲ／Ｂは、不揮発性メモリ装置へのインターフェースが可能な状態−すなわち、ホストが不揮発性メモリ装置に、命令、アドレス、データなどを入出力することができる状態−であるか否かを表わす信号であり得る。本発明の一実施形態で、ホストＲ／Ｂは、データレジスタがターゲットページのリードされたデータを入出力ブロック２８０を通じてメモリコントローラに出力しているかを表わす信号であり得る。不揮発性メモリ装置が、前記動作を遂行中であれば、“０”（ＬＯＷ）が出力され、遂行せずに待機中に認識する場合、“１”（Ｈｉｇｈ）が出力される。この際、ホストＲ／Ｂは、Ｉ／Ｏ  ６を通じて出力されるだけではなく、別途のピン（例えば、別途のホストＲ／Ｂピン）を通じて出力される。アレイＲ／Ｂ信号も、前述したＩ／Ｏ  ５ではない別途のピンを通じて出力される。本発明の他の実施形態では、ホストＲ／ＢとアレイＲ／Ｂとが１つのピン（例えば、Ｉ／Ｏピンのうち、１つまたは別途のピン）を通じて出力される。
【００９５】
結局、アレイＲ／Ｂ信号は、不揮発性メモリ装置の内部動作の完了の有無を表わす状態信号、ホストＲ／Ｂ信号は、外部（例えば、ホストやメモリコントローラ）から不揮発性メモリ装置にインターフェースが可能であるか否かを表わす状態信号であると言える。
【００９６】
図１０Ａは、図１に示されたメモリシステムの動作タイミング図の一実施形態を示し、図１０Ｂは、図１０Ａの動作時にメモリシステムの動作過程を示すフローチャートである。図１０Ａに示された信号を説明すれば、先に、最初の信号は、メモリコントローラ１００が不揮発性メモリ装置２００に出力する命令（ＣＭＤ）信号を表わす。二番目の信号は、ホストＲ／Ｂ信号を表わす。三番目の信号は、アレイＲ／Ｂ出力で不揮発性メモリ装置２００の内部の動作状態を表わす。
【００９７】
図８ないし図１０Ｂを参照すると、メモリコントローラ１００は、ホスト１０の要請に応じて、先にノーマルリード命令（Ｎｏｒｍａｌ  ＲＥＡＤ  ＣＭＤ）、例えば、００ｈまたは０１ｈに表現されうるリード命令をデータピン（Ｉ／Ｏ  ｘ；ｘは、自然数）を通じて不揮発性メモリ装置２００に出力する。この際、前記ノーマルリード動作に関連した所要時間を‘ａ１’であると仮定する。
【００９８】
前記リード命令を行うのに先立って、メモリコントローラ１００は、リード状態をチェックするために、命令語７０ｈ（すなわち、Ｒｅａｄ  ｓｔａｔｕｓ  ｃｏｍｍａｎｄ）を不揮発性メモリ装置に送り出して、ホストＲ／ＢとアレイＲ／Ｂとをそれぞれチェックすることができる。すなわち、メモリコントローラ１００は、不揮発性メモリ装置２００がリード動作を行うのに当たって、動作完了（ｒｅａｄ  ｒｅａｄｙ）状態（すなわち、準備状態）であるか、動作遂行中（ｒｅａｄ  ｂｕｓｙ）状態であるかをチェックする。そうすると、不揮発性メモリ装置２００は、命令語７０ｈに応答して、不揮発性メモリ装置２００の状態を表わすための８ビットデータをＩ／Ｏ  ０ないしＩ／Ｏ  ７を通じて出力することができる。この際、Ｉ／Ｏ  ５は、ホストＲ／Ｂ信号を、Ｉ／Ｏ  ６は、アレイＲ／Ｂ信号を出力することができる。
【００９９】
例えば、図１０Ａに示したように、ホストＲ／Ｂが、“０”から“１”に遷移しても、アレイＲ／Ｂが“０”である場合、不揮発性メモリ装置２００は、現在動作遂行中であるので、アレイＲ／Ｂまでいずれも“１”に遷移されるとメモリシステム２０は、次の動作を行うことができる。
【０１００】
不揮発性メモリ装置２００が、先にノーマルリード命令（Ｎｏｒｍａｌ  ＲＥＡＤ  ＣＭＤ）を受信すれば、ターゲットページ（Ｐａｇｅ  ＃ｋ、ｔａｒｇｅｔ  ｐａｇｅ）をリードして、レジスタ２２０を経てメモリコントローラ１００に出力し、ＥＣＣブロック１４０は、前記ターゲットページのリードデータに対するエラー訂正動作を行う。キャッシュレジスタ２２１−１１に臨時保存された最初のデータは、データレジスタ２２１−１に連続して伝送される。この際、ホストＲ／Ｂ出力とアレイＲ／Ｂ出力は、前記リード動作が行われているということを指示する“０”を前記リード動作時間ｔＲの間に出力する。
【０１０１】
前記ホストＲ／Ｂ出力とアレイＲ／Ｂ出力が、いずれも準備モード（例えば、“１”）であれば、データレジスタ２２１−１のノーマルリードデータが出力され、ＥＣＣ回路１４０は、エラー訂正動作を行う。この際、前記エラー訂正動作によっても、データエラーが訂正されない場合（Ｉｆ  ＥＣＣ  Ｆａｉｌ  Ｏｃｃｕｒｓ）、メモリコントローラ１００は、不揮発性メモリ装置２００にリードリトライ動作を行うように制御する。
【０１０２】
二番目のリード動作ａ２時に、メモリコントローラ１００は、リードリトライ動作に先立って、リード電圧レベルを再設定（ｒｅａｄ  ｌｅｖｅｌ  ｓｅｔ）する。この際、リード電圧レベルは、リードリトライテーブル１１５によって既定の値ほど増加または減少させて再設定されうる。前記リードレベルテーブルは、リードレベル電圧再設定の回数、すなわち、リードリトライ動作の反復回数（インデックス）をあらかじめ設定して制限することができる。また、前記リードレベルテーブルに保存される値は、再設定されるリードレベル電圧の値であり得るが、実施形態によって、再設定される時、既存のリードレベル電圧に増加または減少する差値でもあり得る。リード電圧レベルが再設定されれば、不揮発性メモリ装置２００は、メモリコントローラ１００からランダムキャッシュリード命令（Ｒａｎｄｏｍ  Ｃａｃｈｅ  Ｒｅａｄ  ＣＭＤ）を受信する。不揮発性メモリ装置１００は、前記命令に応答して、二番目のリード動作を行う。
【０１０３】
不揮発性メモリ装置１００は、先にキャッシュレジスタ２２１−１１に既に臨時保存されていたノーマルリードされたデータをデータレジスタ２２１−１に伝送し、ターゲットページのデータ（１ｓｔ  Ｒｅｔｒｙ  Ｄａｔａ）をリードリトライして、キャッシュレジスタ２２１−１１に臨時保存する。
【０１０４】
前記リードリトライ動作時に、不揮発性メモリ装置２００のターゲットページでリードリトライ動作を行わせるためには、ホストＲ／Ｂが“１”から“０”に遷移される必要がある。しかし、不揮発性メモリ装置２００が、実質的にキャッシュレジスタ２２１−１１にリードリトライ動作を行ってｔＲいる中間にも、ホストＲ／Ｂは、データレジスタ２２１−１の動作終了のみ確認し、“０”から再び“１”に遷移することができる（ｔＤＢＳＹＲ）。すなわち、ホストＲ／Ｂが“１”に遷移されても、実質的に不揮発性メモリ装置２００が、リードリトライ動作遂行中であり得る。したがって、メモリコントローラ１００は、リードリトライ動作が実質的に完了する時点をアレイＲ／Ｂにモニタリングしていながら、アレイＲ／Ｂが“０”から“１”に遷移すれば、三番目のリード動作（二番目のリードリトライ、ａ３）を始める。二番目のリードリトライ動作ａ３は、第１リードリトライａ２リードデータに対するＥＣＣ動作の着手直前または完了直前に行われる。より具体的に言えば、最初のリードリトライリードデータが、メモリコントローラに伝送される直前に二番目のリードリトライ命令が伝送され、二番目のラドリトライ動作ａ３は、Ｐａｇｅ  ＃ｋで着手されうる。
【０１０５】
一方、ａ２時点に、データレジスタ２２１−１のノーマルリードデータは、既にＥＣＣで失敗すれば、他のデータ出力が不揮発性メモリ装置２００からメモリコントローラに出力されるか、前記データに対する他のＥＣＣ動作が行われるが、これは無視されうる。三番目のリード動作ａ３時に、メモリコントローラ１００は、二番目のリードリトライ動作に先立って、リード電圧レベルを再設定する。この際、リード電圧レベルは、リードレベルテーブルによって再設定されうる。
【０１０６】
リード電圧レベルが再設定されれば、不揮発性メモリ装置２００は、メモリコントローラ１００からランダムキャッシュリード命令（Ｒａｎｄｏｍ  Ｃａｃｈｅ  Ｒｅｄ  ＣＭＤ）を受信する。不揮発性メモリ装置１００は、前記命令に応答して、三番目のリード動作を行う。
【０１０７】
不揮発性メモリ装置１００は、先にキャッシュレジスタ２２１−１１に既に臨時保存されていた二番目のリードデータ（１ｓｔ  Ｒｅｔｒｙ  ｄａｔａ）をデータレジスタ２２１−１に伝送し、ターゲットページのデータをリードリトライして、キャッシュレジスタ２２１−１１に臨時保存（２ｎｄ  Ｒｅｔｒｙ  Ｄａｔａ）する。
【０１０８】
前記三番目のリード動作（二番目のリードリトライ）が、キャッシュレジスタ２２１−１１で進行する間に、データレジスタ２２１−１は、二番目のリードデータ（１ｓｔ  Ｒｅｔｒｙ  ｄａｔａ）をメモリコントローラ１００に出力し（Ｄａｔａ  Ｏｕｔ）、メモリコントローラ１００は、前記二番目のリードデータ（１ｓｔ  Ｒｅｔｒｙ  ｄａｔａ）に対するエラー訂正動作を行う（ｔＥＣＣ）。メモリコントローラ１００は、前記エラー訂正動作の結果によって、四番目のリード動作（三番目のリードリトライ、ａ４）を行うか否かを判断する。
【０１０９】
一方、前記三番目のリード動作時に、不揮発性メモリ装置２００のターゲットページでリードリトライ動作を行わせるために、ホストＲ／Ｂは、“１”から“０”に遷移する。しかし、不揮発性メモリ装置２００が、実質的にキャッシュレジスタ２２１−１１でリードリトライ動作を行ってｔＲいる中間にも、ホストＲ／Ｂは、“０”から再び“１”に遷移することができる（ｔＤＢＳＹＲ）。
【０１１０】
したがって、メモリコントローラ１００は、リードリトライ動作が実質的に完了する時点をチェックするために、アレイＲ／Ｂをモニタリングする。キャッシュレジスタ２２１−１１及びデータレジスタ２２１−１での動作がいずれも完了すれば、アレイＲ／Ｂは、“０”から“１”に遷移される。この際、メモリコントローラ１００は、二番目のリードリトライデータ（１ｓｔ  Ｒｅｔｒｙ  ｄａｔａ）を受信して、ＥＣＣ回路１４０でエラー訂正動作を行い、前記エラー訂正動作の結果が失敗であれば、メモリコントローラ１００は、不揮発性メモリ装置２００が四番目のリード動作（三番目のリードリトライ、ａ４）を行うように制御する。
【０１１１】
四番目のリード動作ａ４時に、メモリコントローラ１００は、三番目のリードリトライ動作に先立って、リード電圧レベルを再設定する。この際、リード電圧レベルは、リードリトライテーブル１１５によって再設定されうる。リード電圧レベルが再設定されれば、不揮発性メモリ装置２００は、メモリコントローラ１００からランダムキャッシュリード命令（Ｒａｎｄｏｍ  Ｃａｃｈｅ  Ｒｅａｄ  ＣＭＤ、ｘｘｈ）を受信する。不揮発性メモリ装置１００は、前記命令に応答して、四番目のリード動作を行う。
【０１１２】
不揮発性メモリ装置１００は、先にキャッシュレジスタ２２１−１１に既に臨時保存されていた三番目のリードデータ（２ｎｄ  Ｒｅｔｒｙ  ｄａｔａ）をデータレジスタ２２１−１に伝送し、ターゲットページのデータをリードリトライして、キャッシュレジスタ２２１−１に臨時保存（３ｒｄ  Ｒｅｔｒｙ  Ｄａｔａ）する。
【０１１３】
前記四番目のリード動作（三番目のリードリトライ、ａ４）がキャッシュレジスタ２２１−１１で進行する間に（ｔＲ）、データレジスタ２２１−１は、三番目のリードデータ（２ｎｄ  Ｒｅｔｒｙ  ｄａｔａ）をメモリコントローラ１００に出力し（Ｄａｔａ  Ｏｕｔ）、メモリコントローラ１００は、前記三番目のリードデータ（２ｎｄ  Ｒｅｔｒｙ  ｄａｔａ）に対するエラー訂正動作を行う（ｔＥＣＣ）。メモリコントローラ１００は、前記エラー訂正動作の結果によって、五番目のリード動作（四番目のリードリトライ）を行うか否かを判断する。
【０１１４】
一方、前記四番目のリード動作時に、不揮発性メモリ装置２００のターゲットページでリードリトライ動作を行わせるために、ホストＲ／Ｂは、“１”から“０”に遷移する。しかし、不揮発性メモリ装置２００が、実質的にリードリトライ動作を行っている中間にも、ホストＲ／Ｂは、“０”から再び“１”に遷移することができる（ｔＤＢＳＹＲ）。
【０１１５】
メモリコントローラ１００は、アレイＲ／Ｂをチェックして、アレイＲ／Ｂが“０”から“１”に遷移し、前記三番目のリードデータ（２ｎｄ  Ｒｅｔｒｙ  ｄａｔａ）のエラー訂正動作の結果が、成功（または、エラー訂正完了；ＥＣＣ  Ｃｏｍｐｌｅｔｅｄ）であれば、メモリコントローラ１００は、不揮発性メモリ装置２００をリフレッシュ（ｒｅｆｒｅｓｈ）するために、リセット命令（Ｒｅｓｅｔ  ＣＭＤ、図８で、ＦＦｈ）を出力する。
【０１１６】
不揮発性メモリ装置２００及びホスト１０は、前記リセット命令に応答して、リセットされ（ｔＲＳＴ）、リードリトライ動作は終了する。不揮発性メモリ装置２００をリセットすることは、リードレベル電圧を（ノーマルリード動作に関連した既定の値に）リセットするものを含む。リードリトライテーブル１１５もアップデートされうる（不揮発性メモリ装置の分離された比−データセクション（ＦＴＬ（ｆｉｌｅ  ｔｒａｎｓｌａｔｉｏｎｌａｙｅｒ）など）またはＰａｇｅ  ＃ｋのメタデータフィールドなど）。前記アップデートされたテーブルは、前記リセットされた電圧スレショルド分布レベルによって、新たなページに再びライト（ｒｅｗｒｉｔｅ）するために、リードリトライがｋ番目のページＰａｇｅ  ＃ｋで必要であったという事実を反映することができる。
【０１１７】
前述したように、連続したノーマルリード動作は、パイプライン（ｐｉｐｅｌｉｎｅｄ）にならず、各ノーマルリード動作は、キャッシュレジスタ２２１−１１からリードされたデータをリードし、データレジスタ２２１−１に伝送し、不揮発性メモリ装置２００からメモリコントローラ１００に伝送する。ＥＣＣ動作は、以後のノーマルリード命令が発行される前のリードデータに対して行われる。他の一例として、以前のノーマルリードされたデータ（すなわち、Ｐａｇｅ  ＃ｋのデータ）がデータレジスタ２２１−１に保存され、メモリコントローラに伝送されて、前記Ｐａｇｅ  ＃ｋのデータにＥＣＣ動作が行われる間に、（ｋ＋１）番目のページＰａｇｅ  ＃ｋ＋１のデータは、メモリセルアレイ２１０からノーマルリードされ、キャッシュレジスタ２２１−１１に保存することができる。
【０１１８】
他の実施形態として、図１０Ａ及び図１０Ｂに示されたａ１時間の間に、ノーマルリード動作命令は、ｋ＋１番目のページＰａｇｅ  ＃ｋ＋１をリードするための命令や、Ｄｏｕｔ＆ＥＣＣ動作は、ｋ番目のページＰａｇｅ  ＃ｋのリードされたデータを不揮発性メモリからメモリコントローラに出力し、ｋ番目のページＰａｇｅ  ＃ｋのリードされたデータをエラー訂正動作するための命令であり得る。ａ２時間の間に、Ｄｏｕｔ＆ＥＣＣ動作は、ｋ＋１番目のページＰａｇｅ  ＃ｋ＋１に対して行われる（前記動作は、ｋ＋１番目のページＰａｇｅ  ＃ｋ＋１に対するＤｏｕｔ＆ＥＣＣ動作の結果が、リードリトライが前記のように行われる時、保存されるか、ｋ＋１番目のページのデータが廃棄され、ｋ番目のページのリードリトライサイクル後にｋ＋１番目のページに対する新たなリード命令が発行されうる）。
【０１１９】
図１１Ａは、図１に示されたメモリシステムの動作タイミング図の他の実施形態であり、図１１Ｂは、図１１Ａの実施形態によるメモリシステムの動作図を示す。説明の便宜上、図１０Ａ及び図１１Ａに示された実施形態との差異点を中心に説明する。
【０１２０】
不揮発性メモリ装置２００が、先にノーマルリード命令（Ｎｏｒｍａｌ  ＲＥＡＤ  ＣＭＤ）を受信すれば、ターゲットページＰａｇｅ  ＃ｋをリードして、キャッシュレジスタ２２１−１１に臨時保存する。この際、ホストＲ／ＢとアレイＲ／Ｂは、前記リード動作が行われているということを指示する“０”を出力する。キャッシュレジスタ２２１−１１に臨時保存された最初のデータ（ｎｏｒｍａｌ  ｒｅａｄ  ｄａｔａ）は、データレジスタ２２１−１に伝送される。
【０１２１】
ホストＲ／ＢとアレイＲ／Ｂが、“０”から“１”に遷移すれば、メモリコントローラ１００は、リードリトライ動作を行わせる。
【０１２２】
すなわち、図１１Ａ及び図１１Ｂに示された実施形態は、図１０Ａ及び図１０Ｂと異なって、最初のリードデータ（ｎｏｒｍａｌ  ｒｅａｄ  ｄａｔａ）をメモリコントローラに出力せず、不揮発性メモリ装置２００が、リードリトライ動作を行うように制御する点に差がある。
【０１２３】
二番目のリード動作ｂ２時に、メモリコントローラ１００は、リード電圧レベルを再設定する。リード電圧レベルが再設定されれば、不揮発性メモリ装置２００は、メモリコントローラ１００からランダムキャッシュリード命令（Ｒａｎｄｏｍ  Ｃａｃｈｅ  Ｒｅａｄ  ＣＭＤ）を受信する。不揮発性メモリ装置１００は、前記命令に応答して、二番目のリード動作を行う。前記二番目のリード動作（最初のリードリトライ動作）がキャッシュレジスタ２２１−１１で進行する間に（ｔＲ）、データレジスタ２２１−１は、以前のノーマルリードデータ（ｎｏｒｍａｌ  ｒｅａｄ  ｄａｔａ）をメモリコントローラ１００に出力し（Ｄａｔａ  Ｏｕｔ）、メモリコントローラ１００は、前記最初のリードデータに対するエラー訂正動作を行う（ｔＥＣＣ）。メモリコントローラ１００は、前記エラー訂正動作の結果によって、三番目のリード動作（二番目のリードリトライ）を行うか否かを判断する。この際、エラー訂正が成功的に完了すれば（ＥＣＣ  Ｃｏｍｐｌｅｔｅｄ）、メモリコントローラ１００は、不揮発性メモリ装置２００にリセット命令（ＮＡＮＤ  ＲＥＳＥＴ  ＣＭＤ）を伝送して、無条件遂行したリードリトライ動作を終了する。
【０１２４】
図１２Ａは、図１に示されたメモリシステムの動作タイミング図のさらに他の実施形態であり、図１２Ｂは、図１２Ａの実施形態によるメモリシステムの動作図を示す。説明の便宜上、図１０Ａ及び図１０Ｂに示された実施形態との差異点を中心に説明する。
【０１２５】
不揮発性メモリ装置２００が、先にノーマルリード命令（Ｎｏｒｍａｌ  ＲＥＡＤ  ＣＭＤ）を受信すれば、ターゲットページＰａｇｅ  ＃ｋをリードして、キャッシュレジスタ２２１−１１に臨時保存する。この際、ホストＲ／ＢとアレイＲ／Ｂは、前記リード動作が行われているということを指示する“０”を出力する。キャッシュレジスタ２２１−１１に臨時保存された最初のデータ（Ｎｏｒｍａｌ  Ｒｅａｄ  ｄａｔａ）は、データレジスタ２２１−１に伝送される。
【０１２６】
図１１Ａの実施形態と同様に、ホストＲ／ＢとアレイＲ／Ｂが、“０”から“１”に遷移すれば、メモリコントローラ１００は、不揮発性メモリ装置２００がリードリトライ動作を行うように制御する（ｃ２）。
【０１２７】
不揮発性メモリ装置２００で二番目のリード動作が行われる間に（ｃ２）、メモリコントローラ１００は、前記最初のリードデータ（ｎｏｒｍａｌ  ｒｅａｄ  ｄａｔａ）に対する出力及びエラー訂正動作を行う。前記エラー訂正動作が失敗すれば（ＥＣＣ  ｆａｉｌ）、メモリコントローラ１００は、不揮発性メモリ装置２００が三番目のリード動作（二番目のリードリトライ）を行うように制御する。
【０１２８】
すなわち、図１２Ａ及び図１２Ｂに示された実施形態は、図１０Ａ及び図１０Ｂに示されたようと異なって、最初のリードデータをメモリコントローラに出力せず、不揮発性メモリ装置２００が一応リードリトライ動作を行わせ、もし、リードリトライでエラー訂正動作が失敗であれば、引き続きランダムキャッシュリードリトライ動作を反復して行わせる差がある。
【０１２９】
この際、メモリコントローラ１００は、三番目のリード動作ｃ３に先立って、リード電圧レベルを再設定する。引き続き、不揮発性メモリ装置２００は、メモリコントローラ１００に出力されるデータのエラー訂正動作が成功されるまでリードリトライ動作を反復して行う。
【０１３０】
前記実施形態によれば、現在リードリトライの動作遂行時間に、以前リードリトライデータの出力時間及びエラー訂正時間がシャドーイング（ｓｈａｄｏｗｉｎｇ）されるので、リードリトライ動作の所要時間を短縮しうる効果がある。リードリトライ動作の所要時間が短縮されれば、リードされたデータの信頼性を保証しながらも、リード速度が向上して、不揮発性メモリ装置を含んだメモリシステムの性能が向上する。
【０１３１】
図１３は、図１に示されたメモリシステムの一実施形態によるデータリード制御方法のフローチャートである。図１３を参照すると、先にメモリコントローラ１００が不揮発性メモリ装置２００にリード命令（ＮＯＲＭＡＬ  ＲＥＡＤ  ＣＭＤ）を伝送して、前記不揮発性メモリ装置２００から最初にリードされたデータを受信する（ステップＳ１０）。メモリコントローラ１００内のＥＣＣブロックで前記データに対してエラー訂正動作を行うが、前記エラー訂正動作が失敗であれば（ステップＳ１１）、メモリコントローラ１００は、リードリトライ動作を行う。
【０１３２】
リードリトライ動作の回数及び前記回数に該当するリードレベルを追跡（ｔｒａｃｋｉｎｇ）するために、リードレベルテーブル１１５のインデックスを初期化する（ステップＳ１２）（例えば、ｉ＝０に）。リードレベルテーブル１１５は、インデックスｉに該当するリードレベルを含む。アレイＲ／Ｂ信号はモニタリングされて、メモリセルアレイが準備状態であるかを決定する（ステップＳ１３）。
【０１３３】
もし、アレイＲ／Ｂが“０”から“１”に遷移するか、“１”であって、不揮発性メモリ装置２００が準備状態になれば、メモリコントローラ１００は、前記データを再びリードするために、リード電圧レベルを再設定する（ステップＳ１４）。この際、再設定されるリード電圧レベルは、リードリトライテーブル１１５で既定の値による。
【０１３４】
メモリコントローラ１００は、不揮発性メモリ装置２００にランダムキャッシュリード命令（Ｒａｎｄｏｍ  Ｃａｃｈｅ  Ｒｅａｄ  ＣＭＤ）を送る（ステップＳ１５）。ランダムキャッシュリード命令は、以前のＥＣＣ動作が失敗すれば、当該ページのアドレスを送ることができる（ステップＳ１１）。
【０１３５】
ランダムキャッシュリード命令は、メモリセルアレイ２１０から複数のページを連続してリードする代わりに、ターゲットページのみをリード（リードリトライまたはノーマルリード）しようとする命令である。前記ランダムキャッシュリード命令によって、前記不揮発性メモリ装置内のメモリセルアレイ２１０から他のページを順次に再びリードせず、ターゲットページのみリードする。
【０１３６】
不揮発性メモリ装置２００は、前記命令によって、キャッシュレジスタに臨時保存した以前段階のリードデータをデータレジスタ２２１−１に伝送し、キャッシュレジスタ２２１−１１には、メモリセルアレイ２１０内の前記ターゲットページからリードリトライされたデータを臨時保存する。
【０１３７】
また、前記リードリトライ動作遂行の間に、不揮発性メモリ装置２００は、データレジスタ２２１−１に伝送された以前段階のリードデータをメモリコントローラ１００に出力し、メモリコントローラ１００は、前記以前段階のリードデータに対するエラー訂正動作を行う（ステップＳ１６）。
【０１３８】
もし、前記エラー訂正が成功すれば（ステップＳ１７、ステップＳ２０）、メモリコントローラ１００は、不揮発性メモリ装置２００にリセット命令を伝送して、リードリトライ動作を終了する（ステップＳ２１）。しかし、もし、前記エラー訂正動作が失敗すれば（ステップＳ１７）、エラー訂正動作が成功するまでリードレベルテーブルのインデックスを増加させ（ステップＳ１８）、前記リードリトライ動作を反復する。この際、リードレベルテーブルの最後のインデックスである時、リードリトライされたデータがエラー訂正失敗であれば、これ以上リードリトライせず、リード動作を終了する（ステップＳ１９）。
【０１３９】
図１４は、図１に示されたメモリシステムの他の実施形態によるデートリード制御方法のフローチャートである。図１４を参照すると、先にメモリコントローラ１００が不揮発性メモリ装置２００にリード命令（ＮＯＲＭＡＬ  ＲＥＡＤ  ＣＭＤ）を伝送し（ステップＳ５０）、前記不揮発性メモリ装置２００は、前記リード命令に応答して、メモリセルアレイ２１０内のターゲットページからデータをリードする。
【０１４０】
図１３の実施形態と異なって、メモリコントローラ１００は、エラー訂正動作の遂行の有無に関係なく不揮発性メモリ装置２００のリードリトライ動作を行う。
【０１４１】
リードリトライ動作の回数及び前記回数に該当するリードレベルを再設定するために、リードレベルテーブル１１５のインデックスを初期化し（ステップＳ５１）、リード動作が可能であるか否かを見るために、アレイＲ／Ｂが準備状態であるかをモニタリングする（ステップＳ５２）。
【０１４２】
もし、アレイＲ／Ｂが“０”から“１”に遷移して、不揮発性メモリ装置２００が準備状態になれば、メモリコントローラ１００は、前記データを再びリードするために、リード電圧レベルを再設定する（ステップＳ５３）。この際、再設定されるリード電圧レベルは、リードリトライテーブル１１５で既定の値によるが、リードリトライ動作が反復される度にインデックスを増加させながらリード電圧レベルを再設定する。
【０１４３】
メモリコントローラ１００は、不揮発性メモリ装置２００にランダムキャッシュリード命令（Ｒａｎｄｏｍ  Ｃａｃｈｅ  Ｒｅａｄ  ＣＭＤ）を送る（ステップＳ５４）。
【０１４４】
不揮発性メモリ装置２００は、前記命令によって、キャッシュレジスタ２２１−１１に臨時保存した以前段階のリードデータをデータレジスタ２２１−１に伝送し、キャッシュレジスタ２２１−１１には、メモリセルアレイ２１０内の前記ターゲットページからリードリトライされたデータを臨時保存する。
【０１４５】
また、前記リードリトライ動作遂行の間に、不揮発性メモリ装置２００は、データレジスタ２２１−１に伝送された以前段階のリードデータをメモリコントローラ１００に出力し、ＥＣＣブロック１４０は、前記以前段階のリードデータに対するエラー訂正動作を行う（ステップＳ５５）。前記エラー訂正動作が成功すれば（ステップＳ５６、ステップＳ５９）、メモリコントローラ１００は、不揮発性メモリ装置２００にリセット命令を伝送して（ステップＳ６０）、リードリトライ動作を終了する。
【０１４６】
しかし、前記エラー訂正動作が失敗すれば、エラー訂正動作が成功するまでリードレベルテーブルのインデックスを増加させ、前記リードリトライ動作を反復する（ステップＳ５７）。この際、リードレベルテーブルの最後のインデックスであり、リードリトライされたデータがエラー訂正失敗であれば、これ以上リードリトライせず、リード動作を終了する（ステップＳ５８）。
【０１４７】
図１５は、図１に示されたメモリシステムを含むデータ処理システムの一実施形態を示す。図１５を参照すると、データ処理システム５００は、携帯電話（ｃｅｌｌｕｌａｒ  ｐｈｏｎｅ）、スマートフォン（ｓｍａｒｔ  ｐｈｏｎｅ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）、または無線通信装置として具体化可能である。
【０１４８】
データ処理システム５００は、メモリ装置２００とメモリ装置２００の動作を制御することができるメモリコントローラ１００とを含む。メモリコントローラ１００は、プロセッサ５１０の制御によって、メモリ装置２００のデータ（ＤＡＴＡ）アクセス動作、例えば、プログラム動作、イレーズ動作、またはリード動作を制御することができる。プログラム検証動作は、プログラム動作の一部として含まれる。
【０１４９】
メモリ装置２００にプログラムされたページデータは、プロセッサ５１０とメモリコントローラ１００との制御によって、ディスプレイ５２０を通じてディスプレイされうる。
【０１５０】
無線送受信器５３０は、アンテナ（ＡＮＴ）を通じて無線信号を送受信することができる。例えば、無線送受信器５３０は、アンテナ（ＡＮＴ）を通じて受信された無線信号をプロセッサ５１０で処理される信号に変更することができる。
【０１５１】
したがって、プロセッサ５１０は、無線送受信器５３０から出力された信号を処理し、該処理された信号をメモリコントローラ１００またはディスプレイ５２０に伝送しうる。メモリコントローラ１００は、プロセッサ５１０によって処理された信号をメモリ装置２００にプログラムすることができる。
【０１５２】
また、無線送受信器５３０は、プロセッサ５１０から出力された信号を無線信号に変更し、該変更された無線信号をアンテナ（ＡＮＴ）を通じて外部装置に出力することができる。入力装置５４０は、プロセッサ５１０の動作を制御するための制御信号またはプロセッサ５１０によって処理されるデータ（ＤＡＴＡ）を入力することができる装置であって、タッチパッド（ｔｏｕｃｈ  ｐａｄ）とコンピュータマウス（ｃｏｍｐｕｔｅｒ  ｍｏｕｓｅ）のようなポインティング装置（ｐｏｉｎｔｉｎｇ  ｄｅｖｉｃｅ）、キーパッド（ｋｅｙｐａｄ）、またはキーボードとして具体化可能である。
【０１５３】
プロセッサ５１０は、メモリコントローラ１００から出力されたデータ（ＤＡＴＡ）、無線送受信器５３０から出力されたデータ（ＤＡＴＡ）、または入力装置５４０から出力されたデータ（ＤＡＴＡ）が、ディスプレイ５２０を通じてディスプレイされるように、ディスプレイ５２０の動作を制御することができる。実施形態によって、メモリ装置２００の動作を制御することができるメモリコントローラ１００は、プロセッサ５１０の一部として具体化可能であり、またプロセッサ５１０と別途のチップとして具体化可能である。
【０１５４】
図１６は、図１に示されたメモリシステムを含むデータ処理システムのさらに他の実施形態を示す。図１６を参照すると、データ処理システム６００は、ＰＣ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ）、タブレット（ｔａｂｌｅｔ）ＰＣ、ネットブック（ｎｅｔ−ｂｏｏｋ）、ｅリーダー（ｅ−ｒｅａｄｅｒ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）、ＰＭＰ（Ｐｏｒｔａｂｌｅ  Ｍｕｌｔｉｍｅｄｉａ  Ｐｌａｙｅｒ）、ＭＰ３プレーヤー、またはＭＰ４プレーヤーとして具体化可能である。
【０１５５】
データ処理システム６００は、メモリ装置２００と、メモリ装置２００のデータ処理動作を制御することができるメモリコントローラ１００とを含む。
【０１５６】
プロセッサ６１０は、入力装置６２０を通じて入力されたデータによって、メモリ装置２００に保存されたデータをディスプレイ６３０を通じてディスプレイすることができる。例えば、入力装置６２０は、タッチパッドまたはコンピュータマウスのようなポインティング装置、キーパッド、またはキーボードとして具体化可能である。
【０１５７】
プロセッサ６１０は、データ処理システム６００の全般的な動作を制御し、メモリコントローラ１００の動作を制御することができる。実施形態によって、メモリ装置２００の動作を制御することができるメモリコントローラ１００は、プロセッサ６１０の一部として具体化可能であり、またプロセッサ６１０と別途のチップとして具体化可能である。
【０１５８】
図１７は、図１に示されたメモリシステムを含むデータ処理システムの一実施形態を示す。図１７を参照すると、データ処理システム７００は、メモリカード（ｍｅｍｏｒｙ  ｃａｒｄ）またはスマートカード（ｓｍａｒｔ  ｃａｒｄ）として具体化可能である。データ処理システム７００は、メモリ装置２００、メモリコントローラ１００、及びカードインターフェース７２０を含む。
【０１５９】
メモリコントローラ１００は、メモリ装置２００とカードインターフェース２００との間でデータの交換を制御することができる。実施形態によって、カードインターフェース７２０は、ＳＤ（Ｓｅｃｕｒｅ  Ｄｉｇｉｔａｌ）カードインターフェースまたはＭＭＣ（Ｍｕｌｔｉ−Ｍｅｄｉａ  Ｃａｒｄ）インターフェースであり得るが、これらに限定されるものではない。
【０１６０】
カードインターフェース７２０は、ホスト（ＨＯＳＴ）のプロトコルによって、ホスト（ＨＯＳＴ）とメモリコントローラ１００との間でデータ交換をインターフェースすることができる。実施形態によって、カードインターフェース７２０は、ＵＳＢプロトコル、ＩＣ（ＩｎｔｅｒＣｈｉｐ）−ＵＳＢプロトコルを支援することができる。ここで、カードインターフェースとは、ホスト（ＨＯＳＴ）が使うプロトコルを支援することができるハードウェア、前記ハードウェアに搭載されたソフトウェア、または信号伝送方式を意味する。
【０１６１】
データ処理システム７００が、ＰＣ、タブレットＰＣ、デジタルカメラ、デジタルオーディオプレーヤー、携帯電話、コンソールビデオゲームハードウェア、またはデジタルセットトップボックスのようなホスト（ＨＯＳＴ）と接続される時、ホスト（ＨＯＳＴ）は、カードインターフェース７２０とメモリコントローラ１００とを通じてメモリ装置２００とデータ通信を行うことができる。
【０１６２】
図１８は、図１に示されたメモリシステムを含むデータ処理システムの一実施形態を示す。図１８を参照すると、データ処理システム８００は、イメージ処理装置、例えば、デジタルカメラまたはデジタルカメラ付き携帯電話として具体化可能である。
【０１６３】
データ処理システム８００は、メモリ装置２００とメモリ装置２００のデータ処理動作、例えば、プログラム動作、イレーズ動作、またはリード動作を制御することができるメモリコントローラ１００とを含む。
【０１６４】
データ処理システム８００のイメージセンサー８２０は、光学イメージをデジタル信号に変換し、該変換されたデジタル信号は、プロセッサ８１０またはメモリコントローラ１００に伝送される。プロセッサ８１０の制御によって、前記変換されたデジタル信号は、ディスプレイ８３０を通じてディスプレイされるか、またはメモリコントローラ１００を通じてメモリ装置２００に保存することができる。
【０１６５】
また、メモリ装置２００に保存されたデータは、プロセッサ８１０またはメモリコントローラ１００の制御によって、ディスプレイ８３０を通じてディスプレイされる。実施形態によって、メモリ装置２００の動作を制御することができるメモリコントローラ１００は、プロセッサ８１０の一部として具体化可能であり、またプロセッサ８１０と別個のチップとして具体化可能である。
【０１６６】
図１９は、図１に示されたメモリシステムを含むデータ処理システムの一実施形態を示す。図１９を参照すると、データ処理システム９００は、ＳＳＤのようなデータ保存装置として具体化可能である。データ処理システム９００は、複数のメモリ装置２００と複数のメモリ装置２００のそれぞれのデータ処理動作を制御することができるメモリコントローラ１００とを含みうる。データ処理システム９００は、メモリモジュールとして具体化可能である。
【０１６７】
図２０は、図１７に示されたデータ処理システムを含むデータ処理装置の実施形態を示す。図１９と図２０とを参照すると、ＲＡＩＤ（Ｒｅｄｕｎｄａｎｔ  Ａｒｒａｙ  ｏｆＩｎｄｅｐｅｎｄｅｎｔ  Ｄｉｓｋｓ）システムとして具体化可能なデータ保存装置１０００は、ＲＡＩＤコントローラ１０１０と複数のモジュール１１００−１〜１１００−ｎ（ｎは、自然数）とを含みうる。
【０１６８】
複数のメモリモジュール１１００−１〜１１００−ｎのそれぞれは、図１７に示されたデータ処理システム９００であり得る。複数のメモリモジュール１１００−１〜１１００−ｎは、ＲＡＩＤアレイを構成することができる。データ保存装置１０００は、ＰＣまたはＳＳＤとして具体化可能である。
【０１６９】
プログラム動作時に、ＲＡＩＤコントローラ１０１０は、ホストから出力されたプログラム命令によって、前記ホストから出力されたプログラムデータをＲＡＩＤレベル情報に基づいて、複数のＲＡＩＤレベルのうちから選択された何れか１つのＲＡＩＤレベルによって、複数のメモリモジュール１１００−１〜１１００−ｎのうちの何れか１つのメモリモジュールに出力することができる。
【０１７０】
また、読み取り動作時に、ＲＡＩＤコントローラ１０１０は、ホストから出力された読み取り命令によって、ＲＡＩＤレベル情報に基づいて、複数のＲＡＩＤレベルのうちから選択された何れか１つのＲＡＩＤレベルによって、複数のメモリモジュール１１００−１〜１１００−ｎのうちの何れか１つのメモリモジュールから読み取られたデータを前記ホストに伝送しうる。
【０１７１】
また、本発明の実施形態による不揮発性メモリ装置の動作制御方法は、多様なコンピュータ手段を通じて行われるプログラム命令形態で具体化されてコンピュータ判読可能な媒体に記録されうる。前記コンピュータ判読可能な媒体は、プログラム命令、データファイル、データ構造などを単独または組み合わせて含みうる。前記媒体に記録されるプログラム命令は、本発明のために特別に設計されて構成されたものであるか、コンピュータソフトウェア当業者に公知されて使用可能なものでもあり得る。コンピュータ判読可能な記録媒体の例には、ハードディスク、フロッピーディスク（登録商標）、及び磁気テープのような磁気媒体（ｍａｇｎｅｔｉｃ  ｍｅｄｉａ）、ＣＤ−ＲＯＭ、ＤＶＤのような光記録媒体（ｏｐｔｉｃａｌ  ｍｅｄｉａ）、フロプティカルディスク（ｆｌｏｐｔｉｃａｌ  ｄｉｓｋ）のような磁気−光媒体（ｍａｇｎｅｔｏ−ｏｐｔｉｃａｌ  ｍｅｄｉａ）、及びＲＯＭ、ＲＡＭ、フラッシュメモリのようなプログラム命令を保存して行うように特別に構成されたハードウェア装置が含まれる。プログラム命令の例には、コンパイラによって作られるような機械語コードだけではなく、インタプリタなどを使ってコンピュータによって実行可能な高級言語コードを含む。前記ハードウェア装置は、本発明の動作を行うために、１つ以上のソフトウェアモジュールとして動作するように構成され、その逆も同様である。
【０１７２】
本発明の実施形態によるメモリコントローラ、それを含むメモリシステム及びその動作方法は、２回以上のリードリトライ動作の総遂行時間を短縮しうる。リードリトライ総遂行時間が短縮されれば、不揮発性メモリ装置のＥＣＣエラー訂正動作による信頼性を向上させながらも、読み取り速度をさらに迅速にして、メモリシステムの性能を向上させうる効果がある。
【０１７３】
本発明は、図面に示された一実施形態を参考にして説明されたが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されるべきである。
【産業上の利用可能性】
【０１７４】
本発明は、不揮発性メモリ装置のデータリード方法、及びそれを行う装置関連の技術分野に適用可能である。
【図１】
2013073669.tif 000003
【図２】
2013073669.tif 000004
【図３】
2013073669.tif 000005
【図４】
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【図５Ａ】
2013073669.tif 000007
【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
2013073669.tif 000010
【図７Ａ】
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【図７Ｂ】
2013073669.tif 000012
【図７Ｃ】
2013073669.tif 000013
【図７Ｄ】
2013073669.tif 000014
【図８】
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【図９】
2013073669.tif 000016
【図１０Ａ】
2013073669.tif 000017
【図１１Ａ】
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【図１２Ａ】
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【図１３】
2013073669.tif 000020
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図１０Ｂ】
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【図１１Ｂ】
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【図１２Ｂ】
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