(57)【要約】【課題】寄生容量に悪影響を与えることなく、より低いクランプ電圧が達成できるＥＳＤ保護回路を提供する。【解決手段】ＥＳＤ保護回路は、第１および第２端子（Ｔ１，Ｔ２）の間にある主要なＥＳＤ電流伝導経路において、複数のバイポーラトランジスタ、即ち、複数のＥＳＤ電流伝導トランジスタ（ｑ１，ｑ２，ｑ４）を備え、ＥＳＤ電流伝導トランジスタの少なくとも１つ（ｑ１）と並列に接続され、ＥＳＤイベントの発生時に、ＥＳＤ電流伝導トランジスタの１つ又はそれ以上（ｑ２）に駆動電流（Ｉｂ２）を伝導するために設けられた少なくとも１つの駆動トランジスタ（ｑ３）をさらに備える。【選択図】図３
2013062502.tif 000002
【特許請求の範囲】
【請求項１】
電子回路の第１端子と第２端子との間に接続され、ＥＳＤイベントに対して電子回路を保護するために設けられたＥＳＤ保護回路であって、
第１端子から第２端子へ延びるＥＳＤ電流伝導経路であって、それぞれベース、コレクタおよびエミッタを有する複数のＥＳＤ電流伝導バイポーラ接合トランジスタを備えたＥＳＤ電流伝導経路を備え、
該ＥＳＤ電流伝導トランジスタは、直列に接続され、ＥＳＤイベントの発生時にＥＳＤ電流を伝導するように構成されており、
前記ＥＳＤ保護回路は、それぞれベース、コレクタおよびエミッタを有する少なくとも１つの駆動バイポーラ接合トランジスタからなる群を備え、
該少なくとも１つの駆動トランジスタは、該ＥＳＤ電流伝導トランジスタの少なくとも１つと並列に接続され、
該少なくとも１つの駆動トランジスタは、第１端子と、該ＥＳＤ電流伝導トランジスタの少なくとも１つのベースとの間に接続され、ＥＳＤイベントの発生時に駆動電流を伝導するように構成されていることを特徴とするＥＳＤ保護回路。
【請求項２】
複数のＥＳＤ電流伝導トランジスタは、第１端子と接続されたベースおよびコレクタを有する第１バイポーラ接合トランジスタと、
第１バイポーラ接合トランジスタのエミッタと接続されたコレクタを有する第２バイポーラ接合トランジスタとを備え、
前記駆動トランジスタからなる群は、第１端子と接続されたベースおよびコレクタ、ならびに第２バイポーラ接合トランジスタのベースと接続されたエミッタを有する第３バイポーラ接合トランジスタを備えることを特徴とする請求項１記載のＥＳＤ保護回路。
【請求項３】
第２バイポーラ接合トランジスタは、第２端子と接続されたエミッタを有することを特徴とする請求項２記載のＥＳＤ保護回路。
【請求項４】
複数のＥＳＤ電流伝導トランジスタは、第２バイポーラ接合トランジスタのエミッタと接続されたコレクタ、および第３バイポーラ接合トランジスタのエミッタと接続されたベースを有する第４バイポーラ接合トランジスタをさらに備えることを特徴とする請求項２記載のＥＳＤ保護回路。
【請求項５】
第４バイポーラ接合トランジスタは、第２端子と接続されたエミッタを有することを特徴とする請求項４記載のＥＳＤ保護回路。
【請求項６】
複数のＥＳＤ電流伝導トランジスタは、第２バイポーラ接合トランジスタのエミッタと接続されたコレクタを有する第４バイポーラ接合トランジスタをさらに備え、
前記駆動トランジスタからなる群は、第１端子と接続されたベースおよびコレクタ、ならびに第４バイポーラ接合トランジスタのベースと接続されたエミッタを有する第５バイポーラ接合トランジスタをさらに備えることを特徴とする請求項２記載のＥＳＤ保護回路。
【請求項７】
第４バイポーラ接合トランジスタは、第２端子と接続されたエミッタを有することを特徴とする請求項６記載のＥＳＤ保護回路。
【請求項８】
複数のＥＳＤ電流伝導トランジスタは、第２バイポーラ接合トランジスタのエミッタと接続されたコレクタを有する第４バイポーラ接合トランジスタをさらに備え、
前記駆動トランジスタからなる群は、第５および第６バイポーラ接合トランジスタをさらに備え、
第５バイポーラ接合トランジスタは、第１端子と接続されたベースおよびコレクタ、ならびに第６バイポーラ接合トランジスタのベースと接続されたエミッタを有し、
第６バイポーラ接合トランジスタのコレクタは、第３バイポーラ接合トランジスタのエミッタと接続され、
第６バイポーラ接合トランジスタのエミッタは、第４バイポーラ接合トランジスタのベースと接続されていることを特徴とする請求項２記載のＥＳＤ保護回路。
【請求項９】
第４バイポーラ接合トランジスタは、第２端子と接続されたエミッタを有することを特徴とする請求項４記載のＥＳＤ保護回路。
【請求項１０】
ＥＳＤ電流伝導トランジスタの面積は、駆動トランジスタの面積の少なくとも２倍であることを特徴とする請求項１〜９のいずれかに記載のＥＳＤ保護回路。
【請求項１１】
該回路は、バイポーラ接合トランジスタがダイオードとして構成され、第１端子と接続されたベースおよびコレクタを有するようにした上部行を備えることを特徴とする請求項１〜１０のいずれかに記載のＥＳＤ保護回路。
【請求項１２】
請求項１〜１１のいずれかに記載のＥＳＤ保護回路を、電子回路の入力／出力端子と電源電圧端子との間にＥＳＤダイオードとして備えた電子回路。
【請求項１３】
請求項１〜１１のいずれかに記載のＥＳＤ保護回路を、電子回路の電源電圧端子の間にＥＳＤパワークランプとして備えた電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＥＳＤ保護回路に関し、特に、集積電子回路のためのオンチップＥＳＤ保護回路に関する。この回路は、ＥＳＤダイオードまたはＥＳＤパワークランプ(clamp)として使用可能である。
【背景技術】
【０００２】
複数の順方向バイアス・ダイオードが、ダイオード容量の直列接続の低い寄生容量の観点で、静電気放電（ＥＳＤ）保護回路として直列に積層できることが広く知られている。
【０００３】
ＢｉＣＭＯＳ技術において、このダイオード直列接続は、バイポーラトランジスタを用いて実装でき、これは低い漏れ電流をもたらす。しかしながら、直列接続したＮ個のトランジスタでは、各バイポーラトランジスタのベース−エミッタ接合はダイオードとして用いられ、ダイオード鎖の間のクランプ電圧は、ベース−エミッタ接合のビルトイン接合電圧Ｖｂｅ（ｏｎ）のＮ倍に増加する。発展したテクノロジー（例えば、１３０ｎｍ  ＳｉＧｅ  ＢｉＣＭＯＳ）では、このクランプ電圧  Ｎ×Ｖｂｅ（ｏｎ）は、高すぎる。理由は、このダイオード鎖によって保護される回路において、バイポーラトランジスタの低いコレクタ−エミッタ間絶縁破壊電圧、およびＭＯＳＦＥＴのゲート絶縁体の可能性のある低い酸化物絶縁破壊のためである。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
（発明の開示）
本発明の目的は、寄生容量に悪影響を与えることなく、より低いクランプ電圧が達成できるＥＳＤ保護回路を提供することである。
【課題を解決するための手段】
【０００５】
本発明によれば、上記目的は、第１の請求項の技術的特徴を有するＥＳＤ保護回路を用いて達成される。
【０００６】
さらに、本発明のＥＳＤ保護回路は、第１端子と第２端子との間の主要なＥＳＤ電流伝導経路において、複数のバイポーラ接合トランジスタ、即ち、複数の、特に、少なくとも３つのＥＳＤ電流伝導トランジスタを備え、さらに、ＥＳＤイベントの発生時、ＥＳＤ電流伝導トランジスタ、特に、下流側ＥＳＤ電流伝導トランジスタの少なくとも２つのベースに駆動電流を伝導するために設けられた少なくとも１つの駆動トランジスタを有する駆動回路を備える。
【０００７】
ここで用いたように、「上流」および「下流」は、ＥＳＤ電流の流れ方向にある流れ経路の順序を規定する。
【０００８】
ＥＳＤイベントが、回路の第１端子と第２端子の間に発生（またはシミュレーション）した場合、駆動トランジスタは、駆動電流を、これと接続されたＥＳＤ電流伝導トランジスタのベースに供給する。これは、これらのＥＳＤ電流伝導トランジスタを起動し、ＥＳＤ電流ＩＥＳＤがこれらのコレクタ−エミッタ接合を通過することができる。用語「ＥＳＤ電流伝導トランジスタ」とは、これらのトランジスタは、ＥＳＤ電流を持続できるように適合していることを意味する。特に、これらのトランジスタは、ＥＳＤ電流を伝導するように適合しているとともに、飽和状態で、これらのオン抵抗が低い。
【０００９】
主要なＥＳＤ電流伝導経路におけるバイポーラ接合トランジスタ（即ち、これらは少なくとも１つの駆動トランジスタと接続される）のベース電流は、ＥＳＤ電流ＩＥＳＤの一部に過ぎないため、各駆動トランジスタのベース−エミッタ電圧は、全てのＥＳＤ電流ＩＥＳＤを伝導するＥＳＤ電流伝導トランジスタのベース−エミッタ電圧よりかなり小さい。駆動トランジスタのベース−エミッタ電流経路は、１つ又はそれ以上のＥＳＤ電流伝導トランジスタについて並列であるため、端子間の合計電圧は著しく低減できる。
【００１０】
さらに、本発明に係る回路の容量は、ダイオード列(string)として同じ合計回路面積を持つ回路であっても、従来のダイオード列と比べて低くなるとともに、本発明の回路のＥＳＤストレスレベル（例えば、ＴＬＰ故障電流レベル）は、ダイオード列の場合とほぼ同じである。ＥＳＤ保護のより低い容量は、ＲＦデバイスにおいてとても有利であることは、当業者にとって明らかである。
【００１１】
提案した構造をパワークランプとして用いた場合、基板漏れ電流が全体漏れ電流の主要な部分であり、その漏れ電流は低くなる。電圧の関数である漏れ電流は、より急峻なカーブを示す。この結果、クランプ電圧より低い同じ絶対電圧で、より低い漏れ電流を持つデバイスが得られる。
【００１２】
本発明に係るＥＳＤ保護回路の一実施形態において、複数のＥＳＤ電流伝導トランジスタは、ベースおよび、第１端子と接続されたコレクタを有する第１バイポーラ接合トランジスタと、第１バイポーラ接合トランジスタのエミッタと接続されたコレクタを有する第２バイポーラ接合トランジスタとを備え、駆動トランジスタ群は、ベース、第１端子と接続されたコレクタおよび、第２バイポーラ接合トランジスタのベースと接続されたエミッタを有する第３バイポーラ接合トランジスタを備える。
【００１３】
本発明に係るＥＳＤ保護回路の一実施形態において、複数のＥＳＤ電流伝導トランジスタは、第２バイポーラ接合トランジスタのエミッタと接続されたコレクタを有する第４バイポーラ接合トランジスタをさらに備え、駆動トランジスタ群は、第５および第６バイポーラ接合トランジスタをさらに備え、第５バイポーラ接合トランジスタは、ベースおよび、第１端子と接続されたコレクタを有し、そして第６バイポーラ接合トランジスタのベースと接続されたエミッタを有し、第６バイポーラ接合トランジスタのコレクタは、第３バイポーラ接合トランジスタのエミッタと接続され、第６バイポーラ接合トランジスタのエミッタは、第４バイポーラ接合トランジスタのベースと接続される。
【００１４】
本発明に係る実施形態において、ＥＳＤ電流伝導トランジスタは、ＥＳＤ電流ＩＥＳＤを伝導するようなサイズであり、一方、駆動トランジスタは、駆動電流のみを伝導するようなサイズであり、即ち、駆動トランジスタは、ＥＳＤ電流伝導トランジスタよりかなり小型にでき、例えば、半分の面積またはそれより小型にできる。本発明の回路における駆動トランジスタは、ＥＳＤ電流伝導トランジスタのベース電流を配給する必要があるだけであり、全てのＥＳＤ電流ＩＥＳＤを持続可能であることは必要でない。これらは、主要なＥＳＤ電流伝導経路の一部について並列であるためである。サイズの減少は、駆動トランジスタの容量も減少させるが、持続可能な電流および後続のＥＳＤレベルでの低下とともに、ベース−エミッタ電圧を僅かに増加させる。こうして当業者は、より低い容量に対して、より低いクランプ電圧とより高いＥＳＤ保護レベルとの間で適切なトレードオフ(trade-off)を見つけることができる。
【００１５】
本発明に係る好ましい実施形態において、回路は、第１端子と接続された上流側の行を備え、この行においてバイポーラ接合トランジスタ（ＥＳＤ電流伝導トランジスタまたは駆動トランジスタ）は、漏れ電流を制限するためのダイオードとして構成される。
【００１６】
本発明のＥＳＤ保護回路は、入力／出力端子と、電子回路の電源電圧端子との間にあるＥＳＤダブルダイオードの１つとして使用できる。この用途では、低い容量、低いクランプ電圧、高いＥＳＤ堅牢性(robustness)を備えたＥＳＤデバイスが好ましく、本発明のＥＳＤ保護回路を用いて達成可能である。
【００１７】
本発明のＥＳＤ保護回路はまた、保護を必要とする電子回路の電源電圧端子（ＶＤＤ，ＶＳＳ）間のＥＳＤパワークランプとして使用できる。この用途では、低い漏れ電流および高い持続可能なＥＳＤレベルが好ましく、本発明のＥＳＤ保護回路を用いて達成可能である。
【００１８】
本発明に係る代替の実施形態では、ここで説明した全ての実施形態の代替案として、第１ＥＳＤ電流伝導トランジスタ、即ち、その上流側の行における１つは、ベースおよびコレクタは同じ端子に接続され、それはダイオードとして構成され、実際のダイオード、即ち、簡単なｐｎ接合と置換できる。従って、本発明はまた、主要なＥＳＤ電流伝導経路において、このダイオード、そして、１つ又はそれ以上のＥＳＤ電流伝導バイポーラ接合トランジスタを有し、そして、駆動電流をＥＳＤ電流伝導バイポーラ接合トランジスタの１つ又はそれ以上のベースに供給するための、並列接続の少なくとも１つの駆動バイポーラ接合トランジスタを有するＥＳＤ保護回路を網羅する。
【図面の簡単な説明】
【００１９】
本発明は、下記の説明および添付図面を用いてさらに明らかになるであろう。
【００２０】
【図１】入力または出力、グランドおよび電源のレールを備えた典型的なＥＳＤ保護構成を示す。
【図２】先行技術で知られている、ダイオードとして構成された２つのバイポーラ接合トランジスタを備えた従来のダイオード列を示す。
【図３】３個のトランジスタを備えたＥＳＤ回路の比較例を示す。
【図４】６個のトランジスタを備えた、本発明に係るＥＳＤ回路の一実施形態を示す。
【図５】従来のダイオード列および本発明に係る回路の好ましい実施形態のクランプ電圧のグラフを示す。
【図６】２個のダイオードを備えた従来のダイオード列の一例を示すもので、数字は各ダイオードの相対面積を示す。
【図７】図３の回路の一例を示すもので、数字は各トランジスタの相対面積を示す。この回路の全体面積は、図６のものと等しい。
【図８】３個のダイオードを備えた従来のダイオード列の一例を示すもので、数字は各ダイオードの相対面積を示す。
【図９】図４の回路の一例を示すもので、数字は各トランジスタの相対面積を示す。この回路の全体面積は、図８のものと等しい。
【図１０】図２のダイオード列の等価容量を示す。
【図１１】図３の本発明の回路の等価容量を示す。
【図１２】従来のダイオード列の容量と、本発明の回路の好ましい実施形態との間の比較を示す。
【図１３】４個のトランジスタを有する、本発明の回路の一実施形態を示す。
【図１４】５個のトランジスタを有する、本発明の回路の他の実施形態を示す。
【図１５】図９、図１３、図１４の回路のクランプ電圧および容量を比較したグラフを示す。
【図１６】１０個のトランジスタからなる、本発明の回路の第３の好ましい実施形態を示す。
【図１７】従来のダイオード列および本発明の回路の好ましい実施形態の２段および４段バージョンについて、測定した非基板漏れ電流を示す。
【発明を実施するための形態】
【００２１】
本発明は、特定の実施形態に関して一定の図面を参照しながら説明しているが、本発明はこれによって限定されず、請求項によってのみ限定される。ここで記載した図面は、概略的に過ぎず、限定的なものでない。図面において、幾つかの要素のサイズは強調していることがあり、説明目的のため、スケールどおりに描いていない。寸法および相対寸法は、本発明の実際の実施品と必ずしも対応していない。
【００２２】
さらに、説明および請求項での用語「第１」「第２」「第３」などは、類似の要素を区別するために使用しており、必ずしも連続的または時間的な順番を記述するためではない。この用語は、適切な状況下で交換可能であり、本発明の実施形態は、ここで説明したり図示したものとは別の順番で動作可能である。
【００２３】
さらに、説明および請求項での用語「上(top)」、「下(bottom)」、「の上に(over)」、「の下に(under)」等は、説明目的で使用しており、必ずしも相対的な位置を記述するためのものでない。こうして用いた用語は、適切な状況下で交換可能であって、ここで説明した本発明の実施形態がここで説明または図示した以外の他の向きで動作可能である。
【００２４】
用語「備える、含む(comprising)」は、それ以降に列挙された手段に限定されるものと解釈すべきでなく、他の要素またはステップを除外していない。記述した特徴、整数、ステップまたは構成要素の存在を、参照したように特定するように解釈する必要があるが、１つ又はそれ以上の他の特徴、整数、ステップまたは構成要素、あるいはこれらのグループの存在または追加を除外していない。こうして表現「手段Ａ，Ｂを備えるデバイス」の範囲は、構成要素Ａ，Ｂのみから成るデバイスに限定すべきでない。それは、本発明に関して、デバイスの関連した構成要素だけがＡ，Ｂであることを意味する。
【００２５】
下記の説明は、本発明の実施形態に係るＥＳＤ保護回路、特に、２５０ｎｍ超のＳｉＧｅ  ＢｉＣＭＯＳ技術で実装される集積ＲＦデバイスのためのオンチップＥＳＤ保護回路に関する。この技術では、コレクタ−エミッタ間絶縁破壊電圧は比較的低いためである。しかし、ＥＳＤ保護回路は、バイポーラトランジスタを備えた他の技術にも使用することができる。
【００２６】
図１は、電子デバイスの入力または出力、及び／又は、グランドおよび電源のレールを保護するための概略的なＥＳＤ保護構成を示す。それは「ＥＳＤダイオード」を有し、Ｉ／Ｏ端子ＩＯ１，ＩＯ２と電源電圧端子ＶＤＤ，ＶＳＳとの間のＥＳＤ保護として、反転モード（即ち、非導電モード）のダイオードを示す。
【００２７】
より低いクランプ電圧を持つＥＳＤ保護回路を必要とするＲＦ応用では、伝統的には、多数（例えば、２個、３個、４個又はそれ以上）のダイオードが直列接続された、逆バイアスのダイオード列(string)を用いている。ダイオードの代わりに、図２に示すように、コレクタおよびエミッタを接続することによってダイオードとして構成されたバイポーラ接合トランジスタ（ＢＪＴ）が使用できる。積み重ねたダイオード（またはダイオードとして構成されたトランジスタ）の個数Ｎを増加させることによって、回路のクランプ電圧をＶｂｅ（ｏｎ）のステップで増加させることができる。Ｖｂｅ（ｏｎ）の値は、技術に依存しており、例えば、１３０ｎｍ  ＢｉＣＭＯＳ技術では０．８５〜０．９０Ｖの範囲の値になる。しかしながら、このダイオード列は、ある一定の容量を有し、これは高周波回路ではできる限り低くすべきである。容量を低下させることは、個数Ｎを増加させることによって達成できるが、クランプ電圧も、個数Ｎとともに直線的に増加するという不具合がある。
【００２８】
図３は、２個のダイオードを備えた従来のダイオード列（図２）の代替として、３個のトランジスタからなるＥＳＤ回路の比較例を示す。ＥＳＤ保護回路は、第１、第２および第３のバイポーラ接合トランジスタｑ１，ｑ２，ｑ３からなり、第１および第２トランジスタｑ１，ｑ２は、主要なＥＳＤ電流経路を形成するために、第１および第２端子Ｔ１，Ｔ２の間に直列接続され、第１トランジスタｑ１のコレクタは第１端子Ｔ１に接続され、第１トランジスタｑ１のエミッタは第２トランジスタｑ２のコレクタに接続され、第２トランジスタｑ２のエミッタは第２端子Ｔ２に接続されている。上流側の列にあるトランジスタ、この場合、第１および第３トランジスタｑ１，ｑ３は、コレクタおよびベースが第１端子Ｔ１に接続され、ＥＳＤ保護回路の基板漏れ電流を制限するダイオードとして機能する。第３トランジスタｑ３のエミッタは、第３トランジスタｑ３のベース電流Ｉｂ２を提供するための第１駆動接続ｄｒ１を経由して第２トランジスタｑ２のベースに接続される。第２トランジスタｑ２は、端子Ｔ１，Ｔ２の間のスイッチとして機能し、第３トランジスタｑ３は、このスイッチを制御するための駆動回路を形成する。
【００２９】
スイッチ（第２トランジスタ）ｑ２のためのベース電流は、ｑ１，ｑ２によって形成された主要なＥＳＤ経路に対して並列に配置された、ダイオード構成の第３トランジスタｑ３によって提供される。このベース電流は、典型的にはＥＳＤ電流ＩＥＳＤより１桁小さいため（周知の係数βＦだけ）、第３トランジスタｑ３のベース−エミッタ間電圧Ｖｂｅ３は低くなり、２個のダイオードを備えた従来のダイオード列（図２）と比較して、端子Ｔ１，Ｔ２の間の全体クランプ電圧も低くなる。
【００３０】
主要なＥＳＤ電流経路にあるトランジスタｑ１，ｑ２は積み重ねられ、即ち、トランジスタｑ１のエミッタは、次のトランジスタｑ２のコレクタと接続される。このことは、低い寄生容量をもたらし、高周波回路にとって有益である。こうしてＥＳＤ回路が、ダイオード列の利点（低い容量）とともに、より低いクランプ電圧で生成される。
【００３１】
本発明の実施形態のＥＳＤ保護回路は、いずれの抵抗またはキャパシタの必要なしで（寄生抵抗または寄生キャパシタは別として）、トランジスタだけで構成できることに留意する。これは、抵抗およびキャパシタを用いたＥＳＤデバイス（典型的には高い値を持つ）と比較して、より小型なレイアウト面積をもたらす。
【００３２】
図３の回路を２個のダイオードを備えた従来のダイオード列（図２）と比較すると、下流側のトランジスタｑ２は、ダイオードとしてではなく、通常のトランジスタ（βＦは大きな値を持つ）として用いられていることが判る。このバイポーラトランジスタｑ２のベースに電流を投入するために、主要なＥＳＤ経路に対して並列であり、ダイオードとして用いられる他のバイポーラトランジスタｑ３が使用される。このダイオードを通過する電流が主要なＥＳＤ経路を通過するＥＳＤ電流ＩＥＳＤより小さいため、２個のダイオードを備えた回路と比べて、その電圧Ｖｂも減少し、回路の全体クランプ電圧も減少する。
【００３３】
より低いクランプ電圧についての定量的な説明が、Ｅｂｅｒｓ−Ｍｏｌｌ（エバース・モル）の式を用いて与えられる。図２を参照して、従来の先行技術であるダイオード列を通過するＥＳＤ電流Ｉは、両方のｑ１ａ，ｑ２ａのエミッタ電流と等しく、下記の式によって与えられる。
【００３４】
【数１】
2013062502.tif 000003
【００３５】
図３の回路では、ＥＳＤ電流Ｉは、おおよそトランジスタｑ２のコレクタ電流である。
【００３６】
【数２】
2013062502.tif 000004
【００３７】
同じＥＳＤ電流Ｉでは、トランジスタｑ２ａ，ｑ２のベース−エミッタ電圧は、ほぼ同じになる。クランプ電圧の差は、下記の式と等しい。
【００３８】
【数３】
2013062502.tif 000005
【００３９】
図５は、従来のダイオード列のクランプ電圧と図３の回路のクランプ電圧を比較したグラフを示す。シミュレーションおよび測定の両方をプロットしており、良好な一致を示している。このグラフから、図３の「２段」回路のクランプ電圧は約１．５０Ｖであり、一方、図２の２段ダイオード列のクランプ電圧は約１．７０Ｖであることが判る。この効果は、３段または４段を備えた本発明に関する回路でより顕著になり、このことはさらに後述する。
【００４０】
図４は、「３段」ダイオード列に対応した本発明の回路の好ましい一実施形態を示す。図４の回路は、６個のバイポーラ接合トランジスタを備える。上流側の行におけるトランジスタ、即ち、第１、第３および第５のトランジスタｑ１，ｑ３，ｑ５は、基板漏れ電流を制限するためのダイオードとして構成される。第１、第２および第４のトランジスタｑ１，ｑ２，ｑ４は積み重ねられ、主要なＥＳＤ電流経路を形成しており、第２および第４トランジスタｑ２，ｑ４は、直列接続の２つのスイッチとして機能する。これらのスイッチは、主要なＥＳＤ電流経路の一部ではない「ダイオード」ｑ３，ｑ５によって直接にまたは間接に制御される。特に、第２トランジスタｑ２によって形成されたスイッチは、ダイオードとして構成された第３トランジスタｑ３によって第１駆動接続ｄｒ１を経由して（直接に）制御され、一方、第４トランジスタｑ４によって形成されたスイッチは、ダイオードとして構成された第５トランジスタｑ５によって第２駆動接続ｄｒ２ａを経由して（間接に）制御される。第５トランジスタｑ５によって供給される電流は、第６トランジスタｑ６によってさらに減少し、これは第３駆動接続ｄｒ２ｂを経由して第４トランジスタｑ４をオン／オフする。
２段回路でのクランプ電圧の差についての同様な式が、Ｎ段回路について導出できる。
【００４１】
【数４】
2013062502.tif 000006
【００４２】
図５のグラフから、図４の「３段」回路のクランプ電圧は約２．０Ｖであり、一方、３段ダイオード列のクランプ電圧は約２．５Ｖであることが判る。これは、増加する段数とともにクランプ電圧の差を説明している。４段（図１６）では、本発明の回路のクランプ電圧は、もはや従来の３段ダイオード列のものより低い。
【００４３】
図８と図９は、この比較に用いたダイオードおよびトランジスタの相対面積を示す。しかし、これらの相対面積は一例に過ぎず、当業者は他の相対的なサイズを使用してもよい。この例では、トランジスタの各水平行の合計面積は、等しく選択され（１＋２＋６＝３＋６＝９）、ダイオード列および本発明の本実施形態の回路の合計面積は等しい。
【００４４】
図７と図９において、同じＥＳＤ電流ＩＥＳＤが両方を通過するにも拘わらず、第１トランジスタｑ１のサイズは第２トランジスタｑ２のサイズより小さいことに留意する。これは、回路の挙動に対して負の影響を有していない。初期のＥＳＤ電流ピークの際、電流のかなりの部分がトランジスタｑ３およびｑ２のベース−エミッタ接合を通過するからである。
【００４５】
本発明に係る回路の容量が通常のダイオード列のものより低くできる理由を理解するために、図２と図３の回路の等価容量をそれぞれ示す図１０と図１１について検討する。基板に対する容量は考慮しない。キャパシタＣＣＢ（ｑ２）は、典型的にはＣＢＥ（ｑ１）と比べて極めて小さいため、図１１での回路の全体容量は、キャパシタＣＢＥ（ｑ３），ＣＢＥ（ｑ２）の直列構成で近似できる。トランジスタｑ３は、ｑ２（かなり小さな電流を伝導する）よりかなり小さくできるため（例えば、２．０または３．０倍小さく）、その容量が小さく、その直列接続は従来のダイオード列のものより小さい容量を有する。
【００４６】
図１２は、２段回路および３段回路について図８〜図１１に示した相対面積を用いて、従来のダイオード列のシミュレーションを行った容量と、本発明の回路の好ましい実施形態との間の比較を示す。このグラフから、本発明の一実施形態の回路（図７）での３２ｆＦと比較して、２段ダイオード列（図６）の容量は約４１ｆＦであることが判る。「３段」ダイオード列（図８）の得られた（シミュレーションによる）容量は約３０ｆＦであり、これは本発明の一実施形態の「３段」回路（図９）での約２２ｆＦに減少する。容量を低下させることは、周波数及び／又はバンド幅を増加させることが可能になり、ＲＦ応用では最も重要な事項になる。
【００４７】
図５と図１２の組合せが、本発明の回路は容量およびクランプ電圧を同時に低減できることを示している。より低い容量を持つ従来のダイオード列が必要である場合、「段数」を追加する必要がある。しかし、クランプ電圧は、直線的に増加する。本発明の回路に段数を追加した場合、容量は低くなるが、クランプ電圧はほぼ直線的に増加する。これは極めて有利である。
【００４８】
本発明の回路の好ましい実施形態（図３、図４、図１６）の「段数」が、並列トランジスタ（水平に）の数、または積み重ねトランジスタ（垂直に）の数として見ることができることに留意する。しかし、本発明はこれらの好ましい実施形態に限定されない。幾つかの変形が可能である。
【００４９】
図１３は、本発明の回路の一実施形態を示しており、４個のトランジスタを有し、ここでは「第１変形例」と称する。構造的には、３個のトランジスタを備えた第１の好ましい実施形態（図３）の変形例として見ることができ、第４トランジスタｑ４を追加しており、あるいは、６個のトランジスタを備えた第２の好ましい実施形態（図４）の変形例として見ることができ、第５および第６トランジスタｑ５，ｑ６を除去している。この回路の動作は、図３のものと極めて類似しているが、主要なＥＳＤ電流経路において１つのスイッチの代わりに、直列接続された２つのスイッチｑ２，ｑ４が存在する。両方のスイッチは、ＥＳＤ電流ＩＥＳＤが端子Ｔ１，Ｔ２の間に流れるようにするには、閉じる必要がある。第３トランジスタｑ３は、両方のスイッチｑ２，ｑ４を制御するように構成される。
【００５０】
図１５は、「第１変形例」の回路（図１３）のクランプ電圧および容量を、本発明の回路の第１の好ましい実施形態（図３）と比較したグラフを示すもので、図９の相対的なトランジスタのサイズであって、異なる回路面積を持つことを想定している。予想できるように、特別なコレクタ−エミッタ飽和電圧のために、クランプ電圧は増加し、容量も増加している。
【００５１】
図１４は、本発明の回路の他の実施形態を示しており、５個のトランジスタを有し、ここでは「第２変形例」と称する。第５トランジスタｑ５は、漏れ電流を制限するためのダイオードとして構成され、そのエミッタは、ＥＳＤイベントの際、スイッチｑ４を閉じるためのベース電流を提供するために、第４トランジスタｑ４のベースに接続される。
【００５２】
図１６は、本発明の回路の第３の好ましい実施形態を示しており、４つの段数を有する。それは１０個のトランジスタｑ１〜ｑ１０を備える。この回路は、４個のダイオード、即ち、４つの段数を備えた従来のダイオード列についての代替案として提案される。図５のグラフは、この回路のクランプ電圧は、４段ダイオード列のものより約０．９Ｖ小さいことを示している。図１２は、その容量は、同じ面積を持つ回路の場合、４段ダイオード列のものより約２５％小さいことを示している。
【００５３】
図１７は、従来のダイオード列および本発明の回路の好ましい実施形態の２段および４段バージョンについて、測定した非基板漏れ電流を示す。２段ダイオード列および４段ダイオード列での個別のダイオードの面積は同じと仮定している。比較のため、本発明の実施形態の全体回路面積は、対応するダイオード列のものと同じであるが、４段の回路は２段の回路より２倍大きい。
【００５４】
本発明の回路は、パワークランプとしても使用できる。パワークランプにとって主要な要求の１つは、低い漏れ電流とともに、小さなシリコン面積で、高いＥＳＤレベルを持続する可能性である。バイポーラトランジスタは、これらの順方向能動エリア（接合の絶縁破壊が生じない）で用いられるため、この最後の要求は満たされる。デバイスの漏れ電流は、基板漏れ電流と非基板漏れ電流に分割できる。基板漏れ電流は、アノードに接続されたトランジスタによって決定される。これらはコレクタに接続されたベースを有するため、基板に対する寄生ｐｎｐトランジスタのベース−エミッタ電圧はゼロである。こうして本発明の回路は、ＢｉＣＭＯＳプロセスでの通常のダイオード列と同じ低い基板漏れ電流を有する。非基板漏れ電流は、図１７において印加電圧に対してプロットしている。これは、デバイスがオンになる前に、漏れ電流は、ダイオード列と比べて本発明の回路ではかなり低いことを示している。４段バージョンでは、これはほぼ１桁小さい。これらの理由により（低い基板電流および低い固有の漏れ電流）、提案したＥＳＤ保護回路は良好なパワークランプを製作する。
【００５５】
本発明の回路は、通常のダイオード列と同様なレベルのＥＳＤストレスを持続することが可能であることを示すために、（表１）は、伝送ラインパルス（ＴＬＰ）および人体モデル（ＨＢＭ）検査の両方についての結果を示す。（表１）は、従来のダイオード列および本発明の回路について、同様なＥＳＤレベルが得られることを示している。
【００５６】
【表１】
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【００５７】
上述したバイポーラトランジスタ回路は、ＥＳＤイベントに対して入力ノードを保護するためのＥＳＤ保護デバイスとして使用でき、あるいは、パワークランプとして使用できる。後者の場合、ＥＳＤ回路は、電源ラインＶＤＤとグランドＧＮＤの間に挿入される。この場合、段数は、電源電圧より充分に高いクランプ電圧を得るのに充分に高くなるように選択される。サイズは、必要なＥＳＤ保護レベルに従って選択されることになる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【外国語明細書】
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