(57)【要約】【課題】 垂直ゲート電極の抵抗を低めることができる垂直チャネルトランジスタを備える半導体装置及びその製造方法を提供すること。【解決手段】 基板上に横対向する両側壁を有する複数のピラーを形成するステップと、前記ピラーの両側壁上にゲート絶縁膜を形成するステップと、前記ゲート絶縁膜上に前記ピラーのいずれか１つの側壁を覆う第１のゲート電極と、前記ピラーの他の１つの側壁を覆い、前記第１のゲート電極より高さが低いシールドゲート電極を形成するステップと、前記第１のゲート電極の上部側壁に接続される第２のゲート電極を形成するステップとを含み、本技術は、シングルゲート（ｓｉｎｇｌｅ  ｇａｔｅ）構造またはダブルゲート（ｄｏｕｂｌｅ  ｇａｔｅ）構造の自己整列された垂直ゲート電極の形成が可能である。【選択図】図１Ａ
2013251525.tif 000002
【特許請求の範囲】
【請求項１】
基板上に横対向する両側壁を有する複数のピラーを形成するステップと、
前記ピラーの両側壁上にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜上に前記ピラーのいずれか１つの側壁を覆う第１のゲート電極と、前記ピラーの他の１つの側壁を覆い、前記第１のゲート電極より高さが低いシールドゲート電極を形成するステップと、
前記第１のゲート電極の上部側壁に接続される第２のゲート電極を形成するステップと、
を含むことを特徴とする垂直チャネルトランジスタの製造方法。
【請求項２】
前記第１のゲート電極とシールドゲート電極とを形成するステップが、
前記ピラーの両側壁を各々覆う前記第１のゲート電極と予備シールドゲート電極とを形成するステップと、
前記複数のピラー間を第１の絶縁膜でギャップフィルするステップと、
前記予備シールドゲート電極を選択的に所定の深さで除去して前記シールドゲート電極を形成するステップと、
前記シールドゲート電極上のギャップを第２の絶縁膜でギャップフィルするステップと、
を含むことを特徴とする請求項１に記載の垂直チャネルトランジスタの製造方法。
【請求項３】
前記シールドゲート電極を形成するステップが、
前記予備シールドゲート電極の上部面を露出させ、前記第１のゲート電極及びピラーの上部を覆う感光膜パターンを形成するステップと、
前記予備シールドゲート電極の上部をエッチングして前記シールドゲート電極上にギャップを形成するステップと、
を含むことを特徴とする請求項２に記載の垂直チャネルトランジスタの製造方法。
【請求項４】
前記第２のゲート電極を形成するステップが、
前記第１の絶縁膜及び第２の絶縁膜を一部除去してリセスを形成するステップと、
前記リセスに導電膜を埋め込んで前記第２のゲート電極を形成するステップと、
を含むことを特徴とする請求項２に記載の垂直チャネルトランジスタの製造方法。
【請求項５】
前記第２のゲート電極を形成するステップ後に、
前記第１のゲート電極及び第２のゲート電極の上部をリセスさせるステップと、
前記リセスされた上部を埋め込むキャッピング膜を形成するステップと、
をさらに含むことを特徴とする請求項１に記載の垂直チャネルトランジスタの製造方法。
【請求項６】
前記第１のゲート電極とシールドゲート電極とを形成するステップが、
前記ピラーの両側壁を各々覆う予備第１のゲート電極と予備シールドゲート電極とを形成するステップと、
前記複数のピラー間を第１の絶縁膜でギャップフィルするステップと、
前記予備シールドゲート電極を選択的に所定の深さで除去して前記シールドゲート電極を形成するステップと、
前記シールドゲート電極上のギャップを第２の絶縁膜でギャップフィルするステップと、
前記予備第１のゲート電極、第１の絶縁膜、及び第２の絶縁膜を所定の深さでリセスさせて、前記第１のゲート電極及び前記第１のゲート電極上に第１のリセスを形成するステップと、
を含むことを特徴とする請求項１に記載の垂直チャネルトランジスタの製造方法。
【請求項７】
前記シールドゲート電極を形成するステップが、
前記予備シールドゲート電極の上部面を露出させ、前記第１のゲート電極及びピラーの上部を覆う感光膜パターンを形成するステップと、
前記予備シールドゲート電極の上部をエッチングして前記シールドゲート電極上にギャップを形成するステップと、
を含むことを特徴とする請求項６に記載の垂直チャネルトランジスタの製造方法。
【請求項８】
前記第２のゲート電極を形成するステップが、
前記第１のリセスの両側壁にスペーサを形成するステップと、
前記スペーサに自己整列されるように第１の絶縁膜をリセスさせて第２のリセスを形成するステップと、
前記第２のリセスに導電膜を埋め込んで前記第２のゲート電極を形成するステップと、
を含むことを特徴とする請求項６に記載の垂直チャネルトランジスタの製造方法。
【請求項９】
前記第１のゲート電極が、第１の方向に延長されたライン形の垂直ゲート構造であり、前記第２のゲート電極が、前記第１のゲート電極と同じ方向に延長される形態であることを特徴とする請求項１に記載の垂直チャネルトランジスタの製造方法。
【請求項１０】
前記第１のゲート電極がチタニウム窒化膜を含み、前記第２のゲート電極がタングステン膜を含むことを特徴とする請求項１に記載の垂直チャネルトランジスタの製造方法。
【請求項１１】
基板上に横対向する両側壁を有する複数のピラーを形成するステップと、
前記ピラーの両側壁上にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜上に前記ピラーの両側壁のうち、いずれか１つの側壁を覆う第１のゲート電極を形成するステップと、
前記第１のゲート電極の上部側壁に接続される第２のゲート電極を形成するステップと、
を含むことを特徴とする垂直チャネルトランジスタの製造方法。
【請求項１２】
前記第１のゲート電極を形成するステップが、
前記ピラーの両側壁を各々覆う犠牲ゲート電極と前記第１のゲート電極とを形成するステップと、
前記複数のピラー間を第１の絶縁膜でギャップフィルするステップと、
前記犠牲ゲート電極を選択的に除去してギャップを形成するステップと、
前記ギャップを満たす第２の絶縁膜を形成するステップと、
を含むことを特徴とする請求項１１に記載の垂直チャネルトランジスタの製造方法。
【請求項１３】
前記ギャップを形成するステップが、
前記犠牲ゲート電極の上部面を露出させ、前記第１のゲート電極及びピラーの上部を覆う感光膜パターンを形成するステップと、
前記犠牲ゲート電極をエッチングするステップと、
を含むことを特徴とする請求項１２に記載の垂直チャネルトランジスタの製造方法。
【請求項１４】
前記第２のゲート電極を形成するステップが、
前記第１の絶縁膜及び第２の絶縁膜を一部除去してリセスを形成するステップと、
前記リセスに導電膜を埋め込んで前記第２のゲート電極を形成するステップと、
を含むことを特徴とする請求項１２に記載の垂直チャネルトランジスタの製造方法。
【請求項１５】
前記第２のゲート電極を形成するステップ後に、
前記第２のゲート電極の一部をリセスさせるステップと、
前記リセスされた部分を埋め込むキャッピング膜を形成するステップと、
をさらに含むことを特徴とする請求項１１に記載の垂直チャネルトランジスタの製造方法。
【請求項１６】
前記第１のゲート電極を形成するステップが、
前記ピラーの両側壁を各々覆う予備第１のゲート電極と犠牲ゲート電極とを形成するステップと、
前記複数のピラー間を第１の絶縁膜でギャップフィルするステップと、
前記犠牲ゲート電極を除去してギャップを形成するステップと、
前記ギャップをギャップフィルする第２の絶縁膜を形成するステップと、
前記予備第１のゲート電極、第１の絶縁膜、及び第２の絶縁膜を所定の深さでリセスさせて、前記第１のゲート電極及び前記第１のゲート電極上に第１のリセスを形成するステップと、
を含むことを特徴とする請求項１１に記載の垂直チャネルトランジスタの製造方法。
【請求項１７】
前記ギャップを形成するステップが、
前記犠牲ゲート電極の上部面を露出させ、前記第１のゲート電極及びピラーの上部を覆う感光膜パターンを形成するステップと、
前記犠牲ゲート電極をエッチングするステップと、
を含むことを特徴とする請求項１６に記載の垂直チャネルトランジスタの製造方法。
【請求項１８】
前記第２のゲート電極を形成するステップが、
前記第１のリセスの両側壁にスペーサを形成するステップと、
前記スペーサに自己整列されるように第１の絶縁膜をリセスさせて第２のリセスを形成するステップと、
前記第２のリセスに導電膜を埋め込んで前記第２のゲート電極を形成するステップと、
を含むことを特徴とする請求項１６に記載の垂直チャネルトランジスタの製造方法。
【請求項１９】
前記第２のゲート電極を形成するステップ後に、
前記第２のゲート電極の一部をリセスさせるステップと、
前記リセスされた部分を埋め込むキャッピング膜を形成するステップと、
をさらに含むことを特徴とする請求項１１に記載の垂直チャネルトランジスタの製造方法。
【請求項２０】
前記第１のゲート電極が、第１の方向に延長されたライン形の垂直ゲート構造であり、前記第２のゲート電極が、前記第１のゲート電極と同じ方向に延長される形態であることを特徴とする請求項１１に記載の垂直チャネルトランジスタの製造方法。
【請求項２１】
前記第１のゲート電極がチタニウム窒化膜を含み、前記第２のゲート電極がタングステン膜を含むことを特徴とする請求項１１に記載の垂直チャネルトランジスタの製造方法。
【請求項２２】
半導体基板上にハードマスク膜パターンを形成するステップと、
前記ハードマスク膜パターンをエッチングバリアとして前記半導体基板をエッチングしてボディーを形成するステップと、
前記ボディー内に埋め込みビットラインを形成するステップと、
前記ハードマスク膜パターン及び前記ボディーの上部をエッチングして横対向する両側壁を有するピラーを形成するステップと、
前記ピラーの両側壁のうち、いずれか１つの側壁に第１のゲート電極を形成するステップと、
前記第１のゲート電極の上部側壁に接続される第２のゲート電極を形成するステップと、
前記ピラーの上部に接続されるストレージノードを形成するステップと、
を含むことを特徴とする半導体装置の製造方法。
【請求項２３】
前記ピラーの他の１つの側壁に前記第１のゲート電極より高さが低いシールドゲート電極を形成するステップをさらに含むことを特徴とする請求項２２に記載の半導体装置の製造方法。
【請求項２４】
前記第２のゲート電極を形成するステップ後に、
前記第１のゲート電極及び第２のゲート電極を所定の深さでリセスさせるステップと、
前記リセスされた部分をキャッピング膜でギャップフィルするステップと、
をさらに含むことを特徴とする請求項２２に記載の半導体装置の製造方法。
【請求項２５】
前記第１のゲート電極を形成するステップが、
前記ピラーの両側壁を各々覆う予備第１のゲート電極と犠牲ゲート電極とを形成するステップと、
前記複数のピラー間を第１の絶縁膜でギャップフィルするステップと、
前記犠牲ゲート電極を選択的に除去してギャップを形成するステップと、
前記ギャップをギャップフィルする第２の絶縁膜を形成するステップと、
前記予備第１のゲート電極、第１の絶縁膜、及び第２の絶縁膜を所定の深さでリセスさせて、前記第１のゲート電極及び前記第１のゲート電極上に第１のリセスを形成するステップと、
を含むことを特徴とする請求項２２に記載の半導体装置の製造方法。
【請求項２６】
前記第２のゲート電極を形成するステップが、
前記第１のリセスの両側壁にスペーサを形成するステップと、
前記スペーサに自己整列されるように第１の絶縁膜をリセスさせて第２のリセスを形成するステップと、
前記第２のリセスに導電膜を埋め込んで前記第２のゲート電極を形成するステップと、
を含むことを特徴とする請求項２５に記載の半導体装置の製造方法。
【請求項２７】
前記ストレージノードを形成するステップ前に、
前記ハードマスク膜パターンを除去してコンタクトホールを形成するステップと、
前記コンタクトホールにストレージノードコンタクトプラグを埋め込むステップと、
をさらに含むことを特徴とする請求項２６に記載の半導体装置の製造方法。
【請求項２８】
前記ストレージノードを形成するステップ前に、
前記ハードマスク膜パターンを除去してコンタクトホールを形成するステップと、
前記コンタクトホールの側壁にスペーサを形成するステップと、
前記コンタクトホールにストレージノードコンタクトプラグを埋め込むステップと、
をさらに含むことを特徴とする請求項２２に記載の半導体装置の製造方法。
【請求項２９】
基板上に垂直に形成され、横対向する両側壁を有する複数のピラーと、
前記ピラーの両側壁上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上で前記ピラーのいずれか１つの側壁に形成された第１のゲート電極と、
前記第１のゲート電極の上部側壁に接続された第２のゲート電極と、
を備えることを特徴とする垂直チャネルトランジスタ。
【請求項３０】
前記ピラーの他の１つの側壁に形成され、前記第１のゲート電極より高さが低いシールドゲート電極をさらに備えることを特徴とする請求項２９に記載の垂直チャネルトランジスタ。
【請求項３１】
前記第１のゲート電極が、前記第１の方向に延長されたライン形の垂直ゲート構造であり、前記第２のゲート電極が、前記第１のゲート電極と同じ方向に延長される形態であることを特徴とする請求項２９に記載の垂直チャネルトランジスタ。
【請求項３２】
前記第１のゲート電極がチタニウム窒化膜を含み、前記第２のゲート電極がタングステン膜を含むことを特徴とする請求項２９に記載の垂直チャネルトランジスタ。
【請求項３３】
基板上に形成され、両側壁を有する複数のピラーと、前記ピラーの両側壁上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上で前記ピラーのいずれか１つの側壁に形成された垂直ゲート電極とを備える垂直チャネルトランジスタと、
前記ピラーの上部に接続されたストレージノードを備えるキャパシタと、
前記ピラーの下部に接続された埋め込みビットラインと、
を備えることを特徴とする半導体装置。
【請求項３４】
前記垂直ゲート電極が、
前記ピラーのいずれか１つの側壁に形成された第１のゲート電極と、
前記第１のゲート電極の上部側壁に接続された第２のゲート電極と、
を備えることを特徴とする請求項３３に記載の半導体装置。
【請求項３５】
前記ピラーの他の１つの側壁に形成され、前記第１のゲート電極より高さが低いシールドゲート電極をさらに備えることを特徴とする請求項３３に記載の半導体装置。
【請求項３６】
前記第１のゲート電極が、前記第１の方向に延長されたライン形の垂直ゲート構造であり、前記第２のゲート電極が、前記第１のゲート電極と同じ方向に延長される形態であることを特徴とする請求項３３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、 詳細には、垂直チャネルトランジスタを備える半導体装置及び製造方法に関する。
【背景技術】
【０００２】
半導体装置のほとんどはトランジスタを含んでいる。例えば、ＤＲＡＭなどのメモリ装置でメモリセル（Ｍｅｍｏｒｙ  Ｃｅｌｌ）は、ＭＯＳＦＥＴのようなセルトランジスタ（Ｃｅｌｌ  Ｔｒａｎｓｉｓｔｏｒ）を含む。一般に、ＭＯＳＦＥＴは、半導体基板にソース・ドレイン領域を形成しており、これにより、ソース領域とドレイン領域との間に水平チャネル（Ｐｌａｎａｒ  ｃｈａｎｎｅｌ）が形成される。このような一般的なＭＯＳＦＥＴを「水平チャネルトランジスタ」と略称する。
【０００３】
メモリ装置に対して持続的に集積度と性能の向上が要求されるので、ＭＯＳＦＥＴの製造技術が物理的な限界に直面するようになる。例えば、メモリセルの大きさが減少するにつれてＭＯＳＦＥＴの大きさが減少し、これにより、ＭＯＳＦＥＴのチャネル長も減少せざるを得ない。ＭＯＳＦＥＴのチャネル長が減少するようになると、データ維持特性が減少するなどの様々な問題のため、メモリ装置の特性が低下する。
【０００４】
前述した問題点を考慮して垂直チャネルトランジスタが提案された。垂直チャネルトランジスタ（Ｖｅｒｔｉｃａｌ  ｃｈａｎｎｅｌ  Ｔｒａｎｓｉｓｔｏｒ；ＶＣＴ）は、ピラー（Ｐｉｌｌａｒ）の上部及び下部にソース領域とドレイン領域を形成する。ピラーはチャネルになり、ピラーの側壁に垂直ゲート電極が形成される。
【０００５】
垂直ゲート電極は、環形（ａｌｌ  ａｒｏｕｎｄ）ゲートまたはダブルゲート（ｄｏｕｂｌｅ  ｇａｔｅ）構造で形成している。
【０００６】
しかし、高集積化されるにつれて大きさが２０ｎｍ以下に小さくなり、ピラー間の間隔があまり狭いため、ゲート電極の厚さを薄く形成するしかない。このように、ゲート電極の厚さを薄くすれば、抵抗が増加する問題がある。
【０００７】
また、ピラー間の間隔が狭いため、電極が所定の厚さ以上に蒸着されるようになると、電極の分離が容易でなくなる。これを分離させるために、過度なエッチング処理を行うと、間隔の広い領域（例えば、パッド領域）では下部構造物がエッチングされてアタックを受けるようになる。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の実施形態などは、垂直ゲート電極の抵抗を低めることができる垂直チャネルトランジスタを備える半導体装置及びその製造方法を提供するためのものである。
【課題を解決するための手段】
【０００９】
本発明の実施形態に係る垂直チャネルトランジスタの製造方法は、基板上に横対向する両側壁を有する複数のピラーを形成するステップと、前記ピラーの両側壁上にゲート絶縁膜を形成するステップと、前記ゲート絶縁膜上に前記ピラーのいずれか１つの側壁を覆う第１のゲート電極と、前記ピラーの他の１つの側壁を覆い、前記第１のゲート電極より高さが低いシールドゲート電極を形成するステップと、前記第１のゲート電極の上部側壁に接続される第２のゲート電極を形成するステップとを含むことができる。本発明の実施形態に係る垂直チャネルトランジスタの製造方法は、基板上に横対向する両側壁を有する複数のピラーを形成するステップと、前記ピラーの両側壁上にゲート絶縁膜を形成するステップと、前記ゲート絶縁膜上に前記ピラーの両側壁のうち、いずれか１つの側壁を覆う第１のゲート電極を形成するステップと、前記第１のゲート電極の上部側壁に接続される第２のゲート電極を形成するステップとを含むことができる。
【００１０】
本発明の実施形態に係る半導体装置の製造方法は、半導体基板上にハードマスク膜パターンを形成するステップと、前記ハードマスク膜パターンをエッチングバリアとして前記半導体基板をエッチングし、ボディーを形成するステップと、前記ボディー内に埋め込みビットラインを形成するステップと、前記ハードマスク膜パターン及び前記ボディーの上部をエッチングして横対向する両側壁を有するピラーを形成するステップと、前記ピラーの両側壁のうち、いずれか１つの側壁に第１のゲート電極を形成するステップと、前記第１のゲート電極の上部側壁に接続される第２のゲート電極を形成するステップと、前記ピラーの上部に接続されるストレージノードを形成するステップとを含むことができる。
【００１１】
本発明の実施形態に係る垂直チャネルトランジスタは、基板上に垂直に形成され、両側壁を有する複数のピラーと、前記ピラーの両側壁上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上で前記ピラーのいずれか１つの側壁に形成された第１のゲート電極と、前記第１のゲート電極の上部側壁に接続された第２のゲート電極とを備えることができる。
【００１２】
本発明の実施形態に係る半導体装置は、基板上に形成され、両側壁を有する複数のピラーと、前記ピラーの両側壁上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上で前記ピラーのいずれか１つの側壁に形成された第１のゲート電極と、前記第１のゲート電極の上部側壁に接続された第２のゲート電極とを備える垂直チャネルトランジスタと、前記ピラーの上部に接続されたストレージノードを備えるキャパシタと、前記ピラーの下部に接続された埋め込みビットラインとを備えることができる。
【発明の効果】
【００１３】
本技術は、シングルゲート（ｓｉｎｇｌｅ  ｇａｔｅ）構造またはダブルゲート（ｄｏｕｂｌｅ  ｇａｔｅ）構造の自己整列された垂直ゲート電極の形成が可能となる。
【００１４】
本技術は、ピラーの側壁に１つの垂直ゲート電極のみを形成してシングルゲート構造を形成することにより、垂直ゲート電極の厚さを厚く形成することができる。これにより、ゲート抵抗を減少させることができる。また、シールドゲート電極無しで１つの垂直ゲート電極を形成し、シングルゲート構造で形成することにより、隣接ゲート効果を最小化することができる。
【００１５】
本技術は、ピラーの両側壁にシールドゲート電極と垂直ゲート電極とを形成し、ダブルゲート構造を形成してもシールドゲート電極の高さを低めることにより、垂直ゲート電極の厚さを厚く形成することができる。これにより、ゲート抵抗を減少させることができる。また、シールドゲート電極により隣接ゲート効果を最小化することができる。
【図面の簡単な説明】
【００１６】
【図１Ａ】第１の実施形態に係る垂直チャネルトランジスタを示した図である。
【図１Ｂ】図１ＡのＡ−Ａ’線に沿った平面図である。
【図１Ｃ】図１ＡのＢ−Ｂ’線に沿った平面図である。
【図２】第１の実施形態に係る垂直チャネルトランジスタを応用した半導体装置を示した斜視図である。
【図３Ａ】第１の実施形態に係る垂直チャネルトランジスタを製造する一例を説明するための平面図である。
【図３Ｂ】第１の実施形態に係る垂直チャネルトランジスタを製造する一例を説明するための平面図である。
【図３Ｃ】第１の実施形態に係る垂直チャネルトランジスタを製造する一例を説明するための平面図である。
【図３Ｄ】第１の実施形態に係る垂直チャネルトランジスタを製造する一例を説明するための平面図である。
【図３Ｅ】第１の実施形態に係る垂直チャネルトランジスタを製造する一例を説明するための平面図である。
【図３Ｆ】第１の実施形態に係る垂直チャネルトランジスタを製造する一例を説明するための平面図である。
【図３Ｇ】第１の実施形態に係る垂直チャネルトランジスタを製造する一例を説明するための平面図である。
【図３Ｈ】第１の実施形態に係る垂直チャネルトランジスタを製造する一例を説明するための平面図である。
【図３Ｉ】第１の実施形態に係る垂直チャネルトランジスタを製造する一例を説明するための平面図である。
【図４Ａ】図３Ａ〜図３ＨのＣ−Ｃ’線に沿った断面図である。
【図４Ｂ】図３Ａ〜図３ＨのＣ−Ｃ’線に沿った断面図である。
【図４Ｃ】図３Ａ〜図３ＨのＣ−Ｃ’線に沿った断面図である。
【図４Ｄ】図３Ａ〜図３ＨのＣ−Ｃ’線に沿った断面図である。
【図４Ｅ】図３Ａ〜図３ＨのＣ−Ｃ’線に沿った断面図である。
【図４Ｆ】図３Ａ〜図３ＨのＣ−Ｃ’線に沿った断面図である。
【図４Ｇ】図３Ａ〜図３ＨのＣ−Ｃ’線に沿った断面図である。
【図４Ｈ】図３Ａ〜図３ＨのＣ−Ｃ’線に沿った断面図である。
【図４Ｉ】図３Ａ〜図３ＨのＣ−Ｃ’線に沿った断面図である。
【図５Ａ】第１の実施形態に係る垂直チャネルトランジスタを応用した半導体装置のキャパシタ形成方法を示した図である。
【図５Ｂ】第１の実施形態に係る垂直チャネルトランジスタを応用した半導体装置のキャパシタ形成方法を示した図である。
【図５Ｃ】第１の実施形態に係る垂直チャネルトランジスタを応用した半導体装置のキャパシタ形成方法を示した図である。
【図６】第２の実施形態に係る垂直チャネルトランジスタを示した図である。
【図７】第２の実施形態に係る垂直チャネルトランジスタを応用した半導体装置を示した斜視図である。
【図８Ａ】第２の実施形態に係る垂直チャネルトランジスタを製造する一例を説明するための図である。
【図８Ｂ】第２の実施形態に係る垂直チャネルトランジスタを製造する一例を説明するための図である。
【図８Ｃ】第２の実施形態に係る垂直チャネルトランジスタを製造する一例を説明するための図である。
【図８Ｄ】第２の実施形態に係る垂直チャネルトランジスタを製造する一例を説明するための図である。
【図８Ｅ】第２の実施形態に係る垂直チャネルトランジスタを製造する一例を説明するための図である。
【図９】第３の実施形態に係る垂直チャネルトランジスタを示した図である。
【図１０】第３の実施形態に係る垂直チャネルトランジスタを応用した半導体装置を示した斜視図である。
【図１１Ａ】第３の実施形態に係る垂直チャネルトランジスタを製造する一例を説明するための図である。
【図１１Ｂ】第３の実施形態に係る垂直チャネルトランジスタを製造する一例を説明するための図である。
【図１１Ｃ】第３の実施形態に係る垂直チャネルトランジスタを製造する一例を説明するための図である。
【図１１Ｄ】第３の実施形態に係る垂直チャネルトランジスタを製造する一例を説明するための図である。
【図１１Ｅ】第３の実施形態に係る垂直チャネルトランジスタを製造する一例を説明するための図である。
【図１１Ｆ】第３の実施形態に係る垂直チャネルトランジスタを製造する一例を説明するための図である。
【図１１Ｇ】第３の実施形態に係る垂直チャネルトランジスタを製造する一例を説明するための図である。
【図１１Ｈ】第３の実施形態に係る垂直チャネルトランジスタを製造する一例を説明するための図である。
【図１１Ｉ】第３の実施形態に係る垂直チャネルトランジスタを製造する一例を説明するための図である。
【図１１Ｊ】第３の実施形態に係る垂直チャネルトランジスタを製造する一例を説明するための図である。
【図１２Ａ】第３の実施形態に係る垂直チャネルトランジスタを応用した半導体装置のキャパシタ形成方法を示した図である。
【図１２Ｂ】第３の実施形態に係る垂直チャネルトランジスタを応用した半導体装置のキャパシタ形成方法を示した図である。
【図１２Ｃ】第３の実施形態に係る垂直チャネルトランジスタを応用した半導体装置のキャパシタ形成方法を示した図である。
【図１３】第４の実施形態に係る垂直チャネルトランジスタを示した図である。
【図１４】第４の実施形態に係る垂直チャネルトランジスタを応用した半導体装置を示した斜視図である。
【図１５Ａ】第４の実施形態に係る垂直チャネルトランジスタを製造する一例を説明するための図である。
【図１５Ｂ】第４の実施形態に係る垂直チャネルトランジスタを製造する一例を説明するための図である。
【図１５Ｃ】第４の実施形態に係る垂直チャネルトランジスタを製造する一例を説明するための図である。
【図１５Ｄ】第４の実施形態に係る垂直チャネルトランジスタを製造する一例を説明するための図である。
【図１５Ｅ】第４の実施形態に係る垂直チャネルトランジスタを製造する一例を説明するための図である。
【図１５Ｆ】第４の実施形態に係る垂直チャネルトランジスタを製造する一例を説明するための図である。
【図１６Ａ】実施形態等に係る垂直チャネルトランジスタを応用した半導体装置の埋め込みビットライン形成方法を示した図である。
【図１６Ｂ】実施形態等に係る垂直チャネルトランジスタを応用した半導体装置の埋め込みビットライン形成方法を示した図である。
【図１６Ｃ】実施形態等に係る垂直チャネルトランジスタを応用した半導体装置の埋め込みビットライン形成方法を示した図である。
【図１６Ｄ】実施形態等に係る垂直チャネルトランジスタを応用した半導体装置の埋め込みビットライン形成方法を示した図である。
【図１６Ｅ】実施形態等に係る垂直チャネルトランジスタを応用した半導体装置の埋め込みビットライン形成方法を示した図である。
【図１６Ｆ】実施形態等に係る垂直チャネルトランジスタを応用した半導体装置の埋め込みビットライン形成方法を示した図である。
【図１６Ｇ】実施形態等に係る垂直チャネルトランジスタを応用した半導体装置の埋め込みビットライン形成方法を示した図である。
【図１６Ｈ】実施形態等に係る垂直チャネルトランジスタを応用した半導体装置の埋め込みビットライン形成方法を示した図である。
【図１６Ｉ】実施形態等に係る垂直チャネルトランジスタを応用した半導体装置の埋め込みビットライン形成方法を示した図である。
【図１６Ｊ】実施形態等に係る垂直チャネルトランジスタを応用した半導体装置の埋め込みビットライン形成方法を示した図である。
【図１６Ｋ】実施形態等に係る垂直チャネルトランジスタを応用した半導体装置の埋め込みビットライン形成方法を示した図である。
【発明を実施するための形態】
【００１７】
以下、本発明の属する技術分野における通常の知識を有した者が本発明の技術的思想を容易に実施できる程度に詳細に説明するために、本発明の最も好ましい実施形態を添付図面を参照して説明する。
【００１８】
図１Ａは、第１の実施形態に係る垂直チャネルトランジスタを示した図である。図１Ｂは、図１ＡのＡ−Ａ’線に沿った平面図であり、図１Ｃは、図１ＡのＢ−Ｂ’線に沿った平面図である。
【００１９】
図１Ａ〜図１Ｃに示すように、第１の実施形態に係る垂直チャネルトランジスタは、ピラー２６、第１のゲート電極２９、シールドゲート電極３０、第２のゲート電極３６を備えることができる。
【００２０】
まず、半導体基板２１上に、半導体基板２１の表面に対して垂直な方向に突出する複数のピラー２６が形成される。ピラー２６の下にボディー２４がさらに形成され得る。ピラー２６は、ボディー２４の表面に対して垂直な方向に突出し得る。ピラー２６上にハードマスク膜パターン２２が形成され得る。複数のピラー２６は、マトリックス配列を有することができる。ピラー２６は、複数の側壁を有する四角形ピラーでありうる。第１の方向Ｙには絶縁膜２５により絶縁されて配列され、第２の方向Ｘには横対向する第１の側壁及び第２の側壁が露出し得る。ピラー２６は、ソース領域、ドレイン領域、及びチャネル領域（図面符号省略）を備えることができる。ピラー２６の上部領域にはドレイン領域が形成され得るし、ピラー２６の下部領域にはソース領域が形成され得る。ドレイン領域とソース領域との間にチャネル領域が形成され得る。半導体基板２１、ボディー２４、及びピラー２６はシリコン含有材料を含むが、例えば、シリコン基板、シリコンゲルマニウム基板を含む。したがって、ピラー２６は、半導体ピラー、シリコンピラー、またはシリコンゲルマニウムピラーを含むことができる。
【００２１】
ピラー２６の第１の側壁上及び第２の側壁上にゲート絶縁膜２８が形成される。ゲート絶縁膜２８は、シリコン酸化膜、高誘電率物質を含むことができる。
【００２２】
ゲート絶縁膜２８上にピラー２６の第１の側壁を覆う第１のゲート電極２９が形成される。ピラー２６の第２の側壁を覆うシールドゲート電極３０が形成される。シールドゲート電極３０は、第１のゲート電極２９より高さが低く形成される。第１のゲート電極２９は、垂直ゲート電極になり得る。
【００２３】
第１のゲート電極２９の上部側壁に接続される第２のゲート電極３６が複数のピラー２６間に形成される。第２のゲート電極３６は、ワードラインの役割を果たすことができる。第２のゲート電極３６は、複数のピラー２６間の上部で埋め込まれた形態になり得る。例えば、第２のゲート電極３６は、ハードマスク膜パターン２２間に埋め込まれることができる。第１のゲート電極２９とシールドゲート電極３０との間には第１の絶縁膜３１が形成され得るし、シールドゲート電極３０上に第２の絶縁膜３４が形成され得る。第１の絶縁膜３１及び第２の絶縁膜３４は所定の深さでリセスされ、リセスされた第１の絶縁膜３１上及び第２の絶縁膜３４上に第２のゲート電極３６が形成され得る。第２のゲート電極３６と隣接するシールドゲート電極３０は、第２の絶縁膜３４により絶縁される。
【００２４】
第１のゲート電極２９とシールドゲート電極３０とは、第１の方向Ｙに延長されたライン形の垂直ゲート構造である。第２のゲート電極３６は、第１のゲート電極２９と同じ第１の方向Ｙに延長される形態である。第１のゲート電極２９とシールドゲート電極３０とは、金属窒化膜または低抵抗金属を含むことができる。例えば、ＴｉＮ、ＴｉＡｌＮ、ＷＮ、ＴａＮ、Ｗ、Ａｌ、Ｒｕ、Ｐｔ、Ａｕなどを含むことができる。第２のゲート電極３６は、Ｗ、Ａｌ、Ｒｕ、Ｐｔ、Ａｕなどを含むことができる。第１のゲート電極２９及び第２のゲート電極３６は、所定の深さでリセスされ、リセスされた第１のゲート電極２９及び第２のゲート電極３６上にキャッピング膜３７がさらに形成され得る。
【００２５】
図１Ａ〜図１Ｃによれば、第１の実施形態に係る垂直チャネルトランジスタは、ピラー２６の両側壁にシールドゲート電極３０と第１のゲート電極２９とが形成されたダブルゲート構造となる。第１のゲート電極２９は、垂直チャネルトランジスタのゲート電極となる。さらに、ピラー２６の側壁に１つの第１のゲート電極２９のみを形成することにより、第１のゲート電極２９の厚さを厚く形成することができる。これにより、ゲート抵抗を減少させることができる。シールドゲート電極３０は、隣接したゲート（ｎｅｉｇｈｂｏｒ  ｇａｔｅ）、すなわち、隣接した第１のゲート電極２９による電界を遮蔽（Ｓｈｉｅｌｄ）する役割をし、これにより、隣接ゲート効果（ｎｅｉｇｈｂｏｒ  ｇａｔｅ  ｅｆｆｅｃｔ）を最小化することができる。
【００２６】
図２は、第１の実施形態に係る垂直チャネルトランジスタを応用した半導体装置を示した斜視図である。
【００２７】
図２に示すように、垂直チャネルトランジスタは、第１のゲート電極１０４、第２のゲート電極１０５、及びピラー１０３を備える。シールドゲート電極１０６がピラー１０３の他の側壁に形成される。垂直チャネルトランジスタに埋め込みビットライン１０２及びキャパシタ１０８が接続されることにより、ＤＲＡＭのような半導体装置が実現され得る。埋め込みビットライン１０２は、ピラー１０３の下部に電気的に接続されることができる。埋め込みビットライン１０２は、半導体基板１０１上で垂直に形成され、第１の方向に延長されることができる。第１のゲート電極１０４及び第２のゲート電極１０５は、第１の方向と垂直交差する第２の方向に延長されることができる。キャパシタ１０８は、ピラー１０２の上部に電気的に接続されることができる。コンタクトプラグ１０７がキャパシタ１０８とピラー１０３との間にさらに含まれることができる。図示してはいないが、キャパシタ１０８は、ストレージノード、誘電膜、及びプレートノードを含むことができる。垂直チャネルトランジスタは、ＤＲＡＭのようなメモリはもちろん、フラッシュメモリのような不揮発性メモリにも活用され得る。
【００２８】
図３Ａ〜図３Ｈは、第１の実施形態に係る垂直チャネルトランジスタを製造する一例を説明するための平面図である。図４Ａ〜図４Ｈは、図３Ａ〜図３ＩのＣ−Ｃ’線に沿った断面図である。
【００２９】
図３Ａ及び図４Ａに示すように、半導体基板２１上にハードマスク膜パターン２２Ａを形成する。半導体基板２１は、シリコン含有材料を含むが、例えば、シリコン基板、シリコンゲルマニウム基板を含む。ハードマスク膜パターン２２Ａは、シリコン窒化膜などの窒化膜を含む。また、ハードマスク膜パターン２２Ａは、シリコン酸化膜または非晶質カーボンを含むことができる。ハードマスク膜パターン２２Ａは、酸化膜と窒化膜を含む多層構造（Ｍｕｌｔｉ−ｌａｙｅｒｓ）でありうる。例えば、ハードマスク膜パターン２２Ａは、ハードマスク窒化膜（ＨＭ  Ｎｉｔｒｉｄｅ）とハードマスク酸化膜（ＨＭ  Ｏｘｉｄｅ）の順に積層されることができる。また、ハードマスク膜パターン２２Ａは、ハードマスク窒化膜、ハードマスク酸化膜、ハードマスクシリコン酸化窒化膜（ＨＭ  ＳｉＯＮ）、及びハードマスクカーボン膜（ＨＭ  Ｃａｒｂｏｎ）の順に積層されることもできる。ハードマスク窒化膜を含む場合には、半導体基板２１とハードマスク膜パターン２２Ａとの間にパッド酸化膜（Ｐａｄ  ｏｉｘｄｅ）がさらに形成され得る。パッド酸化膜は、シリコン酸化膜を含むことができる。ハードマスク膜パターン２２Ａは、ハードマスク膜を形成した後、感光膜パターンを利用してパターニングされて形成され得る。ハードマスク膜パターン２２Ａは、第１の方向に延長されて形成される。
【００３０】
ハードマスク膜パターン２２Ａをエッチングマスクとして用いて半導体基板２１を所定の深さでエッチングし、複数のボディー（Ｂｏｄｙ、２４Ａ）を形成する。ボディー２４Ａは、第１のトレンチ２３により互いに分離される。第１のトレンチ２３により複数のボディー２４Ａが互いに分離され、ボディー２４Ａは、半導体基板２１の表面から垂直方向に延長されて形成される。ボディー２４Ａは、互いに横対向する両側壁（Ｂｏｔｈ  ｓｉｄｅｗａｌｌ）を有する。平面からみるとき、ボディー２４Ａは、第１のトレンチ２３により分離される線状（Ｌｉｎｅａｒ）の形態となる。例えば、ボディー２４Ａは、第１の方向に延長された線状（Ｌｉｎｅａｒ）構造となる。
【００３１】
上記のようにボディー２４Ａを形成すれば、半導体基板２１上にボディー２４Ａとハードマスク膜パターン２２Ａとを含む複数の構造物が形成される。複数の構造物は、第１のトレンチ２３により互いに分離される。図示してはいないが、第１のトレンチ２３形成後、ボディー２４Ａの内部に金属シリサイドのような物質を用いて埋め込みビットライン（Ｂｕｒｉｅｄ  Ｂｉｔ  Ｌｉｎｅ；ＢＢＬ）がさらに形成され得る。これは後述する。
【００３２】
次に、ボディー２４Ａ間をギャップフィルする層間絶縁膜２５Ａを形成する。層間絶縁膜２５Ａは、シリコン酸化膜などの酸化膜を含むことができる。層間絶縁膜２５Ａは、ハードマスク膜パターン２２Ａが露出するまでＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）などの方法により平坦化され得る。
【００３３】
図３Ｂ及び図４Ｂに示すように、ボディー２４Ａと交差する方向、すなわち、第２の方向に延長された感光膜パターン（図示せず）を形成する。感光膜パターンをエッチングバリアとしてハードマスク膜パターン２２Ａ及びボディー２４Ａをエッチングする。これにより、複数のピラー２６が形成される。ボディー２４Ａをエッチングするとき、層間絶縁膜２５Ａ及びハードマスク膜パターン２２Ａもエッチングされ得る。したがって、ハードマスク膜パターン２２Ａと層間絶縁膜２５Ａとは、それぞれ図面符号「２２」、「２５」のように残留することができる。
【００３４】
複数のピラー２６は、第２のトレンチ２７により互いに分離される。ボディーは、図面符号「２４」のように残留し、ボディー２４上にピラー２６が形成される。複数のピラー２６はマトリックス配列を有することができる。ピラー２６は４個の側壁を有することができる。いずれか１つの方向（第１のトレンチにより分離された第１の方向）の横対向側壁は、層間絶縁膜２５に接触することができる。すなわち、第１の方向に配列されたピラー間には層間絶縁膜２５が形成される。第２の方向に配列されたピラーの残りの横対向側壁（以下、「第１の側壁及び第２の側壁」と略称する）は、第２のトレンチ２７により露出する。ここで、第２のトレンチ２７は、第１のトレンチ２３と交差する方向に延長され、第１のトレンチ２３より浅い深さを有することができる。したがって、１つのボディー２４上に複数のピラー２６が形成され得る。複数のボディー２４は、第１のトレンチ２３により互いに分離され、複数のピラー２６は、第２のトレンチ２７により互いに分離される。
【００３５】
図３Ｃ及び図４Ｃに示すように、ピラー２６の第１の側壁及び第２の側壁にゲート絶縁膜２８を形成する。ゲート絶縁膜２８は、熱酸化、プラズマ酸化などの酸化法（Ｏｘｉｄａｔｉｏｎ）によって形成することができる。ゲート絶縁膜２８は、化学気相蒸着法（ＣＶＤ）、原子層蒸着法（ＡＬＤ）を利用して全面に形成することもできる。ゲート絶縁膜２８は、シリコン酸化膜、高誘電物質などを含むことができる。
【００３６】
次に、ゲート絶縁膜２８が形成されたピラー２６の第１の側壁及び第２の側壁にそれぞれ第１のゲート電極２９と予備シールドゲート電極（Ｐｒｅ−ｓｈｉｅｌｄ  ｇａｔｅ  ｅｌｅｃｔｒｏｄｅ、３０Ａ）を形成する。ここで、予備シールドゲート電極３０Ａと第１のゲート電極２９とは、第１の方向に延長されることができる。予備シールドゲート電極３０Ａと第１のゲート電極２９とを形成するために、全面に第１の導電膜を形成した後、エッチバック工程を行うことができる。これにより、予備シールドゲート電極３０Ａと第１のゲート電極２９とは、同時に形成されることができる。第１の導電膜は、酸化膜と反応性の低い金属窒化膜または低抵抗金属を含むことができる。例えば、ＴｉＮ、ＴｉＡｌＮ、ＷＮ、ＴａＮ、Ｗ、Ａｌ、Ｒｕ、Ｐｔ、Ａｕなどを含むことができる。以下、本実施形態において、第１の導電膜は、チタニウム窒化膜（ＴｉＮ）で形成することができる。
【００３７】
図３Ｄ及び図４Ｄに示すように、第１のゲート電極２９と予備シールドゲート電極３０Ａとが形成されたピラー２６間をギャップフィルする第１の絶縁膜３１Ａを形成する。第１の絶縁膜３１Ａは、シリコン酸化膜などの酸化膜を含むことができる。第１の絶縁膜３１Ａは、ハードマスク膜パターン２２の表面が露出するまでＣＭＰなどの方法により平坦化され得る。
【００３８】
図３Ｅ及び図４Ｅに示すように、感光膜パターン３２を形成する。感光膜パターン３２は、予備シールドゲート電極３０Ａの上部面を露出させる形態となり得る。
【００３９】
感光膜パターン３２をエッチングバリアとして予備シールドゲート電極３０Ａを所定の深さでエッチングする。これにより、シールドゲート電極３０が形成され、シールドゲート電極３０の上部にギャップ３３が形成される。
【００４０】
上記のようにシールドゲート電極３０を形成することにより、ピラー２６の第１の側壁及び第２の側壁にシールドゲート電極３０と第１のゲート電極２９とを含むダブルゲート（Ｄｏｕｂｌｅ  ｇａｔｅ）構造が自己整列的に形成される。シールドゲート電極３０と第１のゲート電極２９とは、高さ差を有するようになる。第１のゲート電極２９は、垂直チャネルトランジスタのゲート電極の役割をするが、シールドゲート電極３０は、ゲート電極の役割を果たさない。シールドゲート電極３０は、隣接した第１のゲート電極２９による電界を遮蔽（Ｓｈｉｅｌｄ）する役割をすることにより、隣接ゲート効果（ｎｅｉｇｈｂｏｒ  ｇａｔｅ  ｅｆｆｅｃｔ）を最小化することができる。
【００４１】
図３Ｆ及び図４Ｆに示すように、ギャップ３３を満たす第２の絶縁膜３４Ａを形成する。第２の絶縁膜３４Ａは、シリコン酸化膜などの酸化膜を含むことができる。また、第２の絶縁膜３４Ａは、シリコン窒化膜などの窒化膜を含むこともできる。第２の絶縁膜３４Ａは、ハードマスク膜パターン２２の表面が露出するまでＣＭＰなどの方法により平坦化され得る。第２の絶縁膜３４Ａは、シールドゲート電極３０の上部に形成される。
【００４２】
図３Ｇ及び図４Ｇに示すように、第１の絶縁膜３１Ａ及び第２の絶縁膜３４Ａを所定の深さでリセスさせる。これにより、リセス３５が形成される。リセス３５の深さは、ハードマスク膜パターン２２の高さと同じでありうる。また、リセス３５の深さは、ピラー２６の上部表面よりさらに低く制御されることもできる。リセス３５は、隣接するハードマスク膜パターン２２間に形成され得る。リセス３５により第１のゲート電極２９の上部側壁が露出し、リセス３５の下には高さが低くなった第１の絶縁膜及び第２の絶縁膜３１、３４が残留する。リセス３５を形成するとき、シールドゲート電極３０が露出しないようにする。
【００４３】
図３Ｈ及び図４Ｈに示すように、リセス３５をギャップフィルする第２のゲート電極３６を形成する。ここで、第２のゲート電極３６は、第１の方向に延長されることができる。第２のゲート電極３６を形成するために、全面に第２の導電膜を形成した後、エッチバック工程を行うことができる。第２の導電膜は、Ｗ、Ａｌ、Ｒｕ、Ｐｔ、Ａｕなどを含むことができる。以下、第２の導電膜はタングステン（Ｗ）で形成することができる。第２のゲート電極３６は、リセス３５に埋め込まれた構造を有することができる。
【００４４】
第２のゲート電極３６は、第１のゲート電極２９と接続され、第１のゲート電極及び第２のゲート電極２９、３６とシールドゲート電極３０とは、第１の絶縁膜及び第２の絶縁膜３１、３４により絶縁されることができる。
【００４５】
図３Ｉ及び図４Ｉに示すように、第１のゲート電極及び第２のゲート電極２９、３６を所定の深さでリセさせる。次いで、リセスされた領域をギャップフィルするキャッピング膜３７を形成する。キャッピング膜３７は、シリコン酸化膜などの酸化膜を含むことができる。このように、キャッピング膜３７を形成することにより、第１のゲート電極及び第２のゲート電極２９、３６は、周辺構造物と絶縁される。
【００４６】
図５Ａ〜図５Ｃは、第１の実施形態に係る垂直チャネルトランジスタを応用した半導体装置のキャパシタ形成方法を示した図である。
【００４７】
図５Ａに示すように、ハードマスク膜パターン２２を選択的に除去してコンタクトホール３８を形成する。層間絶縁膜２５とキャッピング膜３７とがシリコン酸化膜であり、ハードマスク膜パターン２２がシリコン窒化膜であるため、リン酸などを用いたウェットエッチングによりハードマスク膜パターン２２を選択的に除去することができる。これにより、キャッピング膜３７と層間絶縁膜２５とにより自己整列的にコンタクトホール３８が形成される。コンタクトホール３８の下にはピラー２６の上部表面が露出する。
【００４８】
図５Ｂに示すように、コンタクトホール３８の側壁を囲むスペーサ３９を形成する。スペーサ３９は、シリコン酸化膜などの酸化膜を含むことができる。スペーサ３９を形成するために、シリコン酸化膜を蒸着した後、エッチバック工程を行うことができる。
【００４９】
次に、コンタクトホール３８に埋め込まれるコンタクトプラグ４０を形成する。コンタクトプラグ４０は、ポリシリコン、金属などを含むことができる。例えば、コンタクトホールを埋め込むように全面にポリシリコンを蒸着した後、平坦化工程を行うことができる。コンタクトプラグ４０の側壁をスペーサ３９が囲むようになる。図示してはいないが、コンタクトプラグ４０の形成前に、ソース・ドレインを形成するためのイオン注入を行うことができる。
【００５０】
図５Ｃに示すように、コンタクトプラグ４０上にキャパシタのストレージノード４１を形成することができる。ストレージノード４１は、ピラー形態を有することができる。他の実施形態においてストレージノード４１は、シリンダ形態を有することもできる。ストレージノード４１を形成する方法は、公知された方法を適用することができる。例えば、モールド膜（図示せず）を形成した後、モールド膜をエッチングしてオープン部を形成し、その後、オープン部の内部にストレージノードを形成する。次いで、モールド膜をフルディップアウトにより除去する。
【００５１】
図示してはいないが、ストレージノード４１の外壁を支持する支持台（Ｓｕｐｐｏｒｔｅｒ）をさらに形成することもできる。例えば、モールド膜の上部に支持台用物質を形成し、フルディップアウト工程前に、支持台用物質の一部をエッチングして支持台を形成することができる。また、ストレージノード４１上に誘電膜とプレートノードとをさらに形成することができる。
【００５２】
図６は、第２の実施形態に係る垂直チャネルトランジスタを示した図である。
【００５３】
図６に示すように、第２の実施形態に係る垂直チャネルトランジスタは、複数のピラー２６、第１のゲート電極２９、及び第２のゲート電極３６を備えることができる。
【００５４】
まず、半導体基板２１上に半導体基板２１の表面に対して垂直な方向に突出する複数のピラー２６が形成される。ピラー２６の下にボディー２４がさらに形成され得る。ピラー２６は、ボディー２４の表面に対して垂直な方向に突出し得る。ピラー２６上にハードマスク膜パターン２２が形成され得る。複数のピラー２６は、マトリックス配列を有することができる。ピラー２６は、複数の側壁を有する四角形ピラーでありうる。第１の方向Ｙには層間絶縁膜２５により絶縁されて配列され、第２の方向Ｘには横対向する第１の側壁及び第２の側壁が露出し得る。ピラー２６は、ソース領域、ドレイン領域、及びチャネル領域（図面符号省略）を備えることができる。ピラー２６の上部領域にはドレイン領域が形成され得るし、ピラー２６の下部領域にはソース領域が形成され得る。ドレイン領域とソース領域との間にチャネル領域が形成され得る。半導体基板２１、ボディー２４、及びピラー２６は、シリコン含有材料を含むが、例えば、シリコン基板、シリコンゲルマニウム基板を含む。したがって、ピラー２６は、半導体ピラー、シリコンピラー、またはシリコンゲルマニウムピラーを含むことができる。
【００５５】
ピラー２６の第１の側壁上及び第２の側壁上にゲート絶縁膜２８が形成される。ゲート絶縁膜２８は、シリコン酸化膜、高誘電率物質を含むことができる。
【００５６】
ゲート絶縁膜２８上にピラー２６の第１の側壁を覆う第１のゲート電極２９が形成される。第１のゲート電極２９は、垂直ゲート電極となる。ピラー２６の第２の側壁には第１のゲート電極が形成されない。また、第１の実施形態とは異なり、第２の側壁を覆うシールドゲート電極が形成されない。
【００５７】
第１のゲート電極２９の上部側壁に接続される第２のゲート電極３６が複数のピラー２６間に形成される。第２のゲート電極３６は、ワードラインの役割を果たすことができる。第２のゲート電極３６は、複数のピラー２６間の上部で埋め込まれた形態となり得る。例えば、第２のゲート電極３６は、ハードマスク膜パターン２２間に埋め込まれることができる。第１のゲート電極２９と隣接するピラー２６間には第１の絶縁膜３１及び第２の絶縁膜３４が形成され得る。第１の絶縁膜３１及び第２の絶縁膜３４は、所定の深さでリセスされ、リセスされた第１の絶縁膜３１上及び第２の絶縁膜３４上に第２のゲート電極３６が形成され得る。
【００５８】
第１のゲート電極２９は、第１の方向Ｙに延長されたライン形の垂直ゲート構造である。第２のゲート電極３６は、第１のゲート電極２９と同様に、第１の方向Ｙに延長される形態である。第１のゲート電極２９は、金属窒化膜または低抵抗金属を含むことができる。例えば、ＴｉＮ、ＴｉＡｌＮ、ＷＮ、ＴａＮ、Ｗ、Ａｌ、Ｒｕ、Ｐｔ、Ａｕなどを含むことができる。第２のゲート電極３６は、Ｗ、Ａｌ、Ｒｕ、Ｐｔ、Ａｕなどを含むことができる。第１のゲート電極２９及び第２のゲート電極３６は、所定の深さでリセスされ、リセスされた第１のゲート電極２９上及び第２のゲート電極３６上にキャッピング膜３７がさらに形成され得る。
【００５９】
図６によれば、第２の実施形態に係る垂直チャネルトランジスタは、ピラー２６のいずれか１つの側壁にのみ第１のゲート電極２９が形成されたシングルゲート構造となる。第１のゲート電極２９は、垂直チャネルトランジスタのゲート電極となる。さらに、ピラー２６の側壁に１つの第１のゲート電極２９のみを形成することにより、第１のゲート電極２９の厚さを厚く形成することができる。これにより、ゲート抵抗を減少させることができる。特に、シールドゲート電極無しで１つの第１のゲート電極２９のみを形成するので、隣接ゲート効果を根本的に防止することができる。
【００６０】
図７は、第２の実施形態に係る垂直チャネルトランジスタを応用した半導体装置を示した斜視図である。
【００６１】
図７に示すように、垂直チャネルトランジスタは、第１のゲート電極２０４、第２のゲート電極２０５、及びピラー２０３を備える。垂直チャネルトランジスタに埋め込みビットライン２０２及びキャパシタ２０７が接続されることにより、ＤＲＡＭのような半導体装置が実現され得る。埋め込みビットライン２０２は、ピラー２０３の下部に電気的に接続されることができる。埋め込みビットライン２０２は、半導体基板２０１上で垂直に形成され、第１の方向に延長されることができる。第１のゲート電極２０４及び第２のゲート電極２０５は、第１の方向と垂直交差する第２の方向に延長されることができる。キャパシタ２０７は、ピラー２０３の上部に電気的に接続されることができる。コンタクトプラグ２０６がキャパシタ２０７とピラー２０３との間にさらに含まれ得る。図示してはいないが、キャパシタ２０７は、ストレージノード、誘電膜、及びプレートノードを備えることができる。垂直チャネルトランジスタは、ＤＲＡＭのようなメモリはもちろん、フラッシュメモリのような不揮発性メモリにも活用され得る。
【００６２】
図８Ａ〜図８Ｅは、第２の実施形態に係る垂直チャネルトランジスタを製造する一例を説明するための図である。第１の実施形態とは異なり、ギャップを形成するとき、シールドゲート電極を全て除去する。以下、ギャップを形成する前の工程は、図４Ａ〜図４Ｄを参照することとする。
【００６３】
図８Ａに示すように、感光膜パターン３２を形成する。感光膜パターン３２は、シールドゲート電極３０の上部面を露出させる形態となり得る。
【００６４】
感光膜パターン３２をエッチングバリアとして露出した予備シールドゲート電極３０Ａを全て除去する。これにより、ギャップ３３が形成される。第１の実施形態とは異なり、第２の実施形態では、予備シールドゲート電極３０Ａを全て除去することにより、シールドゲート電極を形成しない。このように除去される予備シールドゲート電極３０Ａは、犠牲ゲート電極となり得る。
【００６５】
上記のように、予備シールドゲート電極３０Ａを全て除去することにより、第１のゲート電極２９のみピラー２６の一側壁に残留する。
【００６６】
第１のゲート電極２９は、垂直チャネルトランジスタのゲート電極の役割をする。シールドゲート電極３０を除去することにより、隣接したゲート（ｎｅｉｇｈｂｏｒ  ｇａｔｅ）による隣接ゲート効果（ｎｅｉｇｈｂｏｒ  ｇａｔｅ  ｅｆｆｅｃｔ）が根本的に発生しない。
【００６７】
図８Ｂに示すように、ギャップ３３を満たす第２の絶縁膜３４Ａを形成する。第２の絶縁膜３４Ａは、シリコン酸化膜などの酸化膜を含むことができる。また、第２の絶縁膜３４Ａは、シリコン窒化膜などの窒化膜を含むこともできる。第２の絶縁膜３４Ａは、ハードマスク膜パターン２２の表面が露出するまでＣＭＰなどの方法により平坦化され得る。
【００６８】
図８Ｃに示すように、第１の絶縁膜３１Ａ及び第２の絶縁膜３４Ａを所定の深さでリセスさせる。これにより、リセス３５が形成される。リセス３５の深さは、ハードマスク膜パターン２２の高さと同じでありうる。また、リセス３５の深さは、ピラー２６の上部表面よりさらに低く制御されることもできる。リセス３５は、隣接するハードマスク膜パターン２２間に形成され得る。リセス３５により第１のゲート電極２９の上部側壁が露出し、リセス３５の下には、高さが低くなった第１の絶縁膜及び第２の絶縁膜３１、３４が残留する。
【００６９】
図８Ｄに示すように、リセス３５をギャップフィルする第２のゲート電極３６を形成する。ここで、第２のゲート電極３６は、第１の方向に延長されることができる。第２のゲート電極３６を形成するために、全面に第２の導電膜を形成した後、エッチバック工程を行うことができる。第２の導電膜は、Ｗ、Ａｌ、Ｒｕ、Ｐｔ、Ａｕなどを含むことができる。以下、第２の導電膜は、タングステン（Ｗ）で形成することができる。第２のゲート電極３６は、リセス３５に埋め込まれた構造を有することができる。
【００７０】
第２のゲート電極３６は、第１のゲート電極２９の上部側壁と接続され、第１のゲート電極及び第２のゲート電極２９、３６と隣接するピラー２６は、第１の絶縁膜及び第２の絶縁膜３１、３４により絶縁され得る。
【００７１】
図８Ｅに示すように、第１のゲート電極及び第２のゲート電極２９、３６を所定の深さでリセスさせる。次いで、リセスされた領域をギャップフィルするキャッピング膜３７を形成する。キャッピング膜３７は、シリコン酸化膜などの酸化膜を含むことができる。このように、キャッピング膜３７を形成することにより、第１のゲート電極及び第２のゲート電極２９、３６は、周辺構造物と絶縁される。
【００７２】
後続してコンタクトプラグ及びキャパシタを形成する。コンタクトプラグ及びキャパシタの形成方法は、図５Ａ〜図５Ｃを参照することとする。
【００７３】
図９は、第３の実施形態に係る垂直チャネルトランジスタを示した図である。
【００７４】
図９に示すように、第３の実施形態に係る垂直チャネルトランジスタは、ピラー５４、第１のゲート電極５７、シールドゲート電極５８、第２のゲート電極６６を備えることができる。
【００７５】
まず、半導体基板５１上に、半導体基板５１の表面に対して垂直な方向に突出する複数のピラー５４が形成される。ピラー５４の下にボディー５３がさらに形成され得る。ピラー５４は、ボディー５３の表面に対して垂直な方向に突出し得る。複数のピラー５４は、マトリックス配列を有することができる。ピラー５４は、複数の側壁を有する四角形ピラーでありうる。第１の方向Ｙには層間絶縁膜（図示せず）により絶縁されて配列され、第２の方向Ｘには横対向する第１の側壁及び第２の側壁が露出し得る。ピラー５４は、ソース領域、ドレイン領域、及びチャネル領域（図面符号省略）を備えることができる。ピラー５４の上部領域にはドレイン領域が形成され得るし、ピラー５４の下部領域にはソース領域が形成され得る。ドレイン領域とソース領域との間にチャネル領域が形成され得る。半導体基板５１、ボディー５３、及びピラー５４は、シリコン含有材料を含むが、例えば、シリコン基板、シリコンゲルマニウム基板を含む。したがって、ピラー５４は、半導体ピラー、シリコンピラー、またはシリコンゲルマニウムピラーを含むことができる。
【００７６】
ピラー５４の第１の側壁上及び第２の側壁上にゲート絶縁膜５６が形成される。ゲート絶縁膜５６は、シリコン酸化膜、高誘電率物質を含むことができる。
【００７７】
ゲート絶縁膜５６上にピラー５４の第１の側壁を覆う第１のゲート電極５７が形成される。第１のゲート電極５７は、垂直ゲート電極となり得る。ピラー５４の第２の側壁を覆うシールドゲート電極５８が形成される。シールドゲート電極５８は、第１のゲート電極２９より高さが低く形成され得る。また、第１のゲート電極５７及びシールドゲート電極５８は、ピラー５４の高さよりさらに低く形成され得る。
【００７８】
第１のゲート電極５７の上部側壁に接続される第２のゲート電極６６が複数のピラー５４間に形成される。第２のゲート電極６６は、ワードラインの役割を果たすことができる。第２のゲート電極６６は、複数のピラー５４間の上部で埋め込まれた形態となり得る。例えば、第２のゲート電極６６は、ハードマスク膜パターン５２間に埋め込まれることができる。第１のゲート電極５７とシールドゲート電極５８との間には第１の絶縁膜５９が形成され得るし、シールドゲート電極５８上に第２の絶縁膜６２が形成され得る。第１の絶縁膜５９及び第２の絶縁膜６２は、所定の深さでリセスされ、リセスされた第１の絶縁膜５９上及び第２の絶縁膜６２上に第２のゲート電極６６が形成され得る。第２のゲート電極６６と隣接するシールドゲート電極５８は、第２の絶縁膜６２により絶縁される。第２の絶縁膜６２と第１のゲート電極５７との上部にはスペーサ６４が形成され得る。スペーサ６４により第２のゲート電極６６は、周辺構造物と絶縁され得る。第２のゲート電極６６上には、キャッピング膜６７がさらに形成され得る。
【００７９】
第１のゲート電極５７及びシールドゲート電極５８は、第１の方向Ｙに延長されたライン形の垂直ゲート構造である。第２のゲート電極６６は、第１のゲート電極５７と同様に、第１の方向Ｙに延長される形態である。第１のゲート電極５７及びシールドゲート電極５８は、金属窒化膜または低抵抗金属を含むことができる。例えば、ＴｉＮ、ＴｉＡｌＮ、ＷＮ、ＴａＮ、Ｗ、Ａｌ、Ｒｕ、Ｐｔ、Ａｕなどを含むことができる。第２のゲート電極６６は、Ｗ、Ａｌ、Ｒｕ、Ｐｔ、Ａｕなどを含むことができる。
【００８０】
図９によれば、第３の実施形態に係る垂直チャネルトランジスタは、ピラー５４の両側壁にシールドゲート電極５８と第１のゲート電極５７とが形成されたダブルゲート構造となる。第１のゲート電極５７は、垂直チャネルトランジスタのゲート電極となる。さらに、ピラー５４の側壁に１つの第１のゲート電極５７のみを形成することにより、第１のゲート電極５７の厚さを厚く形成することができる。これにより、ゲート抵抗を減少させることができる。シールドゲート電極５８は、隣接したゲート（ｎｅｉｇｈｂｏｒ  ｇａｔｅ）による電界を遮蔽（Ｓｈｉｅｌｄ）する役割をし、これにより、隣接ゲート効果（ｎｅｉｇｈｂｏｒ  ｇａｔｅ  ｅｆｆｅｃｔ）を最小化することができる。
【００８１】
図１０は、第３の実施形態に係る垂直チャネルトランジスタを応用した半導体装置を示した斜視図である。
【００８２】
図１０に示すように、垂直チャネルトランジスタは、第１のゲート電極３０４、第２のゲート電極３０５、及びピラー３０３を備える。シールドゲート電極３０６がピラー３０３の他の側壁に形成される。垂直チャネルトランジスタに埋め込みビットライン３０２及びキャパシタ３０８が接続されることにより、ＤＲＡＭのような半導体装置が実現され得る。埋め込みビットライン３０３は、ピラー３０３の下部に電気的に接続され得る。埋め込みビットライン３０２は、半導体基板３０１上で垂直に形成され、第１の方向に延長されることができる。第１のゲート電極３０４及び第２のゲート電極３０５は、第１の方向と垂直交差する第２の方向に延長され得る。キャパシタ３０８は、ピラー３０２の上部に電気的に接続されることができる。コンタクトプラグ３０７がキャパシタ３０８とピラー３０３との間にさらに含まれることができる。図示してはいないが、キャパシタ３０８は、ストレージノード、誘電膜、及びプレートノードを備えることができる。垂直チャネルトランジスタは、ＤＲＡＭのようなメモリはもちろん、フラッシュメモリのような不揮発性メモリにも活用され得る。
【００８３】
図１１Ａ〜図１１Ｊは、第３の実施形態に係る垂直チャネルトランジスタを製造する一例を説明するための図である。
【００８４】
図１１Ａに示すように、半導体基板５１上にハードマスク膜パターン５２Ａを形成する。半導体基板５１は、シリコン含有材料を含むが、例えば、シリコン基板、シリコンゲルマニウム基板を含む。ハードマスク膜パターン５２Ａは、シリコン窒化膜などの窒化膜を含む。また、ハードマスク膜パターン５２Ａは、シリコン酸化膜または非晶質カーボンを含むことができる。ハードマスク膜パターン５２Ａは、酸化膜と窒化膜を含む多層構造（Ｍｕｌｔｉ−ｌａｙｅｒｓ）でありうる。例えば、ハードマスク膜パターン５２Ａは、ハードマスク窒化膜（ＨＭ  Ｎｉｔｒｉｄｅ）とハードマスク酸化膜（ＨＭ  Ｏｘｉｄｅ）の順に積層され得る。また、ハードマスク膜パターン５２Ａは、ハードマスク窒化膜、ハードマスク酸化膜、ハードマスクシリコン酸化窒化膜（ＨＭ  ＳｉＯＮ）、及びハードマスクカーボン膜（ＨＭ  Ｃａｒｂｏｎ）の順に積層されることもできる。ハードマスク窒化膜を含む場合には、半導体基板５１とハードマスク膜パターン５２Ａとの間にパッド酸化膜（Ｐａｄ  ｏｉｘｄｅ）がさらに形成され得る。パッド酸化膜は、シリコン酸化膜を含むことができる。ハードマスク膜パターン５２Ａは、ハードマスク膜を形成した後、感光膜パターンを利用してパターニングされて形成され得る。ハードマスク膜パターン５２Ａは、第１の方向に延長されて形成される。
【００８５】
ハードマスク膜パターン５２Ａをエッチングマスクとして用いて半導体基板５１を所定の深さでエッチングし、複数のボディー（Ｂｏｄｙ、５３Ａ）を形成する。ボディー５３Ａは、第１のトレンチ（図示せず）により互いに分離される。第１のトレンチにより複数のボディー５３Ａが互いに分離され、ボディー５３Ａは、半導体基板５１の表面から垂直方向に延長されて形成される。ボディー５３Ａは、互いに横対向する両側壁（Ｂｏｔｈ  ｓｉｄｅｗａｌｌ）を有する。平面からみるとき、ボディー５３Ａは、第１のトレンチにより分離される線状（Ｌｉｎｅａｒ）形態となる。例えば、ボディー５３Ａは、第１の方向に延長された線状（Ｌｉｎｅａｒ）構造となる。第１のトレンチは、図３Ａに示された第１のトレンチ２３を参照することとする。
【００８６】
上記のようにボディー５３Ａを形成すれば、半導体基板５１上にボディー５３Ａとハードマスク膜パターン５２Ａとを含む複数の構造物が形成される。複数の構造物は、第１のトレンチにより互いに分離される。図示してはいないが、第１のトレンチ形成後、ボディー５３Ａの内部に金属シリサイドのような物質を用いて埋め込みビットライン（Ｂｕｒｉｅｄ  Ｂｉｔ  Ｌｉｎｅ；ＢＢＬ）がさらに形成され得る。これは後述する。
【００８７】
次に、ボディー５３Ａ間をギャップフィルする層間絶縁膜（図示せず）を形成する。層間絶縁膜は、シリコン酸化膜などの酸化膜を含むことができる。層間絶縁膜は、ハードマスク膜パターン５２Ａが露出するまでＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）などの方法により平坦化され得る。層間絶縁膜は、図３Ａに示された層間絶縁膜２５Ａを参照することとする。
【００８８】
図１１Ｂに示すように、ボディー５３Ａと交差する方向、すなわち、第２の方向に延長された感光膜パターン（図示せず）を形成する。感光膜パターンをエッチングバリアとしてハードマスク膜パターン５２Ａ及びボディー５３Ａをエッチングする。これにより、複数のピラー５４が形成される。ボディー５３Ａをエッチングするとき、ハードマスク膜パターン５２Ａもエッチングされ得る。したがって、ハードマスク膜パターン５２Ａは、図面符号「５２」のように残留することができる。
【００８９】
複数のピラー５４は、第２のトレンチ５５により互いに分離される。ボディーは、図面符号「５３」のように残留し、ボディー５３上にピラー５４が形成される。複数のピラー５４は、マトリックス配列を有することができる。ピラー５４は、４個の側壁を有することができる。いずれか１つの方向（第１のトレンチにより分離された第１の方向）の横対向側壁は、層間絶縁膜に接触することができる。すなわち、第１の方向に配列されたピラー間には層間絶縁膜が形成される。第２の方向に配列されたピラーの残りの横対向側壁（以下、「第１の側壁及び第２の側壁」と略称する）は、第２のトレンチ５５により露出する。ここで、第２のトレンチ５５は、第１のトレンチと交差する方向に延長され、第１のトレンチよりさらに浅い深さを有することができる。したがって、１つのボディー５３上に複数のピラー５４が形成され得る。複数のボディー５３は、第１のトレンチにより互いに分離され、複数のピラー５４は、第２のトレンチ５５により互いに分離される。
【００９０】
図１１Ｃに示すように、ピラー５４の第１の側壁及び第２の側壁にゲート絶縁膜５６を形成する。ゲート絶縁膜５６は、熱酸化、プラズマ酸化などの酸化法（Ｏｘｉｄａｔｉｏｎ）によって形成することができる。ゲート絶縁膜５６は、化学気相蒸着法（ＣＶＤ）、原子層蒸着法（ＡＬＤ）を利用して全面に形成することもできる。ゲート絶縁膜５６は、シリコン酸化膜、高誘電物質などを含むことができる。
【００９１】
次に、ゲート絶縁膜５６が形成されたピラー５４の第１の側壁及び第２の側壁にそれぞれ予備第１のゲート電極５７Ａと予備シールドゲート電極（Ｐｒｅ−ｓｈｉｅｌｄ  ｇａｔｅ  ｅｌｅｃｔｒｏｄｅ、５８Ａ）とを形成する。ここで、予備シールドゲート電極５８Ａと予備第１のゲート電極５７Ａとは、第１の方向に延長されることができる。予備シールドゲート電極５８Ａと予備第１のゲート電極５７Ａとを形成するために、全面に第１の導電膜を形成した後、エッチバック工程を行うことができる。これにより、予備シールドゲート電極５８Ａと予備第１のゲート電極５７Ａとは同時に形成されることができる。第１の導電膜は、酸化膜と反応性が低い金属窒化膜または低抵抗金属を含むことができる。例えば、ＴｉＮ、ＴｉＡｌＮ、ＷＮ、ＴａＮ、Ｗ、Ａｌ、Ｒｕ、Ｐｔ、Ａｕなどを含むことができる。以下、本実施形態において、第１の導電膜は、チタニウム窒化膜（ＴｉＮ）で形成することができる。
【００９２】
図１１Ｄに示すように、予備第１のゲート電極５７Ａと予備シールドゲート電極５８Ａとが形成されたピラー５４間をギャップフィルする第１の絶縁膜５９Ａを形成する。第１の絶縁膜５９Ａは、シリコン酸化膜などの酸化膜を含むことができる。第１の絶縁膜５９Ａは、ハードマスク膜パターン５２の表面が露出するまでＣＭＰなどの方法により平坦化され得る。
【００９３】
図１１Ｅに示すように、感光膜パターン６０を形成する。感光膜パターン６０は、予備シールドゲート電極５８Ａの上部面を露出させる形態となり得る。
【００９４】
感光膜パターン６０をエッチングバリアとして予備シールドゲート電極５８Ａを所定の深さでエッチングする。これにより、シールドゲート電極５８が形成され、シールドゲート電極５８の上部にギャップ６１が形成される。
【００９５】
図１１Ｆに示すように、ギャップ６１を満たす第２の絶縁膜６２Ａを形成する。第２の絶縁膜６２Ａは、シリコン酸化膜などの酸化膜を含むことができる。また、第２の絶縁膜６２Ａは、シリコン窒化膜などの窒化膜を含むこともできる。第２の絶縁膜６２Ａは、ハードマスク膜パターン５２の表面が露出するまでＣＭＰなどの方法により平坦化され得る。第２の絶縁膜６２Ａは、シールドゲート電極５８の上部に形成される。
【００９６】
図１１Ｇに示すように、予備第１のゲート電極５７、第１の絶縁膜５９Ａ、及び第２の絶縁膜６２Ａを所定の深さでリセスさせる。これにより、第１のリセス６３が形成される。第１のリセス６３の深さは、ピラー５４の表面より低い高さとなり得る。第１のリセス６３により第１のゲート電極５７が形成され、第１のゲート電極５７の上部表面が露出する。そして、第１のリセス６３の下には、第１の絶縁膜及び第２の絶縁膜５９、６２が残留する。第１のリセス６３を形成するとき、シールドゲート電極５８が露出しないようにする。すなわち、シールドゲート電極５８の上部に第２の絶縁膜６２が所定の厚さで残留される。
【００９７】
上記のように第１のゲート電極５７を形成することにより、ピラー５４の第１の側壁及び第２の側壁にシールドゲート電極５８と第１のゲート電極５７とを含むダブルゲート（Ｄｏｕｂｌｅ  ｇａｔｅ）構造が自己整列的に形成される。シールドゲート電極５８と第１のゲート電極５７とは、高さ差を有するようになる。シールドゲート電極５８が第１のゲート電極５７より高さが低い。第１のゲート電極５７は、垂直チャネルトランジスタのゲート電極の役割をするが、シールドゲート電極５８は、ゲート電極の役割を果たさない。シールドゲート電極５８は、隣接した第１のゲート電極５７による電界を遮蔽（Ｓｈｉｅｌｄ）する役割をすることにより、隣接ゲート効果（ｎｅｉｇｈｂｏｒ  ｇａｔｅ  ｅｆｆｅｃｔ）を最小化することができる。
【００９８】
図１１Ｈに示すように、第１のリセス６３の両側壁にスペーサ６４を形成する。スペーサ６４は、シリコン酸化膜などの酸化膜で形成することができる。例えば、シリコン酸化膜を全面に蒸着した後、エッチバックしてスペーサ６４を形成することができる。スペーサの厚さは、下部の第１のゲート電極５７の厚さと同じでありうる。
【００９９】
次に、スペーサ６４に自己整列されるようにして、第１の絶縁膜５９を一部エッチバックする。これにより、、第１のゲート電極５７の上部側壁を露出させる。第１の絶縁膜５９をにエッチバックするとき、シールドゲート電極５８が露出しないように深さを調節する。すなわち、シールドゲート電極５８の上部に第２の絶縁膜６２が一部残留するようにする。
【０１００】
このように、スペーサ６４を用いて第１の絶縁膜５９をエッチバックすれば、第１のゲート電極５７の上部側壁６５が露出する。
【０１０１】
図１１Ｉに示すように、第２の絶縁膜５９の上部をギャップフィルする第２のゲート電極６６を形成する。ここで、第２のゲート電極６６は、第１の方向に延長されることができる。第２のゲート電極６６を形成するために、全面に第２の導電膜を形成した後、エッチバック工程を行うことができる。第２の導電膜は、Ｗ、Ａｌ、Ｒｕ、Ｐｔ、Ａｕなどを含むことができる。以下、第２の導電膜は、タングステン（Ｗ）で形成することができる。第２のゲート電極６６は、埋め込まれた構造を有することができる。
【０１０２】
第２のゲート電極６６は、第１のゲート電極５７の上部側壁と接続され、シールドゲート電極５８とは第１の絶縁膜及び第２の絶縁膜５９、６２により絶縁され得る。
【０１０３】
上述したところによれば、第３の実施形態に係る垂直チャネルトランジスタは、ピラー５４の両側壁に第１のゲート電極５７とシールドゲート電極５８とが形成されるダブルゲート構造となる。
【０１０４】
図１１Ｊに示すように、第２のゲート電極６６の表面をリセスさせる。
【０１０５】
次に、リセスされた第２のゲート電極６６の上部をギャップフィルするキャッピング膜６７を形成する。キャッピング膜６７は、シリコン酸化膜などの酸化膜を含むことができる。このように、キャッピング膜６７を形成することにより、第１のゲート電極及び第２のゲート電極５７、５８は、周辺構造物と絶縁される。
【０１０６】
図１２Ａ〜図１２Ｃは、第３の実施形態に係る垂直チャネルトランジスタを応用した半導体装置のキャパシタ形成方法を示した図である。
【０１０７】
図１２Ａに示すように、ハードマスク膜パターン５２を選択的に除去してコンタクトホール６８を形成する。スペーサ６４とキャッピング膜６７とがシリコン酸化膜であり、ハードマスク膜パターン５２がシリコン窒化膜であるので、リン酸などを用いたウェットエッチングによりハードマスク膜パターン５２を選択的に除去することができる。これにより、キャッピング膜６７とスペーサ６４とにより自己整列的にコンタクトホール６８が形成される。コンタクトホール６８の下には、ピラー５４の上部表面が露出する。
【０１０８】
図１２Ｂに示すように、コンタクトホール６８に埋め込まれるコンタクトプラグ６９を形成する。コンタクトプラグ６９は、ポリシリコン、金属などを含むことができる。例えば、コンタクトホールを埋め込むように全面にポリシリコンを蒸着した後、平坦化工程を行うことができる。コンタクトプラグ６９の側壁は、スペーサ６４及びキャッピング膜６７が囲むようになる。図示してはいないが、コンタクトプラグ６９の形成前に、ソース・ドレインを形成するためのイオン注入を行うことができる。
【０１０９】
図１２Ｃに示すように、コンタクトプラグ６９上にキャパシタのストレージノード７０を形成することができる。ストレージノード７０は、ピラー形態を有することができる。他の実施形態においてストレージノード７０は、シリンダ形態を有することもできる。ストレージノード７０を形成する方法は、公知された方法を適用することができる。例えば、モールド膜（図示せず）を形成した後、モールド膜をエッチングしてオープン部を形成し、その後、オープン部の内部にストレージノード７０を形成する。次いで、モールド膜をフルディップアウトにより除去する。
【０１１０】
図示してはいないが、ストレージノード７０の外壁を支持する支持台（Ｓｕｐｐｏｒｔｅｒ）をさらに形成することもできる。例えば、モールド膜の上部に支持台用物質を形成し、フルディップアウト工程前に、支持台用物質の一部をエッチングして支持台を形成することができる。また、ストレージノード７０上に誘電膜及びプレートノードをさらに形成することができる。
【０１１１】
図１３は、第４の実施形態に係る垂直チャネルトランジスタを示した図である。
【０１１２】
図１３に示すように、第４の実施形態に係る垂直チャネルトランジスタは、ピラー５４、第１のゲート電極５７、及び第２のゲート電極６６を備えることができる。
【０１１３】
まず、半導体基板５１上に、半導体基板５１の表面に対して垂直な方向に突出する複数のピラー５４が形成される。ピラー５４の下にボディー５３がさらに形成され得る。ピラー５４は、ボディー５３の表面に対して垂直な方向に突出し得る。複数のピラー５４は、マトリックス配列を有することができる。ピラー５４は、複数の側壁を有する四角形ピラーでありうる。第１の方向Ｙには層間絶縁膜（図示せず）により絶縁されて配列され、第２の方向Ｘには横対向する第１の側壁及び第２の側壁が露出し得る。ピラー５４は、ソース領域、ドレイン領域、及びチャネル領域（図面符号省略）を備えることができる。ピラー５４の上部領域にはドレイン領域が形成され得るし、ピラー５４の下部領域にはソース領域が形成され得る。ドレイン領域とソース領域との間にチャネル領域が形成され得る。半導体基板５１、ボディー５３、及びピラー５４は、シリコン含有材料を含むが、例えば、シリコン基板、シリコンゲルマニウム基板を含む。したがって、ピラー５４は、半導体ピラー、シリコンピラー、またはシリコンゲルマニウムピラーを含むことができる。
【０１１４】
ピラー５４の第１の側壁上及び第２の側壁上にゲート絶縁膜５６が形成される。ゲート絶縁膜５６は、シリコン酸化膜、高誘電率物質を含むことができる。
【０１１５】
ゲート絶縁膜５６上にピラー５４の第１の側壁を覆う第１のゲート電極５７が形成される。第１のゲート電極５７は、ピラー５４の高さよりさらに低く形成され得る。第１のゲート電極５７は、垂直ゲート電極となり得る。
【０１１６】
第１のゲート電極５７の上部側壁に接続される第２のゲート電極６６が複数のピラー５４間に形成される。第２のゲート電極６６は、ワードラインの役割を果たすことができる。第２のゲート電極６６は、複数のピラー５４間の上部で埋め込まれた形態となり得る。例えば、第２のゲート電極６６は、ハードマスク膜パターン５２間に埋め込まれることができる。第１のゲート電極５７と隣接するピラー５４間には第１の絶縁膜５９が形成され得る。第１のゲート電極５７と第２の絶縁膜６２とは高さが同じでありうる。第１の絶縁膜５９は、第１のゲート電極５７及び第２の絶縁膜６２より低い高さを有することができる。ピラー５４の反対側側壁には第２の絶縁膜６２が形成され得る。第１の絶縁膜５９は、所定の深さでリセスされ、リセスされた第１の絶縁膜５９上に第２のゲート電極６６が形成され得る。第２の絶縁膜６２及び第１のゲート電極５７の上部にはスペーサ６４が形成され得る。スペーサ６４により第２のゲート電極６６は、周辺構造物と絶縁され得る。第２のゲート電極６６上にはキャッピング膜６７がさらに形成され得る。
【０１１７】
第１のゲート電極５７は、第１の方向Ｙに延長されたライン形の垂直ゲート構造である。第２のゲート電極６６は、第１のゲート電極５７と同様に、第１の方向Ｙに延長される形態である。第１のゲート電極５７は、金属窒化膜または低抵抗金属を含むことができる。例えば、ＴｉＮ、ＴｉＡｌＮ、ＷＮ、ＴａＮ、Ｗ、Ａｌ、Ｒｕ、Ｐｔ、Ａｕなどを含むことができる。第２のゲート電極６６は、Ｗ、Ａｌ、Ｒｕ、Ｐｔ、Ａｕなどを含むことができる。
【０１１８】
図１３によれば、第４の実施形態に係る垂直チャネルトランジスタは、ピラー２６のいずれか１つの側壁にのみ第１のゲート電極５７が形成されたシングルゲート構造となる。第１のゲート電極５７は、垂直チャネルトランジスタのゲート電極となる。さらに、ピラー５４の側壁に１つの第１のゲート電極５７のみを形成することにより、第１のゲート電極５７の厚さを厚く形成することができる。これにより、ゲート抵抗を減少させることができる。特に、シールドゲート電極無しで１つの第１のゲート電極５７のみを形成するので、隣接ゲート効果（ｎｅｉｇｈｂｏｒ  ｇａｔｅ  ｅｆｆｅｃｔ）を根本的に防止することができる。
【０１１９】
図１４は、第４の実施形態に係る垂直チャネルトランジスタを応用した半導体装置を示した斜視図である。
【０１２０】
図１４に示すように、垂直チャネルトランジスタは、第１のゲート電極４０４、第２のゲート電極４０５、及びピラー４０３を備える。垂直チャネルトランジスタに埋め込みビットライン４０２及びキャパシタ４０７が接続されることにより、ＤＲＡＭのような半導体装置が実現され得る。埋め込みビットライン４０２は、ピラー４０３の下部に電気的に接続されることができる。埋め込みビットライン４０２は、半導体基板４０１上で垂直に形成され、第１の方向に延長されることができる。第１のゲート電極４０４及び第２のゲート電極４０５は、第１の方向と垂直交差する第２の方向に延長され得る。キャパシタ４０７は、ピラー４０３の上部に電気的に接続され得る。コンタクトプラグ４０６がキャパシタ４０７とピラー４０３との間にさらに含まれ得る。図示してはいないが、キャパシタ４０７は、ストレージノード、誘電膜、及びプレートノードを備えることができる。垂直チャネルトランジスタは、ＤＲＡＭのようなメモリはもちろん、フラッシュメモリのような不揮発性メモリにも活用され得る。
【０１２１】
図１５Ａ〜図１５Ｆは、第４の実施形態に係る垂直チャネルトランジスタを製造する一例を説明するための図である。第３の実施形態とは異なり、ギャップを形成するとき、シールドゲート電極を全て除去する。以下、ギャップを形成する前の工程は、図１１Ａ〜図１１Ｂを参照することとする。
【０１２２】
図１５Ａに示すように、感光膜パターン６０を形成する。感光膜パターン６０は、予備シールドゲート電極５８Ａの上部面を露出させる形態となり得る。
【０１２３】
感光膜パターン６０をエッチングバリアとして予備シールドゲート電極５８Ａを全てエッチングする。これにより、ギャップ６１が形成される。このように除去される予備シールドゲート電極５８Ａは、犠牲ゲート電極となり得る。
【０１２４】
予備シールドゲート電極５８Ａを全て除去することにより、予備第１のゲート電極５７のみピラー５４の一側壁に残留する。
【０１２５】
図１５Ｂに示すように、ギャップ６１を満たす第２の絶縁膜６２Ａを形成する。第２の絶縁膜６２Ａは、シリコン酸化膜などの酸化膜を含むことができる。また、第２の絶縁膜６２Ａは、シリコン窒化膜などの窒化膜を含むこともできる。第２の絶縁膜６２Ａは、ハードマスク膜パターン５２の表面が露出するまでＣＭＰなどの方法により平坦化され得る。
【０１２６】
図１５Ｃに示すように、予備第１のゲート電極５７Ａ、第１の絶縁膜５９Ａ、及び第２の絶縁膜６２Ａを所定の深さでリセスさせる。これにより、第１のリセス６３が形成される。第１のリセス６３の深さは、ピラー５４の表面より低い高さとなり得る。第１のリセス６３により第１のゲート電極５７が形成され、第１のゲート電極５７の上部表面が露出する。そして、第１のリセス６３の下には、第１の絶縁膜及び第２の絶縁膜５９、６２が残留する。
【０１２７】
第１のゲート電極５７は、垂直チャネルトランジスタのゲート電極の役割をする。シールドゲート電極を形成しないことにより、隣接したゲートによる隣接ゲート効果が根本的に発生しない。
【０１２８】
図１５Ｄに示すように、第１のリセス６３の両側壁にスペーサ６４を形成する。スペーサ６４は、シリコン酸化膜などの酸化膜で形成することができる。例えば、シリコン酸化膜を全面に蒸着した後、エッチバックしてスペーサ６４を形成することができる。スペーサの厚さは、下部の第１のゲート電極５７の厚さと同じでありうる。
【０１２９】
次に、スペーサ６４に自己整列されるようにして第１の絶縁膜５９を一部エッチバックする。これにより、第１のゲート電極５７の上部側壁を露出させる。
【０１３０】
このように、スペーサ６４を用いて第１の絶縁膜５９をエッチバックすれば、第１のゲート電極５７の上部側壁６５が露出する。
【０１３１】
図１５Ｅに示すように、第１の絶縁膜５９の上部をギャップフィルする第２のゲート電極６６を形成する。ここで、第２のゲート電極６６は、第１の方向に延長され得る。第２のゲート電極６６を形成するために、全面に第２の導電膜を形成した後、エッチバック工程を行うことができる。第２の導電膜は、Ｗ、Ａｌ、Ｒｕ、Ｐｔ、Ａｕなどを含むことができる。以下、第２の導電膜は、タングステン（Ｗ）で形成することができる。第２のゲート電極６６は、埋め込まれた構造を有することができる。
【０１３２】
第２のゲート電極６６は、第１のゲート電極５７の上部側壁と接続される。
【０１３３】
上述したところによれば、第４の実施形態に係る垂直チャネルトランジスタは、ピラー５４のいずれか１つの側壁にのみ第１のゲート電極５７が形成されるシングルゲート構造となる。
【０１３４】
図１５Ｆに示すように、第２のゲート電極６６の表面をリセスさせる。
【０１３５】
次に、リセスされた第２のゲート電極６６の上部をギャップフィルするキャッピング膜６７を形成する。キャッピング膜６７は、シリコン酸化膜などの酸化膜を含むことができる。
【０１３６】
後続してコンタクトプラグ及びキャパシタを形成する。コンタクトプラグ及びキャパシタの形成方法は、図１２Ａ〜図１２Ｃを参照することとする。
【０１３７】
第１の実施形態ないし第４の実施形態に係る埋め込みビットラインの形成方法を説明すれば、次のとおりである。以下、図２に示された第１の実施形態に係る垂直チャネルトランジスタを応用した半導体装置の埋め込みビットライン形成方法について説明する。残りの実施形態にも同じ方法が適用され得る。埋め込みビットラインは、図３Ｂの第１の絶縁膜の形成前に行われることができる。すなわち、図３Ａに示されたボディーを形成した後、図３Ｂの第１の絶縁膜の形成前に行われることができる。
【０１３８】
図１６Ａ〜図１６Ｋは、実施形態等に係る垂直チャネルトランジスタを応用した半導体装置の埋め込みビットライン形成方法を示した図である。
【０１３９】
図１６Ａに示すように、ボディー（図３Ａの２４Ａ）を含む全面に保護膜を形成する。ここで、保護膜は、第１の保護膜７１及び第２の保護膜７２を積層することができる。第１の保護膜７１及び第２の保護膜７２は、酸化膜、窒化膜などを含むことができる。第１の保護膜７１及び第２の保護膜７２が選択比を有さなければならないので、第１の保護膜７１及び第２の保護膜７２は、互いに異なる物質が選択される。例えば、第１の保護膜７１として酸化膜が使用されると、第２の保護膜７２は、酸化膜と選択比を有する物質が選択される。第１の保護膜７１が酸化膜であれば、第２の保護膜７２は窒化膜が使用され得る。
【０１４０】
次に、第２の保護膜７２を含む全面にボディー２４Ａ間の第１のトレンチ２３をギャップフィルする第１の犠牲膜７３を形成する。第１の犠牲膜７３は、第１の保護膜及び第２の保護膜７１、７２と選択比を有する物質が好ましい。第１の犠牲膜７３は、酸化膜、窒化膜、シリコン膜などを含むことができる。ここで、第１の犠牲膜７３は、第１の保護膜及び第２の保護膜７１、７２として使用される物質と重複され得るが、選択比を有するように互いに異なる物質が使用される。以下、第１の犠牲膜７３としてシリコン膜が使用され得る。
【０１４１】
図１６Ｂに示すように、第１の犠牲膜７３を平坦化する。第１の犠牲膜７３の平坦化は、化学的機械的研磨（ＣＭＰ）工程を含む。連続してエッチバック工程（Ｅｔｃｈ−ｂａｃｋ  ｐｒｏｃｅｓｓ）を行う。このようなエッチバック工程により、リセスされた第１の犠牲膜パターン７３Ａが形成される。エッチバック工程時、第２の保護膜７２は、第１の犠牲膜７３と選択比を有するのでエッチングされない。
【０１４２】
図１６Ｃに示すように、リセスされた第１の犠牲膜パターン７３Ａにより露出している第２の保護膜７２を選択的に除去する。これにより、、第１の犠牲膜パターン７３Ａと同じ高さを有する第２の保護膜パターン７２Ａが形成される。第２の保護膜を除去するために、ウェットエッチング（Ｗｅｔ  ｅｔｃｈ）またはドライエッチングが適用され得る。
【０１４３】
図１６Ｄに示すように、第２の保護膜パターン７２Ａが形成された構造の全面に第２の犠牲膜７４を形成する。第２の犠牲膜７４は、第１のトレンチ２３をギャップフィルする。第２の犠牲膜７４は、第１の保護膜７１と選択比を有する物質が好ましい。第２の犠牲膜７４は、酸化膜、窒化膜、シリコン膜などを含むことができる。ここで、第２の犠牲膜７４は、第１の保護膜７１として使用される物質と重複され得るが、選択比を有するように互いに異なる物質が使用される。以下、実施形態において、第２の犠牲膜７４としてシリコン膜が使用され得る。
【０１４４】
次いで、第２の犠牲膜７４を平坦化する。第２の犠牲膜７４の平坦化は、化学的機械的研磨（ＣＭＰ）工程を含む。連続してエッチバック工程（Ｅｔｃｈ−ｂａｃｋｐｒｏｃｅｓｓ）を行う。このようなエッチバック工程により、リセスされた第２の犠牲膜パターン７４Ａが形成される。エッチバック工程時、第１の保護膜７１は、第２の犠牲膜７４と選択比を有するので、エッチングされない。
【０１４５】
図１６Ｅに示すように、第２の犠牲膜パターン７４Ａを含む全面に第３の保護膜７５を形成する。ここで、第３の保護膜７５は、酸化膜、窒化膜、シリコン膜などを含むことができる。第３の保護膜７５は、第１の保護膜７１と選択比を有する物質である。したがって、第１の保護膜７１と第３の保護膜７５とは互いに異なる物質が選択される。例えば、第１の保護膜７１として酸化膜が使用されると、第３の保護膜７５は、酸化膜と選択比を有する物質が選択される。第１の保護膜７１が酸化膜であれば、第３の保護膜７５は、窒化膜が使用され得る。
【０１４６】
図１６Ｆに示すように、スペーサエッチングにより第３の保護膜７５を選択的にエッチングする。これにより、第３の保護膜パターン７５Ａが形成される。第３の保護膜パターン７５Ａは、ボディー２４Ａ及びハードマスク膜パターン２２Ａの側壁を覆うスペーサ形態となる。第３の保護膜パターン７５Ａは、第２の犠牲膜パターン７４Ａの上部でボディー２４Ａ及びハードマスク膜パターン２２Ａの側壁を覆う高さを有する。第３の保護膜パターン７５Ａは、第１の保護膜７１を覆う。第３の保護膜パターン７５Ａにより下部の第２の犠牲膜パターン７４Ａが露出する。
【０１４７】
次に、第２の犠牲膜パターン７４Ａを選択的に除去する。第２の犠牲膜パターン７４Ａは、ドライエッチングまたはウェットエッチングを利用して除去する。
【０１４８】
このように、第２の犠牲膜パターン７４Ａを除去すれば、第３の保護膜パターン７５Ａと第２の保護膜パターン７２との間に予備オープン部７６Ａ、７６Ｂが形成される。予備オープン部７６Ａ、７６Ｂは、第１の保護膜７１の一部を露出させる。予備オープン部７６Ａ、７６Ｂは、ボディー２４Ａの側壁に沿って延長されたライン形態を有してオープンされる。特に、予備オープン部７６Ａ、７６Ｂは、ボディー２４Ａの両側壁で同時にオープンされる。
【０１４９】
図１６Ｇに示すように、予備オープン部７６Ａ、７６Ｂにより露出している第１の保護膜７１の一部を選択的に除去する。これにより、オープン部７７Ａ、７７Ｂが形成される。オープン部７７Ａ、７７Ｂが形成されたボディー２４の側壁は、第１の保護膜パターン７１Ａ、第２の保護膜パターン７２Ａ、及び第３の保護膜パターン７５Ａにより覆われている。オープン部７７Ａ、７７Ｂを基準としてボディー２４Ａの下部側壁は、第１の保護膜パターン７１Ａと第２の保護膜パターン７２Ａとが覆い、ボディー２４Ａの上部側壁は、第１の保護膜パターン７１Ａと第３の保護膜パターン７５Ａとが覆う。オープン部７７Ａ、７７Ｂの形成時、ハードマスク膜パターン２２Ａの上部に形成された第１の保護膜も同時に除去され得る。
【０１５０】
オープン部７７Ａ、７７Ｂは、ボディー２４Ａの側壁に沿って延長されたライン形態を有してオープンされ得る。特に、オープン部７７Ａ、７７Ｂは、ボディー２４Ａの両側壁で同時に形成される。したがって、オープン部７７Ａ、７７Ｂを形成するための一連の工程を「ダブルサイドコンタクト（Ｄｏｕｂｌｅ−ｓｉｄｅ−Ｃｏｎｔａｃｔ；ＤＳＣ）工程」という。ダブルサイドコンタクト工程は、ＯＳＣ（Ｏｎｅ−Ｓｉｄｅ−Ｃｏｎｔａｃｔ）工程と対比される。ＯＳＣ工程は、ボディーの両側壁のうち、いずれか１つの側壁のみをオープンさせる工程であるが、ダブルサイドコンタクト（ＤＳＣ）工程は、ボディー２４Ａの両側壁をオープンさせる工程である。
【０１５１】
上述したようなダブルサイドコンタクト（ＤＳＣ）工程は、ＯＳＣ工程とは異なり、工程が単純である。また、チルトイオン注入及びＯＳＣマスクを使用しなくてもよい。特に、オープン部７７Ａ、７７Ｂの高さを均一に形成することができる。
【０１５２】
図１６Ｈに示すように、プラズマドーピング（Ｐｌａｓｍａ  ｄｏｐｉｎｇ、７８）を行う。このとき、オープン部７７Ａ、７７Ｂにより露出しているボディー２４Ａの側壁の一部がドーピングされる。これにより、ソース・ドレイン領域７９が形成される。ソース・ドレイン領域７９は、垂直チャネルトランジスタのソース領域またはドレイン領域となる。
【０１５３】
プラズマドーピング７８の他に、チルトイオン注入を行ってソース・ドレイン領域７９を形成することもできる。また、ソース・ドレイン領域７９を形成する他の方法としては、ドーパントがインシチュードーピングされたドープドポリシリコンを用いることができる。例えば、ドープドポリシリコンをギャップフィルした後、アニールすることにより、ドープドポリシリコン内のドーパントをボディーの内部に拡散させることができる。
【０１５４】
図１６Ｉに示すように、オープン部７７Ａ、７７Ｂを含む全面に導電膜８０を形成する。ここで、導電膜８０は、準貴金属、耐火金属などの金属を含む。導電膜８０は、シリサイデーション（Ｓｉｌｉｃｉｄａｔｉｏｎ）が可能な金属を含む。例えば、導電膜８０は、コバルト（Ｃｏ）、チタニウム（Ｔｉ）、タンタリウム（Ｔａ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、白金（Ｐｔ）、またはパラジウム（Ｐｄ）の中から選ばれたいずれか１つを含む。導電膜８０は、化学気相蒸着法（ＣＶＤ）または原子層蒸着法（ＡＬＤ）を利用して形成する。導電膜８０の蒸着厚さは、少なくともオープン部７７Ａ、７７Ｂを埋め込む厚さとなるようにする。このような厚さは、後続シリサイド化工程時、完全にシリサイド化が可能なようにするためである。
【０１５５】
図１６Ｊに示すように、アニール８１を行う。これにより、導電膜８０とボディー２４Ａとが反応するシリサイデーション（Ｓｉｌｉｃｉｄａｔｉｏｎ）がなされる。導電膜８０が金属であり、ボディー２４Ａの材質がシリコンを含有するので、導電膜８０とボディー２４Ａとの反応により金属シリサイド（Ｍｅｔａｌ−ｓｉｌｉｃｉｄｅ、８２）が形成される。金属シリサイド８２は、コバルトシリサイド、チタニウムシリサイド、タンタリウムシリサイド、ニッケルシリサイド、タングステンシリサイド、白金シリサイド、またはパラジウムシリサイドの中から選ばれたいずれか１つを含む。アニール８１は、急速アニール（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）を含む。急速アニール（ＲＴＡ）は、ボディー２４Ａ及び導電膜８０の種類に応じて異なる温度で行われ得る。例えば、導電膜８０がコバルト（Ｃｏ）を用いる場合には、アニール温度範囲が４００℃ないし８００℃であることが好ましい。金属シリサイド８２は、完全シリサイド化された形態（Ｆｕｌｌｙ  ｓｉｌｉｃｉｄｅｄ；ＦＵＳＩ）になるように形成することが好ましい。シリサイデーションがボディー２４Ａの両側壁から十分に行われるようにして、オープン部により露出したボディー２４Ａの一部を完全シリサイド化させる。完全シリサイド化により金属シリサイド８２がボディー２４Ａの内部に形成される。
【０１５６】
金属シリサイド８２の形成後には、未反応導電膜８０Ａが残留する。上記のようなシリサイド化工程により形成された金属シリサイド８２は、埋め込みビットライン（ＢＢＬ）となる。以下、金属シリサイドを埋め込みビットライン８２という。
【０１５７】
図１６Ｋに示すように、未反応導電膜８０Ａを除去する。このとき、未反応導電膜８０Ａは、ウェットエッチングを用いて除去することができる。
【０１５８】
一方、導電膜８０がコバルトである場合、コバルトシリサイドを形成するために少なくとも２回の急速アニール（ＲＴＡ）を行う。例えば、１次アニールと２次アニールとを行う。１次アニールは、４００〜６００℃の温度で行い、２次アニールは、６００〜８００℃の温度で行う。１次アニールにより「ＣｏＳｉｘ（ｘ＝０．１〜１．５）」相を有するコバルトシリサイドが形成される。２次アニールにより「ＣｏＳｉ２」相のコバルトシリサイドに変換される。コバルトシリサイドのうち、「ＣｏＳｉ２」相を有するコバルトシリサイドが比抵抗が最も低い。１次アニールと２次アニールとの間に未反応コバルトを除去する。未反応コバルトは、硫酸（Ｈ２ＳＯ４）と過水（Ｈ２Ｏ２）との混合ケミカルを利用して除去することができる。
【０１５９】
本発明の実施形態等に係る垂直チャネルトランジスタは、電子装置に含まれることができる。電子装置は、ＰＤＡ、ラップトップ（ｌａｐｔｏｐ）コンピュータ、携帯用コンピュータ、ウェブタブレット（ｗｅｂ  ｔａｂｌｅｔ）、無線電話機、携帯電話、デジタル音楽再生機（ｄｉｇｉｔａｌ  ｍｕｓｉｃ  ｐｌａｙｅｒ）、有無線電子機器、またはこれらのうちの少なくとも２つを含む複合電子装置のうち、１つでありうる。電子装置は、メモリを含むことができ、メモリは、本発明の実施形態等に係る垂直チャネルトランジスタを含むことができる。
【０１６０】
本発明の実施形態等に係る半導体装置は、メモリシステム（ｍｅｍｏｒｙ  ｓｙｓｔｅｍ）を実現するために使用されることができる。メモリシステムは、大容量のデータを保存するためのメモリ及びメモリコントローラを含むことができる。メモリコントローラは、ホストの読み出し・書き込み要請に応答して、メモリから保存されたデータを読み出し・書き込みするようにメモリを制御する。メモリコントローラは、ホスト、例えば、モバイル機器またはコンピュータシステムから提供されるアドレスをメモリの物理的なアドレスにマッピングするためのアドレスマッピングテーブル（Ａｄｄｒｅｓｓ  ｍａｐｐｉｎｇ  ｔａｂｌｅ）を構成することができる。メモリは、本発明の実施形態に係る垂直チャネルトランジスタを含むことができる。
【０１６１】
前述した本発明は、前述した実施形態及び添付された図面により限定されるものではなく、本発明の技術的思想を逸脱しない範囲内で様々な置換、変形、及び変更が可能であるということが本発明の属する技術分野における通常の知識を有した者にとって明白であろう。
【符号の説明】
【０１６２】
２１  半導体基板
２４  ボディー
２６  ピラー
２８  ゲート絶縁膜
２９  第１のゲート電極
３０  シールドゲート電極
３６  第２のゲート電極
【図１Ａ】
2013251525.tif 000003
【図１Ｂ】
2013251525.tif 000004
【図１Ｃ】
2013251525.tif 000005
【図２】
2013251525.tif 000006
【図３Ａ】
2013251525.tif 000007
【図３Ｂ】
2013251525.tif 000008
【図３Ｃ】
2013251525.tif 000009
【図３Ｄ】
2013251525.tif 000010
【図３Ｅ】
2013251525.tif 000011
【図３Ｆ】
2013251525.tif 000012
【図３Ｇ】
2013251525.tif 000013
【図３Ｈ】
2013251525.tif 000014
【図３Ｉ】
2013251525.tif 000015
【図４Ａ】
2013251525.tif 000016
【図４Ｂ】
2013251525.tif 000017
【図４Ｃ】
2013251525.tif 000018
【図４Ｄ】
2013251525.tif 000019
【図４Ｅ】
2013251525.tif 000020
【図４Ｆ】
2013251525.tif 000021
【図４Ｇ】
2013251525.tif 000022
【図４Ｈ】
2013251525.tif 000023
【図４Ｉ】
2013251525.tif 000024
【図５Ａ】
2013251525.tif 000025
【図５Ｂ】
2013251525.tif 000026
【図５Ｃ】
2013251525.tif 000027
【図６】
2013251525.tif 000028
【図７】
2013251525.tif 000029
【図８Ａ】
2013251525.tif 000030
【図８Ｂ】
2013251525.tif 000031
【図８Ｃ】
2013251525.tif 000032
【図８Ｄ】
2013251525.tif 000033
【図８Ｅ】
2013251525.tif 000034
【図９】
2013251525.tif 000035
【図１０】
2013251525.tif 000036
【図１１Ａ】
2013251525.tif 000037
【図１１Ｂ】
2013251525.tif 000038
【図１１Ｃ】
2013251525.tif 000039
【図１１Ｄ】
2013251525.tif 000040
【図１１Ｅ】
2013251525.tif 000041
【図１１Ｆ】
2013251525.tif 000042
【図１１Ｇ】
2013251525.tif 000043
【図１１Ｈ】
2013251525.tif 000044
【図１１Ｉ】
2013251525.tif 000045
【図１１Ｊ】
2013251525.tif 000046
【図１２Ａ】
2013251525.tif 000047
【図１２Ｂ】
2013251525.tif 000048
【図１２Ｃ】
2013251525.tif 000049
【図１３】
2013251525.tif 000050
【図１４】
2013251525.tif 000051
【図１５Ａ】
2013251525.tif 000052
【図１５Ｂ】
2013251525.tif 000053
【図１５Ｃ】
2013251525.tif 000054
【図１５Ｄ】
2013251525.tif 000055
【図１５Ｅ】
2013251525.tif 000056
【図１５Ｆ】
2013251525.tif 000057
【図１６Ａ】
2013251525.tif 000058
【図１６Ｂ】
2013251525.tif 000059
【図１６Ｃ】
2013251525.tif 000060
【図１６Ｄ】
2013251525.tif 000061
【図１６Ｅ】
2013251525.tif 000062
【図１６Ｆ】
2013251525.tif 000063
【図１６Ｇ】
2013251525.tif 000064
【図１６Ｈ】
2013251525.tif 000065
【図１６Ｉ】
2013251525.tif 000066
【図１６Ｊ】
2013251525.tif 000067
【図１６Ｋ】
2013251525.tif 000068