(57)【要約】      （修正有）【課題】レベルシフトさせた電圧に温度特性を持たせることなく、適切な電圧を非選択ソース線ＳＬに供給する半導体記憶装置を提供すること。【解決手段】第１電圧と第２電圧とを入力電圧とする第１比較器１００と、第１ノードの電位を蓄積する第１キャパシタ１１１と、第１電流を第２ノードに出力する電流源８４と、第２ノードに第３電圧を生成する抵抗素子８３と、前記第２ノードの電位を蓄積する第２キャパシタ１１２と、前記第１キャパシタと前記第２キャパシタとが各々接続される前記第１ノード及び第２ノードを第３ノードＮ６２で共通接続可能とさせる第１スイッチ１０３、１０４と、前記第１、第２キャパシタとのチャージシェアの結果得られた第４電圧Ｖｘと第４ノードの電位Ｖｍｏｎ２とを入力電圧とし、前記第４ノードの電位を第４電圧に一致させる第２比較器１１３とを具備する。【選択図】図１２
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【特許請求の範囲】
【請求項１】
第１電圧と、電位検知の対象となる第１ノードの第２電圧と、を入力電圧とし、前記第２電圧を前記第１電圧に一致させる第１比較器と、
前記第１ノードの電位を蓄積する第１キャパシタと、
第１電流を第２ノードに出力する電流源と、
前記第２ノードに一端が接続され、この第２ノードに第３電圧を生成する抵抗素子と、
前記第２ノードの電位を蓄積する第２キャパシタと、
前記第１キャパシタと前記第２キャパシタとが各々接続される前記第１ノード及び第２ノードを第３ノードで共通接続可能とさせる第１スイッチと、
前記第１キャパシタと前記第２キャパシタとのチャージシェアの結果得られた第４電圧と、出力端の電位が半分とされた第４ノードの電位と、を入力電圧とし、前記第４ノードの電位を第４電圧に一致させる第２比較器と
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記電流源が出力する前記第１電流は、前記１抵抗素子の抵抗値を相殺可能とする
ことを特徴とする請求項１又は４記載の半導体記憶装置。
【請求項３】
前記電流源は、
基準電圧と、この基準電圧の検知電位とされる第４ノードの第５電圧と、を比較し、前記第５電圧を前記基準電圧に一致させる第３比較器と、
前記第３比較器の比較結果に応じてオン状態又はオフ状態のいずれか状態とされる第２トランジスタと、
一端が前記第４ノードに接続され、前記第１電流を流す第２抵抗素子と、
前記第２トランジスタとミラー回路を形成し、前記第２ノードに前記第１電流を流すトランジスタ群と
を含むことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
第１電圧と、電位検知の対象とされる第１ノードの第２電位とを比較し、この第２電位を前記第１電圧に一致させる比較器と、
一端が前記第１ノードに接続され、この比較器の比較結果に応じてオン又はオフ状態いずれかとされる第１トランジスタと、
第２ノードに前記第１電流を流す電流源と、
一端が前記第１ノードに接続され、他端が前記第２ノードに接続される第１抵抗素子と、
前記第１トランジスタとミラー回路を形成し、前記比較結果に応じて前記第１ノードに補助電流を提供する補助トランジスタと
を具備し、
前記第２ノードは、前記第１電圧及び前記第１抵抗素子に係る第３電圧の総和を出力する
ことを特徴とする半導体記憶装置。
【請求項５】
第１電圧と、電位検知の対象となる第２電位とを比較し、前記第２電位を前記第１電圧に一致させる比較器と、
この比較器の比較結果に応じて、オン又はオフ状態いずれかとされ、前記オン状態で第１電流を第１ノードに出力する第１トランジスタと、
一端が前記第１ノードに接続され、他端が前記第２電位とされる第２ノードに接続された抵抗素子と、
前記第２ノードに前記第１電流を流す電流源と
を具備し、
前記第１ノードは、前記第１電圧及び前記第１抵抗素子に係る第３電圧の総和を出力する
ことを特徴とする半導体記憶装置。
【請求項６】
第１電圧と、検知電位とされる第１ノードの第２電圧と、を比較し、前記第２電圧を前記第１電圧に一致させるステップと、
一端が第２ノードに接続された抵抗素子に第１電流を出力することで、前記第２ノードの電位を第３電圧とするステップと、
前記第１ノード及び第２ノードを、それぞれ対応する第１キャパシタ及び第２キャパシタに接続し、前記第１及び第２キャパシタの各々に前記第１電圧及び前記第３電圧を蓄積するステップと、
前記第１及び第２キャパシタを、第３ノードを介して直列接続させ、得られたこの第３ノードにおける第４電圧と、この第４電圧の検知対象とされる第５電圧とを一致させるステップと
を具備する半導体記憶装置の電圧出力方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、レベルシフト分の電圧に温度特性を有することのない半導体記憶装置に関する。
【背景技術】
【０００２】
近年、メモリ機能を搭載した積層型の半導体メモリ（ＢｉＣＳ：Ｂｉｔ Ｃｏｓｔ Ｓｃａｌａｂｌｅ Ｆｌａｓｈ Ｍｅｍｏｒｙ）が開発されている。このＢｉＣＳは、低コストで大容量な半導体メモリを実現することが出来る。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−２８８２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、レベルシフトさせた電圧の温度依存性を低減して、安定した電圧を非選択ソース線ＳＬに供給する半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置によれば、第１電圧と、電位検知の対象となる第１ノードの第２電圧と、を入力電圧とし、前記第２電圧を前記第１電圧に一致させる第１比較器と、前記第１ノードの電位を蓄積する第１キャパシタと、第１電流を第２ノードに出力する電流源と、前記第２ノードに一端が接続され、この第２ノードに第３電圧を生成する抵抗素子と、前記第２ノードの電位を蓄積する第２キャパシタと、前記第１キャパシタと前記第２キャパシタとが各々接続される前記第１ノード及び第２ノードを第３ノードで共通接続可能とさせる第１スイッチと、前記第１キャパシタと前記第２キャパシタとのチャージシェアの結果得られた第４電圧と、出力端の電位が半分とされた第４ノードの電位と、を入力電圧とし、前記第４ノードの電位を第４電圧に一致させる第２比較器とを具備する。
【０００６】
また、実施形態に係る半導体記憶装置の電圧出力方法によれば、第１電圧と、検知電位とされる第１ノードの第２電圧と、を比較し、前記第２電圧を前記第１電圧に一致させるステップと、一端が第２ノードに接続された抵抗素子に第１電流を出力することで、前記第２ノードの電位を第３電圧とするステップと、前記第１ノード及び第２ノードを、それぞれ対応する第１キャパシタ及び第２キャパシタに接続し、前記第１及び第２キャパシタの各々に前記第１電圧及び前記第３電圧を蓄積するステップと、前記第１及び第２キャパシタを、第３ノードを介して直列接続させ、得られたこの第３ノードにおける第４電圧と、この第４電圧の検知対象とされる第５電圧とを一致させるステップとを具備する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体記憶装置の全体構成図。
【図２】第１の実施形態に係るメモリセルアレイ及びその周辺回路における構造の詳細図。
【図３】第１の実施形態に係るメモリセルアレイ及びメモリセルＭＣの詳細な構造を示した図。
【図４】第１の実施形態に係るメモリセルＭＣの閾値分布図。
【図５】第１の実施形態に係る電圧生成回路の回路図。
【図６】第１の実施形態に係るＩｒｅｆ ｇｅｎｅｒａｔｏｒの回路図。
【図７】第１の実施形態に係るＩｒｅｆ ｇｅｎｅｒａｔｏｒの回路図。
【図８】第１の実施形態に係るＩｒｅｆ ｇｅｎｅｒａｔｏｒの回路図。
【図９】第１の実施形態に係る電圧生成回路によってレベルシフトされた電圧の概念図。
【図１０】第１の実施形態の第１変形例に係る電圧生成回路の回路図。
【図１１】第１の実施形態の第２変形例に係る電圧生成回路の回路図。
【図１２】第１の実施形態の第３変形例に係る電圧生成回路の回路図。
【図１３】第２の実施形態に係る電圧生成回路の回路図。
【発明を実施するための形態】
【０００８】
以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通の参照符号を付す。
【０００９】
[第１の実施形態]  
本実施形態に係る半導体記憶装置は、レベルシフト分の電圧の温度依存性を低減し、安定した電圧を非選択ソース線ＳＬに供給可能とするものである。
【００１０】
１．全体構成  
図１に示すように本実施形態に係る半導体記憶装置は、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、データ入出力端子５、ワード線制御回路６、制御部７、制御信号入力端子８、及びホスト９（host）を備えている。本実施形態では、制御部７が電圧生成回路７１を有しているものとする。
【００１１】
メモリセルアレイ１は、半導体基板に対して垂直な方向（縦方向ともいう）に複数積層された不揮発性のメモリセルＭＣを備えている。このメモリセルＭＣは、例えば電荷蓄積層、ブロック層、及び制御ゲートを含む積層ゲートを備えたＤ型（ディプレッション）ＭＯＳトランジスタである。つまり、メモリセルＭＣはソース／ドレインを有さない構造とされる。後述する選択トランジスタＳＴ１、ＳＴ２についても電荷蓄積層、ブロック層を有さない点以外はメモリセルＭＣと同様の構造とされる。
【００１２】
なおメモリセルＭＣの構造はＤ型ＭＯＳトランジスタでなくとも良い。つまり、メモリセルＭＣ及び選択トランジスタＳＴ１、ＳＴ２は、ソース／ドレインを有したｎチャネル型ＭＯＳトランジスタであっても良い。この場合、メモリセルＭＣの制御ゲートはワード線に接続され、ドレインはビット線ＢＬに電気的に接続され、ソースはソース線ＳＬ（以下、ソース側の制御回路２２）に電気的に接続されている。
【００１３】
ビット線制御回路２は、データの書き込み動作時にはデータ入出力バッファ４から転送されるデータをビット線ＢＬに転送することでメモリセルＭＣにデータを書き込む。また読み出し時には、カラムデコーダ３によって選択されたビット線からの読み出しデータをセンス・増幅し、このデータをデータ入出力バッファ４へと転送する。
【００１４】
カラムデコーダ３は、制御部７から与えられるカラムアドレスに従って、メモリセルアレイ１のカラム方向を選択する。
【００１５】
データ入出力バッファ４は、データ入出力端子５で受け取った書き込みデータ、アドレス、及びコマンドを一時的に保持する。そして、書き込みデータをビット線制御回路２に出力し、またアドレス及びコマンドを制御部７へ出力する。また、ビット線制御回路２から受け取った読み出しデータを、データ入出力端子５を介して、図示せぬ外部メモリコントローラへ出力する。
【００１６】
データ入出力端子５は、ホスト９から供給された書き込みデータ、アドレス、及びコマンドを、データ入出力バッファ４へと出力する。また、読み出しデータを外部メモリコントローラへ出力する。
【００１７】
ワード線制御回路６は、メモリセルアレイ１のロウ方向を選択する。つまり、制御部７から与えられるロウアドレスに従っていずれかのワード線ＷＬを選択し、選択したワード線ＷＬに対し所定の電圧を印加する。印加電圧については後述する。
【００１８】
制御部７は、メモリセルアレイ１全体の動作を制御する。すなわち、制御信号入力端子８で受け取った制御信号、並びにデータ入出力バッファ４から受け取ったコマンド及びアドレスに基づいて、データの書き込み動作、読み出し動作、及び消去動作時における動作シーケンスを実行する。このシーケンスを実行するために、半導体メモリ内に含まれる各回路ブロックの動作を制御する。図１に示すようにこの制御部７は、電圧生成回路７１を含む。この電圧生成回路７１は、データの書き込み動作、読み出し動作、及び消去動作に必要な電圧（電圧ＶＰＧＭ、電圧ＶＰＡＳＳ、電圧ＶＣＧＲ、電圧ＶＲＥＡＤ、電圧ＶＥＲＡ、）を発生する他、データ読み出し及びデータ書き込み時に選択ソース線ＳＬ及び非選択ソース線ＳＬに供給する所定の電圧（以下、選択ソース線に与える電圧をＶＳＬ、及び非選択ソース線に与える電圧をＶＵＳＬとする）やホスト９からの外部電圧（例えば、電圧ＶＣＣ）を受け、本実施形態の半導体記憶装置を駆動させる電圧（例えば電圧ＶＳＵＰ：所定の電圧）を発生する。なお、電圧発生回路７１は、ホスト９からの外部電圧をそのまま本実施形態の半導体記憶装置を駆動させる電圧として出力しても良い。
【００１９】
制御信号入力端子８は、ホスト９から制御信号を受け取り、これを制御部７へと供給する。
【００２０】
ホスト９は、制御信号入力端子８へと制御信号を供給し、また、データ入出力端子５に書き込みデータ、アドレス、及びコマンドを供給する。また、ホスト９は、電圧発生回路７に、外部電圧を供給する。
【００２１】
電圧ＶＰＧＭとは、選択ワード線ＷＬに転送され、電荷が電荷蓄積層に注入され、このメモリセルＭＣの閾値が別レベルに遷移する程度の大きさの電圧である。電圧ＶＰＡＳＳとは、非選択ワード線ＷＬに転送され、メモリセルトランジスタＭＴがオン状態とされる電圧である。電圧ＶＣＧＲは、読み出し時に選択ワード線ＷＬに転送され、メモリセルＭＣから読み出そうとするデータに応じた電圧である。電圧ＶＲＥＡＤとは、読み出し時に非選択ワード線ＷＬに転送され、メモリセルＭＣが保持するデータに依存せず、このメモリセルＭＣをオン状態とする電圧である。電圧ＶＥＲＡとは、データの消去時にウェルに転送され、例えば２０[Ｖ]の電圧である。また、選択されたメモリセルＭＣを含むメモリストリングに接続されたソース線ＳＬにはＶＳＬが供給され、それ以外のメモリストリングに接続されたソース線ＳＬにはＶＵＳＬが供給される。なお、非選択のメモリストリングが与えられるこのＶＵＳＬは、ビット線制御回路２がビット線ＢＬに与える電圧よりも大きな値とされる。これはメモリストリングを非選択とする必要があるため、メモリセルＭＣを形成する半導体基板（後述する半導体層ＳＣ）が導通しないようにするためである。
【００２２】
制御信号入力端子８は、外部メモリコントローラから供給された制御信号を制御部７に供給する。例えば、制御信号は書き込み動作を制御するためのライトイネーブル（write enable）信号や、不揮発性メモリ３自身の動作を有効とするためのチップイネーブル（chip enable）信号などである。
【００２３】
２．メモリセルアレイ１及びその周辺回路の詳細  
図２を用いて上述したメモリセルアレイ１及びその周辺回路における構造の詳細について説明する。図２は、メモリセルアレイ１及びその周辺回路の構造を斜視図で表す。図２に示すように、ワード線ＷＬとして機能する平面状の導電層２０−１〜２０−４及びこれら各々の導電層２０−１〜２０−４上に配置された絶縁層２１−１〜２１−４は、第１方向及び第２方向で形成される平面上に配置される。説明の便宜上、この第１方向及び第２方向とそれぞれ直交する第３方向を法線方向とする。
【００２４】
これら導電層２０−１〜２０−４のそれぞれは後述するメモリセルＭＣの制御ゲートＣＧ１（ワード線ＷＬ１）〜ＣＧ４（ワード線ＷＬ４）として機能する。図２に示すように、導電層２０−１〜２０−４と、絶縁層２１−１〜２１−４は交互に積層されて、導電層２０−１〜２０−４それぞれが電気的に離間される。
【００２５】
ここでは、説明を簡単とするため、導電層及び絶縁層の組が４層積層された構造について説明したが、導電層及び絶縁層を組とする積層数はこれに限られない。なお、導電層２０−１〜２０−４、及び絶縁層２１−１〜２１−４を特に区別しない場合には単に導電層２０、及び絶縁層２１と呼ぶ。
【００２６】
また、この導電層２０−１〜２０−４は、各々の表面で電気的に接続されたコンタクトプラグＣＰ３を介して、ワード線制御回路６に接続される。すなわち、ワード線制御回路６は、データの書き込み時及び読み出し時においてワード線ＷＬ１〜ＷＬ４の選択・非選択に応じた上記電圧のいずれかを生成し、生成した電圧をワード線ＷＬ１〜ＷＬ４に転送する。
【００２７】
次いで、絶縁層２１−１の下層には、平面状の導電層２０−０が配置される。この導電層２０−０は、ソース側選択ゲート線ＳＧＳとして機能し、このソース側選択ゲート線ＳＧＳには、コンタクトプラグＣＰ１を介してソース側選択ゲート線ＳＧＳのオン・オフを制御する制御回路２２が接続される。この制御回路２２は、ソース側選択ゲート線ＳＧＳが選択状態とされると、所定の電圧（例えば、０Ｖ）をこのソース側選択ゲート線ＳＧＳに転送する。
【００２８】
また、導電層２０−４上には、絶縁層２１−５を介して、第１方向に平行し、且つ第２方向に向かって形成された導電層２０−５が形成される。導電層２０−５は、ドレイン側選択ゲート線ＳＧＤとして機能し、このドレイン側選択ゲート線ＳＧＤには、コンタクトプラグＣＰ２を介してドレイン側選択ゲート線ＳＧＤを制御する制御回路２３が接続される。この制御回路２３は、ドレイン側選択ゲート線ＳＧＤが選択状態とされると、所定の電圧（例えば、０Ｖ）をこのドレイン側選択ゲート線ＳＧＤに転送する。
【００２９】
また、この導電層２０−５上であって、第２方向に平行し、且つ第１方向に向かって複数のビット線ＢＬが形成される。このビット線ＢＬの一端が、コンタクトプラグＣＰ４を介してビット線制御回路２に接続される。なお、図２では、便宜上ビット線ＢＬ１〜ＢＬ４のみを表示しているが、ビット線ＢＬの本数には限定されることなく、例えば１２８本のビット線ＢＬ０〜ビット線ＢＬ１２８が形成されていてもよい。
【００３０】
３．メモリセルＭＣの詳細  
次に図３を用いて、上述したメモリセルＭＣの構造の詳細について上述したメモリセルアレイ１を拡大して説明する。ここでは、導電層２０−０〜導電層２０−５の各々を電気的に隔離する絶縁層２１−０〜２１−５については省略し、３列のビット線ＢＬの各々に４つのメモリストリングが形成され、またワード線ＷＬが４層積層された場合を一例として挙げる。図３に示すように、半導体基板３０（ｐ−ｗｅｌｌ）上に導電層（図中、ＳＬと表記）が形成される。一端がこの導電層（ＳＬ）に接続されつつ、導電層２０−０〜導電層２０−５を貫通し、他端がビット線ＢＬに接続されるように半導体層ＳＣが形成される。上述したように、この半導体層ＳＣの周囲には第１方向及び第２方向で形成される面に沿ってゲート絶縁膜、電荷蓄積層、及びブロック層が形成される。つまり、導電層２０−１〜導電層２０−５との交点に対応する部分にはメモリセルＭＣが形成され、これによってメモリストリングが形成される。これを拡大した様子を図３中に示す。
【００３１】
図示するように、半導体層ＳＣの表面を覆うように、この半導体層ＳＣの表面から順にゲート酸化膜２４ｃ、電荷蓄積層２４ｂ、及びブロック層２４ａが形成される。更にこのブロック層２４ａの表面を覆うように導電層２０が形成される。
【００３２】
図３では、一例としてビット線ＢＬ３と半導体基板３０との間に形成される半導体層ＳＣに着目しているが、このメモリストリングは第１、第２方向で形成された面上にマトリクス状に複数形成される。
【００３３】
４．メモリセルＭＣの閾値分布について  
次に図４を用いて上記メモリセルＭＣの閾値分布について説明する。図４は、横軸に閾値分布をとり、縦軸にメモリセルＭＣの数を示したグラフである。
【００３４】
図示するように、各々のメモリセルＭＣは、例えば４値（4-levels）のデータ（２ビットデータ；例えば閾値電圧Ｖｔｈの低い順に“１１”、“１０”、“０１”、及び“００”の４種のデータ）を保持できる。
【００３５】
メモリセルＭＣにおける“１１”データの閾値電圧Ｖｔｈ０は消去状態を示し（図中ＥＰ）、（０Ｖ＜）Ｖｔｈ０＜Ｖ０１の関係とされる。つまり、本実施形態においてメモリセルＭＣの消去状態は正側に位置する。消去状態を正側としたのには以下の理由がある。つまり、直列接続されたメモリセルＭＣは、電荷蓄積層が連続した構造とされる。例えば、一方のメモリセルＭＣの電荷蓄積層の閾値電圧が負で、それに隣接する他方のメモリセルＭＣの電荷蓄積層の閾値電圧が正であると、時間の経過と共に隣接する電荷蓄積層間で電荷の移動・結合が生じてしまう。換言すると、メモリセルＭＣのデータが消失する場合がある。このようなことを未然に防ぐため、消去状態であっても正にシフトさせた状態とする。なお、上記メモリセルＭＣは８値以上のデータを保持可能とされても良い。
【００３６】
５．電圧生成回路７１の詳細について  
上述したように電圧生成回路７１は、書き込み動作、読み出し動作、及び消去動作に応じた電圧を発生させる他、上述のように書き込み動作及び読み出し動作時に非選択ソース線ＳＬ及び選択ソース線ＳＬに供給する電圧を発生させる。以下、図５を用いて読み出し動作時にこの非選択ソース線ＳＬ及び選択ソース線ＳＬに供給される電圧ＶＳＬ及びＶＵＳＬに着目して説明する。
【００３７】
図５に示すように、電圧生成回路７１は、選択ソース線用電圧生成回路７１−１、及び非選択ソース線用電圧生成回路７１−２を備える。選択ソース線用電圧発生回路７１−１は、電圧ＶＳＬを発生し、これを選択ソース線ＳＬに供給する。また非選択ソース線用電圧発生回路７１−２は電圧ＶＵＳＬを発生し、これを非選択ソース線ＳＬに供給する。以下、選択ソース線用電圧生成回路７１−１については単に電圧生成回路７１−１と呼び、非選択ソース線用電圧生成回路７１−２については電圧生成回路７１−２と呼ぶ。
【００３８】
電圧生成回路７１−１  
電圧生成回路７１−１は、ホスト９から外部電圧（例えば、電圧ＶＳＵＰ）を受け、これに基づき選択ソース線ＳＬに供給する電圧ＶＳＬを発生させる。電圧生成回路７１−１は、このＶＳＬを電圧生成回路７１−２に供給する。
【００３９】
電圧生成回路７１−２  
電圧生成回路７１−２は、電圧ＶＳＬを受けるとこれに基づき非選択ソース線ＳＬに供給する電圧ＶＵＳＬを発生させる。
【００４０】
以下、電圧生成回路７１−２の回路図について説明する。図５に示すように電圧生成回路７１−２は、オペアンプ８０、ｐチャネル型ＭＯＳトランジスタ８１、可変抵抗素子８３、及びＩｒｅｆ ｇｅｎｅｒａｔｏｒ８４を備える。
【００４１】
図５に示すようにＭＯＳトランジスタ８１の電流経路の一端には電圧ＶＳＵＰが供給され、他端はノードＮ１に接続され、ゲートにはオペアンプ８０の出力が供給される。このノードＮ１がＶＵＳＬを出力する出力端である。抵抗素子８３の他端はノードＮ２及びＩｒｅｆ ｇｅｎｅｒａｔｏｒ８４に接続される。このノードＮ２の電位を電圧Ｖｍｏｎとし、抵抗素子８３にはＩｒｅｆが流れる。Ｉｒｅｆの詳細については、後述する。なお、可変抵抗素子８３の抵抗値をＲｄａｃとする。
【００４２】
オペアンプ８０の正入力端子にはノードＮ２の電位、すなわち電圧Ｖｍｏｎが供給され、反転入力端子には電圧生成回路７１−１からの電圧ＶＳＬが供給される。オペアンプ８０はこれら電圧Ｖｍｏｎ及び電圧ＶＳＬを比較し、電圧Ｖｍｏｎが電圧ＶＳＬに一致するよう動作する。つまり、ＶＳＬ＞Ｖｍｏｎであれば、オペアンプ８０は“Ｌ”レベルを出力することでＭＯＳトランジスタ８１をオン状態、すなわちノードＮ２のＶｍｏｎを上昇させ、電圧Ｖｍｏｎの電位を電圧ＶＳＬに近づける。これに対し、ＶＳＬ＜Ｖｍｏｎであれば、オペアンプ８０は“Ｈ”レベルを出力することでＭＯＳトランジスタ８１をオフ状態、すなわちノードＮ２のＶｍｏｎを下降させ、電圧Ｖｍｏｎの電位を電圧ＶＳＬに近づける。
【００４３】
なお、上記オペアンプ８０のオフ状態とは、出力電流をゼロとするわけではなく、このオペアンプ８０の出力電流を絞ることで、出力を減少させているものである。以下、オペアンプ８０のオフ状態も同様とする。
【００４４】
５−１．Ｉｒｅｆ ｇｅｎｅｒａｔｏｒ８４の構成（その１）  
次に図６〜図８を用いて、上述したＩｒｅｆ ｇｅｎｅｒａｔｏｒ８４のいくつか構成について説明する。まず図６を用いて１つめのＩｒｅｆ ｇｅｎｅｒａｔｏｒ８４の構成について説明する。図６に示すようにＩｒｅｆ ｇｅｎｅｒａｔｏｒ８４は、ｐチャネル型ＭＯＳトランジスタ８４−１〜８４−４、ｎチャネル型ＭＯＳトランジスタ８４−５〜８４−１１、並びに抵抗素子８４−１２及び８４−１３を備える。
【００４５】
図６に示すように、ＭＯＳトランジスタ８４−１の電流経路の一端には電圧ＶＳＵＰが供給され、他端及びゲートはノードＮ１０に接続される。ＭＯＳトランジスタ８４−２の電流経路の一端には電圧ＶＳＵＰが供給され、他端はノードＮ１１が接続され、ゲートにはノードＮ１０が接続される。ここで、ノードＮ１０に流れる電流をＩｒｅｆ０とする。
【００４６】
ＭＯＳトランジスタ８４−５の電流経路の一端はノードＮ１０でＭＯＳトランジスタ８４−１の他端に接続され、他端はＭＯＳトランジスタ８４−８の電流経路の一端に接続され、ゲートにはノードＮ１１が接続される。ＭＯＳトランジスタ８４−６の電流経路の一端はノードＮ１１が接続され、他端はＭＯＳトランジスタ８４−９の電流経路の一端に接続され、ゲートはノードＮ１１が接続される。また、ＭＯＳトランジスタ８４−６のゲートは、このノードＮ１１でＭＯＳトランジスタ８４−５のゲートと共通接続され、これらＭＯＳトランジスタ８４−５及び８４−６でミラー回路を形成する。つまり、これらＭＯＳトランジスタ８４−５及び８５−６にもＩｒｅｆ０が流れる。
【００４７】
ＭＯＳトランジスタ８４−８の電流経路の他端はノードＮ１２で抵抗素子８４−１２の一端に接続され、ゲートには電圧Ｖｒｅｆが供給される。ＭＯＳトランジスタ８４−９の電流経路の他端はノードＮ１２でＭＯＳトランジスタ８４−８の電流経路の他端と共通接続され、ゲートにはノードＮ１４が接続される。ここで、ＭＯＳトランジスタ８４−８及び８４−９のサイズを同一とする。すなわち、ＭＯＳトランジスタ８４−８及び８４−９の電流駆動力は同一とされ、またノードＮ１２の電位はＭＯＳトランジスタ８４−８及び８４−９で共通接続されることから、このノードＮ１２とＭＯＳトランジスタ８４−８及びＭＯＳトランジスタ８４−９のゲートとの電位差Ｖｇｓ（ゲート−ソース間電位）は、同じ大きさとなる。つまり、ＭＯＳトランジスタ８４−９のゲートの電位（ノードＮ１４の電位）はＶｒｅｆとされる。また一端がノードＮ１２に接続される抵抗素子８４−１２は、他端が接地される。
【００４８】
ＭＯＳトランジスタ８４−３の電流経路の一端には電圧ＶＳＵＰが供給され、他端及びゲートにはノードＮ１３が接続される。ＭＯＳトランジスタ８４−４の電流経路の一端には電圧ＶＳＵＰが供給され、他端はノードＮ１５に接続され、ゲートはノードＮ１３でＭＯＳトランジスタ８４−３のゲートと共通接続される。ここで、ＭＯＳトランジスタ８４−１〜８４−４まで同一のトランジスタサイズである。
【００４９】
また、ＭＯＳトランジスタ８４−７の電流経路の一端はノードＮ１３に接続され、他端はノードＮ１４に接続され、ゲートはノードＮ１１が接続される。
【００５０】
更に、抵抗素子８４−１３の一端はノードＮ１４に接続され、他端は接地される。この抵抗素子８４−１３の抵抗値をＲｒｅｆとする。つまり、ノードＮ１４の電位はＶｒｅｆであることから、ノードＮ１４に流れる電流は、Ｖｒｅｆ／Ｒｒｅｆとされる。以下、ノードＮ１４に流れる電流をＩｒｅｆ（＝Ｖｒｅｆ／Ｒｒｅｆ）とする。
【００５１】
更に、ＭＯＳトランジスタ８４−１０の電流経路の一端及びゲートはノードＮ１５に接続され、他端は接地される。ＭＯＳトランジスタ８４−１１の電流経路の一端はノードＮ２に接続され、ゲートはノードＮ１５でＭＯＳトランジスタ８４−１０のゲートと共通接続され、他端は接地される。ここで、ノードＮ１５の電位は、ノードＮ１３と同値とされる。これは、ＭＯＳトランジスタ８４−３及び８４−４がノードＮ１３に流す電流は、ＭＯＳトランジスタ８４−３及び８４−４がオフ状態とされる寸前まで上昇した電位に相当するからである。この電流がノードＮ１５に流れ込むため、ＭＯＳトランジスタ８４−１０及び８４−１１のゲートに印加される電圧もノードＮ１３と同値とされる。すなわち、ＭＯＳトランジスタ８４−１１にはＩｒｅｆ（＝Ｖｒｅｆ／Ｒｒｅｆ）が流れる。
【００５２】
５−２．Ｉｒｅｆ ｇｅｎｅｒａｔｏｒ８５の構成（その２）  
次に、図７を用いて２つ目のＩｒｅｆ ｇｅｎｅｒａｔｏｒ８５の構成について説明する。図７に示すようにＩｒｅｆ ｇｅｎｅｒａｔｏｒ８５は、オペアンプ８５−１、ｐチャネル型ＭＯＳトランジスタ８５−２及び８５−３、抵抗素子８５−４、並びにｎチャネル型ＭＯＳトランジスタ８５−５及び８５−６を備える。ＭＯＳトランジスタ８５−２の電流経路の一端には電圧ＶＳＵＰが供給され、他端はノードＮ２０に接続され、ゲートにはオペアンプ８５−１からの出力が供給される。このノードＮ２０の電位を電圧Ｖｍｏｎとする。抵抗素子８５−４の一端はこのノードＮ２０が接続され、他端は接地される。この抵抗素子８５−４の抵抗値をＲｒｅｆとする。オペアンプ８５−１はノードＮ２０の電圧Ｖｍｏｎと電圧Ｖｒｅｆとが一致するよう動作する。
【００５３】
ＭＯＳトランジスタ８５−３の電流経路の一端には電圧ＶＳＵＰが供給され、他端はノードＮ２１が接続され、ゲートはオペアンプ８５−１の出力が供給される。ＭＯＳトランジスタ８５−５の電流経路の一端及びゲートはノードＮ２１に接続され、他端は接地される。ＭＯＳトランジスタ８５−６の電流経路の一端はノードＮ２に接続され、ゲートはノードＮ２１に接続され、他端は接地される。ここで、ＭＯＳトランジスタ８５−６に流れる電流がＩｒｅｆとされる。
【００５４】
ＭＯＳトランジスタ８５−６に流れる電流Ｉｒｅｆについて説明する。まずノードＮ２０の電圧Ｖｍｏｎが電圧Ｖｒｅｆであるとすると、抵抗素子８５−４にはＩｒｅｆ＝Ｖｒｅｆ／Ｒｒｅｆなる電流が流れる。また、上述した様にＭＯＳトランジスタ８５−２と８５−３とのゲートは共通接続される。すなわちこれらＭＯＳトランジスタ８５−２及び８５−３でミラー回路を構成する。従って、ＭＯＳトランジスタ８５−３には抵抗素子８５−４に流れるＩｒｅｆと同じ電流が流れる。また、ＭＯＳトランジスタ８５−５及び８５−６のゲートが共通接続される。従って、ミラー回路によりＭＯＳトランジスタ８５−５及び８５−６に流れる電流は同一とされ、またＭＯＳトランジスタ８５−５とＭＯＳトランジスタ８５−３とは直列接続されていることから、ＭＯＳトランジスタ８５−３及びＭＯＳトランジスタ８５−５に流れる電流は同一、すなわちＩｒｅｆとされる。以上より、ＭＯＳトランジスタ８５−６にＩｒｅｆ（＝Ｖｒｅｆ／Ｒｒｅｆ）が流れる。
【００５５】
５−３．Ｉｒｅｆ ｇｅｎｅｒａｔｏｒ８６の構成（その３）  
次に図８を用いて３つ目のＩｒｅｆ ｇｅｎｅｒａｔｏｒ８６の構成について説明する。図８に示すように、Ｉｒｅｆ ｇｅｎｅｒａｔｏｒ８６の構成は、上記Ｉｒｅｆ ｇｅｎｅｒａｔｏｒ８５と、ｐチャネル型ＭＯＳトランジスタ８６−４及び８６−５を更に備える点で異なる。それ以外の構成はＩｒｅｆ ｇｅｎｅｒａｔｏｒ８５と同じであるため、説明を省略する。
【００５６】
図８に示すように、ＭＯＳトランジスタ８６−４の電流経路の一端はＭＯＳトランジスタ８６−２の電流経路の他端に接続され、他端及びゲートはノードＮ３０に接続される。このノードＮ３０の電位を電圧Ｖｍｏｎとする。また、ＭＯＳトランジスタ８６−５の電流経路の一端は、ＭＯＳトランジスタ８６−３の他端に接続され、他端はノードＮ３１に接続され、ゲートはノードＮ３０（Ｖｍｏｎ）に接続される。すなわち、ＭＯＳトランジスタ８６−４とＭＯＳトランジスタ８６−５とのゲートは共通接続され、この電圧Ｖｍｏｎの電位レベルに応じてオン、オフをする。
【００５７】
６．電圧生成回路７１−２の出力電圧について  
次に電圧生成回路７１−２が発生させる電圧について定量的に説明する。図５で説明したように、電圧生成回路７１−２は電圧ＶＳＬを受け、電圧ＶＵＳＬを発生させる。なお、電圧生成回路７１−１が発生させるＶＳＬは温度特性を有すため、以下ではＶＳＬ（Ｔ）と記述する。
【００５８】
図５から明らかなように、オペアンプ８０はＶＳＬ（Ｔ）とノードＮ２の電圧Ｖｍｏｎとを一致させるように動作する。つまり、ノードＮ２の電位はＶＳＬ（Ｔ）とされる。また可変抵抗素子８３での電圧降下はＲｄａｃ＊Ｉｒｅｆとされる。従って電圧ＶＵＳＬは、ＶＳＬ（Ｔ）＋Ｒｄａｃ＊Ｉｒｅｆとされる。
【００５９】
ここで、上述したようにＩｒｅｆ ｇｅｎｅｒａｔｏｒ８４（８５、８６も同様）はＩｒｅｆ＝Ｖｒｅｆ／Ｒｒｅｆなる電流を発生させるため、ＶＵＳＬの値は、ＶＳＬ（Ｔ）＋Ｒｄａｃ＊Ｖｒｅｆ／Ｒｒｅｆとされる。つまり、ＶＳＬ（Ｔ）を基準として、電圧生成回路７１−２のシフト量はＲｄａｃ＊Ｖｒｅｆ／Ｒｒｅｆとされる。そして、ＲｄａｃとＲｒｅｆとにより、例え値が異なったとしても抵抗成分を相殺することが出来る。つまり、単位長さ当たりの抵抗成分、すなわちシート抵抗を無くすことで、シフトレベルした電圧から温度に依存する成分を取り除く。
【００６０】
以下、具体的に説明する。可変抵抗素子８３の抵抗値をＲｄａｃ＝Ｒ０（１＋ｋＴ）とし、また、Ｒｒｅｆ＝Ｒｒｅｆ０（１＋ｋＴ）とする。ここで、ｋ：材料で決定する定数、Ｔ：絶対温度、Ｒ０：０℃でのＲｄａｃの抵抗値とする。この値を上記シフト量に代入すると、Ｒ０（１＋ｋＴ）＊Ｖｒｅｆ／Ｒｒｅｆ０（１＋ｋＴ）、すなわちＲ０＊Ｖｒｅｆ／Ｒｒｅｆ０とされる。つまり、“Ｔ”を相殺したことにより、レベルシフトさせた電圧は温度依存性のない値とされる。
【００６１】
＜本実施形態に係る効果＞  
本実施形態に係る半導体記憶装置によれば、レベルシフトさせた電圧の温度依存性を低減し、適切な電圧を非選択ソース線ＳＬに供給することが出来る。この様子を、図９を用いて具体的に説明する。
【００６２】
図９は、非選択ソース線ＳＬ用の電圧ＶＵＳＬを生成するため、電圧生成回路７１−１が発生させた電圧ＶＳＬをレベルシフトした様子を示す。縦軸に電圧の大きさを取る。横軸には電圧ＶＳＬと電圧ＶＵＳＬのそれぞれの値を取る。図９に示すように、電圧ＶＳＬの中心電圧をＶｃｅｎ１（上記ＶＳＬ（Ｔ）を指す）とし、このＶｃｅｎ１の取り得る電圧幅をΔＶＳＬとする。このＶｃｅｎ１をレベルシフトした時の電圧ＶＵＳＬの中心電圧Ｖｃｅｎ２をＶｃｅｎ１から見た時、その電位差は（Ｒ０＊Ｖｒｅｆ／Ｒｒｅｆ０）とされる。上述したように電圧ＶＵＳＬのうちの（Ｒ０＊Ｖｒｅｆ／Ｒｒｅｆ０）は温度特性を有さないことから、中心電圧であるＶｃｅｎ２の取り得る電圧幅ΔＶＵＳＬ＝ΔＶＳＬとされる。
【００６３】
仮にレベルシフトした際、ＶＳＬ（Ｔ）以外の電圧に温度特性が有るものとすると、中心電圧Ｖｃｅｎ２からの電圧幅ΔＶＵＳＬは温度に応じて大きな変動を有する。本実施形態に係る半導体記憶装置によればこの大きな変動を抑制することが出来る。
【００６４】
また、本実施形態に係る半導体記憶装置によれば、回路面積を縮小することが出来る。すなわち、ＶＳＬ（Ｔ）をレベルシフトさせようとすると、上述するように温度特性を含んでいたため非選択ソース線ＳＬに適切な電圧を供給することが出来なかった。これを克服するため電圧生成回路７１−１と同様の精度で電圧ＶＵＳＬを発生させようと、すなわちその精度を満たそうとすると電圧生成回路７１−２の回路規模が大きくなってしまう。具体的には、電圧生成回路７１−２の回路面積は、電圧生成回路７１−１と同等の大きさとされる。
【００６５】
これに対し、本実施形態に係る半導体記憶装置によれば、電圧ＶＵＳＬのうちの（Ｒ０＊Ｖｒｅｆ／Ｒｒｅｆ０）が温度特性を有さないことから、電圧生成回路７１−１と同じ回路規模の電圧生成回路７１−２を設ける必要も無くなり、図５〜図８から明らかなように回路素子が少なくて済むことから回路面積を縮小することが出来る。具体的には、電圧生成回路７１−１と同等の精度で作成した場合の電圧生成回路７１−２に対し、約５０％〜８５％程度回路規模を縮小することが出来る。
【００６６】
＜第１変形例＞  
次に図１０を用いて上記第１実施形態の第１変形例に係る半導体記憶装置について以下説明する。ここでは、上記説明した電圧生成回路７１−２の別の構成例について説明するが、同じ構成については同じ符号を用いる。以下、電圧ＶＵＳＬを発生させる電圧生成回路を電圧生成回路９０−２とする。図１１に示すように、電圧生成回路９０−２は、ｎチャネル型ＭＯＳトランジスタ９０、オペアンプ８０、可変抵抗素子８３、及びＩｒｅｆ ｇｅｎｅｒａｔｏｒ８４を備える。
【００６７】
ＭＯＳトランジスタ９０の電流経路の一端はノードＮ４０に接続され、ゲートにはオペアンプ８０の出力が供給され、他端は接地される。オペアンプ８０はノードＮ４０の電位とＶＳＬとを入力電位とし、これら電圧を比較する。ここで、ノードＮ４０の電位をＶｍｏｎとすると、オペアンプ８０は電圧Ｖｍｏｎと電圧ＶＳＬとが一致するように動作する。
【００６８】
このノードＮ４０には、可変抵抗素子８３の一端が接続され、他端はノードＮ４１が接続される。この可変抵抗素子８３の抵抗値も上記同様にＲｄａｃとし、ノードＮ４１をＶＵＳＬが出力される出力端とする。次いで、ノードＮ４１にＩｒｅｆ ｇｅｎｅｒａｔｏｒ８４の出力端が接続される。つまり、可変抵抗素子８３には上記同様にＩｒｅｆが流れる。このため、ノードＮ４１の電圧ＶＵＳＬはＶｍｏｎ＋Ｒｄａｃ＊Ｉｒｅｆとされる。ここで、（Ｖｍｏｎ＋Ｒｄａｃ＊Ｉｒｅｆ）は温度特性を有さない値とされる。
【００６９】
また、この第１変形例においても、上記第１実施形態と同様の効果を奏することが出来る。つまり、第１変形例に係る構成においてもレベルシフトさせた電圧に温度特性を持たせることなく、適切な電圧を非選択ソース線ＳＬに供給させることが出来、また回路規模を縮小させることが出来る。
【００７０】
＜第２変形例＞  
次に図１１を用いて上記第１実施形態の第２変形例に係る半導体記憶装置について以下説明する。ここでも、上記説明した電圧生成回路７１−２の別の構成例について説明するが、同じ構成については同じ符号を用い、また上記電圧生成回路９０−２と同様の構成については説明を省略する。以下、電圧ＶＵＳＬを発生させる電圧生成回路を電圧生成回路９１−２とする。図１１に示すように、電圧生成回路９１−２は、ｎチャネル型ＭＯＳトランジスタ９１を更に備える点、上記電圧発生回路９０−２と異なる。
【００７１】
図１１に示すように、ＭＯＳトランジスタ９１の電流経路の一端がノードＮ４０に接続され、他端には電圧ＶＳＵＰが供給され、ゲートにはオペアンプ８０の出力が供給される。つまり、オペアンプ８０からの信号レベルでＭＯＳトランジスタ９０がオンまたはオフ状態のいずれかとされることで、ノードＮ４０の電圧Ｖｍｏｎの値が電圧Ｖｒｅｆに近づくが、このＭＯＳトランジスタ９０だけではなく、ＭＯＳトランジスタ９１からの電流をノードＮ４０に加算することで、よりノードＮ４０の電圧Ｖｍｏｎの値を電圧Ｖｒｅｆへと近づける。これにより、ノードＮ４１から上記電圧生成回路９０−２よりも安定した電圧ＶＵＳＬを出力することが出来る。
【００７２】
また、この第２変形例においても、上記第１実施形態と同様の効果を奏することが出来る。つまり、第２変形例に係る構成においてもレベルシフトさせた電圧に温度特性を持たせることなく、適切な電圧を非選択ソース線ＳＬに供給させることが出来、また回路規模を縮小させることが出来る。
【００７３】
＜第３変形例＞  
次に図１２を用いて上記第１実施形態の第３変形例に係る半導体記憶装置について以下説明する。ここでも、上記説明した電圧生成回路７１−２の別の構成例について説明する。また、ここで示すＶＵＳＬを生成する電圧生成回路を、電圧生成回路９３−２とするが、上記構成と同一の構成については同一符号を用いる。
【００７４】
図１２に示すように電圧生成回路９３−２は、オペアンプ１００及び１１３、ｐチャネル型ＭＯＳトランジスタ１０１〜１０５、ｎチャネル型ＭＯＳトランジスタ１０６〜１１０、キャパシタ素子１１１及び１１２、Ｉｒｅｆ ｇｅｎｅｒａｔｏｒ８４、可変抵抗素子８３、並びに抵抗素子１１４及び１１５を備える。図１３に示すように、ＭＯＳトランジスタ１０１の電流経路の一端には電圧ＶＳＵＰが供給され、ゲートは接地され、他端はノードＮ６０に接続される。すなわち、ＭＯＳトランジスタ１０１は常時オン状態とされ、ノードＮ６０を充電する。ＭＯＳトランジスタ１０６の電流経路の一端はノードＮ６０でＭＯＳトランジスタ１０１の他端と共通接続され、ゲートにはオペアンプ１００の出力が供給され、他端は接地される。ここでノードＮ６０の電位をＶｍｏｎ１とする。オペアンプ１００は入力電位とされる電圧Ｖｍｏｎ１と電圧ＶＳＬとを比較し、この電圧Ｖｍｏｎ１と電圧ＶＳＬとの値が一致するように動作する。具体的には、Ｖｍｏｎ１＞ＶＳＬであるとオペアンプ８０は“Ｈ”レベル信号を出力し、ＭＯＳトランジスタ１０６をオン状態とすることで、ノードＮ６０の電位を接地電位に近づけようとする。これに対し、Ｖｍｏｎ１＜ＶＳＬであると、オペアンプ８０は“Ｌ”レベル信号を出力することで、ＭＯＳトランジスタ１０６をオフ状態とする。上述の通りＭＯＳトランジスタ１０１は常時オン状態であるから、ノードＮ６０の電位（Ｖｍｏｎ１）が充電され、電圧Ｖｍｏｎ１は電圧ＶＳＬに近づく。
【００７５】
ＭＯＳトランジスタ１０７の電流経路の一端はノードＮ６０に接続され、ゲートには制御信号／φ（／は、反転信号を示す）が供給され、他端はノードＮ６１に接続される。ＭＯＳトランジスタ１０２の電流経路の一端はノードＮ６０でＭＯＳトランジスタ１０１の一端と共通接続され、ゲートには制御信号φが供給され、他端はノードＮ６１でＭＯＳトランジスタ１０３の他端と共通接続される。すなわち、ＭＯＳトランジスタ１０２及び１０７でスイッチ素子ＳＷ１を形成する。そして、このスイッチ素子ＳＷ１に応じてノードＮ６０とノードＮ６１とが短絡、又は開放状態とされる。キャパシタ素子１１１の一方の電極はノードＮ６１に接続され、他方の電極は接地される。ここで、キャパシタ素子１１１の静電容量をＣとする。
【００７６】
ＭＯＳトランジスタ１０８の電流経路の一端はノードＮ６１に接続され、ゲートには制御信号φが供給され、他端はノードＮ６２に接続される。ＭＯＳトランジスタ１０３の電流経路の一端はノードＮ６１でＭＯＳトランジスタ１０８の一端と共通接続され、ゲートには制御信号／φが供給され、他端はノードＮ６２でＭＯＳトランジスタ１０８の他端と共通接続される。すなわち、ＭＯＳトランジスタ１０３及び１０８でスイッチ素子ＳＷ２を形成する。そして、このスイッチ素子ＳＷ２に応じてノードＮ６１とノードＮ６２とが短絡、又は開放状態とされる。ここで、ノードＮ６２の電位を電圧Ｖｘとする。
【００７７】
ＭＯＳトランジスタ１０９の電流経路の一端はノードＮ６２に接続され、ゲートには制御信号φが供給され、他端はノードＮ６３に接続される。ＭＯＳトランジスタ１０４の電流経路の一端はノードＮ６２でＭＯＳトランジスタ１０９の一端と共通接続され、ゲートには制御信号／φが供給され、他端はノードＮ６３でＭＯＳトランジスタ１０９の他端と共通接続される。すなわち、ＭＯＳトランジスタ１０４及び１０９でスイッチ素子ＳＷ３を形成する。そして、このスイッチ素子ＳＷ３に応じてノードＮ６２とノードＮ６３とが短絡、又は開放状態とされる。キャパシタ素子１１２の一方の電極はノードＮ６３に接続され、他方の電極は接地される。ここで、キャパシタ素子１１２の静電容量をＣとする。
【００７８】
ＭＯＳトランジスタ１１０の電流経路の一端はノードＮ６３に接続され、ゲートには制御信号／φが供給され、他端はノードＮ６４に接続される。ＭＯＳトランジスタ１０５の電流経路の一端はノードＮ６３でＭＯＳトランジスタ１１０の一端と共通接続され、ゲートには制御信号φが供給され、他端はノードＮ６４でＭＯＳトランジスタ１１０の他端と共通接続される。すなわち、ＭＯＳトランジスタ１０５及び１１０でスイッチ素子ＳＷ４を形成する。そして、このスイッチ素子ＳＷ４に応じてノードＮ６３とノードＮ６４とが短絡、又は開放状態とされる。
【００７９】
Ｉｒｅｆ ｇｅｎｅｒａｔｏｒ８４の出力端はノードＮ６４に接続される。また、可変抵抗素子８３の一端がこのノードＮ６４に接続され、他端は接地される。つまり、Ｉｒｅｆ ｇｅｎｅｒａｔｏｒ８４がノードＮ６４に出力するＩｒｅｆが可変抵抗素子８３に流れ、ノードＮ６４の電位はＲｄａｃ＊Ｉｒｅｆとされる。ここで、上述したように可変抵抗素子８３の抵抗値をＲｄａｃ（＝Ｒ０（１＋ｋＴ））とする。
【００８０】
オペアンプ１１３はノードＮ６２における電圧ＶｘとノードＮ６５における電位とを入力電圧とし、これら電圧ＶｘとノードＮ６５における電位とを比較し、一致するよう動作する。ここでノードＮ６５における電位を電圧Ｖｍｏｎ２とする。オペアンプ１１３は、これら電圧Ｖｘと電圧Ｖｍｏｎ２とが一致するよう動作する。仮に、Ｖｍｏｎ２＞Ｖｘである場合、電圧Ｖｍｏｎ２を電圧Ｖｘに近づけるよう、オペアンプ１１３はノードＮ６６に出力する出力電位を低下させる。これに対し、Ｖｍｏｎ２＜Ｖｘである場合、電圧Ｖｍｏｎ２を電圧Ｖｘに近づけるよう、オペアンプ１１３はノードＮ６６に出力電位を上昇させる。このオペアンプ１１３の出力電位が電圧ＶＵＳＬとされる。
【００８１】
抵抗素子１１４の一端はノードＮ６６に接続され、他端はノードＮ６５に接続される。抵抗素子１１５の一端はノードＮ６５で、抵抗素子１１４の他端と共通接続され、他端は接地される。
【００８２】
なお、上記制御信号φ、／φの信号レベル（“Ｈ”、又は“Ｌ”）、及びそのタイミングは制御部７によって制御されるものとする。
【００８３】
＜電圧生成回路９３−２の動作＞  
次に、図１２を用いて電圧生成回路９３−２の動作を説明する。  
Ｓｔｅｐ１：Ｖｍｏｎ１の値に応じて、オペアンプ１００はＭＯＳトランジスタ１０６のオン又はオフ状態を制御する。また上述したようにＭＯＳトランジスタ１０１は常時オン状態であるから、ノードＮ６０の電圧Ｖｍｏｎ１は電圧ＶＳＬとされる。また、Ｉｒｅｆ ｇｅｎｅｒａｔｏｒ８４によりノードＮ６４の電位はＲｄａｃ＊Ｉｒｅｆとされる。  
Ｓｔｅｐ２：Ｓｔｅｐ１の状態で、φ＝“Ｌ”レベルとされる。すなわち、スイッチ素子ＳＷ１がオン状態、すなわち、ノードＮ６０とノードＮ６１とが短絡され、ノードＮ６０の電位がキャパシタ素子１１１に充電される。また、スイッチ素子ＳＷ４がオン状態とされ、ノードＮ６３とノードＮ６４とが短絡する。これにより、ノードＮ６４の電位がキャパシタ素子１１２に充電される。この際、オペアンプ１００はノードＮ６０の電位をＶＳＬに保とうとし、ＭＯＳトランジスタ１０６の電流駆動力を上昇させる。またＩｒｅｆ ｇｅｎｅｒａｔｏｒ８４が出力するＩｒｅｆは定電流であることから、ノードＮ６４は一定電圧とされる。  
Ｓｔｅｐ３：キャパシタ素子１１１の電位が電圧ＶＳＬ、次いでキャパシタ素子１１２の電位がＲｄａｃ＊Ｉｒｅｆまで充電された後、制御信号φ＝“Ｈ”とされる。すなわち、スイッチ素子ＳＷ１及びＳＷ４がオフ状態とされ、スイッチ素子ＳＷ２及びＳＷ３がオン状態とされる。つまり、ノードＮ６１とノードＮ６２とが短絡され、キャパシタ素子１１１に充電された電圧がノードＮ６２に転送される。同様に、ノードＮ６２とノードＮ６３とが短絡され、ノードＮ６３における電位がノードＮ６２に転送される。ここで、キャパシタ素子１１１及び１１２は直列接続されることから、チャージシェアによって、ノードＮ６２の電位は（ＶＳＬ＋Ｒｄａｃ＊Ｉｒｅｆ）／２まで充電される。  
Ｓｔｅｐ４：オペアンプ１１３は正入力端子に入力されるノードＮ６２の電圧Ｖｘと電圧Ｖｍｏｎ２とを一致させるよう動作する。ここで、抵抗素子１１４及び１１５の抵抗値は同値であることから、ノードＮ６６の電位はノードＮ６５の倍の電圧値、すなわち、（ＶＳＬ＋Ｒｄａｃ＊Ｉｒｅｆ）とされる。
【００８４】
以上から、第３変形例においても、Ｉｒｅｆ＝Ｖｒｅｆ／Ｒｒｅｆであるため、非選択ソース線ＳＬに供給する電圧ＶＵＳＬは温度特性に依らない値とされる。すなわち、レベルシフトさせた電圧に温度特性を持たせることなく、適切な電圧を非選択ソース線ＳＬに供給することが出来る。
【００８５】
［第２実施形態］  
次に図１３を用いて第２実施形態に係る半導体記憶装置について説明する。本実施形態では、上記説明した非選択ソース線用電圧生成回路７１−２の別例を示す。図１３に示すように、非選択ソース線用電圧生成回路７１−２は、オペアンプ１３０及び１３１、ｐチャネル型ＭＯＳトランジスタ１３２〜１４０、並びに抵抗素子１４１〜１４３を備える。ＭＯＳトランジスタ１３２の電流経路の一端には電圧ＶＳＵＰが供給され、他端はノードＮ７０に接続され、ゲートにはオペアンプ１３０からの出力が供給される。ノードＮ７０の電位をＶｍｏｎ１とする。また抵抗素子１４１の一端はこのノードＮ７０に接続され、他端は接地される。
【００８６】
オペアンプ１３０は電圧ＶＳＬ及びノードＮ７０の電位（Ｖｍｏｎ１）を比較し、この比較結果をＭＯＳトランジスタ１３２のゲートに供給する。すなわち、ＶＳＬ＞Ｖｍｏｎ１であれば、オペアンプ１３０は“Ｌ”レベルの信号を出力し、ＭＯＳトランジスタ１３２をオン状態とする。これに対し、ＶＳＬ＜Ｖｍｏｎ１であれば、“Ｈ”レベルの信号を出力し、ＭＯＳトランジスタ１３２をオフ状態とすることで電圧Ｖｍｏｎ１を低下させ、この電圧Ｖｍｏｎ１を電圧ＶＳＬに近づける。なお上述したように電圧ＶＳＬは電圧生成回路７１−１から供給される。
【００８７】
ＭＯＳトランジスタ１３３の電流経路の一端には電圧ＶＳＵＰが供給され、他端はノードＮ７１が接続され、ゲートにはオペアンプ１３０の出力が供給される。ここで、ＭＯＳトランジスタ１３３がノードＮ７１に向かって流す電流をＩＳＬとする。抵抗素子１４２の一端はこのノードＮ７１に接続され、他端は接地される。
【００８８】
また、ＭＯＳトランジスタ１３７の電流経路の一端には電圧ＶＳＵＰが供給され、他端はノードＮ７２に接続され、ゲートにはオペアンプ１３１の出力が供給される。このノードＮ７２の電位をＶｍｏｎ２とする。オペアンプ１３１はこの電圧Ｖｍｏｎ２と電圧Ｖｒｅｆと比較し、この比較結果をＭＯＳトランジスタ１３４〜１３７のゲートに供給する。つまり、Ｖｒｅｆ＞Ｖｍｏｎ２であれば、オペアンプ１３１は“Ｌ”レベルの信号を出力し、ＭＯＳトランジスタ１３７をオン状態とする。これに対し、Ｖｒｅｆ＜Ｖｍｏｎ２であれば、“Ｈ”レベルの信号を出力し、ＭＯＳトランジスタ１３７をオフ状態とすることで電圧Ｖｍｏｎ２を低下させ、この電圧Ｖｍｏｎ２を電圧ＶＳＬに近づける。このように、オペアンプ１３１はＭＯＳトランジスタ１３７に加え、１３４〜１３６のオン又はオフを制御する。ここで、オペアンプ１３１によって制御されるＭＯＳトランジスタを、ＭＯＳトランジスタ１３４〜１３６としたが、実際は、ｎ個のＭＯＳトランジスタが配置される。つまり、ＭＯＳトランジスタ１３６はＭＯＳトランジスタ１３４からみてｎ個目のトランジスタである。また抵抗素子１４３の一端はノードＮ７２に接続され、他端は接地される。
【００８９】
ＭＯＳトランジスタ１３４〜１３６の電流経路の各々の一端には電圧ＶＳＵＰが供給され、各々の他端は対応するＭＯＳトランジスタ１３８〜１４０の電流経路の一端が接続され、各々のゲートにはオペアンプ１３１の出力が供給される。ＭＯＳトランジスタ１３８〜１４０の各々の他端はノードＮ７１に接続され、ゲートには信号ＳＳＷ［ｎ］が供給される。例えば、信号ＳＷ［ｎ］が“Ｌ”レベルとされるとＭＯＳトランジスタ１４０はオン状態とされ、ノードＮ７１に向かって電流が流れる。ここで、ＭＯＳトランジスタ１３６及び１４０に流れる電流をＩｎとする。ＭＯＳトランジスタ１３８及びＭＯＳトランジスタ１３９についても同様である。つまり、信号ＳＷ［１］が“Ｌ”レベルとされるとＭＯＳトランジスタ１３９はオン状態とされ、ノードＮ７１に向かって電流が流れる。ここで、ＭＯＳトランジスタ１３５及び１３９に流れる電流をＩ１とする。また、信号ＳＷ［０］が“Ｌ”レベルとされるとＭＯＳトランジスタ１３８はオン状態とされ、ノードＮ７１に向かって電流が流れる。ここで、ＭＯＳトランジスタ１３４及び１３８に流れる電流をＩ０とする。
【００９０】
これら電流Ｉ０〜電流Ｉｎを合成した電流値をＩｂｇｒとする。ノードＮ７１にはこのＩｂｇｒと電流ＩＳＬとが流れ込む。また、このノードＮ７１には接地電位との間に抵抗素子１４２が設けられる。ここで抵抗素子１４２の抵抗値をＲｒｅｆとすると、ノードＮ７１の電位Ｖｏｕｔは、以下（１）式で表される。
【００９１】
Ｖｏｕｔ＝（ＩＳＬ＋Ｉｂｇｒ）×Ｒｒｅｆ （１）  
となる。ここで、ノードＮ７０に流れる電流は、ＶＳＬ／Ｒｒｅｆ、Ｉ０〜Ｉｎは、ノードＮ７２に流れる電流と同値（Ｖｒｅｆ／Ｒｒｅｆ）であるから、（１）式は以下（２）式に置き換えられる。  
Ｖｏｕｔ＝（ＶＳＬ／Ｒｒｅｆ＋ＳＷ［０］×Ｖｒｅｆ／Ｒｒｅｆ＋ＳＷ［１］×Ｖｒｅｆ／Ｒｒｅｆ＋…＋ＳＷ［ｎ］×Ｖｒｅｆ／Ｒｒｅｆ）×Ｒｒｅｆ         （２）  
ここで、ＳＷ［０］〜ＳＷ［ｎ］が“Ｌ”レベルとされると、これら各々のＳＷ［０］〜ＳＷ［ｎ］に対応する電流がノードＮ７１に流れる。  
（２）式を纏めると、以下（３）式が得られる。
【００９２】
Ｖｏｕｔ＝（ＶＳＬ／Ｒｒｅｆ＋ＳＷ［０］×Ｖｒｅｆ＋ＳＷ［１］×Ｖｒｅｆ＋…＋ＳＷ［ｎ］×Ｖｒｅｆ                 （３）  
このため、電圧生成回路７１−２が入力電圧（電圧生成回路７１−１からのＶＳＬ）に基づいてレベルシフトした電圧（ＳＷ［０］×Ｖｒｅｆ＋ＳＷ［１］×Ｖｒｅｆ＋…＋ＳＷ［ｎ］×Ｖｒｅｆ）は、温度依存性を持たない電圧とされる。
【００９３】
＜本実施形態に係る効果＞  
本実施形態に係る半導体記憶装置であっても上記第１の実施形態と同様にレベルシフトさせた電圧に温度特性を持たせることなく、適切な電圧を非選択ソース線ＳＬに供給することが出来る。これは、レベルシフトした電圧成分からも明らかなように、抵抗成分を持たないため、電圧生成回路７１−２は温度に依らない安定した電圧を生成することが出来る。
【００９４】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【符号の説明】
【００９５】
１…メモリセルアレイ、２…ビット線制御回路、３…カラムデコーダ、４…データ入出力バッファ、５…データ入出力端子、６…ワード線制御回路、７…制御部、８…制御信号入力端子、９…ホスト、２０−１〜２０−５…導電層、２１−０〜２１−５…絶縁層、ＣＰ１〜ＣＰ４…コンタクトプラグ、ＢＬ１〜ＢＬ４…ビット線、２４ａ…ブロック層、２４ｂ…電荷蓄積層、２４ｃ…ゲート酸化膜、７１、７１−１、７１−２…電圧生成回路、８０、８５−１、８６−１…オペアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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