(57)【要約】【課題】低価格化かつ小型化が可能で、短絡事故のない安全な直流電源装置を得ること。【解決手段】ワイドバンドギャップ半導体素材を用いて構成されるＦＥＴ１４，１５に不用意な動作をさせないように正と負のバイアス電圧を印加するバイアス電源を、別電源によるのではなく、チョッパー回路のチョークコイルにトランス構造の１次巻線Ｎ１を使用し、そのチョークコイルに付加した補助巻線に相当する中間タップ付きの２次巻線Ｎ２，Ｎ３にダイオード２６，２７を介して接続した正と負のバイアス用コンデンサ２１，２２（ａ，ｂ）を充電することにより実現したので、低価格化かつ小型化が可能で、短絡事故のない安全な直流電源装置が得られる。【選択図】        図１
2013219921.tif 000002
【特許請求の範囲】
【請求項１】
交流電源から交流電力が入力される全波整流回路と、前記全波整流回路の出力直流電圧をチョークコイルと第１のスイッチング素子とによって昇圧または降圧するチョッパー回路と、前記チョッパー回路が生成した直流電源を第２のスイッチング素子とトランスとによって所定電圧の直流電源へ変換するＤＣ／ＤＣコンバータとを備えた直流電源装置において、
前記第２のスイッチング素子は、ワイドバンドギャップ半導体素材を用いて構成されるＦＥＴであり、該ＦＥＴの駆動回路に該ＦＥＴのゲート端子に正と負のバイアス電圧を印加するための第１および第２のコンデンサを備え、
前記チョークコイルは、１次巻線と中間タップを有する２次巻線とを備えるトランス構造における１次巻線であり、前記第１および第２のコンデンサはそれぞれダイオードを介して前記２次巻線の片端と中間タップとの間に接続されている
ことを特徴とする直流電源装置。
【請求項２】
前記チョッパー回路が昇圧チョッパー回路である場合に、前記第１のスイッチング素子のオン・オフ比は、所定の昇圧電圧を生成出力する過程において該第１のスイッチング素子に流れる入力電流の包絡線波形が入力電圧である前記全波整流回路の出力直流電圧の波形と同相でかつ相似となるように制御されることを特徴とする請求項１に記載の直流電源装置。
【請求項３】
前記チョッパー回路の第１のスイッチング素子に異常電流が流れた場合に、前記交流電源からの電力入力をオン／オフするパワーリレー回路をオフさせる異常検出回路
を備えたことを特徴とする請求項１または２に記載の直流電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、様々な電圧と周波数の交流電源を入力とする直流電源装置に関するものである。
【背景技術】
【０００２】
様々な電圧と周波数の交流電源を入力とする直流電源装置は、例えば、家庭用電子機器から地上用設備や艦船設備または航空機用の電源システムまでの様々な技術分野で用いられている。
【０００３】
ところで、ＡＣ１００Ｖ〜ＡＣ４４０Ｖの単相交流電圧を一次電源とし比較的大きな直流電力を必要とする電子機器では、一次電源を全波整流した際に発生する高調波リプル電流が、一次電源や該一次電源を共有する他の機器に悪影響を与えるのを防ぐため、極めて低い高調波リプルで、高力率かつ高効率に、ＡＣ／ＤＣ変換できる直流電源装置が要求されている。
【０００４】
そのため、近年では、交流電力の入力段に整流電圧を昇圧しつつ力率を改善するスイッチング方式の力率改善回路を備え、力率改善回路の出力段に負荷装置が必要とする所定電圧を高効率に出力することができるＤＣ／ＤＣコンバータを接続し、高力率と高効率とを実現するようにした直流電源装置が知られている。
【０００５】
スイッチング方式の力率改善回路は、全波整流回路と、昇圧チョッパー回路とで構成される。昇圧チョッパー回路は、全波整流回路の正極端に直列に接続配置されるチョークコイルおよび逆流阻止ダイオードと、チョークコイルおよび逆流阻止ダイオード同士の接続端と全波整流回路の負極端（回路グランド）との間に配置されるスイッチング素子と、逆流阻止ダイオードの出力端（カソード端子）と全波整流回路の負極端（回路グランド）との間に配置される出力用コンデンサとで構成される。
【０００６】
昇圧チョッパー回路では、スイッチング素子がオンしている間にチョークコイルにエネルギーを蓄え、その蓄えたエネルギーにより、スイッチング素子がオフしている間に逆流阻止ダイオードを介して出力コンデンサが充電される。スイッチング方式の力率改善回路では、この昇圧チョッパー回路の出力コンデンサに入力電圧（整流電圧）を超える直流電圧を蓄電させるようにスイッチング素子がオン／オフ制御されるとともに、入力電圧（全波整流された脈流電圧）の波形と全波整流回路の負極端へ昇圧チョッパー回路から帰還してくる帰還電流（スイッチング素子を流れる電流であり昇圧チョッパー回路の入力電流である）の包絡線波形とが同相かつ相似した波形となるように、スイッチング素子のオン／オフ比が制御される。これによって、スイッチング方式の力率改善回路は、高力率なＡＣ／ＤＣ変換が行える。
【０００７】
また、力率改善回路が昇圧出力する直流電圧を負荷装置で必要な所定電圧に変換するＤＣ／ＤＣコンバータは、スイッチング素子とトランスとを用いたスイッチング方式によるＤＣ／ＤＣコンバータとするのが一般的であるが、小型軽量で低損失なものが要求されている。
【０００８】
ところが、このスイッチング方式によるＤＣ／ＤＣコンバータにおけるスイッチング素子は、一般に、珪素（シリコン：Ｓｉ）を用いたパワー半導体素材で構成されており、オン抵抗や飽和電圧の低減化などが技術的な限界にきているので、ＤＣ／ＤＣコンバータの高効率化も頭打ちの状況にある。
【０００９】
そこで、近年では、ワイドバンドギャップ半導体の研究が進められた結果、低オン抵抗で高耐圧、大電流かつ高速スイッチングが可能なＧａＮ（窒化ガリウム）やＳｉＣ（炭化珪素：シリコンカーバイト）を用いたスイッチング素子（以降、単に「ＦＥＴ」と略記）が使用され始めている。一般的に、ＧａＮやＳｉＣを用いたＦＥＴを使用すれば、導通損失が大幅に改善されるとともに、スイッチング周波数を高くすることができ、小型で高効率なＤＣ／ＤＣコンバータが提供できることが知られている。
【００１０】
しかし、現在、実用化されつつあるＧａＮやＳｉＣで作られたＦＥＴは、オン抵抗を小さくするためにゲート電圧のしきい値が低いので、ゲート電圧が与えられていない状態でドレイン・ソース間に電圧を印加すると、オン状態になってしまう素子がほとんどを占めている。
【００１１】
そのため、従来では、ＧａＮやＳｉＣで作られたＦＥＴを駆動するために正の電源と負の電源とを用意し、オンさせるときはゲートに正の電圧を印加し、オフさせておきたいときはゲートに負の電圧を印加しておくことができるＦＥＴ駆動回路が必要であった。
【００１２】
また、ゲート電圧を印加していないとオン状態になってしまう可能性のあるＧａＮやＳｉＣで作られたＦＥＴをＤＣ／ＤＣコンバータのスイッチング素子に使用する場合、ＤＣ／ＤＣコンバータのトランスの１次巻線に入力される電圧が常に短絡してしまう危険性があることから、短絡防止用の保護素子やパワーリレー回路などが必要となり、例えば特許文献１に開示されているような保護方法を考えなければならないという問題もあった。
【００１３】
以上のことから、低オン抵抗で高耐圧、大電流かつ高速スイッチングが可能なＧａＮやＳｉＣで作られたＦＥＴをＤＣ／ＤＣコンバータのスイッチング素子に使用する場合は、ＤＣ／ＤＣコンバータが停止の状態においても常にＦＥＴのゲートに負の電圧を印加しておくための別電源が必要となる。
【００１４】
すなわち、シングルフォワード方式のＤＣ／ＤＣコンバータでは、ＦＥＴは１個であるので、正と負の２種類の電源が１組必要となる。出力電力の大きい電源回路で用いられるハーフブリッジ方式のＤＣ／ＤＣコンバータでは、２個のＦＥＴが用いられるので、正と負の２種類の電源が２組必要となる。フルブリッジ方式のＤＣ／ＤＣコンバータでは、電圧の高い方に接続された２つのＦＥＴを駆動するための電源として、２組必要となる他、電圧の低い方に接続された２つのＦＥＴ用にも正と負の両電圧を出力できる電源が最低１組必要となることから、合計で３組以上もの電源が必要となってしまう。そのため、電源回路も複雑となり、直流電源装置を小型化することが困難な状況にあった。
【００１５】
この問題に対し、低電圧側のＦＥＴにのみ電源停止状態でも負のゲート電圧が印加できるように別電源を用意する方法などが提案されている（例えば特許文献２，３）。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特許第２６９６２７０号公報
【特許文献２】特開２００４−２４２４７５号公報
【特許文献３】特開２００７−２５２０４８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
しかし、特許文献２，３に示す構成の電源においては、入力電圧が印加される前に起動する必要がある負の別電源や、制御系を動作させるための別電源が必要であり、小型化を図ることが困難である。その上、駆動回路が複雑となり、電源回路の規模が大きくなってしまうという問題があった。
【００１８】
また、艦船用や航空機用の電源システムで使用される電圧を、力率改善回路を用いて昇圧した場合、出力電圧はＤＣ６００Ｖ〜ＤＣ８００Ｖ以上と非常に高い電圧となってしまうため、ＦＥＴを駆動する電源にも高耐圧のものが必要となり、回路全体が大型化してしまうという問題もあった。
【００１９】
本発明は、上記に鑑みてなされたものであり、低価格化かつ小型化が可能で、短絡事故のない安全な直流電源装置を得ることを目的とする。
【課題を解決するための手段】
【００２０】
上述した課題を解決し、目的を達成するために、本発明は、交流電源から交流電力が入力される全波整流回路と、前記全波整流回路の出力直流電圧をチョークコイルと第１のスイッチング素子とによって昇圧または降圧するチョッパー回路と、前記チョッパー回路が生成した直流電源を第２のスイッチング素子とトランスとによって所定電圧の直流電源へ変換するＤＣ／ＤＣコンバータとを備えた直流電源装置において、前記第２のスイッチング素子は、ワイドバンドギャップ半導体素材を用いて構成されるＦＥＴであり、該ＦＥＴの駆動回路に該ＦＥＴのゲート端子に正と負のバイアス電圧を印加するための第１および第２のコンデンサを備え、前記チョークコイルは、１次巻線と中間タップを有する２次巻線とを備えるトランス構造における１次巻線であり、前記第１および第２のコンデンサはそれぞれダイオードを介して前記２次巻線の片端と中間タップとの間に接続されていることを特徴とする。
【発明の効果】
【００２１】
本発明によれば、ワイドバンドギャップ半導体素材を用いて構成されるＦＥＴに、不用意な動作をさせないよう正と負のバイアス電圧を印加するバイアス電源を、別電源によるのではなく、チョッパー回路のチョークコイルにトランス構造における１次巻線を使用し、そのチョークコイルに付加した補助巻線に相当する中間タップ付きの２次巻線にダイオードを介して正と負のバイアス用コンデンサである第１および第２のコンデンサを接続し、１次巻線に流れる電流に基づきその正と負のバイアス用コンデンサを充電することにより、実現したので、低価格化かつ小型化が可能で、短絡事故のない安全な直流電源装置を実現することができるという効果を奏する。
【図面の簡単な説明】
【００２２】
【図１】図１は、本発明の実施の形態１による直流電源装置の構成を示すブロック図である。
【図２】図２は、図に示す正バイアス用コンデンサおよび負バイアス用コンデンサへの充電動作を説明する波形図である。
【図３】図３は、本発明の実施の形態２による直流電源装置の構成を示すブロック図である。
【発明を実施するための形態】
【００２３】
以下に、本発明にかかる直流電源装置の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００２４】
実施の形態１．
図１は、本発明の実施の形態１による直流電源装置の構成を示すブロック図である。本実施の形態１では、全波整流回路と、昇圧チョッパー回路と、ハーフブリッジ方式のスイッチング方式ＤＣ／ＤＣコンバータとで構成される直流電源装置のＤＣ／ＤＣコンバータにおけるスイッチング素子に、ワイドバンドギャップ半導体素材（ＧａＮやＳｉＣ）で作られたＦＥＴを用いた場合の該ＦＥＴの駆動方式を示す。
【００２５】
図１において、交流電源１は、例えば家庭用の商用電源や、艦船用または航空機用の電源システムにおいて一次電源として使用されている発電機である。艦船用または航空機用の電源システムにおいて一次電源として使用されている発電機が出力する電圧は、例えばＡＣ１３０Ｖｒｍｓ〜ＡＣ３１２Ｖｒｍｓの範囲内の所定電圧である。
【００２６】
交流電源１の一端は、フィルタ回路を構成するリアクトル２を介して全波整流回路を構成するダイオードブリッジ３の一方の入力端に接続され、交流電源１の他端は、パワーリレー回路２８を介してダイオードブリッジ３の他方の入力端に接続されている。要するにダイオードブリッジ３には、交流電源１から交流電力が、重畳されるノイズ成分ないし脈流成分が除去ないし平滑化されて入力される。
【００２７】
ダイオードブリッジ３の出力直流電圧（全波整流された脈流電圧）は、昇圧チョッパー回路の入力電圧であり、ダイオードブリッジ３の正極端と負極端（回路グランド）との間に設けられる入力電圧検出抵抗器４にて検出され、ＰＷＭ制御回路２５へ送られる。入力電圧検出抵抗器４は、２個の抵抗器を用いた分圧回路であり、その分圧出力端から検出された入力電圧が出力される。
【００２８】
昇圧チョッパー回路は、トランス５の一次巻線Ｎ１（チョークコイルに相当）と、第１のスイッチング素子（図示例ではＩＧＢＴ）６と、駆動回路９と、逆流阻止ダイオード７と、出力コンデンサ（電解コンデンサ）８とで構成されている。トランス５の一次巻線Ｎ１の一端（図示例では巻き始め端）はダイオードブリッジ３の正極端に接続され、一次巻線Ｎ１の他端（図示例では巻き終わり端）には第１のスイッチング素子６の一端（図示例ではコレクタ端子）と逆流阻止ダイオード７のアノード端子とが接続されている。第１のスイッチング素子６の他端（図示例ではエミッタ端子）は電流検出抵抗器１０を介してダイオードブリッジ３の負極端に接続されている。第１のスイッチング素子６の駆動回路９はＰＷＭ制御回路２５により制御される。出力コンデンサ８は、逆流阻止ダイオード７のカソード端子と、第１のスイッチング素子６の他端が接続される回路グランドとの間に接続されている。
【００２９】
ダイオードブリッジ３とこの昇圧チョッパー回路との全体が力率改善回路である。ダイオードブリッジ３の負極端に繋がる回路グランドのラインに介在する電流検出抵抗器１０は、力率改善回路の構成要素である第１のスイッチング素子６に流れるスイッチング電流を、昇圧チョッパー回路の入力電流として検出するため設けてある。電流検出抵抗器１０にて検出された昇圧チョッパー回路の入力電流は、ＰＷＭ制御回路２５と異常検出回路２９とへ送られる。異常検出回路２９は、ＰＷＭ制御回路２５により制御される。
【００３０】
出力コンデンサ８に並列に接続された出力電圧検出抵抗器１１は、出力コンデンサ８の端子間電圧を昇圧チョッパー回路の出力電圧として（つまり、力率改善回路の出力電圧として）検出する。出力電圧検出抵抗器１１にて検出された力率改善回路の出力電圧は、ＰＷＭ制御回路２５へ送られる。出力電圧検出抵抗器１１は、２個の抵抗器を用いた分圧回路であり、分圧出力端から検出された出力電圧が出力される。
【００３１】
力率改善回路では、ＰＷＭ制御回路２５が駆動回路９を通して第１のスイッチング素子６をオン／オフ駆動することにより、昇圧動作と力率改善動作とが並行して行われる。まず、昇圧動作は、次のように実現される。
【００３２】
第１のスイッチング素子６がオンすると、トランス５の一次巻線Ｎ１には、入力電圧がそのまま印加され、入力電圧と第１のスイッチング素子６のオン時間とに比例した電流が流れるので、最大電流値の二乗に比例したエネルギーが蓄えられる。そして、第１のスイッチング素子６がオフすると、直前に一次巻線Ｎ１に蓄えられたエネルギーにより、直前に一次巻線Ｎ１に流れていた電流が、そのオフ後も一次巻線Ｎ１を同方向にそのまま流れ続ける結果、逆流阻止ダイオード７を介して出力コンデンサ８に電荷が蓄積される。第１のスイッチング素子６がオン／オフ動作を繰り返すことにより、出力コンデンサ８に入力電圧以上に昇圧された所定の出力電圧が形成される。
【００３３】
その過程で、力率改善動作が次のように行われる。すなわち、ＰＷＭ制御回路２５は、電流検出抵抗器１０にて検出された昇圧チョッパー回路への入力電流の実効値（包絡線波形）が入力電圧検出抵抗器４にて検出された昇圧チョッパー回路への入力電圧の脈流波形と同相かつ相似となるよう駆動回路９を通して第１のスイッチング素子６のオン／オフ比を制御し、力率を限りなく値１に近づけるように動作する。
【００３４】
次に、出力電圧検出抵抗器１１の両端間に、コンデンサ１２，１３の直列回路と、第２のスイッチング素子１４，１５の直列回路とが並列に接続されている。そして、コンデンサ１２，１３同士の接続端は、トランス１６の一次巻線の一端（図示例では巻き始め端）に接続され、第２のスイッチング素子１４，１５同士の接続端は、トランス１６の一次巻線の他端（図示例では巻き終わり端）に接続されている。第２のスイッチング素子１４，１５は、それぞれ駆動回路２３，２４により駆動される。駆動回路２３，２４は、それぞれ同じ構成である。詳細は後述する。
【００３５】
ここで、コンデンサ１２，１３の直列回路と、第２のスイッチング素子１４，１５の直列回路と、トランス１６と、駆動回路２３，２４との全体はハーフブリッジ方式のスイッチング方式ＤＣ／ＤＣコンバータを構成している。このハーフブリッジ方式のスイッチング方式ＤＣ／ＤＣコンバータは、第２のスイッチング素子１４，１５が互いに逆相の関係でオン／オフすると、トランス１６の一次巻線に交流電圧が印加され、それがトランス１６の２次巻線へ伝送され、直流電圧へ変換され、ＤＣ／ＤＣコンバータの出力電圧３０が生成される。
【００３６】
ＰＷＭ制御回路２５は、そのＤＣ／ＤＣコンバータの出力電圧３０を監視し、出力電圧３０が、負荷装置が必要とする所定電圧となるように、出力電圧検出抵抗器１１から通知される出力コンデンサ８が形成した出力電圧に応じて第２のスイッチング素子１４，１５のオン／オフ比を制御している。
【００３７】
次に、ＰＷＭ制御回路２５は、当該直流電源装置を動作させる際に、入力電圧検出抵抗器４から通知された入力電圧並びに当該直流電源装置の内部回路が正常なときに、異常検出回路２９に正常起動を通知してパワーリレー回路２８をオンさせる。
【００３８】
異常時では次のような保護動作が行われる。まず、ＰＷＭ制御回路２５は、当該直流電源装置を動作させる際に、入力電圧検出抵抗器４から通知された入力電圧並びに当該直流電源装置の内部回路が異常な場合は、異常検出回路２９に異常起動を通知してパワーリレー回路２８をオフさせる。これによって、例えば、力率改善回路が停止しているときに、ＤＣ／ＤＣコンバータにおいて直列に接続された第２のスイッチング素子１４，１５にワイドバンドギャップ半導体素材（ＧａＮやＳｉＣ）で作られたＦＥＴを用いた場合に想定されるアーム短絡状態が起こっても過大な短絡電流が流れ続けて回路が破損することがないように保護される。
【００３９】
また、異常検出回路２９は、電流検出抵抗器１０から、第１のスイッチング素子６に流れる電流がゼロになったとの通知、或いは、必要以上に電流が流れたとの通知があった場合に、異常電流を検出したとして、パワーリレー回路２８をオフさせて回路全体を保護する。電流検出抵抗器１０からは、ＰＷＭ制御回路２５にも平衡して通知されるので、確実な保護が行われる。
【００４０】
さて、この実施の形態１では、入力される交流電圧を力率改善しつつ全波整流と昇圧とを行いながら直流電圧に変換する力率改善回路と、例えば２個の直列接続された第２のスイッチング素子１４，１５同士の接続端と同じく２個の直列接続されたコンデンサ１２，１３同士の接続端とをトランス１６の一次巻線の互いに異なる端部に接続したハーフブリッジ方式のＤＣ／ＤＣコンバータとで構成される直流電源装置において、ハーフブリッジ方式のＤＣ／ＤＣコンバータにおける第２のスイッチング素子１４，１５を導通損失が少なく高周波でスイッチングできるワイドバンドギャップ半導体素材（ＧａＮやＳｉＣ）で作られたＦＥＴで構成し、小型で高効率な直流電源装置を実現することを目的としている。以降、第２のスイッチング素子１４，１５は、ＦＥＴ１４，１５と称し、駆動回路２３，２４は、ＦＥＴ駆動回路２３，２４と称する。
【００４１】
その場合に問題となるのは、ＧａＮやＳｉＣで作られたＦＥＴ１４，１５を駆動するためには、正と負の２種類の電源が必要となる他、高電圧側に接続されたＦＥＴ１４はＧＮＤ電位から浮いた状態で使用されるため、低電圧側に接続されたＦＥＴ１５とは異なる電源が必要であり、複数の電源回路をＦＥＴ駆動回路２３，２４の中に持たなくてはならず回路を小型化することが困難となる点であった。
【００４２】
この問題点に関し本実施の形態１では、図１に示すように、ＦＥＴ駆動回路２３，２４の中に、正と負の電源回路を設ける代わりに、正バイアス用コンデンサ２１ａ，２１ｂと負バイアス用コンデンサ２２ａ，２２ｂとを配置した。そして、昇圧チョッパー回路で用いるチョークコイルに、該チョークコイル（１次巻線Ｎ１）に２つの補助巻線（中間タップ付き２次巻線Ｎ２，Ｎ３）を付加して構成したトランス５の１次巻線Ｎ１を用いることにし、第１のスイッチング素子６のオン・オフ動作に伴って１次巻線Ｎ１に流れる電流に基づき、２つの２次巻線Ｎ２，Ｎ３およびダイオード２６，２７を介して正バイアス用コンデンサ２１ａ，２１ｂと負バイアス用コンデンサ２２ａ，２２ｂとが充電され、正バイアス用コンデンサ２１ａ，２１ｂおよび負バイアス用コンデンサ２２ａ，２２ｂの充電電圧により、ＧａＮやＳｉＣで作られたＦＥＴ１４，１５のゲート端子に正または負のバイアス電圧を印加できる構成とした。
【００４３】
具体的に説明する。図１に示すように、高電圧側のＦＥＴ１４を駆動するＦＥＴ駆動回路２３と低電圧側のＦＥＴ１５を駆動するＦＥＴ駆動回路２４とは、同じ構成であり、それぞれ直列に接続されたＮＰＮ型トランジスタ１７ａ，１７ｂおよびＰＮＰ型トランジスタ１８ａ，１８ｂと、電流制限抵抗器１９ａ，１９ｂと、駆動回路２０ａ，２０ｂと、直列に接続された正バイアス用コンデンサ２１ａ，２１ｂおよび負バイアス用コンデンサ２２ａ，２２ｂとを備えている。
【００４４】
駆動回路２０ａ，２０ｂはＰＷＭ制御回路２５により制御される。直列に接続されたＮＰＮ型トランジスタ１７ａおよびＰＮＰ型トランジスタ１８ａの、共通接続されるベース端子同士が駆動回路２０ａの出力端に接続され、共通接続されるエミッタ端子同士が電流制限抵抗器１９ａを介してＦＥＴ１４のゲート端子に接続される。また、直列に接続されたＮＰＮ型トランジスタ１７ｂおよびＰＮＰ型トランジスタ１８ｂの、共通接続されるベース端子同士が駆動回路２０ｂの出力端に接続され、共通接続されるエミッタ端子同士が電流制限抵抗器１９ｂを介してＦＥＴ１５のゲート端子に接続される。
【００４５】
トランス５の２次巻線Ｎ２の両端は、ダイオード２６を介して、ＦＥＴ駆動回路２３における、駆動回路２０ａの電源端子に接続され、また、ＮＰＮ型トランジスタ１７ａとＰＮＰ型トランジスタ１８ａとの直列回路の両端と、正バイアス用コンデンサ２１ａと負バイアス用コンデンサ２２ａとの直列回路の両端とに接続されている。そして、トランス５の２次巻線Ｎ２に設けられる中間タップは、ＦＥＴ駆動回路２３における、正バイアス用コンデンサ２１ａおよび負バイアス用コンデンサ２２ａ同士の接続端と、ＦＥＴ１４のドレイン端子とに接続されている。
【００４６】
また、トランス５の２次巻線Ｎ３の両端は、ダイオード２６を介して、ＦＥＴ駆動回路２４において、駆動回路２０ｂの電源端子に接続され、また、ＮＰＮ型トランジスタ１７ｂとＰＮＰ型トランジスタ１８ｂの直列回路の両端と、正バイアス用コンデンサ２１ｂと負バイアス用コンデンサ２２ｂの直列回路の両端とに接続されている。そして、トランス５の２次巻線Ｎ３に設けられる中間タップは、ＦＥＴ駆動回路２４における、正バイアス用コンデンサ２１ｂおよび負バイアス用コンデンサ２２ｂ同士の接続端と、ＦＥＴ１５のドレイン端子とに接続されている。
【００４７】
以上の構成において、ＦＥＴ駆動回路２３，２４は、共に同じ動作を行う。ＦＥＴ駆動回路２３は、高電圧側のＦＥＴ１４を次のように駆動制御する。例えば、駆動回路２０ａが出力する駆動信号が高レベルになると、ＰＮＰ型トランジスタ１８ａがオフ状態でＮＰＮ型トランジスタ１７ａがオンとなり、正バイアス用コンデンサ２１ａの電圧が電流制限抵抗１９ａを介してＦＥＴ１４のゲートに印加されＦＥＴ１４はオン状態となる。また、駆動回路２０ａが出力する駆動信号が低レベルになると、ＮＰＮ型トランジスタ１７ａがオフすると同時にＰＮＰ型トランジスタ１８ａがオン状態となり、電流制限抵抗１９ａを介してＦＥＴ１４のゲートに蓄えられた電荷が急速に放電され、負バイアス用コンデンサ２２ａに蓄えられた負の電圧までＦＥＴ１４のゲート電圧を下げてＦＥＴ１４をオフさせるとともに、そのオフ状態を維持させる。ＦＥＴ駆動回路２４は、低電圧側のＦＥＴ１５について同様な動作を行う。
【００４８】
トランス５では、１次巻線Ｎ１と２次巻線Ｎ２，Ｎ３の各巻線比は、入力電圧の実効値をＶｉｎとし、ＦＥＴ１４，１５を駆動するのに必要な電圧を±Ｖｇとした場合、Ｖｉｎ／２Ｖｇ＝Ｎ１／Ｎ２＝Ｎ１／Ｎ３の関係となるように構成されている。
【００４９】
ここで、第１のスイッチング素子６がオンすると、２次巻線Ｎ２に発生した電圧によりダイオード２６を介してＦＥＴ駆動回路２３の正バイアス用コンデンサ２１ａと負バイアス用コンデンサ２２ａとに電荷が蓄えられる。それぞれに蓄えられる電荷量は、中間タップの位置によって決められる。例えば、中間タップの位置が２次巻線Ｎ２の丁度真ん中であれば正バイアス用コンデンサ２１ａと負バイアス用コンデンサ２２ａとの電位は、それぞれＶｇとなるように充電される。同様に、第１のスイッチング素子６がオンすると、もう一つの２次巻線Ｎ３に発生した電圧によりダイオード２７を介してＦＥＴ駆動回路２４の正バイアス用コンデンサ２１ｂと負バイアス用コンデンサ２２ｂとの電位は、それぞれＶｇとなるように充電される。
【００５０】
次に、図１と図２を参照して、実施の形態１に関わる部分の動作、つまり正と負のバイアス用コンデンサへの充電動作について説明する。なお、図２は、図に示す正バイアス用コンデンサおよび負のバイアス用コンデンサへの充電動作を説明する波形図である。図２（ア）では、入力電圧３５と力率改善された入力電流３６との各波形が示され、図２（イ）では、正バイアス用コンデンサ２１ａ，２１ｂへの充電電流３７と充電電圧３８との各波形が示されている。
【００５１】
図２（ア）において、入力電圧３５は、交流電圧を全波整流するダイオードブリッジ３から昇圧チョッパー回路へ入力される電圧であり脈流波形をしている。ＰＷＭ制御回路２５は、この入力電圧３５の波形と第１のスイッチング素子６を流れる電流の波形とが同相かつ相似した波形となるように、第１のスイッチング素子６のオン／オフ比を制御するので、トランス５の１次巻線Ｎ１に流れる入力電流３６は、鋸波状の電流となるが、その包絡線の波形は入力電圧３５の波形と同相かつ相似した波形となる。なお、入力電圧３５の最大値は、図示例では３２１・√２Ｖであるとしている。
【００５２】
このとき、トランス５の２次巻線Ｎ２，Ｎ３には、巻線比Ｎ２／Ｎ１およびＮ３／Ｎ１に相当する電圧が発生するが、正バイアス用コンデンサ２１ａ，２１ｂでは、蓄えられた電圧よりも大きな電圧が発生した時だけ充電電流が流れることになるので、図２（イ）に示す鋸波状の充電電流３７が流れ、ＦＥＴ１４，１５を駆動するのに必要な正バイアス電圧Ｖｇの充電電圧３８に充電される。負バイアス用コンデンサ２２ａ，２２ｂへの充電電流および充電電圧についても同様に示すことができる。以上の動作により、正と負の電源回路を用いずに、ＧａＮやＳｉＣで作られたＦＥＴ１４，１５を駆動するのに必要なバイアス電圧が得られることになる。
【００５３】
以上のように、本実施の形態１によれば、スイッチング方式の力率改善回路とハーフブリッジ方式のスイッチング方式ＤＣ／ＤＣコンバータとを備える直流電源装置において、ハーフブリッジ方式のＤＣ／ＤＣコンバータにおける２つのスイッチング素子に、ワイドバンドギャップ半導体素材（ＧａＮやＳｉＣ）で作られたＦＥＴを使用する構成とした場合に、ＦＥＴ駆動回路に、正と負のバイアス用コンデンサを直列接続して設けるとともに、力率改善回路を構成する昇圧チョッパー回路におけるチョークコイルを、１次巻線と中間タップを有する２次巻線とを備えるトランス構造における１次巻線により実現し、直列接続した正と負のバイアス用コンデンサの両端と２次巻線の両端との対応端とをそれぞれダイオードを介して接続し、直列接続した正と負のバイアス用コンデンサ同士の接続端と２次巻線の中間タップとを直接接続し、昇圧チョッパー回路においてスイッチング素子がオン・オフして昇圧動作を行っている過程でチョークコイルである１次巻線に流れる電流に基づき２次巻線およびダイオードを介して正と負のバイアス用コンデンサを充電することにより、正と負のバイアス用コンデンサに、ＧａＮやＳｉＣで作られたＦＥＴに不用意な動作をさせないように印加する正と負のバイアス電圧を蓄電生成することができる。
【００５４】
このように、ＧａＮやＳｉＣで作られたＦＥＴに不用意な動作をさせないように正と負のバイアス電圧を印加するバイアス電源を、別電源によるのではなく、昇圧チョッパー回路のチョークコイルにトランス構造の１次巻線を使用し、そのチョークコイルに付加した補助巻線に相当する中間タップ付きの２次巻線にダイオードを介して接続した正と負のバイアス用コンデンサを充電することにより実現したので、低価格化かつ小型化が可能で、短絡事故のない安全な直流電源装置を実現することができる。
【００５５】
実施の形態２．
図３は、本発明の実施の形態２による直流電源装置の構成を示すブロック図である。本実施の形態２では、全波整流回路と、降圧チョッパー回路と、ハーフブリッジ方式のスイッチング方式ＤＣ／ＤＣコンバータとを備える直流電源装置のＤＣ／ＤＣコンバータにおけるスイッチング素子に、ワイドバンドギャップ半導体素材（ＧａＮやＳｉＣ）で作られたＦＥＴを用いた場合の該ＦＥＴの駆動方式を示す。
【００５６】
つまり、図３では、図１（実施の形態１）に示した直流電源装置において、スイッチング方式の力率改善回路に代えて、降圧チョッパー回路を用いた直流電源装置が示されている。その他の構成は、図１と同様である。ＰＷＭ制御回路２５は、図１にて説明した力率改善制御動作を行わない点が異なっているだけである。ＧａＮやＳｉＣで作られたＦＥＴ１４，１５を用いた場合の該ＦＥＴ１４，１５を駆動する構成は、図１と同様であり、ここでは、図１と同じ符号を付してその説明を割愛する。降圧チョッパー回路の構成要素の大部分は、昇圧チョッパー回路の構成要素と重複するが、図３では、符号を違えて示してある。
【００５７】
図３において、降圧チョッパー回路は、入力コンデンサ４０と、第１のスイッチング素子（図示例ではＩＧＢＴ）４１と、駆動回路４２と、逆流阻止ダイオード４３と、トランス４４の一次巻線Ｎ１と、出力コンデンサ４５とで構成されている。
【００５８】
ダイオードブリッジ３の正極端には、入力コンデンサ４０の一端と第１のスイッチング素子４１の一方の信号端子（図示例ではコレクタ端子）とが接続されている。ダイオードブリッジ３の負極端（回路グランド）には、入力コンデンサ４０の他端と、逆流阻止ダイオード４３のアノード端子と、出力コンデンサ（電解コンデンサ）４５の負極端とが接続されている。電流検出抵抗器１０は、図示例では、逆流阻止ダイオード４３のアノード端子と出力コンデンサ（電解コンデンサ）４５の負極端との間の接続ラインに設けられている。
【００５９】
第１のスイッチング素子４１の他方の信号端子（図示例ではエミッタ端子）には、逆流阻止ダイオード４３のカソード端子とトランス４４の一次巻線Ｎ１の一端（図示例では巻き始め端）とが接続されている。トランス４４の一次巻線Ｎ１の他端（図示例では巻き終わり端）には出力コンデンサ（電解コンデンサ）４５の正極端（＋）が接続されている。
【００６０】
以上の構成において、入力コンデンサ４０は、ダイオードブリッジ３が全波整流して出力する脈流波形をした直流電圧を平滑して降圧チョッパー回路の入力電圧を生成する。第１のスイッチング素子４１がオンしているとき、入力コンデンサ４０からの電流がトランス４４の一次巻線Ｎ１を通って出力コンデンサ４５に流れ込むことが続けられ、トランス４４の一次巻線Ｎ１に電流を出力コンデンサ４５の方向へ流し続けようとするエネルギーが蓄積される。この過程では、出力コンデンサ４５は入力コンデンサ４０が生成する入力電圧を昇圧する方向に向かって充電される。
【００６１】
その後、スイッチング素子４１がオフすると、トランス４４の一次巻線Ｎ１に蓄積された、電流を巻き始め端から巻き終わり端の方向へ流し続けようとするエネルギーによってトランス４４の一次巻線Ｎ１の巻き始め端にカソード端子が接続される逆流阻止ダイオード４３がオン状態になり、マイナスの電荷が出力コンデンサ４５に送り込まれ、出力コンデンサ４５は入力コンデンサ４０が生成する入力電圧を降圧する方向に向かって充電される。
【００６２】
結局、ＰＷＭ制御回路２５は、第１のスイッチング素子４１のスイッチング周波数に対するオン時間の割合が、出力コンデンサ４５に入力コンデンサ４０が生成する入力電圧を降圧した所定出力電圧が生成される割合となるように、出力コンデンサ４５の充電電圧に基づいて駆動回路４２を通して第１のスイッチング素子４１を駆動制御する。
【００６３】
ここで、トランス４４の巻線比「Ｎ１／Ｎ２」「Ｎ１／Ｎ３」について説明する。入力コンデンサ４０の両端電圧をＶｉｎとし、出力コンデンサ４５の両端電圧をＶｏとし、ＦＥＴ１４，１５を駆動するのに必要な電圧を±Ｖｇとした場合、巻線比「Ｎ１／Ｎ２」「Ｎ１／Ｎ３」は、（Ｖｉｎ−Ｖｏ）／２Ｖｇ＝Ｎ１／Ｎ２＝Ｎ１／Ｎ３の関係となるよう構成されている。
【００６４】
本実施の形態２におけるＧａＮやＳｉＣで作られたＦＥＴ１４，１５の駆動方式は、実施の形態１にて説明したのと同じ原理により、実現される。すなわち、スイッチング素子４１がオンすると、１次巻線Ｎ１を通して２次巻線Ｎ２，Ｎ３に発生した電圧によりダイオード２６，２７を介してＦＥＴ駆動回路２３，２４の正バイアス用コンデンサ２１ａ，２１ｂと負バイアス用コンデンサ２２ａ，２２ｂとに電荷が蓄えられる。それぞれに蓄えられる電荷量は２次巻線Ｎ２，Ｎ３に設けられる中間タップの位置によって決められる。例えば、中間タップの位置が２次巻線Ｎ２，Ｎ３の丁度真ん中であれば、正バイアス用コンデンサ２１ａ，２１ｂと負バイアス用コンデンサ２２ａ，２２ｂの電位は、それぞれＦＥＴ１４，１５を駆動するのに必要な電圧Ｖｇとなるように充電される。
【００６５】
以上のように、本実施の形態２によれば、全波整流回路と、降圧チョッパー回路と、ハーフブリッジ方式のスイッチング方式ＤＣ／ＤＣコンバータとを備える直流電源装置において、ＤＣ／ＤＣコンバータにおける２つのスイッチング素子に、ワイドバンドギャップ半導体素材（ＧａＮやＳｉＣ）で作られたＦＥＴを使用する構成とした場合に、実施の形態１と同様に、ＧａＮやＳｉＣで作られたＦＥＴに不用意な動作をさせないように正と負のバイアス電圧を印加するバイアス電源を、別電源によるのではなく、降圧チョッパー回路のチョークコイルにトランス構造の１次巻線を使用し、そのチョークコイルに付加した補助巻線に相当する中間タップ付きの２次巻線にダイオードを介して接続した正と負のバイアス用コンデンサを充電することにより実現したので、低価格化かつ小型化が可能で、短絡事故のない安全な直流電源装置を実現することができる。
【産業上の利用可能性】
【００６６】
以上のように、本発明にかかる直流電源装置は、低価格化かつ小型化が可能で、短絡事故のない安全な直流電源装置として有用であり、特に、車載用や艦船用または航空機用の電源システムで使用する直流電源装置に適している。
【符号の説明】
【００６７】
１  交流電源（商用電源または発電機）
２  リアクトル
３  全波整流回路（ダイオードブリッジ）
４  入力電圧検出抵抗器
５，４４  トランス
Ｎ１  １次巻線（チョークコイル）
Ｎ２，Ｎ３  ２次巻線（補助巻線）
６，４１  第１のスイッチング素子
７，４３  逆流阻止ダイオード
８，４５  出力コンデンサ
９，４２  駆動回路
１０  電流検出抵抗器
１１  出力電圧検出抵抗器
１２，１３  コンデンサ
１４，１５  ワイドバンドギャップ半導体素材で作られたＦＥＴ（第２のスイッチング素子）
１６  ＤＣ／ＤＣコンバータを構成するトランス
１７ａ，１７ｂ  ＮＰＮ型トランジスタ
１８ａ，１８ｂ  ＰＮＰ型トランジスタ
１９ａ，１９ｂ  電流制限抵抗器
２０ａ，２０ｂ  駆動回路
２１ａ，２１ｂ  正バイアス用コンデンサ
２２ａ，２２ｂ  負バイアス用コンデンサ
２３，２４  ＦＥＴ駆動回路
２５  ＰＷＭ制御回路
２６，２７  ダイオード
２８  パワーリレー回路
２９  異常検出回路
３０  ＤＣ／ＤＣコンバータの出力電圧
３６  入力電圧
３６  入力電流
３７  充電電流
３８  充電電圧
４０  入力コンデンサ
【図１】
2013219921.tif 000003
【図２】
2013219921.tif 000004
【図３】
2013219921.tif 000005