(57)【要約】【課題】  活線挿入時の電圧変動（共振）を抑制できる情報処理ユニット、及び、情報処理装置を提供することを課題とする。【解決手段】  情報処理ユニットは、負荷回路と、直流電源に挿抜可能な一対の端子と、前記負荷回路の電源端子間に接続される第１キャパシタと、前記一対の端子を介して前記直流電源から前記第１キャパシタに流入する突入電流を抑制する突入電流抑制回路と、前記一対の端子間に接続され、前記一対の端子間での電圧変動を緩衝する緩衝回路と、前記緩衝回路に並列な線路において前記突入電流抑制回路及び前記第１キャパシタと直列に接続される第２キャパシタと、前記第２キャパシタと並列に接続されるスイッチと、前記一対の端子を前記直流電源に接続する活線挿入時から所定時間経過後に前記スイッチをオンにする第１制御部とを含む。【選択図】図３
2013041473.tif 000002
【特許請求の範囲】
【請求項１】
負荷回路と、
直流電源に挿抜可能な一対の端子と、
前記負荷回路の電源端子間に接続される第１キャパシタと、
前記一対の端子を介して前記直流電源から前記第１キャパシタ又は前記負荷回路に流入する突入電流を抑制する突入電流抑制回路と、
前記一対の端子間に接続され、前記一対の端子間での電圧変動を緩衝する緩衝回路と、
前記緩衝回路に並列な線路において前記突入電流抑制回路及び前記第１キャパシタと直列に接続される第２キャパシタと、
前記第２キャパシタと並列に接続されるスイッチと、
前記一対の端子を前記直流電源に接続する活線挿入時から所定時間経過後に前記スイッチをオンにする第１制御部と
を含む、情報処理ユニット。
【請求項２】
前記第１制御部は、
前記一対の端子間の電圧が所定電圧まで上昇したことを検出すると、電圧上昇を検出したことを表す検出信号を出力する電圧検出部と、
前記電圧検出部の検出信号を前記所定時間遅延させて出力する遅延部と
を有し、
前記スイッチは、前記遅延部から出力される検出信号によってオンにされる、請求項１記載の情報処理ユニット。
【請求項３】
前記突入電流抑制回路は、
前記緩衝回路に並列な線路において、前記第１キャパシタ及び前記第２キャパシタと直列に接続される第１電界効果トランジスタと、
前記第１電界効果トランジスタのオン／オフを制御する第２制御部と
を有し、前記第２制御部は、前記遅延部から前記検出信号が入力されると、前記第１電界効果トランジスタを緩やかにオンにする、請求項２記載の情報処理ユニット。
【請求項４】
前記スイッチは、第２電界効果トランジスタであり、前記第２キャパシタは、前記第２電界効果トランジスタの電流入力端子と電流出力端子との間の寄生容量である、請求項１乃至３のいずれか一項記載の情報処理ユニット。
【請求項５】
請求項１乃至４のいずれか一項記載の情報処理ユニットの前記一対の端子が接続される端子を複数対有するシャーシと、
複数の前記情報処理ユニットと
を含む、情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
情報処理ユニット、及び、情報処理装置に関する。
【背景技術】
【０００２】
従来より、ラック型のシャーシにブレード型のブレードサーバを挿入することにより、容易に増設できるサーバがある。シャーシからブレードサーバを取り外すことも容易に行うことができる。
【０００３】
図１は、複数のブレードサーバを含むサーバのブロック構成を示す図である。
【０００４】
サーバ１は、シャーシ１０、ブレードサーバ２０−１〜２０−Ｎを含む。Ｎは２以上の自然数である。シャーシ１０は、直流電源１１、端子１２Ａ−１〜１２Ａ−Ｎ、１２Ｂ−１〜１２Ｂ−Ｎ、及び配線１３を含む。
【０００５】
直流電源１１は、ブレードサーバ２０−１〜２０−Ｎに供給する所定電圧の直流電力を発生する電源である。直流電源１１は、配線１３を介して、端子１２Ａ−１〜１２Ａ−Ｎ、１２Ｂ−１〜１２Ｂ−Ｎに接続されている。
【０００６】
端子１２Ａ−１〜１２Ａ−Ｎ、１２Ｂ−１〜１２Ｂ−Ｎは、それぞれ、ブレードサーバ２０−１〜２０−Ｎを接続するためのＮ対の端子である。端子１２Ａ−１〜１２Ａ−Ｎは、配線１３を介して直流電源１１の正極性端子に対して互いに並列に接続されている。端子１２Ｂ−１〜１２Ｂ−Ｎは、配線１３を介して直流電源１１の負極性端子に対して互いに並列に接続されている。
【０００７】
ブレードサーバ２０−１〜２０−Ｎは、それぞれ、端子２１Ａ−１〜２１Ａ−Ｎ、２１Ｂ−１〜２１Ｂ−Ｎが端子１２Ａ−１〜１２Ａ−Ｎ、１２Ｂ−１〜１２Ｂ−Ｎに挿入されると、シャーシ１０の直流電源１１から直流電力の供給を受けることが可能な状態になる。
【０００８】
配線１３は、シャーシ１０内において、直流電源１１と、端子１２Ａ−１〜１２Ａ−Ｎ及び１２Ｂ−１〜１２Ｂ−Ｎとを接続している。
【０００９】
ブレードサーバ２０−１〜２０−Ｎは、それぞれ、端子２１Ａ−１〜２１Ａ−Ｎ、２１Ｂ−１〜２１Ｂ−Ｎと、負荷回路２２−１〜２２−Ｎを含む。負荷回路２２−１〜２２−Ｎは、それぞれ、端子２１Ａ−１〜２１Ａ−Ｎ、２１Ｂ−１〜２１Ｂ−Ｎを介して直流電源１１から直流電力が供給されると、動作可能な状態になる。負荷回路２２−１〜２２−Ｎは、例えば、ＣＰＵ（Central Processing Unit：中央演算処理装置）とメモリ等を含む。
【００１０】
ブレードサーバ２０−１〜２０−Ｎは、シャーシ１０に対して挿抜自在である。このため、サーバ１は、ブレードサーバ２０−１〜２０−Ｎを任意に挿入又は抜去することができ、ブレードサーバ２０−１〜２０−Ｎの増設又は取り外しが可能である。
【００１１】
以上のように、シャーシ１０には、ブレードサーバ２０−１〜２０−Ｎを任意に挿入又は抜去することができる。ブレードサーバ２０−１〜２０−Ｎは、それぞれ、同様の構成を有する。
【００１２】
このため、以下の説明では、ブレードサーバ２０−１〜２０−Ｎ、端子２１Ａ−１〜２１Ａ−Ｎ、２１Ｂ−１〜２１Ｂ−Ｎ、負荷回路２２−１〜２２−Ｎを特に区別しない場合には、それぞれ、ブレードサーバ２０、端子２１Ａ、２１Ｂ、負荷回路２２と称す。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００１−２３０８６５号公報
【特許文献２】特開平１０−０６６３４５号公報
【特許文献３】特開平０４−０３７１９４号公報
【特許文献４】特開２００７−１５９３９５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
上述のようなブレードサーバ２０には、負荷回路２２に供給する電力を安定させるために、負荷回路２２に並列にキャパシタを接続することが考えられる。キャパシタは、端子２１Ａ、２１Ｂの間に、負荷回路２２とは並列に接続される。
【００１５】
しかし、ブレードサーバ２０をシャーシ１０に接続すると、キャパシタ及び負荷回路２２に突入電流が流れる。
【００１６】
このような突入電流を抑制するために、ブレードサーバ２０には、キャパシタと端子２１Ａ又は端子２１Ｂとの間に、キャパシタ及び負荷回路２２への突入電流の流入を抑制する突入電流抑制回路を設けることが考えられる。突入電流抑制回路は、例えば、ＦＥＴ（Field Effect Transistor：電界効果トランジスタ）を含む回路によって実現される。
【００１７】
突入電流抑制回路のＦＥＴは、ブレードサーバ２０をシャーシ１０に接続するときに緩やかにオンにされることにより、キャパシタ及び負荷回路２２への突入電流の流入を抑制している。
【００１８】
ところで、突入電流抑制回路のＦＥＴには、寄生容量がある。また、シャーシ１０の配線１３には内部抵抗と寄生インダクタンスがある。
【００１９】
このため、キャパシタ及び突入電流抑制回路を含むブレードサーバ２０をシャーシ１０に接続（活線挿入）すると、シャーシ１０の配線１３の寄生インダクタンスと、キャパシタ及びＦＥＴの寄生容量とのＬＣ回路により、電圧変動（共振）が生じる場合がある。電圧変動（共振）では、シャーシ１０からブレードサーバ２０に入力される入力電圧の倍の値まで電圧が変動する場合がある。
【００２０】
このような電圧変動（共振）は、配線１３を通じて、シャーシ１０に既に接続されている他のブレードサーバ２０に伝搬し、他のブレードサーバ２０の誤動作又は損傷の原因になる場合があった。
【００２１】
また、このような電圧変動（共振）を見込んで倍以上の耐圧を有する負荷回路２２又はその周辺の素子を用いることも考えられるが、近年の装置の小型化による素子等の微細化により、耐圧は低下する傾向にあり、電圧変動に対するマージンは限界に近づきつつある。耐圧を上げることによって電圧変動に対する十分なマージンを確保するにはコストの増大が避けられない状況であった。
【００２２】
また、このような活線挿入時の電圧変動（共振）を抑制するために、シャーシ１０の配線１３の抵抗成分の増大、又は、ブレードサーバ２０への抵抗器の追加等を行うことが考えられた。しかし、これらの解決策は、電力損失の増大、電圧降下等の問題があり、有効的な解決策ではなかった。
【００２３】
また、ブレードサーバ２０の内部に設けた抵抗器の両端を短絡するスイッチを設け、抵抗器が不要なときにはＦＥＴ等のスイッチをオンにして抵抗器をバイパスすることも考えられていた。しかし、スイッチの浮遊容量によって抵抗器がバイパスされ、スイッチがオフであっても抵抗器による抵抗値増大の効果を得にくい場合があり、有効的な解決策ではなかった。
【００２４】
また、上述のような電圧変動（共振）を抑制するためには、ブレードサーバ２０の端子２１Ａ、２１Ｂの間に、キャパシタと抵抗器の直列回路で実現されるダンピング回路を挿入するという対策がある。
【００２５】
ダンピング回路は、負荷回路２２に並列に接続されるキャパシタと突入電流抑制回路のＦＥＴの寄生容量との合成インピーダンスよりも低いインピーダンスを有することにより、電圧変動（共振）による電力を抵抗器で消費し、電圧変動（共振）を緩衝するものである。
【００２６】
しかしながら、シャーシ１０が小型化されて配線１３の配線長が短くなると、配線１３の寄生インダクタンスが小さくなって共振周波数が高くなる。このため、負荷回路２２に並列に接続されるキャパシタと突入電流抑制回路のＦＥＴの寄生容量との合成インピーダンスよりもダンピング回路のインピーダンスが大きくなる場合がある。
【００２７】
また、配線１３の寄生インダクタンスは、配線１３の材料、太さ、又は長さ等によって大きく左右される。このため、ダンピング回路のインピーダンスの設定は、負荷回路２２に並列に接続されるキャパシタと突入電流抑制回路のＦＥＴの寄生容量との合成インピーダンスとの関係において容易ではない。
【００２８】
このような場合には、ダンピング回路を用いても、ブレードサーバ２０をシャーシ１０に接続（活線挿入）する際に、電圧変動（共振）を抑制できない場合があるという問題があった。
【００２９】
そこで、活線挿入時の電圧変動（共振）を抑制できる情報処理ユニット、及び、情報処理装置を提供することを目的とする。
【課題を解決するための手段】
【００３０】
本発明の実施の形態の情報処理ユニットは、負荷回路と、直流電源に挿抜可能な一対の端子と、前記負荷回路の電源端子間に接続される第１キャパシタと、前記一対の端子を介して前記直流電源から前記第１キャパシタに流入する突入電流を抑制する突入電流抑制回路と、前記一対の端子間に接続され、前記一対の端子間での電圧変動を緩衝する緩衝回路と、前記緩衝回路に並列な線路において前記突入電流抑制回路及び前記第１キャパシタと直列に接続される第２キャパシタと、前記第２キャパシタと並列に接続されるスイッチと、前記一対の端子を前記直流電源に接続する活線挿入時から所定時間経過後に前記スイッチをオンにする第１制御部とを含む。
【発明の効果】
【００３１】
活線挿入時の電圧変動（共振）を抑制できる情報処理ユニット、及び、情報処理装置を提供することができる。
【図面の簡単な説明】
【００３２】
【図１】複数のブレードサーバを含むサーバのブロック構成を示す図である。
【図２】実施の形態のサーバ１００を示す斜視図である。
【図３】実施の形態のサーバ１００の回路構成を示す図である。
【図４】実施の形態のサーバ１００のブレードサーバ１２０−１〜１２０−Ｎに含まれる負荷回路の内部構成を示すブロック図である。
【図５】実施の形態のブレードサーバの詳細な回路構成を示す図である。
【図６】実施の形態のブレードサーバ１２０の活線挿入時における各部位の電圧の時間変化を示す特性図である。
【図７】実施の形態のブレードサーバ１２０のインピーダンスの周波数特性のシミュレーション結果を示す図である。
【図８】比較用のブレードサーバにおける電圧変動（共振）を示す特性図である。
【発明を実施するための形態】
【００３３】
以下、本発明の情報処理ユニット、及び、情報処理装置を適用した実施の形態について説明する。
【００３４】
図２は、実施の形態のサーバ１００を示す斜視図である。
【００３５】
サーバ１００は、シャーシ１１０と、Ｎ（Ｎは２以上の自然数）個のブレードサーバ１２０−１〜１２０−２、・・・、１２０−Ｎ（以下、１２０−１〜１２０−Ｎと称す）とを含む。
【００３６】
シャーシ（chassis）１１０は、Ｎ個のブレードサーバ１２０−１〜１２０−Ｎを収容するためのＮ個の孔部を含む筐体であり、ブレードサーバ１２０−１〜１２０−Ｎに直流電力を供給するための直流電源と、Ｎ対の端子を含む。
【００３７】
図２には、シャーシ１１０のＮ個の孔部に、それぞれ、ブレードサーバ１２０−１〜１２０−Ｎが収容された状態を示す。ブレードサーバ１２０−１〜１２０−Ｎは、それぞれ、シャーシ１１０のＮ個の孔部に嵌着された状態で、シャーシ１１０の端子を介して直流電力の供給を受ける。
【００３８】
ブレードサーバ１２０−１〜１２０−Ｎは、シャーシ１１０に対して挿抜自在であり、サーバ１００の用途等に応じて、ブレードサーバ１２０−１〜１２０−Ｎの増設又は取り外しが可能である。ブレードサーバ１２０−１〜１２０−Ｎは、シャーシ１１０に挿入された状態で、シャーシ１１０内の直流電源から電力が供給される。
【００３９】
なお、ブレードサーバ１２０−１〜１２０−Ｎは、それぞれ、情報処理ユニットの一例であり、サーバ１００は、複数の情報処理ユニットを含む情報処理装置の一例である。
【００４０】
次に、図３を用いて、サーバ１００の回路構成について説明する。
【００４１】
図３は、実施の形態のサーバ１００の回路構成を示す図である。図４は、実施の形態のサーバ１００のブレードサーバ１２０−１〜１２０−Ｎに含まれる負荷回路の内部構成を示すブロック図である。
【００４２】
シャーシ１１０は、直流電源１１１、Ｎ対の端子１１２Ａ−１〜１１２Ａ−Ｎ、１１２Ｂ−１〜１１２Ｂ−Ｎ、及び配線１１３を含む。
【００４３】
直流電源１１１は、交流電源から整流回路で直流変換されることによって得られる直流電力を供給する電源、又は、バッテリ等の直流電力を供給する直流電源のいずれであってもよい。直流電源１１１の出力電圧は、例えば、ブレードサーバ１２０−１〜１２０−Ｎの定格電圧に設定されている。
【００４４】
端子１１２Ａ−１〜１１２Ａ−Ｎ、１１２Ｂ−１〜１１２Ｂ−Ｎは、それぞれ、図２に示すシャーシ１１０のＮ個の孔部内に一対ずつ配設される。端子１１２Ａ−１〜１１２Ａ−Ｎは、配線１１３を介して直流電源１１１の正極性端子に接続され、端子１１２Ｂ−１〜１１２Ｂ−Ｎは、配線１１３を介して直流電源１１１の負極性端子に接続されている。
【００４５】
ブレードサーバ１２０−１〜１２０−Ｎをシャーシ１１０のＮ個の孔部にそれぞれ嵌着すると、端子１２１Ａ−１〜１２１Ａ−Ｎ、１２１Ｂ−１〜１２１Ｂ−Ｎは、それぞれ、シャーシ１１０の端子１１２Ａ−１〜１１２Ａ−Ｎ、１１２Ｂ−１〜１１２Ｂ−Ｎに接続される。
【００４６】
配線１１３は、端子１１２Ａ−１〜１１２Ａ−Ｎを直流電源１１１の正極性端子に接続するとともに、端子１１２Ｂ−１〜１１２Ｂ−Ｎを直流電源１１１の負極性端子に接続している。
【００４７】
配線１１３は寄生インダクタンスと内部抵抗を有する。図３には、理解し易さの観点から、配線１１３の寄生インダクタンスを表す寄生インダクタ１１３Ａと、配線１１３の内部抵抗を表す抵抗器１１３Ｂを示す。寄生インダクタ１１３Ａと抵抗器１１３Ｂの合成インピーダンスは、配線１１３のインピーダンスを表す。
【００４８】
ブレードサーバ１２０−１〜１２０−Ｎは、それぞれ、一対の端子１２１Ａ−１〜１２１Ａ−Ｎ、１２１Ｂ−１〜１２１Ｂ−Ｎと、負荷回路１２２−１〜１２２−Ｎを含む。負荷回路１２２−１〜１２２−Ｎは、それぞれ、一対の電源端子１２２Ａ−１〜１２２Ａ−Ｎ、１２２Ｂ−１〜１２２Ｂ−Ｎを有する。
【００４９】
また、ブレードサーバ１２０−１〜１２０−Ｎは、さらに、それぞれ、キャパシタ１２３−１〜１２３−Ｎ、突入電流抑制回路１２４−１〜１２４−Ｎ、及びダンピング回路１２５−１〜１２５−Ｎを含む。
【００５０】
また、ブレードサーバ１２０−１〜１２０−Ｎは、さらに、それぞれ、電圧検出回路１２６−１〜１２６−Ｎ、遅延回路１２７−１〜１２７−Ｎ、及びＦＥＴ（Field Effect Transistor：電界効果トランジスタ）１２８−１〜１２８−Ｎを含む。
【００５１】
実施の形態では、以上のように、ブレードサーバ１２０−１〜１２０−Ｎの構成が同一である場合について説明する。
【００５２】
以下では、ブレードサーバ１２０−１〜１２０−Ｎを区別しない場合には、単にブレードサーバ１２０と称す。
【００５３】
この場合には、ブレードサーバ１２０が端子１２１Ａ、１２１Ｂ、負荷回路１２２、キャパシタ１２３、突入電流抑制回路１２４、ダンピング回路１２５、電圧検出回路１２６、遅延回路１２７、及びＦＥＴ１２８を含むものとして説明する。また、この場合には、シャーシ１１０の端子１１２Ａ−１、１１２Ｂ−１〜１１２Ａ−Ｎ、１１２Ｂ−Ｎについても区別を行わずに端子１１２Ａ、１１２Ｂと称し、負荷回路１２２−１〜１２２−Ｎの電源端子１２２Ａ−１〜１２２Ａ−Ｎ、１２２Ｂ−１〜１２２Ｂ−Ｎについても電源端子１２２Ａ、１２２Ｂと称す。
【００５４】
また、図３には、説明の便宜上、ブレードサーバ１２０−１、１２０−２、・・・、１２０−Ｎを示すが、ブレードサーバ１２０の数（Ｎ）は２以上であればよい。
【００５５】
ここで、ブレードサーバ１２０の内部構成について説明する。実施の形態のブレードサーバ１２０は、活線挿入時における端子１２１Ａ、１２１Ｂ間の電圧変動（共振）を抑制するものである。
【００５６】
活線挿入とは、シャーシ１１０に既に他のブレードサーバ１２０（例えば、ブレードサーバ１２０−２）が接続されている状態において、他のブレードサーバ１２０の電源を入れた状態で、ブレードサーバ１２０（例えば、ブレードサーバ１２０−１）をシャーシ１１０に接続することをいう。
【００５７】
ブレードサーバ１２０は、端子１２１Ａ、１２１Ｂ、負荷回路１２２、キャパシタ１２３、突入電流抑制回路１２４、ダンピング回路１２５、電圧検出回路１２６、遅延回路１２７、及びＦＥＴ１２８を含む。
【００５８】
端子１２１Ａ、１２１Ｂは、シャーシ１１０の端子１１２Ａ、１１２Ｂに挿抜可能な一対の端子であり、ブレードサーバ１２０が直流電力の供給を受けるための端子である。端子１２１Ａ、１２１Ｂは、それぞれ、負荷回路１２２の電源端子１２２Ａ、１２２Ｂに接続されている。なお、端子１２１Ａ、１２１Ｂ間の電圧をブレードサーバ１２０の入力電圧Ｖｉｎと称す。
【００５９】
負荷回路１２２は、図４に示すように、ＣＰＵ（Central Processing Unit：中央演算処理装置）５１、キャッシュ５２、メモリコントローラ５３、主記憶装置５４、及び補助記憶装置５５を含む。ＣＰＵ５１、キャッシュ５２、メモリコントローラ５３、主記憶装置５４、及び補助記憶装置５５は、例えば、専用のシステムバス５６で接続されている。なお、負荷回路１２２は、複数のＣＰＵ５１を含んでもよい。
【００６０】
キャッシュ５２は、ＣＰＵ５１が演算処理を行う際に必要なデータを一時的に格納するメモリであり、例えば、ＳＲＡＭ（Static Random Access Memory）で実現される。
【００６１】
メモリコントローラ５３は、ＣＰＵ５１の指令に基づき、メモリコントローラ５３と主記憶装置５４との間でデータの読み書きを行う際の制御を行う制御装置である。
【００６２】
なお、ＣＰＵ５１、キャッシュ５２、及びメモリコントローラ５３は、例えば、ＬＳＩ（Large Scale Integration：大規模集積回路）で実現される。
【００６３】
主記憶装置５４は、例えば、ＤＲＡＭ（Dynamic Random Access Memory：ダイナミックランダムアクセスメモリ）、又は、ＲＯＭ（Read Only Memory：読み出し専用メモリ）であり、補助記憶装置５５は、例えば、ハードディスクである。
【００６４】
また、負荷回路１２２は、外部装置との通信を行うためのデータ入出力ポート等を含んでいてもよい。
【００６５】
なお、負荷回路１２２は、ブレードサーバ１２０の演算処理を行う部分であればよく、図４に示す構成に限られるものではない。
【００６６】
キャパシタ１２３は、負荷回路１２２の電源端子１２２Ａ、１２２Ｂの間に接続されている第１キャパシタの一例である。キャパシタ１２３は、端子１２１Ａ、１２１Ｂから負荷回路１２２に供給される直流電力を安定させるために設けられている。
【００６７】
突入電流抑制回路１２４は、キャパシタ１２３の一方の端子（図３中における上側の端子）と、端子１２１Ａとの間に接続されている。突入電流抑制回路１２４は、ブレードサーバ１２０の端子１２１Ａ、１２１Ｂをシャーシ１１０の端子１１２Ａ、１１２Ｂに接続（活線挿入）した際に、キャパシタ１２３及び負荷回路１２２に突入電流が流入することを抑制するために設けられている。
【００６８】
突入電流抑制回路１２４は、Ｐ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）１３０（以下、ＦＥＴ１３０と称す）と、ゲート制御部１３１を含む。
【００６９】
ＦＥＴ１３０は、寄生容量を含むため、ここでは、説明の便宜上、ＦＥＴ１３０の寄生容量をキャパシタの記号を用いて符号１３０Ａで示し、寄生容量１３０Ａ以外のトランジスタの部分（以下、トランジスタ部と称す）を符号１３０Ｂで示す。
【００７０】
なお、ＦＥＴ１３０は、ダンピング回路１２５に並列な線路において、キャパシタ１２３及び寄生容量１２８Ａと直列に接続される第１電界効果トランジスタの一例であり、ゲート制御部１３１は、ＦＥＴ１３０のオン／オフを制御する第２制御部の一例である。
【００７１】
なお、ここでいうダンピング回路１２５に並列な線路とは、図３においてダンピング回路１２５よりも右側にあり、ＦＥＴ１２８及びキャパシタ１２３を含むコの字型の線路である。
【００７２】
ＦＥＴ１３０のトランジスタ部１３０Ｂは、ソースがＦＥＴ１２８のドレインに接続され、ドレインが負荷回路１２２の電源端子１２２Ａに接続され、ゲートがゲート制御部１３１の出力端子に接続されている。
【００７３】
ゲート制御部１３１は、入力端子が遅延回路１２７の出力端子に接続され、出力端子がＦＥＴ１３０のトランジスタ部１３０Ｂのゲートに接続されている。ゲート制御部１３１は、ブレードサーバ１２０をシャーシ１１０に接続する活線挿入から遅延回路１２７による遅延時間が経過した後に、ＦＥＴ１３０が緩やかにオンし始めるように、ＦＥＴ１３０のゲート電圧を制御する。ゲート制御部１３１の具体的な回路構成については後述する。
【００７４】
ダンピング回路１２５は、キャパシタ１４１と抵抗器１４２を含む。キャパシタ１４１と抵抗器１４２は、端子１２１Ａ、１２１Ｂの間で直列に接続されている。なお、例えば、キャパシタ１４１として、等価直列抵抗成分の大きい電解コンデンサ又はタンタルコンデンサ等を用いる場合は、ダンピング回路１２５は抵抗器１４２を含まなくてもよい。
【００７５】
ダンピング回路１２５は、ブレードサーバ１２０をシャーシ１１０に接続する活線挿入時に、配線１１３の寄生インダクタ１１３Ａ、キャパシタ１２３、及びＦＥＴ１３０の寄生容量１３０Ａで電圧変動（共振）が生じた場合に、電圧変動（共振）を緩衝させる緩衝回路の一例である。
【００７６】
端子１２１Ａ、１２１Ｂの間に共振による電圧変動が生じると、電圧の変動成分は、キャパシタ１４１と抵抗器１４２が直列接続されたダンピング回路１２５に流入し、抵抗器１４２で消費される。これにより、端子１２１Ａ、１２１Ｂ間の電圧変動（共振）が緩衝される。
【００７７】
電圧検出回路１２６は、ダンピング回路１２５の出力側（図３中、ダンピング回路１２５の右側）において、端子１２１Ａ、１２１Ｂ間の入力電圧Ｖｉｎを検出する電圧検出部の一例である。電圧検出回路１２６の出力端子は、遅延回路１２７の入力端子に接続されている。なお、電圧検出回路１２６は、ダンピング回路１２５の入力側（図３中、ダンピング回路１２５の左側）において、端子１２１Ａ、１２１Ｂ間の入力電圧Ｖｉｎを検出してもよい。
【００７８】
電圧検出回路１２６は、入力電圧Ｖｉｎが所定の電圧に達したことを検出すると、電圧上昇を検出したことを表す検出信号を出力する。検出信号は遅延回路１２７に入力される。なお、電圧検出回路１２６の詳細な構成については後述する。
【００７９】
遅延回路１２７は、入力端子が電圧検出回路１２６の出力端子に接続されており、出力端子がＦＥＴ１２８のゲートと、突入電流抑制回路１２４のゲート制御部１３１の入力端子に接続されている。
【００８０】
遅延回路１２７は、電圧検出回路１２６が出力する検出信号を所定時間遅延させて出力する遅延部の一例である。遅延回路１２７で遅延された検出信号は、ＦＥＴ１２８のゲートと、突入電流抑制回路１２４のゲート制御部１３１の入力端子に入力される。遅延回路１２７の詳細な構成及び所定時間については後述する。
【００８１】
なお、電圧検出回路１２６及び遅延回路１２７は、第１制御部の一例である。電圧検出回路１２６は、第１制御部に含まれる電圧検出部の一例であり、遅延回路１２７は、第１制御部に含まれる遅延部の一例である。
【００８２】
ＦＥＴ１２８は、ソース・ドレイン間に寄生容量を有する。ここでは、説明の便宜上、ＦＥＴ１２８を寄生容量１２８Ａと、トランジスタ部１２８Ｂとに分けて説明を行う。
【００８３】
寄生容量１２８Ａは、ＦＥＴ１２８のソース・ドレイン間の寄生容量であり、ダンピング回路１２５に並列な線路において、突入電流抑制回路１２４及びキャパシタ１２３と直列に接続される第２キャパシタの一例である。ここでいうダンピング回路１２５に並列な線路とは、図３においてダンピング回路１２５よりも右側にあり、突入電流抑制回路１２４及びキャパシタ１２３を含むコの字型の線路である。
【００８４】
寄生容量１２８Ａは、より具体的には、ダンピング回路１２５の一方の端子（図３中の上側の端子）とＦＥＴ１３０のソースとの間に接続されることにより、ダンピング回路１２５に並列な線路において突入電流抑制回路１２４及びキャパシタ１２３と直列に接続されている。
【００８５】
寄生容量１２８Ａは、ＦＥＴ１２８のソース・ドレイン間の寄生容量をキャパシタの記号を用いて表したものである。すなわち、実施の形態では、寄生容量１２８Ａは、ＦＥＴ１２８に含まれる寄生容量をキャパシタとして表したものである。
【００８６】
トランジスタ部１２８Ｂは、第２キャパシタの一例としての寄生容量１２８Ａと並列に接続されるスイッチの一例であるとともに、第２電界効果トランジスタの一例である。
【００８７】
ここでは、第２キャパシタの一例としての寄生容量１２８ＡがＦＥＴ１２８の寄生容量である形態について説明するが、寄生容量１２８Ａを含むＦＥＴ１２８の代わりに、キャパシタとスイッチを並列に接続したものを用いてもよい。この場合、例えば、スイッチとしてトランジスタを用い、トランジスタのコレクタ・エミッタ間に、キャパシタを接続するとともに、トランジスタのベースを遅延回路１２７の出力端子に接続すればよい。
【００８８】
なお、ここでは、突入電流抑制回路１２４がキャパシタ１２３の一方の端子（図３中における上側の端子）と端子１２１Ａとの間に接続されている形態について説明した。しかしながら、突入電流抑制回路１２４は、キャパシタ１２３の他方の端子（図３中における下側の端子）と、端子１２１Ｂとの間に接続されていてもよい。
【００８９】
また、以上では、ＦＥＴ１２８がダンピング回路１２５の一方の端子（図３中の上側の端子）とＦＥＴ１３０のソースとの間に接続される形態について説明した。しかしながら、ＦＥＴ１２８は、ダンピング回路１２５の他方の端子（図３中の下側の端子）とキャパシタ１２３との間に接続されていてもよい。この場合に、突入電流抑制回路１２４は、ダンピング回路１２５の一方の端子（図３中の上側の端子）とキャパシタ１２３の一方の端子（図３中の上側の端子）との間に挿入されてもよく、また、ＦＥＴ１２８とキャパシタ１２３の他方の端子（図３中の下側の端子）との間に接続されてもよい。
【００９０】
また、図３において、ＦＥＴ１２８と突入電流抑制回路１２４の位置を入れ替えてもよい。同様に、突入電流抑制回路１２４とＦＥＴ１２８をこの順でダンピング回路１２５の他方の端子（図３中の下側の端子）と、キャパシタ１２３の他方の端子（図３中の下側の端子）との間に配設してもよい。
【００９１】
いずれの場合であっても、ＦＥＴ１２８は、ダンピング回路１２５に並列な線路において、突入電流抑制回路１２４及びキャパシタ１２３と直列に接続されることになる。
【００９２】
次に、図５を用いて、ブレードサーバ１２０のより詳細な回路構成について説明する。
【００９３】
図５は、実施の形態のブレードサーバの詳細な回路構成を示す図である。
【００９４】
図５には、ブレードサーバ１２０の電圧検出回路１２６、遅延回路１２７、及びゲート制御部１３１の詳細な回路構成を示す。
【００９５】
電圧検出回路１２６は、抵抗器１５０、１５１、１５２、ツェナーダイオード１５３、及びコンパレータ１５４を含む。
【００９６】
抵抗器１５０及び１５１は、入力電圧Ｖｉｎを分圧する分圧抵抗であり、抵抗器１５０の一方の端子（図５中の上側の端子）は端子１２１Ａに接続され、抵抗器１５１の他方の端子（図５中の下側の端子）は端子１２１Ｂに接続されている。抵抗器１５０の他方の端子（図５中の下側の端子）と、抵抗器１５１の一方の端子（図５中の上側の端子）とを接続する中点は、コンパレータ１５４の非反転入力端子に接続されている。
【００９７】
抵抗器１５２及びツェナーダイオード１５３は、抵抗器１５０及び１５１と並列に接続されている。抵抗器１５２は、一方の端子（図５中の上側の端子）が端子１２１Ａに接続され、他方の端子（図５中の下側の端子）はツェナーダイオード１５３の出力端子に接続されている。
【００９８】
ツェナーダイオード１５３は、入力端子が端子１２１Ｂに接続され、出力端子が抵抗器１５２の他方の端子（図５中の下側の端子）に接続されている。すなわち、ツェナーダイオード１５３は、端子１２１Ｂの側から抵抗器１５２の他方の端子（図５中の下側の端子）の方向の整流方向を有する。
【００９９】
抵抗器１５２の他方の端子とツェナーダイオード１５３の出力端子との接続点は、コンパレータ１５４の反転入力端子に接続されている。ツェナーダイオード１５３は、コンパレータ１５４における比較用の基準電圧を生成している。
【０１００】
コンパレータ１５４は、非反転入力端子が抵抗器１５０及び１５１の中点に接続され、反転入力端子が抵抗器１５２の他方の端子（図５中の下側の端子）とツェナーダイオード１５３の出力端子との接続点に接続されている。コンパレータ１５４の出力端子は、遅延回路１２７に接続されている。
【０１０１】
抵抗器１５０及び１５１で入力電圧Ｖｉｎが分圧されて非反転入力端子に入力される電圧値が、ツェナーダイオード１５３から反転入力端子に入力される基準電圧を上回ると、コンパレータ１５４の出力はＬレベルからＨレベルに反転する。コンパレータ１５４から出力されるＨレベルの信号は、入力電圧Ｖｉｎが所定電圧まで上昇したことを表す検出信号であり、電圧検出回路１２６の出力信号である。
【０１０２】
遅延回路１２７は、抵抗器１５５、キャパシタ１５６、コンパレータ１５７、抵抗器１５８、１５９、トランジスタ１６０、及び抵抗器１６１、１６２を含む。
【０１０３】
抵抗器１５５は、キャパシタ１５６と直列に接続されている。抵抗器１５５及びキャパシタ１５６は、電圧検出回路１２６の抵抗器１５０及び１５１と、抵抗器１５２及びツェナーダイオード１５３と並列に接続されている。抵抗器１５５及びキャパシタ１５６の接続点は、電圧検出回路１２６のコンパレータ１５４の出力端子に接続されるとともに、コンパレータ１５７の非反転入力端子に接続されている。
【０１０４】
キャパシタ１５６は、抵抗器１５５と直列に接続されている。キャパシタ１５６は、一端（図５中の上側の端子）が抵抗器１５５に接続されるとともに、他端（図５中の下側の端子）が端子１２１Ｂに接続されている。
【０１０５】
キャパシタ１５６は、電圧検出回路１２６のコンパレータ１５４から遅延回路１２７に入力されるＨレベルの信号を所定時間遅延させる遅延時間を設定する。
【０１０６】
コンパレータ１５７は、非反転入力端子が抵抗器１５５とキャパシタ１５６との接続点に接続されており、反転入力端子が電圧検出回路１２６の抵抗器１５２とツェナーダイオード１５３との接続点に接続されている。コンパレータ１５７の反転入力端子には、電圧検出回路１２６のツェナーダイオード１５３から基準電圧が入力される。
【０１０７】
また、コンパレータ１５７の出力端子は、抵抗器１５９の他方の端子（図５中の下側の端子）と、突入電流抑制回路１２４に接続されている。
【０１０８】
抵抗器１５８及び１５９は、直列に接続されている。抵抗器１５８の一方の端子（図５中の上側の端子）は、端子１２１Ａと、トランジスタ１６０のエミッタとに接続されている。また、抵抗器１５８の他方の端子（図５中の下側の端子）は、抵抗器１５９の一方の端子（図５中の上側の端子）と、トランジスタ１６０のベースに接続されている。すなわち、抵抗器１５８は、トランジスタ１６０のベース・エミッタ間に接続されている。
【０１０９】
抵抗器１５９は、一方の端子（図５中の上側の端子）が抵抗器１５８の他方の端子と、トランジスタ１６０のベースとに接続され、他方の端子（図５中の下側の端子）がコンパレータ１５７の出力端子に接続されている。
【０１１０】
トランジスタ１６０は、ｐｎｐ型のトランジスタであり、ベースが抵抗器１５８及び１５９の中点に接続され、エミッタが端子１２１Ａと、抵抗器１５８の一方の端子（図５中の上側の端子）とに接続され、ベースが抵抗器１６１及び１６２の中点に接続されている。
【０１１１】
抵抗器１６１、１６２は直列に接続されている。抵抗器１６１の一方の端子（図５中の上側の端子）は、端子１２１Ａと、トランジスタ１６０のエミッタとに接続されている。抵抗器１６１の他方の端子（図５中の下側の端子）は、抵抗器１６２の一方の端子（図５中の上側の端子）と、トランジスタ１６０のコレクタと、ＦＥＴ１２８のゲートとに接続されている。すなわち、抵抗器１６１は、トランジスタ１６０のエミッタ・コレクタ間に接続されている。
【０１１２】
抵抗器１６２の一方の端子（図５中の上側の端子）は、抵抗器１６１の他方の端子（図５中の下側の端子）と、トランジスタ１６０のコレクタと、ＦＥＴ１２８のゲートとに接続されている。抵抗器１６２の他方の端子（図５中の下側の端子）は、端子１２１Ｂに接続されている。すなわち、抵抗器１６１及び１６２の中点は、ＦＥＴ１２８のゲートに接続されている。
【０１１３】
電圧検出回路１２６のコンパレータ１５４からＨレベルの信号が遅延回路１２７に入力されると、キャパシタ１５６が充電され、両端間の電圧が徐々に上昇する。キャパシタ１５６の両端間の電圧が基準電圧を超えると、コンパレータ１５７の出力はＬレベルからＨレベルに反転する。
【０１１４】
ここで、このようにキャパシタ１５６の充電を開始してから、キャパシタ１５６の両端間の電圧が基準電圧を超えるまでに掛かる時間は、電圧検出回路１２６から遅延回路１２７に入力されるＨレベルの信号を遅延させる遅延時間に設定されている。
【０１１５】
遅延時間の設定は、例えば、コンパレータ１５４から出力されるＨレベルの信号の信号レベル（電圧）と、キャパシタ１５６の容量との関係に基づいて設定すればよい。
【０１１６】
コンパレータ１５７の出力信号がＨレベルになると、ｐｎｐ型のトランジスタ１６０はオフになる。
【０１１７】
トランジスタ１６０がオンの状態では、ＦＥＴ１２８のゲート・ソース間が短絡されているため、ＦＥＴ１２８はオフである。トランジスタ１６０がオフになると、ＦＥＴ１２８のゲート・ソース間には抵抗器１６１による電圧が掛かるため、ＦＥＴ１２８はオンになる。
【０１１８】
すなわち、ＦＥＴ１２８は、端子１２１Ａ、１２１Ｂがシャーシ１１０の端子１１２Ａ、１１２Ｂに接続（活線挿入）された後に、所定の遅延時間が経過した後にオンになる。
【０１１９】
突入電流抑制回路１２４は、ＦＥＴ１３０と、ゲート制御部１３１を含む。ゲート制御部１３１は、抵抗器１６３、１６４、トランジスタ１６５、抵抗器１６６、１６７、及びキャパシタ１６８を含む。
【０１２０】
抵抗器１６３及び１６４は直列に接続されている。抵抗器１６３の一方の端子（図５中の上側の端子）は、端子１２１Ａ、トランジスタ１６５のエミッタ、抵抗器１６６の一方の端子（図５中の上側の端子）、及びキャパシタ１６８の一端（図５中の上側の端子）に接続されている。抵抗器１６３の他方の端子（図５中の下側の端子）は、抵抗器１６４の一方の端子（図５中の上側の端子）と、トランジスタ１６５のベースとに接続されている。すなわち、抵抗器１６３は、トランジスタ１６５のエミッタ・ベース間に接続されている。
【０１２１】
抵抗器１６４の一方の端子（図５中の上側の端子）は、抵抗器１６４の他方の端子（図５中の下側の端子）と、トランジスタ１６５のベースとに接続されている。抵抗器１６４の他方の端子（図５中の下側の端子）は、遅延回路１２７のコンパレータ１５７の出力端子に接続されている。
【０１２２】
トランジスタ１６５は、ｐｎｐ型のトランジスタであり、ベースが抵抗器１６４を介して遅延回路１２７のコンパレータ１５７の出力端子に接続され、エミッタがＦＥＴ１２８のドレインに接続され、コレクタが抵抗器１６６及び１６７の中点に接続されている。
【０１２３】
抵抗器１６６、１６７は直列に接続されている。抵抗器１６６は、一方の端子（図５中の上側の端子）がＦＥＴ１２８のドレインと、トランジスタ１６５のエミッタとに接続に接続されている。抵抗器１６６の他方の端子（図５中の下側の端子）は、トランジスタ１６５のコレクタ、抵抗器１６７の一方の端子（図５中の上側の端子）、キャパシタ１６８の他端（図５中の下側の端子）、及びＦＥＴ１３０のゲートに接続されている。抵抗器１６６は、トランジスタ１６５のエミッタ・コレクタ間に接続されている。
【０１２４】
抵抗器１６７の一方の端子（図５中の上側の端子）は、トランジスタ１６５のコレクタ、抵抗器１６６の他方の端子（図５中の下側の端子）、キャパシタ１６８の他端（図５中の下側の端子）、及びＦＥＴ１３０のゲートに接続されている。抵抗器１６７の他方の端子（図５中の下側の端子）は、端子１２１Ｂに接続されている。
【０１２５】
抵抗器１６６及び１６７の中点は、ＦＥＴ１３０のゲートに接続されている。
【０１２６】
キャパシタ１６８は、抵抗器１６６と並列に接続されている。すなわち、キャパシタ１６８の一端（図５中の上側の端子）は、抵抗器１６６の一方の端子（図５中の上側の端子）とトランジスタ１６５のエミッタに接続されている。また、キャパシタ１６８の他端（図５中の下側の端子）は、トランジスタ１６５のコレクタと、抵抗器１６６及び１６７の中点とに接続されている。
【０１２７】
キャパシタ１６８は、遅延回路１２７のコンパレータ１５７からＨレベルの信号がトランジスタ１６５のベースに入力されてトランジスタ１６５がオフにされた後に、ＦＥＴ１３０のゲート電圧を徐々に上昇させるために設けられている。これにより、ＦＥＴ１３０は緩やかにオンになり、この結果、キャパシタ１２３及び負荷回路１２２への突入電流の流入が抑制される。
【０１２８】
遅延回路１２７のコンパレータ１５７の出力がＬレベルからＨレベルに反転すると、トランジスタ１６５がオフになり、キャパシタ１６８が徐々に充電される。トランジスタ１６５がオンの状態では、ＦＥＴ１３０のゲート・ソース間はトランジスタ１６５によって短絡されているため、ＦＥＴ１３０はオフである。
【０１２９】
トランジスタ１６５がオフにされ、キャパシタ１６８が充電されることによってＦＥＴ１３０のゲート・ソース間に電圧が徐々に掛かると、ＦＥＴ１３０は徐々に（緩やかに）オンになる。これにより、キャパシタ１２３及び負荷回路１２２への突入電流の流入が抑制される。
【０１３０】
次に、図６を用いて、実施の形態のブレードサーバ１２０の活線挿入時の動作について説明する。
【０１３１】
図６は、実施の形態のブレードサーバ１２０の活線挿入時における各部位の電圧の時間変化を示す特性図である。
【０１３２】
図６（ａ）は抵抗器１５１の両端間の電圧の時間変化を表し、（ｂ）はコンパレータ１５４の出力電圧の時間変化を表し、（ｃ）はキャパシタ１５６の両端間電圧の時間変化を表し、（ｄ）はコンパレータ１５７の出力電圧の時間変化を表す。
【０１３３】
図６（ｅ）はＦＥＴ１２８のソース・ドレイン間の電圧の時間変化を表し、（ｆ）は抵抗器１６７の両端間の電圧の時間変化を表し、（ｇ）はＦＥＴ１３０のソース・ドレイン間の電圧の時間変化を表し、（ｈ）はキャパシタ１２３の両端間の電圧の時間変化を表す。
【０１３４】
時刻ｔ＝０においてブレードサーバ１２０の端子１２１Ａ、１２１Ｂがシャーシ１１０の端子１１２Ａ、１１２Ｂに接続（活線挿入）されると、端子１２１Ａ、１２１Ｂ間の電圧が上昇し、抵抗器１５０及び１５１によって分圧される電圧値が上昇する。
【０１３５】
これにより、図６（ａ）に示すように抵抗器１５１の両端間電圧が、時刻ｔ＝０で上昇し始めた後に、時刻ｔ１でツェナーダイオード１５３による基準電圧を上回ると、図６（ｂ）に示すように、コンパレータ１５４の出力信号がＬレベルからＨレベルに反転する。
【０１３６】
コンパレータ１５４の出力信号がＨレベルになると、キャパシタ１５６の充電が始まる。このため、図６（ｃ）に示すように、キャパシタ１５６の両端間電圧は、時刻ｔ１から徐々に上昇し始める。
【０１３７】
図６（ｃ）に示すように、時刻ｔ２において、キャパシタ１５６の両端間電圧がツェナーダイオード１５３による基準電圧を上回ると、図６（ｄ）に示すように、コンパレータ１５７の出力信号がＬレベルからＨレベルに反転する。
【０１３８】
すなわち、コンパレータ１５４のＨレベルの出力信号は、キャパシタ１５６によって（ｔ２−ｔ１）時間だけ遅延されてコンパレータ１５７から出力されることになる。すなわち、遅延回路１２７における遅延時間は、ｔ２−ｔ１である。
【０１３９】
コンパレータ１５７の出力信号がＨレベルになると、トランジスタ１６０がオフになり、ＦＥＴ１２８がオンになる。このため、図６（ｅ）に示すように、ＦＥＴ１２８のソース・ドレイン間の電圧はＶｄｓ１から０（Ｖ）まで低下する。
【０１４０】
また、コンパレータ１５７の出力信号がＨレベルになると、トランジスタ１６５がオフになる。このため、ＦＥＴ１３０のゲート・ソース間に接続されているキャパシタ１６８が徐々に充電され始め、これにより、図６（ｆ）に示すように、時刻ｔ２から抵抗器１６７の両端間電圧がＶαから徐々に低下し始める。
【０１４１】
キャパシタ１６８が徐々に充電され始めると、ＦＥＴ１３０のソースに対するゲートの電圧が徐々に低下し始めるため、ＦＥＴ１３０は徐々に（緩やかに）オンになる。このため、図６（ｇ）に示すように、ＦＥＴ１３０のソース・ドレイン間電圧は、時刻ｔ２においてＶｄｓ２から徐々に低下し始める。
【０１４２】
この結果、図６（ｈ）に示すように、キャパシタ１２３の両端間電圧は、時刻ｔ２から徐々に上昇し始め、ＦＥＴ１３０が完全にオンになる時刻ｔ３あたりで、電圧Ｖβに到達する。
【０１４３】
以上、実施の形態のブレードサーバ１２０は、活線挿入時にＦＥＴ１２８及びＦＥＴ１３０がオフにされるため、遅延回路１２７よりも右側では、ＦＥＴ１２８の寄生容量１２８Ａ、ＦＥＴ１３０の寄生容量１３０Ａ、及びキャパシタ１２３の合成インピーダンスが大きい状態になっている。
【０１４４】
ＦＥＴ１２８を設けることにより、ＦＥＴ１２８を含まない場合のＦＥＴ１３０の寄生容量１３０Ａとキャパシタ１２３との合成インピーダンスよりも、寄生容量１３０Ａ及びキャパシタ１２３にＦＥＴ１２８の寄生容量１２８Ａを加えた合成インピーダンスの方が大きくなる。
【０１４５】
実施の形態のブレードサーバ１２０では、活線挿入時における遅延回路１２７よりも右側の回路の合成インピーダンスが、ダンピング回路１２５のインピーダンスよりも大きくなるようにＦＥＴ１２８Ａの寄生容量１２８Ａを設定する。
【０１４６】
すなわち、ダンピング回路１２５のインピーダンスを寄生容量１２８Ａ、１３０Ａ、及びキャパシタ１２３の合成インピーダンスよりも低く設定している。
【０１４７】
このため、活線挿入時に、寄生インダクタ１１３Ａと、寄生容量１２８Ａ、１３０Ａ、及びキャパシタ１２３とによって端子１２１Ａ、１２１Ｂ間に電圧変動（共振）が生じても、ダンピング回路１２５で電圧変動（共振）を緩衝することができる。
【０１４８】
これは、寄生容量１２８Ａ、１３０Ａ、及びキャパシタ１２３の合成インピーダンスよりもダンピング回路１２５のインピーダンスを低く設定することにより、電圧変動（共振）によって生じる電流がダンピング回路１２５に流れやすい状況になり、抵抗器１４２で消費されるからである。
【０１４９】
また、活線挿入時から遅延回路１２７による所定時間（ｔ２）が経過すると、ＦＥＴ１２８をオンにするとともに、突入電流抑制回路１２４のＦＥＴ１３０を緩やかにオンにする。
【０１５０】
これにより、活線挿入時から所定時間（ｔ２）が経過すると、緩やかにオンにされるＦＥＴ１３０によってキャパシタ１２３及び負荷回路１２２への突入電流の流入が抑制され、キャパシタ１２３は緩やかに充電される。
【０１５１】
このため、活線挿入時の電圧変動（共振）を抑制するとともに、その後におけるキャパシタ１２３及び負荷回路１２２への突入電流の流入を抑制できる。
【０１５２】
従って、活線挿入時にシャーシ１１０に既に接続されている他のブレードサーバ１２０の負荷回路１２２の誤動作又は損傷等を抑制できるとともに、活線挿入後にブレードサーバ１２０において安定的な動作を確保することができる。
【０１５３】
次に、図７を用いて、実施の形態のブレードサーバ１２０のダンピング回路１２５のインピーダンスと、寄生容量１２８Ａ、１３０Ａ、及びキャパシタ１２３の合成インピーダンスの周波数特性について説明する。
【０１５４】
図７は、実施の形態のブレードサーバ１２０のダンピング回路１２５のインピーダンスと、寄生容量１２８Ａ、１３０Ａ、及びキャパシタ１２３の合成インピーダンスの周波数特性のシミュレーション結果を示す図である。このシミュレーション結果は、回路シミュレータ（ＳＰＩＣＥ）によって得たものである。
【０１５５】
なお、図７には、比較用に、ＦＥＴ１２８を含まないブレードサーバにおける寄生容量１３０Ａとキャパシタ１２３の合成インピーダンスの周波数特性を示す。
【０１５６】
図７には、実線で寄生容量１２８Ａ、１３０Ａ、及びキャパシタ１２３の合成インピーダンスの周波数特性を示し、破線で比較用の寄生容量１３０Ａとキャパシタ１２３の合成インピーダンスの周波数特性を示し、一点鎖線でダンピング回路１２５のインピーダンスを示す。
【０１５７】
なお、図７は、横軸を周波数（ＭＨｚ）、縦軸をインピーダンス（Ω）とし、横軸のみを対数表示とする片対数グラフでインピーダンスの周波数特性を示す。シミュレーションでは、周波数の範囲を１ＭＨｚから１００ＭＨｚに設定し、インピーダンスの範囲を０Ωから２０Ωに設定した。
【０１５８】
図７に示すシミュレーション結果は、シャーシ１１０の配線１１３の寄生インダクタ１１３Ａのインダクタンスを１００ｎＨ、内部抵抗を表す抵抗器１１３Ｂの抵抗値を１０ｍΩに設定した条件で行った。
【０１５９】
寄生容量１２８Ａ、１３０Ａ、及びキャパシタ１２３の合成インピーダンスの周波数特性は、寄生容量１２８Ａのキャパシタンスを５００ｐＦ、寄生容量１３０Ａのキャパシタンスを５０００ｐＦ、キャパシタ１２３のキャパシタンスを１００μＦに設定して得た。
【０１６０】
破線で示す比較用の合成インピーダンスの周波数特性は、寄生容量１３０Ａのキャパシタンスを５０００ｐＦ、キャパシタ１２３のキャパシタンスを１００μＦに設定して得た。すなわち、比較用の合成インピーダンスの周波数特性は、実施の形態のブレードサーバ１２０からＦＥＴ１２８（及び寄生容量１２８Ａ）を取り除いたブレードサーバで得た周波数特性である。
【０１６１】
また、ダンピング回路１２５のインピーダンスの周波数特性は、キャパシタ１４１のキャパシタンスを１μＦ、抵抗器１４２の抵抗値を１０Ωに設定して得た。
【０１６２】
図７に示すように、実線で示す寄生容量１２８Ａ、１３０Ａ、及びキャパシタ１２３の合成インピーダンスの周波数特性は、約１５ＭＨｚで約２０Ωであり、周波数の上昇とともに減少して、約１００ＭＨｚで約０Ωであった。
【０１６３】
また、比較用にＦＥＴ１２８を取り除いたブレードサーバの合成インピーダンスの周波数特性は、約５ＭＨｚで約２０Ωであり、周波数の上昇とともに減少して約３２ＭＨｚで０Ωになり、その後周波数の上昇とともに再び増大して約１００ＭＨｚで約３．５Ωであった。
【０１６４】
実線と破線のインピーダンスの周波数特性を比較することにより、ＦＥＴ１２８を挿入して寄生容量１２８Ａを加えることにより、合成インピーダンスが飛躍的に増大することが分かった。
【０１６５】
また、ダンピング回路１２５のインピーダンスは、略一定であり、約１０Ωであった。
【０１６６】
図７より、寄生容量１２８Ａ、１３０Ａ、及びキャパシタ１２３の合成インピーダンスは、約３２ＭＨｚまでの広範囲にわたってダンピング回路１２５のインピーダンスよりも大きいことが分かる。
【０１６７】
一方、比較用の寄生容量１３０Ａとキャパシタ１２３の合成インピーダンスは、ダンピング回路１２５のインピーダンスよりも大きい範囲が、約３．２ＭＨｚまでに限られている。
【０１６８】
例えば、シャーシ１１０の小型化によって配線１１３の線路長が短くなると、寄生インダクタ１１３Ａのインダクタンスの値が小さくなることにより、寄生インダクタ１１３Ａとブレードサーバ１２０内のキャパシタ成分とによって生じる共振の周波数は上昇する。
【０１６９】
シャーシ１１０の小型化は、今後益々進む傾向にあるため、寄生インダクタ１１３Ａのインダクタンスの値は小さくなり、共振周波数は上昇する傾向にある。
【０１７０】
ダンピング回路１２５のインピーダンスが、遅延回路１２７より右側の回路の合成インピーダンスよりも大きいと、活線挿入したブレードサーバ１２０の端子１２１Ａ、１２１Ｂ間の電圧変動（共振）をダンピング回路１２５で緩衝しきれなくなる。これは、共振による電力が寄生容量１２８Ａ、１３０Ａ、及びキャパシタ１２３に流入して共振が生じてしまうためである。
【０１７１】
このような場合、シャーシ１１０に既に接続されている他のブレードサーバ１２０に電圧変動が伝搬し、他のブレードサーバ１２０の負荷回路１２２等の誤動作又は損傷等に繋がる場合がある。
【０１７２】
図７に破線で示すように、比較用の寄生容量１３０Ａとキャパシタ１２３の合成インピーダンスは、共振周波数が約３．２ＭＨｚに達すると、活線挿入時に電圧変動（共振）が生じ、電圧変動（共振）は共振周波数が高くなるほど大きくなる。
【０１７３】
これに対して、実施の形態のブレードサーバ１２０では、寄生容量１２８Ａ、１３０Ａ、及びキャパシタ１２３の合成インピーダンスは、図７に実線で示すように、約３２ＭＨｚまでダンピング回路１２５のインピーダンスよりも大きい。
【０１７４】
従って、実施の形態のブレードサーバ１２０では、ブレードサーバ１２０を活線挿入しても、共振周波数が約３２ＭＨｚより低ければ、端子１２１Ａ、１２１Ｂ間に電圧変動（共振）が生じることはない。これは、比較用にＦＥＴ１２８を取り除いたブレードサーバよりも、周波数において１０倍のマージンがあることになる。
【０１７５】
従って、実施の形態のブレードサーバ１２０によれば、シャーシ１１０の小型化（配線１１３の短縮化）が進んでも、活線挿入時に電圧変動（共振）の発生を抑制することができる。
【０１７６】
また、上述の周波数における１０倍のマージンは、ＦＥＴ１２８の寄生容量１２８Ａのキャパシタンスを、ＦＥＴ１３０の寄生容量１３０Ａのキャパシタンスの１／１０に設定したことによって実現されている。
【０１７７】
キャパシタ１２３のキャパシタンスよりも寄生容量１３０Ａのキャパシタンスの方が圧倒的に小さく、また、寄生容量１３０Ａのキャパシタンスよりも寄生容量１２８Ａのキャパシタンスの方が小さい。
【０１７８】
このため、遅延回路１２７よりも右側の回路の合成インピーダンスは、寄生容量１３０Ａよりもキャパシタンスの小さい寄生容量１２８Ａのキャパシタンスによって決まる。
【０１７９】
従って、寄生容量１２８Ａのキャパシタンスを、寄生容量１３０Ａのキャパシタンスの１／１０に設定すれば、合成容量が１／１０になり、周波数におけるマージンを１０倍にすることができる。
【０１８０】
以上より、シャーシ１１０の小型化による配線１１３の短縮化に合わせて、ＦＥＴ１２８のサイズを設定すれば、活線挿入時における電圧変動（共振）を抑制したブレードサーバ１２０と、ブレードサーバ１２０を含むサーバ１００を提供することができる。
【０１８１】
なお、寄生容量１２８Ａのキャパシタンスは、寄生容量１３０Ａのキャパシタンスよりも小さいことが望ましいが、必ずしも寄生容量１３０Ａのキャパシタンスより小さくなくてもよい。
【０１８２】
寄生容量１２８Ａを加えることにより、寄生容量１２８Ａ、１３０Ａ、及びキャパシタ１２３の合成インピーダンスが、寄生容量１２８Ａとキャパシタ１２３の合成インピーダンスよりも大きくなればよい。このため、端子１２１Ａ、１２１Ｂ間の電圧変動（共振）を抑制できるのであれば、寄生容量１２８Ａのキャパシタンスは、寄生容量１３０Ａのキャパシタンスよりも大きくてもよい。
【０１８３】
なお、最後に、図８を用いて、比較用にＦＥＴ１２８を取り除いたブレードサーバをシャーシ１１０に活線挿入した場合の端子１２１Ａ、１２１Ｂ間の電圧変動（共振）について説明する。
【０１８４】
図８は、比較用のブレードサーバにおける電圧変動（共振）を示す特性図である。
【０１８５】
図８に示す特性は、寄生インダクタ１１３Ａのインダクタンスを１００ｎＨ、内部抵抗を表す抵抗器１１３Ｂの抵抗値を１０ｍΩ、寄生容量１３０Ａのキャパシタンスを５０００ｐＦ、キャパシタ１２３のキャパシタンスを１００μＦに設定して得た。
【０１８６】
なお、端子１２１Ａ、１２１Ｂ間にシャーシ１１０の端子１１２Ａ、１１２Ｂから供給される直流電圧は、比較用のブレードサーバの定格電圧である５．０（Ｖ）である。
【０１８７】
図８に示すように、時刻ｔ１０でシャーシ１１０に比較用のブレードサーバを活線挿入すると、電圧変動が生じ、最大で７．０（Ｖ）まで上昇した。その後、共振が続き、時刻ｔ１１で収束した。時刻ｔ１０から時刻ｔ１１までの間の時間は、０．５５μ秒であった。
【０１８８】
このような電圧変動（共振）が生じると、ブレードサーバの定格電圧を大きく上回ってしまい、負荷回路１２２の誤動作又は損傷等が生じる場合がある。
【０１８９】
これに対して、実施の形態のブレードサーバ１２０は、ＦＥＴ１２８の寄生容量１２８Ａにより、活線挿入時に遅延回路１２７よりも右側の回路の合成インピーダンスをダンピング回路１２５のインピーダンスよりも大きくできる。
【０１９０】
このため、実施の形態のブレードサーバ１２０によれば、活線挿入時の電圧変動（共振）の発生を効果的に抑制することができる。
【０１９１】
また、活線挿入時の電圧変動（共振）を抑制した後には、突入電流抑制回路１２４のＦＥＴ１３０を緩やかにオンにするため、キャパシタ１２３及び負荷回路１２２への突入電流の流入を抑制できる。
【０１９２】
従って、実施の形態のブレードサーバ１２０によれば、活線挿入時にシャーシ１１０に既に接続されている他のブレードサーバ１２０の負荷回路１２２の誤動作又は損傷等を抑制できるとともに、活線挿入後における安定的な動作を確保することができる。
【０１９３】
なお、図８に示すように、電圧変動（共振）は約０．５μ秒程度で収束しているので、遅延回路１２７による遅延時間は、例えば、０．５μ秒程度に設定すればよい。
【０１９４】
また、従来は、ダンピング回路のインピーダンスの設定が容易ではない場合があった。これに対して、実施の形態のブレードサーバ１２０では、寄生容量１２８Ａを有するＦＥＴ１２８の追加により、寄生容量１３０Ａ及びキャパシタ１２３の合成インピーダンスが増大するため、ダンピング回路１２５のインピーダンスの設定は従来よりも容易になる。
【０１９５】
また、従来は、電圧変動（共振）に耐えるために耐圧性能の高い素子を用いることが行われていたが、実施の形態のブレードサーバ１２０によれば、ＦＥＴ１２８の追加によって活線挿入時の電圧変動（共振）を抑制できるとともに、キャパシタ１２３への突入電流の流入を抑制できる。
【０１９６】
このため、従来のように耐圧性能の高い素子を用いる必要はなく、低コスト化を図ることができる。
【０１９７】
また、実施の形態のブレードサーバ１２０は、従来のように耐圧性能の高い素子を用いる必要がないため、微細化の進んだ集積回路を負荷回路１２２に用いることができ、ブレードサーバ１２０及びサーバ１００の高性能化を図ることができる。
【０１９８】
また、従来は、活線挿入時の電圧変動（共振）を抑制するために、配線の抵抗成分の増大、ブレードサーバへの抵抗器の追加、抵抗器の両端を短絡するスイッチの追加等が行われることがあった。
【０１９９】
これに対して、実施の形態のブレードサーバ１２０では、抵抗成分の増大、抵抗器の追加、抵抗器の両端を短絡するスイッチの追加等を必要としない。このため、電力損失の増大、電圧降下等の問題は生じず、効率的に電圧変動（共振）を抑制することができる。
【０２００】
なお、以上では、ブレードサーバ１２０−１〜１２０−Ｎの構成が同一である形態について説明したが、ブレードサーバ１２０−１〜１２０−Ｎの構成は異なっていてもよい。例えば、負荷回路１２２−１〜１２２−Ｎの処理速度又はメモリの容量は異なっていてもよい。
【０２０１】
また、ダンピング回路１２５−１〜１２５−Ｎのキャパシタ１４１のキャパシタンスと抵抗器１４２の抵抗値は、ブレードサーバ１２０−１〜１２０−Ｎによって異なっていてもよい。
【０２０２】
また、ＦＥＴ１２８−１〜１２８−Ｎの寄生容量１２８Ａのキャパシタンスは、ブレードサーバ１２０−１〜１２０−Ｎによって異なっていてもよい。例えば、ＦＥＴ１２８−１〜１２８−Ｎのサイズを変えることによって寄生容量１２８Ａのキャパシタンスが異なるようにしてもよい。
【０２０３】
また、以上では、ＦＥＴ１２８−１〜１２８−ＮとしてＰＭＯＳＦＥＴを用いる形態について説明したが、ゲートへの印加電圧を変更することにより、ＮＭＯＳＦＥＴを用いてもよい。
【０２０４】
また、以上では、トランジスタ１６０及び１６５としてｐｎｐ型のトランジスタを用いる形態について説明したが、ベースへの印加電圧を変更することにより、ｎｐｎ型のトランジスタを用いてもよい。
【０２０５】
以上、本発明の例示的な実施の形態の情報処理ユニット、及び、情報処理装置について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
以上の実施の形態に関し、さらに以下の付記を開示する。
（付記１）
負荷回路と、
直流電源に挿抜可能な一対の端子と、
前記負荷回路の電源端子間に接続される第１キャパシタと、
前記一対の端子を介して前記直流電源から前記第１キャパシタに流入する突入電流を抑制する突入電流抑制回路と、
前記一対の端子間に接続され、前記一対の端子間での電圧変動を緩衝する緩衝回路と、
前記緩衝回路に並列な線路において前記突入電流抑制回路及び前記第１キャパシタと直列に接続される第２キャパシタと、
前記第２キャパシタと並列に接続されるスイッチと、
前記一対の端子を前記直流電源に接続する活線挿入時から所定時間経過後に前記スイッチをオンにする第１制御部と
を含む、情報処理ユニット。
（付記２）
前記第１制御部は、
前記一対の端子間の電圧が所定電圧まで上昇したことを検出すると、電圧上昇を検出したことを表す検出信号を出力する電圧検出部と、
前記電圧検出部の検出信号を前記所定時間遅延させて出力する遅延部と
を有し、
前記スイッチは、前記遅延部から出力される検出信号によってオンにされる、付記１記載の情報処理ユニット。
（付記３）
前記突入電流抑制回路は、
前記第１キャパシタと前記第２キャパシタとの間に接続される第１電界効果トランジスタと、
前記第１電界効果トランジスタのオン／オフを制御する第２制御部と
を有し、前記第２制御部は、前記遅延部から前記検出信号が入力されると、前記第１電界効果トランジスタを緩やかにオンにする、付記２記載の情報処理ユニット。
（付記４）
前記スイッチは、第２電界効果トランジスタであり、前記第２キャパシタは、前記第２電界効果トランジスタの電流入力端子と電流出力端子との間の寄生容量である、付記１乃至３のいずれか一項記載の情報処理ユニット。
（付記５）
付記１乃至４のいずれか一項記載の情報処理ユニットの前記一対の端子が接続される端子を複数対有するシャーシと、
複数の前記情報処理ユニットと
を含む、情報処理装置。
【符号の説明】
【０２０６】
５１  ＣＰＵ
５２  キャッシュ
５３  メモリコントローラ
５４  主記憶装置
５５  補助記憶装置
５６  システムバス
１００  サーバ
１１０  シャーシ
１１１  直流電源
１１２Ａ−１〜１１２Ａ−Ｎ、１１２Ｂ−１〜１１２Ｂ−Ｎ  端子
１１３  配線
１２０、１２０−１〜１２０−Ｎ  ブレードサーバ
１２１Ａ、１２１Ａ−１〜１２１Ａ−Ｎ、１２１Ｂ、１２１Ｂ−１〜１２１Ｂ−Ｎ  端子
１２２、１２２−１〜１２２−Ｎ  負荷回路
１２２Ａ−１〜１２２Ａ−Ｎ、１２２Ｂ−１〜１２２Ｂ−Ｎ  電源端子
１２３、１２３−１〜１２３−Ｎ  キャパシタ
１２４、１２４−１〜１２４−Ｎ  突入電流抑制回路
１２５、１２５−１〜１２５−Ｎ  ダンピング回路
１２６、１２６−１〜１２６−Ｎ  電圧検出回路
１２７、１２７−１〜１２７−Ｎ  遅延回路
１２８、１２８−１〜１２８−Ｎ  ＦＥＴ
１２８Ａ  寄生容量
１２８Ｂ  トランジスタ部
１３０  ＦＥＴ
１３０Ａ  寄生容量
１３０Ｂ  トランジスタ部
１３１  ゲート制御部
１４１  キャパシタ
１４２  抵抗器
１５０、１５１、１５２  抵抗器
１５３  ツェナーダイオード
１５４  コンパレータ
１５５  抵抗器
１５６  キャパシタ
１５７  コンパレータ
１５８、１５９  抵抗器
１６０  トランジスタ
１６１、１６２  抵抗器
１６３、１６４  抵抗器
１６５  トランジスタ
１６６、１６７  抵抗器
１６８  キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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