(57)【要約】【課題】積層型半導体装置において、生産効率を向上させて低コスト化を図ること。【解決手段】リードフレーム１のダイパッド１０とリード１４とが電気的に接続されて形成された配線部１ａと、接続端子３４がリード１４に接続された半導体パッケージ２とを有するユニット部品３ａを含み、ユニット部品３ａが積層され、上下のリード１４が電極４０を介して相互接続されている。【選択図】図８
2013219213.tif 000002
【特許請求の範囲】
【請求項１】
リードフレームのダイパッドとリードとが電気的に接続されて形成された配線部と、
接続端子が前記リードに接続された半導体パッケージとを有するユニット部品を含み、
前記ユニット部品が積層され、上下の前記リードが電極を介して相互接続されていることを特徴とする積層型半導体装置。
【請求項２】
前記ダイパッドの両側に複数の前記リードがそれぞれ並んで配置されており、
前記ダイパッドの両側のリードが接続経路部を介して電気的に接続されていることを特徴とする請求項１に記載の積層型半導体装置。
【請求項３】
前記接続経路部は、ワイヤでの接続、絶縁膜付リードでの接続、前記ダイパッドを介するワイヤでの接続、及び、前記ダイパッドの上に配置される配線付チップを介するワイヤでの接続のいずれかであることを特徴とする請求項２に記載の積層型半導体装置。
【請求項４】
前記半導体パッケージは、オペアンプ回路、プリアンプ回路、ＤＣ／ＤＣコンバータ回路、レギュレータ回路、又はインバータ回路を備えた半導体チップを含むことを特徴とする請求項１乃至３のいずれか一項に記載の積層型半導体装置。
【請求項５】
積層された前記ユニット部品の前記半導体パッケージ及び前記ダイパッドを封止する封止樹脂を有することを特徴とする請求項１乃至４のいずれか一項に記載の積層型半導体装置。
【請求項６】
枠部に繋がるダイパッド及びリードを備えたリードフレームの前記リードに、半導体パッケージの接続端子を接続して、ユニット部品を得る工程と、
前記ユニット部品を、上下の前記リードが電極を介して相互接続されるように、積層する工程とを有することを特徴とする積層型半導体装置の製造方法。
【請求項７】
前記ユニット部品を得る工程において、
前記リードフレームは、前記ダイパッドの両側に複数のリードがそれぞれ並んで配置されており、
前記ダイパッドの両側のリードが接続経路部を介して電気的に接続されていることを特徴とする請求項６に記載の積層型半導体装置の製造方法。
【請求項８】
前記接続経路部は、ワイヤでの接続、絶縁膜付リードでの接続、前記ダイパッドを介するワイヤでの接続、及び、前記ダイパッドの上に配置される配線付チップを介するワイヤでの接続のいずれかであることを特徴とする請求項７に記載の積層型半導体装置の製造方法。
【請求項９】
前記ユニット部品を積層する工程の後に、
積層された前記半導体パッケージ及び前記ダイパッドを封止樹脂で封止する工程と、
前記リードフレームを切断することにより、前記枠部から前記ダイパッド及び前記リードを分離することを特徴とする請求項６乃至８のいずれか一項に記載の積層型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は積層型半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年の電子機器の発達に伴い、電子機器に使用される半導体装置は、小型化及び高性能化などが要求されている。これに対応するため、半導体チップを３次元的に積層して配置した積層型半導体装置が実用化されている。
【０００３】
そのような積層型半導体装置の一例では、配線基板の上に半導体チップが積層され、各半導体チップの電極パッドが配線基板の接続パッドとワイヤを介して電気的に接続される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−２９４７２５号公報
【特許文献２】特表２００３−５２１８０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
後述する予備的事項の欄で説明するように、配線基板の上にベアチップである半導体チップを積層する方法では、特に少量生産を行う際に、生産効率が悪く、コスト高を招きやすい。
【０００６】
積層型半導体装置及びその製造方法において、生産効率を向上させて低コスト化を図ることを目的とする。
【課題を解決するための手段】
【０００７】
以下の開示の一観点によれば、リードフレームのダイパッドとリードとが電気的に接続されて形成された配線部と、接続端子が前記リードに接続された半導体パッケージとを有するユニット部品を含み、前記ユニット部品が積層され、上下の前記リードが電極を介して相互接続されている積層型半導体装置が提供される。
【０００８】
また、その開示の他の観点によれば、枠部に繋がるダイパッド及びリードを備えたリードフレームの前記リードに、半導体パッケージの接続端子を接続して、ユニット部品を得る工程と、前記ユニット部品を、上下の前記リードが電極を介して相互接続されるように、積層する工程とを有する積層型半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
以下の開示によれば、積層型半導体装置は、リードフレームのダイパッドとリードとが電気的に接続されて形成された配線部と、リードに接続された半導体パッケージとを有するユニット部品が積層され、上下のリードが電極を介して相互接続されている。
【００１０】
リードをワイヤなどの接続経路部で再配線することにより、汎用のリードフレームから各種の半導体パッケージに適合する配線部を形成することができる。
【００１１】
このため、仕様が異なる半導体パッケージごとに、配線基板を設計、製造する方法に比べて、生産効率が向上すると共に、低コスト化を図ることができる。
【００１２】
また、少量でも入手可能な半導体パッケージを使用するため、少量生産する際にも初期費用が抑えられ、短手番で生産することができる。
【図面の簡単な説明】
【００１３】
【図１】図１は予備的事項に係る積層型半導体装置を示す断面図である。
【図２】図２（ａ）及び（ｂ）は第１実施形態の積層型半導体装置の製造方法を示す平面図及び断面図（その１）である。
【図３】図３（ａ）及び（ｂ）は第１実施形態の積層型半導体装置の製造方法を示す平面図及び断面図（その２）である。
【図４】図４（ａ）及び（ｂ）は第１実施形態の積層型半導体装置の製造方法を示す平面図及び断面図（その３）である。
【図５】図５（ａ）及び（ｂ）は第１実施形態の積層型半導体装置の製造方法を示す平面図及び断面図（その４）である。
【図６】図６（ａ）〜（ｄ）は第１実施形態の積層型半導体装置の製造方法を示す断面図（その５）である。
【図７】図７は第１実施形態の積層型半導体装置の製造方法を示す断面図（その６）である。
【図８】図８は第１実施形態の積層型半導体装置を示す断面図である。
【図９】図９は図８の積層型半導体装置が実装基板に接続された様子を示す断面図である。
【図１０】図１０は積層されたオペアンプパッケージの増幅回路を模式的に示す図である。
【図１１】図１１は第２実施形態の積層型半導体装置を示す断面図である。
【図１２】図１２（ａ）〜（ｃ）はオペアンプパッケージと再配線された配線部とを説明するための図である。
【発明を実施するための形態】
【００１４】
以下、実施の形態について、添付の図面を参照して説明する。
【００１５】
実施形態を説明する前に、基礎となる予備的事項について説明する。図１に示すように、予備的事項に係る積層型半導体装置１００は、配線基板２００とその上に積層された複数の半導体チップ３００とを備える。半導体チップ３００は、パッケージ化されていないベアチップである。
【００１６】
配線基板２００では、その厚み方向に貫通電極２２０が設けられており、その両面側に配線層２４０がそれぞれ形成されている。両面側の配線層２４０は貫通電極２２０を介して相互接続されている。
【００１７】
また、配線基板２００の上には接着剤２６０を介して４つの半導体チップ３００が積層されている。各半導体チップ３００は、ワイヤ３２０によって配線基板２００の配線層２４０の接続部に電気的にそれぞれ接続されている。
【００１８】
さらに、積層された半導体チップ３００及びワイヤ３２０が封止樹脂３４０によって封止されている。
【００１９】
そして、積層型半導体装置１００の配線基板２００の下面の配線層２４０がマザーボード４００の接続電極４２０にはんだ層４４０によって電気的に接続される。
【００２０】
予備的事項に係る積層型半導体装置１００を製造する際には、半導体チップ３００を用意し、それに対応する配線基板２００を設計、製造する必要がある。半導体チップ３００を用意するには、半導体ウェハで入手する場合は、半導体ウェハをバックグラインダーで所用の厚みに薄型化し、ダイシングする必要がある。
【００２１】
特に少量生産を行う際には、製品ごとに、半導体チップ３００の作成、配線基板２００の設計及び製造に係る初期費用の発生が負担になり、生産効率が悪くなる。しかも、少量の半導体チップ３００を入手することは困難であり、少量生産ではコスト高になることが多い。
【００２２】
また、半導体チップの作成、配線基板の設計、ワイヤボンディング技術などの多くの専門スキルが必要であり、また製造工程も長いという観点からも、コスト高を招きやすい。
【００２３】
このように、予備的事項に係る積層型半導体装置１００は、少量生産には向かない構造であり、製造する際の生産効率が悪いという課題がある。
【００２４】
以下に説明する実施形態の積層型半導体装置及びその製造方法では、前述した不具合を解消することができる。
【００２５】
（第１実施形態）
図２〜図７は第１実施形態の積層型半導体装置の製造方法を示す図、図８は第１実施形態の積層型半導体装置を示す図である。
【００２６】
第１実施形態の積層型半導体装置の製造方法では、まず、図２（ａ）の平面図に示すようなリードフレーム１を用意する。図２（ｂ）は図２（ａ）のＡ−Ａ’に沿った部分断面図である。
【００２７】
図２（ａ）及び（ｂ）に示すように、リードフレーム１は、平行に延在する一対の外枠８と、この一対の外枠８に直交して連結する一対の内枠９とによって形成された枠構造を有する。
【００２８】
この枠構造の中央部には四角状のダイパッド１０が配置されている。さらに、ダイパッド１０の四方にはそれに繋がって外側に延在するサポートバー１２が形成されており、サポートバー１２は外枠８に繋がっている。
【００２９】
このようにして、ダイパッド１０は、サポートバー１２によって外枠８に繋がって支持された状態となっている。
【００３０】
また、ダイパッド１０の両側には、それから分離した状態で複数のリード１４が外側に延在して配置されている。複数のリード１４は内枠９及びダムバー１１に繋がって支持されている。
【００３１】
図２（ａ）及び（ｂ）では、リードフレーム１の一つの製品パターン領域が示されており、実際には複数の同一の製品パターン領域が図２（ａ）のスリット１３を介して連続して形成されている。
【００３２】
リードフレーム１は、銅（Ｃｕ）合金板などの金属板を金型によるプレス加工で打ち抜き加工することにより製造される。あるいは、金属板をフォトリソグラフィ及びウェットエッチングでパターニングすることにより製造することも可能である。
【００３３】
次に、実装する半導体パッケージの仕様に対応するように、汎用のリードフレーム１のリード１４をワイヤなどで再配線する。
【００３４】
第１例としては、図３（ａ）の平面図に示すように、ダイパッド１０の両側に配置されたリード１４同士を第１ワイヤ１６ａで電気的に接続する。第１ワイヤ１６ａは接続経路部の一例である。
【００３５】
また、ダイパッド１０とその一方側に配置されたリード１４とを第２ワイヤ１６ｂで接続する。また、ダイパッド１０とその他方側に配置されたリード１４とを第３ワイヤ１６ｃで接続する。
【００３６】
これにより、ダイパッド１０の一方側に配置されたリード１４は、第２ワイヤ１６ｂ、ダイパッド１０及び第３ワイヤ１６ｃを介してダイパッド１０の他方側に配置されたリード１４に電気的に接続される。
【００３７】
このように、ダイパッド１０の両側のリード１４を接続する接続経路部としては、第１ワイヤ１６ａで直接接続してもよいし、あるいは、ダイパッド１０を介する第２、第３ワイヤ１６ｂ，１６ｃでの接続を採用してもよい。
【００３８】
第１、第２、第３ワイヤ１６ａ，１６ｂ，１６ｃは、ワイヤボンディング法によって形成され、金（Ａｕ）又は銅（Ｃｕ）などの金属材料から形成される。
【００３９】
図３（ｂ）は図３（ａ）のＢ−Ｂ’に沿った断面図である。図３（ｂ）に示すように、図３（ａ）の第１ワイヤ１６ａは、ダイパッド１０と電気ショートしないようにダイパッド１０から離れて形成される。
【００４０】
また、第２例としては、図４（ａ）の平面図に示すように、リード１４同士を第１ワイヤ１６ａで接続する代わりに、銅などの金属線１８ａが樹脂などの絶縁膜１８ｂで被覆された構造の絶縁膜付リード１８で接続してもよい。
【００４１】
この場合は、絶縁膜付リード１８の両側の金属線１８ａがダイパッド１０の両側に配置されたリード１４にはんだなどで電気的に接続される。このように、ダイパッド１０の両側のリード１４を接続する接続経路部として、絶縁膜付リード１８を採用してもよい。
【００４２】
図４（ｂ）は図４（ａ）のＣ―Ｃ’に沿った断面図である。図４（ｂ）の例では、絶縁膜付リード１８がダイパッド１０から離れて配置されているが、絶縁膜付リード１８は外部と電気絶縁されるので、ダイパッド１０に接触していてもよい。
【００４３】
さらに、第３例としては、図５（ａ）の平面図に示すように、図３（ａ）の第１ワイヤ１６ａ又は図４（ａ）の絶縁膜付リード１８を使用する代わりに、配線付チップ２０と第４、第５ワイヤ１６ｄ，１６ｅとを組み合わせて使用してもよい。
【００４４】
図５（ｂ）は図５（ａ）のＤ―Ｄ’に沿った断面図である。図５（ｂ）に示すように、配線付チップ２０は、シリコンチップ２０ａとその上面全体に形成された銅層又はアルミニウム層などの導体層２０ｂとを備える。配線付チップ２０は、シリコンウェハの上にスパッタ法などで導体層２０ｂとなる金属層を形成した後に、シリコンウェハをダイシングすることにより得られる。
【００４５】
この場合は、まず、リードフレーム１のダイパッド１０の上に樹脂部２２によって配線付チップ２０を固定する。配線付チップ２０はその導体層２０ｂが上側を向いた状態で配置される。
【００４６】
そして、ダイパッド１０の一方側に配置されたリード１４と配線付チップ２０の導体層２０ｂとを第４ワイヤ１６ｄによって接続する。同様に、ダイパッド１０の他方側に配置されたリード１４と配線付チップ２０の導体層２０ｂとを第５ワイヤ１６ｅよって接続する。
【００４７】
これにより、ダイパッド１０の一方側に配置されたリード１４は、第４ワイヤ１６ｄ、配線付チップ２０及び第５ワイヤ１６ｅを介してダイパッド１０の他方側に配置されたリード１４に電気的に接続される。
【００４８】
このように、ダイパッド１０の両側のリード１４を接続する接続経路部として、ダイパッド１０の上に配置された配線付チップ２０を介する第４、第５ワイヤ１６ｄ，１６ｅによる接続を採用してもよい。
【００４９】
以上のようにして、汎用のリードフレーム１のリード１４をワイヤなどで再配線することにより、各種の仕様の半導体パッケージに対応する配線部として使用することができる。これにより、実装される半導体パッケージごとに異なるリードフレームを設計する必要がないので、生産効率を向上させることができ、低コスト化を図ることができる。
【００５０】
次いで、図６（ａ）に示すような半導体パッケージ２を用意する。半導体パッケージ２では、ダイパッド３０の上に半導体チップ３２が実装されている。半導体チップ３２の両側にはインナーリード３４ａとアウターリード３４ｂと備えた接続端子３４が配置されており、半導体チップ３２とインナーリード３４ａとがワイヤ３６で接続されている。
【００５１】
また、ダイパッド３０、半導体チップ３２、インナーリード３４ａ及びワイヤ３６が絶縁部３８で封止されている。絶縁部３８は樹脂又はセラミックスなどから形成される。アウターリード３４ｂはインナーリード３４ａから下側に屈曲して絶縁部３８の下側に配置されている。
【００５２】
図６（ａ）の半導体パッケージ２としては、ＳＯＰ（Small Outline Package）又はＤＩＰ（Dual Line Package）などを用いることができる。
【００５３】
このように、本実施形態では、ベアチップからなる半導体チップを使用するのではなく、半導体チップ３２がパッケージ化された半導体パッケージ２を使用する。例えば、半導体チップとしてオペアンプチップを使用する場合は、半導体パッケージ２としてパッケージ化されている方が一般的であり、少量でも入手しやすい。
【００５４】
予備的事項で説明したように、少量のオペアンプチップを用意する場合は、入手が困難である場合が多い。しかも、半導体ウェハの状態で入手する場合は、半導体ウェハを薄型化し、ダイシングする必要があり、多くの技術スキルや工数を必要とする。
【００５５】
本実施形態の半導体パッケージ２としては、オペアンプ回路の他に、プリアンプ回路、ＤＣ／ＤＣコンバータ回路、レギュレータ回路、又はインバータ回路などを有する半導体チップを備えたものが好適に使用される。
【００５６】
半導体パッケージとしては、半導体チップがパッケージ化されて接続端子を備えていればよく、各種の構造のものを使用することができる。
【００５７】
以下の図では、半導体パッケージ２は絶縁部３８と接続端子３４のみを描いて説明する。
【００５８】
図６（ｂ）に示すように、一例として前述した図３に示したリードフレーム１を用意し、半導体パッケージ２の接続端子３４をはんだなどでリードフレーム１のリード１４に電気的に接続する。
【００５９】
図６（ｂ）の例では、半導体パッケージ２と第１〜第３ワイヤ１６ａ，１６ｂ，１６ｃとが離れた状態となっている。この形態の他に、半導体パッケージ２の外面は絶縁部３８となっているので、半導体パッケージ２が第１〜第３ワイヤ１６ａ，１６ｂ，１６ｃと接触していてもよい。
【００６０】
これにより、リードフレーム１の上に半導体パッケージ２が実装された第１ユニット部品３ａが得られる。さらに、図６（ｃ）に示すように、第１ユニット部品３ａの半導体パッケージ２の外側のリード１４にはんだボール４０ａを搭載する。図６（ｃ）の例では、はんだボール４０ａは、樹脂からなるコアボール４２の外面にはんだ層４４が被覆された構造を有する。
【００６１】
または、全体にわたってはんだからなるはんだボールを使用してもよいし、あるいは、銅からなるコアボールの外面がはんだで被覆されたものなどを使用してもよい。このように、はんだボール４０ａとしては、少なくとも外面部がはんだからなる導電性ボールが使用される。
【００６２】
なお、リードフレーム１の複数のリード１４のうち、上側のリードフレームと電気的に接続しないリードには、はんだボール４０ａと同等の大きさの絶縁体（不図示）が配置される。
【００６３】
次いで、図６（ｄ）に示すように、図６（ｂ）の第１ユニット部品３ａと同一の第２ユニット部品３ｂを用意し、第１ユニット部品３ａに搭載されたはんだボール４０ａの上に第２ユニット部品３ｂを配置する。図６（ｄ）の例では、第１ユニット部品３ａの半導体パッケージ２と第２ユニット部品３ｂのリードフレーム１とは離れた状態となっている。
【００６４】
この形態の他に、半導体パッケージ２の外面は絶縁部３８となっているので、第１ユニット部品３ａの半導体パッケージ２と第２ユニット部品３ｂのリードフレーム１とが接触していてもよい。
【００６５】
次いで、図７に示すように、同様に、図６（ｂ）の第１ユニット部品３ａと同一の第３ユニット部品３ｃを用意し、第２ユニット部品３ｂに搭載されたはんだボール４０ａの上に第３ユニット部品３ｃを配置する。
【００６６】
さらに、同様に、図６（ｂ）の第１ユニット部品３ａと同一の第４ユニット部品３ｄを用意し、第３ユニット部品３ｃに搭載されたはんだボール４０ａの上に第４ユニット部品３ｄを配置する。
【００６７】
その後に、図７の積層体を加熱処理してはんだボール４０ａをリフローさせることにより、第１〜第４ユニット部品３ａ〜３ｄの積層されたリードフレーム１のリード１４をはんだ電極４０を介して電気的に接続する。
【００６８】
続いて、図８に示すように、図７の第１〜第４ユニット部品３ａ〜３ｄの間の隙間に、横方向からディスペンサなどで樹脂を充填し、加熱して硬化させることにより封止樹脂５０を形成する。
【００６９】
これにより、積層体の内部の半導体パッケージ２、ダイパッド１０、第１〜第３ワイヤ１６ａ〜１６ｃが封止樹脂５０で封止される。封止樹脂５０は、各はんだ電極４０及び積層体の最上面及び最下面が露出するように形成される。
【００７０】
さらに、最下の第１ユニット部品３ａのリード１４の下面にはんだボールを搭載するなどして外部接続端子５２を設ける。
【００７１】
続いて、ダイパッド１０とサポートバー１２との境界部（図２）と、リード１４と内枠９と境界（図２）において、積層されたリードフレーム１を切断する。同時に、ダムバー１１が切断され、リード１４が、隣接する他のリード１４から分離される。
【００７２】
これにより、ダイパッド１０が外枠８から分離されてパッド配線１０ａとなり、リード１４が内枠９から分離される。リードフレーム１を切断する工程は、外部接続端子５２を設ける前であってもよいし、後であってもよい。
【００７３】
これにより、図８に示すように、第１実施形態の積層型半導体装置５が得られる。そして、図９に示すように、第１実施形態の積層型半導体装置５は、その外部接続端子５２がマザーボードなどの実装基板５４の接続電極５６に接続されて実装される。
【００７４】
図８に示すように、第１実施形態の積層型半導体装置５は、パッド配線１０ａ（ダイパッド１０）と、パッド配線１０ａの外側に配置されたリード１４とを備えた配線部１ａを備えている。配線部１ａはリードフレーム１から形成され、パッド配線１０ａはリードフレーム１のダイパッド１０から形成される。パッド配線１０ａ（ダイパッド１０）とリード１４とは電気的に接続されている。
【００７５】
また、積層型半導体装置５は、配線部１ａのリード１４に接続された半導体パッケージ２を備えている。半導体パッケージ２は、半導体チップ３２（図６（ａ））とそれを被覆す絶縁部３８（図６（ａ））と接続端子３４とを備え、接続端子３４が配線部１ａのリード１４に接続されている。配線部１ａとそれに接続された半導体パッケージ２とにより第１ユニット部品３ａが形成される。
【００７６】
そして、同一構造の４つの第１〜第４ユニット部品３ａ〜３ｄがはんだ電極４０を介して積層され、上下側の配線部１ａのリード１４がはんだ電極４０によって相互接続されている。上下のリード１４間において電気的に接続しない経路にははんだ電極４０の代わりに絶縁体（不図示）が配置される。
【００７７】
ユニット部品はｎ（ｎは２以上の整数）層で積層することができ、積層数は任意に設定することができる。
【００７８】
各ユニット部品３ａ〜３ｄにおいて、パッド配線１０ａの両側に配置されたリード１４は、第１ワイヤ１６ａによって接続されている。
【００７９】
また、パッド配線１０ａとその一方側に配置されたリード１４とが第２ワイヤ１６ｂで接続されている。また、パッド配線１０ａとその他方側に配置されたリード１４とが第３ワイヤ１６ｃで接続されている。
【００８０】
これにより、パッド配線１０ａの一方側に配置されたリード１４は、第２ワイヤ１６ｂ、パッド配線１０ａ及び第３ワイヤ１６ｃを介してパッド配線１０ａの他方側に配置されたリード１４に電気的に接続されている。
【００８１】
前述したように、パッド配線１０ａの両側のリード１４を接続する接続経路部としては、上記形態の他に、絶縁膜付リード１８での接続、又はパッド配線１０ａ上に配置された配線付チップ２０を介する第４、第５ワイヤ１６ｅ，１６ｆによる接続を採用してもよい。
【００８２】
リード１４同士の電気的な接続は、半導体パッケージ２の仕様に合わせて所要の電気回路を形成するように適宜調整される。また、各ユニット部品３ａ〜３ｄの配線部１ａは多層化されていてもよい。この場合は、所要の電気回路を形成するように、積層された配線部１ａの上下側のリード１４が導体及び絶縁体を介して電気的に接続される。
【００８３】
さらに、第１〜第４ユニット部品３ａ〜３ｄの間の隙間に封止樹脂５０が充填されている。最下の第１ユニット部品３ａの配線部１ａのリード１４の下面に外部接続端子５２が設けられている。
【００８４】
以上説明したように、第１実施形態の積層型半導体装置の製造方法では、汎用のリードフレーム１を用意し、実装する半導体パッケージの仕様に合わせて、リードフレーム１のリード１４をワイヤなどで再配線する。
【００８５】
次いで、半導体パッケージ２をリード１４に接続することにより、第１ユニット部品３ａを得る。そして、第１ユニット部品３ａの上にはんだボール４０ａを介して同様な構造のユニット部品を所定の積層数で積層し、リフロー加熱してはんだ電極４０で相互接続する。
【００８６】
さらに、積層されたユニット部品３ａ〜３ｄの間の隙間を封止樹脂５０で封止する。その後に、リードフレーム１を切断して個々の積層型半導体装置５を得る。
【００８７】
本実施形態では、汎用のリードフレーム１のリード１４を再配線することから、各種の仕様の半導体パッケージに適合する配線部１ａを容易に形成することができる。このため、異なる仕様の半導体パッケージごとに、配線基板を設計、製造する方法に比べて、生産効率が向上すると共に、低コスト化を図ることができる。
【００８８】
また、少量でも入手可能な半導体パッケージ２を使用するため、オペアンプなどの積層構造を少量生産する場合であっても、低コストで容易に対応することができる。また、半導体ウェハを薄型化したり、ダイシングして半導体チップを作成する手間も不要になる。
【００８９】
このため、少量生産でも、初期費用の発生を最低限に抑えることができ、余計なコストがかかることが回避される。また、配線基板及び半導体チップを使用する場合より製造工程を簡略化でき、生産を短手番で実現できるようになる。
【００９０】
さらに、配線基板及び半導体チップを使用しないので、それらの設計や製造に係る複数のスキルを必要としないという観点においても有利である。
【００９１】
また、従来技術では、オペアンプが内蔵された半導体パッケージを複数個で接続する場合は、半導体パッケージを配線基板上の横方向に並べて実装する手法がとられている。本実施形態では、オペアンプが内蔵された半導体パッケージ２を３次元的に積層できるので、従来技術よりも容易に小型化を図ることができる。
【００９２】
（第２実施形態）
第２実施形態では、積層される半導体パッケージとして、オペアンプチップがパッケージ化されたオペアンプパッケージを例に挙げ、それを積層するときの接続形態について詳しく説明する。
【００９３】
図１０は積層されたオペアンプパッケージの増幅回路を模式的に示す図、図１１は第２実施形態の積層型半導体装置を示す断面図である。
【００９４】
図１０の一層目の第１オペアンプパッケージ２ａの増幅回路に示すように、第１オペアンプパッケージ２ａ内のオペアンプチップ４は第１増幅素子４ａと第２増幅素子４ｂとを備えている。第１増幅素子４ａは、（＋）入力端子ＩｎＢ＋と（−）入力端子ＩｎＢ−と出力端子ＯＵＴＢとを備えている。
【００９５】
また、同様に、第２増幅素子４ｂは、（＋）入力端子ＩｎＡ＋と（−）入力端子ＩｎＡ−と出力端子ＯＵＴＡとを備えている。第１増幅素子４ａの出力端子ＯＵＴＢは、破線矢印で示すように、第２増幅素子４ｂの（＋）入力端子ＩｎＡ＋に接続されるようになっている。
【００９６】
また、オペアンプチップ４は、第１、第２増幅素子４ａ，４ｂを動作させるための正電源端子Ｖ＋と負電源端子Ｖ−とを備えている。
【００９７】
第１オペアンプパッケージ２ａの上に積層される第２〜第４オペアンプパッケージ２ｂ，２ｃ、２ｄも同一の構造を有する。
【００９８】
これにより、第１増幅素子４ａの（＋）入力端子ＩｎＢ＋に入力された信号は、第１増幅素子４ａの機能よって増幅されて出力端子ＯＵＴＢに出力される。第１増幅素子４ａの出力端子ＯＵＴＢから出力された信号は、破線矢印で示すように、第２増幅素子４ｂの（＋）入力端子ＩｎＡ＋に入力される。
【００９９】
さらに、入力端子ＩｎＡ＋に入力された信号は、第２増幅素子４ｂの機能よってさらに増幅されて出力端子ＯＵＴＡに出力される。
【０１００】
第１オペアンプパッケージ２ａの出力端子ＯＵＴＡから出力された信号は、破線矢印で示すように、第２オペアンプパッケージ２ｂの（＋）入力端子ＩｎＢ＋に入力される。そして、同様に、入力信号は、破線矢印で示すように、第１増幅素子４ａ及び第２増幅素子４ｂの機能よってさらに増幅されて第２オペアンプパッケージ２ｂの出力端子ＯＵＴＡに出力される。
【０１０１】
また同様に、第２オペアンプパッケージ２ｂの出力端子ＯＵＴＡから出力された信号は、破線矢印で示すように、第３オペアンプパッケージ２ｃの（＋）入力端子ＩｎＢ＋に入力される。そして、同様に、入力信号は、破線矢印で示すように、第１増幅素子４ａ及び第２増幅素子４ｂの機能よってさらに増幅されて第３オペアンプパッケージ２ｃの出力端子ＯＵＴＡに出力される。
【０１０２】
さらに同様に、第３オペアンプパッケージ２ｃの出力端子ＯＵＴＡから出力された信号は、破線矢印で示すように、第４オペアンプパッケージ２ｄの（＋）入力端子ＩｎＢ＋に入力される。そして、同様に、入力信号は、破線矢印で示すように、第１増幅素子４ａ及び第２増幅素子４ｂの機能よってさらに増幅されて第４オペアンプパッケージ２ｄの出力端子ＯＵＴＡに出力される。
【０１０３】
このようにして、第１オペアンプパッケージ２ａの（＋）入力端子ＩｎＢ＋に入力された信号は、第１〜第４オペアンプパッケージ２ａ〜２ｄの第１、第２増幅素子４ａ，４ｂでそれぞれ増幅されて第４オペアンプパッケージ２ｄの出力端子ＯＵＴＡから出力される。
【０１０４】
オペアンプパッケージの積層数は任意に設定することができ、積層数を調整することにより、所要の倍率で増幅された電圧の信号を最上のオペアンプパッケージの出力端子ＯＵＴＡから出力させることができる。
【０１０５】
図１１には、図１０の積層された第１〜第４オペアンプパッケージ２ａ〜２ｄの増幅回路に対応するように構築された積層型半導体装置５ａが示されている。図１１の積層された第１〜第４オペアンプパッケージ２ａ〜２ｄの各々では、向かって右側の接続端子３４が図１０の（＋）入力端子ＩｎＢ＋に対応し、向かって左側の接続端子３４が図１０の出力端子ＯＵＴＡに対応して描かれている。
【０１０６】
そして、図１２（ａ）に示すように、第１オペアンプパッケージ２ａでは、ダイパッド３０の上にオペアンプチップ４が実装されている。オペアンプチップ４の両側にはインナーリード３４ａとアウターリード３４ｂとを備えた接続端子３４が配置されており、オペアンプチップ４の接続電極Ｃとインナーリード３４ａとがワイヤ３６で接続されている。
【０１０７】
また、ダイパッド３０、オペアンプチップ４、インアーリード３４ａ及びワイヤ３６が絶縁部３８で封止されている。
【０１０８】
第１オペアンプパッケージ２ａの両側の接続端子３４が第１配線部１ａの両側のリード１４にそれぞれ接続される。第１配線部１ａの各リード１４は、第１オペアンプパッケージ２ａの各接続端子３４に対応する配線系統になっており、図面上で同じ符号で示している。
【０１０９】
ここで、図１２（ｂ）に示すように、第１配線部１ａ（図１１）の出力端子用リードＯＵＴＢと、入力端子用リードＩｎＡ＋とが第１ワイヤ１６ａで接続されている。これにより、図１０の第１オペアンプパッケージ２ａの出力端子ＯＵＴＢと入力端子ＩｎＡ＋とがこの第１ワイヤ１６ａを介して接続される。
【０１１０】
また、図１１に示すように、第１オペアンプパッケージ２ａの出力端子ＯＵＴＡははんだ電極４０を介して、その直上の第２配線部１ｂの第１配線用リードＲ１に接続されている。
【０１１１】
ここで、図１２（ｃ）に示すように、第２配線部１ｂでは、第１配線用リードＲ１が第２ワイヤ１６ｂによってパッド配線１０ａに接続され、パッド配線１０ａが第３リード１６ｃによって第２配線用リードＲ２に接続されている。
【０１１２】
これによって、第２配線部１ｂの第１配線用リードＲ１は、第２ワイヤ１６ｂ、パッド配線１０ａ及び第３ワイヤ１６ｃを介して第２配線用リードＲ２に接続されている。
【０１１３】
図１１に示すように、第２配線部１ｂの第１配線用リードＲ１の上には絶縁体４６が配置されており、第２配線部１ｂの第１配線用リードＲ１はその直上の第３配線部１ｃのリードと電気的に絶縁されている。
【０１１４】
そして、第２配線部１ｂの第２配線用リードＲ２は導体４１を介してその上の第３配線部１ｃの入力端子用リードＩｎＢ＋に接続されている。第２配線部１ｂの第２配線用リードＲ２の下には絶縁体４６が配置され、第２配線部１ｂの第２配線用リードＲ２と第１配線部１ａとが電気的に絶縁されている。
【０１１５】
このようにして、第１オペアンプパッケージ２ａの出力端子ＯＵＴＡは、その上のはんだ電極４０、第２配線部１ｂ及び導体４１を介して第３配線部１ｃの入力端子用リードＩｎＢ＋に接続されている。
【０１１６】
そして、同様な経路で、増幅された信号が第２オペアンプパッケージ２ｂの出力端子ＯＵＴＡに出力され、その信号は、はんだ電極４０、第４配線部１ｄ及び導体４１を介して第５配線部１ｅの入力端子用リードＩｎＢ＋に出力される。
【０１１７】
さらに、同様な経路で、増幅された信号が第３オペアンプパッケージ２ｃの出力端子ＯＵＴＡに出力され、その信号は、はんだ電極４０、第６配線部１ｆ及び導体４１を介して第７配線部１ｇの入力端子用リードＩｎＢ＋に出力される。
【０１１８】
そして、増幅された信号が第４オペアンプパッケージ２ｄの出力端子ＯＵＴＡから出力され、その増幅された信号が第７配線部１ｇの出力端子用リードＯＵＴＡから外部に出力される。
【０１１９】
このようにして、図１１の積層型半導体装置では、第１オペアンプパッケージ２ａの（＋）入力端子ＩｎＢ＋に入力された信号は、前述した図１０の増幅回路の経路に沿って増幅され、第４オペアンプパッケージ２ｄの出力端子ＯＵＴＡから外部に出力される。
【０１２０】
第２実施形態の積層型半導体装置５ａでは、第１配線部１ａと第１オペアンプパッケージ２ａとにより第１ユニット部品３ａが形成される。また、第２配線部１ｂ及び第３配線部１ｃと第２オペアンプパッケージ２ｂとにより第２ユニット部品３ｂが形成される。
【０１２１】
また、第４配線部１ｄ及び第６配線部１ｅと第３オペアンプパッケージ２ｃとにより第３ユニット部品３ｃが形成される。さらに、第６配線部１ｆ及び第７配線部１ｇと第４オペアンプパッケージ２ｄとにより第４ユニット部品３ｄが形成される。
【０１２２】
そして、第１〜第４ユニット部品３ａ〜３ｄがはんだ電極４０及び絶縁体４６を介して積層されている。
【０１２３】
このように、ユニット部品を形成する配線部は１層であってもよいし、導体４１及び絶縁体４６を介して積層されていてもよい。
【０１２４】
第２実施形態では、オペアンプパッケージを積層する際に、配線部のリードを再配線して所要の増幅回路を形成する方法を説明した。第２実施形態の積層型半導体装置５ａは第１実施形態の積層型半導体装置５と同様な効果を奏する。
【符号の説明】
【０１２５】
１…リードフレーム、１ａ〜１ｇ…配線部、２…半導体パッケージ、２ａ〜２ｄ…オペアンプパッケージ、３ａ〜３ｄ…第１〜第３ユニット部品、４…オペアンプチップ、４ａ…第１増幅素子、４ｂ…第２増幅素子、５，５ａ…積層型半導体装置、８…外枠、９…内枠、１０，３０…ダイパッド、１０ａ…パッド配線、１１…ダムバー、１２…サポートバー、１３…スリット、１４…リード、１６ａ〜１６ｅ…第１〜第５ワイヤ、１８…絶縁膜付リード、１８ａ…金属線、１８ｂ…絶縁膜、２０…配線付チップ、２０ａ…シリコンチップ、２０ａ…導体層、２２…樹脂部、３２…半導体チップ、３４…接続端子、３４ａ…インナーリード、３４ｂ…アウターリード、３６…ワイヤ、３８…絶縁部、４０…はんだ電極、４０ａ…はんだボール、４１…導体、４２…コアボール、４４…はんだ層、４６…絶縁体、５０…封止樹脂、５２…外部接続端子、５４…実装基板、５６…接続電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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