(57)【要約】【課題】微細な配線パターンを均一かつ安定的に形成する半導体装置の製造方法及び半導体装置を提供すること。【解決手段】実施形態に係る半導体装置の製造方法は、絶縁基材の上に、前記絶縁基材の表面から立ち上がる側面を有する第１支持部を形成する工程と、前記第１支持部の前記側面に非晶質シリコンの第１被膜を形成する工程と、前記第１被膜を第１絶縁膜で埋め込み、前記第１絶縁膜の表面を平坦化して前記表面から前記第１被膜を露出させる工程と、前記第１被膜の前記非晶質シリコンをシリサイド化して第１配線を形成する工程と、を備える。【選択図】図１
2013251358.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基材の上に、前記絶縁基材の表面から立ち上がる側面を有する第１支持部を形成する工程と、
前記第１支持部の前記側面に非晶質シリコンの第１被膜を形成する工程と、
前記第１支持部を除去して前記第１被膜を残し、前記第１被膜を第１絶縁膜で埋め込む工程と、
前記第１絶縁膜の表面を平坦化して前記表面から前記第１被膜を露出させる工程と、
前記第１被膜の前記非晶質シリコンを、ニッケル、コバルト及びチタンのうち選択された１つによってシリサイド化して第１配線を形成する工程と、
前記第１絶縁膜及び前記第１配線の上に第１層間膜を形成する工程と、
前記第１層間膜の上に、前記第１層間膜の表面から立ち上がる側面を有する第２支持部を形成する工程と、
前記第２支持部の前記側面に第２被膜を形成する工程と、
前記第２支持部を除去し、残った前記第２被膜による第２配線を形成する工程と、
前記第２配線を第２絶縁膜で埋め込み、前記第２絶縁膜の表面を平坦化して前記表面から前記第２配線を露出させる工程と、
前記第２絶縁膜及び前記第２配線の上に前記第２絶縁膜の表面から立ち上がる側面を有する第３支持部を形成する工程と、
前記第３支持部の前記側面に非晶質シリコンの第３被膜を形成する工程と、
前記第３被膜の側面の中央部分以外にガスクラスタイオンビームによってマスクを形成する工程と、
前記マスクを介して前記中央部分から前記第３被膜の一部をシリサイド化して第３配線を形成する工程と、
を備えた半導体装置の製造方法。
【請求項２】
絶縁基材の上に、前記絶縁基材の表面から立ち上がる側面を有する第１支持部を形成する工程と、
前記第１支持部の前記側面に非晶質シリコンの第１被膜を形成する工程と、
前記第１被膜を第１絶縁膜で埋め込み、前記第１絶縁膜の表面を平坦化して前記表面から前記第１被膜を露出させる工程と、
前記第１被膜の前記非晶質シリコンをシリサイド化して第１配線を形成する工程と、
を備えた半導体装置の製造方法。
【請求項３】
側面を有する第１支持部を形成する工程と、
前記第１支持部の前記側面に非晶質シリコンの第１被膜を形成する工程と、
前記第１被膜の表面にニッケルからなる第１金属膜を形成する工程と、
熱処理を行うことで前記第１被膜の前記非晶質シリコンをシリサイド化し、ＮｉＳｉ相及びＮｉ２Ｓｉ相を含む化合物を含む第１配線を形成する工程と、
を備えた半導体装置の製造方法。
【請求項４】
前記第１配線を形成する工程は、
前記熱処理によってニッケルシリサイドのθ相を形成する工程と、
前記θ相をＮｉＳｉ相及びＮｉ２Ｓｉ相を含む化合物に分解する工程と、を含む請求項３記載の半導体装置の製造方法。
【請求項５】
絶縁基材の主面上に設けられ、ニッケル、コバルト及びチタンのうち選択された１つとシリコンとの化合物を含む第１配線を備え、
前記第１配線の線幅が５ナノメートル以上２８ナノメートル以下である半導体装置。
【請求項６】
絶縁基材の主面上に設けられ、ニッケル、コバルト及びチタンのうち選択された１つとシリコンとの化合物を含む第１配線を備え、
前記第１配線の抵抗率をρ、温度係数をαとした場合、以下の（１）式〜（３）式を満たす半導体装置。
ρ＜８×１０−５（オームセンチメートル）  …（１）式
α＜２．７×１０−３（１／ケルビン）  …（２）式
Ｆ１（ρ）＜α＜Ｆ２（ρ）  …（３）式
ここで、
１×１０−５＜ρ≦４．５×１０−５の場合、
Ｆ１（ρ）＝Ａ１×ρＰ１
Ｆ２（ρ）＝Ａ２×ρＰ２
Ａ１＝１．８０９×１０−１１
Ｐ１＝−１．７１４
Ａ２＝１．３３７×１０−７
Ｐ２＝−０．９２５７
であり、
４．５×１０−５＜ρ≦１×１０−４の場合、
Ｆ１（ρ）＝Ｂ１×ρ２＋Ｃ１×ρ＋Ｄ１
Ｆ２（ρ）＝Ｂ２×ρ２＋Ｃ２×ρ＋Ｄ２
Ｂ１＝１．３２４×１０５
Ｃ１＝−２．４７６×１０１
Ｄ１＝１．３５３×１０−３
Ｂ２＝１．８４１×１０５
Ｃ２＝−４．４８７×１０１
Ｄ２＝３．０４０×１０−３
である。
【請求項７】
複数の前記第１配線を備え、
前記複数の第１配線のうち少なくとも一部におけるＮｉの組成比は５０％以上である請求項５または６に記載の半導体装置。
【請求項８】
前記第１配線のうち前記ＮｉＳｉ相及び前記Ｎｉ２Ｓｉ相は互いに接している部分を有する請求項５〜７のいずれか１つに記載の半導体装置。
【請求項９】
前記絶縁基材の前記主面上に設けられ、前記第１配線の少なくとも一方の側面に接する第１絶縁膜を備える請求項５〜８のいずれか１つに記載の半導体装置。
【請求項１０】
前記第１絶縁膜は酸化シリコンを含み、
前記第１配線は、ＮｉＳｉ相及びＮｉ２Ｓｉ相を有する請求項７記載の半導体装置。
【請求項１１】
前記第１絶縁膜は窒化シリコンを含み、
前記第１配線は、ニッケルシリサイドのθ相、又はＮｉ３Ｓｉ２相を有する請求項１０記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置に用いられる配線パターンの微細化が進み、１０ナノメートル（ｎｍ）以下の線幅が要求されることもある。例えば、ＮＡＮＤ型の不揮発性メモリにおいては、大容量化のために微細化したパターンを均一に形成することが望まれている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−７１２２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、微細な配線パターンを均一かつ安定的に形成する半導体装置の製造方法及び半導体装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置の製造方法は、絶縁基材の上に、前記絶縁基材の表面から立ち上がる側面を有する第１支持部を形成する工程と、前記第１支持部の前記側面に非晶質シリコンの第１被膜を形成する工程と、前記第１被膜を第１絶縁膜で埋め込み、前記第１絶縁膜の表面を平坦化して前記表面から前記第１被膜を露出させる工程と、前記第１被膜の前記非晶質シリコンをシリサイド化して第１配線を形成する工程と、を備える。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体装置の製造方法を例示するフローチャートである。
【図２】（ａ）〜（ｇ）は、第１の実施形態に係る半導体装置の製造方法を例示する模式的断面図である。
【図３】（ａ）〜（ｅ）は、第２の実施形態に係る半導体装置の製造方法を例示する模式的断面図である。
【図４】（ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造方法を例示する模式的断面図である。
【図５】（ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の製造方法を例示する模式的断面図である。
【図６】抵抗率と温度係数との関係を例示する図である。
【図７】抵抗率と温度係数との関係を例示する図である。
【図８】抵抗率と温度係数との関係を例示する図である。
【図９】抵抗率と温度係数との関係を例示する図である。
【図１０】熱処理温度と抵抗率との関係を示す図である。
【図１１】第５の実施形態に係るニッケルシリサイド配線内における結晶構造を例示する模式的斜視図である。
【図１２】支持部に用いられる材料と抵抗率との関係を示す図である。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の製造方法を例示するフローチャートである。
本実施形態に係る半導体装置の製造方法は、第１支持部の形成（ステップＳ１０１）と、第１被膜の形成（ステップＳ１０２）と、第１被膜の露出（ステップＳ１０３）と、シリサイド化（ステップＳ１０４）と、を備える。
【０００９】
第１支持部の形成（ステップＳ１０１）では、絶縁基板の上に、この絶縁基材の表面から立ち上がる側面を有する第１支持部を形成することを含む。
第１被膜の形成（ステップＳ１０２）では、第１支持部の側面に非晶質シリコンの第１被膜を形成することを含む。
第１被膜の露出（ステップＳ１０３）では、第１被膜を第１絶縁膜で埋め込み、第１絶縁膜の表面を平坦化して、この表面から第１被膜を露出させることを含む。
シリサイド化（ステップＳ１０４）では、第１被膜の非晶質シリコンをシリサイド化することを含む。
【００１０】
図２（ａ）〜（ｇ）は、第１の実施形態に係る半導体装置の製造方法を例示する模式的断面図である。
ここで、各層の積層方向をＺ軸方向とする。また、Ｚ軸方向と直交する方向の一つをＸ軸方向、Ｚ軸方向及びＸ軸方向と直交する方向をＹ軸方向とする。図２（ａ）〜（ｇ）に示される断面は、ＺＸ面である。
【００１１】
先ず、図２（ａ）に表したように、絶縁基材１０の上に第１支持部１１を形成する。絶縁基材１０には、例えばシリコン窒化膜が用いられる。第１支持部１１は、絶縁基材１０の上に、例えばボロンを含有したシリコン酸化膜からなる絶縁層を例えばＣＶＤ（Chemical Vapor Deposition）法によって形成したのち、フォトリソグラフィ法、ＲＩＥ（Reactive Ion Etching）法などの技術を用いて加工形成される。
【００１２】
第１支持部１１は、例えば、絶縁基材１０の上に複数並列に設けられる。複数の第１支持部１１は、例えば、それぞれ一方向（Ｙ軸方向）に延在して設けられている。第１支持部１１のそれぞれには、絶縁基材１０の表面から立ち上がる側面１１ａが設けられている。
一例として、第１支持部１１の幅は１０ナノメートル（ｎｍ）、高さは１００ｎｍ、複数の第１支持部１１のピッチは４０ｎｍである。
【００１３】
次に、図２（ｂ）に表したように、第１支持部１１の側面１１ａに、ほぼ一様な厚さで非晶質シリコンの第１被膜１２を、例えばＣＶＤ法によって形成する。
第１被膜１２は、第１支持部１１の側面１１ａを含む構造（絶縁基材１０の上に第１支持部１１が設けられた構造）の全体に形成される。第１被膜１２の厚さは、例えば１０ｎｍである。すなわち、第１被膜１２は、第１支持部１１の両側面１１ａに垂直な方向に、例えば１０ｎｍの厚さで形成される。第１被膜１２の形成条件によっては、１０ｎｍ以下の厚さで形成される。
第１被膜１２である非晶質シリコンは、例えば、圧力０．２Ｔｏｒｒ、温度４００℃、反応ガスＳｉＨ４を用いて形成される。
【００１４】
次に、図２（ｃ）に表したように、第１被膜１２のうち第１支持部１１の上面及び絶縁基材１０の表面に形成された部分を除去する。例えば、ＲＩＥ法を用いて第１被膜である非晶質シリコンを除去する。これにより、第１被膜１２である非晶質シリコンは、第１支持部１１の側面１１ａのみに残されることになる。
【００１５】
次に、図２（ｄ）に表したように、第１被膜１２が形成された第１支持部１１を除去し、第１被膜１２である非晶質シリコンのみを残す。
例えば、フッ酸蒸気を用いて非晶質シリコンである第１被膜１２を残存させつつ、第１支持部１１であるシリコン酸化膜を除去する。これにより、第１被膜１２による複数のパターンが形成される。
【００１６】
次に、図２（ｅ）に表したように、第１被膜１２による複数のパターンを第１絶縁膜１３で埋め込む。
第１絶縁膜１３には、例えば、ＳＯＧ(Spin on Glass：珪素化合物RnSi(OH)4-n及び添加材)のような流動性を示すシリコン酸化物が用いられる。第１絶縁膜１３は、例えば回転塗布によって設けられる。第１被膜１２による複数のパターンの間隔は、第１絶縁膜１３で埋め込まれることにより保持される。
第１絶縁膜１３の表面は、例えばＣＭＰ（Chemical Mechanical Polishing）法によって平坦化される。この平坦化によって、第１絶縁膜１３の表面から第１被膜１２が露出する。
【００１７】
次に、図２（ｆ）に表したように、平坦化された第１絶縁膜１３の表面に第１金属膜１４を形成する。第１金属膜１４は、例えばスパッタ法によって形成される。第１金属膜１４には、例えばニッケル（Ｎｉ）、コバルト（Ｃｏ）及びチタン（Ｔｉ）のうち選択された１つが用いられる。第１金属膜１４は、例えば約５０ｎｍの厚さで形成される。第１金属膜１４は、第１絶縁膜１３の表面から露出した第１被膜１２と接する。第１金属膜１４の上には、例えばチタン（Ｔｉ）や窒化チタン（ＴｉＮ）によるキャップ層を形成してもよい。
【００１８】
次いで、第１被膜１２の非晶質シリコンをシリサイド化する。例えば、４５０℃、３０秒間、窒素雰囲気中で急速熱処理する。これにより、例えばＮｉによる第１金属膜１４と、この第１金属膜１４と接している第１被膜１２の非晶質シリコンと、の間でシリサイド化反応を進行させる。未反応の第１金属膜（例えば、Ｎｉ）１４は、硫酸と過酸化水素水との混合液に浸すことで選択的に除去される。また、第１金属膜１４を除去した後に、例えばＣＭＰ法を用いて表面を平坦化してもよい。
これにより、図２（ｇ）に表したように、第１被膜１２による複数のパターンをシリサイド化した複数の配線パターン（第１配線Ｐ１）が形成される。
【００１９】
このような製造方法によって、均一かつ安定的に微細な配線パターンを簡便な工程によって形成することができるようになる。
【００２０】
ここで、本実施形態に係る半導体装置１１０は、上記の工程によって形成された配線パターン（第１配線Ｐ１）を含む。半導体装置１１０に含まれる第１配線Ｐ１の線幅は、例えば５ｎｍ以上２８ｎｍ以下である。第１配線Ｐ１の線幅が１０ｎｍ以下であっても十分に金属配線として機能する。
【００２１】
すなわち、ＮｉとＳｉとの化合物内の自由電子の平均自由行程は、銅（Ｃｕ：平均自由行程４０ｎｍ）、タングステン（Ｗ：平均自由行程２８ｎｍ）に比べ非常に短く、５ｎｍ程度である。このため、第１配線Ｐ１の線幅を１０ｎｍ以下に微細化しても、ＣｕやＷのように配線界面での電子散乱の効果により、著しく抵抗値が上昇することは無い。つまり、本実施形態では、１０ｎｍ以下、例えば平均自由行程とほぼ等しい５ｎｍ程度の線幅であっても、第１配線Ｐ１の低抵抗化が達成される。
【００２２】
（第２の実施形態）
次に、第２の実施形態に係る半導体装置の製造方法について説明する。
第２の実施形態に係る製造方法によって製造される半導体装置１２０としては、例えばクロスポイント型の半導体記憶装置である。本実施形態では、記憶材として機能する非晶質シリコンに、銀（Ａｇ）原子からなる伝導経路(フィラメント)が形成される、抵抗変化メモリを例とする。
【００２３】
図３（ａ）〜図５（ｃ）は、第２の実施形態に係る半導体装置の製造方法を例示する模式的断面図である。
ここで、図３（ａ）〜（ｅ）に示される断面は、ＺＸ面である。図４（ａ）〜図５（ｃ）に示される断面は、ＺＹ面である。
【００２４】
第２の実施形態では、先ず、図２（ａ）〜（ｇ）に表した第１の実施形態に係る製造方法によって、第１配線Ｐ１を形成する。ここで、第１配線Ｐ１が形成された層を、第１層Ｌ１ということにする。第１層Ｌ１の表面は、ＣＭＰ法などによって平坦化されている。第１層Ｌ１の表面には第１配線Ｐ１が露出する。
【００２５】
次に、図３（ａ）に表したように、第１層（第１絶縁膜１３及び第１配線Ｐ１）の上に、一様な厚さで第１層間膜ＭＬ１を形成する。第１層間膜ＭＬ１には、例えば非晶質シリコン、酸化シリコン、窒化シリコンのうちいずれかが用いられる。本実施形態では、第１層間膜ＭＬ１として非晶質シリコンが用いられる。非晶質シリコンによる第１層間膜ＭＬ１は、例えばＣＶＤ法によって形成される。
【００２６】
次に、第１層間膜ＭＬ１の上に、第２支持部２１を形成する。第２支持部２１は、例えばボロンを含有したシリコン酸化膜からなる絶縁層を例えばＣＶＤ法によって形成したのち、フォトリソグラフィ法、ＲＩＥ法などの技術を用いて加工形成される。
【００２７】
第２支持部２１は、例えば、第１層間膜ＭＬ１の上に複数並列に設けられる。複数の第２支持部２１は、例えば、それぞれ第１配線Ｐ１の延在する方向とは異なる方向（Ｘ軸方向）に延在して設けられている。第２支持部２１のそれぞれには、第１層間膜ＭＬ１の表面から立ち上がる側面２１ａが設けられている。
一例として、第２支持部２１の幅は１０ｎｍ、高さは１００ｎｍ、複数の第２支持部２１のピッチは４０ｎｍである。
【００２８】
次に、図３（ｂ）に表したように、第２支持部２１の側面２１ａに、ほぼ一様な厚さで銀（Ａｇ）の第２被膜２２を、例えばスパッタ法によって形成する。
第２被膜２２は、第２支持部２１の側面２１ａを含む構造（第１層間膜ＭＬ１の上に第２支持部２１が設けられた構造）の全体に形成される。第２被膜２２の厚さは、例えば１２ｎｍである。すなわち、第２被膜２２は、第２支持部２１の両側面２１ａに垂直な方向に、例えば１２ｎｍの厚さで形成される。
【００２９】
次に、図３（ｃ）に表したように、第２被膜２２のうち第２支持部２１の上面及び第１層間膜ＭＬ１の表面に形成された部分を除去する。例えば、ＲＩＥ法を用いて第２被膜２２であるＡｇを除去する。これにより、第２被膜２２であるＡｇは、第２支持部２１の側面２１ａのみに残されることになる。また、このエッチングによって、隣り合う第２被膜２２の間で露出する第１層間膜ＭＬ１の一部が除去される。
【００３０】
次に、図３（ｄ）に表したように、第２被膜２２が形成された第２支持部２１を除去し、第２被膜２２であるＡｇのみを残す。
例えば、フッ酸蒸気を用いてＡｇである第２被膜２２を残存させつつ、第２支持部２１であるシリコン酸化膜を除去する。これにより、第２被膜２２による複数のパターン（第２配線Ｐ２）が形成される。また、第２支持部２１を除去する際、第２支持部２１の下方の第１層間膜ＭＬ１の一部も除去される。
【００３１】
次に、図３（ｅ）に表したように、第２被膜２２による複数のパターンを第２絶縁膜２３で埋め込む。
第２絶縁膜２３には、例えば、ＳＯＧのような流動性を示すシリコン酸化物が用いられる。第２絶縁膜２３は、例えば回転塗布によって設けられる。第２被膜２２による複数のパターンの間隔は、第２絶縁膜２３で埋め込まれることにより保持される。
第２絶縁膜２３の表面は、例えばＣＭＰ法によって平坦化される。ここで、第２配線Ｐ２が形成された層を、第２層Ｌ２ということにする。
【００３２】
上記の工程によって、半導体装置１２０が完成する。半導体装置１２０では、第１層Ｌ１と第２層Ｌ２との間に配置される第１層間膜（非晶質シリコン）ＭＬ１は、記憶材として機能する。また、Ａｇの第２被膜（第２配線）は、クロスポイント型メモリセルの配線として機能するとともに、クロスポイント部分の記憶材である第１層間膜（非晶質シリコン）ＭＬ１に正に帯電したＡｇイオンを提供する電極として作用することになる。
【００３３】
（第３の実施形態）
次に、第３の実施形態に係る半導体装置の製造方法について説明する。
第３の実施形態に係る製造方法によって製造される半導体装置１３０としては、メモリセルが積層されたクロスポイント型の半導体記憶装置である。第３の実施形態では、第２の実施形態と同様に、記憶材として機能する非晶質シリコンに、銀（Ａｇ）原子からなる伝導経路(フィラメント)が形成される、抵抗変化メモリを例とする。
【００３４】
第３の実施形態では、先ず、図２（ａ）〜（ｇ）に表した第１の実施形態に係る製造方法によって第１層Ｌ１を形成し、第３（ａ）〜（ｅ）に表した第２の実施形態に係る製造方法によって第２層Ｌ２を形成する。第２層Ｌ２の表面には平坦化によって第２配線Ｐ２が露出している。
【００３５】
次に、図４（ａ）に表したように、第２層Ｌ２の上に、第３支持部３１を形成する。第３支持部３１は、例えばボロンを含有したシリコン酸化膜からなる絶縁層を例えばＣＶＤ法によって形成したのち、フォトリソグラフィ法、ＲＩＥ法などの技術を用いて加工形成される。
【００３６】
第３支持部３１は、例えば、第２層Ｌ２の上に複数並列に設けられる。複数の第３支持部３１は、例えば、それぞれ第２配線Ｐ２の延在する方向とは異なる方向（Ｙ軸方向）に延在して設けられている。第３支持部３１のそれぞれには、第２層Ｌ２の表面から立ち上がる側面３１ａが設けられている。
一例として、第３支持部３１の幅は１０ｎｍ、高さは１００ｎｍ、複数の第３支持部３１のピッチは４０ｎｍである。
【００３７】
次に、図４（ｂ）に表したように、第３支持部３１の側面３１ａに、ほぼ一様な厚さで非晶質シリコンの第３被膜３２を、例えばＣＶＤ法によって形成する。
第３被膜３２は、第３支持部３１の側面３１ａを含む構造（第２層Ｌ２の上に第３支持部３１が設けられた構造）の全体に形成される。第３被膜３２の厚さは、例えば８ｎｍである。すなわち、第３被膜３２は、第３支持部３１の両側面３１ａに垂直な方向に、例えば８ｎｍの厚さで形成される。第３被膜３２の形成条件によっては、８ｎｍ以下の厚さで形成される。
第３被膜３２である非晶質シリコンは、例えば、圧力０．２Ｔｏｒｒ、温度４００℃、反応ガスＳｉＨ４を用いて形成される。
【００３８】
次に、図４（ｃ）に表したように、第３被膜３２のうち第３支持部３１の上面及び第２層Ｌ２の表面に形成された部分を除去する。例えば、ＲＩＥ法を用いて第３被膜３２である非晶質シリコンを除去する。これにより、第３被膜３２である非晶質シリコンは、第３支持部３１の側面３１ａのみに残されることになる。
【００３９】
次に、図４（ｄ）に表したように、第３被膜３２の側面の中央部分以外にマスクＭを形成する。マスクＭには、例えばシリコン窒化膜が用いられる。シリコン窒化膜によるマスクＭは、例えばガスクラスタイオンビームによって第３被膜３２の頂部、及び第２層Ｌ２の露出している表面のみに選択的に堆積形成される。
【００４０】
ガスクラスタイオンビームによってマスクＭを形成するには、例えば、ＳｉＨ４、Ｓｉ２Ｈ６、Ｓｉ３Ｈ８のうち選択された１つ、及びＮＨ３、ＮＦ３、Ｎ２のうち選択された１つ、を含む高圧ガスをノズルより噴出して形成されるガスクラスタイオンビームを、第３被膜３２に向けて照射する。
【００４１】
シランガス(ＳｉＨ４)とアンモニアガス(ＮＨ３)を用いる場合、例えばこれらのガスを体積比１対２程度で混合し、例えば１０気圧前後に加圧した状態で、これを、例えば直径３ミリメートル（ｍｍ）程度のノズルより噴出する。これにより、材料ガスは、断熱膨張により急速に冷却される。その結果、５０００個から１５０００個程度のＳｉ、Ｎ、Ｈの原子からなるクラスタ（塊）が形成される。
【００４２】
これらのクラスタに電子線を照射し、電荷を与え、例えば、３０キロボルト（ｋＶ）から６０ｋＶの電圧で加速することにより、クラスタは一方向に進行するようになる。このクラスタ流を、図４（ｃ）に示す構造に垂直に入射させることで、シリコン窒化膜からなるマスクＭが、第３被膜３２の頂部、及び第２層Ｌ２の露出している表面に選択的に堆積形成される。このとき、シリコン窒化膜に含まれる水素（Ｈ）を除去するために、２００℃以上３００℃以下程度の熱処理を加えてもよい。これにより、第３被膜３２の側面の中央部分は露出した状態でマスクＭが形成される。
なお、マスクＭは、酸素や窒素を高ドーズで第３被膜３２の頂部、及び第２層Ｌ２の露出している表面にイオン注入することによって形成してもよい。
【００４３】
次に、図５（ａ）に表したように、マスクＭを介して第２金属膜３４を形成する。第２金属膜３４は、例えばスパッタ法やＣＶＤ法によって形成される。第２金属膜３４には、例えばＮｉ、Ｃｏ及びＴｉのうち選択された１つが用いられる。第２金属膜３４は、約４ｎｍの厚さで形成される。第２金属膜３４は、マスクＭが形成されていない第３被膜３２の側面の中央部分と接する。
【００４４】
次いで、図５（ｂ）に表したように、第３被膜３２の非晶質シリコンをシリサイド化する。例えば、４５０℃、３０秒間、窒素雰囲気中で急速熱処理する。これにより、例えばＮｉによる第２金属膜３４と、この第２金属膜３４と接している第３被膜３２の非晶質シリコンと、の間でシリサイド化反応を進行させる。未反応の第２金属膜（例えば、Ｎｉ）３４は、硫酸と過酸化水素水との混合液に浸すことで選択的に除去される。
【００４５】
これにより、第２金属膜３４と接する第３被膜３２の側面の中央部分から第３被膜３２の一部がシリサイド化され、第３被膜３２の一部による複数の配線パターン（第３配線Ｐ３）が形成される。すなわち、このシリサイド化では、第２金属膜３４が第３被膜３２の側面の中央部分のみに接しているため、第３被膜３２の下端部分（第２配線Ｐ２側）及び第３被膜３２の上端部分はシリサイド化されず、下端部分と上端部分との間だけシリサイド化される。このシリサイド化によって形成された第３配線Ｐ３の線幅は、第３被膜３２の厚さよりわずかに広くなる。例えば、第３被膜３２の膜厚が８ｎｍの場合、第３配線Ｐ３の線幅は約１０ｎｍになる。
【００４６】
一方、第３被膜３２のうちシリサイド化されなかった下端部分は、非晶質シリコンの第２層間膜ＭＬ２になる。
【００４７】
第３配線Ｐ３を形成した後は、図５（ｃ）に表したように、複数の第３配線Ｐ３を第３絶縁膜３５で埋め込む。
第３絶縁膜３５には、例えば、ＳＯＧのような流動性を示すシリコン酸化物が用いられる。第３絶縁膜３５は、例えば回転塗布によって設けられる。第３絶縁膜３５の表面は、例えばＣＭＰ法によって平坦化される。これにより、第３配線Ｐ３及び第３絶縁膜３５を含む第３層Ｌ３が形成される。
【００４８】
なお、第３層Ｌ３の形成においては、第３支持部３１の除去を行う必要はない。すなわち、第２層Ｌ２の形成では、第２支持部２１の除去の際に第２支持部２１の下方の第１層間膜ＭＬ１の一部を除去する必要があるが、第３層Ｌ３の形成では、第３配線Ｐ３の下方に第２層間膜ＭＬ２が自己整合的に形成される。したがって、第３支持部３１を除去して第２層間膜ＭＬ２の一部を除去する必要がなく、第３支持部３１をそのまま残しておくことができる。
【００４９】
上記の工程によって、半導体装置１３０が完成する。半導体装置１３０では、第１層Ｌ１の上に第２層Ｌ２が積層されることで、Ａｇの第２被膜２２（第２配線Ｐ２）の下側に接する第１層間膜ＭＬ１が記憶材として機能し、第２層Ｌ２の上に第３層Ｌ３が積層されることで、第２配線Ｐ２の上側に接する第２層間膜ＭＬ２が記憶材として機能する。すなわち、半導体装置１３０は、メモリセルが積層されたクロスポイント型の半導体記憶装置である。
【００５０】
なお、上記の行程によって形成された第３層Ｌ３の上に、図３（ａ）〜図５（ｃ）に表した行程によって第２層Ｌ２及び第３層Ｌ３と同様な層構造を繰り返し形成してもよい。これにより、多層構造のクロスポイント型の半導体記憶装置が形成される。
【００５１】
本実施形態に係る半導体装置１３０の製造方法では、第３被膜３２の中央部分をシリサイド化することで、第３配線Ｐ３を形成するとともに、第３配線Ｐ３の下側に、第２配線Ｐ２と接する第２層間膜ＭＬ２を自己整合的に形成することができる。したがって、例えば線幅１０ｎｍ以下の第３配線Ｐ３の下側に、記憶材になる第２層間膜ＭＬ２を自己整合的に配置したクロスポイント型メモリセル用の低抵抗な金属配線アレイを、容易かつ安定して形成することができることになる。
【００５２】
一般に、配線金属として利用されている銅（Ｃｕ）においては、線幅を１０ｎｍ以下に微細加工することが極めて困難な上、非晶質シリコンと反応性に富み、安定な金属電極を形成しにくい。その上、配線幅が減少すると、配線界面での電子散乱の効果により、著しく抵抗値が上昇する。
【００５３】
また、配線間接続(Ｖｉａ）金属として利用されているタングステン（Ｗ）も、線幅を１０ｎｍ以下にして高密度で、均一に、安定的に、かつ、高歩留まりに形成することは困難である。均一なタングステン膜を形成するにはＣＶＤ法を用いる必要があるが、このときのタングステンは、金属配線の周辺材との密着性に劣り、低抵抗の配線を安定的に形成することが難しい。さらに、タングステンをＲＩＥ法で加工することは困難である。
【００５４】
本実施形態では、支持部（第１支持部１１、第３支持部３１）を用い、この支持部の側面に非晶質シリコンを形成し、ＲＩＥ法によって加工したのち、これをシリサイド化することで、金属材料に対するＲＩＥ加工を行うことなく、例えば１０ｎｍ以下の線幅の配線を形成する。金属材料に対するＲＩＥ加工を行わないため、欠陥や汚染を誘発しない。また、非晶質シリコンをシリサイド化した配線によって、線幅が１０ｎｍ以下であっても低抵抗な金属配線アレイを、高歩留まりで形成できるようになる。
【００５５】
また、シリサイド化された配線（第１配線Ｐ１及び第３配線Ｐ３）の材料（例えば、ニッケルシリサイド）は、支持部の材料（例えば、酸化シリコン）との密着性に優れる。このため、ＣＶＤ法によってタングステンの配線を形成する場合に必要になる高抵抗の密着層(例えば、窒化チタン層）などを形成する必要はない。微細な配線を形成にあたり、このような高抵抗の密着層を形成すると、その分、配線幅が減少し、配線の高抵抗化を招く。本実施形態では、密着層を必要としない配線によって、クロスポイント型メモリセル用の低抵抗な金属配線を提供することができる。
【００５６】
また、半導体装置１３０においては、第１層Ｌ１に複数の第１配線Ｐ１が設けられ、第２層Ｌ２に複数の第２配線Ｐ２が設けられ、第３層Ｌ３に複数の第３配線Ｐ３が設けられることで、複数の第１配線Ｐ１と複数の第２配線Ｐ２との間、及び複数の第２配線Ｐ２と複数の第３配線Ｐ３との間に、それぞれメモリセルが構成される。これにより、複数のメモリセルがマトリクス状に配置されたメモリセル層を、多段に積層させた大容量の半導体記憶装置が構成される。
なお、第３層Ｌ３の上に、第２層Ｌ２及び第３層Ｌ３と同様な層構造を繰り返し形成することで、さらなる積層型の半導体記憶装置が構成される。
【００５７】
（第４の実施形態）
次に、第４の実施形態に係る半導体装置について説明する。第４の実施形態に係る半導体装置は、第１の実施形態によって形成される第１配線Ｐ１及び第３の実施形態によって形成される第３配線Ｐ３の少なくともいずれかを含む。第４の実施形態に係る半導体装置に適用される第１配線Ｐ１及び第３配線Ｐ３は、Ｎｉをシリサイド化した配線（ニッケルシリサイド配線）である。複数の第１配線Ｐ１のうち少なくとも一部におけるＮｉの組成比は５０％以上である。また、複数の第３配線Ｐ３のうち少なくとも一部におけるＮｉの組成比は５０％以上である。
【００５８】
本願発明者は、上記の実施形態に係る製造方法によって第１配線Ｐ１及び第３配線Ｐ３に相当するニッケルシリサイド配線を形成し、その性質を詳しく調査した。その結果、実施形態に係る製造方法によって形成されたニッケルシリサイド配線には、通常の配線とは異なる著しい特徴があることが判明した。
【００５９】
図６〜図９は、抵抗率と温度係数との関係を例示する図である。
図６には、形成した種々のニッケルシリサイド配線の抵抗率ρと温度係数αとをプロットしたものが示されている。
【００６０】
図６のプロットで示されるニッケルシリサイド配線は、次のように形成したものである。先ず、図４（ｃ）に表したように、絶縁体の支持部（第３支持部３１）の側面３１ａのみに非晶質シリコン（第３被膜３２）を約８ｎｍ厚で形成する。さらに、非晶質シリコンの側面に３ｎｍ以上７ｎｍ以下の厚さの間で様々の膜厚のＮｉ（第２金属膜３４）をスパッタ法で堆積形成する。その後、３５０℃以上６００℃以下の温度で、３０秒以上６０秒以下の間、窒素雰囲気中で急速熱処理し、シリサイド化を行う。図６には、このようにして種々の条件で形成された４０００本以上のニッケルシリサイド配線の抵抗率ρと温度係数αとの関係性を一括して示してある。
【００６１】
ここで、温度係数αは、抵抗率ρの温度変化から、以下の式で定義される。
【００６２】
ρ（Ｔ）＝ρ（Ｔ０）｛１＋α（Ｔ−ｔ０）｝
上記式において、Ｔは温度、Ｔ０は基準温度は０℃（２７３ケルビン（Ｋ））である。
抵抗率ρは、温度Ｔの関数として、ρ（Ｔ）と表記してある。
【００６３】
一般に、様々な導電体は、その結晶構造、可動電荷密度、電子状態密度、電導機構、等から定まるその物質に固有の一定の温度係数を持つことが知られている。逆に言えば、導電体の温度係数によって、その材料を推定できることにもなる。図６には、参考として、Ｃｕ、Ｗ、ＮｉＳｉ及びＮｉ３１Ｓｉ１２の温度係数と巨視的な抵抗率とを合わせてプロットしている。なお、巨視的な抵抗率は微細加工しない状態での抵抗率であって、前述したように、１０ｎｍ幅以下に加工形成した場合、Ｃｕ、Ｗなどの抵抗率は著しく増加していると推定される。図６においては、Ｃｕ、Ｗのそれぞれに示した矢印は、上記のように抵抗率が著しく増加することを示唆している。
【００６４】
図６に表したように、本実施形態に係る製造方法で形成したニッケルシリサイド配線の温度係数は、通常の固定相の物質のような一定の値をとらず、連続的に変化するという著しい特徴を持つ。しかも、その変化は、抵抗率ρ及び温度係数αの関係において、以下に定義する領域Ｄに含まれることが分かった。
【００６５】
このことは、本実施形態に係る製造方法で形成したニッケルシリサイド配線は、従来知られた特定のシリサイド構造をもたず、本実施形態によって特異な中間的な構造、あるいは、多結晶複合相を有していることを示していると考えられる。これは、１０ｎｍ以下の極薄の非晶質シリコンをシリサイド化したことによる特異効果であると考えられる。
【００６６】
また、ニッケルシリサイド配線の抵抗率ρ（オームセンチメートル（Ωｃｍ））及び温度係数α（Ｋ−１）の関係が、この領域Ｄに存することは、このニッケルシリサイド配線が、本実施形態に係る製造方法で形成されたことの証左にもなる。
【００６７】
ここで、領域Ｄは、以下のように定義される。
ρ＜８×１０−５
α＜２．７×１０−３
Ｆ１（ρ）＜α＜Ｆ２（ρ）
【００６８】
Ｆ１（ρ）及びＦ２（ρ）は、次のように定義される。
（１×１０−５＜ρ≦４．５×１０−５の場合）
Ｆ１（ρ）＝Ａ１×ρＰ１
Ｆ２（ρ）＝Ａ２×ρＰ２
Ａ１＝１．８０９×１０−１１
Ｐ１＝−１．７１４
Ａ２＝１．３３７×１０−７
Ｐ２＝−０．９２５７
【００６９】
（４．５×１０−５＜ρ≦１×１０−４の場合）
Ｆ１（ρ）＝Ｂ１×ρ２＋Ｃ１×ρ＋Ｄ１
Ｆ２（ρ）＝Ｂ２×ρ２＋Ｃ２×ρ＋Ｄ２
Ｂ１＝１．３２４×１０５
Ｃ１＝−２．４７６×１０１
Ｄ１＝１．３５３×１０−３
Ｂ２＝１．８４１×１０５
Ｃ２＝−４．４８７×１０１
Ｄ２＝３．０４０×１０−３
である。
【００７０】
参考のため、図６には、上記の２つの関数Ｆ１（ρ）及びＦ２（ρ）も示されている。
【００７１】
このように、本実施形態に係る製造方法では、ニッケルシリサイド配線の形成条件によって、領域Ｄ内で抵抗率ρと温度係数αとの関係が変化する。すなわち、本実施形態に係る製造方法では、形成条件によってニッケルシリサイド配線の温度係数を領域Ｄ内において、自由に調節できることになる。このことは、以下に示すように実用上大変重要である。
【００７２】
一般に、温度係数αが小さければ、配線抵抗値の温度による変化が抑えられ、素子動作が安定する。逆に温度係数が大きければ、素子を冷却することで、効果的に配線抵抗を低減でき、高速素子動作が容易となる。
【００７３】
実際、領域Ｄには、ＮｉとＳｉの結晶の中で最も温度係数が小さいＮｉ３１Ｓｉ１２（温度係数４．８×１０−４Ｋ−１、抵抗率９０μΩｃｍ)と同等、あるいはこれ以下の温度係数で、これよりも抵抗率の小さい領域が含まれる。本実施形態に係る製造方法において、形成条件を調整してこのような温度係数になるニッケルシリサイド配線を形成すれば、素子動作の安定化と高速化とを同時に達成できることになる。
【００７４】
図７には、形成条件を調整して形成したニッケルシリサイド配線のグループＧ１〜Ｇ３の特性が表されている。グループＧ１〜Ｇ３のニッケルシリサイド配線は、例えば、Ｎｉの堆積膜厚をＧ１＜Ｇ２＜Ｇ３の順で増加させ、それぞれ３５０℃の温度で熱処理したものである。図７は、形成条件の異なるグループＧ１〜Ｇ３のそれぞれについて複数本のニッケルシリサイド配線を測定し、その結果をばらつきを含めてプロットで示している。このように、形成条件を調節して、抵抗率及び温度係数の関係を、領域Ｄ内において所望の値に自由に調節できる。
【００７５】
また、領域Ｄには、抵抗率ρが小さいＮｉＳｉ（温度係数２．２×１０−３Ｋ−１、抵抗率１５μΩｃｍ)と同等の抵抗率で、これよりも温度係数が小さい領域が含まれる。本実施形態に係る製造方法において、形成条件を調整してこのような温度係数になるニッケルシリサイド配線を形成すれば、素子動作の高速化を犠牲にすることなく、素子動作の安定が達成される。
【００７６】
図８には、形成条件を調整して形成したニッケルシリサイド配線のグループＧ４の特性が表されている。グループＧ４のニッケルシリサイド配線は、例えば、Ｎｉの堆積膜厚を、前記グループＧ３と同じ膜厚で堆積した後、６００℃の温度で熱処理したものである。
【００７７】
また、領域Ｄには、ＮｉとＳｉの結晶の中で最も温度係数が大きく、抵抗率が小さいＮｉＳｉ（温度係数２．２×１０−３Ｋ−１、抵抗率１５μΩｃｍ)と同等の抵抗率で、これよりも温度係数が大きい領域も含まれる。本実施形態に係る製造方法において、形成条件を調整してこのような温度係数になるニッケルシリサイド配線を形成すれば、素子の冷却により、前記ニッケルシリサイド配線の形成上の利点をすべて享受しつつ、より効果的に配線抵抗が低減される。その結果、素子動作の高速化が容易となる。
【００７８】
図９には、形成条件を調整して形成したニッケルシリサイド配線のグループＧ５の特性が表されている。グループＧ５のニッケルシリサイド配線は、例えば、Ｎｉの堆積膜厚を、前記グループＧ１と同じ膜厚で堆積した後、６００℃の温度で熱処理したものである。
【００７９】
ここで、３５０℃の温度で熱処理した場合、抵抗率はＮｉの堆積膜厚の逆順のＧ１＞Ｇ２＞Ｇ３となる。すなわち、抵抗率はＮｉの堆積膜厚が厚いほど低くなる。一方、６００℃の温度で熱処理した場合、抵抗率はＮｉの堆積膜厚順どおりＧ５＜Ｇ４になる。すなわち、抵抗率はＮｉの堆積膜厚が厚いほど高くなる。このことは、領域Ｄ内での配線の特徴点の移動には、自明ではない条件値の調整が必要であることも示している。
【００８０】
前記の例では、ニッケルシリサイド配線の温度係数の変調を、Ｎｉの膜厚と熱処理温度とを変えて行う例を説明したが、同様のことは、Ｎｉの膜厚を一定に保ち、堆積する非晶質シリコンの膜厚を調整しても再現される。
【００８１】
また、本実施形態に係る製造方法で形成されるニッケルシリサイド配線は、領域Ｄ内において温度係数が自由に調整される。したがって、１つの半導体装置において熱の発生に応じた領域ごとに温度係数の異なる（例えば、結晶構造の異なる）ニッケルシリサイド配線を形成することで、半導体装置の動作の安定化が達成される。
【００８２】
例えば、素子動作上、熱の発生が見込まれ、よって温度の上昇が予期される回路部分（例えば、駆動回路に付属した論理回路で常時頻繁に動作する部分、及び、この近傍のメモリセル部分）には、温度係数の小さいニッケルシリサイド配線（例えば、グループＧ１）を形成する。一方、素子動作上、熱の発生があまり予想されない回路部分（例えば、一括消去方式を採用したメモリセル部分）には、抵抗率が小さいニッケルシリサイド配線（例えば、グループＧ５）を形成する。各部に最適の膜厚のＳｉを形成すれば、前記シリサイド配線形成上の利点をすべて享受しつつ、より効果的に配線の温度係数を局所的に変化させ、安定した所望の素子動作が容易に実現できるようになる。
【００８３】
（第５の実施形態）
次に、第５の実施形態に係る半導体装置について説明する。第５の実施形態に係る半導体装置は、第１の実施形態によって形成される第１配線Ｐ１及び第３の実施形態によって形成される第３配線Ｐ３の少なくともいずれかを含む。第５の実施形態に係る半導体装置に適用される第１配線Ｐ１及び第３配線Ｐ３は、Ｎｉをシリサイド化した配線（ニッケルシリサイド配線）である。複数の第１配線Ｐ１のうち少なくとも一部におけるＮｉの組成比は１／２より大きく２／３未満である。また、複数の第３配線Ｐ３のうち少なくとも一部におけるＮｉの組成比は１／２より大きく２／３未満である。
【００８４】
本願発明者は、上記の実施形態にかかる製造方法によって第１配線Ｐ１及び第３配線Ｐ３に相当するニッケルシリサイド配線を形成し、その性質を詳しく調査した。その結果、実施形態に係る製造方法によって形成されたニッケルシリサイド配線には、通常の配線とは異なる顕著な特徴があることが分かった。
【００８５】
図１０は、熱処理温度と抵抗率との関係を示す図である。
図１０の横軸は、シリサイド化の熱処理温度（℃）を表し、横軸はニッケルシリサイド配線の抵抗率（マイクロオームセンチメートル（μΩｃｍ））を表している。図１０には、熱処理温度と抵抗率との関係をプロットしたものが示されている。なお、図の右縦軸には、参考のため、単相のＮｉ３Ｓｉ２相、Ｎｉ２Ｓｉ相及びＮｉＳｉ相の抵抗率を矢印で示している。
【００８６】
図１０にプロットで示されるニッケルシリサイド配線は、例えば、次のようにして形成したものである。先ず、第１の実施形態の図２（ｃ）に表したように、支持部（第１支持部１１）の側面１１ａのみに、非晶質シリコン（第１被膜１２）を約８ｎｍ厚で形成する。なお、この場合では、支持部は、酸化シリコンを含む。さらに、図２（ｆ）に表したように、平坦化された第１絶縁膜１３の表面に、全体としてのＮｉの組成比が６０％（３／５）となるようにＮｉからなる第１金属膜１４をスパッタ法で堆積する。
【００８７】
ここでいう「全体としてのＮｉの組成比」とは、１つのニッケルシリサイド配線全体のＮｉ及びＳｉの合計原子数に対する、Ｎｉ原子数の比のことである。なお、「ニッケルシリサイド配線全体」とみなすことができる領域は、必ずしも第１配線Ｐ１又は第３配線Ｐ３の一本の全長でなくてもよい。ニッケルシリサイド配線の一部であっても、配線幅よりも十分に長い範囲（例えば、配線幅の１００倍以上、１０００ｎｍ程度の長さ）であれば、「ニッケルシリサイド配線全体」とみなすことができる。より厳密には、「全体としてのＮｉの組成比」は以下のように定義される。Ｎｉの組成比をニッケルシリサイド配線部分の長さの関数で表したとき、ニッケルシリサイド配線部分の長さが所定の長さ以上において、Ｎｉの組成比は一定の値に漸近する。従って、上記した「全体としてのＮｉの組成比」は、この漸近した値として定義される。
【００８８】
その後、窒素雰囲気中で熱処理を行うことにより、シリサイド化を行う。これにより、ニッケルシリサイド配線（第１配線Ｐ１）を形成する。図１０には、この熱処理温度に対するニッケルシリサイド配線の抵抗率の関係が示されている。
【００８９】
通常、単結晶シリコン基板上に、上記と同じ膜厚のＮｉを堆積し、シリサイド化する場合では、当該シリサイド工程において、Ｎｉに対するＳｉの量は無限に存在しているとみなすことができる。これに対して、第５の実施形態では、非晶質シリコン（第１被膜１２）は薄膜であり、Ｎｉに対して限られた量しか存在しない。ニッケルシリサイド配線のシリサイド化は、薄膜細線状の非晶質シリコンと、その上面に形成されたＮｉとの全量反応により進行する。よって、全体としてのＮｉの組成比は有限の一定値となる。
発明者は、このような全体としてのＮｉの組成比が一定であるという条件の下において進行する、薄膜細線状の非晶質シリコンのシリサイド化が、通常のシリサイド化と異なる挙動を示すことを見いだした。
【００９０】
上記した全体としてのＮｉの組成比が３／５の場合において、熱力学的に安定な相はＮｉ３Ｓｉ２相である。しかしながら、図１０に表したように、本実施形態では、非晶質シリコンをシリサイド化した場合、３５０℃の熱処理を行ったニッケルシリサイド配線の抵抗率は、Ｎｉ２Ｓｉ３相の抵抗率よりも低い。本実施形態では、シリサイド化される第１被膜１２が非晶質であるため、当該第1被膜１２は熱力学的に不安定な状態にある。このため、３５０℃の熱処理を行ったニッケルシリサイド配線は、熱力学的に不安定なθ相（ＪＣＰＤＳ  Ｃａｒｄ  Ｎｏ．７３−２０９３）を含むと考えられる。
【００９１】
また、図１０に表したように、熱処理温度が高くなるにしたがい、ニッケルシリサイド配線の抵抗率は減少する傾向を示す。ここで、熱処理温度が高くなるにしたがい、ニッケルシリサイド配線に熱力学的に安定な相（即ちＮｉ３Ｓｉ２相）が形成されるのであれば、ニッケルシリサイド配線の抵抗率は、Ｎｉ３Ｓｉ２相の抵抗率まで上昇することが考えられる。
【００９２】
これに対して、本実施形態では、熱処理温度が高いほど、ニッケルシリサイド配線の抵抗率は低くなる。前述したように、本実施形態では、薄膜の非晶質シリコンのシリサイド化は、非晶質シリコンとＮｉとの全量反応において、全体としてのＮｉの組成比が一定であるという条件の下に進行する。このため、熱処理による、このような抵抗値の減少は、全体としてのＮｉの組成比が変化するような、単純な相転移に起因するものではあり得ない。このことから、３５０℃以上の熱処理を行うことにより、θ相は、Ｎｉ３Ｓｉ２相とは異なる複数の相に分解していると考えられる。
【００９３】
実際、約４８０℃以上、好ましくは５００℃程度の熱処理を行うことにより、ニッケルシリサイド配線の抵抗率は、Ｎｉ２Ｓｉ相、ＮｉＳｉ相の抵抗率の中間の値となる。この抵抗率がＮｉ２Ｓｉ相の抵抗率とＮｉＳｉ相の抵抗率との中間の値を示すことから、θ相は、少なくともＮｉＳｉ相及びＮｉ２Ｓｉ相を有した相に分解していると考えられる。これらの相が混在していることによって、全体としてのＮｉの組成比が３／５に保たれることは言うまでもない。このようにして形成されたニッケルシリサイド配線は、少なくともＮｉＳｉ相及びＮｉ２Ｓｉ相を有していると考えられる。言い換えれば、ニッケルシリサイド配線は、これらの相が混在している複数の結晶構造部分を有していると考えられる。
【００９４】
また、約８ｎｍの薄膜の領域内において２つの相が生じていることから、ニッケルシリサイド配線のうち、ＮｉＳｉ相及びＮｉ２Ｓｉ相が互いに接している部分を有していることも考えられる。
【００９５】
図１１は、第５の実施形態に係るニッケルシリサイド配線内における結晶構造を例示する模式的斜視図である。
図１１に表したように、ニッケルシリサイド配線（例えば、第１配線Ｐ１及び第３配線Ｐ３）は、斑状のＮｉＳｉ相の領域Ｒ１と、斑状のＮｉ２Ｓｉ相の領域Ｒ２と、を有している。ＮｉＳｉ相の領域Ｒ１及びＮｉ２Ｓｉ相の領域Ｒ２は所定の割合で分布していることにより、全体としてのＮｉの組成比が例えば３／５となっている。ＮｉＳｉ相の領域Ｒ１と、Ｎｉ２Ｓｉ相の領域Ｒ２とは、互いに接している部分を有している。
【００９６】
ここで、Ｎｉの組成比が小さい順から言えば、ＮｉＳｉ相におけるＮｉの組成比は１／２であり、Ｎｉ３Ｓｉ２相の組成比は３／５であり、またＮｉ２Ｓｉ相におけるＮｉの組成比は２／３である。熱力学的には、ニッケルシリサイドは、以下のようにＮｉの組成比に応じた結晶相となる。例えば、全体としてのＮｉの組成比が１／２より大きく３／５未満である場合では、ニッケルシリサイドはＮｉＳｉ相とＮｉ３Ｓｉ２相との混相となる。全体としてのＮｉの組成比が３／５である場合では、ニッケルシリサイドはＮｉ３Ｓｉ２相となる。また、全体としてのＮｉの組成比が３／５より大きく２／３未満である場合では、ニッケルシリサイドはＮｉ３Ｓｉ２相とＮｉ２Ｓｉ相との混相となる。したがって、全体としてのＮｉの組成比が１／２より大きく２／３未満である場合では、ニッケルシリサイドがＮｉＳｉ相及びＮｉ２Ｓｉ相が混合した状態となることは、一般的には熱力学的に考えられない。
【００９７】
これに対して、本実施形態では、全体としてのＮｉの組成比が１／２より大きく２／３未満である状態において、低抵抗のＮｉＳｉ相及びＮｉ２Ｓｉ相の混相が形成される。すなわち、上記のような抵抗率を有するニッケルシリサイド配線は、本実施形態に係る製造方法のみで形成される特異構造である。
【００９８】
なお、本実施形態において、第１配線Ｐ１の形成は、熱処理によってニッケルシリサイドのθ相を形成する工程と、θ相をＮｉＳｉ相及びＮｉ２Ｓｉ相を含む化合物に分解する工程と、を含んでいてもよい。
【００９９】
本実施形態によれば、熱力学的に安定で高抵抗な結晶相（例えばＮｉ３Ｓｉ２相）を形成することなく、低抵抗のニッケルシリサイド配線を形成することができる。このことは、以下に示すように、低抵抗のニッケルシリサイド配線を安定的に形成するために、大変重要である。
【０１００】
抵抗率が等しい多数のニッケルシリサイド配線を形成する場合、個々のニッケルシリサイド配線のうち全体としてのＮｉの組成比がばらつく可能性がある。本実施形態では、全体としてのＮｉの組成比がばらついても、低抵抗のＮｉ２Ｓｉ及びＮｉＳｉ相が優先的に形成される。すなわち、高抵抗のＮｉ３Ｓｉ２相が形成されることが抑制される。したがって、ニッケルシリサイド配線のうち全体としてのＮｉの組成比がばらついても、低抵抗のニッケルシリサイド配線が安定的に形成される。
【０１０１】
第５の実施形態では、第１配線Ｐ１の形成の場合について説明したが、第３配線Ｐ３の形成においても、Ｎｉ２Ｓｉ及びＮｉＳｉ相を有するニッケルシリサイド配線を形成することができる。
【０１０２】
（第６の実施形態）
次に、第６の実施形態に係る半導体装置について説明する。第６の実施形態に係る半導体装置は、第１の実施形態によって形成される第１配線Ｐ１及び第３の実施形態によって形成される第３配線Ｐ３の少なくともいずれかを含む。第５の実施形態に係る半導体装置に適用される第１配線Ｐ１及び第３配線Ｐ３は、Ｎｉをシリサイド化した配線（ニッケルシリサイド配線）である。複数の第１配線Ｐ１のうち少なくとも一部におけるＮｉの組成比は５０％以上である。また、複数の第３配線Ｐ３のうち少なくとも一部におけるＮｉの組成比は５０％以上である。なお、第６の実施形態における「Ｎｉの組成比」は、第５の実施形態において述べた「全体としてのＮｉの組成比」と同じ意味であってもよい。
【０１０３】
本発明者は、ニッケルシリサイド配線に接する支持部の材料に依存して、ニッケルシリサイド配線の抵抗率が異なることを見いだした。
【０１０４】
図１２は、支持部に用いられる材料と抵抗率との関係を示す図である。
図１２で示されるニッケルシリサイド配線は、例えば、第５の実施形態と同様にして形成したものである。なお、ニッケルシリサイド配線の幅は、約８ｎｍである。また、熱処理温度は約５００℃である。図１１には、支持部（第１絶縁膜１３）の材料として、酸化シリコンを含む場合と、窒化シリコンを含む場合と、が示されている。
【０１０５】
図１２に表したように、支持部材の材料として酸化シリコンを含む場合、第５の実施形態で述べたように、ニッケルシリサイド配線の抵抗率は、Ｎｉ２Ｓｉ相及びＮｉＳｉ相の抵抗率の中間の値となる。この場合、ニッケルシリサイド配線は、低抵抗のＮｉＳｉ相及びＮｉ２Ｓｉ相を有すると考えられる。
【０１０６】
これに対して、支持部材の材料として窒化シリコンを含む場合、図１０に示したようにニッケルシリサイド配線の抵抗率は低減する傾向を示さない。ニッケルシリサイド配線の抵抗率は、Ｎｉ３Ｓｉ２相に近い値を示す。この場合、ニッケルシリサイド配線は、θ相、又はＮｉ３Ｓｉ２相を有すると考えられる。
【０１０７】
このように、非晶質シリコンをシリサイド化してニッケルシリサイド配線を形成する際、非晶質シリコンと接する支持部の材料によって、ニッケルシリサイド配線の抵抗率が変化することが分かった。このような特性を利用して、本実施形態では、支持部の材料によって、ニッケルシリサイド配線の相変性を制御する。これにより、所望の抵抗率が得られる。
【０１０８】
一例として、非常に多くのニッケルシリサイド配線を一様に形成する、一括消去方式を採用したメモリセル部分の場合、低抵抗のニッケルシリサイド配線を形成することが好ましい。この場合、支持部の材料を酸化シリコンとすることにより、低抵抗のＮｉＳｉ相及びＮｉ２Ｓｉ相を有するニッケルシリサイド配線を形成することができる。
【０１０９】
一方、素子動作上、熱の発生が見込まれる場合、例えば、駆動回路に付属した論理回路で常時動作する部分、及びこの近傍のメモリセル部分の場合、温度係数の小さいニッケルシリサイド配線を形成することが好ましい。この場合、支持部の材料を窒化シリコンとすることにより、高抵抗のθ相又はＮｉ３Ｓｉ２相を有するニッケルシリサイド配線を形成することができる。
【０１１０】
上記の特性を利用して、例えば、以下のような構成を有する半導体装置も形成することもできる。
半導体装置は、複数の第１配線Ｐ１と、複数の第１絶縁膜１３と、を備える。複数の第１絶縁膜１３は、複数の第１配線Ｐ１のうちいずれかと接し酸化シリコンを含む第１領域と、複数の第１配線Ｐ１のうち第１領域とは接しない他のいずれかと接し窒化シリコンを含む第２領域と、を有している。第１領域と接する第１配線Ｐ１は、ＮｉＳｉ相及びＮｉ２Ｓｉ相を有している。また、第２領域と接する第１配線Ｐ１は、θ相、又はＮｉ３Ｓｉ２相を有している。
【０１１１】
この場合、第１配線Ｐ１の形成において、例えば４８０℃以上で熱処理を行う。このとき、第１領域に接する領域には、低抵抗のＮｉＳｉ相及びＮｉ２Ｓｉ相が形成される。一方、第２領域に接する領域には、高抵抗のθ相又はＮｉ３Ｓｉ２相が形成される。このように、一度の熱処理工程によって、異なる抵抗率を有する第１配線Ｐ１を異なる領域に形成することができる。したがって、半導体装置の配置に応じて、ニッケルシリサイド配線の温度係数を局所的に変化させることができる。
【０１１２】
なお、第６の実施形態では、第１配線Ｐ１の形成の場合について説明したが、第３配線Ｐ３の形成においても、支持部の材料に応じて異なる結晶構造を有するニッケルシリサイド配線を形成することができる。
【０１１３】
以上説明したように、実施形態に係る半導体装置の製造方法及び半導体装置によれば、微細な配線パターンを均一かつ安定的に形成することができる。
【０１１４】
なお、上記に本実施の形態を説明したが、本発明はこれらの例に限定されるものではない。例えば、前述の各実施の形態に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものや、各実施の形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【０１１５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【０１１６】
以上の実施形態には、以下の内容も開示されている。
（付記１）
絶縁基材の上に、前記絶縁基材の表面から立ち上がる側面を有する第１支持部を形成する工程と、
前記第１支持部の前記側面に非晶質シリコンの第１被膜を形成する工程と、
前記第１支持部を除去して前記第１被膜を残し、前記第１被膜を第１絶縁膜で埋め込む工程と、
前記第１絶縁膜の表面を平坦化して前記表面から前記第１被膜を露出させる工程と、
前記第１被膜の前記非晶質シリコンを、ニッケル、コバルト及びチタンのうち選択された１つによってシリサイド化して第１配線を形成する工程と、
前記第１絶縁膜及び前記第１配線の上に第１層間膜を形成する工程と、
前記第１層間膜の上に、前記第１層間膜の表面から立ち上がる側面を有する第２支持部を形成する工程と、
前記第２支持部の前記側面に第２被膜を形成する工程と、
前記第２支持部を除去し、残った前記第２被膜による第２配線を形成する工程と、
前記第２配線を第２絶縁膜で埋め込み、前記第２絶縁膜の表面を平坦化して前記表面から前記第２配線を露出させる工程と、
前記第２絶縁膜及び前記第２配線の上に前記第２絶縁膜の表面から立ち上がる側面を有する第３支持部を形成する工程と、
前記第３支持部の前記側面に非晶質シリコンの第３被膜を形成する工程と、
前記第３被膜の側面の中央部分以外にガスクラスタイオンビームによってマスクを形成する工程と、
前記マスクを介して前記中央部分から前記第３被膜の一部をシリサイド化して第３配線を形成する工程と、
を備えた半導体装置の製造方法。
（付記２）
絶縁基材の上に、前記絶縁基材の表面から立ち上がる側面を有する第１支持部を形成する工程と、
前記第１支持部の前記側面に非晶質シリコンの第１被膜を形成する工程と、
前記第１被膜を第１絶縁膜で埋め込み、前記第１絶縁膜の表面を平坦化して前記表面から前記第１被膜を露出させる工程と、
前記第１被膜の前記非晶質シリコンをシリサイド化して第１配線を形成する工程と、
を備えた半導体装置の製造方法。
（付記３）
前記第１絶縁膜及び前記第１配線の上に第１層間膜を形成する工程と、
前記第１層間膜の上に、前記第１層間膜の表面から立ち上がる側面を有する第２支持部を形成する工程と、
前記第２支持部の前記側面に第２被膜を形成し、前記第２被膜による第２配線を形成する工程と、
前記第２配線を第２絶縁膜で埋め込み、前記第２絶縁膜の表面を平坦化して前記表面から前記第２配線を露出させる工程と、
をさらに備えた付記２記載の半導体装置の製造方法。
（付記４）
前記第１配線を形成する工程は、第１方向に延在する複数の前記第１配線を並列に形成することを含み、
前記第２配線を形成する工程は、前記第１方向と交差する第２方向に延在する複数の前記第２配線を並列に形成することを含む付記３記載の半導体装置の製造方法。
（付記５）
前記第２絶縁膜及び前記第２配線の上に前記第２絶縁膜の表面から立ち上がる側面を有する第３支持部を形成する工程と、
前記第３支持部の前記側面に非晶質シリコンの第３被膜を形成する工程と、
前記第３被膜の側面の中央部分以外にマスクを形成する工程と、
前記マスクを介して前記中央部分から前記第３被膜の一部をシリサイド化して第３配線を形成する工程と、
をさらに備えた付記３記載の半導体装置の製造方法。
（付記６）
前記第１配線を形成する工程は、第１方向に延在する複数の前記第１配線を並列に形成することを含み、
前記第２配線を形成する工程は、前記第１方向と交差する第２方向に延在する複数の前記第２配線を並列に形成することを含み、
前記第３配線を形成する工程は、前記第１方向に延在する複数の前記第３配線を並列に形成することを含む付記５記載の半導体装置の製造方法。
（付記７）
前記マスクを形成する工程は、ガスクラスタイオンビームによって前記マスクを形成することを含む付記５または６に記載の半導体装置の製造方法。
（付記８）
前記第１配線を形成する工程は、前記第１被膜の非晶質シリコンをニッケルによりシリサイド化し、前記第１配線の線幅を５ナノメートル以上２８ナノメートル以下にすることを含む付記２〜７のいずれか１つに記載の半導体装置の製造方法。
（付記９）
前記第３配線を形成する工程は、前記第３被膜の非晶質シリコンをニッケルによりシリサイド化し、前記第３配線の線幅を５ナノメートル以上２８ナノメートル以下にすることを含む付記５〜７のいずれか１つに記載の半導体装置の製造方法。
（付記１０）
前記第１配線を形成する工程は、ニッケル、コバルト及びチタンのうち選択された１つによって前記第１被膜の前記非晶質シリコンをシリサイド化することを含む付記２〜９のいずれか１つに記載の半導体装置の製造方法。
（付記１１）
側面を有する第１支持部を形成する工程と、
前記第１支持部の前記側面に非晶質シリコンの第１被膜を形成する工程と、
前記第１被膜の表面にニッケルからなる第１金属膜を形成する工程と、
熱処理を行うことで前記第１被膜の前記非晶質シリコンをシリサイド化し、ＮｉＳｉ相及びＮｉ２Ｓｉ相を含む化合物を含む第１配線を形成する工程と、
を備えた半導体装置の製造方法。
（付記１２）
前記第１配線を形成する工程は、
前記第１被膜に接しニッケルからなる第１金属膜を形成する工程と、
熱処理を行うことで、ＮｉＳｉ相及びＮｉ２Ｓｉ相を形成する工程と、を含む付記２〜１１のいずれか１つに記載の半導体装置の製造方法。
（付記１３）
前記第１配線を形成する工程は、
前記熱処理によってニッケルシリサイドのθ相を形成する工程と、
前記θ相をＮｉＳｉ相及びＮｉ２Ｓｉ相を含む化合物に分解する工程と、を含む付記１１または１２記載の半導体装置の製造方法。
（付記１４）
前記ＮｉＳｉ相及びＮｉ２Ｓｉ相を形成する工程は、４８０℃以上で前記熱処理を行うことを含む付記１１〜１３のいずれか１つ記載の半導体装置の製造方法。
（付記１５）
前記第３配線を形成する工程は、
前記第３被膜に接して、ニッケルからなる第２金属膜を形成する工程と、
熱処理を行うことにより、ＮｉＳｉ相及びＮｉ２Ｓｉ相を形成する工程と、を含む付記５記載の半導体装置の製造方法。
（付記１６）
前記ＮｉＳｉ相及びＮｉ２Ｓｉ相を形成する工程は、４８０℃以上で前記熱処理を行うことを含む付記１５記載の半導体装置の製造方法。
（付記１７）
前記第１支持部を形成する工程において、前記第１支持部の材料は酸化シリコンを含む付記２〜１６のいずれか１つに記載の半導体装置の製造方法。
（付記１８）
前記第１支持部を形成する工程において、前記第１支持部の材料は窒化シリコンを含む付記２〜１６のいずれか１つに記載の半導体装置の製造方法。
（付記１９）
前記第１支持部を形成する工程は、
酸化シリコンを含む第１領域と、
前記第１領域と異なる位置に、窒化シリコンを含む第２領域と、
を有する複数の前記第１支持部を形成することを含む付記２〜１６のいずれか１つに記載の半導体装置の製造方法。
（付記２０）
金属層の上に前記金属層の表面から立ち上がる側面を有する支持部を形成する工程と、
前記支持部の前記側面に非晶質シリコンの被膜を形成する工程と、
前記被膜の側面の中央部分以外にマスクを形成する工程と、
前記マスクを介して前記中央部分から前記被膜の一部をシリサイド化し、配線を形成する工程と、
を備えた半導体装置の製造方法。
（付記２１）
前記マスクを形成する工程は、ガスクラスタイオンビームによって前記マスクを形成することを含む付記２０記載の半導体装置の製造方法。
（付記２２）
前記配線を形成する工程は、前記被膜の非晶質シリコンをニッケルによりシリサイド化し、前記配線の線幅を５ナノメートル以上２８ナノメートル以下にすることを含む付記２０または２１に記載の半導体装置の製造方法。
（付記２３）
絶縁基材の主面上に設けられ、ニッケル、コバルト及びチタンのうち選択された１つとシリコンとの化合物を含む第１配線を備え、
前記第１配線の線幅が５ナノメートル以上２８ナノメートル以下である半導体装置。
（付記２４）
絶縁基材の主面上に設けられ、ニッケル、コバルト及びチタンのうち選択された１つとシリコンとの化合物を含む第１配線を備え、
前記第１配線の抵抗率をρ、温度係数をαとした場合、以下の（１）式〜（３）式を満たす半導体装置。
ρ＜８×１０−５（オームセンチメートル）  …（１）式
α＜２．７×１０−３（１／ケルビン）  …（２）式
Ｆ１（ρ）＜α＜Ｆ２（ρ）  …（３）式
ここで、
１×１０−５＜ρ≦４．５×１０−５の場合、
Ｆ１（ρ）＝Ａ１×ρＰ１
Ｆ２（ρ）＝Ａ２×ρＰ２
Ａ１＝１．８０９×１０−１１
Ｐ１＝−１．７１４
Ａ２＝１．３３７×１０−７
Ｐ２＝−０．９２５７
であり、
４．５×１０−５＜ρ≦１×１０−４の場合、
Ｆ１（ρ）＝Ｂ１×ρ２＋Ｃ１×ρ＋Ｄ１
Ｆ２（ρ）＝Ｂ２×ρ２＋Ｃ２×ρ＋Ｄ２
Ｂ１＝１．３２４×１０５
Ｃ１＝−２．４７６×１０１
Ｄ１＝１．３５３×１０−３
Ｂ２＝１．８４１×１０５
Ｃ２＝−４．４８７×１０１
Ｄ２＝３．０４０×１０−３
である。
（付記２５）
前記第１配線の線幅は１０ナノメートル以下である付記２３または２４に記載の半導体装置。
（付記２６）
複数の前記第１配線を備え、
前記複数の第１配線は、複数の結晶構造部分を有する付記２３〜２５のいずれか１つに記載の半導体装置。
（付記２７）
複数の前記第１配線を備え、
前記複数の第１配線のうち少なくとも一部におけるＮｉの組成比は１／２以上である付記２３〜２６のいずれか１つに記載の半導体装置。
（付記２８）
前記第１配線の温度係数は、ＮｉＳｉの温度係数よりも大きい付記２３〜２７のいずれか１つに記載の半導体装置。
（付記２９）
前記第１配線の温度係数は、Ｎｉ３１Ｓｉ１２の温度係数よりも小さい付記２３〜２８のいずれか１つに記載の半導体装置。
（付記３０）
複数の前記第１配線を備え、
前記複数の第１配線は、複数の温度係数を有する付記２３〜２９のいずれか１つに記載の半導体装置。
（付記３１）
前記第１配線は、ＮｉＳｉ相及びＮｉ２Ｓｉ相を有する付記２３〜３０のいずれか１つに記載の半導体装置。
（付記３２）
前記第１配線のうち前記ＮｉＳｉ相及び前記Ｎｉ２Ｓｉ相は互いに接している部分を有する付記３１記載の半導体装置。
（付記３３）
前記第１配線の全体としてのＮｉの組成比は１／２より大きく２／３未満である付記３１または３２記載の半導体装置。
（付記３４）
前記第１配線の周囲に設けられた第１絶縁膜と、
前記第１絶縁膜及び前記第１配線の上に設けられた第１層間膜と、
前記第１層間膜の上に設けられた第２配線と、
をさらに備えた付記２３〜３３のいずれか１つに記載の半導体装置。
（付記３５）
複数の前記第１配線と、
複数の前記第２配線と、
を備え、
前記複数の第１配線は、それぞれ第１方向に延在し並列に設けられ、
前記複数の第２配線は、それぞれ前記第１方向と交差する第２方向に延在し並列に設けられた付記３４記載の半導体装置。
（付記３６）
前記第１層間膜は、前記第２配線の材料に含まれる金属イオンの伝導部である付記３４または３５に記載の半導体装置。
（付記３７）
前記第２配線の周囲に設けられた第２絶縁膜と、
前記第２絶縁膜及び前記第２配線の上に設けられた第３配線と、
前記第２配線と前記第３配線とのあいだに設けられ、前記第２絶縁膜及び前記第３配線と接する第２層間膜と、
をさらに備えた付記３４〜３６のうちいずれか１つに記載の半導体装置。
（付記３８）
複数の前記第１配線と、
複数の前記第２配線と、
複数の前記第３配線と、
を備え、
前記複数の第１配線は、それぞれ第１方向に延在し並列に設けられ、
前記複数の第２配線は、それぞれ前記第１方向と交差する第２方向に延在し並列に設けられ、
前記複数の第３配線は、それぞれ前記第１方向に延在し並列に設けられた付記３７記載の半導体装置。
（付記３９）
前記第１層間膜及び前記第２層間膜は、前記第２配線の材料に含まれる金属イオンの伝導部である付記３７または３８に記載の半導体装置。
（付記４０）
前記第３配線は、ニッケル、コバルト及びチタンのうち選択された１つとシリコンとの化合物から構成され、その線幅が５ナノメートル以上２８ナノメートル以下である付記３７〜３９のいずれか１つに記載の半導体装置。
（付記４１）
前記第３配線は、ＮｉＳｉ相及びＮｉ２Ｓｉ相を有する付記３７〜４０のいずれか１つに記載の半導体装置。
（付記４２）
前記第３配線のうち前記ＮｉＳｉ相及び前記Ｎｉ２Ｓｉ相は、互いに接している部分を有する付記４１記載の半導体装置。
（付記４３）
前記第３配線の全体としてのＮｉの組成比は１／２より大きく２／３未満である付記４１または４２記載の半導体装置。
（付記４４）
前記絶縁基材の前記主面上に設けられ、前記第１配線の少なくとも一方の側面に接する第１絶縁膜を備える付記２３〜３３のいずれか１つに記載の半導体装置。
（付記４５）
前記第１絶縁膜は酸化シリコンを含み、
前記第１配線は、ＮｉＳｉ相及びＮｉ２Ｓｉ相を有する付記４４記載の半導体装置。
（付記４６）
前記第１絶縁膜は窒化シリコンを含み、
前記第１配線は、ニッケルシリサイドのθ相、又はＮｉ３Ｓｉ２相を有する付記４４記載の半導体装置。
（付記４７）
前記第１配線は複数設けられ、
前記第１絶縁膜は複数設けられ、
前記複数の第１絶縁膜は、
前記複数の第１配線のうちいずれかと接し酸化シリコンを含む第１領域と、
前記複数の第１配線のうち前記第１領域とは接しない他のいずれかと接し窒化シリコンを含む第２領域と、
を有し、
前記第１領域と接する前記第１配線は、ＮｉＳｉ相及びＮｉ２Ｓｉ相を有し、
前記第２領域と接する前記第１配線は、ニッケルシリサイドのθ相、又はＮｉ３Ｓｉ２相を有する付記４４記載の半導体装置。
【符号の説明】
【０１１７】
１０…絶縁基材、１１…第１支持部、１１ａ…側面、１２…第１被膜、１３…第１絶縁膜、１４…第１金属膜、２１…第２支持部、２１ａ…側面、２２…第２被膜、２３…第２絶縁膜、３１…第３支持部、３１ａ…側面、３２…第３被膜、３４…第２金属膜、３５…第３絶縁膜、１１０，１２０，１３０…半導体装置、Ｌ１…第１層、Ｌ２…第２層、Ｌ３…第３層、Ｍ…マスク、ＭＬ１…第１層間膜、ＭＬ２…第２層間膜、Ｐ１…第１配線、Ｐ２…第２配線、Ｐ３…第３配線
【図１】
2013251358.tif 000003
【図２】
2013251358.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2013251358.tif 000009
【図８】
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【図９】
2013251358.tif 000011
【図１０】
2013251358.tif 000012
【図１１】
2013251358.tif 000013
【図１２】
2013251358.tif 000014