(57)【要約】【課題】  周波数分解能を上げるようにＰＬＬシンセサイザの分周器で発振器の信号を分周すると、分周器が出す位相雑音より下回った場合は分周器の位相雑音が支配的となり劣化する。一方、位相雑音を低く抑えると、周波数分解能が粗くなり所望の周波数差の中心周波数のオフセットした送信信号を生成できないという問題があった。【解決手段】  ＰＬＬシンセサイザにフラクショナル−Ｎ方式の位相同期ループ形の周波数シンセサイザを用いることで、位相雑音を低く抑え、周波数分解能を上げて離隔周波数の自由度を上げることが可能となる。また、周波数合成回路にローカル信号の２倍波と合成をした周波数を出力する偶高調波周波数合成回路を用いることで、帯域通過フィルタで不要波の抑圧が容易になる。【選択図】      図１
2013200135.tif 000002
【特許請求の範囲】
【請求項１】
発振器と、
上記発振器の出力に基いて変調信号を生成するダイレクトディジタルシンセサイザと、
上記ダイレクトディジタルシンセサイザの出力を第１逓倍数で周波数逓倍する第１周波数逓倍器と、
上記発振器の出力に基いてローカル変調信号を生成するフラクショナル−Ｎ方式の位相同期ループ形の周波数シンセサイザと、
上記第１周波数逓倍器の出力に、上記周波数シンセサイザの出力の２倍波を合成する第１偶高調波周波数合成回路と、
上記第１偶高調波周波数合成回路の出力の所定帯域を通過させる第１帯域通過フィルタと、
上記発振器の出力を上記第２逓倍数で周波数逓倍する第２周波数逓倍回路と、
上記第２周波数逓倍器の出力に、上記周波数シンセサイザの出力の２倍波を合成する第２偶高調波周波数合成回路と、
上記第２偶高調波周波数合成回路の出力の所定帯域を通過させる第２帯域通過フィルタと、
上記第２帯域通過フィルタの出力に基いて第１帯域通過フィルタの出力を検波する検波回路と、
上記発振器の出力を所定分周数で分周する周波数分周器と、
上記周波数分周器の出力に基づいて、上記ダイレクトディジタルシンセサイザ、及び周波数シンセサイザを制御する制御器と、
を備えたレーダ送受信機。
【請求項２】
上記第１帯域通過フィルタと検波回路との接続を切替える経路切替スイッチと、
上記発振器からの出力を第３逓倍数で周波数逓倍する第３周波数逓倍器と、
上記第３周波数逓倍器からの出力を基準に、上記検波回路からの出力をディジタル信号に変換するＡ／Ｄ変換回路と、
を備えた請求項１記載のレーダ送受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイレクトディジタルシンセサイザを有したレーダ送受信機に関するものである。
【背景技術】
【０００２】
従来、変調信号及び搬送波信号を生成するダイレクトディジタルシンセサイザ（ＤＤＳ；Direct Digital Synthesizer）を備え、中心周波数を変化させるレーダ送受信機が知られている（例えば特許文献１参照）。この種のレーダ送受信機は、システムクロックの整数倍で変調信号を生成し、中心周波数を変調するが、その用途によってはシステムクロックの整数倍で構成できない離隔の周波数オフセットが必要となることがある。この場合は、複数の周波数を生成できる位相同期ループ形のＰＬＬ（Phase Locked Loop）シンセサイザを用いて、送受信の各々の信号と同じ符号で周波数合成させて周波数ホッピングすることで、変調信号特性に影響を与えずに、中心周波数を所望の離隔での周波数の切り替えを行うことができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１０９５１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＤＤＳとＰＬＬシンセサイザを用いたレーダ送受信機において、全ての信号の周波数を１つの発振器で生成するように構成した場合は、システムクロック周波数の整数倍で同期を取ることとなるが、離隔周波数がシステムクロックの整数倍でないときには、ＰＬＬシンセサイザの分周数の値を大きくして周波数分解能を上げることで、所望の周波数差の中心周波数をオフセットした送信信号を生成することが可能となる。
【０００５】
図５は、ＰＬＬシンセサイザ１９の典形的な構成例を示す図である。ＰＬＬシンセサイザ１９は、分周数Ｒの分周回路２２と、位相検波器２３と、ループフィルタ２４と、電圧制御発振器２５と、分周数Ｍの分周回路２６と、制御回路２７から構成される。ＰＬＬシンセサイザ１９は、Ｒ分周した信号を基準信号源に、位相同期したＭ倍の周波数の信号を電圧制御発振器２５から出力する。各信号の周波数の関係は、入力周波数をｆr、電圧制御発振器２５の出力周波数をｆ０とすると、次の数１式のようになり、Ｒを大きくすることで分解能を上げることが可能となる。
【０００６】
【数１】
2013200135.tif 000003
【０００７】
このときの各信号の位相雑音を図６に示す。図６は、ＰＬＬシンセサイザの位相雑音特性を示す図であり、縦軸はＳＳＢ位相雑音量、横軸はオフセット周波数を示している。入力信号の位相雑音をＳψ,xo（ｆ）とすると、Ｒ分周後の位相雑音Ｓψ,xo,r（ｆ）は、次の数２式となる。
【０００８】
【数２】
2013200135.tif 000004
【０００９】
この雑音量が基準となり、Ｍ逓倍と等価であるＰＬＬシンセサイザ１９の出力信号の位相雑音量Ｓψ,xo,pll（ｆ）は、次の数３式となる。
【００１０】
【数３】
2013200135.tif 000005
【００１１】
但し、Ｒを大きくしていくと、Ｒ分周後の位相雑音Ｓψ,xo,r（ｆ）は分周回路の持つ位相雑音量Ｓψ,div（ｆ）より小さくなり、分周回路の位相雑音量が支配的となることから、ＰＬＬシンセサイザ１９の出力信号の位相雑音量Ｓψ,div,pll（ｆ）は、次の数４式となり、ＰＬＬシンセサイザ出力の位相雑音が劣化する。
【００１２】
【数４】
2013200135.tif 000006
【００１３】
このようにＰＬＬシンセサイザ出力の位相雑音が劣化することで、レーダ送受信機の出力信号の位相雑音が劣化し、結果的に、レーダ送受信機の出力信号から目標探知を行うレーダ装置に関して探知性能の劣化につながる、という課題が生じる。
【００１４】
一方、探知性能を維持するために位相雑音を低く抑えると、Ｒ値を小さくできないことで周波数分解能が粗くなり、所望の周波数差の中心周波数のオフセットした送信信号を生成できない、といった課題があった。
【００１５】
また、オフセット周波数によっては、周波数合成の際に変調信号の帯域近傍に電力の大きいＰＬＬシンセサイザ１９の周波数成分が不要波として漏れこんでくることで、変調信号の帯域を広げることが困難になるという問題があった。
【００１６】
本発明は係る課題を解決するためになされたものであり、所望の変調信号における位相雑音の劣化を抑えるとともに、所望の変調信号帯域への不要波の漏れこみを抑えることを目的とする。
【課題を解決するための手段】
【００１７】
本発明によるレーダ送受信機は、発振器と、上記発振器の出力に基いて変調信号を生成するダイレクトディジタルシンセサイザと、上記ダイレクトディジタルシンセサイザの出力を第１逓倍数で周波数逓倍する第１周波数逓倍器と、上記発振器の出力に基いてローカル変調信号を生成するフラクショナル−Ｎ方式の位相同期ループ形の周波数シンセサイザと、上記第１周波数逓倍器の出力に、上記周波数シンセサイザの出力の２倍波を合成する第１偶高調波周波数合成回路と、上記第１偶高調波周波数合成回路の出力の所定帯域を通過させる第１帯域通過フィルタと、上記発振器の出力を第２逓倍数で周波数逓倍する第２周波数逓倍回路と、上記第２周波数逓倍器の出力に、上記周波数シンセサイザの出力の２倍波を合成する第２偶高調波周波数合成回路と、上記第２偶高調波周波数合成回路の出力の所定帯域を通過させる第２帯域通過フィルタと、上記第２帯域通過フィルタの出力に基いて第１帯域通過フィルタの出力を検波する検波回路と、上記発振器の出力を所定分周数で分周する周波数分周器と、上記周波数分周器の出力に基づいて、上記ダイレクトディジタルシンセサイザ、及び周波数シンセサイザを制御する制御器と、を備えたものである。
【発明の効果】
【００１８】
本発明によれば、ＰＬＬシンセサイザにフラクショナル−Ｎ方式の位相同期ループ形の周波数シンセサイザを用いることで、位相雑音を低く抑え、周波数分解能を上げて離隔周波数の自由度を上げることができる。
【図面の簡単な説明】
【００１９】
【図１】実施の形態１によるレーダ送受信機の構成を示す図である。
【図２】実施の形態１によるフラクショナルＮ方式の位相同期ループ形の周波数シンセサイザの構成例を示す図である。
【図３】実施の形態１による偶高調波周波数合成回路の出力信号の周波数特性を示す図である。
【図４】比較例として示すレーダ送受信機の、周波数合成回路の周波数特性を示す図である。
【図５】従来のＰＬＬシンセサイザの構成例を示す図である。
【図６】ＰＬＬシンセサイザの位相雑音特性を示す図である。
【発明を実施するための形態】
【００２０】
実施の形態１．
図１は、この発明に係る実施の形態１によるレーダ送受信機の構成を示す図である。
図において、実施の形態１のレーダ送受信機は、発振器１と、ダイレクトディジタルシンセサイザ（ＤＤＳ；Direct Digital Synthesizer）２と、第１周波数逓倍器である逓倍数Ａの周波数逓倍器３と、逓倍数Ｍ／Ｒのフラクショナル−Ｎ方式の位相同期ループ形のＰＬＬ（Phase Locked Loop）シンセサイザ４と、第１偶高調波周波数合成回路である偶高調波周波数合成回路５と、第１帯域通過フィルタである帯域通過フィルタ６と、経路切替スイッチ７と、送受信信号端子８と、第２周波数逓倍器である逓倍数Ｂの周波数逓倍器９と、第２偶高調波周波数合成回路である偶高調波周波数合成回路１０と、第２帯域通過フィルタである帯域通過フィルタ１１と、検波回路１２と、第３周波数逓倍器である逓倍数Ｃの周波数逓倍器１３と、Ａ／Ｄ変換回路１４と、ビデオ信号出力端子１５と、分周数Ｋの分周器１６と、タイミング制御器１７と、設定信号入力端子１８を備えている。
【００２１】
発振器１はクロック信号源となる種信号を発振し生成する。発振器１の生成した出力信号は、全ての信号の基準として送受信の信号の同期を取るために分配され、ＤＤＳ２、周波数逓倍器９、フラクショナル−Ｎ方式の位相同期ループ形のＰＬＬシンセサイザ４、周波数逓倍器１３、分周器１６に入力する。
【００２２】
分周器１６は、発振器１の出力信号を分周数Ｋで分周してシステムクロックを生成する。タイミング制御器１７は、設定信号入力端子１８から入力された周波数、変調種類、変調タイミング等の情報を基にして制御信号を生成し、ＤＤＳ２、フラクショナル−Ｎ方式の位相同期ループ形のＰＬＬシンセサイザ４、経路切替スイッチ７、及びＡ／Ｄ変換回路１４に制御信号を出力する。ＤＤＳ２は、発振器１の出力信号をクロック信号源として、タイミング制御器１７が出力する制御信号により周波数、変調種類等の情報を設定し、所望の変調を施した信号を周波数逓倍器３に出力する。周波数逓倍器３は、ＤＤＳ２の出力信号の搬送波信号周波数、および変調帯域幅を第１逓倍数のＡ倍に逓倍して、変調された送信種信号を偶高調波周波数合成回路５に出力する。
【００２３】
フラクショナル−Ｎ方式の位相同期ループ形のＰＬＬシンセサイザ４は、発振器１の信号に同期してＭ／Ｒ倍した信号を、偶高調波周波数合成回路５と偶高調波周波数合成回路１０とにそれぞれ出力する。
【００２４】
図２は、フラクショナル−Ｎ方式の位相同期ループ形のＰＬＬシンセサイザ４の１構成例を示す図である。フラクショナル−Ｎ方式の位相同期ループ形のＰＬＬシンセサイザ４は、位相検波器２３と、ループフィルタ２４と、電圧制御発振器２５と、分周数Ｎ.ｎの分周回路２８と、フラクショナル制御回路２９とから構成され、分周数を非整数とし、発振周波数が連続的に変化するようにしたものである。分周回路２８は、フラクショナル制御回路２９からの制御信号に基づいて、電圧制御発振器２５の出力信号を分周数Ｎ.ｎで分周し、位相検波器２３に入力する。位相検波器２３は、分周回路２８の出力信号に基づいて発振器１の出力信号の位相を検波する。ループフィルタ２４は、位相検波器２３の出力信号について交流成分をカットし、電圧制御発振器２５に入力する。かくして、フラクショナル−Ｎ方式の位相同期ループ形のＰＬＬシンセサイザ４は、発振器１からの入力信号について、その入力周波数ｆｒと位相雑音量を変えることなく基準信号源として、位相同期したＮ.ｎ倍の出力周波数ｆ０の信号を電圧制御発振器２５から出力する。各信号の周波数の関係は、次の数５式のようになる。
【００２５】
【数５】
2013200135.tif 000007
【００２６】
ここで、再び図６を用いて、各信号の位相雑音について述べる。入力信号の位相雑音をＳψ,xo（ｆ）とすると、この雑音量が基準となり、等価的にＮ.ｎ逓倍されるフラクショナル−Ｎ方式のＰＬＬシンセサイザ４の出力信号の位相雑音量Ｓψfpll（ｆ）は、Ｓψ,xo,pll（ｆ）と等価となる。
【００２７】
このようにフラクショナル−Ｎ方式のＰＬＬシンセサイザ４を用いることで、位相雑音量を劣化させることなく、設定可能な分解能まで上げることが可能となり、レーダ送受信機の出力信号の位相雑音を劣化させることがなく、探知性能を維持することができる。
【００２８】
フラクショナル−Ｎ方式の位相同期ループ形のＰＬＬシンセサイザ４は、発振器１の信号に同期してＭ／Ｒ倍した信号を偶高調波周波数合成回路５と偶高調波周波数合成回路１０とに出力する。
【００２９】
偶高調波周波数合成回路５は、周波数逓倍器３からの変調された送信種信号と、ローカル信号としてのフラクショナル−Ｎ方式の位相同期ループ形のＰＬＬシンセサイザ４からの信号の２倍波とを、周波数合成して変調された送信信号を帯域通過フィルタ６に出力する。
【００３０】
図３は偶高調波周波数合成回路の出力信号の周波数特性図である。偶高調波周波数合成回路５からの信号は不要波を含んでいるが、逓倍回路３の変調信号出力を入力信号１、フラクショナル−Ｎ方式のＰＬＬシンセサイザ４出力を入力信号２とすると、電力の大きい入力信号２は所望とする出力信号の帯域から離れた周波数成分として存在することになり、帯域近傍には電力の小さい入力信号２の２倍波が存在するだけとなって、帯域通過フィルタ６で抑圧することが容易になる。
【００３１】
帯域通過フィルタ６は、偶高調波周波数合成回路５の出力信号の所定帯域を通過させ、不要波を除去した変調された送信信号を、経路切替スイッチ７に出力する。経路切替スイッチ７は、タイミング制御器１７からの制御信号により制御が行われる。その制御信号が送信時に対応した信号であるときに、経路切替スイッチ７は帯域通過フィルタ６に接続され、帯域通過フィルタ６からの変調された送信信号は、送受信信号端子８に出力される。また、その制御信号が送信時に対応した信号であるときに、経路切替スイッチ７は検波回路１２に接続され、送受信信号端子８からの受信信号は検波回路１２に出力される。
【００３２】
周波数逓倍器９は、発振器１の信号を第２逓倍数のＢ倍に逓倍して偶高調波周波数合成回路１０に出力する。
偶高調波周波数合成回路１０は、周波数逓倍器９からの信号と、ローカル信号としてのフラクショナル−Ｎ方式の位相同期ループ形のＰＬＬシンセサイザ４からの信号の２倍波とを、周波数合成して帯域通過フィルタ１１に信号を出力する。偶高調波周波数合成回路１０からの出力信号は不要波を含んでいる。帯域通過フィルタ１１は、偶高調波周波数合成回路１０の出力の所定帯域を通過させ、不要波を除去した信号を検波回路１２に出力する。
【００３３】
検波回路１２は、帯域通過フィルタ１１からの信号を基準に経路切替スイッチ７からの受信信号を検波し、アナログビデオ信号をＡ／Ｄ変換回路１４に出力する。周波数逓倍器１３は、発振器１の出力信号を第３逓倍数のＣ倍に逓倍してＡ／Ｄ変換回路１４に出力する。Ａ／Ｄ変換回路１４は、周波数逓倍器１３からの出力信号を基準に検波回路１２からの検波信号をディジタル信号に変換し、デジタルビデオ信号をビデオ信号出力端子１５より出力する。
【００３４】
このように、実施の形態１によるレーダ送受信機は、全ての信号を発振器１より生成したシステムクロック周波数の整数倍となるように構成することで、送受信系として安定して同期したレーダ送受信機を得ることができる。また、他機器との電波干渉を回避するために、変調帯域幅を狭くして中心周波数を帯域内でシフトする場合は、設定信号入力端子１８からの入力情報を基にタイミング制御器１７にて変調帯域幅を狭くするための制御信号を生成し、ダイレクトディジタルシンセサイザ２とフラクショナル−Ｎ方式の位相同期ループ形のＰＬＬシンセサイザ４とにこの制御信号を設定する。これにより、帯域を絞って変調を行い、中心周波数を干渉しない周波数にオフセットした送信信号を生成することができる。
【００３５】
このようにレーダ送受信機において、フラクショナル−Ｎ方式の位相同期ループ形の周波数シンセサイザを用いることで、位相雑音を低く抑え、周波数分解能を上げて離隔周波数の自由度を上げることが可能となる。
【００３６】
また、偶高調波周波数合成回路５に、ローカル信号の２倍波と合成をした周波数を出力する偶高調波周波数合成回路を用いることで、変調信号の帯域近傍の電力の大きいＰＬＬシンセサイザの周波数成分が、変調帯域から離れることになり、帯域通過フィルタ６で不要波を容易に抑圧することが可能となる。
【００３７】
なお、図４は、比較例として示すレーダ送受信機の周波数特性図である。この比較例は、図１のフラクショナル−Ｎ方式の位相同期ループ形のＰＬＬシンセサイザ４を、図５に示す典型的な位相同期ループ形のＰＬＬシンセサイザ１９に置き換えるとともに、偶高調波周波数合成回路５及び偶高調波周波数合成回路１０を、通常の１倍波と合成を行う周波数合成回路に置き換えて、その場合における周波数合成回路の出力信号の周波数特性を示している。この場合、周波数逓倍器３の変調信号出力を入力信号１、ＰＬＬシンセサイザ１９の出力を入力信号２とすると、所望とする出力信号の近傍に電力の大きい入力信号２の成分が存在することで、帯域通過フィルタ６による抑圧を行うことができず、変調信号の帯域を広げることが困難となることがわかる。
【００３８】
以上により、実施の形態１によるレーダ送受信機は、発振器１と、上記発振器１の出力に基いて変調信号を生成するＤＤＳ２と、上記ＤＤＳ２の出力を第１逓倍数で周波数逓倍する第１周波数逓倍器９と、上記発振器１の出力に基いてローカル変調信号を生成するフラクショナル−Ｎ方式の位相同期ループ形の周波数シンセサイザ４と、上記第１周波数逓倍器９の出力に、上記周波数シンセサイザ４の出力の２倍波を合成する第１偶高調波周波数合成回路５と、上記第１偶高調波周波数合成回路５の出力の所定帯域を通過させる第１帯域通過フィルタ６と、上記発振器１の出力を第２逓倍数で周波数逓倍する第２周波数逓倍回路９と、上記第２周波数逓倍器９の出力に、上記周波数シンセサイザ４の出力の２倍波を合成する第２偶高調波周波数合成回路１０と、上記第２偶高調波周波数合成回路１０の出力の所定帯域を通過させる第２帯域通過フィルタ１１と、上記第２帯域通過フィルタ１１の出力に基いて第１帯域通過フィルタ６の出力を検波する検波回路１２と、上記発振器１の出力を所定分周数で分周する周波数分周器１６と、上記周波数分周器１６の出力に基づいて、上記ＤＤＳ２、周波数シンセサイザ４を制御するタイミング制御器１７と、を備えたことを特徴とする。
【００３９】
また、第１帯域通過フィルタ６と検波回路１２との接続を切替える経路切替スイッチ７と、発振器１からの出力を第３逓倍数で周波数逓倍する第３周波数逓倍器１３と、第３周波数逓倍器１３からの出力を基準に、検波回路１２からの出力をディジタル信号に変換するＡ／Ｄ変換回路１４と、を備えたことを特徴とする。
【００４０】
このように、ＰＬＬシンセサイザとして、フラクショナル−Ｎ方式の位相同期ループ形の周波数シンセサイザ４を用いることで、位相雑音を低く抑え、周波数分解能を上げて離隔周波数の自由度を上げることが可能となる。また、周波数合成回路として、ローカル信号の２倍波と合成した周波数を出力する偶高調波周波数合成回路５、１０を用いることで、変調信号の帯域近傍に漏れ込みを生じる電力の大きいＰＬＬシンセサイザの周波数成分が、変調帯域から離れることになり、帯域通過フィルタで不要波を抑圧することが容易になる。
【符号の説明】
【００４１】
１  発振器、２  ダイレクトディジタルシンセサイザ、３  周波数逓倍器、４  フラクショナル−Ｎ方式の位相同期ループ形のＰＬＬシンセサイザ、５  偶高調波周波数合成回路、６  帯域通過フィルタ、７  経路切替スイッチ、８  送受信信号端子、９  周波数逓倍器、１０  偶高調波周波数合成回路、１１  帯域通過フィルタ、１２  検波回路、１３  周波数逓倍器、１４  Ａ／Ｄ変換回路、１５  ビデオ信号出力端子、１６  分周器、１７  タイミング制御器、１８  設定情報入力端子、１９  典型的な位相同期ループ形のＰＬＬシンセサイザ、２０  周波数合成回路、２２  分周器、２３  位相検波回路、２４  ループフィルタ、２５  電圧制御発振器、２６  分周器、２７  制御回路、２８  分周器、２９  フラクショナル制御回路。
【図１】
2013200135.tif 000008
【図２】
2013200135.tif 000009
【図３】
2013200135.tif 000010
【図４】
2013200135.tif 000011
【図５】
2013200135.tif 000012
【図６】
2013200135.tif 000013