(57)【要約】      （修正有）【課題】ランダムアクセスメモリコントローラのためのシステム及び方法を提供する。【解決手段】ランダムアクセスメモリコントローラであって、列マルチプレクサ及びセンスアンプ対を備え、列マルチプレクサ及びセンスアンプ対は、共通回路を利用するよう構成された列マルチプレクサ及びセンスアンプを含む。共通回路は、メモリコントローラが列マルチプレクサ及びセンスアンプ対について１つのインスタンスの共通回路を含むように、列マルチプレクサとセンスアンプとの間で共有される。共通回路は、共通プリチャージ回路、共通イコライザ、または、共通キーパ回路を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
ランダムアクセスメモリコントローラであって、
列マルチプレクサ及びセンスアンプ対を備え、
前記列マルチプレクサ及びセンスアンプ対は、共通回路を利用するよう構成された列マルチプレクサ及びセンスアンプを含み、前記共通回路は、前記メモリコントローラが前記列マルチプレクサ及びセンスアンプ対について１つのインスタンスの前記共通回路を含むように、前記列マルチプレクサと前記センスアンプとの間で共有され、前記共通回路は、共通プリチャージ回路、共通イコライザ、または、共通キーパ回路を含む、ランダムアクセスメモリコントローラ。
【請求項２】
前記列マルチプレクサ及びセンスアンプ対は、スタティックランダムアクセスメモリアレイに接続するよう構成されている請求項１に記載のランダムアクセスメモリコントローラ。
【請求項３】
前記メモリアレイの一列と前記列マルチプレクサ及びセンスアンプ対との間には、パスデバイストランジスタが１つだけ直列接続されている請求項２に記載のランダムアクセスメモリコントローラ。
【請求項４】
前記共通回路はさらに、タイミング回路を含み、前記タイミング回路は、前記列マルチプレクサ及びセンスアンプ対の競合条件がなくなるように構成されている請求項１に記載のランダムアクセスメモリコントローラ。
【請求項５】
前記列マルチプレクサ及びセンスアンプ対は、列選択処理を実行するよう構成されており、前記列選択処理は前記共通回路を利用し、前記列マルチプレクサ及びセンスアンプ対はさらに、センス増幅処理を実行するよう構成されており、前記センス増幅処理にも同じ共通回路を利用する請求項１に記載のランダムアクセスメモリコントローラ。
【請求項６】
前記センス増幅処理は、メモリアレイの選択された列から受けたデータのビットラインの電圧差を増幅して、前記選択された列は、前記列選択処理で選択される請求項５に記載のランダムアクセスメモリコントローラ。
【請求項７】
前記共通回路は、前記センス増幅処理中にストローブ信号の受信と協調させて前記ビットラインの電圧差を増幅するように構成されている請求項６に記載のランダムアクセスメモリコントローラ。
【請求項８】
前記列マルチプレクサ及びセンスアンプ対にデータ値及びメモリ位置を送信して、前記データ値を前記スタティックランダムアクセスメモリの前記メモリ位置へ書き込む処理を促す書き込み回路をさらに備える請求項２に記載のランダムアクセスメモリコントローラ。
【請求項９】
前記列マルチプレクサは、前記メモリの複数の列のいずれか１つに対してデータを送受信するよう構成されている請求項２に記載のランダムアクセスメモリコントローラ。
【請求項１０】
前記列マルチプレクサは、差動データ信号を利用してデータを送受信するよう構成されている請求項９に記載のランダムアクセスメモリコントローラ。
【請求項１１】
前記共通回路は、後続するアクセスのために第１のデータ信号レベルを受け取り保持するよう構成されている共通キーパ回路を含む請求項１に記載のランダムアクセスメモリコントローラ。
【請求項１２】
前記列マルチプレクサ及びセンスアンプ対は、前記メモリアレイと同じ集積回路上に形成される請求項２に記載のランダムアクセスメモリコントローラ。
【請求項１３】
前記メモリアレイは、前記列マルチプレクサ及びセンスアンプ対が形成されている集積回路の外部にある請求項２に記載のランダムアクセスメモリコントローラ。
【請求項１４】
プロセッサキャッシュの一部である請求項１に記載のランダムアクセスメモリコントローラ。
【請求項１５】
レベル１（Ｌ１）、レベル２（Ｌ２）、レベル３（Ｌ３）のキャッシュの一部である請求項１４に記載のランダムアクセスメモリコントローラ。
【請求項１６】
ルックアップテーブル、バッファ管理、またはロジックブロックを実装するときに動作するよう構成されている請求項１に記載のランダムアクセスメモリコントローラ。
【請求項１７】
スタティックランダムアクセスメモリからデータを読み取る方法であって、
スタティックランダムアクセスメモリの一列から列マルチプレクサでデータ信号を受信して、前記列マルチプレクサが、前記スタティックランダムアクセスメモリの複数のビットラインのデータにアクセスして、アクセスした前記データを差動信号形式のデータ信号として出力する段階と、
共通プリチャージ回路と共通イコライザ回路とを利用して前記データ信号にセンス増幅信号処理を行う段階と
を備え、
前記センス増幅信号処理では、前記データ信号が差動形式で受信され、差動形式の前記データ信号の電圧差を増幅し、前記増幅されたデータ信号は出力アレイに提供されて格納される、方法。
【請求項１８】
前記データ信号を、前記アクセスしたデータの前記差動形式のデータ信号としての出力と、前記センス増幅信号処理の実行との間に、単一のパスデバイスを介して送信する段階をさらに備える請求項１７に記載の方法。
【請求項１９】
前記メモリの列にデータ値を書き込めとのコマンドを受信する段階と、
同じ共通プリチャージ回路と前記共通イコライザ回路とを利用して、前記データ値を書き込みデータ信号に変換する段階と、
前記書き込みデータ信号を前記メモリの列にダイレクトする段階と
をさらに備える請求項１７に記載の方法。
【請求項２０】
前記データ信号を受信したときに、前記メモリの列に同時に読み書きアクセスが行われないようにタイマを設定する段階と、
前記メモリの列にデータ値を書き込めとのコマンドを受信する段階と、
前記タイマをチェックして、前記データ信号が前記メモリの列から読み出されたかを判断する段階と、
時間が予め規定した条件になって初めて、前記メモリの列に前記データ値に書き込む処理を進める段階と
をさらに備える請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
ここに記載する技術は、概してメモリコントローラに係り、より詳しくは、共通回路を有する共通モジュールを備えたメモリコントローラに係る。
【背景技術】
【０００２】
本願は、「書き込み可能センスアンプ」というタイトルで２０１１年６月２２日に提出された米国仮特許出願第６１／４９９，９５９号明細書の優先権を主張しており、この全体をここに参照として組み込む。
【０００３】
ランダムアクセスメモリは、格納しているデータ、データ群への任意の順序のアクセスを許可するタイプのコンピュータデータストレージである。ランダムアクセスメモリは、メモリへの電力が失われると格納されているデータも失われてしまう揮発性メモリである場合が多い。例えば、動的ランダムアクセスメモリは、データを信頼性高く格納するためには定期的にリフレッシュする必要がある。これに対して、スタティックランダムアクセスメモリは、電力が供給され続けている限りは、リフレッシュしなくてもデータを保持することができる。
【０００４】
上述した記載は、当技術分野の関連技術の一般的な概略として提示されており、ここに含まれる情報のいずれであっても本特許出願に対する先行技術を構成するとの自認の表れであるとみなされるべきではない。
【発明の概要】
【０００５】
ランダムアクセスメモリコントローラに関するシステム及び方法を例示する。本開示の一実施形態では、ランダムアクセスメモリコントローラが、列マルチプレクサ及びセンスアンプ対を含み、この列マルチプレクサ及びセンスアンプ対は、共通回路を利用するよう構成されている列マルチプレクサ及びセンスアンプを含む。共通回路は、列マルチプレクサ及びセンスアンプとの間で共有され、メモリコントローラが、列マルチプレクサ及びセンスアンプ対について共通回路の単一のインスタンスを含むようにされている。共通回路は、共通プリチャージ回路、共通イコライザ、または、共通キーパ回路（keeper circuit）を含む。
【０００６】
本開示の別の実施形態では、スタティックランダムアクセスメモリからデータを読み取る方法であって、スタティックランダムアクセスメモリの一列から列マルチプレクサでデータ信号を受信する段階を含む。列マルチプレクサが、スタティックランダムアクセスメモリの複数のビットラインのデータにアクセスして、アクセスしたデータを差動信号形式のデータ信号として出力する。共通プリチャージ回路と共通イコライザ回路とを利用してデータ信号にセンス増幅信号処理を行う。センス増幅信号処理では、データ信号が差動形式で受信され、差動形式のデータ信号の電圧差を増幅し、増幅されたデータ信号は出力アレイに提供されて格納される。
【図面の簡単な説明】
【０００７】
【図１】本開示の一実施形態におけるランダムアクセスメモリコントローラを説明する簡略化されたブロック図である。
【０００８】
【図２】図１のランダムアクセスメモリコントローラの実施形態のさらなる詳細を示すブロック図である。
【０００９】
【図３】一実施形態では、共通回路の詳細を含む図２に示すセンスアンプ列マルチプレクサ対の拡大図を示すブロック図である。
【００１０】
【図４】スタティックランダムアクセスメモリからデータを読み出す方法を示すフロー図である。
【００１１】
【図５】列マルチプレクサセンスアンプ対の実装例を示す回路図である。
【発明を実施するための形態】
【００１２】
図１は、本開示の一実施形態におけるランダムアクセスメモリコントローラ１０２を説明する簡略化されたブロック図である。ランダムアクセスメモリコントローラ１０２は、メモリアレイ１０４とインタフェースして、メモリアレイ１０４からのデータの読み出し、または、メモリアレイ１０４へのデータの書き込みを促す。メモリアレイ１０４は様々な形態をとることができる。例えば、メモリアレイ１０４は、スタティックランダムアクセスメモリ、不揮発性メモリ、データプロセッサ及びその他の形態のメモリと関連付けられているオンチップまたはオフチップのキャッシュメモリ（レベル１（Ｌ１）、レベル２（Ｌ２）、レベル３（Ｌ３））キャッシュ等のランダムアクセスメモリのコンポーネントであってよい。通常のメモリアレイ１０４のセルは、行列に分けられ、各セルには、ビット等のデータの一部が関連付けられる。メモリアレイ１０４は、列ごとにアクセス可能であり、メモリアレイ１０４の１列のデータ値の全てまたは一部が、データ要求に応じて直列または並列で出力される。例えば六列目１０６からの１以上のデータ値のメモリアレイ１０４に対する読み書きが要求された場合、ランダムアクセスメモリコントローラ１０２は、１以上のデータライン１１０を介して、六列目１０６からのデータ値全てを出力する、または書き込む。一実施形態では、ランダムアクセスメモリコントローラ１０２は、メモリアレイ１０４から受信するデータ値をフィルタリングして組み合わせ、読み出したデータ要求に見合うデータを、要求を出した側のアプリケーションに提供する。
【００１３】
ランダムアクセスメモリコントローラ１０２は、メモリアレイの読み書きに適した回路を含む。一実施形態では、ランダムアクセスメモリコントローラ１０２は、列マルチプレクサ１０８を含む。読み出し処理においては、メモリアレイ１０４の１以上のアドレスのデータにアクセスせよとのコマンドが、ランダムアクセスメモリコントローラ１０２から受信される。列マルチプレクサ１０８は、メモリアレイの１以上のデータライン１１０を介してメモリアレイ１０４の列からデータ値を受信する。一例では、列マルチプレクサ１０８は、要求されている列の８ビットのデータに、その列のデータに関連付けられている出力データライン１１０を介してアクセスする。一例では、出力データライン１１０は差動データラインであり、データライン１１０は、様々なビット値を表すために、所定のパターンでそれぞれ補間しあう高い電圧及び低い電圧を提供する。
【００１４】
一実施形態では、列マルチプレクサ１０８は、データ値を受信して、データ値に一定の前処理を施してアクセスの信頼度を高める。一例では、列マルチプレクサ１０８は、データ読み出しプロセスにおいて下流回路がアクセスするデータ値に対するアクセス、処理、及び一時的格納を行う、プリチャージ回路、イコライザ回路、及びキーパ回路を含む。
【００１５】
一実施形態では、読み出し処理で列マルチプレクサがデータ値に前処理を行った後で、データ値がセンスアンプ１１２に提供され、さらなる処理にそなえる。一実施形態では、センスアンプ１１２は、差動形式のデータ値を表すデータ信号を列マルチプレクサ１０８から受け取り、これらデータ信号を増幅して、各差動データ信号の２つのコンポーネント間のビットライン電圧差を増幅する。一実施形態では、センスアンプ１１２は列マルチプレクサ１０８が利用する回路コンポーネントに類似した、増幅を実行するための様々な回路コンポーネントを利用する。例えばセンスアンプ１１２は、センスアンプ１１２処理を実行するために、プリチャージ回路、イコライザ回路、及びキーパ回路を利用するが、これらコンポーネントは列マルチプレクサ１０８でも利用される。
【００１６】
列マルチプレクサ１０８は、さらに、データ書き込み処理の一部として機能することもできる。ランダムアクセスメモリコントローラ１０２からの、書き込むデータ値とメモリアレイ１０４のアドレスとを識別するデータ書き込みコマンドを受け取ると、列マルチプレクサ１０８は、データ値を利用して一定の書き込み前処理を実行して、これらデータ値を、メモリアレイ１０４への書き込みに適した形式で表すデータ信号にする。一例では、列マルチプレクサ１０８は、上述したものと同じプリチャージ回路、イコライザ回路、及びキーパ回路を利用して、データ値を前処理する読み出し処理を実行して、結果生じるデータ信号をメモリアレイ１０４の適切な列にダイレクトして、格納させる。
【００１７】
従来の構成では、ランダムアクセスメモリコントローラの列マルチプレクサ及びセンスアンプは、銘々について設計された機能を実行するべくそれぞれ別のハードウェアを利用する別個の実態である。例えば従来の列マルチプレクサは、専用のプリチャージ、イコライザ、及びキーパ回路を含むのが普通である。さらに、従来のセンスアンプも、専用のプリチャージ、イコライザ、及びキーパ回路を含むものが普通である。このような構成によれば、従来の列マルチプレクサ及び従来のセンスアンプそれぞれが専用ハードウェアを利用して、他の部材の処理状況に関わらず、それぞれ自立して機能を発揮するようなロバストな機能が提供される。
【００１８】
しかし、一定の回路を列マルチプレクサ１０８とセンスアンプ１１２との間で共有するようなランダムアクセスメモリコントローラ１０２を実装することで、例えばコンポーネント数の低減、電流リークの低減、電力要件の緩和、及びよりパフォーマンスを上げること、等の一定のシナジー効果を達成することができる。一実施形態では、ランダムアクセスメモリコントローラ１０２は、一対の列マルチプレクサ１０８及びセンスアンプ１１２を含み、この対に、共通回路１１４を利用するよう構成されている列マルチプレクサ１０８及びセンスアンプ１１２が含まれている。共通回路１１４を列マルチプレクサ１０８とセンスアンプ１１２との間で共有させることで、ランダムアクセスメモリコントローラ１０２は、各列マルチプレクサ１０８及びセンスアンプ対１１２において共通回路１１４のインスタンスを１つ含めばよいことになる。一実施形態では、共通回路１１４は、共通プリチャージ回路、共通イコライザ回路、及び共通キーパ回路のうち１以上を含んでよい。
【００１９】
一実施形態では、共通回路１１４は、メモリアレイ１０４に関する上述した処理のうち複数を実行するために利用することができる。一例では、共通回路１１４の一部を、読み取り処理列多重化処理、読み取り処理センス増幅処理、及び、書き込み処理列多重化処理のそれぞれの実行のために利用することができる。
【００２０】
読み取り処理列多重化、読み取り処理センス増幅、及び、書き込み処理列多重化のそれぞれの実行のために、別個の専用回路の代わりに共通回路１１４を利用すると、複数の利点が生じる。例えば、このような共通回路１１４の利用によって、ランダムアクセスメモリコントローラ１０２のパーツの数を減らすことができる。一実施形態では、共通回路１１４を利用すると、ランダムアクセスメモリコントローラ１０２の実装に必要となるトランジスタ数が減る。必要なパーツの数が減ると、ランダムアクセスメモリコントローラ１０２の寄生リークが低減し、集積回路等のランダムアクセスメモリコントローラ１０２の実装に必要な物理的領域も減らすことができ、ひいては読み取り及び／または書き込み処理を実行するために必要な時間も短くすることができるが、これは、ランダムアクセスメモリコントローラ１０２の各パーツが、ランダムアクセスメモリコントローラ１０２のパフォーマンス全体を遅延させかねない過渡電流を有している可能性があるからである。ランダムアクセスメモリコントローラ１０２の低減可能なパーツの一例として、列マルチプレクサ１０８とセンスアンプ１１２との間の読み出し回路経路のパスデバイス数を、単一パスデバイスに低減させることができる（従来は少なくとも２つのパスが必要であった）。
【００２１】
図２は、図１のランダムアクセスメモリコントローラの実施形態のさらなる詳細を示すブロック図である。図２の例では、ランダムアクセスメモリコントローラ２０２は、スタティックランダムアクセスメモリアレイ２０４とインタフェースして、スタティックランダムアクセスメモリアレイ２０４からデータを読み出し、スタティックランダムアクセスメモリアレイ２０４にデータを書き込むことを含む処理を実行する。ランダムアクセスメモリコントローラ２０２及びスタティックランダムアクセスメモリアレイ２０４は、２０６で示すように差動データ信号ラインを介して通信する。このようなデータ信号ライン２０６は、一例では、信号ラインの１つが高データ信号を表し、他の信号ラインが低データ信号を表すようにして１ビットの値を表させるように、対とされる。変化するビット値を表すには、信号ラインの１つが低データ信号を表し、他の信号ラインが高データ信号を表すようにしてよい。
【００２２】
ランダムアクセスメモリコントローラ２０２は、列マルチプレクサ２０８及びセンスアンプ２１０対を含み、これらが、スタティックランダムアクセスメモリアレイ２０４の複数の列から１以上のデータ値を読み出し、読み出したデータ値を出力アレイ２１２に送信して格納及び利用させることに関する処理を実行するよう構成されている。列マルチプレクサ２０８及びセンスアンプ２１０対は、データ読み取り処理に関する、列マルチプレクサ２０８処理及びセンスアンプ２１０処理の両方の少なくとも一部を実行するよう構成されている共通回路を含む。
【００２３】
図２の例にはさらに、１以上のデータ値のスタティックランダムアクセスメモリアレイ２０４への書き込みを命令する書き込み回路２１６が含まれている。書き込み回路２１６は、ランダムアクセスメモリコントローラ２０２とは別個であってもよいし、ランダムアクセスメモリコントローラ２０２と統合されていてもよい。書き込み回路２１６は、スタティックランダムアクセスメモリアレイ２０４に書き込むデータ値を、スタティックランダムアクセスメモリアレイ２０４に書き込むデータの対象アドレスとともに受信するよう構成されている。書き込み回路２１６は、データを処理して、ビットラインの値を列マルチプレクサ２０８に設定して、列マルチプレクサ２０８は、これらのビットラインの値を、アドレスが指定する、スタティックランダムアクセスメモリアレイの適切な列に送信する。列マルチプレクサ２０８はさらに、上述したように、共通回路２１４を利用して、書き込み回路２１６のビットライン上のデータ信号を処理して（例えば、データ信号を均等化する）、スタティックランダムアクセスメモリアレイ２０４へのデータ書き込みの信頼性に影響を及ぼす。
【００２４】
図３は、一実施形態では、共通回路の詳細を含む図２に示すセンスアンプ列マルチプレクサ対の拡大図を示すブロック図である。ランダムアクセスメモリコントローラは、データの読み書き処理中にメモリアレイとインタフェースする列マルチプレクサ３０２を含む。列マルチプレクサ３０２は、３０４に示すような差動データライン等のデータライン経由で、ランダムアクセスメモリコントローラの次に、または付近に、ランダムアクセスメモリコントローラの外部に、または遠隔に生成されうるメモリとインタフェースする。他のタイプの符号化も、メモリとのインタフェースのときに同様に利用することができ、他のデータライン構成及び信号スキームを同様に実装することができる。
【００２５】
一実施形態では、列マルチプレクサ３０２は、データ読み出し処理のために一定の共通回路３０６を利用する。例えばメモリの列のデータにアクセスするときには、列マルチプレクサは、共通プリチャージ回路３０８を利用して、メモリの識別された列のデータ値を迅速に検知して、データを共通キーパ回路３１０に一時的保存目的に提供することができる。一実施形態では、列マルチプレクサ３０２はさらに、共通イコライザ３１２を利用して、次の処理のための準備として、プリチャージ中にビットラインのレベルを均等化させておくことができる。
【００２６】
この例では、センスアンプ３１４は、列マルチプレクサ３０２から読み出したデータをサンプリングして、読み取りデータ値を表すデータ信号を外部メモリアレイ等に出力する前に、適宜データ信号を増幅する。一実施形態では、センスアンプ３１４は、ビットライン電圧差を、差動符号化信号に増幅して、送信のロバスト性を高める。センスアンプ３１４は、増幅処理を実行するときに一定の共通回路３０６を利用する。一例では、センスアンプ３１４は、列マルチプレクサ３０２により共通キーパ回路３１０に格納されているデータ値にアクセスして、これらデータ値を表すデータ信号を増幅する。一例では、センスアンプ３１４は、図５を参照して後で詳述するように、増幅の準備のできたデータ信号を示すストローブ信号を受信すると、データ信号を増幅する。増幅は、共通プリチャージ回路３０８を利用して、データを受信してから増幅するまでの搭載を待ち時間なしに行うことで、迅速化することができる。共通イコライザ３１２は、データ信号を出力する前に信号レベルを均等化する目的で利用される。
【００２７】
一実施形態では、共通回路３０６の一部は、データ書き込み処理を実行するときに列マルチプレクサにより利用される。書き込みのアドレス及びデータが列マルチプレクサ３０２により受信される。書き込みデータは、共通キーパ回路３１０に格納される。共通キーパ回路３１０に格納されるデータを現すデータ信号は、共通プリチャージ回路３０８を利用して関連メモリに書き込むための適切な電圧に増幅され、信号の均等化処理は、データをメモリに書き込む前に共通イコライザ３１２を利用して実行される。
【００２８】
図４は、スタティックランダムアクセスメモリからデータを読み出す方法を示すフロー図である。スタティックランダムアクセスメモリの一列からのデータ信号が、列マルチプレクサで受信される（４０２）。列マルチプレクサは、スタティックランダムアクセスメモリの複数のビットラインのデータにアクセスして、アクセスしたデータを、差動形式のデータ信号として出力する。４０４で、共通プリチャージ回路及び共通イコライザ回路を利用してデータ信号にセンスアンプ信号処理を実行する。センスアンプ信号処理では、差動形式のデータ信号を受け取り、データ信号の電圧差を差動形式に増幅する。増幅されたデータ信号は、格納するべく出力アレイに提供される。
【００２９】
図５は、列マルチプレクサセンスアンプ対の実装例を示す回路図である。列マルチプレクサ５０２は、センスアンプ５０６のビットラインを介してメモリに接続される４ビットの差動データライン５０４間で双方向の多重化を提供する。共通プリチャージ及びイコライザ回路５０８は、列マルチプレクサ５０２とセンスアンプ５０６との間で共有されて、データの読み書き処理中に一定の処理を実行する。例えばデータ読み取り中には、共通プリチャージ及びイコライザ回路５０８は、センスアンプ５０６の出力ビットラインを予め搭載する。この読み取り処理中に、センスアンプ５０６は、センスアンプ出力（ｓａ＿ｏｕｔ及びｓａ＿ｏｕｔｂ）の間の電圧差を増幅して、１つをＶＤＤにプルして、他方をＶＳＳにプルすることで、列マルチプレクサ５０２がアクセスしたデータ値を表すようにする。このような増幅は、データ値がアクセスされ増幅準備が整った旨を通信するストローブ信号５１０を受信すると、行うことができる。プルダウン部５１２は、書き込み回路からコマンドを受信して、ｄｉｎ及びｄｉｎ＿ｂ入力に提供されたデータに基づく書き込み処理中に列マルチプレクサ５０２の上位側から、センスアンプビットライン及び関連するビットラインをプルダウンする。
【００３０】
特許請求項の範囲には、ここに特に記載しなかった例も含まれる場合がある。例えばランダムアクセスメモリコントローラは、複数の異なる構成で実装することができ、数多くの他の実装例の一部として動作してもよい。例えば１以上のランダムアクセスメモリコントローラは、メモリ集積回路（チップ）上でメモリアレイとともに形成されてもよい。別の例としては、ランダムアクセスメモリコントローラが、異なる集積回路上といったメモリアレイから離れた位置にあってもよい。ランダムアクセスメモリコントローラは、さらに、データプロセッサ集積回路に組み込まれても良い。例えば、ランダムアクセスメモリコントローラ及び関連するメモリアレイは、オンチップキャッシュ（レベル１（Ｌ１）、レベル２（Ｌ２）、またはレベル３（Ｌ３））キャッシュの一部として実装されることで、オンチップメモリアクセスをデータプロセッサに提供してよい。ランダムアクセスメモリコントローラは、ルックアップテーブル、データバッファ、論理ブロックその他多くの任意の数の処理の実行に参加するよう構成されていてよい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【外国語明細書】
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