(57)【要約】【課題】位相オフセットを低減することが可能なＡＤＰＬＬ回路を提供する。【解決手段】本発明に係るＡＤＰＬＬ回路１０は、リファレンスクロックＦＲとデジタル制御発振器１６からの出力信号ＦＯをフィードバックしたフィードバッククロックＦＤとの位相誤差を算出する誤差演算回路１９と、リファレンスクロックＦＲに対するフィードバッククロックＦＤの遅れ進みを判定して、遅れ進み情報を出力するフリップフロップ１２と、位相誤差が０となる場合に、遅れ進み情報に基づく、出力信号ＦＯの位相制御を行う疑似的な微小位相誤差データを位相誤差データＰＥＲＲとして出力する位相誤差付加回路２３を備える。【選択図】図１
2013150090.tif 000002
【特許請求の範囲】
【請求項１】
リファレンスクロックとデジタル制御発振器からの出力信号をフィードバックしたフィードバッククロックとの位相誤差を算出する誤差演算回路と、
前記リファレンスクロックに対する前記フィードバッククロックの遅れ進みを判定して、遅れ進み情報を出力する遅れ進み判定回路と、
前記位相誤差が０となる場合に、前記遅れ進み情報に基づく、前記出力信号の位相制御を行う疑似位相誤差データを出力する位相誤差付加回路と、
を備えるＡＤＰＬＬ回路。
【請求項２】
前記位相誤差付加回路は、
前記位相誤差が０であるか否かを判定する判定回路と、
前記遅れ進み情報に基づいて、前記疑似位相誤差データを生成する位相誤差生成回路と、
前記判定回路の判定結果に基づいて、前記疑似位相誤差データと前記位相誤差に基づく位相誤差データのいずれか一方を選択して出力する選択回路と、
を備える請求項１に記載のＡＤＰＬＬ回路。
【請求項３】
前記リファレンスクロック、前記フィードバッククロックをそれぞれカウントして、リファレンスクロック整数位相データ、フィードバッククロック整数位相データを出力するカウンタをさらに備え、
前記誤差演算回路は、前記リファレンスクロック整数位相データ、前記フィードバッククロック整数位相データを用いて、前記位相誤差を算出する請求項１又は２に記載のＡＤＰＬＬ回路。
【請求項４】
前記リファレンスクロックと前記出力信号とが入力され、リファレンスクロック小数位相データをする第１ＴＤＣと、
前記フィードバッククロックと前記出力信号とが入力され、フィードバッククロック小数位相データを出力する第２ＴＤＣとをさらに備え、
前記誤差演算回路は、前記リファレンスクロック小数位相データ、フィードバッククロック小数位相差データを用いて、前記位相誤差を算出する請求項３に記載のＡＤＰＬＬ回路。
【請求項５】
リファレンスクロックとデジタル制御発振器からの出力信号をフィードバックしたフィードバッククロックとの位相誤差を算出し、
前記リファレンスクロックに対する前記フィードバッククロックの遅れ進みを判定して、遅れ進み情報を出力し、
前記位相誤差が０となる場合に、前記遅れ進み情報に基づく、前記出力信号の位相制御を行う疑似位相誤差データを出力する、
位相オフセット低減方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＤＰＬＬ（All-Digital Phase Locked Loop）回路及び位相オフセット低減処理方法に関する。
【背景技術】
【０００２】
ＡＤＰＬＬ回路は、ＡＰＬＬ（Analog Phase Locked Loop）回路と比較して低面積化、高機能化が容易であることから、ＡＰＬＬ回路の置き換えとして近年盛んに開発されている。ＡＤＰＬＬ回路は、逓倍用途、ＳＳＣＧ（Spread Spectrum Clock Generator）用途、スキュー（ＳＫＥＷ）制御用途等に用いられる。このうち、スキュー制御用途には、入力と出力の位相関係がスペックとして定義される。
【０００３】
図１１は、非特許文献１に記載のＡＤＰＬＬ回路の構成を示す図である。なお、非特許文献２には、非特許文献１が参照文献として挙げられている。
【０００４】
図１１において、ＲＲ［ｋ］がリファレンスクロックの整数位相データ（入力側位相データ）であり、ＲＶ［ｋ］がフィードバッククロックの整数位相データ（出力側位相データ）である。また、ε［ｋ］はＴＤＣ（Time to Digital Converter）で測定される整数以下のリファレンスクロックとフィードバッククロックの位相差である。
【０００５】
これらが、位相検出器（Phase detector）において、ＲＲ［ｋ］−ＲＶ［ｋ］−ε［ｋ］で最終的な位相誤差が計算され、後段のループフィルタ（Loop filter）に位相誤差データが伝えられる。すなわち、図１１における位相検出器が位相誤差演算回路となる。
【０００６】
図１２は、図１１に示すＡＤＰＬＬ回路における位相誤差の演算処理を説明するための図である。入力側位相データＲＲ［ｋ］は、基準位相アキュムレータ（Reference phase accumulator）によりリファレンスクロック（ＣＫＲ）のエッジ毎にＦＣＷ（Frequency Command Word（逓倍値））を積算することにより得られる。図１２においては、ＦＣＷが１０であり、基準位相アキュムレータが４ビットを想定している。
【０００７】
出力側位相データＲＶ［ｋ］は、可変位相アキュムレータ（Oscillator phase accumulator）においてフィードバッククロック（ＣＫＶ）のエッジ毎にカウントを積算して得られる。リファレンスクロック（ＣＫＲ）が入力された際にそれぞれのカウンタ値を用いて演算を行い、最終的な位相誤差データが算出される。
【０００８】
図１２に示す例では、位相誤差がない状態を示しており、リファレンスクロックが入力される毎の入力側位相データと出力側位相データとが等しく、位相誤差は０となる。このため、後段のループフィルタに伝えられる位相誤差データも０となる。なお、図１２ではε［ｋ］分を省略しているが、本データがあっても同じ処理となる。
【０００９】
なお、図１３は、図１１に示されるＡＤＰＬＬ回路と略同一の構成を有する特許文献１に記載の回路の構成を示す。図１３において、点線で囲った部分が位相誤差演算回路となる。また、本出願人は、ＡＤＰＬＬ回路の発明として特許文献２に係る発明を出願している。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００２−７６８８６号公報
【特許文献２】特開２０１０−２７３１８５号公報
【非特許文献】
【００１１】
【非特許文献１】Robert Bogdan Staszewski, Poras T. Balsara, "Phase-Domain All-Digital Phase-Locked Loop", IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS-II: EXPRESS BRIEFS, VOL. 52, NO. 3, MARCH 2005, pp159-163
【非特許文献２】Robert Bogdan Staszewski、Poras T. Balsara著、「完全ディジタルＰＬＬ回路の設計」、ＣＱ出版社、２０１０年９月１５日
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ここで問題となるのが、上記のように位相誤差を算出する場合、位相誤差が最小分解能より小さくなると位相誤差データが０となる区間が存在する点である。位相誤差が０となる区間は、ＰＬＬ回路では誤差検出しておらず周波数変化しないため、位相制御が行われない。
【００１３】
つまり、位相誤差が最小分解能区間内であればどこの位置であっても、フィードバッククロックの位置は変化しない。このため、基準周波数とフィードバッククロックに定常的に位相差が存在することとなる。この位相差は、入出力位相オフセット（Phese Offset）として表れることになる。
【００１４】
通常、最小分解能をより小さくすることでこの問題を解決しようとするが、回路面積の増大、消費電流の増大という問題が別途発生する。また、分解能を小さくすること自体、技術的に容易ではない。
【課題を解決するための手段】
【００１５】
本発明の一態様に係るＡＤＰＬＬ回路は、リファレンスクロックとデジタル制御発振器からの出力信号をフィードバックしたフィードバッククロックとの位相誤差を算出する誤差演算回路と、前記リファレンスクロックに対する前記フィードバッククロックの遅れ進みを判定して、遅れ進み情報を出力する遅れ進み判定回路と、前記位相誤差が０となる場合に、前記遅れ進み情報に基づく、前記出力信号の位相制御を行う疑似位相誤差データを出力する位相誤差付加回路とを備えるものである。
【００１６】
本発明の他の態様に係る位相オフセット低減方法は、リファレンスクロックとデジタル制御発振器からの出力信号をフィードバックしたフィードバッククロックとの位相誤差を算出し、前記リファレンスクロックに対する前記フィードバッククロックの遅れ進みを判定して、遅れ進み情報を出力し、前記位相誤差が０となる場合に、前記遅れ進み情報に基づく、前記出力信号の位相制御を行う疑似位相誤差データを出力する。
【００１７】
これにより、位相誤差が０として検出された場合であっても、位相の遅れ進み情報から疑似的な微小位相誤差データを出力することにより、位相制御できない区間をなくし、位相オフセットを低減することが可能となる。
【発明の効果】
【００１８】
本発明によれば、最小分解能内の位相検出ができない区間であっても、大幅な面積、消費電流の増加なく、入出力間の位相オフセットを低減することができるＡＤＰＬＬ回路及び位相オフセット低減方法を提供することが可能となる。
【図面の簡単な説明】
【００１９】
【図１】実施の形態１に係るＡＤＰＬＬ回路の構成を示す図である。
【図２】実施の形態１に係るオフセット低減方法の概念を説明する図である。
【図３】実施の形態１に係るオフセット低減方法の概念を説明する図である。
【図４】実施の形態１に係るオフセット低減方法の処理フロー図である。
【図５】図１に示す位相誤差演算回路に入力される信号を説明する図である。
【図６】図１に示す位相誤差演算回路の構成を示す図である。
【図７】図６に示す微小誤差付加回路の構成を示す図である。
【図８】実施の形態２に係るＡＤＰＬＬ回路の構成を示す図である。
【図９】図８に示す位相誤差演算回路に入力される信号を説明する図である。
【図１０】図８に示す位相誤差演算回路の構成を示す図である。
【図１１】非特許文献１に記載のＡＤＰＬＬ回路の構成を示す図である。
【図１２】図１１に示すＡＤＰＬＬ回路における位相誤差の演算処理を説明するための図である。
【図１３】特許文献１に記載の回路の構成を示す図である。
【図１４】図１１に示すＡＤＰＬＬ回路における位相誤差と位相誤差データの関係の一例を示す図である。
【図１５】図１１に示すＡＤＰＬＬ回路における問題点を説明する図である。
【図１６】図１１に示すＡＤＰＬＬ回路における実際の位相誤差と位相誤差データの関係の一例を示す図である。
【図１７】図１１に示すＡＤＰＬＬ回路における問題点を説明する図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、繰り返しの説明は省略する。また、以下では、複数の実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
【００２１】
本発明は、入力側位相データと出力側位相データを用いて減算することにより、位相誤差データを算出する処理を行うＡＤＰＬＬ回路に関するものである。上述したように、従来は、定常的な入出力位相差（位相オフセット）が最小分解能内において変動する処理であった。
【００２２】
ここで、図１４〜１７を参照して、この問題点について詳細に説明する。ここで示す例では、最小分解能は１であるものとする。図１４に示すように、理想的には、入力側位相データと出力側位相データとの位相誤差が最小分解能を超えるまで（±０．５）の範囲で、位相誤差データは０となることが望ましい。
【００２３】
しかし、実際には、図１５に点線で示すように、位相誤差が±１の範囲であれば位相誤差が０となり、位相誤差データが０となる。つまり、実際の位相誤差と位相誤差データの関係は図１６に示すものとなる。位相誤差データが０となる区間は周波数制御が行われず、位相は変化しない。
【００２４】
図１７は、図１１に示すＡＤＰＬＬ回路の問題点を示す図である。ここで、図１７のＦＲＥＦはリファレンスクロック、ＣＫＶはフィードバッククロックである。図１７の一点鎖線は図１１に示すＡＤＰＬＬ回路の最小分解能で正規化した場合にリファレンスクロックＦＲＥＦに対して１最小分解能分の進みと１最小分解能分の遅れの範囲を示している。
【００２５】
図１７に示すように、リファレンスクロックＦＲＥＦの立ち上がりエッジ前後±１のＡＤＰＬＬ回路がもつ最小分解能の範囲内（すなわち図１７の1点鎖線間の間のタイミング範囲内）では、いずれのタイミングでフィードバッククロックＣＫＶのエッジが立ち上がっても、位相誤差データは０となる。
【００２６】
つまり、フィードバッククロックＣＫＶがリファレンスクロックＦＲＥＦより１最小分解能の時間内で進んでいる場合（図１７（ｂ））であっても、遅れている場合（図１７（ｃ））であっても、位相制御が行われない。このため、リファレンスクロックＦＲＥＦの立ち上がりタイミングとフィードバッククロックＣＫＶの立ち上がりタイミングに定常的な位相オフセットが生じる。
【００２７】
本発明では、リファレンスクロックに対するフィードバッククロックの遅れ進みを示す遅れ進み信号を用いて、強制的に微小位相誤差データを疑似の位相誤差データとして与える処理を行うことで、リファレンスクロックとフィードバッククロックの位相オフセットが存在し続けることを避ける。以下、実施の形態について詳細に説明する。
【００２８】
実施の形態１．
本発明の実施の形態１に係るＡＤＰＬＬ回路について、図を参照して説明する。図１は、実施の形態１に係るＡＤＰＬＬ回路１０の構成を示す平面図である。図１に示す例は、整数カウンタのみで位相誤差を検出するスキュー調整用のＡＤＰＬＬ回路の構成例である。
【００２９】
図１に示すように、ＡＤＰＬＬ回路１０は、前段分周器１１、フリップフロップ１２、カウンタ１３、位相誤差演算回路１４、デジタルフィルタ１５、デジタル制御発振器（ＤＣＯ：Digitally controlled oscillator）１６、後段分周器１７、帰還分周器１８を有する。
【００３０】
前段分周器１１には、リファレンスクロック入力端子を介して、リファレンス信号ＦＢ０が入力される。前段分周器１１は、入力されるリファレンス信号ＦＢ０を所定数だけ分周してリファレンスクロックＦＢとしてフリップフロップ１２及びカウンタ１３に出力する。
【００３１】
帰還分周器１８には、フィードバッククロック入力端子を介して、フィードバック信号ＦＢＡＫが入力される。フィードバック信号ＦＢＡＫは、ＡＤＰＬＬ回路１０の出力クロックＦＯＵＴが、チップ内部にＣＴＳ（Clock Tree Synthesis）により形成されたクロック分配回路（クロックツリー）を介してフィードバックされたクロックである。帰還分周器１８は、フィードバック信号ＦＢＡＫを所定数だけ分周してフィードバッククロックＦＤとしてフリップフロップ１２及びカウンタ１３に出力する。
【００３２】
そして、ＡＤＰＬＬ回路１０は、リファレンスクロックＦＲとフィードバッククロックＦＤの位相が一致するように動作する。前段分周器１１と帰還分周器１８の処理遅延を等しくすることで、リファレンス信号ＦＲ０とフィードバック信号ＦＢＡＫも同様に位相が一致する。つまり、ＦＲ０からＦＲを作成する処理時間（遅延時間）とＦＢＡＫからＦＤを作成する処理時間（遅延時間）とをあわせかつリファレンスクロックＦＲとフィードバッククロックＦＤとの位相を合わせることにより、結果的にリファレンス信号ＦＲ０とフィードバック信号ＦＢＡＫとの位相が揃うように調整される。
【００３３】
フリップフロップ１２は、フィードバッククロックＦＤのリファレンスクロックＦＲに対する遅れ進みを判定する回路である。フリップフロップ１２は、フィードバッククロックＦＤのリファレンスクロックＦＲに対する遅れ進みのみを示す選択信号ＳＥＬを位相誤差演算回路１４に出力する。
【００３４】
本実施の形態においては、フリップフロップ１２のセット端子にフィードバッククロックＦＤが入力され、リセット端子にリファレンスクロックＦＲが入力されている例について説明する。
【００３５】
カウンタ１３は、リファレンスクロックＦＲのエッジでカウントアップし、積算されるカウンタ値をＦＲ整数位相データＩＲＯとして位相誤差演算回路１４に出力する。また、カウンタ１３は、フィードバッククロックＦＤのエッジでカウントアップし、積算されるカウンタ値をＦＤ整数位相データＩＤＯとして位相誤差演算回路１４に出力する。
【００３６】
なお、本実施の形態においては、カウンタ１３は８ｂｉｔ構成であるものとする。リファレンスクロックＦＲのＦＲ整数位相データＩＲＯ：８ｂｉｔ、ＦＤ整数位相データＩＤＯ：８ｂｉｔがカウンタ１３より出力され、位相誤差演算回路１４に入力される。カウンタのビット数は８ｂｉｔに限らず、必要精度に応じたｂｉｔ数を選択することができる。また、カウンタ値の遷移が問題となる場合は、グレイコードカウンタを用いることが可能である。
【００３７】
位相誤差演算回路１４は、ＦＲ整数位相データＩＲＯ、ＦＤ整数位相データＩＤＯを用いて位相誤差を演算し、位相誤差データＰＥＲＲを後段のデジタルフィルタ１５に出力する。また、位相誤差演算回路１４は、位相誤差が０と演算された場合に、選択信号ＳＥＬを用いて疑似位相誤差データを生成する。位相誤差演算回路１４については、後に詳述する。
【００３８】
デジタルフィルタ１５は、位相誤差演算回路１４から出力された位相誤差データＰＥＲＲの周波数帯域を制限して、デジタル信号ＤＣＯＤＥ後段のデジタル制御発振器１６に出力する。デジタル制御発振器１６は、入力されるデジタル信号ＤＣＯＤＥに応じて、発振周波数を制御し、出力信号ＦＯを出力する。後段分周器１７は、出力信号ＦＯを所定数だけ分周して、出力クロックＦＯＵＴを出力する。
【００３９】
ここで、図２、３を参照して、本実施の形態に係るオフセット低減方法の概念について説明する。図２は、ＡＤＰＬＬ回路１０における位相誤差と位相誤差データとの関係を示す図である。図３は、ＡＤＰＬＬ回路１０におけるリファレンスクロックＦＲとフィードバッククロックＦＤのタイミングを示す図である。
【００４０】
図２において、横軸は位相誤差を示しており、縦軸は位相誤差データＰＥＲＲを示している。本実施の形態においては、位相誤差はカウンタ１３のカウンタ値を示している。図２に示すように、本実施の形態に係るオフセット低減方法では、位相誤差が０と判断された場合に、強制的に疑似的な微小位相誤差データを出力する。
【００４１】
図２に示す例では、位相誤差が０のときに、＋０．５又は−０．５の微小位相誤差データが生成される。これにより、位相誤差が０と判断された場合においても、周波数を変動させることができ、位相オフセットを０近づけることが可能となる。
【００４２】
図３（ａ）はリファレンスクロックＦＲ、図３（ｂ）はリファレンスクロックＦＲよりも遅れたフィードバッククロックＦＤ、図３（ｃ）はリファレンスクロックＦＲよりも進んだフィードバッククロックＦＤをそれぞれ示している。図３（ｄ）は、本実施の形態に係るオフセット低減方法を適用した場合の、最終的なフィードバッククロックＦＤを示している。ここで、図３の一点鎖線はＡＤＰＬＬ回路１０の最小分解能で正規化した場合にリファレンスクロックＦＲに対して１最小分解能分の進みと１最小分解能分の遅れの範囲を示している。
【００４３】
図３（ｂ）に示すように、最小分解能内でフィードバッククロックＦＤがリファレンスクロックＦＲよりも進んでいる場合、右向きの矢印で示すようにＡＤＰＬＬ回路１０はフィードバッククロックＦＤの立ち上がりエッジを遅らせる動作を行う。一方、図３（ｃ）に示すように、最小分解能内でフィードバッククロックＦＤがリファレンスクロックＦＲよりも遅れている場合、左向きの矢印で示すようにＡＤＰＬＬ回路１０はフィードバッククロックＦＤの立ち上がりエッジを進ませる動作を行う。
【００４４】
図４に、本実施の形態に係る位相オフセット低減方法の処理フローを示す。図４に示すように、まず、ＰＬＬロック動作が開始されるとともに、位相誤差演算処理が開始される（Ｓ１）。そして、演算結果の位相誤差が０か否かが判断される（Ｓ２）。
【００４５】
位相誤差が０ではない場合（Ｓ２ＮＯ）、通常通り、演算結果に応じた位相誤差データデジタルフィルタ１５に出力される（Ｓ３）。位相誤差が０の場合（Ｓ２ＹＥＳ）、選択信号ＳＥＬが０か否かが判断される（Ｓ４）。選択信号ＳＥＬが０ではない場合（Ｓ４ＮＯ）、負の微小位相誤差データがデジタルフィルタ１５に出力される（Ｓ５）。選択信号ＳＥＬが０である場合（Ｓ４ＹＥＳ）、正の微小位相誤差データがデジタルフィルタ１５に出力される（Ｓ５）。
【００４６】
上記の動作を繰り返すことにより、最終的に図３（ｄ）に示すように、フィードバッククロックＦＤのエッジがリファレンスクロックＦＲのエッジの前後を変動することとなり、定常的な位相オフセットを０に近づけることが可能となる。
【００４７】
ここで、図５〜７を参照して、ＡＤＰＬＬ回路１０における位相誤差演算回路１４の構成について説明する。図５は、位相誤差演算回路１４に入力される各信号を説明する図である。図６は、位相誤差演算回路１４の内部構成を示す図である。図７は、位相誤差演算回路１４内の微小誤差付加回路２０の内部構成を示す図である。
【００４８】
図５に示すように、位相誤差演算回路１４には、選択信号ＳＥＬがフリップフロップ１２から入力される。また、ＦＲ整数位相データＩＲＯ及びＦＤ整数位相データＩＤＯがカウンタ１３から入力される。位相誤差演算回路１４にはさらに内部データ処理用クロックが入力される。位相誤差演算回路１４における演算処理は、この内部データ処理用クロックに基づいて実行される。
【００４９】
図６に示すように、位相誤差演算回路１４は、誤差演算回路１９、微小誤差付加回路２０を有する。誤差演算回路１９には、ＦＲ整数位相データＩＲＯ、ＦＤ整数位相データＩＤＯが入力される。位相誤差演算回路１４は、ＦＤ整数位相データＩＤＯからＦＲ整数位相データＩＲＯを減算することにより整数位相誤差である内部位相誤差データＰＥＲＲ０を算出し、微小誤差付加回路２０に出力する。すなわち、ＰＥＲＲ０（１０ｂｉｔ（符号２ｂｉｔ＋データ８ｂｉｔ））＝ＩＤＯ−ＩＲＯで演算される。
【００５０】
図７に示すように、微小誤差付加回路２０は、データ判定回路２１、微小誤差生成回路２２、データセレクタ２３を有している。内部位相誤差データＰＥＲＲ０は、データ判定回路２１及びデータセレクタ２３に入力される。データ判定回路２１は、内部位相誤差データＰＥＲＲ０が全て０（ＡＬＬ０）であるか否かを判定する。
【００５１】
例えば、データ判定回路２１は、入力される内部位相誤差データＰＥＲＲ０が全て０の場合Ｈ、それ以外の場合はＬの判定信号を後段のデータセレクタ２３に出力する。データセレクタ２３は、データ判定回路２１からの判定信号に基づいて、位相誤差データＰＥＲＲを出力する。
【００５２】
具体的には、判定信号がＬの場合には、内部位相誤差データＰＥＲＲ０を位相誤差データＰＥＲＲとして出力する。判定信号がＨの場合には、微小誤差生成回路２２からの微小位相誤差データを位相誤差データＰＥＲＲとして出力する。
【００５３】
微小誤差生成回路２２には、選択信号ＳＥＬが入力される。微小誤差生成回路２２は、最小の位相誤差データよりも小さい微小位相誤差データを生成し、選択信号ＳＥＬ信号に基づいて出力する。微小位相誤差データは、絶対値が等しいプラス又はマイナスの信号である。
【００５４】
本実施の形態では、内部位相誤差データＰＥＲＲ０がＡＬＬ０となると、選択信号ＳＥＬが０の場合は＋０．５、選択信号ＳＥＬが１の場合は−０．５の微小位相誤差データをデータセレクタ２３に出力する。なお、微小位相誤差データとしては、絶対値が０．５に限られるものではなく、最小の位相誤差データより小さいデータであれば変更可能である。
【００５５】
例えば、内部位相誤差データＰＥＲＲ０が00 00000001 （１０ｂｉｔ（符号２ｂｉｔ＋整数データ８ｂｉｔ））であれば、位相誤差データＰＥＲＲは、00 00000001 000000000000（２２ｂｉｔ（符号２ｂｉｔ＋整数データ８ｂｉｔ＋小数データ１２ｂｉｔ））となる。内部位相誤差データＰＥＲＲ０が00 00000000であり、選択信号ＳＥＬが０である場合には、位相誤差データＰＥＲＲは微小誤差生成回路２２からの出力データである00 00000000 100000000000となり、＋０．５の微小誤差データが出力される。
【００５６】
以上説明したように、本実施の形態によれば、演算される位相誤差が０であっても、位相誤差データＰＥＲＲとして０が出力されることはなく、常に微小位相誤差データを出力することで、リファレンスクロックＦＲとフィードバッククロックＦＤとの一定の位相誤差関係で留まることがなくなる。これにより、平均的にリファレンスクロックＦＲのエッジにフィードバッククロックＦＤのエッジを近づけ、位相オフセットを低減させることが可能となる。
【００５７】
実施の形態２．
本発明の実施の形態２に係るＡＤＰＬＬ回路１０Ａについて、図８を参照して説明する。図８は、ＡＤＰＬＬ回路１０Ａの構成を示す図である。図８において、実施の形態１と同一の構成要素には同一の符号を付し説明を省略する。
【００５８】
本実施の形態では、図１において説明したＡＤＰＬＬ回路１０に、さらに、第１ＴＤＣ（Time to Digital Convertor）２４、第２ＴＤＣ２５を備える。ＡＤＰＬＬ回路１０Ａは、第１ＴＤＣ２４、第２ＴＤＣ２５を用いて、実施の形態１のような整数カウンタでは検出できないさらに小さい位相差を検出することが可能なスキュー調整用のＡＤＰＬＬ回路の構成例である。本実施の形態の場合も、位相誤差を検出した後、上記の選択信号ＳＥＬを用いて、微小位相誤差データの生成を行うことを特徴としている。
【００５９】
第１ＴＤＣ２４、第２ＴＤＣ２５は、内部遅延素子１段を基準として、その段数を位相差データとして出力する。図８に示すように、第１ＴＤＣ２４には、リファレンスクロックＦＲとデジタル制御発振器１６から出力された出力信号ＦＯが入力される。第１ＴＤＣ２４は、リファレンスクロックＦＲの、カウンタ１３を動作させる出力信号ＦＯ１クロック以内の位相差（小数点以下の値）をデジタルデータ化して、ＦＲ小数位相データＴＲＯを出力する。従って、ＦＲ小数位相データＴＲＯは、リファレンスクロックＦＲと出力信号ＦＯとの位相差を示す。
【００６０】
第２ＴＤＣ２５には、帰還分周器１８から出力されたフィードバッククロックＦＤとデジタル制御発振器１６から出力された出力信号ＦＯとが入力される。第２ＴＤＣ２５は、フィードバッククロックＦＤの、カウンタ１３を動作させる出力信号ＦＯ１クロック以内の位相差（小数点以下の値）をデジタルデータ化して、ＦＤ小数位相データＴＤＯを出力する。従って、ＦＤ小数位相データＴＤＯはフィードバッククロックＦＤと出力信号ＦＯの位相差を示す。
【００６１】
また、第１ＴＤＣ２４は、正規化用位相データＴＲＥＰを出力する。正規化用位相データＴＲＥＰは、出力信号ＦＯの１周期分の内部遅延素子の段数データである。位相誤差データは、出力ＦＯ1周期の時間を整数1として取り扱う。ＴＤＣでは位相差が内部遅延素子段数で測定されるため、位相誤差データに換算するために、出力信号ＦＯ１周期で正規化する必要がある。正規化用位相データＴＲＥＰは、この正規化を行うために用いられる。
【００６２】
後述するように、｛（ＴＤＯ−ＴＲＯ）／ＴＲＥＰ｝の式により正規化された小数位相誤差データが得られる。本実施の形態では、ＦＲ小数位相データＴＲＯ：７ｂｉｔ、ＦＤ小数位相データＴＤＯ：７ｂｉｔ、正規化用位相データＴＲＥＰ：７ｂｉｔであるものとする。なお、カウンタ１３と同じく、ビット数に制限はなく、必要精度に応じて変更可能である。
【００６３】
位相誤差演算回路１４には、カウンタ１３からのＦＲ整数位相データＩＲＯ、ＦＤ整数位相データＩＤＯ以外に、第１ＴＤＣ２４からのＦＲ小数位相データＴＲＯ、正規化用位相データＴＲＥＰ、第２ＴＤＣ２５からのＦＤ小数位相データＴＤＯが入力される。
【００６４】
また、位相誤差演算回路１４には、これらの位相差データ以外に、フリップフロップ１２からリファレンスクロックＦＲ信号のフィードバッククロックＦＤに対する遅れ進みを１ｂｉｔで示す選択信号ＳＥＬが入力される。選択信号ＳＥＬは、リファレンスクロックＦＲに対してフィードバッククロックＦＤが遅れている場合には０、進んでいる場合には１とする。また、位相誤差演算回路１４には、処理を行うため出力信号ＦＯを分周した内部データ処理用クロックが入力される。
【００６５】
位相誤差演算回路１４は、これらの入力を処理して、最終的にデジタルフィルタ１５に送り出す位相誤差データＰＥＲＲを出力する。位相誤差データＰＥＲＲは、符号ｂｉｔ：２ｂｉｔ、整数位相誤差データ：８ｂｉｔ、小数位相誤差データ１２ｂｉｔで構成され、２２ｂｉｔの信号となる。
【００６６】
ここで、図９、１０を参照して、ＡＤＰＬＬ回路１０Ａにおける位相誤差演算回路１４の構成について説明する。図９は、位相誤差演算回路１４に入力される各信号を説明する図である。図１０は、位相誤差演算回路１４の内部構成を示す図である。
【００６７】
図１０に示すように、位相誤差演算回路１４は、誤差演算回路１９、微小誤差付加回路２０を備える。なお、図１０における微小誤差付加回路２０としては、図７に示すものと同一のものを用いることが可能である。
【００６８】
実施の形態２においても、初段の誤差演算回路１９で位相誤差が演算される。誤差演算回路１９には、ＦＲ整数位相データＩＲＯ、ＦＤ整数位相データＩＤＯ、ＦＲ小数位相データＴＲＯ、ＦＤ小数位相データＴＤＯ、正規化用位相データＴＲＥＰが入力される。
【００６９】
整数位相誤差ＩＰＥＲＲ（１０ｂｉｔ（符号２ｂｉｔ＋データ８ｂｉｔ））は、ＩＤＯ−ＩＲＯで演算される。本実施の形態では、第１ＴＤＣ２４、第２ＴＤＣ２５を備え、小数の位相誤差を示す、ＦＲ小数位相データＴＲＯ、ＦＤ小数位相データＴＤＯが存在する。小数位相誤差ＦＰＥＲＲ（１４ｂｉｔ（符号２ｂｉｔ＋データ１２ｂｉｔ））は、｛（ＴＤＯ−ＴＲＯ）／ＴＲＥＰ｝で計算される。内部位相誤差データＰＥＲＲ０（符号２ｂｉｔ＋整数８ｂｉｔ＋小数１２ｂｉｔ）は、整数位相誤差ＩＰＥＲＲ＋小数位相誤差ＦＰＥＲＲとして計算される。
【００７０】
誤差演算回路１９で計算された内部位相誤差データＰＥＲＲ０は、微小誤差付加回路２０に出力される。微小誤差付加回路２０には、さらに正規化用位相データＴＲＥＰ、選択信号ＳＥＬ、内部データ処理用クロックが入力される。
【００７１】
微小誤差付加回路２０のデータ判定回路２１は、最初に内部位相誤差データＰＥＲＲ０が全て０（ＡＬＬ０）であるか否かの判定を行う。例えば、データ判定回路２１は、入力される内部位相誤差データＰＥＲＲ０が全て０の場合Ｈ、それ以外の場合はＬの判定信号を後段のデータセレクタ２３に出力する。
【００７２】
データセレクタ２３は、データ判定回路２１からの判定信号に基づいて、位相誤差データＰＥＲＲを出力する。具体的には、判定信号がＬの場合には、内部位相誤差データＰＥＲＲ０を位相誤差データＰＥＲＲとして出力する。判定信号がＨの場合には、微小誤差生成回路２２からの微小位相誤差データを位相誤差データＰＥＲＲとして出力する。
【００７３】
微小誤差生成回路２２は、最小の位相誤差データよりも小さい微小位相誤差データを生成し、選択信号ＳＥＬ信号に基づいて出力する。微小位相誤差データは、絶対値が等しいプラス又はマイナスの信号である。
【００７４】
本実施の形態では、内部位相誤差データＰＥＲＲ０がＡＬＬ０となると、１／ＴＲＥＰの右１ｂｉｔシフト値、つまり、１／ＴＲＥＰ／２の微小位相誤差データが出力される。選択信号ＳＥＬが０の場合は＋１／ＴＲＥＰ／２、選択信号ＳＥＬが１の場合は−１／ＴＲＥＰ／２の微小位相誤差データがデータセレクタ２３に出力される。
【００７５】
以上説明したように、本発明を、ＴＤＣを備えるＡＤＰＬＬ回路に適用した場合において、演算される位相誤差が０であっても、位相誤差データＰＥＲＲとして０が出力されることはなく、常に微小位相誤差データを出力することで、リファレンスクロックＦＲとフィードバッククロックＦＤとの一定の位相誤差関係で留まることがなくなる。
【００７６】
これにより、平均的にリファレンスクロックＦＲのエッジにフィードバッククロックＦＤのエッジを近づけ、位相オフセットを低減させることが可能となる。本発明は、本願発明者が提案している特開２０１０−２７３１８５の回路にも適用することが可能である。
【００７７】
以上、本発明について実施の形態をもとに説明したが、上記の実施の形態は例示であり、本発明の主旨から逸脱しない限り、さまざまな変更、増減を加えてもよい。これらの変更、増減が加えられた変形例も本発明の範囲にある事は当業者に理解されるところである。
【００７８】
なお、上述した実施の形態１、２にあっては、リファレンス信号ＦＢ０、フィードバック信号ＦＢＡＫを分周し、それぞれリファレンスクロックＦＢ、フィードバッククロックＦＤを生成する構成を示した。
【００７９】
しかしながら、分周比が１（分周が不要）でＡＤＰＬＬ回路が所望の性能を達成できる場合は、リファレンス信号ＦＢ０、フィードバック信号ＦＢＡＫそれぞれが、リファレンスクロックＦＢ、フィードバッククロックＦＤとして与える構成としてもよい。
【００８０】
上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限
られない。
（付記１）
リファレンスクロックとデジタル制御発振器からの出力信号をフィードバックしたフィードバッククロックとの位相誤差を算出する誤差演算回路と、
前記リファレンスクロックに対する前記フィードバッククロックの遅れ進みを判定して、遅れ進み情報を出力する遅れ進み判定回路と、
前記位相誤差が０となる場合に、前記遅れ進み情報に基づく、前記出力信号の位相制御を行う疑似位相誤差データを出力する位相誤差付加回路と、
を備えるＡＤＰＬＬ回路。
（付記２）
前記位相誤差付加回路は、
前記位相誤差が０であるか否かを判定する判定回路と、
前記遅れ進み情報に基づいて、前記疑似位相誤差データを生成する位相誤差生成回路と、
前記判定回路の判定結果に基づいて、前記疑似位相誤差データと前記位相誤差に基づく位相誤差データのいずれか一方を選択して出力する選択回路と、
を備える付記１に記載のＡＤＰＬＬ回路。
（付記３）
前記遅れ進み判定回路は、１つのフリップフロップで構成されていることを特徴とする付記１又は２に記載のＡＤＰＬＬ回路。
（付記４）
前記疑似位相誤差データは、前記位相誤差の最小分解能よりも小さいことを特徴とする付記１〜３のいずれか１項に記載のＡＤＰＬＬ回路。
（付記５）
前記リファレンスクロック、前記フィードバッククロックをそれぞれカウントして、リファレンスクロック整数位相データ、フィードバッククロック整数位相データを出力するカウンタをさらに備え、
前記誤差演算回路は、前記リファレンスクロック整数位相データ、前記フィードバッククロック整数位相データを用いて、前記位相誤差を算出する付記１〜４のいずれか１項に記載のＡＤＰＬＬ回路。
（付記６）
前記リファレンスクロックと前記出力信号とが入力され、リファレンスクロック小数位相データをする第１ＴＤＣと、
前記フィードバッククロックと前記出力信号とが入力され、フィードバッククロック小数位相データを出力する第２ＴＤＣとをさらに備え、
前記誤差演算回路は、前記リファレンスクロック小数位相データ、フィードバッククロック小数位相差データを用いて、前記位相誤差を算出する付記５に記載のＡＤＰＬＬ回路。
（付記７）
リファレンスクロックとデジタル制御発振器からの出力信号をフィードバックしたフィードバッククロックとの位相誤差を算出し、
前記リファレンスクロックに対する前記フィードバッククロックの遅れ進みを判定して、遅れ進み情報を出力し、
前記位相誤差が０となる場合に、前記遅れ進み情報に基づく、前記出力信号の位相制御を行う疑似位相誤差データを出力する、
位相オフセット低減方法。
（付記８）
前記疑似位相誤差データは、前記位相誤差の最小分解能よりも小さいことを特徴とする付記７に記載の位相オフセット低減方法。
（付記９）
前記リファレンスクロックの整数位相データ、前記フィードバッククロックの整数位相データを用いて、前記位相誤差を算出することを特徴とする付記７又は８に記載のオフセット低減方法。
（付記１０）
前記リファレンスクロックの小数位相データ、前記フィードバッククロックの小数位相データをさらに用いて、前記位相誤差を算出することを特徴とする付記９に記載のオフセット低減方法。
【符号の説明】
【００８１】
１０  ＡＤＰＬＬ回路
１１  前段分周器
１２  フリップフロップ
１３  カウンタ
１４  位相誤差演算回路
１５  デジタルフィルタ
１６  デジタル制御発振器
１７  後段分周器
１８  帰還分周器
１９  誤差演算回路
２０  微小誤差付加回路
２１  データ判定回路
２２  微小誤差生成回路
２３  データセレクタ
２４  第１ＴＤＣ
２５  第２ＴＤＣ
ＦＲ０ リファレンス信号
ＦＲ  リファレンスクロック
ＦＢＡＫ  フィードバック信号
ＦＤ  フィードバッククロック
ＦＯ  出力信号
ＦＯＵＴ  出力クロック
ＳＥＬ  選択信号
ＩＲＯ  ＦＲ整数位相データ
ＩＤＯ  ＦＤ整数位相データ
ＰＥＲＲ  位相誤差データ
ＰＥＲＲ０  内部位相誤差データ
ＴＲＯ  ＦＲ小数位相データ
ＴＤＯ  ＦＤ小数位相データ
ＴＲＥＰ  正規化用位相データ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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