(57)【要約】【課題】製造の容易な半導体記憶装置の提供。【解決手段】複数の第１の配線、第１の配線と交差する複数の第２の配線、並びに第１の配線及び第２の配線に接続された複数のメモリセルを有するメモリセルマットを、第１の配線及び第２の配線がメモリセルマット毎に交互に共有される様に複数積層してなるメモリセルアレイと、メモリセルアレイに電圧を印加する周辺回路とを有する。メモリセルは可変抵抗特性と電流整流特性とを有する。メモリセルアレイ内のメモリセルのアノードからカソードに向かう向きは全て同一である。周辺回路は、選択メモリセルのアクセスに際して、選択メモリセルのアノード側に接続された第１の配線及び第２の配線の一方に選択ビット線電圧を印加し、選択メモリセルのカソード側に接続された第１の配線及び第２の配線の他方に選択ワード線電圧を印加する。【選択図】図３
2013200929.tif 000002
【特許請求の範囲】
【請求項１】
複数の第１の配線、前記第１の配線と交差する複数の第２の配線、並びに前記第１の配線及び前記第２の配線に接続された複数のメモリセルを有するメモリセルマットを、前記第１の配線及び前記第２の配線がメモリセルマット毎に交互に共有される様に複数積層してなるメモリセルアレイと、
前記メモリセルアレイに電圧を印加する周辺回路と
を有し、
前記メモリセルは可変抵抗特性と電流整流特性とを有し、前記電流整流特性に応じて一端をアノード、他端をカソードとし、
前記メモリセルアレイ内の前記メモリセルのアノードからカソードに向かう向きは全て同一であり、
前記周辺回路は、選択メモリセルのセット、リセット及び読み出し動作に際して、
前記選択メモリセルのアノード側に接続された前記第１の配線及び前記第２の配線の一方を選択ビット線として、セット、リセット及び読み出し動作に必要なアノード側の固定電圧である選択ビット線電圧を前記選択ビット線に印加し、
前記選択メモリセルのカソード側に接続された前記第１の配線及び前記第２の配線の他方を選択ワード線として、セット、リセット及び読み出し動作に必要なカソード側の固定電圧である選択ワード線電圧を前記選択ワード線に印加し、
前記メモリセルアレイの非選択メモリセルに接続された前記第１の配線及び前記第２の配線をフローティング状態とし、
前記周辺回路は、前記第１の配線に電圧を印加する第１配線制御回路と、前記第２の配線に電圧を印加する第２配線制御回路とを有し、
前記第１配線制御回路は、前記第１の配線が前記選択ビット線である場合には、前記第１の配線に前記選択ビット線電圧を印加すると共に前記第１の配線の電圧状態を検知して前記第１の配線への前記選択ビット線電圧の印加を制御し、前記第１の配線が前記選択ワード線である場合には、前記第１の配線に前記選択ワード線電圧を印加し、
前記第２配線制御回路は、前記第２の配線が前記選択ビット線である場合には、前記第２の配線に前記選択ビット線電圧を印加すると共に前記第２の配線の電圧状態を検知して前記第２の配線への前記選択ビット線電圧の印加を制御し、前記第２の配線が前記選択ワード線である場合には、前記第２の配線に前記選択ワード線電圧を印加するものであり、
前記セット動作は、前記選択メモリセルに、前記アノードからカソードへ順方向にセット電圧を印加して前記メモリセルを低抵抗状態にすることによって行い、
前記リセット動作は、前記選択メモリセルに、前記カソードからアノードへ逆方向にリセット電圧を印加して前記メモリセルを高抵抗状態にすることによって行い、
前記セット電圧は、前記メモリセルに前記アノードからカソードへ順方向に電圧を印加した時に電流が流れない最大の電圧である不感帯電圧の２倍の電圧と前記リセット電圧との和以下である
ことを特徴とする半導体記憶装置。
【請求項２】
複数の第１の配線、前記第１の配線と交差する複数の第２の配線、並びに前記第１の配線及び前記第２の配線に接続された複数のメモリセルを有するメモリセルマットを、前記第１の配線及び前記第２の配線がメモリセルマット毎に交互に共有される様に複数積層してなるメモリセルアレイと、
前記メモリセルアレイに電圧を印加する周辺回路と
を有し、
前記メモリセルは可変抵抗特性と電流整流特性とを有し、前記電流整流特性に応じて一端をアノード、他端をカソードとし、
前記メモリセルアレイ内の前記メモリセルのアノードからカソードに向かう向きは全て同一であり、
前記周辺回路は、選択メモリセルのセット、リセット及び読み出し動作に際して、
前記選択メモリセルのアノード側に接続された前記第１の配線及び前記第２の配線の一方を選択ビット線として、セット、リセット及び読み出し動作に必要なアノード側の電圧である選択ビット線電圧を前記選択ビット線に印加し、
前記選択メモリセルのカソード側に接続された前記第１の配線及び前記第２の配線の他方を選択ワード線として、セット、リセット及び読み出し動作に必要なカソード側の電圧である選択ワード線電圧を前記選択ワード線に印加する
ことを特徴とする半導体記憶装置。
【請求項３】
前記周辺回路は、前記選択メモリセルのセット、リセット及び読み出し動作に際して、前記メモリセルアレイの非選択メモリセルに接続された前記第１の配線及び前記第２の配線をフローティング状態にする
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記周辺回路は、前記第１の配線に電圧を印加する第１配線制御回路と、前記第２の配線に電圧を印加する第２配線制御回路とを有し、
前記第１配線制御回路は、前記第１の配線が前記選択ビット線である場合には、前記第１の配線に前記選択ビット線電圧を印加すると共に前記第１の配線の電圧状態を検知して前記第１の配線への前記選択ビット線電圧の印加を制御し、前記第１の配線が前記選択ワード線である場合には、前記第１の配線に前記選択ワード線電圧を印加し、
前記第２配線制御回路は、前記第２の配線が前記選択ビット線である場合には、前記第２の配線に前記選択ビット線電圧を印加すると共に前記第２の配線の電圧状態を検知して前記第２の配線への前記選択ビット線電圧の印加を制御し、前記第２の配線が前記選択ワード線である場合には、前記第２の配線に前記選択ワード線電圧を印加する
ことを特徴とする請求項２又は３記載の半導体記憶装置。
【請求項５】
前記セット動作は、前記選択メモリセルに、前記アノードからカソードへ順方向にセット電圧を印加して前記メモリセルを低抵抗状態にすることによって行い、
前記リセット動作は、前記選択メモリセルに、前記カソードからアノードへ逆方向にリセット電圧を印加して前記メモリセルを高抵抗状態にすることによって行い、
前記セット電圧は、前記メモリセルに前記アノードからカソードへ順方向に電圧を印加した時に電流が流れない最大の電圧である不感帯電圧の２倍の電圧と前記リセット電圧との和以下である
ことを特徴とする請求項２記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書記載の技術は、半導体記憶装置に関する。
【背景技術】
【０００２】
従来、電気的に書き換え可能な不揮発性メモリとしては、フローティングゲート構造を有するメモリセルをＮＡＮＤ接続又はＮＯＲ接続してセルアレイを構成したフラッシュメモリが周知である。また、不揮発性で且つ高速なランダムアクセスが可能なメモリとして、強誘電体メモリも知られている。
【０００３】
一方、メモリセルの更なる微細化を図る技術として、可変抵抗素子をメモリセルに使用した抵抗変化型メモリが提案されている。可変抵抗素子としては、カルコゲナイド化合物の結晶／アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるＭＲＡＭ素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電ＲＡＭ（ＰＦＲＡＭ）のメモリ素子、電気パルス印加によって抵抗変化を起こすＲｅＲＡＭ素子等が知られている。
【０００４】
ＲｅＲＡＭとしては、一般にメモリセルマット間で配線を共有し、配線層を介してメモリセルの電流整流方向を反転させる、いわゆるクロスポイント型のメモリセルアレイが採用されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−２０８６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、製造の容易な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
実施形態に係る半導体記憶装置は、複数の第１の配線、第１の配線と交差する複数の第２の配線、並びに第１の配線及び第２の配線に接続された複数のメモリセルを有するメモリセルマットを、第１の配線及び第２の配線がメモリセルマット毎に交互に共有される様に複数積層してなるメモリセルアレイと、メモリセルアレイに電圧を印加する周辺回路とを有する。メモリセルは可変抵抗特性と電流整流特性とを有し、電流整流特性に応じて一端をアノード、他端をカソードとしている。メモリセルアレイ内のメモリセルのアノードからカソードに向かう向きは全て同一である。周辺回路は、選択メモリセルのセット動作、リセット動作及び読み出し動作に際して、選択メモリセルのアノード側に接続された第１の配線及び第２の配線の一方を選択ビット線として、セット、リセット及び読み出し動作に必要なアノード側の電圧である選択ビット線電圧を選択ビット線に印加し、選択メモリセルのカソード側に接続された第１の配線及び第２の配線の他方を選択ワード線として、セット、リセット及び読み出し動作に必要なカソード側の電圧である選択ワード線電圧を選択ワード線に印加する。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体記憶装置の全体構成を示すブロック図である。
【図２】同半導体記憶装置のメモリセルアレイ構造を示す斜視図である。
【図３】同メモリセルアレイの等価回路図である。
【図４】同半導体記憶装置の選択メモリセルに順方向電圧を印加した時の様子を示す回路図である。
【図５】同メモリセルの構成及び動作を説明するための模式図である。
【図６】同メモリセルの電流−電圧特性を示すグラフである。
【図７】同半導体記憶装置のホールド状態を説明するための回路図である。
【図８】同半導体記憶装置のセット動作及び読み出し動作を説明するための回路図である。
【図９】同半導体記憶装置のセット動作及び読み出し動作を説明するための回路図である。
【図１０】同半導体記憶装置のセット動作及び読み出し動作を説明するための模式図である。
【図１１】同半導体記憶装置のセット動作及び読み出し動作を説明するための回路図である。
【図１２】同半導体記憶装置のセット動作及び読み出し動作を説明するための回路図である。
【図１３】同半導体記憶装置のリセット動作を説明するための回路図である。
【図１４】同半導体記憶装置のリセット動作を説明するための回路図である。
【図１５】同半導体記憶装置のリセット動作を説明するための模式図である。
【図１６】同半導体記憶装置のリセット動作を説明するための回路図である。
【図１７】同半導体記憶装置のリセット動作を説明するための回路図である。
【図１８】同半導体記憶装置の周辺回路の構成を示すブロック図である。
【図１９】同半導体記憶装置のｘ配線ドライバ及びｙ配線ドライバの構成例を示す回路図である。
【図２０】同半導体記憶装置のＳＳＣＣ回路の構成例を示す回路図である。
【図２１】同半導体記憶装置のメモリセルアレイ及び周辺回路のレイアウトを示す平面図である。
【図２２】同半導体記憶装置のメモリセルアレイ及び周辺回路のレイアウトを示す概略図である。
【図２３】同半導体記憶装置のｘ配線ドライバ及びｙ配線ドライバの配置例を示すブロック図である。
【図２４】同半導体記憶装置のｘ配線ドライバ及びｙ配線ドライバの配置例を示す平面図である。
【図２５】同半導体記憶装置のｂｕｓ  ｆａｌｌ＆ＭＵＸの配置例を示す平面図である。
【図２６】同半導体記憶装置の４５度配線の方法を説明するための概略図である。
【図２７】第２の実施形態に係る半導体記憶装置のメモリセルアレイ及び周辺回路のレイアウトを示す平面図である。
【図２８】同半導体記憶装置のメモリセルアレイ及び周辺回路のレイアウトを示す平面図である。
【図２９】第３の実施形態に係る半導体記憶装置のメモリセルアレイの構成を示す回路図である。
【図３０】同半導体記憶装置の状態遷移を説明するための概略図である。
【図３１】第１及び第２の実施形態と第３の実施形態の積層構造の違いを示す断面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら実施形態に係る半導体記憶装置について説明する。
【００１０】
［第１の実施形態］
［全体構成］
図１は、実施形態に係る半導体記憶装置の構成図である。この半導体記憶装置は、メモリセルアレイ１を備え、更にこのメモリセルアレイ１に対するデータ消去、データ書き込み及びデータ読み出しを制御する周辺回路としてｙ配線制御回路２及びｘ配線制御回路３を備える。メモリセルアレイ１は、複数積層されたメモリセルマットＭＭを有する。各メモリセルマットＭＭは、互いに交差する複数のｙ配線ｙＬ及び複数のｘ配線ｘＬと、これらｙ配線ｙＬ及びｘ配線ｘＬの各交差位置に接続されたメモリセルＭＣを有する。詳しくは後述するが、本実施形態においてはｘ配線ｘＬとｙ配線ｙＬとは共にビット線ＢＬ及びワード線ＷＬとして動作可能に構成されている。従って、ｙ配線制御回路２及びｘ配線制御回路３は基本的には同様に構成されており、同一の機能を有する。
【００１１】
ｙ配線制御回路２はメモリセルマットＭＭのｙ配線ｙＬに接続されている。ｙ配線制御回路２は、ｙ配線ｙＬがビット線ＢＬとして動作する際には、メモリセルＭＣのデータ消去、メモリセルＭＣへのデータ書き込み及びメモリセルＭＣからのデータ読み出しを行うためにｙ配線ｙＬを制御し、ｙ配線ｙＬがワード線ＷＬとして動作する際には、ｙ配線ｙＬを選択する。又、ｙ配線制御回路２には、ｙ配線ｙＬを選択し、アクセス動作に必要な電圧をｙ配線ｙＬに供給するデコーダ及びマルチプレクサを含むｙ配線ドライバ２ａと、読み出し動作時にメモリセルＭＣに流れる電流を検知してメモリセルＭＣが記憶するデータを判定するＳＳＣＣ回路２ｂ（第１の駆動・検知回路）を有する。
【００１２】
ｘ配線制御回路３はメモリセルマットＭＭのｘ配線ｘＬに接続されている。ｘ配線制御回路３は、ｘ配線ｘＬがビット線として動作する際には、メモリセルＭＣのデータ消去、メモリセルＭＣへのデータ書き込み及びメモリセルＭＣからのデータ読み出しを行うためにｘ配線ｘＬを制御し、ｘ配線ｘＬがワード線として動作する際には、ｘ配線ｘＬを選択する。ｘ配線制御回路３には、ｘ配線ｘＬを選択し、アクセス動作に必要な電圧をｘ配線ｘＬに供給するデコーダ及びマルチプレクサを含むｘ配線ドライバ３ａと、読み出し動作時にメモリセルＭＣに流れる電流を検知してメモリセルＭＣが記憶するデータを判定するＳＳＣＣ回路３ｂ（第２の駆動・検知回路）を有する。
【００１３】
［メモリセルアレイ１］
図２は、メモリセルアレイ１の一部を示す模式的な斜視図である。
【００１４】
メモリセルアレイ１は、クロスポイント型のメモリセルアレイである。メモリセルアレイ１のメモリセルマットＭＭは、平行に配設された複数のｙ配線ｙＬと、これらｙ配線ｙＬと交差する方向に平行に配設された複数のｘ配線ｘＬを有する。ｙ配線ｙＬ及びｘ配線ｘＬの各交差部には、両配線に挟まれるようにメモリセルＭＣが設けられている。メモリセルアレイ１は、前述の通り、このような複数のメモリセルマットＭＭを多層に積層することにより形成されている。上下に隣接するメモリセルマットＭＭ同士は、ｘ配線ｘＬ或いはｙ配線ｙＬを共有している。図２の場合、メモリセルアレイ１の最下層のメモリセルマットＭＭ０と、このメモリセルマットＭＭ０の上に隣接するメモリセルマットＭＭ１は、ｙ配線ｙＬ００〜ＢＬ０２を共有している。
【００１５】
図３は、図２に示したメモリセルアレイ１の等価回路図である。メモリセルＭＣは、後に詳細に述べるように、可変抵抗特性と非オーミック特性を有しており、電流が多く流れる向き（電流整流方向）を長い三角形で示している。したがって、三角形の基端側をアノード、先端側をカソードとする。
【００１６】
図３に示す通り、本実施形態に係る半導体記憶装置においては、メモリセルアレイ１内において、全てのメモリセルＭＣの電流整流方向が同じである。この様な構成においては、メモリセルマット毎に電流整流方向を反転させて製造する場合と比較して、容易に製造することが可能であり、更に製造コストの大幅な削減が可能となる。
【００１７】
この様なメモリセルアレイ１の構成においては、選択メモリセルＭＣの位置に応じてｘ配線ｘＬ及びｙ配線ｙＬの機能を入れ替える必要がある。以下、選択メモリセルＭＣのアノード側にｙ配線ｙＬが、カソード側にｘ配線ｘＬが接続されていた場合にはｙ配線ｙＬをビット線ＢＬ、ｘ配線ｘＬをワード線ＷＬと呼び、選択メモリセルＭＣのアノード側にｘ配線ｘＬが、カソード側にｙ配線ｙＬが接続されていた場合にはｘ配線ｘＬをビット線ＢＬ、ｙ配線ｙＬをワード線ＷＬと呼ぶ。又、選択メモリセルＭＣに接続されたビット線ＢＬを選択ビット線ＢＬ、選択メモリセルＭＣに接続されたワード線ＷＬを選択ワード線ＷＬと呼ぶ。
【００１８】
いま、図３におけるメモリセルＭＣ００１１をアクセスする場合、メモリセルＭＣ００１１のアノード側に接続されたｘ配線ｘＬ１１（選択ビット線ＢＬ１１）に選択ビット線電圧Ｕｂ（＝Ｖａｃｃ）を供給し、メモリセルＭＣ００１１のカソード側に接続されたｙ配線ｙＬ００（選択ワード線ＷＬ００）に選択ワード線電圧Ｖｗ（＝接地電圧ＶＳＳ）を供給する。これにより、図中矢印の様に電流が流れてアクセスが行なわれる。選択されるメモリセルＭＣ００１１以外のメモリセルＭＣに接続されるｙ配線ｙＬ（ワード線ＷＬ）やｘ配線ｘＬ（ビット線ＢＬ）にどの様な電位を与えるかは重要な点で、選択されたメモリセルＭＣ００１１が確実にアクセス出来るようにする必要がある。
【００１９】
［メモリセルＭＣ］
本実施形態に係る半導体記憶装置のメモリセルＭＣは後述のとおり電圧印加方向によって電圧−電流特性が異なる非対称性を有している。この様な非対称抵抗変化メモリを三次元に配置し、図３を用いて説明したクロスポイントアクセスを行う場合、フローティングアクセス方式を採用することによって消費電力を削減することが可能である。そこで、本実施形態に係る半導体記憶装置にフローティングアクセスを適用するための、メモリセルＭＣが満たすべき条件について説明する。
【００２０】
フローティングアクセス方式においては、選択メモリセルＭＣに接続された選択ビット線ＢＬ及び選択ワード線ＷＬにそれぞれ選択ビット線電圧Ｕｂ及び選択ワード線電圧Ｖｗを印加し、その他のｘ配線ｘＬ及びｙ配線ｙＬはフローティング状態とする。図４は、選択メモリセルＭＣに順方向（電流整流方向）電圧を印加した時の様子を示す図である。
【００２１】
選択メモリセルＭＣにセット動作を行う場合、選択ビット線電圧Ｕｂを高電位、選択ワード線電圧Ｖｗを低電位として、選択メモリセルＭＣにセット電圧Ｖｓｅｔを印加する。この様に電圧を印加すると、選択メモリセルＭＣを含む選択メモリセルマットＭＭの上下に位置する非選択メモリセルマットＭＭ中の、選択ビット線ＢＬに接続された非選択メモリセルＭＣ及び選択ワード線ＷＬに接続された非選択メモリセルＭＣ（図中（３））には、二つの順方向バイアスされたメモリセル（図中（１），（２））を介して逆方向電圧が印加され、リセット方向のディスターブを受ける。同様に、選択メモリセルマットＭＭ中の非選択メモリセル（図中（４））にも、二つの順方向バイアスされたメモリセルＭＣ（図中二つの（１））を介して逆方向電圧が印加され、リセット方向のディスターブを受ける。
【００２２】
逆方向電圧を印加されたメモリセルＭＣの誤リセットを防ぐためには、印加される逆方向電圧がリセット電圧Ｖｒｅｓｅｔ以下であると良い。即ち、メモリセルＭＣの後述する不感帯電圧をδとすると、セット電圧Ｖｓｅｔ及びリセット電圧Ｖｒｅｓｅｔは、Ｖｓｅｔ≦Ｖｒｅｓｅｔ＋２δの関係を満たす様に設定すると良い。メモリセルＭＣの不感帯電圧を確保するためには、例えばセルの構造をＡｇ／ａ−Ｓｉ／ｎ−Ｓｉとするか、又はＡｇ／ａ−Ｓｉ／ｐ−Ｓｉ／ｎ−Ｓｉとすることが可能である。
【００２３】
尚、選択メモリセルＭＣにリセット動作を行う場合、非選択メモリセルＭＣに印加される逆方向電圧は後述する中間電圧Ｖｍ以下の電圧となるため、誤リセットの問題は生じない。又、非選択メモリセルＭＣに印加される電圧は、従来通りメモリセルマットＭＭの場所ごとに自己整合的に決まる。
【００２４】
次に、本実施形態に係るメモリセルＭＣの構成例について説明する。図５は本実施形態に係るメモリセルＭＣの構成及びセット状態とリセット状態とを説明するための模式図を、図６は本実施形態に係るメモリセルＭＣの電流−電圧特性を示している。尚、ここでは抵抗変化メモリ素子の代表としてイオンメモリについて検討するが、印加電圧及びその極性によって低抵抗状態と高抵抗状態とを変化させることが可能であり、その抵抗状態をある程度保持でき、かつゼロバイアス近傍に後述する不感帯電圧が存在する様な素子であれば、その構成を問わない。
【００２５】
本実施形態に係るメモリセルＭＣは、図５の最も左の模式的構造図に示すように、ビット線ＢＬ側から順に配置された金属層１１、アモルファスシリコン層１２及びドープトポリシリコン層１３，１４を有する。金属層１１は、金属イオンの発生源として機能する。アモルファスシリコン層１２は、金属のフィラメントが成長する媒体となる。ドープトポリシリコン層１３は、金属層１１の対向電極となる。ドープトポリシリコン層１３は、ドーピングのタイプをｐタイプとしている。ドープトポリシリコン層１４は、ドーピングタイプがｎタイプであり、その上のｐ型のドープトポリシリコン層１３と共にダイオードを形成している。アモルファスシリコン層１２は、その下のｐ型のドープトポリシリコン層１３に対してｎタイプに見えることから、この界面には寄生的なダイオードがあるとみなせる。尚、本実施形態においてはドープトポリシリコン層１４を採用しているが、ドープトポリシリコン層１３とワード線ＷＬを直接接続することも可能である。
【００２６】
図５の構成図の右側には、このメモリセルＭＣの状態を模式的に表す図として、二つのセル状態における模式図を示している。金属フィラメントは下向きの縦長の三角形で示している。ドープトポリシリコン層１３，１４により形成されるダイオードは、ビット線ＢＬ側をアノード、ワード線ＷＬ側をカソードとするが、アモルファスシリコン層１２とドープトポリシリコン層１３との界面に形成される寄生ダイオードは、これとは逆向きで、ワード線ＷＬ側をアノード、ビット線ＢＬ側をカソードとする。図中（１）は、メモリセルＭＣのフィラメントがアモルファスシリコン層１２を貫通していない場合である。この場合、寄生ダイオードが現れている。図中（２）は、メモリセルＭＣのフィラメントがアモルファスシリコン層１２を貫通している場合である。この場合には、寄生ダイオードは現れない。
【００２７】
図６は、ビット線ＢＬ及びワード線ＷＬも含めたメモリセルＭＣの電気的特性を示している。図中、横軸Ｖはワード線ＷＬ側に対するビット線ＢＬ側の電位を示している。第１象限はワード線ＷＬ側に対してビット線ＢＬ側の電位が高い場合、第３象限はワード線ＷＬ側に対してビット線側の電位が低い場合を示している。縦軸Ｉは、ビート線ＢＬ側からワード線ＷＬ側への流れを正方向とした電流を示している。
【００２８】
可変抵抗素子の単独の特性に着目すると、可変抵抗素子の特性は、オーミック特性を示す。低抵抗状態であるセット状態は、原点を通る実線のような大きな傾きで表され、高抵抗状態であるリセット状態は、原点を通る破線のような、セット状態よりも小さな傾きで表される。フィラメントが対向電極であるドープトポリシリコン層１３に接触しかけの状態は、弱リセット状態と呼ぶ。弱リセット状態の特性はリセット状態と同様であるが、ビット線ＢＬの電位が上がるとセット状態に容易に遷移する第１象限の一点鎖線のような変化をする。また、フィラメントがかろうじて対向電極に接している場合は、特性はセット状態と同様であるが、ワード線ＷＬの電位が上がるとすぐに接触がなくなり、高抵抗のリセット状態に遷移する第３象限の一点鎖線のような変化をする。
【００２９】
一方、図６の二点鎖線及び点線はダイオード特性を示している。ダイオード特性は、可変抵抗素子の特性に重ねて表示されている。ビット線ＢＬ又はワード線ＷＬに印加された電圧は、可変抵抗素子とダイオードに分配されるので、可変抵抗素子に印加される電圧が増加するほど、ダイオードに印加される電圧は減少する。したがって、ダイオードに印加される電圧は、ビット線ＢＬ又はワード線ＷＬに印加される電圧を基準として、可変抵抗素子に印加される電圧とは横軸方向に逆向きに増加するように表現している。可変抵抗素子の特性とダイオードの特性の交点が動作点を表すことになる。
【００３０】
いま、図６に示すように、ダイオード特性は二点鎖線で示す寄生ダイオードと、点線で示す常に存在する固定ダイオードの特性を含む。すなわち第１象限では、寄生ダイオードが現われるとき（リセット状態のとき）は、寄生ダイオード特性は逆バイアス特性である。よって、ワード線ＷＬ側に対するビット線ＢＬ側の電位を電圧Ｖ１とすると、可変抵抗素子がリセット状態の場合には、ダイオード特性は、電圧Ｖ１から固定ダイオードの順方向降下電圧Ｖｆと寄生ダイオードのブレークダウン電圧Ｖｂｄを足した電圧（Ｖｂｄ＋Ｖｆ）だけ逆バイアスがかかると急激にダイオード電流が増加するような特性となる。このダイオード特性（点線）とリセット状態の可変抵抗素子の特性（破線）との交点ａがリセット状態の動作点である。又、この電圧Ｖｂｄ＋Ｖｆが不感帯電圧δとなる。
【００３１】
一方、可変抵抗素子がセット状態の場合には、寄生ダイオードは消失するので、ダイオード特性は固定ダイオードの順方向特性のみとなる。よって、ダイオード特性は、電圧Ｖ１から固定ダイオードの順方向降下電圧Ｖｆを超えて順方向電圧が印加されると電流が増加する特性となり、不感帯電圧はＶｆとなる。この場合、セット状態の可変抵抗素子の特性（実線）と固定ダイオードの順方向特性との交点ｂがセット状態の動作点となる。このため、電圧Ｖ１がセット電圧Ｖｓｅｔの場合、リセット状態からセット状態への遷移は、動作点ａから動作点ｂへの遷移となる。
【００３２】
第３象限では、固定ダイオードは逆バイアス特性である。寄生ダイオードが現れるリセット状態では、寄生ダイオード特性が順バイアス特性である。このため、可変抵抗素子がリセット状態である場合には、ダイオード特性は、ワード線ＷＬ側に対するビット線側の電圧Ｖ２（負電圧）を基準として、横軸正方向に向かって固定ダイオードのブレークダウン電圧Ｖｂｄ′を超えてから、寄生ダイオードの順方向電流が増加する特性となる。この寄生ダイオード特性を示す二点鎖線とリセット状態の可変抵抗素子の特性を示す破線との交点ｃがリセット状態の動作点である。
【００３３】
また、可変抵抗素子がセット状態のときは、寄生ダイオードは消失しているので、ダイオード特性は固定ダイオードの逆バイアス特性のみとなる。この場合、電圧Ｖｂｄ′が不感帯電圧δ′となる。電圧Ｖ２から固定ダイオードのブレークダウン電圧Ｖｂｄ′を超えた点で急激に電流が増加するダイオード特性（点線）とセット状態の可変抵抗素子の特性（実線）の交点ｄがセット状態の動作点となる。このため、電圧Ｖ２がリセット電圧Ｖｒｅｓｅｔの場合、セット状態からリセット状態への遷移は、動作点ｄから動作点ｃへの遷移となる。
【００３４】
尚、図６においては、金属層１１中の金属がイオン化するための電圧を考慮していないが、不感帯電圧δ，δ′にはこの電圧も含まれる。
【００３５】
［動作］
次に、本実施形態に係る半導体記憶装置の動作について説明する。本実施形態に係る半導体記憶装置は、セット動作、リセット動作又は読み出し動作を行わない時は後述するホールド状態であり、セット動作、リセット動作又は読み出し動作を行う場合には、これらの動作に先立って後述するスタンバイ動作を行ってからセット動作、リセット動作又は読み出し動作を行う。尚、以下の説明においてはｘ配線ｘＬをビット線ＢＬ、ｙ配線ｙＬをワード線ＷＬとする場合について例示している。又、メモリセルＭＣは順方向のゼロバイアス付近に不感帯電圧δを有している為、二つ以上の順方向バイアスが印加されているメモリセル（以下、順方向バイアスセル）ＭＣのリーク電流については考慮していない。同様に、逆方向バイアスが印加されているメモリセルＭＣについてのリーク電流については考慮していない。更に、以下の説明においては、隣接配線間の容量カップリングを１００％と仮定する。
【００３６】
［ホールド状態］
図７に示すように、例えば３×３のメモリセルＭＣからなるメモリマットＭＭを有し、上下のメモリマットＭＭでｘ配線ｘＬとｙ配線ｙＬとを共有しているメモリセルアレイ１において、アクセスに入る前の状態、すなわちメモリセルＭＣの状態を保持しているときをホールドと呼び、すべてのビット線ＢＬ及びワード線ＷＬは接地レベルであるＶｓｓまたはそれに準じるＶｓ（＝Ｖｓｓ／Ｖｓｓ〜：〜はフローティングレベルを表す）に設定する。この状態ではセルはその抵抗状態を維持してデータがメモリセルアレイ１に固定された状態となる。どのメモリセルにも電位バイアスはかからない。
【００３７】
［セット動作及び読み出し動作］
セット動作及び読み出し動作に際して、配線間の容量カップリングを考慮しない場合には図８に示す通り、次のような制御を行えば良い。即ち、スタンバイ動作において全ての配線を中間電圧Ｖｍに設定し、セット動作又は読み出し動作においては、選択ビット線ＢＬを所定の電圧Ｖｄに、選択ワード線ＷＬを接地電圧Ｖｓｓに設定し、その他の非選択ビット線ＢＬ及び非選択ワード線ＷＬをフローティング状態に設定する。その結果、選択ビット線ＢＬをアノード側とする順方向バイアスセルを介して接続された非選択ワード線ＷＬの電圧Ｖは、（所定の電圧Ｖｄ）−（不感帯電圧δ）＝Ｖｍｄ程度のフローティング電圧Ｖｍｄ〜に分布し、選択ワード線ＷＬをカソード側とする逆方向バイアスセルを介して接続された非選択ビット線ＢＬの電圧Ｕは、（不感帯電圧δ）−（接地電圧Ｖｓｓ）＝Ｖｍｓｓ程度のフローティング電圧Ｖｍｓｓ〜に分布する。尚、その他の非選択ビット線ＢＬ及び非選択ワード線ＷＬの電圧は、中間電圧Ｖｍ程度の電圧Ｖｍ〜に分布する。上述のメモリセルＭＣを使用した場合、この様な電圧分布においてはディスターブの問題を生じない。
【００３８】
しかしながら、実際には隣接する配線間で容量カップリングが生じ、スタンバイ動作からセット動作又は読み出し動作に移行する際に、選択ビット線ＢＬ及び選択ワード線ＷＬに隣接する配線等に電圧変化が生じる。従って、本実施形態においては容量カップリングの影響によるディスターブを防ぐようにスタンバイ動作時の印加電圧を設定している。
【００３９】
図９〜図１１は、スタンバイ動作時及びセット動作時、読み出し動作時の選択ビット線ＢＬの電圧Ｕｂ、選択ビット線ＢＬと同一配線層の非選択ビット線ＢＬの電圧Ｕ、選択ワード線ＷＬの電圧Ｖｗ、選択ワード線ＷＬと同一配線層の非選択ワード線ＷＬの電圧Ｖを示す図である。尚、図９中、（ａ）はスタンバイ時の、（ｂ）はセット動作時、読み出し動作時の印加電圧を示しており、図１０中、スタンバイ動作時の各配線の設定電圧は黒い太線で、セット動作及び読み出し動作時の各配線の電圧状態は白抜きの線で表現している。
【００４０】
容量カップリングによる非選択メモリセルＭＣへの誤動作を抑制するために、スタンバイ動作において選択ビット線ＢＬ及び選択ワード線ＷＬに中間電圧Ｖｍを、選択ビット線ＢＬと同一配線層の非隣接ビット線ＢＬ及び選択ビット線ＢＬよりも選択メモリセルＭＣのアノード側に配置されている非選択ビット線ＢＬ及び非選択ワード線ＷＬには中間電圧Ｖｍよりも低い電圧Ｖｍ−Δを、選択ワード線ＷＬと同一配線層の非選択ワード線ＷＬ及び選択ワード線ＷＬよりも選択メモリセルＭＣのカソード側に配置されている非選択ビット線ＢＬ及び非選択ワード線ＷＬには中間電圧Ｖｍよりも高い電圧Ｖｍ＋Δを印加する。ここで、電圧Ｖｍ−Δが印加される非隣接ビット線ＢＬ及び電圧Ｖｍ＋Δが印加される隣接ワード線ＷＬに接続された非選択メモリセルＭＣには２Δの逆方向電圧が印加されるため、誤リセットを防ぐためには２Δ＜Ｖｒｅｓｅｔである必要があり、従って上記Δは、Ｖｒｅｓｅｔの半分以下の電圧に設定する。
【００４１】
次に、セット動作又は読み出し動作を行うために、選択ビット線ＢＬに電圧Ｖｄを、選択ワード線ＷＬに接地電圧Ｖｓｓを印加し、非選択ビット線ＢＬ及び非選択ワード線ＷＬをフローティング状態とする。セット動作において電圧ＶｄはメモリセルＭＣをセット状態に遷移させるのに十分な電圧Ｖｓｅｔであり、読み出し動作においては電圧Ｖｄは読み出し電圧Ｖｒｅａｄである。この電圧変化に伴い、容量カップリングによって選択ビット線ＢＬに隣接する非選択ビットＢＬ線の電圧はＶｄ−Δまで急激に上昇し、選択ワード線ＷＬに隣接する非選択ワード線ＷＬの電圧は、Δまで急激に下降する。従って、これら非選択ビット線ＢＬと選択ワード線ＷＬとに接続されているメモリセルＭＣ及び選択ビット線ＢＬと非選択ワード線ＷＬとに接続されているメモリセルＭＣにはＶｄ−Δの順方向電圧が急激に印加されるため、誤セットを防ぐためにはＶｄ−Δ＜Ｖｓｅｔである必要がある。
【００４２】
その後、図１１に示す通り、選択ビット線ＢＬと同一配線層の非選択ビット線ＢＬから順方向バイアスセルを介して選択ワード線ＷＬに電流が流れ、選択ビット線ＢＬと同一配線層の非選択ビット線ＢＬの電圧Ｕは先述のＶｍｓｓ〜に分布する。同様に、選択ビット線ＢＬから順方向バイアスセルを介して選択ワード線ＷＬと同一配線層の非選択ワード線ＷＬに電流が流れ、選択ワード線ＷＬと同一配線層の非選択ワード線ＷＬの電圧Ｖは先述のＶｍｄ〜に分布する。又、選択ビット線ＢＬよりも選択メモリセルＭＣのアノード側に配置されている非選択ビット線ＢＬ及び非選択ワード線ＷＬの電圧Ｕ，ＶはＶｍ−Δ程度のフローティング電圧（Ｖｍ−Δ）〜に分布し、選択ワード線ＷＬよりも選択メモリセルＭＣのカソード側に配置されている非選択ビット線ＢＬ及び非選択ワード線ＷＬの電圧Ｕ，ＶはＶｍ＋Δ程度のフローティング電圧（Ｖｍ＋Δ）〜に分布する。尚、中間電圧ＶｍやΔはこの様な電圧の安定状態を保持する様に設定する。
【００４３】
尚、以上の様に電圧を設定した場合には、選択メモリセルマットＭＭの上下間でスタンバイ電圧が異なり、図１２に示す通り、２Δの電圧差が生じる。そして、アクセスの状況によって、スタンバイ電圧の設定を変えなくてはならないので、隣接メモリセルマットＭＭ間でｘ配線ｘＬ又はｙ配線ｙＬを共有する様なデコードは出来ない。
【００４４】
［リセット動作］
次に、リセット動作について同様の説明を行う。リセット動作に際して、配線間の容量カップリングを考慮しない場合には、図１３に示す通り、次の様な制御を行えば良い。即ち、スタンバイ状態においては全ての配線を中間電圧Ｖｍに設定し、リセット動作においては、選択ビット線ＢＬを接地電圧Ｖｓｓに、選択ワード線ＷＬを所定の電圧Ｖｄに設定し、その他のｘ配線ｘＬ及びｙ配線ｙＬをフローティング状態に設定する。その結果、選択ワード線ＷＬをアノード側とする順方向バイアスセルに接続された非選択ビット線ＢＬの電圧Ｕは、フローティング電圧Ｖｍｄ〜に分布し、選択ビット線ＢＬをカソード側とする逆方向バイアスセルに接続された非選択ワード線ＷＬ電圧Ｖは、フローティング電圧Ｖｍｓｓ〜に分布する。尚、その他の非選択ビット線ＢＬ及び非選択ワード線ＷＬの電圧Ｕ，Ｖは、中間電圧Ｖｍ程度の電圧Ｖｍ〜に分布する。上述のメモリセルＭＣを使用した場合、この様な電圧分布においてもディスターブの問題を生じない。
【００４５】
しかしながら、実際には隣接する配線間で容量カップリングが生じ、スタンバイ動作からリセット動作に移行する際に、選択ビット線ＢＬ及び選択ワード線ＷＬに隣接する配線等に電圧変化が生じる。従って、本実施形態においては容量カップリングの影響によるディスターブを防ぐようにスタンバイ動作時の印加電圧を設定している。
【００４６】
図１４〜図１６は、スタンバイ動作時及びリセット動作時の選択ビット線ＢＬの電圧Ｕｂ、選択ビット線ＢＬと同一配線層の非選択ビット線ＢＬの電圧Ｕ、選択ワード線ＷＬの電圧Ｖｗ、選択ワード線ＷＬと同一配線層の非選択ワード線ＷＬの電圧Ｖを示す図である。尚、図１４中、（ａ）はスタンバイ時の、（ｂ）はリセット動作時の印加電圧を示しており、図１５中、スタンバイ動作時の各配線の設定電圧は黒い太線で、リセット時の各配線の電圧状態は白抜きの線で表現している。
【００４７】
容量カップリングによる非選択メモリセルＭＣへの誤動作を抑制するために、スタンバイ動作において非選択ビット線ＢＬ及び非選択ワード線ＷＬに中間電圧Ｖｍを、選択ビット線ＢＬには中間電圧Ｖｍよりも低い電圧Ｖｍ−Δを、選択ワード線ＷＬには中間電圧Ｖｍよりも高い電圧Ｖｍ＋Δを印加する。ここで、選択メモリセルＭＣには２Δの逆方向電圧が印加されるため、セット動作時と同様に、上記Δは、Ｖｒｅｓｅｔの半分以下に設定する。
【００４８】
次に、リセット動作を行うために、選択ビット線ＢＬに接地電圧Ｖｓｓを、選択ワード線に電圧Ｖｄを印加し、非選択ビット線ＢＬ及び非選択ワード線ＷＬをフローティング状態とする。電圧Ｖｄは、ここではリセット電圧Ｖｒｅｓｅｔである。これに伴い、容量カップリングによって選択ビット線ＢＬに隣接する非選択ビットＢＬ線の電圧はΔまで急激に下降し、選択ワード線ＷＬに隣接する非選択ワード線ＷＬの電圧は、Ｖｄ−Δまで急激に上昇する。従って、これら非選択ビット線ＢＬと選択ワード線ＷＬとに接続されているメモリセルＭＣ及び選択ビット線ＢＬと非選択ワード線ＷＬとに接続されているメモリセルＭＣにはＶｄ−Δの逆方向電圧が急激に印加されるため、誤セットを防ぐためにはＶｄ−Δ＜Ｖｒｅｓｅｔである必要がある。
【００４９】
尚、図１６に示す通り、選択ビット線ＢＬに隣接する非選択ビット線ＢＬには順方向バイアスセルが接続されていない為に充電が行われず、選択ビット線ＢＬに隣接する非選択ビット線ＢＬの電圧ＵはΔ程度の電圧Δ〜に分布して定常状態となる。同様に、選択ワード線ＷＬに隣接する非選択ワード線ＷＬにも順方向バイアスセルが接続されていない為、放電が行われず、選択ワード線ＷＬに隣接する非選択ワード線ＷＬの電圧ＶはＶｄ−Δ程度の電圧（Ｖｄ−Δ）〜に分布して定常状態となる。又、図１６に示す通り、順方向バイアスセルを介して選択ビット線ＢＬに接続された非選択ワード線ＷＬの電位はＶｍｓｓ〜に、順方向バイアスセルを介して選択ワード線に接続された非選択ビット線の電圧はＶｍｄ〜に分布する。従って、図１７に示す通り、リセット動作においては選択メモリセルマットＭＭの上下３層の非選択メモリセルマットＭＭに影響が及ぶ事となるが、ディスターブの問題は生じない。尚、中間電圧ＶｍやΔはこの様な電圧の安定状態を保持する様に設定する。
【００５０】
［周辺回路の構成］
次に、本実施形態に係る半導体記憶装置の周辺回路について説明する。本実施形態に係る半導体記憶装置においては、ｘ配線ｘＬとｙ配線ｙＬとの役割を、選択メモリセルＭＣによって切り替えている。即ち、ｘ配線ｘＬ及びｙ配線ｙＬのうち、選択メモリセルＭＣのアノードに接続されている方をビット線ＢＬとして、カソードに接続されている方をワード線ＷＬとして制御する。従って、ｘ配線制御回路２及びｙ配線制御回路３は、いずれもビット線制御回路及びワード線制御回路として機能する必要があるので、同様に構成されている。
【００５１】
図１８は、ｙ配線制御回路２及びｘ配線制御回路３の構成を示すブロック図である。ｘ配線制御回路２及びｙ配線制御回路３は、メモリセルマットＭＭ内で隣接する複数のｙ配線ｙＬ又はｘ配線ｘＬをまとめてビット線ブロックＢＬＢ又はワード線ブロックＷＬＢとし、同時にアクセスすることが可能である。
【００５２】
ビット線ブロックＢＬＢを構成する複数のビット線ＢＬは、ビット線ブロックＢＬＢ毎に設けられたｘ配線ドライバ３ａに接続され、一つのビット線ブロックＢＬＢを構成する複数のビット線ＢＬのうちの一つがビット線ブロックＢＬＢ毎に設けられたｘ配線ドライバ３ａによってデコード選択されてＳＳＣＣ回路３ｂに接続される。又、ＳＳＣＣ回路３ｂは各ｘ配線ドライバ３ａによってそれぞれ選択された複数のビット線ＢＬに同時にアクセスし、それぞれについて個別に電流制限や電圧変化の検知を行う。
【００５３】
ワード線ＷＬについても同様に、ワード線ブロックＷＬＢを構成する複数のワード線ＷＬがワード線ブロックＷＬＢごとに設けられたｙ配線選択ドライバ２ａに接続され、ワード線ＷＬが一つ選択されてＳＳＣＣ回路２ｂに接続される。しかし、ワード線ブロックＷＬＢは一つのみ駆動されるため、ワード線ＷＬは一つのみ選択され、ＳＳＣＣ回路２ｂにおいて電圧を印加される。
【００５４】
［ｙ配線ドライバ２ａ及びｘ配線ドライバ３ａの構成］
図１９は、ｙ配線ドライバ２ａ及びｘ配線ドライバ３ａの構成例を示すブロック図である。尚、ｙ配線ドライバ２ａ及びｘ配線ドライバ３ａは同様に構成されているので、以下、ｙ配線ドライバ２ａ及びｘ配線ドライバ３ａを総称して配線ドライバと呼ぶ。又、図中、ｘｙＬ＿１〜ｘｙＬ＿ｋは、ｘ配線ｘＬ＿１〜ｘＬ＿ｋ又はｙ配線ｙＬ＿１〜ｙＬ＿ｋの事を表している。
【００５５】
配線ドライバ２ａ，３ａは、一つの選択線ｘｙＬを選択して入力ノードＬＢ＿ｉに接続する選択部２１ａ，３１ａ、選択された選択線ｘｙＬに電圧を供給する選択線電位部２２ａ，３２ａ、及び選択されなかった選択線ｘｙＬに電圧を供給する非選択線電位部２３ａ，３３ａを備えている。選択部２１ａ，３１ａは、ビット線ブロックＢＬＢ又はワード線ブロックＷＬＢ（以下、「選択線ブロック」と呼ぶ。）を構成する複数のビット線ＢＬ又はワード線ＷＬ（以下、「選択線ｘｙＬ」と呼ぶ。）のうちの一つを選択、ＮＭＯＳトランジスタを介して入力ノードＬＢ＿ｉと接続する。選択線電位部２２ａ，３２ａは、選択された選択線ｘｙＬと選択線電位供給ノードｎＵ１とを接続し、ノードｎＵ１に選択線電位を供給する。非選択線電位部２３ａ，３３ａは、非選択線ｘｙＬと非選択線電位供給ノードｎＵ２とを接続し、ノードｎＵ２に非選択線電位を供給する。
【００５６】
選択電位部２２ａ，３２ａを構成する複数のＮＭＯＳトランジスタはそれぞれのゲートにアドレス信号＊Ｂ１−＊Ｂｋを入力しており、一つのアドレス信号のみが“Ｈ”となる事によって一つの選択線ｘｙＬを選択線電位供給ノードｎＵ１に接続して、選択線ｘｙＬを予め選択線電位Ｕ１に充電する。
【００５７】
非選択電位部３２ａ，３３ａを構成する複数のＮＭＯＳトランジスタはそれぞれのゲートにアドレス信号／＊Ｂ１−／＊Ｂｋを入力しており、選択電位部２２ａ，３２ａにおいて選択されなかった選択線ｘｙＬに対応するアドレス信号が“Ｈ”となる事によって非選択の選択線ｘｙＬを非選択線電位Ｕ２に充電する。
【００５８】
次に、アドレス信号＊Ｂ１−＊Ｂｋ及びアドレス信号／＊Ｂ１−／＊Ｂｋが全て“Ｌ”となり、その代わりに選択部２１ａ，３１ａを構成する複数のＭＯＳトランジスタのゲートに入力されたアドレス信号Ｂ１−Ｂｋのうち、選択電位部２２ａ，３２ａにおいて選択されたアドレス信号＊Ｂ１−＊Ｂｋに対応するアドレス信号が“Ｈ”となる。これによって選択された一つの選択線ｘｙＬが入力ノードＬＢ＿ｉに接続され、選択されなかった選択線ｘｙＬはフローティング状態となる。
アドレス信号Ｂ１−Ｂｋ、アドレス信号＊Ｂ１−＊Ｂｋ及びアドレス信号／＊Ｂ１−／＊Ｂｋ、はメモリセルアレイ１に接続された全ての配線ドライバ２ａ，３ａについて共通に接続されている。又、配線ドライバ２ａ，３ａとＳＳＣＣ回路２ｂ，３ｂの間には更に図示しないデコード回路が接続されており、選択メモリセルマットＭＭに含まれる選択メモリセルＭＣのみが選択される様に構成されている。
【００５９】
［ＳＳＣＣ回路２ｂ及び３ｂの構成］
次に、図２０を参照してＳＳＣＣ回路２ｂ及び３ｂの構成について説明する。ＳＳＣＣ回路２ｂ及び３ｂは、選択線ｘｙＬへの電流の流入を遮断する部分である電流遮断部（current cutter: CC）２１ｂ，３１ｂと、この電流遮断部２１ｂ，３１ｂを制御し、かつメモリセルＭＣの抵抗状態をビット線ＢＬの電位レベルから検知する状態検出部（state sensor: SS）２２ｂ，３２ｂよりなる。全体の回路をＳＳＣＣと略記する。電流遮断部２１ｂ，３１ｂには、入力ノードＬＢ＿ｉが接続されている。電流遮断部２１ｂ，３１ｂは、動作モードに応じてノードＬＢ＿ｉに選択ビット線電圧Ｕｂ及び選択ワード線電圧Ｖｗを印加する。
【００６０】
電流遮断部２１ｂ，３１ｂにおいて制御信号ＲＳ／ＷＬが入力されるＮチャネルトランジスタＮ１は、ＳＳＣＣ回路２ｂ，３ｂが選択ビット線ＢＬに接続しておりかつリセット動作を行う際、又はＳＳＣＣ回路２ｂ，３ｂが選択ワード線ＷＬに接続しておりかつセット動作又は読み出し動作を行う際に用いる経路である。この場合、制御信号ＲＳ／ＷＬを常に“Ｈ”に設定し、入力ノードＬＢ＿ｉを低電位にして、選択メモリセルＭＣからＳＳＣＣ回路２ｂ，３ｂへと電流を流すことになる。このときＰＭＯＳトランジスタＰ１はオフとなるように状態検出部２２ｂ，３２ｂから制御される。状態検出部２２ｂ，３２ｂは、入力ノードＬＢ＿ｉのレベルがある程度低くなったら制御信号ｇｐを立ち上げるインバータＩＶ１と、インバータＩＶ１の出力を反転させるインバータＩＶ２と、インバータＩＶ２の出力をラッチするラッチ回路Ｌ１から構成される。インバータＩＶ１は入力ノードＬＢ＿ｉの電位レベルを反転するＣＭＯＳインバータで、その電源はＵｂ／Ｖｗである。インバータＩＶ１の出力信号ｇｐが電流遮断部２１ｂ，３１ｂのＰＭＯＳトランジスタＰ１のゲートに入力し、そのオン／オフを制御する。ラッチＬ１は、制御信号ｇｐを受けて入力ノードＬＢ＿ｉの状態を保持する回路である。初期状態として制御信号／ｓｔａｒｔが‘Ｈ’であり制御信号ｓｅｔは立ち上がっていない。ラッチＬ１が働くのは制御信号／ｓｔａｒｔが‘Ｌ’になってからで制御信号ｇｐの状態を制御信号ｓｅｔとして出力する。ラッチＬ１の電源は、入力側ではＵｂ／Ｖｗ、出力側ではセルの状態設定とは独立の電源Ｖｄｄが使用される。これによって制御信号ｓｅｔの出力を安定して確保する。
【００６１】
［レイアウト］
次に、以上のように構成されたメモリセルアレイ１及び周辺回路のレイアウトについて説明する。図２１は、メモリセルアレイ１及び周辺回路のレイアウトを示す平面図である。本実施形態に係る半導体記憶装置においては、メモリセルアレイ１がマトリクス状に配置され、メモリセルアレイ１のｘ配線ｘＬ方向の側面にはｘ配線ドライバ３ａが、ｙ配線ｙＬ方向の側面にはｙ配線ドライバ２ａが配置される。又、メモリセルアレイ１の対角線方向の位置（四隅の外側位置）には後述するｂｕｓ  ｆａｌｌ＆ＭＵＸが形成される。
【００６２】
図２２は、１組のメモリセルアレイ１及び周辺回路に着目した概略図である。ｘ配線ｘＬ及びｙ配線ｙＬは、高さ方向に交互に配置され、互いに直交する。ｘ配線ｘＬ及びｙ配線ｙＬはどちらもビット線ＢＬ又はワード線ＷＬとして機能する。従って、本実施形態においてはｘ配線ｘＬ及びｙ配線ｙＬの特性差をなくすために、メモリセルアレイ１を、正方形を底面とする直方体として構成する。メモリセルアレイ１の側面からは、ｘ配線ｘＬ及びｙ配線ｙＬが、それぞれ交互に引き出されてｘ配線ドライバ３ａ及びｙ配線ドライバ２ａに接続される。従って、本実施形態においては、メモリセルアレイ１のｙ配線ｙＬ及びｘ配線ｘＬから周辺回路への配線を行うため、メモリセルアレイ１の射影部分１´の４辺近傍を垂直配線領域としている。
【００６３】
メモリセルアレイ１にアクセスするための周辺回路は、図示のようにメモリセルアレイ１下の基板上に設けられる。ｘ配線ｘＬとｙ配線ｙＬとは同一の機能を有するため、回路レイアウトはメモリセルアレイ１底面の中心に対してほぼ４回対称Ｃ４を満たしている。メモリセルアレイ１のｙ配線ｙＬ方向の両端部に対応する位置にはｙ配線ドライバ２ａが配置され、メモリセルアレイ１のｘ配線ｘＬ方向の両端部に対応する位置にはｘ配線ドライバ３ａが配置される。メモリセルアレイ１の射影部分１´中央には周辺回路を駆動制御するコントロール回路４が配置され、コントロール回路４とｙ配線ドライバ２ａ及びｘ配線ドライバ３ａとの間にＳＳＣＣ回路２ｂ，３ｂが配置される。又、コントロール回路４の四辺には、外部からコントロール回路４への制御信号や、コントロール回路４とＳＳＣＣ回路２ｂ，３ｂとの制御信号やデータ等を送受信するバス１ａが形成されている。バス１ａはメモリセルアレイ１の射影部分１´に形成されており、メモリセルアレイ１射影部分１´の四辺にはｘ，ｙ配線ｘＬ，ｙＬの垂直配線が形成されている。従って、バス１ａは、外部との信号の入出力の為に、メモリセルアレイ１の対角線方向に延びている。又、ｙ配線ドライバ２ａ及びｘ配線ドライバ３ａには、それぞれバス１ｂが接続されている。バス１ｂには、アドレス信号線Ｂ１−Ｂｋ等のアドレスバスやデータバス等が、メモリセルマットＭＭごとに含まれている。
【００６４】
［ｘ，ｙ配線ドライバ２ａ，３ａのレイアウト］
次に、ｘ，ｙ配線ドライバ２ａ，３ａのレイアウトについて説明する。図２３はｘ，ｙ配線ドライバ２ａ，３ａの配置例を示すブロック図であり、図２４は、同配置例の平面図である。例えばメモリセルアレイ１が１６層のメモリセルマットＭＭから構成されていた場合、図１８において説明した様な複数のｘ，ｙ配線ドライバ２ａ，３ａが８組又は９組必要である。説明を簡略化するため、ｘ，ｙ配線ドライバ２ａ，３ａが８組であると考え、これら８組のｘ，ｙ配線ドライバ２ａ，３ａをそれぞれ２ａＡ−２ａＨ，３ａＡ−３ａＨとすると、最も上層のメモリセルマットＭＭに接続されるｘ，ｙ配線ドライバ２ａＡ，３ａＡはメモリセルアレイ１から最も遠い位置に配置され、最も下層のメモリセルマットＭＭに接続されるｘ，ｙ配線ドライバ２ａＨ，３ａＨはメモリセルアレイ１に最も近い位置に配置される。
【００６５】
データバスを構成するデータ線は各選択線ブロックＢＬＢ，ＷＬＢからのデータであり、各々ＳＳＣＣ回路２ｂ，３ｂに接続される。ＳＳＣＣ回路２ｂ，３ｂへの接続は、選択線ｘｙＬがビット線ＢＬとしての役割を担うときは並列データ転送なので同時に活性化されるが、ＷＬとしての役割を担うときは１本を選択するのでそのためのデコーダとしてＷＬ  ｄｅｃｏｄｅｒ（図２３）を設ける。このデコーダにはアドレス信号／ＢＬが入り、選択線ｘｙＬがビット線ＢＬとして動作するときは／ＢＬ＝“Ｌ”としてデコーダのＮＡＮＤロジックゲートの出力を“Ｈ”にして全てのＳＳＣＣ回路と選択線ｘｙＬがつながるようにしている。
【００６６】
［ｂｕｓ  ｆａｌｌ＆ＭＵＸのレイアウト］
図２５は、ｂｕｓ  ｆａｌｌ＆ＭＵＸの配置例を示す平面図である。ｂｕｓ  ｆａｌｌ＆ＭＵＸは、メモリセルアレイ１から基板部のバスにアドレス、データ及び各種制御信号を落とす部分である。又、ｂｕｓ  ｆａｌｌ＆ＭＵＸは、その四辺にデコード回路ａｄｄｒｅｓｓ／ｍｕｘを有し、デコード回路ａｄｄｒｅｓｓ／ｍｕｘを介してアドレス信号の入出力を行う。
【００６７】
本実施形態においては同時に２つ以上のメモリセルマットＭＭにアクセスされることは無いので、各メモリセルマットＭＭのデータバスは共有化されてバス１ａに接続される。一方、Ｂ１−Ｂｋ等のアドレスバスは個々のメモリセルマットＭＭごとにｘ配線ドライバ及びｙ配線ドライバから独立して引き出され、アドレスバスを４５度曲げて配線する４５度配線部を介してデコード回路ａｄｄｒｅｓｓ／ｍｕｘに接続される。
【００６８】
図２６は、４５度配線の方法を説明するための概略図である。図２６において、引出領域とはｘ，ｙ配線ドライバ２ａ，３ａから引き出されたアドレスバスの、４５度曲がる前の部分であり、４５度配線領域とはアドレスバスの４５度曲げられた部分であり、取り込み領域とはアドレスバスが４５度領域から更に４５度曲げられて、引出領域と平行な方向に戻された部分である。又、引出領域におけるアドレス配線のピッチをｙとする。又、各アドレス配線の引出領域と４５度配線領域との境界を通る直線と、アドレスバスに対して垂直な直線とがなす角度を引出角度と呼び、各アドレス配線の４５度配線領域と取り込み領域との境界を通る直線と、アドレスバスに対して垂直な直線とがなす角度を取り込み角度と呼ぶ。
【００６９】
図２６では、３通りの４５度配線の方法を示している。図２６（ａ）では、引出角度及び取り込み角度が共に４５度であり、アドレス配線のピッチは４５度配線領域においては√２ｙ、取り込み領域においてはｙとなる。この様な４５度配線方法はアドレスバス自体をずらす場合に有効である。
【００７０】
しかしながら、アドレスバスをデコード回路ａｄｄｒｅｓｓ／ｍｕｘに取り込む場合には、取り込み領域におけるアドレス信号のピッチをｙに抑える必要は無く、図２６（ｂ）の様な構成を採用することも可能である。図２６（ｂ）では、引出角度が４５度であり、取り込み角度が０度である。又、アドレス配線のピッチは４５度配線領域においては√２ｙ、取り込み領域においては２ｙとなる。
【００７１】
本実施形態においては上記４５度配線の方法を更に発展させ、４５度配線領域の面積を削減することによって回路面積を縮小している。本実施形態においては、図２６（ｃ）に示す通り引出角度が４５／２度であり、取り込み角度が０度である。又、アドレス配線のピッチは４５度配線領域においてはｙ、取り込み領域においては√２ｙとなる。
【００７２】
［第２の実施形態］
次に、第２の実施形態に係る半導体記憶装置について説明する。本実施形態に係る半導体記憶装置は基本的には第１の実施形態に係る半導体記憶装置と同様であるが、メモリセルアレイ１へのコンタクト方法及び周辺回路のレイアウトパターンが異なっている。即ち、第１の実施形態においてはｘ配線ｘＬ及びｙ配線ｙＬをそれぞれメモリセルアレイ１の両側壁から交互に引き出し、メモリセルアレイ１射影領域１´の四辺へと接続させていたが、本実施形態においては、図２７に示す通り、ｘ配線ｘＬ及びｙ配線ｙＬをそれぞれメモリセルアレイ１の片面から引き出し、メモリセルアレイ１射影領域１´の隣接する二辺へと接続させる。又、本実施形態においては周辺回路がメモリセルアレイ１の対角線（図中、二点鎖線）に対して対象に、即ち、ほぼ２面体対称Ｄ１にレイアウトされる。更に、図２８に示す通り、ｂｕｓ  ｆａｌｌ＆ＭＵＸをメモリセルアレイ１の対角線と平行に配置する。本実施形態においては４５度配線領域を削減できるので、レイアウトの自由度が増す。
【００７３】
［第３の実施形態］
次に、第３の実施形態に係る半導体記憶装置について説明する。本実施形態に係る半導体記憶装置は基本的には第１及び第２の実施形態と同様であるが、本実施形態においては図２９に示す通り、第１及び第２の実施形態におけるセルユニットＣＵを二つ縦列に積み上げて一つのメモリセルＭＣを構成し、３値のメモリセルＭＣとして使用する。以下、図３０を参照し、第１及び第２の実施形態におけるセルユニットＣＵを二つ縦列に積み上げたメモリセルＭＣを「縦列セル」と呼び、このメモリセルＭＣの多値状態の定義と状態遷移などについて説明する。
【００７４】
まず、メモリセルＭＣの状態の定義は、縦列セルを構成するセルユニットＣＵ１，ＣＵ２の両方がリセット状態である場合を‘２’状態、セルユニットＣＵ１，ＣＵ２の一方のみがリセット状態である場合を‘１’状態、リセット状態のセルユニットＣＵ１，ＣＵ２を全く含まない場合を‘０’状態とする。これで縦列セルに３つの状態を設定することが出来るので、このメモリセルＭＣは３値のセルとなる。
【００７５】
次に、縦列セルでリテンション特性が大幅に改善されることの説明を行う。セルユニットＣＵ１，ＣＵ２では、電極間で導電体が繋がり低抵抗になったセット状態（Ｓ）は準安定な状態であり、電気的、熱的などの擾乱により導電体は拡散して弱リセット状態（ＷＲ）を経てやがてリセット状態（Ｒ）になる。リセット状態はアモルファスシリコン層１２，２２内に金属イオンが僅かに拡散した状態として安定した状態を形成し、少々の擾乱では低抵抗状態には遷移することは無い。
【００７６】
そこで、選択メモリセルＭＣをある状態に遷移させる過程と、メモリセルＭＣの自発的及び自然的な緩和過程を示すと、図３０に示すようになる。すなわち、実線で囲んだメモリセルＭＣの‘２’状態は消去状態であると共に安定状態であり、ある程度の擾乱に対してはほとんど不揮発的にこの状態を維持できる。一方、自然的な緩和により状態が変化する可能性がある準安定状態のうち、比較的変化しやすいのが図中破線の枠で囲ったメモリセルＭＣである。この状態のメモリセルＭＣは、セルユニットＣＵ１，ＣＵ２の少なくとも一方がセット状態である。セット状態は弱リセット状態に変化しやすい。また、準安定状態のうち、擾乱が無ければその状態を維持できる比較的安定した準安定状態は、図中一点鎖線の枠で囲って示す。Ｓ／Ｓのうち強くフィラメントが形成された状態、ＷＲ／ＷＲ、Ｒ／ＷＲ及びＷＲ／Ｒの各状態がこの準安定状態に相当する。これらの状態はセルユニットＣＵ１，ＣＵ２が強いセット状態か、弱リセット状態のみ、またはリセット状態と弱リセット状態の組み合わせである場合である。この準安定状態は擾乱が無ければその状態に留まることができる。
【００７７】
これらの準安定状態のうち強いセット状態は、擾乱があるとセット状態に遷移し、更にセット状態は弱リセット状態に遷移する。遷移後の弱リセット状態は、セット状態と容易に往き来できる高抵抗状態である。さらに弱リセット状態は、やがてリセット状態に遷移してセット状態には戻ることができない状態として安定化する。緩和過程としてはセット状態が弱リセット状態に緩和するのはごく容易であり、弱リセット状態がリセット状態に緩和するのは、かなり擾乱が大きいときと考えられる。
【００７８】
以上の点について、選択メモリセルＭＣのみに電位設定により状態遷移を生じさせる過程を実線の矢印で示し、経時的な自然の緩和の過程のうち緩和が生じ易い状態遷移を破線の矢印で示し、緩和が生じ難い状態遷移を一点鎖線矢印で示した。Ｒ／Ｒ状態は、電位設定によりＳ／Ｓ状態に遷移させることができる。Ｓ／Ｓ状態とＳ／ＲまたはＲ／Ｓ状態との間は、電位設定により容易に遷移させることができる。Ｓ／Ｓ状態から緩和過程によって生じたＷＲ／Ｓ及びＳ／ＷＲからは、電位設定により、Ｓ／Ｓ状態、Ｓ／Ｒ状態またはＲ／Ｓ状態に容易に遷移させることができる。ＷＲ／ＳまたはＳ／ＷＲ状態からさらに緩和が進んだ準安定状態のＷＲ／ＷＲ状態からは電位設定によりＳ／Ｓ状態に容易に遷移させることができる。Ｓ／ＲまたはＲ／Ｓ状態から緩和が進んだＷＲ／ＲまたはＲ／ＷＲ状態からは電位設定によりＳ／ＲまたはＲ／Ｓ状態に容易に遷移させることができる。
【００７９】
準安定状態のＳ／Ｓ状態からは、Ｓ／ＷＲ又はＷＲ／Ｓ状態を経てＷＲ／ＷＲ状態に緩和するので、セルユニットＣＵ単体に比べてこの準安定状態から安定状態に緩和するのに時間がかかる。さらにＷＲ／ＷＲ状態から一方のセルユニットＣＵがＲ状態になる緩和は比較的生じ難いので、セルが‘０’状態に留まる時間は長い。準安定状態であるＷＲ／ＲやＲ／ＷＲ状態は、既に一方のセルユニットＣＵがリセット状態、すなわち高抵抗状態であるため、ＷＲ状態のセルユニットに大きな電気的擾乱を伝える確率が減る。このため、ＷＲ／Ｒ状態やＲ／ＷＲ状態からＲ／Ｒ状態への緩和は生じ難くなる。
【００８０】
縦列セルのリテンション特性は、以上のように、単体のセルユニットＣＵの特性に比べ格段に向上するが、さらに‘０’状態や‘１’状態でのリテンション不良に対して、より訂正がし易いＥＣＣを設けると、リテンションに対して良好なメモリシステムを構築できる。
【００８１】
以上、上記実施形態では、メモリセルＭＣを縦列セル構成として３値レベル化してデータリテンション特性を改善し、さらにペアセルとしてデータをコードとして記憶して、エラー訂正が可能な構成とすることによって、さらにリテンション特性を改善した不揮発性大容量メモリを構築できることを示した。ＥＣＣを入れることにより、４ビットバイナリデータをＺ５の４シンボルの８セルで記憶させ、１シンボルのエラーを訂正可能にすることにより、２５％のエラー対応が可能になる。これにより、メモリセルアレイ１の情報密度は低いが、データのリテンション信頼性は格段に向上する。ＥＣＣシステムを緩和して、Ｚ７を用いて８ビットバイナリを６シンボルの１２セルで記憶させ、１シンボルのエラーを訂正できるようにすれば、１２．５％のエラー対応ができ、メモリセルアレイ１の情報密度は倍に向上する。
【００８２】
一方、メモリセルＭＣのリテンション特性が改善され、ＥＣＣが必要なくなれば、３ビットバイナリをＺ３の２シンボルの２セルで記憶させることができるので、メモリの情報密度を１ビット２セルから１ビット０．７セルへと、３倍ほど大きくすることができる。さらに、メタルの配線の工程を入れるだけでメモリセルＭＣの密度をバイナリセルとして倍に出来て、アクセスも数の体系の変換の必要の無い直接的なデータ保持が可能となり、ランダムメモリに近い機能を持たせられるように出来る。
【００８３】
以上のことから、この実施形態によれば、消費電力が小さく、データリテンション特性の良い大容量ファイルメモリに向いた、三次元抵抗変化メモリを供給することができる。
【００８４】
図３１は、第１及び第２の実施形態と第３の実施形態の積層構造の違いを示す断面図である。同図（ｂ）に示す第３の実施形態に係る半導体記憶装置は、同図（ａ）に示す第１及び第２の実施形態に係る半導体記憶装置の製造工程と基本的には同様であるが、メモリセルＭＣ間にｘ配線ｘＬ又はｙ配線ｙＬとｎ＋Ｓｉ層などの挿入工程（図中Ａ）を省略するだけで本実施形態に係るメモリセルアレイ１を製造することが可能である。又、書込みや読出しの手順は異なるので、周辺回路の構成や動作を変える必要があるが、設計によってはレイアウトを変えないで制御のステートマシンのロジックのみの対応も可能と出来る。
【００８５】
［まとめ］
以上をまとめると、上記の実施形態は次のようになる。
【００８６】
（１）複数の第１の配線、前記第１の配線と交差する複数の第２の配と、並びに前記第１の配線及び前記第２の配線に接続された複数のメモリセルを有するメモリセルマットを、前記第１の配線及び前記第２の配線がメモリセルマット毎に交互に共有される様に複数積層してなるメモリセルアレイと、
前記メモリセルアレイに電圧を印加する周辺回路と
を有し、
前記メモリセルは可変抵抗特性と電流整流特性とを有し、前記電流整流特性に応じて一端をアノード、他端をカソードとし、
前記メモリセルアレイ内の前記メモリセルのアノードからカソードに向かう向きは全て同一であり、
前記周辺回路は、選択メモリセルのセット、リセット及び読み出し動作に際して、
前記選択メモリセルのアノード側に接続された前記第１の配線及び前記第２の配線の一方を選択ビット線として、セット、リセット及び読み出し動作に必要なアノード側の電圧である選択ビット線電圧を前記選択ビット線に印加し、
前記選択メモリセルのカソード側に接続された前記第１の配線及び前記第２の配線の他方を選択ワード線として、セット、リセット及び読み出し動作に必要なカソード側の電圧である選択ワード線電圧を前記選択ワード線に印加する
ことを特徴とする半導体記憶装置。
【００８７】
（２）前記周辺回路は、前記選択メモリセルのセット、リセット及び読み出し動作に際して、前記メモリセルアレイの非選択メモリセルに接続された前記第１の配線及び前記第２の配線をフローティング状態にする
ことを特徴とする（１）記載の半導体記憶装置。
【００８８】
（３）前記周辺回路は、前記第１の配線に電圧を印加する第１配線制御回路と、前記第２の配線に電圧を印加する第２配線制御回路とを有し、
前記第１配線制御回路は、前記第１の配線が前記選択ビット線である場合には、前記第１の配線に前記選択ビット線電圧を印加すると共に前記第１の配線の電圧状態を検知して前記第１の配線への前記選択ビット線電圧の印加を制御し、前記第１の配線が前記選択ワード線である場合には、前記第１の配線に前記選択ワード線電圧を印加し、
前記第２配線制御回路は、前記第２の配線が前記選択ビット線である場合には、前記第２の配線に前記選択ビット線電圧を印加すると共に前記第２の配線の電圧状態を検知して前記第２の配線への前記選択ビット線電圧の印加を制御し、前記第２の配線が前記選択ワード線である場合には、前記第２の配線に前記選択ワード線電圧を印加する
ことを特徴とする（１）又は（２）記載の半導体記憶装置。
【００８９】
（４）前記メモリセルアレイは、ほぼ正方形の底面を有し、
前記第１配線制御回路と前記第２配線制御回路とは、前記メモリセルアレイの下方に配置され、前記メモリセルアレイ底面の２本の対角線によって仕切られた４つの領域に対称的に配置されている
ことを特徴とする（３）記載の半導体記憶装置。
【００９０】
（５）前記メモリセルアレイは、ほぼ正方形の底面を有し、
前記第１配線制御回路と前記第２配線制御回路とは、前記メモリセルアレイの下方に配置され、前記メモリセルアレイ底面の１本の対角線によって仕切られた２つの領域に対称的に配置されている
ことを特徴とする（３）記載の半導体記憶装置。
【００９１】
（６）前記周辺回路は、
前記メモリセルアレイの底面の周囲に沿って形成されたバスと、
前記メモリセルアレイの底面の四隅の外側に配置された制御回路とを備え、
前記バスからの引き出し領域と前記制御回路への取込領域との間に４５度配線領域を有し、
前記引き出し領域のバスと前記取込領域のバスが平行で、前記４５°配線領域のバスと前記引き出し領域及び取込領域のバスとのなす角度が４５°であり、
前記引き出し領域のバスと前記４５度配線領域のバスの各配線接続点の並びの方向と、前記４５度配線領域のバスと前記取込領域のバスの各配線接続点の並びの方向とのなす角度が４５°／２である
ことを特徴とする（１）記載の半導体記憶装置。
【００９２】
（７）前記セット動作は、前記選択メモリセルに、前記電流整流方向に対して順方向にセット電圧を印加して前記メモリセルを低抵抗状態にすることによって行い、
前記リセット動作は、前記選択メモリセルに、前記電流整流方向に対して逆方向にリセット電圧を印加して前記メモリセルを高抵抗状態にすることによって行い、
前記セット電圧は、前記メモリセルに前記電流整流方向に対して順方向に電圧を印加した時に電流が流れない最大の電圧である不感帯電圧の２倍の電圧と前記リセット電圧との和以下である
ことを特徴とする（６）記載の半導体記憶装置。
【００９３】
（８）前記選択メモリセルの前記セット動作に先立って、
前記選択ビット線及び前記選択ワード線には中間電圧Ｖｍ１を、
前記選択ワード線と同一の配線層に配列されている非選択ワード線と、前記選択ワード線よりも前記メモリセルのカソード側に配列されている複数の非選択ビット線及び非選択ワード線とには前記中間電圧Ｖｍ１よりも大きい電圧を、
前記選択ビット線と同一の配線層に配列されている非選択ビット線と、前記選択ビット線よりも前記メモリセルのアノード側に配列されている複数の非選択ビット線及び非選択ワード線とには前記中間電圧Ｖｍ１よりも小さい電圧を印加する
ことを特徴とする（７）記載の半導体記憶装置。
【００９４】
（９）前記選択メモリセルの前記リセット動作に先立って、
前記非選択ビット線及び前記非選択ワード線には中間電圧Ｖｍ２を、
前記選択ワード線には前記中間電圧Ｖｍ２よりも高い電圧を、
前記選択ビット線には前記中間電圧Ｖｍ２よりも低い電圧を印加する
ことを特徴とする（７）又は（８）記載の半導体記憶装置。
【００９５】
［その他の実施形態］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９６】
１…メモリセルアレイ、２…ｙ配線制御回路、２ａ…ｙ配線ドライバ、２ｂ，３ｂ…ＳＳＣＣ回路、３…ｘ配線制御回路、３ａ…ｘ配線ドライバ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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