(57)【要約】【課題】ゲート絶縁膜のＶｔｈを、ゲート酸化膜のＶｔｈまで完全に回復させること。【解決手段】半導体装置の製造方法は、シリコン基板を準備する工程と、シリコン基板にフッ素をイオン注入する工程と、シリコン基板の表面上に、窒化層を含むゲート絶縁膜を形成する工程と、窒素雰囲気中でシリコン基板をポストアニールする工程と、水素雰囲気中でシリコン基板をアニールする工程と、を含む。【選択図】図４
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【特許請求の範囲】
【請求項１】
シリコン基板を準備する工程と、
前記シリコン基板にフッ素をイオン注入する工程と、
前記シリコン基板の表面上に、窒化層を含むゲート絶縁膜を形成する工程と、
窒素雰囲気中で前記シリコン基板をポストアニールする工程と、
水素雰囲気中で前記シリコン基板をアニールする工程と、
を含む半導体装置の製造方法。
【請求項２】
前記フッ素をイオン注入する工程は、注入深さ１０ｎｍ〜３０ｎｍ、ドーズ量が１×１０１３ｃｍ−２〜７×１０１４ｃｍ−２で、フッ素をイオン注入する工程から成る、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ゲート絶縁膜を形成する工程は、
前記シリコン基板の表面上にシリコン酸化膜を形成する工程と、
該シリコン酸化膜上に前記窒化膜を形成する工程と、
を含む、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記シリコン酸化膜を形成する工程は、１．５ｎｍ〜４．０ｎｍの膜厚で、前記シリコン基板の表面を熱酸化する工程から成る、請求項３に記載の半導体装置の製造方法。
【請求項５】
前記窒化層を形成する工程は、プラズマ酸窒化法を用いて、前記ゲート絶縁膜中の窒素含有量が８〜２４％、Ｓｉ−Ｏ結合含有量が３０％未満となるように、前記窒化層を形成する工程から成る、請求項３又は４に記載の半導体装置の製造方法。
【請求項６】
前記ゲート絶縁膜を形成する工程は、Ｓｉ−Ｏ及びＳｉ−Ｎ結合層を有するゲート絶縁膜を形成する工程から成る、請求項１又は２に記載の半導体装置の製造方法。
【請求項７】
前記ゲート絶縁膜を形成する工程は、成膜装置で前記Ｓｉ−Ｏ及びＳｉ−Ｎ結合層を成膜する工程から成る、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記ゲート絶縁膜を形成する工程は、Ｓｉ−Ｏ及びＳｉ−Ｎ結合層を規則的に積層化した構造を有するゲート絶縁膜を形成する工程から成る、請求項１又は２に記載の半導体装置の製造方法。
【請求項９】
前記ゲート絶縁膜を形成する工程は、
前記シリコン基板の表面上にシリコン酸化膜を形成する工程と、
該シリコン酸化膜上に前記窒化膜を形成する工程と、
前記窒化膜上にシリコン酸化膜を形成する工程と、
を含む、請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記窒化層を形成する工程は、プラズマ酸窒化法を用いて前記窒化層を形成する工程から成る、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記窒化層を形成する工程は、成膜装置で前記Ｓｉ−Ｎ結合層を成膜する工程から成る、請求項９に記載の半導体装置の製造方法。
【請求項１２】
前記シリコン基板をポストアニールする工程は、前記窒素雰囲気中で、アニール温度５５０℃〜７５０℃にて前記シリコン基板をポストアニールする工程から成る、請求項１乃至１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
前記シリコン基板をアニールする工程は、水素５０％、窒素５０％雰囲気中〜水素雰囲気１００％中で、アニール温度３５０℃〜５５０℃にて前記シリコン基板をアニールする工程から成る、請求項１乃至１２のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、Ｓｉ−Ｏ及びＳｉ−Ｎ結合層で構成されたゲート絶縁膜構造を有するトランジスタの製造方法に関する。
【背景技術】
【０００２】
一般に、ＭＯＳ−ＦＥＴ（metal oxide semiconductor field effect transistor）型の半導体装置においては、シリコン半導体層とゲート絶縁膜との界面に存在するシリコンのダングリングボンドがトラップとして働くため、リーク電流が増加したり、ＦＥＴの閾値電圧が変動したりすることが知られている。そして、これを抑制するために、ダングリングボンドを水素（Ｈ）やフッ素（Ｆ）で終端し、トラップを不活性化することが広く行われている。
【０００３】
水素を用いる場合は、水素雰囲気中でシリコンウェハを４００℃程度で熱処理を行うことで、水素をシリコンとゲート絶縁膜の界面に導入する方法が採られている。
【０００４】
しかしながら、Ｓｉ−Ｈの結合エネルギーは比較的低いため、トランジスタ動作中のホットキャリアおよび熱などのストレスによって、継時的に水素が脱離し、再びダングリングボンドが発生するという問題がある。
【０００５】
特開平８−３１６４６５号公報（特許文献１）は、ゲート酸化膜とシリコン基板界面に存在している界面トラップをフッ素で終端する技術を開示している。すなわち、特許文献１では、ＭＯＳＦＥＴのゲート絶縁膜を形成する前に、基板表面にフッ素イオンをイオン注入し、その後の熱処理によりゲート絶縁膜と基板との界面にフッ素原子を拡散させるようにしている。
【０００６】
また、特開平７−１４７３９８号公報（特許文献２）は、防護膜及びゲート電極をマスクにして、ソース／ドレイン領域を介して半導体基板とゲート絶縁膜との界面にフッ素イオンを注入する技術を開示している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平８−３１６４６５号公報（段落［００１９］〜［００２０］、図１）
【特許文献２】特開平７−１４７３９８号公報（段落［００１４］〜［００１６］、図４〜図６）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ＤＲＡＭ（dynamic random access memory）スケーリングの縮小化に伴い、ゲート絶縁膜の膜厚を薄くし、ゲート長及びゲート幅の縮小化を図りながら、トランジスタの性能を向上させる必要がある。
【０００９】
ＣＭＯＳ（complementary metal oxide semiconductor）回路を構成するＮＭＯＳ（N-channel metal oxide semiconductor）及びＰＭＯＳ（P-channel metal oxide semiconductor）両構造のトランジスタにおいて、ゲート酸化膜に酸窒化膜を施すことは、ゲート絶縁膜の誘電率増加による性能向上、ゲートリーク電流の低減、ＰＭＯＳ電極からチャネル側へのボロン突き抜けによる閾値電圧の変動を防ぐために必要不可欠である。
【００１０】
しかしながら、スケーリングサイズの縮小化に伴い、酸窒化時に生じるゲート絶縁膜中の＋チャージが閾値電圧の安定化に及ぼす影響が無視できない状況になっている。
【００１１】
詳述すると、ゲート酸化膜形成後に実施する、ゲート酸化膜表面にシリコン酸窒化膜を形成するためのプラズマ窒化工程においては、ゲート酸化膜自体がプラズマダメージを受ける結果、次に述べる２つの原因に起因して、トランジスタの閾値電圧（Ｖｔｈ）がシフトするという問題がある。（１）ゲート酸化膜中に新たなトラップ準位（ダングリングボンド）が発生し、そこにプラズマから照射されるチャージがトラップされる。（２）プラズマ窒化によってゲート絶縁膜とシリコン基板界面に窒素が導入されることにより界面準位が増加する。
【００１２】
シリコン酸窒化絶縁膜中の＋チャージによる閾値電圧（Ｖｔｈ）のシフトを解消するため、ゲート絶縁膜中の未結合手をフッ素で終端することで、このＶｔｈシフトをある程度緩和できる。しかしながら、後工程で水素雰囲気による追加の熱処理を施しても、ゲート酸化膜のＶｔｈまで完全に回復させることができない。
【００１３】
別手段として、高ドーズ量（８×１０１４ｃｍ−２以上）のイオン注入をシリコン基板表層の活性化部分に施すことで、Ｖｔｈシフトを解消することができる。しかしながら、この方法では、短チャネル効果及びホットキャリアを誘発し、トランジスタのスケーリング縮小化における障壁となっている。
【００１４】
また、ゲート酸窒化膜が有する＋チャージ量は、膜中の窒素が存在箇所及び含有濃度によって変化するため、特にゲート酸窒化膜の厚さが４．０ｎｍ以下のトランジスタを駆動させた時のＶｔｈのばらつきを制御することが難しく、低消費電力化及び駆動能力の高速化が期待できない。
【００１５】
上述したように、本発明は、ゲート酸化膜形成後にプラズマ窒化工程を有することを前提としている。これに対して、上記特許文献１や２は、単にゲート酸化膜とシリコン基板界面に存在している界面トラップをフッ素で終端する技術的思想を開示しているだけであって、ゲート絶縁膜中のトラップ準位や窒素による界面準位については、何ら言及していない。
【課題を解決するための手段】
【００１６】
本発明による半導体装置の製造方法は、シリコン基板を準備する工程と、シリコン基板にフッ素をイオン注入する工程と、シリコン基板の表面上に、窒化層を含むゲート絶縁膜を形成する工程と、窒素雰囲気中でシリコン基板をポストアニールする工程と、水素雰囲気中でシリコン基板をアニールする工程と、を含む。
【発明の効果】
【００１７】
本発明によると、ゲート絶縁膜中のトラップチャージを減少させると共に界面準位を減少させることができるので、トランジスタのＶｔｈがシフトする問題を回避できるという効果を有する。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施形態に係る半導体装置の製造方法において、シリコン基板にフッ素をイオン注入する第１の工程を示す断面図である。
【図２】本発明の一実施形態に係る半導体装置の製造方法において、シリコン基板の表面上にゲート絶縁膜（シリコン酸窒化膜）を形成する第２の工程を示す断面図である。
【図３】本発明の一実施形態に係る半導体装置の製造方法において、窒素雰囲気中でシリコン基板をポストアニールする第３の工程を示す断面図である。
【図４】本発明の一実施形態に係る半導体装置の製造方法において、水素雰囲気中でシリコン基板をアニールする第４の工程を示す断面図である。
【図５】ゲート絶縁膜の窒素分布の窒素雰囲気中ポストアニール有無を比較したグラフである。
【図６】ゲート絶縁膜のＳｉ−Ｏ結合分布の窒素雰囲気中ポストアニール有無を比較したグラフである。
【図７】本発明の第１の実施例による半導体装置（Ｎ型およびＰ型のプレーナ型トランジスタ）を示す平面図である。
【図８】図７に示した半導体装置のＡ−Ａ断面図である。
【図９】図７に示した半導体装置を製造するプロセスの第１の製造工程を示す断面構造図である。
【図１０】図７に示した半導体装置を製造するプロセスの第２の製造工程を示す断面構造図である。
【図１１】図７に示した半導体装置を製造するプロセスの第３の製造工程を示す断面構造図である。
【図１２】図７に示した半導体装置を製造するプロセスの第４の製造工程を示す断面構造図である。
【図１３】図７に示した半導体装置を製造するプロセスの第５の製造工程を示す断面構造図である。
【図１４】図７に示した半導体装置を製造するプロセスの第６の製造工程を示す断面構造図である。
【図１５】図７に示した半導体装置を製造するプロセスの第７の製造工程を示す断面構造図である。
【図１６】図７に示した半導体装置を製造するプロセスの第８の製造工程を示す断面構造図である。
【図１７】本発明の第２の実施例による半導体装置（ＤＲＡＭメモリセル）を示す平面図である。
【図１８】図１７に示した半導体装置のＡ−Ａ断面図である。
【図１９】図１７に示した半導体装置を製造するプロセスの第１の製造工程を示す断面構造図である。
【図２０】図１７に示した半導体装置を製造するプロセスの第２の製造工程を示す断面構造図である。
【図２１】図１７に示した半導体装置を製造するプロセスの第３の製造工程を示す断面構造図である。
【図２２】図１７に示した半導体装置を製造するプロセスの第４の製造工程を示す断面構造図である。
【図２３】図１７に示した半導体装置を製造するプロセスの第５の製造工程を示す断面構造図である。
【図２４】図１７に示した半導体装置を製造するプロセスの第６の製造工程を示す断面構造図である。
【図２５】図１７に示した半導体装置を製造するプロセスの第７の製造工程を示す断面構造図である。
【図２６】図１７に示した半導体装置を製造するプロセスの第８の製造工程を示す断面構造図である。
【図２７】図１７に示した半導体装置を製造するプロセスの第９の製造工程を示す断面構造図である。
【発明を実施するための形態】
【００１９】
最初に、本発明の実施形態の要旨について説明する。
【００２０】
本発明の実施形態は、以下の工程を採用する。
【００２１】
まず、図１に示すように、シリコン基板１に、たとえば注入エネルギー５ＫｅＶ〜１５ＫｅＶ、注入深さ１０ｎｍ〜３０ｎｍ、ドーズ量１×１０１３〜７×１０１４ｃｍ−２でフッ素（Ｆ）をイオン注入する。ゲート酸化する前にイオン注入することで、ゲート構造の破壊を回避できる。
【００２２】
次に、図２に示すように、シリコン基板１上にたとえば、１．５ｎｍ〜４．０ｎｍ程度の膜厚のゲート絶縁膜２を形成する。ゲート絶縁膜２としては熱酸化法で形成したシリコン酸化膜２ａを用いるのが望ましい。
【００２３】
その後、プラズマ酸窒化法を用いてゲート絶縁膜２中の窒素含有量が８〜２４％、Ｓｉ−Ｏ結合含有量が３０％未満となるように窒化層２ｂを形成する。したがって、ゲート絶縁膜２は、シリコン酸化膜２ａと窒化層２ｂとから成る。
【００２４】
次に、図３に示すように、窒素雰囲気中でたとえば、アニール温度５５０℃〜７５０℃にてシリコン基板１をポストアニールする。ポストアニールすることで、ゲート絶縁膜２中の未結合手を注入したフッ素（Ｆ）で終端する効果を促進することができる。
【００２５】
フッ素（Ｆ）で終端されると、閾値電圧（Ｖｔｈ）のチャージシフトを消失させることができ、閾値電圧（Ｖｔｈ）シフト補正用の高ドーズイオン注入が不要となり、ゲート長微細化に伴う短チャネル効果およびホットキャリア発生を抑制することができる。
【００２６】
次に、図４に示すように、水素５０％、窒素５０％雰囲気中〜水素雰囲気１００％中で、たとえば、アニール温度３５０℃〜５５０℃にてシリコン基板１をアニールする。アニールすることで、ゲート絶縁膜２中の未結合手を注入したフッ素（Ｆ）で終端したまま、ゲート絶縁膜２とシリコン基板１の界面を水素（Ｈ）で終端することができる。界面を水素（Ｈ）で終端することで、界面準位を抑制でき、トランジスタの駆動を高速化することができる。
【００２７】
このように、本発明の実施形態による半導体装置の製造方法は、プラズマ窒化工程の後に、窒素雰囲気中、５５０〜７５０℃の熱処理を施すことにより、ゲート絶縁膜中に発生したトラップをフッ素で終端させると共に界面に存在する窒素を離脱させ、さらに水素アニール工程を付加することにより窒素が離脱した界面のダングリングボンドを水素で終端させることを特徴とする。
【００２８】
これにより、ゲート絶縁膜中のダングリングボンドはフッ素で終端され、ゲート絶縁膜とシリコン基板界面のダングリングボンドは水素で終端される。
【００２９】
図５はゲート絶縁膜２の窒素分布の窒素雰囲気中ポストアニール有無を比較したグラフである。図５において、実線はポストアニール無し、点線はポストアニール有りを示している。
【００３０】
窒素雰囲気中ポストアニールがないと、ゲート絶縁膜２とシリコン基板１との界面付近にも窒素濃度が高い領域が存在していることがわかる。窒素濃度が高い領域はプラスチャージ量が多くなり、界面準位が劣化し、閾値電圧のシフトが発生し、トランジスタの低消費電力化、駆動能力の高速化も期待できない。
【００３１】
窒素雰囲気中ポストアニールを行うと、ゲート絶縁膜の中間まで窒素が均一に存在し、ゲート絶縁膜２とシリコン基板１との界面付近に窒素濃度の高い領域は存在しないため、プラスチャージ量が少なくでき、界面準位が低減され、閾値電圧のシフトが抑えられ、トランジスタの低消費電力化、駆動能力の高速化が達成できる。
【００３２】
図６はゲート絶縁膜２のＳｉ−Ｏ結合分布の窒素雰囲気中ポストアニール有無を比較したグラフである。図６において、実線はポストアニール無し、点線はポストアニール有りを示している。
【００３３】
窒素雰囲気中ポストアニールがないと、後に水素雰囲気でアニールを行っても、ゲート絶縁膜２とシリコン基板１との界面付近でＳｉ−Ｏ結合が消失し、界面準位が劣化している。そのため、閾値電圧のシフトが発生し、トランジスタの低消費電力化、駆動能力の高速化も期待できない。
【００３４】
窒素雰囲気中ポストアニールを行うと、ゲート絶縁膜２とシリコン基板１との界面付近のＳｉ−Ｏ結合が残留しており、水素雰囲気アニールの効果が出ている。そのため、界面準位が低減され、閾値電圧のシフトが抑えられ、トランジスタの低消費電力化、駆動能力の高速化が達成できる。
【００３５】
なお、プラズマ窒化工程は、Ｃ−ＭＯＳすなわちｎＭＯＳトランジスタとｐＭＯＳトランジスタを組み合わせて構成する回路において、以下に述べる根本的問題を回避するために、ボロンの拡散障壁としてゲート酸化膜の表面にシリコン窒化膜を設けるために実施するものである。根本的問題とは、ｐＭＯＳを構成するｐ型ゲート電極に含有される不純物としてのボロンが、熱処理によってシリコン酸化膜からなるゲート絶縁膜中を拡散しやすいというボロン固有の特性があり、基板まで拡散してしまうと基板表面の不純物濃度が変化してしまい、Ｖｔｈを変化させてしまうという問題である。
【００３６】
したがって、プラズマ窒化工程は、本発明の前提となる必須工程である。しかしながら、実際には、ステップ状のプロファイルを形成することはできず、表面での窒素濃度が高く、界面付近で濃度が低くなる。界面にわずかでもボロンが存在すれば、界面準位が増加する。また、濃度の高い表面付近でも完全なシリコン窒化膜ではなくシリコン酸窒化膜となるが、拡散障壁の効果は十分得られる。
【００３７】
フッ素注入とポストアニールがない場合は、プラズマ処理がない場合のＣ−Ｖ特性に回帰しない。それに対して、フッ素注入とポストアニールがある場合は、Ｃ−Ｖ特性が完全に回帰して、プラズマ窒化の悪影響を回避できる。
【００３８】
次に、本実施形態の効果について説明する。
【００３９】
第１の効果は、ゲート絶縁膜中の未結合手がフッ素で終端化されるので、閾値電圧（Ｖｔｈ）のチャージシフトを消失させることできることである。
【００４０】
第２の効果は、Ｖｔｈシフト補正用の高ドーズイオン注入が不要になるため、ゲート長の縮小化にともなうＶｔｈ変動（短チャネル効果）及びホットキャリア発生を抑制することができることである。
【００４１】
第３の効果は、界面の水素終端化により界面準位を抑制でき、トランジスタの駆動を高速化することができることである。
【実施例１】
【００４２】
以下、図面を参照して、本発明の第１の実施例について詳細に説明する。
【００４３】
以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等が異なっている。また、ＸＹＺ座標系を設定し、各構成の配置を説明する。この座標系において、Ｚ方向は半導体基板（シリコン基板）の表面に垂直な方向であり、Ｘ方向は半導体基板（シリコン基板）の表面と水平な面においてＺ方向と直交する方向であって、Ｙ方向は半導体基板（シリコン基板）の表面と水平な面においてＸ方向と直交する方向である。尚、Ｙ方向は第１の方向とも呼ばれ、Ｘ方向は第２の方向とも呼ばれる。このように、第１の方向（Ｙ方向）と第２の方向（Ｘ方向）とは、互いに直交している。
【００４４】
図７〜図１６は、本発明の第１の実施例による半導体装置１００の構造とその製造方法を示す図である。第１の実施例による半導体装置１００は、Ｎ型およびＰ型のトランジスタである。図７は半導体装置１００の平面図、図８は図７のＡ−Ａ断面図、図９〜図１６は半導体装置１００の一連の製造工程断面図を示している。
【００４５】
最初に、図７の平面図を参照して、本実施例の半導体装置１００について説明する。
【００４６】
半導体装置１００はＮ型およびＰ型のプレーナー型トランジスタを構成するものである。半導体基板（シリコン基板）１（図８）上において、素子分離領域１２に囲まれた第１活性領域１３ａと第２活性領域１３ｂが配置される。素子分離領域１２は溝に埋設した素子分離絶縁膜で構成されている。第１活性領域１３ａにはＮ型の電界効果トランジスタ２４が、第２活性領域１３ｂにはＰ型の電界効果トランジスタ２５が構成されている。
【００４７】
第１活性領域１３ａ、第２活性領域１３ｂ、および素子分離領域１２に跨って、Ｙ方向に連続して延在するゲート電極１１が配置されている。
【００４８】
第１活性領域１３ａのゲート電極１１とゲート電極１１の両側に隣接して配置されるＮ型のソース／ドレイン領域１５でＮ型トランジスタ２４は構成されている。
【００４９】
第２活性領域１３ｂのゲート電極１１とゲート電極１１の両側に隣接して配置されるＰ型のソース／ドレイン領域１６でＰ型トランジスタ２５は構成されている。
【００５０】
次に図８を参照すると、Ｎ型トランジスタ２４では、シリコン基板１に、Ｐウェル領域３ａが設けられている。シリコン基板１の上面を覆う熱酸化膜５ａとその窒化層５ｂで構成されるゲート絶縁膜５を介して、ゲート電極１１が設けられている。シリコン基板１において、ゲート電極１１に対して自己整合となる位置にソース／ドレイン領域１５およびＬＤＤ（Lightly Doped Drain）注入領域２２を備えた構造になっている。そして、シリコン基板１上には、上記ゲート電極１１、サイドウォール１７等を被覆するように窒化シリコン等でライナー絶縁膜１８が設けられている。ライナー絶縁膜１８上には、層間絶縁膜１９が設けられている。
【００５１】
層間絶縁膜１９、ライナー絶縁膜１８を貫通して、コンタクトホール２０ａが設けられている。このコンタクトホール２０ａによって、ソース／ドレイン領域１５にコンタクトプラグ２０が接続している。コンタクトプラグ２０に配線２１が接続している。
【００５２】
一方、Ｐ型トランジスタ２５では、シリコン基板１に、Ｎウェル領域３ｂが設けられている。シリコン基板１の上面を覆う熱酸化膜６ａとその窒化層６ｂで構成されるゲート絶縁膜６を介して、ゲート電極１１が設けられている。シリコン基板１において、ゲート電極１１に対して自己整合となる位置にソース／ドレイン領域１６およびＬＤＤ注入領域２３を備えた構造になっている。そして、シリコン基板１上には、上記ゲート電極１１、サイドウォール１７等を被覆するように窒化シリコン等でライナー絶縁膜１８が設けられている。ライナー絶縁膜１８上には、層間絶縁膜１９が設けられている。
【００５３】
層間絶縁膜１９、ライナー絶縁膜１８を貫通して、コンタクトホール２０ａが設けられている。このコンタクトホール２０ａによって、ソース／ドレイン領域１６にコンタクトプラグ２０が接続している。コンタクトプラグ２０に配線２１が接続している。
【００５４】
上記半導体装置１００は、図１〜図４で説明した工程を用いて形成しているので、界面準位が低減され、閾値電圧のシフトが抑えられ、トランジスタの低消費電力化、駆動能力の高速化が達成できる。
【００５５】
以下、図９〜図１６を用いて、図７〜図８に示した半導体装置１００の製造方法について説明する。図９〜図１６は、図７におけるＡ−Ａ断面図を示している。
【００５６】
まず、図９に示すように、シリコン基板１の上に、周知のＳＴＩ（Shallow Trench Isolation）法により、酸化シリコン膜からなる絶縁膜で埋設された素子分離領域１２を形成する。これにより、素子分離領域１２で囲まれ、シリコン基板１からなる第１活性領域１３ａおよび第２活性領域１３ａが形成される。
【００５７】
次に、半導体基板１上全面に酸化シリコン膜からなるパッド酸化膜２を形成し、この酸化膜２を通して、Ｎウェル領域３ａおよびＰウェル領域３ｂを公知の方法で形成する。
【００５８】
次に、図１０に示すように、シリコン基板１上にパッド酸化膜２を通して、たとえば注入エネルギー５ＫｅＶ〜１５ＫｅＶ、注入深さ１０ｎｍ〜３０ｎｍ、ドーズ量１×１０１３〜７×１０１４ｃｍ−２でフッ素（Ｆ）をイオン注入する。シリコン基板１内にフッ素注入層４が形成される。ゲート酸化する前にイオン注入することでゲート構造の破壊を回避できる。
【００５９】
次に、図１１に示すように、シリコン基板１の第１および第２活性領域１３ａおよび１３ｂ上に、熱酸化プロセスを用いて、それぞれ、Ｎ型トランジスタを構成するゲート酸化膜５ａおよびＰ型トランジスタを構成するゲート酸化膜６ａを形成する。
【００６０】
次に、図１２に示すように、シリコン基板１の第１活性領域１３ａ上に、プラズマ酸酸化プロセスを用いてＮ型トランジスタを構成するゲート酸化膜５ａを窒化して、ゲート酸窒化膜５ｂを形成する。同時に、シリコン基板１の第２活性領域１３ｂ上に、プラズマ酸酸化プロセスを用いてＰ型トランジスタを構成するゲート酸化膜６ａを窒化して、ゲート酸窒化膜６ｂを形成する。
【００６１】
これでＮ型トランジスタ、Ｐ型トランジスタともゲート絶縁膜５、６が形成された。ゲート絶縁膜５は、ゲート酸化膜５ａとゲート酸窒化膜５ｂとから構成され、ゲート絶縁膜６は、ゲート酸化膜６ａとゲート酸窒化膜６ｂとから構成される。この時、ゲート絶縁膜の窒素含有量は８％〜２４％、Ｓｉ−Ｏの結合含有量は３０％未満にする。
【００６２】
その後、窒素雰囲気中でたとえば、アニール温度５５０℃〜７５０℃にてシリコン基板１をポストアニールし、ゲート絶縁膜５、６中の未結合手を注入したフッ素（Ｆ）で終端する効果を促進する。
【００６３】
フッ素（Ｆ）で終端されると、閾値電圧（Ｖｔｈ）のチャージシフトを消失させることができ、閾値電圧（Ｖｔｈ）シフト補正用の高ドーズイオン注入が不要となり、ゲート長微細化に伴う短チャネル効果およびホットキャリア発生を抑制することができる。
【００６４】
さらに、水素５０％、窒素５０％雰囲気中〜水素雰囲気１００％中でたとえば、アニール温度３５０℃〜５５０℃にてシリコン基板１をアニールし、ゲート絶縁膜５、６中の未結合手を注入したフッ素（Ｆ）で終端したまま、ゲート絶縁膜５、６とシリコン基板１の界面を水素（Ｈ）で終端する。界面を水素（Ｈ）で終端することで界面準位を抑制でき、トランジスタの駆動を高速化することができる。
【００６５】
次に図１３に示すように、ポリシリコン８、タングステン９等を、たとえばＣＶＤ（Chemical Vapor Deposition）法にて堆積し、リソグラフィ技術、ドライエッチング技術を用いて、ライン形状にパターニングし、ゲート電極１１をＹ方向に延在するパターンとして形成する。
【００６６】
次に図１４に示すように、ゲート電極１１を覆うようにシリコン窒化膜等を堆積し、エッチバックし、オフセットスペーサー１４を形成する。その後、Ｎ型トランジスタにリン等を、オフセットスペーサー１４をマスクに自己整合的にシリコン基板１にイオン注入し、ＬＤＤ領域２２を形成する。同様にＰ型トランジスタにも、ボロン等をイオン注入し、ＬＤＤ領域２３を形成する。
【００６７】
次に図１５に示すように、ゲート電極１１を覆うようにシリコン酸化膜等を堆積し、エッチバックし、サイドウォールスペーサー１７を形成する。その後、Ｎ型トランジスタにヒ素等を、サイドウォールスペーサー１７をマスクに自己整合的にシリコン基板１にイオン注入し、ソース／ドレイン領域１５を形成する。同様にＰ型トランジスタにも、ＢＦ２等をイオン注入し、ソース／ドレイン領域１６を形成する。
【００６８】
次に図１６に示すように、シリコン基板１上のゲート電極１１、サイドウォールスペーサー１７を覆うように、ライナー絶縁膜１８をシリコン窒化膜等でたとえばＣＶＤ法を用いて形成する。ライナー絶縁膜１８上に層間絶縁膜１９を堆積する。
【００６９】
次に図８に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いて、層間絶縁膜１９、ライナー絶縁膜１８を貫通してコンタクト２０ａを形成する。コンタクトの内部に、Ｎ型不純物（リン等）をドーピングしたポリシリコンをたとえばＣＶＤ法を用いて埋め込む。続いて、ポリシリコンをエッチバックし、コンタクトプラグ２０を形成する。
【００７０】
そして、コンタクトプラグ上にＣＶＤ法を用いて、タングステン等を埋め込み、フォトリソグラフィ技術およびドライエッチング技術を用いて、メタル配線２１を形成する。
【００７１】
上記半導体装置１００の製造方法の実施例では、図１〜図４で説明した工程を用いて形成しているので、界面準位が低減され、閾値電圧のシフトが抑えられ、トランジスタの低消費電力化、駆動能力の高速化が達成できる。
【実施例２】
【００７２】
以下、図面を参照して、本発明の第２の実施例について詳細に説明する。
【００７３】
以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等が異なっている。また、ＸＹＺ座標系を設定し、各構成の配置を説明する。この座標系において、Ｚ方向はシリコン基板の表面に垂直な方向であり、Ｘ方向はシリコン基板の表面と水平な面においてＺ方向と直交する方向であって、Ｙ方向はシリコン基板の表面と水平な面においてＸ方向と直交する方向である。尚、Ｙ方向は第１の方向とも呼ばれ、Ｘ方向は第２の方向とも呼ばれる。このように、第１の方向（Ｙ方向）と第２の方向（Ｘ方向）とは、互いに直交している。また、Ｘ’方向は、Ｘ方向に対して斜めに傾いた方向である。
【００７４】
図１７〜図２７は、本発明の第２の実施例による半導体装置１００Ａの構造およびその製造方法を示す図である。第２の実施例による半導体装置１００ＡはＤＲＡＭ（dynamic random access memory）メモリセルである。図１７は半導体装置１００Ａの平面図、図１８は図１７のＡ−Ａ断面図、図１９〜図２７は半導体装置１００Ａの一連の製造工程断面図を示している。
【００７５】
最初に、図１７の平面図を参照して、第２の実施例の半導体装置１００Ａについて説明する。
【００７６】
半導体装置１００ＡはＤＲＡＭメモリセルを構成するものである。シリコン基板１上において、Ｘ’方向に連続して延在する素子分離領域１２と、同じくＸ’方向に連続して延在する活性領域１３とが、Ｙ方向に交互に等間隔、等ピッチで複数配置されている。素子分離領域１２は溝に埋設した素子分離絶縁膜で構成されている。複数の素子分離領域１２および複数の活性領域１３に跨って、Ｙ方向に連続して延在する第１埋め込みワード線（以下、第１ワード線）ＷＬ１０ａ、第２埋め込みワード線（以下、第２ワード線）ＷＬ１０ｂ、第３埋め込みワード線（以下、第３ワード線）ＷＬ１０ｃ、および第４埋め込みワード線（以下、第４ワード線）ＷＬ１０ｄが配置されている。
【００７７】
また、第２ワード線ＷＬ１０ｂおよび第３ワード線ＷＬ１０ｃに挟まれるように第１埋め込みダミーワード線（以下、ダミーワード線）ＤＷＬ１０ｅが配置されている。第１ダミーワード線ＤＷＬ１０ｅは、各々の活性領域１３の延在方向に隣接するセルトランジスタ間を、寄生トランジスタをオフ状態に保つことにより素子分離し、連続する帯状の活性領域１３を複数の独立した活性領域に分割する機能を有するものである。具体的には、第１ダミーワード線ＤＷＬ１０ｅの左側に位置する活性領域１３は第１活性領域１３ａとなり、右側に位置する活性領域１３は第２活性領域１３ｂとなり分割されている。
【００７８】
第１活性領域１３ａは、第１ダミーワード線ＤＷＬ１０ｅの左側に隣接して配置される第２容量コンタクト領域３７ｃと、第２容量コンタクト領域３７ｃに隣接して配置される第２ワード線ＷＬ１０ｂと、第２ワード線ＷＬ１０ｂに隣接して配置される第１ビット線コンタクト領域３２ａと、第１ビット線コンタクト領域３２ａに隣接して配置される第１ワード線ＷＬ１０ａと、第１ワード線ＷＬ１０ａに隣接して配置される第１容量コンタクト領域３７ａと、で構成されている。第１容量コンタクト領域３７ａと、第１ワード線ＷＬ１０ａと、第１ビット線コンタクト領域３２ａと、で第１セルトランジスタＴｒ１が構成されている。第１ビット線コンタクト領域３２ａと、第２ワード線ＷＬ１０ｂと、第２容量コンタクト領域３７ｃと、で第２セルトランジスタＴｒ２が構成されている。
【００７９】
第２活性領域１３ｂは、第１ダミーワード線ＤＷＬ１０ｅの右側に隣接して配置される第３容量コンタクト領域３７ｅと、第３容量コンタクト領域３７ｅに隣接して配置される第３ワード線ＷＬ１０ｃと、第３ワード線ＷＬ１０ｃに隣接して配置される第２ビット線コンタクト領域３２ｂと、第２ビット線コンタクト領域３２ｂに隣接して配置される第４ワード線ＷＬ１０ｄと、第４ワード線ＷＬ１０ｄに隣接して配置される第４容量コンタクト領域（図示せず）と、で構成されている。第３容量コンタクト領域３７ｅと、第３ワード線ＷＬ１０ｃと、第２ビット線コンタクト領域３２ｂと、で第３セルトランジスタＴｒ３が構成されている。第２ビット線コンタクト領域３２ｂと、第４ワード線ＷＬ１０ｄと、図示していない第４容量コンタクト領域と、で第４セルトランジスタＴｒ４が構成されている。
【００８０】
本発明の第２の実施例によるメモリセル１００Ａは、上記第１活性領域１３ａおよび第２活性領域１３ｂの構成が第１ダミーワード線ＤＷＬ１０ｅを介してＸ方向に複数配置されて構成されるものである。
【００８１】
次に図１８を参照すると、シリコン基板１に、トランジスタのゲート電極を兼ねるワード線およびダミーワード線用の溝１４が設けられている。各々のワード線用およびダミーワード線の溝１４の内面を覆う熱酸化膜５ａとその窒化層５ｂで構成されるゲート絶縁膜５を介して、第１ワード線ＷＬ１０ａ、第２ワード線ＷＬ１０ｂ、第３ワード線ＷＬ１０ｃ、第４ワード線ＷＬ１０ｄおよび第１ダミーワード線ＤＷＬ１０ｅが各々の溝の底部に設けられている。各々のワード線およびダミーワード線を覆い、且つ、各々の溝を埋設してキャップ絶縁膜２７が設けられている。
【００８２】
第１ワード線ＷＬ１０ａの左側に位置する半導体ピラーは、第１容量コンタクト領域３７ａとなり、その上面にはソース／ドレインの一方となる不純物拡散層２９ａが設けられている。第１ワード線ＷＬ１０ａと第２ワード線ＷＬ１０ｂの間に位置する半導体ピラーは、第１ビット線コンタクト領域３２ａとなり、その上面にはソース／ドレインの他の一方となる不純物拡散層２８ａが設けられている。
【００８３】
また、第２ワード線ＷＬ１０ｂの右側に位置する半導体ピラーは、第２容量コンタクト領域３７ｃとなり、その上面にはソース／ドレインの一方となる不純物拡散層２９ｂが設けられている。さらに、第３ワード線ＷＬ１０ｃの左側に位置する半導体ピラーは、第３容量コンタクト領域３７ｅとなり、その上面にはソース／ドレインの一方となる不純物拡散層２９ｃが設けられている。そして、第３ワード線ＷＬ１０ｃの右に位置する半導体ピラーは、第２ビット線コンタクト領域３２ｂとなり、その上面にはソース／ドレインの他の一方となる不純物拡散層２８ｂが設けられている。
【００８４】
不純物拡散層２９ａとゲート絶縁膜５と第１ワード線ＷＬ１０ａと不純物拡散層２８ａとで第１のトランジスタＴｒ１（図１７）が構成される。また、不純物拡散層２８ａとゲート絶縁膜５と第２ワード線ＷＬ１０ｂと不純物拡散層２９ｂとで第２のトランジスタＴｒ２（図１７）が構成されている。各々のワード線上面を覆うように、キャップ絶縁膜２７が設けられている。
【００８５】
キャップ絶縁膜２７上には、第１ビット線コンタクト領域３２ａにおいて第1不純物拡散層２８ａに接続されるビット線（ＢＬ）２６ａが設けられる。ＢＬ２６ａの上面にはカバー絶縁膜３３が設けられている。ＢＬ２６ａの側壁を覆うように、全面にライナー絶縁膜３４が設けられる。ライナー絶縁膜３４上には、隣接するＢＬ間に形成されている凹部空間を埋設するＳＯＤ（Spin On Dielectric）膜３５が設けられている。
【００８６】
ＳＯＤ膜３５、ライナー膜３４を貫通して、第１、第２、および第３容量コンタクトホール３７ｇ、３７ｈ、３７ｉが設けられている。この第１、第２、および第３容量コンタクトホール３７ｇ、３７ｈ、３７ｉによって、第1、第２、および第３容量コンタクト領域３７ａ、３７ｃ、３７ｅに各々第１、第２、および第３容量コンタクトプラグ３７ｂ、３７ｄ、３７ｆ（図１７）が接続している。第１、第２、および第３容量コンタクトプラグ３７ｂ、３７ｄ、３７ｆの上部に各々第１、第２、および第３容量コンタクトパッド４２ａ、４２ｂ、４２ｃが接続している。容量コンタクトパッド４２を覆うように、ストッパー膜４３が設けられる。容量コンタクトパッド４２上には下部電極４４が設けられる。下部電極４４の内表面を覆う容量絶縁膜４５および容量絶縁膜４５上に上部電極４６が設けられてキャパシタを構成している。
【００８７】
上記半導体装置１００Ａは、図１〜図４で説明した工程を用いて形成しているので、界面準位が低減され、閾値電圧のシフトが抑えられ、トランジスタの低消費電力化、駆動能力の高速化が達成できる。
【００８８】
以下、図１９〜図２７を用いて、図１７〜図１８に示した半導体装置１００Ａの製造方法について説明する。図１９〜図２７は、図１７におけるＡ−Ａ断面図を示している。
【００８９】
まず、図１９に示すようにシリコン基板１の上に、周知のＳＴＩ（Shallow Trench Isolation）法により、酸化シリコン膜からなる絶縁膜で埋設された素子分離領域１２（図１７）を形成する。これにより、素子分離領域１２で囲まれ、シリコン基板１からなる活性領域１３（図１７）が形成される。
【００９０】
次に、シリコン基板１上全面に酸化シリコン膜からなるパッド酸化膜２を形成し、このパッド酸化膜２を通して、Ｐウェル領域を公知の方法で形成する。そして、シリコン基板１上にシリコン酸化膜等を堆積し、レジスト（図示せず）にてワード線用およびダミーワード線用の溝１４形成用のハードマスク７をパターニングする。そして、シリコン基板１をドライエッチングによってエッチングし、ワード線用およびダミーワード線用の溝１４を形成する。
【００９１】
次に、図２０に示すように、ワード線用およびダミーワード線用の溝１４底部のシリコン基板１にパッド酸化膜２を通して、たとえば注入エネルギー５ＫｅＶ〜１５ＫｅＶ、注入深さ１０ｎｍ〜３０ｎｍ、ドーズ量１×１０１３〜７×１０１４ｃｍ−２でフッ素（Ｆ）をイオン注入する。シリコン基板１内にフッ素注入層４ａが形成される。
【００９２】
次に、図２１に示すように、ワード線用およびダミーワード線用の溝１４右側面のシリコン基板１にパッド酸化膜２を通して、たとえば注入エネルギー５ＫｅＶ〜１５ＫｅＶ、注入深さ１０ｎｍ〜３０ｎｍ、ドーズ量１×１０１３〜７×１０１４ｃｍ−２でフッ素（Ｆ）を斜めイオン注入する。シリコン基板１内にフッ素注入層４ｂが形成される。
【００９３】
次に、図２２に示すように、ワード線用およびダミーワード線用の溝１４左側面のシリコン基板１にパッド酸化膜２を通して、たとえば注入エネルギー５ＫｅＶ〜１５ＫｅＶ、注入深さ１０ｎｍ〜３０ｎｍ、ドーズ量１×１０１３〜７×１０１４ｃｍ−２でフッ素（Ｆ）を斜めイオン注入する。シリコン基板１内にフッ素注入層４ｃが形成される。
【００９４】
ゲート酸化する前にイオン注入することで、ゲート構造の破壊を回避できる。
【００９５】
次に、図２３に示すように、シリコン基板１の活性領域１３（図１７）上に熱酸化プロセスを用いてＮ型トランジスタを構成するゲート酸化膜５ａを形成する。
【００９６】
次に、図２４に示すように、シリコン基板１の活性領域１３上にプラズマ酸酸化プロセスを用いてゲート酸化膜５ａを窒化し、ゲート酸窒化膜５ｂを形成する。
【００９７】
これでゲート絶縁膜５が形成された。すなわち、ゲート絶縁膜５は、ゲート酸化膜５ａとゲート酸窒化膜５ｂとから成る。この時、ゲート絶縁膜５の窒素含有量は８％〜２４％、Ｓｉ−Ｏの結合含有量は３０％未満にする。
【００９８】
その後、窒素雰囲気中でたとえば、アニール温度５５０℃〜７５０℃にてシリコン基板１をポストアニールし、ゲート絶縁膜５中の未結合手を注入したフッ素（Ｆ）で終端する効果を促進する。
【００９９】
フッ素（Ｆ）で終端されると、閾値電圧（Ｖｔｈ）のチャージシフトを消失させることができ、閾値電圧（Ｖｔｈ）シフト補正用の高ドーズイオン注入が不要となり、ゲート長微細化に伴う短チャネル効果およびホットキャリア発生を抑制することができる。
【０１００】
さらに、水素５０％、窒素５０％雰囲気中〜水素雰囲気１００％中でたとえば、アニール温度３５０℃〜５５０℃にてシリコン基板１をアニールし、ゲート絶縁膜５中の未結合手を注入したフッ素（Ｆ）で終端したまま、ゲート絶縁膜５とシリコン基板１の界面を水素（Ｈ）で終端する。界面を水素（Ｈ）で終端することで界面準位を抑制でき、トランジスタの駆動を高速化することができる。
【０１０１】
次に図２５に示すように、窒化チタン、タングステン等を、たとえばＣＶＤ法にて堆積し、エッチバックすることにより、ワード線ＷＬ１０ａ、ＷＬ１０ｂ、ＷＬ１０ｃおよびダミーワード線ＤＷＬ１０ｅを形成する。
【０１０２】
次に図２６に示すように、残存したタングステン上およびワード線用およびダミーワード線用溝１４の内壁を覆うように、図示はしていないがシリコン窒化膜等でライナー絶縁膜をたとえばＣＶＤ法にて形成する。ライナー絶縁膜上に埋込絶縁膜（キャップ絶縁膜）２７を堆積する。その後、ＣＭＰ（Chemical Mechanical Polishing）を行って、ライナー絶縁膜が露出するまで表面を平坦化した後に、エッチングによってマスク用のシリコン酸化膜および埋込絶縁膜（キャップ絶縁膜）２７とライナー絶縁膜の一部を除去し、埋込絶縁膜（キャップ絶縁膜）２７の表面が、半導体基板１のシリコン表面と概略同程度の高さになるようにする。これにより、埋込ワード線および埋込ダミーワード線が形成される。
【０１０３】
次に図２７に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いて、ハードマスク７の一部を除去し、第１ビットコンタクト領域３２ａ（図１７）、および第２ビットコンタクト領域３２ｂ（図１７）の上面に接続するビットコンタクトを形成する。ビットコンタクトは、ワード線ＷＬ１０ａ、ＷＬ１０ｂ、ＷＬ１０ｃと同じ方向（図１７のＹ方向）に延在するライン状の開口パターンとして形成される。ビットコンタクトのパターンと活性領域の交差した部分では、シリコン基板１の表面が露出する。
【０１０４】
ビットコンタクトを形成した後に、Ｎ型不純物（ヒ素等）をイオン注入し、シリコン表面近傍にＮ型不純物拡散層を形成する。形成したＮ型不純物拡散層は、トランジスタのソース／ドレイン領域２８ａ、２８ｂとして機能する。
【０１０５】
その後、ポリシリコン膜、タングステン膜、シリコン窒化膜等の積層膜をたとえばＣＶＤ法にて形成する。そして、フォトリソグラフィ技術およびドライエッチング技術を用いてライン形状にパターニングし、ビット線２６ａ、２６ｂを形成する。ビット線２６ａ、２６ｂは、ワード線ＷＬ１０ａ、ＷＬ１０ｂ、ＷＬ１０ｃと交差する方向（図１７のＸ方向）に延在するパターンとして形成される。ビットコンタクト内で露出しているシリコン表面部分で、ビット線下層のポリシリコン膜とソース／ドレイン領域２８ａ、２８ｂとが接続する。
【０１０６】
次に図１８に示すように、ビット線の側面を覆うシリコン窒化膜を形成した後に、その上面を覆うライナー絶縁膜３４をシリコン窒化膜等でたとえばＣＶＤ法を用いて形成する。
【０１０７】
ビット線間のスペース部を充填するように、塗布膜であるＳＯＤ膜３５を堆積した後に、高温の水蒸気（Ｈ２Ｏ）雰囲気中でアニール処理を行い、固体の膜に改質する。ライナー絶縁膜の上面が露出するまでＣＭＰを行って平坦化する。その後、フォトリソグラフィ技術およびドライエッチング技術を用いて、ＳＯＤ膜３５、ライナー絶縁膜３４を貫通して容量コンタクト３７を形成する。さらに、容量コンタクト３７の内部に、Ｎ型不純物（リン等）をドーピングしたポリシリコンをたとえばＣＶＤ法を用いて埋め込む。ポリシリコンにドーピングされたＮ型不純物によって、容量コンタクト領域３７ａ、３７ｃ、３７ｅ表面近傍にＮ型不純物拡散層２９が形成される。形成されたＮ型不純物拡散層２９は、トランジスタのソース／ドレイン領域２９ａ、２９ｂ、２９ｃとして機能する。
【０１０８】
次いで、ポリシリコンをエッチバックし、容量コンタクトプラグ３７ｂ、３７ｄ、３７ｆ（図１７）を完成させる。
【０１０９】
そして、容量コンタクトプラグが埋め込まれていない部分にＣＶＤ法を用いて窒化チタン４０、タングステン４１等の配線材料層を埋め込む。続いて、フォトリソグラフィ技術およびドライエッチング技術を用いて、容量コンタクトパッド４２（図１７）を形成する。
【０１１０】
次に、容量コンタクトパッド４２上を覆うように、シリコン窒化膜を用いてストッパー膜４３を形成する。容量コンタクトパッド４２上に窒化チタン等でキャパシタ素子の下部電極４４を形成する。
【０１１１】
さらに、下部電極４４の表面を覆うように容量絶縁膜４５を形成した後に、窒化チタン等でキャパシタ素子の上部電極４６を形成する。
【０１１２】
その後、図示していないが配線形成工程を繰り返すことで多層配線を形成し、半導体装置１００Ａを形成する。
【０１１３】
上記半導体装置１００Ａの製造方法の第２の実施例は、図１〜図４で説明した工程を用いて形成しているので、界面準位が低減され、閾値電圧のシフトが抑えられ、トランジスタの低消費電力化、駆動能力の高速化が達成できる。
【０１１４】
以上、本発明の好ましい実施例について説明したが、本発明は、上記の実施例に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１１５】
例えば、ゲート絶縁膜を形成する工程として、上記実施の形態（実施例）で説明した工程の代わりに、以下に述べるような代替工程を採用してもよい。
【０１１６】
第１の代替工程は、ＣＶＤ（Chemical Vapor Deposition）成膜装置またはＡＬＤ（Atomic Layer Deposition）成膜装置を使用して、Ｓｉ−Ｏ及びＳｉ−Ｎ結合層を有するゲート絶縁膜を形成する工程である。
【０１１７】
第２の代替工程は、Ｓｉ−Ｏ及びＳｉ−Ｎ結合層を規則的に積層化した構造を有するゲート絶縁膜を形成する工程であって、Ｓｉ−Ｎ結合層をプラズマ酸窒化法を用いて形成する工程である。
【０１１８】
第３の代替工程は、Ｓｉ−Ｏ及びＳｉ−Ｎ結合層を規則的に積層化した構造を有するゲート絶縁膜を形成する工程であって、Ｓｉ−Ｎ結合層をＣＶＤ成膜装置またはＡＬＤ成膜装置で成膜する工程である。
【産業上の利用可能性】
【０１１９】
本発明は、ＤＲＡＭセルトランジスタ、ＤＲＡＭ周辺トランジスタやロジックデバイス用トランジスタを製造する用途に応用可能である。また、ゲート絶縁膜は、ＣＶＤ成膜装置で成膜したＳｉＯＮゲート絶縁膜、ＡＬＤ成膜装置で成膜したＳｉＯＮゲート絶縁膜、窒化層と酸化層とを規則的に積層化したゲート絶縁膜、又は窒化層を有する高誘電率ゲート絶縁膜であってよい。高誘電率ゲート絶縁膜の材料は、ＨｆＯ２、Ａｌ２Ｏ３、ＺｒＯ２、およびＴｉＯ２のグループから選択されてよい。
【符号の説明】
【０１２０】
１    シリコン基板（半導体基板）
２    ゲート絶縁膜（パッド酸化膜）
２ａ    シリコン酸化膜（Ｓｉ−Ｏ結合層）
２ｂ    窒化層（Ｓｉ−Ｎ結合層）
３ａ    Ｐウェル領域
３ｂ    Ｎウェル領域
４    フッ素注入層
４ａ、４ｂ、４ｃ    フッ素注入層
５    ゲート絶縁膜
５ａ    熱酸化膜（ゲート酸化膜）
５ｂ    窒化膜（ゲート酸窒化膜）
６    ゲート絶縁膜
６ａ    熱酸化膜（ゲート酸化膜）
６ｂ    窒化膜（ゲート酸窒化膜）
７    ハードマスク
８    ポリシリコン
９    タングステン
１０ａ、１０ｂ、１０ｃ、１０ｄ    ワード線
１０ｅ    ダミーワード線
１１    ゲート電極
１２    素子分離領域
１３ａ    第１活性領域
１３ｂ    第２活性領域
１４    オフセットスペーサー（ダミーワード線用の溝）
１５    Ｎ型のソース／ドレイン領域
１６    Ｐ型のソース／ドレイン領域
１７    サイドウォール（サイドウォールスペーサー）
１８    ライナー絶縁膜
１９    層間絶縁膜
２０    コンタクトプラグ
２０ａ    コンタクトホール
２１    配線（メタル配線）
２２    ＬＤＤ注入領域
２３    ＬＤＤ注入領域
２４    Ｎ型の電界効果トランジスタ
２５    Ｐ型の電界効果トランジスタ
２６ａ、２６ｂ    ビット線
２７    キャップ絶縁膜（埋込絶縁膜）
２８ａ、２８ｂ    不純物拡散層（ソース／ドレイン領域）
２９ａ、２９ｂ、２９ｃ    不純物拡散層
３２ａ    第１ビット線コンタクト領域
３２ｂ    第２ビット線コンタクト領域
３４    ライナー絶縁膜
３５    ＳＯＤ膜
３７    容量コンタクト
３７ａ    第１容量コンタクト領域
３７ｂ    第１容量コンタクトプラグ
３７ｃ    第２容量コンタクト領域
３７ｄ    第２容量コンタクトプラグ
３７ｅ    第３容量コンタクト領域
３７ｆ    第３容量コンタクトプラグ
３７ｇ    第１容量コンタクトホール
３７ｈ    第２容量コンタクトホール
３７ｉ    第２容量コンタクトホール
４０    窒化チタン
４１    タングステン
４２    容量コンタクトパッド
４２ａ    第１容量コンタクトパッド
４２ｂ    第２容量コンタクトパッド
４２ｃ    第３容量コンタクトパッド
４３    ストッパー膜
４４    下部電極
４５    容量絶縁膜
４６    上部電極
１００，１００Ａ    半導体装置
Ｔｒ１    第１セルトランジスタ
Ｔｒ２    第２セルトランジスタ
Ｔｒ３    第３セルトランジスタ
Ｔｒ４    第４セルトランジスタ
Ｘ    Ｘ方向（第２の方向）
Ｘ’    Ｘ’方向
Ｙ    Ｙ方向（第１の方向）
Ｚ    Ｚ方向
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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