(57)【要約】【課題】ノイズ耐性が高く、且つ、製造プロセス、電源、及び電源電圧が変動するような場合においても精度が高い、出力トランジスタに対する電流制限回路を提供する。【解決手段】電流制限回路が、基準トランジスタと、基準トランジスタに所定の電流を流す電流源と、出力トランジスタがオンした時の両端の第１の電位差と基準トランジスタの両端の第２の電位差を比較する比較器であって、第１の電位差が第２の電位差よりも大きくなった場合に、出力トランジスタをオフするように制御する電流制限信号を出力する、比較器とを備える。基準トランジスタは、出力トランジスタとは素子サイズの異なる同型のトランジスタであり、基準トランジスタがオンした時のオン抵抗は、出力トランジスタがオンした時のオン抵抗の１／Ｎの大きさ（Ｎは１より大きい数）であり、更に、基準トランジスタがオンするように基準トランジスタのゲートにバイアスがかけられている。【選択図】図１
2013062986.tif 000002
【特許請求の範囲】
【請求項１】
スイッチ素子である出力トランジスタに対する電流制限回路において、
基準トランジスタと、
前記基準トランジスタに所定の電流を流す電流源と、
前記出力トランジスタがオンした時の両端の第１の電位差と前記基準トランジスタの両端の第２の電位差を比較する比較器であって、前記第１の電位差が、前記第２の電位差よりも大きくなった場合に、前記出力トランジスタをオフするように制御する電流制限信号を出力する、比較器と
を備え、
前記基準トランジスタは、前記出力トランジスタとは素子サイズの異なる、半導体構造が同一のトランジスタであり、前記基準トランジスタがオンした時のオン抵抗は、前記出力トランジスタがオンした時のオン抵抗の１／Ｎの大きさ（Ｎは１より大きい数）であり、更に、前記基準トランジスタがオンするように前記基準トランジスタのゲートにバイアスがかけられている
ことを特徴とする電流制限回路。
【請求項２】
接地電位を用いて前記基準トランジスタのゲートにバイアスがかけられている
ことを特徴とする請求項１に記載の電流制限回路。
【請求項３】
請求項１又は２に記載の電流制限回路を備えたことを特徴とするＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣ−ＤＣコンバータにおいて、スイッチ素子が流す電流が所定の電流値以上となった場合にスイッチ素子をオフさせる電流制限回路に関する。
【背景技術】
【０００２】
図２は、従来技術によるＤＣ−ＤＣコンバータ１０１の回路図である。図２に示すＤＣ−ＤＣコンバータ１０１は、スイッチ素子が流す電流値が所定の電流値以上となったことを検出すると、スイッチ素子をオフさせる従来のＤＣ−ＤＣコンバータの電流制限回路１１１を含む。
【０００３】
図２に示すＤＣ−ＤＣコンバータ１０１は、スイッチ素子（出力トランジスタ）であるＰＭＯＳ出力トランジスタＭ１と整流素子であるダイオードＤ１とを用いる降圧型のＤＣ−ＤＣコンバータである。ＰＭＯＳ出力トランジスタＭ１をスイッチング制御するＤＣ−ＤＣコンバータ制御回路１１０は、電流モード制御型のものである。ＰＭＯＳ出力トランジスタＭ１に流れる電流Ｉｏｕｔが所定の電流値以上となった場合に、ＤＣ−ＤＣコンバータ制御回路１１０を介して、ＰＭＯＳ出力トランジスタＭ１をオフさせる電流制限回路１１１は、センス抵抗Ｒｓｅｎ、ＰＭＯＳセンストランジスタＭ２、基準抵抗Ｒｒｅｆ、定電流源Ｉ１、比較器２で構成されている。
【０００４】
次に、図２に示す従来技術に係る電流制限回路１１１の動作について説明する。ＰＭＯＳ出力トランジスタＭ１とＰＭＯＳセンストランジスタＭ２とは、サイズ比がＮ：１で、半導体構造が同一のトランジスタである。ここで、ＰＭＯＳセンストランジスタＭ２のオン抵抗Ｒｏｎ２は、センス抵抗Ｒｓｅｎよりも十分に大きい。このとき、ＰＭＯＳ出力トランジスタＭ１とＰＭＯＳセンストランジスタＭ２とに流れる電流の比は、１：１／Ｎになるので、ＰＭＯＳ出力トランジスタＭ１が流す電流をＩｏｕｔ、電源Ｖｉｎの電圧を「Ｖｉｎ」で表すと、ノードＮ１の電位Ｖｓｅｎは、以下の式[数１]で表される。この電位Ｖｓｅｎは、比較器２の反転入力端子の入力信号（電圧）となる。
[数１]  
Ｖｓｅｎ＝Ｖｉｎ−Ｒｓｅｎ×Ｉｏｕｔ／Ｎ
【０００５】
また、基準抵抗Ｒｒｅｆに定電流源Ｉ１の定電流Ｉｒｅｆが流れることで、ノードＮ２の電位Ｖｒｅｆは、以下の式[数２]で表される。この電位Ｖｒｅｆは、比較器２の非反転入力端子の入力信号（電圧）となる。
[数２]
Ｖｒｅｆ＝Ｖｉｎ−Ｉｒｅｆ×Ｒｒｅｆ
【０００６】
比較器２は、Ｖｓｅｎ＞Ｖｒｅｆのときは、出力信号ＶｌｉｍにＬ信号を出力し、Ｖｓｅｎ≦Ｖｒｅｆのときは、出力信号ＶｌｉｍにＨ信号を出力する。この出力信号Ｖｌｉｍは、ＤＣ−ＤＣコンバータ制御回路１１０に入力されている。出力信号Ｖｌｉｍが“Ｈ”になると、ＲＳフリップフロップ８にリセット信号が入力されて瞬時にＰＭＯＳ出力トランジスタＭ１がオフされ、発振器１２から次のセットパルスがＲＳフリップフロップ８に入力されるまでの間、ＰＭＯＳ出力トランジスタＭ１をオフさせることになる。
【０００７】
ここでＶｓｅｎ＝Ｖｒｅｆとなるときに、ＰＭＯＳ出力トランジスタＭ１に流れる電流をＩｌｉｍとすると、Ｉｌｉｍは以下の式[数３]で表される。
[数３]  
Ｉｌｉｍ＝Ｉｒｅｆ×Ｒｒｅｆ×Ｎ／Ｒｓｅｎ
従って、定電流Ｉｒｅｆ、基準抵抗Ｒｒｅｆ、センス抵抗Ｒｓｅｎ、及びサイズ比Ｎを調整することにより、ＰＭＯＳ出力トランジスタＭ１が流す電流が所定の電流値以上となったときにＰＭＯＳ出力トランジスタＭ１をオフさせるように制御できる。
【０００８】
図３は、従来技術による別のＤＣ−ＤＣコンバータ２０１の回路図である。図３に示すＤＣ−ＤＣコンバータ２０１は、図２に示すＤＣ−ＤＣコンバータ１０１と略同様のものであるが、図２に示す電流制限回路１１１とは異なる電流制限回路２１１を含む。
【０００９】
図３に示す電流制限回路２１１は、基準抵抗Ｒｒｅｆ、定電流源Ｉ１、比較器１で構成されている。
【００１０】
次に、図３に示す従来技術に係る電流制限回路２１１の動作について説明する。ＰＭＯＳ出力トランジスタＭ１が流す電流をＩｏｕｔとし、ＰＭＯＳ出力トランジスタＭ１のオン抵抗をＲｏｎ１とすると、ノードＮ１の電位Ｖｓｅｎは、以下の式[数４]で表される。この電位Ｖｓｅｎは、比較器２の反転入力端子の入力信号（電圧）となる。
[数４]
Ｖｓｅｎ＝Ｖｉｎ−Ｒｏｎ１×Ｉｏｕｔ
【００１１】
また、基準抵抗Ｒｒｅｆに定電流源Ｉ１の定電流Ｉｒｅｆが流れることでノードＮ２の電位Ｖｒｅｆは、以下の式[数５]で表される。この電位Ｖｒｅｆは、比較器２の非反転入力端子の入力信号（電圧）となる。
[数５]  
Ｖｒｅｆ＝Ｖｉｎ−Ｉｒｅｆ×Ｒｒｅｆ
【００１２】
比較器１は、Ｖｓｅｎ＞Ｖｒｅｆのときは、出力信号ＶｌｉｍにＬ信号を出力し、Ｖｓｅｎ≦Ｖｒｅｆのときは、出力信号ＶｌｉｍにＨ信号を出力する。この出力信号Ｖｌｉｍは、ＤＣ−ＤＣコンバータ制御回路２１０に入力されている。出力信号Ｖｌｉｍが“Ｈ”になると、ＲＳフリップフロップ８にリセット信号が入力されて瞬時にＰＭＯＳ出力トランジスタＭ１がオフされ、発振器１２から次のセットパルスがＲＳフリップフロップ８に入力されるまでの間、ＰＭＯＳ出力トランジスタＭ１をオフさせることになる。
【００１３】
ここで、Ｖｓｅｎ＝Ｖｒｅｆとなるときに、ＰＭＯＳ出力トランジスタＭ１に流れる電流をＩｌｉｍとすると、Ｉｌｉｍは、以下の式[数６]で表される。
[数６]  
Ｉｌｉｍ＝Ｉｒｅｆ×Ｒｒｅｆ／Ｒｏｎ１
従って、定電流Ｉｒｅｆ、及び基準抵抗Ｒｒｅｆを調整することにより、ＰＭＯＳ出力トランジスタＭ１が流す電流が所定の電流値以上となったときにＰＭＯＳ出力トランジスタＭ１をオフさせるように制御できる。
【発明の概要】
【発明が解決しようとする課題】
【００１４】
図２に示す従来技術に係る電流制限回路１１１は、「センス抵抗ＲｓｅｎがＰＭＯＳセンストランジスタＭ２のオン抵抗Ｒｏｎ２に比べて十分に小さく、且つ、基準抵抗Ｒｒｅｆとセンス抵抗Ｒｓｅｎの比が一定である」という条件を満たさなければならない。しかしながら、ＰＭＯＳセンストランジスタＭ２のオン抵抗Ｒｏｎ２は、製造プロセス、温度、及び、電源電圧の変動によって大きく変動するため、「センス抵抗ＲｓｅｎがＰＭＯＳセンストランジスタＭ２のオン抵抗Ｒｏｎ２に比べて十分に小さい」という条件を満たすには、一般的にはセンス抵抗Ｒｓｅｎの値を極めて小さく設定する必要がある。
【００１５】
センス抵抗Ｒｓｅｎの値が極めて小さく設定すると、電流制限がかかるべきときに（即ち、スイッチ素子を流れる電流が所定値に達したときに）、センス抵抗Ｒｓｅｎの両端に生じる電位差が小さくなる。そうすると、比較器２の出力が、比較器２のオフセット電圧のばらつきによる影響を大きく受ける、という問題が生じる。同時に、電流制限回路１１１は潜在的にノイズ耐性が低いという問題が生じる。
【００１６】
比較器２のオフセット電圧のばらつきの影響に関してトリミング等によりその影響を無視できるようにしたとしても、センス抵抗Ｒｓｅｎにポリシリコンを抵抗素材として用いた場合は、センス抵抗Ｒｓｅｎ若しくは基準抵抗Ｒｒｅｆの抵抗素子サイズが大きくなるという問題が生じる。また、メタルをセンス抵抗Ｒｓｅｎの抵抗素材として用いた場合には、基準抵抗Ｒｒｅｆの抵抗素材とは異なるものであるため、製造プロセスや温度などの変動の影響によって「Ｒｒｅｆ／Ｒｓｅｎが一定である」という条件を満たせない、という問題が生じる。
【００１７】
このように、図２に示す従来技術に係る電流制限回路１１１は、潜在的にノイズ耐性が低いという問題を抱えており、且つ、「センス抵抗ＲｓｅｎがＰＭＯＳセンストランジスタＭ２のオン抵抗Ｒｏｎ２に比べて十分に小さく、且つ、基準抵抗Ｒｒｅｆとセンス抵抗Ｒｓｅｎの比が一定である」という条件を完全に満たすことは現実的には難しい。従って、図２に示す電流制限回路１１１は、実際には、相応の誤差を見込んで設計されている。
【００１８】
また、図３に示す従来技術に係る電流制限回路２１１は、ＰＭＯＳ出力トランジスタＭ１のソース−ドレイン間の電位差を監視しているため、その電位差の絶対値は大きくなる。よって、そのノイズ耐性が向上すると共に、比較器２のオフセット電圧のばらつきの影響を受けにくくなることから制限電流値Ｉｌｉｍのばらつきも低減できる。しかしならが、図３に示す電流制限回路２１１では「Ｒｒｅｆ／Ｒｏｎ１が一定である」という条件の下で制限電流値Ｉｌｉｍが一定となるところ、製造プロセス、温度、電源電圧の変動によりオン抵抗Ｒｏｎ１は大きく変動する。従って、この条件を常に満たすことは困難であるという問題が生じる。
【００１９】
上述の問題点を踏まえて、本発明は、ノイズ耐性が高く、且つ、製造プロセス、電源、及び電源電圧が変動するような場合においても精度が高い電流制限回路を提供することを目的とする。
【課題を解決するための手段】
【００２０】
本発明は、上記の目的を達成するために為されたものである。本発明に係る、スイッチ素子である出力トランジスタに対する電流制限回路は、
基準トランジスタと、
前記基準トランジスタに所定の電流を流す電流源と、
前記出力トランジスタがオンした時の両端の第１の電位差と前記基準トランジスタの両端の第２の電位差を比較する比較器であって、前記第１の電位差が、前記第２の電位差よりも大きくなった場合に、前記出力トランジスタをオフするように制御する電流制限信号を出力する、比較器と
を備え、
前記基準トランジスタは、前記出力トランジスタとは素子サイズの異なる、半導体構造が同一のトランジスタであり、前記基準トランジスタがオンした時のオン抵抗は、前記出力トランジスタがオンした時のオン抵抗の１／Ｎの大きさ（Ｎは１より大きい数）であり、更に、前記基準トランジスタがオンするように前記基準トランジスタのゲートにバイアスがかけられていることを特徴とする。
【発明の効果】
【００２１】
本発明に係る電流制限回路は、スイッチ素子である出力トランジスタと半導体構造が同一でサイズ比の異なるトランジスタを基準トランジスタとして用いるので、温度、製造プロセス、及び電源電圧の変動が生じても制限電流値は変動することがなく、よって精度の高い電流制限を行うことができる。更に、本発明に係る電流制限回路は、出力トランジスタの両端に生じる電位差を監視しているため、ノイズや比較器のオフセット電圧のばらつきの影響を受けにくく、よって安定性のある電流制限を行うことができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の第１の実施形態に係るＤＣ−ＤＣコンバータの回路図である。
【図２】従来技術によるＤＣ−ＤＣコンバータの回路図である。
【図３】従来技術による別のＤＣ−ＤＣコンバータの回路図である。
【発明を実施するための形態】
【００２３】
以下、図面を参照して、本発明に係る好適な実施形態を説明する。
【００２４】
[第１の実施形態]
図１は、本発明の第１の実施形態に係るＤＣ−ＤＣコンバータ１の回路図である。第１の実施形態に係るＤＣ−ＤＣコンバータ１を構成する電流制限回路１１は、スイッチ素子であるＰＭＯＳ出力トランジスタＭ１と半導体構造が同一でサイズ比の異なる素子（ＰＭＯＳ基準トランジスタＭ３）を基準トランジスタとして用いるので、製造プロセス、温度、及び電源電圧の変動が生じたとしても制限電流値は変動しない。更に、電流制限回路１１は、スイッチ素子（ＰＭＯＳ出力トランジスタＭ１）の両端に生じる電位差を監視しているので、比較器のオフセット電圧のばらつきやノイズの影響を受けにくい。
【００２５】
第１の実施形態に係る電流制限回路及びそれを含むＤＣ−ＤＣコンバータに関する構成及び動作について、以下、説明する。
【００２６】
１．ＤＣ−ＤＣコンバータの構成
図１に示すＤＣ−ＤＣコンバータ１は、スイッチ素子（出力トランジスタ）であるＰＭＯＳ出力トランジスタＭ１と整流素子であるダイオードＤ１とを用いる降圧型のＤＣ−ＤＣコンバータである。ＤＣ−ＤＣコンバータ１は、主として、出力回路９、ＤＣ−ＤＣコンバータ制御回路１０、及び電流制限回路１１により構成される。ＤＣ−ＤＣコンバータ制御回路１０は、電流モード制御型のものである。なお、図１に示すように、ＰＭＯＳ出力トランジスタＭ１は、ＰＭＯＳトランジスタのハイ・サイド・スイッチ素子である。
【００２７】
１．１．出力回路の構成
出力回路９はＤＣ−ＤＣコンバータ１の出力電圧を出力する回路であり、電源Ｖｉｎ、ＰＭＯＳ出力トランジスタＭ１、ダイオードＤ１、インダクタ４、及び、第１のキャパシタ６を含む。電源Ｖｉｎの端子はＰＭＯＳ出力トランジスタＭ１のソースに接続されている。ＰＭＯＳ出力トランジスタＭ１のドレインはダイオードＤ１のカソードに接続されている。ダイオードＤ１のアノードは接地に接続されている。更に、ＰＭＯＳ出力トランジスタＭ１のドレインとダイオードＤ１のカソードとが接続されるノードにはインダクタ４の一端が接続され、インダクタ４の他端は出力電圧Ｖｏｕｔの端子に接続される。また、インダクタ４の他端と接地との間には第１のキャパシタ６が設けられている。
【００２８】
ＰＭＯＳ出力トランジスタＭ１がオンであるとき、インダクタ４には電流が流れる。インダクタ４に流れる電流が増加すると、電源Ｖｉｎの電圧と出力電圧Ｖｏｕｔとの電位差に相当するエネルギがインダクタ４及び第１のキャパシタ６に蓄積される。後で説明する、ＰＭＯＳ出力トランジスタＭ１がオフの状態であるときには、インダクタ４及び第１のキャパシタ６に蓄積されたエネルギによる電流がダイオードＤ１を介して出力Ｖｏｕｔに供給され、これによりＤＣ−ＤＣコンバータ１は継続して出力を行う。
【００２９】
１．２．ＤＣ−ＤＣコンバータ制御回路の構成
ＤＣ−ＤＣコンバータ制御回路１０は、スイッチ素子であるＰＭＯＳ出力トランジスタＭ１のスイッチを行う駆動信号を制御する回路であり、ドライバ制御回路１４、スロープ生成回路１６、ＲＳフリップフロップ８、発振器１２、インバータ２４、ノア回路２２、ＰＷＭコンパレータ１８、オペアンプ（誤差増幅器）２０、電圧源２６、抵抗２８、及び、第２のキャパシタ３０を含む。
【００３０】
オペアンプ（誤差増幅器）２０の反転入力端子には、出力回路９の出力電圧Ｖｏｕｔが帰還電圧として入力される。オペアンプ（誤差増幅器）２０の非反転入力端子には、電源源２６による定電圧が入力される。オペアンプ（誤差増幅器）２０は、電源源２６による定電圧と出力回路９の出力電圧（帰還電圧）Ｖｏｕｔとの差を増幅して出力する。オペアンプ（誤差増幅器）２０の出力電圧は、抵抗２８及び第２のキャパシタ３０により構成される位相補償回路による位相補償を介して、ＰＷＭコンパレータ１８の反転入力端子に入力される。
【００３１】
スロープ生成回路１６は、ＰＭＯＳ出力トランジスタＭ１のドレイン、ダイオードＤ１のカソード、及び、インダクタ４の一端が接続されるノードＮ１からの出力信号を入力する。スロープ生成回路１６は、スロープ波（鋸波）を生成するスロープ生成部（図示せず）を有しており、上記のインダクタ４の一端が接続されるノードＮ１からの出力信号に対して、スロープ生成部により生成された固定スロープを重畳する。なお、スロープ生成回路１６は、ＰＷＭコンパレータのオンデューティ比が５０％以上のときに発生する、いわゆるサブハーモニック発振を防止するために設けられている。スロープ生成回路１６からの出力信号は、ＰＷＭコンパレータ１８の非反転入力端子に入力される。
【００３２】
ＰＷＭコンパレータ１８は、スロープ生成回路１６からの出力信号（電圧）が、オペアンプ（誤差増幅器）２０の出力信号（電圧）よりも高いとき、Ｈ信号を出力し、スロープ生成回路１６からの出力信号（電圧）が、オペアンプ（誤差増幅器）２０の出力信号（電圧）よりも低いとき、Ｌ信号を出力する。ここで、スロープ生成回路１６は周期的なスロープ波（鋸波）を出力する。一方、（上記位相補償回路の作用も受ける）オペアンプ（誤差増幅器）２０はほぼ一定の電圧を出力する。よって、スロープ生成回路１６の出力する周期的なスロープ波が、オペアンプ（誤差増幅器）２０の出力するほぼ一定の電圧よりも、周期的に高くなるときに、ＰＷＭコンパレータ１８はＨ信号を出力する。
【００３３】
ＰＷＭコンパレータ１の出力信号は、ノア回路２２の一方の入力端子に入力するように構成されている。従って、ＰＷＭコンパレータ１８の出力するＨ信号は、ノア回路２２及びインバータ２４を経由して、ＲＳフリップフロップ８のリセット端子Ｒにリセット信号として入力される。これを受けて、リセットされたＲＳフリップフロップ８のＱ出力にオフ信号が出力される。ドライバ制御回路１４は、ＲＳフリップフロップ８のＱ出力を入力して、ＰＭＯＳ出力トランジスタＭ１のスイッチングに係る駆動信号を出力するように構成されている。よって、リセットされたＲＳフリップフロップ８のＱ出力のオフ信号を受けたドライバ制御回路１４は、即座にＬ信号を出力してＰＭＯＳ出力トランジスタＭ１をオフさせる。
【００３４】
従って、スロープ生成回路１６の出力する周期的なスロープ波が、ほぼ一定の電圧（即ち、オペアンプ２０の出力するほぼ一定の電圧）よりも周期的に高くなるとき、ＰＭＯＳ出力トランジスタＭ１がオフされることになる。このことにより、前述のサブハーモニック発振が防止される。
【００３５】
ＲＳフリップフロップ８のセット端子Ｓには、発振器１２のセットパルスが入力するように構成されている。リセットされたＲＳフリップフロップ８は、発振器１２のセットパルスにより再びセットされ、これによりＲＳフリップフロップ８のＱ出力にオン信号が出力される。ＲＳフリップフロップ８のＱ出力のオン信号を受けたドライバ制御回路１４は、即座にＨ信号を出力してＰＭＯＳ出力トランジスタＭ１をオンさせる。このように、ＲＳフリップフロップ８においては、ＰＷＭコンパレータ１８の出力するＨ信号によるリセットと、発振器１２のセットパルスによるセットとが、繰り返される。
【００３６】
更に、ＤＣ−ＤＣコンバータ制御回路１０のノア回路２２のもう一方の入力端子には、以下で説明する、電流制限回路１１の比較器２の出力信号が入力するように構成されている。
【００３７】
１．３．電流制限回路の構成
電流制限回路１１は、スイッチ素子であるＰＭＯＳ出力トランジスタＭ１に流れる電流が所定値以上となったことを検出すると、ＰＭＯＳ出力トランジスタＭ１をオフさせる信号をＤＣ−ＤＣコンバータ制御回路１０（のノア回路２２のもう一方の入力端子）に出力する回路であり、電源Ｖｉｎ、比較器２、ＰＭＯＳ基準トランジスタＭ３、及び、定電流源Ｉ１で構成されている。
【００３８】
本実施形態では、ＰＭＯＳ基準トランジスタＭ３は、ＰＭＯＳ出力トランジスタＭ１と半導体構造が同一のものであり、ＰＭＯＳ出力トランジスタＭ１と素子サイズが異なる。ＰＭＯＳ出力トランジスタＭ１の方が、ＰＭＯＳ基準トランジスタＭ３よりも素子サイズが大きい。
【００３９】
電源Ｖｉｎの端子はＰＭＯＳ基準トランジスタＭ３のソースに繋がっている。ＰＭＯＳ基準トランジスタＭ３のドレインは定電流源Ｉ１の一方の端子に繋がり、定電流源Ｉ１のもう一方の端子は接地に繋がっている。ＰＭＯＳ基準トランジスタＭ３のゲートには、接地電位の反転が繋げられている。即ち、スイッチ素子としてのＰＭＯＳ基準トランジスタＭ３がオンとなるようにゲートはバイアスされている。
【００４０】
比較器２の反転出力端子にはＰＭＯＳ出力トランジスタのドレイン出力が入力するように、比較器２の非反転入力端子にはＰＭＯＳ基準トランジスタＭ３のドレイン出力が入力するように、それぞれ、接続されている。比較器２の出力信号は、ＤＣ−ＤＣコンバータ制御回路１０のノア回路２２の一方の入力端子に入力するように構成されている。
【００４１】
２．本実施形態に係る電流制限回路の動作
第１の実施形態に係る電流制限回路１０の動作、及び、それに関連するＤＣ−ＤＣコンバータ１の動作について述べる。
【００４２】
電源Ｖｉｎの電圧を「Ｖｉｎ」で表し、更に、スイッチ素子であるＰＭＯＳ出力トランジスタＭ１に流れる電流をＩｏｕｔとし、ＰＭＯＳ出力トランジスタＭ１のオン抵抗をＲｏｎ１とすると、ＰＭＯＳ出力トランジスタＭ１のドレインに繋がるノードＮ１の電位Ｖｓｅｎは、以下の式[数７]で表される。この電位Ｖｓｅｎが、比較器２の反転入力端子の入力信号（電圧）となる。
[数７]  
Ｖｓｅｎ＝Ｖｉｎ−Ｒｏｎ１×Ｉｏｕｔ
【００４３】
また、ＰＭＯＳ基準トランジスタＭ３のオン抵抗をＲｏｎ３とすると、ＰＭＯＳ基準トランジスタＭ３に定電流源Ｉ１の定電流Ｉｒｅｆが流れることにより、ＰＭＯＳ基準トランジスタＭ３のドレインに繋がるノードＮ２の電位Ｖｒｅｆは、以下の[数８]で表される。この電位Ｖｒｅｆが、比較器２の非反転入力端子の入力信号（電圧）となる。
[数８]  
Ｖｒｅｆ＝Ｖｉｎ−Ｉｒｅｆ×Ｒｏｎ３
【００４４】
よって、比較器２は、Ｖｓｅｎ＞Ｖｒｅｆのときは、出力信号ＶｌｉｍにＬ信号を出力し、Ｖｓｅｎ≦Ｖｒｅｆのときは、出力信号ＶｌｉｍにＨ信号を出力する。この出力信号Ｖｌｉｍは、ＤＣ−ＤＣコンバータ制御回路１０のノア回路２４の一方の入力端子に入力されている。ここで、出力信号ＶｌｉｍがＨ信号になると、該Ｈ信号は、ノア回路２２及びインバータ８を通過して、ＲＳフリップフロップ８のリセット端子Ｒにリセット信号として入力される。これを受けて、リセットされたＲＳフリップフロップ８のＱ出力にオフ信号が出力される。ドライバ制御回路１４は、ＲＳフリップフロップ８のＱ出力を入力して、ＰＭＯＳ出力トランジスタＭ１のスイッチングに係る駆動信号を出力するように構成されている。よって、リセットされたＲＳフリップフロップ８のＱ出力のオフ信号を受けたドライバ制御回路１４は、即座にＬ信号を出力してＰＭＯＳ出力トランジスタＭ１をオフさせる。
【００４５】
発振器１２から次のセットパルスがＲＳフリップフロップ８のセット端子Ｓに入力されるまでの間、ＰＭＯＳ出力トランジスタＭ１はオフとなる。従って、ＤＣ−ＤＣコンバータ制御回路１０は、ＲＳフリップフロップ８において、ＰＷＭコンパレータ１８の出力するＨ信号、及び、比較器２の出力する出力信号ＶｌｉｍのＨ信号によるリセットと、発振器１２のセットパルスによるセットとが、繰り返されることになる。
【００４６】
ここで、Ｖｓｅｎ＝ＶｒｅｆとなるときにＰＭＯＳ出力トランジスタＭ１が流す電流をＩｌｉｍとすると、[数７]及び[数８]により、Ｉｌｉｍは以下の式[数９]で表される。
[数９]
Ｉｌｉｍ＝Ｉｒｅｆ×Ｒｏｎ３／Ｒｏｎ１
【００４７】
ＰＭＯＳ出力トランジスタＭ１とＰＭＯＳ基準トランジスタＭ３とは半導体構造が同一の素子であるので、製造プロセスの変動や温度の変動があっても、「Ｒｏｎ３／Ｒｏｎ１」の値は一定となる。また、ＰＭＯＳ出力トランジスタＭ１がオンしているときのゲート−ソース電圧と、ＰＭＯＳ基準トランジスタＭ３のゲート−ソース電圧とは、いずれも「Ｖｉｎ」となるため、このことからも「Ｒｏｎ３／Ｒｏｎ１」の値は一定となる。従って、ＰＭＯＳ出力トランジスタＭ１とＰＭＯＳ基準トランジスタＭ３のサイズ比が「Ｎ：１」（Ｎは１より大きい数）であるとすると、電流Ｉｌｉｍは以下の式[１０]で表される。
[数１０]
Ｉｌｉｍ＝Ｉｒｅｆ×Ｎ
【００４８】
よって、定電流Ｉｒｅｆとサイズ比Ｎとを調整することにより、電流Ｉｌｉｍを適宜調整できる。このことにより、ＰＭＯＳ出力トランジスタＭ１が流す電流が所定の電流値以上となった場合にＰＭＯＳ出力トランジスタＭ１をオフさせる条件を、適切なものにすることができる。
【００４９】
つまり、定電流Ｉｒｅｆは、電源電圧の変動や温度の変動に依らず一定となるように設計することができ、製造プロセスの変動に対してもトリミングによる調整などによって一定とすることができる。また、サイズ比Ｎは、ＰＭＯＳ出力トランジスタＭ１とＰＭＯＳ基準トランジスタＭ３のレイアウトを工夫することによって、そのばらつきを小さくすることができる。よって、本実施形態では、電源電圧、温度、及び製造プロセスにおいて変動が生じても、制限電流値Ｉｌｉｍを変動しないように構成できる。
【００５０】
また、本実施形態では、ＰＭＯＳ出力トランジスタＭ１のソース−ドレイン間の電位差が監視されているので、ＰＭＯＳセンストランジスタとセンス抵抗を用いてセンス抵抗の両端に生じる電位差を監視する従来技術の電流制御回路（図２参照）に比べて、電位差の絶対値は大きくなる。従って、本実施形態では、ノイズ耐性が向上すると共に、比較器のオフセット電圧のばらつきの影響を受けにくくなるため、制限電流値のばらつきを低減できる。
【００５１】
３．まとめ
本実施形態に係る電流制限回路１１では、ＰＭＯＳ出力トランジスタＭ１と半導体構造が同一のＰＭＯＳ基準トランジスタＭ３を用いて、基準の電位Ｖｒｅｆを生成する。このような電流制限回路１１を設けることにより、電源電圧、温度、及び、製造プロセスに変動が生じてもスイッチ素子が流す電流に対して高精度で制限を掛けることができる。また、スイッチ素子（ＰＭＯＳ出力トランジスタＭ１）の両端に生じる電位差を監視しているため、ノイズ耐性が高く、比較器のオフセット電圧のばらつきの影響を受けにくい。
【００５２】
[その他の実施形態]
本発明は、前述の第１の実施形態のみに限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能である。
【００５３】
前述の第１の実施形態は、ＰＭＯＳトランジスタのハイ・サイド・スイッチ素子に対する電流制限回路であるが、本発明は、ＮＭＯＳトランジスタのハイ・サイド・スイッチ素子の場合やＮＭＯＳトランジスタのロー・サイド・スイッチ素子に対しても、同様に適用できる。また、本発明は、ＭＯＳトランジスタではなく、バイポーラ・トランジスタにも同様に適用できる。すなわち、本発明は、様々なスイッチ素子に対する電流制限回路に広く適用可能である。
【符号の説明】
【００５４】
１、１０１、２０１・・・ＤＣ−ＤＣコンバータ、２・・・比較器、４・・・インダクタ、６・・・第１のキャパシタ、８・・・ＲＳフリップフロップ、９・・・出力回路、１０・・・ＤＣ−ＤＣコンバータ制御回路、１１・・・電流制御回路、１２・・・発振器、１４・・・ドライバ制御回路、１６・・・スロープ生成回路、１８・・・ＰＷＭコンパレータ、２０・・・オペアンプ（誤差増幅器）、２２・・・ノア回路、２４・・・インバータ、２６・・・電圧源、２８・・・抵抗、３０・・・第２のキャパシタ。
【先行技術文献】
【特許文献】
【００５５】
本願発明の先行技術文献として、以下のものが挙げられる。
【特許文献１】特開２０１０−２３９８３２号公報
【特許文献２】特開２０１０−０６６９８４号公報
【図１】
2013062986.tif 000003
【図２】
2013062986.tif 000004
【図３】
2013062986.tif 000005