(57)【要約】【課題】出力信号の信号レベルの切り替え速度の向上と省電力化とを併せて実現することができる比較器及び半導体装置を提供する。【解決手段】電流調整回路１８における導通路を閉鎖することによって分流路１９を閉鎖した状態で比較対象電圧の大きさが解除電圧に相当する大きさに達してから閉鎖電圧に相当する大きさに達するまでの間、比較対象電圧が印加されることにより電流調整回路１８における導通路を閉鎖することで定電流回路１２によって生成される電流を増大するように制御する。【選択図】図１
2013219521.tif 000002
【特許請求の範囲】
【請求項１】
所定の大きさの電流を生成する電流生成手段と、
前記電流生成手段によって生成された電流を分流する分流路と、
前記電流生成手段によって生成された電流が供給されることにより駆動し、印加された比較対象電圧の大きさが基準電圧の大きさに達したときに出力レベルを切り替える出力切替手段と、
前記分流路に挿入され、かつ前記分流路を導通可能な導通路を有し、前記導通路を閉鎖する大きさの閉鎖電圧に相当する大きさの前記比較対象電圧が印加されることにより前記導通路を閉鎖すると共に該導通路の閉鎖を解除する大きさの解除電圧に相当する大きさの前記比較対象電圧が印加されることにより前記導通路の閉鎖を解除することで前記分流路に流れる電流を制御する制御手段であって、前記導通路を閉鎖することによって前記分流路を閉鎖した状態で前記比較対象電圧の大きさが前記解除電圧に相当する大きさに達してから前記閉鎖電圧に相当する大きさに達するまでの間、前記比較対象電圧が印加されることにより前記導通路の閉鎖を解除することで前記電流生成手段によって生成される電流を増大するように制御する制御手段と、
を含む比較器。
【請求項２】
前記制御手段は、前記分流路に直列に挿入されることで前記導通路を形成する一対のスイッチング素子を有し、前記一対のスイッチング素子を相反するスイッチング状態にすることによって前記分流路を閉鎖した状態で前記比較対象電圧の大きさが前記解除電圧に相当する大きさに達してから前記閉鎖電圧に相当する大きさに達するまでの間に、前記一対のスイッチング素子の各々を互いのスイッチング動作の期間が重なるように他の相反するスイッチング状態にスイッチングすることで前記電流生成手段によって生成される電流を増大するように制御する請求項１に記載の比較器。
【請求項３】
前記制御手段は、前記分流路に直列に挿入されることで前記導通路を形成する一対のスイッチング素子を有し、前記一対のスイッチング素子を相反するスイッチング状態にすることによって前記分流路を閉鎖した状態で前記比較対象電圧の大きさが前記解除電圧に相当する大きさに達してから前記閉鎖電圧に相当する大きさに達するまでの間に、前記一対のスイッチング素子が共にオンされる期間が生じるように他の相反するスイッチング状態にスイッチングすることで前記電流生成手段によって生成される電流を増大するように制御する請求項１に記載の比較器。
【請求項４】
前記一対のスイッチング素子の一方のスイッチング動作の開始時を他方のスイッチング動作の開始時よりも遅延させることにより前記一対のスイッチング素子を共に導通する期間を生じさせる請求項３に記載の比較器。
【請求項５】
前記制御手段は、更に、印加された前記比較対象電圧の大きさが前記基準電圧に相当する大きさに達したときに前記分流路に流れる電流が最大になるように前記一対のスイッチング素子をスイッチング制御する請求項２〜請求項４の何れか１項に記載の比較器。
【請求項６】
前記制御手段は、更に、各々の大きさが前記基準電圧の大きさと印加された前記比較対象電圧の大きさとの差に対応して相反するように増減する一対の制御用電圧を生成する差動回路を有し、
前記一対のスイッチング素子の一方に前記差動回路によって前記閉鎖電圧に相当する大きさの前記一対の制御用電圧の一方が印加されると共に前記一対のスイッチング素子の他方に前記差動回路によって前記閉鎖電圧に相当する大きさの前記一対の制御用電圧の他方が印加されることにより前記一対のスイッチング素子を前記相反するスイッチング状態にし、
前記一対のスイッチング素子の一方に前記差動回路によって前記解除電圧に相当する大きさの前記一対の制御用電圧の一方が印加されると共に前記一対のスイッチング素子の他方に前記差動回路によって前記解除電圧に相当する大きさの前記一対の制御用電圧の他方が印加されることにより前記一対のスイッチング素子の各々を導通状態にし、
前記一対のスイッチング素子の各々を導通状態にしてから前記一対のスイッチング素子の一方に前記差動回路によって前記閉鎖電圧に相当する大きさの前記一対の制御用電圧の一方が印加されると共に前記一対のスイッチング素子の他方に前記差動回路によって前記閉鎖電圧に相当する大きさの前記一対の制御用電圧の他方が印加されることにより前記一対のスイッチング素子を前記他の相反するスイッチング状態にする請求項２〜請求項５の何れか１項に記載の比較器。
【請求項７】
前記差動回路は、各々異なる導電型のスイッチング素子が直列に接続された２組の直列回路であって、一方が前記一対の制御用電圧の一方を生成し、他方が前記一対の制御用電圧の他方を生成する２組の直列回路を有する請求項６に記載の比較器。
【請求項８】
前記差動回路は、前記電流生成手段によって生成された電流が供給されることにより駆動する請求項６又は請求項７に記載の比較器。
【請求項９】
前記差動回路をヒステリシスコンパレータとした請求項６〜請求項８の何れか１項に記載の比較器。
【請求項１０】
前記差動回路にオフセット用の負荷を挿入した請求項６〜請求項９の何れか１項に記載の比較器。
【請求項１１】
前記電源生成手段を定電流源とし、
前記定電流源と前記一対のスイッチング素子とを並列接続した請求項２〜請求項１０の何れか１項に記載の比較器。
【請求項１２】
前記出力切替手段にオフセット用の負荷を挿入した請求項１〜請求項１１の何れか１項に記載の比較器。
【請求項１３】
前記電源生成手段によって生成された電流を所定のカレントミラー比に基づいて前記出力切替手段及び前記制御手段に供給するカレントミラー回路を更に含む請求項１〜請求項１２の何れか１項に記載の比較器。
【請求項１４】
前記出力レベルが切り替えられた後、前記比較対象電圧の大きさが前記基準電圧の大きさに達しない間、現時点の前記出力レベルを維持する維持回路を更に含む請求項１〜請求項１３の何れか１項に記載の比較器。
【請求項１５】
請求項１〜請求項１４の何れか１項に記載の比較器を１チップ化した半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、比較器及び半導体装置に関する。
【背景技術】
【０００２】
特許文献１には、半導体装置に含まれるコンパレータの動作速度の向上又は省電力化を図る技術が開示されている。この技術に係る具体的な回路構成が図２１に示されている。
【０００３】
図２１に示すコンパレータ１００は、カレントミラー回路１０２、差動回路１０４及びバイアス増強回路１０６を含んで構成されている。カレントミラー回路１０２は複数のＰチャネル型ＭＯＳ電界効果トランジスタ（以下、「ＰＭＯＳトランジスタ」という。）１０２Ａ，１０２Ｂ，１０２Ｃを備えており、ＰＭＯＳトランジスタ１０２Ａ，１０２Ｂ，１０２Ｃの各々にはカレントミラー比に応じた定電流が流れる。
【０００４】
差動回路１０４は互いに対を成す２組のＰＭＯＳトランジスタ１０４Ａ，１０４Ｂ及びＮチャネル型ＭＯＳ電界効果トランジスタ（以下、「ＮＭＯＳトランジスタ」という。）１０４Ｃ，１０４Ｄを含んで構成されている。差動回路１０４には入力信号ＩＮが入力され、入力された入力信号ＩＮによる電圧が、基準端子Ａに印加された基準電圧ＶＲの大きさを上回ると、出力端子から出力される出力信号ＯＵＴの信号レベルがローレベルとなる。一方、入力信号ＩＮによる電圧が基準電圧ＶＲの大きさを下回ると、出力信号ＯＵＴの信号レベルがハイレベルとなる。
【０００５】
バイアス増強回路１０６は、コンパレータ１００の動作速度の向上又は省電力化に寄与するものである。図２２にはバイアス増強回路１０６の具体的な回路構成が示されている。図２２に示す基準端子Ｂには基準電圧ＶＲよりも大きさが小さな電圧である基準電圧ＶＣが印加される。図２３の上段のグラフに示す入力信号ＩＮが入力端子に入力され、入力された入力信号ＩＮによる電圧が基準電圧ＶＣの大きさを上回ると、図２２及び図２３の中段のグラフに示すようにドレイン電流ＩＤが流れる。これにより、図２１、図２２及び図２３の下段のグラフに示すようにバイアス増強電流ＩＢが図２１に示す差動回路に駆動用電流として供給される。
【０００６】
このように、事前に基準電圧ＶＣを設定しておくことで、図２１に示す差動回路１０４の駆動用電流を、入力信号ＩＮによる電圧が基準電圧ＶＲの大きさに達する前に出力信号ＯＵＴの信号レベルの切り替えに要する最適電流値に到達させることができ、入力信号ＩＮが入力されてから出力信号ＯＵＴの信号レベルが切り替えられるまでの時間を短くすることができる。また、図２１に示すコンパレータ１００では、出力信号ＯＵＴの信号レベルの切り替え後は入力信号ＩＮによる電圧の低下に伴って図２１に示す差動回路１０４の駆動用電流を低下させることにより省電力化を図るようにしている。
【０００７】
また、特許文献１では、更なる省電力化を図るべく、図２４に示すコンパレータ１０１が提案されている。図２４に示すコンパレータ１０１は、図２２に示すコンパレータ１００に比べ、バイアス増強回路１０６に代えてバイアス増強回路１０８を適用した点が異なっている。図２４に示すバイアス増強回路１０８の具体的な構成が図２５に示されている。図２５に示すバイアス増強回路１０８は、第１フィードバック回路１１０及び第２フィードバック回路を備えており、図２４に示す接続点Ａから出力されるフィードバック信号を第１フィードバック回路１１２に入力し、図２４に示す接続点Ｂから出力されるフィードバック信号を第２フィードバック回路１１２に入力することで、図２４に示す差動回路１０４の反転動作時点近傍のみでバイアス増強電流ＩＢを流すようにしている。つまり、コンパレータ１０１の出力信号ＯＵＴの信号レベルの切り替え動作を検知した時点で図２４に示す差動回路１０４の駆動用電流を増加させてコンパレータ１０１の動作速度の向上を図ると共に、入力信号ＩＮによる電圧の低下を待たずに図２４に示す差動回路１０４の駆動用電流を低下させて省電力化を図るようにしている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００２−２１７６９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、図２２に示すバイアス増強回路１０６は、コンパレータ１００の出力信号ＯＵＴの信号レベルの切り替え後に入力信号ＩＮによる電圧が低下することを前提にした技術であることから、図２１に示す差動回路１０４の駆動用電流を再び低下させるためには入力信号ＩＮによる電圧の低下を待つ必要あるため、その間の消費電流が無駄になってしまう。また、図２５に示すバイアス増強回路１０８は、コンパレータ１０１の出力信号ＯＵＴの信号レベルの切り替え動作を検知して図２４に示す差動回路１０４の駆動用電流を増加させているため、少なくとも切り替え動作の検知を待つ分、コンパレータ１０１の出力信号ＯＵＴの信号レベルの切り替えが遅くなってしまう。このように特許文献１に記載の技術は、出力信号ＯＵＴの信号レベルの切り替え速度の向上と省電力化とを併せて実現することが困難である、という問題点があった。
【００１０】
本発明は上記問題点を解決するために成されたものであり、出力信号の信号レベルの切り替え速度の向上と省電力化とを併せて実現することができる比較器及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、請求項１に記載の比較器を、所定の大きさの電流を生成する電流生成手段と、前記電流生成手段によって生成された電流を分流する分流路と、前記電流生成手段によって生成された電流が供給されることにより駆動し、印加された比較対象電圧の大きさが基準電圧の大きさに達したときに出力レベルを切り替える出力切替手段と、前記分流路に挿入され、かつ前記分流路を導通可能な導通路を有し、前記導通路を閉鎖する大きさの閉鎖電圧に相当する大きさの前記比較対象電圧が印加されることにより前記導通路を閉鎖すると共に該導通路の閉鎖を解除する大きさの解除電圧に相当する大きさの前記比較対象電圧が印加されることにより前記導通路の閉鎖を解除することで前記分流路に流れる電流を制御する制御手段であって、前記導通路を閉鎖することによって前記分流路を閉鎖した状態で前記比較対象電圧の大きさが前記解除電圧に相当する大きさに達してから前記閉鎖電圧に相当する大きさに達するまでの間、前記比較対象電圧が印加されることにより前記導通路の閉鎖を解除することで前記電流生成手段によって生成される電流を増大するように制御する制御手段と、を含んで構成した。
【００１２】
上記目的を達成するために、請求項１５に記載の半導体装置を、請求項１〜請求項１４の何れか１項に記載の比較器を１チップ化したものとした。
【発明の効果】
【００１３】
本発明によれば、出力信号の信号レベルの切り替え速度の向上と省電力化とを併せて実現することができる、という効果が得られる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態に係るコンパレータの構成の一例を示す回路図である。
【図２】実施の形態に係るコンパレータの特性を示す特性図である。
【図３】実施の形態に係る電流調整回路に含まれる一対のＮＭＯＳトランジスタのスイッチングの状態遷移の一例を示す状態遷移図である。
【図４】実施の形態に係るコンパレータにおける電流の流れの一例を示す模式図である。
【図５】実施の形態に係る電流調整回路に含まれる一対のＮＭＯＳトランジスタのスイッチングの状態遷移の他の一例を示す状態遷移図である。
【図６】実施の形態に係るコンパレータに交流が供給された場合のコンパレータの特性を示す特性図である。
【図７】実施の形態に係るコンパレータの他の形態例（その１）を示す回路図である。
【図８】図７に示すコンパレータの特性を示す特性図である。
【図９】実施の形態に係るコンパレータの他の形態例（その２）を示す回路図である。
【図１０】実施の形態に係るコンパレータの他の形態例（その３）を示す回路図である。
【図１１】図１０に示すコンパレータの特性を示す特性図である。
【図１２】実施の形態に係るコンパレータの他の形態例（その４）を示す回路図である。
【図１３】実施の形態に係るコンパレータの他の形態例（その５）を示す回路図である。
【図１４】実施の形態に係るコンパレータの他の形態例（その６）を示す回路図である。
【図１５】実施の形態に係るコンパレータの他の形態例（その７）を示す回路図である。
【図１６】図１５に示すコンパレータに挿入される回路の一例を示す回路図である。
【図１７】実施の形態に係るコンパレータの他の形態例（その８）を示す回路図である。
【図１８】実施の形態に係るコンパレータの他の形態例（その９）を示す回路図である。
【図１９】実施の形態に係るコンパレータの他の形態例（その１０）を示す回路図である。
【図２０】実施の形態に係るコンパレータの他の形態例（その１１）を示す回路図である。
【図２１】従来のコンパレータの構成の一例を示す回路図である。
【図２２】図２１に示すコンパレータに含まれるバイアス増強回路の構成の一例を示す回路図である。
【図２３】図２１に示すコンパレータの特性を示す特性図である。
【図２４】従来のコンパレータの構成の一例を示す回路図である。
【図２５】図２４に示すコンパレータに含まれるバイアス増強回路の構成の一例を示す回路図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照して、本発明を実施するための形態例について詳細に説明する。
【００１６】
図１は、本実施の形態に係るコンパレータ１０の構成の一例を示す回路図である。図１に示すように、コンパレータ１０は、高電圧線ＶＤＤ、低電圧線ＶＳＳ、定電流回路１２、カレントミラー回路１４、出力切替回路１６、電流調整回路１８、分流路１９、調整時期設定回路２０及び出力回路２２を含んで構成されており、これらが１チップ化された半導体装置とされている。
【００１７】
高電圧線ＶＤＤは、コンパレータ１０を構成している回路素子（以下、単に「回路素子」という。）に対して高電圧（ここでは一例として３Ｖ）を印加し、低電圧線ＶＳＳは、回路素子に対して低電圧（ここでは一例として０Ｖ）を回路素子に対して印加する。
【００１８】
定電流回路１２は、所定の大きさの電流を生成し、生成した電流を回路素子に対して供給するための回路であり、定電流源１２ａ及びＮＭＯＳトランジスタ１２ｂ，１２ｃを含んで構成されている。定電流源１２ａは正極端子及び負極端子を有している。定電流源１２ａの正極端子は高電圧線ＶＤＤに接続されており、定電流源１２ａの負極端子はＮＭＯＳトランジスタ１２ｂのドレインに接続されている。ＮＭＯＳトランジスタ１２ｂにおいて、ドレインはゲートに接続されており、ソースは低電圧線ＶＳＳに接続されている。ＮＭＯＳトランジスタ１２ｂにおいて、バックゲートはソースに接続されている。ＮＭＯＳトランジスタ１２ｃにおいて、ソースは低電圧線ＶＳＳに接続されており、バックゲートはソースに接続されている。また、定電流回路１２は、カレントミラー回路１４に接続されている。従って、定電流回路１２は、所定の大きさの電流を生成し、生成した電流をカレントミラー回路１４に供給することができる。
【００１９】
カレントミラー回路１４は、ＰＭＯＳトランジスタ１４ａ，１４ｂ，１４ｃを含んで構成されている。ＰＭＯＳトランジスタ１４ａ，１４ｂ，１４ｃの各ソースは高電圧線ＶＤＤに接続されている。ＰＭＯＳトランジスタ１４ａ，１４ｂ，１４ｃの各ゲートは相互に接続されている。ＰＭＯＳトランジスタ１４ａ，１４ｂ，１４ｃの各々において、バックゲートはソースに接続されている。ＰＭＯＳトランジスタ１４ａにおいて、ゲートはドレインに接続されている。また、ＰＭＯＳトランジスタ１４ａにおいて、ドレインは定電流回路１２に含まれるＮＭＯＳトランジスタ１２Ｃのドレインに接続されており、これによって定電流回路１２とカレントミラー回路１４とが接続される。カレントミラー回路１４は、出力切替回路１６、電流調整回路１８及び調整時期設定回路２０にも接続されている。従って、カレントミラー回路１４は、定電流回路１２から供給された電流を、出力切替回路１６、電流調整回路１８及び調整時期設定回路２０に対してＰＭＯＳトランジスタ１４ａ，１４ｂ，１４ｃの各々のサイズにより定まるカレントミラー比に応じた大きさの電流（以下、「駆動用電流」ともいう。）にして流すことができる。なお、ここで言う「サイズ」とは、ＰＭＯＳトランジスタ又はＮＭＯＳトランジスタに含まれる活性領域の大きさのことであり、例えばゲート長及びゲート幅によって規定される大きさのことを意味する。
【００２０】
出力切替回路１６は、外部からコンパレータ１０に印加される電圧（以下、「入力電圧」という。）ＩＮ１，ＩＮ２の一方を基準電圧、他方をその基準電圧と比較される対象電圧（以下、基準電圧と区別する場合は「比較対象電圧」という。）とし、基準電圧の大きさと比較対象電圧の大きさとの比較結果を示す比較結果信号を出力することにより、コンパレータ１０の出力レベルを切り替える。ここで言う「出力レベルを切り替える」というのは、コンパレータ１０から最終的に出力される出力信号ＯＵＴの信号レベルを切り替えることを意味する。
【００２１】
出力切替回路１６は、いわゆる差動回路であり、ＰＭＯＳトランジスタ１６ａ，１６ｂ及びＮＭＯＳトランジスタ１６ｃ，１６ｄを含んで構成されている。ＰＭＯＳトランジスタ１６ａ，１６ｂの各々において、バックゲートはカレントミラー回路１４に含まれるＰＭＯＳトランジスタ１４ｃのバックゲートに接続されており、ソースはＰＭＯＳトランジスタ１４ｃのドレインに接続されている。ＰＭＯＳトランジスタ１６ａのゲートは、入力電圧ＩＮ１が印加される反転入力端子２４に接続されている。ＰＭＯＳトランジスタ１６ｂのゲートは、入力電圧ＩＮ２が印加される非反転入力端子２６に接続されている。
【００２２】
ＮＭＯＳトランジスタ１６ｃ，１６ｄにおいて、各ゲートは相互に接続されており、各ソースは低電圧線ＶＳＳに接続されている。ＮＭＯＳトランジスタ１６ｃにおいて、バックゲートはソースに接続されている。また、ＮＭＯＳトランジスタ１６ｃにおいて、ドレインはゲートに接続されており、かつＰＭＯＳトランジスタ１６ａのドレインに接続されている。ＮＭＯＳトランジスタ１６ｄにおいて、バックゲートはソースに接続されており、ドレインはＰＭＯＳトランジスタ１６ｂのドレインに接続されている。
【００２３】
また、出力切替回路１６に含まれるＰＭＯＳトランジスタ１６ａ，１６ｂの各ドレインは出力回路２２に接続されている。従って、出力切替回路１６は、比較結果信号を出力回路２２に出力することができる。
【００２４】
分流路１９は、定電圧回路１２によって生成された電流を分流する電流路である。分流路１９の一端はカレントミラー回路１４に含まれるＰＭＯＳトランジスタ１４ａのドレインに接続されており、分流路１９の他端は低電圧線ＶＳＳに接続されている。従って、分流路１９は、カレントミラー回路１４のＰＭＯＳトランジスタ１４ａを経由して流れる電流（定電圧回路１２によって生成された電流）を分流することができる。
【００２５】
電流調整回路１８は、カレントミラー回路１４に流す電流を調整するための回路である。電流調整回路１８は、分流路１９に挿入されており、ＮＭＯＳトランジスタ１８ａ，１８ｂを含んで構成されている。ＮＭＯＳトランジスタ１８ａ，１８ｂは分流路１９を導通可能にする導通路を形成するように直列に接続されている。
【００２６】
ＮＭＯＳトランジスタ１８ａ，１８ｂの各バックゲートはＮＭＯＳトランジスタ１８ｂのソースに接続されている。ＮＭＯＳトランジスタ１８ａのソースはＮＭＯＳトランジスタ１８ｂのドレインに接続されている。ＮＭＯＳトランジスタ１８ａのドレインはカレントミラー回路１４に含まれるＰＭＯＳトランジスタ１４ａのドレインに接続されている。ＮＭＯＳトランジスタ１８ｂのソースは低電圧線ＶＳＳに接続されている。また、ＮＭＯＳトランジスタ１８ａ，１８ｂの各ゲートは調整時期設定回路２０に接続されている。従って、電流調整回路１８は、調整時期設定回路２０によってＮＭＯＳトランジスタ１８ａ，１８ｂの各々のオン及びオフが切り替えられることによりカレントミラー回路１４に流す電流を調整することができる。
【００２７】
調整時期設定回路２０は、カレントミラー回路１４に流す電流を電流調整回路１８で調整する時期を設定するための回路である。調整時期設定回路２０は、いわゆる差動回路であり、基準電圧の大きさと印加された比較対象電圧の大きさとの差に対応して大きさが相反するように増減する一対の制御用電圧を生成する。この一対の制御用電圧は、電流調整回路１８の導通路を閉鎖する大きさの閉鎖電圧、及び導通路の閉鎖を解除する大きさの解除電圧として用いられる。
【００２８】
調整時期設定回路２０は、ＰＭＯＳトランジスタ２０ａ，２０ｂ及びＮＭＯＳトランジスタ２０ｃ，２０ｄを含んで構成されており、２組の直列回路が並列に接続されて構成された回路とされている。すなわち、ＰＭＯＳトランジスタ２０ａ及びＮＭＯＳトランジスタ２０ｃが直列に接続された直列回路とＰＭＯＳトランジスタ２０ｂ及びＮＭＯＳトランジスタ２０ｄが直列に接続された直列回路とが並列に接続されている。
【００２９】
ＰＭＯＳトランジスタ２０ａ，２０ｂの各々において、バックゲートはカレントミラー回路１４に含まれるＰＭＯＳトランジスタ１４ｂのバックゲートに接続されており、ソースはＰＭＯＳトランジスタ１４ｂのドレインに接続されている。
【００３０】
ＮＭＯＳトランジスタ２０ｃ，２０ｄの各々において、バックゲートはソースに接続されており、ゲートはドレインに接続されている。ＮＭＯＳトランジスタ２０ｃにおいて、ドレインはＰＭＯＳトランジスタ２０ａのドレインに接続されており、ソースは低電圧線ＶＳＳに接続されている。ＮＭＯＳトランジスタ２０ｄにおいて、ドレインはＰＭＯＳトランジスタ２０ｂのドレインに接続されており、ソースは低電圧線ＶＳＳに接続されている。
【００３１】
また、ＰＭＯＳトランジスタ２０ａのゲートは非反転入力端子２６に接続されており、ＰＭＯＳトランジスタ２０ｂのゲートは反転入力端子２４に接続されている。そして、ＰＭＯＳトランジスタ２０ａのドレインは電流調整回路１８に含まれるＮＭＯＳトランジスタ１８ｂのゲートに接続されており、ＰＭＯＳトランジスタ２０ｂのドレインは電流調整回路１８に含まれるＮＭＯＳトランジスタ１８ａのゲートに接続されている。
【００３２】
このように構成された調整時期設定回路２０は、電流調整回路１８に含まれるＮＭＯＳトランジスタ１８ａ，１８ｂの一方に閉鎖電圧に相当する大きさの一対の制御用電圧の一方を印加すると共にＮＭＯＳトランジスタ１８ａ，１８ｂの他方に閉鎖電圧に相当する大きさの一対の制御用電圧の他方を印加することによりＮＭＯＳトランジスタ１８ａ，１８ｂを相反するスイッチング状態（例えばＮＭＯＳトランジスタ１８ａをオン、ＮＭＯＳトランジスタ１８ｂをオフ）にする。また、調整時期設定回路２０は、電流調整回路１８に含まれるＮＭＯＳトランジスタ１８ａ，１８ｂの一方に解除電圧に相当する大きさの一対の制御用電圧の一方を印加すると共にＮＭＯＳトランジスタ１８ａ，１８ｂの他方に解除電圧に相当する大きさの一対の制御用電圧の他方を印加することによりＮＭＯＳトランジスタ１８ａ，１８ｂを導通状態にする。このようにＮＭＯＳトランジスタ１８ａ，１８ｂを導通状態にしてから、調整時期設定回路２０は、電流調整回路１８に含まれるＮＭＯＳトランジスタ１８ａ，１８ｂの一方に閉鎖電圧に相当する大きさの一対の制御用電圧の一方を印加すると共にＮＭＯＳトランジスタ１８ａ，１８ｂの他方に閉鎖電圧に相当する大きさの一対の制御用電圧の他方を印加することによりＮＭＯＳトランジスタ１８ａ，１８ｂを他の相反するスイッチング状態（例えばＮＭＯＳトランジスタ１８ａをオフ、ＮＭＯＳトランジスタ１８ｂをオン）にする。
【００３３】
従って、調整時期設定回路２０は、入力電圧ＩＮ１，ＩＮ２に基づいて、電流調整回路１８に含まれるＮＭＯＳトランジスタ１８ａ，１８ｂの各々のオン及びオフの切り替え時期を設定することができ、これによってカレントミラー回路１４に流す電流を電流調整回路１８により調整する時期を設定することができる。
【００３４】
出力回路２２は、出力切替回路１６から出力された比較結果信号の信号レベルに対応する信号レベルの出力信号ＯＵＴを出力する回路であり、カレントミラー回路２８、ＣＭＯＳインバータ３０，３２及びＮＭＯＳトランジスタ２２ａ，２２ｂを含んで構成されている。カレントミラー回路２８は、ＰＭＯＳトランジスタ２８ａ，２８ｂを含んで構成されている。ＰＭＯＳトランジスタ２８ａ，２８ｂの各ソースは高電圧線ＶＤＤに接続されている。ＰＭＯＳトランジスタ２８ａ，２８ｂの各ゲートは相互に接続されている。ＰＭＯＳトランジスタ２８ａ，２８ｂの各々において、バックゲートはソースに接続されている。ＰＭＯＳトランジスタ２８ａにおいて、ゲートはドレインに接続されている。よって、ＰＭＯＳトランジスタ２８ｂのソース及びドレイン間には、ＰＭＯＳトランジスタ２８ａのソース及びドレイン間に流れる電流の大きさに対して予め定められた係数を乗じて得られた大きさの電流が流れることになる。なお、ここで言う「予め定められた係数」とは、ＰＭＯＳトランジスタ２８ａとＰＭＯＳトランジスタ２８ｂとのサイズ比によって一意に定まるカレントミラー比に対応する値を意味する。
【００３５】
ＣＭＯＳインバータ３０は、ＰＭＯＳトランジスタ３０ａ及びＮＭＯＳトランジスタ３０ｂを含んで構成されている。ＰＭＯＳトランジスタ３０ａにおいて、ソースは高電圧線ＶＤＤに接続されており、バックゲートはソースに接続されている。ＮＭＯＳトランジスタ３０ｂにおいて、ソースは低電圧線ＶＳＳに接続されており、バックゲートはソースに接続されている。ＰＭＯＳトランジスタ３０ａ及びＮＭＯＳトランジスタ３０ｂは互いのゲートが接続されており、かつカレントミラー回路２８に含まれるＰＭＯＳトランジスタ２８ｂのドレインに接続されている。また、ＰＭＯＳトランジスタ３０ａ及びＮＭＯＳトランジスタ３０ｂは互いのドレインが接続されている。
【００３６】
ＣＭＯＳインバータ３２は、ＰＭＯＳトランジスタ３２ａ及びＮＭＯＳトランジスタ３２ｂを含んで構成されている。ＰＭＯＳトランジスタ３２ａにおいて、ソースは高電圧線ＶＤＤに接続されており、バックゲートはソースに接続されている。ＮＭＯＳトランジスタ３２ｂにおいて、ソースは低電圧線ＶＳＳに接続されており、バックゲートはソースに接続されている。ＰＭＯＳトランジスタ３２ａ及びＮＭＯＳトランジスタ３２ｂは互いのゲートが接続されており、かつＣＭＯＳインバータ３０に含まれるＰＭＯＳトランジスタ３０ａのドレインに接続されている。また、ＰＭＯＳトランジスタ３２ａ及びＮＭＯＳトランジスタ３２ｂは互いのドレインが接続されており、かつコンパレータ１０の出力端子３４に接続されている。
【００３７】
ＮＭＯＳトランジスタ２２ａにおいて、ソースは低電圧線ＶＳＳに接続されており、ドレインはカレントミラー回路２８に含まれるＰＭＯＳトランジスタ２８ａのドレインに接続されている。また、ＮＭＯＳトランジスタ２２ａにおいて、バックゲートはソースに接続されており、ゲートは出力切替回路１６に含まれるＰＭＯＳトランジスタ１６ａのドレインに接続されている。
【００３８】
ＮＭＯＳトランジスタ２２ｂにおいて、ソースは低電圧線ＶＳＳに接続されており、ドレインはカレントミラー回路２８に含まれるＰＭＯＳトランジスタ２８ｂのドレインに接続されている。また、ＮＭＯＳトランジスタ２２ｂにおいて、バックゲートはソースに接続されており、ゲートは出力切替回路１６に含まれるＰＭＯＳトランジスタ１６ｂのドレインに接続されている。
【００３９】
このように構成された出力回路２２は、信号レベルがローレベル（Ｌレベル）又はハイレベル（Ｈレベル）の出力信号ＯＵＴを出力する。つまり、通常時、信号レベルがＬレベルの出力信号ＯＵＴを出力し、出力切替回路１６から入力された比較結果信号に基づいて、出力信号ＯＵＴの信号レベルをＨレベルに遷移させる。なお、本実施の形態では、出力信号ＯＵＴの通常時の信号レベルをＬレベルとしているが、これに限らず、通常時の信号レベルをＨレベルとしても良い。
【００４０】
ところで、本実施の形態に係るコンパレータ１０では、ＰＭＯＳトランジスタ１６ａ，１６ｂ，２０ａ，２０ｂの閾値電圧が揃うようにＰＭＯＳトランジスタ１６ａ，１６ｂ，２０ａ，２０ｂのサイズが事前に定められており、ＮＭＯＳトランジスタ１６ｃ，１６ｄ，２０ｃ，２０ｄの閾値電圧が揃うようにＮＭＯＳトランジスタ１６ｃ，１６ｄ，２０ｃ，２０ｄのサイズが事前に定められている。また、ＮＭＯＳトランジスタ１８ａ，１８ｂは互いに閾値電圧が相違せず、かつ所定の電圧印加条件下でオンからオフへの遷移速度及びオフからオンへの遷移速度も相違しないようにサイズが事前に定められている。また、ＮＭＯＳトランジスタ１８ａ，１８ｂのサイズは、比較対象電圧が基準電圧の大きさに達したときに出力信号ＯＵＴの信号レベルの遷移途中（一例として遷移過程の中央）で電流調整回路１８に流れる電流の大きさ（ＮＭＯＳトランジスタ１８ａとＮＭＯＳトランジスタ１８ｂとの間に流れる電流の大きさ）が最大となるように事前に定められている。具体的には、一例として図３に示すようにＮＭＯＳトランジスタ１８ａ，１８ｂの一方のオンからオフへの遷移期間と他方のオフからオンへの遷移期間とが重なり、その重なった期間において互いの電流経路の大きさが揃う時期が出力信号ＯＵＴの信号レベルの遷移時期（好ましくは遷移時期の中央）に一致するようにＮＭＯＳトランジスタ１８ａ，１８ｂのサイズを事前に設定しておく。
【００４１】
次に、本実施の形態に係るコンパレータ１０の作用を説明する。なお、以下では、錯綜を回避するために、入力電圧ＩＮ１を基準電圧とし、入力電圧ＩＮ２を比較対象電圧とした場合について図１及び図２を参照しながら説明する。図２は、非反転入力端子２６に直流が供給された場合のコンパレータ１０における電圧及び電流の経時変化を示すグラフである。なお、図２において、「ＶＩＮ」とは、比較対象電圧（ここでは一例として入力電圧ＩＮ２）のことであり、「ＶＲＥＦ」とは、基準電圧（ここでは一例として入力電圧ＩＮ１）のことであり、「ＶＯＵＴ」とは、出力信号ＯＵＴによる電圧のことであり、「ＩＤＤ」とは、カレントミラー回路１４に流れる電流のことである。
【００４２】
入力電圧ＩＮ２が０Ｖのとき、定電流回路１２では所定の大きさの電流が生成される。この電流は、カレントミラー回路１４によって定められたカレントミラー比に応じた大きさに調整されて出力切替回路１６、電流調整回路１８及び調整時期設定回路２０に供給される。また、このとき、入力電圧ＩＮ１は一例として図２に示す所定の大きさに維持されている。よって、ＰＭＯＳトランジスタ２０ｂのソース及びドレイン間の電流経路は所定の大きさに開かれた状態（一例として「オン」と「オフ」の中間の状態）とされる。これにより、ＰＭＯＳトランジスタ２０ｂ及びＮＭＯＳトランジスタ２０ｄのソース及びドレイン間に電流が流れると共に、ＰＭＯＳトランジスタ２０ａ及びＮＭＯＳトランジスタ２０ｃがオンされてＰＭＯＳトランジスタ２０ａ及びＮＭＯＳトランジスタ２０ｃの各々のソース及びドレイン間にはＰＭＯＳトランジスタ２０ｂ及びＮＭＯＳトランジスタ２０ｄの各々のソース及びドレイン間に流れる電流よりも大きな電流が流れる。
【００４３】
このとき、電流調整回路１８のＮＭＯＳトランジスタ１８ｂのゲートには閾値電圧を超える大きさの電圧が印加されてＮＭＯＳトランジスタ１８ｂがオンされる。また、この時点で、ＰＭＯＳトランジスタ２０ｂ及びＮＭＯＳトランジスタ２０ｄの各々のソース及びドレイン間には電流が流れているものの、電流調整回路１８のＮＭＯＳトランジスタ１８ａのゲートには閾値電圧を超える大きさの電圧は印加されないため、ＮＭＯＳトランジスタ１８ａはオフされる。また、この時点で、出力切替回路１６に含まれるＰＭＯＳトランジスタ１６ａ，１６ｂ及びＮＭＯＳトランジスタ１６ｃ，１６ｄも調整時期設定回路２０に含まれるＰＭＯＳトランジスタ２０ａ，２０ｂ及びＮＭＯＳトランジスタ２０ｃ，２０ｄと同様のスイッチング状態となる。すなわち、ＰＭＯＳトランジスタ１６ａはＰＭＯＳトランジスタ２０ｂと同様のスイッチング状態となり、ＰＭＯＳトランジスタ１６ｂはＰＭＯＳトランジスタ２０ａと同様のスイッチング状態となり、ＮＭＯＳトランジスタ１６ｃはＮＭＯＳトランジスタ２０ｄと同様のスイッチング状態となり、ＮＭＯＳトランジスタ１６ｄはＮＭＯＳトランジスタ２０ｃと同様のスイッチング状態となる。
【００４４】
これによって、出力回路２２では、ＮＭＯＳトランジスタ２２ａのゲートに閾値電圧を超える大きさの電圧が印加されずＮＭＯＳトランジスタ２２ａがオフされる。このとき、ＮＭＯＳトランジスタ２２ｂのゲートに閾値電圧を超える大きさの電圧が印加されてＮＭＯＳトランジスタ２２ｂがオンされるので、ＰＭＯＳトランジスタ２８ｂ及びＮＭＯＳトランジスタ２２ｂの各々のソース及びドレイン間には電流が流れる。カレントミラー回路２８に含まれるＰＭＯＳトランジスタ２８ａはオンされるものの、上述したようにＮＭＯＳトランジスタ２２ａがオフされているので、ＰＭＯＳトランジスタ２８ａ及びＮＭＯＳトランジスタ２２ａの各々のソース及びドレイン間には電流が流れない。よって、ＣＭＯＳインバータ３０では、ＰＭＯＳトランジスタ３０ａがオンされると共にＮＭＯＳトランジスタ３０ｂがオフされ、これに応じて、ＣＭＯＳインバータ３２では、ＰＭＯＳトランジスタ３２ａがオフされると共にＮＭＯＳトランジスタ３２ｂがオンされる。この結果、出力端子３４からはＬレベルの出力信号ＯＵＴが出力される。
【００４５】
入力電圧ＩＮ２が一例として図２に示すように上昇すると、調整時期設定回路２０では、ＰＭＯＳトランジスタ２０ｂのスイッチング状態が保持されたままでＰＭＯＳトランジスタ２０ａがオンからオフへと切り替わり始める。すなわち、ＰＭＯＳトランジスタ２０ａのソース及びドレイン間の電流経路が狭窄し始める。よって、ＰＭＯＳトランジスタ２０ａ及びＮＭＯＳトランジスタ２０ｃの各々のソース及びドレイン間を流れる電流が減少し始める。その一方で、ＰＭＯＳトランジスタ２０ｂのスイッチング状態は依然として保持されたままなので、ＰＭＯＳトランジスタ２０ａ及びＮＭＯＳトランジスタ２０ｃの各々のソース及びドレイン間を流れる電流の減少量に対応して、ＰＭＯＳトランジスタ２０ｂ及びＮＭＯＳトランジスタ２０ｄの各々のソース及びドレイン間を流れる電流は増加し始める。
【００４６】
ＰＭＯＳトランジスタ２０ａ及びＮＭＯＳトランジスタ２０ｃの各々のソース及びドレイン間を流れる電流の減少が進むに従って、電流調整回路１８に含まれるＮＭＯＳトランジスタ１８ｂは一例として図３の破線で示すグラフのようにオンからオフへと切り替わり始める。すなわち、ＮＭＯＳトランジスタ１８ｂのソース及びドレイン間の電流経路が狭窄し始める。その一方で、ＰＭＯＳトランジスタ２０ｂ及びＮＭＯＳトランジスタ２０ｄの各々のソース及びドレイン間を流れる電流の増加が進むに従って、電流調整回路１８に含まれるＮＭＯＳトランジスタ１８ａは一例として図３の実線で示すグラフのようにオフからオンへと切り替わり始める。すなわち、ＮＭＯＳトランジスタ１８ａのソース及びドレイン間の電流経路が広がり始める。
【００４７】
このように、一例として図２に示すように比較対象電圧が上昇して、やがて比較対象電圧の大きさが解除電圧に相当する大きさに達することにより、解除電圧に相当する大きさの一対の制御用電圧が調整時期設定回路２０で生成され、一対の制御用電圧の一方が電流調整回路１８に含まれるＮＭＯＳトランジスタ１８ａ，１８ｂの一方のゲートに印加され、一対の制御用電圧の他方がＮＭＯＳトランジスタ１８ａ，１８ｂの他方のゲートに印加される。比較対象電圧が上昇するとこれに対応して一対の制御用電圧の各大きさが相反するように増減するので、ＮＭＯＳトランジスタ１８ｂのオンからオフへの切り替え及びＮＭＯＳトランジスタ１８ａのオフからオンへの切り替えが進行する。ＮＭＯＳトランジスタ１８ｂのオンからオフへの切り替えとＮＭＯＳトランジスタ１８ａのオフからオンへの切り替えとが進むと電流調整回路１８に流れ込む電流が増え、これに伴って定電流回路１２で生成される電流も増大する。そして、このようにＮＭＯＳトランジスタ１８ｂのオンからオフへの切替期間とＮＭＯＳトランジスタ１８ａのオフからオンへの切替期間とが一例として図３に示すように交錯した時点（以下、ＮＭＯＳトランジスタ１８ａ，１８ｂの一方のオンからオフへの切替期間と他方のオフからオンへの切替期間とが交錯した時点を「交錯点」という。）で、カレントミラー回路１４のＰＭＯＳトランジスタ１４ａのソース及びドレイン間を経由して電流調整回路１８に流れ込む電流が最大に達する。これに伴って、定電流回路１２で生成される電流も最大に達する。
【００４８】
すなわち、ＮＭＯＳトランジスタ１８ｂがオンからオフへと切り替わる過程及びＮＭＯＳトランジスタ１８ａがオフからオンへと切り替わる過程において、やがて、ＮＭＯＳトランジスタ１８ｂのソース及びドレイン間の電流経路の開口の大きさとＮＭＯＳトランジスタ１８ａのソース及びドレイン間の電流経路の開口の大きさとが揃うときが到来する。例えば図３に示すようにコンパレータ１０の出力信号ＯＵＴの信号レベルの切替時とＮＭＯＳトランジスタ１８ａ，１８ｂの一方のオンからオフへの切替期間と他方のオフからオンへの切替時期との交錯時とが一致したとき、一例として図２に示すように出力切替回路１６に供給される電流の大きさが最大となる。すなわち、入力電圧ＩＮ２が入力電圧ＩＮ１に相当する大きさに到達したとき（出力信号ＯＵＴの信号レベルを切り替える上で最も電流量を必要とするとき）にカレントミラー回路１４から出力切替回路１６に供給される駆動用電流が最大となる。
【００４９】
一方、入力電圧ＩＮ２が上昇してやがて入力電圧ＩＮ１に相当する大きさに達すると、ＰＭＯＳトランジスタ１６ｂ，２０ａのゲートに閾値電圧を超える大きさの電圧が印加されることになり、これによってＰＭＯＳトランジスタ１６ｂ，２０ａはオフされる。ＰＭＯＳトランジスタ１６ｂがオフされると、出力回路２２に含まれるＮＭＯＳトランジスタ２２ｂがオフされる。また、ＰＭＯＳトランジスタ１６ｂがオフされると、これまでＰＭＯＳトランジスタ１６ｂのソース及びドレイン間に流れていた電流がＰＭＯＳトランジスタ１６ａのソース及びドレイン間に流れることになり、これによって出力回路２２に含まれるＮＭＯＳトランジスタ２２ａのゲートに閾値電圧の大きさを超える電圧が印加され、ＮＭＯＳトランジスタ２２ａがオンされる。これによって、ＣＭＯＳインバータ３０では、ＮＭＯＳトランジスタ３０ｂがオンされると共にＰＭＯＳトランジスタ３０ａがオフされ、これに応じて、ＣＭＯＳインバータ３２では、ＰＭＯＳトランジスタ３２ａがオンされると共にＮＭＯＳトランジスタ３２ｂがオフされる。この結果、出力端子３４から出力される出力信号ＯＵＴの信号レベルがＨレベルに遷移する（ＬレベルからＨレベルに切り替わる）。
【００５０】
上記のように出力切替回路１６に供給される駆動用電流が最大となり、交錯点を過ぎるとカレントミラー回路１４のＰＭＯＳトランジスタ１４ａのソース及びドレイン間を経由して電流調整回路１８に流れ込む電流が減少し、これに伴って定電流回路１２で生成される電流も減少する。入力電圧ＩＮ２の上昇が進み、やがて、ＰＭＯＳトランジスタ２０ａがオフされると、これまでＰＭＯＳトランジスタ２０ａのソース及びドレイン間に流れていた電流がＰＭＯＳトランジスタ２０ｂのソース及びドレイン間に流れることになる。これによって電流調整回路１８に含まれるＮＭＯＳトランジスタ１８ａのゲートに閾値電圧の大きさを超える電圧（閉鎖電圧に相当する大きさの一対の制御用電圧の一方）が調整時期設定回路２０によって印加されてＮＭＯＳトランジスタ１８ａがオンされると共に、電流調整回路１８に含まれるＮＭＯＳトランジスタ１８ｂのゲートに調整時期設定回路２０によって所定の大きさの電圧（閉鎖電圧に相当する大きさの一対の制御用電圧の他方）が印加されてＮＭＯＳトランジスタ１８ｂがオフされる。このようにＮＭＯＳトランジスタ１８ｂのオンからオフへの切り替えとＮＭＯＳトランジスタ１８ａのオフからオンへの切り替えとが完了すると、電流調整回路１８に流れ込む電流がなくなり、これに伴って定電流回路１２で生成される電流も所定の大きさ（上昇前の大きさ）に戻る。
【００５１】
上記のように出力信号ＯＵＴの信号レベルがＨレベルに遷移してから、続いて入力電圧ＩＮ２が降下し始めると、調整時期設定回路２０では、ＰＭＯＳトランジスタ２０ｂのスイッチング状態が保持されたままでＰＭＯＳトランジスタ２０ａがオフからオンへと切り替わり始める。すなわち、ＰＭＯＳトランジスタ２０ａのソース及びドレイン間の電流経路が広がり始める。よって、ＰＭＯＳトランジスタ２０ａ及びＮＭＯＳトランジスタ２０ｃの各々のソース及びドレイン間を流れる電流が増加し始める。その一方で、ＰＭＯＳトランジスタ２０ｂのスイッチング状態は依然として保持されたままなので、ＰＭＯＳトランジスタ２０ａ及びＮＭＯＳトランジスタ２０ｃの各々のソース及びドレイン間を流れる電流の増加量に対応して、ＰＭＯＳトランジスタ２０ｂ及びＮＭＯＳトランジスタ２０ｄの各々のソース及びドレイン間を流れる電流は減少し始める。
【００５２】
ＰＭＯＳトランジスタ２０ａ及びＮＭＯＳトランジスタ２０ｃの各々のソース及びドレイン間を流れる電流の増加が進むに従って、電流調整回路１８に含まれるＮＭＯＳトランジスタ１８ｂはオフからオンへと切り替わり始める。すなわち、ＮＭＯＳトランジスタ１８ｂのソース及びドレイン間の電流経路が広がり始める。その一方で、ＰＭＯＳトランジスタ２０ｂ及びＮＭＯＳトランジスタ２０ｄの各々のソース及びドレイン間を流れる電流の減少が進むに従って、電流調整回路１８に含まれるＮＭＯＳトランジスタ１８ａはオンからオフへと切り替わり始める。すなわち、ＮＭＯＳトランジスタ１８ａのソース及びドレイン間の電流経路が狭窄し始める。
【００５３】
このようにＮＭＯＳトランジスタ１８ｂのオフからオンへの切り替えとＮＭＯＳトランジスタ１８ａのオンからオフへの切り替えとが進むと電流調整回路１８に流れ込む電流が増え、これに応じて定電流回路１２で生成される電流も増大する。そして、交錯点にて、カレントミラー回路１４のＰＭＯＳトランジスタ１４ａのソース及びドレイン間を経由して電流調整回路１８に流れ込む電流が最大に達する。これに伴って、定電流回路１２で生成される電流も最大に達する。
【００５４】
すなわち、ＮＭＯＳトランジスタ１８ｂがオフからオンへと切り替わる過程及びＮＭＯＳトランジスタ１８ａがオンからオフへと切り替わる過程において、やがて、ＮＭＯＳトランジスタ１８ｂのソース及びドレイン間の電流経路の開口の大きさとＮＭＯＳトランジスタ１８ａのソース及びドレイン間の電流経路の開口の大きさとが揃うときが到来する。例えばコンパレータ１０の出力信号ＯＵＴの信号レベルの切替時とＮＭＯＳトランジスタ１８ａ，１８ｂの一方のオンからオフへの切替期間と他方のオフからオンへの切替時期との交錯時とが一致したとき、出力切替回路１６に供給される駆動用電流の大きさが最大となる。すなわち、入力電圧ＩＮ２が入力電圧ＩＮ１に相当する大きさに到達したとき（出力信号ＯＵＴの信号レベルを切り替える上で最も電流量を必要とするとき）にカレントミラー回路１４から出力切替回路１６に供給される駆動用電流が最大となる。
【００５５】
一方、入力電圧ＩＮ２が降下するとやがてＰＭＯＳトランジスタ１６ｂがオンされる。ＰＭＯＳトランジスタ１６ｂがオンされると、出力回路２２に含まれるＮＭＯＳトランジスタ２２ｂがオンされる。また、ＰＭＯＳトランジスタ１６ｂがオンされると、これまでＰＭＯＳトランジスタ１６ａのソース及びドレイン間に流れていた一部の電流がＰＭＯＳトランジスタ１６ｂのソース及びドレイン間に流れることになり、これによって出力回路２２に含まれるＮＭＯＳトランジスタ２２ａに印加される電圧が低下してＮＭＯＳトランジスタ２２ａがオフされる。これによって、ＣＭＯＳインバータ３０では、ＮＭＯＳトランジスタ３０ｂがオフされると共にＰＭＯＳトランジスタ３０ａがオンされ、これに応じて、ＣＭＯＳインバータ３２では、ＰＭＯＳトランジスタ３２ａがオフされると共にＮＭＯＳトランジスタ３２ｂがオンされる。この結果、出力端子３４から出力される出力信号ＯＵＴの信号レベルがＬレベルに遷移する（ＨレベルからＬレベルに切り替わる）。
【００５６】
入力電圧ＩＮ２の降下が進み、やがて、ＰＭＯＳトランジスタ２０ａがオンされると、これまでＰＭＯＳトランジスタ２０ｂのソース及びドレイン間に流れていた電流がＰＭＯＳトランジスタ２０ａのソース及びドレイン間に流れることになる。これによって電流調整回路１８に含まれるＮＭＯＳトランジスタ１８ｂのゲートに閾値電圧の大きさを超える電圧（閉鎖電圧に相当する大きさの一対の制御用電圧の一方）が調整時期設定回路２０によって印加されてＮＭＯＳトランジスタ１８ｂがオンされると共に、電流調整回路１８に含まれるＮＭＯＳトランジスタ１８ａのゲートに調整時期設定回路２０によって所定の大きさの電圧（閉鎖電圧に相当する大きさの一対の制御用電圧の他方）が印加されてＮＭＯＳトランジスタ１８ａがオフされる。このようにＮＭＯＳトランジスタ１８ａのオンからオフへの切り替えとＮＭＯＳトランジスタ１８ｂのオフからオンへの切り替えとが完了すると、電流調整回路１８に流れ込む電流がなくなり、これに伴って定電流回路１２で生成される電流も所定の大きさ（上昇前の大きさ）に戻る。
【００５７】
図４は本実施の形態に係る電流の流れの一例を示す模式図である。図４に示すように定電流回路１２によって生成された電流Ｉｄｄは定電流回路１２と分流路１９との間の区間（破線で囲んだ区間）に流れる電流がカレントミラー回路１４を介して駆動用電流として出力切替回路１６及び調整時期設定回路２０に供給される。
【００５８】
図４に示すように、定電流回路１２で生成された電流が流れるルートは本流路１７と分流路１９とに大別される。分流路１９に挿入された電流調整回路１８の導通路は通常時は閉鎖しているので、電流Ｉｄｄは本流路１７のみに流れ、やがて調整時期設定回路２０に印加された比較対象電圧の大きさが解除電圧の大きさに達すると、調整時期設定回路２０の制御下で電流調整回路１８によって導通路の閉鎖が解除されて分流路１９にも電流が流れ込む。これによって、本流路１７と分流路１９との双方に電流が流れることになり、本流路１７において、分流路１９との接続点よりも下流側の電流の大きさは通常時と変わりないものの、電流Ｉｄｄが分流路１９に分流することよって分流路１９との接続点よりも上流側の電流の大きさは通常時（分流前）よりも大きくなる。
【００５９】
また、導通路の閉鎖が解除された状態で調整時期設定回路２０に印加された比較対象電圧の大きさが閉鎖電圧の大きさに達すると、調整時期設定回路２０の制御下で電流調整回路１８によって導通路が閉鎖されて分流路１９には電流が流れ込まなくなる。これによって、本流路１７のみに電流が流れることになり、本流路１７において、分流路１９との接続点よりも上流側の電流の大きさは通常時（分流前）の大きさに戻る。
【００６０】
このように、本実施の形態に係るコンパレータ１０では、電流調整回路１８の導通路の開放時期を、コンパレータ１０の出力レベルの切り替え時期に合わせるように調整時期設定回路２０によって設定することにより、定電流回路１２によって生成される電流を制御している。
【００６１】
以上詳細に説明したように、本実施の形態に係るコンパレータ１０によれば、電流調整回路１８における導通路を閉鎖することによって分流路１９を閉鎖した状態で比較対象電圧の大きさが解除電圧に相当する大きさに達してから閉鎖電圧に相当する大きさに達するまでの間、比較対象電圧が印加されることにより電流調整回路１８における導通路を閉鎖することで定電流回路１２によって生成される電流を増大するように制御する制御手段の一例である電流調整回路１８及び調整時期設定回路２０を有するので、電流調整回路１８及び調整時期設定回路２０を有しない場合に比べ、出力信号の信号レベルの切り替え速度の向上と省電力化とを併せて実現することができる。
【００６２】
また、本実施の形態に係るコンパレータ１０によれば、分流路１９に直列に挿入されたＮＭＯＳトランジスタ１８ａ，１８ｂを有し、ＮＭＯＳトランジスタ１８ａ，１８ｂを相反するスイッチング状態（例えば、ＮＭＯＳトランジスタ１８ａをオン、ＮＭＯＳトランジスタ１８ｂをオフ）にすることによって分流路１９を閉鎖した状態で比較対象電圧の大きさが解除電圧に相当する大きさに達してから閉鎖電圧に相当する大きさに達するまでの間に、ＮＭＯＳトランジスタ１８ａ，１８ｂの各々を互いのスイッチング動作の期間が重なるように他の相反する（対極関係にある）スイッチング状態にスイッチングすることで定電流回路１２によって生成される電流を増大する構成を有するので、この構成を有しない場合に比べ、容易かつ正確に電流を増大することができる。
【００６３】
なお、ＮＭＯＳトランジスタ１８ａ，１８ｂの各々を互いのスイッチング動作の期間が必ずしも重なるようにする必要はなく、例えば図５に示すようにＮＭＯＳトランジスタ１８ａ，１８ｂが共にオンされる時期が生じるように他の相反するスイッチング状態にスイッチングすることで定電流回路１２によって生成される電流を増大する構成としても同様の効果を得ることができる。この場合、例えばＮＭＯＳトランジスタ１８ａ，１８ｂの一方のスイッチング動作の開始時を他方のスイッチング動作の開始時よりも遅延させることによりＮＭＯＳトランジスタ１８ａ，１８ｂが共にオンされる期間を生じさせれば良い。これにより、容易かつ正確にスイッチング状態の切り替えを行うことができる。また、ＮＭＯＳトランジスタ１８ａ，１８ｂの各々のゲートに電圧が印加されるタイミングをずらすようにしても良い。一方のスイッチング動作の開始時に対する他方のスイッチング動作の開始時の遅延は、例えばＮＭＯＳトランジスタ１８ａ，１８ｂの互いのサイズを変えたり、或いは調整時期設定回路２０に含まれるＰＭＯＳトランジスタ２０ａ，２０ｂ及びＮＭＯＳトランジスタ２０ｃ，２０ｄの各々のサイズを事前に調整しておくことで実現することができる。また、後述するように調整時期設定回路２０に負荷を挿入することによっても実現することができる。
【００６４】
また、本実施の形態に係るコンパレータ１０によれば、調整時期設定回路２０に印加された比較対象電圧の大きさが基準電圧に相当する大きさに達したときに分流路１９に流れる電流が最大になるようにＮＭＯＳトランジスタ１８ａ，１８ｂを制御する構成を有するので、この構成を有しない場合に比べ、出力信号の信号レベルの切り替え速度の向上と省電力化とを効率良く実現することができる。
【００６５】
また、本実施の形態に係るコンパレータ１０によれば、調整時期設定回路２０が、大きさが基準電圧の大きさと印加された比較対象電圧の大きさとの差に対応して相反するように増減する（一方が増加すると他方が減少する）一対の制御用電圧を生成し、ＮＭＯＳトランジスタ１８ａ，１８ｂの一方に閉鎖電圧に相当する大きさの一対の制御用電圧の一方が印加されると共にＮＭＯＳトランジスタ１８ａ，１８ｂの他方に閉鎖電圧に相当する大きさの一対の制御用電圧の他方が印加されることによりＮＭＯＳトランジスタ１８ａ，１８ｂを相反するスイッチング状態にし、ＮＭＯＳトランジスタ１８ａ，１８ｂの一方に解除電圧に相当する大きさの一対の制御用電圧の一方が印加されると共にＮＭＯＳトランジスタ１８ａ，１８ｂの他方に解除電圧に相当する大きさの一対の制御用電圧の他方が印加されることによりＮＭＯＳトランジスタ１８ａ，１８ｂを導通状態にし、ＮＭＯＳトランジスタ１８ａ，１８ｂを導通状態にしてからＮＭＯＳトランジスタ１８ａ，１８ｂの一方に閉鎖電圧に相当する大きさの一対の制御用電圧の一方が印加されると共にＮＭＯＳトランジスタ１８ａ，１８ｂの他方に閉鎖電圧に相当する大きさの一対の制御用電圧の他方が印加されることによりＮＭＯＳトランジスタ１８ａ，１８ｂを他の相反するスイッチング状態にする構成を有するので、この構成を有しない場合に比べ、出力信号の信号レベルの切り替え速度の向上と省電力化とを効率良く実現することができる。
【００６６】
また、本実施の形態に係るコンパレータ１０によれば、ＰＭＯＳトランジスタ２０ｂ及びＮＭＯＳトランジスタ２０ｄが直列に接続された直列回路によって一対の制御用電圧の一方を生成し、ＰＭＯＳトランジスタ２０ａ及びＮＭＯＳトランジスタ２０ｃが直列に接続された直列回路によって一対の制御用電圧の他方を生成する構成を有するので、この構成を有しない場合に比べ、ＮＭＯＳトランジスタ１８ａ，１８ｂに対して容易かつ正確に一対の制御用電圧を供給することができる。
【００６７】
また、本実施の形態に係るコンパレータ１０によれば、定電流回路１２によって生成された電流がカレントミラー回路１４を介して調整時期設定回路２０に供給されるので、調整時期設定回路２０を駆動するための電源を別個に設ける必要がなくなる。
【００６８】
また、本実施の形態に係るコンパレータ１０によれば、定電流回路１２によって生成された電流を所定のカレントミラー比に基づいて出力切替回路１６及び調整時期設定回路２０に供給するカレントミラー回路１４を有するので、カレントミラー回路１４を有しない場合に比べ、出力切替回路１６及び調整時期設定回路２０に対して効率的かつ正確に電流を供給することができる。
【００６９】
また、本実施の形態に係るコンパレータ１０によれば、出力レベルが切り替えられた後（例えば出力信号ＯＵＴの信号レベルがＬレベルからＨレベルに切り替えられた後、又は出力信号ＯＵＴの信号レベルがＨレベルからＬレベルに切り替えられた後）、比較対象電圧の大きさが基準電圧の大きさに達しない間、現時点の出力レベルを維持する維持回路の一例である出力回路２２を有するので、出力回路２２を有しない場合に比べ、消費電力の増大を抑えながら出力レベルを維持することができる。
【００７０】
なお、上記実施の形態では、反転入力端子２４に直流を供給する場合を例に挙げて説明したが、一例として図６に示すように反転入力端子２４に交流を供給した場合にも極性の入れ替わる毎に上記直流の場合と同様に作用する。なお、電流比が“調整時期設定回路２０＞出力切替回路１６”となるように出力切替回路１６に含まれるＰＭＯＳトランジスタ１６ａ，１６ｂ及びＮＭＯＳトランジスタ１６ｃ，１６ｄ、並びに調整時期設定回路２０に含まれるＰＭＯＳトランジスタ２０ａ，２０ｂ及びＮＭＯＳトランジスタ２０ｃ，２０ｄの各々のサイズを事前に調整することで、交流であっても応答性を良好にすることができる。
【００７１】
また、上記実施の形態では、入力電圧ＩＮ１を基準電圧とし、入力電圧ＩＮ２を比較対象電圧とした場合について説明したが、これに限らず、入力電圧ＩＮ２を基準電圧とし、入力電圧ＩＮ１を比較対象電圧とした場合についても上記と同様に作用することは言うまでもない。
【００７２】
また、上記実施の形態では、調整時期設定回路２０によって電流の調整時期を設定するコンパレータ１０を例示したが、例えば図７に示すヒステリシスコンパレータ１０Ａを適用しても良い。図７に示すヒステリシスコンパレータ１０Ａは、図１に示すコンパレータ１０に比べ、調整時期設定回路２０に代えて調整時期設定回路２０Ａを適用した点が異なっている。調整時期設定回路２０Ａは、図１に示す調整時期設定回路２０に比べ、ＮＭＯＳトランジスタ２０ｅ，２０ｆ及び負荷の一例である抵抗素子２０ｇ，２０ｈを設けた点が異なっている。抵抗素子２０ｇにおいて、一端はＮＭＯＳトランジスタ２０ｃのソースに接続されており、他端は低電圧線ＶＳＳに接続されている。抵抗素子２０ｈにおいて、一端はＮＭＯＳトランジスタ２０ｄのソースに接続されており、他端は低電圧線ＶＳＳに接続されている。ＮＭＯＳトランジスタ２０ｅにおいて、ドレインはＮＭＯＳトランジスタ２０ｃのソースに接続されており、ソースは低電圧線ＶＳＳに接続されている。また、ＮＭＯＳトランジスタ２０ｅのゲートはＣＭＯＳインバータ３０に含まれるＰＭＯＳトランジスタ３０ａのドレインに接続されている。一方、ＮＭＯＳトランジスタ２０ｆにおいて、ドレインはＮＭＯＳトランジスタ２０ｄのソースに接続されており、ソースは低電圧線に接続されている。また、ＮＭＯＳトランジスタ２０ｆのゲートはＣＭＯＳインバータ３２に含まれるＰＭＯＳトランジスタ３２ａのドレインに接続されている。なお、ＮＭＯＳトランジスタ２０ｅのバックゲートはＮＭＯＳトランジスタ２０ｃのバックゲートに接続されており、ＮＭＯＳトランジスタ２０ｆのバックゲートはＮＭＯＳトランジスタ２０ｄのバックゲートに接続されている。
【００７３】
このように構成されたヒステリシスコンパレータ１０Ａによれば、出力信号ＯＵＴの信号レベルがＬレベルの場合、ＮＭＯＳトランジスタ２０ｅがオンされると共にＮＭＯＳトランジスタ２０ｆがオフされる。このとき、抵抗素子２０ｇは無効（ショート）となり、抵抗素子２０ｈは有効となるため、調整時期設定回路２０Ａでは基準電圧に対してマイナスのオフセット電圧が生成される。続いて、出力信号ＯＵＴの信号レベルがＬレベルからＨレベルに切り替わると、ＮＭＯＳトランジスタ２０ｅがオフされると共にＮＭＯＳトランジスタ２０ｆがオンされる。そして、出力端子３４から信号レベルがＨレベルの出力信号ＯＵＴが出力されると、抵抗素子２０ｇは有効となり、抵抗素子２０ｈは無効（ショート）となるため、調整時期設定回路２０Ａでは基準電圧に対してプラスのオフセット電圧が生成される。よって、一例として図８に示すように、出力切替回路１６に駆動用電流が供給される期間を、図２に示す場合に比べ、長くすることができる。なお、長くするだけでなく短くすることも可能であり、これは例えば抵抗素子２０ｇ，２０ｈの抵抗値を変えることによって実現できる。
【００７４】
また、図７に示すヒステリシスコンパレータ１０Ａを、一例として図９に示すヒステリシスコンパレータ１０Ｂに代えても良い。図９に示すヒステリシスコンパレータ１０Ｂは、図７に示すヒステリシスコンパレータ１０Ａに比べ、調整時期設定回路２０Ａに代えて調整時期設定回路２０Ｂを適用した点が異なっている。調整時期設定回路２０Ｂは、調整時期設定回路２０Ａに比べ、ＮＭＯＳトランジスタ２０ｅ，２０ｆ及び抵抗素子２０ｇ，２０ｈを除いてＮＭＯＳトランジスタ２０ｉ，２０ｊ，２０ｋ，２０ｍを設けた点が異なっている。ＮＭＯＳトランジスタ２０ｋにおいて、ゲート及びドレインはＮＭＯＳトランジスタ２０ｃのドレインに接続されており、ソースはＮＭＯＳトランジスタ２０ｉのドレインに接続されている。ＮＭＯＳトランジスタ２０ｉにおいて、ソースは低電圧線ＶＳＳに接続されており、ゲートはＣＭＯＳインバータ３０に含まれるＰＭＯＳトランジスタ３０ａのドレインに接続されている。一方、ＮＭＯＳトランジスタ２０ｍにおいて、ゲート及びドレインはＮＭＯＳトランジスタ２０ｄのドレインに接続されており、ソースはＮＭＯＳトランジスタ２０ｊのドレインに接続されている。ＮＭＯＳトランジスタ２０ｊにおいて、ソースは低電圧線ＶＳＳに接続されており、ゲートはＣＭＯＳインバータ３２に含まれるＰＭＯＳトランジスタ３２ａのドレインに接続されている。なお、ＮＭＯＳトランジスタ２０ｉ，２０ｋのバックゲートはＮＭＯＳトランジスタ２０ｃのバックゲートに接続されており、ＮＭＯＳトランジスタ２０ｊ，２０ｍのバックゲートはＮＭＯＳトランジスタ２０ｄのバックゲートに接続されている。このように構成されたコンパレータ１０Ｂであっても図７に示すコンパレータ１０Ａと同様の作用及び効果を奏する。
【００７５】
また、図１に示す調整時期設定回路２０に代えて一例として図１０に示す調整時期設定回路２０Ｃを適用しても良い。図１０に示すコンパレータ１０Ｃに含まれる調整時期設定回路２０Ｃは、図１に示す調整時期設定回路２０に比べ、抵抗素子２０ｎを設けた点が異なっている。抵抗素子２０ｎの一端はＮＭＯＳトランジスタ２０ｄのソースに接続されており、抵抗素子２０ｎの他端はＮＭＯＳトランジスタ２０ｄのバックゲートおよび低電圧線ＶＳＳに接続されている。このように構成されたコンパレータ１０Ｃによれば、一例として図１１に示すように、カレントミラー回路１４から出力切替回路１６に供給される電流の増加率を図２に示す場合に比べ、大きくすることができる。なお、図１１に示す例では、非反転入力端子２６に比較対象電圧が印加された場合が示されている。
【００７６】
また、非反転入力端子２６に比較対象電圧が印加される場合に出力切替回路１６に供給される駆動用電流の増加率を大きくするには、図１０に示す回路構成に限らず、例えば図１２に示すコンパレータ１０Ｄを適用しても良い。図１に示すコンパレータ１０では、ＮＭＯＳトランジスタ２０ｃのサイズとＮＭＯＳトランジスタ２０ｄのサイズは揃っているが、図１２に示すコンパレータ１０Ｄでは、調整時期設定回路２０に代えて調整時期設定回路２０Ｄを適用しており、調整時期設定回路２０ＤにおいてＮＭＯＳトランジスタ２０ｃのサイズをＮＭＯＳトランジスタ２０ｄのサイズよりも大きくしている。これにより、一例として図１１に示すように、出力切替回路１６に供給される駆動用電流の増加率を図２に示す場合に比べ、大きくすることができる。
【００７７】
なお、反転入力端子２４に比較対象電圧が印加される場合にカレントミラー回路１４から出力切替回路１６に供給される電流の増加率を大きくするには、例えば図１３に示すように抵抗素子２０ｎをＮＭＯＳトランジスタ２０ｃ側に挿入すれば良い。つまり、この場合、抵抗素子２０ｎの一端がＮＭＯＳトランジスタ２０ｃのソースに接続され、抵抗素子２０ｎの他端がＮＭＯＳトランジスタ２０ｃのバックゲートおよび低電圧線ＶＳＳに接続される。また、例えば図１４に示すようにＮＭＯＳトランジスタ２０ｄのサイズをＮＭＯＳトランジスタ２０ｃのサイズよりも大きくしても良い。
【００７８】
また、出力信号ＯＵＴのトリミング及びカレントミラー回路１４から出力切替回路１６に供給される電流のトリミングを実施する場合、例えば図１５に示す出力切替回路１６Ａを含むコンパレータ１０Ｅを適用すれば良い。図１５に示すコンパレータ１０Ｅは、図１に示すコンパレータ１０に比べ、出力切替回路１６に代えて出力切替回路１６Ａを適用した点、及び調整時期設定回路２０に代えて調整時期設定回路２０Ｅを適用した点が異なっている。出力切替回路１６Ａは、図１に示す出力切替回路１６に比べ、負荷の一例である回路１６ｅ，１６ｆを設けた点が異なっている。回路１６ｅはＮＭＯＳトランジスタ１６ｃのソースと低電圧線ＶＳＳとの間に挿入され、回路１６ｆはＮＭＯＳトランジスタ１６ｆのソースと低電圧線ＶＳＳとの間に挿入される。一方、調整時期設定回路２０Ｅは、図１に示調整時期設定回路２０に比べ、負荷の一例である回路２０ｑ，２０ｒを設けた点が異なっている。回路２０ｑはＮＭＯＳトランジスタ２０ｃのソースと低電圧線ＶＳＳとの間に挿入され、回路２０ｒはＮＭＯＳトランジスタ２０ｒのソースと低電圧線ＶＳＳとの間に挿入される。
【００７９】
回路１６ｅ，１６ｆ，２０ｑ，２０ｒの各々は、例えば図１６に示すように抵抗Ｒ０〜Ｒ４が直列に接続されて構成された抵抗回路ＸとヒューズＦＲ０〜ＦＲ４が直列に接続されて構成されたヒューズ回路Ｙとを並列に接続して構成した回路であれば良い。
【００８０】
このように構成されたコンパレータ１０Ｅによれば、非反転入力端子２６に比較対象電圧が印加される場合、回路１６ｆをトリミングすることにより出力信号ＯＵＴをプラス方向にオフセットすることができ、回路１６ｃをトリミングすることにより出力信号ＯＵＴをマイナス方向にオフセットすることができ、回路２０ｒをトリミングすることによりカレントミラー回路１４から出力切替回路１６への電流供給をプラス方向にオフセットすることができ、回路２０ｑをトリミングすることによりカレントミラー回路１４から出力切替回路１６への電流供給をマイナス方向にオフセットすることができる。なお、反転入力端子に比較対象電圧が印加される場合に同様の効果を得るにはトリミング対象を上記とは逆にすれば良い。
【００８１】
また、上記実施の形態では、出力回路２２にＮＭＯＳトランジスタ２２ａ及びＰＭＯＳトランジスタ２８ａを含む構成例を挙げて説明したが、これはあくまでも一例であり、例えば図１７に示すようにＮＭＯＳトランジスタ２２ａ及びＰＭＯＳトランジスタ２８ａを除いたコンパレータ１０Ｆであっても良い。コンパレータ１０Ｆでは、ＰＭＯＳトランジスタ２８ｂのゲートをＰＭＯＳトランジスタ１４ｃのゲートに接続することにより、図１に示すカレントミラー回路１４に代えてカレントミラー回路１４Ａを構成している。この場合も上記実施の形態で説明したコンパレータ１０と基本的に同様の作用及び効果を奏する。
【００８２】
また、一例として図１８に示すように、図１に示す出力切替回路１６に代えて出力切替回路１６Ｂを適用したコンパレータ１０Ｇであっても上記実施の形態で説明したコンパレータ１０と基本的に同様の作用及び効果を得ることが可能である。図１８に示すコンパレータ１０Ｇに含まれる出力切替回路１６Ｂは、図１に示す出力切替回路１６に比べ、ＮＭＯＳトランジスタ１６ｃ，１６ｄの各々のゲートの接続先が異なっている。すなわち、図１に示す例ではＮＭＯＳトランジスタ１６ｃ及びＮＭＯＳトランジスタ１６ｄがカレントミラー接続されているが、図１８に示す出力切替回路１６Ｂでは、ＮＭＯＳトランジスタ１６ｃ及びＮＭＯＳトランジスタ１６ｄが各々ダイオード接続されている。図１８に示す例では、ＮＭＯＳトランジスタ１６ｃのゲートがＮＭＯＳトランジスタ１６ｃのドレインに接続されており、ＮＭＯＳトランジスタ１６ｄのゲートがＮＭＯＳトランジスタ１６ｄのドレインに接続されている。
【００８３】
また、一例として図１９に示すように、図１に示す調整時期設定回路２０に代えて調整時期設定回路２０Ｆを適用したコンパレータ１０Ｈであっても上記実施の形態で説明したコンパレータ１０と基本的に同様の作用及び効果を得ることが可能である。図１９に示すコンパレータ１０Ｈに含まれる調整時期設定回路２０Ｆは、図１に示す調整時期設定回路２０に比べ、ＮＭＯＳトランジスタ２０ｃ，２０ｄの各々のゲートの接続先が異なっている。すなわち、図１に示す例ではＮＭＯＳトランジスタ２０ｃ及びＮＭＯＳトランジスタ２０ｄが各々ダイオード接続されているが、図１９に示す調整時期設定回路２０Ｆでは、ＮＭＯＳトランジスタ２０ｃ及びＮＭＯＳトランジスタ２０ｄがカレントミラー接続されている。図１９に示す例では、ＮＭＯＳトランジスタ２０ｃのゲートがＮＭＯＳトランジスタ２０ｄのゲートに接続されており、ＮＭＯＳトランジスタ２０ｄのゲートがＮＭＯＳトランジスタ２０ｄのドレインに接続されている。
【００８４】
なお、図１８に示す出力切替回路１６Ｂや図１９に示す調整時期設定回路２０Ｆを適用せずに他の能動負荷を適用してもよい。ここで言う他の能動負荷としては、例えば、カスコード・カレントミラーや低電圧型カスコード・カレントミラーなどの能動負荷が挙げられる。
【００８５】
また、上記実施の形態では、定電流回路１２を用いた場合の形態例を挙げて説明したが、これに限らず、例えば図２０に示すように定電流源１１を用いても良い。図２０に示すコンパレータ１０Ｊは、図１に示すコンパレータ１０に比べ、定電流回路１２に代えて定電流源１１を適用した点が異なっている。具体的には、定電流源１１の正極端子が分流路１９の一端に接続されており、定電流源１１の負極端子が低電圧線ＶＳＳに接続されている。このように構成されたコンパレータ１０Ｊについても上記実施の形態で説明したコンパレータ１０と基本的に同様の作用及び効果を奏する。
【００８６】
また、上記実施の形態では、電流調整回路１８がＮＭＯＳトランジスタ１８ａ，１８ｂを有する構成例を挙げて説明したが、ＮＭＯＳトランジスタ１８ａ，１８ｂに代えて一対のＰＭＯＳトランジスタを適用しても良い。また、一方をＮＭＯＳトランジスタとし、他方をＰＭＯＳトランジスタとしても良い。
【００８７】
また、上記実施の形態では、電界効果トランジスタを用いた場合の形態例を挙げて説明したが、例えばバイポーラトランジスタなどの他方式のトランジスタであっても良いことは言うまでもない。
【００８８】
また、上記実施の形態では、Ｐチャネル型の入力差動回路を例示したが、Ｎチャネル型の入力差動回路やＰチャネル型及びＮチャネル型の入力差動回路（Rail-to-Rail差動回路）などの他の差動回路（例えばフォールテッド・カスコードやテレスコピック差動回路など）であっても良い。
【符号の説明】
【００８９】
１０，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｆ，１０Ｇ，１０Ｈ，１０Ｊ  コンパレータ
１０Ａ，１０Ｂ  ヒステリシスコンパレータ
１１  定電流源
１２  定電流回路
１４，１４Ａ  カレントミラー回路
１６，１６Ａ，１６Ｂ  出力切替回路
１６ｅ，１６ｆ，２０ｑ，２０ｒ  回路
１８  電流調整回路
１８ａ，１８ｂ  ＮＭＯＳトランジスタ
１９  分流路
２０，２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ，２０Ｅ，２０Ｆ  調整時期設定回路
２２  出力回路
【図１】
2013219521.tif 000003
【図２】
2013219521.tif 000004
【図３】
2013219521.tif 000005
【図４】
2013219521.tif 000006
【図５】
2013219521.tif 000007
【図６】
2013219521.tif 000008
【図７】
2013219521.tif 000009
【図８】
2013219521.tif 000010
【図９】
2013219521.tif 000011
【図１０】
2013219521.tif 000012
【図１２】
2013219521.tif 000013
【図１３】
2013219521.tif 000014
【図１４】
2013219521.tif 000015
【図１５】
2013219521.tif 000016
【図１６】
2013219521.tif 000017
【図１７】
2013219521.tif 000018
【図１８】
2013219521.tif 000019
【図１９】
2013219521.tif 000020
【図２０】
2013219521.tif 000021
【図１１】
2013219521.tif 000022
【図２１】
2013219521.tif 000023
【図２２】
2013219521.tif 000024
【図２３】
2013219521.tif 000025
【図２４】
2013219521.tif 000026
【図２５】
2013219521.tif 000027