(57)【要約】【課題】低消費電力化を図れるようにした半導体記憶装置を提供する。【解決手段】半導体記憶装置は、メモリセルと、メモリセルに接続された第１のビット線及び第２のビット線と、第１及び第２のビット線に接続されて第１及び第２のビット線間の電圧を増幅するセンスアンプとを備え、センスアンプが、差動増幅用のトランジスタ対を構成する第１及び第２の駆動トランジスタと、これら第１及び第２の駆動トランジスタのソースとソース制御端子との間にそれぞれ接続された第１及び第２のキャパシタとを有する。センスアンプは、センス動作に先立って、第１及び第２の駆動トランジスタのドレイン側をプリチャージすることにより、第１及び第２のキャパシタに第１及び第２の駆動トランジスタのしきい値情報を保持し、センス動作時に、第１及び第２の駆動トランジスタのソース電圧を第１及び第２のキャパシタに保持されたしきい値情報で補償する。【選択図】図２
2013062001.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルと、
前記メモリセルに接続された第１及び第２のビット線と、
前記第１及び第２のビット線に接続されて前記第１及び第２のビット線の電圧を差動増幅するセンスアンプと
を備え、
前記センスアンプは、
相補対接続された第１及び第２のトランジスタを有する第１のインバータと、
相補対接続された第３及び第４のトランジスタを有し入力端及び出力端が前記第１のインバータの出力端及び入力端にそれぞれ接続された第２のインバータと、
前記第１のインバータの出力端と前記第１のビット線との間に接続された第１の転送トランジスタと、
前記第２のインバータの出力端と前記第２のビット線との間に接続された第２の転送トランジスタと、
前記第２のトランジスタのソースとソース制御信号端子との間に接続された第１のキャパシタと、
前記第４のトランジスタのソースと前記ソース制御信号端子との間に接続された第２のキャパシタと、
前記第１のインバータの出力端と第１の基準電圧端子との間に接続された第１のプリチャージトランジスタと、
前記第２のインバータの出力端と前記第１の基準電圧端子との間に接続された第２のプリチャージトランジスタと、
前記第２のトランジスタのソースと第２の基準電圧端子との間に接続された第５のトランジスタと、
前記第４のトランジスタのソースと前記第２の基準電圧端子との間に接続された第６のトランジスタと
を有し、センス動作に先立って、前記第１及び第２のプリチャージトランジスタを介して前記第１及び第２のインバータの出力端をプリチャージすることにより、前記第１及び第２のキャパシタに前記第２及び第４のトランジスタのしきい値情報を保持し、センス動作時に、前記第２及び第４のトランジスタのソース電圧を前記第１及び第２のキャパシタに保持されたしきい値情報で補償する
することを特徴とする半導体記憶装置。
【請求項２】
メモリセルと、
前記メモリセルに接続された第１のビット線及び第２のビット線と、
前記第１及び第２のビット線に接続されて前記第１及び第２のビット線間の電圧を増幅するセンスアンプと
を備え、
前記センスアンプは、
差動増幅用のトランジスタ対を構成する第１及び第２の駆動トランジスタと、
これら第１及び第２の駆動トランジスタのソースとソース制御端子との間にそれぞれ接続された第１及び第２のキャパシタと
を有し、センス動作に先立って、前記第１及び第２の駆動トランジスタのドレイン側をプリチャージすることにより、前記第１及び第２のキャパシタに前記第１及び第２の駆動トランジスタのしきい値情報を保持し、センス動作時に、前記第１及び第２の駆動トランジスタのソース電圧を前記第１及び第２のキャパシタに保持されたしきい値情報で補償する
ことを特徴とする半導体記憶装置。
【請求項３】
前記センスアンプは、
前記第１の駆動トランジスタのドレインと第１の基準電圧端子との間に接続された第１のプリチャージトランジスタと、
前記第２の駆動トランジスタのドレインと前記第１の基準電圧端子との間に接続された第２のプリチャージトランジスタと
を有することを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記第１のプリチャージトランジスタは、前記第１のビット線との間のデータをやりとりする第１の転送トランジスタを兼用し、
前記第２のプリチャージトランジスタは、前記第２のビット線との間のデータをやりとりする第２の転送トランジスタを兼用する
ことを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記センスアンプは、
前記第１及び第２の駆動トランジスタのソースと第２の基準電圧端子との間にそれぞれ接続された第１及び第２のソース制御用トランジスタを有する
ことを特徴とする請求項２〜４のいずれか１項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、携帯端末装置の普及等に伴って半導体記憶装置の集積度向上と共に低消費電力化の要求が益々高まっている。これに伴って、メモリセルやセンスアンプを構成するトランジスタのしきい値電圧のバラツキに起因するオフセットを如何に低減するかが重要になってきている。特にＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）では、容量が非常に大きいビット線のセル電流による充放電電力が消費電力の大部分を占めるため、センスアンプの感度を上げて、小さいビット線電圧差でセンス動作を開始させる必要がある。そのためには、ＳＲＡＭのセンスアンプにおけるオフセットが極力少ないことが望ましい。
【０００３】
このようなセンスアンプのオフセット低減方法として、従来、センスアンプ毎にトリミングデータを保持する方法と、センスアンプの動作の一環としてビット線にオフセット電圧を重畳することによりオフセットを低減する方法（以下、「ゼロイング」と呼ぶ。）が知られている。
【０００４】
しかし、トリミングによる方法は、トリミングデータをセンスアンプ毎に保持する必要があるため、面積オーバーヘッドが大きいという問題があった。また、ゼロイングは、トリミング情報を保持する必要はないものの、オフセット電圧をビット線に重畳する方式であるため、ビット線の充放電電流が増加し、低消費電力化に逆行することになる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第３９６１０２４号
【特許文献２】特開平７−３０２４９７号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の実施形態は、低消費電力化を図れるようにした半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
実施形態に係る半導体記憶装置は、メモリセルと、メモリセルに接続された第１のビット線及び第２のビット線と、第１及び第２のビット線に接続されて第１及び第２のビット線間の電圧を増幅するセンスアンプとを備え、センスアンプが、差動増幅用のトランジスタ対を構成する第１及び第２の駆動トランジスタと、これら第１及び第２の駆動トランジスタのソースとソース制御端子との間にそれぞれ接続された第１及び第２のキャパシタとを有する。センスアンプは、センス動作に先立って、第１及び第２の駆動トランジスタのドレイン側をプリチャージすることにより、第１及び第２のキャパシタに第１及び第２の駆動トランジスタのしきい値情報を保持し、センス動作時に、第１及び第２の駆動トランジスタのソース電圧を第１及び第２のキャパシタに保持されたしきい値情報で補償する。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体記憶装置の構成を示すブロック図である。
【図２】同半導体記憶装置のセンスアンプの構成を示す回路図である。
【図３】同センスアンプの動作波形図である。
【図４】第２の実施形態に係る半導体記憶装置のセンスアンプの回路図である。
【図５】比較例のセンスアンプの回路図である。
【図６】同センスアンプのオフセット電圧を説明するためのグラフである。
【発明を実施するための形態】
【０００９】
［第１の実施の形態］
図１は、第１の実施の形態に係る半導体記憶装置の構成を示すブロック図である。この半導体記憶装置はＳＲＡＭとして構成したもので、メモリセルＭＣをマトリクス状に配置したメモリセルアレイ１を備える。
【００１０】
各メモリセルＭＣは、互いに反転されたデータが転送される複数のビット線ｂｌｔ，ｂｌｃの対に接続されている。なお、ビット線ｂｌｔ，ｂｌｃは、階層化されていても良い。また、各メモリセルＭＣは、ビット線ｂｌｔ，ｂｌｃと直交する複数のワード線ｗｌにも接続されている。ワード線ｗｌには、ロウアドレスに基づいてワード線ｗｌを選択し、メモリセルＭＣへのデータ書き込み、及びメモリセルＭＣからのデータ読み出しを制御するロウデコーダ２が接続されている。また、ビット線ｂｌｔ，ｂｌｃは、カラムアドレスに基づいてビット線ｂｌｔ，ｂｌｃを選択し、メモリセルＭＣへのデータ書き込み、及びメモリセルＭＣからのデータ読み出しを制御するカラムデコーダ３に接続されている。カラムデコーダ３は、選択されたビット線ｂｌｔ，ｂｌｃと接続される共通ビット線ｃｂｌｔ，ｃｂｌｃを介してセンスアンプ４に接続されている。センスアンプ４は、共通ビット線ｃｂｌｔ，ｃｂｌｃのデータを差動増幅してデータｏｕｔを出力する。
【００１１】
図２は、センスアンプ４の構成を示す回路図である。センスアンプ４は、ＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２を相補対接続してなる第１のインバータＩＮＶ１と、ＰＭＯＳトランジスタＱ３及びＮＭＯＳトランジスタＱ４を相補対接続してなる第２のインバータＩＮＶ２とを備えている。第１のインバータＩＮＶ１の入力端及び出力端は、第２のインバータＩＮＶ２の出力端及び入力端にそれぞれ接続されている。第１のインバータＩＮＶ１の出力端（ＯＵＴ）とビット線ｂｌｔとの間にはデータ転送用のＰＭＯＳトランジスタＱ５が接続され、第２のインバータＩＮＶ２の出力端（／ＯＵＴ）とビット線ｂｌｃとの間には転送用のＰＭＯＳトランジスタＱ６が接続されている。また、第１のインバータＩＮＶ１の出力端と電源端子（Ｖｄｄ：第１の基準電圧端子）との間には、プリチャージ用のＰＭＯＳトランジスタＱ７が接続され、第２のインバータＩＮＶ２の出力端と電源端子（Ｖｄｄ）との間には、プリチャージ用のＰＭＯＳトランジスタＱ８が接続されている。
【００１２】
駆動用のＮＭＯＳトランジスタＱ２のソースと接地端子（ＧＮＤ：第２の基準電圧端子）との間には、ＮＭＯＳトランジスタＱ９が接続され、駆動用のＮＭＯＳトランジスタＱ４のソースと接地端子（ＧＮＤ）との間には、ＮＭＯＳトランジスタＱ１０が接続されている。更に、駆動用のＮＭＯＳトランジスタＱ２のソースとソース制御信号ｃａｐ端子との間には、ＮＭＯＳトランジスタのゲート容量を利用した第１のキャパシタＱ１１が接続され、駆動用のＮＭＯＳトランジスタＱ４のソースとソース制御信号ｃａｐ端子との間には、ＮＭＯＳトランジスタのゲート容量を利用した第２のキャパシタＱ１２が接続されている。
【００１３】
次に、このように構成されたセンスアンプ４の動作を説明する。まず、本実施形態に係るセンスアンプ４の動作に先立ち、比較例として一般的なセンスアンプの動作について説明する。
【００１４】
図５は、ＳＲＡＭ等で一般的に使用される比較例に係るセンスアンプ４′の構成を示す回路図である。このセンスアンプ２４は、駆動用のＮＭＯＳトランジスタＱ２，Ｑ４のソース側がＮＭＯＳトランジスタＱ２１を介して接地端子に接続され、図２におけるプリチャージ用のＰＭＯＳトランジスタＱ７，Ｑ８を有していない。その他の構成は図２と同様である。
【００１５】
このセンスアンプ２４において、ビット線ｃｂｌｔ，ｃｂｌｃにメモリセルＭＣからのデータを転送した後に、転送信号／ｔｒａを立ち下げると、トランジスタＱ５，Ｑ６がオンになってセンスアンプ４の両入力とビット線ｃｂｌｔ，ｃｂｌｃとがそれぞれ接続される。いま、ビット線ｃｂｌｔの電圧をＶ（ｃｂｌｔ）、ビット線ｃｂｌｃの電圧をＶ（ｃｂｌｃ）とすると、センスアンプ２４は、センスアンプイネーブル信号ｓａｅがＶｄｄに立ち上がると、両電圧を差動増幅して、Ｖ（ｃｂｌｔ）＞Ｖ（ｃｂｌｃ）のとき出力ＯＵＴをＶｄｄ、出力／ＯＵＴを０Ｖにし、Ｖ（ｃｂｌｔ）＜Ｖ（ｃｂｌｃ）のとき出力ＯＵＴを０Ｖ、出力／ＯＵＴをＶｄｄにする。低消費電力化を図るためには、ビット線ｃｂｌｔ，ｃｂｌｃにおける充放電時間を極力低減することが好ましいため、ビット線ｃｂｌｔ，ｃｂｌｃが僅かに電位差を生じた段階でセンスアンプ２４のセンス動作を開始することが望ましい。
【００１６】
しかし、実際には、駆動用のＮＭＯＳトランジスタＱ２，Ｑ４のしきい値Ｖｔｈ１，Ｖｔｈ２にバラツキがあるために、Ｖｔｈ１−Ｖｔｈ２＝Ｖｏｓとしたとき、ビット線電圧の差分Ｖ（ｃｂｌｔ）−Ｖ（ｃｂｌｃ）が電圧Ｖｏｓを超えた段階でセンス動作を開始しないと、データを誤って読んでしまうことになる。これを示したのが図６である。電圧Ｖｏｓが「オフセット電圧」であり、ビット線電圧の差分が０Ｖである点を中心として、＋−にばらついている。このオフセット電圧が、ビット線ｃｂｌｔ，ｃｂｌｃに対するセンス動作の遅れを発生させる要因の１つである。
【００１７】
そこで、本実施形態のセンスアンプ４は、センス動作に先立って、ＰＭＯＳトランジスタＱ７，Ｑ８を介して第１及び第２のインバータＩＮＶ１，ＩＮＶ２の出力端ＯＵＴ，／ＯＵＴをプリチャージすることにより、第１及び第２のキャパシタＱ１１，Ｑ１２にＮＭＯＳトランジスタＱ２，Ｑ４のしきい値情報Ｖｔｈ１，Ｖｔｈ２を保持し、センス動作時に、ＮＭＯＳトランジスタＱ２，Ｑ４のソース電圧を第１及び第２のキャパシタＱ１１，Ｑ１２に保持されたしきい値情報Ｖｔｈ１，Ｖｔｈ２で補償することにより、センス動作を速やかに開始できるようにしている。
【００１８】
図３に基づき、本実施形態に係るセンスアンプ４の動作を説明する。図３はセンスアンプ４の動作を示す波形図である。まず、センスアンプイネーブル信号ｓｅａが立ち下がると、センスアンプ４のトランジスタＱ９，Ｑ１０がオフ状態となる。続いてプリチャージ信号／ｐｒｅが立ち下がることでトランジスタＱ７，Ｑ８がオンになり、トランジスタＱ２，Ｑ４のゲートにＶｄｄが印加されるので、トランジスタＱ２，Ｑ４がオンになる。これにより、トランジスタＱ２，Ｑ４のソースノードｎｓｔ，ｎｓｃは、それぞれＶｄｄ−Ｖｔｈ１，Ｖｄｄ−Ｖｔｈ２になる。一方、ソース制御信号ｃａｐの入力端子には、Ｖｄｄが印加されているので、キャパシタＱ１１，Ｑ１２には、それぞれ−Ｖｔｈ１，−Ｖｔｈ２に相当する電荷が充電されることになる。次に、プリチャージ信号／ｐｒｅを立ち上げ、転送信号／ｔｒａを立ち下げると、トランジスタＱ５，Ｑ６がオンになってセンスアンプ４の両入力とビット線ｃｂｌｔ，ｃｂｌｃとがそれぞれ接続される。これにより、センスアンプ４の入力には、ビット線ｃｂｌｔ，ｃｂｌｃの電圧Ｖ（ｃｂｌｔ），Ｖ（ｃｂｌｃ）が転送される。次に、ソース制御信号ｃａｐを立ち下げ、それに遅れてセンスアンプイネーブル信号ｓｅａを立ち上げると、キャパシタＱ１１，Ｑ１２に−Ｖｔｈ１，−Ｖｔｈ２に相当する電荷が蓄積されているため、両トランジスタＱ２，Ｑ４のしきい値Ｖｔｈ１，Ｖｔｈ２の相違に拘わらず同時にスイッチング動作が行われ、センスアンプ４が速やかにセンス動作を開始することになる。これにより、オフセット電圧Ｖｏｓの影響を排除することができる。ちなみに本発明者によるシミュレーションによれば、比較例のセンスアンプ２４のオフセット電圧Ｖｏｓのバラツキ（σ）が２５．０ｍＶであったのに対し、本実施形態によるセンスアンプ４のオフセット電圧Ｖｏｓのバラツキは６．４ｍＶと低減することができた。
【００１９】
このように、本実施形態に係るセンスアンプ４によれば、ビット線対の充放電時間を短縮して低電力化を図ることが出来る。しかも追加のトランジスタ数は５つとすることができ、面積オーバーヘッドも少ない。
【００２０】
［第２の実施形態］
図４は、第２の実施形態に係るセンスアンプ１４の構成を示す回路図である。この実施形態では、第１の実施形態におけるプリチャージ用のＰＭＯＳトランジスタＱ７．Ｑ８を、データ転送用のＰＭＯＳトランジスタＱ５，Ｑ６と共用することで、プリチャージ用のＰＭＯＳトランジスタＱ７．Ｑ８を削除している。
【００２１】
この第２の実施形態に係るセンスアンプ１４では、データ転送に先立ち、ビット線ｃｂｌｔ，ｃｂｌｃにＶｄｄをプリチャージし、データ転送用のＰＭＯＳトランジスタＱ５，Ｑ６を介してＮＭＯＳトランジスタＱ２，Ｑ４のゲートにＶｄｄを印加することにより、キャパシタＱ１１，Ｑ１２にしきい値電圧Ｖｔｈ１，Ｖｔｈ２を記憶する。その他の動作は、先の実施形態に係るセンスアンプ４と同様であるため、その説明は割愛する。
【００２２】
本実施形態によれば、左記の実施形態と同様に低消費電力化を図ることができることに加え、追加のトランジスタ数は３つで済むことから、面積オーバーヘッドは更に少ないという利点がある。
【００２３】
［その他の実施形態］
第１及び第２の実施形態では、ＮＭＯＳトランジスタＱ２，Ｑ４のソースにキャパシタＱ１１，Ｑ１２を接続したが、ＮＭＯＳトランジスタをＰＭＯＳトランジスタに置き換えた場合でも、同様の効果を得ることは可能である。また、上述したＳＲＡＭ以外でも、ビット線対の電圧を差動増幅するセンスアンプを備えた半導体記憶装置全般に適用可能であることは言うまでも無い。
【００２４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００２５】
１・・・メモリセルアレイ、２・・・ロウデコーダ、３・・・カラムデコーダ、４，１４，２４・・・センスアンプ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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