(57)【要約】【課題】チップサイズを増加させることなく電源を強化する。【解決手段】Ｘ方向に並んで配置され、互いに実質的に同一の構成である複数の機能ブロックと、複数の機能ブロック上を其々Ｘ方向に延在し、複数の機能ブロックに入力される複数の信号配線ＹＳ及び電源配線Ｖ１とを備える。複数の機能ブロックのうち端に配置される機能ブロック上には、複数の信号配線ＹＳのＸ方向における延長上に信号配線ＹＳが延在されない領域を含んでおり、該領域内において電源配線Ｖ１に接続される電源強化配線Ｖ２が設けられている。本発明によれば、信号配線の延長線上に位置する空きスペースに電源強化配線を設けていることから、配線トラックを追加することなく、つまりチップサイズを増大させることなく電源を強化することが可能となる。【選択図】図７
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【特許請求の範囲】
【請求項１】
第１の方向に並んで配置され、互いに実質的に同一の構成である複数の機能ブロックと、
前記複数の機能ブロック上を其々前記第１の方向に延在し、前記複数の機能ブロックに入力される複数の信号配線及び電源配線と、を備え、
前記複数の機能ブロックのうち端に配置される機能ブロック上には、前記複数の信号配線の前記第１の方向における延長上に前記信号配線が延在されない領域を含んでおり、該領域内において前記電源配線に接続される電源強化配線が設けられていることを特徴とする半導体装置。
【請求項２】
前記複数の機能ブロックのそれぞれは、複数のメモリセルを含むメモリマットと、前記メモリマットに対して前記第１の方向に隣接して設けられたセンスブロックとを有し、
前記領域は、前記端に配置される機能ブロックに含まれる前記メモリマット上に位置していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数の信号配線は、前記メモリブロックに含まれる複数のセンスアンプのいずれかを選択する複数のカラム選択線であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記複数の信号配線は、前記メモリブロックに含まれる複数のセンスアンプのうち選択されたセンスアンプに接続される複数の入出力配線であることを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記複数の機能ブロックのそれぞれは、複数のメモリセルを含むメモリマットと、前記メモリマットに対して前記第１の方向に隣接して設けられたワードドライバブロックと、前記メモリマットに対して前記第１の方向と異なる第２の方向に隣接して設けられたビット線終端ブロックとを有し、
前記領域は、前記端に配置される機能ブロックに含まれる前記ビット線終端ブロック上に位置していることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記複数の信号配線は、前記ワードドライバブロックに含まれる複数のワードドライバのいずれかを選択する複数のワード選択線であることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記複数の機能ブロックはそれぞれデコードブロックであり、
前記複数の信号配線は、それぞれ対応するデコードブロックを活性化させるためのプリデコード信号であることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記デコードブロックに隣接して設けられた別の機能ブロックと、
前記別の機能ブロックに動作電源を供給する別の電源配線と、をさらに備え、
前記電源強化配線は、前記別の電源配線にも接続されることを特徴とする請求項７に記載の半導体装置。
【請求項９】
第１の方向に隣接して配置された第１及び第２の機能ブロックと、
前記第１及び第２の機能ブロック上に定義され、いずれも前記第１の方向に延在する第１及び第２の配線トラックと、
前記第１の機能ブロック上における前記第１の配線トラックに設けられ、前記第１の機能ブロックに第１の信号を供給する第１の信号配線と、
前記第１及び第２の機能ブロック上における前記第２の配線トラックに設けられ、前記第１の機能ブロックに動作電源を供給する電源配線と、
前記第２の機能ブロック上における前記第１の配線トラックに設けられた第１の電源強化配線と、
前記第１の方向と交差する第２の方向に延在し、前記第２の機能ブロック上において前記電源配線と前記第１の電源強化配線とを接続する第２の電源強化配線と、を備えることを特徴とする半導体装置。
【請求項１０】
前記第２の機能ブロックは、複数のメモリセルを含むメモリマットであり、
前記第１の機能ブロックは、前記メモリマットから読み出されたデータを増幅する複数のセンスアンプを含むセンスブロックであることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記メモリマットから見て前記センスブロックとは反対側に配置されたビット線終端ブロックをさらに備え、
前記メモリマットは、前記第１の方向に延在する複数のビット線及び複数のダミービット線を含み、
前記複数のビット線は、前記複数のセンスアンプにそれぞれ接続され、
前記複数のダミービット線は、前記ビット線終端ブロック内で所定の電位に固定されることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第１及び第２の機能ブロックは、互いに実質的に同じ回路構成を有していることを特徴とする請求項９に記載の半導体装置。
【請求項１３】
前記第１の信号は、前記第１の機能ブロックを活性化させる信号であることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記第１及び第２の機能ブロック上に定義された第３の配線トラックと、
前記第１及び第２の機能ブロック上における前記第３の配線トラックに設けられ、前記第２の機能ブロックに第２の信号を供給する第２の信号配線と、をさらに備え、
前記第２の信号は、前記第２の機能ブロックを活性化させる信号であることを特徴とする請求項１３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、電源配線が強化された半導体装置に関する。
【背景技術】
【０００２】
複数の機能ブロックを有する半導体装置においては、機能ブロック間における信号の送受信を行うための信号配線の他に、これら機能ブロックに動作電源を供給するための電源配線が設けられる。電源配線によって供給される電位は、チップ上の位置にかかわらず一定であることが望ましいが、電源回路から遠い位置においては電位が低下することがある。このような現象を緩和すべく、特許文献１には電源配線をメッシュ状に構築することによって電源を強化する方法が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２７３８４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、電源配線をメッシュ状とするためには配線トラックに十分な空きスペースが必要である。このため、配線トラックに十分な空きスペースがない場合に電源配線をメッシュ状とするためには、チップサイズを増大させる必要があった。このような背景から、チップサイズを増加させることなく電源を強化する技術が望まれている。
【課題を解決するための手段】
【０００５】
本発明の一側面による半導体装置は、第１の方向に並んで配置され、互いに実質的に同一の構成である複数の機能ブロックと、前記複数の機能ブロック上を其々前記第１の方向に延在し、前記複数の機能ブロックに入力される複数の信号配線及び電源配線と、を備え、前記複数の機能ブロックのうち端に配置される機能ブロック上には、前記複数の信号配線の前記第１の方向における延長上に前記信号配線が延在されない領域を含んでおり、該領域内において前記電源配線に接続される電源強化配線が設けられていることを特徴とする。
【０００６】
本発明の他の側面による半導体装置は、第１の方向に隣接して配置された第１及び第２の機能ブロックと、前記第１及び第２の機能ブロック上に定義され、いずれも前記第１の方向に延在する第１及び第２の配線トラックと、前記第１の機能ブロック上における前記第１の配線トラックに設けられ、前記第１の機能ブロックに第１の信号を供給する第１の信号配線と、前記第１及び第２の機能ブロック上における前記第２の配線トラックに設けられ、前記第１の機能ブロックに動作電源を供給する電源配線と、前記第２の機能ブロック上における前記第１の配線トラックに設けられた第１の電源強化配線と、前記第１の方向と交差する第２の方向に延在し、前記第２の機能ブロック上において前記電源配線と前記第１の電源強化配線とを接続する第２の電源強化配線と、を備えることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、信号配線の延長線上に位置する空きスペースに電源強化配線を設けていることから、配線トラックを追加することなく、つまりチップサイズを増大させることなく電源を強化することが可能となる。
【図面の簡単な説明】
【０００８】
【図１】本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【図２】半導体装置１０のレイアウトを説明するための略平面図である。
【図３】図２に示す領域Ａをより詳細に示す図である。
【図４】メモリセルアレイ１１の主要部の回路図である。
【図５】図３に示す領域Ｂをより詳細に示す図である。
【図６】メモリセルアレイ１１上における多層配線構造を説明するためのＸ方向における断面図である。
【図７】図５に示す領域Ｃをより詳細に示す図である。
【図８】カラムデコーダ１３に接続される配線を示す図である。
【図９】カラムデコーダ１３及びメインアンプ１４に接続される配線を示す図である。
【図１０】ロウデコーダ１２に接続される配線を示す図である。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１０】
図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【００１１】
本実施形態による半導体装置１０は単一の半導体チップに集積されたＤＲＡＭ（Dynamic Random Access Memory）であり、メモリセルアレイ１１を有している。メモリセルアレイ１１へのロウアクセスはロウデコーダ１２によって行われ、カラムアクセスはカラムデコーダ１３によって行われる。ロウアクセス及びカラムアクセスによって選択されたメモリセルは、メイン入出力配線ＭＩＯを介してメインアンプ１４に接続される。詳細については後述するが、これらメモリセルアレイ１１、ロウデコーダ１２、カラムデコーダ１３及びメインアンプ１４は、メモリセルアレイ領域１５にレイアウトされる。
【００１２】
本実施形態においてはワード線がメインワード線ＭＷＬとサブワード線に階層化されている。このうち、メインワード線ＭＷＬについてはロウデコーダ１２によって選択され、サブワード線については、ロウプリデコーダ３３によって生成されるサブワード選択信号ＦＸによって選択される。また、ビット線の選択は、カラムデコーダ１３によって生成されるカラム選択信号ＹＳによって行われる。尚、本明細書においては、信号とこれを伝送するための配線に同じ符号を付すことがある。例えば、サブワード選択信号ＦＸを伝送するためのサブワード選択線についても符号ＦＸを付して「サブワード選択線ＦＸ」と称し、カラム選択信号ＹＳを伝送するためのカラム選択線についても符号ＹＳを付して「カラム選択線ＹＳ」と称することがある。他の信号についても同様である。
【００１３】
図１に示すように、半導体装置１０には外部端子としてアドレス端子２１、コマンド端子２２、クロック端子２３、データ端子２４及び電源端子２５が設けられている。
【００１４】
アドレス端子２１は、外部からアドレス信号ＡＤＤが入力される端子である。アドレス端子２１に入力されたアドレス信号ＡＤＤは、アドレス入力回路３１を介してアドレスラッチ回路３２にラッチされる。アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤは、ロウプリデコーダ３３又はカラムプリデコーダ３４に供給される。
【００１５】
コマンド端子２２は、外部からコマンド信号ＣＭＤが入力される端子である。コマンド端子２２に入力されたコマンド信号ＣＭＤは、コマンド入力回路３５を介してコマンドデコード回路３６に供給される。コマンドデコード回路３６は、コマンド信号ＣＭＤをデコードすることによって各種内部コマンドを生成する回路である。内部コマンドとしては、アクティブ信号ＩＡＣＴ、カラム信号ＩＣＯＬなどがある。
【００１６】
アクティブ信号ＩＡＣＴは、コマンド信号ＣＭＤがロウアクセス（アクティブコマンド）を示している場合に活性化される信号である。アクティブ信号ＩＡＣＴが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがロウプリデコーダ３３に供給される。ロウプリデコーダ３３は、アドレス信号ＡＤＤ（ロウアドレス）をプリデコードし、ロウプリデコード信号ＸＰＲＥＤＥＣ及びサブワード選択信号ＦＸを生成する。ロウプリデコード信号ＸＰＲＥＤＥＣはロウデコーダ１２に供給され、ロウデコーダ１２はこれに基づいてメインワード信号ＭＷＬを生成する。メモリセルアレイ１１内においては、メインワード信号ＭＷＬ及びサブワード選択信号ＦＸに基づいて、サブワード線が選択される。
【００１７】
カラム信号ＩＣＯＬは、コマンド信号ＣＭＤがカラムアクセス（リードコマンド又はライトコマンド）を示している場合に活性化される信号である。内部カラム信号ＩＣＯＬが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがカラムプリデコーダ３４に供給される。カラムプリデコーダ３４は、アドレス信号ＡＤＤ（カラムアドレス）をプリデコードし、カラムプリデコード信号ＹＰＲＥＤＥＣを生成する。カラムプリデコード信号ＹＰＲＥＤＥＣはカラムデコーダ１３に供給され、カラムデコーダ１３はこれに基づいてカラム選択線ＹＳを生成する。これにより、当該アドレス信号ＡＤＤにより指定されるビット線ＢＬが選択される。
【００１８】
したがって、アクティブコマンド及びリードコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力すれば、これらロウアドレス及びカラムアドレスによって指定されるメモリセルからリードデータが読み出される。リードデータＤＱは、メインアンプ１４、ＦＩＦＯ回路４１及び入出力回路４２を介して、データ端子２４から外部に出力される。一方、アクティブコマンド及びライトコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力し、その後、データ端子２４にライトデータＤＱを入力すれば、ライトデータＤＱは入出力回路４２、ＦＩＦＯ回路４１及びメインアンプ１４を介してメモリセルアレイ１１に供給され、ロウアドレス及びカラムアドレスによって指定されるメモリセルに書き込まれる。ＦＩＦＯ回路４１及び入出力回路４２の動作は、内部クロック信号ＬＣＬＫに同期して行われる。
【００１９】
クロック端子２３は、外部クロック信号ＣＫ，／ＣＫが入力される端子である。外部クロック信号ＣＫと外部クロック信号／ＣＫは互いに相補の信号であり、いずれもクロック入力回路３７を介してクロック生成回路３８に供給される。クロック生成回路３８は、外部クロック信号ＣＫ，／ＣＫに基づいて内部クロック信号ＩＣＬＫ，ＬＣＬＫを生成する回路である。内部クロック信号ＩＣＬＫは、アドレスラッチ回路３２やコマンドデコード回路３６などの各種回路ブロックに供給され、これら回路ブロックの動作タイミングを規定する。内部クロック信号ＬＣＬＫは、上述の通り、ＦＩＦＯ回路４１及び入出力回路４２の動作タイミングを規定する。
【００２０】
電源端子２５は、電源電位ＶＤＤ，ＶＳＳが供給される端子である。電源端子２５に供給される電源電位ＶＤＤ，ＶＳＳは内部電源発生回路５０に供給される。内部電源発生回路５０は、電源電位ＶＤＤ，ＶＳＳに基づいて各種の電源電位ＶＰＰ，ＶＫＫ，ＶＢＢ，ＶＰＥＲＩなどを発生させる。電源電位ＶＰＰ，ＶＫＫ，ＶＢＢは、少なくともメモリセルアレイ領域１５に供給される。電源電位ＶＰＥＲＩは、他の多くの回路ブロックにおいて使用される電位である。
【００２１】
図２は、本実施形態による半導体装置１０のレイアウトを説明するための略平面図である。尚、図２はもっぱら各構成要素の位置関係を説明するための図であり、構成要素間におけるサイズの大小関係、Ｘ方向及びＹ方向における縮尺比などは、実際のデバイスとは相違している。この点は、以降のレイアウト図についても同様である。
【００２２】
図２に示すように、本実施形態による半導体装置１０は、Ｘ方向に延在する２つのセルアレイ領域１５ａ，１５ｂと、これらセルアレイ領域１５ａ，１５ｂ間に位置する周辺回路領域１６を有している。セルアレイ領域１５ａ，１５ｂは、図１に示したメモリセルアレイ１１、ロウデコーダ１２（ＸＤＥＣ）、カラムデコーダ１３（ＹＤＥＣ）及びメインアンプ１４（ＭＡＭＰ）がレイアウトされる領域である。また、周辺回路領域１６は、外部端子２１〜２５及び各回路３１〜３８，４１，４２，５０がレイアウトされる領域である。このように、本実施形態による半導体装置１０はＹ方向における略中央部に外部端子２１〜２５が配置されるセンターパッド構成を有しているが、本発明がこれに限定されるものではなく、チップの端部に外部端子が配置されるエッジパッド構成であっても構わない。
【００２３】
図２に示すレイアウトでは、周辺回路領域１６に複数の内部電源発生回路５０が設けられており、生成される各種内部電位はセルアレイ領域１５ａ，１５ｂに供給される。このため、セルアレイ領域１５ａ，１５ｂに設けられる電源配線は、周辺回路領域１６側が近端、チップの端部側が遠端となる。
【００２４】
図３は、図２に示す領域Ａをより詳細に示す図である。
【００２５】
図３に示すように、メモリセルアレイ１１は、マトリクス状に配置された複数のメモリマットＭＡＴを含んでいる。メモリマットＭＡＴは、複数のサブワード線、複数のビット線及びこれらの交点に配置された複数のメモリセルを含む領域である。図４に示すように、メモリセルＭＣはセルトランジスタＴとセルキャパシタＣが直列接続された構成を有しており、セルトランジスタＴのゲート電極は対応するサブワード線ＳＷＬ＿ｋに接続され、セルトランジスタＴのソース又はドレインは対応するビット線ＢＬ＿ｍに接続されている。
【００２６】
図３に戻って、メモリマットＭＡＴのＹ方向における両側には、サブワードドライバブロックＳＷＤＢが配置されている。サブワードドライバブロックＳＷＤＢは、複数のサブワードドライバＳＷＤが配置される領域である。サブワードドライバＳＷＤの回路構成は図４に示す通りであり、メインワード信号ＭＷＬ＿ｋと、サブワード選択信号ＦＸ＿１，ＦＸ＿１Ｂに基づいて、対応するサブワード線ＳＷＬ＿ｋを駆動する。
【００２７】
また、メモリマットＭＡＴのＸ方向における両側には、センスブロックＳＢが配置されている。センスブロックＳＢは、複数のセンスアンプＳＡが配置される領域である。図４に示すように、１つのセンスアンプＳＡには一対のビット線ＢＬ＿ｍ，ＢＬＢ＿ｍが接続されており、これらの間に生じている電位差を増幅する役割を果たす。各センスアンプＳＡにはそれぞれカラムスイッチＹＳＷが割り当てられており、対応するカラム選択信号ＹＳ＿ｌが活性化すると、センスアンプＳＡが相補のローカル入出力配線ＬＩＯ＿０Ｔ，ＬＩＯ＿０Ｂに接続される。
【００２８】
さらに、メモリマットＭＡＴからみて四隅の位置には、スイッチ回路領域ＳＷＣが配置されている。スイッチ回路領域ＳＷＣは、ローカル入出力配線ＬＩＯ＿０Ｔ，ＬＩＯ＿０Ｂとメイン入出力配線ＭＩＯ＿０Ｔ，ＭＩＯ＿０Ｂとを接続する回路などが配置される領域である。ローカル入出力配線ＬＩＯとメイン入出力配線ＭＩＯは、図４に示すように直接接続しても構わないし、トランスファゲートなどを介して接続しても構わないし、さらには、増幅機能を有するサブアンプを介して接続しても構わない。
【００２９】
本実施形態による半導体装置１０は、いわゆるオープンビット線構造を有しているため、対を成すビット線ＢＬは互いに異なるメモリマットＭＡＴに属する。このことは、Ｘ方向の端部に位置するメモリマットＭＡＴａについては、半数のビット線がダミービット線であることを意味する。ダミービット線は、図３に示すビット線終端ブロックＢＬＴＢ内で所定の電位に固定される。
【００３０】
図５は、図３に示す領域Ｂをより詳細に示す図である。
【００３１】
図５に示すように、カラム選択線ＹＳ及びメイン入出力配線ＭＩＯはＸ方向に延在する配線であり、メインワード線ＭＷＬはＹ方向に延在する配線である。サブワード選択線ＦＸは、Ｙ方向に延在する部分とＸ方向に延在する部分とを有している。
【００３２】
より詳細に説明すると、カラム選択線ＹＳは、メモリマットＭＡＴ及びセンスブロックＳＢ上をＸ方向に延在して設けられ、センスブロックＳＢ内の対応するカラムスイッチＹＳＷに接続される。ここで、カラム選択線ＹＳは端部に位置するメモリマットＭＡＴａ上に設ける必要はない。なぜならば、端部に位置するメモリマットＭＡＴａを超えた領域にはセンスブロックＳＢが存在せず、代わりにビット線終端ブロックＢＬＴＢが存在するだけだからである。このことは、端部に位置するメモリマットＭＡＴａ上においては、カラム選択線ＹＳのＸ方向における延長線上に配線トラックの空きスペースが生じることを意味する。図５においてはかかる空きスペースをＲ１と表記している。図５では所定のカラム選択線ＹＳ＿ｌの延長線上に生じた空きスペースＲ１にハッチングを付しているが、このような空きスペースＲ１は、メモリマットＭＡＴａの全域において生じる。
【００３３】
メイン入出力配線ＭＩＯは、メモリマットＭＡＴ及びセンスブロックＳＢ上をＸ方向に延在して設けられ、センスブロックＳＢ内の対応するローカル入出力配線ＬＩＯに接続される。メイン入出力配線ＭＩＯについても、端部に位置するメモリマットＭＡＴａ上に設ける必要はない。その理由はカラム選択線ＹＳの場合と同様である。したがって、端部に位置するメモリマットＭＡＴａ上においては、メイン入出力配線ＭＩＯのＸ方向における延長線上に配線トラックの空きスペースが生じることになる。図５においてはかかる空きスペースをＲ２と表記している。図５では所定のメイン入出力配線ＭＩＯ＿０，２，４，６の延長線上に生じた空きスペースＲ２にハッチングを付しているが、このような空きスペースＲ２は、メモリマットＭＡＴａの全域において生じる。
【００３４】
さらに、サブワード選択線ＦＸは、ビット線終端ブロックＢＬＴＢ上をＹ方向に延在して設けられるとともに、対応するサブワードドライバブロックＳＷＤＢ上をＸ方向に延在して設けられる。図５に示すように、偶数番目のサブワード選択線ＦＸ＿０，２，４，６と奇数番目のサブワード選択線ＦＸ＿１，３，５，７は、互いに異なるサブワードドライバブロックＳＷＤＢに交互に接続される。このため、Ｙ方向における端部に位置するビット線終端ブロックＢＬＴＢ上には、奇数番目のサブワード選択線ＦＸ＿１，３，５，７を設ける必要がない。したがって、端部に位置するビット線終端ブロックＢＬＴＢ上においては、偶数番目のサブワード選択線ＦＸ＿０，２，４，６のＹ方向における延長線上に配線トラックの空きスペースが生じることになる。図５においてはかかる空きスペースをＲ３と表記している。
【００３５】
これらの配線の他、メモリセルアレイ１１上には種々の電源配線が設けられる。図６は、メモリセルアレイ１１上における多層配線構造を説明するためのＸ方向における断面図である。図６に示す例では、サブワード線ＳＷＬが形成されるゲート配線層Ｇ、ビット線ＢＬが形成される第１金属配線層Ｍ１、電源配線が形成される第２金属配線層Ｍ２、メインワード線ＭＷＬ、ローカル入出力配線ＬＩＯ及びサブワード選択線ＦＸが形成される第３金属配線層Ｍ３、メイン入出力配線ＭＩＯ、カラム選択線ＹＳ及びサブワード選択線ＦＸが形成される第４金属配線層Ｍ４が設けられている。第２金属配線層Ｍ２に設けられる電源配線としては、電源電位ＶＰＰ，ＶＫＫ，ＶＢＢを供給する電源配線などが含まれる。各金属配線層Ｍ１〜Ｍ４の配線抵抗は、最上層の金属配線層Ｍ４において最も低く、下層に進むほど高くなる。これは、上層の配線層ほど配線の断面積が大きいからである。
【００３６】
図７は、図５に示す領域Ｃをより詳細に示す図であり、第１の実施形態に相当する。
【００３７】
図７に示すように、領域Ｃにおいては電源電位ＶＰＰ，ＶＫＫ，ＶＢＢが供給される電源配線Ｖ１の他に電源強化配線Ｖ２〜Ｖ４が設けられ、これらが短絡されている。電源配線Ｖ１はサブワードドライバブロックＳＷＤＢ上においてＸ方向に延在する配線であり、図７に示されない他のサブワードドライバブロックＳＷＤＢ上にも存在する。使用する配線層は、第２金属配線層Ｍ２である。
【００３８】
一方、電源強化配線Ｖ２は、図５に示した空きスペースＲ１又はＲ２に設けられた配線であり、端部に位置するメモリマットＭＡＴａ上においてＸ方向に延在する。図７に示す例では、カラム選択線ＹＳ＿０〜ＹＳ＿２が形成される配線トラックに電源強化配線Ｖ２が形成されている。空きスペースＲ１又はＲ２は、カラム選択線ＹＳ又はメイン入出力配線ＭＩＯの延長線上に位置することから、第４金属配線層Ｍ４に形成される。
【００３９】
また、電源強化配線Ｖ３は、図５に示した空きスペースＲ３に設けられた配線であり、ビット線終端ブロックＢＬＴＢ上においてＹ方向に延在する。つまり、サブワード選択線ＦＸが形成される配線トラックに電源強化配線Ｖ３が形成されている。空きスペースＲ３は、サブワード選択線ＦＸの延長線上に位置することから、第３金属配線層Ｍ３に形成される。電源強化配線Ｖ３は、電源強化配線Ｖ２の一端を電源配線Ｖ１に接続する役割を果たす。
【００４０】
電源強化配線Ｖ４は、メモリマットＭＡＴａ上においてＸ方向に延在する配線であり、電源強化配線Ｖ２の他端を電源配線Ｖ１に接続する役割を果たす。電源強化配線Ｖ４は、本実施形態により生じた空きスペースに形成された配線ではないが、電源強化配線Ｖ４を形成するためのスペースが確保されるよう、メインワード線ＭＷＬなどの他の配線のレイアウトを調整すればよい。
【００４１】
本実施形態では、これらの電源強化配線Ｖ２〜Ｖ４を設けたことにより、端部に位置するメモリマットＭＡＴａ上において電源が強化される。これにより、電源配線Ｖ１の遠端で生じやすい電位の低下などを抑制することができる。しかも、電源強化配線Ｖ２，Ｖ３については、空きスペースＲ１〜Ｒ３に形成していることから、本来必要な他の信号配線のレイアウトを圧迫することもない。
【００４２】
以上説明したように、本実施形態によれば、本来必要な他の信号配線のレイアウトをほとんど圧迫することなく、電源を強化することが可能となる。
【００４３】
図８は、カラムデコーダ１３に接続される配線を示す図であり、第２の実施形態に相当する。
【００４４】
図８に示すカラムデコーダ１３は、複数のデコードブロックＹＤＥＣ＿ａ，ＹＤＥＣ＿ｂ・・・がＹ方向に配列された構造を有している。各デコードブロックＹＤＥＣ＿ａ，ＹＤＥＣ＿ｂ・・・は、それぞれカラム選択線ＹＳ＿ａ，ＹＳ＿ｂ・・・を活性化させる機能ブロックであり、それぞれプリデコード信号ＹＰＲＥＤＥＣ＿ａ，ＹＰＲＥＤＥＣ＿ｂ・・・によって活性化される。図８に示すように、プリデコード信号ＹＰＲＥＤＥＣ＿ａ，ＹＰＲＥＤＥＣ＿ｂ・・・を供給する配線はＹ方向に延在しているため、対応するデコードブロックよりも先には配線する必要がない。つまり、対応するデコードブロックよりも先には、当該配線の延長線上に空きスペースＲ４が生じる。
【００４５】
本実施形態では、この空きスペースＲ４に電源強化配線Ｖ６をレイアウトしている。電源強化配線Ｖ６は、カラムデコーダ１３に電源電位ＶＰＥＲＩ及びＶＳＳを供給する電源配線Ｖ５に接続されており、これによりカラムデコーダ１３に供給する電源が強化される。特に、遠端に近いデコードブロックほど電源電位の低下が生じやすくなるが、本実施形態によれば遠端に近い機能ブロックほど電源が強化されることから、レイアウト位置にかかわらずほぼ一定の電源電位を供給することが可能となる。
【００４６】
尚、図２に示したレイアウトでは、カラムデコーダ１３とメインアンプ１４が離れて配置されているが、これらを隣接して配置することも可能である。この場合、図９に示すように、電源配線Ｖ５のみならず、メインアンプ１４に電源電位ＶＰＥＲＩ及びＶＳＳを供給する電源配線Ｖ７にも電源強化配線Ｖ６を接続することができる。これにより、カラムデコーダ１３に供給する電源とメインアンプ１４に供給する電源がともに強化される。図９に示す例では、メインアンプ１４が複数の機能ブロックＭＡＭＰ＿ａ，ＭＡＭＰ＿ｂ・・・に分割されており、遠端に近い機能ブロックほど電源電位の低下が生じやすくなるが、本実施形態によれば遠端に近い機能ブロックほど電源が強化されることから、レイアウト位置にかかわらずほぼ一定の電源電位を供給することが可能となる。
【００４７】
図１０は、ロウデコーダ１２に接続される配線を示す図であり、第３の実施形態に相当する。
【００４８】
図１０に示すロウデコーダ１２は、複数のデコードブロックＸＤＥＣ＿ａ，ＸＤＥＣ＿ｂ・・・がＸ方向に配列された構造を有している。各デコードブロックＸＤＥＣ＿ａ，ＸＤＥＣ＿ｂ・・・は、それぞれメインワード線ＭＷＬ＿ａ，ＭＷＬ＿ｂ・・・を活性化させる機能ブロックであり、それぞれプリデコード信号ＸＰＲＥＤＥＣ＿ａ，ＸＰＲＥＤＥＣ＿ｂ・・・によって活性化される。図１０に示すように、プリデコード信号ＸＰＲＥＤＥＣ＿ａ，ＸＰＲＥＤＥＣ＿ｂ・・・を供給する配線はＸ方向に延在しているため、対応するデコードブロックよりも先には配線する必要がない。つまり、対応するデコードブロックよりも先には、当該配線の延長線上に空きスペースＲ５が生じる。
【００４９】
本実施形態では、この空きスペースＲ５に電源強化配線Ｖ９をレイアウトしている。電源強化配線Ｖ９は、ロウデコーダ１２に電源電位ＶＰＰ及びＶＳＳを供給する電源配線Ｖ８に接続されており、これによりロウデコーダ１２に供給する電源が強化される。特に、遠端に近いデコードブロックほど電源電位の低下が生じやすくなるが、本実施形態においても遠端に近い機能ブロックほど電源が強化されることから、レイアウト位置にかかわらずほぼ一定の電源電位を供給することが可能となる。
【００５０】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００５１】
例えば、上記実施形態では、本発明をＤＲＡＭに適用した場合を例に説明したが、本発明の適用範囲がこれに限定されるものではなく、他の種類の半導体メモリデバイス（フラッシュメモリや、ＲｅＲＡＭなど）に適用することも可能であるし、プロセッサなどのロジック系半導体デバイスに適用することも可能である。
【符号の説明】
【００５２】
１０      半導体装置
１１      メモリセルアレイ
１２      ロウデコーダ
１３      カラムデコーダ
１４      メインアンプ
１５，１５ａ，１５ｂ    セルアレイ領域
１６      周辺回路領域
２１      アドレス端子
２２      コマンド端子
２３      クロック端子
２４      データ端子
２５      電源端子
３１      アドレス入力回路
３２      アドレスラッチ回路
３３      ロウプリデコーダ
３４      カラムプリデコーダ
３５      コマンド入力回路
３６      コマンドデコード回路
３７      クロック入力回路
３８      クロック生成回路
４１      ＦＩＦＯ回路
４２      入出力回路
５０      内部電源発生回路
ＢＬ      ビット線
ＢＬＴＢ  ビット線終端ブロック
ＦＸ      サブワード選択線
ＬＩＯ    ローカル入出力配線
Ｍ１〜Ｍ４    金属配線層
ＭＡＴ    メモリマット
ＭＡＴａ  端部に位置するメモリマット
ＭＣ      メモリセル
ＭＩＯ    メイン入出力配線
ＭＷＬ    メインワード線
Ｒ１〜Ｒ５    空きスペース
ＳＡ      センスアンプ
ＳＢ      センスブロック
ＳＷＣ    スイッチ回路領域
ＳＷＤ    サブワードドライバ
ＳＷＤＢ  サブワードドライバブロック
ＳＷＬ    サブワード線
Ｖ１，Ｖ５，Ｖ７，Ｖ８    電源配線
Ｖ２〜Ｖ４，Ｖ６，Ｖ９    電源強化配線
ＸＤＥＣ＿ａ，ＸＤＥＣ＿ｂ・・・    デコードブロック
ＹＤＥＣ＿ａ，ＹＤＥＣ＿ｂ・・・    デコードブロック
ＹＳ      カラム選択線
ＹＳＷ    カラムスイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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