(57)【要約】【課題】アナログ変換処理の実行周期はアナログ変換処理を行う制御装置内で定められる所定周期ではなく、インバータ等の制御対象に入力される信号と共通のタイミングでアナログ変換処理を行わなければ、電流制御の精度やモータ制御の効率低下を招いてしまう。【解決手段】電子制御装置内において一定周期で発生する動作開始トリガにより、予め登録されているアナログ信号のアナログ変換処理をシーケンシャルに実行する、第一のアナログ変換機能と、前記電子制御装置外部と共通のタイミングで発生する動作開始トリガにより、予め登録されているアナログ信号のアナログ変換処理をシーケンシャルに実行する、第二のアナログ変換機能と、を備え、前記第一のアナログ変換機能よりも前記第二のアナログ変換機能の処理機能の優先度を高くする。【選択図】  図１
2013062894.tif 000002
【特許請求の範囲】
【請求項１】
アナログ信号をデジタル信号に変換するアナログ変換器を備えた電子制御装置であって、
前記電子制御装置内において一定周期で発生する動作開始トリガにより、予め登録されているアナログ信号のアナログ変換処理をシーケンシャルに実行する、第一のアナログ変換機能と、
前記電子制御装置外部と共通のタイミングで発生する動作開始トリガにより、予め登録されているアナログ信号のアナログ変換処理をシーケンシャルに実行する、第二のアナログ変換機能と、を備え、
前記第一のアナログ変換機能よりも前記第二のアナログ変換機能の処理機能の優先度を高くしたことを特徴とする電子制御装置。
【請求項２】
請求項１に記載の電子制御装置であって、
前記第一のアナログ変換機能と、前記第二のアナログ変換機能とが、１つのアナログ変換器に実装され、
前記第二のアナログ変換機能の動作開始トリガが生成された際、前記第一のアナログ変換機能に予め登録されたアナログ信号のアナログ変換処理が実行中であるときに、前記第一のアナログ変換機能に登録されたアナログ信号の内、実行中のアナログ信号のアナログ変換処理を強制停止させる強制停止機能と、前記第二のアナログ変換機能が終了した後に、前記第一のアナログ変換機能を、前記強制停止機能により強制停止されたアナログ信号のアナログ変換処理から再開させる変換再開機能と、を有したことを特徴とする電子制御装置。
【請求項３】
請求項１または請求項２いずれか一項に記載の電子制御装置であって、
ダミーのアナログ信号が登録されていて、前記第二のアナログ変換機能の動作開始トリガよりΔＴだけ以前に発生するトリガにより、該ダミーのアナログ信号のアナログ変換処理を実行するダミーアナログ変換機能を有し、
ΔＴが前記第一の変換機能を強制停止させるために要する時間ΔＴ１より小さく、該ダミーアナログ変換が完了するまでに要する時間ΔＴ２より大きく設定することを特徴とする電子制御装置。
【請求項４】
請求項３の電子制御装置であって、
前記第二のアナログ変換機能の動作開始トリガを生成した際、前記第一のアナログ変換機能に登録されたアナログ信号のアナログ変換処理がいずれも停止中だった場合に、該ダミーアナログ変換機能のアナログ変換処理の強制停止処理を実行させることで、前記第二のアナログ変換機能の動作開始トリガが生成された際に、前記第一のアナログ変換機能の動作状態を問わずに、必ず強制停止処理を実行させることを特徴とする電子制御装置。
【請求項５】
請求項３または請求項４いずれか一項に記載の電子制御装置であって、
前記第二のアナログ変換機能の動作開始トリガの生成タイミングを強制停止処理に要する時間ΔＴ１だけ以前に設定することで、前記第二のアナログ変換機能の動作開始タイミングから該強制停止処理の影響を排除することを特徴とする電子制御装置。
【請求項６】
請求項１に記載の電子制御装置であって、
前記第一のアナログ変換機能と、前記第二のアナログ変換機能とが、１つのアナログ変換器に実装され、
前記第二のアナログ変換機能の動作開始トリガが生成された際、前記第一のアナログ変換機能に登録されたいずれかのアナログ信号のアナログ変換処理が実行中であるときに、前記第一のアナログ変換機能に登録されたアナログ信号の内、実行中の変換処理が完了した後に、前記第一のアナログ変換機能を停止させ、前記第二のアナログ変換機能を実行する停止機能とともに、前記第二のアナログ変換機能が終了した後に、前記第一のアナログ変換機能を停止した処理から再開させる変換再開機能と、を有したことを特徴とする電子制御装置。
【請求項７】
請求項６に記載の電子制御装置であって、
前記停止機能が開始してから実際にアナログ変換が停止するまでにかかる時間より長い時間だけ、前記第二のアナログ変換機能の動作開始トリガ生成以前に前記停止機能の動作開始トリガを生成し、
前記第二のアナログ変換機能の動作開始トリガが生成されたときに、前記アナログ変換器をアイドル状態にすることを特徴とする電子制御装置。
【請求項８】
３相モータと直流電源との間に接続された３相ブリッチ回路を制御するモータ制御装置であって、
前記３相ブリッチ回路内の各相に上アームもしくは下アームのスイッチング半導体素子のソース端子と直列に配置された電流検出手段が設けられ、
前記モータ制御装置は、前記スイッチング半導体素子のゲート信号を制御するＰＷＭ出力制御部と、
前記モータ制御装置内において一定周期で発生する動作開始トリガにより、予め登録されている順にアナログ信号のアナログ変換処理をシーケンシャルに実行する、第一のアナログ変換機能と、
前記ＰＷＭ出力制御部から出力されるＰＷＭ信号の搬送波と同期するタイミングで発生する動作開始トリガにより、前記電流検出手段で検出したアナログ信号のアナログ変換処理を予め登録された順にシーケンシャルに実行する、第二のアナログ変換機能と、を備え、
前記第一のアナログ変換機能は前記電流検出手段で検出したアナログ信号以外のアナログ信号をアナログ変換し、
前記第一のアナログ変換機能よりも前記第二のアナログ変換機能の処理機能の優先度を高くしたことを特徴とするモータ制御装置。
【請求項９】
請求項８に記載のモータ制御装置であって、
前記第一のアナログ変換機能と、前記第二のアナログ変換機能とが、１つのアナログ変換器に実装され、
前記第二のアナログ変換機能の動作開始トリガが生成された際、前記第一のアナログ変換機能に予め登録されたアナログ信号のアナログ変換処理が実行中であるときに、前記第一のアナログ変換機能に登録されたアナログ信号の内、実行中のアナログ信号のアナログ変換処理を強制停止させる強制停止機能と、前記第二のアナログ変換機能が終了した後に、前記第一のアナログ変換機能を、前記強制停止機能により強制停止されたアナログ信号のアナログ変換処理から再開させる変換再開機能と、を有したことを特徴とするモータ制御装置。
【請求項１０】
請求項８または請求項９いずれか一項に記載のモータ制御装置であって、
ダミーのアナログ信号が登録されていて、前記第二のアナログ変換機能の動作開始トリガよりΔＴだけ以前に発生するトリガにより、該ダミーのアナログ信号のアナログ変換処理を実行するダミーアナログ変換機能を有し、
ΔＴが前記第一の変換機能を強制停止させるために要する時間ΔＴ１より小さく、該ダミーアナログ変換が完了するまでに要する時間ΔＴ２より大きく設定することを特徴とするモータ制御装置。
【請求項１１】
請求項１０に記載のモータ制御装置であって、
前記第二のアナログ変換機能の動作開始トリガを生成した際、前記第一のアナログ変換機能に登録されたアナログ信号のアナログ変換処理がいずれも停止中だった場合に、該ダミーアナログ変換機能のアナログ変換処理の強制停止処理を実行させることで、前記第二のアナログ変換機能の動作開始トリガが生成された際に、前記第一のアナログ変換機能の動作状態を問わずに、必ず強制停止処理を実行させることを特徴とするモータ制御装置。
【請求項１２】
請求項１０または請求項１１いずれか一項に記載のモータ制御装置であって、
前記第二のアナログ変換機能の動作開始トリガの生成タイミングを強制停止処理に要する時間ΔＴ１だけ以前に設定することで、前記第二のアナログ変換機能の動作開始タイミングから該強制停止処理の影響を排除することを特徴とするモータ制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ変換器を有する電子制御装置および３相モータを制御するモータ制御装置に関する。
【背景技術】
【０００２】
例えば、特許文献１に記載の技術のように、３相モータと制御するＰＷＭインバータにおいて、３相の上アーム及び下アームに配置されたパワーＭＯＳＦＥＴと、そのソース電極に直列に接続された電流検出抵抗と、該電流検出抵抗と並列に接続された差動増幅回路で構成され、さらに、ＰＷＭスイッチング周期内、該電流検出装置を設けたアームと反対側の全てのアームがＯＦＦの時、すなわち該電流検出装置を設けたアームのＰＷＭ出力がＯＮの期間の各相の該電流検出装置の電流検知信号から、各相の電流を検出して交流電流を制御する技術がある。
【０００３】
このような技術分野では、交流電流を制御する際に電流検知信号をアナログ値からデジタル値に変換するアナログ変換を行って、交流電流のフィードバック制御を行う必要がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−２０１４２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このようなモータ制御に必要なアナログ変換処理などにおいては、アナログ変換処理の実行周期はアナログ変換処理を行う制御装置内で定められる所定周期ではなく、インバータ等の制御対象に入力される信号と共通のタイミングでアナログ変換処理を行わなければ、電流制御の精度やモータ制御の効率低下を招いてしまう。
【０００６】
本発明はこのような課題に鑑みてなされたものであって、アナログ変換タイミングに高い精度を要求されるシステムにおいて、アナログ変換の処理待ちの有無と、アナログ変換の強制停止処理時間の有無によるアナログ変換の実行タイミングの相違を排除することにより、アナログ変換の実行タイミングの精度を向上させることを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するため本発明は、例えばアナログ信号をデジタル信号に変換するアナログ変換器を備えた電子制御装置であって、前記電子制御装置内において一定周期で発生する動作開始トリガにより、予め登録されているアナログ信号のアナログ変換処理をシーケンシャルに実行する、第一のアナログ変換機能と、前記電子制御装置外部と共通のタイミングで発生する動作開始トリガにより、予め登録されているアナログ信号のアナログ変換処理をシーケンシャルに実行する、第二のアナログ変換機能と、を備え、前記第一のアナログ変換機能よりも前記第二のアナログ変換機能の処理機能の優先度を高くするよう構成する。
【発明の効果】
【０００８】
本発明によれば、３相モータ制御装置などのアナログ変換タイミングに高い精度を要求されるシステムにおいて、アナログ変換の実行タイミングの精度を向上させることができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例１，２にある、一般的な電子制御装置である。
【図２】本発明の実施例１，２にある、一定周期で取得するアナログ変換と特定のタイミングで取得するアナログ変換である。
【図３】本発明の実施例１にある、強制停止機能のみ使って、図２の２つのアナログ変換を１つのアナログ変換器に実装した動作タイミング図である。
【図４】本発明の実施例１にある、図３の強制停止処理の処理時間の影響を排除した動作タイミング図である。
【図５】本発明の実施例２にある、停止機能のみ使って、図２の２つのアナログ変換を１つのアナログ変換器に実装した動作タイミング図である。
【図６】本発明の実施例２にある、図５のアナログ変換待ち時間の影響を排除した動作タイミング図である。
【図７】本発明の実施例３にある、車両に搭載される３相モータ制御装置のシステム構成図である。
【図８】本発明の実施例３にある、インバータのシステム構成図である。
【図９】ＰＷＭ信号の要部拡大図である。
【図１０】ＰＷＭ信号と電流検出タイミングの説明図である。
【図１１】ＰＷＭ信号の最小Ｄutyの説明図である。
【発明を実施するための形態】
【００１０】
以下、図面を用いて本発明の実施例について説明を行う。
【実施例１】
【００１１】
発明の１つ目の実施例として、強制停止機能３２を用いた発明を、図１〜図４を用いて説明する。
【００１２】
図１は、一般的な電子制御装置の構成図を示す。電子制御装置１は、アナログ信号をデジタル値に変換する変換器３３２と、変換器への次の命令をバッファリングする命令バッファ３３１を有する、１つもしくは複数のアナログ変換器３３と、アナログ変換器３３を制御する演算器２と、あらかじめ設定されたアナログ変換の優先順位により、命令バッファ３３１へバッファリングさせる順番を調停する処理調停機能３５と、アナログ変換器３３のいずれか、もしくは全ての実行中のアナログ変換を強制停止する強制停止機能３２と、命令バッファ３３１のバッファリング処理を停止し、アナログ変換器への特定の変換命令の送信を停止することで、一部のアナログ変換を停止させる一時停止機能３１と、複数のアナログ変換対象４と各アナログ変換器３３を繋ぐアナログポート３４と、を有する。演算器２とアナログ変換機能３０とは、同一の集積回路としてパッケージ化されていてもよいし、個別のＩＣとして実装されてもよい。
【００１３】
図２は、電子制御装置１内で生成されるｎ個の一定周期Δｔ１で取得する、アナログ変換Ａ００〜Ａ０ｎと、電子制御装置１外部と共有するｍ個の特定のタイミングで取得する、アナログ変換Ａ１０〜Ａ１ｍの２種類のアナログ変換のパターンを示している。ｎ個の一定周期Δｔ１で取得するアナログ変換Ａ００〜Ａ０ｎについて、Δｔ１毎にアナログ変換機能のトリガ５が電子制御装置１内で生成され、トリガ５によりＡ００，Ａ０１，Ａ０２、の順にｎ個のアナログ変換を連続的に実行する。ｎ個のアナログ変換が完了すると、１回のトリガ５に対するアナログ変換処理が完了する。ｍ個の特定のタイミングで取得するアナログ変換Ａ１０〜Ａ１ｍについては、トリガＰＷＭ信号９の立ち上がりで、アナログ変換機能のトリガ６が生成され、トリガ６によりＡ１０，Ａ１１，Ａ１２、の順にｍ個のアナログ変換を連続的に実行する。ｍ個のアナログ変換が完了すると、１回のトリガ６に対するアナログ変換処理が完了する。
【００１４】
図３は、上記の２種類のアナログ変換を、１つのアナログ変換器に実装し、アナログ変換器がｎ個の一定周期Δｔ１で取得するアナログ変換Ａ００〜Ａ０ｎのいずれのアナログ変換も実行していない状態でトリガ６が生成された場合と、ｎ個の一定周期Δｔ１で取得するアナログ変換Ａ００〜Ａ０ｎのいずれかのアナログ変換中にトリガ６が生成された場合について、強制停止機能３２を利用した場合の動作図である。
【００１５】
アナログ変換開始タイミング７はｍ個の特定のタイミングで取得するアナログ変換Ａ１０〜Ａ１ｍの動作を開始したいタイミングである。
【００１６】
トリガ６の生成タイミングは、次の（１）（２）の２パターンがある。
【００１７】
（１）アナログ変換器がｎ個の一定周期Δｔ１で取得するアナログ変換Ａ００〜Ａ０ｎのいずれのアナログ変換も実行していない状態でトリガ６が生成された場合
（２）アナログ変換器がｎ個の一定周期Δｔ１で取得するアナログ変換Ａ００〜Ａ０ｎのいずれかのアナログ変換中にトリガ６が生成された場合
まず（１）について、図３（Ａ）に示すように、アナログ変換器がｎ個の一定周期Δｔ１で取得するアナログ変換Ａ００〜Ａ０ｎのいずれのアナログ変換も実行していない状態でトリガ６が生成された場合、トリガ６と同時にｍ個の特定のタイミングで取得するアナログ変換Ａ１０〜Ａ１ｍが動作開始するため、タイミング７とｍ個の特定のタイミングで取得するアナログ変換Ａ１０〜Ａ１ｍが動作開始するタイミングに遅れは発生しない。
【００１８】
次に（２）について、図３（Ｂ）に示すように、アナログ変換器がｎ個の一定周期Δｔ１で取得するアナログ変換Ａ００〜Ａ０ｎのいずれかのアナログ変換中にトリガ６が生成された場合、ｎ個の一定周期Δｔ１で取得するアナログ変換Ａ００〜Ａ０ｎの内、現在変換中のアナログ変換処理Ａ０２を強制停止処理８により強制停止させた後、ｍ個の特定のタイミングで取得するアナログ変換Ａ１０〜Ａ１ｍを実行する。さらに、ｍ個の特定のタイミングで取得するアナログ変換Ａ１０〜Ａ１ｍの完了後に、ｎ個の一定周期Δｔ１で取得するアナログ変換Ａ００〜Ａ０ｎの強制停止していたアナログ変換処理Ａ０２から再開させる。この時、タイミング７とｍ個の特定のタイミングで取得するアナログ変換Ａ１０〜Ａ１ｍの動作開始タイミングとの間に、強制停止処理８の処理時間Δｔ２だけタイミングの遅れが生じる。
【００１９】
ｎ個の一定周期Δｔ１で取得するアナログ変換Ａ００〜Ａ０ｎと、ｍ個の特定のタイミングで取得するアナログ変換Ａ１０〜Ａ１ｍのトリガタイミングは非同期のため、トリガ６生成前のｎ個の一定周期Δｔ１で取得するアナログ変換Ａ００〜Ａ０ｎの動作状態はアイドル状態なのか変換実行中なのか不定であり、強制停止処理８は不定期に発生する。この不定期に発生する強制停止処理８の影響により、ｍ個の特定のタイミングで取得するアナログ変換Ａ１０〜Ａ１ｍのアナログ変換開始タイミングが、タイミング７からΔｔ２だけ遅れるケースと、そうでないケースが発生する。
【００２０】
強制停止の有無を事前に検知できれば、Δｔ２を補正して、ｍ個の特定のタイミングで取得するアナログ変換Ａ１０〜Ａ１ｍのアナログ変換開始タイミングをタイミング７と同じタイミングにすることは可能だが、不定期に発生する強制停止処理８を事前に検知することは困難なため、Δｔ２を補正して、ｍ個の特定のタイミングで取得するアナログ変換Ａ１０〜Ａ１ｍのアナログ変換開始タイミングをタイミング７と同じタイミングにすることは困難である。
【００２１】
図４は、タイミング７よりもΔｔ３だけ早いタイミングでトリガ１２を生成するダミーアナログ変換トリガＰＷＭ信号１１と、トリガＰＷＭ信号９の生成するトリガ６よりもΔｔ２だけ早いタイミングでトリガ１３を生成する補正トリガＰＷＭ信号１０を用いて、図３で示したアナログ変換タイミングから強制停止処理８の影響を排除する方法を示したものである。ダミーアナログ変換トリガＰＷＭ信号１１の立ち上がりで、トリガ１２を生成する。トリガ１２により、ダミーのアナログ信号をアナログ変換するダミーアナログ変換Ａ３０が開始する。補正トリガＰＷＭ信号１０は、立ち上がりでトリガ１３を生成する。トリガ１３を生成するタイミングは、トリガ６よりΔｔ２だけ早いタイミングとする。また、ｍ個の特定のタイミングで取得するアナログ変換Ａ１０〜Ａ１ｍの動作開始トリガを、トリガ６よりもΔｔ２だけ早いタイミングでｍ個の特定のタイミングで取得するアナログ変換Ａ１０〜Ａ１ｍを動作開始させるために、トリガ６からトリガ１３にする。
【００２２】
ここで、Δｔ３はΔｔ２より長く、Δｔ３−Δｔ２がダミーアナログ変換Ａ３０のアナログ変換処理時間よりも短く設定する。
【００２３】
ダミーアナログ変換Ａ３０の動作開始トリガであるトリガ１２が生成されるパターンは、次の（３）（４）の２つのパターンがある。
【００２４】
（３）アナログ変換器がＡ００〜Ａ０ｎのいずれのアナログ変換も実行していない状態でダミー変換トリガ１２が生成された場合
（４）アナログ変換器がＡ００〜Ａ０ｎのいずれかのアナログ変換を実行中にトリガ１２が生成された場合
まず（３）について、図４（Ａ）に示すように、トリガ１２が生成されたタイミングでアナログ変換器３３がアイドル状態の場合は、タイミング７よりもΔｔ３だけ以前にダミーアナログ変換Ａ３０が動作開始し、トリガ１３が生成されたタイミングでダミーアナログ変換Ａ３０が実行中の状態となるため、必ず強制停止処理８の処理が実行される。
【００２５】
次に（４）について、図４（Ｂ）に示すように、トリガ１２が生成されたタイミングでアナログ変換器３３がｎ個の一定周期Δｔ１で取得するアナログ変換Ａ００〜Ａ０ｎの内、Ａ０２を実行中の場合、ダミーアナログ変換Ａ３０はアナログ変換完了待ち状態となる。トリガ１２のタイミングで実行中だったアナログ変換Ａ０２がトリガ１３までに完了していれば、アナログ変換完了待ちだったダミーアナログ変換Ａ３０が動作開始し、トリガ１３でダミーアナログ変換Ａ３０の強制停止処理８を実行し、また、トリガ１２のタイミングで実行中だったアナログ変換Ａ０２がトリガ１３までに完了しなければ、アナログ変換Ａ０２に対して強制停止処理８を実行する。
【００２６】
上記手法により、トリガ１３のタイミングで強制停止処理８が必ず発生するようにし、さらに強制停止処理８の処理時間Δｔ２を補正することができるため、強制停止処理８の有無による影響を受けずにタイミング７とｍ個の特定のタイミングで取得するアナログ変換Ａ１０〜Ａ１ｍのアナログ変換の開始タイミングを必ず一致させることができ、アナログ変換のタイミング精度を向上させることができる。
【実施例２】
【００２７】
発明の２つ目の実施例として、一時停止機能３１を用いた発明を、図５，図６を用いて説明する。実施例１と共通する部分についての説明は省略する。
【００２８】
図５は、上記の２種類のアナログ変換を、１つのアナログ変換器に実装し、アナログ変換の処理調停機能３５を使った場合の動作図である。
【００２９】
タイミング７はｍ個の特定のタイミングで取得するアナログ変換Ａ１０〜Ａ１ｍの動作を開始したいタイミングである。ｍ個の特定のタイミングで取得するアナログ変換Ａ１０〜Ａ１ｍは、ｎ個の一定周期Δｔ１で取得するアナログ変換Ａ００〜Ａ０ｎより処理の優先度を高く設定する。
【００３０】
トリガ６の生成タイミングは、次の（５）（６）の２パターンがある。
【００３１】
（５）アナログ変換器がｎ個の一定周期Δｔ１で取得するアナログ変換Ａ００〜Ａ０ｎのいずれのアナログ変換も実行していない状態でトリガ６が生成された場合
（６）アナログ変換器がｎ個の一定周期Δｔ１で取得するアナログ変換Ａ００〜Ａ０ｎのいずれかのアナログ変換中にトリガ６が生成された場合
まず（５）について、図５（Ａ）に示すように、アナログ変換器３３がアイドル状態で、トリガ６がタイミング７で生成された場合、タイミング７でｍ個の特定のタイミングで取得するアナログ変換Ａ１０〜Ａ１ｍが動作開始する。
【００３２】
次に（６）について、図５（Ｂ）に示すように、ｎ個の一定周期Δｔ１で取得するアナログ変換Ａ００〜Ａ０ｎの中のアナログ変換処理Ａ０４の動作中にトリガ６が生成された場合は、ｍ個の特定のタイミングで取得するアナログ変換Ａ１０〜Ａ１ｍがｎ個の一定周期Δｔ１で取得するアナログ変換Ａ００〜Ａ０ｎより優先度が高いため、処理調停機能３５により、ｎ個の一定周期Δｔ１で取得するアナログ変換Ａ００〜Ａ０ｎの変換命令よりも優先的に、ｍ個の特定のタイミングで取得するアナログ変換Ａ１０〜Ａ１ｍの変換命令が命令バッファ３３１に転送される。
【００３３】
ただし、処理調停機能３５は命令バッファへ３３１の変換命令のバッファリングの順序を調停するため、すでに命令バッファ３３１にバッファリング済みのアナログ変換Ａ０５の変換命令と、変換器３３２が実行中のアナログ変換処理Ａ０４が完了するまでの時間の合計時間Δｔ５だけ、ｍ個の特定のタイミングで取得するアナログ変換Ａ１０〜Ａ１ｍの動作開始が遅れる。
【００３４】
処理調停機能３５の処理の有無を事前に検知できれば、Δｔ５を補正して、ｍ個の特定のタイミングで取得するアナログ変換Ａ１０〜Ａ１ｍのアナログ変換開始タイミングをタイミング７と同じタイミングにすることは可能だが、不定期に発生する処理調停機能３５の処理の有無を事前に検知することは困難なため、Δｔ５を補正して、ｍ個の特定のタイミングで取得するアナログ変換Ａ１０〜Ａ１ｍのアナログ変換開始タイミングをタイミング７と同じタイミングにすることは困難である。
【００３５】
図６は、ディセイブル用ＰＷＭ信号１６を用いて、図５で示したアナログ変換待ち時間の影響を排除する方法を示す。
【００３６】
ディセイブル用ＰＷＭ信号１６は立ち上がりでトリガ１７を生成する。トリガ１７は、ｎ個の一定周期Δｔ１で取得するアナログ変換Ａ００〜Ａ０ｎに対して一時停止機能３１を実行する動作開始トリガに設定する。
【００３７】
ｍ個の特定のタイミングで取得するアナログ変換Ａ１０〜Ａ１ｍのアナログ変換の開始トリガを生成した際、ｎ個の一定周期Δｔ１で取得するアナログ変換Ａ００〜Ａ０ｎが動作していた場合、一時停止機能３１により、命令バッファへｎ個の一定周期Δｔ１で取得するアナログ変換Ａ００〜Ａ０ｎの変換命令のバッファリングが停止し、変換器３３２で実行中のアナログ変換と、命令バッファにバッファリングされた次のアナログ変換命令を完了した後、ｎ個の一定周期Δｔ１で取得するアナログ変換Ａ００〜Ａ０ｎの動作は停止する。ｎ個の一定周期Δｔ１で取得するアナログ変換Ａ００〜Ａ０ｎを一時停止機能３１で停止させるのに要する最長の時間をΔｔ６とし、トリガ６が生成された際にアナログ変換器がアイドル状態となっているように、Δｔ６より大きな値Δｔ７を使って、トリガ１７の生成タイミングを、トリガ６の生成タイミングよりΔｔ７だけ以前に設定する。
【００３８】
また、ｍ個の特定のタイミングで取得するアナログ変換Ａ１０〜Ａ１ｍが動作完了した際、ｎ個の一定周期Δｔ１で取得するアナログ変換Ａ００〜Ａ０ｎに対して、アナログ変換命令の命令バッファへのバッファリングを一時停止機能３１で停止されていたら、命令バッファへのバッファリングを停止した場所から再開し、ｎ個の一定周期Δｔ１で取得するアナログ変換Ａ００〜Ａ０ｎのアナログ変換処理を再開させるようにする。
【００３９】
これにより、トリガ１７が生成されるパターンは次の（７）（８）の２パターンとなる。
【００４０】
（７）アナログ変換器がＡ００〜Ａ０ｎのいずれのアナログ変換も実行していない状態でダミー変換トリガ１７が生成された場合
（８）アナログ変換器がＡ００〜Ａ０ｎのいずれかのアナログ変換を実行中にトリガ１７が生成された場合
まずは（７）について、図６（Ａ）に示すように、トリガ１７が生成された際、アナログ変換器３３がアイドル状態であれば、アナログ変換にはなんら影響は無く、トリガ６が生成されたタイミングでアナログ変換器はアイドル状態となる。
【００４１】
次に（８）について、図６（Ｂ）に示すように、トリガ１７が生成されたタイミングでアナログ変換器３３がｎ個の一定周期Δｔ１で取得するアナログ変換Ａ００〜Ａ０ｎの内、アナログ変換Ａ０２を実行中の場合、一時停止機能３１により、すでにバッファリング済みのアナログ変換Ａ０３の次のアナログ変換Ａ０４の変換命令を命令バッファ３３１にバッファリングする処理が停止し、変換器３３２で実行中のアナログ変換処理Ａ０２と、命令バッファにバッファリングされたＡ０３のアナログ変換処理が完了したら、ｎ個の一定周期Δｔ１で取得するアナログ変換Ａ００〜Ａ０ｎは停止する。一時停止機能３１でｎ個の一定周期Δｔ１で取得するアナログ変換Ａ００〜Ａ０ｎが停止するタイミングと、トリガ６が生成されるタイミングは、Δｔ７＞Δｔ６により、一時停止機能３１でｎ個の一定周期Δｔ１で取得するアナログ変換Ａ００〜Ａ０ｎが停止するタイミングの方が早いため、トリガ６を生成するタイミングで、アナログ変換器３３はアイドル状態となる。
【００４２】
これにより、トリガ６を生成するタミングで、必ずアナログ変換器３３がアイドル状態となり、トリガ６生成からｍ個の特定のタイミングで取得するアナログ変換Ａ１０〜Ａ１ｍの動作開始までにアナログ変換待ち時間の影響が無くなる。
【００４３】
上記手法により、タイミング７とｍ個の特定のタイミングで取得するアナログ変換Ａ１０〜Ａ１ｍのアナログ変換のタイミングからアナログ変換待ち時間の影響を排除し、アナログ変換のタイミング精度を向上させることができる。
【実施例３】
【００４４】
続いて、３相モータ制御装置に関する、本発明の３つ目の実施例について説明する。３相モータ制御装置においては、ＰＷＭスイッチング周期内で、電流検出装置を設けたアームのパワーＭＯＳＦＥＴがＯＮのタイミングで電流検知をするため、電流検出装置を設けたパワーＭＯＳＦＥＴは必ずＯＮ期間を設ける必要がある。
【００４５】
最低限必要なパワーＭＯＳＦＥＴのＯＮ時間をΔＴ１とすると、ΔＴ１は、
ΔＴ１＝差動増幅回路の動作時間＋アナログ変換器の処理時間          …（式１）
となり、アナログ変換時間が大きく関わる。もし、別のアナログ変換実行中にパワーＭＯＳＦＥＴがＯＮのタイミングになった場合、通常は実行中のアナログ変換処理待ちが発生するため、最低限必要なパワーＭＯＳＦＥＴのＯＮ時間ΔＴ１は、アナログ変換処理待ち時間を考慮して設計しなければならない。その場合、最低限必要なパワーＭＯＳＦＥＴのＯＮ時間ΔＴ１が長くなってしまい、ＰＷＭ出力のＤutyの設定可能な領域が小さくなってしまう。そのため、電流制御の精度やモータ制御の効率低下を招いてしまう。
【００４６】
本実施例の発明は、アナログ変換の処理待ちの有無と、アナログ変換の強制停止処理時間の有無による電流検出のアナログ変換の実行タイミングの相違を排除することにより、電流検出のアナログ変換の実行タイミングの精度を向上させることを目的とする。また、電流検出のアナログ変換の実行タイミングの精度向上により、最低限必要なパワーＭＯＳＦＥＴのＯＮ時間を短くし、設定可能なＰＷＭ  Ｄutyの領域を可能な限り広げることで、モータ電流制御の精度向上及び、モータ制御の効率向上を目的としている。
【００４７】
本発明の３つ目の実施例を、図７，図８，図９を用いて説明する。図７は、本発明の一実施例である車両に搭載される３相モータ制御装置２０のシステム構成図である。本実施例の３相モータ制御装置２０は、ハイブリッドカーにおいて、トランスミッションに連結された３相モータ２１を電動機として駆動し、エンジンの始動や車両の推進力を発生させ、車両が減速する時や高速走行時には発電機として駆動し、別途備え付けの直流電源２２に電力を供給するシステムである。
【００４８】
インバータ２３は、電子制御装置１のＰＷＭ出力制御部２５が出力するＰＷＭ信号に基づいて直流電源２２の直流電圧を３相モータ２１側の３相交流電力に変換している。電子制御装置１はインバータ２３からの３相電流のアナログ信号をアナログ変換機能３０を用いて電流値を読み取り、目標とする３相電流と、該電流値を比較し、それぞれ電流フィードバック制御を行い、電子制御装置のＰＷＭ出力制御部２５から最適なＰＷＭ出力をインバータ２３へ出力している。
【００４９】
図８は、インバータ２３の内部構成図を示す回路図である。
【００５０】
３相モータ２１と直流電源２２との間に接続された３相ブリッチ回路を有し、３相ブリッチ内の各相の下アームはスイッチング半導体素子としてパワーＭＯＳＦＥＴ２７ａ〜２７ｃが接続されている。３相ブリッチ内の各相の上アームも下アームと同様にスイッチング半導体素子としてパワーＭＯＳＦＥＴ２８ａ〜２８ｃが接続されている。パワーＭＯＳＦＥＴ２７ａ〜２７ｃとパワーＭＯＳＦＥＴ２８ａ〜２８ｃのゲート端子は電子制御装置１のＰＷＭ出力制御部２５に接続され、電子制御装置１は、パワーＭＯＳＦＥＴ２７ａ〜２７ｃとパワーＭＯＳＦＥＴ２８ａ〜２８ｃのＯＮ，ＯＦＦを電子制御装置のＰＷＭ出力制御部２５のＰＷＭ出力信号で制御し、３相モータ２１に流れる電流を制御する。
【００５１】
電流検出装置４１ａ〜４１ｃは下アームに備え付けられたパワーＭＯＳＦＥＴ２７ａ〜２７ｃのソース端子と直列に備え付けられた電流検出用抵抗２９ａ〜２９ｃと、電流検出用抵抗２９ａ〜２９ｃと並列に備え付けられた差動増幅回路４０ａ〜４０ｃとで構成されている。電流計測装置４１ａ〜４１ｃが出力する電流検出信号４４は電子制御装置１のアナログ変換機能３０に入力される。
【００５２】
アナログ変換機能３０は電流計測装置４１ａ〜４１ｃが出力した電流検出信号４４をアナログ値からデジタル値に変換し、各相に流れる電流値を計測する。アナログ変換機能３０には、電流検出信号４４以外に、モータ温度センサーやインバータ温度センサーなどのアナログ変換対象２４が出力したアナログ信号４５をアナログ値からデジタル値に変換する。
【００５３】
ここで、図９を用いて、電子制御装置１のＰＷＭ出力制御部２５が、パワーＭＯＳＦＥＴ２７ａ〜２７ｃのゲート端子及び、パワーＭＯＳＦＥＴ２８ａ〜２８ｃのゲート端子に供給するＰＷＭ信号について説明する。
【００５４】
図９はＰＷＭ信号の要部拡大図である。
【００５５】
図９（Ａ）は、上アーム用の搬送波Ｃｐと、下アーム用の搬送波Ｃｄと、Ａ相駆動電圧信号Ｓａと、Ｂ相駆動電圧信号Ｓｂと、Ｃ相駆動電圧信号Ｓｃとを示している。搬送波Ｃｐ，Ｃｄとしては、ここでは、三角波信号を用いている。また、周波数は１／Ｔ１＝１０ｋＨｚの信号である。
【００５６】
図９（Ｂ）は、電子制御装置１が、パワーＭＯＳＦＥＴ２７ａのゲート端子に供給するＰＷＭ信号Ｐａｄを示している。下アーム用の搬送波Ｃｄのレベルが、Ａ相駆動電圧信号Ｓａのレベルより大きい時、例えば、時刻ｔ１〜ｔ２の間、ＰＷＭ信号はＯＮとなる。逆の場合、例えば、時刻ｔ０〜ｔ１の間は、ＯＦＦになる。
【００５７】
図９（Ｃ）は、電子制御装置１が、パワーＭＯＳＦＥＴ２８ａのゲート端子に供給するＰＷＭ信号Ｐａｐを示している。上アーム用の搬送波Ｃｐのレベルが、Ａ相駆動電圧信号Ｓａのレベルより小さい時、例えば、時刻ｔ３〜ｔ４の間、及び時刻ｔ５〜ｔ６の間、ＰＷＭ信号はＯＮとなる。逆の場合は、ＯＦＦになる。
【００５８】
同様にして、図９（Ｄ）は、電子制御装置１が、パワーＭＯＳＦＥＴ２７ｂのゲート端子に供給するＰＷＭ信号Ｐｂｄを示している。図９（Ｅ）は、電子制御装置１が、パワーＭＯＳＦＥＴ２８ｂのゲート端子に供給するＰＷＭ信号Ｐｂｐを示している。図９（Ｆ）は、電子制御装置１が、パワーＭＯＳＦＥＴ２７ｃのゲート端子に供給するＰＷＭ信号Ｐｃｄを示している。図９（Ｇ）は、電子制御装置１が、パワーＭＯＳＦＥＴ２８ｃのゲート端子に供給するＰＷＭ信号Ｐｃｐを示している。
【００５９】
図９（Ｂ）〜（Ｇ）の全体を見ると、時刻ｔ７〜ｔ８の間は、上アームを構成するパワーＭＯＳＦＥＴ２８ａ〜２８ｃの各ゲート端子に供給するＰＷＭ信号Ｐａｐ，Ｐｂｐ，Ｐｃｐは、全てＯＦＦとなっている。一方、下アームを構成するパワーＭＯＳＦＥＴ２７ａ〜２７ｃの各ゲート端子に供給するＰＷＭ信号Ｐａｄ，Ｐｂｄ，Ｐｃｄは全てＯＮとなっている。この時刻ｔ７〜ｔ８の状態を図９（Ｈ）に示す。
【００６０】
このとき、図８に示すように、Ａ相電流ＩａとＢ相電流Ｉｂが下アームから３相モータ２１に流れ込み、また、３相モータ２１からは、Ｃ相電流Ｉｃが下アームを通って流れ出している。従って、Ａ相電流Ｉａ，Ｂ相電流Ｉｂ，Ｃ相電流Ｉｃは、下アームに設けた電流検出装置４１ａ〜４１ｃによってそれぞれ検出することができる。
【００６１】
図９（Ｈ）に示した時刻ｔ７〜ｔ８の間は、図９（Ａ）から明らかなように、上アーム用の搬送波Ｃｐと、下アーム用の搬送波Ｃｄの最大値のタイミングが含まれている。従って、搬送波Ｃｐ，Ｃｄが最大値となるタイミングで電流検出装置４１ａ〜４１ｃから出力される電流検出信号４４をアナログ変換機能３０で取り込めば、正確な電流を検出することができる。
【００６２】
図１０は、ＰＷＭ信号と電流検出タイミングの説明図である。
【００６３】
図１０（Ａ）は、下アーム用の搬送波Ｃｄと、Ａ相駆動電圧信号Ｓａと、Ｂ相駆動電圧信号Ｓｂと、Ｃ相駆動電圧信号Ｓｃとを示している。搬送波Ｃｄの周波数は、図９（Ａ）の周波数と等しく、１／Ｔ１＝１０ｋＨｚである。
【００６４】
図１０（Ｂ）は、図９（Ｂ）と同じく、電子制御装置１が、パワーＭＯＳＦＥＴ２７ａのゲート端子に供給するＰＷＭ信号Ｐａｄを示している。
【００６５】
図１０（Ｃ）は、電流検出タイミングＴｉｎを示している。図示するように、搬送波Ｃｄが最大値となるタイミングで電流検出装置４１ａ〜４１ｃで検出した電流を取むようにする。したがって、電流制御装置１は、内部で作成している搬送波Ｃｄが最大値となるタイミングで、電流検出装置４１ａ〜４１ｃからの電流検出信号４４をアナログ変換機能３０でアナログ変換することにより、これらの電流を正確に検出することができる。
【００６６】
図１１は、下アームのＰＷＭ信号に最小Ｄutyを入力した図である。
【００６７】
図１１（Ａ）はパワーＭＯＳＦＥＴ２８ａのゲート端子に供給するＰＷＭ信号Ｐａｐを示している。図１１（Ｂ）はパワーＭＯＳＦＥＴ２７ａのゲート端子に供給するＰＷＭ信号Ｐａｄを示している。ΔＴ２はパワーＭＯＳＦＥＴ２７ａのゲート端子に供給するＰＷＭ信号Ｐａｄの最小Ｄutyを示している。
【００６８】
ΔＴ２にはアナログ変換機能３０が電流検出信号４４のアナログ変換を完了するまでの時間が最低限必要となり、ΔＴ２の最小時間は該アナログ変換時間となる。
【００６９】
ここで、アナログ変換機能３０において、電流計測装置４１ａ〜４１ｃから入力される電流検出信号４４のアナログ変換機能を、特定のタイミングで取得するアナログ変換機能とし、アナログ変換対象２４から入力されるアナログ信号４５のアナログ変換機能を、一定周期で取得するアナログ変換機能として実装すれば、ΔＴ２は、本発明の実施例１や実施例２を使い、電流検出信号４４のアナログ変換完了までの時間を、アナログ信号４５のアナログ変換処理の影響を排除して設計することができる。
【００７０】
ここで、電流検出信号４４のアナログ変換機能における特定のタイミングとは上アーム用の搬送波Ｃｐと、下アーム用の搬送波Ｃｄの最大値のタイミングであり、電子制御装置１と制御対象であるインバータ２３とで共有されるタイミングである。一方、アナログ信号４５のアナログ変換機能における一定周期とは、電子制御装置１内で使用され、制御対象には出力されない周期といえる。例えば、アナログ信号４５がモータ温度センサーやインバータ温度センサーからの信号である場合、制御装置１で定めた所定周期でアナログ変換を実行すればよく、制御対象とタイミングを同期する必要がない。
【００７１】
本実施例により、ＰＷＭ信号Ｐａｄの最小Ｄutyについて、アナログ信号４５の影響を考慮して余裕度を持たせて設計する必要がなくなり、ゲート端子に供給するＰＷＭ信号Ｐａｄの最小Ｄuty設定を０％により近い値で設定することができる。他の相についても同様に、ＰＷＭ信号Ｐｂｄ，Ｐｃｄの最小Ｄuty設定を０％により近い値で設定することができる。
【符号の説明】
【００７２】
１  電子制御装置
２  演算器
４  アナログ変換対象
５  一定周期で取得するアナログ変換機能のトリガ
６  特定のタイミングで取得するアナログ変換機能のトリガ
７  特定のタイミングで取得するアナログ変換機能のアナログ変換開始要求タイミング
８  強制停止処理
９  特定のタイミングで取得するアナログ変換機能のトリガを生成するトリガＰＷＭ信号
１０  トリガＰＷＭ信号９の生成するトリガ６よりもΔｔ２だけ早いタイミングでトリガ１３を生成する補正トリガＰＷＭ信号
１１  トリガＰＷＭ信号９が生成するトリガ６よりもΔｔ３だけ早いタイミングでトリガ１２を生成するダミーアナログ変換トリガＰＷＭ信号
１２  ダミーアナログ変換トリガＰＷＭ信号１１が生成するトリガ
１３  補正トリガＰＷＭ信号１０が生成するトリガ
１６  一定の周期で取得するアナログ変換の一時停止を生成するディセイブル用ＰＷＭ信号
１７  ディセイブル用ＰＷＭ信号１６のトリガ
２０  ３相モータ制御装置
２１  ３相モータ
２２  直流電源
２３  インバータ
２４  一定周期で取得するアナログ変換対象群
２５  電子制御装置のＰＭＷ出力制御部
２６  電子制御装置のセンサ出力読み取り部
２７ａ  ３相モータに流れる電流を制御するパワーＭＯＳＦＥＴ（下アームＡ相）
２７ｂ  ３相モータに流れる電流を制御するパワーＭＯＳＦＥＴ（下アームＢ相）
２７ｃ  ３相モータに流れる電流を制御するパワーＭＯＳＦＥＴ（下アームＣ相）
２８ａ  ３相モータに流れる電流を制御するパワーＭＯＳＦＥＴ（上アームＡ相）
２８ｂ  ３相モータに流れる電流を制御するパワーＭＯＳＦＥＴ（上アームＢ相）
２８ｃ  ３相モータに流れる電流を制御するパワーＭＯＳＦＥＴ（上アームＣ相）
２９ａ  電流検出用抵抗（Ａ相）
２９ｂ  電流検出用抵抗（Ｂ相）
２９ｃ  電流検出用抵抗（Ｃ相）
３０  アナログ変換機能
３１  一時停止機能
３２  強制停止機能
３３  アナログ変換器
３４  アナログポート
３５  処理調停機能
４０ａ  差動増幅回路（Ａ相）
４０ｂ  差動増幅回路（Ｂ相）
４０ｃ  差動増幅回路（Ｃ相）
４１ａ  電流検出装置（Ａ相）
４１ｂ  電流検出装置（Ｂ相）
４１ｃ  電流検出装置（Ｃ相）
４３  コンデンサ
４４  電流検出装置が出力する電流検出信号、かつ特定のタイミングでアナログ変換値を取得するアナログ信号
４５  一定周期でアナログ値を取得するアナログ信号
Ｃｄ  下アーム用の搬送波
Ｃｐ  上アーム用の搬送波
Ｐａｄ  下アームＡ相のパワーＭＯＳＦＥＴのゲート端子に供給するＰＷＭ信号
Ｐａｐ  上アームＡ相のパワーＭＯＳＦＥＴのゲート端子に供給するＰＷＭ信号
Ｐｂｄ  下アームＢ相のパワーＭＯＳＦＥＴのゲート端子に供給するＰＷＭ信号
Ｐｂｐ  上アームＢ相のパワーＭＯＳＦＥＴのゲート端子に供給するＰＷＭ信号
Ｐｃｄ  下アームＣ相のパワーＭＯＳＦＥＴのゲート端子に供給するＰＷＭ信号
Ｐｃｐ  上アームＣ相のパワーＭＯＳＦＥＴのゲート端子に供給するＰＷＭ信号
Ｓａ  Ａ相駆動電圧信号
Ｓｂ  Ｂ相駆動電圧信号
Ｓｃ  Ｃ相駆動電圧信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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