(57)【要約】【課題】直前の書き込みデータと同じ書き込みデータを連続して書き込む場合であれば、入出力線対のイコライズは不要である。そのため、直前の書き込みデータと同じ書き込みデータを連続して書き込む場合に、入出力線のイコライズを実施せず、データ書き込み時の消費電力を削減する半導体装置が、望まれる。【解決手段】半導体装置は、第１の信号入出力線をイコライズする第１のイコライズ回路と、データのライト動作が連続する場合には、連続するライト動作間、第１のイコライズ回路を非活性とし、リード動作が連続する場合又はライト動作の後にリード動作を行う場合には、連続するライト動作間又はライト動作の後のリード動作間時に、第１のイコライズ回路を活性とする制御回路と、を備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の信号入出力線をイコライズする第１のイコライズ回路と、
データのライト動作が連続する場合には、連続するライト動作間、前記第１のイコライズ回路を非活性とし、リード動作が連続する場合又はライト動作の後にリード動作を行う場合には、連続するライト動作間又はライト動作の後のリード動作時に、前記第１のイコライズ回路を活性とする制御回路と、
を備えることを特徴とする半導体装置。
【請求項２】
前記制御回路は、ライト動作が連続する場合に、ライトコマンドの受付から次のライトコマンドの受付が可能になるまでの時間を下限とした期間、タイミング信号を発生し、
前記第１のイコライズ回路は、前記タイミング信号に基づき、活性非活性が定まる請求項１の半導体装置。
【請求項３】
前記第１のイコライズ回路は、前記タイミング信号を所定の期間、遅延させたバーストフラグ信号に基づき、活性非活性が定まる請求項２の半導体装置。
【請求項４】
前記第１の信号入出力線と接続される第２の信号入出力線をイコライズする第２のイコライズ回路を含み、
前記制御回路は、前記第１のイコライズ回路の活性非活性に同期させて、前記第２のイコライズ回路を活性又は非活性とする請求項１乃至３のいずれか一に記載の半導体装置。
【請求項５】
前記第１の信号入出力線を介して読み出される信号を増幅するアンプ回路の入力ノードをイコライズするアンプイコライズ回路を含み、
前記制御回路は、データのライト動作が連続する場合には、前記アンプイコライズ回路を活性し、リード動作が連続する場合又はライト動作の後にリード動作を行う場合には、連続するライト動作間又はライト動作の後のリード動作時に、前記アンプイコライズ回路を活性とする請求項１乃至４のいずれか一に記載の半導体装置。
【請求項６】
前記制御回路は、アクティブコマンドに続いてライトコマンドを受け付けた場合には、前記第１のイコライズ回路を活性とする請求項１乃至５のいずれか一に記載の半導体装置。
【請求項７】
複数のメモリセルを含むメモリセルアレイと、
前記複数のメモリセルに接続されたビット線を駆動するカラムデコーダと、
前記複数のビット線のそれぞれに接続されるローカル入出力線をイコライズするローカル入出力線イコライズ回路と、
前記複数のローカル入出力線のそれぞれに接続されるメイン入出力線をイコライズするメイン入出力線イコライズ回路と、
前記複数のメモリセルのうち、いずれかのメモリセルに対するライト動作が連続する場合に、ライトコマンドの受付から次のライトコマンドの受付が可能になるまでの時間を下限とした期間、タイミング信号を活性化する制御回路と、
を備え、
前記カラムデコーダは、前記タイミング信号を所定の期間、遅延させることで、バーストフラグ信号を生成し、
前記バーストフラグ信号に基づき、前記メイン入出力線イコライズ回路及び前記ローカル入出力線イコライズ回路の活性又は非活性が定まることを特徴とする半導体装置。
【請求項８】
前記制御回路は、リード動作が連続する場合又はライト動作の後にリード動作を行う場合には、連続するライト動作間又はライト動作の後のリード動作時に、前記タイミング信号を非活性とする請求項７の半導体装置。
【請求項９】
メモリセルアレイと、
前記メモリセルアレイに接続された第１のアンプと、
書き込みバッファと、
前記第１のアンプと前記書き込みバッファとの間に接続された１対の入出力線対と、
前記１対の入出力線対と第１の端子との間に接続された書き込みバッファと、
前記１対の入出力線対間に接続されたイコライズ回路であって、当該イコライズ回路は、前記書き込みバッファが前記１対の入出力線に第１の書き込みデータを供給する第１の内部ライト動作に続いて、前記第１のアンプが前記１対の入出力線に第１の読み出しデータを供給する第１の内部リード動作が実行されるときには、前記１対の入出力線のイコライズを実施し、前記第１の内部ライト動作に続いて、前記書き込みバッファが前記１対の入出力線に第２の書き込みデータを供給する第２の内部ライト動作が実行されるときには、前記第１の内部ライト動作と前記第２の内部ライト動作との間に前記１対の入出力線のイコライズを実施しない、前記イコライズ回路と、
を備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、データの入出力線のイコライズを行う半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を初めとした半導体装置に対して、消費電力の低減に関する強い要求が存在する。半導体装置を内部に含む電子機器は低消費電力で動作することが求められ、その内部で使用される半導体装置に対しても、低消費電力であることが要求されるためである。
【０００３】
ここで、特許文献１において、半導体装置の一例としてのＤＲＡＭのデータ書き込み動作について、ライトバッファとセンスアンプとの間に配置されたグローバルＩＯ線対ＧＩＯの書き込みデータをライトバッファが更新しようとする毎（以下、ライトサイクル毎とも記載）に、グローバルＩＯ線対ＧＩＯをイコライズすることが開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平８−２２１９８１号公報（図１６、図２７、図３３）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
なお、上記先行技術文献の開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明の観点からなされたものである。
【０００６】
上述のように、特許文献１で開示された技術では、ライトサイクル毎にグローバルＩＯ線対ＧＩＯをイコライズしている。しかし、特許文献１で開示されたデータ書き込み動作では、ライトサイクル毎にグローバルＩＯ線対をイコライズしているため、直前の書き込みデータと同じ書き込みデータを連続して書き込む場合であっても、グローバルＩＯ線対の充放電が必要である。しかし、直前の書き込みデータと同じ書き込みデータを連続して書き込む場合であれば、グローバルＩＯ線対の充放電は必要ない。
【０００７】
即ち、特許文献１で開示されたデータ書き込み動作では、本来必要のないグローバルＩＯ線対の充放電を行っているため、電力を浪費しているといえる。
【課題を解決するための手段】
【０００８】
本発明の第１の視点によれば、第１の信号入出力線をイコライズする第１のイコライズ回路と、データのライト動作が連続する場合には、連続するライト動作間、前記第１のイコライズ回路を非活性とし、リード動作が連続する場合又はライト動作の後にリード動作を行う場合には、連続するライト動作間又はライト動作の後のリード動作時に、前記第１のイコライズ回路を活性とする制御回路と、を備える半導体装置が提供される。
【０００９】
本発明の第２の視点によれば、メモリセルアレイと、前記メモリセルアレイに接続された第１のアンプと、書き込みバッファと、前記第１のアンプと前記書き込みバッファとの間に接続された１対の入出力線対と、前記１対の入出力線対と第１の端子との間に接続された書き込みバッファと、前記１対の入出力線対間に接続されたイコライズ回路であって、当該イコライズ回路は、前記書き込みバッファが前記１対の入出力線に第１の書き込みデータを供給する第１の内部ライト動作に続いて、前記第１のアンプが前記１対の入出力線に第１の読み出しデータを供給する第１の内部リード動作が実行されるときには、前記１対の入出力線のイコライズを実施し、前記第１の内部ライト動作に続いて、前記書き込みバッファが前記１対の入出力線に第２の書き込みデータを供給する第２の内部ライト動作が実行されるときには、前記第１の内部ライト動作と前記第２の内部ライト動作との間に前記１対の入出力線のイコライズを実施しない、前記イコライズ回路と、を備える半導体装置が提供される。
【発明の効果】
【００１０】
本発明の各視点によれば、連続して書き込み動作を行う場合に入出力線のイコライズを実施しないため、直前の書き込みデータと同じ書き込みデータを連続して書き込む場合の消費電力を低減することができ、データ書き込み時の消費電力を削減する半導体装置が、提供される。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施形態の概要を説明するための図である。
【図２】本発明の第１の実施形態に係る半導体装置１の全体構成の一例を示す図である。
【図３】図２に示すメモリセルアレイ４０及びセンスアンプ５０と、アンプ＆バッファ部６０との接続の一例を示す図である。
【図４】メモリマットに含まれるサブアレイと、サブアレイに接続されたセンスアンプ部ＳＡＡと、ローカル入出力線対と、入出力スイッチＩＯＳＷと、メイン入出力線対の構成の一例を示す図である。
【図５】図３に示すアンプ＆バッファ回路ＭＡＷＢ０の回路構成の一例を示す図である。
【図６】メイン入出力イコライズ信号生成回路ＭＩＯＥＱＳＣの構成の一例を示す図である。
【図７】ローカル入出力イコライズ信号発生回路ＬＩＯＥＱＳＣの構成の一例を示す図である。
【図８】半導体装置１の動作の概略の一例を示す波形図である。
【図９】ライトコマンドが連続して供給された場合の波形の一例を示す図である。
【図１０】リードコマンドが連続して供給された場合の波形の一例を示す図である。
【図１１】ライトコマンドの供給後、リードコマンドが供給された場合の波形の一例を示す図である。
【発明を実施するための形態】
【００１２】
初めに、図１を用いて一実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。
【００１３】
上述のように、直前の書き込みデータと同じ書き込みデータを連続して書き込む場合であれば、入出力線対のイコライズは不要である。そのため、データ書き込み時の消費電力を削減する半導体装置が、望まれる。
【００１４】
そこで、一例として図１に示す半導体装置を提供する。図１に示す半導体装置は、第１の信号入出力線をイコライズする第１のイコライズ回路と、データのライト動作が連続する場合には、連続するライト動作間、第１のイコライズ回路を非活性とし、リード動作が連続する場合又はライト動作の後にリード動作を行う場合には、連続するライト動作間又はライト動作の後のリード動作間時に、第１のイコライズ回路を活性とする制御回路と、を備えている。
【００１５】
図１に示す半導体装置の制御回路は、ライト動作が連続する場合（バーストライト時）に、第１のイコライズ回路を非活性とする。一方、リード動作が連続する場合や、ライト動作後のリード動作時には、第１のイコライズ回路を活性化する。このように、半導体装置の動作に応じて、イコライズを切り替え、ライト動作が連続する場合には不要なイコライズ（信号線の充放電）を排除することで、消費電力を削減する。一方、信号線に生じる微小な電位差を読み出す必要がある場合（リード動作が連続、ライト動作後のリード動作）には、イコライズを実施する。
【００１６】
本発明において下記の形態が可能である。
【００１７】
［形態１］上記第１の視点に係る半導体装置のとおりである。
【００１８】
［形態２］前記制御回路は、ライト動作が連続する場合に、ライトコマンドの受付から次のライトコマンドの受付が可能になるまでの時間を下限とした期間、タイミング信号を発生し、前記第１のイコライズ回路は、前記タイミング信号に基づき、活性非活性が定まることが好ましい。
【００１９】
［形態３］前記第１のイコライズ回路は、前記タイミング信号を所定の期間、遅延させたバーストフラグ信号に基づき、活性非活性が定まることが好ましい。
【００２０】
［形態４］前記半導体装置は、前記第１の信号入出力線と接続される第２の信号入出力線をイコライズする第２のイコライズ回路を含み、前記制御回路は、前記第１のイコライズ回路の活性非活性に同期させて、前記第２のイコライズ回路を活性又は非活性とすることが好ましい。
【００２１】
［形態５］前記半導体装置は、前記第１の信号入出力線を介して読み出される信号を増幅するアンプ回路の入力ノードをイコライズするアンプイコライズ回路を含み、前記制御回路は、データのライト動作が連続する場合には、前記アンプイコライズ回路を活性し、リード動作が連続する場合又はライト動作の後にリード動作を行う場合には、連続するライト動作間又はライト動作の後のリード動作時に、前記アンプイコライズ回路を活性とすることが好ましい。
【００２２】
［形態６］前記制御回路は、アクティブコマンドに続いてライトコマンドを受け付けた場合には、前記第１のイコライズ回路を活性とすることが好ましい。
【００２３】
［形態７］上記第２の視点に係る半導体装置のとおりである。
【００２４】
［形態８］前記制御回路は、リード動作が連続する場合又はライト動作の後にリード動作を行う場合には、連続するライト動作間又はライト動作の後のリード動作時に、前記タイミング信号を非活性とすることが好ましい。
【００２５】
以下に具体的な実施の形態について、図面を参照してさらに詳しく説明する。
【００２６】
［第１の実施形態］
本発明の第１の実施形態について、図面を用いてより詳細に説明する。
【００２７】
図２は、本実施形態に係る半導体装置１の全体構成の一例を示す図である。
【００２８】
半導体装置１は、制御ロジック１０と、ロウデコーダ＆タイミング信号発生回路２０と、カラムデコーダ＆タイミング信号発生回路３０と、メモリセルアレイ４０と、センスアンプ５０と、アンプ＆バッファ部６０と、データ入出力部７０から構成されている。
【００２９】
制御ロジック１０は、外部から供給されるコマンドを受け取り、各種の内部信号を生成する（制御ロジック１０は、上述の制御回路に相当する）。具体的には、制御ロジック１０は、外部からアクティブコマンドが供給されると内部アクティブコマンド信号ＩＡＣＴを、外部からリードコマンドが供給されると内部リードコマンド信号ＩＲＤを、外部からライトコマンドが供給されると内部ライトコマンド信号ＩＷＲＴを、それぞれ生成する。
【００３０】
内部アクティブコマンド信号ＩＡＣＴは、プリチャージコマンドが供給されるまで活性レベルのハイレベルを保持する。
【００３１】
制御ロジック１０は、外部からライトコマンドが供給された場合、ｔＣＣＤｍｉｎ期間、活性レベルとしてハイレベルをとるタイミング信号ＴＣＣＤＴを生成する。ここで、ｔＣＣＤｍｉｎ期間とは、リード動作やライト動作を繰り返して（連続して）行う場合に、ライトコマンド又はリードコマンドの受領から次のライトコマンド又はリードコマンドが受領可能となるまでの時間を下限とする期間である。ｔＣＣＤｍｉｎ期間は、クロックサイクル数で表すことができる。
【００３２】
制御ロジック１０は、その内部に、外部から供給されるクロック信号ＣＫを受け取り、クロック信号ＣＫをカウントし、タイミング信号ＴＣＣＤＴを生成するＴＣＣＤＴ発生回路を含む。内部アクティブコマンド信号ＩＡＣＴはロウデコーダ＆タイミング信号発生回路２０に出力される。内部リードコマンド信号ＩＲＤ、内部ライトコマンド信号ＩＷＲＴ及びタイミング信号ＴＣＣＤＴは、カラムデコーダ＆タイミング信号発生回路３０に出力される。
【００３３】
ロウデコーダ＆タイミング信号発生回路２０は、内部アクティブコマンド信号ＩＡＣＴに応じてアドレス信号ＡＤＤをロウアドレスとして受け取る。ロウデコーダ＆タイミング信号発生回路２０は、内部アクティブコマンド信号ＩＡＣＴとロウアドレスとに応じて、各種ロウ系の制御信号を出力する。具体的には、ワード線選択信号ＷＬＳをメモリセルアレイ４０に出力し、スイッチ制御信号Ｓ１、センスアンプ活性化信号ＣＳＰ及びＣＳＮをセンスアンプ５０に出力する。
【００３４】
また、ロウデコーダ＆タイミング信号発生回路２０は、複数のローカル入出力イコライズ信号発生回路ＬＩＯＥＱＳＣ１〜ＬＩＯＥＱＳＣｋ（ｋは正の整数、以下同じ）を含む。複数のローカル入出力イコライズ信号発生回路ＬＩＯＥＱＳＣ１〜ＬＩＯＥＱＳＣｋは、それぞれ、イコライズ信号ＥＱ１〜ＥＱｋとローカル入出力線イコライズ信号ＬＥＱ２Ｂ１〜ＬＥＱ２Ｂｋとを発生する。複数のローカル入出力イコライズ信号発生回路ＬＩＯＥＱＳＣ１〜ＬＩＯＥＱＳＣｋのうちロウアドレスにより選択された１つのローカル入出力イコライズ信号発生回路ＬＩＯＥＱＳＣｉ（ｉは１以上ｋ以下の正の整数、以下同じ）は、第１の期間、イコライズ信号ＥＱｉを非活性レベルにし、ローカル入出力線イコライズ信号ＬＥＱ２Ｂｉをバーストフラグ信号ＢＳＴＦＬＧＴと入出力イコライズ制御信号ＩＯＥＱＢに応じて制御可能な状態にする。一方、ロウアドレスにより選択されなかった残りの複数のローカル入出力イコライズ信号発生回路は、イコライズ信号ＥＱを活性レベルに維持し、ローカル入出力線イコライズ信号ＬＥＱ２Ｂを非活性レベルに維持する。イコライズ信号ＥＱ１〜ＥＱｋ及びローカル入出力線イコライズ信号ＬＥＱ２Ｂ１〜ＬＥＱ２Ｂｋは、センスアンプ５０に出力される。なお、各信号の詳細については後述する。
【００３５】
カラムデコーダ＆タイミング信号発生回路３０は、内部リードコマンド信号ＩＲＤが供給された場合に、内部リードコマンド信号ＩＲＤに応じてアドレス信号ＡＤＤをカラムアドレスとして受け取る。さらに、カラムデコーダ＆タイミング信号発生回路３０は、内部リードコマンド信号ＩＲＤとカラムアドレスとに応じて、各種カラム系の制御信号を出力する。具体的には、Ｙスイッチ選択信号ＹＳをセンスアンプ５０に、リードイネーブル信号ＲＥ及びメインアンプ接続信号ＴＧＢをアンプ＆バッファ部６０に、それぞれ出力する。
【００３６】
また、カラムデコーダ＆タイミング信号発生回路３０は、内部リードコマンド信号ＩＲＤに応じて、メインアンプイコライズ信号ＭＡＥＱＢ及び入出力イコライズ制御信号ＩＯＥＱＢを、それぞれ第２の期間及び第３の期間、活性レベルのロウレベルから非活性レベルのハイレベルとする。一方、バーストフラグ信号ＢＳＴＦＬＧＴ及びライトイネーブル信号ＷＥは、共に非活性レベルのまま維持される。メインアンプイコライズ信号ＭＡＥＱＢ及びライトイネーブル信号ＷＥは、アンプ＆バッファ部６０に出力され、入出力イコライズ制御信号ＩＯＥＱＢ及びバーストフラグ信号ＢＳＴＦＬＧＴはロウデコーダ＆タイミング信号発生回路２０及びアンプ＆バッファ部６０に出力される。
【００３７】
カラムデコーダ＆タイミング信号発生回路３０は、内部ライトコマンド信号ＩＷＲＴ及びタイミング信号ＴＣＣＤＴが供給された場合に、内部ライトコマンド信号ＩＷＲＴに応じてアドレス信号ＡＤＤをカラムアドレスとして受け取る。
【００３８】
カラムデコーダ＆タイミング信号発生回路３０は、内部ライトコマンド信号ＩＷＲＴ、タイミング信号ＴＣＣＤＴ及びカラムアドレスに応じて、各種カラム系の制御信号を出力する。具体的には、内部ライトコマンド信号ＩＷＲＴとカラムアドレスとに応じて、Ｙスイッチ選択信号ＹＳ、ライトイネーブル信号ＷＥを出力する。
【００３９】
また、タイミング信号ＴＣＣＤＴに応じて、バーストフラグ信号ＢＳＴＦＬＧＴを出力する。具体的には、タイミング信号ＴＣＣＤＴを、第４の期間、遅延させることで、バーストフラグ信号ＢＳＴＦＬＧＴを生成する。
【００４０】
また、カラムデコーダ＆タイミング信号発生回路３０は、内部ライトコマンド信号ＩＷＲＴに応じて、入出力イコライズ制御信号ＩＯＥＱＢを、第５の期間、活性レベルのロウレベルから非活性レベルのハイレベルとする。一方、リードイネーブル信号ＲＥとメインアンプ接続信号ＴＧＢは、共に非活性レベルのままであり、メインアンプイコライズ信号ＭＡＥＱＢは活性レベルを維持する。
【００４１】
メモリセルアレイ４０には、複数のワード線ＷＬと複数のビット線ＢＬと、それぞれのワード線ＷＬとビット線ＢＬとの交点に設けられた複数のメモリセルＭＣが含まれている。
【００４２】
センスアンプ５０には、複数のセンスアンプ部が含まれている。センスアンプ５０の詳細については、後述する。
【００４３】
アンプ＆バッファ部６０には、複数のメイン入出力線イコライズ回路ＭＩＯＥＱ（メイン入出力線イコライズ回路は、上述の第１のイコライズ回路に相当する）と、複数のメインアンプＭＡと、複数のライトバッファ回路ＷＢと、メイン入出力イコライズ信号生成回路ＭＩＯＥＱＳＣが含まれている。これらの回路のついての詳細は、後述する。
【００４４】
データ入出力部７０は、外部からライトコマンドが供給された場合、つまり、ライト動作時には、データ端子ＤＱに供給されたライトデータを、リードライトバスＲＷＢＵＳを介してアンプ＆バッファ部６０に供給する。外部からリードコマンドが供給された場合、つまり、リード動作時には、アンプ＆バッファ部６０からリードライトバスＲＷＢＵＳを介して供給されるリードデータをデータ端子ＤＱに供給する。
【００４５】
次に、メモリセルアレイ４０及びセンスアンプ５０と、アンプ＆バッファ部６０との接続について説明する。
【００４６】
図３は、メモリセルアレイ４０及びセンスアンプ５０と、アンプ＆バッファ部６０との接続の一例を示す図である。
【００４７】
メモリセルアレイ４０は、複数のサブアレイＳＡＲＹを含む。センスアンプ５０は、複数のセンスアンプ部ＳＡＡを含む。
【００４８】
それぞれのセンスアンプ部ＳＡＡは、ローカル入出力線ＬＩＯＴ及びＬＩＯＢを介して、入出力スイッチＩＯＳＷに接続されている。
【００４９】
さらに、それぞれのセンスアンプ部ＳＡＡには、イコライズ信号ＥＱ１〜ＥＱｋ及びローカル入出力線イコライズ信号ＬＥＱ２Ｂ１〜ＬＥＱ２Ｂｋが接続される。それぞれの入出力スイッチＩＯＳＷは、ローカル入出力線ＬＩＯＴ及びＬＩＯＢとメイン入出力線ＭＩＯＴ及びＭＩＯＢとの間に接続され、スイッチ制御信号Ｓ１〜Ｓｋに応じて、ローカル入出力線ＬＩＯＴ及びＬＩＯＢとメイン入出力線ＭＩＯＴ及びＭＩＯＢとの接続を切り替える。
【００５０】
ここで、図３のＸ方向に一列に並べられた複数のサブアレイＳＡＲＹは、アクティブコマンドにより同時に活性化される。これらＸ方向に一列に並べられたサブアレイを、まとめてメモリマットと呼ぶこともある。図３には、ｋ個のメモリマットを有する例を記載している。これらｋ個のメモリマットには、それぞれ、イコライズ信号ＥＱ１〜ＥＱｋ、ローカル入出力線イコライズ信号ＬＥＱ２Ｂ１〜ＬＥＱ２Ｂｋ、スイッチ制御信号Ｓ１〜Ｓｋ、が供給される。ｋ個のメモリマットのうち、いずれのメモリマットを活性化させるかは、ロウアドレスの一部により指定される。
【００５１】
図３に示すメイン入出力線ＭＩＯＴ及びＭＩＯＢには、複数のメイン入出力線対（ＭＩＯ０Ｔ、ＭＩＯ０Ｂ）〜（ＭＩＯｎＴ、ＭＩＯｎＢ）が含まれている（ｎは正の整数、以下同じ）。メイン入出力線対は、それぞれ入出力スイッチＩＯＳＷに接続されている。
【００５２】
上述のように、アンプ＆バッファ部６０には、複数のメイン入出力線イコライズ回路ＭＩＯＥＱと、複数のメインアンプＭＡと、複数のライトバッファ回路ＷＢが含まれている。さらに、各メイン入出力線イコライズ回路ＭＩＯＥＱ、メインアンプＭＡ、ライトバッファ回路ＷＢで１組のアンプ＆バッファ回路ＭＡＷＢを構成している。図３には、アンプ＆バッファ回路ＭＡＷＢ０〜ＭＡＷＢｎが含まれている。各メイン入出力線対（ＭＩＯＴ、ＭＩＯＢ）には、メイン入出力線イコライズ回路ＭＩＯＥＱ、ライトバッファ回路ＷＢ及びメインアンプＭＡが接続されている。
【００５３】
ここで、アンプ＆バッファ回路ＭＡＷＢ０を例にとり、その動作を説明する。なお、他のアンプ＆バッファ回路ＭＡＷＢの動作については、アンプ＆バッファ回路ＭＡＷＢ０と同様のため、説明を省略する。
【００５４】
初めに、メイン入出力線イコライズ回路ＭＩＯＥＱ０について説明する。
【００５５】
メイン入出力線イコライズ回路ＭＩＯＥＱ０は、後述するメイン入出力イコライズ信号生成回路ＭＩＯＥＱＳＣから発生されるメイン入出力線イコライズ信号ＭＥＱ２Ｂに応じて、メイン入出力線対（ＭＩＯ０Ｔ、ＭＩＯ０Ｂ）の２本のメイン入出力線を短絡すると共に、電源電位ＶＤＤに接続することで、メイン入出力線対（ＭＩＯ０Ｔ、ＭＩＯ０Ｂ）の電位を実質的に電源電位ＶＤＤと同じにする。なお、詳細については後述するが、連続してライト動作が行われる場合には、メイン入出力線対（ＭＩＯＴ、ＭＩＯＢ）のイコライズを実施しない。
【００５６】
一方、アクティブコマンドが入力された直後のライト動作時や、リード動作時には、メイン入出力線対（ＭＩＯＴ、ＭＩＯＢ）のイコライズを実施する。メイン入出力線イコライズ回路ＭＩＯＥＱ０の具体的な構成については後述する。
【００５７】
次に、ライトバッファ回路ＷＢ０について説明する。
【００５８】
ライトバッファ回路ＷＢ０は、ライトイネーブル信号ＷＥに応じて、リードライトバスＲＷＢＵＳ０から供給されるライトデータに応じた論理レベルにメイン入出力線対（ＭＩＯ０Ｔ、ＭＩＯ０Ｂ）を駆動する。ライトバッファ回路ＷＢ０の具体的な構成については後述する。
【００５９】
続いて、メインアンプＭＡ０について説明する。
【００６０】
メインアンプＭＡ０は、メインアンプ接続信号ＴＧＢに応じてメイン入出力線対（ＭＩＯ０Ｔ、ＭＩＯ０Ｂ）と接続される。具体的には、メインアンプＭＡ０は、ライト動作時に、メイン入出力線対（ＭＩＯ０Ｔ、ＭＩＯ０Ｂ）から切り離され、リード動作時に、メイン入出力線対（ＭＩＯ０Ｔ、ＭＩＯ０Ｂ）と接続される。さらに、リードイネーブル信号ＲＥに応じて、メイン入出力線（ＭＩＯ０Ｔ、ＭＩＯ０Ｂ）から供給されるリードデータに応じた論理レベルにリードライトバスＲＷＢＳ０を駆動する。メインアンプＭＡ０の具体的な構成については後述する。
【００６１】
次に、サブアレイＳＡＲＹについて説明する。
【００６２】
図４は、メモリマットに含まれる複数のサブアレイのうちの１つと、このサブアレイに接続されたセンスアンプ部ＳＡＡと、ローカル入出力線対（ＬＩＯ０Ｔ、ＬＩＯＢ）と、入出力スイッチＩＯＳＷと、メイン入出力線対（ＭＩＯ０Ｔ、ＭＩＯ０Ｂ）の構成の一例を示す図である。
【００６３】
サブアレイＳＡＲＹには、第１のサブアレイ領域ＭＳＡＴと第２のサブアレイ領域ＭＳＡＢから構成されている。第１のサブアレイ領域ＭＳＡＴと第２のサブアレイ領域ＭＳＡＢには、それぞれ、複数のワード線、複数のビット線、複数のメモリセルが配置されている。図４においては、一例として、ワード線ＷＬ０及びＷＬ１、ビット線ＢＬＴ及びＢＬＢ、メモリセルＭＣを示している。ここで、ワード線ＷＬ０及びＷＬ１は、同時には選択されないものとする。また、ビット線ＢＬＴ及びＢＬＢによって、ビット線対（ＢＬＴ、ＢＬＢ）を形成する。
【００６４】
センスアンプ部ＳＡＡには、ＹスイッチＹＳＷ、ビット線イコライズ回路ＢＬＥＱ、センスアンプ回路ＳＡ、２つのローカル入出力線イコライズ回路ＬＩＯＥＱ１及びＬＩＯＥＱ２が配置されている（ローカル入出力線イコライズ回路は、上述の第２のイコライズ回路に相当する）。
【００６５】
ＹスイッチＹＳＷは、２つのＮチャンネル型ＭＯＳトランジスタＮ０１及びＮ０２から構成されている。ＹスイッチＹＳＷは、Ｙスイッチ選択信号ＹＳに応じて、ビット線ＢＬＴ及びＢＬＢを、ローカル入出力線ＬＩＯ０Ｔ及びＬＩＯ０Ｂに接続する。
【００６６】
ビット線イコライズ回路ＢＬＥＱは、３つのＮチャンネル型ＭＯＳトランジスタＮ０３〜Ｎ０５から構成されている。ビット線イコライズ回路ＢＬＥＱは、イコライズ信号ＥＱ１が活性レベルのハイレベルになるとビット線対（ＢＬＴ、ＢＬＢ）を短絡すると共に、電源電位ＶＤＤ／２に接続することで、ビット線対（ＢＬＴ、ＢＬＢ）の電位を実質的にＶＤＤ／２に等しくなるようにする。
【００６７】
センスアンプ回路ＳＡは、２つのＮチャンネル型ＭＯＳトランジスタＮ０６及びＮ０７と、２つのＰチャンネル型ＭＯＳトランジスタＰ０１及びＰ０２から構成されている。センスアンプ回路ＳＡは、センスアンプ活性化信号ＣＳＰ及びＣＳＮが活性レベル、即ち、ＣＳＰがロウレベル、ＣＳＮがハイレベルをとることに応じて活性化される。センスアンプ活性化信号ＣＳＰ及びＣＳＮが活性化されると、ビット線対（ＢＬＴ、ＢＬＢ）の電位差を増幅する。なお、センスアンプ活性化信号ＣＳＰ及びＣＳＮは、それぞれＮチャンネル型ＭＯＳトランジスタＮ０８及びＰチャンネル型ＭＯＳトランジスタＰ０３を介して、センスアンプ回路ＳＡに供給される。
【００６８】
ローカル入出力線イコライズ回路ＬＩＯＥＱ１は、２つのＮチャンネル型ＭＯＳトランジスタＮ０９及びＮ１０から構成されている。ローカル入出力線イコライズ回路ＬＩＯＥＱ１は、イコライズ信号ＥＱ１が活性レベルのハイレベルになるとローカル入出力線対（ＬＩＯ０Ｔ、ＬＩＯ０Ｂ）を短絡すると共に電源電位ＶＤＤ／２に接続することで、ローカル入出力線対（ＬＩＯ０Ｔ、ＬＩＯ０Ｂ）の電位を実質的にＶＤＤ／２に等しくなるようにする。
【００６９】
ローカル入出力線イコライズ回路ＬＩＯＥＱ２は、３つのＰチャンネル型ＭＯＳトランジスタＰ０４〜Ｐ０６から構成されている。ローカル入出力線イコライズ回路ＬＩＯＥＱ２は、ローカル入出力線イコライズ信号ＬＥＱ２Ｂ１が活性レベルのロウレベルになるとローカル入出力線対（ＬＩＯ０Ｔ、ＬＩＯ０Ｂ）を短絡すると共に電源電位ＶＤＤに接続することで、ローカル入出力線対（ＬＩＯ０Ｔ、ＬＩＯ０Ｂ）の電位を実質的にＶＤＤに等しくなるようにする。
【００７０】
入出力スイッチＩＯＳＷは、２つのＮチャンネル型ＭＯＳトランジスタＮ１１及びＮ１２から構成されている。入出力スイッチＩＯＳＷは、スイッチ制御信号Ｓ１に応じて、ローカル入出力線ＬＩＯ０Ｔ及びＬＩＯ０Ｂとメイン入出力線ＭＩＯ０Ｔ及びＭＩＯ０Ｂとの接続を切り替える。
【００７１】
第１のサブアレイ領域ＭＳＡＴ及び第２のサブアレイ領域ＭＳＡＢに含まれるメモリセルＭＣは、セル容量及びＭＯＳトランジスタにより構成されている。
【００７２】
次に、アンプ＆バッファ回路ＭＡＷＢ０に含まれる各回路について説明する。
【００７３】
図５は、アンプ＆バッファ回路ＭＡＷＢ０の回路構成の一例を示す図である。
【００７４】
メイン入出力線イコライズ回路ＭＩＯＥＱ０は、３つのＰチャンネル型ＭＯＳトランジスタＰ０８〜Ｐ１０から構成されている。メイン入出力線イコライズ回路ＭＩＯＥＱ０は、メイン入出力線イコライズ信号ＭＥＱ２Ｂが活性レベルのロウレベルになると、メイン入出力線対（ＭＩＯＴ０、ＭＩＯＢ０）を短絡すると共に、電源電位ＶＤＤに接続し、メイン入出力線対（ＭＩＯＴ０、ＭＩＯＢ０）の電位を実質的にＶＤＤに等しくする。
【００７５】
ライトバッファＷＢ０は、２つのＮチャンネル型ＭＯＳトランジスタＮ１３及びＮ１４と、２つのＰチャンネル型ＭＯＳトランジスタＰ１１及びＰ１２と、２つの否定論理積回路ＮＡＮＤ０１及びＮＡＮＤ０２と、２つのインバータ回路ＩＮＶ０１及びＩＮＶ０２から構成されている。なお、否定論理積回路ＮＡＮＤ０１の入力の一端には、リードライトバスＲＷＢＳ０を論理反転した信号が入力される。
【００７６】
上述のとおり、ライトバッファＷＢ０は、ライトイネーブル信号ＷＥに応じて、リードライトバスＲＷＢＵＳ０から供給されるライトデータに応じた論理レベルにメイン入出力線対（ＭＩＯ０Ｔ、ＭＩＯ０Ｂ）を駆動する。
【００７７】
メインアンプＭＡ０は、２つのトランスファーゲートＴＧ０Ｔ及びＴＧ０Ｂと、メインアンプ回路ＭＡＣ０と、メインアンプイコライズ回路ＭＡＥＱ０から構成されている。
【００７８】
トランスファーゲートＴＧ０Ｔ及びＴＧ０Ｂは、メインアンプ接続信号ＴＧＢが活性レベルのロウレベルをとると、導通状態となり、メインアンプ回路ＭＡＣ０の２つの入力ノードＭＡ０Ｔ及びＭＡ０Ｂを、それぞれ、メイン入出力線ＭＩＯ０Ｔ及びＭＩＯ０Ｂに接続する。なお、メインアンプ接続信号ＴＧＢは、インバータ回路ＩＮＶ０３により論理反転されて、トランスファーゲートＴＧ０Ｔ及びＴＧ０Ｂの一端に供給される。
【００７９】
メインアンプ回路ＭＡＣ０は、３つのＮチャンネル型ＭＯＳトランジスタＮ１５〜Ｎ１７と、２つのＰチャンネル型ＭＯＳトランジスタＰ１３及びＰ１４から構成されている。メインアンプ回路ＭＡＣ０は、リードイネーブル信号ＲＥが活性レベルのハイレベルをとると、自身の２つの入力ノードＭＡ０Ｔ及びＭＡ０Ｂの電位差を増幅し、入力ノードＭＡ０Ｔと共通の出力ノードを介して、増幅された電位差に応じて、リードライトバスＲＷＢＵＳ０を駆動する。なお、メインアンプ回路ＭＡＣ０の出力ノードとリードライトバスＲＷＢＵＳ０は、２つのインバータ回路ＩＮＶ０４及びＩＮＶ０５を介して接続される。なお、本実施形態では、インバータ回路ＩＮＶ０４がリードライトバスＲＷＢＵＳ０を駆動する能力を、データ入出力部のデータ入力回路がリードライトバスＲＷＢＵＳ０を駆動する能力よりも小さくすることで、ライトデータが壊れることを防止している。このように、インバータ回路ＩＮＶ０４とデータ入力回路との駆動能力のバランスを考慮することに代えて、リードライトバスＲＷＢＵＳ０のアンプ＆バッファ部６０側の一部をライトバッファＷＢ０に接続されるライトバスＷＢＵＳ０とメインアンプ回路ＭＡＣ０に接続されるリードバスＲＢＵＳ０とに分岐し、分岐部に中継回路を配置してライト動作時にはライトバスＷＢＵＳ０とリードライトバスＲＷＢＵＳ０とを選択的に接続し、一方、リード動作時には、リードバスＲＢＵＳ０をリードライトバスＲＷＢＵＳ０に選択的に接続することで、ライトデータが壊れることを防止する構成とすることもできる。
【００８０】
メインアンプイコライズ回路ＭＡＥＱ０は、３つのＰチャンネル型ＭＯＳトランジスタＰ１５〜Ｐ１７から構成されている。メインアンプイコライズ回路ＭＡＥＱ０は、メインアンプイコライズ信号ＭＡＥＱＢが活性レベルのロウレベルをとると、メインアンプ回路ＭＡＣ０の２つの入力ノードＭＡ０Ｔ及びＭＡ０Ｂを短絡すると共に、電源電位ＶＤＤに接続し、メインアンプ回路ＭＡＣ０の２つの入力ノードＭＡ０Ｔ及びＭＡ０Ｂを実質的に電源電位ＶＤＤに等しくする。
【００８１】
次に、メイン入出力イコライズ信号生成回路ＭＩＯＥＱＳＣについて説明する。メイン入出力イコライズ信号生成回路ＭＩＯＥＱＳＣは、アンプ＆バッファ回路ＭＡＷＢに含まれる回路である。
【００８２】
図６は、メイン入出力イコライズ信号生成回路ＭＩＯＥＱＳＣの構成の一例を示す図である。メイン入出力イコライズ信号生成回路ＭＩＯＥＱＳＣは、否定論理和回路ＮＯＲ０１と、インバータ回路ＩＮＶ０６から構成されている。メイン入出力イコライズ信号生成回路ＭＩＯＥＱＳＣは、入出力イコライズ制御信号ＩＯＥＱＢとバーストフラグ信号ＢＳＴＦＬＧＴとのいずれか一方が、ハイレベルをとるときには、メイン入出力線イコライズ信号ＭＥＱ２Ｂを非活性レベルのハイレベルとする。一方、入出力イコライズ制御信号ＩＯＥＱＢとバーストフラグ信号ＢＳＴＦＬＧＴとの両方がロウレベルをとるときには、メイン入出力線イコライズ信号ＭＥＱ２Ｂを活性レベルのロウレベルとする。
【００８３】
次に、ローカル入出力イコライズ信号発生回路ＬＩＯＥＱＳＣ１〜ＬＩＯＥＱＳＣｋについて、ローカル入出力イコライズ信号発生回路ＬＩＯＥＱＳＣ１を例として説明する。ローカル入出力イコライズ信号発生回路ＬＩＯＥＱＳＣ１〜ＬＩＯＥＱＳＣｋは、ロウデコーダ＆タイミング信号発生回路２０に含まれる回路である。
【００８４】
図７は、ローカル入出力イコライズ信号発生回路ＬＩＯＥＱＳＣ１の構成の一例を示す図である。ローカル入出力イコライズ信号発生回路ＬＩＯＥＱＳＣ１は、否定論理積回路ＮＡＮＤ０３と、否定論理和回路ＮＯＲ０２と、３つのインバータ回路ＩＮＶ０７〜ＩＮＶ０９から構成されている。否定論理和回路ＮＯＲ０２は、３つの入力端子を備えており、インバータ回路ＩＮＶ０７の出力信号は、論理反転されて否定論理和回路ＮＯＲ０２に入力される。
【００８５】
ローカル入出力イコライズ信号発生回路ＬＩＯＥＱＳＣ１は、内部アクティブコマンド信号ＩＡＣＴがハイレベルを保持する間はアクティブコマンド供給時に受け取ったロウアドレスがメモリマット１を指定しているときにロウアドレスにより選択され、イコライズ信号ＥＱ１を非活性レベルとし、ローカル入出力線イコライズ信号ＬＥＱ２Ｂ１を活性レベルとする。その後、入出力イコライズ制御信号ＩＯＥＱＢとバーストフラグ信号ＢＳＴＦＬＧＴとのいずれか一方がハイレベルをとると、ローカル入出力線イコライズ信号ＬＥＱ２Ｂ１を非活性レベルのハイレベルとし、入出力イコライズ制御信号ＩＯＥＱＢとバーストフラグ信号ＢＳＴＦＬＧＴとの両方がロウレベルをとるときには、ローカル入出力線イコライズ信号ＬＥＱ２Ｂ１を活性レベルのロウレベルとする。
【００８６】
次に、半導体装置１の動作について説明する。
【００８７】
初めに、外部からアクティブコマンドＡＣＴとロウアドレスとが供給されることで、複数のメモリマット１〜ｋのうちメモリマット１が活性化され、複数回のライト、リード動作が行われた後に、外部からプリチャージコマンドが供給されることで、メモリマット１が非活性化されるまでの動作の概略を説明する。
【００８８】
図８は、半導体装置１の動作の概略の一例を示す波形図である。
【００８９】
図８において、外部からアクティブコマンドＡＣＴが供給されると、制御ロジック１０が内部アクティブコマンド信号ＩＡＣＴを非活性レベルのロウレベルから活性レベルのハイレベルに遷移させ、内部アクティブコマンド信号ＩＡＣＴを活性レベルのハイレベルに維持する。
【００９０】
その後、アクティブコマンドＡＣＴと共に供給されたロウアドレスによりロウデコーダ＆タイミング信号発生回路２０がロウアドレスにより指定されたワード線ＷＬを活性レベル（選択レベル）のハイレベルに遷移させる（ワード線選択信号ＷＬＳを活性レベルのハイレベルとする）と共に、ロウデコーダ＆タイミング信号発生回路２０に含まれるローカル入出力イコライズ信号発生回路ＬＩＯＥＱＳＣ１が選択され、選択されたローカル入出力イコライズ信号発生回路ＬＩＯＥＱＳＣ１がイコライズ信号ＥＱ１を活性レベルのハイレベルから非活性レベルのロウレベルにし、ローカル入出力線イコライズ信号ＬＥＱ２Ｂ１を非活性レベルのハイレベルから活性レベルのロウレベルとする。なお、図８には記載していないが、ロウアドレスにより選択されなかった残りの複数のローカル入出力イコライズ信号発生回路は、イコライズ信号ＥＱを活性レベルに維持し、ローカル入出力線イコライズ信号ＬＥＱ２Ｂを非活性レベルに維持する。
【００９１】
外部からライトコマンドＷＲＴ１が供給されると、カラムデコーダ＆タイミング信号発生回路３０は、制御ロジック１０で発生されたタイミング信号ＴＣＣＤＴを遅延させ、バーストフラグ信号ＢＳＴＦＬＧＴを発生する。さらに、内部ライトコマンド信号ＩＷＲＴに応じて、カラムデコーダ＆タイミング信号発生回路３０が入出力イコライズ制御信号ＩＯＥＱＢをイコライズ解除期間、活性レベルのロウレベルから非活性レベルのハイレベルへと遷移させる。
【００９２】
ここで、入出力イコライズ制御信号ＩＯＥＱＢが非活性レベルのハイレベルに遷移しても、ローカル入出力線イコライズ信号ＬＥＱ２Ｂ１は、バーストフラグ信号ＢＳＴＦＬＧＴと入出力イコライズ制御信号ＩＯＥＱＢの論理和により生成されるので、非活性レベルのハイレベルを維持する。従って、ライトコマンドＷＲＴ２が連続して供給された場合であっても、ローカル入出力線ＬＩＯＴ及びＬＩＯＢのイコライズは実施されない。
【００９３】
一方、外部からリードコマンドＲＤ１及びＲＤ２が供給された場合には、制御ロジック１０は、タイミング信号ＴＣＣＤＴを発生することはないため、バーストフラグ信号ＢＳＴＦＬＧＴはロウレベルを維持する。バーストフラグ信号ＢＳＴＦＬＧＴがロウレベルを維持すれば、ローカル入出力線イコライズ信号ＬＥＱ２Ｂ１は入出力イコライズ制御信号ＩＯＥＱＢと同じ論理レベルとなるため、リードコマンドＲＤ１及びＲＤ２に応じた動作の終了後に、毎回、ローカル入出力線ＬＩＯＴ及びＬＩＯＢのイコライズが実施される。
【００９４】
その後、外部からプリチャージコマンドＰＲＥが供給されると、制御ロジック１０が内部アクティブコマンド信号ＩＡＣＴを活性レベルのハイレベルから非活性レベルのロウレベルに遷移させる。内部アクティブコマンド信号ＩＡＣＴのハイレベルからロウレベルへの遷移に応じて、ロウデコーダ＆タイミング信号発生回路２０が活性レベル（選択レベル）のハイレベルになっていたワード線ＷＬを非活性レベルのロウレベルに遷移させ、イコライズ信号ＥＱ１を非活性レベルのロウレベルから活性レベルのハイレベルに遷移させ、ローカル入出力線イコライズ信号ＬＥＱ２Ｂ１を活性レベルのロウレベルから非活性レベルのハイレベルに遷移させる。
【００９５】
また、プリチャージ状態のときは、イコライズ信号ＥＱ１によりローカル入出力線イコライズ回路ＬＩＯＥＱ１が活性化され、ローカル入出力線ＬＩＯＴ及びＬＩＯＢは、ＶＤＤ／２の電位にプリチャージされる。さらに、アクティブコマンドＡＣＴが供給され、ワード線ＷＬが選択されたセンスアンプ列は、ローカル入出力線イコライズ回路ＬＩＯＥＱ１が非活性となる。一方、ローカル入出力線イコライズ信号ＬＥＱ２Ｂ１によりローカル入出力線イコライズ回路ＬＩＯＥＱ１が活性化するため、ローカル入出力線ＬＩＯＴ及びＬＩＯＢは、電源電位ＶＤＤにプリチャージされる。
【００９６】
次に、ライト動作の詳細について説明する。
【００９７】
図９は、ライトコマンドが連続して供給された場合の波形の一例を示す図である。
【００９８】
図９において、外部からライトコマンドＷＲＴ１、ＷＲＴ２及びＷＲＴ３が、時間ｔＣＣＤのインターバルで連続して供給されている。図９において、外部からアクティブコマンドＡＣＴが供給され、ロウアドレスにより複数のメモリマット１〜ｋのうちメモリマット１が指定され、さらにメモリマット１の中のロウアドレスにより指定されたワード線（例えば、図４のワード線ＷＬ１）が選択的に活性化され、選択されたワード線に対応する入出力スイッチＩＯＳＷが導通状態となった後の動作波形を示す。
【００９９】
外部からライトコマンドＷＲＴ１が供給されると、制御ロジック１０がタイミング信号ＴＣＣＤＴをｔＣＣＤｍｉｎの期間、活性レベルのハイレベルに駆動する。さらに、制御ロジック１０は、所定の遅延時間経過後、内部ライトコマンド信号ＩＷＲＴを発生する。ライトコマンドＷＲＴ１の発行からＣＷＬ（ＣＡＳライトレイテンシ）経過後に、外部からライトデータＷＲＩＴＥ  ＤＡＴＡ１が供給される。
【０１００】
ライトデータＷＲＩＴＥ  ＤＡＴＡ１は、データ入出力部７０を介してリードライトバスＲＷＢＵＳ０に転送される。
【０１０１】
制御ロジック１０で発生された内部ライトコマンド信号ＩＷＲＴに応じて、カラムデコーダ＆タイミング信号発生回路３０がライトイネーブル信号ＷＥとＹスイッチ選択信号ＹＳとを発生する。さらに、内部ライトコマンド信号ＩＷＲＴに応じて、カラムデコーダ＆タイミング信号発生回路３０が入出力イコライズ制御信号ＩＯＥＱＢを、イコライズ解除期間、活性レベルのロウレベルから非活性レベルのハイレベルへと遷移させる。
【０１０２】
入出力イコライズ制御信号ＩＯＥＱＢの遷移に応じて、メイン入出力線イコライズ信号ＭＥＱ２Ｂとローカル入出力線イコライズ信号ＬＥＱ２Ｂ１とが活性レベルのロウレベルから非活性レベルのハイレベルへと遷移する（時刻Ｔ０１）。
【０１０３】
カラムデコーダ＆タイミング信号発生回路３０で発生されたライトイネーブル信号ＷＥに応じて、アンプ＆バッファ回路ＭＡＷＢに含まれるライトバッファ回路ＷＢが活性化され、リードライトバスＲＷＢＵＳ０上のライトデータＷＲＩＴＥ  ＤＡＴＡ１の論理レベルに応じてメイン入出力線対（ＭＩＯ０Ｔ、ＭＩＯ０Ｂ）及びローカル入出力線対（ＬＩＯ０Ｔ、ＬＩＯ０Ｂ）を駆動する。ライトデータＷＲＩＴＥ  ＤＡＴＡ１の論理レベルに応じて駆動されたローカル入出力線対（ＬＩＯ０Ｔ、ＬＩＯ０Ｂ）は、ＹスイッチＹＳＷ、センスアンプ回路ＳＡ、ビット線を介してメモリセルＭＣに接続され、所定のメモリセルＭＣにライトデータＷＲＩＴＥ  ＤＡＴＡ１が書き込まれる。
【０１０４】
カラムデコーダ＆タイミング信号発生回路３０は、制御ロジック１０で発生されたタイミング信号ＴＣＣＤＴを所定時間遅延させ、バーストフラグ信号ＢＳＴＦＬＧＴを発生する（時刻Ｔ０２）。
【０１０５】
イコライズ解除期間経過後、カラムデコーダ＆タイミング信号発生回路３０は、入出力イコライズ制御信号ＩＯＥＱＢを非活性レベルのハイレベルから活性レベルのロウレベルに遷移させる（時刻Ｔ０３）。
【０１０６】
一方、このタイミング（時刻Ｔ０３）において、バーストフラグ信号ＢＳＴＦＬＧＴが発生されている（活性レベルのハイレベルをとっている）ので、メイン入出力線イコライズ信号ＭＥＱ２Ｂとローカル入出力線イコライズ信号ＬＥＱ２Ｂ１とは、非活性レベルのハイレベルを維持したままである。即ち、本タイミング（ライトコマンドＷＲＴ１に応じたライト動作とライトコマンドＷＲＴ２に応じたライト動作の間）では、メイン入出力線ＭＩＯ０Ｔ及びＭＩＯ０Ｂとローカル入出力線ＬＩＯ０Ｔ及びＬＩＯＢのイコライズは実施されない。
【０１０７】
ライトコマンドＷＲＴ２及びＷＲＴ３についても、上記と同様の動作を実施する。しかし、カラムアドレスが更新されるため、ライトコマンドＷＲＴ１と異なるＹスイッチ選択信号ＹＳが選択され、異なるメモリセルＭＣにライトデータが書き込まれることになる。
【０１０８】
ここで、ライトコマンドＷＲＴ２及びＷＲＴ３が、ｔＣＣＤのインターバルで、連続して入力されるため、タイミング信号ＴＣＣＤＴは連続して発生され続ける（活性レベルのハイレベルを維持し続ける）。従って、バーストフラグ信号ＢＳＴＦＬＧＴも発生され続ける（活性レベルのハイレベルを維持し続ける）。
【０１０９】
ライトコマンドＷＲＴ３に応じた書き込みにおいては、ライトデータＷＲＩＴＥ  ＤＡＴＡ３は、ライトデータＷＲＩＴＥ  ＤＡＴＡ１及びＷＲＩＴＥ  ＤＡＴＡ２から反転している（時刻Ｔ０５−Ｔ０６）。ライトコマンドＷＲＴ３の発行からｔＣＣＤ経過後に、次のライトコマンドＷＲＴが供給されなかった（図９では、ノンオペレーションコマンドが供給）ため、制御ロジック１０は、タイミング信号ＴＣＣＤＴの発生を停止する（活性レベルのハイレベルから非活性レベルのロウレベルに遷移させる）。
【０１１０】
タイミング信号ＴＣＣＤＴの発生の停止に応じて、カラムデコーダ＆タイミング信号発生回路３０は、バーストフラグ信号ＢＳＴＦＬＧＴの発生を停止する（活性レベルのハイレベルか非活性レベルのロウレベルへと遷移させる）（時刻Ｔ０７）。
【０１１１】
ライトコマンドＷＲＴ３に応じて発生された内部ライトコマンド信号ＩＷＲＴに応じた、入出力イコライズ制御信号ＩＯＥＱＢの非活性化からイコライズ解除期間経過後、カラムデコーダ＆タイミング信号発生回路３０は、入出力イコライズ制御信号ＩＯＥＱＢを非活性レベルのハイレベルから活性レベルのロウレベルに遷移させる（時刻Ｔ０８）。
【０１１２】
時刻Ｔ０７において、バーストフラグ信号ＢＳＴＦＬＧＴの発生が停止されている（非活性レベルのロウレベルをとっている）ので、メイン入出力線イコライズ信号ＭＥＱ２Ｂ及びローカル入出力線イコライズ信号ＬＥＱ２Ｂ１は、入出力イコライズ制御信号ＩＯＥＱＢの遷移に応じて非活性レベルのハイレベルから活性レベルのロウレベルに遷移される。つまり、ライトコマンドＷＲＴ３に応じたライト動作終了後には、メイン入出力線ＭＩＯ０Ｔ及びＭＩＯ０Ｂとローカル入出力線ＬＩＯ０Ｔ及びＬＩＯ０Ｂとのイコライズが実施される。
【０１１３】
ｔＣＣＤのインターバルで連続して外部からライトコマンドが供給される場合、タイミング信号ＴＣＣＤＴが発生され続け、バーストフラグ信号ＢＳＴＦＬＧＴも発生され続ける。このため、連続するライトコマンドに応じたライト動作の間には、メイン入出力線ＭＩＯ０Ｔ及びＭＩＯ０Ｂとローカル入出力線ＬＩＯ０Ｔ及びＬＩＯ０Ｂはイコライズされない。
【０１１４】
図９においては、ライトデータＷＲＩＴＥ  ＤＡＴＡ１とライトデータＷＲＩＴＥ  ＤＡＴＡ２とで、その極性が同一となっている。ここで、同一極性のライトデータを連続して書き込む場合にもメイン入出力線ＭＩＯ０Ｔ及びＭＩＯ０Ｂとローカル入出力線ＬＩＯ０Ｔ及びＬＩＯ０Ｂとを電源電位ＶＤＤにイコライズすると、メイン入出力線ＭＩＯ０Ｔ及びＭＩＯ０Ｂとローカル入出力線ＬＩＯ０Ｔ及びＬＩＯ０Ｂの駆動に余分な電流が消費されてしまう。
【０１１５】
しかし、本実施形態に係る半導体装置１では、図９に示すように、同一極性のライトデータを書き込む場合には、メイン入出力線ＭＩＯ０Ｔ及びＭＩＯ０Ｂとローカル入出力線ＬＩＯ０Ｔ及びＬＩＯ０Ｂのイコライズを実施しないため、余分な消費電力を抑制することができる。なお、ライトデータＷＲＩＴＥ  ＤＡＴＡ２とライトデータＷＲＩＴＥ  ＤＡＴＡ３とでは、その極性が反転している。この場合には、イコライズの実施、不実施に関わらず消費電力は同一である。結果的に、変動させる電位に差はないためである。
【０１１６】
次に、半導体装置１のリード動作の詳細について説明する。
【０１１７】
図１０は、リードコマンドが連続して供給された場合の波形の一例を示す図である。
【０１１８】
図１０においては、外部からリードコマンドＲＤ１、ＲＤ２及びＲＤ３が、時間ｔＣＣＤのインターバルで連続して供給されている。図１０において、外部からアクティブコマンドＡＣＴが供給され、ロウアドレスにより複数のメモリマット１〜ｋのうちメモリマット１が指定され、さらにメモリマット１の中のロウアドレスにより指定されたワード線（例えば、図４のワード線ＷＬ１）が選択的に活性化され、選択されたワード線に対応する入出力スイッチＩＯＳＷが導通状態となった後の動作波形を示す。
【０１１９】
外部からリードコマンドＲＤ１が供給されると、制御ロジック１０が内部リードコマンド信号ＩＲＤを発生する。
【０１２０】
ここで、制御ロジック１０は、リード動作時にはタイミング信号ＴＣＣＤＴ信号を発生しない（非活性レベルのロウレベルを維持する）。従って、タイミング信号ＴＣＣＤＴを遅延させた信号であるバーストフラグ信号ＢＳＴＦＬＧＴも非活性レベルのロウレベルを維持する。
【０１２１】
制御ロジック１０で発生された内部リードコマンド信号ＩＲＤに応じて、カラムデコーダ＆タイミング信号発生回路３０が、メインアンプ接続信号ＴＧＢを発生させると共に、メインアンプイコライズ信号ＭＡＥＱＢ及び入出力イコライズ制御信号ＩＯＥＱＢを活性レベルのロウレベルから非活性レベルのハイレベルへ遷移させる（時刻Ｔ１１）。
【０１２２】
メインアンプ接続信号ＴＧＢがロウレベルに遷移することに応じて、メインアンプＭＡ０は、メイン入出力線ＭＩＯ０Ｔ及びＭＩＯ０Ｂに接続される。また、メインアンプイコライズ信号ＭＡＥＱＢは非活性レベルのハイレベルであるので、イコライズ動作は行わない。制御ロジック１０で発生された内部リードコマンド信号ＩＲＤに応じて、カラムデコーダ＆タイミング信号発生回路３０が、Ｙスイッチ選択信号ＹＳを発生する。
【０１２３】
入出力イコライズ制御信号ＩＯＥＱＢの遷移に応じて、メイン入出力線イコライズ信号ＭＥＱ２Ｂとローカル入出力線イコライズ信号ＬＥＱ２Ｂ１とが活性レベルのロウレベルから非活性レベルのハイレベルへと遷移する（時刻Ｔ１１）。
【０１２４】
Ｙスイッチ選択信号ＹＳがハイレベルに遷移することに応じて、ＹスイッチＹＳＷは、ビット線ＢＬＴ及びＢＬＢを、ローカル入出力線ＬＩＯ０Ｔ及びＬＩＯ０Ｂに接続する。ビット線ＢＬＴ及びＢＬＢと接続されたローカル入出力線ＬＩＯ０Ｔ及びＬＩＯ０Ｂには、電位差が発生する。さらに、ローカル入出力線ＬＩＯ０Ｔ及びＬＩＯ０Ｂに電位差が生じることで、メイン入出力線ＭＩＯ０Ｔ及びＭＩＯ０Ｂとメインアンプ回路ＭＡＣ０の入力ノードＭＡ０Ｔ及びＭＡ０Ｂに電位差が生じる。
【０１２５】
その後、カラムデコーダ＆タイミング信号発生回路３０で発生されたリードイネーブル信号ＲＥに応じて、メインアンプＭＡ０は、メイン入出力線ＭＩＯ０Ｔ及びＭＩＯ０Ｂの電位差を増幅する。メイン入出力線ＭＩＯ０Ｔ及びＭＩＯ０Ｂの電位差は、リードデータに応じた論理レベルとしてリードライトバスＲＷＢＳ０を駆動する（時刻Ｔ１２）。
【０１２６】
その後、リードコマンドＲＤ１の発行からＣＬ（ＣＡＳリードレイテンシ）経過後に、データ入出力部７０を介して、データ端子ＤＱからリードデータＲＤ  ＤＡＴＡ１が出力される。また、イコライズ解除期間経過後、入出力イコライズ制御信号ＩＯＥＱＢが活性レベルのロウレベルに遷移することに応じて、メイン入出力線イコライズ信号ＭＥＱ２Ｂとローカル入出力線イコライズ信号ＬＥＱ２Ｂ１も活性レベルのロウレベルに遷移する（時刻Ｔ１２）。
【０１２７】
メイン入出力線イコライズ信号ＭＥＱ２Ｂとローカル入出力線イコライズ信号ＬＥＱ２Ｂ１が活性レベルのロウレベルに遷移することで、メイン入出力線ＭＩＯ０Ｔ及びＭＩＯ０Ｂとローカル入出力線ＬＩＯ０Ｔ及びＬＩＯ０Ｂのイコライズが実施される。さらに、イコライズ解除期間経過後、メインアンプイコライズ信号ＭＡＥＱＢが活性レベルのロウレベルに遷移することに応じて、メインアンプＭＡ０はイコライズ動作を実施する（時刻Ｔ１３）。
【０１２８】
リードコマンドＲＤ２及びＲＤ３についても、上記と同様の動作を実施する。
【０１２９】
このように、リード動作時には、ライト動作時とは異なり各リードコマンドに応じたリード動作の終了のたびに、メイン入出力線ＭＩＯ０及びＭＩＯ０Ｂ、ローカル入出力線ＬＩＯ０Ｔ及びＭＩＯ０Ｂ、メインアンプＭＡのイコライズを実施する。
【０１３０】
次に、ライト動作後にリード動作を行う場合の詳細について説明する。
【０１３１】
図１１は、ライトコマンドの供給後、リードコマンドが供給された場合の波形の一例を示す図である。
【０１３２】
図１１においては、外部からライトコマンドＷＲＴ１及びＷＲＴ２が供給された後、リードコマンドＲＤ１が供給されている。図１１において、ライトコマンドＷＲＴ１及びＷＲＴ２が連続して供給された際の動作は、図９を用いて説明した動作と相違する点はないので、その説明を省略する。
【０１３３】
図１１では、ライトコマンドＷＲＴ２を供給してからｔＣＣＤ経過後に、ライトコマンドは供給されていない。従って、制御ロジック１０は、タイミング信号ＴＣＣＤを活性レベルのハイレベルから非活性レベルのロウレベルに遷移させる（時刻Ｔ２１）。また、タイミング信号ＴＣＣＤを遅延させた信号であるバーストフラグ信号ＢＳＴＦＬＧＴも非活性レベルのロウレベルに遷移する（時刻Ｔ２２）。
【０１３４】
その結果、イコライズ解除期間経過後の入出力イコライズ制御信号ＩＯＥＱＢの活性レベル（ロウレベル）への遷移と共に、メイン入出力線イコライズ信号ＭＥＱ２Ｂ及びローカル入出力線イコライズ信号ＬＥＱ２Ｂ１は、活性レベル（ロウレベル）に遷移する（時刻Ｔ２３）。即ち、ライトコマンドＷＲＴ２に応じたライト動作終了後には、メイン入出力線ＭＩＯ０Ｔ及びＬＩＯ０Ｂとローカル入出力線ＬＩＯ０Ｔ及びＬＩＯ０Ｂのイコライズが実施される。
【０１３５】
一方、ライトコマンドＷＲＴ２が供給された後のリードコマンドＲＤ１によって、制御ロジック１０は内部リードコマンド信号ＩＲＤを発生する（時刻Ｔ２２）。内部リードコマンド信号ＩＲＤを発生した後のリード動作については、図１０を用いて説明した動作と相違する点はないので、さらなる説明は省略する。
【０１３６】
上述のように、ライトデータを連続して書き込む場合には、メイン入出力線ＭＩＯとローカル入出力線ＬＩＯのイコライズを実施せず、余分な消費電力を抑制する。しかし、リードコマンドが連続して供給された場合や、ライト動作後にリード動作を行う場合には、メイン入出力線ＭＩＯとローカル入出力線ＬＩＯのイコライズを実施する。
【０１３７】
ここで、ライト動作時に使用するライトバッファＷＢは、駆動能力の高いトランジスタを用いて強制的にメイン入出力線ＭＩＯを駆動する前提のため、駆動前のメイン入出力線ＭＩＯにおける電位差の影響は軽微である。しかし、回路面積等の制約により、センスアンプ部ＳＡに大きなバッファ回路を配置することは困難なため、リード動作時には図１０の時刻Ｔ１１〜Ｔ１２で示すように、センスアンプ回路ＳＡのビット線電位は、容量結合により微小差電位としてローカル入出力線ＬＩＯ及びメイン入出力線ＭＩＯを伝わった後に、メインアンプＭＡにて増幅される。この微小な電位差を正確に伝播させるためには、動作前のＩＯ線対（メイン入出力線対、ローカル入出力線対）に電位差がないことが必要なため、イコライズ動作が必要となる。従って、上述のように、リード動作時、及び、ライト動作後のリード動作時、にはイコライズ動作が必要となる。
【０１３８】
以上のとおり、本実施形態に係る半導体装置１では、直前のデータと同じデータを連続して書き込む場合に、入出力線のイコライズ動作（充放電）が不要になり、データ書き込み時の消費電力を削減できる。
【０１３９】
なお、引用した上記の特許文献の開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１４０】
１  半導体装置
１０  制御ロジック
２０  ロウデコーダ＆タイミング信号発生回路
３０  カラムデコーダ＆タイミング信号発生回路
４０  メモリセルアレイ
５０  センスアンプ
６０  アンプ＆バッファ部
７０  データ入出力部
ＢＬＥＱ  ビット線イコライズ回路
ＩＮＶ０１〜ＩＮＶ０９  インバータ回路
ＩＯＳＷ  入出力スイッチ
ＬＩＯＥＱ１、ＬＩＯＥＱ２  ローカル入出力線イコライズ回路
ＬＩＯＥＱＳＣ１〜ＬＩＯＥＱＳＣｋ  ローカル入出力イコライズ信号発生回路
ＭＡ、ＭＡ０〜ＭＡｎ  メインアンプ
ＭＡＣ０  メインアンプ回路
ＭＡＥＱ０  メインアンプイコライズ回路
ＭＡＷＢ、ＭＡＷＢ０〜ＭＡＷＢｎ  アンプ＆バッファ回路
ＭＣ  メモリセル
ＭＩＯＥＱ、ＭＩＯＥＱ０〜ＭＩＯＥＱｎ  メイン入出力線イコライズ回路
ＭＩＯＥＱＳＣ  メイン入出力イコライズ信号生成回路
ＭＳＡＢ  第２のサブアレイ領域
ＭＳＡＴ  第１のサブアレイ領域
Ｎ０１〜Ｎ１７  Ｎチャンネル型ＭＯＳトランジスタ
ＮＡＮＤ０１〜ＮＡＮＤ０３  否定論理積回路
ＮＯＲ０１、ＮＯＲ０２  否定論理和回路
Ｐ０１〜Ｐ１７  Ｐチャンネル型ＭＯＳトランジスタ
ＳＡ  センスアンプ回路
ＳＡＡ  センスアンプ部
ＳＡＲＹ  サブアレイ
ＴＧ０Ｔ、ＴＧ０Ｂ  トランスファーゲート
ＷＢ、ＷＢ０〜ＷＢｎ  ライトバッファ回路
ＹＳＷ  Ｙスイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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