(57)【要約】【課題】ジッタが小さく、面積が小さなクロック再生回路を提供する。【解決手段】このクロック再生回路は、各ＵＧにおける外部データ信号列Ｄｉｎの最初の立ち上がりエッジに応答して論理レベルが反転される信号ＰＤ＿Ｄｉｎと、内部クロック信号ＶＣＯＣＬＫに同期したクロック信号ＰＤ＿Ｃｉｎとを生成するエッジ抽出回路１と、信号ＰＤ＿Ｄｉｎとクロック信号ＰＤ＿Ｃｉｎの位相を比較し、比較結果を示す信号ＵＰ，ＤＮを出力する位相比較器６とを備える。したがって、各ＵＧで１回だけ位相比較を行なうので、データパターンに依存するジッタを抑制できる。【選択図】図１
2013017076.tif 000002
【特許請求の範囲】
【請求項１】
外部クロック信号に同期してシリアルに伝送される複数のデータ信号を受け、受けた前記複数のデータ信号に同期した内部クロック信号を生成するクロック再生回路であって、
前記複数のデータ信号を予め定められた数ずつグループ化し、各データ信号グループ毎に１つの立ち上がりまたは立ち下がりエッジを抽出するエッジ抽出回路と、
制御電圧に基いて前記内部クロック信号を生成する電圧制御型発振器と、
前記エッジ抽出回路によって抽出された各立ち上がりまたは立ち下がりエッジの位相と前記電圧制御型発振器によって生成された前記内部クロック信号の位相とを比較し、比較結果を示す信号を出力する位相比較器と、
前記位相比較器の出力信号に応答して正電流または負電流を出力するチャージポンプ回路と、
前記チャージポンプ回路の出力電流を積分して前記制御電圧を発生するループフィルタとを備える、クロック再生回路。
【請求項２】
前記予め定められた数は、前記複数のデータ信号の最大ラン・レングス以上の数に設定されている、請求項１に記載のクロック再生回路。
【請求項３】
前記エッジ抽出回路は、各データ信号グループ毎に最初の立ち上がりまたは立ち下がりエッジを抽出する、請求項１または請求項２に記載のクロック再生回路。
【請求項４】
前記エッジ抽出回路は、
前記データ信号グループに同期した第１の信号を生成する信号発生回路と、
前記第１の信号に応答して第２の信号を第１の論理レベルにし、前記最初の立ち上がりまたは立ち下がりエッジに応答して前記第２の信号を第２の論理レベルにするエッジ検出器と、
前記第２の信号が第２の論理レベルにされる毎に第３の信号の論理レベルを反転させるトグル器とを含み、
前記位相比較器は、前記第３の信号の位相と前記内部クロック信号の位相とを比較し、比較結果を示す信号を出力する、請求項３に記載のクロック再生回路。
【請求項５】
前記予め定められた数は変更可能になっている、請求項１から請求項４までのいずれかに記載のクロック再生回路。
【請求項６】
さらに、前記複数のデータ信号を受け、各データ信号を前記内部クロック信号に同期して保持および出力するリタイム回路を備える、請求項１から請求項５までのいずれかに記載のクロック再生回路。
【請求項７】
外部クロック信号に同期してシリアルに伝送される複数のデータ信号を受け、受けた前記複数のデータ信号に同期した内部クロック信号を生成するクロック再生回路であって、
前記複数のデータ信号を予め定められた数ずつグループ化し、各データ信号グループ毎に１つの立ち上がりエッジを抽出する第１のエッジ抽出回路と、
前記複数のデータ信号を前記予め定められた数ずつグループ化し、各データ信号グループ毎に１つの立ち下がりエッジを抽出する第２のエッジ抽出回路と、
制御電圧に基いて前記内部クロック信号を生成する電圧制御型発振器と、
前記第１のエッジ抽出回路によって抽出された各立ち上がりエッジの位相と前記電圧制御型発振器によって生成された前記内部クロック信号の位相とを比較し、比較結果を示す信号を出力する第１の位相比較器と、
前記第２のエッジ抽出回路によって抽出された各立ち下がりエッジの位相と前記電圧制御型発振器によって生成された前記内部クロック信号の位相とを比較し、比較結果を示す信号を出力する第２の位相比較器と、
前記第１の位相比較器の出力信号に応答して正電流または負電流を供給する第１のチャージポンプ回路と、
前記第２の位相比較器の出力信号に応答して正電流または負電流を供給する第２のチャージポンプ回路と、
前記第１および第２のチャージポンプ回路の出力電流を積分して前記制御電圧を発生するループフィルタとを備える、クロック再生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はクロック再生回路に関し、特に、外部データ信号列に同期した内部クロック信号を生成するクロック再生回路に関する。
【背景技術】
【０００２】
クロック再生回路は、外部データ信号列に同期した内部クロック信号を生成するものである。外部データ信号列は、外部クロック信号に同期してシリアルに伝送される複数のデータ信号を含む。従来のクロック再生回路は、制御電圧に基いて内部クロック信号を生成する電圧制御型発振器と、外部データ信号列の位相と内部クロック信号の位相とを比較し、比較結果を示す信号を出力する位相比較器と、位相比較器の出力信号に応答して正電流または負電流を出力するチャージポンプ回路と、チャージポンプ回路の出力電流を積分して制御電圧を発生するループフィルタとを備える（たとえば、非特許文献１，２参照）。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】CHARLES R. HOGGE,JR.,“A Self Correcting Clock Recovery Circuit”,IEEE TRANSACTIONS ON ELECTRON DEVICES,VOL.ED-32,NO.12,DECEMBER 1985
【非特許文献２】Jafar Savoj and Behzad Razavi, “Design of Half-Rate Clock and Data Recovery Circuits for Optical Communication Systems”, Proceedings of the 2001 Design Automation Conference, pp. 121-126, Jun. 2001.
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来のクロック再生回路では、外部データ信号列の論理レベルが遷移する毎に位相を比較していたので、回路のオープンループゲインがデータ遷移密度に比例し、データパターンに依存するジッタが大きいと言う問題があった。また、データパターンに依存して動作電流および電源電圧が変動することも、ジッタが大きくなる原因となっていた。
【０００５】
また、想定されるデータ遷移密度の変動範囲で最適なジッタ伝達特性を得るには、データ遷移密度の変動幅に応じてループフィルタのキャパシタの容量値を大きくする必要がある。このためデータ遷移密度の変動幅が大きくなるほどループフィルタの面積が増大すると言う問題があった。
【０００６】
また、データ遷移密度の変動範囲は、高速シリアルインタフェースの規格が採用する符号化方式で決まる。ＳＡＴＡ（Serial Advanced Technology Attachment）、ＰＣＩ（Peripheral Component Interconnect）Ｅｘｐｒｅｓｓ等で採用されている８Ｂ１０Ｂ符号化では、同じ論理のデータが連続する数の最大値である最大ラン・レングス（Max . Run Length）が５であり、データ遷移密度の変動範囲は２０％〜１００％であり、データ遷移密度の最大値は最小値の５倍である。
【０００７】
これに対して、６４Ｂ６６Ｂ符号化では、最大ラン・レングスは６６であり、データ遷移密度の変動範囲は１．５％〜１００％であり、データ遷移密度の最大値は最小値の約６７倍にもなる。従来のクロック再生回路では、データ遷移密度の最大値が最小値の５倍である場合はクロック信号の再生が可能であるが、それが６７倍になると対応不能である。
【０００８】
それゆえに、この発明の主たる目的は、ジッタが小さく、面積が小さく、データ遷移密度の変動幅が大きい場合でもクロック信号を再生することが可能なクロック再生回路を提供することである。
【課題を解決するための手段】
【０００９】
この発明に係るクロック再生回路は、外部クロック信号に同期してシリアルに伝送される複数のデータ信号を受け、受けた複数のデータ信号に同期した内部クロック信号を生成するクロック再生回路であって、複数のデータ信号を予め定められた数ずつグループ化し、各データ信号グループ毎に１つの立ち上がりまたは立ち下がりエッジを抽出するエッジ抽出回路と、制御電圧に基いて内部クロック信号を生成する電圧制御型発振器と、エッジ抽出回路によって抽出された各立ち上がりまたは立ち下がりエッジの位相と電圧制御型発振器によって生成された内部クロック信号の位相とを比較し、比較結果を示す信号を出力する位相比較器と、位相比較器の出力信号に応答して正電流または負電流を出力するチャージポンプ回路と、チャージポンプ回路の出力電流を積分して制御電圧を発生するループフィルタとを備えたものである。
【発明の効果】
【００１０】
この発明に係るクロック再生回路では、複数のデータ信号を予め定められた数ずつグループ化し、各データ信号グループ毎に１つの立ち上がりまたは立ち下がりエッジを抽出し、抽出した各立ち上がりまたは立ち下がりエッジの位相と内部クロック信号の位相とを比較する。したがって、各データ信号グループで１回だけ位相比較を行なうので、データ信号の論理レベルが遷移する毎に位相比較を行なう従来に比べ、ジッタの低減化と面積の縮小化を図ることができ、データ遷移密度の変動幅が大きい場合でもクロック信号を再生することができる。
【図面の簡単な説明】
【００１１】
【図１】この発明の実施の形態１によるクロック再生回路の構成を示す回路ブロック図である。
【図２】図１に示したクロック再生回路の動作を示すタイムチャートである。
【図３】図１に示したＵＩカウンタの構成を示す回路図である。
【図４】図３に示したＵＩカウンタの動作を示すタイムチャートである。
【図５】図１に示したエッジ検出回路の構成を示す回路図である。
【図６】図５に示したエッジ検出回路の動作を示すタイムチャートである。
【図７】図１に示したトグル器の構成を示す回路図である。
【図８】図３に示したトグル器の動作を示すタイムチャートである。
【図９】実施の形態１の比較例を示す回路ブロック図である。
【図１０】図９に示したクロック再生回路の動作を示すタイムチャートである。
【図１１】この発明の実施の形態２によるクロック再生回路のエッジ検出回路の構成を示す回路図である。
【図１２】図１１に示したエッジ検出回路の動作を示すタイムチャートである。
【図１３】図１１で説明したクロック再生回路のトグル器の構成を示す回路図である。
【図１４】図１３に示したトグル器の動作を示すタイムチャートである。
【図１５】この発明の実施の形態３によるクロック再生回路の構成を示す回路ブロック図である。
【図１６】図１５に示したクロック再生回路の動作を示すタイムチャートである。
【図１７】この発明の実施の形態４によるＵＩカウンタの構成を示す回路ブロック図である。
【図１８】図１７に示したＵＩカウンタの動作を示すタイムチャートである。
【図１９】この発明の実施の形態５による半導体装置の要部を示すブロック図である。
【発明を実施するための形態】
【００１２】
上述のとおり、従来のクロック再生回路では、外部データ信号列の論理レベルが遷移する毎に位相比較が行なわれる。しかし、外部データ信号列の論理レベルが遷移する毎に位相比較を行なう必要はなく、クロック再生回路のループ帯域の２０倍以上の周波数で位相比較を行なえば足りる。
【００１３】
そこで、本願発明では、外部データ信号列に含まれる複数のデータ信号を予め定められた数ずつグループ化し、各データ信号グループ毎に、１つの立ち上がりエッジ（または立ち下がりエッジ）を抽出し、抽出した立ち上がりエッジ（または立ち下がりエッジ）の位相と内部クロック信号の位相とを比較する。したがって、位相比較器におけるデータ遷移密度を均一化することができるので、ジッタの低減化と面積の縮小化を図ることができる。また、データ遷移密度の変動幅が大きい場合でもクロック信号を再生することができる。
【００１４】
たとえば、ＳＡＴＡ  Ｇｅｎ２では、外部データ信号列のデータレートは３Ｇｂｐｓである。しかし、その外部データ信号列からクロック信号を再生する場合、ループ帯域（１０ＭＨｚ）の２０倍である２００ＭＨｚまでは位相比較周波数を下げることができる。換言すれば、位相比較器に入力されるデータ信号列のデータレートを２００Ｍｂｐｓまで下げることができる。
【００１５】
３Ｇｂｐｓ／２００Ｍｂｐｓ＝１５であるから、本願発明では、外部データ信号列に含まれる複数のデータ信号をたとえば１５個ずつグループ化し、各データ信号グループ毎に、１つの立ち上がりエッジ（または立ち下がりエッジ）を抽出し、抽出した立ち上がりエッジ（または立ち下がりエッジ）の位相と内部クロック信号の位相とを比較する。
【００１６】
ただし、ＳＡＴＡ  Ｇｅｎ２では、外部データ信号列Ｖｉｎの最大ラン・レングスは５であるので、各データ信号グループ毎に１つのエッジを抽出するためには、各データ信号グループにおけるデータ信号の数を最大ラン・レングス（すなわち５）以上にする必要がある。以下、図面を用いて本願発明を詳細に説明する。
【００１７】
［実施の形態１］
この発明の実施の形態１によるクロック再生回路は、図１に示すように、エッジ抽出回路１、位相比較器６、チャージポンプ回路（ＣＰ）１２、ループフィルタ（ＬＦ）１３、電圧制御型発振器（ＶＣＯ）１４、およびリタイム回路１５を備える。
【００１８】
エッジ抽出回路１は、外部データ信号列Ｖｉｎを受ける。外部データ信号列Ｖｉｎは、図２（ａ）〜（ｇ）に示すように、外部クロック信号に同期してシリアルに伝送される複数のデータ信号を含む。図２（ａ）〜（ｇ）では、外部クロック信号の位相と内部クロック信号ＶＣＯＣＬＫまたはＰＤ＿Ｃｉｎとの位相が一致している状態が示されている。外部クロック信号の隣接する２つの立ち下がりエッジの間の期間で１つのデータ信号が伝送される。
【００１９】
外部データ信号列Ｖｉｎの最大ラン・レングスは５である。ここでは、１０クロック周期を１ＵＧ（Unit Group)とする。１ＵＧは、外部クロック信号の立ち上がりエッジで開始され、外部クロック信号の１０個のパルスを含む。図２（ａ）〜（ｇ）では、３つのＵＧ１〜ＵＧ３が示されている。データ遷移（外部データ信号列Ｄｉｎの論理レベルの遷移）は、１ＵＧ当たり最大で１０回発生する。ＵＧ１〜ＵＧ３では、それぞれ７回、５回、２回のデータ遷移が発生している。ＵＧのデータ遷移密度ＤＴ＿Ｄｉｎは、そのＵＧにおいて発生したデータ遷移の回数と、発生し得るデータ遷移の最大値（１０回）との比である。ＵＧ１〜ＵＧ３のデータ遷移密度ＤＴ＿Ｄｉｎは、それぞれ７／１０，５／１０，２／１０である。なお、図面および説明の簡単化のため、図２（ａ）〜（ｇ）では回路の遅延時間は０とされている。
【００２０】
エッジ抽出回路１は、各ＵＧ毎に、外部データ信号列Ｄｉｎの最初の立ち上がりエッジを抽出する。すなわち、エッジ抽出回路１は、図１に示すように、ＵＩ（Unit Interval)カウンタ２、エッジ検出器３、トグル器４、および遅延回路５を含む。
【００２１】
ＵＩカウンタ２は、図３に示すように、フリップフロップ２０，２３，２４，２６、インバータ２１，２５，２７、およびＮＡＮＤゲート２２を含む。フリップフロップ２０のクロック端子は内部クロック信号ＶＣＯＣＬＫを受ける。フリップフロップ２０の出力信号φ２０は、インバータ２１を介してＮＡＮＤゲート２２の一方入力ノードに与えられる。ＮＡＮＤゲート２２の出力信号φ２２はフリップフロップ２３のデータ入力端子に与えられ、フリップフロップ２３の出力信号φ２３はフリップフロップ２４のデータ入力端子に与えられる。
【００２２】
フリップフロップ２４の出力信号φ２４は、ＮＡＮＤゲート２２の他方入力ノードに与えられるとともに、インバータ２５を介してフリップフロップ２０のデータ入力端子に与えられる。内部クロック信号ＶＣＯＣＬＫが「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、フリップフロップ２０，２３，２４の各々は入力信号を保持および出力する。
【００２３】
また、フリップフロップ２０の出力信号φ２０は、フリップフロップ２６のクロック端子に与えられる。フリップフロップ２６の出力信号は、インバータ２７を介してフリップフロップ２６のデータ入力端子に与えられる。信号φ２０が「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、フリップフロップ２６は入力信号を保持および出力する。フリップフロップ２３の出力信号は、ＵＩカウンタ２の出力信号ＳＥＴとなる。
【００２４】
図４（ａ）〜（ｆ）は、それぞれ信号ＶＣＯＣＬＫ，φ２０，φ２２，φ２３，φ２４，ＳＥＴを示すタイムチャートである。信号φ２０，φ２２，φ２３，φ２４の各々は、内部クロック信号ＶＣＯＣＬＫの５倍の周期を有するクロック信号となる。信号ＳＥＴは、内部クロック信号ＶＣＯの１０倍の周期を有するクロック信号となる。各ＵＧにおいて、内部クロック信号ＶＣＯＣＬＫの１番目の立ち上がりエッジに応答して信号ＳＥＴが「Ｈ」レベルに立ち上げられ、内部クロック信号ＶＣＯＣＬＫの５番目の立ち上がりエッジに応答して信号ＳＥＴが「Ｌ」レベルに立ち下げられる。すなわち、内部クロック信号ＶＣＯＣＬＫを１０倍に分周した信号が信号ＳＥＴとなる。
【００２５】
エッジ検出器３は、信号ＳＥＴの立ち上がりエッジに応答して信号ＥＮを「Ｌ」レベルから「Ｈ」レベルに立ち上げた後、外部データ信号列Ｄｉｎの最初の立ち上がりエッジに応答して信号ＥＮを「Ｈ」レベルから「Ｌ」レベルに立ち下げる。
【００２６】
エッジ検出器３は、図５に示すように、フリップフロップ３０，３１、ゲート回路３２，３３、セレクタ３４，３５、およびインバータ３６，３７を含む。フリップフロップ３０のデータ入力端子は「Ｈ」レベル（電源電圧ＶＣＣ）の信号を受け、そのクロック端子は外部データ信号列Ｄｉｎを受け、そのリセット端子はゲート回路３２の出力信号を受ける。リセット端子が「Ｌ」レベルにされると、フリップフロップ３０の出力信号Ｄｉｎ＿Ｑは「Ｈ」レベルにリセットされる。外部データ信号列Ｄｉｎが「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、フリップフロップ３０の出力信号Ｄｉｎ＿Ｑは「Ｌ」レベルに立ち下げられる。
【００２７】
ゲート回路３２は、信号ＳＥＬとリセット信号ＲＥＳＥＴの論理和信号の反転信号を出力する。リセット信号ＲＥＳＥＴが「Ｈ」レベルである場合は、ゲート回路３２は「Ｌ」レベルの信号を出力する。リセット信号ＲＥＳＥＴが「Ｌ」レベルである場合は、ゲート回路３２はインバータとして動作し、信号ＳＥＬの反転信号を出力する。
【００２８】
フリップフロップ３１のデータ入力端子は「Ｈ」レベルの信号を受け、そのクロック端子は信号ＳＥＴを受け、そのリセット端子はゲート回路３３の出力信号を受ける。リセット端子が「Ｌ」レベルにされると、フリップフロップ３１の出力信号ＳＥＴ＿Ｑは「Ｌ」レベルにリセットされる。信号ＳＥＴが「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、フリップフロップ３１の出力信号ＳＥＴ＿Ｑは「Ｈ」レベルに立ち上げられる。
【００２９】
ゲート回路３３は、信号ＳＥＬの反転信号とリセット信号ＲＥＳＥＴとの論理和信号の反転信号を出力する。リセット信号ＲＥＳＥＴが「Ｈ」レベルである場合は、ゲート回路３２は「Ｌ」レベルの信号を出力する。リセット信号ＲＥＳＥＴが「Ｌ」レベルである場合は、ゲート回路３２はバッファとして動作し、信号ＳＥＬを出力する。
【００３０】
セレクタ３４は、フリップフロップ３０，３１の出力信号Ｄｉｎ＿Ｑ，ＳＥＴ＿Ｑを受け、信号ＳＥＬが「Ｌ」レベル（０）である場合は信号Ｄｉｎ＿Ｑを通過させ、信号ＳＥＬが「Ｈ」レベル（１）である場合は信号ＳＥＬ＿Ｑを通過させる。セレクタ３４を通過した信号は、インバータ３６，３７で遅延されてエッジ検出器３の出力信号ＥＮとなる。
【００３１】
セレクタ３５は、信号ＥＮと「Ｈ」レベルの信号とを受け、リセット信号ＲＥＳＥＴが「Ｌ」レベルである場合はリセット信号ＥＮの反転信号を通過させ、リセット信号ＲＥＳＥＴが「Ｈ」レベルである場合は「Ｈ」レベルの信号を通過させる。セレクタ３５を通過した信号が信号ＳＥＬとなる。
【００３２】
図６（ａ）〜（ｇ）は、それぞれ信号ＲＥＳＥＴ，Ｄｉｎ，ＳＥＴ，Ｄｉｎ＿Ｑ，ＳＥＴ＿Ｑ，ＳＥＬ，ＥＮを示すタイムチャートである。リセット信号ＲＥＳＥＴが「Ｈ」レベルである場合は、ゲート回路３２，３３の出力信号がともに「Ｌ」レベルとなり、フリップフロップ３０，３１がリセットされる。また、信号Ｄｉｎ＿Ｑ，ＳＥＬが「Ｈ」レベルになり、信号ＳＥＴ＿Ｑ，ＥＮが「Ｌ」レベルになる。
【００３３】
リセット信号ＲＥＳＥＴが「Ｌ」レベルにされると、ゲート回路３２がインバータとして動作し、ゲート回路３３がバッファとして動作する。信号ＳＥＬが「Ｈ」レベルであるので、フリップフロップ３１のリセットが解除される。
【００３４】
時刻ｔ０において信号ＳＥＴが「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、フリップフロップ３１の出力信号ＳＥＴ＿Ｑが「Ｌ」レベルから「Ｈ」レベルに立ち上げられる。これに応じて信号ＥＮが「Ｈ」レベルに立ち上げられ、信号ＳＥＬが「Ｌ」レベルに立ち下げられ、フリップフロップ３１がリセットされるとともに、フリップフロップ３０のリセットが解除される。したがって、信号ＳＥＴ＿Ｑは、信号ＳＥＴの立ち上がりエッジに応答してパルス的に「Ｈ」レベルになる。
【００３５】
次に、外部データ信号列Ｄｉｎが「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、フリップフロップ３０の出力信号Ｄｉｎ＿Ｑが「Ｈ」レベルから「Ｌ」レベルに立ち下げられる。これに応じて信号ＥＮが「Ｌ」レベルに立ち下げられ、信号ＳＥＬが「Ｈ」レベルに立ち上げられ、フリップフロップ３０がリセットされるとともに、フリップフロップ３１のリセットが解除される。したがって、信号Ｄｉｎ＿Ｑは、外部データ信号列Ｄｉｎの最初の立ち上がりエッジに応答してパルス的に「Ｌ」レベルになる。また、信号ＥＮは、各ＵＧにおいて、信号ＳＥＴの立ち上がりエッジに応答して「Ｌ」レベルから「Ｈ」レベルに立ち上げられ、外部データ信号列Ｄｉｎの最初の立ち上がりエッジに応答して「Ｈ」レベルから「Ｌ」レベルに立ち下げられる。
【００３６】
トグル器４は、図７に示すように、セレクタ４０、フリップフロップ４１、およびインバータ４２を含む。セレクタ４０は、「Ｈ」レベルの信号と外部データ信号列Ｄｉｎを受け、信号ＥＮが「Ｌ」レベルである場合は「Ｈ」レベルの信号を通過させ、信号ＥＮが「Ｈ」レベルである場合は外部データ信号列Ｄｉｎを通過させる。セレクタ４０を通過した信号は、信号ＩＮとなり、フリップフロップ４１のクロック端子に与えられる。フリップフロップ４１の出力信号ＰＤ＿Ｄｉｎは、インバータ４２を介してフリップフロップ４１のデータ入力端子に与えられる。
【００３７】
図８（ａ）〜（ｄ）は、信号Ｄｉｎ，ＥＮ，ＩＮ，ＰＤ＿Ｄｉｎを示すタイムチャートである。信号ＥＮが「Ｈ」レベルである期間は、外部データ信号列Ｄｉｎがセレクタ４０を通過して信号ＩＮとなる。信号ＩＮが「Ｌ」レベルから「Ｈ」レベルに立ち上げられる毎にフリップフロップ４１の出力信号ＰＤ＿Ｄｉｎの論理レベルが反転される。信号ＥＮが「Ｌ」レベルである期間は、「Ｈ」レベルの信号がセレクタ４０を通過して信号ＩＮとなる。フリップフロップ４１の出力信号ＰＤ＿Ｄｉｎは、信号ＥＮが「Ｌ」レベルに立ち下げられる前の論理レベルに維持される。
【００３８】
なお、図５および図６（ａ）〜（ｇ）で示したように、信号ＥＮは「Ｈ」レベルに立ち上げられた後に、外部データ信号列Ｄｉｎの最初の立ち上がりエッジに応答して「Ｌ」レベルに立ち下げられる。したがって、図２（ａ）〜（ｇ）に示すように、信号ＰＤ＿Ｄｉｎの論理レベルは、各ＵＧにおいて外部データ信号列Ｄｉｎの最初の立ち上がりエッジに応答して反転する。
【００３９】
信号ＰＤ＿Ｄｉｎのデータ遷移（信号ＰＤ＿Ｄｉｎの論理レベルの遷移）は、１ＵＧ毎に必ず１回発生する。ＵＧのデータ遷移密度ＤＴ＿ＰＤ＿Ｄｉｎは、そのＵＧにおいて発生した信号ＰＤ＿Ｄｉｎのデータ遷移の回数（１回）と、外部データ信号列Ｄｉｎのデータ遷移の最大値（１０回）との比である。ＵＧ１〜ＵＧ３のデータ遷移密度ＤＴ＿ＰＤ＿Ｄｉｎは、ともに１／１０となる。
【００４０】
図１に戻って、遅延回路５は、内部クロック信号ＶＣＯＣＬＫを所定の遅延時間だけ遅延させてクロック信号ＰＤ＿Ｃｉｎを生成する。遅延回路５の遅延時間は、トグル器４の遅延時間に等しく設定される。
【００４１】
位相比較器６は、信号ＰＤ＿Ｄｉｎの位相とクロック信号ＶＣＯＣＬＫの位相とを比較し、比較結果を示す信号ＵＰ，ＤＮを出力する。すなわち、位相比較器６は、バッファ回路７、フリップフロップ８，９、およびＥＸ−ＯＲゲート１０，１１を含む。バッファ回路７は、クロック信号ＰＤ＿Ｃｉｎおよびその相補信号を出力する。
【００４２】
フリップフロップ８のクロック端子はバッファ回路７からのクロック信号ＰＤ＿Ｃｉｎを受け、そのデータ入力端子は信号ＰＤ＿Ｄｉｎを受ける。フリップフロップ９のクロック端子はバッファ回路７からのクロック信号ＰＤ＿Ｃｉｎの相補信号を受け、そのデータ入力端子はフリップフロップ８の出力信号を受ける。ＥＸ−ＯＲゲート１０は、信号ＰＤ＿Ｄｉｎとフリップフロップ８の出力信号とを受け、信号ＵＰを出力する。ＥＸ−ＯＲゲート１１は、フリップフロップ８，９の出力信号を受け、信号ＤＮを出力する。
【００４３】
図２（ａ）〜（ｇ）に示すように、信号ＰＤ＿Ｄｉｎとクロック信号ＰＤ＿Ｃｉｎとの位相差が信号ＵＰのパルス幅となり、クロック信号ＰＤ＿Ｃｉｎの半周期が信号ＤＮのパルス幅となる。
【００４４】
チャージポンプ回路１２は、信号ＵＰのパルス幅に比例した正電流をループフィルタ１３に供給するとともに、信号ＤＮのパルス幅に比例した負電流をループフィルタ１３に供給する。ループフィルタ１３は、所定容量値のキャパシタと所定抵抗値の抵抗素子を含み、チャージポンプ回路１２の出力電流を積分して制御電圧を生成する。電圧制御型発振器１４は、ループフィルタ１３で生成された制御電圧に応じた周波数で発振して内部クロック信号ＶＣＯＣＬＫを出力する。
【００４５】
リタイム回路１５は、フリップフロップ１６を含む。フリップフロップ１６のクロック端子は内部クロック信号ＶＣＯＣＬＫを受け、そのデータ入力端子は外部データ信号列Ｄｉｎを受ける。フリップフロップ１６は、内部クロック信号ＶＣＯＣＬＫが「Ｌ」レベルから「Ｈ」レベルに立ち上げられる毎に外部クロック信号列Ｄｉｎを保持および出力する。クロック再生回路は、フリップフロップ１６の出力信号を内部データ信号列Ｄｏｕｔとして出力するとともに、電圧制御型発振器１４の出力信号ＶＣＯＣＬＫを内部クロック信号Ｃｏｕｔとして出力する。
【００４６】
［比較例］
図９は、実施の形態１の比較例となるクロック再生回路の構成を示す回路ブロック図であって、図１と対比される図である。図９において、このクロック再生回路が図１のクロック再生回路と異なる点は、エッジ抽出回路１およびリタイム回路１５が除去されている点である。外部データ信号列Ｄｉｎおよび内部クロック信号ＶＣＯＣＬＫは、位相比較器６に直接入力される。バッファ回路７で生成されたクロック信号ＶＣＯＣＬＫの相補信号が内部クロック信号Ｃｏｕｔとして出力され、フリップフロップ９の出力信号が内部データ信号列Ｄｏｕｔとして出力される。
【００４７】
図１０（ａ）〜（ｄ）は、図９に示したクロック再生回路の動作を示すタイムチャートであって、図２（ａ）〜（ｇ）と対比される図である。外部データ信号列Ｖｉｎは、図１０（ａ）〜（ｄ）に示すように、外部クロック信号に同期してシリアルに伝送される複数のデータ信号を含む。図１０（ａ）〜（ｄ）では、外部クロック信号の位相と内部クロック信号ＶＣＯＣＬＫとの位相が一致している状態が示されている。外部クロック信号の隣接する２つの立ち下がりエッジの間の期間で１つのデータ信号が伝送される。
【００４８】
外部データ信号列Ｖｉｎの最大ラン・レングスは５である。ここでは、５クロック周期を１ＵＧとする。１ＵＧは、外部クロック信号の立ち上がりエッジで開始され、外部クロック信号の５個のパルスを含む。図１０（ａ）〜（ｄ）では、６つのＵＧ１〜ＵＧ６が示されている。データ遷移（外部データ信号列Ｄｉｎの論理レベルの遷移）は、１ＵＧ当たり最大で５回発生する。ＵＧ１〜ＵＧ６では、それぞれ５回、２回、４回、１回、１回、１回のデータ遷移が発生している。ＵＧのデータ遷移密度ＤＴ＿Ｄｉｎは、そのＵＧにおいて発生したデータ遷移の回数と、発生し得るデータ遷移の最大値（５回）との比である。ＵＧ１〜ＵＧ６のデータ遷移密度ＤＴ＿Ｄｉｎは、それぞれ５／５，２／５，４／５，１／５，１／５，１／５である。なお、図面および説明の簡単化のため、図２（ａ）〜（ｇ）では回路の遅延時間は０とされている。
【００４９】
このクロック再生回路では、外部データ信号列Ｄｉｎの論理レベルが変化する毎に信号ＵＰ，ＤＮの各々がパルス的に変化する。したがって、外部データ信号列Ｄｉｎの論理レベルが変化する回数と信号ＵＰ，ＤＮの各々のパルス数とは同じである。
【００５０】
この比較例では、外部データ信号列Ｄｉｎの論理レベルが遷移する毎に位相比較が行なわれ、オープンループゲインがデータ遷移密度ＤＴ＿Ｄｉｎに比例するため、データパターンに依存するジッタが大きいと言う問題がある。また、データパターンに依存して動作電流および電源電圧が変動することも、ジッタが大きくなる原因となる。
【００５１】
また、想定されるデータ遷移密度ＤＴ＿Ｄｉｎの変動範囲で最適なジッタ伝達特性を得るには、データ遷移密度ＤＴ＿Ｄｉｎの変動幅に応じてループフィルタ１３のキャパシタの容量値を大きくする必要がある。このためデータ遷移密度ＤＴ＿Ｄｉｎの変動幅が大きくなるほどループフィルタ１３の面積が増大すると言う問題がある。
【００５２】
また、データ遷移密度ＤＴ＿Ｄｉｎの変動範囲は、高速シリアルインタフェースの規格が採用する符号化方式で決まる。この比較例で採用されている８Ｂ１０Ｂ符号化では、最大ラン・レングスが５であり、データ遷移密度ＤＴ＿Ｄｉｎの変動範囲は２０％〜１００％であり、データ遷移密度ＤＴ＿Ｄｉｎの最大値は最小値の５倍である。
【００５３】
しかし、６４Ｂ６６Ｂ符号化では、最大ラン・レングスは６６であり、データ遷移密度の変動範囲は１．５％〜１００％であり、データ遷移密度の最大値は最小値の約６７倍にもなる。図９のクロック再生回路では、データ遷移密度の最大値が最小値の５倍である場合は対応可能であるが、それが６７倍になると対応不能であり、クロック信号を再生することはできない。
【００５４】
これに対して本願発明では、各ＵＧにおいて外部データ信号列Ｄｉｎの最初の立ち上がりエッジを抽出し、抽出した立ち上がりエッジに同期した信号ＰＤ＿Ｄｉｎの位相と内部クロック信号ＰＤ＿Ｃｉｎの位相とを比較するので、位相比較器６におけるデータ遷移密度ＤＴ＿ＰＤ＿Ｄｉｎは一定値になる。したがって、外部データ信号列Ｄｉｎのデータパターンに依存するジッタを小さくすることができる。また、ループフィルタ１３のキャパシタの容量値および面積を小さくすることができる。また、外部データ信号列Ｄｉｎのデータ遷移密度ＤＴ＿Ｄｉｎの変動幅が大きい場合でも、クロック信号を再生することができる。
【００５５】
［実施の形態２］
実施の形態１では、各ＵＧにおいて外部データ信号列Ｄｉｎの最初の立ち上がりエッジを抽出し、抽出した立ち上がりエッジに同期した信号ＰＤ＿Ｄｉｎの位相と内部クロック信号ＰＤ＿Ｃｉｎの位相とを比較した。
【００５６】
これに対して本実施の形態２では、各ＵＧにおいて外部データ信号列Ｄｉｎの最初の立ち下がりエッジを抽出し、抽出した立ち下がりエッジに同期した信号ＰＤ＿Ｄｉｎの位相と内部クロック信号ＰＤ＿Ｃｉｎの位相とを比較する。本実施の形態２のクロック再生回路は、図１のクロック再生回路のエッジ検出器３およびトグル器４をそれぞれエッジ検出器４５およびトグル器４７で置換したものである。
【００５７】
図１１はエッジ検出器４５の構成を示す回路図であって、図５と対比される図である。このエッジ検出器４５は、図５のエッジ検出器３のフリップフロップ３０をフリップフロップ４６で置換したものである。フリップフロップ４６は、ゲート回路３２の出力信号が「Ｌ」レベルにされると、リセットされて「Ｈ」レベルの信号を出力する。また、フリップフロップ４６は、外部データ信号列Ｄｉｎが「Ｈ」レベルから「Ｌ」レベルに立ち下げられると、「Ｈ」レベルの信号を保持し、その反転信号である「Ｌ」レベルの信号を出力する。
【００５８】
図１２（ａ）〜（ｇ）はエッジ検出器４５の動作を示すタイムチャートであって、図６（ａ）〜（ｇ）と対比される図である。図１２（ａ）〜（ｇ）において、リセット信号ＲＥＳＥＴが「Ｈ」レベルである場合は、ゲート回路３２，３３の出力信号がともに「Ｌ」レベルとなり、フリップフロップ３１，４６がリセットされる。また、信号Ｄｉｎ＿Ｑ，ＳＥＬが「Ｈ」レベルになり、信号ＳＥＴ＿Ｑ，ＥＮが「Ｌ」レベルになる。
【００５９】
リセット信号ＲＥＳＥＴが「Ｌ」レベルにされると、ゲート回路３２がインバータとして動作し、ゲート回路３３がバッファとして動作する。信号ＳＥＬが「Ｈ」レベルであるので、フリップフロップ３１のリセットが解除される。
【００６０】
時刻ｔ０において信号ＳＥＴが「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、フリップフロップ３１の出力信号ＳＥＴ＿Ｑが「Ｌ」レベルから「Ｈ」レベルに立ち上げられる。これに応じて信号ＥＮが「Ｈ」レベルに立ち上げられ、信号ＳＥＬが「Ｌ」レベルに立ち下げられ、フリップフロップ３１がリセットされるとともに、フリップフロップ４６のリセットが解除される。したがって、信号ＳＥＴ＿Ｑは、信号ＳＥＴの立ち上がりエッジに応答してパルス的に「Ｈ」レベルになる。
【００６１】
次に、外部データ信号列Ｄｉｎが「Ｈ」レベルから「Ｌ」レベルに立ち下げられると、フリップフロップ４６の出力信号Ｄｉｎ＿Ｑが「Ｈ」レベルから「Ｌ」レベルに立ち下げられる。これに応じて信号ＥＮが「Ｌ」レベルに立ち下げられ、信号ＳＥＬが「Ｈ」レベルに立ち上げられ、フリップフロップ４６がリセットされるとともに、フリップフロップ３１のリセットが解除される。したがって、信号Ｄｉｎ＿Ｑは、外部データ信号列Ｄｉｎの最初の立ち下がりエッジに応答してパルス的に「Ｌ」レベルになる。また、信号ＥＮは、各ＵＧにおいて、信号ＳＥＴの立ち上がりエッジに応答して「Ｌ」レベルから「Ｈ」レベルに立ち上げられ、外部データ信号列Ｄｉｎの最初の立ち下がりエッジに応答して「Ｈ」レベルから「Ｌ」レベルに立ち下げられる。
【００６２】
図１３はトグル器４７の構成を示す回路図であって、図７と対比される図である。このトグル器４７は、図７のトグル器４の電源電圧ＶＣＣを接地電圧ＶＳＳで置換し、フリップフロップ４１をフリップフロップ４８で置換したものである。
【００６３】
セレクタ４０は、「Ｌ」レベル（接地電圧ＶＳＳ）の信号と外部データ信号列Ｄｉｎを受け、信号ＥＮが「Ｌ」レベルである場合は「Ｌ」レベルの信号を通過させ、信号ＥＮが「Ｈ」レベルである場合は外部データ信号列Ｄｉｎを通過させる。セレクタ４０を通過した信号は、信号ＩＮとなり、フリップフロップ４８のクロック端子に与えられる。フリップフロップ４８の出力信号ＰＤ＿Ｄｉｎは、インバータ４２を介してフリップフロップ４８のデータ入力端子に与えられる。
【００６４】
図１４（ａ）〜（ｄ）は、信号Ｄｉｎ，ＥＮ，ＩＮ，ＰＤ＿Ｄｉｎを示すタイムチャートであって、図８（ａ）〜（ｄ）と対比される図である。信号ＥＮが「Ｈ」レベルである期間は、外部データ信号列Ｄｉｎがセレクタ４０を通過して信号ＩＮとなる。信号ＩＮが「Ｈ」レベルから「Ｌ」レベルに立ち下げられる毎にフリップフロップ４８の出力信号ＰＤ＿Ｄｉｎの論理レベルが反転される。信号ＥＮが「Ｌ」レベルである期間は、「Ｌ」レベルの信号がセレクタ４０を通過して信号ＩＮとなる。フリップフロップ４８の出力信号ＰＤ＿Ｄｉｎは、信号ＥＮが「Ｌ」レベルに立ち下げられる前の論理レベルに維持される。
【００６５】
なお、図１１および図１２（ａ）〜（ｇ）で示したように、信号ＥＮは「Ｈ」レベルに立ち上げられた後に、外部データ信号列Ｄｉｎの最初の立ち下がりエッジに応答して「Ｌ」レベルに立ち下げられる。したがって、信号ＰＤ＿Ｄｉｎの論理レベルは、各ＵＧにおいて外部データ信号列Ｄｉｎの最初の立ち下がりエッジに応答して反転する。
【００６６】
他の構成および動作は、実施の形態１と同じであるので、その説明は繰り返さない。この実施の形態２でも、実施の形態１と同じ効果が得られる。
【００６７】
［実施の形態３］
図１５は、この発明の実施の形態３によるクロック再生回路の構成を示す回路ブロック図であって、図１と対比される図である。また図１６（ａ）〜（ｉ）は、図１５に示したクロック再生回路の動作を示すタイムチャートであって、図２（ａ）〜（ｇ）と対比される図である。
【００６８】
図１５において、このクロック再生回路は、エッジ抽出回路１Ｒ，１Ｆ、位相比較器６Ｒ，６Ｆ、チャージポンプ回路１２Ｒ，１２Ｆ、ループフィルタ１３、電圧制御型発振器１４、およびリタイム回路１５を備える。
【００６９】
外部データ信号列Ｖｉｎは、図２（ａ）〜（ｇ）で説明した通りである。ＵＧ１〜ＵＧ３のデータ遷移密度ＤＴ＿Ｄｉｎは、それぞれ７／１０，５／１０，２／１０である。なお、図面および説明の簡単化のため、図１６（ａ）〜（ｉ）では回路の遅延時間は０とされている。
【００７０】
エッジ抽出回路１Ｒは、図１のエッジ抽出回路１と同じ構成であり、各ＵＧにおいて外部データ信号列Ｄｉｎの最初の立ち上がりエッジに応答して論理レベルが反転する信号ＰＤ＿ＤｉｎＲと、内部クロック信号ＶＣＯＣＬＫを所定時間だけ遅延させたクロック信号ＰＤ＿ＣｉｎＲとを生成する。
【００７１】
信号ＰＤ＿ＤｉｎＲのデータ遷移（信号ＰＤ＿ＤｉｎＲの論理レベルの遷移）は、１ＵＧ毎に必ず１回発生する。ＵＧのデータ遷移密度ＤＴ＿ＰＤ＿ＤｉｎＲは、そのＵＧにおいて発生した信号ＰＤ＿ＤｉｎＲのデータ遷移の回数（１回）と、外部データ信号列Ｄｉｎのデータ遷移の最大値（１０回）との比である。ＵＧ１〜ＵＧ３のデータ遷移密度ＤＴ＿ＰＤ＿ＤｉｎＲは、ともに１／１０となる。
【００７２】
エッジ抽出回路１Ｆは、実施の形態２のクロック再生回路のエッジ抽出回路と同じ構成であり、各ＵＧにおいて外部データ信号列Ｄｉｎの最初の立ち下がりエッジに応答して論理レベルが反転する信号ＰＤ＿ＤｉｎＦと、内部クロック信号ＶＣＯＣＬＫを所定時間だけ遅延させたクロック信号ＰＤ＿ＣｉｎＦとを生成する。
【００７３】
信号ＰＤ＿ＤｉｎＦのデータ遷移（信号ＰＤ＿ＤｉｎＦの論理レベルの遷移）は、１ＵＧ毎に必ず１回発生する。ＵＧのデータ遷移密度ＤＴ＿ＰＤ＿ＤｉｎＦは、そのＵＧにおいて発生した信号ＰＤ＿ＤｉｎＦのデータ遷移の回数（１回）と、外部データ信号列Ｄｉｎのデータ遷移の最大値（１０回）との比である。ＵＧ１〜ＵＧ３のデータ遷移密度ＤＴ＿ＰＤ＿ＤｉｎＦは、ともに１／１０となる。したがって、ＤＴ＿ＰＤ＿ＤｉｎＲとＤＴ＿ＰＤ＿ＤｉｎＦの和であるＤＴ＿ＰＤは２／１０となる。
【００７４】
位相比較器６Ｒは、エッジ抽出回路１Ｒからの信号ＰＤ＿ＤｉｎＲ，ＰＤ＿ＣｉｎＲの位相を比較し、比較結果を示す信号ＵＰＲ，ＤＮＲを生成する。信号ＰＤ＿ＤｉｎＲとクロック信号ＰＤ＿ＣｉｎＲとの位相差が信号ＵＰＲのパルス幅となり、クロック信号ＰＤ＿ＣｉｎＲの半周期が信号ＤＮＲのパルス幅となる。
【００７５】
位相比較器６Ｆは、エッジ抽出回路１Ｆからの信号ＰＤ＿ＤｉｎＦ，ＰＤ＿ＣｉｎＦの位相を比較し、比較結果を示す信号ＵＰＦ，ＤＮＦを生成する。信号ＰＤ＿ＤｉｎＦとクロック信号ＰＤ＿ＣｉｎＦとの位相差が信号ＵＰＦのパルス幅となり、クロック信号ＰＤ＿ＣｉｎＦの半周期が信号ＤＮＦのパルス幅となる。
【００７６】
チャージポンプ回路１２Ｒは、信号ＵＰＲのパルス幅に比例した正電流をループフィルタ１３に供給するとともに、信号ＤＮＲのパルス幅に比例した負電流をループフィルタ１３に供給する。チャージポンプ回路１２Ｆは、信号ＵＰＦのパルス幅に比例した正電流をループフィルタ１３に供給するとともに、信号ＤＮＦのパルス幅に比例した負電流をループフィルタ１３に供給する。
【００７７】
ループフィルタ１３は、チャージポンプ回路１２Ｒ，１２Ｆの出力電流を積分して制御電圧を生成する。電圧制御型発振器１４は、ループフィルタ１３で生成された制御電圧に応じた周波数で発振して内部クロック信号ＶＣＯＣＬＫを出力する。リタイム回路１５は、図１で示したものと同じである。
【００７８】
この実施の形態３では、実施の形態１と同じ効果が得られる他、実施の形態１と比べてチャージポンプ回路の出力電流を時間軸方向に分散させることができ、電源電圧の変動を抑制することができる。
【００７９】
［実施の形態４］
図１７は、この発明の実施の形態４によるクロック再生回路のＵＩカウンタ５０の構成を示す回路図である。図１７において、このＵＩカウンタ５０は、フリップフロップ５１，５４、加算器５２、セレクタ５３、およびＮＯＲゲート５５を含む。
【００８０】
フリップフロップ５１のデータ入力端子は信号ＵＩ＿Ｒｅｇを受け、そのクロック端子は内部クロック信号ＶＣＯＣＬＫを受ける。信号ＵＩ＿Ｒｅｇは、ＵＩカウント数Ｎを設定する信号であり、複数ビットのデータ信号を含む。ＵＩカウント数Ｎは、たとえばレジスタに格納され、書き換え可能になっている。
【００８１】
加算器５２は、フリップフロップ５４の出力信号ＳＴＡＴＥに−１を加算する。セレクタ５３は、加算器５２の出力信号とフリップフロップ５１の出力信号とを受ける。信号ＳＥＴが「Ｌ」レベルである場合は、加算器５２の出力信号がセレクタ５３を通過し、信号ＳＥＴが「Ｈ」レベルである場合は、フリップフロップ５１の出力信号がセレクタ５３を通過する。フリップフロップ５４のデータ入力端子はセレクタ５３の出力信号を受け、そのクロック端子は内部クロック信号ＶＣＯＣＬＫを受ける。ＮＯＲゲート５５は、フリップフロップ５４の出力信号ＳＴＡＴＥを受け、信号ＳＥＴを出力する。
【００８２】
図１８（ａ）〜（ｃ）は、それぞれ信号ＶＣＯＣＬＫ，ＳＴＡＴＥ，ＳＥＴを示すタイムチャートである。内部クロック信号ＶＣＯＣＬＫが「Ｌ」レベルから「Ｈ」レベルに立ち上げられる毎に、フリップフロップ５１は信号ＵＩ＿Ｒｅｇを保持および出力し、フリップフロップ５４はセレクタ５３の出力信号を保持および出力する。
【００８３】
信号ＳＴＡＴＥが０でない場合は、信号ＳＥＴが「Ｌ」レベルになり、加算器５２の出力信号がセレクタ５３を通過してフリップフロップ５４のデータ入力端子に入力される。内部クロック信号ＶＣＯＣＬＫが「Ｌ」レベルから「Ｈ」レベルに立ち上げられる毎に、信号ＳＴＡＴＥの値がデクレメント（−１）される。信号ＳＴＡＴＥの値が０になると、信号ＳＥＴが「Ｌ」レベルから「Ｈ」レベルに立ち上げられ、信号ＵＩ＿Ｒｅｇがセレクタ５３を通過してフリップフロップ５４に与えられる。次に、内部クロック信号ＶＣＯＣＬＫが「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、信号ＳＴＡＴＥがＮ−１にリセットされ、信号ＳＥＴが「Ｌ」レベルに立ち下げられる。他の構成および動作は、実施の形態１と同じであるので、その説明は繰り返さない。
【００８４】
この実施の形態４では、実施の形態１と同じ効果が得られる他、ＵＩカウント数Ｎを所望の値に変更することができる。
【００８５】
なお、クロック再生回路のループ帯域は規格で定められており、１０ＭＨｚ程度である。そのため、ＵＩカウント数Ｎを大きくした場合、それに応じてチャージポンプ回路１２のゲインを大きくし、ループゲインを一定値に維持する必要がある。そこで、実施の形態４の変更例では、ＵＩカウント数Ｎに応じてゲインが変更されるチャージポンプ回路でチャージポンプ回路１２が置換される。
【００８６】
［実施の形態５］
図１９は、この発明の実施の形態５による半導体装置の要部を示すブロック図である。図１９において、この半導体装置は、入力端子Ｔ１，Ｔ４，Ｔ５、出力端子Ｔ２，Ｔ３、受信回路（ＲｘＦＥ）６０、クロック再生回路（ＣＤＲ）６１、シリアル／パラレル変換回路（ＤＥＳ）６２、ロジック回路６３、ＰＬＬ（Phase Locked Loop）回路６４、パラレル／シリアル変換回路（ＳＥＲ）６５、および送信回路（ＴｘＦＥ）６６を備える。
【００８７】
受信回路６０は、外部から入力端子Ｔ４，Ｔ５を介して与えられた差動信号ＲＸＰ，ＲＸＴをシングルエンドのデータ信号に変換する。クロック再生回路６１は、実施の形態１〜４のうちのいずれかの実施の形態のクロック再生回路であり、受信回路６０からの外部データ信号列Ｄｉｎに基いて内部データ信号列Ｄｏｕｔおよび内部クロック信号Ｃｏｕｔを生成する。内部データ信号列Ｄｏｕｔは、内部クロック信号Ｃｏｕｔに同期してシリアルに伝送される複数のデータ信号を含む。
【００８８】
シリアル／パラレル変換回路６２は、内部クロック信号Ｃｏｕｔに同期して動作し、内部データ信号列Ｄｏｕｔに含まれる複数のデータ信号をＮビットずつグループ化し、Ｎビット幅のパラレルデータ信号列に変換する。シリアル／パラレル変換回路６２は、Ｎビット幅のパラレルデータ信号列と、それに同期したクロック信号φ６２をロジック回路６３に与える。
【００８９】
ロジック回路６３は、シリアル／パラレル変換回路６２からのパラレルデータ信号列をクロック信号φ６２に同期して取り込み、取り込んだデータ信号に基いて所定の動作を行なう。
【００９０】
また、ＰＬＬ回路６４は、外部から入力端子Ｔ１を介して与えられる参照クロック信号ＲＥＦＣＬＫに応答して内部クロック信号φ６４を生成し、生成した内部クロック信号φ６４をロジック回路６３およびパラレル／シリアル変換回路６５に与える。
【００９１】
ロジック回路６３は、ＰＬＬ回路６４からの内部クロック信号φ６４に同期して動作する。また、ロジック回路６３は、所定の動作を行なってＮビット幅のパラレルデータ信号列を生成し、生成したパラレルデータ信号列と、それに同期したクロック信号φ６３とをパラレル／シリアル変換回路６５に与える。
【００９２】
パラレル／シリアル変換回路６５は、ロジック回路６３からのＮビット幅のパラレルデータ信号をクロック信号φ６３に同期して取り込み、取り込んだＮビット幅のパラレルデータ信号列を１ビット幅のデータ信号列に変換し、そのデータ信号列を内部クロック信号φ６４に同期して出力する。送信回路（ＴｘＦＥ）６６は、パラレル／シリアル変換回路６５からのデータ信号を差動信号ＴＸＰ，ＴＸＮに変換して出力端子Ｔ２，Ｔ３に出力する。この実施の形態５では、実施の形態１〜４と同じ効果が得られる。
【００９３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００９４】
１，１Ｒ，１Ｆ  エッジ抽出回路、２，５０  ＵＩカウンタ、３，４５  エッジ検出器、４，４７  トグル器、５  遅延回路、６，６Ｒ，６Ｆ  位相比較器、７  バッファ回路、８，９，１６，２０，２３，２４，２６，３０，３１，４１，４６，４８，５１，５４  フリップフロップ、１０，１１  ＥＸ−ＯＲゲート、１２，１２Ｒ，１２Ｆ  チャージポンプ回路、１３  ループフィルタ、１４  電圧制御型発振器、１５  リタイム回路、２１，２５，２７，３６，３７，４２  インバータ、２２  ＮＡＮＤゲート、３２，３３  ゲート回路、３４，３５，４０，５３  セレクタ、５５  ＮＯＲゲート、６０  受信回路、６１  クロック再生回路、６２  シリアル／パラレル変換回路、６３  ロジック回路、６４  ＰＬＬ回路、６５  パラレル／シリアル変換回路、６６  送信回路、Ｔ１，Ｔ４，Ｔ５  入力端子、Ｔ２，Ｔ３  出力端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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