(57)【要約】【課題】出力トランジスタの出力電流に精度良く比例した検出電流を得ることができる電流検出回路を提供する。【解決手段】電流検出回路２０は、出力トランジスタＭＰ１の出力電流Ｉ１を検出する回路であって、Ｐチャネル型ＭＯＳトランジスタからなる電流検出トランジスタＭＰ２、Ｐチャネル型のＭＯＳトランジスタＭＰ３、バイアス回路３０を含んで構成される。バイアス回路３０は、電流検出トランジスタＭＰ２のソース・ドレイン間電圧が、出力トランジスタＭＰ１のソース・ドレイン間電圧と同じになるように、第１のバイアス電圧ＶＢ１を第３のトランジスタＭＰ３のゲートに印加するように構成される。【選択図】図１
2013092958.tif 000002
【特許請求の範囲】
【請求項１】
第１導電チャネル型の第１のトランジスタ（ＭＰ１）の出力電流（Ｉ１）の電流検出を行う電流検出回路において、
前記第１のトランジスタ（ＭＰ１）と同じゲート・ソース間電圧が印加された第１導電チャネル型の第２のトランジスタ（ＭＰ２）と、
前記第２のトランジスタ（ＭＰ２）のドレインにソースが接続された第１導電チャネル型の第３のトランジスタ（ＭＰ３）と、
前記第２のトランジスタ（ＭＰ２）のソース・ドレイン間電圧が、前記第１のトランジスタ（ＭＰ１）のソース・ドレイン間電圧と同じになるように、第１のバイアス電圧（ＶＢ１）を前記第３のトランジスタ（ＭＰ３）のゲートに印加するバイアス回路（３０）と、を備え、前記第２のトランジスタ（ＭＰ２）から検出電流（Ｉ２）を得ることを特徴とする電流検出回路。
【請求項２】
前記バイアス回路（３０）は、前記第１のトランジスタ（ＭＰ１）と同じゲート・ソース間電圧が印加された第１導電チャネル型の第４のトランジスタ（ＭＰ４）と、
前記第４のトランジスタ（ＭＰ４）のドレインにソースが接続された第１導電チャネル型の第５のトランジスタ（ＭＰ５）と、
前記第１のトランジスタ（ＭＰ１）のドレインにソースが接続され、ゲートとドレインが共通接続された第１導電チャネル型の第６のトランジスタ（ＭＰ６）と、
前記第５のトランジスタ（ＭＰ５）のドレインにドレインが接続され、ゲートとドレインが共通接続された第２導電チャネル型の第７のトランジスタ（ＭＮ１）と、
前記第６のトランジスタ（ＭＰ６）のドレインにドレインが接続された第２導電チャネル型の第８のトランジスタ（ＭＮ２）と、を備え、
前記第３、第５及び第６のトランジスタ（ＭＰ３，ＭＰ５，ＭＰ６）のゲートが共通接続され、前記第７及び第８のトランジスタ（ＭＮ１，ＭＮ２）のゲートが共通接続され、
前記第２のトランジスタ（ＭＰ２）と前記第４のトランジスタ（ＭＰ４）の電流能力比と、前記第３のトランジスタ（ＭＰ３）と前記第５のトランジスタ（ＭＰ５）の電流能力比とが同じであることを特徴とする請求項１に記載の電流検出回路。
【請求項３】
前記第６のトランジスタ（ＭＰ６）と前記第８のトランジスタ（ＭＮ２）の間に挿入され、ゲートに第２のバイアス電圧（ＶＢ２）が印加された第２導電チャネル型の第９のトランジスタ（ＭＮ３）を備えることを特徴とする請求項２に記載の電流検出回路。
【請求項４】
前記第３のトランジスタ（ＭＰ３）のドレインに接続された抵抗素子（Ｒ３）と、
前記第３のトランジスタ（ＭＰ３）のドレインと前記抵抗素子（Ｒ３）の接続ノードの電圧と、基準電圧（Ｖｒｅｆ２）とを比較するコンパレータ（３）と、を備えることを特徴とする請求項１乃至３のいずれかに記載の電流検出回路。
【請求項５】
出力電流（Ｉ１）を出力する第１導電チャネル型の第１のトランジスタ（ＭＰ１）と、
前記１のトランジスタ（ＭＰ１）のドレインに接続された第１及び第２の抵抗素子（Ｒ１，Ｒ２）と、
第１及び第２の入力端子と、出力端子を備え、当該第１の入力端子に第１の基準電圧（Ｖｒｅｆ１）が印加され、当該第２の出力端子に前記第１及び第２の抵抗素子（Ｒ１，Ｒ２）の接続ノードの電圧（ＶＦＢ）が印加され、当該出力端子からの出力信号を前記第１のトランジスタ（ＭＰ１）のゲートに印加するオペアンプ（１）と、
前記第１のトランジスタ（ＭＰ１）の電流を検出し、電流検出結果に応じて、前記第１のトランジスタ（ＭＰ１）の電流を制限するための電流制限信号を前記オペアンプ（１）に出力する電流検出回路（２０）と、を備え、
前記電流検出回路（２０）は、前記オペアンプ（１）の出力信号がゲートに印加され、前記第１のトランジスタ（ＭＰ１）と同じゲート・ソース間電圧が印加された第１導電チャネル型の第２のトランジスタ（ＭＰ２）と、前記第２のトランジスタ（ＭＰ２）のドレインにソースが接続された第１導電チャネル型の第３のトランジスタ（ＭＰ３）と、前記第２のトランジスタ（ＭＰ２）のソース・ドレイン間電圧が、前記第１のトランジスタ（ＭＰ１）のソース・ドレイン間電圧と同じになるように、第１のバイアス電圧（ＶＢ１）を前記第３のトランジスタ（ＭＰ３）のゲートに印加するバイアス回路（３０）と、を備え、前記第２のトランジスタ（ＭＰ２）から検出電流Ｉ２を得ることを特徴とする電源回路。
【請求項６】
前記バイアス回路（３０）は、前記オペアンプ（１）の出力信号がゲートに印加され、前記第１のトランジスタ（ＭＰ１）と同じソース間電圧が印加された第１導電チャネル型の第４のトランジスタ（ＭＰ４）と、
前記第４のトランジスタ（ＭＰ４）のドレインにソースが接続された第１導電チャネル型の第５のトランジスタ（ＭＰ５）と、
前記第１のトランジスタ（ＭＰ１）のドレインにソースが接続され、ゲートとドレインが共通接続された第１導電チャネル型の第６のトランジスタ（ＭＰ６）と、
前記第５のトランジスタ（ＭＰ５）のドレインにドレインが接続され、ゲートとドレインが共通接続された第２導電チャネル型の第７のトランジスタ（ＭＮ１）と、
前記第６のトランジスタ（ＭＰ６）のドレインにドレインが接続された第２導電チャネル型の第８のトランジスタ（ＭＮ２）と、を備え、
前記第３、第５及び第６のトランジスタ（ＭＰ３，ＭＰ５，ＭＰ６）のゲートが共通接続され、前記第７及び第８のトランジスタ（ＭＮ１，ＭＮ２）のゲートが共通接続され、
前記第２のトランジスタ（ＭＰ２）と前記第４のトランジスタ（ＭＰ４）の電流能力比と、前記第３のトランジスタ（ＭＰ３）と前記第５のトランジスタ（ＭＰ５）の電流能力比とが同じであることを特徴とする請求項５に記載の電源回路。
【請求項７】
前記電流検出回路（２０）は、前記第６のトランジスタ（ＭＰ６）と前記第８のトランジスタ（ＭＮ２）の間に挿入され、ゲートに第２のバイアス電圧（ＶＢ２）が印加された第２導電チャネル型の第９のトランジスタ（ＭＮ３）を備えることを特徴とする請求項６に記載の電源回路。
【請求項８】
前記電流検出回路（２０）は、前記第３のトランジスタ（ＭＰ３）のドレインに接続された抵抗素子（Ｒ３）と、前記第３のトランジスタ（ＭＰ３）のドレインと前記抵抗素子（Ｒ３）の接続ノードの電圧と、第２の基準電圧（Ｖｒｅｆ２）とを比較し、前記電流制限信号を前記オペアンプ（１）に出力するコンパレータ（３）と、を備え、
前記オペアンプ（１）は、前記コンパレータ（３）からの前記電流制限信号に応じて、前記第１のトランジスタ（ＭＰ１）の電流を制限するように前記オペアンプ（１）の出力信号を設定する電流制限回路を備えることを特徴とする請求項５乃至７のいずれかに記載の電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流検出回路及び、この電流検出回路を用いた電源回路に関する。
【背景技術】
【０００２】
従来より、電流検出回路は電源回路等の出力電流を検出し、当該出力電流が過負荷等の影響により一定値以上の過電流となったときに当該出力電流を制限するために用いられる。この場合、電流検出回路の検出電流は、当該出力電流に精度良く比例した電流もしくは電圧であることが望ましい。
【０００３】
図４は、従来の電流検出回路及び、この電流検出回路を用いた電源回路の回路図である。この電源回路は、オペアンプ１を用いたレギュレータ回路を基本形としており、Ｐチャネル型ＭＯＳトランジスタからなる出力トランジスタＭＰ１、第１の抵抗素子Ｒ１、第２の抵抗素子Ｒ２、オペアンプ１、第１の基準電圧Ｖｒｅｆ１を発生する第１の基準電圧源２、及び電流検出回路５０を含んで構成される。
【０００４】
第１の抵抗素子Ｒ１と第２の抵抗素子Ｒ２は、出力トランジスタＭＰ１のドレインと接地の間に直列に接続される。第１の抵抗素子Ｒ１と第２の抵抗素子Ｒ２との接続ノードの電圧ＶＦＢは、フィードバック電圧としてオペアンプ１の非反転入力端子（＋）に印加される。オペアンプ１の出力端子からの出力電圧ＯＰＯＵＴは、出力トランジスタＭＰ１のゲートに印加される。オペアンプ１の反転入力端子（−）には基準電圧Ｖｒｅｆ１が印加される。出力トランジスタＭＰ１のソースには電源電圧Ｖｃｃが印加される。
【０００５】
これにより、出力トランジスタＭＰ１のドレインから出力される出力電圧ＶＯＵＴは、オペアンプ１によるフィードバック制御により、数式（１）で表わされるように一定値に調整される。Ｒ１、Ｒ２は、それぞれ第１の抵抗素子Ｒ１、第２の抵抗素子Ｒ２の抵抗値である。
【０００６】
ＶＯＵＴ＝Ｖｒｅｆ１×（Ｒ１＋Ｒ２）／Ｒ１    ・・・（１）
一方、電流検出回路５０は、Ｐチャネル型ＭＯＳトランジスタからなる電流検出トランジスタＭＰ２、第３の抵抗素子Ｒ３、コンパレータ３、第２の基準電圧Ｖｒｅｆ２を発生する第２の基準電圧源４を含んで構成される。
【０００７】
電流検出トランジスタＭＰ２のソースには電源電圧Ｖｃｃが印加され、ゲートには、オペアンプ１の出力電圧ＯＰＯＵＴが印加される。これにより、電流検出トランジスタＭＰ２と出力トランジスタＭＰ１のゲート・ソース間電圧は同じになっている。
【０００８】
第３の抵抗素子Ｒ３は、電流検出トランジスタＭＰ２のドレインと接地の間に接続される。電流検出トランジスタＭＰ２のドレイン電圧ＶＤ（ＭＰ２）は、数式（２）で表わされる。Ｉ２は、電流検出トランジスタＭＰ２のドレイン電流（検出電流）、Ｒ３は第２の抵抗素子Ｒ３の抵抗値である。
ＶＤ（ＭＰ２）＝Ｉ２×Ｒ３    ・・・（２）
すなわち、電流検出トランジスタＭＰ２の電流Ｉ２は第３の抵抗素子Ｒ３により、電流Ｉ２に比例したドレイン電圧ＶＤ（ＭＰ２）（検出電圧）に変換される。コンパレータ３は、ドレイン電圧ＶＤ（ＭＰ２）と第２の基準電圧Ｖｒｅｆ２とを比較する。
【０００９】
出力トランジスタＭＰ１の出力電流Ｉ１が過負荷等の影響により過大に増加すると、これに応じて電流Ｉ２が増加する。そして、ドレイン電圧ＶＤ（ＭＰ２）が第２の基準電圧Ｖｒｅｆ２より大きくなると、コンパレータ３の出力電圧はＨレベルになる。オペアンプ１は、このコンパレータ３の出力電圧ＶＣＮＴ（電流制限信号）を受けて、出力トランジスタＭＰ１の出力電流Ｉ１を制限する。
【００１０】
このように、電流検出回路５０によれば、電流検出トランジスタＭＰ２と出力トランジスタＭＰ１のゲート・ソース間電圧を同じにすることにより、出力トランジスタＭＰ１の出力電流Ｉ１に比例した検出電流Ｉ２を得て、この検出電流Ｉ２に基づいて、出力トランジスタＭＰ１の過電流を抑制しようとするものである。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００７−９３２２９０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、従来の電流検出回路５０によれば、電流検出トランジスタＭＰ２と出力トランジスタＭＰ１のゲート・ソース間電圧は同じであるが、両者のソース・ドレイン間電圧は同じではない。
【００１３】
すなわち、出力トランジスタＭＰ１のソース・ドレイン間電圧はＶｃｃ−ＶＯＵＴであるのに対して、電流検出トランジスタＭＰ２のソース・ドレイン間電圧はＶｃｃ−Ｉ２×Ｒ３である。つまり、両ソース・ドレイン間電圧は、Ｖｃｃ、ＶＯＵＴ、Ｒ３等の設定次第で変動する。
【００１４】
ところで、一般に、ＭＯＳトランジスタのチャネル長変調効果（Channel Length Modulation Effect）のため、ソース・ドレイン間電圧が異なれば、ＭＯＳトランジスタのドレイン電流も異なる。この効果は、ＭＯＳトランジスタの微細化によって顕著になる。このため、検出電流Ｉ２と出力電流Ｉ１との電流比にずれが生じることになる。また、当該電流比にずれが生じると、当然ながら電源回路における電流制限動作が精度良く行えないという問題が生じる。
【００１５】
そこで、本発明は、ＭＯＳトランジスタのチャネル長変調効果を考慮し、出力トランジスタＭＰ１の出力電流Ｉ１に精度良く比例した検出電流Ｉ２を得ることができる電流検出回路及び電源回路を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明の電流検出回路は、第１導電チャネル型の第１のトランジスタ（ＭＰ１）の出力電流Ｉ１の電流検出を行う電流検出回路において、前記第１のトランジスタ（ＭＰ１）と同じゲート・ソース間電圧が印加された第１導電チャネル型の第２のトランジスタ（ＭＰ２）と、前記第２のトランジスタ（ＭＰ２）のドレインにソースが接続された第１導電チャネル型の第３のトランジスタ（ＭＰ３）と、前記第２のトランジスタ（ＭＰ２）のソース・ドレイン間電圧が、前記第１のトランジスタ（ＭＰ１）のソース・ドレイン間電圧と同じになるように、第１のバイアス電圧（ＶＢ１）を前記第３のトランジスタ（ＭＰ３）のゲートに印加するバイアス回路（３０）と、を備え、前記第２のトランジスタ（ＭＰ２）から検出電流Ｉ２を得ることを特徴とする。
【００１７】
また、本発明の電源回路は、出力電流Ｉ１を出力する第１導電チャネル型の第１のトランジスタ（ＭＰ１）と、前記１のトランジスタ（ＭＰ１）のドレインに接続された第１及び第２の抵抗素子（Ｒ１，Ｒ２）と、第１及び第２の入力端子と、出力端子を備え、当該第１の入力端子に第１の基準電圧が印加され、当該第２の出力端子に前記第１及び第２の抵抗素子（Ｒ１，Ｒ２）の接続ノードの電圧（ＶＦＢ）が印加され、当該出力端子からの出力信号を前記第１のトランジスタ（ＭＰ１）のゲートに印加するオペアンプ（１）と、前記第１のトランジスタ（ＭＰ１）の電流を検出し、電流検出結果に応じて、前記第１のトランジスタ（ＭＰ１）の電流を制限するための電流制限信号を前記オペアンプ（１）に出力する電流検出回路（２０）と、を備え、
前記電流検出回路（２０）は、前記オペアンプ（１）の出力信号がゲートに印加され、前記第１のトランジスタ（ＭＰ１）と同じソース間電圧が印加された第１導電チャネル型の第２のトランジスタ（ＭＰ２）と、前記第２のトランジスタ（ＭＰ２）のドレインにソースが接続された第１導電チャネル型の第３のトランジスタ（ＭＰ３）と、前記第２のトランジスタ（ＭＰ２）のソース・ドレイン間電圧が、前記第１のトランジスタ（ＭＰ１）のソース・ドレイン間電圧と同じになるように、第１のバイアス電圧（ＶＢ１）を前記第３のトランジスタ（ＭＰ３）のゲートに印加するバイアス回路（３０）と、を備え、前記第２のトランジスタ（ＭＰ２）から検出電流Ｉ２を得ることを特徴とする。
【発明の効果】
【００１８】
本発明の電流検出回路によれば、第１のトランジスタ（ＭＰ１）と第２のトランジスタ（ＭＰ２）のバイアス条件を、ソース・ドレイン間電圧を含めて同じにすることにより、第１のトランジスタ（ＭＰ１）の出力電流Ｉ１に精度良く比例した検出電流Ｉ２を得ることができる。
【００１９】
また、本発明の電源回路によれば、当該電流検出回路を用いているので、第１のトランジスタ（ＭＰ１）に過電流が流れた場合の電流制限動作の精度を向上することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１の実施形態における電流検出回路及び、この電流検出回路を用いた電源回路の回路図である。
【図２】本発明の第１の実施形態におけるオペアンプの回路図である。
【図３】本発明の第２の実施形態における電流検出回路及び、この電流検出回路を用いた電源回路の回路図である。
【図４】従来の電流検出回路及び、この電流検出回路を用いた電源回路の回路図である。
【発明を実施するための形態】
【００２１】
＜＜第１の実施形態＞＞
図１は、第１の実施形態における電流検出回路２０及び、この電流検出回路２０を用いた電源回路１０の回路図である。この電源回路１０は、オペアンプ１を用いたレギュレータ回路を基本形としており、Ｐチャネル型ＭＯＳトランジスタからなる出力トランジスタＭＰ１、第１の抵抗素子Ｒ１、第２の抵抗素子Ｒ２、オペアンプ１、第１の基準電圧Ｖｒｅｆ１を発生する第１の基準電圧源２、及び電流検出回路２０を含んで構成される。
【００２２】
第１の抵抗素子Ｒ１と第２の抵抗素子Ｒ２は、出力トランジスタＭＰ１のドレインと接地の間に直列に接続される。第１の抵抗素子Ｒ１と第２の抵抗素子Ｒ２との接続ノードの電圧ＶＦＢは、フィードバック電圧としてオペアンプ１の非反転入力端子（＋）に印加される。オペアンプ１の出力端子からの出力電圧ＯＰＯＵＴは、出力トランジスタＭＰ１のゲートに印加される。オペアンプ１の反転入力端子（−）には基準電圧Ｖｒｅｆ１が印加される。出力トランジスタＭＰ１のソースには電源電圧Ｖｃｃが印加される。
【００２３】
これにより、出力トランジスタＭＰ１のドレインから出力される出力電圧ＶＯＵＴは、オペアンプ１によるフィードバック制御により、数式（１）で表わされるように一定値に調整される。この点は、従来例と同じである。
【００２４】
本実施形態の特徴は、電流検出回路２０の構成にある。電流検出回路２０は、Ｐチャネル型ＭＯＳトランジスタからなる電流検出トランジスタＭＰ２、Ｐチャネル型のＭＯＳトランジスタＭＰ３、バイアス回路３０を含んで構成される。
【００２５】
電流検出トランジスタＭＰ２のソースには電源電圧Ｖｃｃが印加され、ゲートには、オペアンプ１の出力電圧ＯＰＯＵＴが印加される。これにより、電流検出トランジスタＭＰ２と出力トランジスタＭＰ１のゲート・ソース間電圧は同じになっている。ＭＯＳトランジスタＭＰ３のソースは電流検出トランジスタＭＰ２のドレインに接続されている。ＭＯＳトランジスタＭＰ３のドレインと接地の間には第３の抵抗素子Ｒ３が接続されている。
【００２６】
バイアス回路３０は、電流検出トランジスタＭＰ２のソース・ドレイン間電圧が、出力トランジスタＭＰ１のソース・ドレイン間電圧と同じになるように、第１のバイアス電圧ＶＢ１を第３のトランジスタＭＰ３のゲートに印加するように構成される。
【００２７】
具体的には、バイアス回路３０は、Ｐチャネル型のＭＯＳトランジスタＭＰ４、ＭＰ５、ＭＰ６と、Ｎチャネル型のＭＯＳトランジスタＭＮ１、ＭＮ２を含んで構成される。
【００２８】
ＭＯＳトランジスタＭＰ４のソースには電源電圧Ｖｃｃが印加され、ゲートには、オペアンプ１の出力電圧ＯＰＯＵＴが印加される。これにより、ＭＯＳトランジスタＭＰ４と出力トランジスタＭＰ１のゲート・ソース間電圧は同じになっている。
【００２９】
ＭＯＳトランジスタＭＰ５のソースはＭＯＳトランジスタＭＰ４のドレインに接続されている。ＭＯＳトランジスタＭＰ６のソースは、出力トランジスタＭＰ１のドレインに接続され、そのゲートとドレインは共通接続されている。
【００３０】
ＭＯＳトランジスタＭＮ１のドレインは、ＭＯＳトランジスタＭＰ５のドレインと接続され、そのソースは接地される。また、ＭＯＳトランジスタＭＮ１のゲートとドレインは共通接続されている。ＭＯＳトランジスタＭＮ２のドレインは、ＭＯＳトランジスタＭＰ６のドレインと接続され、そのソースは接地される。
【００３１】
また、ＭＯＳトランジスタＭＰ３，ＭＰ５，ＭＰ６のゲートは共通接続されている。
ＭＯＳトランジスタＭＮ１，ＭＮ２のゲートが共通接続されている。つまり、ＭＯＳトランジスタＭＮ１，ＭＮ２はカレントミラー回路を形成している。
【００３２】
以下、上記のように構成された電流検出回路２０の動作を説明する。ＭＯＳトランジスタＭＮ１，ＭＮ２はカレントミラー回路を形成しているので、ＭＯＳトランジスタＭＰ４に流れる電流Ｉ３は、当該カレントミラー回路を介して、ＭＯＳトランジスタＭＰ６に流れる。この場合、カレントミラー回路のミラー比を１に設定する。すると、ＭＯＳトランジスタＭＰ６にはＭＯＳトランジスタＭＰ４と同じ電流Ｉ３が流れる。
【００３３】
ＭＯＳトランジスタＭＰ５、ＭＰ６には同じ電流Ｉ３が流れることから、それらの
ゲート・ソース間電圧は等しい。すると、出力トランジスタＭＰ１とＭＯＳトランジスタＭＰ４のソースはいずれも電源電圧Ｖｃｃであるから、出力トランジスタＭＰ１とＭＯＳトランジスタＭＰ４のソース・ドレイン電圧は等しくなる。これにより、ＭＯＳトランジスタＭＰ４，ＭＰ５に流れる電流Ｉ３は、ＭＯＳトランジスタのチャネル長変調効果の影響を受けることなく、出力トランジスタＭＰ１に流れる電流Ｉ１に精度良く比例した電流になる。
【００３４】
この時、ＭＯＳトランジスタＭＰ３のゲートには、ＭＯＳトランジスタＭＰ５と同じ第１のバイアス電圧ＶＢ１が印加される。
【００３５】
そして、電流検出トランジスタＭＰ２とＭＯＳトランジスタＭＰ４の電流能力比と、ＭＯＳトランジスタＭＰ３とＭＯＳトランジスタＭＰ５の電流能力比を同じに設定することにより、ＭＯＳトランジスタＭＰ２，ＭＰ４のバイアス条件、ＭＯＳトランジスタＭＰ３，ＭＰ５のバイアス条件は、ソース・ドレイン間電圧を含めて同じになる。
【００３６】
したがって、電流検出トランジスタＭＰ２に流れる電流をＩ２とすると、Ｉ２は、Ｉ１、Ｉ３に比例し、当該電流能力比に等しい電流となる。つまり、電流検出トランジスタＭＰ２に流れる電流Ｉ２も、ＭＯＳトランジスタのチャネル長変調効果の影響を受けることなく、出力トランジスタＭＰ１に流れる電流Ｉ１に精度良く比例した電流になる。
【００３７】
前記電流能力比は、各トランジスタのサイズ比（チャネル幅／チャネル長）によって決定することができる。ＭＰ１，ＭＰ４，ＭＰ２の電流能力比を例えば、１００：２：１とし、ＭＰ６，ＭＰ５，ＭＰ３の電流能力比を１００：２：１とすると、電流比Ｉ１：Ｉ３：Ｉ２＝１００：２：１となる。このように、電流比Ｉ１：Ｉ３：Ｉ２は、大、中、小の関係に設定することが、回路の消費電力を抑制する上で好ましい。
【００３８】
次に、電流検出トランジスタＭＰ２に流れる電流Ｉ２を電圧に変換する構成を説明する。前述のように、第３の抵抗素子Ｒ３は、ＭＯＳトランジスタＭＰ３のドレインと接地の間に接続される。ＭＯＳトランジスタＭＰ３のドレイン電圧ＶＤ（ＭＰ３）は、数式（３）で表わされる。Ｉ２は、電流検出トランジスタＭＰ２のドレイン電流（検出電流）、Ｒ３は第２の抵抗素子Ｒ３の抵抗値である。
ＶＤ（ＭＰ３）＝Ｉ２×Ｒ３    ・・・（３）
すなわち、電流検出トランジスタＭＰ２に流れる電流Ｉ２（ドレイン電流）は第３の抵抗素子Ｒ３により、電流Ｉ２に比例したドレイン電圧ＶＤ（ＭＰ３）（検出電圧）に変換される。コンパレータ３は、ドレイン電圧ＶＤ（ＭＰ３）と第２の基準電圧Ｖｒｅｆ２とを比較する。
【００３９】
出力トランジスタＭＰ１の出力電流Ｉ１が過負荷等の影響により過大に増加すると、これに応じて電流Ｉ２が増加する。そして、ドレイン電圧ＶＤ（ＭＰ３）が第２の基準電圧Ｖｒｅｆ２より大きくなると、コンパレータ３の出力電圧はＨレベルになる。オペアンプ１は、このコンパレータ３の出力電圧ＶＣＮＴ（電流制限信号）を受けて、出力トランジスタＭＰ１に流れる出力電流Ｉ１を制限する。
【００４０】
このように、電流検出回路２０によれば、電流検出トランジスタＭＰ２と出力トランジスタＭＰ１のゲート・ソース間電圧及びソース・ドレイン間電圧を同じにすることにより、出力電流Ｉ１に精度良く比例した検出電流Ｉ２を得て、この検出電流Ｉ２に基づいて、出力トランジスタＭＰ１の過電流を抑制するものである。
【００４１】
次に、オペアンプ１の構成、特に、コンパレータ３の出力電圧ＶＣＮＴを受けて、出力トランジスタＭＰ１に流れる電流Ｉ１を制限するための回路構成を図２に基づいて説明する。
【００４２】
オペアンプ１は、Ｐチャネル型のＭＯＳトランジスタＭＰ１１，ＭＰ１２、Ｎチャネル型のＭＯＳトランジスタＭＮ１１，ＭＮ１２、定電流源１１から構成された差動アンプ１１と、出力回路１２から構成される。
【００４３】
差動アンプ１１において、ＭＯＳトランジスタＭＮ１１，ＭＮ１２は一対の差動入力トランジスタであり、ＭＯＳトランジスタＭＮ１１のゲートに第１の基準電圧Ｖｒｅｆ１が印加され、ＭＯＳトランジスタＭＮ１２のゲートにフィードバック電圧ＶＦＢが印加される。
【００４４】
出力回路１２は、Ｐチャネル型のＭＯＳトランジスタＭＰ１３，ＭＰ１４，ＭＰ１５，ＭＰ１６、Ｎチャネル型のＭＯＳトランジスタＭＮ１３，ＭＮ１４，ＭＮ１５，ＭＮ１６，ＭＮ１７で構成される。ＭＰ１１とＭＰ１３、ＭＰ１２とＭＰ１４、ＭＮ１３とＭＮ１５、ＭＮ１４とＭＮ１６は、ＭＰ１５とＭＰ１６はそれぞれカレントミラー回路を形成している。最終段のＭＰ１６とＭＮ１６の接続ノードからオペアンプ１の出力電圧ＯＰＯＵＴが出力される。出力電圧ＯＰＯＵＴは、前述のように、出力トランジスタＭＰ１、ＭＯＳトランジスタＭＰ２，ＭＰ４の各ゲートに印加される。
【００４５】
この場合、ＭＯＳトランジスタＭＮ１７は、電流制限回路を構成する。このＭＯＳトランジスタＭＮ１７のドレインはＭＯＳトランジスタＭＰ１５とＭＯＳトランジスタＭＮ１５の接続ノードに接続され、そのソースは接地され、そのゲートにコンパレータ３の出力電圧ＶＣＮＴ（電流制限信号）が印加される。
【００４６】
今、過負荷等の影響により出力電圧ＯＰＯＵＴのレベルが低下し、出力トランジスタＭＰ１に過電流が流れ、コンパレータ３の出力電圧ＶＣＮＴ（電流制限信号）がＨレベルになったとする。すると、ＭＯＳトランジスタＭＮ１７がオンし、ＭＯＳトランジスタＭＰ１５，ＭＰ１６に流れる電流が増加する。これにより、出力電圧ＯＰＯＵＴのレベルが低下するのを抑制する。これにより、出力トランジスタＭＰ１の過電流を抑制することができる。
【００４７】
＜＜第２の実施形態＞＞
第１の実施形態の回路では、電源電圧Ｖｃｃに依存して、出力トランジスタＭＰ１から出力される出力電圧ＶＯＵＴが低い場合は、ＭＯＳトランジスタＭＮ１，ＭＮ２に印加されるドレイン電圧は低いので、これらを通常のドレイン耐圧を有する低耐圧トランジスタで形成することができる。
【００４８】
しかしながら、出力電圧ＶＯＵＴが高い場合は、ＭＯＳトランジスタＭＮ１，ＭＮ２をドレイン耐圧が通常より高い高耐圧トランジスタで形成する必要があり、チップ面積の増大、コスト増の問題を招く。そこで、本実施形態の回路では、図３に示すように、Ｎチャネル型のＭＯＳトランジスタＭＮ３をＭＯＳトランジスタＭＰ６とＭＯＳトランジスタＭＮ２の間に挿入した。ＭＯＳトランジスタＭＮ３のゲートには第２のバイアス電圧ＶＢ２が印加される。これにより、出力電圧ＶＯＵＴが高い場合であっても、ＭＯＳトランジスタＭＮ１，ＭＮ２に印加されるドレイン電圧は低くなるので、これらを低耐圧トランジスタで形成することができる。
【００４９】
なお、第１及び第２の実施形態においては、電流検出回路２０は、電源回路１０に組み込まれているが、電流検出回路２０は、出力トランジスタＭＰ１の電流検出のために、独立の回路として機能するものである。また、電流検出対象の出力トランジスタＭＰ１がＮチャネル型の場合には、電流検出回路２０を構成する各トランジスタの極性を逆にすれば、同様の機能を得ることができる。
【符号の説明】
【００５０】
１  オペアンプ
２  第１の基準電圧源
３  コンパレータ
４  第２の基準電圧源
１１  差動アンプ
１２  出力回路
２０  電流検出回路
３０  バイアス回路
【図１】
2013092958.tif 000003
【図２】
2013092958.tif 000004
【図３】
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【図４】
2013092958.tif 000006