(57)【要約】【課題】酸化物半導体を用いた半導体装置において、酸化物半導体膜に生じる酸素欠損を抑制する。また、酸化物半導体を用いた半導体装置において、電気特性を向上させる。【解決手段】酸化物半導体を用いた半導体装置の作製方法において、酸化物半導体膜と、酸化物半導体膜上に設けられるゲート絶縁膜と、ゲート絶縁膜に接するゲート電極と、ゲート電極に接するサイドウォール絶縁膜と、酸化物半導体膜に接するソース電極及びドレイン電極と、を形成する工程を有し、ゲート絶縁膜及びサイドウォール絶縁膜は、酸化物半導体膜に含まれる酸素の脱離を抑制する温度、さらに好ましくは酸化物半導体膜に含まれる酸素が脱離する温度よりも低い温度で形成することである。【選択図】図１
2013219336.tif 000002
【特許請求の範囲】
【請求項１】
絶縁表面上を有する基板上に酸化物半導体膜を形成し、
前記酸化物半導体膜上に、前記酸化物半導体膜に含まれる酸素が脱離する温度よりも低い温度でゲート絶縁膜を形成し、
前記ゲート絶縁膜を介して、前記酸化物半導体膜と重畳するゲート電極を形成し、
前記酸化物半導体膜と電気的に接続するソース電極及びドレイン電極を形成する半導体装置の作製方法。
【請求項２】
請求項１において、
前記基板を２００℃以上４００℃以下に加熱して、前記ゲート絶縁膜を形成する半導体装置の作製方法。
【請求項３】
請求項１において、
マイクロ波によって発生したプラズマを利用して前記ゲート絶縁膜を形成する半導体装置の作製方法。
【請求項４】
請求項１において、
前記ゲート絶縁膜を形成する前に、酸素及び窒素の一方又は双方を含む雰囲気下で発生させたプラズマに前記酸化物半導体膜を曝す半導体装置の作製方法。
【請求項５】
請求項１において、
前記ゲート絶縁膜を形成した後、酸素及び窒素の一方又は双方を含む雰囲気下で発生させたプラズマに前記ゲート絶縁膜を曝す半導体装置の作製方法。
【請求項６】
請求項１において、
前記ゲート絶縁膜は酸化絶縁膜である半導体装置の作製方法。
【請求項７】
請求項１において、
前記ゲート電極をマスクとして用いて、前記酸化物半導体膜にドーパントを導入する半導体装置の作製方法。
【請求項８】
請求項７において、
前記ドーパントは、ホウ素、窒素、フッ素、アルミニウム、リン、ヒ素、インジウム、スズ、アンチモン及び希ガス元素から選ばれた一種以上の元素を用いる半導体装置の作製方法。
【請求項９】
絶縁表面を有する基板上に酸化物半導体膜を形成し、
前記酸化物半導体膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜を介して、前記酸化物半導体膜と重畳するゲート電極を形成し、
前記酸化物半導体膜に含まれる酸素が脱離する温度よりも低い温度で前記ゲート電極を覆う絶縁膜を形成し、
前記絶縁膜をエッチングして前記ゲート電極の側面に接するサイドウォール絶縁膜を形成し、
前記酸化物半導体膜に電気的に接続するソース電極及びドレイン電極を形成する半導体装置の作製方法。
【請求項１０】
請求項９において、
前記ゲート絶縁膜は、前記酸化物半導体膜に含まれる酸素が脱離する温度よりも低い温度で形成する半導体装置の作製方法。
【請求項１１】
請求項９において、
前記基板を２００℃以上４００℃以下に加熱して、前記サイドウォール絶縁膜に加工される絶縁膜を形成する半導体装置の作製方法。
【請求項１２】
請求項９において、
マイクロ波によって発生したプラズマを利用して前記絶縁膜を形成する半導体装置の作製方法。
【請求項１３】
請求項９において、
前記絶縁膜を形成する前に、酸素及び窒素の一方又は双方を含む雰囲気下で発生させたプラズマに前記基板を曝す半導体装置の作製方法。
【請求項１４】
請求項９において、
前記絶縁膜を形成した後、酸素及び窒素の一方又は双方を含む雰囲気下で発生させたプラズマに前記基板を曝す半導体装置の作製方法。
【請求項１５】
請求項９において、
前記絶縁膜は、酸化絶縁膜である半導体装置の作製方法。
【請求項１６】
請求項９において、
前記ゲート電極をマスクとして用いて、前記酸化物半導体膜にドーパントを注入する半導体装置の作製方法。
【請求項１７】
請求項１６において、
前記ドーパントは、ホウ素、窒素、フッ素、アルミニウム、リン、ヒ素、インジウム、スズ、アンチモン及び希ガス元素から選ばれた一種以上の元素を用いる半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型の電界効果トランジスタなどの半導体装置に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能し得る装置全般をいい、例えば、トランジスタなどの半導体素子、半導体素子を含む半導体回路、表示装置などの電気光学装置、及び電子機器は全て半導体装置である。
【背景技術】
【０００３】
液晶表示装置や発光表示装置に代表されるフラットパネルディスプレイの多くに用いられているトランジスタは、ガラス基板上に形成されたアモルファスシリコン、単結晶シリコン又は多結晶シリコンなどのシリコン半導体によって構成されている。また、該シリコン半導体を用いたトランジスタは、集積回路（ＩＣ）などにも利用されている。
【０００４】
近年、シリコン半導体に代わって、半導体特性を示す金属酸化物をトランジスタに用いる技術が注目されている。なお、本明細書中では、半導体特性を示す金属酸化物を酸化物半導体とよぶことにする。
【０００５】
例えば、酸化物半導体として、酸化亜鉛、又はＩｎ−Ｇａ−Ｚｎ系酸化物を用いたトランジスタを作製し、該トランジスタを表示装置の画素のスイッチング素子などに用いる技術が開示されている（特許文献１及び特許文献２参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
酸化物半導体を用いたトランジスタにおいて、酸化物半導体膜に含まれる水素又は水素化物（水、水素イオン又は水酸化イオンなどを含む。）、及び酸素欠損は、トランジスタの電気特性の不良に繋がる。例えば、膜中に水素及び酸素欠損が含まれている酸化物半導体を用いたトランジスタは、しきい値電圧がマイナス方向に変動しやすく、ノーマリーオン特性となりやすい。なぜなら、酸化物半導体は、膜中に含まれる水素及び酸素欠損に起因して電荷が生じ、低抵抗化するためである。
【０００８】
そして、トランジスタの作製工程において酸化物半導体膜に高温（概ね４００℃より高い温度）の熱が加わることで酸化物半導体膜に含まれる水素は除去できるが、酸素も脱離し、酸素欠損が生じてしまうことがある。このように、作製工程において高温の熱が加わった酸化物半導体膜を有するトランジスタは、上記したようにしきい値電圧がマイナス方向に変動しやすく、ノーマリーオン特性となりやすく、電気特性が不良なものになるおそれがある。
【０００９】
また、酸化物半導体膜の酸素欠損は、酸化物半導体膜上にトランジスタの構成要素である他の膜を形成する工程によって、酸化物半導体膜にダメージが入り、酸化物半導体膜に含まれる酸素が脱離してしまうことで生じる場合もある。
【００１０】
また、半導体集積回路などに用いるトランジスタには微細化が求められているが、トランジスタのサイズが微細になるにつれて、良好な電気特性を有するトランジスタの作製が難しくなる。
【００１１】
例えば、トランジスタの微細化を目的として、トランジスタに含まれる絶縁膜（ゲート絶縁膜やサイドウォール絶縁膜など）を薄く、高品質な絶縁膜で形成するためには、被形成物を高温（概ね４００℃より高い温度）に加熱保持しながら絶縁膜を形成することで実施できる。しかしながら、トランジスタに含まれる絶縁膜として、薄く、高品質な絶縁膜を形成するために、被形成物を高温（概ね４００℃より高い温度）に加熱保持しながら絶縁膜を形成すると、当該トランジスタに含まれる酸化物半導体膜から酸素が脱離してしまい、最終的に電気特性が不良なトランジスタが作製されてしまう可能性がある。
【００１２】
そこで、本発明の一態様は、酸化物半導体を用いた半導体装置において、酸化物半導体膜に生じる酸素欠損を抑制することを課題の一とする。また、本発明の一態様は、酸化物半導体を用いた半導体装置において、電気特性を向上させることを課題の一とする。
【課題を解決するための手段】
【００１３】
上記課題に鑑みて、本発明の一態様は、酸化物半導体を用いた半導体装置の作製方法において、酸化物半導体膜の形成工程以降に形成する絶縁膜（例えば、ゲート絶縁膜及びサイドウォール絶縁膜の一方又は双方）を、当該酸化物半導体膜に含まれる酸素の脱離を抑制する温度、さらに好ましくは酸化物半導体膜に含まれる酸素が脱離する温度よりも低い温度で形成することである。
【００１４】
具体的には、酸化物半導体を用いた半導体装置の作製方法において、酸化物半導体膜と、酸化物半導体膜上に設けられるゲート絶縁膜と、ゲート絶縁膜に接するゲート電極と、酸化物半導体膜に接するソース電極及びドレイン電極と、を形成する工程を有し、ゲート絶縁膜は、酸化物半導体膜に含まれる酸素の脱離を抑制する温度、さらに好ましくは酸化物半導体膜に含まれる酸素が脱離する温度よりも低い温度で形成することである。
【００１５】
また、酸化物半導体を用いた半導体装置の作製方法において、酸化物半導体膜と、酸化物半導体膜上に設けられるゲート絶縁膜と、ゲート絶縁膜に接するゲート電極と、ゲート電極の側面に接するサイドウォール絶縁膜と、酸化物半導体膜に接するソース電極及びドレイン電極と、を形成する工程を有し、ゲート電極を形成した後、酸化物半導体膜に含まれる酸素の脱離を抑制する温度、さらに好ましくは酸化物半導体膜に含まれる酸素が脱離する温度よりも低い温度でゲート電極を覆う絶縁膜を形成し、絶縁膜を異方的にエッチングしてサイドウォール絶縁膜を形成することである。
【００１６】
上記において、ゲート絶縁膜、又はサイドウォール絶縁膜に加工される絶縁膜は、酸化物半導体膜が形成されている被形成物（例えば、絶縁表面を有する基板など）を２００℃以上４００℃以下、好ましくは３００℃以上３５０℃以下に加熱保持して形成する。これにより、ゲート絶縁膜（詳細にはゲート絶縁膜に加工される絶縁膜）、又はサイドウォール絶縁膜（詳細にはサイドウォール絶縁膜に加工される絶縁膜）を形成する際に、酸化物半導体膜に含まれる酸素の脱離を抑制するように、さらに好ましくは酸化物半導体膜に含まれる酸素を脱離させずにゲート絶縁膜又はサイドウォール絶縁膜を形成することができる。
【００１７】
そして、ゲート絶縁膜又はサイドウォール絶縁膜は高周波を用いたプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成することができ、特にマイクロ波の電界エネルギーを利用してプラズマを発生させ、プラズマによりゲート絶縁膜又はサイドウォール絶縁膜の原料ガスを励起させ、励起させた原料ガスを被形成物上で反応させて反応物を堆積させるプラズマＣＶＤ法（マイクロ波プラズマＣＶＤ法ともいう。）を用いて形成することが好ましい。
【００１８】
ゲート絶縁膜を形成する前、又はゲート絶縁膜を形成した後に、酸素及び窒素の一方又は双方を含む雰囲気下でプラズマ処理を行うことが好ましい。
【００１９】
サイドウォール絶縁膜に加工される絶縁膜を形成する前、又はサイドウォール絶縁膜に加工される絶縁膜を形成した後に、酸素及び窒素の一方又は双方を含む雰囲気下でプラズマ処理を行うことが好ましい。
【００２０】
ゲート絶縁膜に加工される絶縁膜又はサイドウォール絶縁膜に加工される絶縁膜は、形成する際に酸化物半導体膜から酸素を脱離させない温度で形成できる絶縁膜であればよく、酸化絶縁膜又は窒化絶縁膜の単層、若しく酸化絶縁膜及び窒化絶縁膜の積層とすることができる。ゲート絶縁膜は酸化物半導体膜と接することをふまえて、酸化物半導体膜の主成分である酸素を有する酸化絶縁膜とすることが好ましい。
【００２１】
また、ゲート電極をマスクとして酸化物半導体膜にドーパントを注入することで、酸化物半導体膜にチャネル形成領域及び低抵抗領域として機能する第１の領域及び一対の第２の領域を自己整合的（セルフアライン）に形成することができる。このように、半導体装置に含まれる酸化物半導体膜においてソース電極及びドレイン電極と接する領域の抵抗を低減することで、ソース電極及びドレイン電極との接触抵抗を低減することができ、半導体装置のオン電流及び電界効果移動度を向上させることができる。なお、第１の領域は、酸化物半導体膜のゲート電極と重畳する領域であり、チャネル形成領域として機能し、一対の第２の領域は、第１の領域を挟んで形成され、ソース電極及びドレイン電極と接する領域であり、ソース領域及びドレイン領域として機能する。
【００２２】
上記半導体装置において、ゲート電極をマスクとしてドーパントを酸化物半導体膜に注入した後、さらにゲート電極の側面に接するサイドウォール絶縁膜を形成し、ゲート電極及びサイドウォール絶縁膜をマスクとして酸化物半導体膜にドーパントを注入することで、酸化物半導体膜にチャネル形成領域及びドーパント濃度差を有する２つの低抵抗領域をセルフアラインに形成することができる。この場合は、第１の領域及び一対の第２の領域に間にサイドウォール絶縁膜と重畳する一対の第３の領域が形成され、一対の第２の領域のほうが第３の領域よりもドーパント濃度が高く、低抵抗である。このように、半導体装置に含まれる酸化物半導体膜においてソース電極及びドレイン電極と接する領域の抵抗を低減することで、ソース電極及びドレイン電極との接触抵抗を低減でき、半導体装置のオン電流及び電界効果移動度を向上させることができる。
【００２３】
そして、第１の領域、一対の第２の領域及び一対の第３の領域というように、酸化物半導体膜に、チャネル形成領域及びドーパント濃度差を有する低抵抗領域を設けることで、半導体装置に含まれる酸化物半導体膜に加わる電界を段階的にすることができる。このようにすることで、特にドレイン領域近傍における電界集中を抑制することができ、電界集中によって半導体装置が破壊されることを抑制することができる。
【００２４】
上記より、本発明の一態様は、酸化物半導体を用いた半導体装置の形成方法において、絶縁表面を有する基板上に酸化物半導体膜を形成し、酸化物半導体膜上に第１の絶縁膜を形成し、当該第１の絶縁膜上に酸化物半導体膜と重畳するゲート電極を形成し、ゲート電極をマスクとして、酸化物半導体膜にドーパントを注入し、第１の絶縁膜及びゲート電極上に第２の絶縁膜を形成し、第２の絶縁膜の一部を除去して、第１の絶縁膜及びゲート電極に接するサイドウォール絶縁膜を形成し、当該第１の絶縁膜の一部を除去して、ドーパントが注入された酸化物半導体膜の一部を露出させると共にゲート絶縁膜を形成し、露出した酸化物半導体膜に接するソース電極及びドレイン電極を形成することである。
【００２５】
また、本発明の一態様は、酸化物半導体を用いた半導体装置の形成方法において、絶縁表面を有する基板上に酸化物半導体膜を形成し、酸化物半導体膜上に第１の絶縁膜を形成し、第１の絶縁膜上に、酸化物半導体膜と重畳するゲート電極を形成し、第１の絶縁膜及びゲート電極上に第２の絶縁膜を形成し、ゲート電極をマスクとして、酸化物半導体膜にドーパントを注入し、第２の絶縁膜の一部を削除して、第１の絶縁膜及びゲート電極に接するサイドウォール絶縁膜を形成し、第１の絶縁膜の一部を除去して、ドーパントが注入された酸化物半導体膜の一部を露出させると共にゲート絶縁膜を形成し、少なくとも露出した酸化物半導体膜を覆う導電膜を形成し、導電膜上に層間絶縁膜を形成し、導電膜及び層間絶縁膜の一部を除去してゲート電極の上面を露出させることで、ソース電極及びドレイン電極を形成し、層間絶縁膜に、ソース電極及びドレイン電極に達する開口を形成し、開口に、ソース電極及びドレイン電極と接する配線を形成することである。
【００２６】
上記において、第１の絶縁膜及び第２の絶縁膜の一方又は双方は、酸化物半導体膜に含まれる酸素が脱離する温度よりも低い温度で形成することができる。
【００２７】
また、上記において、サイドウォール絶縁膜を形成した後、ゲート電極及びサイドウォール絶縁膜をマスクにしてドーパントを注入してもよい。
【００２８】
上記において、ドーパントしてはホウ素、窒素、フッ素、アルミニウム、リン、ヒ素、インジウム、スズ、アンチモン及び希ガス元素から選ばれた一種以上の元素を用いることができる。
【発明の効果】
【００２９】
酸化物半導体を用いた半導体装置において、ゲート絶縁膜又はサイドウォール絶縁膜を、酸化物半導体膜に含まれる酸素の脱離を抑制する温度、さらに好ましくは酸化物半導体膜に含まれる酸素が脱離する温度よりも低い温度で形成することで、ゲート絶縁膜形成工程又はサイドウォール絶縁膜形成工程で酸化物半導体膜に含まれる酸素が脱離し、酸素欠損が生じることを抑制することができる。従って、本発明の一態様により、良好な電気特性を有する半導体装置を作製することができる。
【図面の簡単な説明】
【００３０】
【図１】トランジスタ一例を説明する上面図及び断面図。
【図２】トランジスタの作製方法を説明する断面図。
【図３】マイクロ波プラズマＣＶＤ装置を説明する断面図。
【図４】マイクロ波プラズマＣＶＤ装置を説明する断面図。
【図５】トランジスタの作製方法を説明する断面図。
【図６】トランジスタの作製方法を説明する断面図。
【図７】トランジスタ一例を説明する上面図及び断面図。
【図８】トランジスタ一例を説明する上面図及び断面図。
【図９】トランジスタの作製方法を説明する断面図。
【図１０】トランジスタの作製方法を説明する断面図。
【図１１】トランジスタ一例を説明する上面図及び断面図。
【図１２】トランジスタの作製方法を説明する断面図。
【図１３】トランジスタの作製方法を説明する断面図。
【図１４】トランジスタの作製方法を説明する断面図。
【図１５】トランジスタ一例を説明する上面図及び断面図。
【図１６】トランジスタ一例を説明する上面図及び断面図。
【図１７】トランジスタ一例を説明する上面図及び断面図。
【図１８】半導体装置の一例を説明する断面図、上面図及び回路図。
【図１９】半導体装置の一例を説明する回路図。
【図２０】半導体装置の一例を示す回路図及び電気特性を示す図。
【図２１】半導体装置の一例を説明する回路図。
【図２２】ＣＰＵの具体例を示すブロック図及びその一部の回路図。
【図２３】電子機器の外観図。
【図２４】トランジスタのＩｄ−Ｖｇ曲線を説明する図。
【図２５】トランジスタのＩｄ−Ｖｇ曲線を説明する図。
【図２６】トランジスタのＩｄ−Ｖｇ曲線を説明する図。
【図２７】トランジスタのＩｄ−Ｖｇ曲線を説明する図。
【図２８】測定系の一例を示す回路図。
【図２９】測定系の動作に係る電位を示す図（タイミングチャート）。
【図３０】オフ電流の測定結果を説明する図。
【図３１】オフ電流を説明するためのアレニウスプロット図。
【発明を実施するための形態】
【００３１】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。また、以下に説明する実施の形態及び実施例において、同一部分又は同様の機能を有する部分には、同一の符号又は同一のハッチパターンを異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００３２】
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【００３３】
また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「第２の」又は「第３の」などと適宜置き換えて説明することができる。
【００３４】
「ソース」や「ドレイン」の機能は、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００３５】
本明細書において、フォトリソグラフィ工程を行った後にエッチング工程を行う場合は、フォトリソグラフィ工程で形成したマスクは除去するものとする。
【００３６】
（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置の作製方法、及び当該作製方法によって作製される半導体装置について図面を参照して説明する。ここでは、半導体装置をトランジスタとして説明する。
【００３７】
図１（Ａ）及び図１（Ｂ）に、トランジスタ１００の上面図及び断面図を示す。図１（Ａ）はトランジスタ１００の上面図であり、図１（Ｂ）は、図１（Ａ）の一点鎖線Ａ−Ｂ間の断面図である。なお、図１（Ａ）では、明瞭化のため、トランジスタ１００の構成要素の一部（例えば、基板１０１、下地絶縁膜１０３、及びゲート絶縁膜１１３など）を省略している。
【００３８】
図１（Ａ）及び図１（Ｂ）より、トランジスタ１００は、基板１０１上に下地絶縁膜１０３が設けられており、下地絶縁膜１０３上に酸化物半導体膜１０５が設けられており、酸化物半導体膜１０５上にゲート絶縁膜１１３が設けられており、ゲート絶縁膜１１３上の酸化物半導体膜１０５と重畳する領域にゲート電極１１７が設けられており、下地絶縁膜１０３、酸化物半導体膜１０５の一部、ゲート絶縁膜１１３、及びゲート電極１１７に接する保護絶縁膜１２１が設けられており、保護絶縁膜１２１上に層間絶縁膜１２３が設けられており、保護絶縁膜１２１及び層間絶縁膜１２３に形成された開口１２５ａ、１２５ｂに、酸化物半導体膜１０５に接するソース電極１２７ａ及びドレイン電極１２７ｂが設けられている。なお、下地絶縁膜１０３及び層間絶縁膜１２３は設けなくてもよい。
【００３９】
トランジスタ１００は、ゲート電極１１７が酸化物半導体膜１０５の上方に設けられており、トップゲート構造のトランジスタである。
【００４０】
酸化物半導体膜１０５はチャネル形成領域と、ソース領域及びドレイン領域とを有する。
【００４１】
本発明の一態様は、ゲート絶縁膜１１３（詳細にはゲート絶縁膜１１３に加工される絶縁膜）を、酸化物半導体膜に含まれる酸素の脱離を抑制するように、好ましくは酸化物半導体膜に含まれる酸素が脱離しないように形成することである。本発明の他の一態様は、マイクロ波を用いたプラズマＣＶＤ法で当該絶縁膜を形成し、当該絶縁膜を加工してゲート絶縁膜１１３を形成することである。マイクロ波を用いたプラズマＣＶＤ法で形成した絶縁膜は緻密な膜となることから、ゲート絶縁膜１１３は緻密な膜である。そのため、ゲート絶縁膜１１３を形成した後のトランジスタ１００の作製工程において、酸化物半導体膜１０５（特にチャネル形成領域）に含まれる酸素がゲート絶縁膜１１３を通過して外部に放出されることを抑制できる。これにより、ゲート絶縁膜１１３の形成工程で酸素欠損が生じることを抑制することができ、良好な電気特性を有するトランジスタ１００を作製することができる。
【００４２】
ゲート絶縁膜１１３は、５ｎｍ以上３００ｎｍ以下とする。また、トランジスタの微細化、又はオン電流及び電界効果移動度を向上させるために、ゲート絶縁膜１１３は薄く形成することが好ましい。例えば、５ｎｍ以上５０ｎｍ以下とすることが好ましく、１０ｎｍ以上３０ｎｍ以下とすることがさらに好ましい。
【００４３】
例えば、ゲート絶縁膜１１３を薄く形成した場合（例えば２０ｎｍ以下）であっても、ゲート絶縁膜１１３を形成した後のトランジスタ１００の作製工程において、ゲート絶縁膜１１３は、酸化物半導体膜１０５に含まれる酸素が脱離し、ゲート絶縁膜１１３を通過して外部に放出されることを抑制できる。上記より、トランジスタ１００は良好な電気特性を有する。
【００４４】
ここで、ゲート絶縁膜１１３に加工される絶縁膜を酸化物半導体膜に含まれる酸素が脱離しないように形成する方法について、図２、図３、及び図４を参照して説明する。
【００４５】
図２に示す構成は、トランジスタ１００の作製工程において、基板１０１上に下地絶縁膜１０３を形成し、酸化物半導体膜１０５を形成した後、絶縁膜１５６を形成する工程である。
【００４６】
絶縁膜１５６は酸素を有する絶縁膜を用いて形成することができる。例えば、酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、若しくは酸化アルミニウムなどの酸化絶縁膜、又は、窒化シリコン、若しくは窒化アルミニウムなどの窒化絶縁膜、又は、酸化窒化シリコン、若しくは酸化窒化アルミニウムなどの酸化窒化絶縁膜、又は、窒化酸化シリコンなどの窒化酸化絶縁膜から選ばれた一の絶縁膜、又は、複数が積層された絶縁膜で形成できる。なお、「窒化酸化シリコン」とは、その組成として、酸素よりも窒素の含有量が多いものをいい、「酸化窒化シリコン」とは、その組成として、窒素よりも酸素の含有量が多いものをいう。
【００４７】
絶縁膜１５６を酸化物半導体膜１０５に含まれる酸素の脱離を抑制するように、さらに好ましくは酸化物半導体膜に含まれる酸素が脱離しないように形成するためには、酸化物半導体膜１０５から酸素の脱離を抑制する温度で、さらに好ましくは酸化物半導体膜に含まれる酸素が脱離する温度よりも低い温度で絶縁膜１５６を形成することである。
【００４８】
具体的には、酸化物半導体膜１０５が形成されている被形成物（基板１０１）を２００℃以上４００℃以下、好ましくは３００℃以上３５０℃以下に加熱保持して形成することである。なお、以下の明細書において、「酸素の脱離を抑制する温度」という文言は、「酸化物半導体膜に含まれる酸素が脱離する温度より低い温度」として説明する。
【００４９】
さらに、酸化物半導体膜１０５から酸素が脱離しないように絶縁膜１５６を形成するには、プラズマＣＶＤ法を用いて形成することができ、特にマイクロ波を用いたプラズマＣＶＤ法で形成することが好ましい。
【００５０】
また、絶縁膜１５６を形成した後、連続して絶縁膜１５６を、酸素雰囲気、窒素雰囲気下、又は酸素及び窒素を含む雰囲気下で発生させたプラズマに曝すことが好ましい。例えば、絶縁膜１５６として酸化絶縁膜又は酸化窒化絶縁膜を形成した後、同一の処理室に酸素又は一酸化二窒素を導入してプラズマを発生させることが好ましい。又は、絶縁膜１５６として窒化絶縁膜又は窒化酸化絶縁膜を形成した後、窒素又は一酸化二窒素を導入してプラズマを発生させることが好ましい。このようにすることで、形成した絶縁膜１５６中に含まれる欠陥を酸素又は窒素で終端させることができ、より緻密で欠陥が低減された絶縁膜１５６を形成することができる。
【００５１】
また、酸素雰囲気下でプラズマを発生させることで、絶縁膜１５６から酸化物半導体膜１０５に酸素を供給することができ、酸化物半導体膜１０５中の酸素欠損を修復することができる。
【００５２】
上記によって、より緻密で欠陥が低減したゲート絶縁膜を形成することができ、良好な電気特性を有するトランジスタ１００を作製することができる。
【００５３】
なお、絶縁膜１５６を形成する前において、絶縁膜１５６の被形成物に上記プラズマを曝した後、連続して絶縁膜１５６を形成してもよい。特に、酸素雰囲気下でプラズマを発生させることで、酸化物半導体膜１０５がプラズマに曝されることになり、酸化物半導体膜１０５に酸素が供給され、酸化物半導体膜１０５中の酸素欠損を修復することができる。
【００５４】
ここで、マイクロ波を用いたプラズマＣＶＤ法、及び当該方法を行うことができる処理装置について、図面を参照して説明する。
【００５５】
なお、本明細書において、マイクロ波とは３００ＭＨｚ〜３００ＧＨｚの周波数域を指す。このため、ＨＦ帯、即ち周波数が３ＭＨｚから３０ＭＨｚ、代表的には１３．５６ＭＨｚの周波数域、ＶＨＦ帯、即ち周波数が３０ＭＨｚ〜３００ＭＨｚ、代表的には６０ＭＨｚの周波数域と比較して、マイクロ波は電波の振動回数が格段に多く、高速に電界方向が反転する。このため、電子が連続して一方向に加速されず、電子温度が低く、電子エネルギーが小さい。また、供給された電力において、電子の加速に用いられる割合が少なく、より多くの分子の解離及び電離に用いられることが可能であり、密度の高いプラズマ（高密度プラズマ）を励起することができる。
【００５６】
高密度プラズマは、電子密度が１０１１ｃｍ−３以上かつ電子温度が０．２ｅＶ以上２．０ｅＶ以下であるものを用いることが好ましい。１３．５６ＭＨｚ等のＲＦ帯の周波数を用いて発生させたプラズマにおける電子温度は３ｅＶ以上と高いため、被成膜面に対するプラズマダメージが大きく、欠陥が発生してしまう。しかしながら、マイクロ波を用いて発生させたプラズマにおける電子温度は上記したように低いため、被成膜面及び堆積物へのプラズマダメージが少ない。この結果、欠陥の少ない膜を形成することができる。
【００５７】
ここで、図３及び図４を用いて、マイクロ波プラズマＣＶＤ装置の処理室の構成について詳細に説明する。図３及び図４は、誘電体表面を伝搬する表面波を利用したマイクロ波プラズマＣＶＤ装置の処理室の断面図である。
【００５８】
マイクロ波プラズマＣＶＤ装置の処理室５０１には、基板５０３を配置するための搭載台５０５、処理室５０１内のガスを排気するための排気手段５０７、プラズマ発生用のマイクロ波を供給するマイクロ波発生装置５０９、マイクロ波発生装置５０９からマイクロ波を処理室５０１に導入する導波管５１１、導波管５１１に接し且つ開口部５１３ａを有する天板５１３、取り付け具で天板５１３に設けられた複数の誘電体板５１５が設けられる。なお、複数の誘電体板５１５の間に複数の部材５２０（梁ともいう。）が設けられる。基板５０３と誘電体板５１５とは対向して設けられている。また、排気手段５０７には、低真空排気用のドライポンプと高真空排気用のターボ分子ポンプとを用いることができる。
【００５９】
基板５０３及び誘電体板５１５の間に、非原料ガスを流すガス管５１７、及び原料ガスを流すガス管５１９が設けられる。非原料ガスを流すガス管５１７は、精製機５２１を介して非原料ガス供給源５２３に接続される。また、原料ガスを流すガス管５１９は、精製機５２５を介して原料ガス供給源５２７に接続される。精製機５２１、５２５を設けることで、非原料ガス及び原料ガスに含まれる不純物を除去し、高純度化させることができる。なお、精製機５２１及び非原料ガス供給源５２３、並びに精製機５２５及び原料ガス供給源５２７の間にはそれぞれ、バルブ及びマスフローコントローラが設けられる。
【００６０】
搭載台５０５には、ヒータコントローラ５２９により温度制御される基板加熱ヒータ５３１を設けることによって、基板５０３の温度を制御することができる。また、搭載台５０５に高周波電源を接続し、高周波電源から出力された交流の電力により、搭載台５０５に所定のバイアス電圧を印加する構成としてもよい。
【００６１】
マイクロ波発生装置５０９は処理室５０１内にマイクロ波を供給する。なお、マイクロ波発生装置５０９を複数設けることで、大面積なプラズマを安定に生成することが可能である。なお、マイクロ波発生装置５０９は処理室５０１の外に設けることが好ましい。
【００６２】
処理室５０１及び天板５１３は、表面がアルミナ、酸化シリコン、フッ素樹脂のいずれかの絶縁膜で覆われた導電体、例えば銅板、ニッケル板、ステンレス板、アルミニウム板等で形成される。また、取り付け具は金属、例えばアルミニウムを含む合金で形成される。
【００６３】
誘電体板５１５は、天板５１３の開口部５１３ａに密着するように設けられる。マイクロ波発生装置５０９で発生したマイクロ波が導波管５１１及び天板５１３の開口部５１３ａを経て、誘電体板５１５に伝播し、誘電体板５１５を透過して処理容器内に放出される。
【００６４】
また、誘電体板５１５を複数設けることで、均一な大面積のプラズマの発生及び維持が可能である。誘電体板５１５は、サファイア、石英ガラス、アルミナ、酸化シリコン、窒化シリコン等のセラミックスで形成される。なお、誘電体板５１５は、プラズマ発生側に窪み５１５ａが形成されてもよい。当該窪み５１５ａにより、安定したプラズマを生成することができる。
【００６５】
ガス管５１７、５１９は、上側の非原料ガスを流す複数のガス管５１７と、下側の原料ガスを流す複数のガス管５１９が交差して設けられており、非原料ガスを流すガス管５１７の吹出し口が誘電体板５１５側に設けられ、原料ガスを流すガス管５１９の吹出し口が基板５０３側に設けられる。複数のガス管５１７と複数のガス管５１９とを交差して設けることにより、それぞれのガス管の間隔を狭く配置することができ、吹出し口の間隔を狭くすることができる。
【００６６】
ここでは、非原料ガスが誘電体板５１５に向けて噴出される。処理室５０１内に放出されたマイクロ波の電界エネルギーにより、誘電体板５１５表面において、非原料ガスが励起されてプラズマが発生する（プラズマ励起するともいう。）。プラズマ励起した非原料ガスは基板５０３側に移動する際に、ガス管５１９から噴出された原料ガスと反応し、原料ガスを励起させる。励起された原料ガスが基板５０３上で反応して堆積物が形成される。プラズマは誘電体板５１５表面で発生し、基板５０３まで広がらないため、基板５０３へのダメージが低減され、緻密な堆積物が形成される。また、基板５０３により近い位置に設けられるガス管５１９から原料ガスが基板５０３に向けて噴出されるため、成膜速度を高めることができる。ただし、原料ガスの一部を上側のガス管５１７に流すことも可能である。また、ガス管５１７近傍には原料ガスが供給されないため、パーティクル発生、及び処理室５０１内壁への堆積物の付着を抑制することが可能である。
【００６７】
なお、図３に示す非原料ガスを流す複数のガス管５１７の代わりに、誘電体板５１５の間に設けられた部材５２０（梁ともいう。）の表面に非原料ガスを流す複数のガス管を設けてもよい。この場合、ガス吹出し口は基板５０３を向いている。このような構造とすることで、ガス管５１７から噴出された非原料ガスが、ガス管５１９から噴出された原料ガスを誘電体板５１５側に吹き上げることがないため、パーティクルの発生を抑制することができる。
【００６８】
ガス管５１７、５１９は、アルミナ、窒化アルミニウム等のセラミックスで形成される。セラミックスはマイクロ波の透過率が高いため、誘電体板５１５の直下にガス管を設けても、電界の乱れが生じずプラズマの分布を均一にすることができる。
【００６９】
次に、図３とは異なるマイクロ波プラズマＣＶＤ装置の処理室について、図４を用いて説明する。なお、図３と重複する構成は同じ符号を付して説明を省略する。
【００７０】
マイクロ波プラズマＣＶＤ装置の処理室５３２には、基板５０３を配置するための搭載台５０５、処理室５３２内のガスを排気するための排気手段５０７、誘電体板５３３、平面アンテナ５３５、シャワー板５３７が設けられる。
【００７１】
誘電体板５３３は、真空中におけるマイクロ波の波長を制御するために設けられる。誘電体板５３３は、サファイア、石英ガラス、アルミナ、酸化シリコン、窒化シリコン等のセラミックスで形成される。
【００７２】
プラズマ発生用のマイクロ波を供給するマイクロ波発生装置５０９、マイクロ波発生装置５０９からマイクロ波を処理室５３２に導入する同軸導波管５４１を有する。同軸導波管５４１にはマイクロ波発生装置５０９に接続する軸部５４３が設けられている。軸部５４３は、平面アンテナ５３５の中心に接続されている。このような構造により、同軸導波管５４１の軸部５４３を介して平面アンテナ５３５へマイクロ波を放射状に、且つ均一に伝播させることができる。また、平面アンテナ５３５を有することで、安定な大面積のプラズマを生成することが可能である。
【００７３】
また、平面アンテナ５３５は基板５０３と対向して設けられている。なお、平面アンテナ５３５には、マイクロ波を放射する複数の溝（スロット）が同心円状に形成されている。このような平面アンテナをラジアルラインスロットアンテナという。なお、複数の溝（スロット）の位置や長さは、マイクロ波発生装置５０９より伝送されたマイクロ波の波長に応じて適宜選択する。平面アンテナ５３５は、表面が金又は銀メッキされた銅板、ニッケル板、ステンレス板、又はアルミニウム板で構成されている。
【００７４】
また、平面アンテナ５３５に接するように、非原料ガスを流すシャワー板５３７が設けられ、基板５０３及びシャワー板５３７の間に、原料ガスを流すガス管５３９が設けられる。非原料ガスを流すシャワー板５３７は、精製機５２１を介して非原料ガス供給源５２３に接続される。また、原料ガスを流すガス管５３９は、精製機５２５を介して原料ガス供給源５２７に接続される。シャワー板５３７にはガスを流す孔が複数形成されている。シャワー板の孔の直径を５０μｍ以下、長さを５ｍｍ以上とすることで、シャワー板５３７内のガス流路の圧力を高くすることが可能であり、異常放電を抑制することができる。
【００７５】
また、図３に示す処理室５０１と同様に、プラズマが発生する平面アンテナ５３５近傍に非原料ガスを流すシャワー板５３７を設けることで、処理室５０１内に放出されたマイクロ波の電界エネルギーにより、平面アンテナ５３５及びシャワー板５３７近傍において非原料ガスがプラズマ励起する。プラズマ励起した非原料ガスは基板５０３側に移動する際に、ガス管５３９から噴出された原料ガスと反応し、原料ガスを励起させる。励起された原料ガスが基板５０３上で反応して堆積物が形成される。プラズマは、基板５０３まで広がらないため、基板５０３へのダメージが低減され、緻密な堆積物が形成される。また、基板５０３により近い位置に設けられるガス管５３９から原料ガスが基板５０３に向けて噴出されるため、成膜速度を高めることができる。ただし、原料ガスの一部を上側のシャワー板５３７に流すことも可能である。また、平面アンテナ５３５近傍には原料ガスが供給されないため、パーティクル発生、及び処理室５３２内壁への堆積物の付着を抑制することが可能である。
【００７６】
シャワー板５３７及びガス管５３９は、アルミナ、窒化アルミニウム等のセラミックスで形成される。なお、ガス管５３９の代わりにシャワー板を用いてもよい。
【００７７】
なお、図４に示すマイクロ波プラズマＣＶＤ装置の処理室において、平面アンテナ５３５の基板側にマイクロ波を伝搬するための誘電体板を設け、該誘電体板の基板側に金属板を設けることで、マイクロ波の伝搬形態が金属表面波であるマイクロ波プラズマＣＶＤ装置の処理室となる。
【００７８】
マイクロ波を伝搬するための誘電体板は、誘電体板５３３と同様の材料を適宜用いることができる。
【００７９】
該誘電体板の基板側に設けられる金属板は、平面アンテナ５３５と同様の材料を適宜用いることができる。
【００８０】
誘電体板及び金属板にガス流路として機能する溝を設け、当該溝に非原料ガス及び原料ガスを導入することで、金属板の表面でプラズマ励起させることが可能である。また、図４に示すように、誘電体板及び金属板の溝に非原料ガスを導入し、基板５０３側に原料ガスを導入するガス管を設けることで、金属板の表面でプラズマ励起させると共に、パーティクルの発生を抑制することができる。なお、金属板の表面には、プラズマによる腐食を防ぐため、厚さ３００ｎｍ以上５００ｎｍ以下の不動態膜を設けることが好ましい。
【００８１】
マイクロ波発生装置５０９から、８９６ＭＨｚ、９１５ＭＨｚ、９２２ＭＨｚ等のマイクロ波を処理室に供給することで、金属板表面に金属表面波が伝搬する。この結果、エネルギーが均一で、安定したプラズマを発生させることができる。
【００８２】
以上が、マイクロ波を用いたプラズマＣＶＤ法、及び当該プラズマＣＶＤ法を行うことができる処理装置についての説明である。
【００８３】
以下、トランジスタ１００の作製方法について、図面を参照して説明する。
【００８４】
基板１０１上に下地絶縁膜１０３を形成し、下地絶縁膜１０３上に酸化物半導体膜１５４を形成する（図５（Ａ）参照）。
【００８５】
基板１０１に大きな制限はないが、絶縁表面を有することが好ましく、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが好ましい。また、トランジスタの作製工程における熱処理などで生じる基板の縮みによって微細な加工が困難になる場合があるため、基板１０１は縮みの少ない（シュリンク量が少ない）基板を用いることが好ましい。
【００８６】
下地絶縁膜１０３は絶縁膜１５６に適用できる材料を用いて形成することができる。
【００８７】
下地絶縁膜１０３は、ＣＶＤ法又はスパッタリング法などの物理気相成長（ＰＶＤ：Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で形成することができる。なお、下地絶縁膜１０３の厚さは５ｎｍ以上３０００ｎｍ以下とすることができる。
【００８８】
また、トランジスタ１００の作製にとってＬｉやＮａなどのアルカリ金属は、不純物であり、後に形成する酸化物半導体膜１０５に拡散することで電気特性の不良に繋がる場合がある。そのため、下地絶縁膜１０３は基板１０１に接して設けた窒化絶縁膜上に設けることが好ましい。なお、当該窒化絶縁膜としては、窒化シリコン、又は窒化アルミニウムなどが挙げられ、ＣＶＤ法又はＰＶＤ法などを用いて形成することができる。
【００８９】
酸化物半導体膜１５４は、スパッタリング法などのＰＶＤ法を用いて形成することができる。
【００９０】
次に、酸化物半導体膜１５４にフォトリソグラフィ工程及びエッチング工程を行い、酸化物半導体膜１０５を形成する（図５（Ｂ）参照）。
【００９１】
次に、酸化物半導体膜１０５上に絶縁膜１５６を形成し（図２参照）、絶縁膜１５６上に導電膜１５７を形成する（図５（Ｃ）参照）。
【００９２】
絶縁膜１５６は、上記したように酸化物半導体膜１０５に含まれる酸素が脱離しないように形成する。絶縁膜１５６は後の工程でゲート絶縁膜１１３に加工されるため、ゲート絶縁膜１１３に適用できる厚さで形成する。導電膜１５７は、特に限定はなく、導電性を有する材料を用いて、ＣＶＤ法又はＰＶＤ法で形成することができる。
【００９３】
次に、導電膜１５７にフォトリソグラフィ工程及びエッチング工程を行ってゲート電極１１７を形成し、絶縁膜１５６の一部を除去してゲート絶縁膜１１３を形成する（図６（Ａ）参照）。
【００９４】
なお、ゲート電極１１７は、その端部がテーパ形状となるように形成することで、この工程の後に形成される膜が段切れすることを抑制できる。テーパ形状は、該レジストマスクを後退させつつエッチングすることで形成することができる。
【００９５】
次に、ゲート絶縁膜１１３及びゲート電極１１７上に、保護絶縁膜１２１を形成し、保護絶縁膜１２１上に層間絶縁膜１２３を形成する。（図６（Ｂ）参照）。
【００９６】
保護絶縁膜１２１及び層間絶縁膜１２３は、下地絶縁膜１０３に適用できる絶縁膜を用いて、ＣＶＤ法又はＰＶＤ法で形成することができる。
【００９７】
なお、トランジスタ１００の作製工程において、少なくとも保護絶縁膜１２１を形成した後に、熱処理を行うことが好ましい。例えば当該熱処理の温度は、３００℃以上７００℃以下、又は基板１０１の歪み点未満とする。そして、熱処理は減圧下、窒素雰囲気下、酸素雰囲気下、又は希ガス雰囲気下などで行うことができる。例えば、熱処理装置の一つである電気炉に基板１０１を導入し、酸化物半導体膜１０５に対して窒素雰囲気下４５０℃において１時間の熱処理を行うことが好ましい。
【００９８】
次に、フォトリソグラフィ工程及びエッチング工程によって保護絶縁膜１２１及び層間絶縁膜１２３に、酸化物半導体膜１０５に達する開口１２５ａ、１２５ｂを形成する（図６（Ｃ）参照）。そして、開口１２５ａ、１２５ｂに導電膜を形成し、フォトリソグラフィ工程及びエッチング工程によって、ソース電極１２７ａ及びドレイン電極１２７ｂを形成する（図１（Ｂ）参照）。なお、ソース電極１２７ａ又はドレイン電極１２７ｂは、それぞれソース配線又はドレイン配線としても機能する。当該導電膜は、ゲート電極１１７に加工される導電膜１５７と同様にして形成すればよい。
【００９９】
また、トランジスタ１００の作製方法において、ゲート電極１１７を形成し、ゲート絶縁膜１１３を形成する前に、ゲート電極１１７をマスクとしてドーパントを酸化物半導体膜１０５に注入することで、酸化物半導体膜１０５に低抵抗領域を形成することができる。このようにドーパントを注入することで、酸化物半導体膜１０５をゲート電極１１７と重畳する第１の領域１２２、及び第１の領域１２２を介して対向する一対の第２の領域１２８ａ、１２８ｂを有する酸化物半導体膜１２０にすることができる。図７（Ａ）に、酸化物半導体膜１２０を有するトランジスタの平面図、図７（Ｂ）に図７（Ａ）の一点鎖線Ａ−Ｂ間の断面図を示す。
【０１００】
図７（Ａ）、（Ｂ）に示したトランジスタにおいて、第１の領域１２２はドーパントを含んでいない領域であり、チャネル形成領域として機能し、一対の第２の領域１２８ａ、１２８ｂはドーパントを含む領域であり、ソース領域及びドレイン領域として機能する。一対の第２の領域１２８ａ、１２８ｂのように酸化物半導体膜においてソース電極及びドレイン電極と接する領域の抵抗を低減することで、ソース電極１２７ａ及びドレイン電極１２７ｂとの接触抵抗を低減することができ、トランジスタのオン電流及び電界効果移動度を向上させることができる。
【０１０１】
酸化物半導体膜１０５に注入することができるドーパントは、ホウ素、窒素、フッ素、アルミニウム、リン、ヒ素、インジウム、スズ、アンチモン及び希ガス元素から選ばれた一種以上の元素を用いることができ、イオンインプランテーション法又はイオンドーピング法を用いて酸化物半導体膜１０５に注入することができる。
【０１０２】
以上より、酸化物半導体を用いたトランジスタにおいて、マイクロ波を用いたプラズマＣＶＤ法でゲート絶縁膜（詳細にはゲート絶縁膜に加工される絶縁膜）を、酸化物半導体膜に含まれる酸素が脱離する温度よりも低い温度で形成することで、ゲート絶縁膜の形成工程で酸化物半導体膜に含まれる酸素が脱離し、酸素欠損が生じることを抑制することができる。このようにすることで、少なくとも、しきい値電圧のマイナス方向への変動が抑制され、ノーマリーオン特性が改善されたトランジスタを作製することができる。また、マイクロ波を用いたプラズマＣＶＤ法でゲート絶縁膜（詳細にはゲート絶縁膜に加工される絶縁膜）を、酸化物半導体膜に含まれる酸素が脱離する温度よりも低い温度で形成することで、緻密なゲート絶縁膜を形成することが可能である。このため、トランジスタのチャネル長を１００ｎｍ以下、例えば３０ｎｍにまで微細化することができ、また、ゲート絶縁膜の厚さを数十ｎｍと薄くすることが可能であり、このような場合であってもオフ電流を数十ｚＡ／μｍ以下、さらには数百ｙＡ／μｍ以下とすることが可能である。
【０１０３】
なお、本実施の形態に示す構成、方法などは、他の実施の形態及び実施例に示す構成、方法などと適宜組み合わせて用いることができる。
【０１０４】
（実施の形態２）
本実施の形態では、実施の形態１で説明した半導体装置とは構造が一部異なる半導体装置、及び当該半導体装置の作製方法を説明する。本実施の形態においても、半導体装置をトランジスタとして説明する。
【０１０５】
図８（Ａ）及び図８（Ｂ）に、トランジスタ２００の上面図及び断面図を示す。図８（Ａ）はトランジスタ２００の上面図であり、図８（Ｂ）は、図８（Ａ）の一点鎖線Ａ−Ｂ間の断面図である。なお、図８（Ａ）では、明瞭化のため、トランジスタ２００の構成要素の一部（例えば、基板１０１、下地絶縁膜１０３、及びゲート絶縁膜１１３など）を省略している。
【０１０６】
図８（Ａ）及び図８（Ｂ）より、トランジスタ２００は、基板１０１上に下地絶縁膜１０３が設けられており、下地絶縁膜１０３上に酸化物半導体膜１３０が設けられており、酸化物半導体膜１３０上にゲート絶縁膜１１３が設けられており、ゲート絶縁膜１１３上の酸化物半導体膜１３０と重畳する領域にゲート電極１１７が設けられており、ゲート絶縁膜１１３及びゲート電極１１７に接するサイドウォール絶縁膜１１９が設けられており、下地絶縁膜１０３、酸化物半導体膜１３０の一部、ゲート絶縁膜１１３、ゲート電極１１７及びサイドウォール絶縁膜１１９に接する保護絶縁膜１２１が設けられており、保護絶縁膜１２１上に層間絶縁膜１２３が設けられており、保護絶縁膜１２１及び層間絶縁膜１２３に形成された開口１２５ａ、１２５ｂに、酸化物半導体膜１３０に接するソース電極１２７ａ及びドレイン電極１２７ｂが設けられている。なお、下地絶縁膜１０３及び層間絶縁膜１２３は設けなくてもよい。
【０１０７】
トランジスタ２００は、ゲート電極１１７が酸化物半導体膜１３０の上方に設けられており、トップゲート構造のトランジスタである。
【０１０８】
酸化物半導体膜１３０は、第１の領域１３２と、第１の領域１３２を介して対向する一対の第２の領域１３４ａ、１３４ｂと、第１の領域１３２及び一対の第２の領域１３４ａ、１３４ｂのそれぞれ間に第１の領域１３２を介して対向する一対の第３の領域１３６ａ、１３６ｂと、を有する。
【０１０９】
酸化物半導体膜１３０において、第１の領域１３２はドーパントを含まない領域であり、一対の第２の領域１３４ａ、１３４ｂ及び一対の第３の領域１３６ａ、１３６ｂは、ドーパントを含む領域である。そして、一対の第２の領域１３４ａ、１３４ｂ及び一対の第３の領域１３６ａ、１３６ｂの抵抗は、第１の領域１３２の抵抗よりも低く、一対の第２の領域１３４ａ、１３４ｂの抵抗は、一対の第３の領域１３６ａ、１３６ｂの抵抗よりも低い。従って、ゲート電極１１７と重畳する第１の領域１３２は、チャネル形成領域として機能し、一対の第２の領域１３４ａ、１３４ｂは、ソース領域又はドレイン領域として機能する。
【０１１０】
トランジスタ２００のように、抵抗差を有する一対の第２の領域１３４ａ、１３４ｂ及び一対の第３の領域１３６ａ、１３６ｂがチャネル形成領域である第１の領域１３２の両端に設けられることで、酸化物半導体膜１３０のソース領域及びドレイン領域間に加わる電界を段階的にすることができる。特に酸化物半導体膜１３０のドレイン領域近傍における電界集中を緩和することができるため、しきい値電圧の変動などを抑制することができる。また、電界集中を緩和できるため、電界集中によってトランジスタ２００が破壊されることを抑制することができる。従って、トランジスタ２００は、耐圧が向上され、電気特性劣化を抑制されたトランジスタである。
【０１１１】
そして、酸化物半導体膜１３０は、一対の第２の領域１３４ａ、１３４ｂ及び一対の第３の領域１３６ａ、１３６ｂを有している。つまり、酸化物半導体膜においてソース電極及びドレイン電極と接する領域の抵抗が低減されているため、ソース電極１２７ａ及びドレイン電極１２７ｂとの接触抵抗が低減しており、トランジスタ２００のオン電流及び電界効果移動度を向上させることができる。従って、トランジスタ２００は、高いオン電流特性及び高い電界効果移動度を有するトランジスタである。
【０１１２】
実施の形態１と同様にトランジスタ２００においても、ゲート絶縁膜１１３に加工される絶縁膜は、酸化物半導体膜に含まれる酸素が脱離しないように形成する。又は、当該絶縁膜は酸化物半導体膜に含まれる酸素が脱離する温度より低い温度で形成する。例えば、トランジスタ２００においても、当該絶縁膜はマイクロ波を用いたプラズマＣＶＤ法で形成し、当該絶縁膜は加工してゲート絶縁膜１１３を形成できる。これにより、ゲート絶縁膜１１３の形成工程で酸素欠損が生じることを抑制することができる。また、マイクロ波を用いたプラズマＣＶＤ法で形成した絶縁膜は緻密な膜となることから、ゲート絶縁膜１１３も緻密な膜である。そのため、ゲート絶縁膜１１３を形成した後のトランジスタ２００の作製工程において、酸化物半導体膜（特に第１の領域１３２）に含まれる酸素がゲート絶縁膜１１３を通過して外部に放出されることを抑制できる（酸素欠損の発生を抑制できる）。従って、トランジスタ２００は良好な電気特性を有する。
【０１１３】
ゲート絶縁膜１１３の厚さは実施の形態１で説明したトランジスタ１００と同様である。
【０１１４】
また、トランジスタの微細化のため、又はトランジスタのオン電流特性を向上させるために、ゲート絶縁膜１１３を薄く形成する場合（例えば２０ｎｍ以下）においても、ゲート絶縁膜１１３が緻密であるため、酸化物半導体膜１２０に含まれる酸素が脱離し、ゲート絶縁膜１１３を通過して外部に放出されることを抑制できる（酸素欠損の発生を抑制できる）。上記より、トランジスタ２００は良好な電気特性を有する。
【０１１５】
サイドウォール絶縁膜１１９はゲート絶縁膜１１３に適用できる形成方法を用いてもよい。つまり、サイドウォール絶縁膜１１９に加工される絶縁膜についても、酸化物半導体膜に含まれる酸素が脱離しないように形成することができる。又は、当該絶縁膜を酸化物半導体膜に含まれる酸素が脱離する温度より低い温度で形成することができる。そこで、トランジスタ２００においても、当該絶縁膜をマイクロ波を用いたプラズマＣＶＤ法で形成し、当該絶縁膜を加工してサイドウォール絶縁膜１１９を形成できる。これにより、サイドウォール絶縁膜１１９の形成工程で酸素欠損が生じることを抑制することができる。また、マイクロ波を用いたプラズマＣＶＤ法で形成した絶縁膜は緻密な膜となることから、サイドウォール絶縁膜１１９も緻密な膜である。そのため、サイドウォール絶縁膜１１９を形成した後のトランジスタ２００の作製工程において、酸化物半導体膜（特に第１の領域１３２）に含まれる酸素がサイドウォール絶縁膜１１９を通過して外部に放出されることを抑制できる（酸素欠損の発生を抑制できる）。従って、トランジスタ２００は良好な電気特性を有する。
【０１１６】
トランジスタ２００の作製方法について図面を参照して説明する。
【０１１７】
基板１０１上に下地絶縁膜１０３、酸化物半導体膜１０５、絶縁膜１５６及びゲート電極１１７を形成し、ゲート電極１１７をマスクとしてドーパント１５９を酸化物半導体膜１０５に注入して第１の領域１３２及び一対の領域１０８ａ、１０８ｂを形成する（図９（Ａ）参照）。
【０１１８】
下地絶縁膜１０３、酸化物半導体膜１０５、絶縁膜１５６、及びゲート電極１１７に加工される導電膜１５７を形成する工程は実施の形態１と同様である（図２、及び図５（Ａ）、（Ｂ）、（Ｃ）参照）。なかでも、絶縁膜１５６の形成工程の詳細は実施の形態１と同様である。例えば、絶縁膜１５６を形成する際は、酸化物半導体膜１０５から酸素が脱離しないように、基板１０１を２００℃以上４００℃以下、好ましくは３００℃以上３５０℃以下に加熱保持して行い、マイクロ波を用いたプラズマＣＶＤ法を用いて形成することが好ましい。
【０１１９】
また、実施の形態１と同様に導電膜１５７にフォトリソグラフィ工程及びエッチング工程を行い、ゲート電極１１７を形成することができる。
【０１２０】
ドーパント１５９は、ホウ素、窒素、フッ素、アルミニウム、リン、ヒ素、インジウム、スズ、アンチモン及び希ガス元素から選ばれた一種以上の元素を用いることができ、イオンインプランテーション法又はイオンドーピング法を用いて酸化物半導体膜１０５に注入することができる。
【０１２１】
次に、絶縁膜１５６及びゲート電極１１７上に、サイドウォール絶縁膜１１９に加工される絶縁膜１６１を形成する（図９（Ｂ）参照）。
【０１２２】
絶縁膜１６１は、絶縁膜１５６又は下地絶縁膜１０３に適用できる窒化絶縁膜を適用することができる。
【０１２３】
絶縁膜１６１は、形成する際に第１の領域１３２及び一対の領域１０８ａ、１０８ｂを有する酸化物半導体膜に含まれる酸素の脱離を抑制するように、さらに好ましくは酸化物半導体膜に含まれる酸素が脱離しないように形成することができる。これは、当該酸化物半導体膜（特にチャネル形成領域として機能する第１の領域１３２）から酸素の脱離を抑制する温度で、さらに好ましくは酸化物半導体膜に含まれる酸素が脱離する温度よりも低い温度で絶縁膜１６１を形成することで実施できる。
【０１２４】
具体的には、高周波を用いたプラズマＣＶＤ法を用いて形成することができ、特にマイクロ波を用いたプラズマＣＶＤ法を用いて形成してもよい。例えば、絶縁膜１６１を形成する際は、第１の領域１３２及び一対の領域１０８ａ、１０８ｂを有する酸化物半導体膜から酸素が脱離しないように、基板１０１を２００℃以上４００℃以下、好ましくは３００℃以上３５０℃以下に加熱保持して行い、マイクロ波を用いたプラズマＣＶＤ法を用いて形成することが好ましい。
【０１２５】
次に、ＲＩＥ法などの異方性エッチングによって絶縁膜１６１を加工し（異方的にエッチングし）、ゲート電極１１７の側面に接するサイドウォール絶縁膜１１９を形成する（図９（Ｃ）参照）。
【０１２６】
次に、ゲート電極１１７及びサイドウォール絶縁膜１１９をマスクとして、ＲＩＥ法などの異方性エッチングにより絶縁膜１５６を加工することでゲート絶縁膜１１３を形成する（図９（Ｄ）参照）。ゲート絶縁膜１１３を形成することで、一対の領域１０８ａ、１０８ｂの一部が露出する。
【０１２７】
次に、ゲート電極１１７及びサイドウォール絶縁膜１１９をマスクとし、ドーパント１５９を第１の領域１３２及び一対の領域１０８ａ、１０８ｂを有する酸化物半導体膜に注入し、一対の第２の領域１３４ａ、１３４ｂ及び一対の第３の領域１３６ａ、１３６ｂを形成する（図１０（Ａ）参照）。ここでのドーパント１５９の注入工程については上記と同様にして行うことができる。
【０１２８】
次に、下地絶縁膜１０３、酸化物半導体膜１３０、ゲート絶縁膜１１３、ゲート電極１１７及びサイドウォール絶縁膜１１９を覆うように保護絶縁膜１２１を形成し、保護絶縁膜１２１上に層間絶縁膜１２３を形成する（図１０（Ｂ）参照）。
【０１２９】
保護絶縁膜１２１及び層間絶縁膜１２３は、下地絶縁膜１０３に適用できる絶縁膜を用いて、ＣＶＤ法又はＰＶＤ法で形成することができる。
【０１３０】
次に、フォトリソグラフィ工程及びエッチング工程によって、保護絶縁膜１２１及び層間絶縁膜１２３に、酸化物半導体膜１３０に達する開口１２５ａ、１２５ｂを形成する（図１０（Ｃ）参照）。そして、開口１２５ａ、１２５ｂに導電膜を形成し、フォトリソグラフィ工程及びエッチング工程によって、ソース電極１２７ａ及びドレイン電極１２７ｂを形成する（図８（Ｂ）参照）。なお、ソース電極１２７ａ又はドレイン電極１２７ｂは、それぞれソース配線又はドレイン配線としても機能する。当該導電膜は、ゲート電極１１７に加工される導電膜１５７と同様にして形成すればよい。
【０１３１】
また、トランジスタ２００の作製工程において、少なくとも保護絶縁膜１２１を形成した後に、熱処理を行うことが好ましい。当該熱処理の条件は実施の形態１と同様である。
【０１３２】
以上より、酸化物半導体を用いたトランジスタにおいて、ゲート絶縁膜及びサイドウォール絶縁膜の一方又は双方を、マイクロ波を用いたプラズマＣＶＤ法を用い、酸化物半導体膜に含まれる酸素が脱離する温度よりも低い温度で形成することで、ゲート絶縁膜及びサイドウォール絶縁膜の一方又は双方の形成工程で酸化物半導体膜に含まれる酸素が脱離し、酸素欠損が生じることを抑制することができる。このようにすることで、少なくとも、しきい値電圧のマイナス方向への変動が抑制され、ノーマリーオン特性が改善されたトランジスタを作製することができる。
【０１３３】
なお、本実施の形態に示す構成、方法などは、他の実施の形態及び実施例に示す構成、方法などと適宜組み合わせて用いることができる。
【０１３４】
（実施の形態３）
本実施の形態では、実施の形態１及び実施の形態２で説明した半導体装置とは構造が一部異なる半導体装置、及び当該半導体装置の作製方法を説明する。本実施の形態においても、半導体装置をトランジスタとして説明する。
【０１３５】
図１１（Ａ）及び図１１（Ｂ）に、トランジスタ３００の上面図及び断面図を示す。図１１（Ａ）はトランジスタ３００の上面図であり、図１１（Ｂ）は、図１１（Ａ）の一点鎖線Ａ−Ｂ間の断面図である。なお、図１１（Ａ）では、明瞭化のため、トランジスタ３００の構成要素の一部（例えば、基板１０１、下地絶縁膜１０３、及びゲート絶縁膜１１３など）を省略している。
【０１３６】
図１１（Ａ）及び図１１（Ｂ）より、トランジスタ３００は、基板１０１上に下地絶縁膜１０３が設けられており、下地絶縁膜１０３上に酸化物半導体膜１２０が設けられており、酸化物半導体膜１２０上にゲート絶縁膜１１３が設けられており、ゲート絶縁膜１１３上の酸化物半導体膜１２０と重畳する領域にゲート電極１１７が設けられており、ゲート絶縁膜１１３及びゲート電極１１７に接するサイドウォール絶縁膜１１９が設けられており、下地絶縁膜１０３、酸化物半導体膜１２０の一部、ゲート絶縁膜１１３及びサイドウォール絶縁膜１１９に接するソース電極１２７ａ及びドレイン電極１２７ｂが設けられており、ソース電極１２７ａ及びドレイン電極１２７ｂ上に保護絶縁膜１２１が設けられており、保護絶縁膜１２１上に層間絶縁膜１２３及び層間絶縁膜１２４が設けられており、保護絶縁膜１２１、層間絶縁膜１２３及び層間絶縁膜１２４に形成された開口１２５ａ、１２５ｂを介して、ソース電極１２７ａ及びドレイン電極１２７ｂに接するソース配線３２７ａ及びドレイン配線３２７ｂが設けられている。なお、下地絶縁膜１０３及び層間絶縁膜１２４は、設けなくてもよい。
【０１３７】
トランジスタ３００は、ゲート電極１１７が酸化物半導体膜１２０の上方に設けられており、トップゲート構造のトランジスタである。
【０１３８】
トランジスタ３００において、酸化物半導体膜１２０は、第１の領域１２２と、第１の領域１２２を介して対向する一対の第２の領域１２８ａ、１２８ｂと、を有する。
【０１３９】
酸化物半導体膜１２０において、第１の領域１２２はドーパントを含まない領域であり、一対の第２の領域１２８ａ、１２８ｂはドーパントを含む領域である。そして、一対の第２の領域１２８ａ、１２８ｂの抵抗は、第１の領域１２２の抵抗よりも低い。従って、ゲート電極１１７と重畳する第１の領域１２２は、チャネル形成領域として機能し、一対の第２の領域１２８ａ、１２８ｂは、ソース領域又はドレイン領域として機能する。
【０１４０】
酸化物半導体膜１２０は、一対の第２の領域１２８ａ、１２８ｂを有している。つまり酸化物半導体膜においてソース電極及びドレイン電極と接する領域の抵抗が低減されているため、ソース電極１２７ａ及びドレイン電極１２７ｂとの接触抵抗が低減しており、トランジスタ３００のオン電流及び電界効果移動度を向上させることができる。従って、トランジスタ３００は、高いオン電流特性及び高い電界効果移動度を有するトランジスタである。
【０１４１】
実施の形態１及び実施の形態２と同様にトランジスタ３００においても、ゲート絶縁膜１１３に加工される絶縁膜は、酸化物半導体膜に含まれる酸素が脱離しないように形成する。又は、当該絶縁膜は酸化物半導体膜に含まれる酸素が脱離する温度より低い温度で形成する。また、トランジスタ３００においても、マイクロ波を用いたプラズマＣＶＤ法で当該絶縁膜を形成し、当該絶縁膜を加工してゲート絶縁膜１１３を形成できる。これにより、ゲート絶縁膜１１３の形成工程で酸素欠損が生じることを抑制することができる。また、マイクロ波を用いたプラズマＣＶＤ法で形成した絶縁膜は緻密な膜となることから、ゲート絶縁膜１１３も緻密な膜である。そのため、ゲート絶縁膜１１３を形成した後のトランジスタ３００の作製工程において、酸化物半導体膜１２０（特に第１の領域１２２）に含まれる酸素がゲート絶縁膜１１３を通過して外部に放出されることを抑制できる（酸素欠損の発生を抑制できる）。従って、トランジスタ３００は良好な電気特性を有する。
【０１４２】
ゲート絶縁膜１１３の厚さは実施の形態１で説明したトランジスタ１００と同様である。
【０１４３】
また、トランジスタの微細化のため、又はトランジスタのオン電流特性を向上させるために、ゲート絶縁膜１１３を薄く形成する場合（例えば２０ｎｍ以下）においても、ゲート絶縁膜１１３が緻密であるため、酸化物半導体膜１２０に含まれる酸素が脱離してゲート絶縁膜１１３を通過して外部に放出されることを抑制できる（酸素欠損の発生を抑制できる）ことから、上記より、トランジスタ３００は良好な電気特性を有する。
【０１４４】
トランジスタ３００の作製方法について図面を参照して説明する。
【０１４５】
基板１０１上に下地絶縁膜１０３、酸化物半導体膜１０５、絶縁膜１５６及びゲート電極１１７を形成する（図１２（Ａ）参照）。
【０１４６】
下地絶縁膜１０３、酸化物半導体膜１０５、絶縁膜１５６、及びゲート電極１１７に加工される導電膜１５７を形成する工程は実施の形態１と同様である（図２、及び図５（Ａ）、（Ｂ）、（Ｃ）参照）。なかでも、絶縁膜１５６の形成工程の詳細は実施の形態１と同様である。例えば、絶縁膜１５６を形成する際は、酸化物半導体膜１０５から酸素が脱離しないように、例えば基板１０１を２００℃以上４００℃以下、好ましくは３００℃以上３５０℃以下に加熱保持して行い、マイクロ波を用いたプラズマＣＶＤ法を用いて形成することが好ましい。
【０１４７】
また、実施の形態１と同様に導電膜１５７にフォトリソグラフィ工程及びエッチング工程を行い、ゲート電極１１７を形成することができる。
【０１４８】
次に、絶縁膜１５６及びゲート電極１１７上に、サイドウォール絶縁膜１１９に加工される絶縁膜１６１を形成し、ゲート電極１１７をマスクとしてドーパント１５９を酸化物半導体膜１０５に注入して、第１の領域１２２及び一対の第２の領域１２８ａ、１２８ｂを有する酸化物半導体膜１２０を形成する（図１２（Ｂ）参照）。
【０１４９】
絶縁膜１６１は、実施の形態１と同様に、形成する際に、酸化物半導体膜１０５から酸素が脱離しないように形成する。絶縁膜１６１の形成工程の詳細は実施の形態１と同様である。また、絶縁膜１６１は、実施の形態２のように、形成する際に第１の領域１３２及び一対の領域１０８ａ、１０８ｂを有する酸化物半導体膜に含まれる酸素の脱離を抑制するように、さらに好ましくは酸化物半導体膜に含まれる酸素が脱離しないように形成することができる。これは、当該酸化物半導体膜（特にチャネル形成領域として機能する第１の領域１３２）から酸素の脱離を抑制する温度で、さらに好ましくは酸化物半導体膜に含まれる酸素が脱離する温度よりも低い温度で絶縁膜１６１を形成することで実施できる。
【０１５０】
具体的には、高周波を用いたプラズマＣＶＤ法を用いて形成することができ、特にマイクロ波を用いたプラズマＣＶＤ法を用いて形成してもよい。例えば、絶縁膜１６１を形成する際は、基板１０１を２００℃以上４００℃以下、好ましくは３００℃以上３５０℃以下に加熱保持して行い、マイクロ波を用いたプラズマＣＶＤ法を用いて形成することが好ましい。
【０１５１】
ドーパント１５９を注入する工程についても実施の形態２と同様である。なお、ドーパント１５９をイオンインプランテーション法又はイオンドーピング法で注入する他に、酸化物半導体膜を低抵抗化するドーパントを含む雰囲気で、プラズマ処理又は熱処理を行うことで当該ドーパントを酸化物半導体膜に注入してもよい。
【０１５２】
また、ドーパント１５９を注入した後、熱処理を行ってもよい。当該熱処理は、３００℃以上７００℃以下、好ましくは３００℃以上４５０℃以下とし、酸素雰囲気下、窒素雰囲気下、減圧下、又は大気（超乾燥エア）下で１時間程度行うことが好ましい。なお、プラズマ処理又は熱処理でドーパントを注入する工程、及びドーパント注入後の熱処理は、他の実施の形態で説明するトランジスタにおいても適用できる。
【０１５３】
なお、ドーパント１５９を注入する工程は、絶縁膜１６１を形成した後ではなく、ゲート電極１１７を形成し、絶縁膜１６１を形成する前に行ってもよい。さらには、実施の形態２と同じようにドーパント１５９を注入する工程を２回行って、ドーパントを含む領域に抵抗差を設けてもよい。
【０１５４】
次に、ＲＩＥ法など、異方性エッチングによって絶縁膜１６１を加工し（異方的にエッチングし）、ゲート電極１１７の側面に接するサイドウォール絶縁膜１１９を形成する（図１２（Ｃ）参照）。
【０１５５】
次に、ゲート電極１１７及びサイドウォール絶縁膜１１９をマスクとして、ＲＩＥ法などの異方性エッチングにより絶縁膜１５６を加工することでゲート絶縁膜１１３を形成する（図１２（Ｄ）参照）。ゲート絶縁膜１１３を形成することで、一対の第２の領域１２８ａ、１２８ｂの一部が露出する。
【０１５６】
次に、下地絶縁膜１０３、一対の第２の領域１２８ａ、１２８ｂ、ゲート絶縁膜１１３、ゲート電極１１７、及びサイドウォール絶縁膜１１９上に、ソース電極１２７ａ及びドレイン電極１２７ｂに加工される導電膜１７９を形成する（図１３（Ａ）参照）。導電膜１７９は、ゲート電極１１７に加工される導電膜１５７と同様にして形成することができる。
【０１５７】
次に、導電膜１７９上に保護絶縁膜１２１を形成する（図１３（Ｂ）参照）。そして、保護絶縁膜１２１上に層間絶縁膜１２３を形成する（図１３（Ｃ）参照）。
【０１５８】
保護絶縁膜１２１及び層間絶縁膜１２３は、下地絶縁膜１０３に適用できる絶縁膜を用いて、ＣＶＤ法又はＰＶＤ法で形成することができる。なお、保護絶縁膜１２１及び層間絶縁膜１２３はゲート絶縁膜１１３に適用できる形成方法を用いてもよい。詳細には、保護絶縁膜１２１及び層間絶縁膜１２３は、絶縁膜１５６と同様に、酸化物半導体膜から酸素が脱離しないように形成、又は、酸化物半導体膜から酸素が脱離する温度よりも低い温度で形成することができる。さらに、絶縁膜１６１は高周波を用いたプラズマＣＶＤ法を用いて形成することができ、なお、マイクロ波を用いたプラズマＣＶＤ法を用いて形成してもよい。
【０１５９】
なお、他の実施の形態で説明するトランジスタにおいても、保護絶縁膜１２１及び層間絶縁膜１２３にゲート絶縁膜１１３の形成方法を適用できること、詳細には、絶縁膜１５６と同様にして保護絶縁膜１２１及び層間絶縁膜１２３を形成できる。
【０１６０】
次に、少なくとも、導電膜１７９、保護絶縁膜１２１及び層間絶縁膜１２３を、ＣＭＰ法などの研磨処理又はドライエッチングによるエッチバック処理によって、ゲート電極１１７を露出させる（図１４（Ａ）参照）。これにより、導電膜１７９をソース電極１２７ａ及びドレイン電極１２７ｂに加工することができ、保護絶縁膜１２１及び層間絶縁膜１２３は平坦化される。ソース電極１２７ａ及びドレイン電極１２７ｂが電気的に分離されるように、導電膜１７９、保護絶縁膜１２１及び層間絶縁膜１２３の他に、ゲート電極１１７及びサイドウォール絶縁膜１１９の一部を除去することが好ましい。なお、研磨処理の条件又はエッチバック処理の条件は、導電膜１７９、保護絶縁膜１２１及び層間絶縁膜１２３の材料並びに厚さなどを考慮して、適宜選択する。
【０１６１】
次に、平坦化した保護絶縁膜１２１、平坦化した層間絶縁膜１２３、サイドウォール絶縁膜１１９、及びゲート電極１１７上に層間絶縁膜１２４を形成する（図１４（Ｂ）参照）。なお、層間絶縁膜１２４は、層間絶縁膜１２３と同様にして形成できる。
【０１６２】
平坦化した保護絶縁膜１２１、平坦化した層間絶縁膜１２３及び層間絶縁膜１２４に、ソース電極１２７ａ及びドレイン電極１２７ｂに達する開口１２５ａ、開口１２５ｂを形成し（図１４（Ｃ）参照）、開口１２５ａ、開口１２５ｂにソース配線３２７ａ及びドレイン配線３２７ｂを形成することでトランジスタ３００を作製することができる（図１１（Ｂ）参照）。なお、ソース配線３２７ａ及びドレイン配線３２７ｂは、導電膜をゲート電極１１７に加工される導電膜１５７と同様にして形成、フォトリソグラフィ工程及びエッチング工程を行うことで形成することができる。
【０１６３】
また、トランジスタ３００の作製工程において、少なくとも保護絶縁膜１２１を形成した後に、熱処理を行うことが好ましい。当該熱処理の条件は実施の形態１と同様である。
【０１６４】
以上より、酸化物半導体を用いたトランジスタにおいて、ゲート絶縁膜及びサイドウォール絶縁膜の一方又は双方を、マイクロ波を用いたプラズマＣＶＤ法を用い、酸化物半導体膜に含まれる酸素が脱離する温度よりも低い温度で形成することで、ゲート絶縁膜及びサイドウォール絶縁膜の一方又は双方の形成工程で酸化物半導体膜に含まれる酸素が脱離し、酸素欠損が生じることを抑制することができる。このようにすることで、少なくとも、しきい値電圧のマイナス方向への変動が抑制され、ノーマリーオン特性が改善されたトランジスタを作製することができる。
【０１６５】
なお、本実施の形態に示す構成、方法などは、他の実施の形態及び実施例に示す構成、方法などと適宜組み合わせて用いることができる。
【０１６６】
（実施の形態４）
本実施の形態では、実施の形態１乃至実施の形態３で説明した半導体装置とは構造が一部異なる半導体装置、及び当該半導体装置の作製方法を説明する。本実施の形態においても、半導体装置をトランジスタとして説明する。
【０１６７】
図１５（Ａ）及び図１５（Ｂ）に、トランジスタ４５０の上面図及び断面図を示す。図１５（Ａ）はトランジスタ４５０の上面図であり、図１５（Ｂ）は、図１５（Ａ）の一点鎖線Ａ−Ｂ間の断面図である。なお、図１５（Ａ）では、明瞭化のため、トランジスタ４５０の構成要素の一部（例えば、基板１０１、下地絶縁膜１０３、及びゲート絶縁膜１１３など）を省略している。
【０１６８】
図１５（Ａ）及び図１５（Ｂ）より、トランジスタ４５０は、基板１０１上に下地絶縁膜１０３が設けられており、下地絶縁膜１０３上に酸化物半導体膜１０５が設けられており、酸化物半導体膜１０５に接してソース電極１２７ａ及びドレイン電極１２７ｂが設けられており、酸化物半導体膜１０５、ソース電極１２７ａ及びドレイン電極１２７ｂ上にゲート絶縁膜１１３が設けられており、ゲート絶縁膜１１３上にゲート電極１１７が酸化物半導体膜１０５の一部、ソース電極１２７ａの一部及びドレイン電極１２７ｂの一部に重畳して設けられており、ゲート絶縁膜１１３及びゲート電極１１７上に保護絶縁膜１２１が設けられており、保護絶縁膜１２１上に層間絶縁膜１２３が設けられており、ゲート絶縁膜１１３、保護絶縁膜１２１及び層間絶縁膜１２３に形成された開口１２５ａ、１２５ｂを介して、ソース電極１２７ａ及びドレイン電極１２７ｂに接するソース配線３２７ａ及びドレイン配線３２７ｂが設けられている。なお、下地絶縁膜１０３及び層間絶縁膜１２４は、設けなくてもよい。
【０１６９】
トランジスタ４５０は、ゲート電極１１７が酸化物半導体膜１０５の上方に設けられており、トップゲート構造のトランジスタである。
【０１７０】
酸化物半導体膜１０５はチャネル形成領域と、ソース領域及びドレイン領域とを有する。
【０１７１】
トランジスタ４５０において、ゲート絶縁膜１１３は酸化物半導体膜１０５に含まれる酸素が脱離しないように形成する。又は、ゲート絶縁膜１１３は酸化物半導体膜１０５に含まれる酸素が脱離する温度より低い温度で形成する。例えば、マイクロ波を用いたプラズマＣＶＤ法でゲート絶縁膜１１３を形成できる。これにより、ゲート絶縁膜１１３の形成工程で酸素欠損が生じることを抑制することができる。また、マイクロ波を用いたプラズマＣＶＤ法で形成した絶縁膜は緻密な膜となることから、ゲート絶縁膜１１３は緻密な膜である。そのため、ゲート絶縁膜１１３を形成した後のトランジスタ４５０の作製工程において、酸化物半導体膜１０５に含まれる酸素がゲート絶縁膜１１３を通過して外部に放出されることを抑制できる（酸素欠損の発生を抑制できる）。従って、トランジスタ４５０は良好な電気特性を有する。
【０１７２】
ゲート絶縁膜１１３の厚さは実施の形態１で説明したトランジスタ１００と同様である。
【０１７３】
また、トランジスタの微細化のため、又はトランジスタのオン電流特性を向上させるために、ゲート絶縁膜１１３を薄く形成する場合（例えば２０ｎｍ以下）においても、ゲート絶縁膜１１３が緻密であるため、酸化物半導体膜１０５に含まれる酸素が脱離し、ゲート絶縁膜１１３を通過して外部に放出されることを抑制できる（酸素欠損の発生を抑制できる）。上記より、トランジスタ４５０は良好な電気特性を有する。
【０１７４】
トランジスタ４５０の作製方法について説明する。トランジスタ４５０は、実施の形態１乃至実施の形態３で説明したトランジスタの作製方法において工程の順番を適宜変更することで作製することができる。ここでは、トランジスタ４５０を作製する工程の順番を記載する。なお、各工程の詳細は他の実施の形態の記載を参照することができる。
【０１７５】
実施の形態１乃至実施の形態３と同様に、基板１０１上に下地絶縁膜１０３及び酸化物半導体膜１５４を形成する（図５（Ａ）参照）。次に、酸化物半導体膜１０５を形成する（図５（Ｂ）参照）。次に、下地絶縁膜１０３及び酸化物半導体膜１０５上に導電膜１５７を形成し、導電膜１５７を加工してソース電極１２７ａ及びドレイン電極１２７ｂを形成する（図示せず）。次に、酸化物半導体膜１０５に含まれる酸素が脱離しないようにゲート絶縁膜１１３を形成する（図示せず）。次に、ゲート絶縁膜１１３上に導電膜を形成し、当該導電膜を加工してゲート電極１１７を形成する（図示せず）。次に、ゲート絶縁膜１１３及びゲート電極１１７上に保護絶縁膜１２１を形成する（図示せず）。次に、保護絶縁膜１２１上に層間絶縁膜１２３を形成する（図示せず）。次に、ゲート絶縁膜１１３、保護絶縁膜１２１及び層間絶縁膜１２３にソース電極１２７ａ及びドレイン電極１２７ｂに達する開口１２５ａ、１２５ｂを形成し、開口１２５ａ、１２５ｂに導電膜を形成し、当該導電膜を加工してソース配線３２７ａ及びドレイン配線３２７ｂを形成する（図１５（Ｂ）参照）。
【０１７６】
なお、実施の形態１乃至実施の形態３と同様に、少なくとも保護絶縁膜１２１を形成した後は熱処理を行うことが好ましい。当該熱処理の条件は実施の形態１乃至実施の形態３と同様である。
【０１７７】
ここで、トランジスタ４５０においてゲート電極１１７が酸化物半導体膜のみに重畳しており、当該酸化物半導体膜の一部にドーパントが注入されているトランジスタ５００について説明する。
【０１７８】
図１６（Ａ）及び図１６（Ｂ）に、トランジスタ５００の上面図及び断面図を示す。図１６（Ａ）はトランジスタ５００の上面図であり、図１６（Ｂ）は、図１６（Ａ）の一点鎖線Ａ−Ｂ間の断面図である。なお、図１６（Ａ）では、明瞭化のため、トランジスタ５００の構成要素の一部（例えば、基板１０１、下地絶縁膜１０３、及びゲート絶縁膜１１３など）を省略している。
【０１７９】
トランジスタ５００は、トランジスタ４５０の構成において酸化物半導体膜１０５が酸化物半導体膜１４０に置き換わった構成をしている（図１５（Ａ）及び図１５（Ｂ）並びに図１６（Ａ）及び図１６（Ｂ）参照）。
【０１８０】
トランジスタ５００は、ゲート電極１１７が酸化物半導体膜１４０の上方に設けられており、トップゲート構造のトランジスタである。
【０１８１】
酸化物半導体膜１４０は、第１の領域１４２と、第１の領域１４２を介して対向する一対の第２の領域１４４ａ、１４４ｂと、第１の領域１４２及び一対の第２の領域１４４ａ、１４４ｂの間にそれぞれ設けられた一対の第３の領域１４６ａ、１４６ｂとを有する。
【０１８２】
第１の領域１４２、及び一対の第２の領域１４４ａ、１４４ｂはドーパントを含まない領域である。一対の第３の領域１４６ａ、１４６ｂはドーパントを含む領域である。第１の領域１４２はチャネル形成領域として機能し、一対の第２の領域１４４ａ、１４４ｂはソース電極１２７ａ及びドレイン電極１２７ｂと接することから、少なからず一対の第２の領域１４４ａ、１４４ｂとソース電極１２７ａ及びドレイン電極１２７ｂとの界面近傍の領域は抵抗が低減されていると考えられる。従って、一対の第２の領域１４４ａ、１４４ｂはソース領域及びドレイン領域として機能する。
【０１８３】
トランジスタ５００は、一対の第３の領域１４６ａ、１４６ｂのようにドーパントが注入された低抵抗な領域を有している。つまり、酸化物半導体膜の一部の領域の抵抗が低減されているため、トランジスタ５００のオン電流及び電界効果移動度を向上させることができる。従って、トランジスタ５００は、高いオン電流特性及び高い電界効果移動度を有するトランジスタである。
【０１８４】
トランジスタ５００において、ゲート絶縁膜１１３はトランジスタ４５０と同様にして形成することができる。これにより、ゲート絶縁膜１１３の形成工程で酸素欠損が生じることを抑制することができる。また、ゲート絶縁膜１１３を形成した後のトランジスタ５００の作製工程において、酸化物半導体膜に含まれる酸素がゲート絶縁膜１１３を通過して外部に放出されることを抑制できる（酸素欠損の発生を抑制できる）。従って、トランジスタ５００は良好な電気特性を有する。
【０１８５】
トランジスタ５００の作製方法について説明する。トランジスタ５００は、実施の形態１乃至実施の形態３で説明したトランジスタの作製方法において工程の順番を適宜変更することで作製することができる。ここでは、トランジスタ５００を作製する工程の順番を記載する。なお、各工程の詳細は他の実施の形態の記載を参照することができる。
【０１８６】
実施の形態１乃至実施の形態３と同様に、基板１０１上に下地絶縁膜１０３及び酸化物半導体膜１５４を形成する（図５（Ａ）参照）。次に、酸化物半導体膜１０５を形成する（図５（Ｂ）参照）。次に、下地絶縁膜１０３及び酸化物半導体膜１０５上に導電膜１５７を形成し、導電膜１５７を加工してソース電極１２７ａ及びドレイン電極１２７ｂを形成する（図示せず）。次に、酸化物半導体膜１０５に含まれる酸素が脱離しないようにゲート絶縁膜１１３を形成する（図示せず）。次に、ゲート絶縁膜１１３上に導電膜を形成し、当該導電膜を加工してゲート電極１１７を形成する（図示せず）。次に、ゲート電極１１７、ソース電極１２７ａ及びドレイン電極１２７ｂをマスクにしてドーパントを酸化物半導体膜１０５に注入して、酸化物半導体膜１４０を形成する（図示せず）。この後、図１５に示すトランジスタ４５０と同様の工程を行うことで、トランジスタ５００を作製することができる（図１６（Ｂ）参照）。
【０１８７】
なお、実施の形態１乃至実施の形態３と同様に、少なくとも保護絶縁膜１２１を形成した後は熱処理を行うことが好ましい。当該熱処理の条件は実施の形態１乃至実施の形態３と同様である。
【０１８８】
以上より、酸化物半導体を用いたトランジスタにおいて、マイクロ波を用いたプラズマＣＶＤ法でゲート絶縁膜を、酸化物半導体膜に含まれる酸素が脱離する温度よりも低い温度で形成することで、ゲート絶縁膜の形成工程で酸化物半導体膜に含まれる酸素が脱離し、酸素欠損が生じることを抑制することができる。このようにすることで、少なくとも、しきい値電圧のマイナス方向への変動が抑制され、ノーマリーオン特性が改善されたトランジスタを作製することができる。
【０１８９】
なお、本実施の形態に示す構成、方法などは、他の実施の形態及び実施例に示す構成、方法などと適宜組み合わせて用いることができる。
【０１９０】
（実施の形態５）
本実施の形態では、実施の形態１乃至実施の形態４で説明した半導体装置とは構造が一部異なる半導体装置、及び当該半導体装置の作製方法を説明する。本実施の形態においても半導体装置をトランジスタとして説明する。ここでは、実施の形態３に記載したトランジスタ３００と同じ構造のトランジスタを用いて説明するが、本実施の形態は、適宜、他の実施の形態に適用することが可能である。
【０１９１】
図１７（Ａ）及び図１７（Ｂ）に、トランジスタ５５０の上面図及び断面図を示す。図１７（Ａ）はトランジスタ５５０の上面図であり、図１７（Ｂ）は、図１７（Ａ）の一点鎖線Ａ−Ｂ間の断面図である。なお、図１７（Ａ）では、明瞭化のため、トランジスタ５５０の構成要素の一部（例えば、基板１０１、下地絶縁膜１０３、及びゲート絶縁膜１１３、保護絶縁膜１２１、層間絶縁膜１２３など）を省略している。
【０１９２】
図１７（Ａ）及び図１７（Ｂ）に示すトランジスタ５５０は、実施の形態１乃至実施の形態４で説明したトランジスタと比較して、下地絶縁膜１０３上に酸化物半導体膜１２０が設けられており、酸化物半導体膜１２０の端部を覆う保護絶縁膜１９１が設けられている点が異なる。トランジスタの他の構成は実施の形態１乃至実施の形態４で説明したトランジスタの構成を適宜用いることができる。
【０１９３】
トランジスタ５５０において、ゲート絶縁膜１１３及びサイドウォール絶縁膜１１９の一方又は双方は酸化物半導体膜１０５に含まれる酸素が脱離しないように形成する。又は、ゲート絶縁膜１１３及びサイドウォール絶縁膜１１９の一方又は双方は酸化物半導体膜１０５に含まれる酸素が脱離する温度より低い温度で形成する。また、マイクロ波を用いたプラズマＣＶＤ法でゲート絶縁膜１１３を形成できる。これにより、ゲート絶縁膜１１３及びサイドウォール絶縁膜１１９の一方又は双方の形成工程で酸化物半導体膜１０５の酸素欠損が生じることを抑制することができる。また、マイクロ波を用いたプラズマＣＶＤ法で形成した絶縁膜は緻密な膜となることから、ゲート絶縁膜１１３及びサイドウォール絶縁膜１１９の一方又は双方は緻密な膜である。そのため、ゲート絶縁膜１１３及びサイドウォール絶縁膜１１９の一方又は双方を形成した後のトランジスタ５５０の作製工程において、酸化物半導体膜１０５に含まれる酸素がゲート絶縁膜１１３を通過して外部に放出されることを抑制できる（酸素欠損の発生を抑制できる）。上記より、トランジスタ５５０は良好な電気特性を有する。
【０１９４】
保護絶縁膜１９１は、実施の形態１で説明したトランジスタ１００の下地絶縁膜１０３に適用できる絶縁膜を用いる。
【０１９５】
保護絶縁膜１９１は、酸化物半導体膜１２０の端部に加わる電界を緩和する。このため、保護絶縁膜１９１の厚さは、ゲート絶縁膜１１３の厚さの５倍以上が好ましく、代表的には、２５ｎｍ以上１０００ｎｍ以下、より好ましくは１００ｎｍ以上１０００ｎｍ以下とする。また、保護絶縁膜１９１は、酸化物半導体膜１２０と、ソース電極１２７ａ及びドレイン電極１２７ｂとの間での絶縁性を保つために、少なくとも酸化物半導体膜１２０の側面を覆うことが好ましく、さらには酸化物半導体膜１２０の側面及び上面の一部を覆う。このとき、酸化物半導体膜１２０の上面において、側面から１０ｎｍ以上５００ｎｍ以下、好ましくは２０ｎｍ以上３００ｎｍ以下、さらに好ましくは５０ｎｍ以上２００ｎｍ以下の領域を覆う。この結果、酸化物半導体膜１２０の端部に加わるゲート電極１１７による電界を緩和すると共に、酸化物半導体膜１２０と、ソース電極１２７ａ及びドレイン電極１２７ｂとの間での絶縁性を保つことができる。
【０１９６】
また、保護絶縁膜１９１が酸化物半導体膜１２０の端部を覆うことで、酸化物半導体膜１２０の側面と、ソース電極１２７ａ及びドレイン電極１２７ｂとが接触せず、酸化物半導体膜１２０の側面を介して流れるリーク電流の発生を抑制することができる。
【０１９７】
次に、図１７に示すトランジスタ５５０の作製方法について説明する。図１７に示すトランジスタは、実施の形態１に示す図５（Ａ）及び図５（Ｂ）の工程を行った後、下地絶縁膜１０３及び酸化物半導体膜１０５上に、ＣＶＤ法又はＰＶＤ法などを用いて後に保護絶縁膜１９１に加工される絶縁膜を形成する。次に、当該絶縁膜にフォトリソグラフィ工程及びエッチング工程を行って、保護絶縁膜１９１を形成する。
【０１９８】
なお、後に保護絶縁膜１９１となる絶縁膜を形成する前に、酸化物半導体膜１０５上にマスクを形成し、後に保護絶縁膜１９１となる絶縁膜を形成した後、マスクを除去するリフトオフ法によって保護絶縁膜１９１を形成することができる。
【０１９９】
この後、保護絶縁膜１９１及び酸化物半導体膜１０５を酸素プラズマに曝すことで、保護絶縁膜１９１の角が選択的にエッチングされ、酸化物半導体膜１０５及び保護絶縁膜１９１に酸素を添加すると共に、保護絶縁膜１９１の端部を湾曲させることができる。保護絶縁膜１９１の端部を湾曲させることで、後に形成するゲート絶縁膜１１３の被覆性を高め、断切れを低減することが可能であるため好ましい。
【０２００】
以降は、実施の形態３と同様の工程を行うことで図１７に示すトランジスタ５５０を形成することができる。
【０２０１】
以上より、酸化物半導体を用いたトランジスタにおいて、ゲート絶縁膜及びサイドウォール絶縁膜の一方又は双方を、マイクロ波を用いたプラズマＣＶＤ法を用い、酸化物半導体膜に含まれる酸素が脱離する温度よりも低い温度で形成することで、ゲート絶縁膜及びサイドウォール絶縁膜の一方又は双方の形成工程で酸化物半導体膜に含まれる酸素が脱離し、酸素欠損が生じることを抑制することができる。このようにすることで、少なくとも、しきい値電圧のマイナス方向への変動が抑制され、ノーマリーオン特性が改善されたトランジスタを作製することができる。
【０２０２】
（実施の形態６）
本実施の形態では、実施の形態１乃至実施の形態５で説明したトランジスタ（図１、図７、図８、図１１、図１５乃至図１７参照）に適用できる酸化物半導体膜、及び当該酸化物半導体膜の作製方法について説明する。
【０２０３】
実施の形態１乃至実施の形態５で説明したトランジスタにおいて、酸化物半導体膜の材料は、例えばＩｎ−Ｍ−Ｚｎ系酸化物を用いればよい。ここで、金属元素Ｍは酸素との結合エネルギーがＩｎ及びＺｎよりも高い元素である。又は、Ｉｎ−Ｍ−Ｚｎ系酸化物から酸素が脱離することを抑制する機能を有する元素である。金属元素Ｍの作用によって、酸化物半導体膜中の酸素欠損の生成が抑制される。なお、酸化物半導体膜の酸素欠損はキャリアを生成することがある。そのため、金属元素Ｍの作用によって、酸化物半導体膜中のキャリア密度の増大が原因となるオフ電流の増大を抑制できる。また、酸素欠損に起因するトランジスタの電気特性の変動を低減することができ、信頼性の高いトランジスタを得ることができる。
【０２０４】
金属元素Ｍは、具体的にはＡｌ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇａ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｓｎ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、Ｔａ又はＷとすればよく、好ましくはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｃｅ又はＨｆとする。金属元素Ｍは、前述の元素から一種又は二種以上選択すればよい。また、金属元素Ｍの代わりにＳｉ、Ｇｅを用いても構わない。
【０２０５】
例えば、Ｉｎ−Ｍ−Ｚｎ系酸化物として、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２（＝１／２：１／６：１／３）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０２０６】
上記材料を用いて酸化物半導体膜１５４（図５（Ａ）参照）を形成することができる。酸化物半導体膜１５４の厚さは１ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上４０ｎｍ以下とすることができる。
【０２０７】
また、酸化物半導体膜１５４はスパッタリング法の他に、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、又はパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって形成することができる。さらに、酸化物半導体膜１５４は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタリング装置を用いて形成してもよい。
【０２０８】
酸化物半導体膜１５４を形成する際に用いるスパッタリングガスは、水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【０２０９】
酸化物半導体膜１５４をスパッタリング法で形成する際は、減圧状態に保持された成膜室内に基板１０１を保持する。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタリングガスを導入し、上記ターゲットを用いて基板１０１上に酸化物半導体膜１５４を形成する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で形成した酸化物半導体膜１５４に含まれる不純物の濃度を低減できる。
【０２１０】
また、下地絶縁膜１０３と酸化物半導体膜１５４とを大気に解放せずに連続的に形成することが好ましい。下地絶縁膜１０３と酸化物半導体膜１５４とを大気に曝露せずに連続して形成すると、下地絶縁膜１０３表面に水素や水分などの不純物が吸着することを防止することができる。
【０２１１】
実施の形態１乃至実施の形態５で説明したトランジスタにおいて、酸化物半導体膜に含まれる水素及び酸素欠損はトランジスタの電気特性の不良に繋がる。
【０２１２】
実施の形態１乃至実施の形態５で説明したトランジスタの作製工程において、保護絶縁膜１２１を形成した後に行う熱処理の他に、適宜、熱処理を行ってもよい。例えば、酸化物半導体膜１５４を形成した後、酸化物半導体膜１０５に加工した後、又は絶縁膜１５６を形成し、導電膜１５７を形成する前などで熱処理を行うことができる。このように、トランジスタの作製工程において、熱処理を行うことで酸化物半導体膜に含まれる水素を除去することができる。なお、熱処理の条件は、３００℃以上７００℃以下、又は基板の歪み点未満とする。当該熱処理は適宜時間を設定し、減圧下、窒素雰囲気下、酸素雰囲気下、又は希ガス雰囲気下などで行うことができる。
【０２１３】
上記熱処理によって、トランジスタに含まれる酸化物半導体膜（特にチャネル形成領域）から水素などの不純物を除去でき、酸化物半導体膜を高純度化することができる。具体的には、酸化物半導体膜（特にチャネル形成領域）の水素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下にすることができる。なお、当該水素濃度はＳＩＭＳで測定されるものである。
【０２１４】
実施の形態１乃至実施の形態５で説明したトランジスタにおいて、酸化物半導体膜は、単結晶、多結晶（ポリクリスタルともいう。）などの結晶性を有する酸化物半導体膜、又は非晶質な酸化物半導体膜とすることができる。当該酸化物半導体膜は、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とすることが好ましい。
【０２１５】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因するキャリア移動度の低下が抑制される。
【０２１６】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面又は表面に垂直な方向に揃い、かつａｂ面に垂直な方向から見て三角形状又は六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状又は金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。なお、酸化物半導体を構成する酸素の一部は窒素で置換されてもよい。
【０２１７】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面側に対し表面側では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【０２１８】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状又は表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、又は成膜後に熱処理などの結晶化処理を行うことにより形成される。
【０２１９】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
【０２２０】
酸化物半導体膜は、シリコン膜と比べて１〜２ｅＶ程度バンドギャップが大きい。そのため、酸化物半導体を用いたトランジスタは、衝突イオン化が起こりにくく、アバランシェブレークダウンが起こりにくい。即ち、当該トランジスタは、ホットキャリア劣化が起こりにくいといえる。
【０２２１】
以上のように、酸化物半導体膜はキャリアの生成が少ないため、酸化物半導体膜の厚さが厚い場合（例えば１５ｎｍ以上）でも、ゲート電極の電界によってチャネル領域を完全空乏化させることができる。従って、酸化物半導体を用いたトランジスタは、パンチスルー現象によるオフ電流の増大及びしきい値電圧の変動が起こらない。例えば、チャネル長が３μｍのとき、チャネル幅１μｍあたりのオフ電流を、室温において１×１０−２１Ａ未満、又は１×１０−２４Ａ未満とすることができる。
【０２２２】
キャリア生成源の一つである、酸化物半導体膜中の酸素欠損は、電子スピン共鳴（ＥＳＲ：Ｅｌｅｃｔｒｏｎ  Ｓｐｉｎ  Ｒｅｓｏｎａｎｃｅ）によって評価できる。即ち、酸素欠損の少ない酸化物半導体膜は、ＥＳＲによって、酸素欠損に起因する信号を有さない酸化物半導体膜と言い換えることができる。具体的には、酸素欠損に起因するスピン密度が、１．５×１０１８ｓｐｉｎｓ／ｃｍ３以下、好ましくは１×１０１７ｓｐｉｎｓ／ｃｍ３以下の酸化物半導体膜、又は当該スピン密度が検出下限以下である酸化物半導体膜である。なお、酸化物半導体膜が酸素欠損を有すると、ＥＳＲにてｇ値が１．９３近傍に対称性を有する信号が現れる。
【０２２３】
また、トランジスタの電気特性を向上させるためには、化学量論的組成よりも多くの酸素を有する酸化物半導体膜を用いることが好ましく、酸化物半導体膜を形成した後、イオンインプランテーション法又はイオンドーピング法を用いて酸素イオンを酸化物半導体膜に注入することが好ましい。これは、酸素イオンを注入することで酸化物半導体膜中の酸素欠損を修復することができ、酸化物半導体膜と接する絶縁膜との界面準位密度を低減することができるためである。
【０２２４】
ＣＡＡＣ−ＯＳ膜を得る方法としては２つ挙げられる。１つ目は、被形成物の温度を２００℃以上５００℃以下に加熱保持して酸化物半導体膜を形成する方法である。２つ目は、薄い膜厚で酸化物半導体膜を形成した後、２００℃以上７００℃以下の熱処理を行う方法である。また、２つ目の方法は、一度、薄い膜厚で酸化物半導体膜を形成した後、２００℃以上７００℃以下の熱処理を行い、その上に酸化物半導体膜を形成してＣＡＡＣ−ＯＳ膜を形成する方法である。
【０２２５】
以上より、本実施の形態で説明した酸化物半導体膜を実施の形態１乃至実施の形態５で説明したトランジスタに適用することで、良好な電気特性を有するトランジスタを作製することができる。
【０２２６】
なお、本実施の形態に示す構成、方法などは、他の実施の形態及び実施例に示す構成、方法などと適宜組み合わせて用いることができる。
【０２２７】
（実施の形態７）
本実施の形態では、実施の形態１乃至実施の形態５で説明したトランジスタに適用できる絶縁膜、及び当該絶縁膜の作製方法について説明する。具体的には、下地絶縁膜１０３、ゲート絶縁膜１１３、保護絶縁膜１２１、保護絶縁膜１９１、層間絶縁膜１２３及び層間絶縁膜１２４などである。
【０２２８】
実施の形態１乃至実施の形態５で説明したトランジスタの作製工程において、酸化物半導体膜が加熱されることで酸化物半導体膜に含まれる酸素が脱離し、酸素欠損が生じる場合がある。また、下地絶縁膜、ゲート絶縁膜及び保護絶縁膜は酸化物半導体膜と接している。そこで、当該酸素欠損を修復できる効果を有する絶縁膜を、下地絶縁膜、ゲート絶縁膜、保護絶縁膜又は層間絶縁膜の一以上に用いることが好ましい。
【０２２９】
酸素欠損を修復できる効果を有する絶縁膜は、酸素を含む絶縁膜であり、加熱することによって酸素の一部を放出する絶縁膜が好ましい。具体的にはＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算した酸素の放出量が１．０×１０１８ｃｍ−３以上、好ましくは３．０×１０２０ｃｍ−３以上である、絶縁膜が好ましい。
【０２３０】
ここで、酸素の放出量をＴＤＳ分析で酸素原子に換算して定量する方法について説明する。
【０２３１】
ＴＤＳ分析したときの気体の放出量は、スペクトルの時間積分に比例する。このため、絶縁膜のスペクトルの積分値と、標準試料の基準値に対する比とにより、気体の放出量を計算することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトルの積分値に対する原子の密度の割合である。
【０２３２】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、及び絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、数式１で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるスペクトルの全てが酸素分子由来と仮定する。質量数３２のものとしてＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子及び質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
【０２３３】
【数１】
2013219336.tif 000003
【０２３４】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのスペクトルの積分値である。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。数式１の詳細に関しては、特開平６−２７５６９７公報を参照できる。なお、上記した酸素の放出量の数値は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ｃｍ−２の水素原子を含むシリコンウェハを用いて測定した数値である。
【０２３５】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
【０２３６】
なお、ＮＯ２は酸素分子の放出量である。絶縁膜においては、酸素原子に換算したときの酸素の放出量は、酸素分子の放出量の２倍となる。
【０２３７】
このように、加熱することによって酸素の一部を放出する絶縁膜、及び、ＴＤＳ分析にて酸素原子に換算した酸素の放出量が上記範囲である絶縁膜としては、化学量論的組成より多くの酸素を含む絶縁膜があり、例えば、酸素が過剰に含まれている酸化窒化シリコン、又は酸素が過剰に含まれている酸化シリコン（ＳｉＯＸ（ｘ＞２））膜がある。なお、酸素が過剰に含まれている酸化シリコン（ＳｉＯＸ（ｘ＞２））膜とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数及び酸素原子数はラザフォード後方散乱法により測定した値である。
【０２３８】
化学量論的組成よりも多くの酸素を含む絶縁膜は、例えば、プラズマＣＶＤ法で形成した絶縁膜（酸化シリコン又は酸化窒化シリコンなど）に、イオンインプランテーション法又はイオンドーピング法を用いて酸素イオンを注入することで形成することができる。また、イオンインプランテーション法又はイオンドーピング法の代わりに、酸素雰囲気下でプラズマ処理を行うことでも当該絶縁膜に酸素イオンを注入することができる。
【０２３９】
なお、酸素イオンの被注入物である絶縁膜は、実施の形態１で説明したマイクロ波を用いたプラズマＣＶＤ法で形成することができる。これにより、緻密な絶縁膜を形成することができ、当該絶縁膜と酸化物半導体膜との界面特性を良好（例えば界面準位密度の低減）にすることができる。従って、電気特性の良好なトランジスタを作製することができる。
【０２４０】
上記より、下地絶縁膜、ゲート絶縁膜及び層間絶縁膜の一以上に酸化物半導体膜の酸素欠損を修復できる効果を有する絶縁膜を適用することで、トランジスタの作製工程中に生じた酸素欠損を熱処理などで修復することができ、良好な電気特性を有するトランジスタを作製することができる。
【０２４１】
なお、実施の形態１で説明したマイクロ波を用いたプラズマＣＶＤ法を用いることで、化学量論的組成よりも多くの酸素を含む絶縁膜を形成することができる。その場合は、上記方法のいずれかで酸素イオンを注入しなくてもよい。それゆえ、歩留まりを向上させることができ、トランジスタの生産性を向上させることができ、トランジスタの作製コストを低減させることができる。なお、マイクロ波を用いたプラズマＣＶＤ法を用いる場合でも形成した絶縁膜に、さらに化学量論的組成よりも多くの酸素を含ませるときは上記方法のいずれかで酸素イオンを注入することができる。
【０２４２】
また、下地絶縁膜、ゲート絶縁膜、保護絶縁膜及び層間絶縁膜に含まれる水素は、トランジスタ作製工程中に酸化物半導体膜（特にチャネル形成領域）に拡散し、酸化物半導体膜を低抵抗化させ、トランジスタの電気特性を不良にすることがあるため、下地絶縁膜、ゲート絶縁膜及び層間絶縁膜は、水素が出来る限り低減されていることが好ましい。なお、水素を出来る限り低減するには、形成した絶縁膜を熱処理すること、又は形成工程において出来る限り水素を含ませないようにすることである。熱処理の条件は、３００℃以上７００℃以下、又は基板の歪み点未満とする。当該熱処理は適宜時間を設定し、減圧下、窒素雰囲気下、酸素雰囲気下、又は希ガス雰囲気下などで行うことができる。
【０２４３】
実施の形態１乃至実施の形態５で説明したトランジスタにおいて、単結晶や多結晶などの結晶性を有する酸化物半導体膜又はＣＡＡＣ−ＯＳ膜を適用する場合、酸化物半導体膜の表面の平坦性を高めることによって、非晶質な酸化物半導体膜を適用する場合より電界効果移動度が高いトランジスタを作製することができる。酸化物半導体膜表面の平坦性を高めるためには、平坦な表面（基板又は下地絶縁膜）上に酸化物半導体膜を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が０．１５ｎｍ以下、好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【０２４４】
なお、Ｒａは、ＪＩＳ  Ｂ  ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現でき、以下の式にて定義される。
【０２４５】
【数２】
2013219336.tif 000004
【０２４６】
ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，ｙ１）），（ｘ１，ｙ２，ｆ（ｘ１，ｙ２）），（ｘ２，ｙ１，ｆ（ｘ２，ｙ１）），（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
【０２４７】
酸化物半導体膜の被形成面を上記範囲の平均面粗さとするには、当該被形成面にＣＭＰ法などの研磨処理、ドライエッチング処理、又はプラズマ処理などの平坦化処理を行えばよい。
【０２４８】
プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリングを行うと、基板の表面又は下地絶縁膜の表面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。
【０２４９】
平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限定されず、当該被形成面の凹凸状態に合わせて適宜設定すればよい。
【０２５０】
実施の形態１乃至実施の形態５で説明したトランジスタにおいて、保護絶縁膜（保護絶縁膜１２１）は下地絶縁膜に適用できる絶縁膜で形成されていることが好ましく、特に緻密性の高い無機絶縁膜で形成されていることが好ましい。緻密性の高い無機絶縁膜として、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、又は酸化窒化アルミニウムがある。例えば、高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）な酸化アルミニウム膜を用いることによって、外気中の水分などの不純物が酸化物半導体膜に侵入することを抑制する効果を得ることができる。また、トランジスタの構成要素に含まれる酸素がトランジスタの外部に放出されることを防止する効果を得ることができる。従って、保護絶縁膜は、トランジスタの作製工程中及び作製後において、水分が酸化物半導体膜（特にチャネル形成領域）などに混入することを防止するバリア膜として、さらに酸化物半導体膜を構成する主成分材料である酸素の放出を防止するバリア膜として機能する。従って、上記保護絶縁膜を用いることで良好な電気特性を有するトランジスタを作製することができる。なお、膜密度はラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、Ｘ線反射率測定法（ＸＲＲ：Ｘ−Ｒａｙ  Ｒｅｆｌｅｃｔｉｏｎ）によって測定することができる。
【０２５１】
なお、層間絶縁膜は下地絶縁膜に適用できる材料のほか、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂などの有機材料、さらには上記有機材料の他に低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。有機材料を用いる場合、スピンコート法、印刷法などの湿式法によって形成することができる。
【０２５２】
以上より、本実施の形態で説明した絶縁膜を実施の形態１乃至実施の形態５で説明したトランジスタに適用することで、良好な電気特性を有するトランジスタを作製することができる。
【０２５３】
なお、本実施の形態に示す構成、方法などは、他の実施の形態及び実施例に示す構成、方法などと適宜組み合わせて用いることができる。
【０２５４】
（実施の形態８）
本実施の形態では、実施の形態１乃至実施の形態５で説明したトランジスタに適用できるゲート電極、ソース電極（ソース配線）及びドレイン電極（ドレイン配線）について説明する。
【０２５５】
実施の形態１乃至実施の形態５で説明したトランジスタにおいて、ゲート電極（又はゲート電極に加工される導電膜）としては、例えば、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム、クロム等の金属材料、又はこれらを含む合金材料で形成することができる。また、ゲート電極は、導電性の金属酸化物材料を用いて形成してもよい。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、インジウムスズ酸化物（Ｉｎ２Ｏ３−ＳｎＯ２）、インジウム亜鉛酸化物（Ｉｎ２Ｏ３−ＺｎＯ）、又は、これらの金属酸化物材料にシリコン、又は酸化シリコンを含有させたもので形成してもよい。また、ゲート電極としては、上記金属材料又は上記合金材料の窒化物である、導電性の金属窒化物材料を用いて形成されていてもよい。
【０２５６】
また、ゲート電極は、上記の材料を用いた単層構造、又は積層構造で形成されていてもよい。例えば、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、窒化タンタル膜上にタングステン膜を積層する二層構造、窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。なお、酸化インジウム、酸化錫又は酸化亜鉛を含む透明導電材料で形成されていてもよい。
【０２５７】
なお、ゲート電極、ソース電極（ソース配線）及びドレイン電極（ドレイン配線）の厚さは、特に限定はなく、所望の抵抗率などを考慮して適宜選択することができる。
【０２５８】
また、ゲート電極とゲート絶縁膜との間に、窒素を含むＩｎ−Ｇａ−Ｚｎ系酸化物膜や、窒素を含むＩｎ−Ｓｎ系酸化物膜や、窒素を含むＩｎ−Ｇａ系酸化物膜や、窒素を含むＩｎ−Ｚｎ系酸化物膜や、窒素を含む酸化スズ膜や、窒素を含む酸化インジウム膜や、金属窒化膜（窒化インジウム膜、窒化亜鉛膜、窒化タンタル膜、窒化タングステン膜など）を設けることが好ましい。これらの膜は５ｅＶ以上、好ましくは５．５ｅＶ以上の仕事関数を有し、トランジスタのしきい値電圧をプラスにすることができ、トランジスタを所謂ノーマリーオフのトランジスタとすることができる。例えば、窒素を含むＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いる場合、少なくとも酸化物半導体膜１０５より高い窒素濃度、具体的には、窒素原子を７原子％以上のＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いる。
【０２５９】
ソース電極（ソース配線）及びドレイン電極（ドレイン配線）は、ゲート電極と同様にして形成することができる。また、アルミニウム、銅などの金属材料の下側若しくは上側の一方、又は双方にチタン、モリブデン、タングステンなどの高融点金属材料、又は当該高融点金属材料の金属窒化物材料（窒化チタン、窒化モリブデン、窒化タングステン）が設けられた積層構造としてもよい。
【０２６０】
以上より、本実施の形態で説明したゲート電極、ソース電極（ソース配線）及びドレイン電極（ドレイン配線）を実施の形態１乃至実施の形態５で説明したトランジスタに適用することで、良好な電気特性を有するトランジスタを作製することができる。
【０２６１】
なお、本実施の形態に示す構成、方法などは、他の実施の形態及び実施例に示す構成、方法などと適宜組み合わせて用いることができる。
【０２６２】
（実施の形態９）
本実施の形態では、本発明の一態様である半導体装置について説明する。なお、本実施の形態で説明する半導体装置の一例は、記憶素子（メモリセル）であり、先の実施の形態で用いた符号を適宜用いて説明する。
【０２６３】
当該半導体装置は、単結晶半導体基板に作製された第１のトランジスタと、絶縁膜を介して第１のトランジスタの上方に、半導体膜を用いて作製された第２のトランジスタ及び容量素子と、を有する。
【０２６４】
また、積層する、第１のトランジスタ及び第２のトランジスタの半導体材料、及び構造は、同一でもよいし異なっていてもよい。ここでは、当該半導体装置の回路に好適な材料及び構造のトランジスタをそれぞれ用いる例について説明する。
【０２６５】
当該第２のトランジスタとしては、先の実施の形態で説明した、いずれかのトランジスタを用いることができる。なお、当該第２のトランジスタとして用いるトランジスタの構造に応じて、第１のトランジスタ及び容量の積層関係、並びに接続関係を適宜変更する。本実施の形態では、第２のトランジスタにトランジスタ６００を用いる例について説明する。
【０２６６】
図１８は、半導体装置の構成例である。図１８（Ａ）には、当該半導体装置の断面を、図１８（Ｂ）には、当該半導体装置の平面を、それぞれ示す。なお、図１８（Ａ）は、図１８（Ｂ）のＥ１−Ｅ２及びＦ１−Ｆ２における断面に相当する。なお、図１８（Ｂ）では、明瞭化のため、半導体装置の構成要素の一部（例えば、基板６０１、絶縁膜６１９、絶縁膜６２３、絶縁膜６２５、下地絶縁膜１０３、ゲート絶縁膜１１３、サイドウォール絶縁膜１１９など）を省略している。なお、図１８に記載したＯＳとは、当該半導体装置に含まれるトランジスタに、先の実施の形態で説明したいずれかのトランジスタを適用できること示す。
【０２６７】
また、図１８（Ｃ）には、当該半導体装置の回路図の一例を示す。図１８（Ａ）及び図１８（Ｂ）に示した半導体装置に好適な材料及び構造として、下部に第１の半導体材料を用いたトランジスタ６００を有し、上部に第２の半導体材料を用いたトランジスタ３００及び容量素子６５０を有する。本実施の形態において、第１の半導体材料は酸化物半導体以外の半導体材料であり、第２の半導体材料は酸化物半導体である。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、又はガリウムヒ素などを用いることができ、単結晶半導体を用いるのが好ましい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。他に、酸化物半導体以外の半導体材料として有機半導体材料などを用いてもよい。酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【０２６８】
図１８における半導体装置の作製方法を図１８（Ａ）乃至図１８（Ｃ）を用いて説明する。
【０２６９】
トランジスタ６００は、半導体材料（例えば、シリコンなど）を含む基板６０１に設けられたチャネル形成領域６０７と、チャネル形成領域６０７を挟むように設けられた不純物領域６０２ａ、６０２ｂと、不純物領域６０２ａ、６０２ｂに接する金属間化合物領域６０３ａ、６０３ｂと、チャネル形成領域６０７上に設けられたゲート絶縁膜６０５と、ゲート絶縁膜６０５上に設けられたゲート電極６１７とを有する。
【０２７０】
半導体材料を含む基板６０１は、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体膜が設けられた構成の基板をいうが、本明細書などにおいては、絶縁表面上にシリコン以外の材料からなる半導体膜が設けられた構成の基板も含む。つまり、「ＳＯＩ基板」が有する半導体膜は、シリコン半導体膜に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁膜を介して半導体膜が設けられた構成のものが含まれるものとする。
【０２７１】
ＳＯＩ基板の作製方法としては、鏡面研磨ウェハーに酸素イオンを注入した後、高温加熱することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて作る方法、水素イオン照射により形成された微小ボイドの熱処理による成長を利用して半導体基板を劈開する方法や、絶縁表面上に結晶成長により単結晶半導体膜を形成する方法等を用いることができる。
【０２７２】
例えば、単結晶半導体基板の一つの面からイオンを添加して、単結晶半導体基板の一つの面から一定の深さに脆弱化層を形成し、単結晶半導体基板の一つの面上、又は素子基板上のどちらか一方に絶縁膜を形成する。単結晶半導体基板と素子基板を、絶縁膜を挟んで重ね合わせた状態で、脆弱化層に亀裂を生じさせ、単結晶半導体基板を脆弱化層で分離する熱処理を行い、単結晶半導体基板より半導体膜として単結晶半導体膜を素子基板上に形成する。上記方法を用いて作製されたＳＯＩ基板も好適に用いることができる。
【０２７３】
基板６０１上にはトランジスタ６００を囲むように素子分離絶縁膜６０６が設けられている（図１８（Ｂ）参照）。なお、高集積化を実現するためには、トランジスタ６００にサイドウォール絶縁膜を設けない構造とすることが望ましい。一方で、トランジスタ６００の電気特性を重視する場合には、ゲート電極６１７の側面にサイドウォール絶縁膜を設け、不純物濃度が異なる領域を含む不純物領域を設けてもよい。
【０２７４】
単結晶半導体基板を用いたトランジスタ６００は、高速動作が可能である。このため、トランジスタ６００を読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。トランジスタ６００を覆うように絶縁膜を複数層形成する。トランジスタ３００及び容量素子６５０の形成前の処理として、複数層の絶縁膜にＣＭＰ処理を施して、平坦化した絶縁膜６２３、絶縁膜６２５を形成し、さらに、トランジスタ３００の下地絶縁膜として機能する下地絶縁膜１０３を形成し、同時にゲート電極６１７の上面を露出させる。
【０２７５】
絶縁膜６１９、絶縁膜６２３、絶縁膜６２５は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。絶縁膜６２３、絶縁膜６２５は、プラズマＣＶＤ法又はスパッタリング法等を用いて形成することができる。
【０２７６】
また、絶縁膜６１９、絶縁膜６２３、絶縁膜６２５には、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂などの有機材料を用いることができる。上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。絶縁膜６２３、絶縁膜６２５に有機材料を用いる場合、スピンコート法、印刷法などの湿式法によって形成してもよい。
【０２７７】
なお、絶縁膜６２５には窒化シリコン膜を用いて、窒素雰囲気下で４５０℃以上６５０℃以下の熱処理を行うことが好ましい。このようにすることで、当該窒化シリコン膜に含まれる水素をトランジスタ６００に供給することができ、トランジスタ６００の半導体材料を水素化することができる。また、絶縁膜６２５に窒化シリコン膜を用いることで、トランジスタ３００及び容量素子６５０の作製工程中に、トランジスタ６００や絶縁膜６２３に含まれる水素が侵入することを抑制できる。
【０２７８】
本実施の形態では、絶縁膜６１９としてＣＶＤ法により膜厚５０ｎｍの酸化窒化シリコン膜を形成し、絶縁膜６２３としてスパッタリング法により膜厚５５０ｎｍの酸化シリコン膜を形成、絶縁膜６２５としてＣＶＤ法により膜厚５０ｎｍの窒化シリコン膜を形成する。
【０２７９】
絶縁膜６２５上にトランジスタ３００及び容量素子６５０を作製する。トランジスタ３００は先の実施の形態の説明を参照して作製することができる（図５乃至図８参照）。
【０２８０】
また、本実施の形態の半導体装置は、トランジスタ３００の作製工程を一部利用して容量素子６５０を作製する。従って、別途、容量素子６５０を作製する工程を省くことができるため、半導体装置の生産性を向上させることや、作製コストを低減することができる。
【０２８１】
容量素子６５０は、一方の電極としてトランジスタ３００のソース電極１２７ａを用いており、誘電体としてトランジスタ３００の保護絶縁膜１２１及び層間絶縁膜１２３を用いており、他方の電極としてトランジスタ３００の層間絶縁膜１２４を形成する前に形成した電極１２６を用いている。
【０２８２】
なお、トランジスタ３００のサイドウォール絶縁膜１１９を自己整合的に形成する場合、容量素子６５０の当該他方の電極にも、トランジスタ３００のサイドウォール絶縁膜１１９と同様の絶縁膜が形成される。
【０２８３】
トランジスタ３００は、チャネル長方向にチャネル形成領域として機能する第１の領域１３２を挟んで、第１の領域１３２より低抵抗領域である一対の第２の領域１３４ａ、１３４ｂ及び一対の第３の領域１３６ａ、１３６ｂを有する酸化物半導体膜１３０を有することにより、トランジスタ３００はオン特性（例えば、オン電流及び電界効果移動度）が高く、高速動作、高速応答が可能となる。
【０２８４】
また、一対の第２の領域１２８ａ、１２８ｂ、第１の領域１２２（チャネル形成領域）に加わる電界を緩和させることができる。
【０２８５】
一対の第２の領域１２８ａ、１２８ｂはソース領域、又はドレイン領域として機能する。一対の第２領域１２８ａ、１２８ｂはドーパントが注入されて低抵抗化されており、ソース電極１２７ａ及びドレイン電極１２７ｂとの接触抵抗を低減することができる。従って、トランジスタ３００はオン特性（例えば、オン電流及び電界効果移動度）が高く、高速動作、高速応答が可能となる。
【０２８６】
さらに、トランジスタ３００及び容量素子６５０には、保護絶縁膜１２１が設けられており、保護絶縁膜１２１は外気に含まれる水素、水分などの不純物を通過させない機能を有することから、トランジスタ３００及び容量素子６５０の信頼性が良好である。従って、本実施の形態に示す半導体装置は信頼性が良好な半導体装置である。
【０２８７】
また、配線６２７は、トランジスタ３００のソース配線３２７ａ又はドレイン配線３２７ｂに相当し、ソース配線３２７ａ及びドレイン配線３２７ｂと同様にして形成すればよい。例えば、保護絶縁膜１２１、層間絶縁膜１２３及び層間絶縁膜１２４にドレイン電極１２７ｂに達する開口を形成し、当該開口に配線６２７をトランジスタ３００のソース配線３２７ａ及びドレイン配線３２７ｂと同様の方法で形成する。
【０２８８】
以上より、トランジスタ６００、トランジスタ３００及び容量素子６５０を有する半導体装置を作製することできる。トランジスタ３００は、高純度化し、酸素欠損が修復された酸化物半導体膜１２０を有するトランジスタである。よって、トランジスタ３００は、電気特性の変動が抑制されたトランジスタである。
【０２８９】
なお、容量素子６５０では、保護絶縁膜１２１及び層間絶縁膜１２３により、絶縁性を十分に確保されている。
【０２９０】
また、本実施の形態の半導体装置において、トランジスタ３００の代わりにトランジスタ１００、トランジスタ２００、トランジスタ４５０、トランジスタ５００又はトランジスタ５５０を用いる場合は、そのトランジスタの構造に応じて容量素子６５０の構成を適宜選択することができる。例えば、容量素子６５０の一方の電極及び他方の電極をゲート電極１１７、ソース電極１２７ａ又はドレイン電極１２７ｂで形成することができる。これにより、容量素子６５０において電極間距離を短くすることでき、容量を大きくすることができる。また、トランジスタと同一の作製工程を用いてトランジスタと同一平面上に容量素子６５０を形成することができるため、歩留まり良く当該半導体装置を作製することができる。なお、本実施の形態に示した半導体装置において、容量が不要の場合は、容量素子６５０を設けない構成の半導体装置とすることも可能である。
【０２９１】
図１８（Ｃ）には、上記半導体装置をメモリセルとして用いる場合の回路図の一例を示す。図１８（Ｃ）において、トランジスタ３００のソース電極又はドレイン電極の一方は、容量素子６５０の電極の一方、及び、トランジスタ６００のゲート電極と電気的に接続されている。また、第１の配線（１ｓｔ  Ｌｉｎｅ：ソース線とも呼ぶ。）は、トランジスタ６００のソース電極と電気的に接続され、第２の配線（２ｎｄ  Ｌｉｎｅ：ビット線とも呼ぶ。）は、トランジスタ６００のドレイン電極と電気的に接続されている。また、第３の配線（３ｒｄ  Ｌｉｎｅ：第１の信号線とも呼ぶ。）は、トランジスタ３００のソース電極又はドレイン電極の他方と電気的に接続され、第４の配線（４ｔｈ  Ｌｉｎｅ：第２の信号線とも呼ぶ。）は、トランジスタ３００のゲート電極と電気的に接続されている。そして、第５の配線（５ｔｈ  Ｌｉｎｅ：ワード線とも呼ぶ。）は、容量素子６５０の電極の他方と電気的に接続されている。
【０２９２】
酸化物半導体を用いたトランジスタ３００は、オフ電流が極めて小さいという特徴を有しているため、トランジスタ３００をオフ状態とすることで、トランジスタ３００のソース電極又はドレイン電極の一方と、容量素子６５０の電極の一方と、トランジスタ６００のゲート電極とが電気的に接続されたノード（以下、ノードＦＧ）の電位を極めて長時間にわたって保持することが可能である。そして、容量素子６５０を有することにより、ノードＦＧに与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。
【０２９３】
半導体装置に情報を記憶させる場合（書き込み）は、まず、第４の配線の電位を、トランジスタ３００がオン状態となる電位にして、トランジスタ３００をオン状態とする。これにより、第３の配線の電位が、ノードＦＧに供給され、ノードＦＧに所定量の電荷が蓄積される。ここでは、異なる二つの電位レベルを与える電荷（以下、ロー（Ｌｏｗ）レベル電荷、ハイ（Ｈｉｇｈ）レベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ３００がオフ状態となる電位にして、トランジスタ３００をオフ状態とすることにより、ノードＦＧが浮遊状態となるため、ノードＦＧには所定の電荷が保持されたままの状態となる。以上のように、ノードＦＧに所定量の電荷を蓄積及び保持させることで、メモリセルに情報を記憶させることができる。
【０２９４】
トランジスタ３００のオフ電流は極めて小さいため、ノードＦＧに供給された電荷は長時間にわたって保持される。したがって、リフレッシュ動作が不要となるか、又は、リフレッシュ動作の頻度を極めて低くすることが可能となり、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【０２９５】
記憶された情報を読み出す場合（読み出し）は、第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、ノードＦＧに保持された電荷量に応じて、トランジスタ６００は異なる状態をとる。一般に、トランジスタ６００をｎチャネル型とすると、ノードＦＧにＨｉｇｈレベル電荷が保持されている場合のトランジスタ６００の見かけのしきい値Ｖｔｈ＿Ｈは、ノードＦＧにＬｏｗレベル電荷が保持されている場合のトランジスタ６００の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値とは、トランジスタ６００を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノードＦＧに保持された電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ６００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ６００は「オフ状態」のままである。このため、第５の配線の電位を制御して、トランジスタ６００のオン状態又はオフ状態を読み出す（第２の配線の電位を読み出す）ことで、記憶された情報を読み出すことができる。
【０２９６】
また、記憶させた情報を書き換える場合においては、上記の書き込みによって所定量の電荷を保持したノードＦＧに、新たな電位を供給することで、ノードＦＧに新たな情報に係る電荷を保持させる。具体的には、第４の配線の電位を、トランジスタ３００がオン状態となる電位にして、トランジスタ３００をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、ノードＦＧに供給され、ノードＦＧに所定量の電荷が蓄積される。その後、第４の配線の電位をトランジスタ３００がオフ状態となる電位にして、トランジスタ３００をオフ状態とすることにより、ノードＦＧには、新たな情報に係る電荷が保持された状態となる。すなわち、ノードＦＧに第１の書き込みによって所定量の電荷が保持された状態で、第１の書き込みと同様の動作（第２の書き込み）を行うことで、記憶させた情報を上書きすることが可能である。
【０２９７】
本実施の形態で示すトランジスタ３００は、高純度化され、酸素欠損が抑制された酸化物半導体膜１２０を用いることで、トランジスタ３００のオフ電流を十分に低減することができる。そして、このようなトランジスタを用いることで、電力の供給がない場合であっても、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
【０２９８】
以上より、先の実施の形態で説明したいずれかのトランジスタを用いることで高性能な半導体装置を提供することができる。
【０２９９】
なお、本実施の形態に示す構成、方法などは、他の実施の形態又は実施例に示す構成、方法などと適宜組み合わせて用いることができる。
【０３００】
（実施の形態１０）
本実施の形態では、実施の形態９で説明した半導体装置の応用例について、図１９を用いて説明する。
【０３０１】
図１９（Ａ）及び図１９（Ｂ）は、図１８（Ａ）乃至図１８（Ｃ）に示した記憶素子（以下、メモリセル６６０とも記載する。）を複数用いて形成される半導体装置の回路図である。図１９（Ａ）は、メモリセル６６０が直列に接続された、いわゆるＮＡＮＤ型の半導体装置の回路図であり、図１９（Ｂ）は、メモリセル６６０が並列に接続された、いわゆるＮＯＲ型の半導体装置の回路図である。
【０３０２】
図１９（Ａ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、複数本の第２信号線Ｓ２、複数本のワード線ＷＬ、複数のメモリセル６６０を有する。図１９（Ａ）では、ソース線ＳＬ及びビット線ＢＬを１本ずつ有する構成となっているが、これに限られることなく、ソース線ＳＬ及びビット線ＢＬを複数本有する構成としてもよい。
【０３０３】
各メモリセル６６０において、トランジスタ６００のゲート電極と、トランジスタ３００のソース電極又はドレイン電極の一方と、容量素子６５０の電極の一方とは、電気的に接続されている。また、第１信号線Ｓ１とトランジスタ３００のソース電極又はドレイン電極の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ３００のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬと、容量素子６５０の電極の他方は電気的に接続されている。
【０３０４】
また、メモリセル６６０が有するトランジスタ６００のソース電極は、隣接するメモリセル６６０のトランジスタ６００のドレイン電極と電気的に接続され、メモリセル６６０が有するトランジスタ６００のドレイン電極は、隣接するメモリセル６６０のトランジスタ６００のソース電極と電気的に接続される。ただし、直列に接続された複数のメモリセルのうち、一方の端に設けられたメモリセル６６０が有するトランジスタ６００のドレイン電極は、ビット線と電気的に接続される。また、直列に接続された複数のメモリセルのうち、他方の端に設けられたメモリセル６６０が有するトランジスタ６００のソース電極は、ソース線と電気的に接続される。
【０３０５】
図１９（Ａ）に示す半導体装置では、行ごとの書き込み動作及び読み出し動作を行う。書き込み動作は次のように行われる。書き込みを行う行の第２の信号線Ｓ２にトランジスタ３００がオン状態となる電位を与え、書き込みを行う行のトランジスタ３００をオン状態にする。これにより、指定した行のトランジスタ６００のゲート電極に第１の信号線Ｓ１の電位が与えられ、該ゲート電極に所定の電荷が与えられる。このようにして、指定した行のメモリセルにデータを書き込むことができる。
【０３０６】
また、読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジスタ６００のゲート電極に与えられた電荷によらず、トランジスタ６００がオン状態となるような電位を与え、読み出しを行う行以外のトランジスタ６００をオン状態とする。それから、読み出しを行う行のワード線ＷＬに、トランジスタ６００のゲート電極が有する電荷によって、トランジスタ６００のオン状態又はオフ状態が選択されるような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間の複数のトランジスタ６００は、読み出しを行う行を除いてオン状態となっているため、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ６００の状態（オン状態又はオフ状態）によって決定される。読み出しを行う行のトランジスタ６００のゲート電極が有する電荷によって、トランジスタのコンダクタンスは異なるから、それに応じて、ビット線ＢＬの電位は異なる値をとることになる。ビット線の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。
【０３０７】
図１９（Ｂ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、第２信号線Ｓ２、及びワード線ＷＬをそれぞれ複数本有し、複数のメモリセル６６０を有する。各トランジスタ６００のゲート電極と、トランジスタ３００のソース電極又はドレイン電極の一方と、容量素子６５０の電極の一方とは、電気的に接続されている。また、ソース線ＳＬとトランジスタ６００のソース電極とは、電気的に接続され、ビット線ＢＬとトランジスタ６００のドレイン電極とは、電気的に接続されている。また、第１信号線Ｓ１とトランジスタ３００のソース電極又はドレイン電極の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ３００のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬと、容量素子６５０の電極の他方は電気的に接続されている。
【０３０８】
図１９（Ｂ）に示す半導体装置では、行ごとの書き込み動作及び読み出し動作を行う。書き込み動作は、上述の図１９（Ａ）に示す半導体装置と同様の方法で行われる。読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジスタ６００のゲート電極に与えられた電荷によらず、トランジスタ６００がオフ状態となるような電位を与え、読み出しを行う行以外のトランジスタ６００をオフ状態とする。それから、読み出しを行う行のワード線ＷＬに、トランジスタ６００のゲート電極が有する電荷によって、トランジスタ６００のオン状態又はオフ状態が選択されるような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ６００の状態（オン状態又はオフ状態）によって決定される。つまり、読み出しを行う行のトランジスタ６００のゲート電極が有する電荷によって、ビット線ＢＬの電位は異なる値をとることになる。ビット線の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。
【０３０９】
上記においては、各メモリセル６６０に保持させる情報量を１ビットとしたが、本実施の形態に示す記憶装置の構成はこれに限られない。トランジスタ６００のゲート電極に与える電位を３以上用意して、各メモリセル６６０が保持する情報量を増加させてもよい。例えば、トランジスタ６００のゲート電極にあたえる電位を４種類とする場合には、各メモリセルに２ビットの情報を保持させることができる。
【０３１０】
本実施の形態に示す構成、方法などは、他の実施の形態又は実施例に示す構成、方法などと適宜組み合わせて用いることができる。
【０３１１】
（実施の形態１１）
本実施の形態では、先の実施の形態のいずれかで説明したトランジスタを適用した半導体装置について図２０を用いて説明する。なお、本実施の形態においても、半導体装置の一例として記憶素子（メモリセル）を示し、先の実施の形態に示した構成と異なる構成の記憶素子について説明する。
【０３１２】
本実施の形態で説明する記憶素子の回路図を図２０（Ａ）に示す。
【０３１３】
図２０（Ａ）に示したメモリセルは、ビット線ＢＬと、ワード線ＷＬと、トランジスタＴｒと、キャパシタＣと、を有する。センスアンプＳＡｍｐは当該メモリセルと電気的に接続されている。
【０３１４】
キャパシタＣに保持された電圧の時間変化は、トランジスタＴｒのオフ電流によって図２０（Ｂ）に示すように徐々に低減していくことが知られている。当初Ｖ０からＶ１まで充電された電圧は、時間が経過するとｄａｔａ１を読み出す限界点であるＶＡまで低減する。この期間を保持期間Ｔ＿１とする。即ち、２値メモリセルの場合、保持期間Ｔ＿１の間にリフレッシュをする必要がある。
【０３１５】
先の実施の形態のいずれかで説明したトランジスタは、高純度化され、酸素欠損が修復された酸化物半導体を用いたトランジスタであり、電気特性の変動が抑制され、オフ電流が十分に低減されている。そのため、トランジスタＴｒに先の実施の形態のいずれかで説明したトランジスタを適用することで保持期間Ｔ＿１を長くすることができる。即ち、リフレッシュ期間を長くとることが可能となるため、消費電力を低減することができる。例えば、オフ電流が１×１０−２１Ａ以下、好ましくは１×１０−２４Ａ以下となった酸化物半導体を用いたトランジスタで本実施の形態で説明するメモリセルを構成すると、電力を供給せずに数日間から数十年間に渡ってデータを保持することが可能となる。
【０３１６】
そして、先の実施の形態のいずれかで説明したトランジスタは、オン電流及び電界効果移動度が高いことから高速動作、高速応答が可能なメモリセルを作製することができる。
【０３１７】
以上より、先の実施の形態で説明したいずれかのトランジスタを用いることで高性能な半導体装置を提供することができる。
【０３１８】
本実施の形態に示す構成、方法などは、他の実施の形態又は実施例に示す構成、方法などと適宜組み合わせて用いることができる。
【０３１９】
（実施の形態１２）
本実施の形態では、先の実施の形態のいずれかで説明したトランジスタを適用した半導体装置について、図２１を参照して説明する。
【０３２０】
図２１（Ａ）には、いわゆるＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図２１（Ａ）に示すメモリセルアレイ１１２０は、複数のメモリセル１１３０がマトリクス状に配列された構成を有している。また、メモリセルアレイ１１２０は、ｍ本の第１の配線、及びｎ本の第２の配線を有する。なお、本実施の形態においては、第１の配線をビット線ＢＬとよび、第２の配線をワード線ＷＬとよぶ。
【０３２１】
メモリセル１１３０は、トランジスタ１１３１と、容量素子１１３２と、から構成されている。トランジスタ１１３１のゲート電極は、第１の配線（ワード線ＷＬ）と接続されている。また、トランジスタ１１３１のソース電極又はドレイン電極の一方は、第２の配線（ビット線ＢＬ）と接続されており、トランジスタ１１３１のソース電極又はドレイン電極の他方は、容量素子の電極の一方と接続されている。また、容量素子の電極の他方は容量線ＣＬと接続され、一定の電位が与えられている。トランジスタ１１３１には、先の実施の形態に示すいずれかのトランジスタが適用される。
【０３２２】
先の実施の形態のいずれかで説明したトランジスタは、高純度化され、酸素欠損が修復された酸化物半導体を用いたトランジスタであり、電気特性の変動が抑制され、オフ電流が十分に低減されている。このようなトランジスタを用いることにより、いわゆるＤＲＡＭとして認識されている図２１（Ａ）に示す半導体装置を実質的な不揮発性メモリとして使用することが可能になる。
【０３２３】
図２１（Ｂ）には、いわゆるＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図２１（Ｂ）に示すメモリセルアレイ１１４０は、複数のメモリセル１１５０がマトリクス状に配列された構成とすることができる。また、メモリセルアレイ１１４０は、第１の配線（ワード線ＷＬ）、第２の配線（ビット線ＢＬ）及び第３の配線（反転ビット線ＢＬＢ）、電源電位線ＶＤＤ、及び接地電位線ＶＳＳを有する。
【０３２４】
メモリセル１１５０は、第１のトランジスタ１１５１、第２のトランジスタ１１５２、第３のトランジスタ１１５３、第４のトランジスタ１１５４、第５のトランジスタ１１５５、及び第６のトランジスタ１１５６を有している。第１のトランジスタ１１５１と第２のトランジスタ１１５２は、選択トランジスタとして機能する。また、第３のトランジスタ１１５３と第４のトランジスタ１１５４のうち、一方はｎチャネル型トランジスタ（ここでは、第４のトランジスタ１１５４）であり、他方はｐチャネル型トランジスタ（ここでは、第３のトランジスタ１１５３）である。つまり、第３のトランジスタ１１５３と第４のトランジスタ１１５４によってＣＭＯＳ回路が構成されている。同様に、第５のトランジスタ１１５５と第６のトランジスタ１１５６によってＣＭＯＳ回路が構成されている。
【０３２５】
第１のトランジスタ１１５１、第２のトランジスタ１１５２、第４のトランジスタ１１５４、第６のトランジスタ１１５６は、ｎチャネル型のトランジスタであり、先の実施の形態において示したトランジスタを適用することができる。第３のトランジスタ１１５３と第５のトランジスタ１１５５は、ｐチャネル型のトランジスタであり、酸化物半導体以外の材料（例えば、単結晶シリコンなど）をチャネル形成領域に用いる。
【０３２６】
そして、先の実施の形態のいずれかで説明したトランジスタは、オン電流及び電界効果移動度が高いことから高速動作、高速応答が可能な半導体装置を作製することができる。
【０３２７】
以上より、先の実施の形態で説明したいずれかのトランジスタを用いることで高性能な半導体装置を提供することができる。
【０３２８】
本実施の形態に示す構成、方法などは、他の実施の形態又は実施例に示す構成、方法などと適宜組み合わせて用いることができる。
【０３２９】
（実施の形態１３）
先の実施の形態のいずれかで説明したトランジスタを少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）を構成することができる。
【０３３０】
図２２（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図２２（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ  Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース（ＲＯＭ  Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭ  Ｉ／Ｆ１１８９は、別チップに設けても良い。勿論、図２２（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０３３１】
Ｂｕｓ  Ｉ／Ｆ１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０３３２】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０３３３】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【０３３４】
図２２（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジスタ１１９６の記憶素子には、先の実施の形態に記載されている記憶素子を用いることができる。
【０３３５】
図２２（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有する記憶素子において、論理（値）を反転させる論理素子によるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。論理（値）を反転させる論理素子によるデータの保持が選択されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。
【０３３６】
電源停止に関しては、図２２（Ｂ）又は図２２（Ｃ）に示すように、記憶素子群と、電源電位Ｖｄｄ又は電源電位Ｖｓｓの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図２２（Ｂ）及び図２２（Ｃ）の回路の説明を行う。
【０３３７】
図２２（Ｂ）及び図２２（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチング素子に、酸化物半導体をチャネル形成領域に用いたトランジスタを含む記憶回路の構成の一例を示す。
【０３３８】
図２２（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数有する記憶素子群１１４３とを有している。具体的に、各記憶素子１１４２には、先の実施の形態に記載されている記憶素子を用いることができる。記憶素子群１１４３が有する各記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位Ｖｄｄが供給されている。さらに、記憶素子群１１４３が有する各記憶素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位Ｖｓｓの電位が与えられている。
【０３３９】
図２２（Ｂ）では、スイッチング素子１１４１として、酸化物半導体をチャネル形成領域に有するトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号ＳｉｇＡによりスイッチングが制御される。
【０３４０】
なお、図２２（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していても良い。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。
【０３４１】
また、図２２（Ｂ）では、スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ハイレベルの電源電位Ｖｄｄの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位Ｖｓｓの供給が制御されていても良い。
【０３４２】
また、図２２（Ｃ）には、記憶素子群１１４３が有する各記憶素子１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位Ｖｓｓが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ローレベルの電源電位Ｖｓｓの供給を制御することができる。
【０３４３】
記憶素子群と、電源電位Ｖｄｄ又は電源電位Ｖｓｓの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
【０３４４】
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）等のＬＳＩにも応用可能である。
【０３４５】
本実施の形態に示す構成、方法などは、他の実施の形態又は実施例に示す構成、方法などと適宜組み合わせて用いることができる。
【０３４６】
（実施の形態１４）
本実施の形態では、先の実施の形態で説明したトランジスタ、半導体記憶装置及びＣＰＵの一以上を含む電子機器の例について説明する。
【０３４７】
図２３（Ａ）は携帯型情報端末である。図２３（Ａ）に示す携帯型情報端末は、筐体９３００と、ボタン９３０１と、マイクロフォン９３０２と、表示部９３０３と、スピーカー９３０４と、カメラ９３０５と、を具備し、携帯型電話機としての機能を有する。
【０３４８】
図２３（Ｂ）は、ディスプレイである。図２３（Ｂ）に示すディスプレイは、筐体９３１０と、表示部９３１１と、を具備する。
【０３４９】
図２３（Ｃ）は、デジタルスチルカメラである。図２３（Ｃ）に示すデジタルスチルカメラは、筐体９３２０と、ボタン９３２１と、マイクロフォン９３２２と、表示部９３２３と、を具備する。
【０３５０】
図２３（Ｄ）は２つ折り可能な携帯情報端末である。図２３（Ｄ）に示す２つ折り可能な携帯情報端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、留め具９６３３、操作スイッチ９６３８、を有する。
【０３５１】
表示部９６３１ａ又は／及び表示部９６３１ｂは、一部又は全部をタッチパネルとすることができ、表示された操作キーに触れることでデータ入力などを行うことができる。
【０３５２】
本発明の一態様を用いることで、電子機器の性能を高めることができる。
【０３５３】
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及び実施例に示す構成及び方法などと適宜組み合わせて用いることができる。
【実施例１】
【０３５４】
本実施例では、本発明の一態様であるトランジスタの電気特性について説明する。
【０３５５】
始めに、評価したトランジスタの作製方法について図２、図５、図１１乃至図１４を参照して説明する。
【０３５６】
基板１０１上に下地絶縁膜１０３を形成した（図示せず）。基板１０１はＣｚｏｃｈｒａｌｓｋｉ法で作製され、ボロンが注入されたＰ型のシリコン基板（面方位（１００）、抵抗率８〜１２Ωｃｍ）を用いた。下地絶縁膜１０３はプラズマＣＶＤ法を用いて酸化窒化シリコン膜を３００ｎｍ形成した。なお、当該プラズマＣＶＤ法の条件を以下に記す。平行平板電極を有するプラズマＣＶＤ装置の処理室に導入したガスはＳｉＨ４を４ｓｃｃｍ、Ｎ２Ｏを８００ｓｃｃｍとした。基板１０１が４００℃に保持されるように上部電極の温度を４００℃、下部電極の温度を４６５℃に保持した。上部電極と下部電極の間（ギャップ）は１５ｍｍとした。処理室内の圧力を４０Ｐａに調節した。２７ＭＨｚのＲＦ電源を用いて５０Ｗの電力を加えた。
【０３５７】
次に、形成した下地絶縁膜１０３にＣＭＰ処理を行い、表面の平坦化処理を行った。当該ＣＭＰ処理は狙い研磨量を２０ｎｍとして行った。当該条件を以下に記す。ＣＭＰ研磨パッドとしてＴＲ６８ＦＺ／８Ｋ６Ｘ／Ｔ１３（東レ株式会社製）を用い、スラリーとしてはＮＰ８０２０（ニッタ・ハース株式会社製）の原液（シリカ粒径６０ｎｍ〜８０ｎｍ）を用い、研磨時間２分、研磨圧０．０１ＭＰａ、基板１０１を固定している側のスピンドル回転数は６０ｒｐｍ、研磨布が固定されているテーブル回転数は５６ｒｐｍとした。なお、ＣＭＰ処理を行った後に基板１０１をオゾン水で洗浄した。
【０３５８】
次に、４５０℃の真空雰囲気下で１時間の熱処理を行い、表面を平坦化した下地絶縁膜１０３に含まれる水素を除去した。
【０３５９】
次に、水素を除去した下地絶縁膜１０３に酸素イオンをイオンインプランテーション法で注入した。当該イオンインプランテーション法の条件としては、酸素イオンのドーズ量は２．０×１０１６ｃｍ−２とし、加速電圧を６０ｋＶとした。なお、当該工程を行うことで、下地絶縁膜１０３を実施の形態７で説明したように、化学量論的組成より多くの酸素を含む絶縁膜を形成した。
【０３６０】
Ｉｎ−Ｇａ−Ｚｎ系酸化物を用いて酸素イオンが注入された下地絶縁膜１０３上に酸化物半導体膜１５４をスパッタリング法で２０ｎｍ形成した（図５（Ａ）参照）。当該スパッタリング法の条件を以下に記す。スパッタリングターゲットはＩｎ：Ｇａ：Ｚｎ＝３：１：２（原子数比）のターゲットを用い、スパッタリング装置の処理室に導入するスパッタリングガスはアルゴンを３０ｓｃｃｍ、酸素を１５ｓｃｃｍとした。基板１０１を２００℃に加熱保持した。スパッタリングターゲットと基板間を６０ｍｍとした。処理室内の圧力を０．４Ｐａに調節した。ＤＣ電源を用いて０．５ｋＷの電力を加えた。
【０３６１】
次に、酸化物半導体膜１５４に酸素イオンをイオンインプランテーション法で注入した。当該イオンインプランテーション法の条件としては、酸素イオンのドーズ量は１．０×１０１６ｃｍ−２とし、加速電圧を５ｋＶとした。なお、当該工程を行うことで、化学量論的組成より多くの酸素を含む酸化物半導体膜を形成した。
【０３６２】
酸素イオンを注入した酸化物半導体膜１５４にフォトリソグラフィ工程及びエッチング工程を行って、酸化物半導体膜１０５を形成した（図５（Ｂ）参照）。なお、当該エッチング工程の条件を以下に記す。ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）装置を用いて行った。ＩＣＰ装置の処理室に導入するエッチングガスは三塩化ホウ素を流量６０ｓｃｃｍ、塩素を流量２０ｓｃｃｍとした。処理室内の圧力を１．９Ｐａに調節した。ＩＣＰパワーは４５０Ｗ、バイアスパワーは１００Ｗとした。
【０３６３】
酸化物半導体膜１０５上に絶縁膜１５６を形成した（図２参照）。絶縁膜１５６はマイクロ波を用いたプラズマＣＶＤ法で酸化窒化シリコン膜を１０ｎｍ形成した。なお、当該マイクロ波を用いたプラズマＣＶＤ法の条件を以下に記す。マイクロ波プラズマＣＶＤ装置の処理室で発生させるプラズマを安定させるために、始めに、当該処理室にＳｉＨ４を１０ｓｃｃｍ、Ｎ２Ｏを３００ｓｃｃｍ、Ａｒを２５００ｓｃｃｍ導入し、処理室内の圧力を２０Ｐａに調節し、基板１０１と電極間を１６０ｍｍとし、基板１０１を３２５℃に保持し、２．４５ＧＨｚマイクロ波電源を用いて５ｋＷの電力を加えた。発生したプラズマが安定した後、当該処理室に導入するＳｉＨ４を３０ｓｃｃｍに、Ｎ２Ｏを１５００ｓｃｃｍ、Ａｒを２５００ｓｃｃｍに流量を増大して酸化窒化シリコン膜を形成した。この後、形成した酸化窒化シリコン膜に含まれる欠陥を酸素で終端させるために、ＳｉＨ４の導入を停止し、Ｎ２Ｏを１０００ｓｃｃｍ、Ａｒを２５００ｓｃｃｍに変化させて、処理室内の圧力を２０Ｐａに調節し、基板１０１と電極間を１６０ｍｍにし、基板１０１を３２５℃に保持し、２．４５ＧＨｚマイクロ波電源を用いて５ｋＷの電力を加えて、プラズマ処理を行った。
【０３６４】
絶縁膜１５６上に導電膜１５７をスパッタリング法で形成した（図５（Ｃ）参照）。ここでは導電膜１５７として、窒化タンタル膜３０ｎｍ上にタングステン膜２００ｎｍを形成した。当該スパッタリング法の条件を以下に記す。始めに窒化タンタル膜を形成するための条件を記す。タンタルのスパッタリングターゲットを用い、スパッタリング装置の処理室に導入するスパッタリングガスはアルゴンを５０ｓｃｃｍ、窒素を１０ｓｃｃｍとした。基板１０１を室温に保持した。スパッタリングターゲットと基板間を６０ｍｍとした。処理室内の圧力を０．６Ｐａに調節した。ＤＣ電源を用いて１ｋＷの電力を加えた。次にタングステン膜を形成するための条件を記す。タングステンのスパッタリングターゲットを用い、スパッタリング装置の処理室に導入するスパッタリングガスはアルゴンを１００ｓｃｃｍ、とした。基板１０１を２００℃に保持した。スパッタリングターゲットと基板間を６０ｍｍとした。処理室内の圧力を２．０Ｐａに調節した。ＤＣ電源を用いて４ｋＷの電力を加えた。
【０３６５】
導電膜１５７にフォトリソグラフィ工程及びエッチング工程を行ってゲート電極１１７を形成した（図１２（Ａ）参照）。ここでは、ゲート電極１１７を形成するために導電膜１５７上に形成したレジストマスクをスリミングし、スリミングしたレジストマスクを用いて導電膜１５７を加工した。スリミングの条件及び当該エッチング工程の条件を以下に記す。スリミングはＩＣＰ装置を用いて行った。ＩＣＰ装置の処理室に導入するエッチングガスは酸素を流量１００ｓｃｃｍとした。処理室内の圧力を３．０Ｐａに調節した。ソースパワーは２０００Ｗとした。導電膜１５７をゲート電極１１７に加工するエッチング工程はＩＣＰ装置を用いて、２つの条件を用いて行った。１つ目の条件について、ＩＣＰ装置の処理室に導入するエッチングガスは塩素を流量４５ｓｃｃｍとし、四フッ化炭素を５５ｓｃｃｍとし、酸素を５５ｓｃｃｍとした。基板１０１の温度は４０℃に保持した。処理室内の圧力を０．６７Ｐａに調節した。ソースパワーは３０００Ｗ、バイアスパワーは１１０Ｗとした。２つ目の条件について、ＩＣＰ装置の処理室に導入するエッチングガスは塩素を流量１００ｓｃｃｍとした。基板１０１の温度は４０℃に保持した。処理室内の圧力を０．６７Ｐａに調節した。ＩＣＰパワーは２０００Ｗ、バイアスパワーは５０Ｗとした。
【０３６６】
絶縁膜１５６及びゲート電極１１７上に第１の絶縁膜を形成した。当該第１の絶縁膜はマイクロ波を用いたプラズマＣＶＤ法で酸化窒化シリコン膜を４０ｎｍ形成した。なお、当該マイクロ波を用いたプラズマＣＶＤ法の条件を以下に記す。当該第１の絶縁膜は、始めに、マイクロ波プラズマＣＶＤ装置の処理室に３０００ｓｃｃｍのアルゴン、２５００ｓｃｃｍのＮ２Ｏを導入し、処理室内の圧力を３０Ｐａに調節し、基板１０１と電極間を１６０ｍｍとし、基板１０１を３２５℃に保持し、２．４５ＧＨｚマイクロ波電源を用いて５ｋＷの電力を加えてプラズマを発生させた。その後、当該処理室にＳｉＨ４を２５０ｓｃｃｍ、Ｎ２Ｏを２５００ｓｃｃｍ、Ａｒを２５００ｓｃｃｍ導入し、処理室内の圧力を３０Ｐａに調整し、基板１０１と電極間を１６０ｍｍとし、基板１０１を３２５℃に保持し、２．４５ＧＨｚマイクロ波電源を用いて５ｋＷの電力を加えて酸化窒化シリコン膜を形成した。
【０３６７】
第１の絶縁膜を形成した後、リンイオンを酸化物半導体膜１０５にマイクロ波を用いたプラズマＣＶＤ法で形成した第１の絶縁膜を通過させて注入した。リンイオンはゲート電極１１７をマスクとしたイオンインプランテーション法で注入した。当該イオンインプランテーション法の条件としては、リンイオンのドーズ量は２．５×１０１５ｃｍ−２とし、加速電圧を６０ｋＶとした。なお、当該工程を行うことで、第１の領域１２２及び一対の第２の領域１２８ａ、１２８ｂをセルフアラインに形成した。
【０３６８】
マイクロ波を用いたプラズマＣＶＤ法で形成した第１の絶縁膜上に第２の絶縁膜を形成した。当該第２の絶縁膜は、プラズマＣＶＤ法で酸化窒化シリコン膜を４０ｎｍ形成した。当該プラズマＣＶＤ法の条件を以下に記す。平行平板電極を有するプラズマＣＶＤ装置の処理室に導入したガスはＳｉＨ４を１ｓｃｃｍ、Ｎ２Ｏを８００ｓｃｃｍとした。基板１０１が４００℃に保持されるように上部電極の温度を４００℃、下部電極の温度を４６５℃に保持した。上部電極と下部電極の間（ギャップ）は２８ｍｍとした。処理室内の圧力を４０Ｐａに調節した。６０ＭＨｚのＲＦ電源を用いて１５０Ｗの電力を加えた。なお、本実施例では、マイクロ波を用いたプラズマＣＶＤ法で形成した第１の絶縁膜と、当該プラズマＣＶＤ法で形成した第２の絶縁膜と、を含めて絶縁膜１６１とする（図１２（Ｂ）参照）。
【０３６９】
絶縁膜１６１を異方性エッチングで加工し、サイドウォール絶縁膜１１９を形成し（図１２（Ｃ）参照）、絶縁膜１５６を異方性エッチングで加工し、ゲート絶縁膜１１３を形成した（図１２（Ｄ）参照）。当該異方性エッチングの条件を以下に記す。当該異方性エッチングはＩＣＰ装置を用いて行った。ＩＣＰ装置の処理室に導入するエッチングガスは三フッ化メタンを流量３０ｓｃｃｍとし、ヘリウムを１２０ｓｃｃｍとし、基板１０１の温度は−１０℃に保持した。処理室内の圧力を２．０Ｐａに調節した。ソースパワーは３０００Ｗ、バイアスパワーは２００Ｗとした。なお、絶縁膜１６１及び絶縁膜１５６ともに同じエッチング条件で加工した。
【０３７０】
下地絶縁膜１０３、一対の第２の領域１２８ａ、１２８ｂ、ゲート絶縁膜１１３、ゲート電極１１７、及びサイドウォール絶縁膜１１９上に導電膜１７９をスパッタリング法で形成した（図１３（Ａ）参照）。ここでは導電膜１７９としてタングステン膜３０ｎｍを形成した。当該スパッタリング法の条件を以下に記す。タングステンのスパッタリングターゲットを用い、スパッタリング装置の処理室に導入するスパッタリングガスはアルゴンを８０ｓｃｃｍとした。基板１０１を室温に保持した。スパッタリングターゲットと基板間を６０ｍｍとした。処理室内の圧力を０．８Ｐａに調節した。ＤＣ電源を用いて１ｋＷの電力を加えた。
【０３７１】
なお、本実施例では導電膜１７９にフォトリソグラフィ工程及びエッチング工程を行い、一部の領域において導電膜１７９を３０ｎｍ除去した。当該エッチング工程の条件を以下に記す。当該エッチング工程はＩＣＰ装置を用いて行った。ＩＣＰ装置の処理室に導入するエッチングガスは四フッ化炭素を流量５５ｓｃｃｍとし、塩素を４５ｓｃｃｍとし、酸素を５５ｓｃｃｍとし、基板１０１の温度は４０℃に保持した。処理室内の圧力を０．６７Ｐａに調節した。ソースパワーは３０００Ｗ、バイアスパワーは１１０Ｗとした。
【０３７２】
導電膜１７９上に保護絶縁膜１２１をスパッタリング法で形成した（図１３（Ｂ）参照）。ここでは保護絶縁膜１２１として酸化アルミニウム膜を７０ｎｍ形成した。当該スパッタリング法の条件を以下に記す。アルミニウムのスパッタリングターゲットを用い、スパッタリング装置の処理室に導入するスパッタリングガスはアルゴンを２５ｓｃｃｍとし、酸素を２５ｓｃｃｍとした。基板１０１を２５０℃に保持した。スパッタリングターゲットと基板間を６０ｍｍとした。処理室内の圧力を０．４Ｐａに調節した。ＲＦ電源を用いて２．５ｋＷの電力を加えた。
【０３７３】
保護絶縁膜１２１上に層間絶縁膜１２３をプラズマＣＶＤ法で形成した（図１３（Ｃ）参照）。ここでは層間絶縁膜１２３として酸化窒化シリコン膜を４６０ｎｍ形成した。当該プラズマＣＶＤ法の条件を以下に記す。平行平板電極を有するプラズマＣＶＤ装置の処理室に導入したガスはＳｉＨ４を５ｓｃｃｍ、Ｎ２Ｏを１０００ｓｃｃｍとした。基板１０１を３２５℃に保持した。上部電極と下部電極の間（ギャップ）は２０ｍｍとした。処理室内の圧力を１３３．３Ｐａに調節した。１３．５６ＭＨｚのＲＦ電源を用いて３５Ｗの電力を加えた。
【０３７４】
導電膜１７９、保護絶縁膜１２１及び層間絶縁膜１２３にＣＭＰ処理を行い、ソース電極１２７ａ及びドレイン電極１２７ｂの形成、並びに保護絶縁膜１２１表面及び層間絶縁膜１２３表面の平坦化処理を行った（図１４（Ａ）参照）。当該ＣＭＰ処理は、下地絶縁膜１０３に行ったＣＭＰ処理と同じＣＭＰ研磨パッドを用いて２つの条件で行った。１つ目の条件は、スラリーとしてＮＰ８０２０の原液を用い、研磨時間１．５分、研磨圧０．０８ＭＰａ、基板１０１を固定している側のスピンドル回転数は５１ｒｐｍ、研磨布が固定されているテーブル回転数は５０ｒｐｍとした。２つ目の条件はスラリーとしてＳＳＷ２０００（Ｃａｂｏｔ社製）１０００ｍｌに過酸化水素水を１３５ｍｌ添加し、さらに純水で２倍希釈した薬液を用い、研磨時間０．２分、研磨圧０．０１ＭＰａ、基板１０１を固定している側のスピンドル回転数は３９ｒｐｍ、研磨布が固定されているテーブル回転数は３５ｒｐｍとした。なお、当該ＣＭＰ処理を行った後に基板１０１をオゾン水で洗浄した。
【０３７５】
平坦化した保護絶縁膜１２１、平坦化した層間絶縁膜１２３、サイドウォール絶縁膜１１９、及びゲート電極１１７上に層間絶縁膜１２４をプラズマＣＶＤ法で形成した（図１４（Ｂ）参照）。ここでは層間絶縁膜１２４として酸化窒化シリコン膜を４００ｎｍ形成した。当該プラズマＣＶＤ法の条件を以下に記す。平行平板電極を有するプラズマＣＶＤ装置の処理室に導入したガスはＳｉＨ４を５ｓｃｃｍ、Ｎ２Ｏを１０００ｓｃｃｍとした。基板１０１を３２５℃に保持した。上部電極と下部電極の間（ギャップ）は２０ｍｍとした。処理室内の圧力を１３３．３Ｐａに調節した。１３．５６ＭＨｚのＲＦ電源を用いて３５Ｗの電力を加えた。
【０３７６】
ここまでの工程で得られた構成に４００℃、酸素雰囲気下の熱処理を１時間行った。
【０３７７】
層間絶縁膜１２４にフォトリソグラフィ工程及びエッチング工程を行い、ソース電極１２７ａ及びドレイン電極１２７ｂに達する開口１２５ａ、開口１２５ｂを形成した（図１４（Ｃ）参照）。以下に当該エッチング工程の条件を記す。当該エッチング工程はＩＣＰ装置を用いて行った。ＩＣＰ装置の処理室に導入するエッチングガスは三フッ化メタンを流量５０ｓｃｃｍ及びヘリウムを１００ｓｃｃｍとする条件と、三フッ化メタンを流量７．５ｓｃｃｍ及びヘリウムを１４２．５ｓｃｃｍとする条件を用いた。なお、この２つの条件において、処理室内の圧力は０．６７Ｐａ、ＩＣＰパワーは４７５Ｗ、バイアスパワーは３００Ｗと一定にした。
【０３７８】
開口１２５ａ、開口１２５ｂにソース配線３２７ａ及びドレイン配線３２７ｂを形成した（図１１（Ｂ）参照）。ソース配線３２７ａ及びドレイン配線３２７ｂは、チタン膜５０ｎｍ上にアルミニウム膜１００ｎｍ、アルミニウム膜上にチタン膜が５０ｎｍ積層された導電膜をスパッタリング法で形成し、当該導電膜にフォトリソグラフィ工程及びエッチング工程を行って形成した。
【０３７９】
上記導電膜において、アルミニウム膜はアルミニウムをスパッタリングターゲットに用い、スパッタリング装置の処理室に導入するスパッタリングガスはアルゴンを２０ｓｃｃｍとした。基板１０１を室温に保持した。スパッタリングターゲットと基板間を４００ｍｍとした。処理室内の圧力を０．１Ｐａに調節した。ＤＣ電源を用いて１２ｋＷの電力を加えた。アルミニウム膜を挟むチタン膜はチタンをスパッタリングターゲットに用い、スパッタリング装置の処理室に導入するスパッタリングガスはアルゴンを５０ｓｃｃｍとした。基板１０１を室温に保持した。スパッタリングターゲットと基板間を６０ｍｍとした。処理室内の圧力を０．４Ｐａに調節した。ＤＣ電源を用いて１ｋＷの電力を加えた。
【０３８０】
ソース配線３２７ａ及びドレイン配線３２７ｂを形成するためのエッチング工程の条件を記す。当該エッチング工程はＩＣＰ装置を用いて行った。ＩＣＰ装置の処理室に導入するエッチングガスは三フッ化ホウ素を流量６０ｓｃｃｍとし、塩素を２０ｓｃｃｍとした。処理室内の圧力を１．９Ｐａに調節した。ＩＣＰパワーは４５０Ｗ、バイアスパワーは１００Ｗとした。
【０３８１】
以上の工程より作製したトランジスタを試料１とする。
【０３８２】
また、試料１の作製工程において、絶縁膜１６１を積層構造ではなく、プラズマＣＶＤ法で形成した４０ｎｍの酸化窒化シリコン膜の単層構造としたトランジスタを試料２とする。なお、試料２の当該酸化窒化シリコン膜は、試料１の作製工程において絶縁膜１６１を形成する際に用いたプラズマＣＶＤ法と同じ条件である。
【０３８３】
また、試料１の作製工程において、酸化物半導体膜１５４に酸素イオンをイオンインプランテーション法で注入する工程を省略したトランジスタを試料３とする。
【０３８４】
また、試料１乃至試料３の比較例として、試料１の作製工程において、ＶＨＦ帯の周波数を用いたプラズマＣＶＤ法で絶縁膜１５６及び絶縁膜１６１を形成した酸化窒化シリコン膜としたトランジスタを比較試料１とする。
【０３８５】
なお、比較試料１において、絶縁膜１５６及び絶縁膜１６１を形成するプラズマＣＶＤ法の条件を以下に記す。絶縁膜１５６として１０ｎｍの酸化窒化シリコン膜を形成した。平行平板電極を有するプラズマＣＶＤ装置の処理室に導入したガスはＳｉＨ４を１ｓｃｃｍ、Ｎ２Ｏを８００ｓｃｃｍとした。基板１０１が４００℃に保持されるように上部電極の温度を４００℃、下部電極の温度を４６５℃に保持した。上部電極と下部電極の間（ギャップ）は２８ｍｍとした。処理室内の圧力を４０Ｐａに調節した。６０ＭＨｚのＲＦ電源を用いて１５０Ｗの電力を加えた。絶縁膜１６１として４０ｎｍの酸化窒化シリコン膜を絶縁膜１５６と同じ条件で形成した。
【０３８６】
図２４乃至図２６に、本実施例で作製した試料１乃至試料３、及び比較試料１のトランジスタの電気特性の測定結果を示す。なお、試料１乃至試料３、及び比較試料１それぞれにおいて、６個のトランジスタの電気特性を測定した。横軸はゲート電圧（Ｖｇ）、左縦軸はドレイン電流（Ｉｄ）、右縦軸は電界効果移動度（μＦＥ）を示す。実線は、ドレイン電圧（Ｖｄ）が０．１Ｖ及び１ＶのＩｄ−Ｖｇ曲線であり、破線はドレイン電圧（Ｖｄ）が０．１Ｖのときの電界効果移動度である。また、図２４（Ａ）は、試料１のトランジスタの電気特性の測定結果を示し、図２４（Ｂ）は、試料２のトランジスタの電気特性を示し、図２５は、試料３のトランジスタの電気特性の測定結果を示し、図２６は、比較試料１のトランジスタの電気特性の測定結果を示す。
【０３８７】
ここでは、試料１、試料２及び比較試料１のトランジスタのゲート電極１１７の幅（チャネル長）を０．３μｍ、ソース電極１２７ａ及びドレイン電極１２７ｂの対向幅（チャネル幅）を１０μｍとした。また、試料３のトランジスタのゲート電極１１７の幅（チャネル長）を０．１μｍ、ソース電極１２７ａ及びドレイン電極１２７ｂの対向幅（チャネル幅）を１０μｍとした。また、試料１乃至試料３の各トランジスタのゲート絶縁膜１１３の厚さを１０ｎｍ、誘電率を４とし、比較試料１の各トランジスタのゲート絶縁膜１１３の厚さを１０ｎｍ、誘電率を４．１とし、ドレイン電圧が０．１Ｖのときの電界効果移動度を計算した。
【０３８８】
図２６と比較して、図２４及び図２５に示す試料１乃至試料３のトランジスタのＩｄ−Ｖｇ曲線は、ばらつきが少ない（換言すると、６個のトランジスタそれぞれのＩｄ−Ｖｇ曲線が重なっている）ことが分かる。また、しきい値電圧がプラスシフトしていることがわかる。また、図２４（Ａ）と比較して、図２４（Ｂ）に示すトランジスタのＩｄ−Ｖｇ曲線のばらつきがさらに少ないことがわかる。
【０３８９】
以上のことから、少なくとも、マイクロ波プラズマＣＶＤ法を用いてゲート絶縁膜を形成することで、トランジスタのばらつきを低減できると共に、しきい値電圧をプラスシフトさせることができる。
【実施例２】
【０３９０】
本実施例では、本発明の一態様であるトランジスタの電気特性について説明する。
【０３９１】
評価したトランジスタの作製方法について説明する。本実施例で作製したトランジスタは、実施例１で記載した試料１の作製方法において、絶縁膜１６１を積層構造ではなくマイクロ波を用いたプラズマＣＶＤ法で形成した単層構造の酸化窒化シリコン膜とした、トランジスタである。以下に当該マイクロ波を用いたプラズマＣＶＤ法の条件を記す。絶縁膜１６１は、始めに、マイクロ波プラズマＣＶＤ装置の処理室に３０００ｓｃｃｍのアルゴン、２５００ｓｃｃｍのＮ２Ｏを導入し、処理室内の圧力を３０Ｐａに調節し、基板１０１と電極間を１６０ｍｍとし、基板１０１を３２５℃に保持し、２．４５ＧＨｚマイクロ波電源を用いて５ｋＷの電力を加えてプラズマを発生させた。その後、当該処理室にＳｉＨ４を２５０ｓｃｃｍ、Ｎ２Ｏを２５００ｓｃｃｍ、Ａｒを２５００ｓｃｃｍ導入し、処理室内の圧力を３０Ｐａに調整し、基板１０１と電極間を１６０ｍｍとし、基板１０１を３２５℃に保持し、２．４５ＧＨｚマイクロ波電源を用いて５ｋＷの電力を加えて、厚さ４０ｎｍの酸化窒化シリコン膜を形成した。
【０３９２】
上記によって作製したトランジスタを試料４とする。また、試料４に対する比較例としては実施例１で記載した比較試料１とする。
【０３９３】
図２７に、本実施例で作製した試料４のトランジスタの電気特性の測定結果を示す。なお、図２７には、試料４において、６個のトランジスタの電気特性を測定した。横軸はゲート電圧（Ｖｇ）、左縦軸はドレイン電流（Ｉｄ）、右縦軸は電界効果移動度（μＦＥ）を示す。実線は、ドレイン電圧（Ｖｄ）が０．１Ｖ及び１ＶのＩｄ−Ｖｇ曲線であり、破線はドレイン電圧（Ｖｄ）が０．１Ｖのときの電界効果移動度である。なお、比較試料１のトランジスタの電気特性の測定結果は、図２６に示している。
【０３９４】
本実施例では、各トランジスタのゲート電極の幅（チャネル長）、ソース電極１２７ａ及びドレイン電極１２７ｂの対向幅（チャネル幅）、ゲート絶縁膜の厚さ、及び誘電率は、実施例１に記載した通りである。
【０３９５】
図２６と比較して、図２７に示す試料４のトランジスタのＩｄ−Ｖｇ曲線は、ばらつきが少ないことがわかる。また、しきい値電圧がプラスシフトしていることがわかる。
【０３９６】
以上のことから、少なくとも、マイクロ波プラズマＣＶＤ法を用いてサイドウォール絶縁膜を形成することで、トランジスタのばらつきを低減できると共に、しきい値電圧をプラスシフトさせることができる。
【実施例３】
【０３９７】
次に、試料１のオフ電流の測定方法及びその結果について、図２８乃至図３１を用いて説明する。
【０３９８】
＜測定系＞
図２８に示す測定系は、容量素子４００、トランジスタ４０１、トランジスタ４０２、トランジスタ４０３、及びトランジスタ４０４を有する。ここで、トランジスタ４０３は電荷注入用のトランジスタであり、トランジスタ４０４はリーク電流の評価用のトランジスタである。トランジスタ４０１及びトランジスタ４０２で出力回路４０６を構成する。また、トランジスタ４０３のソース端子（又はドレイン端子）と、トランジスタ４０４のドレイン端子（又はソース端子）と、容量素子４００の第１端子と、トランジスタ４０１のゲート端子との接続部をノードＡとする。
【０３９９】
電荷注入用のトランジスタと、評価用のトランジスタとを別々に設けることにより、電荷注入の際に、評価用のトランジスタを常にオフ状態に保つことが可能である。電荷注入用のトランジスタを設けない場合には、電荷注入の際に、評価用トランジスタを一度オン状態にする必要があるが、オン状態からオフ状態の定常状態に到るまでに時間を要するような素子では、測定に時間を要してしまう。また、評価用トランジスタを一度オン状態とする必要がないため、チャネル形成領域の電荷の一部がノードＡに流れ込むことによるノードＡの電位変動の影響もない。
【０４００】
また、評価用トランジスタのチャネル幅Ｗを、電荷注入用トランジスタのチャネル幅Ｗよりも大きくすることが好ましい。評価用トランジスタのチャネル幅Ｗを、電荷注入用のトランジスタのチャネル幅Ｗよりも大きくすることにより、評価用トランジスタのリーク電流以外のリーク電流成分を相対的に小さくすることができる。その結果、評価用トランジスタのリーク電流を高い精度で測定することができる。
【０４０１】
図２８に示す測定系は、トランジスタ４０３のソース端子（又はドレイン端子）と、トランジスタ４０４のドレイン端子（又はソース端子）と、容量素子４００の第１端子とは、トランジスタ４０１のゲート端子に接続されている。また、容量素子４００の第２端子と、トランジスタ４０４のソース端子（又はドレイン端子）とは、接続されている。また、トランジスタ４０１のドレイン端子（又はソース端子）は電源に接続されており、トランジスタ４０２のソース端子（又はドレイン端子）は電源に接続されおり、トランジスタ４０３のドレイン端子（又はソース端子）は電源に接続されている。
【０４０２】
また、図２８に示す測定系は、トランジスタ４０３のドレイン端子（又はソース端子）には、電源から電位Ｖ３が与えられ、トランジスタ４０４のソース端子（又はドレイン端子）には、電源から電位Ｖ４が与えられる。また、トランジスタ４０１のドレイン端子（又はソース端子）には、電源から電位Ｖ１が与えられ、トランジスタ４０２のソース端子（又はドレイン端子）には、電源から電位Ｖ２が与えられる。また、トランジスタ４０１のソース端子（又はドレイン端子）及びトランジスタ４０２のドレイン端子（又はソース端子）が接続された、出力回路４０６の出力端子に相当する端子から、出力電位Ｖｏｕｔが出力される。
【０４０３】
上記において、トランジスタ４０２のゲート端子には、出力回路４０６の調整を行う電位Ｖｅｘｔ＿ａが供給され、トランジスタ４０３のゲート端子には、トランジスタ４０３のオン状態とオフ状態を制御する電位Ｖｅｘｔ＿ｃが供給され、トランジスタ４０４のゲート端子には、評価用トランジスタの状態を制御する電位Ｖｅｘｔ＿ｂが供給される。
【０４０４】
なお、図２８において、容量素子４００を設けずともよい。この場合、ノードＡは、トランジスタ４０１のゲート端子と、トランジスタ４０３のソース端子（又はドレイン端子）と、トランジスタ４０４のドレイン端子（又はソース端子）との接続部となる。
【０４０５】
＜電流測定方法＞
次に、上記の測定系を用いた電流測定方法の一例について図２９を参照して説明する。
【０４０６】
まず、オフ電流を測定するために電位差を付与する書込み期間の概略について、図２９（Ａ）を用いて説明する。
【０４０７】
書込み期間においては、トランジスタ４０３のドレイン端子（又はソース端子）に電位Ｖ３を入力した後、トランジスタ４０３のゲート端子に、トランジスタ４０３をオン状態とする電位Ｖｅｘｔ＿ｃを入力して、トランジスタ４０４のドレイン端子（又はソース端子）と接続されるノードＡに電位Ｖ３を与える。また、トランジスタ４０２をオン状態とする電位Ｖｅｘｔ＿ａを入力し、トランジスタ４０２をオン状態とする。また、トランジスタ４０４をオフ状態とする電位Ｖｅｘｔ＿ｂを入力し、トランジスタ４０４をオフ状態とする。
【０４０８】
ここでは、電位Ｖ３を高電位（Ｈ１）、電位Ｖｅｘｔ＿ｃを高電位（Ｈ２）とする。電位Ｖ１を高電位（Ｈ３）とする。電位Ｖｅｘｔ＿ａを低電位（Ｌ４）、電位Ｖ２を低電位（Ｌ５）、電位Ｖｅｘｔ＿ｂを低電位（Ｌ２）、電位Ｖ４をＶｓｓとする。
【０４０９】
その後、トランジスタ４０２をオフ状態とする電位Ｖｅｘｔ＿ａを入力して、トランジスタ４０２をオフ状態とする。また、電位Ｖ２を高電位（Ｈ４）、電位Ｖ１を低電位（Ｌ３）とする。ここで、電位Ｖ２は電位Ｖ１と同じ電位とする。次に、電位Ｖ３を低電位（Ｌ）とする。トランジスタ４０３のゲート端子に、トランジスタ４０３をオフ状態とする電位Ｖｅｘｔ＿ｃを入力して、トランジスタ４０３をオフ状態とする。
【０４１０】
ここでは、電位Ｖｅｘｔ＿ｃを低電位（Ｌ２）、電位Ｖｅｘｔ＿ａを高電位（Ｈ４）、電位Ｖ３を低電位（Ｌ１）、電位Ｖ１を低電位（Ｌ３）、電位Ｖ２を高電位（Ｈ４）とする。電位Ｖｅｘｔ＿ｂを低電位（Ｌ２）、電位Ｖ４をＶｓｓとする。
【０４１１】
以上により、書込み期間が終了する。書込み期間が終了した状態では、トランジスタ４０４はオフ状態であるが、ノードＡとトランジスタ４０４のソース端子（ドレイン端子）との間に電位差が生じているため、トランジスタ４０４には電流が僅かに流れる。つまり、オフ電流（即ち、リーク電流）が発生する。
【０４１２】
次に、読出し期間となる。読出し期間中において、ノードＡが保持する電荷量の変化に起因して生じるノードＡの電位の変化量の測定を行う。ここでは、読出し期間の動作に関し、図２９（Ｂ）を用いて説明する。
【０４１３】
読出し期間が開始されると、時間の経過と共にノードＡに接続される容量に保持される電荷量が変動し、これに従ってノードＡの電位が変動する。これは、出力回路４０６の入力端子の電位が変動することを意味するから、時間の経過と共に、出力回路４０６の出力端子の電位も変動することになる。
【０４１４】
なお、読出し期間において、ノードＡの電位の変化量の測定期間ＭとノードＡの電荷の蓄積期間Ｓとを繰り返すことが好ましい。ノードＡの電位の変化量の測定とノードＡの電荷の蓄積とを繰り返し行うことにより、測定した電圧値が、定常状態における値であることを確認することができる。言い換えると、ノードＡを流れる電流ＩＡのうち、過渡電流（測定開始後から時間経過とともに減少していく電流成分）を除くことができる。その結果、より高い精度でリーク電流を測定することができる。
【０４１５】
あらかじめ、ノードＡの電位ＶＡと、出力電位Ｖｏｕｔの関係を求めておくことで、出力電位ＶｏｕｔからノードＡの電位ＶＡを求めることが可能である。一般に、ノードＡの電位ＶＡは、出力電位Ｖｏｕｔの関数として次式のように表すことができる。
【０４１６】
【数３】
2013219336.tif 000005
【０４１７】
また、ノードＡに接続される容量の電荷ＱＡは、ノードＡの電位ＶＡ、ノードＡに接続される容量ＣＡ、定数（ｃｏｎｓｔ）を用いて、次式のように表される。ここで、ノードＡに接続される容量ＣＡは、容量素子４００の容量と他の容量（出力回路４０６の入力容量など）の和である。
【０４１８】
【数４】
2013219336.tif 000006
【０４１９】
ノードＡの電流ＩＡは、ノードＡに流れ込む電荷（又はノードＡから流れ出る電荷）の時間微分であるから、ノードＡの電流ＩＡは次式のように表現される。
【０４２０】
【数５】
2013219336.tif 000007
【０４２１】
このように、ノードＡに接続される容量ＣＡと、出力回路４０６の出力電位Ｖｏｕｔと時間変化Δｔから、ノードＡの電流ＩＡを求めることができる。
【０４２２】
なお、電流ＩＡは、トランジスタ４０４を流れる電流Ｉｄｅｖと、他の電流成分Ｉｌｅａｋの和であるから、トランジスタ４０４を流れる電流Ｉｄｅｖを精度良く求めるには、トランジスタ４０４を流れる電流Ｉｄｅｖに対して他の電流成分Ｉｌｅａｋを十分に小さくした測定系を用いて測定を行うことが望ましい。また、電流成分Ｉｌｅａｋを見積もり、電流ＩＡから減ずることでトランジスタ４０４を流れる電流Ｉｄｅｖの精度を高めても良い。
【０４２３】
ここでは、測定期間Ｍにおいて、電位Ｖ２を低電位（Ｌ５）、電位Ｖｅｘｔ＿ａを低電位（Ｌ４）としてトランジスタ４０２をオン状態とする。但し、トランジスタ４０２をオン状態とするため、電位Ｖｅｘｔ＿ａの低電位（Ｌ４）は、電位Ｖ２の低電位（Ｌ５）より高い。また、電位Ｖ１を高電位（Ｈ３）とする。電位Ｖｅｘｔ＿ｃを低電位（Ｌ２）、電位Ｖ３を低電位（Ｌ１）とする。また、電位Ｖｅｘｔ＿ｂを低電位（Ｌ２）、電位Ｖ４をＶｓｓとする。
【０４２４】
また、蓄積期間Ｓにおいて、電位Ｖ２を高電位（Ｈ４）、電位Ｖｅｘｔ＿ａを高電位（Ｈ４）としてトランジスタ４０２をオフ状態とする。また、電位Ｖ１を低電位（Ｌ３）とする。但し、電位Ｖ１、電位Ｖ２、及び電位Ｖｅｘｔ＿ａは同電位である。電位Ｖｅｘｔ＿ｃを低電位（Ｌ２）、電位Ｖ３を低電位（Ｌ１）とする。また、電位Ｖｅｘｔ＿ｂを低電位（Ｌ２）、電位Ｖ４をＶｓｓとする。
【０４２５】
以上に示す方法により、トランジスタ４０４を流れる微小な電流を測定することができる。
【０４２６】
本実施例では、トランジスタ４０１、トランジスタ４０２はチャネル長Ｌ＝３μｍ、チャネル幅Ｗ＝１００μｍ、トランジスタ４０３はチャネル長Ｌ＝１０μｍ、チャネル幅Ｗ＝１０μｍ、トランジスタ４０４はチャネル長Ｌ＝０．３５μｍ、チャネル幅Ｗ＝１００００μｍである。なお、各トランジスタは、試料１と同様の作製条件により形成した。
【０４２７】
はじめに測定温度を１２５℃とし、トランジスタに流れる電流Ｉの算出に用いられるΔｔを１時間とし、Δｔごとに書込み期間を設けるサイクルを１０回繰り返した。次に、測定温度を８５℃とし、Δｔを６時間とし、Δｔごとに書込み期間を設けるサイクルを８回繰り返した。
【０４２８】
なお、本実施例では、書込み期間において、電位Ｖ３の高電位（Ｈ１）を２Ｖと電位Ｖ３の低電位（Ｌ１）を１Ｖとした。電位Ｖｅｘｔ＿ｃの高電位（Ｈ２）を５Ｖ、低電位（Ｌ２）を−３Ｖとした。電位Ｖ１の高電位（Ｈ３）を３Ｖ、低電位（Ｌ３）を１．５Ｖとした。電位Ｖｅｘｔ＿ａの高電位（Ｈ４）を１．５Ｖ、低電位（Ｌ４）を−１Ｖとした。電位Ｖ２の高電位（Ｈ４）を１．５Ｖ、低電位（Ｌ５）を−２Ｖとした。電位Ｖｅｘｔ＿ｂを−３Ｖとし、トランジスタ４０４をオフ状態とし、電位Ｖ４を１Ｖとした。ここでは、ノードＡに２Ｖを印加した。
【０４２９】
また、読み出し期間においては、１０秒の測定期間Ｍ、及び２９０秒の保持期間Ｓを１セットとし、測定温度が１２５℃のときは１２セット、測定温度が８５℃のときは７２セットの読出し動作を繰り返して、出力電位Ｖｏｕｔを測定した。
【０４３０】
なお、本実施例では、読み出し期間において、電位Ｖ１の高電位（Ｈ１）を５Ｖ、低電位（Ｌ１）を１．５Ｖとした。電位Ｖｅｘｔ＿ａの高電位（Ｈ４）を１．５Ｖ、低電位（Ｌ４）を−１Ｖとした。電位Ｖ２の高電位（Ｈ４）を１．５Ｖ、低電位（Ｌ５）を−２Ｖとした。電位Ｖ３の低電位（Ｌ２）を１Ｖとした。電位Ｖｅｘｔ＿ｃの低電位（Ｌ２）を−３Ｖとした。電位Ｖｅｘｔ＿ｂを−３Ｖとし、トランジスタ４０４をオフ状態とし、電位Ｖ４を１Ｖとした。
【０４３１】
図３０（Ａ）に、経過時間と、出力回路４０６の出力電位Ｖｏｕｔとの関係を示す。図３０（Ａ）より、時間の経過にしたがって、電位が変化している様子が確認できる。
【０４３２】
図３０（Ｂ）に、上記出力電位Ｖｏｕｔ測定によって算出されたリーク電流を示す。なお、図３０（Ｂ）は、経過時間と、ソース電極及びドレイン電極の間に流れるリーク電流との関係を表す図である。図３０（Ｂ）から、リーク電流は、測定温度が１２５℃の場合では２×１０−２０Ａ／μｍ（２０ｚＡ／μｍ（ゼプトアンペア：１ｚＡは１０−２１Ａ））未満、測定温度が８５℃の場合では３×１０−２２Ａ／μｍ（３００ｙＡ／μｍ（ヨクトアンペア：１ｙＡは１０−２４Ａ））未満であることが分かった。
【０４３３】
以上、本実施例により、高純度化され、酸素欠損が抑制された酸化物半導体を用いたトランジスタでは、オフ電流が十分に小さくなることが確認された。
【０４３４】
次に、図３０（Ｂ）に示すリーク電流のアレニウスプロットを図３１（Ａ）に示す。なお、図３１（Ａ）において、トランジスタのゲート絶縁膜は、マイクロ波ＣＶＤ法により形成された厚さ１０ｎｍの酸化窒化シリコン膜である。一方、図３１（Ｂ）に、周波数が１３．５６ＭＨｚのＣＶＤ法により形成された、厚さ２０ｎｍのゲート絶縁膜（酸化窒化シリコン膜）を有するトランジスタのアレニウスプロットを示す。縦軸は、リーク電流を示し、横軸は測定した絶対温度の逆数を示す。
【０４３５】
図３１（Ａ）に示す試料１と同様の作製条件で作製したトランジスタのリーク電流は、図３１（Ｂ）に示すトランジスタのリーク電流と同等である。即ち、マイクロ波ＣＶＤにより形成したゲート絶縁膜は緻密であるため、膜厚が薄くなっても、リーク電流が上昇しないことがわかる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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