(57)【要約】【課題】容量性パターンをパッケージ端に配置可能でかつＧＳＧプローブパターンを配置可能な高周波パッケージおよび高周波パッケージ用端子を提供する。【解決手段】導体ベースプレート２００と、導体ベースプレート２００上に配置され、半導体チップを内蔵するキャビティ１２と、導体ベースプレート２００上に配置され、キャビティ１２を取り囲む第１基板１００と、第１基板１００上、パッケージ入力端に配置された入力側容量性電極パターンＣ１と、パッケージ入力端とキャビティ１２との間に配置された第１ＧＳＧプローブパターンＧＳＧ１と、入力側容量性電極パターンＣ１と第１ＧＳＧプローブパターンＧＳＧ１を接続する入力側伝送線路２４ａとを備える高周波パッケージ１およびその高周波パッケージ用端子。【選択図】図１
2013062312.tif 000002
【特許請求の範囲】
【請求項１】
導体ベースプレートと、
前記導体ベースプレート上に配置され、半導体チップを内蔵するキャビティと、
前記導体ベースプレート上に配置され、前記キャビティを取り囲む第１基板と、
前記第１基板上のパッケージ入力端に配置された入力側容量性電極パターンと、
前記第１基板上のパッケージ出力端に配置された出力側容量性電極パターンと、
前記パッケージ入力端と前記キャビティとの間に配置された第１ＧＳＧプローブパターンと、
前記パッケージ出力端と前記キャビティとの間に配置された第２ＧＳＧプローブパターンと、
前記第１基板上に配置され、前記入力側容量性電極パターンと前記第１ＧＳＧプローブパターンとを接続する入力側伝送線路と、
前記第１基板上に配置され、前記出力側容量性電極パターンと前記第２ＧＳＧプローブパターンとを接続する出力側伝送線路と
を備えることを特徴とする高周波パッケージ。
【請求項２】
前記入力側伝送線路は、前記第１基板の厚さと同程度の幅を有する第１スリットを、前記第１ＧＳＧプローブパターンに備え、
前記出力側伝送線路は、前記第１基板の厚さと同程度の幅を有する第２スリットを、前記第２ＧＳＧプローブパターンに備えることを特徴とする請求項１に記載の高周波パッケージ。
【請求項３】
前記第１ＧＳＧプローブパターンは、前記パッケージ入力端から、前記入力側容量性電極パターンと前記入力側伝送線路のインピーダンスがオープンと見える長さをもつ伝送線路で接続され、
前記第２ＧＳＧプローブパターンは、前記パッケージ出力端から、前記出力側容量性電極パターンと前記出力側伝送線路のインピーダンスがオープンと見える長さをもつ伝送線路で接続されたことを特徴とする請求項１に記載の高周波パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、高周波パッケージおよび高周波パッケージ用端子に関する。
【背景技術】
【０００２】
パッケージ端子と実装ボード間の接続においては、ボンディングワイヤなどを用いる。接続に用いたボンディングワイヤによりインダクタンス成分が生じる。
【０００３】
パッケージ端子と実装ボード間のボンディングワイヤのインダクタンスは、適切なマイクロストリップ線路を加えることで、インダクタンス成分をキャンセルすることができるがパッケージが大きくなる。別の方法として、インダクタンスの両側（パッケージ端とボード端）に容量性のパターンを形成することで、インダクタンス成分をキャンセルすることができる。
【０００４】
またパッケージ上のマイクロストリップ線路端にＧＳＧパターンを設けることにより、パッケージに収められた半導体装置単体として実装ボードの影響を受けていない性能を、ＧＳＧプローブ（Ground-Signal-Ground Probe：高周波プローブとも呼ばれている）を介して測定できるようになる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第６，２０１，４５４号明細書
【特許文献２】米国特許第６，７５９，７４２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
パッケージ端子と実装ボード間の接続において発生するインダクタンス成分を補償するために、インダクタンスの両側（パッケージ側と実装ボード側）に容量性のパターンを形成するとパッケージ端にＧＳＧパターンが形成できない。
【０００７】
本実施の形態が解決しようとする課題は、容量性パターンをパッケージ端に配置可能でかつＧＳＧプローブパターンを配置可能な高周波パッケージおよび高周波パッケージ用端子を提供することにある。
【課題を解決するための手段】
【０００８】
パッケージ端に容量性パターンを配し、その容量性パターンよりもパッケージの内側にＧＳＧプローブパターンを高周波的に隔離して配する。
【図面の簡単な説明】
【０００９】
【図１】第１の実施の形態に係る高周波パッケージの模式的平面パターン構成図。
【図２】（ａ）第１の実施の形態に係る高周波パッケージにおいて、ＧＳＧプローブでの測定時の様子を説明する、図１のＩ−Ｉ線に沿う模式的断面構造図、（ｂ）ＧＳＧプローブでの測定後、パッケージ入力伝送線路２１ａ・入力側伝送線路２４ａ間、パッケージ出力伝送線路２１ｂ・出力側伝送線路２４ｂ間、信号伝送線路１６ａ１・１６ａ２間および信号伝送線路１６ｂ１・１６ｂ２間を接続用金属電極ＳＴ１・ＳＴ２・ＳＴ３・ＳＴ４によってそれぞれ接続した様子を説明する、図１のＩ−Ｉ線に沿う模式的断面構造図。
【図３】第１の実施の形態に係る高周波パッケージのキャビティ部分の模式的断面構造図。
【図４】第２の実施の形態に係る高周波パッケージの模式的平面パターン構成図。
【図５】（ａ）第２の実施の形態に係る高周波パッケージにおいて、ＧＳＧプローブでの測定時の様子を説明する、図４のＩＩ−ＩＩ線に沿う模式的断面構造図、（ｂ）ＧＳＧプローブでの測定後、パッケージ入力伝送線路２１ａ・入力側伝送線路２４ａ間、パッケージ出力伝送線路２１ｂ・出力側伝送線路２４ｂ間を接続用金属電極ＳＴ１・ＳＴ４によってそれぞれ接続した様子を説明する、図４のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図６】比較例１に係る高周波パッケージにおいて、高周波パッケージの入出力端に配置された入力側容量性電極パターンＣ１・出力側容量性電極パターンＣ２と、誘電体基板上の容量性電極パターンＣ０の模式的平面パターン構成例。
【図７】比較例２に係る高周波パッケージにおいて、高周波パッケージの入出力端に配置されたＧＳＧプローブパターンＧＳＧ１・ＧＳＧ２と、誘電体基板１８０上の容量性電極パターンＣ０の模式的平面パターン構成例。
【図８】（ａ）比較例２に係る高周波パッケージにおいて、ＧＳＧプローブでの測定後、パッケージ入力伝送線路２１ａ・入力側伝送線路２４ａ間、パッケージ出力伝送線路２１ｂ・出力側伝送線路２４ｂ間を接続用金属電極ＳＴ１・ＳＴ４によってそれぞれ接続した様子を説明する模式的平面パターン構成図、（ｂ）図８（ａ）のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図９】（ａ）第１〜第２の実施の形態に係る高周波パッケージに適用されるＧＳＧプローブとＧＳＧプローブ用パターン構造例の模式的配置構成図、（ｂ）図９（ａ）のＩＶ−ＩＶ線に沿う模式的断面構造図。
【図１０】第１〜第２の実施の形態に係る高周波パッケージに適用されるＧＳＧプローブ用パターン構造の拡大図。
【図１１】第１〜第２の実施の形態に係る高周波パッケージに適用される別のＧＳＧプローブ用パターン構造の拡大図。
【図１２】（ａ）第１〜第２の実施の形態に係る高周波パッケージに搭載される半導体装置の模式的平面パターン構成の拡大図、（ｂ）図１２（ａ）のＪ部分の拡大図。
【図１３】第１〜第２の実施の形態に係る高周波パッケージに搭載される半導体装置の構成例１であって、図１２（ｂ）のＶ−Ｖ線に沿う模式的断面構造図。
【発明を実施するための形態】
【００１０】
次に、図面を参照して、実施の形態を説明する。以下において、同じ要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１１】
以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１２】
[第１の実施の形態]
（高周波パッケージ）
第１の実施の形態に係る高周波パッケージ１は、図１、図２（ａ）および図２（ｂ）に示すように、導体ベースプレート２００と、導体ベースプレート２００上に配置され、半導体装置２９（図３参照）を内蔵するキャビティ１２と、導体ベースプレート２００上に配置され、キャビティ１２を取り囲む第１基板１００と、第１基板１００上、パッケージ端に配置された入力側容量性電極パターンＣ１・出力側容量性電極パターンＣ２と、第１基板１００上、入力側容量性電極パターンＣ１・出力側容量性電極パターンＣ２に離隔して配置されたＧＳＧプローブパターンＧＳＧ１・ＧＳＧ２と、第１基板１００上に配置され、入力側容量性電極パターンＣ１・出力側容量性電極パターンＣ２とＧＳＧプローブパターンＧＳＧ１・ＧＳＧ２とを接続する入力側伝送線路２４ａ１・出力側伝送線路２４ｂ１と、キャビティ端とＧＳＧプローブパターンＧＳＧ１・ＧＳＧ２とを接続する入力側伝送線路２４ａ２・出力側伝送線路２４ｂ２とを備える。
【００１３】
ここで、ＧＳＧプローブパターンはコプレーナ線路構造、入力側伝送線路２４ａ１・２４ａ２・出力側伝送線路２４ｂ１・２４ｂ２はマイクロストリップ線路構造となるので、両者の間で不要な反射が生じないようにＧＳＧプローブパターンＧＳＧ１の信号伝送線路１６ａ１・１６ａ２、およびＧＳＧプローブパターンＧＳＧ２の信号伝送線路１６ｂ１・１６ｂ２はテーパ形状を有する。
【００１４】
また、入力側伝送線路２４ａ１・２４ａ２および出力側伝送線路２４ｂ１・２４ｂ２は、第１基板１００の厚さと同程度の幅を有するスリットΔＳを、ＧＳＧプローブパターンＧＳＧ１・ＧＳＧ２に備えている。
【００１５】
第１の実施の形態に係る高周波パッケージ１において、ＧＳＧプローブでの測定時の様子を説明する、図１のＩ−Ｉ線に沿う模式的断面構造は、図２（ａ）に示すように表され、ＧＳＧプローブでの測定後、パッケージ入力伝送線路２１ａ・入力側伝送線路２４ａ１間、パッケージ出力伝送線路２１ｂ・出力側伝送線路２４ｂ１間、信号伝送線路１６ａ１・１６ａ２間および１６ｂ１・１６ｂ２間を接続用金属電極ＳＴ１・ＳＴ２・ＳＴ３・ＳＴ４によってそれぞれ接続した様子を説明する、図１のＩ−Ｉ線に沿う模式的断面構造は、図２（ｂ）に示すように表される。
【００１６】
第１の実施の形態に係る高周波パッケージ１において、導体ベースプレート２００は、図２（ａ）および図２（ｂ）に示すように、放熱用システムボード３００上に配置されている。また、放熱用システムボード３００上には、図２（ａ）および図２（ｂ）に示すように、高周波パッケージ１の入力側において、誘電体基板１８０が配置され、誘電体基板１８０上の端部には、容量性電極パターンＣ０および容量性電極パターンＣ０のキャパシタ電極２３ａに接続されたパッケージ入力伝送線路２１ａが配置されている。
【００１７】
同様に、放熱用システムボード３００上には、図２（ａ）および図２（ｂ）に示すように、高周波パッケージ１の出力側において、誘電体基板１６０が配置され、誘電体基板１６０上の端部には、容量性電極パターンＣ３および容量性電極パターンＣ３のキャパシタ電極２３ｂに接続されたパッケージ出力伝送線路２１ｂが配置されている。
【００１８】
ここで、第１基板１００も誘電体基板で構成可能である。この場合、誘電体基板１６０・１８０は、第１基板１００と同様の誘電体基板、例えばプリント基板（ＰＣＢ：Printed Circuit Board）などで形成可能である。
【００１９】
また、接続用金属電極ＳＴ１・ＳＴ２・ＳＴ３・ＳＴ４は、例えば、金属ワイヤ若しくは金属リボンによって形成可能である。
【００２０】
また、第１の実施の形態に係る高周波パッケージ１のキャビティ１２部分の入力側伝送線路２４ａ１・２４ａ２および出力側伝送線路２４ｂ１・２４ｂ２に沿うＩ−Ｉ線方向で切断した模式的断面構造は、図３に示すように表される。キャビティ１２内の導体ベースプレート２００上には、図３に示すように、入力整合回路基板１７と、半導体装置２９と、出力整合回路基板１９とが配置されている。また、キャビティ１２は、キャップ３０で中空封止されている。
【００２１】
第１の実施形態によれば、実装ボードと接続時には容量性パターンをパッケージ端に配置可能で、かつ単体測定時にはＧＳＧプローブパターンを配置可能な高周波パッケージおよび高周波パッケージ用端子を提供ことができる。
【００２２】
[第２の実施の形態]
第２の実施の形態に係る高周波パッケージ１は、図４、図５（ａ）および図５（ｂ）に示すように、導体ベースプレート２００と、導体ベースプレート２００上に配置され、半導体装置２９（図３参照）を内蔵するキャビティ１２と、導体ベースプレート２００上に配置され、キャビティ１２を取り囲む第１基板１００と、第１基板１００上のパッケージ入力端に配置された入力側容量性電極パターンＣ１と、パッケージ入力端とキャビティ１２との間に配置された第１ＧＳＧプローブパターンＧＳＧ１と、第１基板１００上に配置され、入力側容量性電極パターンＣ１・出力側容量性電極パターンＣ２とＧＳＧプローブパターンＧＳＧ１・ＧＳＧ２とを接続する入力側伝送線路２４ａ１・出力側伝送線路２４ｂ１と、キャビティ端とＧＳＧプローブパターンＧＳＧ１・ＧＳＧ２とを接続する入力側伝送線路２４ａ２・出力側伝送線路２４ｂ２とを備える。
【００２３】
ここで、ＧＳＧプローブパターンはコプレーナ線路構造、入力側伝送線路２４ａ１・２４ａ２・出力側伝送線路２４ｂ１・２４ｂ２はマイクロストリップ線路構造となるので、両者の間で不要な反射が生じないようにＧＳＧプローブパターンＧＳＧ１の信号伝送線路１６ａ１・１６ａ２、およびＧＳＧプローブパターンＧＳＧ２の信号伝送線路１６ｂ１・１６ｂ２はテーパ形状を有する。
【００２４】
第２の実施の形態においては、第１の実施の形態とは異なり、スリットΔＳを、ＧＳＧプローブパターンＧＳＧ１・ＧＳＧ２に備えていない。
【００２５】
第２の実施の形態に係る高周波パッケージ１において、入力側伝送線路２４ａ１は、図４に示すように、第１ＧＳＧプローブパターンからみた入力側容量性電極パターンＣ１と入力側伝送線路２４ａ１のインピーダンスがオープンと見えるように、その長さＬ１を有する。
【００２６】
また第２の実施の形態に係る高周波パッケージ１において、出力側伝送線路２４ｂ１は、図４に示すように、第２ＧＳＧプローブパターンからみた出力側容量性電極パターンＣ２と出力側伝送線路２４ｂ１のインピーダンスがオープンと見えるように、その長さＬ２を有する。
【００２７】
また、第２の実施の形態に係る高周波パッケージ１において、ＧＳＧプローブでの測定時の様子を説明する、図４のＩＩ−ＩＩ線に沿う模式的断面構造は、図５（ａ）に示すように表され、ＧＳＧプローブでの測定後、パッケージ入力伝送線路２１ａ・入力側伝送線路２４ａ１間、パッケージ出力伝送線路２１ｂ・出力側伝送線路２４ｂ１間を接続用金属電極ＳＴ１・ＳＴ４によってそれぞれ接続した様子を説明する、図４のＩＩ−ＩＩ線に沿う模式的断面構造は、図５（ｂ）に示すように表される。
【００２８】
第２の実施の形態に係る高周波パッケージ１において、導体ベースプレート２００は、図５（ａ）および図５（ｂ）に示すように、放熱用システムボード３００上に配置されている。また、放熱用システムボード３００上には、図５（ａ）および図５（ｂ）に示すように、高周波パッケージ１の入力側において、誘電体基板１８０が配置され、誘電体基板１８０上の端部には、容量性電極パターンＣ０および容量性電極パターンＣ０のキャパシタ電極２３ａに接続されたパッケージ入力伝送線路２１ａが配置されている。
【００２９】
同様に、放熱用システムボード３００上には、図５（ａ）および図５（ｂ）に示すように、高周波パッケージ１の出力側において、誘電体基板１６０が配置され、誘電体基板１６０上の端部には、容量性電極パターンＣ３および容量性電極パターンＣ３のキャパシタ電極２３ｂに接続されたパッケージ出力伝送線路２１ｂが配置されている。
【００３０】
ここで、第１基板１００も誘電体基板で構成可能である。この場合、誘電体基板１６０・１８０は、第１基板１００と同様の誘電体基板、例えばプリント基板などで形成可能である。
【００３１】
また、接続用金属電極ＳＴ１・ＳＴ４は、例えば、金属ワイヤ若しくは金属リボンによって形成可能である。
【００３２】
尚、第２の実施の形態に係る高周波パッケージのキャビティ１２部分の模式的断面構造は、図３と同様に表される。
【００３３】
第２の実施形態によれば、容量性パターンをパッケージ端に配置可能でかつＧＳＧプローブパターンを配置可能な高周波パッケージおよび高周波パッケージ用端子を提供ことができる。
【００３４】
（比較例）
比較例１に係る高周波パッケージ１ａにおいて、高周波パッケージ１ａの入出力端に配置された入力側容量性電極パターンＣ１・出力側容量性電極パターンＣ２と、誘電体基板１８０上の容量性電極パターンＣ０の模式的平面パターン構成例は、図６に示すように表される。
【００３５】
また、比較例２に係る高周波パッケージ１ｂにおいて、高周波パッケージ１ｂの入出力端に配置されたＧＳＧプローブパターンＧＳＧ１・ＧＳＧ２と、誘電体基板１８０上の容量性電極パターンＣ０の模式的平面パターン構成例は、図７に示すように表される。
【００３６】
また、比較例２に係る高周波パッケージにおいて、ＧＳＧプローブでの測定後、パッケージ入力伝送線路２１ａ・入力側伝送線路２４ａ間、パッケージ出力伝送線路２１ｂ・出力側伝送線路２４ｂ間を接続用金属電極ＳＴ１・ＳＴ４によってそれぞれ接続した様子を説明する模式的平面パターン構成は、図８（ａ）に示すように表され、図８（ａ）のＩＩＩ−ＩＩＩ線に沿う模式的断面構造は、図８（ｂ）に示すように表される。
【００３７】
図７および図８に示すように、比較例２に係る高周波パッケージにおいて、パッケージ単体での評価のために、パッケージ端にＧＳＧプローブパターンＧＳＧ１・ＧＳＧ２を形成すると、パッケージ側に容量性のパターンを形成することができない。パッケージ端から離隔した位置に容量性パターンを配置形成したとしても、パッケージ端から離れた分、インダクタンスが介在するので、効果が得られる帯域特性が狭くなるため、容量性パターンはパッケージ端に形成されることが好ましい。
【００３８】
一方、図６に示すように、比較例１に係る高周波パッケージにおいては、容量性パターンをパッケージ端に配置することができるが、ＧＳＧプローブパターンをパッケージ端に形成することができない。
【００３９】
第１〜第２の実施の形態においては、ＧＳＧプローブパターンをパッケージ端ではなく、キャビティ端とパッケージ端の間に形成することによって、容量性パターンをパッケージ端に配置することができる。
【００４０】
パッケージ端のインピーダンスはオープンである。パッケージ端にＧＳＧプローブパターンが存在すれば、ＧＳＧプローブパターンからみえるインピーダンスは素子がある内側のインピーダンスのみとであり、そのまま素子のインピーダンスをＧＳＧプローブで測定可能である。
【００４１】
しかし、第１〜第２の実施の形態においては、ＧＳＧプローブパターンとパッケージ端の間に容量性パターンと伝送線路（マイクロストリップライン）が介在するので、ＧＳＧプローブで測定されるインピーダンスは、内側にある素子と、外側にある容量性パターンに繋がった伝送線路（マイクロストリップライン）との並列回路のインピーダンスとなる。このとき、伝送線路（マイクロストリップライン）の長さを最適化することで特定の周波数（例えば、素子のインピーダンスを測定したい周波数）では、ＧＳＧパターンからみた外側のインピーダンス、つまりは容量性パターンに繋がった伝送線路（マイクロストリップライン）のインピーダンスをオープンに見せることができる。
【００４２】
また、第１の実施の形態においては、伝送線路（マイクロストリップライン）に基板厚程度のスリットΔＳを入れることで、ＧＳＧプローブパターンからみた外側のインピーダンス、つまりは容量性パターンに繋がった伝送線路（マイクロストリップライン）のインピーダンスをオープンに見せることができ、そのまま素子のインピーダンスをＧＳＧプローブで測定することができる。
【００４３】
（ＧＳＧプローブ）
第１〜第２の実施の形態に係る高周波パッケージに適用されるＧＳＧプローブとＧＳＧプローブ用パターン構造例の模式的配置構成は、図９（ａ）に示すように表され、図９（ａ）のＩＶ−ＩＶ線に沿う模式的断面構造は、図９（ｂ）に示すように表される。
【００４４】
ＧＳＧプローブ４０の先端部は、図９（ａ）に示すように、信号端子ＳＰ０と、信号端子ＳＰ０の両側に近接して配置された一対の接地端子Ｇ０・Ｇ０とを備える。ここで、信号端子ＳＰ０と一対の接地端子Ｇ０・Ｇ０間の距離Ｘ１,Ｘ２は、例えば、約１５０μｍである。
【００４５】
第１〜第２の実施の形態に係る高周波パッケージに適用されるＧＳＧプローブ用パターン構造例は、図９（ａ）および図９（ｂ）に示すように、第１基板１００と、第１基板１００の第１表面上に配置された信号伝送線路ＳＬと、第１基板１００の第１表面上に信号伝送線路ＳＬに隣接して配置された一対の接地端子電極Ｓ０・Ｓ０と、接地端子電極Ｓ０の下部に配置されたＶＩＡホールＳＣ０と、ＶＩＡホールＳＣ０の内壁に形成され、接地端子電極Ｓ０に接続された下地電極１３２と、下地電極１３２上に形成された埋め込み電極１３０と、下地電極１３２および埋め込み電極１３０に接続され、第１基板１００の裏面に配置された接地電極１２５とを備える。接地電極１２５は、導体ベースプレート２００に接続される。
【００４６】
信号伝送線路ＳＬにはＧＳＧプローブ４０の信号端子ＳＰ０が接続可能であり、一対の接地端子電極Ｓ０・Ｓ０には、ＧＳＧプローブ４０の一対の接地端子Ｇ０・Ｇ０が接続可能である。
【００４７】
接地端子電極Ｓ０と信号伝送線路ＳＬ間の距離は、ＧＳＧプローブ４０の一対の接地端子Ｇ０・Ｇ０と信号端子ＳＰ０間の距離Ｘ１，Ｘ２よりも小さい。
【００４８】
第１〜第２の実施の形態に係る高周波パッケージに適用されるＧＳＧプローブ４０は、特性インピーダンスが５０Ωであるため、高周波回路上で、特性インピーダンスが５０Ωに近い、或いは、２５Ω〜１００Ω程度の特性インピーダンスを有する伝送線路上のポイントに配置することが好ましい。
【００４９】
ＧＳＧプローブ４０の信号端子ＳＰ０と一対の接地端子Ｇ０・Ｇ０間の距離Ｘ１,Ｘ２は、例えば、１５０μｍピッチであるため、例えば、コンタクトするＧＳＧプローブ用パターンの幅は１００μｍ程度であることが好ましい。
【００５０】
また、第１〜第２の実施の形態に係る高周波パッケージにおいて、ＧＳＧプローブ用パターン構造は、ＧＳＧプローブ４０を適用して測定するため、信号伝送線路ＳＬに隣接して、信号伝送線路ＳＬの両サイドに一対の接地端子電極Ｓ０・Ｓ０のパターンを有するコプレーナ構造を備える。
【００５１】
また、信号伝送線路ＳＬの幅は、Ｘ３で表される。ここで、信号伝送線路ＳＬの幅Ｘ３は、例えば、約１００μｍである。
【００５２】
ＧＳＧプローブ４０の信号端子ＳＰ０を接触する信号伝送線路ＳＬの先端部は、図９に示すように、先に行くほど細くなるテーパ形状を備えている。これは、信号伝送線路ＳＬの先端部に近接して一対の接地端子電極Ｓ０・Ｓ０を配置することによって生ずる信号伝送線路ＳＬの先端部の特性インピーダンスの低下を補償するためである。
【００５３】
ＧＳＧプローブ４０を用いて、信号伝送線路ＳＬと接地端子電極Ｓ０間のＳパラメータを測定することができる。
【００５４】
接地端子電極Ｓ０は、その下部に形成されたＶＩＡホールＳＣ０を介して、接地電極１２５に接続されて、接地電位になされている。
【００５５】
（ＧＳＧプローブ用パターン構成例）
第１〜第２の実施の形態に係る高周波パッケージ１に適用されるＧＳＧプローブ用パターン構造の拡大図は、図１０に示すように表され、別のＧＳＧプローブ用パターン構造の拡大図は、図１１に示すように表される。
【００５６】
図１０に示されたＧＳＧプローブパターンは、信号伝送線路ＳＬ１・ＳＬ２と、信号伝送線路ＳＬ１の先端部に隣接して形成された円形状の接地端子電極Ｓ０１・Ｓ０２と、信号伝送線路ＳＬ２の先端部に隣接して形成された円形状の接地端子電極Ｓ０３・Ｓ０４とを備える。信号伝送線路ＳＬ１・ＳＬ２間には、第１の基板１００の厚さと同程度の幅を有するスリットΔＳが形成されている。
【００５７】
一方、図１１に示されたＧＳＧプローブパターンは、図１に示されたＧＳＧプローブパターンＧＳＧ１・ＧＳＧ２と同様に、信号伝送線路ＳＬ１・ＳＬ２と、信号伝送線路ＳＬ１・ＳＬ２の先端部に隣接して、共通に形成された楕円形状の接地端子電極Ｓ０１・Ｓ０２とを備える。同様に、信号伝送線路ＳＬ１・ＳＬ２間には、第１の基板１００の厚さと同程度の幅を有するスリットΔＳが形成されている。
【００５８】
図１０においても信号伝送線路ＳＬ１・ＳＬ２の先端部は、図９（ａ）と同様に、先に行くほど細くなるテーパ形状を備え、信号伝送線路ＳＬ１・ＳＬ２の先端部に近接して一対の接地端子電極Ｓ０１・Ｓ０２およびＳ０３・Ｓ０４を配置することによって生ずる信号伝送線路ＳＬ１・ＳＬ２の先端部の特性インピーダンスの低下を補償している。
【００５９】
同様に、図１１においても信号伝送線路ＳＬ１・ＳＬ２の先端部は、図９（ａ）と同様に、先に行くほど細くなるテーパ形状を備え、信号伝送線路ＳＬ１・ＳＬ２の先端部に近接して一対の接地端子電極Ｓ０１・Ｓ０２を配置することによって生ずる信号伝送線路ＳＬ１・ＳＬ２の先端部の特性インピーダンスの低下を補償している。
【００６０】
（半導体素子構造）
第１〜第２の実施の形態に係る高周波パッケージ１に搭載される半導体装置１４０の模式的平面パターン構成の拡大図は、図１２（ａ）に示すように表され、図１２（ａ）のＪ部分の拡大図は、図１２（ｂ）に示すように表される。また、第１〜第２の実施の形態に係る高周波パッケージ１に搭載される半導体装置１４０の構成例であって、図１２（ｂ）のＶ−Ｖ線に沿う模式的断面構成例は、それぞれ図１３に示すように表される。
【００６１】
第１〜第２の実施の形態に係る高周波パッケージ１に搭載される半導体装置１４０において、複数のＦＥＴセルＦＥＴ１〜ＦＥＴ１０は、図１２〜図１３に示すように、半絶縁性基板１１０と、半絶縁性基板１１０の第１表面に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２と、半絶縁性基板１１０の第１表面に配置され、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極Ｇ１，Ｇ２，…，Ｇ１０、複数のソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２およびドレイン端子電極Ｄ１，Ｄ２，…，Ｄ１０と、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の下部に配置されたＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２と、半絶縁性基板１１０の第１表面と反対側の第２表面に配置され、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２に対してＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２を介して接続された接地電極（図示省略）とを備える。
【００６２】
ゲート端子電極Ｇ１，Ｇ２，…，Ｇ１０には、ボンディングワイヤが接続され、ドレイン端子電極Ｄ１，Ｄ２，…，Ｄ１０には、ボンディングワイヤが接続され、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の下部には、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２が形成され、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２の内壁に形成されたバリア金属層（図示省略）およびバリア金属層上に形成され、ＶＩＡホールを充填する充填金属層（図示省略）を介してソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２は、接地電極（図示省略）に接続されている。
【００６３】
半絶縁性基板１１０は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかである。
【００６４】
（構造例）
第１〜第２の実施の形態に係る高周波パッケージ１に搭載される半導体装置１４０のＦＥＴセルの構成例は、図１３に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極（Ｓ）１２０、ゲートフィンガー電極（Ｇ）１２４およびドレインフィンガー電極（Ｄ）１２２とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）層１１６が形成されている。図１３に示す構成例１では、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が示されている。
【００６５】
なお、半導体装置１４０において、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２の長手方向のパターン長は、動作周波数が高くなるにつれて、短く設定される。例えば、ミリ波帯においては、パターン長は、約２５μｍ〜５０μｍである。
【００６６】
以上説明した実施形態によれば、容量性パターンをパッケージ端に配置可能でかつＧＳＧプローブパターンを配置可能な高周波パッケージおよび高周波パッケージ用端子を提供ことができる。
【００６７】
[その他の実施の形態]
実施の形態に係る高周波パッケージを説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００６８】
なお、実施の形態に係る高周波パッケージに搭載される半導体装置としては、ＦＥＴ、ＨＥＭＴに限らず、ＬＤＭＯＳ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子も適用できることは言うまでもない。
【００６９】
このように、ここでは記載していない様々な実施の形態などを含む。
【符号の説明】
【００７０】
１、１ａ、１ｂ…高周波パッケージ
１２…キャビティ
１６ａ１．１６ａ２、１６ｂ１、１６ｂ２、ＳＬ、ＳＬ１、ＳＬ２…信号伝送線路
１７…入力整合回路基板
１８ａ、１８ｂ、Ｓ０、Ｓ０１、Ｓ０２、Ｓ０３、Ｓ０４…接地端子電極
１９…出力整合回路基板
２１ａ…パッケージ入力伝送線路
２１ｂ…パッケージ出力伝送線路
２３ａ、２３ｂ、２５ａ、２５ｂ…キャパシタ電極
２４ａ、２４ａ１、２４ａ２…入力側伝送線路
２４ｂ、２４ｂ１、２４ｂ２…出力側伝送線路
２５…テスタ
２９、１４０…半導体装置（ＦＥＴ）
３０…金属キャップ
４０…ＧＳＧプローブ
１００…第１基板
１６０、１８０…誘電体基板
１１０…半絶縁性基板
１１２…窒化物系化合物半導体層（ＧａＮエピタキシャル成長層）
１１６…２次元電子ガス（２ＤＥＧ）層
１１８…アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）
１２０…ソースフィンガー電極
１２２…ドレインフィンガー電極
１２４…ゲートフィンガー電極
１２５…接地電極
１３０…埋め込み電極
１３２…下地電極
２００…導体ベースプレート
３００…放熱用システムボード
Ｇ，Ｇ１，Ｇ２，…，Ｇ１０…ゲート端子電極
Ｓ，Ｓ１１，Ｓ１２，…，Ｓ１０１，Ｓ１０２…ソース端子電極
Ｄ，Ｄ１，Ｄ２，…，Ｄ１０…ドレイン端子電極
ＳＣ０、ＳＣ１１，ＳＣ１２，…，ＳＣ９１，ＳＣ９２，ＳＣ１０１，ＳＣ１０２…ＶＩＡホール
Ｇ０…接地端子
ＳＰ０…信号端子
ＳＴ１、ＳＴ２、ＳＴ３、ＳＴ４…接続用金属電極
Ｃ０、Ｃ１、Ｃ２、Ｃ３…容量性電極パターン
ＧＳＧ１、ＧＳＧ２…ＧＳＧプローブパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１３】
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【図１２】
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