(57)【要約】【課題】画素の読み出しへのノイズ混入を防止でき、画素を形成するトランジスタの継時的な特性劣化を抑止することが可能な固体撮像素子およびカメラシステムを提供する。【解決手段】光電変換素子を有し、画素電源電圧が供給される増幅素子が信号線を駆動して光電変換により得られた電気信号を画素信号として出力する画素が複数行列状に配列された画素アレイ部と、供給される電源電圧から電源電圧より低い画素電源電圧を生成して、画素の増幅素子に供給する画素電源部と、画素から画素信号の読み出しを行う画素信号読み出し部と、を有し、画素電源部は、少なくとも電源電圧のノイズが出力すべき画素信号に伝達しないように減衰させてターゲット電圧の画素電源電圧を生成する画素電源回路を含む。【選択図】図６
2013062611.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子を有し、画素電源電圧が供給される増幅素子が信号線を駆動して光電変換により得られた電気信号を画素信号として出力する画素が複数行列状に配列された画素アレイ部と、
供給される電源電圧から当該電源電圧より低い上記画素電源電圧を生成して、上記画素の増幅素子に供給する画素電源部と、
上記画素から画素信号の読み出しを行う画素信号読み出し部と、を有し、
上記画素電源部は、
少なくとも上記電源電圧のノイズが出力すべき画素信号に伝達しないように減衰させてターゲット電圧の上記画素電源電圧を生成する画素電源回路を含む
固体撮像素子。
【請求項２】
上記画素は、
上記増幅素子の入力ノードと、
光信号を電気信号に変換し信号電荷を蓄積する光電変換素子と、
転送信号によりオン、オフされ、オン状態で上記光電変換素子の電荷を上記入力ノードの転送する転送素子と、
リセット信号によりオン、オフされ、オン状態で上記入力ノードをリセットするリセット素子と、を含み、
上記増幅素子およびリセット素子は、
上記画素電源電圧が供給される電源ラインに接続され、
上記リセット素子は、上記入力ノードを上記電源ラインの電位にリセットする
請求項１記載の固体撮像素子。
【請求項３】
上記画素電源部は、
供給される電源電圧から当該電源電圧より低い上記画素電源電圧を生成して第１の電源ラインに出力する画素電源回路と、
供給される電源電圧から低周波成分を抽出したリセット用電源電圧を生成して第２の電源ラインに出力するローパスフィルタと、を含み、
上記画素は、
上記増幅素子の入力ノードと、
光信号を電気信号に変換し信号電荷を蓄積する光電変換素子と、
転送信号によりオン、オフされ、オン状態で上記光電変換素子の電荷を上記入力ノードの転送する転送素子と、
リセット信号によりオン、オフされ、オン状態で上記入力ノードをリセットするリセット素子と、を含み、
上記増幅素子は、上記第１の電源ラインに接続され、
上記リセット素子は、上記第２の電源ラインに接続され、上記入力ノードを上記第２の電源ラインの電位にリセットする
請求項１記載の固体撮像素子。
【請求項４】
上記画素電源回路は、
入力側端子が上記電源電圧が供給される電源ラインに接続され、出力側端子が上記画素電源電圧が出力される電源ライン間に接続されたドロップ用電界効果トランジスタを含み、
上記電界効果トランジスタのゲート電圧を所定電圧に制御して供給される電源電圧から当該電源電圧より低い上記画素電源電圧を生成する
請求項１記載の固体撮像素子。
【請求項５】
上記画素電源回路は、
基準電圧と出力する画素電源電圧とを比較して上記電界効果トランジスタのゲート電圧を制御する演算増幅器を含む
請求項４記載の固体撮像素子。
【請求項６】
上記画素電源回路は、
上記電界効果トランジスタのゲート電圧を昇圧する昇圧回路を含む
請求項５記載の固体撮像素子。
【請求項７】
上記画素電源回路は、
上記電界効果トランジスタのゲートと上記電源電圧が供給される電源ラインとの間とに接続された抵抗素子と、
上記電界効果トランジスタのゲートと基準電位との間に接続されたキャパシタと、を含む
請求項４記載の固体撮像素子。
【請求項８】
上記画素電源回路は、
上記電界効果トランジスタのゲートと基準電位との間に接続された抵抗素子をさらに含む
請求項７記載の固体撮像素子。
【請求項９】
上記画素電源回路は、
上記電界効果トランジスタのゲートと上記電源電圧が供給される電源ラインとの間とに接続されたスイッチと、
上記電界効果トランジスタのゲートと基準電位との間に接続されたキャパシタと、を含み、
上記電界効果トランジスタのゲート電圧をサンプルおよびホールドする機能を有する
請求項４記載の固体撮像素子。
【請求項１０】
上記画素信号読み出し部は、
上記画素アレイ部から読み出した画素信号をアナログデジタル（ＡＤ）変換するＡＤ変換部を含み、
上記画素電源回路の上記スイッチは、
ＡＤ変換期間には非導通状態、
ＡＤ変換期間以外は導通状態になるように制御される
請求項９記載の固体撮像素子。
【請求項１１】
上記画素信号読み出し部は、
上記画素アレイ部から読み出した画素信号をアナログデジタル（ＡＤ）変換するＡＤ変換部を含み、
上記画素アレイ部の一つの上記画素が、
光感度または電荷の蓄積量の異なる領域に分割された複数の分割画素を含み、
上記画素信号読み出し部は、
上記画素の各分割画素の分割画素信号を読み出し、
上記ＡＤ変換部は、
上記読み出した各分割画素信号をＡＤ変換しかつ加算して一つの画素の画素信号を得る
請求項１記載の固体撮像素子。
【請求項１２】
固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光電変換素子を有し、画素電源電圧が供給される増幅素子が信号線を駆動して光電変換により得られた電気信号を画素信号として出力する画素が複数行列状に配列された画素アレイ部と、
供給される電源電圧から当該電源電圧より低い上記画素電源電圧を生成して、上記画素の増幅素子に供給する画素電源部と、
上記画素から画素信号の読み出しを行う画素信号読み出し部と、を有し、
上記画素電源部は、
少なくとも上記電源電圧のノイズが出力すべき画素信号に伝達しないように減衰させてターゲット電圧の上記画素電源電圧を生成する画素電源回路を含む
カメラシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、ＣＭＯＳ(Complimentary Metal Oxide Semiconductor)イメージセンサに代表される固体撮像素子およびカメラシステムに関するものである。
【背景技術】
【０００２】
固体撮像素子（イメージセンサ）としてのＣＣＤ(Charge Coupled Device)の出力回路は、浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを用いた１チャネル（ｃｈ）出力が主流である。
【０００３】
これに対して、ＣＭＯＳイメージセンサは画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
【０００４】
このような、ＣＭＯＳイメージセンサは、デジタルカメラやカムコーダー、監視カメラ、車載カメラなどの撮像装置において、撮像素子として広く用いられている。
【０００５】
図１は、画素を２次元アレイ状に配置したＣＭＯＳイメージセンサの一般的な構成例を示す図である。
【０００６】
図１のＣＭＯＳイメージセンサ１０は、画素アレイ部１１、行選択回路１２、および読み出し回路（カラム処理回路：ＡＦＥ）１３により構成されている。
【０００７】
画素アレイ部１１は、画素回路がＭ行×Ｎ列のマトリックス状に配置されている。
画素アレイ部１１には、電源電圧ＶＤＤが直接供給される。
行選択回路１２は、画素アレイ部１１の中の任意の行に配置された画素の動作を制御する。行選択回路１２は、制御線ＬＳＥＬ、ＬＲＳＴ、ＬＴＲＧを通して画素を制御する。
【０００８】
読み出し回路１３は、行選択回路１２により読み出し制御された画素行のデータを信号出力線ＬＳＧＮを介して受け取り、後段の信号処理回路に転送する。
読み出し回路１３は、相関二重アンプリング回路（ＣＤＳ： Correlated Double Sampling）やアナログデジタルコンバータ（ＡＤＣ）を含む。
【０００９】
図２は、４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素回路の一例を示す図である。
【００１０】
この画素回路２０は、たとえばフォトダイオード（ＰＤ）からなる光電変換素子（以下、単にＰＤというときもある）２１を有する。画素回路２０は、この１個の光電変換素子２１に対して、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、および選択トランジスタ２５の４つのトランジスタを能動素子として有する。
【００１１】
光電変換素子２１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ２２は、光電変換素子２１とフローティングディフュージョンＦＤ（以下、単にＦＤというときもある）との間に接続され、転送制御線ＬＴＲＧを通じてそのゲート（転送ゲート）に転送信号（駆動信号）ＴＲＧが与えられる。
これにより、光電変換素子２１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
【００１２】
リセットトランジスタ２３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートにリセット信号ＲＳＴが与えられる。
これにより、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
【００１３】
フローティングディフュージョンＦＤには、増幅トランジスタ２４のゲートが接続されている。増幅トランジスタ２４は、選択トランジスタ２５を介して信号線２６（図１のＬＳＧＮ）に接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通してアドレス信号（選択信号）ＳＥＬが選択トランジスタ２５のゲートに与えられ、選択トランジスタ２５がオンする。
選択トランジスタ２５がオンすると、増幅トランジスタ２４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線２６に出力する。信号線２６を通じて、各画素から出力された電圧は、読み出し回路に出力される。
【００１４】
この画素のリセット動作とは、光電変換素子２１に蓄積されている電荷を、転送トランジスタ２２をオンし、光電変換素子２１に蓄積された電荷をフローティングディフュージョンＦＤに転送してはき出すことになる。
このとき、フローティングディフュージョンＦＤは事前に光電変換素子２１の電荷を受け取れるように、リセットトランジスタ２３をオンして電荷を電源側にはきすてている。あるいは転送トランジスタ２２をオンしている間、これと並行としてリセットトランジスタ２３をオンにして、直接電源に電荷をはきすてる場合もある。
これら一連の動作を単純化して、「画素リセット動作」あるいは「シャッター動作」と呼ぶ。
【００１５】
一方読み出し動作では、まずリセットトランジスタ２３をオンにしてフローティングディフュージョンＦＤをリセットし、その状態でオンされた選択トランジスタ２５を通じて出力信号線２６に出力する。これをＰ相出力と呼ぶ。
次に、転送トランジスタ２２をオンにして光電変換素子２１に蓄積された電荷をフローティングディフュージョンＦＤに転送し、その出力を出力信号線２６に出力する。これをＤ相出力と呼ぶ。
画素回路外部でＤ相出力とＰ相出力の差分をとり、フローティングディフュージョンＦＤのリセットノイズをキャンセルして画像信号とする。
単純化してこれら一連の動作を単純に「画素読み出し動作」と呼ぶ。
【００１６】
転送制御線ＬＴＲＧ、リセット制御線ＬＲＳＴ、および選択制御線ＬＳＥＬは、行選択回路１２により選択的に駆動される。
【００１７】
画素回路の構成として、４トランジスタ構成（４Ｔｒ型）画素回路のほかに、３トランジスタ構成（３Ｔｒ型）、５トランジスタ構成（５Ｔｒ型）等を採用することが可能である。
３Ｔｒ型画素回路は、転送制御線ＬＴＲＧの電位に従って光電変換素子（ＰＤ）２１からフローティングディフュージョンＦＤへの電荷の移動を制御する転送トランジスタを備えていない。
【００１８】
図３は、４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素回路の他の例を示す図である。
【００１９】
図３の画素回路２０Ａでは、リセットトランジスタが電源ラインＬＶＤＤと異なる電源ラインＬＶＲＥＦに接続されている。
すなわち、画素回路２０Ａにおいて、リセットトランジスタ２３は、電源ラインＬＶＲＥＦとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートにリセット信号ＲＳＴが与えられる。
これにより、フローティングディフュージョンＦＤの電位を電源ラインＬＶＲＥＦの電位にリセットする。
【００２０】
特許文献１には、電源電圧の供給を含めた画素回路の駆動技術が記載されている。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開２００８‐２８３５０１号公報
【発明の概要】
【発明が解決しようとする課題】
【００２２】
ところが、上述した技術においては、基本的に画素アレイ部１１には電源電圧ＶＤＤが直接供給される。
その結果、画素の電源にノイズがのると、画素からの出力読み出し信号にノイズが混入するおそれがあるという不利益がある。
また、電源電圧が高い場合、画素内のトランジスタに高電圧が印可され、継時的に特性が劣化するという不利益がある。特に、転送トランジスタをオフにしているときに、そのゲートに負の電圧を供給している場合に特性が劣化しやすくなる傾向にある。
【００２３】
本技術は、画素の読み出しへのノイズ混入を防止でき、画素を形成するトランジスタの継時的な特性劣化を抑止することが可能な固体撮像素子およびカメラシステムを提供することにある。
【課題を解決するための手段】
【００２４】
本技術の第１の観点の固体撮像素子は、光電変換素子を有し、画素電源電圧が供給される増幅素子が信号線を駆動して光電変換により得られた電気信号を画素信号として出力する画素が複数行列状に配列された画素アレイ部と、供給される電源電圧から当該電源電圧より低い上記画素電源電圧を生成して、上記画素の増幅素子に供給する画素電源部と、上記画素から画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素電源部は、少なくとも上記電源電圧のノイズが出力すべき画素信号に伝達しないように減衰させてターゲット電圧の上記画素電源電圧を生成する画素電源回路を含む。
【００２５】
本技術の第２の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換素子を有し、画素電源電圧が供給される増幅素子が信号線を駆動して光電変換により得られた電気信号を画素信号として出力する画素が複数行列状に配列された画素アレイ部と、供給される電源電圧から当該電源電圧より低い上記画素電源電圧を生成して、上記画素の増幅素子に供給する画素電源部と、上記画素から画素信号の読み出しを行う画素信号読み出し部と、を含み、上記画素電源部は、少なくとも上記電源電圧のノイズが出力すべき画素信号に伝達しないように減衰させてターゲット電圧の上記画素電源電圧を生成する画素電源回路を含む。
【発明の効果】
【００２６】
本技術によれば、画素の読み出しへのノイズ混入を防止でき、画素を形成するトランジスタの継時的な特性劣化を抑止することができる。
【図面の簡単な説明】
【００２７】
【図１】画素を２次元アレイ状に配置したＣＭＯＳイメージセンサ（固体撮像素子）の一般的な構成例を示す図である。
【図２】４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素回路の一例を示す図である。
【図３】４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素回路の他の例を示す図である。
【図４】本技術の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。
【図５】本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【図６】本実施形態に係る画素電源部および画素アレイ部の第１の構成例を示す図である。
【図７】本実施形態に係る画素電源部および画素アレイ部の第２の構成例を示す図である。
【図８】本実施形態に係る画素電源回路の第１の構成例を示す回路図である。
【図９】本実施形態に係る画素電源回路の第２の構成例を示す回路図である。
【図１０】本実施形態に係る画素電源回路の第３の構成例を示す回路図である。
【図１１】本実施形態に係る画素電源回路の第４の構成例を示す回路図である。
【図１２】本実施形態に係る画素電源回路の第５の構成例を示す回路図である。
【図１３】本実施形態に係る画素電源回路の第６の構成例を示す回路図である。
【図１４】本実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【図１５】画素配列例としてベイヤー配列を示す図である。
【図１６】本実施形態に係る画素分割の概念図である。
【図１７】図１４の列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）で加算処理を行う場所を示す図である。
【図１８】本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの分割画素の一例を示す図である。
【図１９】本技術の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【発明を実施するための形態】
【００２８】
以下、本技術の実施の形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．固体撮像素子の全体の概略構成
２．画素電源部および画素アレイ部の第１の構成例
３．画素電源部および画素アレイ部の第２の構成例
４．画素電源回路の具体的な構成例
５．列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例
６．カメラシステムの構成例
【００２９】
＜１．固体撮像素子の全体の概略構成＞
図４は、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。
【００３０】
本ＣＭＯＳイメージセンサ１００は、画素アレイ部１１０、行選択回路（Ｖｄｅｃ）１２０、カラム読み出し回路（ＡＦＥ）１３０、および画素電源部１４０を有する。
そして、行選択回路１２０およびカラム読み出し回路１３０により画素信号読み出し部が形成される。
【００３１】
画素アレイ部１１０は、複数の画素回路１１０ＡがＭ行×Ｎ列の２次元状（マトリクス状）に配列されている。
【００３２】
図５は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【００３３】
この画素回路１１０Ａは、たとえばフォトダイオード（ＰＤ）からなる光電変換素子（以下、単にＰＤというときもある）１１１を有する。
そして、画素回路１１０Ａは、この１個の光電変換素子１１１に対して、転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５の４つのトランジスタを能動素子として有する。
【００３４】
光電変換素子１１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送素子としての転送トランジスタ１１２は、光電変換素子１１１と入力ノードとしてのフローティングディフュージョンＦＤとの間に接続され、転送制御線ＬＴＲＧを通じてそのゲート（転送ゲート）に制御信号である転送信号ＴＲＧが与えられる。
これにより、転送トランジスタ１１２は、光電変換素子１１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
【００３５】
リセットトランジスタ１１３は、画素電源電圧ＶＤＤＰＩＸが供給される電源ラインＬＶＤＤＰＩＸとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートに制御信号であるリセット信号ＲＳＴが与えられる。
これにより、リセット素子としてのリセットトランジスタ１１３は、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤＰＩＸの電位にリセットする。
【００３６】
フローティングディフュージョンＦＤには、増幅素子としての増幅トランジスタ１１４のゲートが接続されている。すなわち、フローティングディフュージョンＦＤは増幅素子としての増幅トランジスタ１１４の入力ノードとして機能する。
増幅トランジスタ１１４と選択トランジスタ１１５は画素電源電圧ＶＤＤＰＩＸが供給される電源ラインＬＶＤＤＰＩＸと信号線ＬＳＧＮとの間に直列に接続されている。
このように、増幅トランジスタ１１４は、選択トランジスタ１１５を介して信号線ＬＳＧＮに接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通してアドレス信号に応じた制御信号である選択信号ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。
選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線ＬＳＧＮに出力する。信号線ＬＳＧＮを通じて、各画素から出力された電圧は、カラム読み出し回路１３０に出力される。
これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
【００３７】
画素アレイ部１１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴＲＧ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
ＬＲＳＴ、ＬＴＲＧ、ＬＳＥＬの各制御線はそれぞれＭ本ずつ設けられている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴＲＧ、および選択制御線ＬＳＥＬは、行選択回路１２０により駆動される。
【００３８】
行選択回路１２０は、画素アレイ部１１０の中の任意の行に配置された画素の動作を制御する。行選択回路１２０は、制御線ＬＳＥＬ、ＬＲＳＴ、ＬＴＲＧを通して画素を制御する。
行選択回路１２０は、たとえばシャッターモード切替信号に応じて露光方式を行毎に露光を行うローリングシャッター方式または前画素動に露光を行うグローバルシャッター方式に切り替えて、画像駆動制御を行う。
【００３９】
カラム読み出し回路１３０は、行選択回路１２０により読み出し制御された画素行のデータを信号出力線ＬＳＧＮを介して受け取り、後段の信号処理回路に転送する。
カラム読み出し回路１３０は、ＣＤＳ回路やＡＤＣ（アナログデジタルコンバータ）を含む。
【００４０】
本実施形態の画素電源部１４０は画素電源回路を有し、供給される電源電圧ＶＤＤから画素電源電圧ＶＤＤＰＩＸを生成して、生成した画素電源電圧ＶＤＤＰＩＸを電源ラインＬＶＤＤＰＩＸを介して各画素回路１１０Ａに供給する。
画素電源部１４０は、電源電圧ＶＤＤにノイズが重畳していても画素読み出し信号にノイズを伝達させず、画素を形成するトランジスタが経時的に劣化しないような適切な電圧の画素電源電圧ＶＤＤＰＩＸを生成して各画素回路１１０Ａに供給する。
【００４１】
＜２．画素電源部および画素アレイ部の第１の構成例＞
図６は、本実施形態に係る画素電源部および画素アレイ部の第１の構成例を示す図である。
図６の画素電源部１４０は、画素電源回路１４１を有する。
【００４２】
画素電源回路１４１は、上述したように、供給される電源電圧ＶＤＤから画素電源電圧ＶＤＤＰＩＸを生成して、生成した画素電源電圧ＶＤＤＰＩＸを、電源ラインＬＶＤＤＰＩＸを介して各画素回路１１０Ａに供給する。なお、電源ラインＬＶＤＤＰＩＸは第１の電源ラインに相当する。
電源ラインＬＶＤＤＰＩＸは、各画素回路１１０Ａの増幅トランジスタ１１４およびリセットトランジスタ１１３の電源側端子(ドレイン)に接続されている。
したがって、画素電源回路１４１は、生成した画素電源電圧ＶＤＤＰＩＸを、電源ラインＬＶＤＤＰＩＸを介して、各画素回路１１０Ａの増幅トランジスタ１１４およびリセットトランジスタ１１３の電源側端子(ドレイン)に供給する。
【００４３】
画素電源回路１４１は、後述するように、ＬＤＯ（Low Drop Out ：低ドロップアウト)や絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）を介して画素に電源電圧を供給することにより、ノイズを減衰させ、画素までノイズが伝搬しないように構成される。
画素電源回路１４１は、ＬＤＯやＭＯＳＦＥＴにより画素に供給する電源の電圧を低下させることで、画素のトランジスタで発生する電界を緩和し、特性の劣化を抑制（軽減）する。
なお、ＬＤＯとは、入力電圧が所望の出力電圧をわずかに超える程度の時にも動作するリニア電圧レギュレータである。 
【００４４】
また、図６においては、画素のソースフォロワ回路用電流源回路１５０が示されている。
ソースフォロワ回路１５０は、電源に接続された定電流源１５１、定電流源１５１に接続されたカレントミラー用トランジスタ１５２、および各垂直信号線ＬＳＧＮ−１〜ＬＳＧＮ―Ｎに接続された負荷としてのトランジスタ１５３−１〜１５３−Ｎを有する。
トランジスタ１５２、１５３−１〜１５３−Ｎは、たとえばｎチャネルのＭＯＳＦＥＴにより形成される。
【００４５】
画素電源電圧ＶＤＤＰＩＸが供給され、画素の電源として機能する電源ラインＬＶＤＤＰＩＸは、画素のソースフォロワに用いられ、図５および図６の例では、増幅トランジスタ１１４（およびリセットトランジスタ１１３）のドレインが接続されている。
画素のソースフォロワに用いる電源は、画素から垂直信号線ＬＳＧＮに信号を読み出す際に、大きな電流を流す必要がある。たとえば、画素アレイの列数が３０００列の場合、１列あたり６μＡの電流を流すとすると、１８ｍＡを供給する必要がある。
したがって、画素のソースフォロワに用いる電源は、十分な電流供給能力を有し、かつＶＤＤ側から見込んだ抵抗が、ＣＤＳの帯域以上の高周波では高抵抗である必要がある。
【００４６】
＜３．画素電源部および画素アレイ部の第２の構成例＞
図７は、本実施形態に係る画素電源部および画素アレイ部の第２の構成例を示す図である。
【００４７】
図７の画素電源部１４０Ａは、画素電源回路１４１Ａに加えてローパスフィルタ（ＬＰＦ）１４２を有する。
そして、画素電源回路１４１Ａは、上述したように、供給される電源電圧ＶＤＤから画素電源電圧ＶＤＤＰＩＸを生成して、生成した画素電源電圧ＶＤＤＰＩＸを、電源ラインＬＶＤＤＰＩＸを介して各画素回路１１０Ａに供給する。
図７において、電源ラインＬＶＤＤＰＩＸは、各画素回路１１０Ａの増幅トランジスタ１１４の電源側端子(ドレイン)に接続されている。
したがって、画素電源回路１４１Ａは、生成した画素電源電圧ＶＤＤＰＩＸを、電源ラインＬＶＤＤＰＩＸを介して、各画素回路１１０Ａの増幅トランジスタ１１４の電源側端子(ドレイン)に供給する。
【００４８】
ローパスフィルタ１４２は、電源電圧ＶＤＤの低域成分を抽出し、抽出した画素リセット用電源電圧ＶＤＤＲＳＴを電源ラインＬＶＤＤＲＳＴに出力する。なお、電源ラインＬＶＤＤＲＳＴは第２の電源ラインに相当する。
図７において、電源ラインＬＶＤＤＲＳＴは、各画素回路１１０Ａのリセットトランジスタ１１３の電源側端子(ドレイン)に接続されている。
したがって、ローパスフィルタ１４２は、抽出したリセット用電源電圧ＶＤＤＲＳＴを、電源ラインＬＶＤＤＲＳＴを介して、各画素回路１１０Ａのリセットトランジスタ１１３の電源側端子(ドレイン)に供給する。
【００４９】
画素電源部１４０Ａにおいて、電源ラインを２系統に分けている理由は以下の通りである。
なお、画素電源電圧ＶＤＤＰＩＸが供給され、画素の電源として機能する電源ラインＬＶＤＤＰＩＸは、画素のソースフォロワに用いられ、図７の例では、増幅トランジスタ１１４のドレインが接続されている。
画素リセット用電源電圧ＶＤＤＰＳＴが供給され、画素リセット用電源として機能をお電源ラインＬＶＤＤＲＳＴは、リセットトランジスタ１１３のドレインに接続されている。
【００５０】
前述したように、画素のソースフォロワに用いる電源は、画素から垂直信号線ＬＳＧＮに信号を読み出す際に、大きな電流を流す必要がある。たとえば、画素アレイの列数が３０００列の場合、１列あたり６μＡの電流を流すとすると、１８ｍＡを供給する必要がある。
したがって、画素のソースフォロワに用いる電源は、十分な電流供給能力を有し、かつＶＤＤ側から見込んだ抵抗が、ＣＤＳの帯域以上の高周波では高抵抗である必要がある。
これに対して、画素リセット用の電源は、大きな定常電流を流さない。そのため、単純なローパスフィルタ（抵抗ＲおよびキャパシタＣ、スイッチドキャパシタなどで構成）を通して供給することもできる。
【００５１】
＜４．画素電源回路の具体的な構成例＞
次に、本実施形態に係る画素電源部を形成する画素電源回路の具体的な構成例について説明する。
なお、以下の説明においては、画素電源回路を符号２００をもって示す。
【００５２】
［４．１  画素電源回路の第１の構成例］
図８は、本実施形態に係る画素電源回路の第１の構成例を示す回路図である。
【００５３】
図８の画素電源回路２００は、ドロップ用ＮＭＯＳトランジスタ２０１、演算増幅器（オペアンプ）２０２、キャパシタＣ１、基準電圧供給端子ＴＶＲＥＦ、および画素電源電圧ＶＤＤＰＩＸの出力端子ＴＶＤＤＰＩＸを含んで構成されている。
この画素電源回路２００は、ドロップ用ＮＭＯＳトランジスタ２０１およびオペアンプ２０２を有するＬＤＯ系回路として形成されている。
前述したように、ＬＤＯとは、入力電圧が所望の出力電圧をわずかに超える程度の時にも動作するリニア電圧レギュレータである。 
【００５４】
ＮＭＯＳトランジスタ２０１のドレインが電源電圧ＶＤＤが供給される電源ラインＬＶＤＤに接続され、ソースがオペアンプ２０２の反転入力端子（−）および出力端子ＴＶＤＤＰＩＸに接続されている。
ＮＭＯＳトランジスタ２０１のゲートがオペアンプ２０２の出力に接続され、オペアンプ２０２の非反手入力端子（＋）が基準電圧供給端子ＴＶＲＥＦに接続されている。
また、ＮＭＯＳトランジスタ２０１のゲートと基準電位ＶＳＳとの間にキャパシタＣ１が接続されている。
【００５５】
画素電源回路２００においては、入力電源電圧ＶＤＤ（たとえば３．３Ｖ）をＮＭＯＳトランジスタ２０１を通過させることでドロップさせて、たとえば出力の画素電源電圧（たとえば２．７Ｖ）を出力する。
画素電源回路２００は、オペアンプ２０２で基準電圧（たとえば２．７Ｖ）と出力電圧を比較し、この比較結果に応じたオペアンプ２０２の出力信号でＮＭＯＳトランジスタ２０１のオン抵抗を制御して出力電圧を一定に保持する。
【００５６】
このように、図８の画素電源回路２００は、ドロップ（パスデバイス）用トランジスタとしてＮＭＯＳトランジスタ２０１を適用したＬＤＯとして構成されている。
この画素電源回路２００は、出力する画素電源電圧ＶＤＤＰＩＸのターゲット電圧（たとえば２．７Ｖ）よりも電源電圧ＶＤＤが十分高い（たとえば０．５Ｖ以上高い）時に有効である。
そして、画素電源回路２００は、画素電源電圧ＶＤＤＰＩＸの電圧を、ターゲット電圧に高精度で合わせることができる。
画素電源回路２００によれば、電源電圧ＶＤＤにノイズが重畳していても、数ＭＨｚまでの低周波の成分は、ほとんど画素電源電圧ＶＤＤＰＩＸには伝搬しない。
垂直信号線ＬＳＧＮの電圧ＶＳＬをＡＤ変換する読み出し回路（不図示）の帯域は、一般的に数ＭＨｚ程度あれば十分である。
それ以上の周波数のノイズが、画素電源にのったとしても、読み出し回路でＡＤ変換されないようにすることができる。
また、一般的に、センサの電源には安定化容量を接続するので、数１００ＭＨｚ以上の高周波のノイズがセンサに入るケースはほとんどない。
実際に電源電圧ＶＤＤにのる可能性がある数１０Ｈｚ〜１００ＭＨｚ程度のノイズは、センサの出力に影響しない。
【００５７】
［４．２  画素電源回路の第２の構成例］
図９は、本実施形態に係る画素電源回路の第１の構成例を示す回路図である。
【００５８】
図９の画素電源回路２００Ａは、ＬＤＯ構成ではなく、ＮＭＯＳトランジスタ２０１のゲートが抵抗素子Ｒ１を介して電源ラインＬＶＤＤに接続されている。
これにより、ＮＭＯＳトランジスタ２０１のゲート電圧ＶｇのＤＣレベルはＶＤＤレベルに保持される。
また，ＮＭＯＳトランジスタ２０１のゲートと基準電位ＶＳＳとの間にはキャパシタＣ１が接続されている。
【００５９】
画素電源回路２００Ａにおいて、電源ラインＬＶＤＤＰＩＸに出力すべき画素電源電圧ＶＤＤＰＩＸは、ＮＭＯＳトランジスタ２０１に電流（ＩｘＮ）Ａを流した場合のＮＭＯＳトランジスタ２０１のゲート・ソース間電圧をＶｇｓとすると、次式で与えられる。
【００６０】
［数１］
ＶＤＤＰＩＸ＝ＶＤＤ−Ｖｇｓ
【００６１】
ＮＭＯＳトランジスタ２１０のゲート電圧Ｖｇが一定であれば、電源電圧ＶＤＤのノイズはほとんど画素電源電圧ＶＤＤＰＩＸには伝搬しない。
電源電圧ＶＤＤのノイズは、抵抗Ｒ１とキャパシタＣ１で構成されるローパスフィルタを介してＮＭＯＳトランジスタ２０１のゲートに伝搬する。
このローパスフィルタでカットオフ周波数ｆｃ＝１／２πＲＣ以上の周波数は、２０ｄＢ／ｄｅｃで減衰する。
【００６２】
一般的に、ＣＭＯＳイメージセンサは、読み出しでＣＤＳを行っている。ＣＤＳでは、信号レベルとリセットレベルの差分をとるため、ハイパスフィルタとして働く。
ローパスフィルタのカットオフ周波数ｆｃを、ＣＤＳの帯域よりも十分低く設定すると、低周波側はＣＤＳで、高周波側はローパスフィルタで、ノイズを低減することができる。
たとえば、サンプリングの間隔ＴＣＤＳが５μｓ、カットオフ周波数ｆｃを１ｋＨｚ（Ｒ＝１ＭΩ、Ｃを１６０ｐＦ）とすると、全ての周波数で、電源電圧ＶＤＤから画素電源電圧ＶＤＤＰＩＸへのノイズの伝搬を−２０ｄＢ（１／１０）以下に抑えることができる。
【００６３】
［４．３  画素電源回路の第３の構成例］
図１０は、本実施形態に係る画素電源回路の第３の構成例を示す回路図である。
【００６４】
図１０の画素電源回路２００Ｂは、ＮＭＯＳトランジスタ２０１のゲートが抵抗素子ではなくスイッチＳＷ１を介して電源電圧ＶＤＤの電源ラインＬＶＤＤに接続されている。
画素電源回路２０Ｂにおいては、ＮＭＯＳトランジスタ２０１のゲート電圧Ｖｇをサンプルおよびホールドする。
たとえば、カラム読み出し回路１３０がＡＤコンバータを有している場合、スイッチＳＷ１はＡＤ変換期間には非導通状態、ＡＤ変換期間外は導通状態にあるように、図示しない制御系により制御される。
これにより、ＡＤ変換期間中は、ホールド動作によりＮＭＯＳトランジスタ２０１のゲート電圧Ｖｇはホールドされており一定である。
【００６５】
電源ラインＬＶＤＤＰＩＸに出力すべき画素電源電圧ＶＤＤＰＩＸは、ＮＭＯＳトランジスタ２０１に電流（ＩｘＮ）Ａが流れることかあら、ＮＭＯＳトランジスタ２０１のゲート・ソース間電圧Ｖｇｓは一定である。
このため、画素電源電圧ＶＤＤＰＩＸも一定に保たれる。
電源にノイズがのっていると、サンプルホールドする度に画素電源電圧ＶＤＤＰＩＸの電圧が変化するが、特に図７のセンサの構成であれば、垂直信号線ＬＳＧＮに出力される読み出し信号ＶＳＬにはほとんど伝搬しない。
【００６６】
［４．４  画素電源回路の第４の構成例］
図１１は、本実施形態に係る画素電源回路の第４の構成例を示す回路図である。
【００６７】
図１１の画素電源回路２００Ｃは、図９に構成に加えて、ＮＭＯＳトランジスタ２０１のゲートと基準電位ＶＳＳとの間に抵抗素子Ｒ２が接続され、電源電圧ＶＤＤを抵抗素子Ｒ１とＲ２で分圧するように構成されている。
この画素電源回路２００Ｃでは、画素電源電圧ＶＤＤＰＩＸの電圧値を下げたい場合、電源電圧ＶＤＤを抵抗で分圧して、ＮＭＯＳトランジスタ２０１のゲート電圧ＶｇのＤＣレベルを決めることで実現できる。
【００６８】
［４．５  画素電源回路の第５の構成例］
図１２は、本実施形態に係る画素電源回路の第５の構成例を示す回路図である。
【００６９】
図１２の画素電源回路２００Ｄは、図８のＬＤＯ系の画素電源回路２００に対応しており、ドロップ用トランジスタとしてＮＭＯＳトランジスタに代えてＰＭＯＳトランジスタ２０３が適用されている。
ＰＭＯＳトランジスタ２０３のソースが電源ラインＬＶＤＤＤに接続され、ドレインがオペアンプ２０２の反転入力端子（−）および出力端子ＴＶＤＤＰＩＸに接続されている。
これに伴い、キャパシタＣ１はＰＭＯＳトランジスタ２０３のゲートと電源ラインＬＶＤＤ間に接続されている。
この例の基準電圧ＶＲＥＦは２．９Ｖである。
【００７０】
この画素電源回路２００Ｄでは、画素電源電圧ＶＤＤＰＩＸのターゲット電圧を、ＮＭＯＳトランジスタを用いた場合よりも高くすることができる。
ただし、高周波側で、電源電圧ＶＤＤから画素電源電圧ＶＤＤＰＩＸに伝わるノイズの量が増える傾向にある。
【００７１】
［４．６  画素電源回路の第６の構成例］
図１３は、本実施形態に係る画素電源回路の第６の構成例を示す回路図である。
【００７２】
図１３の画素電源回路２００Ｅは、図８のＬＤＯ系の画素電源回路２００に対応しており、ＮＭＯＳトランジスタ２０１のゲート電圧を昇圧する昇圧回路２０４が設けられている。
このように、ドロップ用トランジスタとしてＮＭＯＳトランジスタを用いた場合であっても、ＮＭＯＳトランジスタ２０１のゲート電圧を昇圧することで、画素電源電圧ＶＤＤＰＩＸのターゲット電圧を高くすることが可能である。
この例では、電源電圧ＶＤＤが２．７Ｖ、基準電圧ＶＲＥＦが２．５Ｖで、昇圧電圧が３．３Ｖである。
【００７３】
以上説明したように、本実施形態によれば、供給される電源電圧ＶＤＤから画素電源電圧ＶＤＤＰＩＸを生成して、生成した画素電源電圧ＶＤＤＰＩＸを電源ラインＬＶＤＤＰＩＸを介して各画素回路１１０Ａに供給する画素電源部１４０を有する。
画素電源部１４０を配置したことにより、電源電圧ＶＤＤにノイズが重畳していても画素読み出し信号にノイズを伝達させず、画素を形成するトランジスタが経時的に劣化しないような適切な電圧の画素電源電圧ＶＤＤＰＩＸを生成することができる。
本実施形態によれば、ＬＤＯ系やＭＯＳＦＥＴにより画素に供給する電源電圧を低下させることで、画素のトランジスタで発生する電界を緩和し、特性の劣化を抑制することができる。
【００７４】
なお、各実施形態に係るＣＭＯＳイメージセンサは、特に限定されないが、たとえば列並列型のアナログ−デジタル変換装置（以下、ＡＤＣ（Analog digital converter)と略す）を搭載したＣＭＯＳイメージセンサとして構成することも可能である。
【００７５】
図１４は、本実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【００７６】
この固体撮像素子３００は、図１４に示すように、撮像部としての画素アレイ部３１０、画素駆動部としての行選択回路３２０、水平転送走査回路３３０、タイミング制御回路３４０を有する。
さらに、固体撮像素子３００は、ＡＤＣ群３５０、デジタル−アナログ変換装置（以下、DAC (Digital Analog converter)と略す）３６０、アンプ回路（Ｓ／Ａ）３７０、信号処理回路３８０、および水平転送線３９０を有する。
そして、固体撮像素子３００は、上述した画素電源部１４０と同様の構成および機能を有する画素電源部４００を有している。
なお、画素電源部４００については、図１〜図１３に関連付けて詳述したことから、ここでの説明は省略する。
【００７７】
画素アレイ部３１０は、フォトダイオードと画素内アンプとを含む、たとえば図５に示すような画素がマトリックス状（行列状）に配置されて構成される。
また、固体撮像素子３００においては、画素アレイ部３１０の信号を順次読み出すための制御回路として次の回路が配置されている。
すなわち、固体撮像素子３００においては、制御回路として内部クロックを生成するタイミング制御回路３４０、行アドレスや行走査を制御する行選択回路３２０、そして列アドレスや列走査を制御する水平転送走査回路３３０が配置される。
【００７８】
ＡＤＣ群３５０は、比較器３５１、カウンタ３５２、およびラッチ３５３を有するＡＤＣが複数列配列されている。
比較器３５１は、ＤＡＣ３６０により生成される参照電圧を階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐと、行線毎に画素から垂直信号線を経由し得られるアナログ信号とを比較する。
カウンタ３５２は、比較器３５１の比較時間をカウントする。
ＡＤＣ群３５０は、ｎビットデジタル信号変換機能を有し、垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。
各ラッチ３５３の出力は、たとえば２ｎビット幅の水平転送線３９０に接続されている。
そして、水平転送線３９０に対応した２ｎ個のアンプ回路３７０、および信号処理回路３８０が配置される。
【００７９】
ＡＤＣ群３５０においては、垂直信号線に読み出されたアナログ信号（電位Ｖｓｌ）は列毎に配置された比較器３５１で参照電圧Ｖｓｌｏｐ（ある傾きを持った線形に変化するスロープ波形）と比較される。
このとき、比較器３５１と同ように列毎に配置されたカウンタ３５２が動作しており、ランプ波形のある電位Ｖｓｌｏｐとカウンタ値が一対一対応を取りながら変化することで垂直信号線の電位（アナログ信号）Ｖｓｌをデジタル信号に変換する。
参照電圧Ｖｓｌｏｐの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
そしてアナログ電気信号Ｖｓｌと参照電圧Ｖｓｌｏｐが交わったとき、比較器３５１の出力が反転し、カウンタ３５２の入力クロックを停止し、ＡＤ変換が完了する。
以上のＡＤ変換期間終了後、水平転送走査回路３３０により、ラッチ３５３に保持されたデータが、水平転送線３９０、アンプ回路３７０を経て信号処理回路３８０に入力され、２次元画像が生成される。
このようにして、列並列出力処理が行われる。
【００８０】
そして、画素電源部４００が、上述した図４〜図１３に関連付けて説明した画素電源部１４０が適用される。
この画素電源部４００を配置することにより、電源電圧ＶＤＤにノイズが重畳していても画素読み出し信号にノイズを伝達させず、画素を形成するトランジスタが経時的に劣化しないような適切な電圧の画素電源電圧ＶＤＤＰＩＸを生成することができる。
そして、ＬＤＯ系やＭＯＳＦＥＴにより画素に供給する電源電圧を低下させることで、画素のトランジスタで発生する電界を緩和し、特性の劣化を抑制することができる。
このような画素電源部４００を配置することは、たとえば以下のような画素構成を有する固体撮像素子において効果は大きい。
【００８１】
上述したように、画素アレイ部３１０は、複数の画素がマトリクス状（行列状）に配置されて構成される。
画素アレイ部３１０は、その画素配列として、たとえば図１５に示すようなベイヤー配列が採用される。
【００８２】
そして、本例の画素アレイ部３１０は、一つの画素がたとえばフォトダイオードにより形成される光電変換素子を含む複数の分割画素セルＤＰＣに分割されている。
具体的には、列並列ＡＤＣ搭載の固体撮像素子（ＣＭＯＳイメージセンサ）３００において、ベイヤー配列の同一色カラーフィルタ下の１画素について、感度または蓄積時間を変えて２ケ以上複数個の分割画素セルＤＰＣに分割されている。
そして、画素信号をＡＤ変換して列方向に出力する際に、分割画素の出力分割画素信号を加算してＡＤ変換する。このとき、たとえばＡＤ変換部への入力範囲を常に各画素の飽和出力電圧以下になるようにクリップし、各画素の出力値は必ず特定のデジタル値となるようにする。
【００８３】
以下の説明では、一つの画素ＤＰＣが４つの分割画素セルＤＰＣ−Ａ〜ＤＰＣ−Ｄに分割されている場合を例に説明する。
【００８４】
図１６は、本発明の実施形態に係る画素分割の概念図である。
図１６にはベイヤー配列の場合の分割方法が示されており、同じ色フィルタの下にある１画素を４分割した例で、分割された個々の画素では感度または蓄積時間がそれぞれ異なる。
図１６では、Ｇ（緑）画素ＰＣＧをＤＰＣ−Ａ，ＤＰＣ−Ｂ，ＤＰＣ−Ｃ，ＤＰＣ−Ｄの４つの画素に分割した場合が示されている。
【００８５】
この画素アレイ部３１０における画素および分割画素の構成や分割形態等については後で詳述する。
【００８６】
そして、固体撮像素子３００は、たとえば画素内で増幅された分割画素信号を時間順次的に垂直信号線に送出し、カラム画素信号読み出し部に配置されたＡＤＣ群３５０のＡＤ変換器(ＡＤ変換部)でＡＤ変換を実行する。
固体撮像素子３００は、次いで第２の分割画素信号のＡＤ変換操作を行う際に、第１のＡＤ変換値を加算して第２の分割画素信号のＡＤ変換操作を実行する。
固体撮像素子３００は、次いで第３の分割画素信号のＡＤ変換操作を行う際に、前記第２のＡＤ変換値を加算して第３の分割画素信号のＡＤ変換操作を実行する。
固体撮像素子３００は、次いで第４の分割画素信号のＡＤ変換操作を行う際に、前記第３のＡＤ変換値を加算して第４の分割画素信号のＡＤ変換操作を実行する。
本例の固体撮像素子３００は、順次このような方法で複数個に分割された画素の画素信号をカラム部に設けられたＡＤ変換器で加算する分割画素加算方法が採用される。
【００８７】
ＡＤＣ群３５０においては、たとえば、このカウンタのアップおよびダウンカウント処理を、カウンタのリセットを行うことなく分割画素信号の数だけ連続的に行うことにより、上述したようなＡＤ変換器で加算する分割画素加算が実現される。
【００８８】
図１７は、図１４の列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）で加算処理を行う場所を示す図である。
【００８９】
図１７中、破線で囲まれた所は実際に加算処理が行える場所である。細い破線は既存の場所、太い破線は本実施形態に係る領域である。
これまで知られている分割画素の加算信号処理の方法は、ＤＳＰ等の信号処理部で行っている。
これに対して、本実施形態においては、上述したように、ＡＤ変換時にカウンタ３５２において、４分割画素信号のＡＤ変換を行いつつ順次加算処理を行う。
すなわち、画素内で増幅された分割画素信号を時間順次的に垂直信号線ＬＳＧＮに送出し、カラム画素信号読み出し部に配置されたＡＤＣ群３５０のＡＤ変換器(ＡＤ変換部)でＡＤ変換を実行する。
ＡＤＣ群３５０の各ＡＤＣにおいては、次いで第２の分割画素信号のＡＤ変換操作を行う際に、第１のＡＤ変換値を加算して第２の分割画素信号のＡＤ変換操作を実行する。
ＡＤＣ群３５０のＡＤＣにおいては、次いで第３の分割画素信号のＡＤ変換操作を行う際に、前記第２のＡＤ変換値を加算して第３の分割画素信号のＡＤ変換操作を実行する。
ＡＤＣ群３５０のＡＤＣにおいては、次いで第４の分割画素信号のＡＤ変換操作を行う際に、前記第３のＡＤ変換値を加算して第４の分割画素信号のＡＤ変換操作を実行する。
【００９０】
以上のＡＤ変換期間終了後、水平転送走査回路３３０により、ラッチ３５３に保持されたデータが、水平転送線３９０に転送され、アンプ３７０を経て信号処理回路３８０に入力され、所定の信号処理により２次元画像が生成される。
【００９１】
本例の分割画素の構成や分割形態や分割画素加算処理等については種々の構成が採用することが可能である。
【００９２】
ここで、理解を容易にするために、ＣＭＯＳイメージセンサの基本的な分割画素の構成の一例について説明する。
【００９３】
図１８は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの分割画素の一例を示す図である。
【００９４】
この分割画素ＤＰＣ１は、図５と同様の構成を有している。
そして、４つの分割画素の選択トランジスタ１１５を介して共通の垂直信号線ＬＳＧＮに接続されている。
この構成を本例の割画素セルにそのまま適用することも可能である。
【００９５】
また、各分割画素セルに光電変換素子、転送トラジスタを含む構成として、フローティングディフュージョン部ＦＤを分割画素セルで共有する構成も採用することも可能である。
この場合、たとえば増幅部としての増幅トランジスタ、選択トランジスタ、リセットトランジスタを共有するように形成することも可能である。
【００９６】
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
【００９７】
＜６．カメラシステムの構成例＞
図１９は、本技術の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【００９８】
本カメラシステム５００は、図１９に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）１００，３００が適用可能な撮像デバイス５１０を有する。
さらに、カメラシステム５００は、この撮像デバイス５１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ５２０を有する。
カメラシステム５００は、撮像デバイス５１０を駆動する駆動回路(ＤＲＶ)５３０と、撮像デバイス５１０の出力信号を処理する信号処理回路(ＰＲＣ)５４０と、を有する。
【００９９】
駆動回路５３０は、撮像デバイス５１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス５１０を駆動する。
【０１００】
また、信号処理回路５４０は、撮像デバイス５１０の出力信号に対して所定の信号処理を施す。
信号処理回路５４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路５４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
【０１０１】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス５１０として、先述した撮像素子１００，３００を搭載することで、低消費電力で、高精度なカメラが実現できる。
【０１０２】
なお、本技術は以下のような構成をとることができる。
（１）光電変換素子を有し、画素電源電圧が供給される増幅素子が信号線を駆動して光電変換により得られた電気信号を画素信号として出力する画素が複数行列状に配列された画素アレイ部と、
供給される電源電圧から当該電源電圧より低い上記画素電源電圧を生成して、上記画素の増幅素子に供給する画素電源部と、
上記画素から画素信号の読み出しを行う画素信号読み出し部と、を有し、
上記画素電源部は、
少なくとも上記電源電圧のノイズが出力すべき画素信号に伝達しないように減衰させてターゲット電圧の上記画素電源電圧を生成する画素電源回路を含む
固体撮像素子。
（２）上記画素は、
上記増幅素子の入力ノードと、
光信号を電気信号に変換し信号電荷を蓄積する光電変換素子と、
転送信号によりオン、オフされ、オン状態で上記光電変換素子の電荷を上記入力ノードの転送する転送素子と、
リセット信号によりオン、オフされ、オン状態で上記入力ノードをリセットするリセット素子と、を含み、
上記増幅素子およびリセット素子は、
上記画素電源電圧が供給される電源ラインに接続され、
上記リセット素子は、上記入力ノードを上記電源ラインの電位にリセットする
上記（１）記載の固体撮像素子。
（３）上記画素電源部は、
供給される電源電圧から当該電源電圧より低い上記画素電源電圧を生成して第１の電源ラインに出力する画素電源回路と、
供給される電源電圧から低周波成分を抽出したリセット用電源電圧を生成して第２の電源ラインに出力するローパスフィルタと、を含み、
上記画素は、
上記増幅素子の入力ノードと、
光信号を電気信号に変換し信号電荷を蓄積する光電変換素子と、
転送信号によりオン、オフされ、オン状態で上記光電変換素子の電荷を上記入力ノードの転送する転送素子と、
リセット信号によりオン、オフされ、オン状態で上記入力ノードをリセットするリセット素子と、を含み、
上記増幅素子は、上記第１の電源ラインに接続され、
上記リセット素子は、上記第２の電源ラインに接続され、上記入力ノードを上記第２の電源ラインの電位にリセットする
上記（１）記載の固体撮像素子。
（４）上記画素電源回路は、
入力側端子が上記電源電圧が供給される電源ラインに接続され、出力側端子が上記画素電源電圧が出力される電源ライン間に接続されたドロップ用電界効果トランジスタを含み、
上記電界効果トランジスタのゲート電圧を所定電圧に制御して供給される電源電圧から当該電源電圧より低い上記画素電源電圧を生成する
上記（１）から（３）のいずれか一に記載の固体撮像素子。
（５）上記画素電源回路は、
基準電圧と出力する画素電源電圧とを比較して上記電界効果トランジスタのゲート電圧を制御する演算増幅器を含む
上記（４）記載の固体撮像素子。
（６）上記画素電源回路は、
上記電界効果トランジスタのゲート電圧を昇圧する昇圧回路を含む
上記（５）記載の固体撮像素子。
（７）上記画素電源回路は、
上記電界効果トランジスタのゲートと上記電源電圧が供給される電源ラインとの間とに接続された抵抗素子と、
上記電界効果トランジスタのゲートと基準電位との間に接続されたキャパシタと、を含む
上記（４）記載の固体撮像素子。
（８）上記画素電源回路は、
上記電界効果トランジスタのゲートと基準電位との間に接続された抵抗素子をさらに含む
上記（７）記載の固体撮像素子。
（９）上記画素電源回路は、
上記電界効果トランジスタのゲートと上記電源電圧が供給される電源ラインとの間とに接続されたスイッチと、
上記電界効果トランジスタのゲートと基準電位との間に接続されたキャパシタと、を含み、
上記電界効果トランジスタのゲート電圧をサンプルおよびホールドする機能を有する
上記（４）記載の固体撮像素子。
（１０）
上記画素信号読み出し部は、
上記画素アレイ部から読み出した画素信号をアナログデジタル（ＡＤ）変換するＡＤ変換部を含み、
上記画素電源回路の上記スイッチは、
ＡＤ変換期間には非導通状態、
ＡＤ変換期間以外は導通状態になるように制御される
上記（９）記載の固体撮像素子。
（１１）上記画素信号読み出し部は、
上記画素アレイ部から読み出した画素信号をアナログデジタル（ＡＤ）変換するＡＤ変換部を含み、
上記画素アレイ部の一つの上記画素が、
光感度または電荷の蓄積量の異なる領域に分割された複数の分割画素を含み、
上記画素信号読み出し部は、
上記画素の各分割画素の分割画素信号を読み出し、
上記ＡＤ変換部は、
上記読み出した各分割画素信号をＡＤ変換しかつ加算して一つの画素の画素信号を得る
上記（１）から（１０）のいずれか一に記載の固体撮像素子。
（１２）固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光電変換素子を有し、画素電源電圧が供給される増幅素子が信号線を駆動して光電変換により得られた電気信号を画素信号として出力する画素が複数行列状に配列された画素アレイ部と、
供給される電源電圧から当該電源電圧より低い上記画素電源電圧を生成して、上記画素の増幅素子に供給する画素電源部と、
上記画素から画素信号の読み出しを行う画素信号読み出し部と、を有し、
上記画素電源部は、
少なくとも上記電源電圧のノイズが出力すべき画素信号に伝達しないように減衰させてターゲット電圧の上記画素電源電圧を生成する画素電源回路を含む
カメラシステム。
【符号の説明】
【０１０３】
１００・・・固体撮像素子、１１０・・・画素アレイ部、１１０Ａ・・・画素回路、１１１・・・光電変換素子、１１２・・・転送トランジスタ、１１３・・・リセットトランジスタ、１１４・・・増幅トランジスタ、１１５・・・選択トランジスタ、１２０・・・行選択回路、１３０・・・カラム読み出し回路、１４０・・・画素電源部、１４１，１４１Ａ・・・画素電源回路、１４２・・・ローパスフィルタ（ＬＰＦ）、２００，２００Ａ〜２００Ｅ・・・画素電源回路、３００・・・固体撮像素子、３１０・・・画素アレイ部、３２０・・・行選択回路、３３０・・・水平転送走査回路、３４０・・・タイミング制御回路、３５０・・・ＡＤＣ群、３６０・・・ＤＡＣ、３７０・・・アンプ回路（Ｓ／Ａ）、３８０・・・信号処理回路、４００・・・画素電源部、５００・・・カメラシステム、５１０・・・撮像デバイス、５２０・・・駆動回路、５３０・・・レンズ、５４０・・・信号処理回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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