(57)【要約】      （修正有）【課題】ゲートリーク電流が少なく、かつ電流コラプスが抑えられた半導体装置の提供。【解決手段】第１の態様においては、窒化物系半導体で形成された半導体層１１０と、半導体層上に開口を有して設けられ、タンタル酸窒化物を含む第１絶縁膜１２０と、第１絶縁膜の開口において半導体層上に積層された第２絶縁膜１３０と、第２絶縁膜上に設けられたゲート電極１４０と、を備える半導体装置を提供する。ここで、第２絶縁膜は、第１絶縁膜より絶縁性が高い絶縁膜により構成される。【選択図】図１
2013041969.tif 000002
【特許請求の範囲】
【請求項１】
窒化物系半導体で形成された半導体層と、
前記半導体層上に開口を有して設けられ、タンタル酸窒化物を含む第１絶縁膜と、
前記第１絶縁膜の開口において前記半導体層上に積層された第２絶縁膜と、
前記第２絶縁膜上に設けられたゲート電極と、
を備える半導体装置。
【請求項２】
前記第１絶縁膜は、前記ゲート電極の下方の前記半導体層上に前記開口を有する請求項１に記載の半導体装置。
【請求項３】
前記第２絶縁膜は、前記第１絶縁膜の開口内から開口近傍における前記第１絶縁膜上部にわたって設けられ、
前記ゲート電極は、前記開口において積層された前記第２絶縁膜の第１表面と、前記第１絶縁膜上に積層された前記第２絶縁膜の第２表面とに、一体となって設けられる請求項１または２に記載の半導体装置。
【請求項４】
前記第２絶縁膜は、前記第１絶縁膜より絶縁性の高い請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記第２絶縁膜は、ＳｉNよりも誘電率の高い絶縁膜を含む請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記第２絶縁膜は、タンタル、アルミニウム、ハフニウム、ハフニウムアルミニウム、ランタン、イットリウム、ランタンシリコン、およびハフニウムランタンの少なくとも１つを含む請求項５に記載の半導体装置。
【請求項７】
前記第２絶縁膜は、タンタル酸化物を絶縁材料として含む請求項６に記載の半導体装置。
【請求項８】
前記第２絶縁膜は、複数の絶縁膜が積層されて形成され、前記複数の絶縁膜の少なくとも１つは、タンタル酸化物を絶縁材料として含む請求項１から７のいずれか１項に記載の半導体装置。
【請求項９】
前記ゲート電極および前記第２絶縁膜上に設けられた絶縁性の保護膜を更に備える請求項１から８のいずれか一項に記載の半導体装置。
【請求項１０】
前記保護膜は、窒化シリコンを絶縁材料として含む請求項９に記載の半導体装置。
【請求項１１】
前記半導体層上に設けられたソース電極およびドレイン電極を更に備え、
前記第１絶縁膜および前記第２絶縁膜は、前記ソース電極および前記ドレイン電極の間に設けられる
請求項１から１０のいずれか一項に記載の半導体装置。
【請求項１２】
当該半導体装置は、ＭＩＳ構造のＨＥＭＴである請求項１から１１のいずれか一項に記載の半導体装置。
【請求項１３】
窒化物系半導体で半導体層を形成する半導体層形成段階と、
前記半導体層上に開口を有して設けられ、タンタル酸窒化物を含む第１絶縁膜を形成する第１絶縁膜形成段階と、
前記第１絶縁膜の開口において前記半導体層上に第２絶縁膜を形成する第２絶縁膜形成段階と、
前記第２絶縁膜上にゲート電極を形成するゲート電極形成段階と、
を備える半導体装置の製造方法。
【請求項１４】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスとの間で電気信号を伝送して前記被試験デバイスを試験する試験部と、
前記被試験デバイスおよび前記試験部の間の伝送経路に設けられ、前記被試験デバイスおよび前記試験部の間を電気的に接続するか切断するかを切り替える請求項１から１２のいずれか一項に記載の半導体装置と、
を備える試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、半導体装置の製造方法、および試験装置に関する。
【背景技術】
【０００２】
従来、ＧａＮ（窒化ガリウム）系半導体によるヘテロ接合半導体装置（特に高電子移動度トランジスタ：ＨＥＭＴ：Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）においては、ゲートリーク電流が問題になっていた。そこでゲート電極と半導体層との間にＴａ（タンタル）酸化物等を介在させて、Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（ＭＩＳ）構造のＨＥＭＴのゲートリーク電流を低減させることが知られている（例えば、特許文献１参照）。
特許文献１  特開２００６−２４５３１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
しかしながら、このようなＭＩＳ構造のＧａＮ系ＨＥＭＴは、ゲートリーク電流を抑制できる一方で、半導体表面のトラップの影響により電流が減少する「電流コラプス」と呼ばれる現象が問題となる。例えば、Ｖｄｓ（ドレイン・ソース間電圧）を予め数十ボルト与え、かつ、Ｖｇｓ（ゲート・ソース間電圧）にも予め負のストレス電圧を与えると、Ｉｄ（ドレイン電流）−Ｖｄｓ特性においてＩｄが減少してしまう。特にストレス電圧印加後の時間が数μｓと短い場合、顕著にＩｄが減少する。即ち、ゲートリーク電流を抑制しつつ、電流コラプスの影響を低減させたデバイスを実現することは困難であった。
【課題を解決するための手段】
【０００４】
本発明の第１の態様においては、窒化物系半導体で形成された半導体層と、半導体層上に開口を有して設けられ、タンタル酸窒化物を含む第１絶縁膜と、第１絶縁膜の開口において半導体層上に積層された第２絶縁膜と、第２絶縁膜上に設けられたゲート電極と、を備える半導体装置を提供する。
【０００５】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【０００６】
【図１】本実施形態に係る半導体装置１００の縦断面の構成例を示す。
【図２】本実施形態に係る半導体装置１００の製造フローを示す。
【図３】本実施形態に係る半導体装置１００の半導体層１１０を形成した段階の構成例を示す。
【図４】本実施形態に係る半導体層１１０上にソース電極１６０およびドレイン電極１７０を形成した段階の構成例を示す。
【図５】本実施形態に係る半導体層１１０上に第１絶縁膜１２０を形成した段階の構成例を示す。
【図６】本実施形態に係る第１絶縁膜１２０に開口を形成した段階の構成例を示す。
【図７】本実施形態に係る第１絶縁膜１２０および開口上に第２絶縁膜１３０を形成した段階の構成例を示す。
【図８】本実施形態に係る第２絶縁膜１３０上にゲート電極１４０を形成した段階の構成例を示す。
【図９】本実施形態に係るゲート電極１４０上に保護膜１５０を形成した段階の構成例を示す。
【図１０】従来の半導体装置のＩｇ−Ｖｄｓ特性の一例を示す。
【図１１】従来の半導体装置のパルス特性の一例を示す。
【図１２】本実施形態に係る半導体装置１００のＩｇ−Ｖｄｓ特性の一例を示す。
【図１３】本実施形態に係る半導体装置１００のパルス特性の一例を示す。
【図１４】本実施形態に係る半導体装置１００の変形例を示す。
【図１５】本実施形態に係る試験装置４１０の構成例を被試験デバイス４００と共に示す。
【発明を実施するための形態】
【０００７】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【０００８】
図１は、本実施形態に係る半導体装置１００の縦断面の構成例を示す。半導体装置１００は、ゲートリーク電流が少なく、かつ、電流コラプスの影響を低減させる。半導体装置１００は、ＦＥＴであってよい。また、半導体装置１００は、ＨＥＭＴであってよい。半導体装置１００は、基板１０と、半導体層１１０と、第１絶縁膜１２０と、第２絶縁膜１３０と、ゲート電極１４０と、保護膜１５０と、ソース電極１６０と、ドレイン電極１７０とを備える。
【０００９】
基板１０は、表面上に半導体層１１０を形成する。基板１０は、半導体層１１０の結晶性を保ったまま形成させるように、半導体層１１０の格子定数と略同一の格子定数を有する結晶であってよい。基板１０は、サファイア、ＳｉＣ（炭化ケイ素）、ＧａＮ、ＧａＡｓ、またはＳｉ等の単結晶であってよい。
【００１０】
半導体層１１０は、窒化物系半導体で形成される。半導体層１１０は、バンドギャップの異なる２種類以上の半導体を、結晶性を有したまま接合させたヘテロ接合を有してよい。本実施例において、半導体層１１０は、ＧａＮ系半導体層について説明する。半導体層１１０は、電子走行層１１２と、スペーサ層１１４と、電子供給層１１６と、保護層１１８とを有する。
【００１１】
電子走行層１１２は、基板１０の表面上に形成される。電子走行層１１２には、高速で電子を流すことができる二元電子ガスと呼ばれる層が形成される。電子走行層１１２は、不純物を人工的に添加しないアンドープのｉ型ＧａＮ層でよい。
【００１２】
スペーサ層１１４は、電子走行層１１２上に形成される。スペーサ層１１４は、電子走行層１１２とはバンドギャップの異なる異種の半導体材料で形成される。電子走行層１１２とスペーサ層１１４とがヘテロ接合となることで、電子走行層１１２は、スペーサ層１１４との界面近傍の１０ｎｍ程度の領域において、二元電子ガスを形成することができる。スペーサ層１１４は、アンドープのｉ型ＡｌＧａＮ層でよい。
【００１３】
電子供給層１１６は、スペーサ層１１４上に形成される。電子供給層１１６は、スペーサ層１１４を介して電子走行層１１２に電子を供給する。電子供給層１１６は、不純物をドープしたｎ型ＡｌＧａＮ層でよい。
【００１４】
保護層１１８は、電子供給層１１６上に形成される。保護層１１８は、例えば、電子供給層１１６中のＡｌ等の酸化を防止して保護する。保護層１１８は、不純物をドープしたｎ型ＧａＮ層でよい。なお、電子供給層１１６中のＡｌ等の酸化の影響等が少ない場合は、保護層１１８は無くてもよい。
【００１５】
第１絶縁膜１２０は、半導体層１１０上に開口を有して設けられ、Ｔａ（タンタル）酸窒化物（ＴａＯＮ）を含む。第１絶縁膜１２０は、ゲート電極１４０の下方の半導体層１１０上に開口を有し、当該開口以外の半導体層１１０の表面を覆う。第１絶縁膜１２０は、ＳｉＯ２（二酸化シリコン）よりも誘電率の高い絶縁膜でよい。第１絶縁膜１２０であるＴａ酸窒化物の絶縁膜は、Ｔａ酸化物およびＳｉＯ２等に比べてトラップ準位が少なく、半導体層１１０との界面において、Ｔａ酸化物およびＳｉＯ２等に比べて欠陥の少ない良好な界面が形成される特徴を有する。
【００１６】
第２絶縁膜１３０は、第１絶縁膜１２０の開口において半導体層１１０上に積層される。第２絶縁膜１３０は、第１絶縁膜１２０の開口内から開口近傍における第１絶縁膜１２０上部にわたって設けられる。即ち、第２絶縁膜１３０は、第１絶縁膜１２０の開口内において保護層１１８と接する。また、第２絶縁膜１３０は、開口以外の部分においては、第１絶縁膜１２０上に積層される。したがって、開口以外の部分における第２絶縁膜１３０は、第１絶縁膜１２０の開口内と比較して保護層１１８から離れた層となる。これに伴い、第２絶縁膜１３０の上面は、開口に対応する部分において窪みを有する。
【００１７】
第２絶縁膜１３０は、第１絶縁膜１２０より絶縁性が高くてよい。第２絶縁膜１３０は、トンネル効果等によって生じるリーク電流を低減させる高誘電率材料によって形成されてよい。
【００１８】
第２絶縁膜１３０は、ＳｉＮよりも誘電率の高い絶縁膜を含む。第２絶縁膜１３０は、Ｔａ、Ａｌ（アルミニウム）、Ｈｆ（ハフニウム）、ＨｆＡｌ（ハフニウムアルミニウム）、Ｌａ（ランタン）、Ｙ（イットリウム）、ＬａＳｉ（ランタンシリコン）、およびＨｆＬａ（ハフニウムランタン）の少なくとも１つを含む。例えば、第２絶縁膜１３０は、Ｔａ酸化物、Ｈｆ（ハフニウム）酸化物、ＨｆＡｌ（ハフニウムアルミニウム）酸化物、Ｌａ（ランタン）酸化物、ＨｆＬａ（ハフニウムランタン）、またはＹ（イットリウム）酸化物等の絶縁材料を含む。
【００１９】
一例として、第２絶縁膜１３０は、Ｔａ酸化物（ＴａＯｘ）を絶縁材料として含む。また、第２絶縁膜１３０は、複数の絶縁膜が積層されて形成され、複数の絶縁膜の少なくとも１つは、Ｔａ酸化物を絶縁材料として含んでよい。
【００２０】
ゲート電極１４０は、第２絶縁膜１３０上に設けられる。ゲート電極１４０は、第２絶縁膜１３０を介して、半導体層１１０にゲート電圧を印加する絶縁ゲート構造の電極として形成される。ゲート電極は、Ｎｉ（ニッケル）、Ｐｔ（白金）、Ａｕ（金）、Ｍｏ（モリブデン）、またはＴｉ（チタン）等を有してよい。ゲート電極１４０は、配線接続部を有してよい。配線接続部は、ゲート電圧を供給する外部回路と、金メッキまたはワイヤボンディング等によって電気的に接続されてよい。
【００２１】
ゲート電極１４０は、第１絶縁膜１２０の開口において積層された第２絶縁膜１３０の第１表面と、第１絶縁膜１２０上に積層された第２絶縁膜１３０の第２表面とに、一体となって設けられる。ゲート電極１４０は、第２絶縁膜１３０の上面に形成された窪み部分において、保護層１１８のより近くに積層され、当該窪みの周辺に位置する縁部において、窪み内と比較して保護層１１８からより離れて積層される。即ち、ゲート電極１４０は、第２絶縁膜１３０の異なる２つの面上に形成された２段構造を有する。
【００２２】
保護膜１５０は、ゲート電極１４０および第２絶縁膜１３０上に設けられた絶縁性の膜である。保護膜１５０は、第２絶縁膜１３０とは別種の絶縁材料を含んでよい。一例として、保護膜１５０は、ＳｉＮ（窒化シリコン）を絶縁材料として含む。これによって、半導体装置１００は、表面の保護膜の強化と、第２絶縁膜１３０表面近傍のトラップ準位等を低減させることができる。
【００２３】
ソース電極１６０およびドレイン電極１７０は、半導体層１１０上に設けられる。ソース電極１６０およびドレイン電極１７０は、電子供給層１１６に接するように形成されることが望ましい。ソース電極１６０およびドレイン電極１７０は、半導体層１１０と、オーミック接合される。ソース電極１６０およびドレイン電極１７０は、Ｎｉ（ニッケル）、Ｐｔ（白金）、Ａｕ（金）、Ｍｏ（モリブデン）、Ａｌ（アルミニウム）、またはＴｉ（チタン）等を有してよい。
【００２４】
ソース電極１６０およびドレイン電極１７０は、それぞれ配線接続部を有してよい。それぞれの配線接続部は、ソース電極１６０またはドレイン電極１７０と接続されるべき外部回路と、金メッキまたはワイヤボンディング等によって電気的に接続されてよい。
【００２５】
ここで、第１絶縁膜１２０および第２絶縁膜１３０は、ソース電極１６０およびドレイン電極１７０の間に設けられてよい。また、第１絶縁膜１２０および第２絶縁膜１３０は、ソース電極１６０およびドレイン電極１７０の少なくとも一部を更に覆うように設けられてよい。この場合、第１絶縁膜１２０は、ソース電極１６０およびドレイン電極１７０の配線接続部以外の表面上を覆うように設けられてよい。
【００２６】
図２は、本実施形態に係る半導体装置１００の製造フローを示す。また、図３〜図９は、製造フローの各段階で形成された半導体装置１００の構成例をそれぞれ示す。
【００２７】
まず、基板１０上に、半導体層１１０を形成する（Ｓ２００）。半導体層１１０は、ＭＯＶＰＥ法（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｖａｐｏｒ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ：有機金属気相成長エピタキシー法）、またはＭＢＥ法（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ：分子線エピタキシー法）等で形成されてよい。図３において、本実施形態に係る半導体装置１００の半導体層１１０を形成した段階の構成例を示す。
【００２８】
次に、ソース電極１６０およびドレイン電極１７０を形成する（Ｓ２１０）。ソース電極１６０およびドレイン電極１７０は、保護層１１８をエッチングによって除去して、電子供給層１１６が露出された領域に形成されてよい。ここで、保護層１１８は、反応性ガス、イオン、またはラジカル等を用いたドライエッチングによって電極が形成される領域が除去されてよい。これに代えて、液体の薬品を用いたウェットエッチングによって電極が形成される領域が除去されてよい。
【００２９】
ソース電極１６０およびドレイン電極１７０は、一例として、材料を加熱して気化または昇華させて基板の表面に付着させる蒸着法によって形成される。これに代えて、ソース電極１６０およびドレイン電極１７０は、スパッタ法によって形成されてもよい。また、ソース電極１６０およびドレイン電極１７０は、一例として、形成すべきパターンの逆パターンを、基板上にフォトレジスト等で形成し、形成すべき薄膜を蒸着後、パターン以外の不用部分をフォトレジストと共に除去する蒸着リフトオフ法で形成される。
【００３０】
電子供給層１１６上に形成されたソース電極１６０およびドレイン電極１７０は、５００℃程度以上の温度でアニール処理することで、オーミック接合を形成する。図４において、本実施形態に係る半導体層１１０上にソース電極１６０およびドレイン電極１７０を形成した段階の構成例を示す。
【００３１】
次に、半導体層１１０上に第１絶縁膜１２０を形成する（Ｓ２２０）。第１絶縁膜１２０は、スパッタによって形成されてよい。第１絶縁膜１２０は、一例として、絶縁物のターゲットに高周波電圧を印加してスパッタするＲＦスパッタによって形成される。ここで、Ａｒ（アルゴン）とＮ２（窒素）の混合ガスを雰囲気ガスとして、Ｔａ２Ｏ５（五酸化タンタル）ターゲットをスパッタすることで、第１絶縁膜１２０であるＴａ酸窒化物を成膜してよい。
【００３２】
これに代えて、第１絶縁膜１２０は、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長法）法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタ法等によって形成されてよい。第１絶縁膜１２０は、１０〜１００ｎｍ程度の膜厚を有してよい。より好ましくは、２０〜５０ｎｍの膜厚を有してよい。図５において、本実施形態に係る半導体層１１０上に第１絶縁膜１２０を形成した段階の構成例を示す。
【００３３】
次に、第１絶縁膜１２０に開口を形成する（Ｓ２３０）。開口は、第１絶縁膜１２０をエッチングによって除去して、半導体層１１０の表面の一部を露出させて形成されてよい。図６において、本実施形態に係る第１絶縁膜１２０に開口を形成した段階の構成例を示す。
【００３４】
次に、第１絶縁膜１２０および開口上に第２絶縁膜１３０を形成する（Ｓ２４０）。第２絶縁膜１３０は、第１絶縁膜１２０と同様に、ＲＦスパッタによって形成されてよい。ここで、第２絶縁膜１３０として、Ａｒ（アルゴン）とＯ２（酸素）の混合ガスを雰囲気ガスとして、Ｔａ２Ｏ５ターゲットをスパッタすることで、Ｔａ酸化物（ＴａＯｘ）が成膜されてよい。これによって、絶縁材料のターゲットを変えずに、雰囲気ガスを制御することで、第１絶縁膜１２０および第２絶縁膜１３０を成膜することができる。
【００３５】
これに代えて、第２絶縁膜１３０は、ＣＶＤ法、ＡＬＤ法等によって形成されてよい。第２絶縁膜１３０は、１０〜１００ｎｍ程度の膜厚を有してよい。より好ましくは、２０〜５０ｎｍの膜厚を有してよい。
【００３６】
第２絶縁膜１３０は、開口において、半導体層１１０の露出された表面と接して形成され、かつ、第１絶縁膜１２０を覆うように形成される。第２絶縁膜１３０は、略同一の厚さで第１絶縁膜１２０および開口上に形成されるので、第２絶縁膜１３０の表面にも開口と略同一形状の段差が形成される。図７において、本実施形態に係る第１絶縁膜１２０および開口上に第２絶縁膜１３０を形成した段階の構成例を示す。
【００３７】
次に、第２絶縁膜１３０上にゲート電極１４０を形成する（Ｓ２５０）。ゲート電極１４０は、一例として、蒸着法によって形成される。ゲート電極１４０は、一例として、蒸着リフトオフ法によって形成される。ゲート電極１４０は、複数の電極材料を蒸着して形成されてよい。これに代えて、ゲート電極１４０は、スパッタ法によって形成されてもよい。
【００３８】
ゲート電極１４０は、第２絶縁膜１３０の表面に形成された段差を覆って形成されるので、開口に応じた２段構造を有して形成される。図８において、本実施形態に係る第２絶縁膜１３０上にゲート電極１４０を形成した段階の構成例を示す。
【００３９】
次に、ゲート電極１４０上に、保護膜１５０を形成する（Ｓ２６０）。保護膜１５０は、第１絶縁膜１２０および第２絶縁膜１３０とは別種の絶縁材料を含んでよい。保護膜１５０は、ＣＶＤ法、ＡＬＤ法、スパッタ法等によって形成されてよい。保護膜１５０は、一例として、ＳｉＮが形成される。この場合、保護膜１５０は、５０〜３００ｎｍ程度の膜厚で形成されてよい。図９において、本実施形態に係るゲート電極１４０上に保護膜１５０を形成した段階の構成例を示す。
【００４０】
以上の本実施例により、ＧａＮ  ＨＥＭＴである半導体装置１００が製造される。半導体装置１００は、高耐圧、高出力、および高周波数特性を有するＧａＮ  ＭＩＳ構造のＨＥＭＴである。
【００４１】
図１０は、従来の半導体装置のＩｇ（ゲート電流）−Ｖｄｓ特性の一例を示す。図１１は、従来の半導体装置のパルス特性の一例を示す。ここで従来の半導体装置は、開口を有する第１絶縁膜１２０を形成しないＧａＮ  ＭＩＳ構造ＨＥＭＴによる半導体装置である。この半導体装置の場合、半導体層１１０上に第２絶縁膜１３０を形成させ、第２絶縁膜１３０上にゲート電極１４０、保護膜１５０を順に形成させている。この例では第２絶縁膜１３０としてＴａ酸化物を用いている。
【００４２】
なお、パルス特性とは、予め定められたＶｄｓおよびＶｇｓが半導体装置に印加された状態（始状態）から、パルス的に始状態とは異なる予め定められたＶｄｓおよびＶｇｓを印加して予め定められた時間経過した後のＩｄを測定し、印加するＶｄｓおよびＶｇｓに応じたＩｄを取得することである。始状態において電圧ストレスが印加されている場合、そのパルス特性からストレス印加後の応答特性が評価できる。なお、本実施例における測定結果は、ＶｄｓおよびＶｇｓをパルス的に印加してから略５μｓ後にＩｄの測定をおこなっている。
【００４３】
図１０において、横軸は、半導体装置のゲート−ソース間電圧Ｖｇｓを示し、縦軸は、ゲート電流Ｉｇを示す。このゲート電流Ｉｇが、ゲートリーク電流に対応する。図より、負のＶｇｓが印加された場合の逆方向ゲートリーク電流が１０-１０Ａ／ｍｍ以下に低減されていることがわかる。
【００４４】
図１１の横軸は、半導体装置のドレイン−ソース間電圧Ｖｄｓを示し、縦軸は、ドレイン−ソース間に流れる電流Ｉｄを示す。黒丸でプロットした電流電圧特性は、始状態としてＶｄｓ＝０ＶおよびＶｇｓ＝０Ｖ、すなわち電圧ストレスのない始状態でのパルス特性であり、それぞれＶｇｓ＝２、−２、−４、および−６Ｖの場合のＩｄ−Ｖｄｓの関係を示す。
【００４５】
この場合、半導体装置は、始状態としてＶｄｓおよびＶｇｓには電圧が印加されていないので、ゲート電極近辺にトラップ準位が形成されていても、キャリアが新たにトラップされることがほとんど無いと考えられる。したがって、当該電流電圧特性は、ＶｄｓおよびＶｇｓに静的に電圧を印加した場合の静特性と略同一の形状が観測される。
【００４６】
白抜きの四角でプロットした電流電圧特性は、始状態としてＶｄｓ＝２５ＶおよびＶｇｓ＝−１０Ｖを印加した際のパルス特性であり、Ｖｇｓ＝２、０、−２、および−４Ｖの場合のＩｄ−Ｖｄｓの関係を示す。即ち、白抜きの四角の電流電圧特性は電圧ストレスがある状態で取得されたパルス特性を示し、一方、黒丸でプロットした電流電圧特性は電圧ストレスがない状態で取得されたパルス特性を示す。このように、始状態での電圧ストレスの有無によって、電流電圧特性が著しく変化することが観測される。
【００４７】
これは、始状態としてＶｄｓおよびＶｇｓに電圧ストレスが印加されることで、ＶｄｓおよびＶｇｓに応じて空乏層領域が伸び、ゲート電極１４０近傍に存在するトラップ準位にキャリアである電子がトラップされ、仮想的なゲートが形成された結果としてＩｄが減少したと考えられる。このように、ゲート電極１４０近傍等に存在するトラップの影響で、電流コラプスが引き起こされていると考えられる。
【００４８】
ここで、ゲート電極１４０近傍には、このようなトラップ準位を形成する主な領域として、ゲート電極１４０−第２絶縁膜１３０間、および第２絶縁膜１３０−半導体層１１０間の２つが考えられる。ゲート電極１４０−第２絶縁膜１３０間は、特に、ゲート電極１４０にゲート電圧が印加される場合に電界が集中するゲート端部において、第２絶縁膜１３０と保護膜１５０が存在する。この第２絶縁膜１３０と保護膜１５０の異種界面にトラップ準位が形成され、電流コラプスを発生させると考えられる。
【００４９】
このように、第２絶縁膜１３０として絶縁性の高い材質を形成しても、第２絶縁膜１３０が半導体層１１０上に欠陥の少ない良好な界面を形成しなければ、電流コラプスを発生させるトラップ準位を形成して、電流コラプスの影響が問題となる。即ち、従来の半導体装置は、ゲートリーク電流を低減させる絶縁性の高い絶縁膜をゲート電極１４０−半導体層１１０間に備えつつ、ゲート電極１４０−第２絶縁膜１３０間、および第２絶縁膜１３０−半導体層１１０間の２つの領域に形成されるトラップ準位を低減させて電流コラプスの影響を小さくすることが難しかった。例えば、図中の例に示されるように、ゲートリーク電流が１０-９Ａ／ｍｍ以下の高い絶縁性を実現しつつ、電流コラプスの影響が小さいパルス特性を有するＭＩＳ構造のＧａＮ系ＨＥＭＴを実現することは困難であった。
【００５０】
図１２は、本実施形態に係る半導体装置１００のＩｇ−Ｖｄｓ特性の一例を示す。ここで、第２絶縁膜１３０は、Ｔａ酸化物である。図１２において、横軸は、半導体装置のゲート−ソース間電圧Ｖｇｓを示し、縦軸は、ゲート電流Ｉｇを示す。図１０と同様に、逆方向ゲートリーク電流が１０-１０Ａ／ｍｍ以下に低減されていることがわかる。
【００５１】
図１３は、本実施形態に係る半導体装置１００のパルス特性の一例を示す。図１３中の横軸は、図１１と同様に、Ｖｄｓを示し、縦軸は、Ｉｄを示す。黒丸でプロットした電流電圧特性は、電圧ストレスのない始状態でのパルス特性であり、Ｖｇｓ＝２、０、−２、および−４Ｖの場合の、Ｉｄ−Ｖｄｓの関係を示す。白抜きの四角でプロットした電流電圧特性は、電圧ストレスのある始状態でのパルス特性でありＶｇｓ＝２、０、−２、および−４Ｖの場合のＩｄ−Ｖｄｓの関係を示す。
【００５２】
本実施例に係る半導体装置１００は、電圧ストレスの有無にかかわらず略同一の電流電圧特性の傾向を示すことがわかる。即ち、半導体装置１００は、電流電圧特性を変化させる界面準位の形成を防止して、電流コラプスを抑制していると考えられ、従来困難であった、ゲートリーク電流の低減と、電流コラプスの影響の低減とを両立させていることがわかる。
【００５３】
半導体装置１００は、半導体層１１０表面において、ゲート電極１４０直下の領域には第２絶縁膜１３０を形成し、それ以外の領域には第１絶縁膜１２０を形成している。この第１絶縁膜１２０であるＴａ酸窒化物を含む絶縁膜は、Ｔａ酸化物に比べてトラップ準位が少なく、また、第１絶縁膜１２０−半導体層１１０界面において、欠陥の少ない良好な界面を形成する。
【００５４】
したがって、第１絶縁膜１２０は、ゲート電極１４０が形成される領域以外の半導体層１１０表面を覆い、半導体層１１０と絶縁膜との間の異種界面におけるトラップ準位の形成を低減させることができる。また、ゲート電極１４０直下の領域は、第１絶縁膜１２０よりも絶縁性の高い第２絶縁膜１３０を形成するので、ゲート電極１４０から半導体層１１０へのリーク電流を低減させることができる。即ち、半導体装置１００は、絶縁膜−半導体層１１０間である、半導体層１１０表面において、トラップ準位の形成を低減させつつ、リーク電流を低減させることができる。
【００５５】
また、ゲート電極１４０は、第２絶縁膜１３０上に開口に応じた２段構造を有して形成されるので、半導体層１１０に対向して近接する面、ゲート端部、および半導体層１１０に対向して離間した面において、第２絶縁膜１３０に覆われる。即ち、ゲート端部は、第２絶縁膜１３０のみがゲート端部を包み込むように形成されているので、保護膜１５０等との異種界面が存在しない。したがって、ゲート端部は、異種界面に起因するトラップ準位が形成されず、電流コラプスの影響を防止することができる。
【００５６】
このように、半導体装置１００は、ゲート電極１４０近傍のゲート電極１４０−第２絶縁膜１３０間、および絶縁膜−半導体層１１０間の２つの領域において、トラップ準位の形成を低減させ、電流コラプスの影響を防止することができる。また、ゲート電極１４０は、２段構造を有するので、ゲート端における電界の集中を緩和するフィールドプレート効果を得ることもできる。したがって、本実施形態の半導体装置１００は、ゲートリーク電流を抑制しつつ、電流コラプスの影響を低減することができる。
【００５７】
図１４は、本実施形態に係る半導体装置１００の変形例を示す。本変形例の半導体装置１００において、図１に示された本実施形態に係る半導体装置１００の動作と略同一のものには同一の符号を付け、説明を省略する。本変形例の半導体装置１００は、ゲート境界膜１８０を更に備える。
【００５８】
ゲート境界膜１８０は、第２絶縁膜１３０上に設けられ、第２絶縁膜１３０上におけるゲート電極１４０の端部の少なくとも一部においてゲート電極１４０と接する。ここで、ゲート境界膜１８０は、第２絶縁膜１３０上におけるゲート電極１４０が設けられていない領域の少なくとも一部からゲート電極１４０上の少なくとも一部に至る領域を覆ってよい。また、ゲート境界膜１８０は、ゲート電極１４０の配線接続部以外の表面上を覆うように設けられてよい。
【００５９】
ゲート境界膜１８０は、Ｔａ酸化物、Ｈｆ酸化物、ＨｆＡｌ酸化物、Ｌａ酸化物、またはＹ酸化物等の絶縁材料を有してよい。一例として、ゲート境界膜１８０は、Ｔａ酸化物を有する。
【００６０】
ここで、ゲート境界膜１８０およびゲート境界膜１８０と接する第２絶縁膜１３０は、同種の絶縁材料を含んでよい。例えば、ゲート境界膜１８０および第２絶縁膜１３０は、略同一の絶縁材料で形成される。これに代えて、ゲート境界膜１８０および第２絶縁膜１３０は、主要元素または主成分が略同一であってよい。これに代えて、ゲート境界膜１８０および第２絶縁膜１３０は、絶縁材料の主成分に含まれる元素の種類または組成が略同一であってよい。
【００６１】
これによって、半導体装置１００は、ゲート境界膜１８０と第２絶縁膜１３０との間に、異種材料を形成させないので、異種界面の形成を防ぐことができる。したがって、ゲート電極１４０は、電極端部に異種界面と接することがないので、異種界面に形成されるトラップ準位等に電子をトラップされることを防ぐことができる。このように、ゲート電極１４０は、電極端部に異種界面が形成されないので、ゲート電極１４０は、２段構造を有さなくてもよい。
【００６２】
以上の本実施例の半導体装置１００において、第２絶縁膜１３０は、単層の絶縁膜が形成される例を説明した。これに代えて、第２絶縁膜１３０は、異なる材質で形成された複数の層が積層された多層膜であってよい。この場合、複数の絶縁膜の少なくとも１つは、第１絶縁膜１２０よりも絶縁性の高い絶縁材料を含む。
【００６３】
例えば、半導体装置１００は、半導体層１１０上に接して設けられ、半導体層１１０と欠陥の少ない良好な界面を形成させるＴａ酸窒化膜の第１層と、第１層上に設けられ、Ｔａ酸窒化膜よりも絶縁性が高くリーク電流を低減させるＴａ酸化膜の第２層と、を有する第２絶縁膜１３０を備えてよい。また、半導体装置１００は、ゲート電極１４０と接して設けられ、ゲート電極１４０と欠陥の少ない良好な界面を形成させるＴａ酸窒化膜の第３層を有する第２絶縁膜１３０を備えてよい。
【００６４】
このような多層膜による第２絶縁膜１３０は、ゲート直下の領域においても、半導体層１１０および／またはゲート電極１４０との界面において、欠陥の形成を抑えて良好な界面を形成しつつ、ゲートリーク電流を低減させることができる。以上の本実施例の半導体装置１００は、ＧａＮで形成されるＭＩＳ  ＨＥＭＴであることから、高耐圧、高出力、および高周波数特性を有することができる。
【００６５】
図１５は、本実施形態に係る試験装置４１０の構成例を被試験デバイス４００と共に示す。試験装置４１０は、アナログ回路、デジタル回路、アナログ／デジタル混載回路、メモリ、およびシステム・オン・チップ（ＳＯＣ）等の少なくとも１つの被試験デバイス４００を試験する。試験装置４１０は、被試験デバイス４００を試験するための試験パターンに基づく試験信号を被試験デバイス４００に入力して、試験信号に応じて被試験デバイス４００が出力する出力信号に基づいて被試験デバイス４００の良否を判定する。
【００６６】
試験装置４１０は、試験部４２０と、信号入出力部４３０と、制御装置４４０とを備える。試験部４２０は、被試験デバイス４００との間で電気信号を授受して被試験デバイス４００を試験する。試験部４２０は、試験信号発生部４２３と、期待値比較部４２６とを有する。
【００６７】
試験信号発生部４２３は、信号入出力部４３０を介して１または複数の被試験デバイス４００に接続されて、被試験デバイス４００へ供給する複数の試験信号を発生する。試験信号発生部４２３は、試験信号に応じて被試験デバイス４００が出力する応答信号の期待値を生成してよい。
【００６８】
期待値比較部４２６は、信号入出力部４３０から受信した被試験デバイス４００の応答信号に含まれるデータ値と試験信号発生部４２３が生成する期待値とを比較する。期待値比較部４２６は、比較結果に基づき、被試験デバイス４００の良否を判定する。
【００６９】
信号入出力部４３０は、試験すべき被試験デバイス４００と試験部４２０との間を電気的に接続して、試験信号発生部４２３が発生した試験信号を当該被試験デバイス４００に送信する。また、信号入出力部４３０は、試験信号に応じて当該被試験デバイス４００が出力する応答信号を受信する。信号入出力部４３０は、受信した被試験デバイス４００の応答信号を期待値比較部４２６へと送信する。信号入出力部４３０は、複数の被試験デバイス４００を搭載するパフォーマンスボードであってよい。信号入出力部４３０は、半導体装置１００を有する。
【００７０】
半導体装置１００は、試験部４２０および被試験デバイス４００の間に設けられ、試験部４２０および被試験デバイス４００の間を電気的に接続または切断する。試験装置４１０は、本実施形態に係る半導体装置１００によって電気的な接続または切断を実行してよい。
【００７１】
本例において、信号入出力部４３０は１つの被試験デバイス４００に接続され、半導体装置１００は、１つの被試験デバイス４００の入力信号ラインおよび出力信号ラインにそれぞれ１つ設けられる例を説明した。これに代えて信号入出力部４３０は、複数の被試験デバイス４００に接続され、半導体装置１００は、複数の被試験デバイス４００の入力信号ラインおよび出力信号ラインのそれぞれに１つ設けられてよい。また、信号入出力部４３０から１つの被試験デバイス４００へ接続される信号入出力ラインが１つの場合、１つの入出力ラインに１つの半導体装置１００が設けられてよい。
【００７２】
制御装置４４０は、試験装置４１０の試験を実行すべく、試験部４２０および信号入出力部４３０に制御信号を送信する。制御装置４４０は、試験プログラムに応じて、試験部４２０に、試験信号の発生または試験結果と期待値との比較等を実行させる制御信号を送信する。また、制御装置４４０は、試験プログラムに応じて、接続すべき信号入出力ラインに設けられた半導体装置１００の接続の指示、および切断すべき信号入出力ラインに設けられた半導体装置１００の切断の指示等を、信号入出力部４３０に送信する。
【００７３】
以上の本実施例における試験装置４１０は、高耐圧、高出力、および高周波数特性を有し、ゲートリーク電流を低減させつつ、ゲート電極にパルスを印加した場合の高周波特性を向上させた半導体装置１００を用いて試験を実行することができる。
【００７４】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００７５】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００７６】
１０  基板、１００  半導体装置、１１０  半導体層、１１２  電子走行層、１１４  スペーサ層、１１６  電子供給層、１１８  保護層、１２０  第１絶縁膜、１３０  第２絶縁膜、１４０  ゲート電極、１５０  保護膜、１６０  ソース電極、１７０  ドレイン電極、１８０  ゲート境界膜、４００  被試験デバイス、４１０  試験装置、４２０  試験部、４２３  試験信号発生部、４２６  期待値比較部、４３０  信号入出力部、４４０  制御装置
【図１】
2013041969.tif 000003
【図２】
2013041969.tif 000004
【図３】
2013041969.tif 000005
【図４】
2013041969.tif 000006
【図５】
2013041969.tif 000007
【図６】
2013041969.tif 000008
【図７】
2013041969.tif 000009
【図８】
2013041969.tif 000010
【図９】
2013041969.tif 000011
【図１０】
2013041969.tif 000012
【図１１】
2013041969.tif 000013
【図１２】
2013041969.tif 000014
【図１３】
2013041969.tif 000015
【図１４】
2013041969.tif 000016
【図１５】
2013041969.tif 000017