(57)【要約】【課題】読み出し速度の向上を図ることができる半導体記憶装置及びその製造方法を提供することである。【解決手段】実施形態に係る半導体記憶装置は、交互に積層して設けられた複数の電極膜及び層間絶縁膜を有した積層体と、前記積層体を積層方向に貫く半導体ピラーと、前記半導体ピラーと前記電極膜との間に設けられた電荷蓄積膜と、前記半導体ピラーの側面に設けられた添加部と、を備えている。そして、前記半導体ピラーは、ゲルマニウムを含む半導体材料を用いて形成され、前記添加部は、酸化アルミニウムを用いて形成されている。【選択図】図１
2013062325.tif 000002
【特許請求の範囲】
【請求項１】
交互に積層して設けられた複数の電極膜及び層間絶縁膜を有した積層体と、
前記積層体を積層方向に貫く半導体ピラーと、
前記半導体ピラーと前記電極膜との間に設けられた電荷蓄積膜と、
前記半導体ピラーの側面に設けられた添加部と、
を備え、
前記半導体ピラーは、ゲルマニウムを含む半導体材料を用いて形成され、
前記添加部は、酸化アルミニウムを用いて形成されたことを特徴とする半導体記憶装置。
【請求項２】
前記半導体ピラーは、アルミニウムを含むことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記半導体ピラーは、中空状を呈し、
前記半導体ピラーの内側面及び外側面の少なくともいずれかに前記添加部が設けられたことを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
電極膜と、層間絶縁膜と、を交互に複数積層して積層体を形成する工程と、
前記積層体の積層方向に延びる貫通孔を形成する工程と、
前記貫通孔の内部に電荷蓄積層を形成する工程と、
前記電荷蓄積層の内部にゲルマニウムを含む半導体ピラーを形成する工程と、
前記半導体ピラーにアルミニウムを添加する工程と、
を備えたことを特徴とする半導体記憶装置の製造方法。
【請求項５】
前記アルミニウムを添加する工程において、前記半導体ピラーの側面に酸化アルミニウムからなる添加部を形成し、加熱することで前記添加部から前記半導体ピラーにアルミニウムを添加することを特徴とする請求項４記載の半導体記憶装置の製造方法。
【請求項６】
前記アルミニウムを添加する工程において、前記半導体ピラーの側面に第１のアルミニウム膜を形成し、酸素ガス雰囲気中において加熱することで前記第１のアルミニウム膜から前記半導体ピラーの内部にアルミニウムを添加するとともに、前記添加膜を酸化させて添加部を形成することを特徴とする請求項４記載の半導体記憶装置の製造方法。
【請求項７】
電極膜と、層間絶縁膜と、を交互に複数積層して積層体を形成する工程と、
前記積層体に積層方向に延びる貫通孔を形成する工程と、
前記貫通孔の内部に電荷蓄積層を形成する工程と、
前記電荷蓄積層の内部にゲルマニウムを含む半導体ピラーを形成する工程と、
前記半導体ピラーの外側面に第１のアルミニウム膜を形成する工程と、
前記半導体ピラー中に前記第１のアルミニウム膜の少なくとも一部を拡散させるとともに前記半導体ピラーの内側面に第２のアルミニウム膜を形成する熱処理工程と、
酸素ガス雰囲気中において加熱することで前記第２のアルミニウム膜を酸化する工程と、
を備えたことを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
後述する実施形態は、概ね、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置の分野においては、リソグラフィ技術における解像度の限界に比較的制約されることなく高集積化を図ることが可能な３次元積層メモリが注目されている。この様な３次元積層メモリには、例えば、柱状の半導体ピラーと、半導体ピラーの側面を覆うように積層されたトンネル絶縁層、電荷蓄積層、ブロック絶縁層と、半導体ピラーと交差し積層方向に所定の間隔をおいて設けられた複数の電極膜と、を有するメモリストリングスが２次元的にマトリックス状に配置されたものがある。そして、この様な３次元積層メモリにおいて、ポリシリコンやアモルファスシリコンを用いて形成された半導体ピラーを中空状としたり、半導体ピラーの外壁に酸化シリコンや窒化シリコンを用いて絶縁層を形成したりすることで特性を向上させる技術が提案されている。  
しかしながら、積層数が増えてＮＡＮＤ列の直列抵抗が増加すると読み出し速度が低下するおそれがあり、読み出し速度のさらなる向上が望まれている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１７１８３８号公報
【特許文献２】特開２００９−１３５３２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、読み出し速度の向上を図ることができる半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、交互に積層して設けられた複数の電極膜及び層間絶縁膜を有した積層体と、前記積層体を積層方向に貫く半導体ピラーと、前記半導体ピラーと前記電極膜との間に設けられた電荷蓄積膜と、前記半導体ピラーの側面に設けられた添加部と、を備えている。そして、前記半導体ピラーは、ゲルマニウムを含む半導体材料を用いて形成され、前記添加部は、酸化アルミニウムを用いて形成されている。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体記憶装置を例示する模式斜視断面図である。
【図２】メモリストリングス部分を例示する模式断面図である。
【図３】第２の実施形態に係る半導体記憶装置を例示する模式斜視断面図である。
【図４】メモリストリングス部分を例示する模式断面図である。
【図５】（ａ）〜（ｃ）は、ブロック絶縁膜２２、電荷蓄積膜２３、トンネル絶縁膜２４、半導体ピラーＳＰ、添加部２５の形成を例示するための模式断面図である。
【図６】（ａ）〜（ｃ）は、他の実施形態に係るブロック絶縁膜２２、電荷蓄積膜２３、トンネル絶縁膜２４、半導体ピラーＳＰ、添加部２５の形成を例示するための模式断面図である。
【図７】（ａ）〜（ｄ）は、他の実施形態に係るブロック絶縁膜２２、電荷蓄積膜２３、トンネル絶縁膜２４、半導体ピラーＳＰ、添加部２５の形成を例示するための模式断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ、実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。  
また、半導体記憶装置には、データを記憶するメモリセルが形成されたメモリ領域と、メモリ領域のメモリセルを駆動する周辺回路が形成された周辺回路領域とが設けられる。この場合、周辺回路領域については既知の技術を適用することができるので周辺回路領域についての例示は省略し、ここではメモリ領域についての例示をする。
【０００８】
[第１の実施形態]  
図１は、第１の実施形態に係る半導体記憶装置を例示する模式斜視断面図である。  
図２は、メモリストリングス部分を例示する模式断面図である。  
また、図１、図２におけるＸ方向、Ｙ方向、Ｚ方向は互いに直交する方向を表し、Ｘ方向及びＹ方向は基板１１の主面に平行な方向、Ｚ方向は基板１１の主面に直交する方向（積層方向）としている。  
なお、図１においては、煩雑となることを避けるために導電部分のみを示し、絶縁部分は図示を省略している。
【０００９】
本実施形態に係る半導体記憶装置１は、３次元積層型のフラッシュメモリである。後述するように、半導体記憶装置１においては、複数の電極膜ＷＬが相互に離隔して積層されており、これらの電極膜ＷＬを複数の半導体ピラーＳＰが貫くことにより、電極膜ＷＬと半導体ピラーＳＰとの交差部分毎にセルトランジスタが形成されている。また、各セルトランジスタには電荷蓄積膜が設けられており、この電荷蓄積膜に電荷を蓄積させることにより、各セルトランジスタがデータを記憶するメモリセルとして機能する。
【００１０】
図１、図２に示すように、半導体記憶装置１には、例えば、単結晶シリコンを用いた基板１１が設けられている。基板１１の表層部分には、イオン・インプランテーションによりソース線ＳＬが形成されている。  
基板１１上には、下部ゲート積層体ＭＬ１が設けられている。下部ゲート積層体ＭＬ１においては、絶縁膜１２、下部選択ゲート電極ＬＳＧ及び絶縁膜１３がこの順に積層されている。
【００１１】
また、下部ゲート積層体ＭＬ１の上方には、メモリ積層体ＭＬ２が設けられている。メモリ積層体ＭＬ２は、積層して設けられた複数の電極膜ＷＬと、電極膜ＷＬ同士の間に設けられた層間絶縁膜１４とを有している。電極膜ＷＬは半導体記憶装置１のワード線として機能する。層間絶縁膜１４は電極膜ＷＬ同士を絶縁する絶縁膜として機能する。最上層の電極膜ＷＬ上にも層間絶縁膜１４が設けられている。なお、図１に示す例では、電極膜ＷＬは４層設けられているが、電極膜ＷＬの層数はこれに限定されない。  
更に、メモリ積層体ＭＬ２の上方には、上部ゲート積層体ＭＬ３が設けられている。上部ゲート積層体ＭＬ３においては、絶縁膜１５、上部選択ゲート電極ＵＳＧ及び絶縁膜１６がこの順に積層されている。
【００１２】
上部選択ゲート電極ＵＳＧ及び下部選択ゲート電極ＬＳＧは、それぞれ１枚の導電膜がＹ方向に分断されて形成されたものであり、Ｘ方向に延びる複数本の配線状の導電部材となっている。上部選択ゲート電極ＵＳＧ及び下部選択ゲート電極ＬＳＧの周囲は、絶縁膜１７によって埋め込まれている。これに対して、電極膜ＷＬは消去ブロック単位で分断されており、消去ブロック内ではＸＹ平面に平行な１枚の導電膜となっている。なお、電極膜ＷＬも、上部選択ゲート電極ＵＳＧ及び下部選択ゲート電極ＬＳＧと同様に、Ｙ方向に分断されていてもよい。下部選択ゲート電極ＬＳＧ、電極膜ＷＬ及び上部選択ゲート電極ＵＳＧは、導電材料、例えば、不純物が導入されて導電性が付与されたアモルファスシリコン又はポリシリコンなどにより形成されている。絶縁膜１２〜１７は、絶縁材料、例えば、シリコン酸化物により形成されている。なお、各膜間の任意の位置に、例えばシリコン窒化物からなるストッパ膜等、製造プロセス上必要な膜が設けられていてもよい。
【００１３】
そして、下部ゲート積層体ＭＬ１、メモリ積層体ＭＬ２及び上部ゲート積層体ＭＬ３（以下、総称して「積層体ＭＬ」という）には、積層方向（Ｚ方向）に延びる複数本の貫通孔１８が形成されている。各貫通孔１８は積層体ＭＬ全体を貫いている。各貫通孔１８の内部には、半導体ピラーＳＰが形成されている。そのため、半導体ピラーＳＰは積層体ＭＬを貫くことになる。  
半導体ピラーＳＰは、中空の柱状（筒状）を呈しており、例えば、半導体ピラーＳＰの形状を円筒状とすることができる。
【００１４】
ここで、ポリシリコンなどのシリコンを用いて半導体ピラーＳＰを形成するようにすれば、メモリ積層体ＭＬ２の積層数が増え、ＮＡＮＤ列の直列抵抗が増えたときに読み出し速度が低下するという問題が生じるおそれがある。このことは、シリコンチャネルにおけるキャリアの移動度が低いことに起因する。この場合、シリコン以上の高い移動度を生じさせることのできる半導体材料としてはゲルマニウム(Ｇｅ)があるが、ゲルマニウムの成膜後に結晶化を行うとゲルマニウムの膜中にホール生成を行う欠陥が多く生じ所望の閾値が得られなくなるという新たな問題が生ずる。  
本実施形態においては、ゲルマニウムを含む半導体材料を用いて半導体ピラーＳＰを形成するようにしている。ゲルマニウムを含む半導体材料としては、例えば、ゲルマニウム単体、シリコン・ゲルマニウムなどを例示することができる。そして、半導体ピラーＳＰの側面には、酸化アルミニウム（アルミナ）を用いて形成された添加部２５が設けられ、半導体ピラーＳＰの内部にはアルミニウムが添加されている。ゲルマニウムを含む半導体材料にアルミニウムを添加することができれば、ゲルマニウムに起因する欠陥の修復を図ることができる。そのため、キャリアの移動度を高めることができ、且つ、欠陥が少なく所望の閾値が得られ、特性のばらつきが少ない半導体ピラーＳＰを形成することができる。なお、添加部２５の配置や半導体ピラーＳＰの内部にアルミニウムを添加することに関する詳細は後述する。
【００１５】
また、半導体ピラーＳＰは積層体ＭＬの積層方向全長にわたって設けられており、半導体ピラーＳＰの下端部は基板１１のソース線ＳＬに接続されている。また、半導体ピラーＳＰの上端部はプラグ導電層２６を介してビット線ＢＬに接続されている。  
プラグ導電層２６は、例えば、不純物が導入されて導電性が付与されたシリコンやゲルマニウムなどを用いて形成されたものとすることができる。
【００１６】
また、貫通孔１８の内側面上に、ブロック絶縁膜２２、電荷蓄積膜２３及びトンネル絶縁膜２４がこの順に積層されている。  
ブロック絶縁膜２２は、半導体記憶装置１の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない膜である。ブロック絶縁膜２２は、電荷蓄積膜２３を形成する材料の誘電率よりも高い誘電率を有した材料を用いて形成されたものとすることができる。ブロック絶縁膜２２は、例えば、酸化アルミニウムを用いて形成されたものとすることができる。  
電荷蓄積膜２３は、半導体ピラーＳＰと電極膜ＷＬとの間に設けられている。電荷蓄積膜２３は、電荷を保持する能力を有する膜であり、例えば、電子のトラップサイトを含む膜とすることができる。電荷蓄積膜２３は、例えば、シリコン窒化物を用いて形成されたものとすることができる。  
トンネル絶縁膜２４は、通常は絶縁性であるが、半導体記憶装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜とすることができる。トンネル絶縁膜２４は、例えば、単層のシリコン酸化膜やＯＮＯ膜（oxide-nitride-oxide膜：酸化物−窒化物−酸化物膜）などを用いて形成されたものとすることができる。
【００１７】
また、ブロック絶縁膜２２、電荷蓄積膜２３、トンネル絶縁膜２４は半導体ピラーＳＰと上部選択ゲート電極ＵＳＧとの間にも設けられ、上部ゲート絶縁膜が形成されることになる。これにより、上部ゲート積層体ＭＬ３においては、半導体ピラーＳＰをチャネル領域を含むボディ領域とし、上部ゲート絶縁膜をゲート絶縁膜とし、上部選択ゲート電極ＵＳＧをゲート電極とした上部選択トランジスタが形成される。  
また、ブロック絶縁膜２２、電荷蓄積膜２３、トンネル絶縁膜２４は半導体ピラーＳＰと下部選択ゲート電極ＬＳＧとの間にも設けられ、下部ゲート絶縁膜が形成されることになる。これにより、下部ゲート積層体ＭＬ１においては、半導体ピラーＳＰをチャネル領域を含むボディ領域とし、下部ゲート絶縁膜をゲート絶縁膜とし、下部選択ゲート電極ＬＳＧをゲート電極とした下部選択トランジスタが形成される。
【００１８】
また、上部ゲート積層体ＭＬ３の上方には、Ｙ方向に延びる複数のビット線ＢＬが設けられている。ビット線ＢＬは、タングステンなどの金属を用いて形成されている。各ビット線ＢＬは、Ｙ方向に沿って配列された各列の半導体ピラーＳＰの直上域を通過するように配設されている。ビット線ＢＬは、半導体ピラーＳＰの上端部にプラグ導電層２６を介して接続されている。これにより、半導体ピラーＳＰは、ビット線ＢＬとソース線ＳＬとの間に接続される。
【００１９】
そして、本実施形態においては、トンネル絶縁膜２４と半導体ピラーＳＰとの間に酸化アルミニウムを用いて形成された添加部２５が設けられている。また、半導体ピラーＳＰにはアルミニウムが含まれている。半導体ピラーＳＰに含まれるアルミニウムは、添加部２５から添加されたものである。ゲルマニウムを含む半導体材料にアルミニウムを添加すればゲルマニウムにおける欠陥をアルミニウムで終端することができるので欠陥の修復を図ることができる。  
この場合、図２に例示をしたように、半導体ピラーＳＰが中空状である場合には、半導体ピラーＳＰの内側面に添加部２５を形成することもできるし、半導体ピラーＳＰの内側面及び外側面に添加部２５を形成することもできる。すなわち、半導体ピラーＳＰの内側面及び外側面の少なくともいずれかに添加部２５を形成するようにすることができる。なお、添加部２５は膜状を呈するものであってもよいが、例えば、半導体ピラーＳＰの内部を埋め込むようにして形成されたものであってもよい。また、添加部２５は必ずしも連続的に形成されている必要はなく、半導体ピラーＳＰに添加されたアルミニウムの分布が大きく偏らなければ途切れていてもよい。また、必ずしも半導体ピラーＳＰの全域にわたって添加部２５が形成されている必要はなく、少なくともチャネルとして機能する部分にアルミニウムを添加することができるような範囲に添加部２５が形成されていればよい。
【００２０】
本実施形態によれば、半導体ピラーＳＰは、ゲルマニウムを含む半導体材料を用いて形成されている。また、酸化アルミニウムを用いた添加部２５が形成され、半導体ピラーＳＰの内部にアルミニウムが添加されている。そのため、キャリアの移動度を高めることができ、且つ、欠陥が少なく所望の閾値が得られ、特性のばらつきを抑制することができる半導体記憶装置１とすることができる。
【００２１】
[第２の実施形態]  
図３は、第２の実施形態に係る半導体記憶装置を例示する模式斜視断面図である。  
図４は、メモリストリングス部分を例示する模式断面図である。  
また、図３、図４におけるＸ方向、Ｙ方向、Ｚ方向は互いに直交する方向を表し、Ｘ方向及びＹ方向は基板１１の主面に平行な方向、Ｚ方向は基板１１の主面に直交する方向（積層方向）としている。  
なお、図３においては、煩雑となることを避けるために導電部分のみを示し、絶縁部分は図示を省略している。
【００２２】
本実施形態に係る半導体記憶装置３も、３次元積層型のフラッシュメモリである。  
ただし、基板１１の上層部分にはソース線が形成されておらず、その替わりにバックゲート電極３１が形成されている。基板１１の上層部分には絶縁膜１１ａが形成され、絶縁膜１１ａの上に、例えば、不純物がドープされたポリシリコン膜などを用いたバックゲート電極３１が形成されている。
【００２３】
また、半導体記憶装置３においては、下部ゲート積層体ＭＬ１は設けられておらず、基板１１とメモリ積層体ＭＬ２との間には、接続部材３２が設けられている。接続部材３２は、Ｙ方向に延びる棒状の導電性部材であり、Ｙ方向において隣り合う一対の半導体ピラーＳＰの下端部同士を電気的に接続しており、半導体ピラーＳＰと一体的に形成されている。
【００２４】
また、半導体記憶装置３においては、各電極膜ＷＬは上部選択ゲート電極ＵＳＧ毎に溝５４により分断されており、１つの上部選択ゲート電極ＵＳＧの直下域に、電極膜ＷＬが多段に配列されている。すなわち、電極膜ＷＬは、ＹＺ平面においてマトリクス状に配列されており、相互に離隔している。これにより、電極膜ＷＬのうち、１つの接続部材３２に接続された一対の半導体ピラーＳＰの一方が貫く部分と他方が貫く部分とは、相互に離隔している。また、この一対の半導体ピラーＳＰは、相互に異なる上部選択ゲート電極ＵＳＧを貫いている。
【００２５】
また、半導体記憶装置３においては、上部選択ゲート電極ＵＳＧとビット線ＢＬとの間に、ソース線ＳＬが設けられている。ソース線ＳＬはＸ方向、すなわち、ビット線ＢＬに対して直交する方向に延びている。そして、ソース線ＳＬの幅は、上部選択ゲート電極ＵＳＧ及び電極膜ＷＬの幅よりも広く、Ｙ方向に配列された２列の半導体ピラーＳＰの直上域にわたって配置されており、これらの２列の半導体ピラーＳＰが接続されている。そして、接続部材３２に接続された一対の半導体ピラーＳＰのうち、一方がソース線ＳＬに接続され、他方がビット線ＢＬに接続されている。メモリ積層体ＭＬ２と、ソース線ＳＬ、ビット線ＢＬなどとの間には、絶縁膜５５〜５８が設けられている。
【００２６】
本実施形態においても、トンネル絶縁膜２４と半導体ピラーＳＰとの間に酸化アルミニウムを用いて形成された添加部２５が設けられている。また、半導体ピラーＳＰにはアルミニウムが含まれている。半導体ピラーＳＰに含まれるアルミニウムは、添加部２５から添加されたものである。ゲルマニウムを含む半導体材料にアルミニウムを添加すればゲルマニウムにおける欠陥をアルミニウムで終端することができるので欠陥の修復を図ることができる。  
この場合、前述したものと同様に、半導体ピラーＳＰが中空状である場合には、半導体ピラーＳＰの内側面に添加部２５を形成することもできるし、半導体ピラーＳＰの内側面及び外側面に添加部２５を形成することもできる。すなわち、半導体ピラーＳＰの内側面及び外側面の少なくともいずれかに添加部２５を形成するようにすることができる。また、添加部２５は膜状を呈するものであってもよいし、例えば、半導体ピラーＳＰの内部を埋め込むようにして形成されたものであってもよい。また、添加部２５は必ずしも連続的に形成されている必要はなく、半導体ピラーＳＰに添加されたアルミニウムの分布が大きく偏らなければ途切れていてもよい。また、必ずしも半導体ピラーＳＰの全域にわたって添加部２５が形成されている必要はなく、少なくともチャネルとして機能する部分にアルミニウムを添加することができるような範囲に添加部２５が形成されていればよい。
【００２７】
本実施形態によれば、半導体ピラーＳＰは、ゲルマニウムを含む半導体材料を用いて形成されている。また、酸化アルミニウムを用いた添加部２５が形成され、半導体ピラーＳＰの内部にアルミニウムが添加されている。そのため、キャリアの移動度を高めることができ、且つ、欠陥が少なく所望の閾値が得られ、特性のばらつきを抑制することができる半導体記憶装置３とすることができる。
【００２８】
[第３の実施形態]  
次に、半導体記憶装置１の製造方法について例示する。  
なお、以下の説明では、図１及び図２に示す構成要素と同じ構成要素については同じ符号を用いて説明する。そのため、各構成要素の位置関係などは図１、図２を参照するものとする。
【００２９】
まず、基板１１の上層部分における所望の位置に素子分離膜（図示せず）を形成する。そして、メモリ領域に不純物を導入し、ソース線ＳＬを形成する。なお、ソース線ＳＬは、素子分離構造により電気的に分離された配線構造の拡散層により構成してもよく、または、基板１１に埋め込まれたメタル配線により構成してもよい。ソース線ＳＬは、ビット線ＢＬと同じ配列周期で同じ方向に延びる配線構造とすることができる。一方、周辺回路領域（図示せず）にはＰウエル及びＮウエル等を形成し、各ドライバ回路を構成するトランジスタのソース・ドレインを形成する。次に、これらのトランジスタのゲートを形成する。
【００３０】
次に、基板１１上のメモリ領域に絶縁材料を堆積させて平坦化し、絶縁膜１２を形成する。次に、この絶縁膜１２の上に例えばアモルファスシリコンを堆積させて、下部選択ゲートＬＳＧを形成する。次に、下部選択ゲートＬＳＧの上に絶縁膜１３を形成する。これにより、絶縁膜、下部選択ゲート及び絶縁膜からなる下部ゲート積層体ＭＬ１が形成される。
【００３１】
次に、下部ゲート積層体ＭＬ１上に、例えばシリコン酸化物等の絶縁材料を堆積させて、層間絶縁膜１４を形成する。次に、層間絶縁膜１４上に電極膜ＷＬを形成する。以後、層間絶縁膜１４と電極膜ＷＬとを交互に積層させる。一例では、層間絶縁膜１４及び電極膜ＷＬを４層ずつ形成する。これにより、メモリ積層体ＭＬ２が形成される。
【００３２】
次に、メモリ積層体ＭＬ２上に、例えばシリコン酸化物からなる絶縁膜１５を形成し、例えばアモルファスシリコンを堆積させて上部選択ゲートＵＳＧを形成し、例えばシリコン酸化物からなる絶縁膜１６を形成する。これにより、上部選択ゲートＵＳＧを含む上部ゲート積層体ＭＬ３が形成される。
【００３３】
次に、フォトリソグラフィ法及びＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）法を用いて、上部ゲート積層体ＭＬ３、メモリ積層体ＭＬ２、下部ゲート積層体ＭＬ１を積層方向に貫通し基板１１まで到達する貫通孔１８を形成する。このとき、マトリクス状に配列された複数個の貫通孔１８が同時に形成される。
【００３４】
次に、ブロック絶縁膜２２、電荷蓄積膜２３、トンネル絶縁膜２４、半導体ピラーＳＰ、添加部２５を形成する。  
図５は、ブロック絶縁膜２２、電荷蓄積膜２３、トンネル絶縁膜２４、半導体ピラーＳＰ、添加部２５の形成を例示するための模式断面図である。  
なお、図５においては煩雑となることを避けるために、貫通孔１８の中心線１８ａに対して片方側のみを表すものとしている。
【００３５】
図５（ａ）に示すように、半導体ピラーＳＰの外側面に添加部２５を形成するようにすることができる。  
この場合には、貫通孔１８の内壁から順にブロック絶縁層２２となる膜と、電荷蓄積層２３となる膜と、トンネル絶縁膜２４となる膜と、添加部２５と、半導体ピラーＳＰと、をこの順に形成する。  
例えば、ブロック絶縁膜２２となる膜を酸化アルミニウムを用いて形成し、電荷蓄積膜２３となる膜をシリコン窒化膜を用いて形成し、トンネル絶縁膜２４となる膜をシリコン酸化膜やＯＮＯ膜を用いて形成し、添加部２５を酸化アルミニウムを用いて形成し、半導体ピラーＳＰをゲルマニウムやシリコン・ゲルマニウムなどのゲルマニウムを含む半導体材料を用いて形成するようにすることができる。なお、これらの形成方法には、例えば、ＣＶＤ法（Chemical Vapor Deposition法：化学気相成長法）などの既知の成膜技術を適用することができる。
【００３６】
また、図５（ｂ）に示すように、半導体ピラーＳＰの内側面に添加部２５を形成するようにすることができる。  
この場合には、貫通孔１８の内壁から順にブロック絶縁層２２となる膜と、電荷蓄積層２３となる膜と、トンネル絶縁膜２４となる膜と、半導体ピラーＳＰと、添加部２５と、をこの順に形成する。なお、これらの形成は、図５（ａ）において例示をしたものと同様とすることができる。  
また、必ずしも半導体ピラーＳＰの全域にわたって添加部２５を形成する必要はない。少なくともチャネルとして機能する部分にアルミニウムを添加することができるような範囲に添加部２５を形成すればよい。例えば、図５（ｂ）に示すように、上部選択ゲート電極ＵＳＧに対向する部分よりも下方の領域に添加部２５を形成するようにすることができる。
【００３７】
また、図５（ｃ）に示すように、半導体ピラーＳＰの外側面及び内側面に添加部２５を形成するようにすることができる。  
この場合には、貫通孔１８の内壁から順にブロック絶縁層２２となる膜と、電荷蓄積層２３となる膜と、トンネル絶縁膜２４となる膜と、添加部２５と、半導体ピラーＳＰと、添加部２５と、をこの順に形成する。なお、これらの形成は、図５（ａ）において例示をしたものと同様とすることができる。
【００３８】
次に、添加部２５から半導体ピラーＳＰの内部にアルミニウムを添加、拡散させる。例えば、図５（ａ）〜（ｂ）に例示をしたようにして半導体ピラーＳＰの側面に酸化アルミニウムを用いて添加部２５を形成し、加熱することで添加部２５から半導体ピラーＳＰの内部にアルミニウムを添加、拡散させるようにすることができる。ゲルマニウムを含む半導体材料にアルミニウムを添加すればゲルマニウムにおける欠陥をアルミニウムで終端することができるので欠陥の修復を図ることができる。
【００３９】
図６は、他の実施形態に係るブロック絶縁膜２２、電荷蓄積膜２３、トンネル絶縁膜２４、半導体ピラーＳＰ、添加部２５の形成を例示するための模式断面図である。  
なお、図６においては煩雑となることを避けるために、貫通孔１８の中心線１８ａに対して片方側のみを表すものとしている。  
図５に例示をしたものは、半導体ピラーＳＰの側面に酸化アルミニウムを用いた添加部２５を形成し、これを加熱することで半導体ピラーＳＰの内部にアルミニウムを添加、拡散させる場合である。
【００４０】
これに対し、図６に例示をするものは、半導体ピラーＳＰの側面にアルミニウムを用いた添加膜（第１のアルミニウム膜）２５ａを形成し、これを酸素ガス雰囲気中で加熱することで半導体ピラーＳＰの内部にアルミニウムを添加、拡散させるとともに、アルミニウムを用いた添加膜２５ａを酸化させて酸化アルミニウムを用いた添加部２５を形成する場合である。
【００４１】
例えば、図６（ａ）に示すように、半導体ピラーＳＰの外側面に添加部２５となる添加膜２５ａを形成するようにすることができる。この場合、添加膜２５ａはアルミニウムを用いて形成することができ、形成の手順としては図５（ａ）に例示をした場合の添加部２５を添加膜２５ａに置き換えるようにすればよい。  
また、図６（ｂ）に示すように半導体ピラーＳＰの外側面に添加部２５となる添加膜２５ａを形成したり、図６（ｃ）に示すように半導体ピラーＳＰの外側面及び内側面に添加部２５となる添加膜２５ａを形成したりすることができる。なお、これらの場合における添加膜２５ａの形成手順としては、図５（ｂ）、図５（ｃ）に例示をした場合の添加部２５を添加膜２５ａに置き換えるようにすればよい。
【００４２】
次に、添加膜２５ａから半導体ピラーＳＰの内部にアルミニウムを添加、拡散させるとともに、添加膜２５ａを酸化させて添加部２５を形成する。例えば、図６（ａ）〜（ｂ）に例示をしたようにして半導体ピラーＳＰの側面にアルミニウムを用いて添加膜２５ａを形成し、酸素ガス雰囲気中において加熱することで添加膜２５ａから半導体ピラーＳＰの内部にアルミニウムを添加、拡散させるとともに、添加膜２５ａを酸化させて添加部２５を形成するようにすることができる。ゲルマニウムを含む半導体材料にアルミニウムを添加すればゲルマニウムにおける欠陥をアルミニウムで終端することができるので欠陥の修復を図ることができる。
【００４３】
図７も、他の実施形態に係るブロック絶縁膜２２、電荷蓄積膜２３、トンネル絶縁膜２４、半導体ピラーＳＰ、添加部２５の形成を例示するための模式断面図である。  
なお、図７においては煩雑となることを避けるために、貫通孔１８の中心線１８ａに対して片方側のみを表すものとしている。  
図７に例示をするものは、半導体ピラーＳＰの側面にアルミニウムを用いた添加膜２５ａを形成し、これを置換熱処理することでゲルマニウムに、アルミニウムを添加、拡散させるようにする場合である。  
この場合、例えば、置換熱処理を行う熱処理工程において、半導体ピラーＳＰ中にアルミニウム膜２５ａの少なくとも一部を拡散させるとともに半導体ピラーＳＰの内側面にアルミニウム膜（第２のアルミニウム膜）を形成する。
【００４４】
例えば、まず、図７（ａ）に示すように、半導体ピラーＳＰの外側面に添加部２５となる添加膜２５ａを形成する。この場合、図７（ｂ）に示すように、半導体ピラーＳＰの内側面に添加部２５となる添加膜２５ａを形成するようにすることもできる。
【００４５】
次に、置換熱処理を行う。  
置換熱処理を行うと、図７（ｃ）に示すように、アルミニウムを用いた添加膜２５ａにおけるアルミニウムの結晶粒界２５ａ１をゲルマニウムが通過する。そして、アルミニウムの結晶粒界２５ａ１を通過したゲルマニウムは貫通孔１８の軸方向に成長して再度半導体ピラーＳＰが形成される。この際、ゲルマニウムの単結晶化を図ることができるので欠陥の発生を抑制することができる。また、置換熱処理を行う際に添加膜２５ａから半導体ピラーＳＰの内部にアルミニウムを添加、拡散させることができる。そのため、欠陥が発生したとしてもゲルマニウムにおける欠陥をアルミニウムで終端することができるので欠陥の修復を図ることができる。  
置換熱処理は、例えば、酸素のない環境（例えば、不活性ガス雰囲気中など）において、４００℃〜５００℃程度に加熱することで行うようにすることができる。
【００４６】
また、置換熱処理において、時間管理などを行うことで添加膜２５ａと再度形成される半導体ピラーＳＰとの相対的な位置を制御することができる。例えば、図７（ｄ）に示すように、添加膜２５ａの内部に半導体ピラーＳＰが再度形成されるようにすることができる。
【００４７】
次に、添加膜２５ａを酸化させて添加部２５を形成する。例えば、酸素ガス雰囲気中において加熱を行い添加膜２５ａを酸化させて添加部２５を形成するようにすることができる。この際、添加膜２５ａから半導体ピラーＳＰの内部にアルミニウムを添加、拡散させることもできる。
【００４８】
その後、上部ゲート積層体ＭＬ３の上方にプラグ導電層２６、ビット線ＢＬなどを形成する。例えば、上部ゲート積層体ＭＬ３の上方にプラグ導電層２６、ビット線ＢＬとなる膜を形成し、フォトリソグラフィ法及びＲＩＥ法を用いて、ビット線ＢＬ、プラグ導電層２６などを所望の形状に加工するようにすることができる。
【００４９】
[第４の実施形態]  
次に、半導体記憶装置３の製造方法について例示する。  
なお、以下の説明では、図３及び図４に示す構成要素と同じ構成要素については同じ符号を用いて説明する。そのため、各構成要素の位置関係などは図３、図４を参照するものとする。
【００５０】
まず、基板１１上のメモリ領域に絶縁層１１ａ、バックゲート電極ＢＧを形成する。そして、既知のリソグラフィ法及びＲＩＥ法を用いて、隣接する半導体ピラーＳＰを接続するための凹部をバックゲート電極ＢＧ中に形成し、凹部内に非晶質シリコンなどを用いた犠牲膜を埋め込む。
【００５１】
次に、前述したものと同様にして、メモリ積層体ＭＬ２を形成する。  
次に、フォトリソグラフィ法及びＲＩＥ法を用いて、メモリ積層体ＭＬ２の積層方向に延びる溝５４を形成する。溝５４は、Ｙ方向に隣接する電極膜ＷＬを分離するための溝となる。そして、溝５４内にシリコン酸化物を埋め込み絶縁膜５５を形成する。  
次に、上部選択ゲート電極ＵＳＧとなる膜を形成する。
【００５２】
そして、フォトリソグラフィ法及びＲＩＥ法を用いて、上部選択ゲート電極ＵＳＧとなる膜、絶縁膜５５、メモリ積層体ＭＬ２を積層方向に貫通し凹部に連通する貫通孔１８を形成する。  
次に、アルカリウエットエッチング法などを用いて凹部内に埋め込まれた犠牲膜を貫通孔１８を介して選択的に除去する。
【００５３】
次に、図５〜図７において例示をした場合と同様にして、ブロック絶縁膜２２、電荷蓄積膜２３、トンネル絶縁膜２４、半導体ピラーＳＰ、添加部２５を形成する。  
この際、半導体ピラーＳＰの側面に酸化アルミニウムを用いた添加部２５を形成し、これを熱処理することで半導体ピラーＳＰの内部にアルミニウムを添加、拡散させるようにすることができる。  
また、半導体ピラーＳＰの側面にアルミニウムを用いた添加膜２５ａを形成し、これを酸素ガス雰囲気中で加熱することで半導体ピラーＳＰの内部にアルミニウムを添加、拡散させるとともに、添加膜２５ａを酸化させて添加部２５を形成することができる。  
また、半導体ピラーＳＰの側面にアルミニウムを用いた添加膜２５ａを形成し、置換熱処理を行うことで欠陥の発生の少ない半導体ピラーＳＰを再度形成するとともに、再度形成された半導体ピラーＳＰの内部にアルミニウムを添加、拡散させる。そして、酸素ガス雰囲気中において加熱を行い添加膜２５ａを酸化させて添加部２５を形成するとともに、添加膜２５ａから半導体ピラーＳＰの内部にアルミニウムを添加、拡散させることができる。
【００５４】
その後、上部選択ゲート電極ＵＳＧの上方にプラグ導電層２６となる膜、ビット線ＢＬとなる膜、ソース線ＳＬとなる膜を成膜し、フォトリソグラフィ法及びＲＩＥ法を用いて、ビット線ＢＬ、ソース線ＳＬ、プラグ導電層２６などを所望の形状に加工するようにすることができる。
【００５５】
以上に例示をした実施形態によれば、読み出し速度の向上を図ることができる半導体記憶装置及びその製造方法を実現することができる。  
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００５６】
１  半導体記憶装置、３  半導体記憶装置、１４  層間絶縁膜、１８  貫通孔、２２  ブロック絶縁膜、２３  電荷蓄積膜、２４  トンネル絶縁膜、２５  添加部、２５ａ  添加膜、２６  プラグ導電層、３２  接続部材、ＭＬ１  下部ゲート積層体、ＭＬ２  メモリ積層体、ＭＬ３  上部ゲート積層体、ＢＬ  ビット線、ＳＬ  ソース線、ＳＰ  半導体ピラー、ＷＬ  電極膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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