(57)【要約】【課題】クロック信号に同期して動作する回路において、タイミングエラーの発生を抑制する。【解決手段】保持部は、クロック信号の立上りおよび立下りのうちのいずれか一方のタイミングに同期して出力されたデータ信号に対して所定の処理が実行されると当該実行結果を立上りおよび立下りのうちの他方のタイミングに同期して保持する。制御部は、一方のタイミングから他方のタイミングまでの期間が所定の処理の実行時間より長くなるように、実行時間に応じて立上りおよび立下りのうちの少なくとも一方のタイミングを制御する。クロック生成部は、制御されたタイミングに従って前記クロック信号を生成する。【選択図】図１
2013150047.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号の立上りおよび立下りのうちのいずれか一方のタイミングに同期して出力されたデータ信号に対して所定の処理が実行されると当該実行結果を前記立上りおよび前記立下りのうちの他方のタイミングに同期して保持する保持部と、
前記一方のタイミングから前記他方のタイミングまでの期間が前記所定の処理の実行時間より長くなるように、前記実行時間に応じて前記立上りおよび前記立下りのうちの少なくとも一方のタイミングを制御する制御部と、
前記制御されたタイミングに従って前記クロック信号を生成するクロック生成部と
を具備する情報処理装置。
【請求項２】
前記制御部は、前記他方のタイミングが経過したときから次の前記一方のタイミングが経過するまでの期間が少なくとも所定時間となるように前記クロック信号の周期をさらに制御し、
前記クロック生成部は、前記制御された周期の前記クロック信号を生成する
請求項１記載の情報処理装置。
【請求項３】
設定された電圧に応じた実行時間で前記データ信号に対して前記所定の処理を実行して当該実行結果を前記保持部へ出力する処理回路をさらに具備し、
前記制御部は、前記電圧に応じて前記タイミングを制御する
請求項１記載の情報処理装置。
【請求項４】
前記処理回路は、前記設定された電圧が低いほど前記実行時間が長くなる回路であり、
前記制御部は、前記設定された電圧が低いほど前記一方のタイミングを早くする制御と前記設定された電圧が低いほど前記他方のタイミングを遅くする制御とのうちの少なくとも一方を実行する
請求項３記載の情報処理装置。
【請求項５】
前記電圧が前記所定電圧以下である場合には前記保持部に保持された前記処理結果を選択して出力し、前記電圧が前記所定電圧より高い場合には前記処理回路からの前記処理結果を選択して出力する選択部をさらに具備する
請求項４記載の情報処理装置。
【請求項６】
前記電圧が所定電圧以下である場合には前記保持部を動作させ、前記電圧が前記所定電圧より高い場合には前記保持部を停止させる保持動作制御部をさらに具備する
請求項５記載の情報処理装置。
【請求項７】
保持部が、クロック信号の立上りおよび立下りのうちのいずれか一方のタイミングに同期して出力されたデータ信号に対して所定の処理が実行されると当該実行結果を前記立上りおよび前記立下りのうちの他方のタイミングに同期して保持する保持手順と、
制御部が、前記一方のタイミングから前記他方のタイミングまでの期間が前記所定の処理の実行時間より長くなるように、前記実行時間に応じて前記立上りおよび前記立下りのうちの少なくとも一方のタイミングを制御する制御手順と、
クロック生成部が、前記制御されたタイミングに従って前記クロック信号を生成するクロック生成手順と
を具備する情報処理装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、情報処理装置、および、その制御方法に関する。詳しくは、クロック信号に同期して動作する情報処理装置、および、その制御方法に関する。
【背景技術】
【０００２】
クロック信号に同期して動作する回路では、そのクロック信号に同期してデータ信号を保持するとともに出力するレジスタなどの記憶素子と、その出力されたデータ信号に対して論理演算などの処理を実行する組合せ論理回路による処理回路とが設けられる。このような回路においては、処理回路からの出力のタイミングをクロック信号に同期させる場合に、処理結果の出力のタイミングを調整するためのリタイミング回路がさらに設けられることがある。例えば、入力された信号をクロック信号に同期して保持するとともに出力するフリップフロップを備えるリタイミング回路が提案されている（特許文献１参照。）。
【０００３】
このようなリタイミング回路では、処理回路へデータ信号が出力されるタイミング（例えば、立上がりのタイミング）と異なるタイミング（例えば、立下りのタイミング）で、そのデータ信号の処理結果を保持する場合がある。処理回路へのデータ信号の出力のタイミングに対して、そのデータ信号の処理結果を保持するタイミングを遅らせることにより、処理結果が確実に保持され、リタイミング回路におけるタイミングエラーの発生が抑制される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２９０７７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述の従来技術では、タイミングエラーの発生を抑制することができないおそれがある。例えば、処理回路の電圧が低くなると、その処理回路における実行時間が長くなることが多い。実行時間が想定より長くなると、リタイミング回路が処理結果の保持に失敗し、タイミングエラーが生じてしまうことになる。
【０００６】
本技術はこのような状況に鑑みて生み出されたものであり、クロック信号に同期して動作する回路において、タイミングエラーの発生を抑制することを目的とする。
【課題を解決するための手段】
【０００７】
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、クロック信号の立上りおよび立下りのうちのいずれか一方のタイミングに同期して出力されたデータ信号に対して所定の処理が実行されると当該実行結果を上記立上りおよび上記立下りのうちの他方のタイミングに同期して保持する保持部と、上記一方のタイミングから上記他方のタイミングまでの期間が上記所定の処理の実行時間より長くなるように、上記実行時間に応じて上記立上りおよび上記立下りのうちの少なくとも一方のタイミングを制御する制御部と、上記制御されたタイミングに従って上記クロック信号を生成するクロック生成部とを具備する情報処理装置、および、その制御方法である。これにより、一方のタイミングから他方のタイミングまでの期間が所定の処理の実行時間より長くなるように、実行時間に応じて立上りおよび立下りのうちの少なくとも一方のタイミングが制御されるという作用をもたらす。
【０００８】
また、この第１の側面において、上記制御部は、上記他方のタイミングが経過したときから次の上記一方のタイミングが経過するまでの期間が少なくとも所定時間となるように上記クロック信号の周期をさらに制御し、上記クロック生成部は、上記制御された周期の上記クロック信号を生成してもよい。これにより、他方のタイミングが経過したときから次の一方のタイミングが経過するまでの期間が少なくとも所定時間となるようにクロック信号の周期が制御されるという作用をもたらす。
【０００９】
また、この第１の側面において、設定された電圧に応じた実行時間で上記データ信号に対して上記所定の処理を実行して当該実行結果を上記保持部へ出力する処理回路をさらに具備し、上記制御部は、上記電圧に応じて上記タイミングを制御してもよい。これにより、タイミングが電圧に応じて制御されるという作用をもたらす。
【００１０】
また、この第１の側面において、上記処理回路は、上記設定された電圧が低いほど上記実行時間が長くなる回路であり、上記制御部は、上記設定された電圧が低いほど上記一方のタイミングを早くする制御と上記設定された電圧が低いほど上記他方のタイミングを遅くする制御とのうちの少なくとも一方を実行してもよい。これにより、設定された電圧が低いほど一方のタイミングを早くする制御と設定された電圧が低いほど他方のタイミングを遅くする制御とのうちの少なくとも一方が実行されるという作用をもたらす。
【００１１】
また、この第１の側面において、上記電圧が上記所定電圧以下である場合には上記保持部に保持された上記処理結果を選択して出力し、上記電圧が上記所定電圧より高い場合には上記処理回路からの上記処理結果を選択して出力する選択部をさらに具備してもよい。これにより、電圧が所定電圧以下である場合には保持部に保持された処理結果が出力され、電圧が所定電圧より高い場合には処理回路からの処理結果が出力されるという作用をもたらす。
【００１２】
また、この第１の側面において、上記電圧が所定電圧以下である場合には上記保持部を動作させ、上記電圧が上記所定電圧より高い場合には上記保持部を停止させる保持動作制御部をさらに具備してもよい。これにより、電圧が所定電圧以下である場合には保持部が動作し、電圧が所定電圧より高い場合には保持部が停止するという作用をもたらす。
【発明の効果】
【００１３】
本技術によれば、クロック信号に同期して動作する回路において、タイミングエラーの発生が抑制されるという優れた効果を奏し得る。
【図面の簡単な説明】
【００１４】
【図１】第１の実施の形態における情報処理装置の一構成例を示すブロック図である。
【図２】第１の実施の形態における制御部の動作の一例を示す表である。
【図３】第１の実施の形態におけるクロック生成部の一構成例を示すブロック図である。
【図４】第１の実施の形態におけるクロック生成回路の一構成例を示すブロック図である。
【図５】第１の実施の形態における経過時間カウンタの動作の一例を示す表である。
【図６】第１の実施の形態におけるクロック生成回路の動作の一例を示す表である。
【図７】第１の実施の形態におけるクロック生成部の動作を示すタイミングチャートである。
【図８】第１の実施の形態における制御部の動作の一例を示すフローチャートである。
【図９】第１の実施の形態における通常電圧時の情報処理装置の動作の一例を示すタイミングチャートである。
【図１０】第１の実施の形態における低電圧時の情報処理装置の動作の一例を示すタイミングチャートである。
【図１１】第１の実施の形態における超低電圧時の情報処理装置の動作の一例を示すタイミングチャートである。
【図１２】第１の実施の形態における通常電圧時の情報処理装置の動作の一例を示すタイミングチャートである。
【図１３】第１の実施の形態における低電圧時の情報処理装置の動作の一例を示すタイミングチャートである。
【図１４】第２の実施の形態における情報処理装置の一構成例を示すブロック図である。
【図１５】第２の実施の形態におけるリタイミング動作制御部の動作の一例を示す表である。
【図１６】第２の実施の形態におけるセレクタの動作の一例を示す表である。
【図１７】第３の実施の形態における情報処理装置の一構成例を示すブロック図である。
【図１８】第４の実施の形態における情報処理装置の一構成例を示すブロック図である。
【発明を実施するための形態】
【００１５】
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（クロック信号のエッジタイミングを制御する例）
２．第２の実施の形態（通常電圧においてはリタイミングレジスタを停止させる例）
３．第３の実施の形態（記憶装置においてエッジタイミングを制御する例）
４．第４の実施の形態（複数の記憶装置においてエッジタイミングを制御する例）
【００１６】
＜１．第１の実施の形態＞
［情報処理装置の構成例］
図１は、実施の形態における情報処理装置の一構成例を示すブロック図である。この情報処理装置は、様々な情報処理を実行する装置であり、高電圧動作回路１１０、リタイミングレジスタ１２０、および、低電圧動作回路１３０を備える。また、情報処理装置は、バッファ２１０、２２０および２３０などからなるクロック木と、制御部３００と、クロック生成部４００とを備える。
【００１７】
高電圧動作回路１１０は、低電圧動作回路１３０よりも高い電圧が設定される回路であり、レジスタ１１１および論理回路１１２を備える。レジスタ１１１は、入力された信号をクロック信号ＣＬＫの立上りに同期して保持するとともに論理回路１１２へ出力するものである。論理回路１１２は、レジスタ１１１から出力された信号に対して、所定の論理演算を実行し、その実行結果をデータ信号Ｑ１としてリタイミングレジスタ１２０へ出力するものである。なお、論理回路１１２は、特許請求の範囲に記載の処理回路の一例である。
【００１８】
リタイミングレジスタ１２０は、クロック信号ＣＬＫの立下りに同期して論理回路１１２からのデータ信号Ｑ１を保持するともにデータ信号ｒＱ１として低電圧動作回路１３０に出力するものである。リタイミングレジスタ１２０には、例えば、高電圧動作回路１２０に設定された電圧と同じ電圧が供給される。なお、リタイミングレジスタ１３０には、低電圧動作回路１３０に設定された電圧と同じ電圧が供給されてもよいし、高電圧動作回路１２０および低電圧動作回路１３０の各々の電圧と異なる電圧が供給されてもよい。
【００１９】
リタイミングレジスタ１２０により、レジスタ１１１から信号が出力されるタイミング（立上り）と異なるタイミング（立下り）で、リタイミングレジスタ１２０がデータ信号Ｑ１を保持するため、データ信号Ｑ１が確実にリタイミングレジスタ１２０に取り込まれる。なお、リタイミングレジスタ１２０は、特許請求の範囲に記載の保持部の一例である。
【００２０】
低電圧動作回路１３０は、高電圧動作回路１１０よりも低い電圧が設定される回路であり、レジスタ１３１および論理回路１３２を備える。レジスタ１３１には、クロック信号ＣＬＫの立上りに同期して、リタイミングレジスタ１２０からのデータ信号ｒＱ１を保持するとともに論理回路１３２へデータ信号Ｑ２として出力するものである。論理回路１３２は、レジスタ１３１からのデータ信号Ｑ２に対して、所定の論理演算を実行し、その実行結果を出力するものである。
【００２１】
制御部３００は、クロック信号ＣＬＫにおける立上りエッジおよび立下りエッジのタイミングと、クロック周期とを制御するものである。制御部３００は、タイミング制御回路３１０およびクロック周期制御回路３２０を備える。
【００２２】
タイミング制御回路３１０は、クロック信号ＣＬＫの立上りエッジおよび立下りエッジのうちの少なくとも一方のタイミングを制御するものである。このタイミング制御回路３１０には、高電圧動作回路１１０に設定されている電圧の高さを通知する電圧モード信号が入力される。
【００２３】
タイミング制御回路３１０は、立上りエッジタイミングｔＲから立下りエッジタイミングｔＦまでの期間が、論理回路１１２による処理の実行時間より長くなるように、各々のタイミングを制御する。これにより、立上りエッジタイミングｔＲから実行時間が経過する前に、リタイミングレジスタ１２０が、実行結果（Ｑ１）を保持する動作を行うことがなくなり、リタイミングレジスタ１２０におけるタイミングエラーが抑制される。
【００２４】
具体的な制御として、タイミング制御回路３１０は、高電圧動作回路１１０に設定された電圧が低いほど立上りエッジタイミングｔＲを早くする制御と、その電圧が低いほど立下りエッジタイミングｔＦを遅くする制御との少なくとも一方を行う。一般に、電圧が低いほど、論理回路１１２における処理時間が長くなるためである。タイミング制御回路３１０は、制御した立上りエッジタイミングｔＲと立下りエッジタイミングｔＦとをクロック生成部４００に信号線３１８および３１９を介して出力する。
【００２５】
クロック周期制御回路３２０は、クロック信号ＣＬＫの周期を制御するものである。このクロック周期制御回路３２０にも電圧モード信号が入力される。クロック周期制御回路３２０は、立下りエッジタイミングｔＦから次の立上りエッジタイミングｔＲまでの期間が少なくとも所定時間となるようにクロック周期ｐＣＫを制御する。この所定時間は、例えば、リタイミングレジスタ１２０のホールドタイム以上の時間とする。ここで、ホールドタイムは、リタイミングレジスタ１２０が、データ信号の取り込みを指示されたとき（例えば、立下りエッジタイミングｔＦ）から、そのデータ信号を保持し続けるべき時間である。
【００２６】
前述したように、タイミング制御回路３１０により、設定された電圧が低いほど立下りエッジタイミングｔＦが遅くなるように制御される。この結果、データ信号Ｑ１を保持するタイミング（ｔＦ）から、次にデータ信号Ｑ１が更新される時点（ｔＲ）までの時間が短くなり過ぎるおそれがある。この時間がホールドタイム未満となるとホールド違反性のタイミングエラーが生じる可能性があるため、クロック周期制御回路３２０は、設定された電圧が低いほど、クロック周期ｐＣＫを長くする制御を行う。これにより、ホールド違反性のタイミングエラーの発生が抑制される。
【００２７】
クロック周期制御回路３２０は、制御したクロック周期ｐＣＫをクロック生成部４００に信号線３２８を介して出力する。また、クロック周期制御回路３２０は、高電圧動作回路１１０が動作を停止している場合には、リセット信号ＲＳＴをクロック生成部４００に信号線３２９を介して出力する。
【００２８】
クロック生成部４００は、クロック周期ｐＣＫ、立上りエッジタイミングｔＲおよび立下りエッジタイミングｔＦに従って、基準クロック信号ｂＣＬＫからクロック信号ＣＬＫを生成するものである。具体的には、クロック生成部４００は、クロック周期ｐＣＫに対応する周波数（ｆＬ）と基準クロック信号ｂＣＬＫの周波数（ｆＨ）との比率（ｆＬ／ｆＨ）を分周比として、基準クロック信号ｂＣＫの周波数を分周する。また、クロック生成部４００は、立上りエッジタイミングｔＲおよび立下りエッジタイミングｔＦに従って、クロック信号ＣＬＫのエッジタイミングを調整する。クロック生成部４００は、分周した信号をクロック信号ＣＬＫとしてバッファ２１０に信号線４０９を介して出力する。また、クロック生成部４００は、リセット信号ＲＳＴがクロック周期制御回路３２０から出力された場合には、クロック信号ＣＬＫの生成および出力を停止する。
【００２９】
バッファ２１０、２２０および２３０などからなるクロック木は、クロック信号ＣＬＫを高電圧動作回路１１０、リタイミングレジスタ１２０、および、低電圧動作回路１３０に分配するものである。
【００３０】
図２は、第１の実施の形態における制御部３００の動作の一例を示す表である。電圧モード信号には、「０」乃至「３」の値が設定されるものとする。例えば、高電圧動作回路１１０が動作を停止している場合には、「０」の値が電圧モード信号に設定される。また、高電圧動作回路１１０に通常電圧が設定されている場合には、「１」の値が電圧モード信号に設定される。その通常電圧より低い低電圧が高電圧動作回路１１０に設定されている場合には、「２」の値が電圧モード信号に設定される。その低電圧よりさらに低い超低電圧が高電圧動作回路１１０に設定されている場合には、「３」の値が電圧モード信号に設定される。
【００３１】
クロック周期ｐＣＫには、例えば、基準クロック信号ｂＣＬＫの周期に対する逓倍数（言い換えれば、分周比の逆数）が設定される。例えば、分周比が「１／１０」に制御される場合には、１０進法で「１０」の値がクロック周期ｐＣＫとして設定される。また、立上りエッジタイミングｔＲおよび立下りエッジタイミングｔＦには、クロック信号ＣＬＫの周期の開始時点から、立上りまたは立下りのタイミングまでの経過時間を基準クロック信号ｂＣＬＫの周期で除した値が設定される。例えば、クロック信号ＣＬＫの周期の開始時点から、基準クロック信号ｂＣＬＫの５クロック分が経過する時点を立下りのタイミングとする場合、立下りエッジタイミングｔＦには、１０進法で「５」の値が設定される。
【００３２】
タイミング制御回路３１０は、高電圧動作回路１１０に設定された電圧が低いほど立下りエッジタイミングｔＦを遅くする制御を行う。例えば、タイミング制御回路３１０は、通常電圧においては、立下りエッジタイミングｔＦを「５」に制御し、低電圧においては「７」に制御し、超低電圧においては「９」に制御する。一方、タイミング制御回路３１０は、立上りエッジタイミングｔＲを、電圧に関らず「０」に制御するものとする。
【００３３】
クロック周期制御回路３２０は、立下りエッジタイミングｔＦから次の立上りエッジタイミングｔＲまでの期間が少なくとも所定時間となるようにクロック周期ｐＣＫを制御する。所定時間は、例えば、基準クロック信号ｂＣＬＫの３クロック分の時間である。通常電圧および低電圧においては、クロック周期制御回路３２０は、クロック周期ｐＣＫを、例えば「１０」に制御する。超低電圧において立下りエッジタイミングｔＦが「９」に制御されると、クロック周期ｐＣＫが「１０」のままでは、立下りエッジタイミングｔＦから次の立上りエッジタイミングｔＲまでの期間が「３」未満となる。このため、クロック周期制御回路３２０は、調停電圧時において、クロック周期ｐＣＫを、例えば「１４」に制御する。
【００３４】
また、クロック周期制御回路３２０は、高電圧動作回路１１０が動作を停止している場合には、リセット信号ＲＳＴを出力する。
【００３５】
［クロック生成部の構成例］
図３は、第１の実施の形態におけるクロック生成部４００の一構成例を示すブロック図である。クロック生成部４００は、クロック生成回路４１０、経過時間カウンタ４２０、および、レジスタ４３０を備える。
【００３６】
経過時間カウンタ４２０は、基準クロック信号ｂＣＬＫに同期して数値を計数するものである。経過時間カウンタ４２０は、計数した数値をカウント値ＣＮＴとしてクロック生成回路４１０に信号線４２９を介して出力するとともに自身に帰還させる。また、経過時間カウンタ４２０は、カウント値の初期化を指示するカウンタリセット信号ｃＲＳＴが入力された場合には、カウント値を初期値にリセットする。
【００３７】
クロック生成回路４１０は、クロック信号ＣＬＫの信号値を生成するものである。このクロック生成回路４１０には、立上りエッジタイミングｔＲ、立下りエッジタイミングｔＦ、クロック周期ｐＣＫ、リセット信号ＲＳＴ、および、カウント値ＣＮＴが入力される。クロック生成回路４１０は、カウント値ＣＮＴと、立上りエッジタイミングｔＲ、立下りエッジタイミングｔＦおよびクロック周期ｐＣＫとを比較する。カウント値ＣＮＴが立上りエッジタイミングｔＲ以上かつ立下りエッジタイミングｔＦ未満である場合には、クロック生成回路４１０は、「１」の値をクロック信号値ＶＡＬとしてレジスタ４３０に信号線４１９を介して出力する。それ以外の場合には、クロック生成回路４１０は、「０」の値をクロック信号値ＶＡＬとしてレジスタ４３０に出力する。
【００３８】
また、カウント値ＣＮＴがクロック周期ｐＣＫと一致する場合には、クロック生成回路４１０は、カウンタリセット信号ｃＲＳＴを経過時間カウンタ４２０に信号線４１８を介して出力する。リセット信号ＲＳＴが入力された場合には、クロック生成回路４１０は、「０」の値をクロック信号値ＶＡＬとしてレジスタ４３０に出力するとともにカウンタリセット信号ｃＲＳＴを経過時間カウンタ４２０に出力する。
【００３９】
このように、基準クロック信号ｂＣＬＫに同期して計数されたカウント値がクロック周期ｐＣＫの周期で初期化されるため、このクロック周期ｐＣＫで生成されるクロック信号ＣＬＫは、基準クロック信号ｂＣＬＫを分周した信号となる。
【００４０】
なお、クロック生成部４００は、制御部３００の制御に従って、経過時間カウンタ４２０を使用してクロック信号ＣＬＫの周期およびタイミングを変更しているが、クロック生成部４００の構成は、図３に例示した構成に限定されない。例えば、タイミングの変更は、位相比較器を使用して行ってもよい。また、周期の変更は、例えば、ＰＬＬ（Phased Lock Loop）および分周器を使用して行ってもよい。
【００４１】
レジスタ４３０は、基準クロック信号ｂＣＬＫに同期して、クロック信号値ＶＡＬを保持するとともにクロック信号ＣＬＫとしてクロック木へ出力するものである。クロック生成回路４１０がクロック信号値ＶＡＬを生成する処理において遅延時間が生じても、レジスタ４３０の動作により、クロック信号ＣＬＫの値の遷移のタイミングが調整される。
【００４２】
［クロック生成回路の構成例］
図４は、第１の実施の形態におけるクロック生成回路４１０の一構成例を示すブロック図である。このクロック生成回路４１０は、比較回路４１１および４１２と、一致判定回路４１３と、ＯＲ（論理和）ゲート４１４と、ＡＮＤ（論理積）ゲート４１５とを備える。
【００４３】
比較回路４１１および４１２は、２つの入力値の大きさを比較して比較結果を出力するものである。比較回路４１１には、経過時間カウンタ４２０からのカウント値ＣＮＴと制御部３００からの立上りエッジタイミングｔＲとが入力される。比較回路４１１は、カウント値ＣＮＴが立上りエッジタイミングｔＲ未満である場合には比較結果として「１」の値をＡＮＤゲート４１５に出力し、そうでない場合には比較結果として「０」の値をＡＮＤゲート４１５に出力する。
【００４４】
比較回路４１２には、経過時間カウンタ４２０からのカウント値ＣＮＴと制御部３００からの立下りエッジタイミングｔＦとが入力される。比較回路４１２は、カウント値ＣＮＴが立下りエッジタイミングｔＦ未満である場合には比較結果として「１」の値をＡＮＤゲート４１５に出力し、そうでない場合には比較結果として「０」の値をＡＮＤゲート４１５に出力する。
【００４５】
一致判定回路４１３は、２つの入力値が一致しているか否かを判定して判定結果を出力するものである。一致判定回路４１３には、経過時間カウンタ４２０からのカウント値ＣＮＴと制御部３００からのクロック周期ｐＣＫとが入力される。一致判定回路４１３は、カウント値ＣＮＴおよびクロック周期ｐＣＫが一致する場合には判定結果として１の値をＯＲゲート４１４に出力し、一致しない場合には判定結果として０の値をＯＲゲート４１４に出力する。
【００４６】
ＯＲゲート４１４は、入力値の論理和を出力するものである。ＯＲゲート４１４には、一致判定回路４１３からの判定結果と制御部３００からのリセット信号ＲＳＴとが入力される。ＯＲゲート４１４は、これらの入力値の論理和をカウンタリセット信号ｃＲＳＴとして経過時間カウンタ４２０に出力する。
【００４７】
ＡＮＤゲート４１５は、入力値の論理積を出力するものである。ＡＮＤゲート４１５には、比較回路４１１からの比較結果の反転値と、比較回路４１２からの比較結果と、リセット信号ＲＳＴの反転値とが入力される。ＡＮＤゲート４１５は、これらの入力値の論理積をクロック信号値ＶＡＬとしてレジスタ４３０に出力する。なお、クロック生成回路４１０の構成は、制御量（ｔＲ、ｔＦおよびｐＣＫ）に基づいてクロック信号値ＶＡＬを生成することができるのであれば、図４に例示した構成に限定されない。
【００４８】
図５は、第１の実施の形態における経過時間カウンタ４２０の動作の一例を示す表である。カウンタリセット信号ｃＲＳＴが入力されていない場合には、経過時間カウンタ４２０は、帰還したカウント値ＣＮＴを参照して、基準クロック信号ｂＣＬＫの立上りに同期して、そのカウント値ＣＮＴを増分して出力する。増分値は、例えば、１０進法で「１」である。一方、カウンタリセット信号ｃＲＳＴが入力された場合には、経過時間カウンタ４２０は、カウント値ＣＮＴを初期値（例えば、「０」）にする。
【００４９】
図６は、第１の実施の形態におけるクロック生成回路４１０の動作の一例を示す表である。リセット信号ＲＳＴが入力された場合には、クロック生成回路４１０は、「０」の値をクロック信号値ＶＡＬとして出力し、カウンタリセット信号ｃＲＳＴを出力する。リセット信号ＲＳＴが入力されていない場合には、クロック生成回路４１０は、カウント値ＣＮＴと、立上りエッジタイミングｔＲ、立下りエッジタイミングｔＦおよびクロック周期ｐＣＫとを比較する。比較した結果、カウント値ＣＮＴが立上りエッジタイミングｔＲ未満である場合には、クロック生成回路４１０は、０の値をクロック信号値ＶＡＬとして出力する。カウント値ＣＮＴが立上りエッジタイミングｔＲ以上かつ立下りエッジタイミングｔＦ未満である場合には、クロック生成回路４１０は、「１」の値をクロック信号値ＶＡＬとして出力する。カウント値ＣＮＴが立下りエッジタイミングｔＦ以上である場合には、クロック生成回路４１０は、「０」の値をクロック信号値ＶＡＬとして出力する。カウント値ＣＮＴがクロック周期ｐＣＫに一致する場合には、クロック生成回路４１０は、カウンタリセット信号ｃＲＳＴを出力する。
【００５０】
［クロック生成部の構成例］
図７は、第１の実施の形態におけるクロック生成部４００の動作を示すタイミングチャートである。リセット信号ＲＳＴが入力されていない場合には、経過時間カウンタ４２０は、カウント値ＣＮＴを基準クロック信号ｂＣＬＫに同期して増分する。
【００５１】
クロック生成回路４１０は、カウント値ＣＮＴが立上りエッジタイミングｔＲ以上かつ立下りエッジタイミングｔＦ未満である場合に、「１」の値をクロック信号値ＶＡＬとして出力する。例えば、立上りエッジタイミングｔＲに「２」が設定され、立下りエッジタイミングｔＦに「７」が設定された場合を考える。この場合、カウント値ＣＮＴが「２」になったときにクロック信号値ＶＡＬに「１」が設定され、カウント値ＣＮＴが「７」になったときにクロック信号値ＶＡＬに「０」が設定される。
【００５２】
レジスタ４３０は、基準クロック信号ｂＣＬＫに同期して、クロック信号値ＶＡＬの値を保持するとともにクロック信号ＣＬＫとして出力する。
【００５３】
カウント値ＣＮＴとクロック周期ｐＣＫ（例えば、「１０」）とが等しい場合には、クロック生成回路４１０は、カウンタリセット信号ｃＲＳＴを経過時間カウンタ４２０に出力する。経過時間カウンタ４２０は、カウンタリセット信号ｃＲＳＴが入力されると、カウント値を初期値（例えば、「０」）にリセットする。
【００５４】
［制御部の構成例］
図８は、第１の実施の形態における制御部３００の動作の一例を示すフローチャートである。この動作は、高電圧動作回路１１０および低電圧動作回路１３０を動作させるときに開始する。
【００５５】
制御部３００は、電圧モード信号に基づいて、高電圧動作回路１１０に低電圧が設定されているか否かを判断する（ステップＳ９１０）。低電圧が設定されている場合には（ステップＳ９１０：Ｙｅｓ）、制御部３００は、立上りエッジタイミングｔＲを遅らせる制御を行う（ステップＳ９２０）。
【００５６】
低電圧が設定されていない場合（ステップＳ９１０：Ｎｏ）、または、ステップＳ９２０の後、制御部３００は、高電圧動作回路１１０に超低電圧が設定されているか否かを判断する（ステップＳ９３０）。超低電圧が設定されている場合には（ステップＳ９３０：Ｙｅｓ）、制御部３００は、立上りエッジタイミングｔＲをさらに遅らせ、クロック周波数を低下させる制御を行う（ステップＳ９４０）。超低電圧が設定されていない場合（ステップＳ９３０：Ｎｏ）、または、ステップＳ９４０の後、制御部３００は、ステップＳ９１０に戻る。
【００５７】
［情報処理装置の動作例］
図９は、第１の実施の形態における通常電圧時の情報処理装置の動作の一例を示すタイミングチャートである。通常電圧の場合には、制御部３００は、立上りエッジタイミングｔＲを「０」に、立下りエッジタイミングｔＦを「５」に制御し、クロック周期ｐＣＫを「１０」に制御するものとする。
【００５８】
論理回路１１２は、クロック信号ＣＬＫの立上りに同期して入力された信号に対して、所定の処理を実行して処理結果としてデータ信号Ｑ１を出力する。リタイミングレジスタ１２０は、クロック信号ＣＬＫの立下りに同期してデータ信号Ｑ１を保持するとともにデータ信号ｒＱ１として出力する。
【００５９】
ここで、通常電圧においては、論理回路１１２の処理の実行時間は、クロック信号の立上りエッジタイミングｔＲから立下りエッジタイミングｔＦまでの期間と比較して十分に短いものとする。このため、立下りエッジタイミングにおいて、論理回路１１２の処理結果（Ｑ１）がリタイミングレジスタ１２０に確実に保持され、タイミングエラーは生じない。
【００６０】
低電圧動作回路１３０内のレジスタ１３１は、クロック信号ＣＬＫの立上りに同期して、リタイミングレジスタ１２０から出力されたデータ信号ｒＱ１を保持するとともにデータ信号Ｑ２として出力する。低電圧動作回路１３０に設定される電圧は高電圧動作回路１１０の電圧より低いため、低電圧動作回路１３０の動作速度は高電圧動作回路１１０より低くなる。しかし、リタイミングレジスタ１２０がデータ信号ｒＱ１を出力するタイミング（ｔＦ）と異なるタイミング（ｔＲ）で、レジスタ１３１が、そのデータ信号ｒＱ１を保持するため、データ信号が確実に受け渡される。
【００６１】
図１０は、第１の実施の形態における低電圧時の情報処理装置の動作の一例を示すタイミングチャートである。低電圧においては、論理回路１１２の処理における遅延時間が通常電圧時と比較して長くなるおそれがあるものとする。そこで、制御部３００は、立上りエッジタイミングｔＲから立下りエッジタイミングｔＦまでの期間が実行時間以下になることを防止するために、立下りエッジタイミングｔＦを遅くする制御を行う。例えば、立下りエッジタイミングｔＦは、「５」から「７」へ変更されるものとする。この結果、立下りエッジタイミングにおいて、論理回路１１２の処理結果（Ｑ１）がリタイミングレジスタ１２０に確実に保持され、タイミングエラーの発生が抑制される。
【００６２】
図１１は、第１の実施の形態における超低電圧時の情報処理装置の動作の一例を示すタイミングチャートである。超低電圧においては、論理回路１１２の処理の実行時間が低電圧時と比較して、さらに長くなるおそれがあるものとする。そこで、制御部３００は、立上りエッジタイミングｔＲから立下りエッジタイミングｔＦまでの期間が実行時間以下になることを防止するために、立下りエッジタイミングｔＦをさらに遅くする制御を行う。例えば、立下りエッジタイミングｔＦは、「７」から「９」へ変更されるものとする。
【００６３】
ここで、データ信号Ｑ１を保持する時点（ｔＦ）を遅くしすぎると、その時点（ｔＦ）から次にデータ信号Ｑ１が更新される時点（ｔＲ）までの時間がリタイミングレジスタ１２０のホールドタイム未満となり、タイミングエラーが生じるおそれがある。このため、制御部３００は、立下りエッジタイミングｔＦから次の立上りエッジタイミングｔＲまでの期間がリタイミングレジスタ１２０のホールドタイム以上となるように、クロック周期ｐＣＫを長くする制御を行う。例えば、クロック周期ｐＣＫは、「１０」から「１４」へ変更されるものとする。
【００６４】
この結果、立下りエッジタイミングにおいて、論理回路１１２の処理結果（Ｑ１）がリタイミングレジスタ１２０に確実に保持され、タイミングエラーの発生が抑制される。
【００６５】
なお、制御部３００は、電圧に応じて立下りエッジタイミングｔＦを遅くする制御を行う構成としているが、立上りエッジタイミングｔＲを進める制御を行ってもよい。例えば、図１２に例示するように、通常電圧において、制御部３００は、クロック周期ｐＣＫを１０に制御し、立上りエッジタイミングｔＲおよび立下りエッジタイミングｔＦを３および７に制御する。そして、図１３に例示するように、低電圧において、制御部３００は、立上りエッジタイミングｔＲを「３」から「０」へ変更する。これにより、立上りエッジタイミングｔＲから立下りエッジタイミングｔＦまでの期間が通常電圧時より長くなり、タイミングエラーの発生が抑制される。
【００６６】
また、制御部３００は、電圧に応じて立上りエッジタイミングｔＲを早くする制御と、電圧に応じて立下りエッジタイミングｔＦを遅くする制御との両方を行ってもよい。
【００６７】
さらに、情報処理装置においては、クロック信号ＣＬＫの立上りエッジタイミングに同期してデータ信号Ｑ１が出力され、立下りエッジタイミングに同期して、その信号がリタイミングレジスタ１２０に保持される構成としている。しかし、逆に、クロック信号ＣＬＫの立下りエッジタイミングに同期してデータ信号Ｑ１が出力され、立上りエッジタイミングに同期して、その信号が保持される構成としてもよい。この場合、制御部３００は、電圧に応じて立下りエッジタイミングを早くする制御と、電圧に応じて立上りエッジタイミングを遅くする制御との少なくとも一方を実行すればよい。
【００６８】
このように、本技術の第１の実施の形態では、リタイミングレジスタ１２０は、クロック信号の立上りに同期して出力されたデータ信号に対して論理回路１１２が論理演算などの処理を実行すると、その実行結果を立下りに同期して保持する。一方、制御部３００は、立上りエッジタイミングから立下りエッジタイミングまでの期間が論理回路１１２における処理の実行時間より長くなるように、論理回路１１２に設定された電圧における実行時間に応じてタイミングを制御する。これにより、立上りエッジタイミングから立下りエッジタイミングまでの期間が実行時間より長くなるため、リタイミングレジスタ１２０は、処理結果を確実に保持できる。したがって、リタイミングレジスタ１２０におけるタイミングエラーの発生が抑制される。
【００６９】
＜２．第２の実施の形態＞
［情報処理装置の構成例］
図１４は、第２の実施の形態における情報処理装置の一構成例を示すブロック図である。情報処理装置においては、リタイミングレジスタ１２０によるタイミングの調整があまり必要にならないことがある。例えば、高電圧動作回路１１０の通常電圧と低電圧動作回路１３０の電圧との差があまり大きくない場合には、動作速度の差があまり大きくならない。この場合は、高電圧動作回路１１０の電圧が低下しない限り、リタイミングレジスタ１２０でタイミングを調整する必要性が低い。第２の実施の形態の情報処理装置は、必要に応じてリタイミングレジスタ１２０を停止させる点において第１の実施の形態と異なる。具体的には、第２の実施の形態の情報処理装置は、セレクタ１２１およびリタイミング動作制御部３３０をさらに備える点において異なる。
【００７０】
リタイミング動作制御部３３０は、電圧に応じてリタイミングレジスタ１２０およびセレクタ１２１の動作を制御するものである。リタイミング動作制御部３３０には、電圧モード信号が入力される。リタイミング動作制御部３３０は、高電圧モード信号に動作停止または通常電圧が設定されている場合には、リタイミングをしない旨を指示するリタイミング指示信号Ｒｅｔｉｍｅをリタイミングレジスタ１２０およびセレクタ１２１に出力する。一方、高電圧モード信号に低電圧または超低電圧が設定されている場合には、リタイミング動作制御部３３０は、リタイミングを行う旨を指示するリタイミング指示信号Ｒｅｔｉｍｅをリタイミングレジスタ１２０およびセレクタ１２１に出力する。リタイミング指示信号Ｒｅｔｉｍｅには、例えば、リタイミングをする場合にハイレベルが設定され、リタイミングをしない場合にローレベルが設定される。
【００７１】
なお、リタイミング動作制御部３３０は、特許請求の範囲に記載の保持動作制御部の一例である。また、リタイミング動作制御部３３０は、必要に応じてリタイミングレジスタ１２０の動作を停止させる構成としているが、リタイミングレジスタ１２０を停止させる制御を行わない構成とすることもできる。具体的には、リタイミング動作制御部３３０は、リタイミング指示信号Ｒｅｔｉｍｅをリタイミングレジスタ１２０に出力せずに、セレクタ１２１のみに出力する。
【００７２】
リタイミング指示信号Ｒｅｔｉｍｅは、リタイミングレジスタ１２０のイネーブル信号としてリタイミングレジスタ１２０のイネーブル端子ＥＮに入力される。リタイミングレジスタ１２０は、リタイミング指示信号Ｒｅｔｉｍｅによりリタイミングを行う旨が指示された場合に有効になり、リタイミングをしない旨が指示された場合に無効になる。
【００７３】
セレクタ１２１は、リタイミング指示信号Ｒｅｔｉｍｅに従って、入力値のうちのいずれかを選択して出力するものである。セレクタ１２１には、リタイミングレジスタ１２０からのデータ信号ｒＱ１と、論理回路１１２からのデータ信号Ｑ１とが入力される。セレクタ１２１は、リタイミング指示信号Ｒｅｔｉｍｅによりリタイミングを行う旨が指示された場合には、リタイミングレジスタ１２０からのデータ信号ｒＱ１を選択して低電圧動作回路１３０に出力する。一方、リタイミングをしない旨が指示された場合には、セレクタ１２１は、論理回路１１２からのデータ信号Ｑ１を選択して低電圧動作回路１３０に出力する。
【００７４】
図１５は、第２の実施の形態におけるリタイミング動作制御部３３０の動作の一例を示す表である。リタイミング動作制御部３３０は、高電圧モード信号に０（動作停止）または１（通常電圧）が設定されている場合には、リタイミングをしない旨を指示するリタイミング指示信号Ｒｅｔｉｍｅを出力する。一方、高電圧モード信号に２（低電圧）または３（超低電圧）が設定されている場合には、リタイミング動作制御部３３０は、リタイミングを行う旨を指示するリタイミング指示信号Ｒｅｔｉｍｅを出力する。
【００７５】
図１６は、第２の実施の形態におけるセレクタ１２１の動作の一例を示す表である。セレクタ１２１は、リタイミング指示信号Ｒｅｔｉｍｅによりリタイミングをしない旨が指示された場合には、論理回路１１２からのデータ信号Ｑ１を選択して出力する。一方、リタイミング指示信号Ｒｅｔｉｍｅによりリタイミングを行う旨が指示された場合には、セレクタ１２１は、リタイミングレジスタ１２０からのデータ信号ｒＱ１を選択して出力する。
【００７６】
このように、本技術の第２の実施の形態によれば、リタイミングが不要である場合には、リタイミング動作制御部３３０は、セレクタ１２１からリタイミングしていないデータ信号を出力させることができる。これにより、リタイミングによる不要な遅延を回避することができる。また、本技術の第２の実施の形態によれば、リタイミング動作制御部３３０は、リタイミングが不要である場合には、リタイミングレジスタ１２０の動作を停止させることができる。これにより、リタイミングが不要な場合における消費電力を低減することができる。
【００７７】
＜３．第３の実施の形態＞
［情報処理装置の構成例］
図１７は、第３の実施の形態における情報処理装置の一構成例を示すブロック図である。第３の実施形態の情報処理装置は、記憶装置および処理装置の間で受け渡されるデータ信号のリタイミングを行う点において第１の実施の形態と異なる。第３の実施の形態の情報処理装置は、高電圧動作回路１１０、リタイミングレジスタ１２０および低電圧動作回路１３０の代わりに記憶装置１４０および処理装置１５０を備える。
【００７８】
記憶装置１４０は、入力されたデータ信号を記憶し、記憶したデータ信号を出力するものである。記憶装置１４０は、レジスタ１４１、読出部１４２、および、リタイミングレジスタ１４３を備える。
【００７９】
レジスタ１４１は、クロック信号ＣＬＫの立上りに同期してリードリクエストを保持するとともに読出部１４２へ出力するものである。
【００８０】
読出部１４２は、レジスタ１４１からのリードリクエストに従って、セルアレイなどからデータ信号Ｑ１を読み出すものである。読出部１４２は、読み出したデータ信号Ｑ１をリタイミングレジスタ１４３に出力する。
【００８１】
リタイミングレジスタ１４３は、クロック信号ＣＬＫの立下りに同期してデータ信号Ｑ１を保持するとともに処理装置１５０へデータ信号ｒＱ１として出力するものである。
【００８２】
処理装置１５０は、データ信号ｒＱ１に対して論理演算などの処理を実行するものである。処理装置１５０は、論理回路１５１およびレジスタ１５２を備える。論理回路１５１は、データ信号ｒＱ１に対して所定の処理を実行して実行結果をレジスタ１５２に出力するものである。レジスタ１５２は、クロック信号ＣＬＫの立上りに同期して処理結果を保持するとともにデータ信号Ｑ２として出力するものである。
【００８３】
なお、リタイミングレジスタ１４３を記憶装置１４０の内部に設ける構成としているが、リタイミングレジスタ１４３を処理装置１５０の内部に配置してもよい。また、記憶装置１４０からデータを読み出す場合のほか、記憶装置１４０にデータを書き込む場合にリタイミングを行う構成としてもよい。
【００８４】
このように、本技術の第３の実施の形態によれば、クロック生成部４００が、周期およびエッジタイミングが制御されたクロック信号ＣＬＫを記憶装置１４０に供給することにより、記憶装置１４０におけるタイミングエラーの発生を抑制することができる。この結果、記憶装置１４０から処理装置１５０へ正確なデータが受け渡される。
【００８５】
＜４．第４の実施の形態＞
［情報処理装置の構成例］
図１８は、第４の実施の形態における情報処理装置の一構成例を示すブロック図である。情報処理装置が複数の記憶装置を備える場合には、クロック信号のエッジタイミングおよび周期の制御を、記憶装置ごとに個別に行うことができる。第４の実施の形態の情報処理装置は、記憶装置１６０および１８０と、処理装置１７０および１９０と、クロック生成部４０１および４０２とをさらに備える点において第３の実施の形態と異なる。第４の実施の形態の情報処理装置は、このような複数の記憶装置や複数の処理装置を備えるＬＳＩ（Large Scale Integration）などの集積回路である。
【００８６】
記憶装置１６０および１８０の構成は、第３の実施の形態における記憶装置１４０と同様である。処理装置１７０および１９０の構成は、第３の実施の形態における処理装置１５０と同様である。クロック生成部４０１および４０２の構成は、第３の実施の形態におけるクロック生成部４００と同様である。
【００８７】
記憶装置および処理装置からなる組の各々は、互いにデータの受け渡しを行ってもよい。例えば、処理装置１５０がデータ信号Ｑ２を記憶装置１６０に出力してもよい。
【００８８】
クロック生成部４００、４０１、および、４０２は、それぞれクロック信号ＣＬＫ１、ＣＬＫ２、および、ＣＬＫ３を生成する。記憶装置１４０および処理装置１５０は、クロック信号ＣＬＫ１に同期して動作し、記憶装置１６０および処理装置１７０は、クロック信号ＣＬＫ２に同期して動作する。記憶装置１８０および処理装置１９０は、クロック信号ＣＬＫ３に同期して動作する。
【００８９】
これらのクロック信号ＣＬＫ１、ＣＬＫ２およびＣＬＫ３の周期およびエッジタイミングは、記憶装置１４０、１６０および１８０の各々に設定される電圧に応じて個別に制御される。
【００９０】
このように、本技術の第４の実施の形態によれば、クロック信号の各々が個別に制御されるため、記憶装置の各々の電圧が個別に制御される場合であっても、記憶装置におけるタイミングエラーの発生が抑制される。
【００９１】
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
【００９２】
また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disk）、メモリカード、ブルーレイディスク（Blu-ray Disc（登録商標））等を用いることができる。
【００９３】
なお、本技術は以下のような構成もとることができる。
（１）クロック信号の立上りおよび立下りのうちのいずれか一方のタイミングに同期して出力されたデータ信号に対して所定の処理が実行されると当該実行結果を前記立上りおよび前記立下りのうちの他方のタイミングに同期して保持する保持部と、
前記一方のタイミングから前記他方のタイミングまでの期間が前記所定の処理の実行時間より長くなるように、前記実行時間に応じて前記立上りおよび前記立下りのうちの少なくとも一方のタイミングを制御する制御部と、
前記制御されたタイミングに従って前記クロック信号を生成するクロック生成部と
を具備する情報処理装置。
（２）前記制御部は、前記他方のタイミングが経過したときから次の前記一方のタイミングが経過するまでの期間が少なくとも所定時間となるように前記クロック信号の周期をさらに制御し、
前記クロック生成部は、前記制御された周期の前記クロック信号を生成する
前記（１）記載の情報処理装置。
（３）設定された電圧に応じた実行時間で前記データ信号に対して前記所定の処理を実行して当該実行結果を前記保持部へ出力する処理回路をさらに具備し、
前記制御部は、前記電圧に応じて前記タイミングを制御する
前記（１）または（２）に記載の情報処理装置。
（４）前記処理回路は、前記設定された電圧が低いほど前記実行時間が長くなる回路であり、
前記制御部は、前記設定された電圧が低いほど前記一方のタイミングを早くする制御と前記設定された電圧が低いほど前記他方のタイミングを遅くする制御とのうちの少なくとも一方を実行する
前記（３）記載の情報処理装置。
（５）前記電圧が前記所定電圧以下である場合には前記保持部に保持された前記処理結果を選択して出力し、前記電圧が前記所定電圧より高い場合には前記処理回路からの前記処理結果を選択して出力する選択部をさらに具備する
前記（４）記載の情報処理装置。
（６）前記電圧が所定電圧以下である場合には前記保持部を動作させ、前記電圧が前記所定電圧より高い場合には前記保持部を停止させる保持動作制御部をさらに具備する
前記（５）記載の情報処理装置。
（７）保持部が、クロック信号の立上りおよび立下りのうちのいずれか一方のタイミングに同期して出力されたデータ信号に対して所定の処理が実行されると当該実行結果を前記立上りおよび前記立下りのうちの他方のタイミングに同期して保持する保持手順と、
制御部が、前記一方のタイミングから前記他方のタイミングまでの期間が前記所定の処理の実行時間より長くなるように、前記実行時間に応じて前記立上りおよび前記立下りのうちの少なくとも一方のタイミングを制御する制御手順と、
クロック生成部が、前記制御されたタイミングに従って前記クロック信号を生成するクロック生成手順と
を具備する情報処理装置の制御方法。
【符号の説明】
【００９４】
１１０  高圧動作回路
１１１、１３１、１４１、１４２、１５２、１６１、１６３、１７２、４３０  レジスタ
１１２、１３２、１５１、１７１  論理回路
１２０、１４３  リタイミングレジスタ
１２１  セレクタ
１３０  低電圧動作回路
１４０、１６０、１８０  記憶装置
１４２、１６１  読出部
１５０、１７０、１９０  処理装置
２１０、２２０、２３０  バッファ
３００  制御部
３１０  タイミング制御回路
３２０  クロック周期制御回路
３３０  リタイミング動作制御部
４００、４０１、４０２  クロック生成部
４１０  クロック生成回路
４１１、４１２  比較回路
４１３  一致判定回路
４１４  ＯＲゲート
４１５  ＡＮＤゲート
４２０  経過時間カウンタ
【図１】
2013150047.tif 000003
【図２】
2013150047.tif 000004
【図３】
2013150047.tif 000005
【図４】
2013150047.tif 000006
【図５】
2013150047.tif 000007
【図６】
2013150047.tif 000008
【図７】
2013150047.tif 000009
【図８】
2013150047.tif 000010
【図９】
2013150047.tif 000011
【図１０】
2013150047.tif 000012
【図１１】
2013150047.tif 000013
【図１２】
2013150047.tif 000014
【図１３】
2013150047.tif 000015
【図１４】
2013150047.tif 000016
【図１５】
2013150047.tif 000017
【図１６】
2013150047.tif 000018
【図１７】
2013150047.tif 000019
【図１８】
2013150047.tif 000020