(57)【要約】【課題】ノイズによるＤＡ変換器の誤動作に適切に対応可能な画像形成装置を提供する。【解決手段】制御部１２４は、データＤＩをＤＡ変換部１３８にシリアル伝送し、ＤＡ変換部１３８は、クロックＣＬＫに同期してデータＤＩを取込み、ロード信号ＬＤによって取込んだデータＤＩを確定し、アナログ信号を生成して出力端子ＣＨ１〜ＣＨ１０から出力し、制御部１２４は、カウンタ１３０又は１３２によるクロックＣＬＫのカウント値が、データＤＩのビット数と等しくなる前又は等しくなった時に、フィードバックライン１９０のレベルがハイレベルになったことに応じてノイズが発生したと判定し、データＤＩのシリアル伝送を停止した後、再度同じデータＤＩをＤＡ変換部１３８にシリアル伝送する。これにより、ノイズによるＤＡ変換器の誤動作に適切に対応することができる。【選択図】図４
2013238753.tif 000002
【特許請求の範囲】
【請求項１】
制御手段と、前記制御手段からシリアル伝送されるデジタルデータから、記録媒体の表面への画像形成のために使用されるアナログ信号を生成するＤＡ変換手段とを備える画像形成装置であって、
前記デジタルデータのシリアル伝送の完了時を検出する完了時検出手段と、
シリアル伝送により入力される前記デジタルデータを、前記アナログ信号を生成するためのデータとして、前記ＤＡ変換手段に確定させるための信号であるロード信号が、所定レベルになったことを検出するロード信号検出手段と、
前記完了時検出手段によって前記完了時が検出される前又は検出された時に、前記ロード信号検出手段によって、前記ロード信号が前記所定レベルになったことが検出されたことを受けて、前記デジタルデータのシリアル伝送中に異常が発生したことを検出する異常検出手段とを備え、
前記制御手段は、前記異常検出手段により前記異常が検出されたことに応じて、シリアル伝送を中止した後、中止したシリアル伝送の伝送対象であったデジタルデータを、最初からシリアル伝送し、
前記所定レベルは、前記ＤＡ変換手段が、シリアル伝送により入力される前記デジタルデータを、前記アナログ信号を生成するためのデータとして確定するレベルであることを特徴とする画像形成装置。
【請求項２】
前記完了時検出手段は、前記デジタルデータのシリアル伝送の開始時から、シリアル伝送に使用されるクロック信号の数をカウントするカウンタであることを特徴とする請求項１に記載の画像形成装置。
【請求項３】
前記異常検出手段は、前記カウンタによるカウント値が、シリアル伝送される前記デジタルデータのビット数と等しくなる前又は等しくなった時に、前記ロード信号検出手段によって、前記ロード信号が前記所定レベルになったことが検出されたことを受けて、前記異常が発生したことを検出することを特徴とする請求項２に記載の画像形成装置。
【請求項４】
前記カウンタを複数備え、
新たにシリアル伝送が開始される毎に、直前のシリアル伝送中にシリアル伝送に使用されるクロック信号の数をカウントしたカウンタとは別のカウンタが、新たなシリアル伝送に使用されるクロック信号の数をカウントすることを特徴とする請求項１から３の何れか１項に記載の画像形成装置。
【請求項５】
前記完了時検出手段は、前記デジタルデータのシリアル伝送の開始時からの経過時間を計測するタイマであることを特徴とする請求項１に記載の画像形成装置。
【請求項６】
前記タイマを複数備え、
新たにシリアル伝送が開始される毎に、直前のシリアル伝送の開始時からの経過時間を計測したタイマとは別のタイマが、新たなシリアル伝送の開始時からの経過時間を計測することを特徴とする請求項５に記載の画像形成装置。
【請求項７】
前記ＤＡ変換手段は、出力端子と、当該出力端子に対応するラッチと、当該ラッチに対応する１チャンネル出力のＤＡコンバータとを、それぞれ複数備え、
前記デジタルデータは、複数のアドレスビットと複数のデータビットとを含み、
前記アドレスビットによって、前記デジタルデータを確定して保持する複数の前記ラッチのうちの１つのラッチが特定され、
前記１チャンネル出力のＤＡコンバータは、対応する前記ラッチに保持された前記デジタルデータを前記アナログ信号に変換して、対応する前記出力端子から出力することを特徴とする請求項１から６の何れか１項に記載の画像形成装置。
【請求項８】
前記出力端子から出力される前記アナログ信号は、カラー画像の形成時における、各色のトナーを前記記録媒体の表面に形成するためのグリッドＧＢ電圧及び現像ＤＶ電圧として使用されることを特徴とする請求項１から７の何れか１項に記載の画像形成装置。
【請求項９】
前記制御手段が、前記ロード信号を前記所定レベルに設定した後に、前記所定レベルとは異なるレベルに設定した状態で、前記ロード信号検出手段によって、前記ロード信号が前記所定レベルになったことが検出されたことを受けて、前記制御手段は、最後に実行したシリアル伝送の伝送対象であったデジタルデータをシリアル伝送することを特徴とする請求項１から８の何れか１項に記載の画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ノイズによるＤＡ変換器の誤動作に適切に対応可能な画像形成装置に関する。
【背景技術】
【０００２】
電子機器である画像処理装置の１種として、多くの事業所（会社、事務所等）に、記録媒体（例えば、記録紙）の表面に画像を形成する画像形成装置（代表的にはコピー機）が導入されている。画像形成装置の１種である複合機（ＭＦＰ（ＭｕｌｔｉＦｕｎｃｔｉｏｎ  Ｐｅｒｉｐｈｅｒａｌ））は、コピー機能、ファクシミリ（以下、ファクシミリをＦＡＸともいう）機能、ネットワーク対応のプリント機能、及びスキャナ機能等、複数の機能を備える。
【０００３】
画像形成装置は、各種機能を実行するために、外部電源（商用電源）から供給される電圧から高電圧（以下、高圧ともいう）を生成して、内部の画像形成部等に供給する。画像形成装置の機能に応じて、どの構成部に、どのようなタイミングで、どのような値の高圧を生成して供給するかは、制御部（制御基板）によって、内部の高電圧生成部に指示される。制御部の指示はデジタル信号であるので、画像形成装置は、デジタル信号をアナログ信号に変換するためにＤＡ変換器（以下、ＤＡコンバータともいう）を備えている。
【０００４】
近年では、画像形成装置においては、１つの半導体チップで複数のアナログ信号を出力できる多チャンネルＤＡ変換器が利用されている。即ち、画像形成装置の制御基板からは、１本のデータ線を用いて、デジタルデータをＤＡ変換器にシリアル伝送し、ＤＡ変換器がアナログ信号を生成し、このアナログ信号を基に高電圧が生成される。
【０００５】
画像形成装置において使用される、高圧を生成するためのＤＡ変換器に入力されるデジタル信号線にノイズが入ると、ＤＡ変換器は誤動作し、誤ったデータを出力してしまう。例えば、画像形成部に対して、現像出力用として−４２０Ｖを出力すべきところ、０Ｖを出力してしまうと、画像不良（正常な画像形成が出来ない）、キャリア上がり（感光体ドラム表面の電位は正常出力されているが、現像出力が０Ｖ）等が発生し、画像形成装置が損傷を受ける。
【０００６】
これに関して、下記特許文献１及び２には、ノイズによるＤＡ変換装置（ＤＡコンバータ）の誤動作を防止するための技術が開示されている。例えば、特許文献１のカラーレーザプリンタの電力制御系は、図１に示すように、制御基板５０と高圧電源部２０とを備えている。高圧電源部２０は、ＤＡ変換装置１と、１２個の第１の高圧出力部２２Ａ〜第１２の高圧出力部２２Ｌとを備えている。ＤＡ変換装置１は、図２のように構成されている。制御基板５０は、ＤＡ変換装置１に、クロックＣＬＫ、データＤＩ及びロード信号ＬＤを出力し、ＤＡ変換装置１は、入力されるこれらの信号によって、１２個の高圧出力部のうち所定の高圧出力部に、高圧を生成するためのアナログ信号を出力する。
【０００７】
具体的には、ＤＡ変換装置１は、１２ビットシフトレジスタ２、４ビットのアドレスデコーダ３、８ビットラッチ４Ａ〜４Ｌ、及び、８ビットＤＡコンバータ５Ａ〜５Ｌを備えている。１２ビットシフトレジスタ２は、入力されるデータＤＩをクロックＣＬＫのタイミングで、１ビットずつ取込み、新たに１ビットを取込む毎に１ビットシフトする。制御基板５０は、１２ビットのデータＤＩを出力したタイミング（１２ビットのデータＤ００〜Ｄ１１が、シフトレジスタ２に取込まれたタイミング）で、ロード信号ＬＤをローレベルからハイレベルに立ち上げる。これによって、アドレスデコーダ３は、４ビットのデータＤ０８〜Ｄ１１から８ビットラッチ４Ａ〜４Ｌの何れかを示すアドレスを生成し、該当する８ビットラッチに８ビットのデータＤ００〜Ｄ０７をラッチさせる。ラッチされた８ビットのデータは、対応する８ビットＤＡコンバータに入力され、アナログの高圧が生成されて出力される。
【０００８】
なお、図１及び図２では、アドレスビットが４ビット（１６のアドレスを指定可能）であるにも拘わらず、高圧出力部１〜１２（２２Ａ〜２２Ｌ）、８ビットラッチ４Ａ〜４Ｌ、及び８ビットＤＡコンバータ５Ａ〜５Ｌがそれぞれ１２個であるので、４つの無効アドレス（ＤＯＮ’Ｔ  ＣＡＲＥ）が存在する。具体的には、アドレスビットが“００００”、“１１０１”、“１１１０”、“１１１１”である４つのアドレスが無効アドレスである。
【０００９】
このような、構成において、制御基板５０からＤＡ変換装置１に入力されるクロック線（ＣＬＫ）、データ線（ＤＩ）及びロード線（ＬＤ）にノイズが入ると、シフトレジスタ１には１ビットシフトしたデータが確定されて、アドレスデコーダ３及び８ビットラッチ４Ａ〜４Ｌに意図しないデータが入力されてしまう。このノイズによる誤動作を回避するために、特許文献１の制御基板５０は、ロード信号ＬＤをハイレベルにして、所定の１２ビットデータを確定させた後、１２ビット全てが“０”又は“１”のデータをＤＡ変換装置１に入力し、ロード信号ＬＤをハイレベルにしてデータを確定させる。これによって、クロック線（ＣＬＫ）、データ線（ＤＩ）及びロード線（ＬＤ）にノイズが入ってビットシフトが生じても、アドレスデコーダ３のアドレスは無効なアドレス（ＤＯＮ’Ｔ  ＣＡＲＥ）に維持されるので、ＤＡ変換装置１の誤動作を防止することができる。
【００１０】
特許文献２にも、内部の高圧電源の制御に、シリアル入力の１２ビットＤＡコンバータを採用した画像形成装置が開示されている。この画像形成装置は、ノイズの影響を低減するために、特許文献１と同様に、出力チャンネルを指定するための４ビットの選択データ（Ｄ８〜Ｄ１１）のうち、“００００”及び“１１１１”に出力チャンネルを割当てず、複数の設定データを連続してＤＡコンバータに入力した後に、ダミーデータ（各ビットが全て“０”又は全て“１”）をＤＡコンバータに入力する。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００５−９４１８６号公報
【特許文献２】特開２００１−３５６６５１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上記したように、画像形成装置では、高圧生成部のＤＡ変換器で、シリアルデータをアナログ信号に変換し、そのアナログ信号を出力する端子を決定するので、正しくデータ変換し、正しく出力端子を決定するためには、デジタル信号線にノイズが入ることを可能な限り防止することが望ましい。特許文献１及び２に開示された技術によって、クロック線（ＣＬＫ）、データ線（ＤＩ）及びロード線（ＬＤ）にノイズが入っても、ＤＡコンバータの誤動作を防止することができる。
【００１３】
しかし、特許文献１及び２に開示された技術では、次のような問題がある。即ち、所定のアナログ信号を生成した後に、１２ビットの無効なデータ（ダミーデータ）をＤＡコンバータに入力するという、本来の高電圧を生成するための制御とは別に余分な制御が必要となる。また、電圧値が短時間に連続的に変化する高電圧を生成する場合、電圧を変化させている期間に無効なデータ（ダミーデータ）の挿入が困難であり、その期間にノイズが発生した場合、ＤＡコンバータはノイズの影響を受けてしまう。さらに、ＤＡコンバータが一定の電圧を出力している状態であっても、ノイズの発生回数が多くなると、アドレスデコーダの値が無効なアドレス（割当てチャンネルがないアドレス）に維持されなくなり、ＤＡコンバータが誤動作してしまう。
【００１４】
したがって、本発明は、本来の高電圧を生成するための制御とは別に、無効なアドレスを設定する処理等の余分な処理を行なうことなく、ノイズによるＤＡ変換器の誤動作に適切に対応可能な画像形成装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記の目的は、下記によって達成することができる。
【００１６】
即ち、本発明に係る画像形成装置は、制御部と、制御部からシリアル伝送されるデジタルデータから、記録媒体の表面への画像形成のために使用されるアナログ信号を生成するＤＡ変換部とを備える画像形成装置である。この画像形成装置は、デジタルデータのシリアル伝送の完了時を検出する完了時検出部と、シリアル伝送により入力されるデジタルデータを、アナログ信号を生成するためのデータとして、ＤＡ変換部に確定させるための信号であるロード信号が、所定レベルになったことを検出するロード信号検出部と、完了時検出部によって完了時が検出される前又は検出された時に、ロード信号検出部によって、ロード信号が所定レベルになったことが検出されたことを受けて、デジタルデータのシリアル伝送中に異常が発生したことを検出する異常検出部とを備え、制御部は、異常検出部により異常が検出されたことに応じて、シリアル伝送を中止した後、中止したシリアル伝送の伝送対象であったデジタルデータを、最初からシリアル伝送し、所定レベルは、ＤＡ変換部が、シリアル伝送により入力されるデジタルデータを、アナログ信号を生成するためのデータとして確定するレベルである。
【００１７】
好ましくは、完了時検出部は、デジタルデータのシリアル伝送の開始時から、シリアル伝送に使用されるクロック信号の数をカウントするカウンタである。
【００１８】
より好ましくは、異常検出部は、カウンタによるカウント値が、シリアル伝送されるデジタルデータのビット数と等しくなる前又は等しくなった時に、ロード信号検出部によって、ロード信号が所定レベルになったことが検出されたことを受けて、異常が発生したことを検出する。
【００１９】
さらに好ましくは、画像形成装置は、カウンタを複数備え、新たにシリアル伝送が開始される毎に、直前のシリアル伝送中にシリアル伝送に使用されるクロック信号の数をカウントしたカウンタとは別のカウンタが、新たなシリアル伝送に使用されるクロック信号の数をカウントする。
【００２０】
好ましくは、完了時検出部は、デジタルデータのシリアル伝送の開始時からの経過時間を計測するタイマである。
【００２１】
より好ましくは、画像形成装置は、タイマを複数備え、新たにシリアル伝送が開始される毎に、直前のシリアル伝送の開始時からの経過時間を計測したタイマとは別のタイマが、新たなシリアル伝送の開始時からの経過時間を計測する。
【００２２】
さらに好ましくは、ＤＡ変換部は、出力端子と、当該出力端子に対応するラッチと、当該ラッチに対応する１チャンネル出力のＤＡコンバータとを、それぞれ複数備え、デジタルデータは、複数のアドレスビットと複数のデータビットとを含み、アドレスビットによって、デジタルデータを確定して保持する複数のラッチのうちの１つのラッチが特定され、１チャンネル出力のＤＡコンバータは、対応するラッチに保持されたデジタルデータをアナログ信号に変換して、対応する出力端子から出力する。
【００２３】
好ましくは、出力端子から出力されるアナログ信号は、カラー画像の形成時における、各色のトナーを記録媒体の表面に形成するためのグリッドＧＢ電圧及び現像ＤＶ電圧として使用される。
【００２４】
より好ましくは、制御部が、ロード信号を所定レベルに設定した後に、所定レベルとは異なるレベルに設定した状態で、ロード信号検出部によって、ロード信号が所定レベルになったことが検出されたことを受けて、制御部は、最後に実行したシリアル伝送の伝送対象であったデジタルデータをシリアル伝送する。
【発明の効果】
【００２５】
本発明によれば、本来の高電圧を生成するための制御とは別に、無効なアドレスを設定する等の余分な処理を行なうことなく、ノイズによるＤＡ変換器（ＤＡ変換部）の誤動作に適切に対応することができる。したがって、ノイズによってＤＡ変換器が誤動作して異常な電圧が生成されることを防止することができるので、画像形成の失敗を防止し、画像形成装置の損傷を防止することができる。
【００２６】
一定の値の電圧を出力する期間において、ロード信号がハイレベル（所定レベル）になることを検出することにより、本来の制御と無関係に、ノイズのロード信号への影響を検出することができる。したがって、電圧値を短時間に連続的に変化させる期間に限らず、一定の値の電圧を出力する期間においても、ノイズの発生に対応することができる。
【図面の簡単な説明】
【００２７】
【図１】従来の電力制御系の構成を示すブロック図である。
【図２】図１のＤＡ変換装置の内部構成を示すブロック図である。
【図３】本発明の実施の形態に係る画像形成装置の構成を示す断面図である。
【図４】図３の画像形成装置が備える高電圧生成部の構成を示すブロック図である。
【図５】図４のＤＡ変換器の内部構成を示すブロック図である。
【図６】図４の高電圧生成部において実行されるＤＡ変換器の制御プログラムの制御構造を示すフローチャートである。
【図７】図６のデータ伝送及びノイズ検出処理の制御構造を示すフローチャートである。
【図８】コピー時における高電圧生成のシーケンスを示す図である。
【図９】図８に示したシーケンスにおいて使用されるデジタルデータとアナログ電圧値との対応関係を示す図である。
【図１０】図８に示したシーケンスにおいて使用されるデータの例を示す図である。
【図１１】図８に示したシーケンスにおいて正しくデータが確定された状態を示すタイミングチャートである。
【図１２】図８に示したシーケンスにおいてノイズが発生した状態を示すタイミングチャートである。
【図１３】図８に示したシーケンスにおいて、図１２とは異なるタイミングでノイズが発生した状態を示すタイミングチャートである。
【図１４】図６とは別の、図４の高電圧生成部において実行されるＤＡ変換器の制御プログラムの制御構造を示すフローチャートである。
【発明を実施するための形態】
【００２８】
以下の実施の形態では、同一の部品には同一の参照番号を付してある。それらの名称及び機能も同一である。したがって、それらについての詳細な説明は繰返さない。
【００２９】
図３を参照して、本発明の実施の形態に係る画像形成装置１００は、原稿を読取って生成された画像データに応じて、所定の記録紙に多色又は単色の画像を形成する。画像形成装置１００は、本体装置１０２と自動原稿処理装置１０４とにより構成されている。
【００３０】
本体装置１０２の上部には操作部（図示せず）が配置されており、ユーザが操作部を操作することによって入力される指示に応じた処理を実行する。本体装置１０２は、画像読取装置９０、光走査装置８、現像器２２、感光体ドラム１３、クリーナユニット１４、帯電器１５、中間転写ベルトユニット６、定着ユニット７、給紙カセット８１、及び胴内排紙トレイ７０を備えて構成されている。
【００３１】
自動原稿処理装置１０４は、原稿載置台（プラテンガラス）の上に自動的に原稿を搬送する。自動原稿処理装置１０４は、回動自在に構成され、原稿載置台の上を開放することができる。
【００３２】
本画像形成装置１００において扱われる画像データは、ブラック（Ｋ）、シアン（Ｃ）、マゼンタ（Ｍ）及びイエロー（Ｙ）を用いたカラー画像データである。現像器２２、感光体ドラム１３、帯電器１５、及びクリーナユニット１４は、各色に応じた４種類の潜像を形成するように、それぞれ４個ずつ設けられている。
【００３３】
帯電器１５は、感光体ドラム１３の表面を帯電させる。光走査装置８は帯電された感光体ドラム１３を、入力された画像データに応じて露光し、その表面に静電潜像を形成する。現像器２２は、各感光体ドラム１３上の静電潜像を４色（ＹＭＣＫ）のトナーにより顕像化する。クリーナユニット１４は感光体ドラム１３上の残留トナーを除去及び回収する。
【００３４】
中間転写ベルトユニット６は、中間転写ベルト６１、中間転写ベルト駆動ローラ６２、中間転写ベルト従動ローラ６３、中間転写ローラ６４、及び中間転写ベルトクリーニングユニット６５を備えている。これらのローラは中間転写ベルト６１を回転駆動させる。感光体ドラム１３上に形成された各色のトナー像を、中間転写ローラ６４により中間転写ベルト６１に順次転写して、中間転写ベルト６１上にカラーのトナー像（多色トナー像）を形成する。中間転写ベルト６１上のトナー像は、転写ローラ１０によって記録紙上に転写される。中間転写ベルト６１上に残存したトナーは、中間転写ベルトクリーニングユニット６５によって除去及び回収される。
【００３５】
給紙カセット８１及び手差し給紙カセット８２は、画像形成に使用する記録紙を保持するためのトレイである。胴内排紙トレイ７０は、印刷済みの記録紙を集積するためのトレイである。
【００３６】
ピックアップローラ１１ａ，１１ｂ、複数の搬送ローラ１２ａ〜１２ｄ、レジストローラ１６、転写ローラ１０、及び定着ユニット７等によって、記録紙搬送路Ｓが形成されている。ピックアップローラ１１ａ，１１ｂはそれぞれ、給紙カセット８１又は手差し給紙カセット８２から記録紙を１枚ずつピックアップして記録紙搬送路Ｓに供給する。搬送ローラ１２ａ〜１２ｄは、記録紙搬送路Ｓに沿って記録紙を搬送する。レジストローラ１６は、記録紙を一旦保持し、所定のタイミングで記録紙を転写ローラ１０に搬送する。
【００３７】
定着ユニット７は、ヒートローラ７１及び加圧ローラ７２を備えている。ヒートローラ７１は、所定の定着温度に設定されており、加圧ローラ７２とともに、記録紙に転写された多色トナー像を熱定着させる。外部加熱ベルト７３は、ヒートローラ７１を外部から加熱する。
【００３８】
画像読取装置９０は、原稿載置台、第１走査ユニット、第２走査ユニット、結像レンズ、及びＣＣＤ等を備えている。第１走査ユニットは、副走査方向（図３の左右方向）へと移動しながら、原稿載置台上の原稿を照明装置によって露光する。原稿からの反射光は、第２走査ユニット及び結像レンズを介してＣＣＤに集光される。これにより原稿表面の画像を読取る。
【００３９】
画像読取装置９０は、原稿載置台上の静止原稿だけでなく、自動原稿処理装置１０４により搬送される原稿表面の画像を読取ることができる。自動原稿処理装置１０４では、ピックアップローラによって、原稿トレイ上の原稿を引き込み、搬送し、原稿読取ガラスの上を通過させ、原稿を排紙トレイへと排出する。この場合、第１走査ユニットは移動せずに、原稿読取ガラスを介して、搬送される原稿表面を照明し、上記と同様に原稿表面の画像を読取る。ＣＣＤにより読取られた原稿表面の画像は、種々の画像処理を施されてから画像形成装置１００の光走査装置（レーザ露光装置）８へと入力され、画像が記録紙に記録され、この記録紙が複写原稿として出力される。
【００４０】
上記したように、画像形成時には、感光体ドラム１３にトナーを付着させるために、帯電器１５は感光体ドラム１３の表面を帯電させる。そのために、高電圧生成部から帯電器１５に高電圧のグリッドＧＢ電圧が供給される。また、現像器２２の現像槽内のマグローラによりトナーを帯電させ、感光体ドラム１３に付着させる。そのために、高電圧生成部から、高電圧の現像ＤＶ電圧が供給され、現像槽内のマグローラに電位を発生させる。なお、本明細書においては、高電圧とは、絶対値が５０Ｖ以上の電圧（基準電位との差が５０Ｖ以上の電位）を意味する。
【００４１】
図４に、画像形成装置１００が備える、グリッドＧＢ電圧及び現像ＤＶ電圧等の高電圧を生成する高電圧生成部の構成を示す。高電圧生成部は、制御基板１２０及び高圧電源１２２を備えている。制御基板１２０は、制御部１２４、ＲＯＭ１２６、ＲＡＭ１２８、第１カウンタ１３０、第２カウンタ１３２、タイマ１３４、及びバス１３６を備えている。制御部１２４、ＲＯＭ１２６、ＲＡＭ１２８、第１カウンタ１３０、第２カウンタ１３２、及びタイマ１３４はバス１３６に接続されており、これらの間のデータ交換はバス１３６を介して行なわれる。
【００４２】
ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）１２６は、画像形成装置１００の動作を制御するのに必要なプログラム及びデータが記憶されている。ＲＯＭ１２６は、通電が遮断された場合にもデータを保持する不揮発性記憶装置である。ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）１２８は、揮発性の記憶装置である。制御部１２４は、ＲＯＭ１２６に格納されているプログラムにしたがって、画像形成装置１００の動作を制御すると共に、後述するように、高圧電源１２２のＤＡ変換器を制御して高電圧を生成する。具体的には、制御部１２４は、ＲＯＭ１２６からプログラムをＲＡＭ１２８上に読出して、ＲＡＭ１２８の一部を作業領域としてプログラムを実行する。
【００４３】
第１カウンタ１３０及び第２カウンタ１３２は、入力する信号をカウントする。例えば、第１カウンタ１３０及び第２カウンタ１３２は、入力信号の立ち上り（又は立ち下り）毎に、カウント値を“１”だけ増大させる。タイマ１３４は、制御部１２４からの要求を受けて、制御部１２４に現在時刻を表す情報（以下、単に現在時刻という）を提供する。
【００４４】
高圧電源１２２は、ＤＡ変換器１３８を備えている。制御部１２４は、ＲＯＭ１２６に格納されているプログラムにしたがって高電圧を生成するための信号（クロックＣＬＫ、ロード信号ＬＤ、データＤＩ）をＤＡ変換器１３８に出力する。ＤＡ変換器１３８は、シリアル入力されるデータＤＩからアナログ信号を生成して、複数の端子（各端子をチャンネルＣＨ１〜ＣＨ１０で表す）から出力する。チャンネルＣＨ１〜ＣＨ１０からの出力は、画像形成装置１００内部の各部に、グリッドＧＢ電圧、現像ＤＶ電圧等として供給される。
【００４５】
制御基板１２０の制御部１２４から高圧電源１２２のＤＡ変換器１３８に供給されるロード信号ＬＤは、高圧電源１２２から（例えば、ＤＡ変換器１３８に入力される直前から）、フィードバックライン１９０を介して制御基板１２０にフィードバックされる。フィードバックされたロード信号ＬＤは、第１カウンタ１３０及び第２カウンタ１３２に入力される。第１カウンタ１３０及び第２カウンタ１３２は、カウント機能に加えて、ロード信号ＬＤがハイレベルになればその値を保持する機能を有する。例えば、第１カウンタ１３０及び第２カウンタ１３２は、ロード信号ＬＤを入力信号及びトリガとするラッチを備え、ロード信号ＬＤがハイレベルになれば、ロード信号ＬＤ自体をラッチする。ラッチされた値（以下、ラッチ値という）をＬＡで表す。
【００４６】
ＤＡ変換器１３８は、公知のＤＡコンバータであり、例えば図５に示すように、１４ビットのシフトレジスタ１４０、アドレスデコーダ１４２、１０ビットのラッチ１５０〜１６６、及び、１チャンネル出力の１０ビットのＤＡコンバータ１７０〜１８６を備えている。
【００４７】
出力電圧値を決定するためのデータは、図２のＤＡ変換装置１では８ビットデータ（Ｄ００〜Ｄ０７）を処理するのに対して、図５のＤＡ変換器１３８は１０ビットデータを処理する。ＤＡ変換器１３８は、１４ビットのシフトレジスタ１４０を備えている。シリアル伝送されるデータＤＩは、１４ビットのデータを構成する。Ｄ０〜Ｄ３の４ビットは、出力端子を特定するためのアドレスとして使用される。Ｄ４〜Ｄ１３の１０ビットは、チャンネルＣＨ１〜ＣＨ１０から出力されるアナログの電圧値を決定するために使用される。クロックＣＬＫは、ＤＡ変換器１３８に入力されるデータＤＩを、シフトレジスタ１４０に１ビットずつ取込むために使用される。即ち、クロックＣＬＫの立ち上り毎に、データＤＩの値が、１ビットずつシフトレジスタ１４０に取込まれる。ここでは、データＤＩがＤ０、Ｄ１、・・・、Ｄ１３の順でＤＡ変換器１３８に入力されるとする。
【００４８】
クロックＣＬＫの立ち上りで取込まれる１ビットデータは、シフトレジスタ１４０の末尾のビット（例えばＭＳＢ（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ））に入力される。シフトレジスタ１４０の各ビットの値は、クロックＣＬＫの立ち上り毎に１ビットずつ、シフトレジスタ１４０の先頭ビットの方向にシフトされる。したがって、データＤＩの最初に入力されるデータＤ０は、後続のデータＤ１〜Ｄ１３以降が取込まれる時に、１ビットずつシフトされ、Ｄ１３が取込まれた時に、シフトレジスタ１４０の先頭ビットに位置することになる。この段階で、シフトレジスタ１４０に１４ビットのデータＤＩ（Ｄ０〜Ｄ１３）が取込まれたことになる。
【００４９】
１４ビットのデータＤＩが入力されたタイミング（１４ビットのデータＤ０〜Ｄ１３が、シフトレジスタ１４０に取込まれたタイミング）で、ロード信号ＬＤがローレベルからハイレベルに立ち上げられると、アドレスデコーダ１４２は、４ビットのデータＤ０〜Ｄ３から１０ビットラッチ１５０〜１６６の何れかを示すアドレスを生成し、該当する１０ビットラッチに１０ビットのデータＤ４〜Ｄ１３をラッチさせる。ラッチされた１０ビットのデータは、ＤＡコンバータ１７０〜１８６のうちの対応するＤＡコンバータに入力されて、アナログの高電圧が生成される。生成された高電圧は、対応するチャンネル（ＣＨ１〜ＣＨ１０の何れか）から出力される。
【００５０】
上記したように、カラー画像を形成可能な画像形成装置１００では、ブラック（Ｋ）、シアン（Ｃ）、マゼンタ（Ｍ）及びイエロー（Ｙ）の４色それぞれに対して、現像器２２、感光体ドラム１３、及び帯電器１５等を備えている（合計４組）。したがって、これらに関してグリッドＧＢ電圧及び現像ＤＶ電圧を、１つのＤＡ変換器で生成するためには８（＝４（色）×２（グリッドＧＢ電圧及び現像ＤＶ電圧））以上のアナログ出力が可能なＤＡ変換器が使用される。
【００５１】
図６及び図７を参照して、図４の高電圧生成部において、制御基板１２０の制御部１２４が実行するＤＡ変換器１３８の制御プログラムの制御構造について説明する。以下においては、初期状態では、ＤＡ変換器１３８の全端子（チャンネルＣＨ１〜ＣＨ１０）の出力は０Ｖに設定されているとする。また、第１カウンタ１３０及び第２カウンタ１３２は停止しており、カウント値が“０”であり、ロード信号ＬＤのラッチ値ＬＡはローレベルであるとする。
【００５２】
ステップ４００において、制御部１２４は、画像形成装置１００に対して何らかの指示がなされたか否かを判定する。画像形成装置１００に対する指示には、ユーザが操作部のキー（例えば、タッチパネルディスプレイに表示されたソフトウェアキー、又はハードウェアキー）を操作して行なう指示、ネットワークを介して外部の端末装置からのプリントジョブの実行指示、又は、電話回線を介して受信したＦＡＸデータのプリントの実行指示等がある。指示されたと判定された場合、制御はステップ４０２に移行する。そうでなければ、ステップ４００が繰返される。
【００５３】
ステップ４０２において、制御部１２４は、指示内容が、高電圧の生成が必要な指示であるか否かを判定する。高電圧の生成が必要な指示であると判定された場合、制御はステップ４０４に移行する。そうでなければ、制御はステップ４１６に移行し、該当する処理が実行された後、制御はステップ４１４に移行する。
【００５４】
高電圧の生成が必要な指示とは、例えば、コピー又はプリントの実行指示である。これらの指示がなされた場合、制御部１２４は、上記したように記録紙に画像を形成するために、高電圧のグリットＧＢ電圧及び現像ＤＶ電圧等を生成し、該当する構成部に供給する。以下においては、ユーザによってモノクロコピーが指示されたとする。即ち、ブラック（Ｋ）に関する現像器２２、感光体ドラム１３、帯電器１５等に対して、高電圧のグリットＧＢ電圧、及び現像ＤＶ電圧等の高電圧が供給されるとする。
【００５５】
ステップ４０４において、制御部１２４は、ＲＯＭ１２６から所定のデータを読出し、且つ、第１カウンタ１３０及び第２カウンタ１３２のうち何れか一方のカウンタをアクティブにする。ＲＯＭ１２６から読出されるデータは、高電圧（例えば、グリットＧＢ電圧及び現像ＤＶ電圧）を設定するために段階的に変化させる複数のデータと、それを出力するタイミングを示すデータである。
【００５６】
コピー時には、グリットＧＢ電圧及び現像ＤＶ電圧は、例えば図８に示すように段階的に変化するように制御される。時刻Ｔ０を基準として、時刻Ｔ１において、グリッド電圧が−１８０Ｖに設定され、その直後の時刻Ｔ２において、現像ＤＶ電圧が−７０Ｖに設定され、それぞれの値が、時刻Ｔ３及び時刻Ｔ４まで維持される。時刻Ｔ３において、グリッド電圧が−１８０Ｖから−４５０Ｖに変更され、その直後の時刻Ｔ４において、現像ＤＶ電圧が−７０Ｖから−２８０Ｖに変更され、それぞれの値が、時刻Ｔ５及び時刻Ｔ６まで維持される。時刻Ｔ５において、グリッドＧＢ電圧が−４５０Ｖから−６３０Ｖに変更され、その直後の時刻Ｔ６において、現像ＤＶ電圧が−２８０Ｖから−４２０Ｖに変更され、それぞれの値が維持され、コピーが実行される。
【００５７】
図８に示された実際の電圧値を生成するための１０ビットのデータは、図９の対応テーブルに示されている。ＤＡＴＡは、デジタル１０ビットに対応する十進数である（０〜１０２３）。グリッドＧＢ電圧及び現像ＤＶ電圧の欄は、ＤＡＴＡに対応するアナログ値を示す。出力順は、制御部１２４がデータＤＩを出力する順序を表し、図８の時刻Ｔ１〜Ｔ６に対応する。なお、制御部１２４から同じＤＡＴＡ値（１０ビットデータＤ４〜Ｄ１３）がＤＡ変換器１３８に入力されても、出力チャンネル（ＣＨ１〜ＣＨ１０）に応じたアナログ値の電圧が生成される。これは、図５に示した、１チャンネルのＤＡコンバータ１７０〜１８６の設定が異なることによる。即ち、１チャンネルのＤＡコンバータ１７０〜１８６は、供給先に応じてＤＡ変換のパラメータが設定される。
【００５８】
図１０は、アドレスを含めて、制御部１２４が、時刻Ｔ１〜Ｔ６（図９の出力順“１”〜“６”に対応）でシリアル出力する１４ビットデータを示す。アドレスを表す４ビットがアドレスデコーダ１４２によってコードされて、ラッチ１５０〜１６６のうち、グリッドＧＢ電圧又は現像ＤＶ電圧を出力するためのラッチが特定される。したがって、例えば、制御部１２４は、グリットＧＢ電圧及び現像ＤＶ電圧に関して、時刻Ｔ１〜Ｔ６と、それらに対応する設定すべきデータとして、図１０の６つの１４ビットデータＤＩ（Ｄ０〜Ｄ１３）とを読出す。
【００５９】
カウンタのアクティブ状態とは、カウンタとしての機能を実行している状態を意味し、入力信号（クロックＣＬＫ）の立ち上りでカウントすることを意味する。なお、非アクティブ状態（停止状態）であれば、カウンタとして機能せず、入力信号が立ち上ってもカウントしない。
【００６０】
ステップ４０６において、制御部１２４は、ステップ４０４で読出したデータのうちの１つのデータをＤＡ変換器１３８に伝送するデータとして決定する。図８〜図１０の場合、最初にステップ４０６が実行される場合、制御部１２４は、時刻Ｔ１に対応する１４ビットデータ“１０００００１１００１１０１”（出力順が“１”に対応するデータ）を決定する。
【００６１】
ステップ５００において、制御部１２４は、ステップ４０６で決定した１４ビットデータのシリアル伝送及びノイズ検出処理を実行する。ステップ５００の処理は、具体的には図７に示したステップ５０２〜ステップ５１４の処理である。
【００６２】
ステップ５０２において、制御部１２４は、ステップ４０６で決定した１４ビットデータをＤＡコンバータにシリアル伝送する処理を開始する。制御部１２４は、ＤＡ変換器１３８へのシリアル伝送を開始すると同時に、現在時刻をタイマ１３４から取得して、伝送開始時刻としてＲＡＭ１２８に記憶する。既に伝送開始時刻がＲＡＭ１２８に記憶されていれば、現在時刻を上書きする。
【００６３】
制御部１２４は、後述するように、所定のタイミングで、クロックＣＬＫ、ロード信号ＬＤ、及びデータＤＩ（決定したデータの各ビットデータ）を出力する（例えば、図１１参照）。ＤＡ変換器１３８は、１４回のクロックＣＬＫの立ち上りで１４ビットデータをシフトレジスタ１４０に取込んで、ロード信号ＬＤがハイレベルになったタイミングで、チャンネルＣＨ１〜ＣＨ１０のうちの所定のチャンネルからアナログ電圧を出力し、その状態を維持する。
【００６４】
制御部１２４は、１４番目のクロックＣＬＫを出力すると同時に、現在時刻をタイマ１３４から取得して、ＬＤ検知の開始時刻としてＲＡＭ１２８に記憶する。既にＬＤ検知の開始時刻が記憶されていれば、現在時刻を上書きする。
【００６５】
ステップ５０４において、制御部１２４は、ステップ４０６でアクティブにしたカウンタにアクセスして、カウント値が“１４”であるか否かを判定する。“１４”でないと判定された場合、制御はステップ５０６に移行する。そうでなければ（カウント値＝１４）、制御はステップ５１０に移行する。
【００６６】
ステップ５０６において、制御部１２４は、ステップ４０６でアクティブにしたカウンタにアクセスして、ロード信号ＬＤのラッチ値ＬＡがハイレベル（Ｈ）であるか否かを判定する。ハイレベルであると判定された場合、制御はステップ５０８に移行する。そうでなければ、制御はステップ５０４に戻る。
【００６７】
ステップ５０８において、制御部１２４は、シリアル伝送を中止する。同時に、制御部１２４は、アクティブ状態になっているカウンタを停止してリセットし（即ち、カウント値を“０”にし、ロード信号ＬＤのラッチ値をローレベルにし）、別のカウンタをアクティブにする。その後、制御はステップ５０２に戻る。
【００６８】
カウント値が“１４”であれば、ステップ５１０において、制御部１２４は、ステップ４０６でアクティブにしたカウンタにアクセスして、ロード信号ＬＤのラッチ値ＬＡがハイレベル（Ｈ）であるか否かを判定する。ハイレベルであると判定された場合、制御はステップ５０８に移行する。そうでなければ、制御はステップ５１２に移行する。
【００６９】
ステップ５１０において、制御部１２４は、ステップ４０６でアクティブにしたカウンタにアクセスして、ロード信号ＬＤのラッチ値ＬＡがハイレベル（Ｈ）であるか否かを判定する。ハイレベルであると判定された場合、図６のステップ４０８に移行する。そうでなければ、制御はステップ５１４に移行する。
【００７０】
ステップ５１４において、制御部１２４は、１４番目のクロックＣＬＫを出力した時から所定時間が経過したか否かを判定する。具体的には、制御部１２４は、現在時刻をタイマ１３４から取得し、取得した現在時刻とＲＡＭ１２８に記憶したＬＤ検知の開始時刻との時間差が、所定時間Δｔ以上であるか否かを判定する。所定時間が経過したと判定された場合、制御はステップ５０８に移行する。そうでなければ、ステップ５１２に戻る。
【００７１】
所定時間Δｔは、１４番目のクロックＣＬＫが出力された後、ロード信号ＬＤが正常にハイレベルになったことを確認するための時間である。制御部１２４がロード信号ＬＤを立ち上げるタイミングは、１４番目のクロックＣＬＫを出力した後、ＤＡ変換器１３８の特性として規定されているロードセットアップ時間（最後のクロックＣＬＫの立ち上りからロード信号ＬＤをハイレベルにするまでの時間）の最小値以上の時間が経過した後である。したがって、所定時間Δｔは、ＤＡ変換器１３８のロードセットアップ時間よりも大きい値である。例えば、ロードセットアップ時間が、クロックＣＬＫの半周期と等しければ、所定時間Δｔは、クロックＣＬＫの半周期よりも大きく１周期よりも小さい値であればよい。
【００７２】
ステップ５００のシリアル伝送及びノイズ検出処理（ステップ５０２〜ステップ５１４）により、ノイズの発生を検出することができ、ノイズの発生を検出した場合、データの伝送を再度実行することができる。
【００７３】
即ち、データＤＩのシリアル伝送を開始し、カウント値が“１４”になる前に、ロード信号ＬＤのラッチ値ＬＡがハイレベルになれば、ノイズによってロード信号ＬＤのフィードバックライン１９０がハイレベルになったので、再度同じデータを用いてシリアル伝送を実行する（ステップ５０４→ステップ５０６（ステップ５０４及びステップ５０６が繰返される場合を含む）→ステップ５０８）。
【００７４】
カウント値が“１４”になった直後に、既にロード信号ＬＤのラッチ値ＬＡがハイレベルになっていれば、１３番目のクロックＣＬＫが出力された後、１４番目のクロックＣＬＫが出力される前に、クロックＣＬＫのラインにノイズが発生し、これによってロード信号ＬＤのフィードバックライン１９０がハイレベルになったので、再度同じデータを用いてシリアル伝送を実行する（ステップ５０４→ステップ５１０→ステップ５０８）。
【００７５】
カウンタが“１４”になった直後には、ロード信号ＬＤのラッチ値ＬＡがハイレベルではなく、所定の時間内に、ロード信号ＬＤのフィードバックライン１９０がハイレベルになれば、ノイズが発生せずに、正常に１４個のクロックＣＬＫが出力された後（１４番目のデータＤＩ（Ｄ１３）が出力された後）、それが確定されたので、以下に示すステップ４０８以降の処理が実行される（ステップ５０４→ステップ５１０→ステップ５１２（ステップ５１２及びステップ５１４が繰返される場合を含む）→ステップ４０８）。
【００７６】
なお、所定時間が経過してもロード信号ＬＤのラッチ値ＬＡがハイレベルにならない場合にも、再度同じデータを用いてシリアル伝送を実行する（ステップ５１４→ステップ５０８）。
【００７７】
ノイズが発生せずに、正常にデータをＤＡ変換器１３８に伝送できた場合、ステップ４０８において、制御部１２４は、データのシリアル伝送を開始してから所定時間が経過したか否かを判定する。具体的には、制御部１２４は、現在時刻をタイマ１３４から取得し、取得した現在時刻と、ステップ５０２でＲＡＭ１２８に記憶した伝送開始時刻との時間差が、所定時間以上であるか否かを判定する。所定時間が経過したと判定された場合、制御はステップ４１０に移行する。そうでなければ、ステップ４０８が繰返される。
【００７８】
ここで、所定時間は、１つのデータＤＩの伝送を開始した時から、次のデータＤＩの伝送を開始するまでの時間、即ち、時刻Ｔｉから時刻Ｔｉ＋１（ｉ＝１〜５）までの時間である。例えば、１つ目のデータ（グリッドＧＢ電圧−１８０Ｖに対応する“２０５”）をシリアル伝送してから、２つ目のデータ（現像ＤＶ電圧−７０Ｖに対応する“１０２”）をシリアル伝送するまでの時間は、Ｔ２−Ｔ１である。なお、図８のグリッド電圧及び現像ＤＶ電圧が実際に出力される時刻は、ロード信号ＬＤがハイレベルになった時刻であるが、１４ビットデータのシリアル伝送を開始してから、ロード信号ＬＤをハイレベルにするまでの時間は、ほぼ一定であるので、このように、１４ビットデータのシリアル伝送の開始タイミングを基に経過時間を判定してもよい。
【００７９】
ステップ４１０において、制御部１２４は、アクティブ状態になっているカウンタを停止してリセットし、別のカウンタをアクティブにする。
【００８０】
ステップ４１２において、制御部１２４は、ステップ４０４で読出したデータを全てＤＡ変換器１３８に伝送する処理を完了したか否かを判定する。完了したと判定された場合、制御はステップ４１４に移行する。そうでなければ、制御はステップ４０６に戻る。
【００８１】
ステップ４０６が２回目以降に実行される場合、制御部１２４は、直前に伝送した１４ビットデータＤＩの次にＤＡ変換器１３８に伝送する１４ビットデータＤＩ（図１０参照）を決定する。制御部１２４は、２回目にステップ４０６を実行する場合、ＲＯＭ１２６から、図１０の出力順が“２”の行の１４ビットデータＤ０〜Ｄ１３を使用する。これによって、ＤＡ変換器１３８では、シフトレジスタ１４０へのデータ取込み、アナログ出力チャンネル（現像ＤＶ電圧を出力するチャンネル）の決定、及び、アナログ電圧（現像ＤＶ電圧）の出力が実行される。現像ＤＶ電圧を出力するチャンネルは、グリッドＧＢ電圧を出力したチャンネルと異なる。したがって、図１０の出力順が“１”の行の１４ビットデータＤ０〜Ｄ１３にしたがって、所定のチャンネルから出力されたグリッドＧＢ電圧に関しては、既に設定された値が維持されている。また、それら以外のチャンネルの出力は初期値（０Ｖ）に維持されている。
【００８２】
ステップ４１４において、制御部１２４は、アクティブなカウンタを停止してリセットし、終了の指示を受けたか否かを判定する。終了の指示は、例えば、画像形成装置１００の電源がＯＦＦされることである。終了の指示を受けたと判定された場合、本プログラムは終了する。そうでなければ、制御はステップ４００に戻る。
【００８３】
以上によって、画像形成装置１００が何らかの指示を受けた場合、その指示を実行するために高電圧を生成することが必要であれば、制御部１２４は、必要な電圧を生成して、該当する構成部に供給することできる。電圧の供給中に、制御部１２４からの制御線（クロック線、データ線、ロード線）にノイズが発生した場合、ＤＡ変換器１３８の誤動作を直ちに修復して、ＤＡ変換器１３８に正常な電圧を出力させることができる。
【００８４】
図１１〜図１３を参照して、ノイズ検出に関してより具体的に説明する。図１１は、図１０の出力順が“１”の行の１４ビットデータＤ０〜Ｄ１３が読出され、これにしたがって生成される各信号を示す。クロックＣＬＫの１４回の立ち上りタイミングｔ０〜ｔ１３において、１４ビットのデータ“１０００００１１００１１０１”が順に確定されるように、データＤＩが出力され、その後、シフトレジスタ１４０に取込まれたデータを、アナログ出力に反映するためにロード信号ＬＤが立ち上げられている。このように、ノイズが発生せずに、正常にシリアル伝送が完了し、ロード信号ＬＤがハイレベルになれば、所定のチャンネルの出力が確定する。これは、上記したように、ステップ５０４→ステップ５１０→ステップ５１２（ステップ５１２及びステップ５１４が繰返される場合を含む）→ステップ４０８の順で実行された結果に対応する。なお、ステップ５０４の直後にステップ５１０が実行される時には、ロード信号ＬＤはまだ立ち上っていないのでラッチ値ＬＡはローレベルであり、ステップ５１２が実行される。その後、ラッチ値ＬＡがハイレベルになるまで、ステップ５１４及びステップ５１２が繰返される。
【００８５】
図１２は、図１１と同様に、図１０の出力順が“１”の行の１４ビットデータＤ０〜Ｄ１３が読出され、これにしたがって生成される各信号を示す。但し、図１２では、立ち上りタイミングｔ８で９番目のクロックＣＬＫが立ち上った後、ノイズが発生した状態を示す。ノイズによって、ロード信号ＬＤのフィードバックライン１９０がハイレベルになり、ロード信号ＬＤのラッチ値ＬＡがハイレベルになっている。この場合、図７において、ノイズが発生するまでは、ステップ５０４及びステップ５０６が繰返される。その後、ノイズが発生したことによってＬＤのラッチ値ＬＡがハイレベルになる（クロックＣＬＫに生じたノイズがカウントされるので、この時のカウント値は“１０”である）ので、ステップ５０６の判定処理でＹＥＳ（ラッチ値ＬＡがハイレベル）と判定される。したがって、ステップ５０８が実行され、シリアル伝送が中止される。図１２において、実線で示された信号波形が、ノイズ発生の直後から点線で示されているのは、シリアル伝送が中止されることを表すためである。点線は、ノイズが発生しなかった場合の信号を示す。その後、ステップ５０２が実行され、再度同じデータのシリアル伝送が再開される。
【００８６】
図１３は、図１１と同様に、図１０の出力順が“１”の行の１４ビットデータＤ０〜Ｄ１３が読出され、これにしたがって生成される各信号を示す。但し、図１３では、立ち上りタイミングｔ１２で１３番目のクロックＣＬＫが立ち上った後、ノイズが発生した状態を示す。ノイズによって、ロード信号ＬＤのフィードバックライン１９０がハイレベルになり、ロード信号ＬＤのラッチ値ＬＡがハイレベルになっている。この場合、図７において、ノイズが発生するまでは、ステップ５０４及びステップ５０６が繰返される。その後、クロックＣＬＫのラインにノイズが発生し、これがカウントされ、カウント値が“１４”になる。これによって、ステップ５０４においてＹＥＳと判定され、その直後にステップ５１０が実行される。その時既に、ロード信号ＬＤのラッチ値ＬＡがノイズによってハイレベルになっているので（ステップ５１０でＹＥＳ）、ステップ５０８が実行され、シリアル伝送が中止される。図１３において、実線で示された信号波形が、ノイズ発生の直後から点線で示されているのは、シリアル伝送が中止されることを表すためである。点線は、ノイズが発生しなかった場合の信号を示す。その後ステップ５０２が実行され、再度同じデータのシリアル伝送が再開される。
【００８７】
このように、シリアル伝送において、カウント値が、送信データのデータ長（ビット数）である“１４”と等しくなった後に、ロード信号ＬＤがハイレベルになった場合にのみ、正常にデータが伝送されたと判定する。カウント値が、送信データのビット数である“１４”と等しくなる前に、ロード信号ＬＤがハイレベルになった場合、又は、カウント値が、送信データのビット数である“１４”と等しくなった時（“１４”になった直後を含む）に、ロード信号ＬＤ（ラッチ値ＬＡ）がハイレベルになっていれば、ノイズが発生したと判定する。これによってノイズの発生を検出することができ、ノイズを検出した場合、直ちに同じデータを伝送することができる。したがって、ノイズによって影響を受けたＤＡ変換器１３８の出力値を直ちに、正常な値に戻すことができるので、異常な電圧が発生することを防止することができる。
【００８８】
上記では、電源の立ち上りシーケンスの期間においてノイズを検出する場合を説明したが、これに限定されない。電圧が一定になり、印字シーケンスを実行する期間においても、ノイズを検知してもよい。例えば、図１４のように、所定のデータ伝送が完了した後（ステップ４１２でＹＥＳ）、一定の電圧が維持される期間においてノイズの検出処理を実行してもよい。図１４が、図６と異なるのは、ステップ６００〜ステップ６０４が追加されている点だけである。図１４において、図６と同じ参照番号を付したステップは、図６と同じであるので説明を繰返さない。
【００８９】
ステップ６００において、制御部１２４は、第１カウンタ１３０及び第２カウンタ１３２のうち、アクティブなカウンタのカウント値が変化したか否かを判定する。変化したと判定された場合、制御はステップ５００に移行する。そうでなければ、制御はステップ６０２に移行する。ここで、制御部１２４は、データＤＩのシリアル伝送が完了しているので、クロックＣＬＫの出力を停止しているとする。したがって、カウント値が変化したことは、ノイズの発生を表すので、最後に送信した同じデータＤＩのシリアル伝送を実行する（ステップ５００）。
【００９０】
ステップ６０２において、制御部１２４は、アクティブなカウンタのロード信号ＬＤのラッチ値ＬＡがハイレベルか否かを判定する。ハイレベルであると判定された場合、制御はステップ５００に移行する。そうでなければ、制御はステップ６０４に移行する。ここで、制御部１２４は、データＤＩのシリアル伝送が完了しているので、ステップ４１０でリセットされたカウンタがアクティブになっているので、アクティブなカウンタのロード信号ＬＤのラッチ値ＬＡはローレベルの状態であるはずである。したがって、ロード信号ＬＤのラッチ値ＬＡがハイレベルになったことは、ノイズの発生を表すので、最後に送信した同じデータのシリアル伝送を実行する（ステップ５００）。
【００９１】
ステップ６０２において、制御部１２４は、電圧を一定に維持する必要があるか否かを判定する。維持する必要があると判定された場合、制御はステップ６００に戻る。そうでなければ、制御はステップ４１４に移行する。印字等の処理の実行中であれば、電圧値を一定に維持する必要がある。例えば、印字等の所定の処理が完了した場合、制御部１２４に所定の割込み信号が入力されるようにすれば、制御部１２４は、ステップ６０４の判定が可能である。
【００９２】
これによって、電圧値を短時間に連続的に変化させる期間に限らず、所定の出力電圧を維持すべき期間に、ノイズが発生（複数回発生した場合を含む）したとしても、ＤＡ変換器１３８の誤動作を直ちに修復して、ＤＡ変換器１３８に正常な電圧を出力させることができる。
【００９３】
上記では、カウンタは入力信号を“０”からカウントアップし、カウント値が、伝送されるデータ長（ビット数）と等しいか否かを判定する場合を説明したが、これに限定されない。カウントは、“０”以外の値から入力信号のカウントアップを開始してもよい。また、カウントアップの代わりに、カウントダウンしてもよい。また、１回でアップ又はダウンする値は、“１”よりも大きい値であってもよい。これらの場合、データ伝送の開始時からのカウント値の増減量（正の値）が、伝送されるデータ長に対応する値と等しいか否かを判定すればよい。
【００９４】
上記では、ロード信号ＬＤが、高圧電源１２２からフィードバックされる場合を説明したが、これに限定されない。制御部１２４がロード信号ＬＤをハイレベルにしていない期間に、ノイズによってロード信号ＬＤ（ラッチ値ＬＡ）がハイレベルになることを検知できればよいので、ロード信号ＬＤを伝送するライン上の任意の点からフィードバックすればよい。
【００９５】
上記では、カウンタを用いて、ノイズの発生を検出する場合を説明したが、これに限定されない。例えば、ＤＡ変換器１３８の、クロックＣＬＫのローレベルのパルス幅及びハイレベルのパルス幅が共に最小５０ｎｓ（ナノ秒）であり、ロードセットアップ時間が最小５０ｎｓであるとした場合、最初のクロックＣＬＫの立ち上りからロード信号ＬＤの立ち上りまでの時間は、最小１３５０ｎｓになる。したがって、第１カウンタ１３０及び第２カウンタ１３２の代わりに、２つのタイマを用いて、先頭のクロックＣＬＫの立ち上りからの経過時間を判定することによって、上記と同様に、ノイズの発生を検出することができる。
【００９６】
例えば、制御部１２４は、ロード信号ＬＤのフィードバックライン１９０のレベルを観察し、フィードバックライン１９０がハイレベルになったことを検出した場合に、先頭のクロックＣＬＫの立ち上りからフィードバックライン１９０の立ち上りを検出した時までの時間が、１３５０ｎｓ以上であれば、正常にデータが伝送され、ＤＡ変換器１３８によって確定されたと判定する。先頭のクロックＣＬＫの立ち上りからフィードバックライン１９０の立ち上りを検出した時までの時間が、１３５０ｎｓ未満であれば、ノイズが発生したと判定する。その場合には、上記と同様に再度同じデータをシリアル伝送すれば、ノイズのＤＡ変換器１３８への影響を低減することができる。
【００９７】
上記では、ステップ４０４においてＲＯＭ１２６から、ＤＡ変換器の制御に必要な全データを予めＲＡＭ１２８に読出す場合を説明したが、これに限定されない。例えば、ステップ４０６を実行する毎に、伝送するデータをＲＡＭ１２８に読出してもよい。
【００９８】
上記では、ユーザによってモノクロコピーが指示された場合を説明したが、カラーコピーが指示された場合も同様である。カラーコピーが指示された場合、ステップ４０６において制御部１２４は、図１０の出力順“１”に対応する１０ビットデータに、４色（ブラック（Ｋ）、シアン（Ｃ）、マゼンタ（Ｍ）及びイエロー（Ｙ））に対応するアドレスをそれぞれ付加して１４ビットデータを生成し、それらを、順次ＤＡ変換器１３８に出力する。例えば、ブラック（Ｋ）に関するグリッド電圧を生成する場合、制御部１２４は、上記したように、図１０の出力順“１”に対応する１４ビットデータをＤＡ変換器１３８に出力する。それに続いて、例えば、シアン（Ｃ）に関するグリッドＧＢ電圧を生成する場合、制御部１２４は、図１０の出力順“１”に対応する１０ビットデータ（Ｄ４〜Ｄ１３）と、シアン（Ｃ）用のグリッドＧＢ電圧を出力するチャンネルのラッチ（ラッチ１５０〜１６６の何れか）を特定するための４ビットデータ（Ｄ０〜Ｄ３）とを含む１４ビットデータをＲＯＭ１２６から読出して、ＤＡ変換器１３８に出力する。マゼンタ（Ｍ）又ハイレベルエロー（Ｙ）に関するグリッドＧＢ電圧を生成する場合も、同様である。また、４色（ブラック（Ｋ）、シアン（Ｃ）、マゼンタ（Ｍ）及びイエロー（Ｙ））に関して、図１０の出力順“２”〜“６”の１０ビットデータに対応する１４ビットデータを、ＤＡ変換器１３８に出力する処理も同様である。色及び高電圧の可能な組合せである８組のそれぞれに対して、異なるアドレスが指定され、異なるチャンネルが使用される。
【００９９】
上記では、ＤＡ変換器１３８のアナログ出力を直接、グリッドＧＢ電圧及び現像ＤＶ電圧として供給する場合を説明したが、これに限定されない。ＤＡ変換器１３８のチャンネルＣＨ１〜ＣＨ１０の後段に、チャンネル毎に増幅回路を設けて、ＤＡ変換器１３８からアナログ出力を所定の値に増幅して、グリッドＧＢ電圧及び現像ＤＶ電圧等として供給してもよい。その場合、各増幅回路の特性（増幅率）を適宜設定することができる。そのようにする場合、ＤＡ変換器１３８のチャンネルＣＨ１〜ＣＨ１０から出力されるアナログ電圧は、デジタルデータが同じであれば同じアナログ値になるようにできる。即ち、上記したように、同じ１０ビットのデジタルデータから生成されるアナログ値がグリッドＧＢ電圧と現像ＤＶ電圧とで異なるようにするには、各増幅回路の特性（増幅率）を異なるように設定することで実現できる。
【０１００】
上記では、コピー時にＤＡ変換器１３８から出力されるグリッドＧＢ電圧及び現像ＤＶ電圧に関して説明したが、これに限定されない。画像形成装置１００内部で任意のアナログ電圧を生成する場合に適用され得る。
【０１０１】
上記では、クロックＣＬＫの立ち上りでシフトレジスタにデータが取込まれ、ロード信号ＬＤの立ち上りで、ＤＡ変換器１３８の出力データが確定される場合を説明したが、これに限定されない。クロックＣＬＫに同期してシフトレジスタにデータが取込まれればよく、クロックＣＬＫの立ち下りでシフトレジスタにデータが取込まれてもよい。また、ロード信号ＬＤの立ち下りで、ＤＡ変換器１３８の出力データが確定されてもよい。
【０１０２】
上記では、アドレスが４ビット、電圧用データが１０ビットである場合を説明したが、これに限定されない。アドレス及び電圧用データのビット数は任意である。
【０１０３】
上記では、制御部１２４が、ＤＡ変換器１３８の制御を含めて画像形成装置１００全体の制御を行なう場合を説明したが、これに限定されない。別途画像形成装置１００全体を制御するＣＰＵ等を備え、制御部１２４はＤＡ変換器１３８を制御して高電圧を生成する機能のみを行なう構成であってもよい。
【０１０４】
上記では画像形成装置１００に関して、ノイズによるＤＡ変換器１３８の誤動作対策を説明したが、これに限定されない。上記のノイズによるＤＡ変換器１３８の誤動作の対策は、ＤＡ変換器を備えた一般的な装置に適用することができる。
【０１０５】
以上、実施の形態を説明することにより本発明を説明したが、上記した実施の形態は例示であって、本発明は上記した実施の形態に限定されるものではなく、種々変更して実施することができる。
【符号の説明】
【０１０６】
１２０    制御基板
１２２    高圧電源
１２４    制御部
１２６    ＲＯＭ
１２８    ＲＡＭ
１３０    第１カウンタ
１３２    第２カウンタ
１３４    タイマ
１３６    バス
１３８    ＤＡ変換器
１４０    シフトレジスタ
１４２    アドレスデコーダ
１５０〜１６６    ラッチ
１７０〜１８６    ＤＡコンバータ
１９０    フィードバックライン
【図１】
2013238753.tif 000003
【図２】
2013238753.tif 000004
【図３】
2013238753.tif 000005
【図４】
2013238753.tif 000006
【図５】
2013238753.tif 000007
【図６】
2013238753.tif 000008
【図７】
2013238753.tif 000009
【図８】
2013238753.tif 000010
【図９】
2013238753.tif 000011
【図１０】
2013238753.tif 000012
【図１１】
2013238753.tif 000013
【図１２】
2013238753.tif 000014
【図１３】
2013238753.tif 000015
【図１４】
2013238753.tif 000016