(57)【要約】【課題】フリップチップ・パッケージにおけるアンダーフィル工程の改良に関するものであり、接合部分（電極端子）の補強を確実にすると共に、フィレットを好適な形状で形成し、半導体素子（チップ）の剥離，クラックなどの発生を抑制し、接続信頼性の高い半導体装置を得ることのできる半導体パッケージ用基板を用いた半導体パッケージの製造方法を提供する。【解決手段】配線基板の表面に半導体素子をフリップチップ実装して、配線基板と半導体素子との間をアンダーフィル樹脂で封止する工程を備える半導体パッケージの製造方法において、実装される半導体素子の４隅近傍にあたる配線基板の表面に、充填されるアンダーフィル樹脂を堰き止めるためのブロック状の部材を配置形成する工程を具備することを特徴とする半導体パッケージの製造方法を採用する。【選択図】図６
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【特許請求の範囲】
【請求項１】
配線基板の表面に半導体素子をフリップチップ実装して、配線基板と半導体素子との間をアンダーフィル樹脂で封止する工程を備える半導体パッケージの製造方法において、
実装される半導体素子の４隅近傍にあたる配線基板の表面に、充填されるアンダーフィル樹脂を堰き止めるためのブロック状の部材を配置形成する工程を具備することを特徴とする半導体パッケージの製造方法。
【請求項２】
半導体素子の近傍に配置・搭載される別部材であるコンデンサなどの受動部品を、前記ブロック状の部材として代用し、実装される半導体素子の４隅近傍にあたる配線基板の表面に配置形成することを特徴とする請求項１記載の半導体パッケージの製造方法。
【請求項３】
配線基板の表面に半導体素子をフリップチップ実装したギャップに対して液状のアンダーフィル樹脂を充填する際、半導体素子の一辺からのみキャピラリーによりアンダーフィル樹脂を供給する工程を具備することを特徴とする請求項１または２に記載の半導体パッケージの製造方法。
【請求項４】
ブロック状の部材を配置形成した配線基板の半導体素子を実装する表面に、常温のアンダーフィル樹脂を塗布した状態で、半導体素子と基板の位置合わせを行ない、加熱したヘッドを用いて、フェースダウン方式で半導体素子を樹脂へ加熱押圧し、その後、樹脂を加熱硬化する工程を具備することを特徴とする請求項１または２に記載の半導体パッケージの製造方法。
【請求項５】
請求項１〜４の何れかの方法により製造され、実装される半導体素子の４隅近傍にあたる配線基板の表面にブロック状の部材が配置形成された構成の半導体パッケージ。
【請求項６】
アンダーフィル樹脂封止により半導体素子の周囲に形成されるフィレット高さは、搭載した半導体素子の周囲全体に渡って、基板表面から素子の高さの２割以上を覆い、かつフィレットの最高到達点高さと最低到達点高さの差が、素子の高さの３割以下であることを特徴とする請求項５記載の半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フリップチップ・パッケージにおけるアンダーフィル工程の改良に関するものであり、接合部分（電極端子）の補強を確実にすると共に、フィレットを好適な形状で形成し、半導体素子（チップ）の剥離，クラックなどの発生を抑制し、接続信頼性の高い半導体装置を得ることのできる半導体パッケージ用基板を用いた半導体パッケージの製造方法を提供するものである。
【背景技術】
【０００２】
高度情報化時代を迎え、情報通信技術が急速に発達し、それに伴って各種半導体素子の高密度化が図られている。
それに伴い、半導体パッケージにおいて、半導体素子を実装するためのインターポーザ基板や半導体素子を含む電子部品を実装するプリント基板を総称するプリント配線板には、高密度化と高速対応が要求されている。
一方、エレクトロ二クス機器には，小型・薄型化・軽量化が要求されることが多いため、高密度化，高速対応，小型化，薄型化をバランスよく併存させることが必要となっている。
【０００３】
これらの実現のために、プリント配線板に対しては、配線ルールの微細化や、配線層の多層化，さらには、高速対応のための物性を有する絶縁材料の採用，絶縁層の層間を接続する接続ビアホールの微細化，絶縁層の薄型化などが要求されている。
【０００４】
実装に関していえば、半導体素子と基板のサイズが小型化するため実装面積が低減し、半導体素子との接続端子であるバンプおよびバンプピッチは狭小化する傾向にあり、これに対して半導体素子の電極数は増加傾向にある。
実装面積の低減や半導体素子の電極数の増加に対応するには、端子領域に対して面配置可能なフリップチップを用いたフリップチップ実装方式が適しており、高密度で電気性能に優れる方式として、フリップチップ実装は、近年、急速に成長している。
【０００５】
このような要求を背景に、プリント配線板の中でも、とりわけ半導体パッケージ用のインターポーザ基板や半導体モジュール用の基板として、絶縁層が有機材料からなるプリント配線板が主流を占めるようになってきた。
この要因として、セラミクス基板に示される無機材料よりも微細加工に適し、フリップチップ搭載用構造を持った多層構造のビルドアップ配線板への応用に好適であると共に、高速対応の指標となる電気特性である誘電率や誘電正接の値が低く、高速対応に有利であることが挙げられる。
また、無機系材料に比べ柔軟性を持ち、落下などの衝撃に耐える耐衝撃性を持ち、軽量であることなどが、特に民生用の市場で評価されている要因となっている。
【０００６】
しかしながら、有機材料からなる回路基板と半導体チップとの間の熱膨張率の差は、無機材料からなる回路基板のそれと比べて著しい。
そこで、フリップチップ実装においては、熱衝撃による半導体素子と配線基板（以下、基板と称する）の熱膨張係数差に起因して生じる応力が、半導体素子と基板間に形成されたバンプ（接続端子）に集中して、接合部の変形，破壊を招くことを防ぐために、半導体素子と基板間に熱硬化性樹脂を注入して、接合部にかかる応力を封止樹脂全体に分散させることを目的として、半導体素子と基板の間をアンダーフィル樹脂で封止する技術が採用されている。
アンダーフィル樹脂封止により、かつてのフリップチップ実装のように半導体素子を封止する金属製などのキャップを要さずに、湿気やゴミから半導体素子が保護され、これを行なっていないフリップチップ実装部よりも接続信頼性が飛躍的に向上することが知られている。
【０００７】
アンダーフィル樹脂封止の手法では、半導体素子と配線基板（以下、基板と称する）を接合した後、両者の数十μｍのギャップに対してアンダーフィル樹脂をキャピラリー（針）から充填するＣＵＦ（キャピラリーアンダーフィル）工法，あるいは、基板上にあらかじめアンダーフィルを塗布した後に半導体素子を接合するＰＡＭ（プリアプライドマテリアル）工法が一般的に知られている。
【０００８】
従来方法について、図１，図２，図３，図４を用いて説明する。
【０００９】
ＣＵＦ工法では、図１に示すように半導体素子をフェースダウン方式で実装した後、フリップチップ実装部の半導体素子１辺の近傍にアンダーフィル樹脂を塗布し、図２で示したギャップに毛細管現象を利用して樹脂を流し込み、充填完了後、加熱硬化させ、図３に示す構造を得る。
【００１０】
ＰＡＭ工法では、図１の段階で、常温の樹脂をあらかじめ基板に塗布した状態で、半導体素子と基板の位置合わせを行ない、加熱したヘッドを用いて、フェースダウン方式で半導体素子を樹脂へ加熱押圧し、その後、樹脂を加熱硬化し、図３に示す構造を得る。
【００１１】
上記の２工法を用いて実装した半導体パッケージ（図３，図４）は、半導体素子の隅部でフィレット（半導体素子と基板との隙間からはみ出して、半導体素子側面に濡れ上がる部分）が小さく、半導体素子に被る樹脂量が少なくなるため、基板の反りや、半導体素子と基板の熱膨張係数差から生じる応力が半導体素子の隅部のバンプに集中し、接続信頼性が下がる問題がある。
図４は基板上に半導体素子を実装してアンダーフィル樹脂を供給した状態を上側から見た平面図であり、同図における半導体素子の下側端部での断面図が図３である。
図３に示すように、半導体素子の両端部でのフィレット高さが低くなり、半導体素子の４隅にあたる箇所に被る樹脂量が少なくなる現象がこれまでに確認されている。
【００１２】
このようなことから、半導体素子の４隅部におけるバンプ接続部の信頼性を向上させるため、半導体素子に被る樹脂の高さを上げるようにフィレット形状を改善する試みも行なわれている。
特許文献１では、ＣＵＦ工法での封止樹脂を半導体素子の４隅から流し込み、４隅のフィレットを大きくすることで、半導体素子の４隅部分で発生する応力を緩和して接続信頼性を向上させる方法が開示されている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開平９−２８９２２１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、上記の方法では、樹脂を半導体素子の４隅から同時充填し毛細管現象を利用するため、封止時間の短縮には有効であり、４隅のフィレットを大きくする目的は達成されるが、半導体素子の４隅から同時注入する際に、半導体素子と基板の間に残される空気が排出されず取り残されることに起因するボイドがアンダーフィル中に発生し、結果的に接続信頼性の問題につながる場合がある。 
【００１５】
本発明は、上述した従来の問題点を解消し、ＣＵＦ工法，ＰＡＭ工法の何れの樹脂封止工法においても、接続信頼性に優れるフィレットの形成が可能となる半導体パッケージの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明では、
配線基板の表面に半導体素子をフリップチップ実装して、配線基板と半導体素子との間をアンダーフィル樹脂で封止する工程を備える半導体パッケージの製造方法において、
実装される半導体素子の４隅近傍にあたる配線基板の表面に、充填されるアンダーフィル樹脂を堰き止めるためのブロック状の部材を配置形成する工程を具備することを特徴とする半導体パッケージの製造方法を採用する。
【発明の効果】
【００１７】
本発明によれば、フリップチップ・パッケージにおいて、ボイド発生の回避されたアンダーフィル樹脂封止が実現され、半導体素子の４隅部のフィレットを好適な形状で形成し、フィレット高さ・樹脂量の確保，またそれらの均一化に有効であり、接続信頼性の高い半導体パッケージが提供される。
【図面の簡単な説明】
【００１８】
【図１】フリップチップ実装方式（フェースダウン）を示す概略図。
【図２】従来のフリップチップ実装品の断面を示す概略図。
【図３】従来のフリップチップ樹脂封止の断面を示す概略図。
【図４】従来のフリップチップ上面を示す概略図。
【図５】本発明のフリップチップ上面を示す概略図。
【図６】本発明のフリップチップ樹脂封止の断面を示す概略図。
【図７】好ましくないアンダーフィル樹脂（フィレット）形状の一例を示すフリップチップ実装部の概略図。
【図８】アンダーフィル樹脂の充填工程について、図８（ａ）ディスペンサ・ステージでのキャピラリー動作，図８（ｂ）要部を拡大した断面図により示す説明図。
【発明を実施するための形態】
【００１９】
本発明の一実施形態について、従来のＣＵＦ工法の流れに沿って説明していく。
さらに詳しい部分については、図１，図２，図５，図６に基づき説明する。
【００２０】
ステップ１：半導体素子のマウント〜洗浄
本実施形態においては、対応する等しい箇所に配置した基板表面の電極（以下、基板電極と称する）３と、半導体素子の電極（以下、半導体素子電極と称する）２とを接続する。
半導体素子をフェースダウン方式にて基板上に搭載し、基板電極３，半導体素子の電極２それぞれの表面に形成したバンプ４を介して両者を接続し、フリップチップ実装部を形成する。（図1→図２）
【００２１】
基板，半導体素子の電極配置については，ここに示されるものに限定しない。
バンプ４の材質例としては、Ｃｕ，Ａｕ，Ｓｎ／Ａｇ／Ｃu，Ｓｎ／Ｐｂ，Ｓｎ／Ａｇ，Ｓｕ／Ｃｕ，Ｓｕ／Ｓｂ，Ｓｕ／Ｚｎ，Ｓｕ／Ｂｉなどが挙げられる。
尚、任意で半導体素子電極２と基板電極３を短時間で接続するのに，ローカルリフローで加熱とともに加圧を実施したり、リフロー，振動を用いたりする方法を実施しても良い。
【００２２】
次に、フリップチップ実装部における半導体素子と基板とのギャップ７の洗浄を行なう。
洗浄工程では、フラックス残留成分の除去を目的としているため、洗浄不要のフラックス，またはフラックスを使用しないタイプのバンプを使用する場合などは、本工程は必須ではなく、洗浄工程の採用は任意である。
【００２３】
ステップ２：基板へのアンダーフィルブロック形成
基板の表層の絶縁層（以下、基板表層絶縁層と称する）５に、アンダーフィルブロック９を形成する工程では、アンダーフィルブロック９を半導体素子の４隅付近に配置する。（図５，図６）
【００２４】
アンダーフィルブロック９の材質に関しては、ガラス，樹脂，金属，セラミックなどが例示されるが、これらに限定されるものではない。
アンダーフィルブロック９の形成方法については、接着剤などを用いて基板表面に予め用意したブロックを接着する方法，ブロック自体を印刷やめっきなどで形成する方法など、適宜に選択される。
【００２５】
ブロックや接着剤の材質，特性に関しても、非導電性／導電性を問わない。
また、基板表面に搭載する半導体素子の近傍に配置・搭載される別部材である受動部品などをアンダーフィルブロック９として代用することもできる。
【００２６】
形状と表面粗さに関して
アンダーフィルブロックの形状に関しては、半導体素子の隅部に対して、隅部に垂直に面が形成されていることが好ましく、円柱状，円錐状，角錐上，角柱状，球状，それらの複合形状などでアンダーフィルの底上げができる形状であれば、形状，サイズは問わない。
表面の粗さについては、接触角が半導体素子の外周部と同等程度が好ましいが、アンダーフィルを撥液する表面状態，接触角でないことが要求される。
【００２７】
工程の順序に関して
ＣＵＦ工法におけるアンダーフィルブロック形成工程は、フリップチップ実装前に形成する方法と実装後に実施する方法の何れも採用可能であるが、フラックス洗浄性を考慮すると、フリップチップ実装後〜フラックス洗浄後に実施することが好ましく、その後にプラズマ処理を用いて表面形状の改質，表面のクリーニングなどを施して、アンダーフィルの流動性を改善させても良い。
ＰＡＭ工法に関しては、樹脂を塗布する前の基板に対してアンダーフィルブロックを形成するのが好ましく、ＰＡＭ工法に関してもアンダーフィルブロック形成後にＣＵＦ工法と同様に、樹脂の流動性を向上とクリーニングの目的でプラズマ処理を施しても良い。
【００２８】
ステップ３：アンダーフィルの充填〜硬化
次に、フリップチップ実装部を加熱したディスペンサ・ステージに配置し、基板を昇温する。
これは、アンダーフィル樹脂８の流動性を上げる目的で行なう処理であり、ステージの昇温温度については、樹脂の性能が最も発揮される推奨条件を選択して良い。
本実施形態では、アンダーフィル樹脂８をフリップチップ実装部の任意の一辺からキャピラリーにより供給し、毛細管現象により半導体素子と基板とのギャップに樹脂が行き渡り、充填が完了するまでステージ上に放置する。
【００２９】
半導体素子の一辺からキャピラリーによりアンダーフィル樹脂を供給する本発明の手法によると、毛細管現象により半導体素子と基板とのギャップに樹脂が行き渡る際に、前記ギャップに残存する空気を押出しながら充填されるため、二方向あるいは四方向から中心部に樹脂が行き渡る際に空気を閉じ込めて巻き込み、ボイドの発生に起因する現象が回避される。
【００３０】
本発明者らの実験によると、半導体素子の1辺からのみキャピラリーによりアンダーフィル樹脂を供給してアンダーフィルを行なう場合、半導体素子と基板とのギャップから滲み出て半導体素子の周囲（側面）に濡れ上がって形成されるフィレットの高さが、注入辺＞測辺≧対辺＞四隅の順になる現象が確認されている。
また、アンダーフィル樹脂の供給方法に関わりなく、アンダーフィルが施された半導体パッケージ製品では、一般に半導体素子の辺の中心部では四隅よりフィレットが低くなるという現象は生じず、フィレット高さは半導体素子の四隅の何れかで最も低いことが確認されている。
【００３１】
アンダーフィル樹脂の充填量（フィレット高さ）は、搭載した半導体素子の周囲全体に渡って、基板表面から素子の高さの２割以上を覆うことで、接続バンプ部を含めたギャップを十分に覆うことが求められる。
また、接続バンプ部を含めたギャップが十分に覆われたとしても、半導体素子の周囲でのフィレット高さがアンバランスとなることに起因して、アンダーフィル樹脂（フィレット）にかかる応力の不均衡が発生しない様、半導体素子の周囲でのフィレット高さは均一であることが望ましく、最高到達点高さと最低到達点高さの差が、素子の高さの３割以下であることが好ましい。
実装部断面図を示す図７に示すように、半導体素子の左側のフィレットが低く、右側のフィレットが高く、双方の樹脂量に隔たりが大きいと、半導体素子にかかる応力，ギャップ内の接続部（電極）にかかる応力での不均衡に起因する弊害を招いてしまう。
本発明では、樹脂量の差をフィレット高さの差に置き換えて、半導体素子の高さの３割以内の差であれば、不均衡の問題は度外視されるレベルであると判定する。
【００３２】
本発明で使用するアンダーフィル樹脂８については，エポキシ樹脂系が主流であるが、フェノール樹脂，ポリイミド樹脂，シリコーン樹脂系の樹脂などを用いても良い。
その後、アンダーフィル樹脂の充填が完了した配線基板を樹脂硬化が可能な温度雰囲気に移して、アンダーフィル樹脂を完全に熱硬化させ、半導体パッケージを得る。
使用するアンダーフィル樹脂に応じて、硬化時間，硬化温度については、適切な条件の設定が要求される。
【００３３】
尚、本発明では、使用する半導体素子１に対しての表面処理，基板の材質，表層絶縁層５の材質，半導体素子電極２，基板電極３の材質，電極の配置，２，３，４の形成方法や材質，バンプ４のメタル構造，ならび樹脂８の種類，アンダーフィルブロックの材質，形成方法，形状，サイズなどは、本実施形態に示すものに限定されるものではない。
本発明をＰＡＭ工法に適用する場合、図１以前の段階で、半導体素子１の４隅近傍にアンダーフィルブロックを配置形成した後で、常温のアンダーフィル樹脂を予め基板に塗布した状態で、半導体素子と基板の位置合わせを行ない、加熱したヘッドを用いて、フェースダウン方式で半導体素子を樹脂へ加熱押圧し、その後、樹脂を加熱硬化し、図６に示す構造を得る。
【実施例】
【００３４】
以下、実施例について詳細に説明する。
【００３５】
半導体素子（15ｍｍ×15ｍｍ×0.8ｍｍ）を基板（40ｍｍ×40ｍｍ×0.3ｍｍ）に実装する。
実装工程の概略図は、図１に示すフェースダウン方式である。
半導体素子と基板の電極の上には、それぞれの配置が対応する様に、Ｓｎ／Ａｇ／Ｃｕはんだからなるバンプ４が予め形成されている。
実装前のバンプ高さは0.035ｍｍであり、バンプの配列ピッチは0.180ｍｍである。
実装後の半導体素子１と基板４のギャップ７は0.070ｍｍである。（図２参照）
半導体素子を基板上にフェースダウン方式でフリップチップ実装した後、リフロー250℃ＭＡＸに通した。
【００３６】
上記のフリップチップ実装部に対してフラックス洗浄を施し、その後、半導体素子の4隅の基板表層絶縁層に半導体素子からの距離を0.5ｍｍの位置に、ガラス製のアンダーフィルブロック９（底面が、斜辺1.0ｍｍの二等辺三角形∠90°×高さ0.8ｍｍである三角柱の形状）を、エポキシ樹脂を塗布した上に配置した。
アンダーフィルブロックの基板への搭載にあたっては、半導体素子を実装するのに用いたマウンタを用いた。
【００３７】
次に、ギャップ７にキャピラリーから液状のアンダーフィル樹脂８を充填し、フィレットが形成されるまで数分待ち、硬化の工程を経て、半導体パッケージを作製した。
液状樹脂８には、鉛フリー仕様コアレス基板で標準であるナミックス製ＸＳ８４１０−７３Ｂを用いた。
樹脂の充填にあたっては、半導体素子の任意の１辺に沿うようにI字で５ｍｍを２往復させた。
充填量に関しては、フィレットが半導体素子の高さの８割程度まで到達するようにし、周囲でフィレットアンバランスが起きないよう吐出量を制御した。
樹脂の充填工程について、図８（ａ）の平面図にてディスペンサ・ステージでのキャピラリー動作を、図８（ｂ）の断面図にて要部を拡大して示す。
【００３８】
以上の方法で、本発明による半導体パッケージを10個，比較のためアンダーフィルブロックを形成していない従来方法による半導体パッケージを10個作製した。
アンダーフィルブロックを配置した半導体パッケージでの半導体素子４隅部分でのフィレット高さが、それを配置していない半導体パッケージでの半導体素子４隅部分でのフィレット高さに比べて約0.2ｍｍ上昇していることが確認された。
【００３９】
（接続信頼性の試験方法）
半導体パッケージでの接続信頼性を確認するため、半導体パッケージのサンプルを２群に分け、ＴＣＴ試験3000サイクルを実施し、故障解析を実施した。
前処理として、全てのサンプルをＪＥＤＥＣ−Ｌｅｖｅｌ３の条件（温度30℃／湿度60％／192h）で保存し、吸湿後にリフローを行なった。
リフロー処理のピーク温度は250℃／20secとし、この処理を３回繰り返した。
ＴＣＴ試験による結果を、表１に示す。
【００４０】
【表１】
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【００４１】
（故障解析）
故障サンプルの断面研磨を実施したところ、バンプクラックと半導体素子とバンプ界面での剥離が生じていることが観察された。
【産業上の利用可能性】
【００４２】
本発明は、フリップチップ・パッケージにおけるアンダーフィル工程で、ＣＵＦ工法，ＰＡＭ工法の双方に適用可能であり、半導体素子と基板間に充填するアンダーフィル樹脂の封止構造の改良に有用である。
【符号の説明】
【００４３】
１・・・半導体素子
２・・・半導体素子電極
３・・・基板電極
４・・・バンプ
５・・・基板表層絶縁層
６・・・導体層
７・・・ギャップ
８・・・アンダーフィル樹脂
９・・・アンダーフィルブロック
【図４】
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【図５】
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【図１】
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【図２】
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【図３】
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【図６】
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【図７】
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【図８】
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