(57)【要約】【課題】表面のＰ−Ｖ値が小さく、かつ、高い結晶性を有する半導体薄膜層を備えたＳＯＩ基板の作製方法を提供する。【解決手段】半導体薄膜層の結晶性を高く保つため、水素イオン添加処理中の半導体基板の温度を２００℃以下に抑制した。加えて、水素イオン添加処理後の半導体基板を１００℃以上４００℃以下に保持した状態で半導体基板に対してプラズマ処理を行うことにより、水素イオン添加処理により生じる、半導体薄膜層の分離に対して寄与度の高いＳｉ−Ｈ結合を残存させたまま、半導体薄膜層の分離に対して寄与度の低いＳｉ−Ｈ結合を低減した。【選択図】図１
2013062499.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面に絶縁層を形成し、
前記半導体基板に対して加速されたイオンを添加することで前記半導体基板の内部に脆化領域を形成し、
前記半導体基板に対してプラズマ処理を行い、
前記絶縁層を介して前記半導体基板にベース基板を貼り合わせ、
前記半導体基板に対して加熱処理を行い、
前記脆化領域を界面として前記半導体基板から前記ベース基板を分離することにより、前記ベース基板上に前記絶縁層を介して半導体薄膜層を形成する工程を有し、
前記イオン添加の際の前記半導体基板の温度を２００℃以下に保持し、
前記プラズマ処理中の前記半導体基板の温度を１００℃以上４００℃以下に保持することを特徴とするＳＯＩ基板の作製方法。
【請求項２】
半導体基板の表面に絶縁層を形成し、
前記半導体基板に対して加速されたイオンを添加することで前記半導体基板の内部に脆化領域を形成し、
前記半導体基板に対してプラズマ処理を行い、
前記絶縁層を介して前記半導体基板にベース基板を貼り合わせ、
前記半導体基板に対して加熱処理を行い、
前記脆化領域を界面として前記半導体基板から前記ベース基板を分離することにより、前記ベース基板上に前記絶縁層を介して半導体薄膜層を形成する工程を有し、
前記イオン添加の際の前記半導体基板の温度を２００℃以下に保持し、
前記プラズマ処理を行った前記半導体基板中のＳｉ−Ｈ結合の存在分布をフーリエ変換型赤外分光法を用いて測定した際に、１９３０ｃｍ−１以上２０６５ｃｍ−１以下の範囲に存在する吸光度ピークが前記プラズマ処理を行う前の前記半導体基板より減少し、かつ、２１１０ｃｍ−１および２１５５ｃｍ−１における吸光度ピークが前記プラズマ処理を行う前の前記半導体基板の８０％以上となるように、前記プラズマ処理を行うことを特徴とするＳＯＩ基板の作製方法。
【請求項３】
請求項１または請求項２において、
前記半導体基板へのイオン添加を複数回に分けて行うＳＯＩ基板の作製方法。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記プラズマ処理を１０ｍｉｎ以上行うＳＯＩ基板の作製方法。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記ベース基板としてアルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラス、石英ガラスのいずれかを用いるＳＯＩ基板の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＳＯＩ基板の作製方法に関するものである。
【背景技術】
【０００２】
単結晶シリコンのインゴットを薄くスライスして作製されるシリコンウェハに代わり、絶縁層表面に薄い半導体層を設けた基板（以下、ＳＯＩ基板ともいう。通常ＳＯＩ基板という単語は、「Ｓｉｌｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ」の略語として用いられるが、本明細書では、絶縁表面上に形成される半導体膜はシリコン膜に限定する必要はないため、「Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）」の略語として用いる。）が製造され、半導体集積回路素子の製造などに用いられている。
【０００３】
ＳＯＩ基板を作製する方法の１つとして、半導体基板中に水素イオンを添加する方法が知られている（例えば、特許文献１参照。）。当該方法は、まず、半導体基板（例えば、単結晶シリコン基板など）の表面に絶縁層（例えば、熱酸化膜など）を形成し、絶縁層が形成された面側から半導体基板に対して水素イオンを添加し、添加された水素イオンによりダングリングボンドが終端化され、微小気泡領域（本明細書中では、脆化領域とも表現する）を表面近傍の所定の深さに形成する。次に、半導体基板の微小気泡領域を形成した面側に別の基板（例えば、ガラス基板やシリコンウェハなど）を接合して加熱処理を行う。これにより、半導体基板中に分布する水素イオンが微小気泡領域に集中して微小気泡領域において劈開現象が生じ、半導体基板から分離した半導体薄膜層および半導体薄膜層に接して形成された絶縁層を、別の基板に転載することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１２４０９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述の方法により作製したＳＯＩ基板は、例えば、半導体薄膜層を加工してトランジスタ等の半導体素子を形成するため、半導体薄膜層表面（つまり、絶縁層と接する面と反対側の面）には、凹凸（以下、最大高低差やＰ−Ｖ値とも記載する。）が少なく、また、高い結晶性が求められる。
【０００６】
半導体基板から分離した半導体薄膜層の表面状態は、水素イオン添加中の半導体基板の温度に大きく関係している。例えば、水素イオン添加処理中において温度が２６０℃程度まで上昇した半導体基板（以下、条件Ａと略記する）および、水素イオン添加処理中において温度が１２０℃程度で保たれた半導体基板（以下、条件Ｂと略記する）に対して、フーリエ変換型赤外分光光度計（ＦＴ−ＩＲ：Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ  Ｉｎｆｒａｒｅｄ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて、各条件の半導体基板の脆化領域近傍に含まれるＳｉ−Ｈ結合の評価を行った結果を図９に示す。
【０００７】
ＦＴ−ＩＲスペクトルでは、水素イオン添加処理により形成された空格子点に起因した、空格子点周辺におけるＳｉのダングリングボンドと水素原子のＳｉ−Ｈ結合や、格子間Ｓｉと水素原子のＳｉ−Ｈ結合などの欠陥種類の分布を知ることが出来る。
【０００８】
なお、条件Ａおよび条件Ｂは、加速電圧や水素イオンのドーズ量は同一条件であり、使用した半導体基板の表面には熱酸化膜が形成されている。また、図９の横軸は照射した赤外線の波数（単位：ｃｍ−１）であり、縦軸は吸光度（任意単位）である。
【０００９】
図９より、条件Ａの半導体基板は、２１１０ｃｍ−１および２１５５ｃｍ−１付近にピークが確認できる。このうち、２１１０ｃｍ−１のピークはＳｉ（１００）面の脆化領域（「プレートレット欠陥」とも表現できる）のＳｉのダングリングボンドと水素原子の結合（図９では「Ｓｉ（１００）：Ｈ」と表現している）に起因しており、半導体基板から半導体薄膜層が分離するために必要な欠陥であるといえる。また、２１５５ｃｍ−１のピークは水素イオン添加処理より形成された空格子点に起因して生じる、空格子点周辺におけるＳｉが有する３つのダングリングボンドそれぞれに水素原子が結合したＳｉ−Ｈ結合（図９では「ＶＨ３」と表現している）に起因したピークであり、加熱処理によりプレートレット欠陥に水素分子を供給する供給源となるため、こちらも半導体基板から半導体薄膜層が分離するために必要な欠陥であるといえる。
【００１０】
一方、条件Ｂの半導体基板は、条件Ａで確認されたピーク以外にも様々なＳｉ−Ｈ結合を示すピークが確認される。例えば、１９８０ｃｍ−１のピークは格子間（Ｉｎｔｅｒｓｔｉｔｉａｌ）に移動したＳｉとＨが２個結合したＳｉ−Ｈ結合（図９では「ＩＨ２」と表現している）に起因したピーク、２０６５ｃｍ−１のピークは、空格子点周辺におけるＳｉのダングリングボンドに水素原子が１つ結合したＳｉ−Ｈ結合（図９では「ＶＨ」と表現している）に起因したピーク、１９３０ｃｍ−１のピークは２つの空格子点周辺におけるＳｉのダングリングボンドに複数の水素原子が結合したＳｉ−Ｈ結合（図９では「Ｖ２Ｈｘ」と表現している）に起因したピークであり、上述の２１１０ｃｍ−１や２１５５ｃｍ−１にピークを持つＳｉ−Ｈ結合と比較して、半導体薄膜層の分離に対して寄与度の低いＳｉ−Ｈ結合である。
【００１１】
条件Ｂのように、水素イオン添加処理中の半導体基板の温度が低い場合、半導体基板の温度が高い場合には消滅する様々な欠陥が半導体基板中に残留してしまう。このため、半導体基板から半導体薄膜層を分離する際にＳｉ（１００）面のプレートレット欠陥だけでなく、半導体基板中に散在する上述の欠陥部分が分離界面となり得る場合があるため、分離した半導体薄膜層の表面には比較的大きな凹凸が形成されやすい。
【００１２】
つまり、半導体薄膜層表面のＰ−Ｖ値を小さくするためには、水素イオン添加処理中の半導体基板の温度を高くすることが有効であるといえる。
【００１３】
しかしながら、水素イオン添加処理中の半導体基板の温度を高くする程、半導体基板中には結晶欠陥や結晶構造転位が発生しやすくなり、半導体薄膜層中の結晶性を悪化させる要因となり得る。
【００１４】
したがって、半導体基板中に水素イオンを添加することによりＳＯＩ基板を作製する方法において、表面のＰ−Ｖ値を小さくすることと、高い結晶性を有することを両立させた半導体薄膜層を得ることは困難であるといえる。
【００１５】
上述の問題点を鑑み、本明細書では、表面のＰ−Ｖ値が小さく、かつ、高い結晶性を有する半導体薄膜層を備えたＳＯＩ基板の作製方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
半導体薄膜層の結晶性を高く保つため、水素イオン添加処理中の半導体基板の温度を２００℃以下に抑制する。加えて、水素イオン添加処理後の半導体基板を１００℃以上４００℃以下に保持した状態で半導体基板に対してプラズマ処理を行うことにより、水素イオン添加処理により生じる、半導体薄膜層の分離に対して寄与度の高いＳｉ−Ｈ結合を残存させたまま、半導体薄膜層の分離に対して寄与度の低いＳｉ−Ｈ結合を低減する。
【００１７】
すなわち、本発明の一態様は、半導体基板の表面に絶縁層を形成し、半導体基板に対して加速されたイオンを添加することで単結晶半導体基板中に脆化領域を形成し、半導体基板に対してプラズマ処理を行い、絶縁層を介して半導体基板にベース基板を貼り合わせ、半導体基板に対して加熱処理を行い、脆化領域を界面として半導体基板からベース基板を分離することにより、ベース基板上に絶縁層を介して半導体薄膜層を形成する工程を有し、イオン添加中の半導体基板の温度を２００℃以下に保持し、プラズマ処理中の半導体基板の温度を１００℃以上４００℃以下に保持することを特徴とするＳＯＩ基板の作製方法である。
【００１８】
上述のＳＯＩ基板の作成方法を適用することにより、表面のＰ−Ｖ値が小さく、かつ、高い結晶性を有する半導体薄膜層を備えたＳＯＩ基板を作製することができる。
【００１９】
また、本発明の一態様は、半導体基板の表面に絶縁層を形成し、半導体基板に対して加速されたイオンを添加することで半導体基板の内部に脆化領域を形成し、半導体基板に対してプラズマ処理を行い、絶縁層を介して半導体基板にベース基板を貼り合わせ、半導体基板に対して加熱処理を行い、脆化領域を界面として半導体基板からベース基板を分離することにより、ベース基板上に絶縁層を介して半導体薄膜層を形成する工程を有し、イオン添加中の半導体基板の温度を２００℃以下に保持し、プラズマ処理を行った半導体基板中のＳｉ−Ｈ結合の存在分布をフーリエ変換型赤外分光法を用いて測定した際に、１９３０ｃｍ−１以上２０６５ｃｍ−１以下の範囲に存在する吸光度ピークがプラズマ処理を行う前の半導体基板より減少し、かつ、２１１０ｃｍ−１および２１５５ｃｍ−１における吸光度ピークがプラズマ処理を行う前の半導体基板の８０％以上となるように、プラズマ処理を行うことを特徴とするＳＯＩ基板の作製方法である。
【００２０】
上述のＳＯＩ基板の作成方法を適用することにより、高い結晶性およびＰ−Ｖ値の小さい半導体薄膜層を備えたＳＯＩ基板を作製することができる。
【００２１】
また、上述のＳＯＩ基板の作製方法において、半導体基板へのイオン添加を複数回に分けて行うことにより、イオン添加処理中における半導体基板の温度上昇を効果的に低減できるため、より高い結晶性を有する半導体薄膜層を備えたＳＯＩ基板を作製することができる。
【００２２】
また、上述のＳＯＩ基板の作製方法において、プラズマ処理の処理時間を１０ｍｉｎ以上とすることにより、半導体薄膜層の分離に対して寄与度の低いＳｉ−Ｈ結合を効果的に低減できるため、よりＰ−Ｖ値が小さい半導体薄膜層を備えたＳＯＩ基板を作製することができる。
【００２３】
また、上述のＳＯＩ基板の作製方法において、ベース基板としてアルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラス、石英ガラスのいずれかを用いることにより、ＳＯＩ基板を用いて作製する半導体装置のコスト低減を図ることができる。
【発明の効果】
【００２４】
水素イオン添加処理中の半導体基板の温度を２００℃以下に抑制することにより、当該半導体基板を用いて作製される、ＳＯＩ基板の半導体薄膜層の結晶性を高く保つことができる。加えて、水素イオン添加処理後の半導体基板に対して、半導体基板の温度を１００℃以上４００℃以下に保持した状態でプラズマ処理を行うことで、水素イオン添加処理の際に半導体基板中に発生するＳｉ−Ｈ結合のうち、半導体薄膜層の分離に対して寄与度の低いＳｉ−Ｈ結合を大幅に低減できる。これにより、半導体基板から分離される半導体薄膜層は高い結晶性を有し、かつ、Ｐ−Ｖ値が小さいため、高性能な半導体集積回路の形成に耐えうる、Ｐ−Ｖ値が小さく、かつ、高い結晶性を有する半導体薄膜層を備えたＳＯＩ基板を作製することができる。
【図面の簡単な説明】
【００２５】
【図１】ＳＯＩ基板の作製方法を説明する図。
【図２】ＳＯＩ基板の作製方法を説明する図。
【図３】半導体装置を説明する図。
【図４】半導体装置を説明する図。
【図５】半導体装置を説明する図。
【図６】半導体装置を説明する図。
【図７】半導体装置を説明する図。
【図８】ＳＯＩ基板を用いた電子機器の一例を説明する図。
【図９】半導体基板中のＳｉ−Ｈ結合状態を説明する図。
【図１０】半導体薄膜層の結晶性を説明する図。
【図１１】半導体基板中のＳｉ−Ｈ結合状態を説明する図。
【図１２】半導体薄膜層の表面状態を説明する図。
【図１３】半導体薄膜層の結晶性を説明する図。
【図１４】半導体薄膜層の表面状態を説明する図。
【図１５】半導体薄膜層の表面状態を説明する図。
【図１６】半導体薄膜層の表面状態を説明する図。
【図１７】メモリセルの回路構成を説明する図。
【図１８】メモリセルの構造を説明する図。
【発明を実施するための形態】
【００２６】
本発明の一態様に係る実施の形態及び実施例について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００２７】
（実施の形態１）
本実施の形態では、高い結晶性および平坦性を有する半導体薄膜層を備えたＳＯＩ基板の作製方法について説明する。
【００２８】
まず、半導体基板１００を準備し、表面に絶縁層１０２を形成する（図１（Ａ）参照。）。半導体基板１００としては、例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板など、第１４族元素でなる単結晶半導体基板を用いることができる。また、炭化シリコン、ガリウムヒ素、インジウムリン等の化合物半導体基板を用いることもできる。市販のシリコン基板としては、直径５インチ（１２５ｍｍ）、直径６インチ（１５０ｍｍ）、直径８インチ（１００ｍｍ）、直径１２インチ（３００ｍｍ）、直径１６インチ（４００ｍｍ）サイズの円形のものが代表的である。なお、半導体基板１００の形状は円形に限らず、例えば、矩形等に加工したものであっても良い。また、半導体基板１００は、ＣＺ（チョクラルスキー）法やＦＺ（フローティングゾーン）法を用いて作製することができる。
【００２９】
絶縁層１０２は、例えば、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜等を単層で、または積層させて形成することができる。上記絶縁層１０２の作製方法としては、熱酸化法、ＣＶＤ法、スパッタリング法などがある。なお、上述の酸化窒化とは、その組成において、窒素よりも酸素の含有量が多いものを示しており、窒化酸化とは酸素よりも窒素の含有量が多い物を示している。
【００３０】
なお、ＣＶＤ法を用いて絶縁層１０２を形成する場合、良好な貼り合わせを実現するためには、テトラエトキシシラン（略称；ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）等の有機シランを用いて酸化シリコン膜を形成することが好ましい。
【００３１】
また、熱酸化法により絶縁層１０２を形成する場合、酸化性雰囲気中にハロゲンを添加して行うことが好ましい。
【００３２】
例えば、塩素（Ｃｌ）が添加された酸化性雰囲気中で半導体基板１００に熱酸化処理を行うことにより、塩素酸化された絶縁層１０２を形成することができる。この場合、絶縁層１０２は、塩素原子を含有する膜となる。このような塩素酸化により、外因性の不純物である重金属（例えば、Ｆｅ、Ｃｒ、Ｎｉ、Ｍｏ等）を捕集して金属の塩化物を形成し、これを外方に除去して半導体基板１００の汚染を低減させることができる。また、ベース基板２００と貼り合わせた後に、ベース基板からのＮａ等の不純物を固定して、半導体基板１００の汚染を防止できる。なお、熱酸化膜中に添加されるハロゲンの濃度に特段の限定は無いが、例えば、ハロゲン原子の濃度が１×１０１６［ａｔｏｍｓ／ｃｍ３］から１×１０２２［ａｔｏｍｓ／ｃｍ３］となればよい。
【００３３】
熱酸化処理の一例としては、酸素に対し塩化水素（ＨＣｌ）を０．５〜１０体積％（代表的には３体積％）の割合で含む酸化性雰囲気中で、９００℃〜１１５０℃の温度（代表的には１０００℃）で行うことができる。処理時間は０．１〜６時間、好ましくは０．５〜１時間とすればよい。熱酸化処理により形成される酸化膜の膜厚に特段の限定は無いが、例えば１０ｎｍ〜１０００ｎｍの厚さとすればよい。
【００３４】
なお、絶縁層１０２に含有させるハロゲン原子は塩素原子に限られない。絶縁層１０２にはフッ素原子を含有させてもよい。半導体基板１００表面をフッ素酸化する方法としては、ＨＦ溶液に浸漬させた後に酸化性雰囲気中で熱酸化処理を行う方法や、ＮＦ３を酸化性雰囲気に添加して熱酸化処理を行う方法などがある。
【００３５】
また、絶縁層１０２の形成前に、塩酸過酸化水素水混合溶液（ＨＰＭ）、硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、希フッ酸（ＤＨＦ）、ＦＰＭ（フッ酸、過酸化水素水、純水の混合液）等を用いて半導体基板１００の表面を洗浄しておくことが好ましい。
【００３６】
次に、半導体基板１００の一面からイオン添加処理１０４を行うことにより、半導体基板１００中の所定の深さに、脆化領域１０６を形成する（図１（Ｂ）参照。）。
【００３７】
なお、本実施の形態では、イオン添加処理１０４中において、半導体基板１００の基板温度を２００℃以下に保持する。半導体基板１００の基板温度を２００℃以下に保持する方法としては、例えば、イオン添加処理１０４を複数回に分けて行い、各々のイオン添加処理終了直後における基板温度が２００℃以下となるようにすればよい。なお、イオン添加処理１０４の分割回数については、半導体基板１００の材質やイオン添加処理１０４の条件により変化するため、例えば、半導体基板１００に温度変化をモニタリングできる部材（例えばサーモラベルなど）を設置しイオン添加処理１０４による基板温度変化を測定し、当該測定結果を元にイオン添加処理１０４の回数を決定すればよい。
【００３８】
イオン添加処理１０４中における半導体基板１００の基板温度を２００℃以下に保持することにより、半導体基板１００の結晶性の低下を抑制することができるため、後の工程で熱処理を行うことで半導体基板１００から分離された半導体薄膜層１１０の結晶性を半導体基板１００に近い状態まで回復することができる。なお、半導体基板１００の基板温度を２００℃以下に保持することによる結晶性低下抑制効果については、実施例１にて具体的な実験結果と共に詳細な説明を行う。
【００３９】
また、イオン添加処理１０４による半導体基板１００の温度上昇を抑制するため、半導体基板１００を設置する基板設置台の内部に冷却媒体を流す構成や、放熱構造（例えば、半導体基板１００を設置する面と反対の面に凹凸を有する構造）を備えた構成としてもよい。勿論、当該構成と上述の複数回に分けたイオン添加処理１０４を併用してもよく、これにより、より短時間でイオン添加処理１０４を行うことができる。
【００４０】
イオン添加処理１０４は、イオンドーピング装置やイオン注入装置を用いて行うことができる。特にイオン注入装置では、プラズマ中のイオン種を質量分離し、ある特定の質量のイオン種のみを半導体基板中に添加することができるため望ましい。
【００４１】
なお、イオンドーピング装置を用いてイオン添加処理を行う場合、イオンドーピング装置はプラズマ中のイオン種の質量分離が行われないため、添加する必要のない元素、例えば重金属なども同時に添加されるおそれがあるが、ハロゲン原子を含有する絶縁層１０２を介してイオン添加処理を行うことにより、絶縁層１０２中に重金属をトラップすることができるため、半導体基板１００の重金属による汚染を抑制することができる。
【００４２】
半導体基板１００中に添加する水素イオンは、Ｈ３＋の比率を高くすると良い。具体的には、Ｈ＋、Ｈ２＋、Ｈ３＋の総量に対してＨ３＋の割合が５０％以上（より好ましくは８０％以上）となるようにする。Ｈ３＋の割合を高めることにより、イオンビームに含まれるＨ＋、Ｈ２＋の割合を相対的に小さくなり、イオン種の違いに起因した平均侵入深さのばらつきを小さくすることができるため、イオン添加効率を向上させてイオン添加に要する時間を短縮することができる。
【００４３】
脆化領域１０６が形成される領域の深さは、添加する水素イオンの運動エネルギー、質量と電荷、入射角などによって調節することができる。また、脆化領域１０６は、イオンの平均侵入深さとほぼ同じ深さの領域に形成される。このため、水素イオンの添加条件を調整することにより、半導体基板１００から分離される半導体薄膜層１１０の厚さを調節することができる。
【００４４】
脆化領域１０６が形成される深さが浅すぎると、半導体基板１００から半導体薄膜層１１０がうまく分離されず、半導体薄膜層１１０に孔が空いてしまう場合がある。また、脆化領域１０６が形成される深さを深くしようとすると、イオンビームの加速エネルギーを大きくする必要があるため、半導体基板１００から分離される半導体薄膜層１１０の結晶性を低下させてしまう。このため、脆化領域１０６が形成される深さが５０ｎｍ以上１０００ｎｍ以下、好ましくは５０ｎｍ以上３００ｎｍ以下となるように添加するイオンの平均侵入深さを調節すればよい。
【００４５】
例えば、水素ガスを用いてイオンドーピング法でイオン添加を行う場合、イオンビームに含まれるイオン種及びその割合、絶縁層１０２の膜厚にもよるが、加速電圧を１０ｋＶ以上２００ｋＶ以下（好ましくは３０ｋＶ以上１００ｋＶ以下）、ドーズ量（複数回に分けてイオン添加を行う際は、トータルのドーズ量）を１×１０１６ｉｏｎｓ／ｃｍ２以上６×１０１６ｉｏｎｓ／ｃｍ２以下とすればよい。
【００４６】
そして、イオン添加処理１０４の後に結晶欠陥を回復させるための熱処理を行ってもよい。この熱処理の温度は、脆化領域１０６において水素集中により分離が生じない温度とする。一例として、２００℃以上４００℃未満で加熱を行えばよい。上記熱処理には、拡散炉、抵抗加熱炉などの加熱炉、ＲＴＡ（瞬間熱アニール、Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、マイクロ波加熱装置などを用いることができる。なお、上記温度条件はあくまで一例に過ぎず、半導体基板１００として用いる材質により適宜調整すればよく、上記範囲に限定して解釈されるものではない。
【００４７】
次に、半導体基板１００を１００℃以上４００℃以下に保持した状態で、半導体基板１００に対してプラズマ処理１０８を行う（図１（Ｃ）参照。）。
【００４８】
半導体基板１００を１００℃以上４００℃以下に保持する方法としては、例えば、半導体基板１００を設置する基板設置台を加熱することにより、基板設置台の熱を半導体基板１００に伝えればよい。また、前述のイオン添加処理１０４の際に記載した、半導体基板１００の温度上昇抑制方法を用いてもよい。
【００４９】
プラズマ処理１０８としては、例えば、誘導結合プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）方式、容量結合プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）方式、マイクロ波（例えば周波数２．４５ＧＨｚ）の高密度プラズマを用いた方式等を用い、１０ｍｉｎ以上、好ましくは３０ｍｉｎ以上の処理を行えばよい。なお、プラズマ処理としては、アルゴン、クリプトン、キセノンなど質量数の大きい希ガス、水素ガスおよび前述の希ガスと水素ガスの混合ガスを用いることが好ましい。
【００５０】
また、プラズマ処理１０８として、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行うことができる。逆スパッタリングとは、前述の希ガス雰囲気下、水素ガス雰囲気下および前述の希ガスと水素ガスの混合雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。
【００５１】
なお、一般的なＳＯＩ基板の作製工程においても、半導体基板にベース基板を貼り合わせる前にプラズマ処理を行うが、これは半導体基板の表面残留物除去や表面状態改質により半導体基板とベース基板の密着性を向上させるための処理である。これに対し、本実施の形態におけるプラズマ処理１０８は、以下に示す効果を主目的としたものである。
【００５２】
本実施の形態では、半導体薄膜層１１０の結晶性の低下を抑制するため、イオン添加処理１０４中の半導体基板１００の温度を２００℃以下に保持している。このため、半導体基板１００中には半導体薄膜層１１０の分離に対して寄与度の低いＳｉ−Ｈ結合が必然的に生じてしまう。そこで、上述のように半導体基板１００を１００℃以上４００℃以下の温度に保持し、さらに半導体基板１００に対してプラズマ処理１０８を行うことにより、半導体薄膜層１１０の分離に対して寄与度の高いＳｉ−Ｈ結合を残存させたまま、半導体薄膜層１１０の分離に対して寄与度の低いＳｉ−Ｈ結合を低減する。
【００５３】
なお、上述の効果に加え、半導体基板とベース基板の密着性を向上させる効果を備えていてもよい。
【００５４】
なお、上述の「半導体薄膜層１１０の分離に対して寄与度の高いＳｉ−Ｈ結合を残存させ」とは、プラズマ処理を行う前の半導体基板１００における２１１０ｃｍ−１および２１５５ｃｍ−１の吸光度ピークを１００％とした場合に、プラズマ処理を行った半導体基板１００における２１１０ｃｍ−１および２１５５ｃｍ−１の吸光度ピークが８０％以上である場合を指す。
【００５５】
また、上述の「半導体薄膜層１１０の分離に対して寄与度の低いＳｉ−Ｈ結合」とは、フーリエ変換型赤外分光法を用いて半導体基板１００中のＳｉ−Ｈ結合測定した際に、１９３０ｃｍ−１以上２０６５ｃｍ−１以下の範囲に吸光度ピークを有する結合の事を指す。
【００５６】
次に、ベース基板２００を準備し、半導体基板１００の脆化領域１０６が形成された側の面に対してベース基板２００を貼り合わせる（図１（Ｄ）参照。）。ベース基板２００としては、液晶表示装置などに使用されている透光性を有するガラス基板を用いることができ、歪み点が６００℃以上であるものを用いることが好ましい。上述のガラス基板としては、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板が挙げられる。ベース基板２００として、特に上述の各種ガラス基板を用いる場合、ベース基板２００の大面積化が可能であり、且つ価格も安価であるため、ＳＯＩ基板を用いて作製する半導体装置のコスト低減を図ることができる。
【００５７】
また、ベース基板２００として、セラミック基板、サファイア基板などの絶縁体でなる基板、金属やステンレスなどの導電体でなる基板なども用いることができる。なお、半導体基板１００で挙げた基板なども用いることができる。
【００５８】
なお、ベース基板２００上に絶縁膜を形成してもよい。その場合、ベース基板２００上に形成される絶縁膜は、絶縁層１０２と同様の方法及び材料を用いて形成することができる。
【００５９】
また、ベース基板２００は、その表面をあらかじめ洗浄しておくことが好ましい。具体的には、ベース基板２００に対して、塩酸過酸化水素水混合溶液（ＨＰＭ）、硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、希フッ酸（ＤＨＦ）、ＦＰＭ（フッ酸、過酸化水素水、純水の混合液）等を用いて超音波洗浄を行う。このような洗浄処理を行うことによって、ベース基板２００表面の平坦性向上や、ベース基板２００表面に残存する研磨粒子の除去などが実現される。
【００６０】
そして、半導体基板１００とベース基板２００を貼り合わせる前には、貼り合わせに係る表面に対して表面処理を行ってもよい。表面処理としては、ウェット処理、ドライ処理、またはウェット処理とドライ処理の組み合わせ、を用いることができる。また、異なるウェット処理どうしを組み合わせて用いても良いし、異なるドライ処理どうしを組み合わせて用いても良い。これにより、半導体基板１００とベース基板２００との界面での接合強度を向上させることができる。
【００６１】
上述のウェット処理としては、オゾン水を用いたオゾン処理（オゾン水処理）、アルカリ系洗浄剤を用いたメガソニック洗浄、ブラシ洗浄、又は２流体洗浄（純水や水素添加水等の機能水を窒素等のキャリアガスとともに噴きつける方法）などが挙げられる。また、上述のドライ処理としては、ＸｅエキシマＵＶランプの照射、プラズマ処理、バイアス印加プラズマ処理、又はラジカル処理などが挙げられる。
【００６２】
貼り合わせの際には、ベース基板２００または半導体基板１００の一箇所に、０．００１Ｎ／ｃｍ２以上１００Ｎ／ｃｍ２以下、例えば、１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以下の圧力を加えることが望ましい。これにより、絶縁層１０２とベース基板２００の一箇所を密着させると、当該部分を始点として、基板のほぼ全面において絶縁層１０２とベース基板２００に自発的な接合が生じる。この接合には、ファンデルワールス力や水素結合が作用しており、常温で行うことができる。
【００６３】
なお、半導体基板１００とベース基板２００の接合強度を増加させるため、貼り合わせの後に熱処理を行ってもよい。この熱処理の温度は、脆化領域１０６において分離が生じない温度（例えば、２００℃以上４００℃未満）とする。また、この温度範囲で加熱しながら、半導体基板１００とベース基板２００を貼り合わせてもよい。上記熱処理には、拡散炉、抵抗加熱炉などの加熱炉、ＲＴＡ（瞬間熱アニール、Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、マイクロ波加熱装置などを用いることができる。なお、上記温度条件はあくまで一例に過ぎず、開示する発明の一態様がこれに限定して解釈されるものではない。
【００６４】
次に、半導体基板１００に対して加熱処理を行う。当該加熱処理を行うことで、イオン添加処理１０４により半導体基板１００中に添加された水素イオン（または、添加された水素イオンを含む気体）が脆化領域１０６に集中し、当該部分を中心として半導体基板１００内部の圧力が上昇する。これにより、脆化領域１０６に亀裂が生じるため、脆化領域１０６に生じた亀裂を境界面として半導体基板１００から半導体薄膜層１１０が分離される。その後、ベース基板２００を半導体基板１００から分離することにより、半導体基板１００より分離された半導体薄膜層１１０が、絶縁層１０２を介してベース基板２００上に転載される（図２参照。）。
【００６５】
なお、当該加熱処理は、抵抗加熱炉等の加熱炉、ＲＴＡ（瞬間熱アニール、Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、マイクロ波加熱装置等を用いることができる。例えば、加熱炉を用いる場合、５５０℃以上かつベース基板２００の歪み点未満の温度で０．５時間以上６時間以内の時間で加熱処理を行えばよい。
【００６６】
また、当該加熱処理は必ずしも１回の加熱処理で行う必要はなく、複数回の加熱処理をもって当該加熱処理としてもよい。例えば、加熱炉にて２００℃の状態で２時間加熱処理を行った後に加熱炉の温度を６００℃まで上昇させ、６００℃の状態で更に２時間加熱処理を行うといったように、温度を変化させながら複数回の加熱処理を行ってもよい。このように、脆化領域１０６で分離現象（劈開現象）が生じる温度よりも低い温度で、半導体基板１００を予め加熱することにより、半導体基板１００とベース基板２００の接合強度を更に高めることができる。
【００６７】
また、半導体薄膜層１１０を半導体基板１００から分離した後に、半導体薄膜層１１０に対して１００℃以上の温度で熱処理を行い、半導体薄膜層１１０中に残存する水素の濃度を低減させてもよい。
【００６８】
以上の工程により作製されたＳＯＩ基板２１０は、半導体薄膜層１１０が高い結晶性を有しており、且つ、ＣＭＰ装置を用いた研磨処理といった平坦化処理を行うことなく、半導体薄膜層１１０のＰ−Ｖ値を小さくすることができる。したがって、本実施の形態に記載の方法を用いることにより、高性能な半導体集積回路の形成に耐えうる、Ｐ−Ｖ値が小さく、かつ、高い結晶性を有する半導体薄膜層を備えたＳＯＩ基板を作製することができる。
【００６９】
（実施の形態２）
本実施の形態では、実施の形態１に記載の方法により作製されたＳＯＩ基板を用いた半導体装置の構成の一例について、図３および図４を用いて説明する。
【００７０】
図３は、実施の形態１に記載する方法で作製したＳＯＩ基板を用いて作製した、ｎチャネル型のトランジスタおよび、ｐチャネル型のトランジスタを有する半導体装置の構成例であり、図４は当該半導体装置の作製方法の一例である。
【００７１】
図３（Ａ）は、ベース基板２００上に絶縁層１０２を介して半導体薄膜層１１０が設けられたＳＯＩ基板の断面図であり、実施の形態１に記載されている図２の構造と一致する。
【００７２】
まず、半導体薄膜層１１０を複数の島状の半導体層に分離する（図３（Ｂ）参照。）。半導体薄膜層１１０の分離は、例えばフォトリソグラフィ法などを用いて行えばよい。なお、本実施の形態では１つのｎチャネル型トランジスタおよび１つのｐチャネル型トランジスタの構造および作製方法についての説明を行うため、半導体薄膜層１１０を半導体層３０２（後にｎチャネル型トランジスタの一部を構成する）および半導体層３０４（後にｐチャネル型トランジスタの一部を構成する）の２つに分離している。
【００７３】
次に、半導体層３０２および半導体層３０４上に絶縁層３０６を形成した後、半導体層３０２と重なる絶縁層３０６上にゲート電極３０８を形成し、半導体層３０４と重なる絶縁層３０６上にゲート電極３１０を形成する（図３（Ｃ）参照。）。なお、絶縁層３０６はゲート絶縁層として機能する。
【００７４】
なお、半導体薄膜層１１０のエッチングを行う前に、形成するトランジスタのしきい値電圧を制御するために、ホウ素、アルミニウム、ガリウム等のｐ型を付与する不純物元素、またはリン、ヒ素等のｎ型を付与する不純物元素を半導体薄膜層１１０に添加することが好ましい。例えば、ｎチャネル型トランジスタが形成される領域にｐ型を付与する不純物元素を添加し、ｐチャネル型トランジスタが形成される領域にｎ型を付与する不純物元素を添加する。
【００７５】
次に、半導体層３０２にｎ型の不純物領域３１２を形成し、半導体層３０４にｐ型の不純物領域３１４を形成する（図３（Ｄ）参照。）。
【００７６】
ｎ型の不純物領域３１２を形成する方法としては、例えば、ｐチャネル型トランジスタとなる半導体層３０４上にレジストでマスクを形成した後、イオンドーピング法またはイオン注入法によりｎ型を付与する不純物元素を半導体層３０２に添加する。これにより、半導体層３０２のうちゲート電極３０８と重畳しない領域には不純物元素が添加されてｎ型の不純物領域３１２が形成されるとともに、ゲート電極３０８と重畳する領域は自己整合的にチャネル形成領域３２２となる。
【００７７】
そして、半導体層３０４を覆うレジストを除去した後に、半導体層３０４においても上記と同様の方法でｐ型を付与する不純物元素を半導体層３０４に添加することにより、ｐ型の不純物領域３１４およびチャネル形成領域３２４が形成される。
【００７８】
次に、ゲート電極３０８の側面を覆うサイドウォール絶縁膜３３２および、ゲート電極３１０の側面を覆うサイドウォール絶縁膜３３４を形成する（図３（Ｅ）参照。）。
【００７９】
サイドウォール絶縁膜３３２の形成方法としては、プラズマＣＶＤ法などのＣＶＤ法、スパッタリング法などのＰＶＤ法を用いて絶縁層３０６、ゲート電極３０８およびゲート電極３１０上に酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、酸化アルミニウム等の絶縁膜を単層または積層に成膜し、当該膜をＳＯＩ基板の表面に対して垂直方向となる異方性エッチングすることで形成すればよい。サイドウォール絶縁膜３３４についても同様の形成方法を用いることができる。なお、図３（Ｅ）では、この異方性エッチングにより絶縁層３０６もエッチングしているが、必ずしもこのような構造とする必要はない。また、図３（Ｅ）ではサイドウォール絶縁膜３３２およびサイドウォール絶縁膜３３４はゲート電極３０８および３１０の側面を覆う状態に形成されているが、ゲート電極３０８および３１０の側面および上面を覆う状態に形成されていてもよい。
【００８０】
次に、ｎ型の不純物領域３１２中にｎ型の低濃度不純物領域３４２およびｎ型の高濃度不純物領域３５２を、ｐ型の不純物領域３１４中にｐ型の低濃度不純物領域３４４およびｐ型の高濃度不純物領域３５４を形成する（図４（Ａ）参照。）。
【００８１】
ｎ型の不純物領域３１２中にｎ型の低濃度不純物領域３４２およびｎ型の高濃度不純物領域３５２を形成する方法としては、ｐ型の不純物領域３１４およびチャネル形成領域３２４上にレジストマスクを形成した後、ゲート電極３０８及びサイドウォール絶縁膜３３２をマスクとして、イオンドーピング法またはイオン注入法によりｎ型を付与する不純物元素をｎ型の不純物領域３１２に添加する。ｎ型の不純物領域３１２上の一部にはサイドウォール絶縁膜３３２が形成されているため、ｎ型の不純物領域３１２には不純物元素の添加により自己整合的にｎ型の低濃度不純物領域３４２およびｎ型の高濃度不純物領域３５２が形成される。なお、ｎ型の高濃度不純物領域３５２やｎ型の低濃度不純物領域３４２はソース領域またはドレイン領域として機能する。
【００８２】
そして、ｐ型の不純物領域３１４およびチャネル形成領域３２４上のレジストマスクを除去した後に、ｐ型の不純物領域３１４においても、ｐ型を付与する不純物元素を、上記と同様の方法でｐ型の不純物領域３１４に添加することにより、ｐ型の低濃度不純物領域３４４およびｐ型の高濃度不純物領域３５４が形成される。なお、ｐ型の高濃度不純物領域３５４やｐ型の低濃度不純物領域３４４はソース領域またはドレイン領域として機能する。
【００８３】
以上の工程により、ｎチャネル型トランジスタ３６２とｐチャネル型トランジスタ３６４を有する半導体装置を作製することができる（図４（Ａ）参照。）。なお、ｎ型の低濃度不純物領域３４２、ｎ型の高濃度不純物領域３５２、ｐ型の低濃度不純物領域３４４およびｐ型の高濃度不純物領域３５４を形成した後に、不純物元素の活性化のために加熱処理を行ってもよい。
【００８４】
次に、ｎチャネル型トランジスタ３６２およびｐチャネル型トランジスタ３６４上に絶縁層３７０を形成する（図４（Ｃ）参照。）。
【００８５】
絶縁層３７０の形成方法としては、プラズマＣＶＤ法などのＣＶＤ法、スパッタリング法などのＰＶＤを用いてｎチャネル型トランジスタ３６２およびｐチャネル型トランジスタ３６４上に酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、酸化アルミニウム等の絶縁膜を単層または積層に成膜すればよい。なお、絶縁層３７０は膜中に水素を含んでいることが望ましい。これにより、絶縁層３７０を形成後に３５０℃以上４５０℃以下の温度による加熱処理を行うことで、絶縁層３７０中に含まれる水素をチャネル形成領域３２２および３２４に拡散させることができる。チャネル形成領域３２２および３２４に水素を供給することで、チャネル形成領域３２２および３２４の内部や絶縁層３０６との界面において、捕獲中心となるような欠陥を効果的に補償することができる。
【００８６】
次に、絶縁層３７０を覆うように層間絶縁層３７２を形成する（図４（Ｃ）参照）。層間絶縁層３７２を構成する材料の一例としては、酸化シリコン膜などの無機材料でなる絶縁膜や、ポリイミドなどの有機樹脂膜を用いることができる。また、層間絶縁層３７２は単層構造としてもよいし、積層構造としてもよい。
【００８７】
次に、絶縁層３７０および層間絶縁層３７２にコンタクトホールを形成した後、配線層３７４を形成する（図４（Ｄ）参照。）。この配線層３７４は、ソース領域またはドレイン領域に電気的に接続されている。また、配線層３７４の形成方法の一例として、真空蒸着法やスパッタリング法などの物理気相成長法（ＰＶＤ：Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）やプラズマＣＶＤ法などの化学気相成長法（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）を用いて、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）から選ばれた元素、又は前記元素を主成分とする合金材料もしくは化合物材料を含む膜で形成すればよい。また、導電膜としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜や、ＡｇＰｄＣｕ合金膜を用いてもよい。
【００８８】
本実施の形態では半導体装置の一例としてｎチャネル型トランジスタおよびｐチャネル型トランジスタの作製方法を説明したが、これらに加えて、容量、抵抗等の半導体素子を一体として形成することで、高付加価値の半導体装置を作製することができる。
【００８９】
（実施の形態３）
本実施の形態では、実施の形態１に記載の方法により作製されたＳＯＩ基板を用いた半導体装置の構成の一例について、図５を用いて説明する。
【００９０】
図５では、実施の形態１に記載する方法で作製したＳＯＩ基板を用いて作製された、メモリセルの構成例を示す。
【００９１】
図５（Ａ）はメモリセルの一部を表す回路図の一例であり、図５（Ｂ）は図５（Ａ）の回路図を構成するメモリセルの断面図の一例を、図５（Ｃ）は図５（Ａ）の回路図を構成するメモリセルの平面図の一例を示す。なお、図５（Ｂ）は、図５（Ｃ）のＡ１−Ａ２およびＢ１−Ｂ２における断面図に相当する。また、図５（Ｃ）は半導体装置の構造を理解しやすくするため、一部の層などを省略して記載している。
【００９２】
本実施の形態にて説明するメモリセルは、図５（Ｂ）に示すように下部に第１の半導体材料を用いたトランジスタ５６０を有し、上部に第２の半導体材料を用いたトランジスタ５６２を有する。ここで、第１の半導体材料と第２の半導体材料とは異なる材料とすることが望ましい。例えば、第２の半導体材料として酸化物半導体を用い、第１の半導体材料として酸化物半導体以外の半導体材料を用いればよい。
【００９３】
酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素またはインジウムリン等を用いることができ、特に、単結晶構造の半導体を用いることが好ましい。このような半導体材料を用いたトランジスタは、高速動作が容易である。
【００９４】
一方、半導体材料として酸化物半導体を用いたトランジスタは、オフ電流が極めて小さく、これにより、図５（Ａ）に示す、トランジスタ５６０、トランジスタ５６２および容量素子５６４と接続された領域（ノード５８０）において、長時間の電荷保持が可能となるため、メモリセルの低消費電力化が可能となる。なお、半導体材料として酸化物半導体を用いたトランジスタについての説明や、半導体層として酸化物半導体以外の材料を用いたトランジスタと、半導体層として酸化物半導体材料を用いたトランジスタを積層構造とすることについての特徴を、実施の形態６にて詳細に説明する。
【００９５】
図５（Ｂ）の２つのトランジスタのうち、下部に位置するトランジスタ５６０の作製に、実施の形態１に示したＳＯＩ基板２１０を用いることができる。つまり、実施の形態１のベース基板２００および絶縁層１０２が、本実施の形態のベース基板５００および絶縁層５０２に相当する。また、実施の形態１の半導体薄膜層１１０を用いて、本実施の形態のチャネル形成領域５０４および不純物領域５１０を形成することができる。
【００９６】
図５におけるトランジスタ５６０は、ベース基板５００上の半導体層中に設けられたチャネル形成領域５０４と、チャネル形成領域５０４を挟むように設けられた不純物領域５１０（ソース領域およびドレイン領域とも記す）と、チャネル形成領域５０４上に設けられたゲート絶縁層５０６と、ゲート絶縁層５０６上にチャネル形成領域５０４と重畳するように設けられたゲート電極５０８を有する。
【００９７】
ベース基板５００上の半導体層中に設けられた不純物領域５１０には、導電層５１２が接続されている。ここで、導電層５１２は、トランジスタ５６０のソース電極やドレイン電極としても機能する。また、トランジスタ５６０を覆うように絶縁層５１４が設けられている。なお、図５（Ｂ）では絶縁層５１４は単層であるが、複数の膜を積層させた構造であってもよい。
【００９８】
高集積化を実現するためには、図５（Ｂ）に示すようにトランジスタ５６０がサイドウォール絶縁膜を有しない構成とすることが望ましい。一方で、トランジスタ５６０の特性を重視する場合には、ゲート電極５０８の側面にサイドウォール絶縁膜を設け、不純物濃度が異なる領域を含む不純物領域５１０を設けても良い。
【００９９】
図５におけるトランジスタ５６２は、絶縁層５１４などの上に設けられた酸化物半導体層５１６と、酸化物半導体層５１６と電気的に接続され、ソース電極またはドレイン電極として機能する導電層５１８および導電層５３０と、酸化物半導体層５１６、導電層５１８、導電層５３０を覆うゲート絶縁層５２０と、ゲート絶縁層５２０上に酸化物半導体層５１６と重畳するように設けられたゲート電極５２２を有する。なお、図５（Ｂ）では、導電層５１８および導電層５３０は酸化物半導体層５１６の上面（および側面）と電気的に接続（いわゆる、トップコンタクト構造）されているが、導電層５１８および導電層５３０を形成した後に酸化物半導体層５１６を形成することで、酸化物半導体層５１６の下面（および側面）と電気的に接続（いわゆる、ボトムコンタクト構造）されている状態としてもよい。
【０１００】
図５における容量素子５６４は、導電層５１８、ゲート絶縁層５２０、およびゲート電極５２２により構成される。すなわち、導電層５１８は、容量素子５６４の一方の電極として機能し、ゲート電極５２２は、容量素子５６４の他方の電極として機能することになる。このような構成とすることにより、十分な容量を確保することができる。また、トランジスタ５６２をボトムコンタクト構造とした場合、酸化物半導体層５１６とゲート絶縁層５２０とを積層させることにより、導電層５１８とゲート電極５２２との絶縁性を十分に確保することができる。なお、容量が不要の場合は、容量素子５６４を設けない構成とすることもできる。
【０１０１】
本実施の形態では、トランジスタ５６２および容量素子５６４が、トランジスタ５６０と少なくとも一部が重畳するように設けられている。このような平面レイアウトを採用することにより、高集積化を図ることができる。例えば、最小加工寸法をＦとして、メモリセルの占める面積を１５Ｆ２〜２５Ｆ２とすることが可能である。
【０１０２】
トランジスタ５６２および容量素子５６４の上には絶縁層５２４が設けられており、絶縁層５２４上には、ゲート絶縁層５２０および絶縁層５２４に形成された開口を介してトランジスタ５６２のソース電極またはドレイン電極として機能する導電層５３０および、トランジスタ５６０のソース電極またはドレイン電極として機能する導電層５１２に電気的に接続された配線層５２６が形成されている。これにより、それぞれを異なる配線に接続する場合と比較して、配線の数を削減することができるため、半導体装置の集積度を向上させることができる。また、配線層５２６上には絶縁層５２８が形成されている。
【０１０３】
また、図５のように、導電層５１２、導電層５３０および配線層５２６の電気的接続を１箇所で行うレイアウトを採用することにより、コンタクト領域に起因する素子面積の増大を抑制することができるため、半導体装置の集積度を高めることができる。
【０１０４】
図５に示すメモリセルを複数用い、直列に接続することで、ＮＡＮＤ型のメモリセルアレイを形成することができる。また、並列に接続することで、ＮＯＲ型のメモリセルアレイを形成することができる。
【０１０５】
このように、実施の形態１に記載する方法で作製したＳＯＩ基板を用いることにより、トランジスタ５６０は高速動作が可能となり、また、安定した電気特性を得ることができる。したがって、高性能なメモリセルを備えた半導体装置を、高い歩留まりで作製することが可能であり、また生産コストを削減することができる。
【０１０６】
（実施の形態４）
本実施の形態では、実施の形態１に記載の方法により作製されたＳＯＩ基板を用いた半導体装置の構成の一例について、図６および図７を用いて説明する。
【０１０７】
図６では、実施の形態１に記載する方法で作製したＳＯＩ基板を用いて作製された、液晶表示装置の一部（画素部分）の構成例を示す。また、図７では、実施の形態１に記載する方法で作製したＳＯＩ基板を用いて作製された、エレクトロルミネセンス表示装置（以下、ＥＬ表示装置と略記する。）の一部（画素部分）の構成例を示す。
【０１０８】
図６（Ａ）は液晶表示装置の画素部分における上面図の一例であり、図６（Ｂ）は、図６（Ａ）のＣ１−Ｃ２における断面図に相当する。なお、図６（Ａ）は半導体装置の構造を理解しやすくするため、一部の層などを省略して記載している。
【０１０９】
図６に示すように、液晶表示装置の画素部分は、信号線６０８、信号線６０８と交差する走査線６１１および容量線６１３、画素電極６１８、信号線６０８からの信号を画素電極６１８に入力するか否かを決定するトランジスタ６８０、容量素子６９０、画素電極６１８とトランジスタ６８０を電気的に接続する配線層６０９を有する。なお、信号線６０８の一部および配線層６０９の一部はトランジスタ６８０のソース電極またはドレイン電極として機能する。また、走査線６１１の一部はトランジスタ６８０のゲート電極として機能するため、走査線６１１にはゲート電極６１２が含まれている。
【０１１０】
なお、図６において、配線層６０９は信号線６０８と同一の材料および工程により形成されたものであり、構造を理解しやすくするために異なる名称を用いたが、同一のものである。同様に、走査線６１１と容量線６１３も同一のものである。
【０１１１】
図６（Ｂ）のトランジスタ６８０の作製に、実施の形態１に示したＳＯＩ基板２１０を用いることができる。つまり、実施の形態１のベース基板２００および絶縁層１０２が、本実施の形態のベース基板６００および絶縁層６０２に相当する。また、実施の形態１の半導体薄膜層１１０を用いて、本実施の形態のチャネル形成領域６０４および不純物領域６０６を形成することができる。
【０１１２】
図６におけるトランジスタ６８０は、ベース基板６００上の半導体層中に設けられたチャネル形成領域６０４と、チャネル形成領域６０４を挟むように設けられた、ｎ型またはｐ型の不純物元素が添加された不純物領域６０６（ソース領域およびドレイン領域とも記す）と、不純物領域６０６と電気的に接続された信号線６０８および配線層６０９と、チャネル形成領域６０４上に設けられたゲート絶縁層６１０と、ゲート絶縁層６１０上にチャネル形成領域６０４と重畳するように設けられたゲート電極６１２を有する。なお、チャネル形成領域６０４および不純物領域６０６は、ＳＯＩ基板の半導体層をエッチング処理等により素子分離して形成された島状の半導体層を用いて形成されている。そして、トランジスタ６８０を覆うように絶縁層６１４が設けられている。
【０１１３】
なお、図６（Ｂ）では絶縁層６１４は単層であるが、複数の膜を積層させた構造であってもよい。
【０１１４】
図６における容量素子６９０は、配線層６０９、ゲート絶縁層６１０、および容量線６１３により構成される。すなわち、配線層６０９は、容量素子６９０の一方の電極として機能し、容量線６１３は、容量素子６９０の他方の電極として機能することになる。このような構成とすることにより、十分な容量を確保することができる。
【０１１５】
絶縁層６１４上には画素電極６１８が設けられており、画素電極６１８はゲート絶縁層６１０および絶縁層６１４に形成された開口部を介して配線層６０９と電気的に接続されている。また、絶縁層６１４上には、スペーサ６２０が配置されている。そして、絶縁層６１４およびスペーサ６２０を覆う配向膜６２２が形成されている。なおスペーサ６２０は、ベース基板６００と対向基板６５０の間に隙間を形成する役割を担う。
【０１１６】
対向基板６５０には、対向電極６５２、対向電極を覆う配向膜６５４が形成されている。そして、スペーサ６２０によって形成される配向膜６２２と配向膜６５４の隙間に液晶層６６０が形成されている。
【０１１７】
なお、配線層６０９と画素電極６１８の接続部分は、ゲート絶縁層６１０および絶縁層６１４に開口部が形成されており段差が生じるので、当該部分では液晶層６６０の液晶の配向が乱れやすい。そのため、当該部分上にスペーサ６２０を形成することで、液晶層６６０の液晶の配向の乱れを防ぐことができる。
【０１１８】
このように、実施の形態１に記載する方法で作製したＳＯＩ基板を用いることにより、トランジスタ６８０は高速動作が可能となり、また、安定した電気特性を得ることができる。したがって、高性能な液晶表示装置を、高い歩留まりで作製することが可能であり、また生産コストを削減することができる。
【０１１９】
次に、ＥＬ表示装置の構成例について、図７を参照して説明する。
【０１２０】
図７（Ａ）はＥＬ表示装置の画素部分における上面図の一例であり、図７（Ｂ）は、図７（Ａ）のＤ１−Ｄ２における断面図に相当する。なお、図７（Ｂ）は半導体装置の構造を理解しやすくするため、一部の層などを省略して記載している。
【０１２１】
図７に示すように、ＥＬ表示装置の画素部分は、電源供給線７０７、信号線７０８、電源供給線７０７および信号線７０８と交差する走査線７１１、容量線７１３、画素電極７１８、信号線７０８からの信号が入力される画素を決定する選択用トランジスタ７７０、選択用トランジスタを介して入力される信号を画素電極に入力するか否かを決定する表示制御用トランジスタ７８０、容量素子７９０を有する。
【０１２２】
なお、信号線７０８の一部および配線層７０９は選択用トランジスタ７７０のソース電極またはドレイン電極として機能し、電源供給線７０７の一部および配線層７１５は表示制御用トランジスタ７８０のソース電極またはドレイン電極として機能する。また、走査線７１１および容量線７１３の一部は選択用トランジスタ７７０および表示制御用トランジスタ７８０のゲート電極として機能するため、走査線７１１および容量線７１３にはゲート電極７１２が含まれている。
【０１２３】
また、図７において、電源供給線７０７、信号線７０８、配線層７０９および配線層７１５は同一の材料および工程により形成されたものであり、構造を理解しやすくするために異なる名称を用いたが、同一のものである。同様に、走査線７１１と容量線７１３も同一のものである。
【０１２４】
図７（Ｂ）の表示制御用トランジスタ７８０の作製に、実施の形態１に示したＳＯＩ基板２１０を用いることができる。つまり、実施の形態１のベース基板２００および絶縁層１０２が、本実施の形態のベース基板７００および絶縁層７０２に相当する。また、実施の形態１の半導体薄膜層１１０を用いて、本実施の形態のチャネル形成領域７０４および不純物領域７０６を形成することができる。
【０１２５】
図７における表示制御用トランジスタ７８０は、ベース基板７００上の半導体層中に設けられたチャネル形成領域７０４と、チャネル形成領域７０４を挟むように設けられた、ｎ型またはｐ型の不純物元素が添加された不純物領域７０６（ソース領域およびドレイン領域とも記す）と、不純物領域７０６と電気的に接続された電源供給線７０７および配線層７１５と、チャネル形成領域７０４上に設けられたゲート絶縁層７１０と、ゲート絶縁層７１０上にチャネル形成領域７０４と重畳するように設けられたゲート電極７１２を有する。なお、チャネル形成領域７０４および不純物領域７０６は、ＳＯＩ基板の半導体層をエッチング処理等により素子分離して形成された島状の半導体層を用いて形成されている。そして、表示制御用トランジスタ７８０および選択用トランジスタ７７０を覆うように絶縁層７１４が設けられている。なお、図７（Ｂ）では選択用トランジスタ７７０の構造については記載されていないが、不純物領域７０６に電源供給線７０７および配線層７０９が電気的に接続されていること以外は、表示制御用トランジスタ７８０と同様の構造とすればよい。
【０１２６】
なお、図７（Ｂ）では絶縁層７１４は単層であるが、複数の膜を積層させた構造であってもよい。
【０１２７】
図７における容量素子７９０は、電源供給線７０７、ゲート絶縁層７１０、および容量線７１３により構成される。すなわち、電源供給線７０７は、容量素子７９０の一方の電極として機能し、容量線７１３は、容量素子７９０の他方の電極として機能することになる。このような構成とすることにより、十分な容量を確保することができる。
【０１２８】
絶縁層７１４上には画素電極７１８が設けられており、ゲート絶縁層７１０および絶縁層７１４に形成された開口部を介して、表示制御用トランジスタ７８０から引き回された配線層７１５と電気的に接続されている。そして、画素電極７１８の周辺部には、画素電極７１８の端部を覆う絶縁性の隔壁層７２０が形成されている。
【０１２９】
画素電極７１８上には、電界を加えることにより発光する材料を含む層（以下、ＥＬ層と呼称する。）が形成され、ＥＬ層７２２上には対向電極７２４が形成されている。また、外部（大気中）の酸素や水蒸気などによるＥＬ層の劣化を抑制するため、ベース基板７００上には接着材料（図示しない）を用いて対向基板７５０が固定されている。
【０１３０】
ＥＬ表示装置の階調の制御は、ＥＬ層の発光輝度を電流で制御する電流駆動方式と、電圧で制御する電圧駆動方式とがあるが、電流駆動方式は、画素ごとでトランジスタの特性値の差が大きい場合、採用することは困難であり、そのためには特性のばらつきを補正する補正回路が必要になる。しかしながら、本実施の形態におけるＥＬ表示装置は、先の実施の形態に示したＳＯＩ基板を用いて選択用トランジスタ７７０および表示制御用トランジスタ７８０を形成しているため、各画素に設けられた選択用トランジスタ７７０および表示制御用トランジスタ７８０の特性のばらつきが抑制され、電流駆動方式を積極的に採用することができる。
【０１３１】
このように、実施の形態１に記載する方法で作製したＳＯＩ基板を用いることにより、表示制御用トランジスタ７８０は高速動作が可能となり、また、安定した電気特性を得ることができる。したがって、高性能なＥＬ表示装置を、高い歩留まりで作製することが可能であり、また生産コストを削減することができる。
【０１３２】
（実施の形態５）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合の一例について説明する。
【０１３３】
電子機器としては、ビデオカメラ、デジタルカメラなどのカメラ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話機、携帯型ゲーム機、電子書籍等）、記録媒体中のデータを再生する機能を有する画像再生装置（具体的には、ＤＶＤ（ｄｉｇｉｔａｌ  ｖｅｒｓａｔｉｌｅ  ｄｉｓｃ）、ブルーレイディスク（Ｂｌｕ―ｒａｙ  Ｄｉｓｋ）等の記録媒体に記憶された音声データを再生し、かつ記憶された画像データを表示可能な表示装置）等が含まれる。それらの一例を図８に示す。
【０１３４】
図８（Ａ）は、携帯型の情報端末であり、本体８０１、筐体８０２、第１の表示部８０３ａ、第２の表示部８０３ｂなどによって構成されている。
【０１３５】
第１の表示部８０３ａおよび第２の表示部８０３ｂの少なくとも一方はタッチ入力機能を有するパネルとなっており、例えば図８（Ａ）の左図のように、第１の表示部８０３ａに表示される選択ボタン８０４ａおよび選択ボタン８０４ｂにより「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「キーボード入力」を選択した場合、図８（Ａ）の右図のように第１の表示部８０３ａにはキーボード８０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。
【０１３６】
また、図８（Ａ）に示す携帯型の情報端末は、図８（Ａ）の右図のように、本体８０１と筐体８０２を分離することができる。これにより、筐体８０２を壁に掛けて大人数で画面情報を共有しながら、本体８０１で画面情報をコントロールするといった操作が可能となり、非常に便利である。なお、当該装置を使用しない場合は、第１の表示部８０３ａ及び第２の表示部８０３ｂが向かい合うように、本体８０１および筐体８０２を重ねた状態とすることが好ましい。これにより、外部より加わる衝撃などから第１の表示部８０３ａ及び第２の表示部８０３ｂを保護することができる。
【０１３７】
図８（Ａ）は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
【０１３８】
また、図８（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０１３９】
さらに、図８（Ａ）に示す筐体８０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。
【０１４０】
実施の形態１に記載の方法により作製されたＳＯＩ基板を用いた半導体装置を、筐体８０２内に設置されたＣＰＵやメモリなどの各種半導体デバイス、第１の表示部８０３ａおよび第２の表示部８０３ｂ内に設置された各種半導体デバイスに用いることにより、高速動作が可能、低消費電力が低い等の付加価値の高い機能を有する携帯型の情報端末を提供できる。
【０１４１】
図８（Ｂ）は、テレビジョン装置であり、筐体８１１、表示部８１２、スタンド８１３などで構成されている。テレビジョン装置の操作は、筐体８１１が備えるスイッチや、リモコン操作機８１４により行うことができる。このようなテレビジョン装置において、筐体８１１内に設置されたＣＰＵやメモリなどの各種半導体デバイス、表示部８１２などに、実施の形態１に記載の方法により作製されたＳＯＩ基板を用いた半導体装置を用いることにより、高い表示能力や低消費電力といった特徴を有する、付加価値の高いテレビジョン装置を提供できる。
【０１４２】
図８（Ｃ）は、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）の一形態を示している。図８（Ｃ）に示す画像表示装置は、筐体８２１に左目用パネル８２２ａ、右目用パネル８２２ｂ及び画像表示ボタン８２３が設けられている。このようなゴーグル型ディスプレイにおいて、筐体８２１内に設置されたＣＰＵやメモリなどの各種半導体デバイス、左目用パネル８２２ａ、右目用パネル８２２ｂなどに、実施の形態１に記載の方法により作製されたＳＯＩ基板を用いた半導体装置を用いることにより、高い表示能力や低消費電力といった特徴を有する、付加価値の高いゴーグル型ディスプレイを提供できる。
【０１４３】
また、本明細書に開示する半導体装置の作製方法において、ベース基板（ＥＬ表示装置では、対向基板も含む）として透光性を有する基板（例えばガラス基板など）を用い、また、ソース電極、ドレイン電極、ゲート電極、画素電極などの各種電極部分に透光性を有する層（例えば、酸化珪素を含む酸化インジウムスズ（ＩＴＳＯ）、酸化インジウムスズ（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛、ガリウムを添加した酸化亜鉛（ＧＺＯ）などの透光性を有する導電材料）を用いることにより、透光性を有する画像表示装置（例えば、５０％以上の可視光透過率）を形成することが可能となる。これにより、左目用パネル８２２ａ及び右目用パネル８２２ｂは、外部の光景が目視可能であるため、通常時は図８（Ｃ）の左下図のように、使用者は通常の眼鏡と同様に周囲の風景を見ることができ、使用者が必要な情報を得たい場合に画像表示ボタン８２３を押すことにより、図８（Ｃ）の右下図のように、左目用パネル８２２ａ、右目用パネル８２２ｂの一方又は両方に必要な情報（画像）を表示するといった使用方法においても好適であるといえる。
【０１４４】
（実施の形態６）
本実施の形態では、半導体材料として酸化物半導体を用いたトランジスタについての説明および、半導体層として酸化物半導体以外の材料を用いたトランジスタと、半導体層として酸化物半導体材料を用いたトランジスタを積層構造とすることについての特徴を記載する。
【０１４５】
図１７は、実施の形態３とは異なるメモリセルの一例であり、本実施の形態の説明は、当該メモリセルを用いて行う。
【０１４６】
本実施の形態の説明にて用いるメモリセルは、図１７に示すように、第１のトランジスタ９１０、第２のトランジスタ９１２および容量素子９１４を有し、第１のトランジスタ９１０のソースおよびドレインの一方が第１の配線９２１（１ｓｔ  Ｌｉｎｅ）と、ゲートが第２の配線９２２（２ｎｄ＿Ｌｉｎｅ）接続され、第２のトランジスタ９１２のソースおよびドレインの一方が第３の配線９２３（３ｒｄ＿Ｌｉｎｅ）と、他方が第４の配線９２４（４ｔｈ＿Ｌｉｎｅ）と接続されている。また、容量素子９１４を構成する電極の一方が第１のトランジスタ９１０のソースおよびドレインの他方ならびに第２のトランジスタ９１２のゲートと接続されており、電極の他方は第５の配線９２５（５ｔｈ＿Ｌｉｎｅ）に接続されている。
【０１４７】
図１７のように、第１のトランジスタ９１０は半導体層として酸化物半導体材料を用いたトランジスタ（以下、ＯＳトランジスタとも記載する。）であるため、第２の配線９２２からの信号によりトランジスタ９１０をオン状態とし、第１の配線９２１からの信号を第２のトランジスタ９１２のゲートおよび容量素子９１４を構成する電極の一方に与えた状態で、第２の配線９２２からの信号によりトランジスタ９１０をオフ状態とする。これにより、メモリセルに電源の供給が行われない状況でもトランジスタ９１０のソースおよびドレインの他方、トランジスタ９１２のゲートおよび容量素子９１４を構成する電極の一方の間の領域（図中のノード９１８に相当。）に、第１の配線９２１を通して入力された信号を長期間保持できる（書き込み。）。
【０１４８】
データの読み出しについては、まず第３の配線９２３に所定の電位（定電位）を与えた状態で、第５の配線９２５に適切な電位（読み出し電位）を与えると、ノード９１８に保持された電荷量に応じて、第４の配線９２４は異なる電位をとる。一般に、トランジスタ９１２をｎチャネル型とすると、トランジスタ９１２のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ９１２のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ９１２を「オン状態」とするために必要な第５の配線９２５の電位をいうものとする。したがって、第５の配線９２５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ９１２のゲートに与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベルの電荷が与えられていた場合には、第５の配線９２５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ９１２は「オン状態」となる。Ｌｏｗレベルの電荷が与えられていた場合には、第５の配線９２５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ９１２は「オフ状態」のままである。このため、第４の配線９２４の電位を見ることで、保持されている情報を読み出すことができる。
【０１４９】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、トランジスタ９１２のゲートの状態にかかわらずトランジスタ９１２が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線９２５に与えればよい。または、トランジスタ９１２のゲートの状態にかかわらずトランジスタ９１２が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線９２５に与えればよい。
【０１５０】
ＯＳトランジスタであるトランジスタ９１０は、シリコンなどの薄膜トランジスタと同様の装置や方法を用いることが可能であり、新たな設備投資や作製方法検討の負担が少ないという長所もある。また、ＯＳトランジスタは、半導体層として酸化物半導体材料以外を用いたトランジスタ（例えば、実施の形態１のように、半導体層として単結晶シリコンを用いたトランジスタなど。）と積層させた構造とすることができる。
【０１５１】
ここで、図１７に記載の回路構成において、第１のトランジスタ９１０として半導体層に酸化物半導体材料を用いたトランジスタ（以下、ＯＳトランジスタとも記載する。）を、第２のトランジスタ９１２として半導体層に単結晶シリコンを用いたトランジスタを積層させた構造のメモリセル断面の一例を図１８（Ａ）に示す。
【０１５２】
図１８（Ａ）は、基板１０００上に半導体層として単結晶シリコンを用いた第２のトランジスタ９１２および、当該トランジスタ上に設けられた、半導体層として酸化物半導体材料を用いた第１のトランジスタ９１０が設けられた、メモリセルの一部についての断面図一例である。
【０１５３】
第２のトランジスタ９１２は、実施の形態３のｎチャネル型トランジスタ３６２と同様の構造を用いることができる。
【０１５４】
なお、第２のトランジスタ９１２のソースまたはドレインとして機能するｎ型の高濃度不純物領域３５２は、第２のトランジスタ９１２を覆う層間膜１０１０上に設けられた導電膜１０１２と電気的に接続されている。
【０１５５】
第１のトランジスタ９１０は、絶縁膜１０１９上に設けられた酸化物半導体膜１０２０と、酸化物半導体膜１０２０と電気的に接続され、第１のトランジスタ９１０のソースやドレインとして機能する導電膜１０２２と、酸化物半導体膜１０２０上に設けられたゲート絶縁膜１０２４と、ゲート絶縁膜１０２４を挟んで酸化物半導体膜１０２０上に設けられたゲート電極１０２６を含んで構成されている。
【０１５６】
絶縁膜１０１９としては、真空蒸着法やスパッタリング法などの物理気相成長法（ＰＶＤ：Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）やプラズマＣＶＤ法などの化学気相成長法（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）を用いて、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、酸化アルミニウム、窒化アルミニウム、窒化酸化アルミニウムなどの無機絶縁膜を成膜して用いることができる。
【０１５７】
なお、絶縁膜１０１９は加熱処理により酸素を放出する膜が形成されていることが好ましい。第１のトランジスタ９１０において、チャネル形成領域に酸素欠損が存在すると、酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体膜の酸素欠損は一部がドナーとなりキャリアである電子を放出する。この結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまうためである。
【０１５８】
絶縁膜１０１９を加熱処理により酸素を放出する膜とすることで、加熱処理によって酸素供給膜中の酸素の一部を放出できるので、酸化物半導体膜に酸素を供給し、酸化物半導体膜中の酸素欠損を補填することができるため、トランジスタのしきい値電圧のマイナス方向へのシフトを抑制できる。特に、酸素供給膜中に少なくとも化学量論的組成を超える量の酸素が存在することが好ましい。例えば、酸素供給膜として酸化シリコンを用いる場合、ＳｉＯ２＋α（ただし、α＞０）で表される酸化シリコン膜を用いることが好ましい。なお、このような化学量論的組成よりも酸素を過剰に含む領域（以下、酸素過剰領域と記載する場合もある。）は、酸素供給膜の少なくとも一部に存在していればよい。
【０１５９】
なお、上述の「加熱処理により酸素を放出する膜」とは、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは１．０×１０２０ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
【０１６０】
ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下に説明する。
【０１６１】
ＴＤＳ分析による気体の放出量は、スペクトルの積分値に比例する。このため、測定したスペクトルの積分値と標準試料の基準値との比により、気体の放出量を計算することができる。標準試料の基準値は、所定の原子密度を有する試料において、スペクトルの積分値に対する原子密度の割合である。
【０１６２】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、式（１）で求めることができる。ここで、ＴＤＳ分析で得られる質量電荷比（Ｍ／ｚ）が３２で検出されるスペクトルの全てが酸素分子由来と仮定する。Ｍ／ｚが３２のものとしてほかにＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体であるＭ／ｚが１７の酸素原子およびＭ／ｚが１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
【０１６３】
【数１】
2013062499.tif 000003
（１）
【０１６４】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析によるスペクトルの積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析によるスペクトルの積分値である。αは、ＴＤＳにおけるスペクトル強度に影響する係数である。式（１）の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定する。
【０１６５】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
【０１６６】
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
【０１６７】
膜中への酸素の導入は、酸素雰囲気下による熱処理や、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、酸素を含む雰囲気下で行うプラズマ処理などを用いることができる。
【０１６８】
また、過剰酸素を含む絶縁膜の水素濃度が、７．２×１０２０ａｔｏｍｓ／ｃｍ３以上である場合には、トランジスタの初期特性のバラツキの増大、トランジスタの電気特性に関するＬ長依存性の増大、さらにＢＴストレス試験において、大きく劣化するため、過剰酸素を含む絶縁膜の水素濃度は、７．２×１０２０ａｔｏｍｓ／ｃｍ３未満とすることが好ましい。即ち、酸化物半導体膜の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、かつ、過剰酸素を含む絶縁膜の水素濃度は、７．２×１０２０ａｔｏｍｓ／ｃｍ３未満とすることが好ましい。水素濃度の低い膜を形成する方法については、後述にて詳細を記載する。
【０１６９】
なお、加熱処理により酸素供給膜から酸化物半導体膜に酸素を供給する場合、酸素供給膜から放出される酸素が酸化物半導体膜に効率的に供給されるように、酸素供給膜の下層（つまり、酸素供給膜の酸化物半導体膜と接する面とは逆の面。）に酸素透過性や水蒸気透過性（水分透過性とも表現できる。）の低い膜（以下、バリア膜と記載する場合もある。）を形成することが好ましい。例えば、酸素供給膜の下層にバリア膜として、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜などを形成すればよい。なお、酸化アルミニウム膜を用いる場合、膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすることが好ましい。
【０１７０】
酸化物半導体膜１０２０に用いる酸化物半導体材料としては、少なくともインジウム（Ｉｎ）を含む。特にＩｎと亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を有することが好ましい。
【０１７１】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【０１７２】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【０１７３】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【０１７４】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素又は複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【０１７５】
また、酸化物半導体膜１０２０の材料として、酸化物半導体を用いることもできる。酸化物半導体材料を用いた酸化物半導体膜１０２０は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
【０１７６】
好ましくは、酸化物半導体膜１０２０はＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
【０１７７】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【０１７８】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【０１７９】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【０１８０】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【０１８１】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
【０１８２】
酸化物半導体膜１０２０としてＣＡＡＣ−ＯＳ膜を成膜する場合、以下の三つの方法で成膜すればよい。第１の方法は、２００℃以上４５０℃以下の成膜温度で酸化物半導体膜をスパッタリング法などのＰＶＤ法を用いて成膜してＣＡＡＣ−ＯＳ膜とする方法である。第２の方法は、酸化物半導体膜をスパッタリング法などのＰＶＤ法を用いて成膜した後、当該膜に対して２００℃以上７００℃以下の熱処理を行うことでＣＡＡＣ−ＯＳ膜とする方法である。第３の方法は、酸化物半導体膜をスパッタリング法などのＰＶＤ法を用いて２層に分けて成膜し、１層目の酸化物半導体膜を薄く成膜した後、２００℃以上７００℃以下の熱処理を行い１層目の膜をＣＡＡＣ−ＯＳ膜とし、当該膜上に２層目の成膜を行うことで、１層目の結晶を種結晶として２層目の酸化物半導体膜をＣＡＡＣ−ＯＳ膜とする方法である。
【０１８３】
なお、酸化物半導体膜１０２０中の酸素欠損をできるだけ少なくすることが好ましいため、成膜雰囲気中のガス種に占める酸素ガスの割合が高い状態で成膜することが好ましく、装置内に酸素を導入することが可能で、かつ、ガス流量の調整ができるスパッタリング装置を用いることが好ましいといえる。そして、スパッタリング装置の成膜チャンバー内への導入ガスは、全体の９０％以上を酸素ガスとして、酸素ガスに加えて他のガスを用いる場合は、当該ガスは希ガスを用いることが望ましい。また、より好ましくは成膜チャンバー内への導入ガスを酸素ガスのみとし、成膜雰囲気中のガス種に占める酸素ガスの割合を極力１００％に近づけることが望ましい。
【０１８４】
また、酸化物半導体膜１０２０に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜１０２０において、水素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、更に好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることが望ましい。なお、上述の酸化物半導体膜１０２０中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。
【０１８５】
上述の理由により、酸化物半導体膜１０２０を成膜する際に用いるガスとしては、水、水素、水酸基又は水素化物などの不純物が含まれないことが好ましい。または、純度が６Ｎ以上好ましくは７Ｎ以上（即ち、ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）のガスを用いることが好ましい。
【０１８６】
また、酸化物半導体膜１０２０を成膜するにあたり、成膜室内の水分（水、水蒸気、水素、水酸基または水酸化物を含む）を除去するために、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段は、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体膜１０２０に含まれる水素、水分などの不純物の濃度を低減できる。
【０１８７】
なお、酸化物半導体膜１０２０は、複数の酸化物半導体膜が積層された構造でもよい。例えば、酸化物半導体膜１０２０を、第１の酸化物半導体膜、第２の酸化物半導体膜および第３の酸化物半導体膜の積層として、各々を異なる組成としてもよい。
【０１８８】
また、第１の酸化物半導体膜、第２の酸化物半導体膜および第３の酸化物半導体膜の構成元素を同一とし、組成を異ならせてもよい。例えば、第１の酸化物半導体膜および第３の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２としてもよい。また、第１の酸化物半導体膜および第３の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２としてもよい。
【０１８９】
この時、第２の酸化物半導体膜はＩｎとＧａの含有率をＩｎ＞Ｇａとするとよい。また第１の酸化物半導体膜および第３の酸化物半導体膜のＩｎとＧａの含有率をＩｎ≦Ｇａとするとよい。
【０１９０】
酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることによりｓ軌道のオーバーラップが多くなる傾向があるため、Ｉｎ＞Ｇａの組成となる酸化物はＩｎ≦Ｇａの組成となる酸化物と比較して高い移動度を備える。また、ＧａはＩｎと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、Ｉｎ≦Ｇａの組成となる酸化物はＩｎ＞Ｇａの組成となる酸化物と比較して安定した特性を備える。
【０１９１】
絶縁膜１０１９やゲート絶縁膜１０２４と接しない第２の酸化物半導体膜にＩｎ＞Ｇａの組成となる酸化物半導体を適用し、絶縁膜１０１９やゲート絶縁膜１０２４と接する第１の酸化物半導体膜や第３の酸化物半導体膜にＩｎ≦Ｇａの組成となる酸化物半導体を適用することで、トランジスタの移動度および信頼性を高めることが可能となる。
【０１９２】
なお、酸化物半導体膜に接して酸化物半導体膜とは異なる膜（図中では、絶縁膜１０１９やゲート絶縁膜１０２４など。）を形成する際に、酸化物半導体膜に接して形成される膜から酸化物半導体膜中に不純物が拡散する恐れがある。たとえば、絶縁膜１０１９やゲート絶縁膜１０２４中に含まれるシリコンやカーボンなどが酸化物半導体膜中に拡散すると、トランジスタの電気特性に悪影響を及ぼす可能性がある。
【０１９３】
しかしながら、上述のように高い移動度を備える酸化物半導体膜（つまり、酸化物半導体膜のうち、キャリアパスとして主に機能する部分。）を酸化物半導体膜に接する膜（図中では、絶縁膜１０１９やゲート絶縁膜１０２４など。）から離すことにより、不純物拡散に起因したトランジスタの電気特性の悪影響を抑制することができる。
【０１９４】
なお、酸化物半導体膜１０２０を形成するための膜を成膜した後、または、酸化物半導体膜１０２０を形成した後に、酸化物半導体膜に対して、以下に記載する「脱水化処理（脱水素化処理）」および「過酸化処理」を行ってもよい。勿論、当該処理を行わなくても酸化物半導体膜１０２０を半導体層として用いたトランジスタの電気特性が良好であるなら、当該処理は必ずしも行う必要はない。
【０１９５】
＜脱水化処理（脱水素化処理）についての説明＞
脱水化処理（脱水素化処理）としては、３００℃以上７００℃以下、または基板の歪み点未満の温度で基板を加熱すればよい。当該熱処理を行うことで、過剰な水素（水や水酸基を含む）を除去することが可能である。
【０１９６】
熱処理装置は電気炉、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いることができる。例えば、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
【０１９７】
例えば、当該熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。
【０１９８】
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【０１９９】
＜過酸化処理についての説明＞
上述の脱水化又は脱水素化処理を行うと、酸化物半導体膜を構成する主成分材料である酸素が同時に脱離して減少してしまうおそれがある。よって、脱水化又は脱水素化処理を行った場合、酸化物半導体膜中に、酸素を供給することが好ましい。
【０２００】
酸化物半導体膜中の酸素欠損を補填する方法としては、例えば、酸化物半導体膜に対して脱水化処理（脱水素化処理）を行った後、同じ炉に高純度の酸素ガス、一酸化二窒素ガス、高純度の亜酸化窒素ガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入すればよい。酸素ガスまたは一酸化二窒素ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する酸素ガスまたは一酸化二窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガスまたは一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。なお、上述の加熱処理の際に装置内の圧力を高圧状態とすることにより、酸化物半導体膜中に酸素を効率的に添加することができる。
【０２０１】
また、酸化物半導体膜中の酸素欠損を補填する他の方法としては、例えば、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いて、酸化物半導体膜に酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を添加する方法を用いることもできる。
【０２０２】
上述のように、成膜後の酸化物半導体膜には、脱水化処理（脱水素化処理）を行い水素もしくは水分を酸化物半導体から除去して不純物が極力含まれないように高純度化し、脱水化処理（脱水素化処理）によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給（過酸素化とも表現できる。）して酸素欠損を補填することができる。
【０２０３】
導電膜１０２２としては、真空蒸着法やスパッタリング法などの物理気相成長法（ＰＶＤ：Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）やプラズマＣＶＤ法などの化学気相成長法（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）を用いて、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）から選ばれた元素、又は前記元素を主成分とする合金材料もしくは化合物材料を含む膜で形成すればよい。また、導電膜としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜や、ＡｇＰｄＣｕ合金膜を用いてもよい。
【０２０４】
ただし、酸化物半導体膜１０２０と接する金属膜（つまり、導電膜１０２２）として酸素親和性の高い金属を用いると、酸化物半導体膜１０２０から酸素を引き抜きやすく、酸化物半導体膜１０２０が変質してしまう恐れがある。
【０２０５】
そのため、酸化物半導体膜１０２０に接する導電膜１０２２には、酸素親和性の低い金属を用いることが好ましい。例えば、タングステン膜、チタン膜またはモリブデン膜を用いることができる。導電膜１０２２が積層構造である場合、少なくとも導電膜１０２２の酸化物半導体膜１０２０と接する層に酸素親和性の低い金属を用い、その他の層については上述の材料、例えばアルミニウムや銅などの低抵抗な導電性材料を用いることが好ましい。
【０２０６】
ゲート絶縁膜１０２４は、絶縁膜１０１９の説明にて記載した方法および材料を用いて形成すればよく、絶縁膜１０１９と同様に加熱処理により酸素を放出する膜であることが好ましい。
【０２０７】
ゲート電極１０２６は、導電膜１０２２の説明にて記載した方法および材料を用いて形成すればよい。
【０２０８】
なお、ゲート電極１０２６は、少なくともゲート絶縁膜１０２４と接する面に、酸化物半導体膜１０２０として用いる膜よりも仕事関数の大きな膜を用いることが好ましい。当該膜としては、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜、窒素を含むＩｎ−Ｓｎ−Ｏ膜、窒素を含むＩｎ−Ｇａ−Ｏ膜、窒素を含むＩｎ−Ｚｎ−Ｏ膜、窒素を含むＳｎ−Ｏ膜、窒素を含むＩｎ−Ｏ膜、金属窒化膜（ＩｎＮ、ＳｎＮなど）などの、窒素を含む金属酸化物膜などを用いることができる。これらの膜は５ｅＶ（電子ボルト）、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有し、当該膜をゲート電極として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子（本実施の形態等では、第１のトランジスタ９１０が、ノーマリーオフのスイッチング素子に相当）を実現できる。
【０２０９】
なお、図１８（Ａ）のように、第２のトランジスタ９１２が形成された層と、第１のトランジスタ９１０が形成された層の間に、複数の層間膜（図中では、層間膜１０１０、層間膜１０１４および層間膜１０１８）や導電膜（図中では、導電膜１０１２および導電膜１０１６）を形成してもよい。第２のトランジスタ９１２のゲート電極３０８と、第１のトランジスタ９１０のソースまたはドレインの一方は、導電膜１０１２、導電膜１０１６を用いて電気的に接続されている。
【０２１０】
層間膜１０１４、層間膜１０１８および導電膜１０１６については、層間膜や導電膜として一般的に用いられる、公知の方法および材料を用いて形成すればよい。なお、層間膜１０１８上には第１のトランジスタ９１０を形成するため、層間膜１０１８形成後に平坦化処理（例えばＣＭＰ処理など）を行い、層間膜１０１８表面の平坦性を高めることが好ましい。
【０２１１】
ＯＳトランジスタは、他のトランジスタとの間に複数の層や導電膜を挟んで形成することができ、回路構成の自由度を高めることができる。
【０２１２】
また、図１８（Ａ）のように、第１のトランジスタ９１０上に、複数の層間膜（図中では、層間膜１０２８、層間膜１０３２、層間膜１０３６および層間膜１０４０）や導電膜（図中では、導電膜１０３０、導電膜１０３４および導電膜１０３８）を形成してもよい。
【０２１３】
層間膜１０２８、層間膜１０３２、層間膜１０３６および層間膜１０４０、ならびに、導電膜１０３０、導電膜１０３４および導電膜１０３８については、層間膜や導電膜として一般的に用いられる、公知の方法および材料を用いて形成すればよい。
【０２１４】
ＯＳトランジスタは上述のように上層に複数の層や導電膜を形成することができるため、ＯＳトランジスタと他のトランジスタとの接続に用いる貫通配線の膜厚方向の長さを短くすることができ、このような点からも回路構成の自由度を高めることができると言える。また、貫通配線の形成自体も行いやすいと言える。
【０２１５】
なお、上述では第１のトランジスタ９１０の構造として、酸化物半導体膜１０２０上にソースやドレインとして機能する導電膜１０２２およびゲート電極１０２６が形成された、いわゆるＴＧＴＣ（トップゲートトップコンタクト）構造を記載したが、当該構造に限定されることはない。
【０２１６】
例えば、ソースやドレインとして機能する導電膜１０２２が酸化物半導体膜１０２０の下に形成されたＴＧＢＣ（トップゲートボトムコンタクト）構造でもよい。
【０２１７】
また、図１８（Ｂ）のように、ゲート絶縁膜１０２４を挟んで酸化物半導体膜１０２０の下にゲート電極１０２６が形成されたＢＧＴＣ（ボトムゲートトップコンタクト）構造でもよいし、図１８（Ｂ）においてソースやドレインとして機能する導電膜１０２２が酸化物半導体膜１０２０の下に形成されたＢＧＢＣ（ボトムゲートボトムコンタクト）構造でもよい。
【０２１８】
また、図１８（Ｃ）のように、絶縁膜１０２７を挟んで酸化物半導体膜１０２０の上にバックゲート電極１０２９が形成された構造でもよい。バックゲート電極１０２９を有する構造とすることにより、仮に第１のトランジスタ９１０がノーマリーオン状態（ここでは、電源電圧の供給が無い時にトランジスタがオン状態であることを示している。）であったとしても、バックゲート電極１０２９に適宜電源電圧供給を行うことにより、第１のトランジスタ９１０のしきい値をシフトさせてノーマリーオフ状態（ここでは、電源電圧の供給が無い時にトランジスタがオフ状態であることを示している。）に保つことができる。
【実施例１】
【０２１９】
本実施例では、実施の形態１にて記載したＳＯＩ基板の具体的な作製例を示すと共に、イオン添加処理１０４後に行うプラズマ処理１０８の条件や、プラズマ処理１０８を行うことによる効果（半導体薄膜層１１０の分離に対して寄与度の低いＳｉ−Ｈ結合の低減効果やＳＯＩ基板表面のＰ−Ｖ値の低減効果など）について具体的に記載する。
【０２２０】
（試料の作製方法）
まず、５インチ角の単結晶シリコン基板に対して熱酸化処理を行うことにより、単結晶シリコン基板の表面に塩素を含む酸化膜を形成した。なお、熱酸化処理は、塩素を含む酸化膜の膜厚が１００ｎｍとなるように行った。具体的には、酸素に対して塩化水素（ＨＣｌ）を３体積％の割合で含む酸化性雰囲気中、９５０℃で２１０分間の熱酸化処理を行った。
【０２２１】
次に、イオンドーピング装置を用いて単結晶シリコン基板中に酸化膜を介して水素イオンを照射し、単結晶シリコン基板中に脆化領域を形成した。なお、ソースガスとしては１００％水素ガスを用い、水素ガスを励起してプラズマを生成した。生成されたプラズマ中には、３種類のイオン種（Ｈ＋、Ｈ２＋、Ｈ３＋）が含まれている。このイオン種を質量分離せずに電界で加速し、単結晶シリコン基板に照射した。なお、水素ガスから生成されたイオン種のうち、７０％程度をＨ３＋とした。また、水素ガスの流量は５０ｓｃｃｍとした。
【０２２２】
イオンの照射条件は、加速電圧を５０ｋＶ、電流密度を６．３５μＡ／ｃｍ２、イオンの総照射数（ドーズ量）を１．７５×１０１６ｉｏｎｓ／ｃｍ２とした。なお、実施の形態１にて記載したように、１回のイオン添加処理で全ドーズ量を添加すると単結晶シリコン基板の温度上昇により結晶性が大きく低下し、その後に熱処理を行っても結晶性が十分に回復しない。そこで、本実施例では１回のイオン添加処理におけるドーズ量を２．５×１０１５ｉｏｎｓ／ｃｍ２と少なくし、イオン添加処理を７回行った。なお、本実施例ではイオン添加処理を７回に分けて行ったが、イオン添加処理時の基板温度が２００℃以下に保たれていれば、分割処理の回数に特段の制限はない。
【０２２３】
ここで、１回のイオン添加処理で脆化領域を形成した単結晶シリコン基板と、複数回（ここでは７回）のイオン添加処理を行って脆化領域を形成した単結晶シリコン基板を用いてＳＯＩ基板を作製し、両基板の半導体薄膜層に対してラマン分光測定を行い、ラマンピークの半値全幅（ＦＷＨＭ：Ｆｕｌｌ  Ｗｉｄｔｈ  ａｔ  ｈａｌｆ  ｍａｘｉｍｕｍ、以下、単に半値幅とも記載する。）より結晶性の比較を行った。各基板の面内５ポイントにおける測定結果を図１０に示す。図１０の縦軸は、ラマンピークの半値幅である。なお、両基板共にプラズマ処理は行っていない。
【０２２４】
図１０より、複数回のイオン添加処理で脆化領域を形成した単結晶シリコン基板を用いた場合（図１０右側のプロット群）、当該基板を用いて作製されるＳＯＩ基板のシリコン層は、貼り合わせ時の熱処理などにより単結晶シリコン（図１０中において、ｃ−Ｓｉ：２．８ｃｍ−１と表記。）に近い状態にまで結晶性が回復しており、１回のイオン添加処理で脆化領域を形成した単結晶シリコン基板を用いた場合（図１０左側のプロット群）と比較して良好な結晶性を有していることが確認された。
【０２２５】
次に、プラズマ処理装置を用いて、単結晶シリコン基板の脆化領域が形成された側の面に対してプラズマ処理を行った。なお、プラズマ処理時における共通設定条件としては、単結晶シリコン基板が設置されたステージの温度を３００℃、処理雰囲気の圧力を５００Ｐａに設定した。
【０２２６】
そして、水素とアルゴンの混合ガス雰囲気で基板温度を３００℃に設定し、印加電力を５００Ｗ、処理時間を３０ｍｉｎの条件でプラズマ処理を行った単結晶シリコン基板を試料１とした。また、プラズマ処理時におけるステージ温度（３００℃設定）の影響を分離するため、プラズマ処理を行わずに３００℃の窒素雰囲気中で３０ｍｉｎ加熱した単結晶シリコン基板を試料２とした。また、これら２つの試料に加え、プラズマ処理および加熱処理を行わない単結晶シリコン基板を試料３とした。
【０２２７】
次に、フーリエ変換型赤外分光光度計（ＦＴ−ＩＲ：Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ  Ｉｎｆｒａｒｅｄ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて、試料１から試料３の脆化領域近傍に含まれるＳｉ−Ｈ結合の評価を行った。評価結果を図１１に示す。なお、図１１において、縦軸は吸光度（任意単位）を表し、横軸は波数（ｃｍ−１）を表す。
【０２２８】
図１１に示すとおり、試料３（プラズマ処理および加熱処理を行わない基板）においては、図９の条件Ｂと同様に、シリコン薄膜層の分離に対して寄与度の高いＳｉ−Ｈ結合を示す２１１０ｃｍ−１および２１５５ｃｍ−１のピーク以外に、１９３０ｃｍ−１以上２０６５ｃｍ−１以下の範囲に、様々なＳｉ−Ｈ結合を示すピークが確認される。このことより、当該基板を用いて作製されるＳＯＩ基板のシリコン薄膜層表面には比較的大きな凹凸が形成されることが予想される。
【０２２９】
また、試料２（プラズマ処理を行わず３００℃の窒素雰囲気中で３０ｍｉｎ加熱した単結晶シリコン基板）においては、シリコン薄膜層の分離に対して寄与度の低いＳｉ−Ｈ結合を示す１９３０ｃｍ−１以上２０６５ｃｍ−１以下の範囲のピークが減少しているものの、シリコン薄膜層の分離に対して寄与度の高いＳｉ−Ｈ結合を示す２１１０ｃｍ−１および２１５５ｃｍ−１のピークも大きく減少していることが確認される。このことより、当該基板を用いて作製されるＳＯＩ基板のシリコン薄膜層表面においても、比較的大きな凹凸が形成されることが予想される。
【０２３０】
これに対し、試料１（プラズマ処理を行った単結晶シリコン基板）においては、シリコン薄膜層の分離に対して寄与度の高いＳｉ−Ｈ結合を示す２１１０ｃｍ−１および２１５５ｃｍ−１のピークは試料３と同程度に維持されたまま、シリコン薄膜層の分離に対して寄与度の低い１９３０ｃｍ−１以上２０６５ｃｍ−１以下の範囲のピークが減少していることが確認される。このことより、当該基板を用いることにより、ＳＯＩ基板のシリコン薄膜層表面の凹凸を低減できる可能性が示唆される。
【０２３１】
次に、各試料の脆化領域が形成された側の面に対してベース基板を貼り合わせ、縦型の加熱炉を用いて２００℃まで昇温して２時間加熱した後に、６００℃まで昇温して２時間加熱した。その後、再度降温して、ベース基板から単結晶シリコン基板を分離して作製した３種類のＳＯＩ基板（以下、試料１を用いて作製したＳＯＩ基板を試料１Ｓ、試料２を用いて作製したＳＯＩ基板を試料２Ｓ、試料３を用いて作製したＳＯＩ基板を試料３Ｓと呼称する。）を作製した。なお、ベース基板には旭硝子社製のガラス基板であるＡＮ１００を用いた。
【０２３２】
ここで、プラズマ処理がＳＯＩ基板の半導体薄膜層の結晶性に与える影響を確認するため、ラマン分光法を用いて試料１Ｓのシリコン薄膜層の結晶性を測定し、図１０のラマン分光測定結果と比較した。結果を図１２に示す。
【０２３３】
図１２の中央プロット群（プラズマ処理なし）と右側プロット群（プラズマ処理あり、試料１Ｓ）を比較する限り半値幅に特段の差は見られないため、プラズマ処理を３０ｍｉｎ行っても半導体薄膜層の結晶性に悪影響を与えないことが確認された。
【０２３４】
次に、試料１Ｓから試料３Ｓのシリコン薄膜層の表面を光学顕微鏡により暗視野観察した。観察結果を図１３に示す。なお、観察倍率は５００倍とした。また、各試料の観察領域は、基板の右上部分、中央部分および左下部分の３箇所とした。
【０２３５】
図１３に示すとおり、試料２Ｓ（プラズマ処理なし、窒素雰囲気、３００℃で３０ｍｉｎ加熱）および試料３Ｓ（プラズマ処理なし、加熱処理なし）のシリコン薄膜層表面は同様の凹凸形状となっているが、試料１Ｓ（プラズマ処理あり）のシリコン薄膜層表面は、試料２Ｓおよび試料３Ｓのシリコン薄膜層表面と比較して凹凸形状が非常に細かいことが分かる。
【０２３６】
次に、原子間力顕微鏡（ＡＦＭ）を用いて、試料１Ｓ（プラズマ処理あり）と試料３Ｓ（プラズマ処理なし、加熱処理なし）の平均面粗さ（Ｒａ）、および最大高低差（Ｐ−Ｖ：Ｐｅａｋ  ｔｏ  Ｖａｌｌｅｙ）を測定した。各試料の平均面粗さ（Ｒａ）測定結果を図１４に、最大高低差（Ｐ−Ｖ）測定結果を図１５に示す。なお、各試料の測定箇所は光学顕微鏡観察の際と同様に、基板の右上部分、中央部分および左下部分の３箇所を測定し、各箇所につき３回測定を行った。また、平均面粗さ（Ｒａ）は、ＪＩＳＢ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さＲａを、曲面に対して適用できるよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を平均した値で表現されるものである。また、最大高低差（Ｐ−Ｖ）は、指定面において、最も高い山頂の標高と最も低い谷底の標高の差で表現されるものである。山頂と谷底は、ＪＩＳＢ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている「山頂」「谷底」を三次元に拡張したものであり、山頂とは指定面の山において最も標高の高い点を指し、谷底とは指定面において最も標高の低い点を指す。
【０２３７】
図１４に示すように、平均面粗さ（Ｒａ）については、試料１Ｓ（プラズマ処理あり）と試料３Ｓ（プラズマ処理なし、加熱処理なし）の平均面粗さ（Ｒａ）の差は、右上部分、中央部分、左下部分のどの箇所においても、平均値で１ｎｍ以下であり、特段の違いは確認されなかった。
【０２３８】
しかし、図１５に示すように、最大高低差（Ｐ−Ｖ）については、試料１Ｓのシリコン薄膜表面は、試料３Ｓのシリコン薄膜層表面と比較して、平均値で２０ｎｍから４０ｎｍ程度小さくなっていることが確認された。
【０２３９】
なお、試料１Ｓ（プラズマ処理あり）と試料３Ｓ（プラズマ処理なし、加熱処理なし）のシリコン薄膜層表面状態をより詳細に確認するため、走査型電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）を用いて表面観察を行った。結果を図１６に示す。図１６より、試料３Ｓ（図１６の右側写真２枚）では、半導体基板から分離した半導体薄膜層の一部に大きな凹部分が見られる。これは、１９３０ｃｍ−１以上２０６５ｃｍ−１以下にピークを有する、半導体薄膜層の分離に対して寄与度の低いＳｉ−Ｈ結合が起因して、半導体基板から半導体薄膜層がうまく分離されず、ベース基板上に半導体薄膜層が転載されなかったことにより発生する穴である。このような大きな凹部分の発生が、試料３Ｓの最大高低差（Ｐ−Ｖ）が大きくなった原因である。
【０２４０】
以上の結果より、イオン添加処理中の半導体基板の温度を低く（具体的には２００℃以下）保持し、イオン添加処理後の半導体基板を１００℃以上４００℃以下に保持した状態で半導体基板に対してプラズマ処理を行うことにより、半導体薄膜層の分離に対して寄与度の高いＳｉ−Ｈ結合を残存させたまま、半導体薄膜層の分離に対して寄与度の低いＳｉ−Ｈ結合を低減することができる。そして、Ｐ−Ｖ値が小さく、かつ、高い結晶性を有する半導体薄膜層を備えたＳＯＩ基板を作製することができる。
【符号の説明】
【０２４１】
１００        半導体基板
１０２        絶縁層
１０４        イオン添加処理
１０６        脆化領域
１０８        プラズマ処理
１１０        半導体薄膜層
２００        ベース基板
２１０        ＳＯＩ基板
３０２        半導体層
３０４        半導体層
３０６        絶縁層
３０８        ゲート電極
３１０        ゲート電極
３１２        不純物領域
３１４        不純物領域
３２２        チャネル形成領域
３２４        チャネル形成領域
３３２        サイドウォール絶縁膜
３３４        サイドウォール絶縁膜
３４２        ｎ型の低濃度不純物領域
３４４        ｐ型の低濃度不純物領域
３５２        ｎ型の高濃度不純物領域
３５４        ｐ型の高濃度不純物領域
３６２        ｎチャネル型トランジスタ
３６４        ｐチャネル型トランジスタ
３７０        絶縁層
３７２        層間絶縁層
３７４        配線層
５００        ベース基板
５０２        絶縁層
５０４        チャネル形成領域
５０６        ゲート絶縁層
５０８        ゲート電極
５１０        不純物領域
５１２        導電層
５１４        絶縁層
５１６        酸化物半導体層
５１８        導電層
５２０        ゲート絶縁層
５２２        ゲート電極
５２４        絶縁層
５２６        配線層
５２８        絶縁層
５３０        導電層
５６０        トランジスタ
５６２        トランジスタ
５８０        ノード
５６４        容量素子
６００        ベース基板
６０２        絶縁層
６０４        チャネル形成領域
６０６        不純物領域
６０８        信号線
６０９        配線層
６１０        ゲート絶縁層
６１１        走査線
６１２        ゲート電極
６１３        容量線
６１４        絶縁層
６１８        画素電極
６２０        スペーサ
６２２        配向膜
６５０        対向基板
６５２        対向電極
６５４        配向膜
６６０        液晶層
６８０        トランジスタ
６９０        容量素子
７００        ベース基板
７０２        絶縁層
７０４        チャネル形成領域
７０６        不純物領域
７０７        電源供給線
７０８        信号線
７０９        配線層
７１０        ゲート絶縁層
７１１        走査線
７１２        ゲート電極
７１３        容量線
７１４        絶縁層
７１５        配線層
７１８        画素電極
７２０        隔壁層
７２２        ＥＬ層
７２４        対向電極
７５０        対向基板
７７０        選択用トランジスタ
７８０        表示制御用トランジスタ
７９０        容量素子
８０１        本体
８０２        筐体
８０３ａ      第１の表示部
８０３ｂ      第２の表示部
８０４ａ        選択ボタン
８０４ｂ        選択ボタン
８０５        キーボード
８１１        筐体
８１２        表示部
８１３        スタンド
８１４        リモコン操作機
８２１        筐体
８２２ａ      左目用パネル
８２２ｂ      右目用パネル
８２３        画像表示ボタン
９１０        トランジスタ
９１２        トランジスタ
９１４        容量素子
９１８        ノード
９２１        第１の配線
９２２        第２の配線
９２３        第３の配線
９２４        第４の配線
９２５        第５の配線
１０００      基板
１０１０      層間膜
１０１２      導電膜
１０１４      層間膜
１０１６      導電膜
１０１８      層間膜
１０１９      絶縁膜
１０２０      酸化物半導体膜
１０２２      導電膜
１０２４      ゲート絶縁膜
１０２６      ゲート電極
１０２７      絶縁膜
１０２８      層間膜
１０２９      バックゲート電極
１０３０      導電膜
１０３２      層間膜
１０３４      導電膜
１０３６      層間膜
１０３８      導電膜
１０４０      層間膜
【図１】
2013062499.tif 000004
【図２】
2013062499.tif 000005
【図３】
2013062499.tif 000006
【図４】
2013062499.tif 000007
【図５】
2013062499.tif 000008
【図６】
2013062499.tif 000009
【図７】
2013062499.tif 000010
【図８】
2013062499.tif 000011
【図９】
2013062499.tif 000012
【図１０】
2013062499.tif 000013
【図１１】
2013062499.tif 000014
【図１２】
2013062499.tif 000015
【図１７】
2013062499.tif 000016
【図１８】
2013062499.tif 000017
【図１３】
2013062499.tif 000018
【図１４】
2013062499.tif 000019
【図１５】
2013062499.tif 000020
【図１６】
2013062499.tif 000021