(57)【要約】【課題】寄生バイポーラトランジスタの利得（ｇａｉｎ）を落として安定に動作可能な半導体装置及びこれを含む半導体システムを提供する。【解決手段】本発明による半導体装置は、基板と、前記基板上に形成され、ゲート電極、ソース電極及びドレイン電極を含むトランジスタと、前記基板内に前記トランジスタに隣接して形成された第１導電型の第１ガードリングと、前記基板内に前記第１ガードリングと隣接して形成され、前記第１導電型と異なる第２導電型の第２ガードリングとを有し、前記ソース電極又はドレイン電極の少なくとも何れか一つの電極と、前記第１ガードリングと、前記第２ガードリングとは、同等のバイアス（ｅｑｕｉｖａｌｅｎｔ  ｂｉａｓ）が印加される。【選択図】      図７
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【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成され、ゲート電極、ソース電極及びドレイン電極を含むトランジスタと、
前記基板内に前記トランジスタに隣接して形成された第１導電型の第１ガードリングと、
前記基板内に前記第１ガードリングと隣接して形成され、前記第１導電型と異なる第２導電型の第２ガードリングとを有し、
前記ソース電極又はドレイン電極の少なくとも何れか一つの電極と、前記第１ガードリングと、前記第２ガードリングとは、同等のバイアス（ｅｑｕｉｖａｌｅｎｔ  ｂｉａｓ）が印加されることを特徴とする半導体装置。
【請求項２】
前記同等のバイアスは、第１バイアスを含み、
前記第１ガードリングより前記第２ガードリングに近く形成され、前記第１バイアスと異なる第２バイアスが印加される前記第１導電型の第３ガードリングをさらに有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１バイアスは接地電圧又は電源電圧の何れか一つであり、前記第２バイアスは前記接地電圧又は前記電源電圧の他方の一つであることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１ガードリングは、前記トランジスタを取り囲むよう形成され、前記第２ガードリングは前記第１ガードリングを取り囲むよう形成されることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記基板は、第１導電型のベース基板と第２導電型のエピタキシャル層を含み、前記第１ガードリングの一部と前記ベース基板の一部は互いにオーバーラップすることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記基板内に前記第２ガードリングの下部に形成された前記第２導電型の第２埋め込み層をさらに含み、
前記第２ガードリングの一部と前記第２埋め込み層の一部は互いにオーバーラップすることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記第１ガードリングの基板内の深さは、前記第２ガードリングの基板内の深さよりより深いことを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記トランジスタは、Ｎ型ＬＤＭＯＳ（ｌａｔｅｒａｌ  ｄｏｕｂｌｅ  ｄｉｆｆｕｓｅｄ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタであり、
前記同等のバイアスは接地電圧を含み、前記ドレイン電極を中心としてその両側に前記ソース電極が配置されることを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記第１ガードリングは、前記ドレイン電極より前記ソース電極に近いように配置されることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記トランジスタは、Ｐ型ＬＤＭＯＳトランジスタであり、
前記同等のバイアスは電源電圧であり、前記ドレイン電極を中心としてその両側に前記ソース電極が配置されることを特徴とする請求項１に記載の半導体装置。
【請求項１１】
前記第１ガードリングは、前記ドレイン電極より前記ソース電極に近いように配置されることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記トランジスタは、Ｎ型ＬＤＭＯＳトランジスタであり、
前記同等のバイアスは電源電圧であり、前記ソース電極を中心としてその両側に前記ドレイン電極が配置されることを特徴とする請求項１に記載の半導体装置。
【請求項１３】
前記第１ガードリングは、前記ソース電極より前記ドレイン電極に近いように配置されることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
トランジスタと、
前記トランジスタの形成領域を取り囲むよう形成され、第１バイアスが印加される第１導電型の第１ガードリングと、
前記第１ガードリングを取り囲むよう形成され、前記第１バイアスが印加される前記第１導電型と反対の第２導電型の第２ガードリングと、
前記第２ガードリングを取り囲むよう形成され、前記第１バイアスと異なる第２バイアスが印加される前記第１導電型の第３ガードリングとを有することを特徴とする半導体装置。
【請求項１５】
前記トランジスタは、Ｎ型ＬＤＭＯＳトランジスタであり、
前記第２バイアスは前記第１バイアスより大きく、前記トランジスタのソース電極は前記第１バイアスが印加されることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記トランジスタは、Ｎ型ＬＤＭＯＳトランジスタであり、
前記第１バイアスは前記第２バイアスより大きく、前記トランジスタのドレイン電極は前記第１バイアスが印加されることを特徴とする請求項１４に記載の半導体装置。
【請求項１７】
前記トランジスタは、Ｐ型ＬＤＭＯＳトランジスタであり、
前記第１バイアスは前記第２バイアスより大きいことを特徴とする請求項１４に記載の半導体装置。
【請求項１８】
前記第１バイアスは電源電圧であり、前記第２バイアスは接地電圧であることを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記トランジスタのソース電極は、前記第１バイアスが印加されることを特徴とする請求項１７に記載の半導体装置。
【請求項２０】
基板と、
前記基板上に形成され、キャリアの移動を利用して信号を伝達するＬＤＭＯＳ（ｌａｔｅｒａｌ  ｄｏｕｂｌｅ  ｄｉｆｆｕｓｅｄ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、
前記基板内に、前記ＬＤＭＯＳトランジスタを取り囲むよう形成された第１ガードリングと、
前記基板内に、前記第１ガードリングを取り囲むよう形成された第２ガードリングと、
前記基板内に、前記第２ガードリングを取り囲むよう形成された第３ガードリングとを含み、
前記第２ガードリングのポテンシャルレベルは、前記第１ガードリングのポテンシャルレベル及び前記第３ガードリングのポテンシャルレベルと相違し、
前記第２ガードリングは、前記第１ガードリングから前記第３ガードリングへの前記キャリアの移動を妨げるポテンシャルバリアを提供することを特徴とする半導体装置。
【請求項２１】
半導体システムであって、
第１ゲートドライバと、
前記第１ゲートドライバと接続され、前記第１ゲートドライバによって制御される第１パワーステージとを有し、
前記第１パワーステージは、直列接続された第１トランジスタ及び第２トランジスタと、
前記第１トランジスタの誤動作を防止するための第１導電型の第１ガードリング及び第２導電型の第２ガードリングとを含み、
前記第１ガードリングは前記第１トランジスタを取り囲むよう形成され、前記第２ガードリングは前記第１ガードリングを取り囲むよう形成され、第１ガードリングと前記第２ガードリングは同等のバイアスが印加されることを特徴とする半導体システム。
【請求項２２】
前記同等のバイアスは第１バイアスであり、
前記第１パワーステージは、前記第２ガードリングを取り囲むよう形成され、前記第１バイアスと異なる第２バイアスを印加される第１導電型の第３ガードリングをさらに含むことを特徴とする請求項２１に記載の半導体システム。
【請求項２３】
第２ゲートドライバと、
前記第２ゲートドライバと接続され、前記第２ゲートドライバによって制御される第２パワーステージをさらに含み、
前記第２パワーステージは、直列接続された第３トランジスタ及び第４トランジスタと、
前記第３トランジスタの誤動作を防止するための第１導電型の第４ガードリング及び第２導電型の第５ガードリングとを含み、
前記第４ガードリングは前記第３トランジスタを取り囲むよう形成され、前記第５ガードリングは前記第４ガードリングを取り囲むよう形成され、第４ガードリングと前記第５ガードリングは同等の第３バイアスが印加されることを特徴とする請求項２１に記載の半導体システム。
【請求項２４】
一端と他端を含むインダクタをさらに有し、
前記一端は、前記第１パワーステージの出力端と接続され、前記他端は、前記第２パワーステージの出力端と接続されることを特徴とする請求項２１に記載の半導体システム。
【請求項２５】
前記半導体システムは、ＰＭＩＣ（Ｐｏｗｅｒ  Ｍａｎａｇｅｍｅｎｔ  ＩＣ）であることを特徴とする請求項２１に記載の半導体システム。
【請求項２６】
基板にトランジスタの周囲を取り囲むよう形成され、第１ポテンシャルレベルを提供する第１導電型の第１ガードリングと、
前記第１ガードリングの周囲を取り囲むよう形成され、前記第１ポテンシャルレベルと異なる第２ポテンシャルレベルを提供する、前記第１導電型と反対の第２導電型の第２ガードリングとを有することを特徴とする半導体装置。
【請求項２７】
前記第１ガードリング及び前記第２ガードリングは、同時に同等のバイアスの印加を受けることを特徴とする請求項２６に記載の半導体装置。
【請求項２８】
第１導電型であり、前記第２ガードリングの周囲を取り囲むよう形成され、前記第１及び第２ガードリングが印加を受ける前記同等のバイアスと異なるバイアスの印加を受ける第３ガードリングをさらに有することを特徴とする請求項２７に記載の半導体装置。
【請求項２９】
前記第１及び第２ガードリングと前記基板との間に形成される第２導電型の埋め込み層をさらに有することを特徴とする請求項２８に記載の半導体装置。
【請求項３０】
前記第２ガードリングの基板内の深さは、前記第１ガードリングの基板内の深さより浅いことを特徴とする請求項２７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ガードリングを含む半導体装置及びこれを含む半導体システムに関するものである。
【背景技術】
【０００２】
ＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）、ＭＣＵ（ＭｉｃｒｏＣｏｎｔｒｏｌｌｅｒ  Ｕｎｉｔ）、ＤＤＩ（Ｄｉｓｐｌａｙ  Ｄｒｉｖｅｒ  ＩＣ）、ＰＭＩＣ（Ｐｏｗｅｒ  Ｍａｎａｇｅｍｅｎｔ  ＩＣ）のような半導体システムは、プロセッサ、メモリ、また論理回路、音声及び画像処理回路、多様なインターフェース用回路などを具備する多数の周辺装置を備える。
【０００３】
一方、このような半導体システムは、パワーを伝達するパワートランジスタ（ｐｏｗｅｒ  ｔｒａｎｓｉｓｔｏｒ）を含み得る。
しかし、パワートランジスタ内の寄生バイポーラトランジスタ（ｐａｒａｓｉｔｉｃ  ｂｉｐｏｌａｒ  ｔｒａｎｓｉｓｔｏｒ）（例えば、寄生ＮＰＮトランジスタ、寄生ＰＮＰトランジスタ）が時々動作することが起こり得る。
これによって発生した寄生電流は、他の回路ブロックにノイズとして作用し得、ラッチアップ（ｌａｔｃｈ−ｕｐ）（例えば、電流漏洩及び／又は回路故障）を発生させるという問題がある。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は上記従来の半導体システムにおける問題点に鑑みてなされたものであって、本発明の目的は、寄生バイポーラトランジスタの利得（ｇａｉｎ）を落として安定に動作可能な半導体装置を提供することにある。
また、本発明の他の目的は、寄生バイポーラトランジスタの利得を落として安定に動作可能な半導体システムを提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するためになされた本発明による半導体装置は、基板と、前記基板上に形成され、ゲート電極、ソース電極及びドレイン電極を含むトランジスタと、前記基板内に前記トランジスタに隣接して形成された第１導電型の第１ガードリングと、前記基板内に前記第１ガードリングと隣接して形成され、前記第１導電型と異なる第２導電型の第２ガードリングとを有し、前記ソース電極又はドレイン電極の少なくとも何れか一つの電極と、前記第１ガードリングと、前記第２ガードリングとは、同等のバイアス（ｅｑｕｉｖａｌｅｎｔ  ｂｉａｓ）が印加されることを特徴とする。
【０００６】
また、上記目的を達成するためになされた本発明による半導体装置は、トランジスタと、前記トランジスタの形成領域を取り囲むよう形成され、第１バイアスが印加される第１導電型の第１ガードリングと、前記第１ガードリングを取り囲むよう形成され、前記第１バイアスが印加される前記第１導電型と反対の第２導電型の第２ガードリングと、前記第２ガードリングを取り囲むよう形成され、前記第１バイアスと異なる第２バイアスが印加される前記第１導電型の第３ガードリングとを有することを特徴とする。
【０００７】
また、上記目的を達成するためになされた本発明による半導体装置は、基板と、前記基板上に形成され、キャリアの移動を利用して信号を伝達するＬＤＭＯＳ（ｌａｔｅｒａｌ  ｄｏｕｂｌｅ  ｄｉｆｆｕｓｅｄ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、前記基板内に、前記ＬＤＭＯＳトランジスタを取り囲むよう形成された第１ガードリングと、前記基板内に、前記第１ガードリングを取り囲むよう形成された第２ガードリングと、前記基板内に、前記第２ガードリングを取り囲むよう形成された第３ガードリングとを含み、前記第２ガードリングのポテンシャルレベルは、前記第１ガードリングのポテンシャルレベル及び前記第３ガードリングのポテンシャルレベルと相違し、前記第２ガードリングは、前記第１ガードリングから前記第３ガードリングへの前記キャリアの移動を妨げるポテンシャルバリアを提供することを特徴とする。
【０００８】
上記目的を達成するためになされた本発明による半導体システムは、半導体システムであって、第１ゲートドライバと、前記第１ゲートドライバと接続され、前記第１ゲートドライバによって制御される第１パワーステージとを有し、前記第１パワーステージは、直列接続された第１トランジスタ及び第２トランジスタと、前記第１トランジスタの誤動作を防止するための第１導電型の第１ガードリング及び第２導電型の第２ガードリングとを含み、前記第１ガードリングは前記第１トランジスタを取り囲むよう形成され、前記第２ガードリングは前記第１ガードリングを取り囲むよう形成され、第１ガードリングと前記第２ガードリングは同等のバイアスが印加されることを特徴とする。
【０００９】
また、上記目的を達成するためになされた本発明による半導体装置は、基板にトランジスタの周囲を取り囲むよう形成され、第１ポテンシャルレベルを提供する第１導電型の第１ガードリングと、前記第１ガードリングの周囲を取り囲むよう形成され、前記第１ポテンシャルレベルと異なる第２ポテンシャルレベルを提供する、前記第１導電型と反対の第２導電型の第２ガードリングとを有することを特徴とする。
【発明の効果】
【００１０】
本発明に係る半導体装置及びこれを含む半導体システムによれば、ガードリング（ｇｕａｒｄｒｉｎｇ）を含み、寄生バイポーラトランジスタを介して流れる電流を遮断することができる。
したがって、半導体装置の安定した動作が可能であるという効果がある。
例えば、半導体装置１００は、寄生バイポーラトランジスタの利得（ｇａｉｎ）を低くすることによって安定して動作することができるという効果がある。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態による半導体装置を説明するための回路図である。
【図２】図１の半導体装置の構成を例示的に示すブロック図である。
【図３】本発明の実施形態による半導体装置の動作を説明するための図である。
【図４】本発明の実施形態による半導体装置の動作を説明するための図である。
【図５】本発明の実施形態による半導体装置の動作を説明するための図である。
【図６】本発明の実施形態に係る第１実施例による半導体装置を説明するための平面図である。
【図７】図６のＣ−Ｃ’線に沿って切断した断面図である。
【図８】本発明の実施形態に係る第１実施例による半導体装置の動作を説明するためのポテンシャル図である。
【図９】本発明の実施形態に係る第２実施例による半導体装置を説明するための断面図である。
【図１０】本発明の実施形態に係る第３実施例による半導体装置を説明するための断面図である。
【図１１】本発明の実施形態に係る第３実施例による半導体装置の動作を説明するためのポテンシャル図である。
【図１２】本発明の実施形態に係る第４実施例による半導体装置を説明するための断面図である。
【図１３】本発明の実施形態に係る第５実施例による半導体装置を説明するための断面図である。
【図１４】本発明の実施形態に係る第６実施例による半導体装置を説明するための断面図である。
【図１５】本発明の実施形態に係る第６実施例による半導体装置の動作を説明するためのポテンシャル図である。
【図１６】本発明の実施形態に係る第７実施例による半導体装置を説明するための断面図である。
【図１７】本発明の実施形態に係る第８実施例による半導体装置を説明するための断面図である。
【図１８】本発明の実施形態に係る第１実施例による半導体システムを説明するためのブロック図である。
【図１９】本発明の実施形態に係る第２実施例による半導体システムを説明するためのブロック図である。
【図２０】本発明の実施形態に係る第３実施例による半導体システムを説明するための概念図である。
【図２１】本発明の実施形態に係る第４実施例による半導体システムを説明するための概念図である。
【発明を実施するための形態】
【００１２】
次に、本発明に係る半導体装置及びこれを含む半導体システムを実施するための形態の具体例を図面を参照しながら説明する。
【００１３】
本発明の利点及び特徴、これらを達成する方法は添付する図面と共に詳細に後述する実施形態において明確になるであろう。しかし、本発明は、以下で開示する実施形態に限定されるものではなく、互いに異なる多様な形態で実現されるものであり、本実施形態は、単に本発明の開示を完全にし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、請求項の範囲によってのみ定義される。明細書全体にかけて同一参照符号は同一構成要素を指称する。
【００１４】
一つの素子（ｅｌｅｍｅｎｔｓ）が他の素子と「接続された（ｃｏｎｎｅｃｔｅｄ  ｔｏ）」又は「カップリングされた（ｃｏｕｐｌｅｄ  ｔｏ）」と指称するのは、他の素子と直接接続又はカップリングされた場合又は中間に他の素子を介在した場合のすべてを含む。反面、一つの素子が他の素子と「直接接続された（ｄｉｒｅｃｔｌｙ  ｃｏｎｎｅｃｔｅｄ  ｔｏ）」または「直接カップリングされた（ｄｉｒｅｃｔｌｙ  ｃｏｕｐｌｅｄ  ｔｏ）」と指称されるのは中間に他の素子を介在しないことを示す。「及び／又は」は、言及されたアイテムの各々及び一つ以上のすべての組合せを含む。
【００１５】
第１、第２などが多様な素子、構成要素を叙述するために使用又はが、これら素子、構成要素はこれらの用語によって制限されないことはいうまでもない。これらの用語は、単に一つ構成要素を他の構成要素と区別するために使用するものである。したがって、以下で言及される第１構成要素は本発明の技術的思想内で第２構成要であり得ることは勿論である。
【００１６】
本明細書で使用する用語は実施形態を説明するためであり、本発明を制限しようとするものではない。本明細書で、単数型は文句で特に言及しない限り複数型も含む。明細書で使用される「有する、含む（ｃｏｍｐｒｉｓｅｓ）」及び／又は「含む（ｃｏｍｐｒｉｓｉｎｇ）」は言及された構成要素、段階、動作及び／又は素子は一つ以上の他の構成要素、段階、動作および／または素子の存在または追加を排除しない。
【００１７】
他に定義されなければ、本明細書で使用されるすべての用語（技術及び科学的用語を含む）は、本発明が属する技術分野で通常の知識を有する者が共通に理解できる意味として使用され得る。また一般に使用される辞典に定義されている用語は明白に特別に定義されていない限り理想的に又は過度に解釈しない。
【００１８】
図１は、本発明の実施形態による半導体装置を説明するための回路図であり、図２は、図１の半導体装置の構成を例示的に示すブロック図である。
図３〜図５は、本発明の実施形態による半導体装置の動作を説明するための図である。
【００１９】
本発明の実施形態による半導体装置は、ＤＣ−ＤＣコンバータ（ｃｏｎｖｅｒｔｅｒ）であり得るが、これに限定されるものではない。また、図１ではフルブリッジ（ｆｕｌｌ  ｂｒｉｄｇｅ）形態のパワーステージ（ｐｏｗｅｒ  ｓｔａｇｅ）を図示するが、これに限定されるものではない。例えば、ハーフブリッジ（ｈａｌｆ  ｂｒｉｄｇｅ）形態のスイッチングレギュレータが使用され得る。
【００２０】
先ず、図１を参照すると、本発明の実施形態による半導体装置は、第１ゲートドライバ１０、第２ゲートドライバ２０、第１パワーステージ４０、第２パワーステージ５０などを含む。
【００２１】
第１パワーステージ４０は、第１ゲートドライバ１０と接続され、第１ゲートドライバ１０によって制御される。
第１パワーステージ４０は、直列接続された第１トランジスタＭＰ１、第２トランジスタＭＮ１を含む。
【００２２】
第１トランジスタＭＰ１は、プルアップ（ｐｕｌｌ  ｕｐ）トランジスタの役割を果たし、電源電圧ＶＤＤと第１出力ノードＡとの間に接続され、第１導電型（例えば、Ｐ型）のＬＤＭＯＳ（Ｌａｔｅｒａｌ  Ｄｏｕｂｌｅ  Ｄｉｆｆｕｓｅｄ  ＭＯＳ）である。
図面とは異なって、第１トランジスタＭＰ１は、第２導電型（例えば、Ｎ型）のＬＤＭＯＳでもよい（ｈｉｇｈ−ｓｉｄｅ  Ｎ型ＬＤＭＯＳという）。
【００２３】
第２トランジスタＭＮ１は、プルダウン（ｐｕｌｌ  ｄｏｗｎ）トランジスタの役割を果たし、第１出力ノードＡと接地電圧ＶＳＳとの間に接続され、第２導電型（例えば、Ｎ型）のＬＤＭＯＳである。
図に示すように、第１トランジスタＭＰ１には第１寄生ダイオードＤ１が接続され得、第２トランジスタＭＮ１には第２寄生ダイオードＤ２が接続され得る。第１寄生ダイオードＤ１と第２寄生ダイオードＤ２は、各々第１トランジスタＭＰ１と第２トランジスタＭＮ１がターンオフ（ｔｕｒｎ  ｏｆｆ）したとき、動作することがある。
【００２４】
また、第２パワーステージ５０は、第２ゲートドライバ２０と接続され、第２ゲートドライバ２０によって制御される。
第２パワーステージ５０は、直列接続された第３トランジスタＭＰ２、第４トランジスタＭＮ２を含む。
【００２５】
第３トランジスタＭＰ２は、プルアップトランジスタの役割を果たし、電源電圧ＶＤＤと第２出力ノードＢとの間に接続され、第１導電型（例えば、Ｐ型）のＬＤＭＯＳである。
図面とは異なって、第３トランジスタＭＰ２は、第２導電型（例えば、Ｎ型）のＬＤＭＯＳでもよい（ｈｉｇｈ−ｓｉｄｅ  Ｎ型ＬＤＭＯＳという）。
【００２６】
第４トランジスタＭＮ２は、プルダウントランジスタの役割を果たし、第２出力ノードＢと接地電圧ＶＳＳとの間に接続され、第２導電型（例えば、Ｎ型）のＬＤＭＯＳである。
【００２７】
図に示すように、第３トランジスタＭＰ２には第３寄生ダイオードＤ３が接続され得、第４トランジスタＭＮ２には第４寄生ダイオードＤ４が接続され得る。
第３寄生ダイオードＤ３と第４寄生ダイオードＤ４は、各々第３トランジスタＭＰ２と第４トランジスタＭＮ２がターンオフ（ｔｕｒｎ  ｏｆｆ）するとき、動作することがある。
【００２８】
図面に示していないが、半導体装置内には寄生バイポーラトランジスタ（例えば、寄生ＮＰＮトランジスタ、寄生ＰＮＰトランジスタ）が含まれ得る。
また、第１出力ノードＡと第２出力ノードＢとの間にインダクタ３０が接続される。
【００２９】
図２に示すように、第１パワーステージ４０、第２パワーステージ５０は、一つの半導体チップとして実現することができる。インダクタ３０は実現された半導体チップに含まれなくてもよい。図示していないが、第１ゲートドライバ１０、第２ゲートドライバ２０、第１パワーステージ４０及び第２パワーステージ５０が、一つの半導体チップとして実現することができる。
【００３０】
次に、図３〜図５を参照して、以下の通り本発明の実施形態による半導体装置の動作について説明する。
図３を参照すると、例えば、第１トランジスタＭＰ１と第４トランジスタＭＮ２はターンオン状態であり、第２トランジスタＭＮ１と第３トランジスタＭＰ２はターンオフ状態であると仮定する。
この場合、第１トランジスタＭＰ１、インダクタ３０、第４トランジスタＭＮ２に沿って流れる電流Ｉ１が発生する。
【００３１】
インダクタ３０は、電流を維持しようとする特性がある。
このような特性があるため、図３の動作後に、第１〜第４寄生トランジスタ（Ｄ１〜  Ｄ４）のうち少なくとも一つが動作する可能性がある。
【００３２】
例えば、図４は、図３の動作後の第４トランジスタＭＮ２のみがターンオン状態である場合を示す。
インダクタ３０に流れる電流を維持するために第２寄生ダイオードＤ２がターンオンする。したがって、第２寄生ダイオードＤ２、インダクタ３０、第４トランジスタＭＮ２に沿って流れる電流Ｉ２が発生することがある。
【００３３】
例えば、図５は、図３の動作後の第１トランジスタＭＰ１のみがターンオン状態である場合を示す。
インダクタ３０に流れる電流を維持するために第３寄生ダイオードＤ３がターンオンする。したがって、第１トランジスタＭＰ１、インダクタ３０、第３寄生ダイオードＤ３に沿って流れる電流Ｉ３が発生することがある。
【００３４】
また、第１〜第４寄生ダイオード（Ｄ１〜Ｄ４）の内の少なくとも一つがターンオンするとき、寄生バイポーラトランジスタが共にターンオンする可能性がある。
寄生バイポーラトランジスタがターンオンすると、寄生バイポーラトランジスタを介して電流が所望しない方向に流れることがある。
すなわち、寄生バイポーラトランジスタを介して流れる電流は、隣接する回路ブロックに影響を与える可能性がある。
【００３５】
本発明の実施形態による半導体装置は、ガードリング（ｇｕａｒｄｒｉｎｇ）を含み、寄生バイポーラトランジスタを介して流れる電流を遮断することができる。
したがって、半導体装置の安定した動作が可能である。
例えば、半導体装置１００は、寄生バイポーラトランジスタの利得（ｇａｉｎ）を低くすることによって安定して動作することができる。
【００３６】
図６は、本発明の実施形態に係る第１実施例による半導体装置を説明するための平面図であり、図７は、図６のＣ−Ｃ’線に沿って切断した断面図であり、図８は、本発明の実施形態に係る第１実施例による半導体装置の動作を説明するためのポテンシャル図である。
【００３７】
先ず、図６及び図７を参照すると、本発明の実施形態に係る第１実施例による半導体装置１は、第１領域（Ｉ）、第２領域（ＩＩ）、第３領域（ＩＩＩ）を含む。
第１領域（Ｉ）（すなわち、トランジスタ形成領域）にはＬＤＭＯＳが形成される。例えば、第１領域（Ｉ）には第２導電型（例えば、Ｎ型）のＬＤＭＯＳが形成される。
第３領域（ＩＩＩ）は、第１領域（Ｉ）の隣接するブロック領域を意味する。
第２領域（ＩＩ）は、第１領域（Ｉ）と第３領域（ＩＩＩ）との間の領域であり、後述するガードリング（符号１６２、１５３、１６３を参照）が形成される。
【００３８】
基板（１１０、１２０）は例示的に、第１導電型（例えば、Ｐ型）のベース基板１１０と、第２導電型（例えば、Ｎ型）のエピタキシャル層１２０を含み得る。
例えば、ベース基板１１０はシリコン基板、ガリウムヒ素基板、シリコンゲルマニウム基板、セラミック基板、石英基板、又はディスプレイ用ガラス基板などであり得、ＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板であり得る。
また、エピタキシャル層１２０は、図に示すものとは異なって、ベース基板１１０と同一の導電型を有することもできる。
【００３９】
第１導電型（Ｐ型）の第１埋め込み層（１３１、１３２、１３３、１３４）と、第２導電型（Ｎ型）の第２埋め込み層１４２は基板（１１０、１２０）内に形成される。
例えば、第１埋め込み層（１３１、１３２）は第１領域（Ｉ）に形成され、第１埋め込み層（１３３、１３４）は第２領域（ＩＩ）に形成され、第２埋め込み層１４２は第３領域（ＩＩＩ）に形成される。また、第１埋め込み層（１３１、１３２、１３３、１３４）はベース基板１１０とエピタキシャル層１２０の境界に形成される。
【００４０】
すなわち、第１埋め込み層（１３１、１３２、１３３、１３４）、第２埋め込み層１４２の一部はベース基板１１０に形成され、残りはエピタキシャル層１２０に形成され得る。このように形成される理由は、ベース基板１１０内に第１埋め込み層（１３１、１３２、１３３、１３４）、第２埋め込み層１４２を形成した後、ベース基板１１０上にエピタキシャル層１２０を形成し、以後の熱工程などによって第１埋め込み層（１３１、１３２、１３３、１３４）、第２埋め込み層１４２がベース基板１１０とエピタキシャル層１２０に拡散するからである。
【００４１】
基板（１１０、１２０）内の第１領域（Ｉ）には第１導電型のシンク（ｓｉｎｋ）（１５１、１５２）が形成され、第２導電型の深いウエル（ｗｅｌｌ）１６１が形成される。
図に示すように、シンク（１５１、１５２）は各々第１埋め込み層（１３１、１３２）と接する。すなわち、シンク（１５１、１５２）の一部は各々第１埋め込み層（１３１、１３２）の一部とオーバーラップする。
また、第１ガードリング１６２は、ベース基板１１０の一部とオーバーラップすることができる。
【００４２】
第２導電型（例えば、Ｎ型）のＬＤＭＯＳは、ゲート電極（２１１、２１２）、ドレイン電極２０１、ソース電極（２０２、２０３）を含む。
本発明の実施形態に係る第１実施例による半導体装置１で使用されるＮ型ＬＤＭＯＳはｌｏｗ−ｓｉｄｅ  Ｎ型ＬＤＭＯＳである。
すなわち、「ｌｏｗ−ｓｉｄｅ」の意味は、図１に図に示すようにプルダウントランジスタを意味する。
【００４３】
また、ドレイン電極２０１は、第２導電型のドリフト領域１７１内に形成され、ドリフト領域１７１は深いウエル１６１内に形成され得る。
ドレイン電極２０１は、ドリフト領域１７１より濃度が高い。
ドリフト領域１７１が必要な理由は、高電圧に対するＢＶ（Ｂｒｅａｋｄｏｗｎ  Ｖｏｌｔａｇｅ）を確保するためである。
【００４４】
また、ソース電極（２０２、２０３）は、各々第１導電型のボディー（１８１、１８２）内に形成される。ここで、ドレイン電極２０１は出力ノード（ｏｕｔｐｕｔ  ｎｏｄｅ）と接続され、ソース電極（２０２、２０３）は第１バイアスＢＩＡＳ１と接続される。
ここで、第１バイアスＢＩＡＳ１は、接地電圧ＶＳＳであり得るが、これに限定されるものではない。
図に示すように、第２導電型のＬＤＭＯＳは、ドレイン電極２０１を中心にその両側にソース電極（２０２、２０３）が配置される。これはＬＤＭＯＳの電流駆動能力を高めるためである。第１導電型のオーミックコンタクト（１９１、１９２）は第１バイアスＢＩＡＳ１が印加される部分であり、ＬＤＭＯＳのソース電極（２０２、２０３）に隣接して形成される。
【００４５】
上述したように、第３領域（ＩＩＩ）は第１領域（Ｉ）の隣接したブロック領域である。
例示的に、基板（１１０、１２０）内の第３領域（ＩＩＩ）に第２導電型のウェル１６４が形成されているものを図に示したが、これに限定されるものではない。
【００４６】
基板（１１０、１２０）内の第２領域（ＩＩ）には、第２導電型（例えば、Ｎ型）の第１ガードリング１６２、第１導電型（例えば、Ｐ型）の第２ガードリング１５３、第２導電型の第３ガードリング１６３が形成される。
第１ガードリング１６２上には第２導電型のオーミックコンタクト２０５が形成され、第２ガードリング１５３上には第１導電型のオーミックコンタクト１９３が形成され、第３ガードリング１６３上には第２導電型のオーミックコンタクト２０４が形成される。
【００４７】
第１ガードリング１６２はＬＤＭＯＳトランジスタに隣接して形成され、第２ガードリング１５３は第１ガードリング１６２と隣接して形成され、第３ガードリング１６３は第２ガードリング１５３と隣接して形成される。
図６に示すように、第１ガードリング１６２は、基板（１１０、１２０）内にＬＤＭＯＳが形成される第１領域（Ｉ）を取り囲み、第１バイアスＢＩＡＳ１が印加される。
第２ガードリング１５３は、基板（１１０、１２０）内に第１ガードリング１６２を囲み、第１バイアスＢＩＡＳ１が印加される。
第３ガードリング１６３は、基板（１１０、１２０）内に第２ガードリング１５３を囲み、第１バイアスＢＩＡＳ１と異なる第２バイアスＢＩＡＳ２が印加される。
【００４８】
一方、図７のように、Ｎ型ＬＤＭＯＳトランジスタの場合に、第２バイアスＢＩＡＳ２は、第１バイアスＢＩＡＳ１より大きくてもよい。
例えば、第２バイアスＢＩＡＳ２は電源電圧ＶＤＤであり、第１バイアスＢＩＡＳ１は接地電圧ＶＳＳであり得るが、これに限定されるものではない。
【００４９】
また、第１バイアスＢＩＡＳ１はＮ型ＬＤＭＯＳトランジスタのソース電極（２０２、２０３）に印加される。すなわち、第１バイアスＢＩＡＳ１はソース電極（２０２、２０３）、第１ガードリング１６２、及び第２ガードリング１５３に同時に印加される。しかし、Ｎ型ＬＤＭＯＳトランジスタのソース電極（２０２、２０３）と第１ガードリング１６２及び第２ガードリング１５３に必ず同一バイアスが印加される必要はない。
【００５０】
また、第１ガードリング１６２の深さと、第２ガードリング１５３の深さが実質に同一であってもよいが、これに限定されるものではない。例えば、第１ガードリング１６２の深さが第２ガードリング１５３の深さより深くてもよい（図７）。このような深さは工程条件や動作特性に応じて調節することができる。
【００５１】
一方、第２導電型の深いウェル１６１と、第１導電型のボディー１８２（又はシンク１５２）、第１ガードリング１６２は、寄生バイポーラトランジスタを構成する可能性がある。
対応する寄生ダイオード（例えば、図１のＤ１〜Ｄ４の内の少なくとも一つ）がターンオンするとき、寄生バイポーラトランジスタはターンオンする可能性がある。
したがって、寄生バイポーラトランジスタがターンオンすると、キャリア（ｃａｒｒｉｅｒ）（電荷）はドレイン電極２０１から寄生バイポーラトランジスタを通過して隣接するブロックに移動する可能性がある。
【００５２】
すなわち、寄生バイポーラトランジスタによってキャリア（電荷）が第１領域（Ｉ）から第３領域（ＩＩＩ）に移動する可能性がある。
ここで、第１ガードリング１６２、第２ガードリング１５３、第３ガードリング１６３は、第１領域（Ｉ）と第３領域（ＩＩＩ）との間に位置し、移動するキャリアをブロッキングすることができる。
第１ガードリング１６２と第２ガードリング１５３によって生成される空乏領域（ｄｅｐｌｅｔｉｏｎ  ｒｅｇｉｏｎ）に電荷がキャプチャ（ｃａｐｔｕｒｅ）される。
追加として、第３ガードリング１６３は、空乏領域を通過した電荷を外に抜き出すためのものである。
【００５３】
図７を参照すると、第１ガードリング１６２及び第２ガードリング１５３は、ドレイン電極２０１よりソース電極２０３に近いように配置される。
なぜなら、ドレイン電極２０１からソース電極２０３方向に移動する電荷が寄生バイポーラトランジスタを通過できるからである。このようにすることによって、第１ガードリング１６２及び第２ガードリング１５３がさらに多い電荷をブロッキングすることができる。
【００５４】
以下、図８を利用して第１ガードリング１６２、第２ガードリング１５３、第３ガードリング１６３の動作についてさらに詳細に説明する。
【００５５】
図８を参照すると、符号３３０は伝導バンド（ｃｏｎｄｕｃｔｉｏｎ  ｂａｎｄ）を意味し、符号３４０はバランスバンド（ｂａｌａｎｃｅ  ｂａｎｄ）を意味する。
電荷はドレイン電極２０１から第１導電型のボディー１８２（又は、第１導電型のシンク１５２）を通過し、第１ガードリング１６２に集まる。なぜなら、第２ガードリング１５３のポテンシャルレベルは、第１ガードリング１６２のポテンシャルレベルより高い。
したがって、第２ガードリング１５３は電荷が移動できないようにするポテンシャルバリアの役割を果たすからである。
【００５６】
また、第３ガードリング１６３は、第１ガードリング１６２と第２ガードリング１５３を通過した電荷を第２バイアスＢＩＡＳ２側に抜き出すためのものである。
図に示すように、第３ガードリング１６３のポテンシャルレベルは、第２ガードリング１５３のポテンシャルレベルより低くてもよい。
【００５７】
ここで、図７又は図８を参照すると、第１ガードリング１６２、第２ガードリング１５３は、第１バイアスＢＩＡＳ１が印加される。しかし、第２ガードリング１５３がポテンシャルバリアの役割を果たすバイアスであれば、いかなるバイアスでも第１ガードリング１６２、第２ガードリング１５３に印加されても構わない。
ただし、図７及び図８に示すように、第１ガードリング１６２、第２ガードリング１５３、ソース電極２０３に同一な第１バイアスＢＩＡＳ１が印加される場合には、半導体装置１のサイズ（すなわち、チップサイズ）を減らすことができる。ソース電極２０３に印加されるバイアスと、第１ガードリング１６２、第２ガードリング１５３に印加されるバイアスが互いに異なると、バッファの役割をする空間が必要となる。
【００５８】
図９は、本発明の実施形態に係る第２実施例による半導体装置を説明するための断面図である。
以下では説明の便宜のため、本発明の実施形態に係る第１実施例による半導体装置と異なる点を中心に説明する。
【００５９】
図９を参照すると、本発明の実施形態に係る第２実施例による半導体装置２は、第１ガードリング１６２と第２ガードリング１５３のみを含み、第３ガードリング（図７の符号１６３参照）は含まない。
第１ガードリング１６２と第２ガードリング１５３は、第１バイアスＢＩＡＳ１が印加される。第１バイアスＢＩＡＳ１はＬＤＭＯＳのソース電極２０３にも印加される。第１ガードリング１６２と第２ガードリング１５３により形成された空乏領域を通過するキャリア（電荷）の量が多くない場合、第３ガードリング１６３を省略することができる。
【００６０】
図１０は、本発明の実施形態に係る第３実施例による半導体装置を説明するための断面図であり、図１１は、本発明の実施形態に係る第３実施例による半導体装置の動作を説明するためのポテンシャル図である。
以下では説明の便宜のため、本発明の実施形態に係る第１実施例による半導体装置と異なる点を中心に説明する。本発明の実施形態に係る第１実施例による半導体装置はｌｏｗ−ｓｉｄｅ  Ｎ型ＬＤＭＯＳを利用したが、本発明の実施形態に係る第３実施例による半導体装置はＰ型ＬＤＭＯＳを利用する。
【００６１】
図１０を参照すると、本発明の実施形態に係る第３実施例による半導体装置３は、第１領域（Ｉ）、第２領域（ＩＩ）、第３領域（ＩＩＩ）を含む。
第１領域（Ｉ）にはＬＤＭＯＳが形成され得る。第３領域（ＩＩＩ）は、第１領域（Ｉ）の隣接するブロック領域を意味する。第２領域（ＩＩ）は第１領域（Ｉ）と第３領域（ＩＩＩ）との間の領域であり、後述するガードリング（符号１５５、１６６、１５６を参照）が形成される。
【００６２】
基板（１１０、１２０）は例示的に、第１導電型（例えば、Ｐ型）のベース基板１１０と、第２導電型（例えば、Ｎ型）のエピタキシャル層１２０を含む。
第１導電型（Ｐ型）の第１埋め込み層１３６と、第２導電型（Ｎ型）の第２埋め込み層（１４３、１４５）は基板（１１０，１２０）内に形成され得る。例えば、第２埋め込み層１４３は第１領域（Ｉ）に形成され、第１埋め込み層１３６と第２埋め込み層１４３は第２領域（ＩＩ）に形成され、第２埋め込み層１４５は第３領域（ＩＩＩ）に形成される。
【００６３】
基板（１１０、１２０）内の第１領域（Ｉ）には第２導電型の深いウエル１６５が形成され得る。
第１導電型（例えば、Ｐ型）のＬＤＭＯＳは、ゲート電極（２１３、２１４）、ドレイン電極１９４、ソース電極（１９５、１９６）を含む。
【００６４】
ドレイン電極１９４は、第１導電型のドリフト領域１８３内に形成され、ソース電極（１９５、１９６）は各々第２導電型のウェル（１７２、１７３）内に形成される。ここで、ドレイン電極１９４は出力ノード（ｏｕｔｐｕｔ  ｎｏｄｅ）と接続され、ソース電極（１９５、１９６）は第１バイアスＢＩＡＳ１と接続される。ここで、第１バイアスＢＩＡＳ１は電源電圧ＶＤＤであるが、これに限定されるものではない。図に示すように、ＬＤＭＯＳはドレイン電極１９４を中心にその両側にソース電極（１９５、１９６）が配置される。これはＬＤＭＯＳの電流駆動能力を高めるためである。第２導電型のオーミックコンタクト（２０５、２０６）は第１バイアスＢＩＡＳ１が印加される部分であり、ＬＤＭＯＳのソース電極（１９５、１９６）に隣接して形成される。
【００６５】
基板（１１０、１２０）内の第３領域（ＩＩＩ）に第２導電型のウェル１６７が形成されているものを図に示しているが、これに限定されるものではない。
【００６６】
基板（１１０、１２０）内の第２領域（ＩＩ）には、第１導電型（例えば、Ｐ型）の第１ガードリング１５５、第２導電型（例えば、Ｎ型）の第２ガードリング１６６、第１導電型の第３ガードリング１５６が形成される。
第１ガードリング１５５上には第１導電型のオーミックコンタクト１９７が形成され、第２ガードリング１６６上には第２導電型のオーミックコンタクト２０７が形成され、第３ガードリング１５６上には第１導電型のオーミックコンタクト１９８が形成される。
【００６７】
第１ガードリング１５５はＬＤＭＯＳトランジスタに隣接して形成され、第２ガードリング１６６は第１ガードリング１５５と隣接して形成され、第３ガードリング１５６は第２ガードリング１６６と隣接して形成される。
第１ガードリング１５５は基板（１１０、１２０）内にＬＤＭＯＳが形成される第１領域Ｉを取り囲み、第１バイアスＢＩＡＳ１が印加される。第２ガードリング１６６は基板（１１０、１２０）内に第１ガードリング１５５を取り囲み、第１バイアスＢＩＡＳ１が印加される。第３ガードリング１５６は基板（１１０、１２０）内に第２ガードリング１６６を取り囲み、第１バイアスＢＩＡＳ１と異なる第２バイアスＢＩＡＳ２が印加される。
第１バイアスＢＩＡＳ１はＰ型ＬＤＭＯＳトランジスタのソース電極１９６に印加される。
【００６８】
また、図１０では第１ガードリング１５５の深さと、第２ガードリング１６６の深さが実質的に同じであるように示しているが、これに限定されるものではない。
第１ガードリング１５５及び第２ガードリング１６６は、ドレイン電極１９４よりソース電極１９６に近いように配置される。第１ガードリング１５５及び第２ガードリング１６６は、第２埋め込み層１４３と接触するように形成される。すなわち、第１ガードリング１５５及び第２ガードリング１６６の一部は、第２埋め込み層１４３の一部とオーバーラップする。
【００６９】
ここで、図１１を参照すると、符号３３１は伝導バンド（ｃｏｎｄｕｃｔｉｏｎ  ｂａｎｄ）を意味し、符号３４１はバランスバンド（ｂａｌａｎｃｅ  ｂａｎｄ）を意味する。
正孔は、ドレイン電極１９４から第２導電型のウェル１７３を通過して第１ガードリング１５５に集まる。なぜなら、第２ガードリング１６６のポテンシャルレベルは、第１ガードリング１５５のポテンシャルレベルより低いからである。
したがって、第２ガードリング１６６は、正孔が移動できないようにするポテンシャルバリア役割を果たす。
【００７０】
図１２は、本発明の実施形態に係る第４実施例による半導体装置を説明するための断面図である。
以下では説明の便宜のため、本発明の実施形態に係る第３実施例による半導体装置と異なる点を中心に説明する。
【００７１】
図１２を参照すると、本発明の実施形態に係る第４実施例による半導体装置４は、第１ガードリング１５５と第２ガードリング１６６のみを含み、第３ガードリングは含まない。
第１ガードリング１５５と第２ガードリング１６６は、第１バイアスＢＩＡＳ１が印加される。第１バイアスＢＩＡＳ１はＬＤＭＯＳのソース電極１９６にも印加される。第１ガードリング１５５と第２ガードリング１６６により形成された空乏領域を通過したキャリア（正孔）の量が多くない場合、第３ガードリング１５６を形成しなくてもよい。
【００７２】
図１３は、本発明の実施形態に係る第５実施例による半導体装置を説明するための断面図である。
以下では説明の便宜のため、本発明の実施形態に係る第３実施例による半導体装置と異なる点を中心に説明する。
【００７３】
図１３を参照すると、本発明の実施形態に係る第５実施例による半導体装置５では、第２導電型の第２ガードリング１７４の深さは第１ガードリング１５５の深さより浅くてもよい。
例えば、第２ガードリング１７４は第２導電型のウェル１７３と実質に同一であり得る。すなわち、第２ガードリング１７４はウェル１７３と同時に形成される。第１ガードリング１５５は第２埋め込み層１４３と接触するように形成され、第２ガードリング１７４は第２埋め込み層１４３と接触しないように形成される。例えば、第２導電型のウェル１６５が第２ガードリング１７４と第２埋め込み層１４３との間に配置される。
【００７４】
図１４は、本発明の実施形態に係る第６実施例による半導体装置を説明するための断面図であり、図１５は、本発明の実施形態に係る第６実施例による半導体装置の動作を説明するためのポテンシャル図である。
以下では説明の便宜のため、本発明の実施形態に係る第１実施例による半導体装置と異なる点を中心に説明する。
本発明の実施形態に係る第１実施例による半導体装置はｌｏｗ−ｓｉｄｅ  Ｎ型ＬＤＭＯＳを利用したが、本発明の実施形態に係る第６実施例による半導体装置はｈｉｇｈ−ｓｉｄｅ  Ｎ型ＬＤＭＯＳを利用する。ここで、ｈｉｇｈ−ｓｉｄｅはプルアップ（ｐｕｌｌ−ｕｐ）トランジスタを意味する。
【００７５】
図１４を参照すると、本発明の実施形態に係る第６実施例による半導体装置６は、第１領域（Ｉ）、第２領域（ＩＩ）、第３領域（ＩＩＩ）を含む。
第１領域（Ｉ）にはｈｉｇｈ−ｓｉｄｅ  Ｎ型ＬＤＭＯＳが形成される。第３領域（ＩＩＩ）は第１領域（Ｉ）に隣接するブロック領域を意味する。第２領域（ＩＩ）は第１領域（Ｉ）と第３領域（ＩＩＩ）との間の領域であり、後述するガードリング（符号１５７、１６９、１５８を参照）が形成される。
【００７６】
基板（１１０、１２０）は例示的に、第１導電型（例えば、Ｐ型）のベース基板１１０と、第２導電型（例えば、Ｎ型）のエピタキシャル層１２０を含む。
第１導電型（Ｐ型）の第１埋め込み層１３８と、第２導電型（Ｎ型）の第２埋め込み層（１４６、１４７）は基板（１１０、１２０）内に形成される。例えば、第２埋め込み層１４６は第１領域（Ｉ）に形成され、第１埋め込み層１３８と第２埋め込み層１４６は第２領域（ＩＩ）に形成され、第２埋め込み層１４７は第３領域（ＩＩＩ）に形成される。
【００７７】
基板（１１０、１２０）内の第１領域（Ｉ）には第２導電型の深いウエル１６８が形成される。
第２導電型（例えば、Ｎ型）のＬＤＭＯＳは、ゲート電極（２１５、２１６）、ドレイン電極（２０８、２０９２）、ソース電極（２０９、２０９１）を含む。
【００７８】
ドレイン電極（２０８、２０９２）は各々第２導電型のドリフト領域（１７４、１７５）内に形成され、ソース電極（２０９、２０９１）は第１導電型のボディー１８４内に形成される。
ここで、ソース電極（２０９、２０９１）は出力ノード（ｏｕｔｐｕｔ  ｎｏｄｅ）と接続され、ドレイン電極（２０８、２０９２）は第１バイアスＢＩＡＳ１と接続される。
ここで、第１バイアスＢＩＡＳ１は電源電圧ＶＤＤであるが、これに限定されるものではない。図に示すように、ＬＤＭＯＳはソース電極（２０９、２０９１）を中心にその両側にドレイン電極（２０８、２０９２）が配置される。これはＬＤＭＯＳの電流駆動能力を高めるためである。
【００７９】
基板（１１０、１２０）内の第３領域（ＩＩＩ）に第２導電型のウェル１６９１が形成されているものを図に示しているが、これに限定されるものではない。
【００８０】
基板（１１０、１２０）内の第２領域（ＩＩ）には、第１導電型（例えば、Ｐ型）の第１ガードリング１５７、第２導電型（例えば、Ｎ型）の第２ガードリング１６９、第１導電型の第３ガードリング１５８が形成される。
第１ガードリング１５７上には第１導電型のオーミックコンタクト１９９１が形成され、第２ガードリング１６９上には第２導電型のオーミックコンタクト２０９３が形成され、第３ガードリング１５８上には第１導電型のオーミックコンタクト１９９２が形成される。
【００８１】
第１ガードリング１５７はＬＤＭＯＳトランジスタに隣接して形成され、第２ガードリング１６９は第１ガードリング１５７と隣接して形成され、第３ガードリング１５８は第２ガードリング１６９と隣接して形成される。
第１ガードリング１５７は基板（１１０、１２０）内にＬＤＭＯＳが形成される第１領域（Ｉ）を取り囲むように形成され、第１バイアスＢＩＡＳ１が印加される。第２ガードリング１６９は基板（１１０、１２０）内に第１ガードリング１５７を取り囲むように形成され、第１バイアスＢＩＡＳ１が印加される。第３ガードリング１５８は基板（１１０、１２０）内に第２ガードリング１６９を取り囲むように形成され、第１バイアスＢＩＡＳ１と異なる第２バイアスＢＩＡＳ２が印加される。第１バイアスＢＩＡＳ１はＮ型ＬＤＭＯＳトランジスタのドレイン電極２０９２に印加される。
【００８２】
また、図１４では第１ガードリング１５７の深さと、第２ガードリング１６９の深さが実質に同一なものとして示しているが、これに限定されるものではない。
第１ガードリング１５７及び第２ガードリング１６９は、ソース電極（２０９、２０９１）よりドレイン電極２０９２に近いように配置される。第１ガードリング１５７及び第２ガードリング１６９は、第２埋め込み層１４６と接触するように形成される。すなわち、第１ガードリング１５７及び第２ガードリング１６９の一部は、第２埋め込み層１４６の一部とオーバーラップする。
【００８３】
ここで、図１５を参照すると、符号３３２は伝導バンド（ｃｏｎｄｕｃｔｉｏｎ  ｂａｎｄ）を意味し、符号３４２はバランスバンド（ｂａｌａｎｃｅ  ｂａｎｄ）を意味する。正孔はソース電極（２０９、２０９１）から第２導電型のドリフト領域１７５を通過して第１ガードリング１５７に集まる。なぜなら、第２ガードリング１６９のポテンシャルレベルは、第１ガードリング１５７のポテンシャルレベルより低いからである。したがって、第２ガードリング１６９は正孔が移動できないようにするポテンシャルバリア役割を果たす。
【００８４】
図１６は、本発明の実施形態に係る第７実施例による半導体装置を説明するための断面図である。
以下では説明の便宜のため、本発明の実施形態に係る第６実施例による半導体装置と異なる点を中心に説明する。
【００８５】
図１６を参照すると、本発明の実施形態に係る第７実施例による半導体装置７は、第１ガードリング１５７と第２ガードリング１６９のみを含み、第３ガードリング（図１５の符号１５８）は含まない。
第１ガードリング１５７と第２ガードリング１６９は、第１バイアスＢＩＡＳ１が印加される。第１バイアスＢＩＡＳ１はＬＤＭＯＳのドレイン電極２０９２にも印加される。
第１ガードリング１５７と第２ガードリング１６９により形成された空乏領域を通過したキャリア（正孔）の量が多くない場合、第３ガードリング１５８を形成しなくてもよい。
【００８６】
図１７は、本発明の実施形態に係る第８実施例による半導体装置を説明するための断面図である。
以下では説明の便宜のため、本発明の実施形態に係る第６実施例による半導体装置と異なる点を中心に説明する。
【００８７】
図１７を参照すると、本発明の実施形態に係る第８実施例による半導体装置８では、第２導電型の第２ガードリング１６９２の深さは第１ガードリング１５７の深くより浅くてもよい。
例えば、第２ガードリング１６９２は第２導電型のドリフト領域（１７４、１７５）より浅くてもよい。第１ガードリング１５７は第２埋め込み層１４６と接触するように形成され、第２ガードリング１６９２は第２埋め込み層１４６と接触しないように形成される。
【００８８】
以下では、図１８〜図２１を参照して本発明の実施形態に係る半導体装置を利用した半導体システムについて説明する。
図１８は、本発明の実施形態に係る第１実施例による半導体システムを説明するためのブロック図である。
【００８９】
図１８を参照すると、本発明のいくつかの実施例による半導体システムは、バッテリ４１０、ＰＭＩＣ（ｐｏｗｅｒ  ｍａｎａｇｅｍｅｎｔ  ＩＣ）４２０、複数のモジュール（４３１〜４４４）を含む。
ＰＭＩＣ４２０はバッテリ４１０から電圧の提供を受け、それぞれのモジュール（４３１〜４４４）に必要なサイズの電圧レベルに変換し、各モジュール（４３１〜４４４）に提供する。ＰＭＩＣ４２０は本発明の実施形態に係る各実施例による半導体装置（１〜８）の内の少なくとも一つを含み得る。
【００９０】
図１９は、本発明の実施形態に係る第２実施例による半導体システムを説明するためのブロック図である。
図１９を参照すると、本発明の実施形態に係る第２実施例による半導体システムは、携帯端末機であり得る。
携帯端末機は、制御部５１０、ＰＭＩＣ５１２、バッテリ５１５、信号処理部５２３、オーディオ処理部５２５、メモリ５３０、表示部５５０などを含み得る。
キーパッド５２７は、数字及び文字情報を入力するためのキー及び各種機能を設定するためのファンクションキーを含む。
【００９１】
信号処理部５２３は、携帯端末機の無線通信機能を実行し、ＲＦ部とモデム（ＭＯＤＥＭ）を含み得る。
ＲＦ部は、送信する信号の周波数を上昇変換及び増幅するＲＦ送信器と、受信した信号を低雑音増幅して周波数を下降変換するＲＦ受信器などを含む。
モデム（ＭＯＤＥＭ）は、送信する信号を符号化及び変調する送信器、及びＲＦ部で受信した信号を復調及び復号化する受信器などを含む。
【００９２】
オーディオ処理部５２５は、コーデック（Ｃｏｄｅｃ）を構成することができ、コーデックはデータコーデックとオーディオコーデックを含む。
データコーデックはパケットデータなどを処理し、オーディオコーデックは音声とマルチメディアファイルなどのオーディオ信号を処理する。
また、オーディオ処理部５２５はモデムから受信したデジタルオーディオ信号を、オーディオコーデックを介してアナログ信号に変換して再生したり、又はマイク（ＭＩＣ）から発生するアナログオーディオ信号をオーディオコーデックを介してデジタルオーディオ信号に変換してモデムに伝送する機能を行う。
コーデックは別途に備えるか又は携帯端末機の制御部５１０に含まれ得る。
【００９３】
メモリ５３０は、ＲＯＭとＲＡＭで構成される。
メモリ部３０は、プログラムメモリとデータメモリで構成され得、携帯端末機の動作を制御するためのプログラム及びブーティングのためのデータを保存することができる。
【００９４】
表示部５５０は、画像信号及びユーザデータを画面に表示するか、又は通話と関連するデータを表示する。
この際、表示部５５０は、ＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）又はＯＬＥＤ（Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅｓ）などで構成される。ＬＣＤ又はＯＬＥＤをタッチスクリーン（Ｔｏｕｃｈ  Ｓｃｒｅｅｎ）方式で実現する場合、表示部５５０はキーパッド５２７と共に携帯端末機を制御する入力部として動作することもできる。
【００９５】
制御部５１０は、携帯端末機の全般的な動作を制御する機能を行う。
制御部５１０は、ＰＭＩＣ５１２を含み得る。
ＰＭＩＣ５１２は、バッテリ５１５から電圧の提供を受けて必要なサイズの電圧レベルに変換する。ＰＭＩＣ５１２は本発明の実施形態に係る各実施例による半導体装置（１〜８）の内の少なくとも一つを含み得る。
【００９６】
図２０及び図２１は、本発明の実施形態に係る第３及び第４実施例による半導体システムを説明するための概念図である。
図２０は、タブレットＰＣ２０００であり、図２１はノートブック２１００を示す。
本発明の実施形態に係る各実施例による半導体装置（１〜８）の内の少なくとも一つがタブレットＰＣ、ノートブックなどに使用される。
本発明の実施形態に係る各実施例による半導体装置（１〜８）は、例示しない他の集積回路装置にも適用され得ることは当業者にとって自明である。
【００９７】
尚、本発明は、上述の実施例に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【００９８】
１０    第１ゲートドライバ
２０    第２ゲートドライバ
３０    インダクタ
４０    第１パワーステージ
５０    第２パワーステージ
１００    半導体装置
１３１、１３２、１３３、１３４    第１埋め込み層
１４２    第２埋め込み層
１９１、１９２、１９３、２０４、２０５    オーミックコンタクト
２０１    ドレイン電極
２０２、２０３    ソース電極
２１１、２１２    ゲート電極
１６２    第１ガードリング
１５３    第２ガードリング
１６３    第３ガードリング
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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