(57)【要約】【課題】出力端子に接続される内部回路の動作開始を早く行うことができる定電圧発生回路を備えた半導体装置を提供する。【解決手段】クロック信号ＶＯＳＣが入力されると、内部の複数のノードにおいてポンピング動作を行い、入力端子に供給される電荷を複数のノードを介して出力端子へと順次転送し、出力端子から出力電圧を発生する昇圧回路２０と、出力電圧が予め設定された電圧に達した場合、非活性レベルの検知信号ＶＵＰＴを出力する電圧検出回路３０と、検知信号が活性レベルの場合、クロック信号を昇圧回路へ出力し、検知信号が非活性レベルの場合、クロック信号の昇圧回路への出力を停止するクロック信号制御回路４０と、を備え、クロック信号制御回路は、検知信号が非活性レベルであっても、入力される制御信号ＲＥＳＥＴＴのレベルに応じてクロック信号を昇圧回路へ出力する。【選択図】図１
2013041632.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号が入力されると、内部の複数のノードにおいてポンピング動作を行い、入力端子に供給される電荷を前記複数のノードを介して出力端子へと順次転送し、前記出力端子から出力電圧を発生する昇圧回路と、
第１の制御信号が活性レベルであって、前記出力電圧が予め設定された電圧に達しない場合、活性レベルの検知信号を出力し、前記第１の制御信号が活性レベルであって、前記出力電圧が予め設定された電圧に達した場合、非活性レベルの前記検知信号を出力する電圧検出回路と、
前記検知信号が活性レベルの場合、前記クロック信号を前記昇圧回路へ出力し、前記検知信号が非活性レベルの場合、前記クロック信号の前記昇圧回路への出力を停止するクロック信号制御回路と、
を備え、
前記クロック信号制御回路は、前記検知信号が非活性レベルであっても、前記第１の制御信号が前記電圧検出回路に入力されるよりも先に入力される第２の制御信号のレベルに応じて前記クロック信号を前記昇圧回路へ出力する、ことを特徴とする半導体装置。
【請求項２】
前記第２の制御信号は、前記半導体装置への電源投入時において入力されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の制御信号は、前記半導体装置が、前記昇圧回路に接続される内部回路が動作状態から待機状態となるパワーダウンモードから、前記内部回路が前記待機状態から前記動作状態となるパワーダインイグジットモードへ移行すると、入力されることを特徴とする請求項１または請求項２のいずれか一項に記載の半導体装置。
【請求項４】
前記クロック信号制御回路は、
活性レベルのオシレータ駆動信号が入力すると前記クロック信号を所定の周期で発生するオシレータと、
前記オシレータ駆動信号を発生する駆動信号発生回路と、
前記昇圧回路の前記出力電圧が前記予め設定された電圧に到達するまでの遅延時間が設定された第１の遅延回路を有し、前記第２の制御信号が入力されると、前記遅延時間の期間において活性レベルとなる第１の遅延信号を発生する遅延信号発生回路と、
を含み、
前記駆動信号発生回路は、前記第１の遅延信号、及び前記検知信号に基づいて前記オシレータ駆動信号を発生することを特徴とする請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記遅延信号を遅延させた第２の遅延信号を発生する第２の遅延回路と、
前記第２の遅延信号が活性レベルの期間に、前記出力電圧と前記予め設定された電圧とを比較し、前記出力電圧が前記予め設定された電圧に比べて高い場合、前記昇圧回路の前記出力を、前記入力端子が接続される電源とは異なる電源へと充電または放電する充放電回路と、
を備えたことを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、定電圧発生回路を搭載した半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置には、外部から供給される電源電圧に応じて、内部回路の動作に必要な定電圧（例えば外部から供給される電源電圧に対して昇圧された電圧）を発生し、この定電圧を内部回路に出力する定電圧発生回路が搭載されている。
例えば、特許文献１には、昇圧回路と、電圧検出回路と、クロック信号制御回路と、を含んで構成される定電圧発生回路が開示されている。
【０００３】
昇圧回路は、電源電圧が供給される入力端子と、昇圧電圧を出力する出力端子とを有し、入力端子と出力端子との間に、ダイオード接続されたＭＯＳトランジスタとキャパシタとからなるチャージポンプが複数個、直列に接続された構成を備えている。この複数個のチャージポンプは、ＭＯＳトランジスタ各々のダイオード極性が同方向になるように直列接続される。そして、直列接続されたチャージポンプの接続点（チャージポンプの内部ノード）各々には、キャパシタの一端が接続され、キャパシタの他端はクロック信号制御回路に接続される。
隣接するチャージポンプ各々のキャパシタの他端には、クロック信号制御回路から互いに逆相のクロック信号が入力される。チャージポンプ各々は、このクロック信号により、入力端子から流入された電荷を次段のチャージポンプの内部ノードに転送し（電圧を昇圧するポンピング動作を行い）、出力端子の電圧レベルを昇圧する。
【０００４】
また、昇圧回路の出力電圧を定電圧とするため、定電圧発生回路には電圧検出回路とクロック信号制御回路とが設けられる。電圧検出回路は、昇圧回路の出力電圧と、予め設定された基準電圧とを比較し、比較結果を検知信号として出力する。クロック信号制御回路は、内部にオシレータを有し、この検知信号、及びオシレータの出力に基づいて、チャージポンプのポンピング動作を制御するクロック信号を出力する。
具体的には、電圧検出回路は、昇圧回路の出力電圧が基準電圧より高い場合、昇圧回路の出力電圧が定電圧に達したと判定して、検知信号を、オシレータを停止させるための非活性レベルにする。クロック信号制御回路は、非活性レベルの検知信号が入力されると、オシレータを停止状態にする。これにより、チャージポンプ各々は、ポンピング動作を止め、昇圧回路は出力電圧の上昇を停止する。一方、電圧検出回路は、昇圧回路の出力電圧が基準電圧より低い場合、昇圧回路の出力電圧が定電圧に達していないと判定して、検知信号を、オシレータを動作させるための活性レベルのままに維持する。この場合、クロック信号制御回路は、活性レベルの検知信号が継続して入力されるので、オシレータを停止状態とはしない。これにより、チャージポンプ各々は、クロック信号が入力されるため、さらにポンピング動作を続け出力電圧を上昇させる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平７−１５４６９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に示される定電圧発生回路において、クロック信号制御回路は、外部クロック（半導体装置の外部端子から供給されるクロック）に基づいて、オシレータを起動させる。この定電圧発生回路を搭載した半導体装置が、電源投入時において外部クロックの入力を許可しない場合、電圧検出回路が検出した検出電圧が基準電圧より低い場合であっても、クロック信号制御回路において、オシレータは起動されない。そのため、昇圧回路は、チャージポンプの内部ノードにおいてポンピング動作を行うことができず、内部回路に予め設定された電圧（定電圧）を供給することができない。内部回路は、定電圧が供給されない状態で動作すると、正規の動作電圧で動作することができないため、誤動作する可能性が高くなる。従って、内部回路が誤動作を起さないために、定電圧発生回路が定電圧を発生するまで、内部回路の動作を停止させる対策をとることが考えられる。しかしながら、内部回路に正規の動作電圧が供給されるまで動作を停止させれば、内部回路の動作開始時刻が遅れてしまう。
【０００７】
また、定電圧発生回路を搭載した半導体装置が、外部クロック信号の入力を許可する通常動作において、内部回路が待機状態（動作を行わないスタンバイ状態）となる動作モード（パワーダウンモード）へ移行する場合がある。このパワーダウンモードでは、内部回路は、電流を消費しないので、電源投入時と異なり定電圧が既に供給されている。そのため、クロック信号制御回路はオシレータを停止状態にする。しかしながら、昇圧回路におけるチャージポンプ各々は、キャパシタにより構成されるので、パワーダウンモードの期間が長くなるにつれて、チャージポンプの内部ノードの電位がキャパシタのリーク電流により、定電圧を出力した状態の電位（プリチャージ電位）から降下してしまう。そのため、半導体装置がパワーダウンモードから抜け出て（イグジットして）、内部回路が待機状態から動作状態へ移行した場合、電圧検出回路が検出する検出電圧は基準電圧より低くなり、クロック信号制御回路はオシレータを起動する。これにより、昇圧回路におけるチャージポンプ各々は、ポンピング動作を開始するが、内部ノードの電位がプリチャージ電位に比べて降下した状態からポンピング動作を行うことになるため、昇圧回路の出力電圧は降下し（ドロップし）、内部回路は定電圧で動作できなくなる。つまり、電源投入時と同じく、内部回路が誤動作する可能性が高くなる。内部回路が誤動作を起さないために、電源投入時と同じく、定電圧発生回路が定電圧を発生するまで、内部回路の動作を停止させる対策をとることが考えられるが、これでは、電源投入時と同じく内部回路の動作開始時刻が遅れてしまう。
【課題を解決するための手段】
【０００８】
本発明は、クロック信号が入力されると、内部の複数のノードにおいてポンピング動作を行い、入力端子に供給される電荷を前記複数のノードを介して出力端子へと順次転送し、前記出力端子から出力電圧を発生する昇圧回路と、第１の制御信号が活性レベルであって、前記出力電圧が予め設定された電圧に達しない場合、非活性レベルの検知信号を出力し、前記第１の制御信号が活性レベルであって、前記出力電圧が予め設定された電圧に達した場合、活性レベルの前記検知信号を出力する電圧検出回路と、前記検知信号が非活性レベルの場合、前記クロック信号を前記昇圧回路へ出力し、前記検知信号が活性レベルの場合、前記クロック信号の前記昇圧回路への出力を停止するクロック信号制御回路と、を備え、前記クロック信号制御回路は、前記検知信号が活性レベルであっても、前記第１の制御信号が前記電圧検出回路に入力されるよりも先に入力される第２の制御信号のレベルに応じて前記クロック信号を前記昇圧回路へ出力する、ことを特徴とする半導体装置である。
【発明の効果】
【０００９】
本発明によれば、クロック信号制御回路は、第１の制御信号が活性レベルになるよりも先に入力される第２の制御信号のレベルに応じて、クロック信号を昇圧回路に対して出力する。このため、電源投入時において、第２の制御信号をクロック信号制御回路に入力することで、電圧検出回路が検出した検出電圧が基準電圧より低い場合であっても、クロック信号制御回路は、クロック信号をチャージポンプ各々へ供給できる。また、昇圧回路は内部ノードにおいてポンピング動作を行って定電圧を発生し、この定電圧を内部回路に対して供給できる。そのため、内部回路が誤動作を起さないために、内部回路の動作を停止させる必要がなく、従来に比べて内部回路の動作開始時刻を早めることができる。
また、半導体装置のパワーダウンモード期間が長くなっても、パワーダウンモードからイグジットして、第１の制御信号より先に第２の制御信号を与えることで、昇圧回路の内部ノードの電位をプリチャージ電位に戻し、昇圧回路の出力電圧の降下（ドロップ）を抑制できる。そのため、内部回路が誤動作を起さないために、内部回路の動作を停止させる必要がなく、従来に比べて内部回路の動作開始時刻を早めることができる。
【図面の簡単な説明】
【００１０】
【図１】定電圧発生回路１０の構成を示すブロック図である。
【図２】定電圧発生回路１０のタイミング波形図である。
【図３】定電圧発生回路１０ａの構成を示すブロック図である。
【図４】定電圧発生回路１０ａのタイミング波形図である。
【図５】定電圧発生回路１０ｂの構成を示すブロック図である。
【図６】定電圧発生回路１０ｂのタイミング波形図である。
【図７】定電圧発生回路１０を備えた半導体装置１００のブロック図である。
【発明を実施するための形態】
【００１１】
まず、昇圧回路、電圧検出回路、及びクロック信号制御回路を有する定電圧発生回路１０ｂを備えた半導体装置について、図５を用いてその問題点を説明する。
図５は、定電圧発生回路１０ｂの回路構成を示す図である。定電圧発生回路１０ｂは、昇圧回路２０（チャージポンプ回路）、電圧検出回路３０、及びクロック信号制御回路４０ｂを含んで構成される。
昇圧回路２０は、ＮＭＯＳトランジスタ２１、チャージポンプ２０ａ、チャージポンプ２０ｂ、及びチャージポンプ２０ｃを含んで構成される。
ＮＭＯＳトランジスタ２１（Ｎ型チャネルＭＯＳトランジスタ）において、ドレインは電源ＶＣＣに、ソースは接続点Ｎ２３に接続され、ゲートは電源ＶＣＣにそれぞれ接続される。
【００１２】
チャージポンプ２０ａは、スイッチング素子２３ａ、キャパシタＣ２３を含んで構成される。スイッチング素子２３ａは、ＮＭＯＳトランジスタ２３により構成され、ドイレン及びゲートは接続点Ｎ２３に、ソースは接続点Ｎ２４に接続される。また、キャパシタＣ２３は、一端が接続点Ｎ２３に接続され、他端がクロック信号発生回路５０に接続されてクロック信号φ１が入力される。スイッチング素子２３ａは、ポンピング動作により、出力側の接続点Ｎ２４（ノード）の電位が入力側の接続点Ｎ２３より高くなった場合、電荷が逆流し接続点Ｎ２４の電位が下がるのを阻止する整流素子である。
【００１３】
また、チャージポンプ２０ｂは、スイッチング素子２４ａ、キャパシタＣ２４を含んで構成される。スイッチング素子２４ａは、ＮＭＯＳトランジスタ２４により構成され、ドイレン及びゲートは接続点Ｎ２４に、ソースは昇圧回路２０の接続点Ｎ２５に接続される。また、キャパシタＣ２４は、一端が接続点Ｎ２４に接続され、他端がクロック信号発生回路５０に接続されてクロック信号φ２が入力される。スイッチング素子２４ａは、スイッチング素子２３ａと同様、ポンピング動作により、出力側の接続点Ｎ２５の電位が入力側の接続点Ｎ２４より高くなった場合、電荷が逆流し接続点Ｎ２５の電位が下がるのを阻止する整流素子である。
【００１４】
また、チャージポンプ２０ｃは、スイッチング素子２５ａ、キャパシタＣ２５を含んで構成される。スイッチング素子２５ａは、ＮＭＯＳトランジスタ２５により構成され、ドイレン及びゲートは接続点Ｎ２５に、ソースは昇圧回路２０の接続点Ｎ２６に接続される。また、キャパシタＣ２５は、一端が接続点Ｎ２５に接続され、他端がクロック信号発生回路５０に接続されてクロック信号φ１が入力される。スイッチング素子２５ａは、スイッチング素子２３ａ、及びスイッチング素子２４ａと同様、ポンピング動作により、出力側の接続点Ｎ２６の電位が入力側の接続点Ｎ２５より高くなった場合、電荷が逆流し接続点Ｎ２６の電位が下がるのを阻止する整流素子である。
昇圧回路２０は、チャージポンプ２０ｃの接続点Ｎ２６に、出力電圧ＶＰＰ（定電圧）を出力する。
定電圧発生回路１０ｂにおいて、昇圧回路２０は、３段のチャージポンプ（チャージポンプ２０ａ〜チャージポンプ２０ｃ）により構成されるが、勿論３段に限られるものではなく、出力電圧ＶＰＰとして要求される定電圧のレベルに応じて、４段以上のチャージポンプにより構成してもよい。また、昇圧回路２０を構成するスイッチング素子として、ＭＯＳトランジスタを用いているが、ダイオードであってもよい。
【００１５】
電圧検出回路３０は、最終段のチャージポンプ２０ｃが出力電圧ＶＰＰ（定電圧）を発生したか否かを検出する。電圧検出回路３０は、抵抗Ｒ１、及び抵抗Ｒ２からなる分圧回路、コンパレータ３１、インバータ回路３２、及びアンド回路３３を含んで構成される。
分圧回路は、抵抗Ｒ１及び抵抗Ｒ２により、出力電圧ＶＰＰをＧＮＤとの間で分圧し、分圧により得られた分圧電圧Ｖｄを、コンパレータ３１の正転入力端子（＋）に出力する。
コンパレータ３１は、予め設定された基準電圧ＶＲＥＦと分圧電圧Ｖｄとを比較し、比較結果信号を出力する。コンパレータ３１が出力する比較結果信号は、分圧電圧Ｖｄ＞基準電圧ＶＲＥＦである場合、Ｈレベルとなり、分圧電圧Ｖｄ＜基準電圧ＶＲＥＦである場合、Ｌレベルとなる。ここで、分圧電圧Ｖｄは、出力電圧ＶＰＰ×Ｒ２／（Ｒ１＋Ｒ２）で表されるから、コンパレータ３１は、出力電圧ＶＰＰが予め設定された電圧（基準電圧ＶＲＥＦ×（Ｒ１＋Ｒ２）／Ｒ２）に達しない場合、Ｌレベルの比較結果信号を出力し、達した場合、Ｈレベルの比較結果信号を出力する。
インバータ回路３２は、コンパレータ３１が出力する比較結果信号のレベルを反転し、反転した信号を、アンド回路３３の一方の入力端子に出力する。
アンド回路３３は、他方の入力端子にチャージポンプイネーブル信号ＣＰＥが入力され、一方の入力端子に入力されるインバータ回路３２が出力する比較結果信号の論理反転信号との論理積を演算し、演算結果として検知信号ＶＵＰＴをクロック信号制御回路４０ｂに出力する。
【００１６】
ここで、チャージポンプイネーブル信号ＣＰＥは、先行技術文献におけるクロックに対応する信号である。つまり、チャージポンプイネーブル信号ＣＰＥは、半導体装置外部から入力される信号ではないが、電源投入時には、非活性レベル（Ｌレベル）にリセットされている信号である。チャージポンプイネーブル信号ＣＰＥは、チャージポンプを活性化するための信号であり、後述する制御信号ＲＥＳＥＴＴより遅れて活性レベル（Ｈレベル）になり、アンド回路３３に入力される。
以上の構成により、電圧検出回路３０は、チャージポンプイネーブル信号ＣＰＥがＨレベル、かつ、分圧電圧Ｖｄ＜基準電圧ＶＲＥＦである場合にのみ、検知信号ＶＵＰＴを非活性レベル（Ｌレベル）から活性レベル（Ｈレベル）へと変化させる。検知信号ＶＵＰＴがＨレベルにあるとき、オシレータ５１の発振が行われ、昇圧回路２０においてポンピング動作が行われる。
【００１７】
クロック信号制御回路４０ｂは、インバータ回路６０ａ、オシレータ５１、アンド回路５７、ナンド回路５８を含んで構成される。オシレータ５１、アンド回路５７、及びナンド回路５８によりクロック信号発生回路５０を構成する。
インバータ回路６０ａは、検知信号ＶＵＰＴのレベルを反転し、検知信号ＶＵＰＴを反転した信号であるオシレータ駆動信号ＯＳＣＡＣＴＢを、オシレータ５１のノア回路５２の一方の入力に対して出力する。オシレータ５１は、オシレータ駆動信号ＯＳＣＡＣＴＢが活性レベル（Ｌレベル）になると発振を開始する。
オシレータ５１は、ノア回路５２、インバータ回路５３〜インバータ回路５６を含んで構成される。
アンド回路５７は、ノア回路５２の出力信号とインバータ回路５５の出力信号とが入力され、両出力信号がいずれもＨレベルの期間にＨレベルとなるクロック信号φ１を発生する。
また、ナンド回路５８は、負論理の２入力ナンド回路であり、ノア回路５２の出力信号とインバータ回路５５の出力信号とが入力され、両出力信号がいずれもＬレベルの期間にＨレベルとなるクロック信号φ２を発生する。
【００１８】
以上の構成により、クロック信号制御回路４０ｂに入力される検知信号ＶＵＰＴがＨレベルのとき、インバータ回路６０ａは、オシレータ駆動信号ＯＳＣＡＣＴＢをＬレベルにする。これにより、オシレータ５１は、発振を開始し、オシレータ駆動信号ＯＳＣＡＣＴＢがＬレベルである発振期間中に、Ｈレベルの期間が互いにオーバーラップすることのないクロック信号φ１、及びクロック信号φ２を周期的に発生し、昇圧回路２０に対して出力する。
【００１９】
以上の構成を備える定電圧発生回路１０ｂの、電源投入時の動作について図６に示すタイミング波形図を用いて説明する。
なお、簡単のためにクロック信号φ１、クロック信号φ２の振幅はＶＣＣで、０Ｖ（Ｌレベル）とＶＣＣ（Ｈレベル）の間で振幅するものとし、キャパシタＣ２３、キャパシタＣ２４、及びキャパシタＣ２５の容量は、それぞれのキャパシタの一端が接続される各接続点の寄生容量に比べて十分に大きいものとする。また、スイッチング素子２３ａ〜スイッチング素子２５ａを構成するＮＭＯＳトランジスタ２３〜ＮＭＯＳトランジスタ２５の閾値電圧はそれぞれＶＴＨであるものとする。
【００２０】
時刻ｔ０に電源を投入すると、接続点Ｎ２３、接続点Ｎ２４、接続点Ｎ２５、接続点Ｎ２６（出力電圧ＶＰＰ）の電位は、それぞれ（ＶＣＣ−ＶＴＨ）、（ＶＣＣ−２ＶＴＨ）、（ＶＣＣ−３ＶＴＨ）、（ＶＣＣ−４ＶＴＨ）となる。これは、接続点Ｎ２３には、電源電圧ＶＣＣがＮＭＯＳトランジスタ２１の閾値電圧ＶＴＨ分降下して現れるからである。また、接続点Ｎ２４には、接続点Ｎ２３の電位（ＶＣＣ−ＶＴＨ）がＮＭＯＳトランジスタ２３の閾値電圧ＶＴＨ分降下して現れるからである。また、接続点Ｎ２５には、接続点Ｎ２４の電位（ＶＣＣ−２ＶＴＨ）がＮＭＯＳトランジスタ２４の閾値電圧ＶＴＨ分降下して現れるからである。また、接続点Ｎ２６には、接続点Ｎ２５の電位（ＶＣＣ−３ＶＴＨ）がＮＭＯＳトランジスタ２５の閾値電圧ＶＴＨ分降下して現れるからである。
【００２１】
時刻ｔ１において、電圧検出回路３０のアンド回路３３に入力されるチャージポンプイネーブル信号ＣＰＥがＨレベルになると、このときはまだ分圧電圧Ｖｄ＜基準電圧ＶＲＥＦであるので、コンパレータ３１はＬレベルの比較結果信号を出力する。これにより、電圧検出回路３０は、アンド回路３３から、Ｈレベルの検知信号ＶＵＰＴを出力する。
クロック信号制御回路４０ｂにおいて、インバータ回路６０ａは、オシレータ駆動信号ＯＳＣＡＣＴＢをＨレベル（非活性レベル）からＬレベル（活性レベル）へ変化させる。オシレータ５１は、発振を開始し、アンド回路５７、ナンド回路５８は、それぞれＨレベルの期間が互いにオーバーラップしないクロック信号φ１、クロック信号φ２を、昇圧回路２０のキャパシタＣ２３及びキャパシタＣ２５の他端、キャパシタＣ２４の他端に出力する。
【００２２】
時刻ｔ２において、クロック信号制御回路４０ｂが出力するクロック信号φ１がＨレベルになると、キャパシタＣ２３は、その一端が接続される接続点Ｎ２３の電位を（ＶＣＣ−ＶＴＨ）から（２ＶＣＣ−ＶＴＨ）まで上昇させる。また、キャパシタＣ２５は、その一端が接続される接続点Ｎ２５の電位を（ＶＣＣ−３ＶＴＨ）から（２ＶＣＣ−３ＶＴＨ）まで上昇させる。
これにより、ＮＭＯＳトランジスタ２３、ＮＭＯＳトランジスタ２５が導通し、それぞれ接続点Ｎ２４、接続点Ｎ２６に電荷を転送する。接続点Ｎ２４、接続点Ｎ２６の電位は上昇し、それぞれ（ＶＣＣ−２ＶＴＨ）から接続点Ｎ２３の電位よりＶＴＨ低い（２ＶＣＣ−２ＶＴＨ）、（ＶＣＣ−４ＶＴＨ）から接続点Ｎ２５の電位よりＶＴＨ低い（２ＶＣＣ−４ＶＴＨ）となる。
クロック信号φ１がＬレベルになると、キャパシタＣ２３は、その一端が接続される接続点Ｎ２３の電位を（２ＶＣＣ−ＶＴＨ）から（ＶＣＣ−ＶＴＨ）まで下降させる。また、キャパシタＣ２５は、その一端が接続される接続点Ｎ２５の電位を（２ＶＣＣ−３ＶＴＨ）から（ＶＣＣ−３ＶＴＨ）まで下降させる。このとき、ＮＭＯＳトランジスタ２３、ＮＭＯＳトランジスタ２５は逆方向への電荷の流れを阻止するので、接続点Ｎ２４、接続点Ｎ２６の電位は、それぞれ上昇した電位である（２ＶＣＣ−２ＶＴＨ）、（２ＶＣＣ−４ＶＴＨ）のままである。
【００２３】
時刻ｔ３において、クロック信号制御回路４０ｂが出力するクロック信号φ２がＨレベルになると、キャパシタＣ２４は、一端が接続される接続点Ｎ２４の電位を（２ＶＣＣ−２ＶＴＨ）から（３ＶＣＣ−２ＶＴＨ）まで上昇させる。これにより、ＮＭＯＳトランジスタ２４が導通し、接続点Ｎ２５に電荷を転送する。接続点Ｎ２５の電位は上昇し、（ＶＣＣ−３ＶＴＨ）から（３ＶＣＣ−３ＶＴＨ）となる。
このとき、このとき、ＮＭＯＳトランジスタ２３は逆方向への電荷の流れを阻止するので、接続点Ｎ２３の電位は、電源電圧ＶＣＣよりＶＴＨ低い（ＶＣＣ−ＶＴＨ）のままである。
クロック信号φ２がＬレベルになると、キャパシタＣ２４は、その一端が接続される接続点Ｎ２４の電位を（３ＶＣＣ−２ＶＴＨ）から（２ＶＣＣ−２ＶＴＨ）まで下降させる。しかし、ＮＭＯＳトランジスタ２５は逆方向への電荷の流れを阻止するので、接続点Ｎ２５の電位は、（３ＶＣＣ−３ＶＴＨ）のままである。
【００２４】
時刻ｔ４において、クロック信号制御回路４０ｂが出力するクロック信号φ１が再びＨレベルになると、キャパシタＣ２３は、その一端が接続される接続点Ｎ２３の電位を（ＶＣＣ−ＶＴＨ）から（２ＶＣＣ−ＶＴＨ）まで上昇させる。また、キャパシタＣ２５は、その一端が接続される接続点Ｎ２５の電位を（３ＶＣＣ−３ＶＴＨ）から（４ＶＣＣ−３ＶＴＨ）まで上昇させる。
これにより、ＮＭＯＳトランジスタ２３、ＮＭＯＳトランジスタ２５が導通し、それぞれ接続点Ｎ２４、接続点Ｎ２６に電荷を転送する。接続点Ｎ２４の電位は、仮に（２ＶＣＣ−２ＶＴＨ）より低くなっていても、接続点Ｎ２３から電荷が補充され、時刻ｔ２における電位と同じ（２ＶＣＣ−２ＶＴＨ）になる。また、接続点Ｎ２６の電位は上昇し、接続点Ｎ２５の電位よりＶＴＨ低い（４ＶＣＣ−４ＶＴＨ）となる。
クロック信号φ１がＬレベルになると、キャパシタＣ２３は、その一端が接続される接続点Ｎ２３の電位を（２ＶＣＣ−ＶＴＨ）から（ＶＣＣ−ＶＴＨ）まで下降させる。また、キャパシタＣ２５は、その一端が接続される接続点Ｎ２５の電位を（４ＶＣＣ−３ＶＴＨ）から（３ＶＣＣ−３ＶＴＨ）まで下降させる。このとき、ＮＭＯＳトランジスタ２３、ＮＭＯＳトランジスタ２５は逆方向への電荷の流れを阻止するので、接続点Ｎ２４、接続点Ｎ２６の電位は、それぞれ（２ＶＣＣ−２ＶＴＨ）、（４ＶＣＣ−４ＶＴＨ）のままである。
【００２５】
このように、定電圧発生回路１０ｂでは、昇圧回路２０のチャージポンプの台数を３段としているので、クロック信号の３回（クロック信号φ１が２回、クロック信号φ２が１回の計３回）の入力で、接続点Ｎ２６の電位は（４ＶＣＣ−４ＶＴ）となり、昇圧回路２０はこの電位と等しい定電圧を発生することになる。なお、一般にｎ段のチャージポンプで構成した場合、クロック信号のｎ回（クロック信号φ１、クロック信号φ２の合計）の入力で、定電圧として（ｎ＋１）×（ＶＣＣ−ＶＴＨ）を得ることができる。なお、ｎ回で定電圧に到達するのは、接続点間における必要な電荷の移動が上述したように理想的に一回で行われる場合であって、実際はさらに多くのポンピング動作により、内部接続点の電位はプリチャージ電位へ、出力電圧ＶＰＰは所定の定電圧（この場合４ＶＣＣ−４ＶＴＨ）に到達する。
【００２６】
また、基準電圧ＶＲＥＦを、この定電圧を抵抗Ｒ１、抵抗Ｒ２により分圧した分圧電圧Ｖｄと等しくなるように、予め設定しておくことで、コンパレータ３１は、Ｈレベルの比較結果信号を出力する。
これにより、時刻ｔ５において、電圧検出回路３０は検知信号ＶＵＰＴをＬレベル（非活性レベル）に変化させる。クロック信号制御回路４０ｂにおいて、インバータ回路６０ａは、オシレータ駆動信号ＯＳＣＡＣＴＢを非活性レベル（Ｈレベル）に変化させる。こにより、オシレータ５１は発振を停止し、クロック信号φ１、クロック信号φ２をいずれもＬレベル（非活性レベル）に維持する（時刻ｔ５〜ｔ６）。
接続点Ｎ２３の電位は、ＮＭＯＳトランジスタ２１により（ＶＤＤ−ＶＴＨ）に維持され、接続点Ｎ２４、接続点Ｎ２５の電位は、それぞれキャパシタＣ２４により（２ＶＣＣ−２ＶＴＨ）、キャパシタＣ２５により（３ＶＣＣ−３ＶＴＨ）に維持される。これらの電位が、昇圧回路２０における内部ノードのプリチャージ電位に相当する電位である。
【００２７】
時刻ｔ６において、昇圧回路２０が出力電圧ＶＰＰ（定電圧）を供給する内部回路（図５において不図示）が動作を始めると、昇圧回路２０が供給する電流を消費するので、出力電圧ＶＰＰが下降する。
分圧電圧Ｖｄ＜基準電圧ＶＲＥＦであるので、コンパレータ３１はＬレベルの比較結果信号を出力する。このとき、電圧検出回路３０のアンド回路３３に入力されるチャージポンプイネーブル信号ＣＰＥがＨレベルであるので、電圧検出回路３０は、アンド回路３３から、Ｈレベルの検知信号ＶＵＰＴを出力する。
クロック信号制御回路４０ｂにおいて、インバータ回路６０ａは、オシレータ駆動信号ＯＳＣＡＣＴＢをＨレベル（非活性レベル）からＬレベル（活性レベル）へ変化させる。オシレータ５１は、発振を開始し、アンド回路５７、ナンド回路５８は、それぞれＨレベルの期間が互いにオーバーラップしないクロック信号φ１、クロック信号φ２を、昇圧回路２０のキャパシタＣ２３及びキャパシタＣ２５の他端、キャパシタＣ２４の他端に出力する。
これらのクロック信号の出力時刻は、時刻ｔ８、時刻ｔ９、時刻ｔ１０であり、これらの時刻は、先に説明した時刻ｔ２、時刻ｔ３、時刻ｔ４にそれぞれ対応する。
【００２８】
しかしながら、接続点Ｎ２３、接続点Ｎ２４、接続点Ｎ２５の電位が、図６に示すように、プリチャージ電位に維持されている場合、時刻ｔ８〜時刻ｔ１０において、時刻ｔ２〜時刻ｔ４において行われたほどの電荷の移動は不要である。例えば、接続点Ｎ２３から接続点Ｎ２４へ、時刻ｔ２において（ＶＣＣ×キャパシタＣ２４の容量値）に相当する電荷の移動が行われ、接続点Ｎ２４のプリチャージが電位への充電が行われる。また、接続点Ｎ２４から接続点Ｎ２５へ、時刻ｔ３において（２ＶＣＣ×キャパシタＣ２５の容量値）に相当する電荷の移動が行われ、接続点Ｎ２５のプリチャージ電位への充電が行われる。また、接続点Ｎ２５から接続点Ｎ２６へ、時刻ｔ２、時刻ｔ３、及び時刻ｔ４各々において（ＶＣＣ×内部回路が、出力電圧ＶＰＰが供給される配線に対して有する容量）に相当する電荷の移動が行われ、接続点Ｎ２６及び内部回路の充電が行われる。
【００２９】
これに対して、時刻ｔ８〜時刻ｔ１０においては、昇圧回路２０は、内部回路が消費する電流に応じた電荷を内部回路に供給すれば足りる。そのため、上で説明した各内部接続点のプリチャージに伴う電荷の移動に比べて、電荷の移動が少なくて足り、少ないポンピング動作で定電圧を供給できるわけである。
しかしながら、定電圧発生回路１０ｂの構成では、電源投入時において、時刻ｔ２〜時刻ｔ４における電荷の移動は必要である。そのため、定電圧へ到達するまでのポンピング動作の回数も増え、昇圧回路から動作電流が供給される内部回路の定電圧でのスタート時刻が遅れてしまう。図６で説明すれば、時刻ｔ１にチャージポンプイネーブル信号ＣＰＥが入力されて、その後各チャージポンプの接続点がプリチャージ電位まで到達するポンピング動作を行う時間が必要となり、この時間が経過した後でなければ内部回路は正規の電圧で（定電圧で）動作できないことになる。
【００３０】
また、プリチャージ電位が確保されたとしても、時刻ｔ５から時刻ｔ６までの時間が長い場合、接続点のプリチャージ電位を維持するのはキャパシタであるので、長時間経過した場合、キャパシタの電流リークによりプリチャージ電位は下降する。例えば、全ての電荷がリークした場合、接続点Ｎ２４、接続点Ｎ２５の電位は、時刻ｔ０〜時刻ｔ１と同じく、それぞれ（ＶＣＣ−２ＶＴＨ）、（ＶＣＣ−３ＶＴＨ）となる（この電位まで、ＮＭＯＳトランジスタ２１により補償される）。
時刻ｔ５〜時刻ｔ６の時間が長時間となる場合としては、定電圧発生回路１０ｂが搭載される半導体装置が、動作モードとしてパワーダウンモードを備えている場合が考えられる。このようなパワーダウンモードを備えていない半導体装置の場合、昇圧回路２０が出力電圧ＶＰＰを供給する内部回路が動作する時刻（図６における時刻ｔ６）において、昇圧回路２０から内部回路への電荷供給が行われ、内部回路が動作することにより出力電圧ＶＰＰが降下（ドロップ）する（図５において実線で示す）。一方、パワーダウンモードを備えている半導体装置の場合、この電圧ドロップは、昇圧回路２０の内部ノードである接続点Ｎ２４、及び接続点Ｎ２５の電位が降下した場合、更に大きくなる（図５において破線で示す）。電圧ドロップが大きい場合、昇圧回路２０におけるポンピング動作の回数も増え、出力電圧ＶＰＰの定電圧レベルへの回復に時間がかかってしまう。そのため、昇圧回路２０に接続される内部回路は、電源投入時と同様に、昇圧回路２０の各ノードがプリチャージ電位に復帰し、昇圧回路２０のポンプ能力が最大能力に復帰するまで、正規の電圧で（定電圧で）動作できないことになる。
【００３１】
このように、関連する定電圧発生回路１０ｂでは、電源投入後や長期パワーダウンモード後に、昇圧回路２０内の内部ノード（接続点Ｎ２４、接続点Ｎ２５）が期待される電位（プリチャージ電位）になっていない場合がある。そのため、検知信号ＶＵＰＴが活性レベル（Ｈレベル）になって、オシレータ５１が動作しても、昇圧回路２０のポンプ能力（内部ノード各々がポンピング動作を行い、定電圧を所定時間内に内部回路に供給し、出力電圧ＶＰＰのドロップを防ぐこと）が落ちてしまい、定電圧が供給される内部回路の動作開始時刻が遅くなってしまう。
【００３２】
［第１の実施形態］
そのため、本実施形態の定電圧発生回路では、この電圧ドロップを防ぐため、内部回路の動作前に、昇圧回路２０の内部ノード（各接続点）をプリチャージ電位に充電し、ポンプ能力が落ちないようにすることを特徴とする。
図１は、定電圧発生回路１０の構成を示すブロック図である。
定電圧発生回路１０は、昇圧回路２０、電圧検出回路３０、及びクロック信号制御回路４０を含んで構成される。図１において、図５と同様の構成については同一の符号を付し、その説明を省略する。
なお、図１に示すクロック信号ＶＯＳＣが、図５を用いて説明したクロック信号φ１、及びクロック信号φ２に相当するクロック信号である。
【００３３】
図１に示すように、クロック信号制御回路４０は、クロック信号発生回路５０、駆動信号発生回路６０、及び遅延信号発生回路７０を含んで構成される。
クロック信号制御回路４０において、図５に示すクロック信号制御回路４０ｂと同様の構成については同一の符号を付し、その説明を省略する。
駆動信号発生回路６０は、インバータ回路６２、及びノア回路６１を含んで構成される。
インバータ回路６２は、入力が遅延信号発生回路７０の出力である接続点Ａに接続され、出力がノア回路６１の一方の入力に接続される。インバータ回路６２は、接続点Ａに現れる電位を反転して、ノア回路６１に対して出力する。
ノア回路６１は、図５に示すインバータ回路６０ａに対応する回路であり、電圧検出回路３０の出力信号である検知信号ＶＵＰＴとインバータ回路６２との否定論理和演算を行い演算結果であるオシレータ駆動信号ＯＳＣＡＣＴＢをクロック信号発生回路５０に対して出力する。
この構成により、駆動信号発生回路６０は、検知信号ＶＵＰＴが、非活性レベルであるＬレベルであっても、遅延信号発生回路の出力（接続点Ａ）が非活性レベル（Ｈレベル）から活性レベル（Ｌレベル）になると、オシレータ駆動信号ＯＳＣＡＣＴＢを活性レベル（Ｌレベル）に変化させる。
【００３４】
遅延信号発生回路７０は、ノア回路７１、ノア回路７２、インバータ回路７３、及び遅延回路７４を含んで構成される。
ノア回路７１は、一方の入力端子に入力される制御信号ＲＥＳＥＴＴと、他方の入力端子に入力されるノア回路７２の出力信号との否定論理和演算を行い、演算結果をインバータ回路６２に対して出力する。
ノア回路７２は、一方の入力端子に入力されるノア回路７１の出力信号と、他方の入力端子に入力されるインバータ回路７３の出力信号との否定論理和演算を行い、演算結果をノア回路７１の他方の入力端子に対して出力する。
インバータ回路７３は、遅延回路７４の出力信号のレベルを反転して、ノア回路７２の他方の入力端子に対して出力する。
遅延回路７４は、入力が接続点Ａに接続され、ノア回路７１の出力信号を遅延させて、遅延させた出力信号をインバータ回路７３に対して出力する。
【００３５】
ここで、制御信号ＲＥＳＥＴＴは、定電圧発生回路１０を搭載する半導体装置への電源投入時において、遅延信号発生回路７０に入力される信号である。本実施形態において、制御信号ＲＥＳＥＴＴは、外部から入力されるか、半導体装置の内部で生成されるかは問わない。例えば、半導体装置が専用端子を備え、この専用端子を介して制御信号ＲＥＳＥＴＴが直接入力されてもよい。或いは、半導体装置がコマンドデコーダを備え、このコマンドデコーダが半導体装置の外部から供給されるコマンドを、昇圧回路２０の内部ノード（図５における各接続点）をプリチャージ電位へ移行させるコマンドであると解釈して、この制御信号ＲＥＳＥＴＴを遅延信号発生回路７０に対して出力する構成としてもよい。
また制御信号ＲＥＳＥＴＴは、半導体装置が動作モードとしてパワーダウンモードを備える場合、昇圧回路２０に接続される内部回路が動作状態から待機状態となる当該パワーダウンモードから、この内部回路が今度は待機状態から動作可能状態となるパワーダウンイグジットモードへ移行すると、遅延信号発生回路７０に入力される構成としてもよい。
【００３６】
また、遅延回路７４に設定される遅延時間は、クロック信号発生回路５０がクロック信号を周期的に発生して、昇圧回路２０においてポンピング動作を行う内部ノード（図５における各接続点）がプリチャージ電位（図６において時刻ｔ５における電位）に達成するまでの時間が設定されていればよい。
【００３７】
図２は、定電圧発生回路１０のタイミング波形図である。
時刻ｔ１において、制御信号ＲＥＳＥＴＴが遅延信号発生回路７０に入力されると、遅延信号発生回路７０は、時刻ｔ１から時刻ｔ２の期間、接続点Ａの電位をＬレベル（活性レベル）にする。これにより、駆動信号発生回路６０は、時刻ｔ１から時刻ｔ２の期間と同一期間、オシレータ駆動信号ＯＳＣＡＣＴＢを活性レベル（Ｌレベル）にする。
クロック信号発生回路５０は、オシレータ駆動信号ＯＳＣＡＣＴＢを活性レベルにある期間、クロック信号ＶＯＳＣ（クロック信号φ１、及びクロック信号φ２）を昇圧回路２０に対して出力する。
昇圧回路２０において、内部ノード（各接続点）の電位がプリチャージ電位へと充電される。
これにより、昇圧回路２０から出力電圧ＶＰＰが供給される内部回路が電源投入後に動作する前に、昇圧回路２０は定電圧をポンプ能力が高い状態で内部回路に供給することができる。つまり、チャージポンプイネーブル信号ＣＰＥが入力されて電圧検出回路３０が活性化し、その後内部回路が動作することにより出力電圧ＶＰＰがドロップするが、このとき昇圧回路２０のポンプ能力を最大能力にしておくことができるので、電圧ドロップを抑制できる。このため、内部回路は正規の定電圧に近い、電圧ドロップが抑制された状態で誤動作なく、かつ、従来に比べて早く（つまり従来の様にポンプ能力の回復を待つことなく）動作開始することができる。
【００３８】
［第２の実施形態］
図３は、定電圧発生回路１０ａの構成を示すブロック図である。
定電圧発生回路１０ａは、昇圧回路２０、電圧検出回路３０、クロック信号制御回路４０ａを含んで構成される。図３において、図１、及び図５と同様の構成については同一の符号を付し、その説明を省略する。
図３に示すように、クロック信号制御回路４０ａは、クロック信号発生回路５０、駆動信号発生回路６０、遅延信号発生回路７０、及びオーバーシュート抑制回路８０（制御信号ＲＥＳＥＴＴ入力時のポンピング動作により出力電圧ＶＰＰが定電圧以上に過上昇することを抑制する回路）を含んで構成される。
クロック信号制御回路４０ａにおいて、図１に示すクロック信号制御回路４０と同様の構成については同一の符号を付し、その説明を省略する。
【００３９】
オーバーシュート抑制回路８０は、遅延回路８２、ＰＭＯＳトランジスタ８１（Ｐ型チャネルＭＯＳトランジスタ）、及びコンパレータ８３、及びＮＭＯＳトランジスタ８４を含んで構成される。
遅延回路８２（第２の遅延回路）は、ノア回路７１の出力信号（遅延信号）を遅延させた信号を、接続点Ｂから発生し、ＰＭＯＳトランジスタ８１のゲートに対して出力する。
ＰＭＯＳトランジスタ８１は、ソースが電源電圧ＶＣＣを供給する電源線に接続され、ゲートが接続点Ｂ（遅延回路８２の出力）に接続され、ドレインがコンパレータ８３の電源端子に接続される。
コンパレータ８３は、電源端子がＰＭＯＳトランジスタ８１のドレインに接続されて動作し、昇圧回路２０の出力電圧ＶＰＰと、基準電圧ＶＲ（図５に示す基準電圧ＶＲＥＦと同電位であってよい）とを比較し、比較結果信号をＮＭＯＳトランジスタ８４のゲートに対して出力する。コンパレータ８３は、出力電圧ＶＰＰが基準電圧ＶＲ以上の場合、Ｈレベルの比較結果信号を出力し、出力電圧ＶＰＰが基準電圧ＶＲ未満の場合、Ｌレベルの比較結果信号を出力する。
ＮＭＯＳトランジスタ８４（充放電回路）は、ドレインが昇圧回路２０の出力に接続され、ゲートがコンパレータ８３の出力に接続され、ソースが接地される。ＮＭＯＳトランジスタ８４は、コンパレータ８３の比較結果信号がＨレベルの場合、オン（導通）して出力電圧ＶＰＰのレベルを降下させ、比較結果信号がＬレベルの場合、オフ（非導通）する。
なお、遅延回路８２に設定される遅延時間は、例えば、予め出力電圧ＶＰＰの基準電圧ＶＲに対する上昇の程度を、測定或いは計算機シミュレーションにより求め、ＮＭＯＳトランジスタにより、上昇した出力電圧ＶＰＰを基準電圧ＶＲまで降下できる程度の時間である。
【００４０】
図４は、定電圧発生回路１０ａのタイミング波形図である。
時刻ｔ１において、昇圧回路２０がポンピング動作を開始して、出力電圧ＶＰＰを供給するが、出力電圧ＶＰＰが基準電圧ＶＲＥＦになると、電圧検出回路３０は検知信号ＶＵＰＴを活性レベル（Ｈレベル）にする。これにより、クロック信号発生回路５０は、クロック信号ＶＯＳＣの昇圧回路２０への供給を停止するが、クロック信号の供給停止までの間に出力電圧ＶＰＰが過上昇する。そのため、コンパレータ８３及びＮＭＯＳトランジスタ８４により、時刻ｔ１〜時刻ｔ３の期間において、出力電圧ＶＰＰを、過上昇した電圧分だけ、つまり基準電圧ＶＲからの上昇分だけ降下させる。
【００４１】
［第３の実施形態］
図７は、以上説明した定電圧発生回路１０（または定電圧発生回路１０ａ）を半導体装置１００、例えばクロックに同期して動作するＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）に適用した場合の概略構成を示す。なお、図７に示されている各回路ブロックは、全て単結晶シリコンのような１個の半導体チップ上に形成される。各回路ブロックは、例えば、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ等の複数のトランジスタで構成される。また、○印で示されているのは、当該半導体チップに設けられる外部端子としてのパッドであり、図示されている外部端子の他に外部から供給される電源電圧が印加される電源電圧端子が設けられる。
半導体装置１００は、定電圧発生回路１０、メモリセルアレイ１１、アドレスバッファ１２、ロウデコーダ１３、カラムデコーダ１４、センスアンプ１５、コマンドデコーダ１６、モードレジスタ１７、データ入出力回路１９、及びクロック生成回路１６ａを含んで構成される。
メモリセルアレイ１１は、複数のメモリセルが行及び列のマトリックス状に配置された例えば４つのバンク（ＢＡＮＫ０〜４）から構成される。また、各バンクは、記憶領域であるメモリセル領域１１１を有している。
例えば、メモリセル領域１１１におけるメモリセル１１１ｍは、ワード線１１ａとビット線１１ｂの交点に配置される。
【００４２】
クロック生成回路１６ａは、外部から供給される一定周波数のクロック信号ＣＬＫおよびクロックが有効であることを示すクロックイネーブル信号ＣＫＥに基づいて内部回路（コマンドデコーダ１６、制御回路１８、データ入出力回路１９）を動作させる内部クロック信号を生成する。
半導体装置１００に外部から供給される制御信号としては、クロック信号ＣＬＫ及びクロックイネーブル信号ＣＫＥの他に次の制御信号がある。チップを選択状態にするチップセレクト信号／ＣＳ（以下、外部メモリ制御信号ＣＳとする）、行アドレスストローブ信号／ＲＡＳ（以下、外部メモリ制御信号ＲＡＳとする）、列アドレスストローブ信号／ＣＡＳ（以下、外部メモリ制御信号ＣＡＳとする）、データの書込み動作を指示するライトイネーブル信号／ＷＥ（以下、外部メモリ制御信号ＷＥとする）などである。これらの信号のうち符号の前に“／”が付されているものは、ロウレベル（Ｌレベル）が有効レベルであることを意味している。
【００４３】
コマンドデコーダ１６は、これらの外部メモリ制御信号であるＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、及びＷＥ信号とアドレス信号の一部をデコードして、外部から供給されるコマンドを復号する。本実施例の半導体装置１００に供給されるコマンドとしては、半導体装置の内部回路の活性化を指示するＡＣＴコマンド、読出しを指示するＲＥＡＤコマンド、書込みを指示するＷＲＴコマンド、モードレジスタ１７への動作モードの設定を指示するＭＲＳコマンド、ＡＣＴコマンドにより活性化された内部回路の非活性化を指示するＰＲＥコマンドなどがある。また、本実施形態において、コマンドデコーダ１６に供給されるコマンドとしてリセットコマンドがある。また、本実施形態において、コマンドデコーダ１６に供給されるコマンドとして、内部回路の待機状態への移行を指示するパワーダウンエントリコマンドがある。このパワーダウンエントリコマンドが供給されると、半導体装置１００の内部回路は待機状態へ移行する。内部回路を、この待機状態から動作可能状態へ移行させるには、新たに内部回路の動作可能状態への復帰を指示するパワーダウンイグジットコマンドをコマンドデコーダ１６に供給する必要がある。
コマンドデコーダ１６は、外部メモリ制御信号であるＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、及びＷＥ信号をコマンド信号として、内部クロック信号に同期して取り込み、復号する。また、コマンドデコーダ１６は、復号したコマンドに対応して内部コマンド信号、例えば、アクティブコマンド（ＡＣＴコマンド）、ライトコマンド（ＷＲＴコマンド）、リードコマンド（ＲＥＡＤコマンド）、プリチャージコマンド（ＰＲＥコマンド）それぞれに対応して内部アクティブ信号、内部ライト信号、内部リード信号、内部プリチャージ信号などを制御回路１８へ出力する。また、本実施形態において、コマンドデコーダ１６は、リセットコマンドが供給されると、内部リセット信号を制御回路１８に出力する。また、本実施形態において、コマンドデコーダ１６は、パワーダウンエントリコマンドが供給されると、内部プリチャージ信号を制御回路１８に出力し、パワーダウンイグジットコマンドが供給されると内部リセット信号を制御回路１８に出力する。
モードレジスタ１７は、外部メモリ制御信号であるＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、及びＷＥ信号の活性レベルの組み合わせ入力によりアドレス信号を保持し、テスト動作モードへのエントリなど各動作モードの初期設定を行う。
【００４４】
制御回路１８は、モードレジスタに設定された各動作モード、コマンドデコーダ１６からの内部コマンド信号に対応して、半導体装置１００内の各回路（アドレスバッファ１２、ロウデコーダ１３、カラムデコーダ１４、センスアンプ１５、データ入出力回路１９）を制御する制御信号を発生する。例えば、制御回路１８は、ロウデコーダ１３、カラムデコーダ１４、センスアンプ１５、データ入出力回路１９を活性制御する活性化を示す活性非活性制御信号を、内部アクティブ信号、内部プリチャージ信号の論理レベルの変化に対応してタイミング制御し、出力する。また、制御回路１８は、データ入出力回路１９を活性制御するライト制御信号を、内部ライト信号の論理レベルの変化に対応してタイミング制御して出力する。また、制御回路１８は、チャージポンプイネーブル信号ＣＰＥを、内部アクティブ信号の論理レベルの変化に対応してタイミング制御して、定電圧発生回路１０における電圧検出回路３０に対して出力する。また、本実施形態において、制御回路１８は、制御信号ＲＥＳＥＴＴを、内部リセット信号の論理レベルの変化に対応してタイミング制御して、定電圧発生回路１０におけるクロック信号制御回路４０に対して出力する。
これにより、制御信号ＲＥＳＥＴＴは、リセットコマンドまたはパワーダウンイグジットコマンドが半導体装置１００に供給されると、クロック信号制御回路４０に入力される。
【００４５】
アドレスバッファ１２は、ＡＣＴコマンドにより活性化された状態で、外部から入力されるメモリセルの位置を示すアドレスデータ（以下、アドレスと略す）を、マルチプレックス方式で内部に取り込む。マルチプレックス方式とは、ＡＣＴコマンドによりメモリセルの位置を示す行アドレス（ロウアドレス）を、ＲＥＡＤコマンドまたはＷＲＴコマンドによりメモリセルの位置を示す列アドレス（カラムアドレス）を、時系列に取り込む方式である。
ロウデコーダ１３は、ＡＣＴコマンドにより活性化された状態で、アドレスバッファ１２により取り込まれたロウアドレスをデコードし、メモリセルアレイ１１内の対応するワード線（例えば上記ワード線１１ａ）を選択する。選択されたワード線に接続される複数のメモリセルは、それぞれのビット線（メモリセル１１１ｍであればビット線１１ｂ）と接続され、各メモリセルのデータはビット線に読み出される。本実施形態において、ロウデコーダ１３は、電源電圧として定電圧発生回路１０から出力電圧ＶＰＰが供給され、選択するワード線の電位を昇圧する。これにより、メモリセルにビット線のＨレベルと等しいレベルを書き込むことができる。
【００４６】
センスアンプ１５は、ＡＣＴコマンドにより活性化され、内部リード信号または内部ライト信号によりビット線に読み出された電圧を増幅し、半導体装置が読み出し動作にあるとき、増幅したデータを選択されるカラムスイッチ及びＩ／Ｏ線を介して、データ入出力回路１９へ出力する。また、センスアンプ１５は、半導体装置が書き込み動作にあるとき、データ入出力回路１９からカラムスイッチ及びＩ／Ｏ線を介して入力されるデータをメモリセルへ書き込む。
カラムデコーダ１４は、ＡＣＴコマンドに続くＷＲＴコマンド（またはＲＥＡＤコマンド）により活性化された状態で、アドレスバッファ１２により取り込まれたカラムアドレスをデコードしてメモリセル領域１１１内の対応するカラム（ビット線）を選択する。
【００４７】
データ入出力回路１９は、半導体装置の読み出し動作において、メモリセルアレイ１１からＩ／Ｏ線を介して読み出されたデータを、データ入出力端子ＤＱ０〜ＤＱ１５を介して外部に出力する。また、データ入出力回路１９は、書き込み動作において外部からデータ入出力端子ＤＱ０〜ＤＱ１５を介して入力されるデータをラッチして、Ｉ／Ｏ線を介してセンスアンプ１５へ供給する。なお、データ入出力回路１９は、外部から供給される制御信号ＤＱＭに基づいて例えば１６ビットのデータＤＱ０〜ＤＱ１５をマスク（有効）するかしないかを決定するように構成されている。
【００４８】
定電圧発生回路１０は、本発明の特徴的部分である回路である。これについては後述し、ここでは、本発明に関係するコマンドが、外部から供給される場合、半導体装置１００が行う動作について簡単に述べる。
まず、外部からのクロック信号ＣＬＫの立ち上り時に、外部メモリ制御信号ＣＳ、ＲＡＳがＬレベルであり外部メモリ制御信号ＣＡＳ、ＷＥがＨレベルであるときに、コマンドデコーダ１６にＡＣＴコマンドが入力される。このとき、コマンドデコーダ１６の内部コマンド信号のうち、内部アクティブ信号がＬレベルからＨレベルへ変化する。この内部アクティブ信号のＨレベルへの変化に対応して、半導体装置１００の内部でアクティブ動作が行われる。すなわち、ロウデコーダ１３及びアドレスバッファ１２は、活性化を示す活性非活性制御信号が入力され、活性化される。また、ＡＣＴコマンド入力と同時に、外部入力のアドレス信号がアドレスバッファ１２にラッチされる。そして、活性化されたロウデコーダ１３は、ラッチされたアドレス信号をデコードし、メモリセルアレイ１１のワード線を選択し、選択したワード線のレベルを昇圧する。また、ＡＣＴコマンド入力により、センスアンプ１５、データ入出力回路１９も、活性化を示す活性非活性制御信号が入力され、活性化される。制御回路１８は、内部で活性化を示す活性非活性制御信号をタイミング調整し、センスアンプ１５へ出力する。タイミング調整した信号が入力されるセンスアンプ１５は、ビット線の電圧を増幅する。
【００４９】
次に、書き込み動作においては、クロック信号ＣＬＫの立ち上り時に、外部メモリ制御信号ＣＳ、ＣＡＳ、ＷＥがＬレベルであり、外部メモリ制御信号ＲＡＳがＨレベルであるときに、コマンドデコーダ１６にＷＲＴコマンドが入力される。このとき、コマンドデコーダ１６の内部コマンド信号の中で、内部ライト信号がＬレベルからＨレベルへ変化する。この内部ライト信号のＨレベルへの変化に対応して、半導体装置１００の内部でライト動作が行われる。すなわち、既にＡＣＴコマンドにより活性化されているアドレスバッファ１２は、今度はＷＲＴコマンドとともに入力される外部入力のアドレス信号をラッチし、ＷＲＴコマンドにより活性化されるカラムデコーダ１４は、ラッチされたアドレス信号に基づいて、メモリセルアレイ１１のビット線を選択する。制御回路１８は、ライト制御信号をタイミング制御し、データ入出力回路１９へ出力する。ライト制御信号が入力されるデータ入出力回路１９は、選択されたメモリセルアレイ１１のビット線をＩ／Ｏ線及びカラムスイッチを介して、センスアンプ１５とともに駆動し、外部から入力されるデータを、メモリセルに書き込む。特にメモリセルにＨレベルのデータを書き込む場合、ワード線が定電圧発生回路１０、及びロウデコーダ１３により昇圧されることで、ビット線のＨレベルと同じレベルを書き込むことができる。
【００５０】
また、読み出し動作においては、クロック信号ＣＬＫの立ち上り時に、外部メモリ制御信号ＣＳ、ＣＡＳがＬレベルであり、外部メモリ制御信号ＲＡＳ、ＷＥがＨレベルであるときに、コマンドデコーダ１６にＲＥＡＤコマンドが入力される。このとき、コマンドデコーダ１６の内部コマンド信号の中で、内部リード信号がＬレベルからＨレベルへ変化する。この内部リード信号のＨレベルへの変化に対応して、半導体装置１００の内部でリード動作が行われる。すなわち、既にＡＣＴコマンドにより活性化されているアドレスバッファ１２は、今度はＲＥＡＤコマンドとともに入力される外部入力のアドレス信号をラッチし、ＲＥＡＤコマンドにより活性化されるカラムデコーダ１４は、ラッチされたアドレス信号に基づいて、メモリセルアレイ１１のビット線を選択する。制御回路１８は、リード制御信号をタイミング制御し出力する。リード制御信号が入力されるデータ入出力回路１９は、センスアンプ１５により増幅されたメモリセルアレイ１１のビット線の電圧が、カラムスイッチ及びＩ／Ｏ線を介して入力され、メモリセルのデータを外部へ読み出す。
【００５１】
読み出し動作または書き込み動作に続いてスタンバイ状態に移行する際、クロック信号ＣＬＫの立ち上り時に、外部メモリ制御信号ＣＳ、ＲＡＳ、ＷＥがＬレベルであり、外部メモリ制御信号ＣＡＳがＨレベルであるときに、コマンドデコーダ１６にＰＲＥコマンドが入力される。このとき、コマンドデコーダ１６の内部コマンド信号の中で、内部プリチャージ信号がＬレベルからＨレベルへ変化する。この内部プリチャージ信号のＨレベルへの変化に対応して、半導体装置１００の内部でプリチャージ動作が行われる。すなわち、ロウデコーダ１３は、非活性化を示す活性非活性制御信号が入力されて非活性化され、メモリセルアレイ１１のワード線が非選択状態となり、メモリセルアレイ１１のビット線が所定の電圧へプリチャージされ、半導体装置１００はスタンバイ状態（ＩＤＬＥ）となる。また、ＰＲＥコマンド入力により、カラムデコーダ１４、センスアンプ１５、データ入出力回路１９にも、非活性化を示す活性非活性制御信号が入力され、非活性化される。また、パワーダウンエントリコマンドがコマンドデコーダ１６に供給されて、内部回路がスタンバイ状態（待機状態）へ移行する場合も、上記と同様にロウデコーダ１３を含む各内部回路は非活性化される。
【００５２】
またテスト動作モードへ移行するには、クロック信号ＣＬＫの立ち上り時に、外部メモリ制御信号ＣＳ、ＲＡＳ、ＷＥ、ＣＡＳが全てＬレベルであるときに、コマンドデコーダ１６にＭＲＳコマンドが入力される。モードレジスタ１７は、ＭＲＳコマンドが入力され、入力されるアドレスの論理が所定の論理である場合、半導体装置１００がテスト動作モードへ移行することを示すコード（ＭＲＳコード）を生成する。このＭＲＳコードは、モードレジスタ１７にラッチされ、テスト回路の有効制御を行うために用いられる。
【００５３】
本実施形態では、定電圧発生回路１０の出力電圧ＶＰＰが供給される内部回路としてロウデコーダ１３を例にとって説明するが、勿論ロウデコーダ１３に限られるものではなく、昇圧電圧を使用する他の回路であってもよい。
半導体装置１００の電源投入時に、コマンドデコーダ１６にリセットコマンドが供給されると、制御回路１８は制御信号ＲＥＳＥＴＴを定電圧発生回路１０に出力する。これにより、定電圧発生回路１０において、ポンピング動作が行われ、出力電圧ＶＰＰがロウデコーダ１３に供給される。
その後、ＡＣＴコマンドの入力により、制御回路１８は、チャージポンプイネーブル信号ＣＰＥを、定電圧発生回路１０における電圧検出回路３０に対して出力する。
ロウデコーダ１３は、ワード線を駆動するが、ワード線に接続された負荷（メモリセル）により出力電圧ＶＰＰは降下する。電圧検出回路３０は、出力電圧ＶＰＰを分圧した分圧電圧Ｖｄが基準電圧ＶＲより低くなったと判定し、検知信号ＶＵＰＴを活性レベル（Ｈレベル）に変化させ、クロック信号制御回路４０に対して出力する。
クロック信号制御回路４０は、クロック信号発生回路５０におけるオシレータ５１を発振させるオシレータ駆動信号ＯＳＣＡＣＴＢを活性レベル（Ｌレベル）に変化させる。クロック信号発生回路は、クロック信号ＶＯＳＣを昇圧回路２０に対して出力する。
【００５４】
昇圧回路２０は、内部ノードにおいてポンピング動作を行い、出力電圧ＶＰＰのドロップ分に対応する電荷をロウデコーダ１３に供給する。
このとき、昇圧回路２０における各ノードは、チャージポンプイネーブル信号ＣＰＥより先にクロック信号制御回路４０に入力される制御信号ＲＥＳＥＴＴにより、プリチャージ電位まで充電されている。これにより、昇圧回路２０のポンプ能力は最大能力に確保され、出力電圧の大幅なドロップは抑制される。つまり、ロウデコーダ１３は、ＡＣＴコマンド入力から、従来必要であった昇圧回路２０の内部ノードをプリチャージ電位へ充電するポンピング動作に要する時間の経過を待つことなく、ＡＣＴコマンド入力から所定の定電圧でワード線昇圧動作を実行することができる。
なお、本実施形態において、リセットコマンド入力を例にとって説明しているが、この構成に限ることなく、例えば半導体装置１００が、制御信号ＲＥＳＥＴＴ入力用の専用端子を有している場合、この専用端子を介して、定電圧発生回路１０におけるクロック信号制御回路４０が制御信号ＲＥＳＥＴＴを受け取る構成としてもよい。
あるいは、半導体装置１００が、電源投入時に活性レベルのパワーオンリセット信号を発生するパワーオンリセット回路を備えている場合、このパワーオンリセット信号から制御信号ＲＥＳＥＴＴを発生する構成、あるいはパワーオンリセット信号そのものを制御信号ＲＥＳＥＴＴとする構成としてもよい。
【００５５】
また、半導体装置１００がパワーダウンモードへ移行する場合、コマンドデコーダ１６にパワーダウンエントリコマンドが供給されると、内部プリチャージ信号を、制御回路１８に出力する、制御回路１８は、ロウデコーダ１３を含む半導体装置１００の内部回路を待機状態へ移行させる。この待機状態から抜け出るコマンドとして、パワーダウンイグジットコマンドがコマンドデコーダ１６に供給されると、制御回路１８は制御信号ＲＥＳＥＴＴを定電圧発生回路１０に出力する。定電圧発生回路１０において、昇圧回路２０における各ノードは制御信号ＲＥＳＥＴＴの入力により、プリチャージ電位までポンピング動作を行い、昇圧回路２０のポンプ能力は十分確保される。
その後、ＡＣＴコマンドの入力により、制御回路１８は、チャージポンプイネーブル信号ＣＰＥを、定電圧発生回路１０における電圧検出回路３０に対して出力する。ロウデコーダ１３は、ワード線を駆動するが、ワード線に接続された負荷（メモリセル）により出力電圧ＶＰＰは降下する。電圧検出回路３０は、出力電圧ＶＰＰを分圧した分圧電圧Ｖｄが基準電圧ＶＲより低くなったと判定し、検知信号ＶＵＰＴを活性レベル（Ｈレベル）に変化させ、クロック信号制御回路４０に対して出力する。
クロック信号制御回路４０は、クロック信号発生回路５０におけるオシレータ５１を発振させるオシレータ駆動信号ＯＳＣＡＣＴＢを活性レベル（Ｌレベル）に変化させる。クロック信号発生回路は、クロック信号ＶＯＳＣを昇圧回路２０に対して出力する。
【００５６】
昇圧回路２０は、内部ノードにおいてポンピング動作を行い、出力電圧ＶＰＰのドロップ分に対応する電荷をロウデコーダ１３に供給する。
このとき、昇圧回路２０における各ノードは、チャージポンプイネーブル信号ＣＰＥより先にクロック信号制御回路４０に入力される制御信号ＲＥＳＥＴＴにより、プリチャージ電位まで充電されている。これにより、昇圧回路２０のポンプ能力は最大能力に確保され、出力電圧の大幅なドロップは抑制される。つまり、ロウデコーダ１３は、電源投入時と同じく、ＡＣＴコマンド入力から、従来必要であった昇圧回路２０の内部ノードをプリチャージ電位へ充電するポンピング動作に要する時間の経過を待つことなく、ＡＣＴコマンド入力から所定の定電圧でワード線昇圧動作を実行することができる。
【００５７】
このように、本発明の半導体装置は、クロック信号ＶＯＳＣ（クロック信号φ１、φ２）が入力されると、内部の複数のノード（接続点Ｎ２３〜接続点Ｎ２５）においてポンピング動作を行い、入力端子に供給される電荷を複数のノードを介して出力端子へと順次転送し、出力端子から出力電圧を発生する昇圧回路２０を備える。また、本発明の半導体装置は、第１の制御信号（チャージポンプイネーブル信号ＣＰＥ）が活性レベル（Ｈレベル）であって、出力電圧ＶＰＰが予め設定された電圧（基準電圧ＶＲＥＦ×（Ｒ１＋Ｒ２）／Ｒ２）に達しない場合、活性レベル（Ｈレベル）の検知信号ＶＵＰＴを出力し、第１の制御信号（ＣＰＥ）が活性レベル（Ｈレベル）であって、出力電圧ＶＰＰが予め設定された電圧に達した場合、非活性レベル（Ｌレベル）の検知信号ＶＵＰＴを出力する電圧検出回路３０を備える。また、本発明の半導体装置は、検知信号ＶＵＰＴが活性レベル（Ｈレベル）の場合、クロック信号ＶＯＳＣを昇圧回路２０へ出力し、検知信号ＶＵＰＴが非活性レベル（Ｌレベル）の場合、クロック信号ＶＯＳＣの昇圧回路２０への出力を停止するクロック信号制御回路４０（または４０ａ）を備える。この半導体装置において、クロック信号制御回路４０（または４０ａ）は、検知信号ＶＵＰＴが非活性レベル（Ｌレベル）であっても、第１の制御信号（チャージポンプイネーブル信号ＣＰＥ）が電圧検出回路３０に入力されるよりも先に入力される第２の制御信号（制御信号ＲＥＳＥＴＴ）のレベルに応じてクロック信号ＶＯＳＣを昇圧回路２０へ出力する、ことを特徴とする。
【００５８】
本発明によれば、クロック信号制御回路４０は、第１の制御信号（チャージポンプイネーブル信号ＣＰＥ）が活性レベル（Ｈレベル）になるよりも先に入力される第２の制御信号（制御信号ＲＥＳＥＴＴ）のレベルに応じて、クロック信号ＶＯＳＣを昇圧回路２０に対して出力する。このため、電源投入時において、第２の制御信号をクロック信号制御回路に入力することで、電圧検出回路３０が検出した検出電圧が基準電圧ＶＲＥＦより低い場合であっても、クロック信号制御回路４０は、クロック信号ＶＯＳＣをチャージポンプ各々へ供給できる。また、昇圧回路２０は内部ノードにおいてポンピング動作を行って定電圧を発生し、この定電圧を内部回路に対して供給できる。そのため、内部回路が誤動作を起さないために、内部回路の動作を停止させる必要がなく、従来に比べて内部回路（例えばロウデコーダ１３）の動作開始時刻を早めることができる。
また、半導体装置１００のパワーダウンモード期間が長くなっても、パワーダウンモードからイグジットして、第１の制御信号より先に第２の制御信号を与えることで、昇圧回路２０の内部ノードの電位をプリチャージ電位に戻し、昇圧回路２０の出力電圧ＶＰＰの降下（ドロップ）を抑制できる。そのため、内部回路が誤動作を起さないために、内部回路の動作を停止させる必要がなく、従来に比べて内部回路の動作開始時刻を早めることができる。
【００５９】
本願の技術思想は、定電圧発生回路を有する半導体装置に適用できる。更に、図面で開示した各ブロックの接続方法や回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限られない。
また、本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。本発明の実施形態においては、主にメモリ（Memory）での実施例を開示したが、これに限られず、メモリ以外の半導体装置、例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）等の半導体装置全般に、本発明を適用することができる。更にこれらの半導体装置は、冗長メモリセルとレギュラーメモリセル(通常メモリセル)を含んでいても良い。
また、このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
また、トランジスタは、電界効果トランジスタ（Field Eeffect Transistor;FET）であれば良く、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、TFT(Thin Film Transistor)等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
更に、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタ、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタの代表例である。
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ、ないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得る各種変形、修正を含むことは勿論である。
【符号の説明】
【００６０】
１００…半導体装置、１０，１０ａ，１０ｂ…定電圧発生回路、１１…メモリセルアレイ、１１１…メモリセル領域、１１１ｍ…メモリセル、１１ａ…ワード線、１１ｂ…ビット線、１２…アドレスバッファ、１３…ロウデコーダ、１４…カラムデコーダ、１５…センスアンプ、１６…コマンドデコーダ、１７…モードレジスタ、１８…制御回路、１９…データ入出力回路、１６ａ…クロック生成回路、２０…昇圧回路、２０ａ，２０ｂ，２０ｃ…チャージポンプ、３０…電圧検出回路、４０，４０ａ，４０ｂ…クロック信号制御回路、５０…クロック信号発生回路、６０…駆動信号発生回路、６０ａ，５３，５５，５６，３２，６２，７３…インバータ回路、３３，５７…アンド回路、５２，７１，７２，６１…ノア回路、５８…ナンド回路、７４，８２…遅延回路、３１，８３…コンパレータ、８１…ＰＭＯＳトランジスタ、２１，２３，２４，２５，８４…ＮＭＯＳトランジスタ、２３ａ，２４ａ，２５ａ…スイッチング素子、Ｃ２３，Ｃ２４，Ｃ２５…キャパシタ、Ｒ１，Ｒ２…抵抗、Ｎ２３，Ｎ２４，Ｎ２５，Ｎ２６，Ａ，Ｂ…接続点、ＲＥＳＥＴＴ，ＣＳ，ＲＡＳ，ＣＡＳ，ＷＥ，ＤＱＭ…制御信号、ＣＰＥ…チャージポンプイネーブル信号、ＶＵＰＴ…検知信号、ＯＳＣＡＣＴＢ…オシレータ駆動信号、ＶＲＥＦ，ＶＲ…基準電圧、Ｖｄ…分圧電圧、ＶＰＰ…出力電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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