(57)【要約】【課題】ＭＩＳ容量を備え信頼性の高い半導体装置を提供する。【解決手段】基板１０上に複数の容量素子が配置された半導体装置であって、前記容量素子のおのおのは、前記基板上に、下部電極１１、第１絶縁層１２、半導体材料からなる第１上部電極１３、及び第２上部電極１５が、この順に積層された構造を有し、前記第１上部電極１３の端部は、第２絶縁層１４で被覆され、前記第２上部電極１５の端部は、前記第２絶縁層１４上に配置されている。【選択図】図４
2013238718.tif 000002
【特許請求の範囲】
【請求項１】
基板上に複数の容量素子が配置された半導体装置であって、
前記容量素子のおのおのは、前記基板上に、下部電極、第１絶縁層、半導体材料からなる第１上部電極、及び第２上部電極が、この順に積層された構造を有し、
前記第１上部電極の端部は、第２絶縁層で被覆され、
前記第２上部電極の端部は、前記第２絶縁層上に配置されている、
半導体装置。
【請求項２】
前記半導体材料は、酸化物半導体である、
請求項１に記載の半導体装置。
【請求項３】
前記第１上部電極は、積層方向から見て前記下部電極に包含される領域に配置されている
請求項１に記載の半導体装置。
【請求項４】
前記第２上部電極は、積層方向から見て前記第１上部電極を包含する領域に配置されている
請求項１に記載の半導体装置。
【請求項５】
前記第１絶縁層の膜容量は、前記第２絶縁層の膜容量よりも大きい
請求項１に記載の半導体装置。
【請求項６】
前記第１絶縁層の膜厚は、前記第２絶縁層の膜厚よりも薄い
請求項１に記載の半導体装置。
【請求項７】
前記第１絶縁層と前記第２絶縁層とは、同一元素を含む材料で構成されている
請求項１に記載の半導体装置。
【請求項８】
前記第１上部電極の端面及び上面の全部が、前記第２絶縁層及び前記第２上部電極で被覆されている
請求項１に記載の半導体装置。
【請求項９】
前記半導体装置は、さらに、複数の配線交差部において互いに交差する複数の走査線と複数のデータ線とを備え、
前記配線交差部のおのおのは、前記基板上に、前記下部電極と同じ層に形成された前記走査線及び前記データ線の一方、前記第１絶縁層と同じ層に形成された第１配線間絶縁層、前記第２絶縁層と同じ層に形成された第２配線間絶縁層、及び前記第２上部電極と同じ層に形成された前記走査線及び前記データ線の他方が、この順に積層された構造を有している
請求項１に記載の半導体装置。
【請求項１０】
前記半導体装置は、さらに、複数の薄膜トランジスタを備え、
前記複数の薄膜トランジスタのおのおのは、前記基板上に、前記下部電極と同じ層に形成されたゲート電極、前記第１絶縁層と同じ層に形成されたゲート絶縁層、前記第１上部電極と同じ層に形成されたチャネル、前記第２絶縁層と同じ層に形成されたチャネルエッチングストッパ、並びに前記第２上部電極と同じ層に形成されたソースドレイン電極が、この順に積層された構造を有し、
前記チャネルエッチングストッパは、前記チャネル上のチャネルコンタクト部を除外して配置され、前記チャネルは、前記チャネルコンタクト部において、前記ソースドレイン電極と直接接続している
請求項１に記載の半導体装置。
【請求項１１】
基板上に複数の容量素子が配置された半導体装置の製造方法であって、
前記複数の容量素子のおのおのは、下部電極、第１絶縁層、半導体材料からなる第１上部電極、及び第２上部電極が、この順に積層された構造を有しており、
前記基板上に第１導電膜を形成し、当該第１導電膜をパターニングすることにより、前記下部電極を形成する第１工程と、
少なくとも前記下部電極を覆う第１絶縁膜を、前記第１絶縁層として形成する第２工程と、
前記第１絶縁膜上に半導体膜を形成し、当該半導体膜をパターニングすることにより、前記第１上部電極を形成する第３工程と、
少なくとも前記第１上部電極を覆う第２絶縁膜を形成する第４工程と、
前記第２絶縁膜をパターニングすることにより、前記第１上部電極の端部以外の一部を露出させる第５工程と、
少なくとも前記第１上部電極の露出した前記一部を覆う第２導電膜を形成する第６工程と、
前記第２導電膜をパターニングすることにより、端部が前記第２絶縁膜上に配置されている第２上部電極を形成する第７工程と、を含み、
前記第５工程において、前記第２絶縁膜のエッチングレートが前記半導体膜のエッチングレートよりも速くなる条件でエッチングを行うことにより、前記第２絶縁膜をパターニングする
半導体装置の製造方法。
【請求項１２】
前記半導体装置は、さらに、複数の配線交差部において互いに交差する複数の走査線と複数のデータ線と、複数の薄膜トランジスタとを備え、
前記配線交差部のおのおのは、前記基板上に、前記下部電極と同じ層に形成された前記走査線及び前記データ線の一方、前記第１絶縁層と同じ層に形成された第１配線間絶縁層、前記第２絶縁層と同じ層に形成された第２配線間絶縁層、及び前記第２上部電極と同じ層に形成された前記走査線及び前記データ線の他方が、この順に積層された構造を有し、
前記複数の薄膜トランジスタのおのおのは、前記基板上に、前記下部電極と同じ層に形成されたゲート電極、前記第１絶縁層と同じ層に形成されたゲート絶縁層、前記第１上部電極と同じ層に形成されたチャネル、前記第２絶縁層と同じ層に形成されたチャネルエッチングストッパ、並びに前記第２上部電極と同じ層に形成されたソースドレイン電極が、この順に積層された構造を有し、
前記製造方法は、
前記第１工程において、前記第１導電膜をパターニングすることにより、さらに、前記走査線及び前記データ線の前記一方、及び前記ゲート電極を形成し、
前記第２工程において、前記第１絶縁膜を、さらに前記走査線及び前記データ線の前記一方、及び前記ゲート電極を覆うように、前記第１配線間絶縁層及び前記ゲート絶縁層として形成し、
前記第３工程において、前記半導体膜をパターニングすることにより、さらに、前記チャネルを形成するとともに、前記配線交差部における前記半導体膜を除去し、
前記第４工程において、前記第２絶縁膜を、さらに、前記第１配線間絶縁層及び前記チャネルを覆うように、前記第２配線間絶縁層及び前記チャネルエッチングストッパとして形成し、
前記第５工程において、前記第２絶縁膜をパターニングすることにより、さらに、前記チャネルの一部を露出させ、
前記第６工程において、さらに、前記チャネルの露出した前記一部を覆うように、前記第２導電膜を形成し、
前記第７工程において、前記第２導電膜をパターニングすることにより、前記走査線及び前記データ線の他方、及びソースドレイン電極を形成する
請求項１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及び半導体装置の製造方法に関し、特には、信頼性の高い半導体装置を提供する技術に関する。
【背景技術】
【０００２】
従来、基板上に複数の容量素子が配置された半導体装置が、各種の表示パネル用基板などの用途に広く用いられている。一般に、表示パネル用基板としての半導体装置には、画素ごとに、保持容量、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）、及び液晶素子又は電子粉流体素子又は電気泳動素子又は有機ＥＬ（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ）素子などの電気光学素子が設けられる。
【０００３】
特許文献１には、液晶表示パネル用基板としての半導体装置が開示されている。
【０００４】
図９は、特許文献１に開示された半導体装置９の要部の一例を表す断面図である。半導体装置９の当該要部は、容量及びコンタクトとして機能する部分であり、基板９０の上に、下電極９１、誘電体層９２、半導体層９３、配線層９４、保護層９６、平坦化層９７、及び画素電極９８が、この順に積層された構造を有している。
【０００５】
ここで、下電極９１、誘電体層９２、及び半導体層９３からなる積層構造によってＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）容量が形成され、半導体層９３の上方には上部電極として配線層９４及び画素電極９８が形成され、画素電極９８の上方には、図示されていない液晶が配置される。下電極９１、誘電体層９２、半導体層９３、及び配線層９４は、図示されていないＴＦＴを構成するゲート線、ゲート絶縁層、半導体層、及びドレイン電極の延設部分にそれぞれ形成されている。
【０００６】
当該ＴＦＴの半導体層及び容量の半導体層９３は、例えば高い移動度を持つＩＧＺＯ（Ｉｎｄｉｕｍ  Ｇａｌｌｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）などの酸化物半導体で構成される。画素電極９８は例えばＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）などの金属酸化物で構成される。
【０００７】
特許文献１の半導体装置によれば、ＩＴＯなどで構成される画素電極９８の界面と、ＩＧＺＯなどで構成される半導体層９３の界面とが広い面積で直接接触するため、低いコンタクト抵抗を得ることが期待できる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１１−２９３０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来の構造による半導体装置には、半導体層９３を劣化させる少なくとも２つの要因が考えられる。それらの要因とは、図９に示されるように、配線層９４の開口部を通して半導体層９３に入射する光、及び半導体層９３と直接接触する層の一つである保護層９６から半導体層９３に進入する水素ラジカルである。
【００１０】
半導体層９３は、酸化物半導体で構成されるために、光及び水素ラジカルに対して脆弱であり、光及び水素ラジカルの影響を受けて、例えばフラットバンド電圧の変動など、ＭＩＳ素子の特性を変動させる。すなわち、半導体層９３の劣化は、ＭＩＳ容量の特性を変動させ、半導体装置の信頼性を損なう。
【００１１】
本発明は、上記の事情に鑑みてなされたものであり、容量の特性変動が生じにくく信頼性の高い半導体装置、及びそのような半導体装置の製造方法を提供する。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明に係る半導体装置の１つの態様は、基板上に複数の容量素子が配置された半導体装置であって、前記容量素子のおのおのは、前記基板上に、下部電極、第１絶縁層、半導体材料からなる第１上部電極、及び第２上部電極が、この順に積層された構造を有し、前記第１上部電極の端部は、第２絶縁層で被覆され、前記第２上部電極の端部は、前記第２絶縁層上に配置されている。
【発明の効果】
【００１３】
前記半導体装置によれば、下部電極、第１絶縁層、第１上部電極、及び第２上部電極からなる積層構造によってＭＩＳ容量が形成される。第１上部電極の端部が第２絶縁層で被覆され、第２上部電極の端部は、第２絶縁層上に配置される形状のために、第１上部電極の断面の全周が、第１絶縁層、第２絶縁層、及び第２上部電極の少なくとも何れかと接している。
【００１４】
そのため、前記半導体装置によれば、従来の半導体装置と異なり、例えばパッシベーション層などで発生する水素ラジカルは、第１絶縁層、第２絶縁層、及び第２上部電極の少なくとも何れかで遮断され、第１上部電極に進入しない。その結果、第１上部電極の水素ラジカルによる劣化、及び容量の特性変動が抑制されるので、従来の半導体装置と比べてより高い信頼性が得られる。
【図面の簡単な説明】
【００１５】
【図１】図１は、比較例に係る半導体装置の構成の一例を示す図である。
【図２】図２は、比較例に係る半導体装置の構成の一例を示す図である。
【図３】図３は、比較例に係る半導体装置の構成の一例を示す図である。
【図４】図４は、実施の形態に係る半導体装置の構成の一例を示す図である。
【図５】図５は、実施の形態に係る半導体装置の効果を説明する図である。
【図６】図６は、実施の形態に係る表示装置の構成の一例を示す機能ブロック図である。
【図７Ａ】図７Ａは、実施の形態に係る画素部の構成の一例を示す回路図である。
【図７Ｂ】図７Ｂは、実施の形態に係る画素部を駆動するための信号の一例を示す波形図である。
【図８】図８は、実施の形態に係る表示装置の外観の一例を示す図である。
【図９】図９は、従来例に係る半導体装置の構成の一例を示す図である。
【発明を実施するための形態】
【００１６】
（本発明の基礎となった知見）
本発明者は、従来の半導体装置において生じ得る容量の特性変動を抑制する技術を検討する中で、複数の新しい半導体装置の構造に想到した。しかしながら、それらの新しい構造による半導体装置には、さらに解決されるべき別の課題が存在することが分かった。
【００１７】
以下では、まず、それらの半導体装置の構造と課題とを、本発明の比較例として説明し、その後、それらの半導体装置との対比により、本発明の態様を詳細に説明する。
【００１８】
（比較例１）
図１は、比較例１としての半導体装置６の構造の一例を示す断面図である。
【００１９】
半導体装置６は、例えば、複数の画素部が配設された表示パネル用基板として利用可能な半導体装置である。図１には、半導体装置６の複数の画素部の各々に含まれる画素容量部、配線交差部及びＴＦＴ部の断面構造の一例が示されている。以下の説明では、配線交差部において交差する配線を、便宜上、走査線及びデータ線と呼ぶが、以下の説明は、走査線とデータ線とを入れ替えた場合にも、また他の名称の配線が交差する場合にも同様に成り立つ。
【００２０】
半導体装置６において、画素容量部は、基板１０上に、下部電極１１、第１絶縁層１２、第２絶縁層１４、及び第２上部電極１５が、この順に積層された構造を有している。配線交差部は、基板１０上に、走査線２１、第１配線間絶縁層２２、第２配線間絶縁層２４、及びデータ線２５が、この順に積層された構造を有している。ＴＦＴ部は、基板１０上に、ゲート電極３１、ゲート絶縁層３２、チャネル３３、チャネルエッチングストッパ３４、及びソースドレイン電極３５が、この順に積層された構造を有している。
【００２１】
ここで、下部電極１１、走査線２１、及びゲート電極３１は、例えば、金属などの導電性材料で構成され、当該導電性材料の膜体をパターニングすることによって、何れも同じ層に形成される。
【００２２】
第１絶縁層１２、第１配線間絶縁層２２、及びゲート絶縁層３２は、何れも、例えば、金属酸化物もしくはシリコン酸化物もしくはシリコン窒化物もしくはアクリル系樹脂もしくはポリイミド系樹脂もしくはそれら積層物もしくはそれら混合物などの第１絶縁性材料で構成され、当該第１絶縁性材料の膜体をパターニングすることによって、又はパターニングされない当該第１絶縁性材料の膜体を用いて同じ層に形成される。
【００２３】
チャネル３３は、例えば、半導体材料の膜体をパターニングすることによって形成される。
【００２４】
第２絶縁層１４、第２配線間絶縁層２４、及びチャネルエッチングストッパ３４は、何れも、例えば、金属酸化物もしくはシリコン酸化物もしくはシリコン窒化物もしくはアクリル系樹脂もしくはポリイミド系樹脂もしくはそれら積層物もしくはそれら混合物などの第２絶縁性材料で構成され、当該第２絶縁性材料の膜体をパターニングすることによって同じ層に形成される。
【００２５】
第１絶縁層１２、第１配線間絶縁層２２、及びゲート絶縁層３２と、第２絶縁層１４、第２配線間絶縁層２４、及びチャネルエッチングストッパ３４は、チャネル３３と直接接触するために、チャネル３３を変質させないように水素ラジカルを発生しない材料を選定もしくは水素ラジカルを発生させない処理をしておくことが望ましい。
【００２６】
第２上部電極１５、データ線２５、及びソースドレイン電極３５は、何れも、例えば、金属などの導電性材料で構成され、当該導電性材料の膜体をパターニングすることによって同じ層に形成される。
【００２７】
半導体装置６の画素容量部には、従来の半導体装置９とは異なり、半導体材料で構成される電極が存在しないため、電極の劣化に起因する容量の特性変動が生じない。そのため、半導体装置６によれば、従来よりも高い信頼性が得られる。
【００２８】
また、半導体装置６では、画素容量部において、前記第１絶縁性材料で構成される第１絶縁層１２と前記第２絶縁性材料で構成される第２絶縁層１４とが同じパターンで設けられ、また配線交差部において、前記第１絶縁性材料で構成される第１配線間絶縁層２２と前記第２絶縁性材料で構成される第２配線間絶縁層２４とが同じパターンで設けられている。このような構造は、前記第１絶縁性材料と前記第２絶縁性材料とにエッチングにおける選択性が不要であるため、材料の組合せの選択肢の拡大やプロセスを簡素化するために役立つ。
【００２９】
その反面、半導体装置６では、画素容量部と配線交差部とで単位面積当たりの容量が略等しくなるため、画素容量部に求められるより大きな容量と、配線交差部に求められるより小さな容量とを両立することが困難となる。特に表示パネル用基板としての半導体装置では、大型化および高速駆動化および高精細化への対応が求められており、大型化および高精細化に対しては配線交差部の低容量化が重要な課題であり、高精細化に対しては限られた画素領域の中に十分な大きさの画素容量を確保することが重要な課題である。すなわち比較例１の構成において、画素容量部の高容量化と配線交差部の低容量化とを両立しづらいことは、非常に大きな不利となる。
【００３０】
（比較例２）
図２は、比較例２としての半導体装置７の構造の一例を示す断面図である。
【００３１】
半導体装置７は、半導体装置６の不利を解消するために、前記第２絶縁材料の膜体が、画素容量部では除去され、配線交差部では維持された構成を有している。
【００３２】
半導体装置７の画素容量部には、従来の半導体装置９とは異なり、半導体材料で構成される電極が存在しないため、電極の劣化に起因する容量の特性変動が生じない。そのため、半導体装置７によれば、従来よりも高い信頼性が得られる。また、画素容量部の単位面積当たりの容量を配線交差部の単位面積当たりの容量よりも大きく構成できるので、画素容量部の高容量化と配線交差部の低容量化とが容易に両立できる。
【００３３】
その反面、半導体装置７では、前記第１絶縁性材料と前記第２絶縁性材料とに、エッチングにおける選択性がある材料を用いる必要があるため、前記第１絶縁性材料と前記第２絶縁性材料との組合せの選択肢が限られ、プロセスの統一や簡素化の利点は失われる。
【００３４】
（比較例３）
図３は、比較例３としての半導体装置８の構造の一例を示す断面図である。
【００３５】
半導体装置８の画素容量部には、従来の半導体装置９と同様、下部電極１１、第１絶縁層１２、第１上部電極１３、及び第２上部電極１５からなる積層構造によってＭＩＳ容量が形成されている。
【００３６】
第１上部電極１３及びチャネル３３は、何れも、例えば、酸化物半導体などの半導体材料で構成され、当該半導体材料の膜体をパターニングすることによって、同じ層に形成される。
【００３７】
半導体装置８の配線交差部には、画素容量部と比べて容量をより小さくするために、絶縁性材料で構成される第２配線間絶縁層２４が設けられる。
【００３８】
半導体装置８によれば、配線交差部において第２配線間絶縁層２４を走査線２１よりも十分広く設置すれば、例えば半導体層２３がＮ型半導体である場合に走査線２１の電位がデータ線２５よりも十分高い電位であって走査線近傍の半導体層２３にチャネルが誘起されたとしてもチャネル部とデータ線との接続部との距離が長いために、配線交差部の半導体層２３のチャネル部との接続抵抗を高く設定でき、実質的に走査線２１とデータ線２５との交差容量を低減させることが可能となる。
【００３９】
その反面、半導体装置８は、半導体装置６及び半導体装置７と比較して、第２配線間絶縁層２４を形成するための追加的なパターン領域が必要となるため、高精細化の点で不利である。
【００４０】
（発明の態様）
従来の構造による半導体装置、及び比較例として検討された複数の半導体装置が有する上述の課題に鑑みて、以下では、容量の特性変動が生じにくく信頼性の高い半導体装置、及びそのような半導体装置の製造方法のいくつかの態様が開示される。
【００４１】
本開示に係る半導体装置の１つの態様は、基板上に複数の容量素子が配置された半導体装置であって、前記容量素子のおのおのは、前記基板上に、下部電極、第１絶縁層、半導体材料からなる第１上部電極、及び第２上部電極が、この順に積層された構造を有し、前記第１上部電極の端部は、第２絶縁層で被覆され、前記第２上部電極の端部は、前記第２絶縁層上に配置されている。
【００４２】
本態様によれば、下部電極、第１絶縁層、第１上部電極、及び第２上部電極からなる積層構造によってＭＩＳ容量が形成される。第１上部電極の端部が第２絶縁層で被覆され、第２上部電極の端部は、第２絶縁層上に配置される形状のために、第１上部電極１３の断面の全周が、第１絶縁層１２、第２絶縁層１４、及び第２上部電極１５の少なくとも何れかと接している。
【００４３】
そのため、本態様では、従来の半導体装置と異なり、例えばパッシベーション層などで発生する水素ラジカルは、第１絶縁層、第２絶縁層、及び第２上部電極の少なくとも何れかで遮断され、第１上部電極に進入しない。その結果、第１上部電極の水素ラジカルによる劣化、及び容量の特性変動が抑制されるので、従来の半導体装置と比べてより高い信頼性が得られる。
【００４４】
本開示に係る半導体装置の１つの態様において、前記半導体材料は、酸化物半導体であってもよい。
【００４５】
本態様によれば、第１上部電極として、移動度に優れた酸化物半導体を用いることができる。
【００４６】
本開示に係る半導体装置の１つの態様において、前記第１上部電極は、積層方向から見て前記下部電極に包含される領域に配置されていてもよい。
【００４７】
本態様によれば、基板の下方から入射する光は、下部電極で遮断され、第１上部電極１３に到達しない。その結果、第１上部電極の光による劣化、及び容量の特性変動が抑制されるので、従来の半導体装置と比べてより高い信頼性が得られる。
【００４８】
本開示に係る半導体装置の１つの態様において、前記第２上部電極は、積層方向から見て前記第１上部電極を包含する領域に配置されていてもよい。
【００４９】
本態様によれば、基板の上方から入射する光は、第２上部電極で遮断され、第１上部電極１３に到達しない。その結果、第１上部電極の光による劣化、及び容量の特性変動が抑制されるので、従来の半導体装置と比べてより高い信頼性が得られる。
【００５０】
本開示に係る半導体装置の１つの態様において、前記第１絶縁層の膜容量は、前記第２絶縁層の膜容量よりも大きくてもよく、また、前記第１絶縁層の膜厚は、前記第２絶縁層の膜厚よりも薄くてもよい。
【００５１】
本態様によれば、画素容量部において、下部電極、第１絶縁層、第１上部電極、及び第２上部電極からなる積層構造によってＭＩＳ容量を形成するとともに、配線交差部において、第１絶縁層及び第２絶縁層を介在して、例えば、走査線とデータ線とを交差させた場合に、画素容量部の単位面積当たりの容量を配線交差部の単位面積当たりの容量よりも大きく構成できるので、画素容量部の高容量化と配線交差部の低容量化とが容易に両立できる。
【００５２】
本開示に係る半導体装置の１つの態様において、前記第１絶縁層と前記第２絶縁層とは、同一元素を含む材料で構成されていてもよい。
【００５３】
本態様によれば、材料の選定やプロセスを簡素化するために役立つ。
【００５４】
本開示に係る半導体装置の１つの態様において、前記第１上部電極の端面及び上面の全部が、前記第２絶縁層及び前記第２上部電極で被覆されていてもよい。
【００５５】
本態様によれば、第１上部電極の端面及び上面の全部が第２絶縁層及び第２上部電極で被覆される形状のために、例えばパッシベーション層などで発生する水素ラジカルは、第２絶縁層及び第２上部電極の少なくとも何れかで遮断され、第１上部電極に進入しない。その結果、第１上部電極の水素ラジカルによる劣化、及び容量の特性変動が抑制されるのとで、従来の半導体装置と比べてより高い信頼性が得られる。
【００５６】
本開示に係る半導体装置の１つの態様は、さらに、複数の配線交差部において互いに交差する複数の走査線と複数のデータ線とを備え、前記配線交差部のおのおのは、前記基板上に、前記下部電極と同じ層に形成された前記走査線及び前記データ線の一方、前記第１絶縁層と同じ層に形成された第１配線間絶縁層、前記第２絶縁層と同じ層に形成された第２配線間絶縁層、及び前記第２上部電極と同じ層に形成された前記走査線及び前記データ線の他方が、この順に積層された構造を有していてもよい。
【００５７】
本態様によれば、ＭＩＳ容量と配線交差部とを備える半導体装置の信頼性を高めることができる。
【００５８】
本開示に係る半導体装置の１つの態様は、さらに、複数の薄膜トランジスタを備え、前記複数の薄膜トランジスタのおのおのは、前記基板上に、前記下部電極と同じ層に形成されたゲート電極、前記第１絶縁層と同じ層に形成されたゲート絶縁層、前記第１上部電極と同じ層に形成されたチャネル、前記第２絶縁層と同じ層に形成されたチャネルエッチングストッパ、並びに前記第２上部電極と同じ層に形成されたソースドレイン電極が、この順に積層された構造を有し、前記チャネルエッチングストッパは、前記チャネル上のチャネルコンタクト部を除外して配置され、前記チャネルは、前記チャネルコンタクト部において、前記ソースドレイン電極と直接接続していてもよい。
【００５９】
本態様は、ＭＩＳ容量とＴＦＴ部とを備える半導体装置の信頼性を高めることができる。
【００６０】
本開示に係る半導体装置の製造方法の１つの態様は、基板上に複数の容量素子が配置された半導体装置の製造方法であって、前記複数の容量素子のおのおのは、下部電極、第１絶縁層、半導体材料からなる第１上部電極、及び第２上部電極が、この順に積層された構造を有しており、前記基板上に第１導電膜を形成し、当該第１導電膜をパターニングすることにより、前記下部電極を形成する第１工程と、少なくとも前記下部電極を覆う第１絶縁膜を、前記第１絶縁層として形成する第２工程と、前記第１絶縁膜上に半導体膜を形成し、当該半導体膜をパターニングすることにより、前記第１上部電極を形成する第３工程と、少なくとも前記第１上部電極を覆う第２絶縁膜を形成する第４工程と、前記第２絶縁膜をパターニングすることにより、前記第１上部電極の端部以外の一部を露出させる第５工程と、少なくとも前記第１上部電極の露出した前記一部を覆う第２導電膜を形成する第６工程と、前記第２導電膜をパターニングすることにより、端部が前記第２絶縁膜上に配置されている第２上部電極を形成する第７工程と、を含み、前記第５工程において、前記第２絶縁膜のエッチングレートが前記半導体膜のエッチングレートよりも速くなる条件でエッチングを行うことにより、前記絶縁膜をパターニングする。
【００６１】
本態様によれば、ＭＩＳ容量を備えた、信頼性が高い半導体装置を製造できる。
【００６２】
本開示に係る半導体装置の製造方法の１つの態様において、前記半導体装置は、さらに、複数の配線交差部において互いに交差する複数の走査線と複数のデータ線と、複数の薄膜トランジスタとを備え、前記配線交差部のおのおのは、前記基板上に、前記下部電極と同じ層に形成された前記走査線及び前記データ線の一方、前記第１絶縁層と同じ層に形成された第１配線間絶縁層、前記第２絶縁層と同じ層に形成された第２配線間絶縁層、及び前記第２上部電極と同じ層に形成された前記走査線及び前記データ線の他方が、この順に積層された構造を有し、前記複数の薄膜トランジスタのおのおのは、前記基板上に、前記下部電極と同じ層に形成されたゲート電極、前記第１絶縁層と同じ層に形成されたゲート絶縁層、前記第１上部電極と同じ層に形成されたチャネル、前記第２絶縁層と同じ層に形成されたチャネルエッチングストッパ、並びに前記第２上部電極と同じ層に形成されたソースドレイン電極が、この順に積層された構造を有し、前記製造方法は、前記第１工程において、前記第１導電膜をパターニングすることにより、さらに、前記走査線及び前記データ線の前記一方、及び前記ゲート電極を形成し、前記第２工程において、前記第１絶縁膜を、さらに前記走査線及び前記データ線の前記一方、及び前記ゲート電極を覆うように、前記第１配線間絶縁層及び前記ゲート絶縁層として形成し、前記第３工程において、前記半導体膜をパターニングすることにより、さらに、前記チャネルを形成するとともに、前記配線交差部における前記半導体膜を除去し、前記第４工程において、前記第２絶縁膜を、さらに、前記第１配線間絶縁層及び前記チャネルを覆うように、前記第２配線間絶縁層及び前記チャネルエッチングストッパとして形成し、前記第５工程において、前記第２絶縁膜をパターニングすることにより、さらに、前記チャネルの一部を露出させ、前記第６工程において、さらに、前記チャネルの露出した前記一部を覆うように、前記第２導電膜を形成し、前記第７工程において、前記第２導電膜をパターニングすることにより、前記走査線及び前記データ線の他方、及びソースドレイン電極を形成してもよい。
【００６３】
本態様によれば、ＭＩＳ容量、配線交差部、及びＴＦＴ部を備えた、信頼性が高い半導体装置を製造できる。
【００６４】
（実施の形態）
以下、本発明の一態様に係る半導体装置および半導体装置の製造方法について、図面を参照しながら具体的に説明する。
【００６５】
なお、以下で説明する実施の形態は、いずれも本発明の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【００６６】
本発明の実施の形態に係る半導体装置は、例えば、複数の画素部が配設された表示パネル用基板として利用可能な半導体装置である。
【００６７】
図４は、半導体装置１の複数の画素部の各々に含まれる画素容量部、配線交差部及びＴＦＴ部の構造の一例を示す断面図である。以下では、前述した比較例に係る半導体装置６、半導体装置７、半導体装置８における構成要素と同一の構成要素には同一の符号を付して適宜説明を省略し、比較例との相違点について主に説明する。
【００６８】
半導体装置１の画素容量部は、基板１０上に、下部電極１１、第１絶縁層１２、第１上部電極１３、及び第２上部電極１５がこの順に積層された構造を有している。下部電極１１、第１絶縁層１２、第１上部電極１３、及び第２上部電極１５からなる積層構造によってＭＩＳ容量が形成されている。
【００６９】
基板１０の下方から光が照射される用途を考慮すると、半導体で構成された第１上部電極１３の光による特性変動を回避するためには、第１上部電極１３は積層方向から見て下部電極１１に包含される領域に配置されることが望ましい。
【００７０】
第１上部電極１３の端部は第２絶縁層１４で被覆され、第２上部電極１５の端部は第２絶縁層１４上に配置されている。第１上部電極１３は、例えば、酸化物半導体などの半導体材料で構成されてもよい。
【００７１】
半導体装置１の配線交差部は、基板１０上に、下部電極１１と同じ層に形成された走査線２１、第１絶縁層１２と同じ層に形成された第１配線間絶縁層２２、第２絶縁層１４と同じ層に形成された第２配線間絶縁層２４、及び第２上部電極１５と同じ層に形成されたデータ線２５が、この順に積層された構造を有している。
【００７２】
なお、配線交差部において、走査線２１とデータ線２５とを入れ替えてもよい。すなわち、図示はされていないが、データ線２５が基板１０に近い下層に配置され、走査線２１が基板１０から遠い上層に配置されてもよい。また、配線交差部において、走査線２１、データ線２５以外の配線が交差してもよい。
【００７３】
半導体装置１のＴＦＴ部は、基板１０上に、下部電極１１と同じ層に形成されたゲート電極３１、第１絶縁層１２と同じ層に形成されたゲート絶縁層３２、第１上部電極１３と同じ層に形成されたチャネル３３、第２絶縁層１４と同じ層に形成されたチャネルエッチングストッパ３４、並びに前記第２上部電極１５と同じ層に形成されたソースドレイン電極３５が、この順に積層された構造を有している。
【００７４】
チャネルエッチングストッパ３４は、チャネル３３上のチャネルコンタクト部３９を除外して配置され、チャネル３３は、チャネルコンタクト部３９において、ソースドレイン電極３５と直接接続している。
【００７５】
このような構造を有する半導体装置１は、例えば次のような方法で製造される。
【００７６】
（第１工程）基板１０上に第１導電膜を形成し、当該第１導電膜をパターニングすることにより、下部電極１１、走査線２１、及びゲート電極３１を形成する。
【００７７】
（第２工程）少なくとも下部電極１１、走査線２１、及びゲート電極３１を覆う第１絶縁膜を、第１絶縁層１２、第１配線間絶縁層２２、及び前記ゲート絶縁層３２として形成する。
【００７８】
（第３工程）前記第１絶縁膜上に半導体膜を形成し、当該半導体膜をパターニングすることにより、第１上部電極１３を形成するとともに、配線交差部における前記半導体膜を除去する。必要に応じて、第１上部電極１３は積層方向から見て下部電極１１に包含される領域に形成させてもよい。
【００７９】
（第４工程）少なくとも第１上部電極１３、第１配線間絶縁層２２、及びチャネル３３を覆う第２絶縁膜を、第２絶縁層１４、第２配線間絶縁層２４、及び前記チャネルエッチングストッパ３４として形成する。
【００８０】
（第５工程）前記第２絶縁膜をパターニングすることにより、画素容量部において第１上部電極１３の端部以外の一部を露出させるとともに、チャネル３３の一部を露出させる。この工程では、前記第２絶縁膜のエッチングレートが前記半導体膜のエッチングレートよりも速くなる条件でエッチングを行うことにより、前記半導体膜パターンを変形させることなく前記第２絶縁膜をパターニングする。
【００８１】
（第６工程）少なくとも第１上部電極１３の露出した前記一部、及びチャネル３３の露出した前記一部を覆う第２導電膜を形成する。
【００８２】
（第７工程）少なくとも第２上部電極１５の端部が前記第２絶縁膜上に配置されるよう前記第２導電膜をパターニングすることにより、第２上部電極１５、データ線２５、及びソースドレイン電極３５を形成する。
【００８３】
図５は、半導体装置１の効果を説明する図である。
【００８４】
図５には、図４の断面構造に加えて、水素ラジカルの発生源となるパッシベーション層１６が示されている。
【００８５】
半導体装置１において、第１上部電極１３の端部が第２絶縁層１４で被覆され、第２上部電極１５の端部は、第２絶縁層１４上に配置される。このような形状のために、第１上部電極１３の断面の全周が、第１絶縁層１２、第２絶縁層１４、及び第２上部電極１５の少なくとも何れかと接している。別の言い方をすれば、第１上部電極１３の端面及び上面の全部が、第２絶縁層１４及び第２上部電極１５で被覆される。
【００８６】
そのため、半導体装置１では、従来の半導体装置９、および比較例３に係る半導体装置８と異なり、パッシベーション層１６からの水素ラジカルは、第２絶縁層１４及び第２上部電極１５の少なくとも何れかで遮断され、第１上部電極１３に進入しない。
【００８７】
その結果、半導体装置１によれば、水素ラジカルによる第１上部電極１３の特性の変化、すなわちＭＩＳ容量の特性変動が抑制されるので、従来の半導体装置９、および比較例３に係る半導体装置８と比べてより高い信頼性が得られる。
【００８８】
また、半導体装置１において、基板１０の下方から光が照射される用途を考慮すると、光による第１上部電極１３の特性変動を回避するためには、第１上部電極１３は、積層方向から見て下部電極１１に包含される領域に配置されることが望ましい。このような形状のために、基板１０の下方から入射する光は、下部電極１１で遮断され、第１上部電極１３に到達しない。
【００８９】
また、半導体装置１において、第２上部電極１５は、積層方向から見て第１上部電極１３を包含する領域に配置されていてもよい。このような形状によれば、基板１０の上方から入射する光は、第２上部電極１５で遮断され、第１上部電極１３に到達しない。
【００９０】
その結果、第１上部電極１３の光による劣化、及び容量の特性変動が抑制されるので、半導体装置１によれば、従来の半導体装置９、および比較例３に係る半導体装置８と比べてより高い信頼性が得られる。
【００９１】
また、半導体装置１において、第１絶縁層１２の膜容量は、第２絶縁層１４の膜容量よりも大きくてもよく、第１絶縁層１２の膜厚は、第２絶縁層１４の膜厚よりも薄くてもよい。ここで膜容量は単位面積あたりの容量であり、誘電率を膜厚で割った値である。
【００９２】
このような形状によれば、第１絶縁層１２と第２絶縁層１４とに同じ材料を用いた場合であっても、画素容量部の単位面積当たりの容量を配線交差部の単位面積当たりの容量よりも大きく構成できるので、画素容量部の高容量化と配線交差部の低容量化とを容易に両立できる。
【００９３】
また、半導体装置１において、第１絶縁層１２と第２絶縁層１４とは、同一元素を含む材料で構成されていてもよい。第１絶縁層１２及び第２絶縁層１４は、例えば、シリコン窒化物及びシリコン酸化物の任意の組み合わせであってもよい。このような構成は、材料の選定やプロセスを簡素化するために役立つ。
【００９４】
図６は、実施の形態に係る半導体装置１を用いた表示装置１００の構成の一例を示す機能ブロック図である。表示装置１００は、画像及び映像を表示する装置であり、表示部１０２、コントローラ１０３、走査線ドライバ１０４、データ線ドライバ１０５、及び電源１０７から構成される。
【００９５】
表示部１０２は、例えば、有機ＥＬ表示パネル、又は液晶表示パネルなどの表示パネルで構成され、当該表示パネルの基板として半導体装置１が用いられる。半導体装置１には、複数の画素部１０６と、複数の画素部１０６を制御するための少なくとも複数の走査線ＳＣＡＮと複数のデータ線ＤＡＴＡが設けられる。電源１０７は、少なくとも、複数の画素部１０６に個々に配置された有機ＥＬを発光させ、かつコントローラ１０３と走査線ドライバ１０４とデータ線ドライバ１０５とを動作させるための、高電位側電源ＶＤＤと低電位側電源ＶＳＳとを出力する。
【００９６】
コントローラ１０３は、受信された映像信号に基づき、走査線ドライバ１０４及びデータ線ドライバ１０５を制御する。走査線ドライバ１０４及びデータ線ドライバ１０５は、コントローラ１０３の制御下で、表示部１０２を駆動するための信号を走査線ＳＣＡＮ及びデータ線ＤＡＴＡに出力する。表示部１０２は、走査線ＳＣＡＮ及びデータ線ＤＡＴＡから供給される信号に従って、前記映像信号によって表される映像を表示する。
【００９７】
図７Ａは、画素部１０６の構成の一例を示す回路図であり、図７Ｂは、画素部１０６を駆動するための信号の一例を示す波形図である。
【００９８】
画素部１０６は、有機ＥＬ表示パネルに用いられる画素部の最も基本的な一例であり、選択トランジスタＴ１、駆動トランジスタＴＤ、保持容量Ｃｓ、及び発光素子ＥＬから構成される。走査線ＳＣＡＮ及びデータ線ＤＡＴＡが画素部１０６内に延設される。
【００９９】
図７Ａに示された画素部１０６のＡ部、Ｂ部及びＣ部が、それぞれ図４に示された画素容量部、配線交差部及びＴＦＴ部に対応する。
【０１００】
ここで図７Ａ、図７Ｂを参照して、保持容量Ｃｓの機能について述べる。
【０１０１】
選択トランジスタＴ１のゲート電極とソース電極およびドレイン電極との間には構造的に寄生容量Ｃｐが存在する。すなわち走査線ＳＣＡＮの立下りで画素内ノードＮは書込まれたデータ電圧からΔＶ（Ｎ）だけ変動する。この現象は走査線ＳＣＡＮの変動と選択トランジスタＴ１の寄生容量Ｃｐによる突き抜けであり、ΔＶ（Ｎ）の大きさは、およそΔＶ（ＳＣＡＮ）×Ｃｐ／（Ｃｐ＋Ｃｓ）である。すなわち保持容量Ｃｓが大きいほど、画素内に書込まれたデータ電圧の変動は小さく、画質が安定する。この画質安定化の効果は特にＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）のように偶数フレーム・奇数フレームにおいて、逆極性のデータ電圧を書込む表示装置において顕著である。
【０１０２】
また、選択トランジスタＴ１の非導通期間において、選択トランジスタＴ１のソース・ドレイン間にリーク電流Ｉｌｅａｋが発生する場合、データ線からデータ電圧の書込みを完了（時刻ｔ＝０）してから、１フレーム経過後（時刻ｔ＝ｔ１Ｆ）の画素内ノードＮの変動量はＩｌｅａｋ×ｔ１Ｆ／Ｃｓとなる。すなわち保持容量Ｃｓが大きいほど、画素内に書込まれたデータ電圧の変動は小さく、画質が安定する。
【０１０３】
さらには、有機ＥＬのような電流駆動素子に流れる電流を駆動トランジスタＴＤで制御する表示装置であって、特に大画面の表示装置である場合には、低電圧側電源ＶＳＳを供給する配線の配線抵抗と、有機ＥＬ素子ＥＬの駆動電流とにより、電圧降下が顕著に発生する。すなわち低電圧側電源ＶＳＳにおいて電圧分布が発生する。この影響は、駆動トランジスタＴＤにおける、ゲート電極とソース電極およびドレイン電極との間に構造的に存在する寄生容量により画素電流Ｉｐｉｘの不均一性を生じさせる。Ｉｐｉｘの不均一性については、一般に（Ｃｓ＋Ｃｐ_ｇｓ）／Ｃｐａｒａが大きいほど抑制される。ここでＣｐ_ｇｓは駆動トランジスタＴＤのゲート電極とソース電極との間の寄生容量であり、Ｃｐａｒａは、駆動トランジスタＴＤのゲート電極とドレイン電極との間の寄生容量を含む、駆動トランジスタＴＤのゲート電極に接続される全ての容量である。
【０１０４】
上記のように、保持容量Ｃｓの容量値を大きくすることは、表示品位を向上させるために重要である。
【０１０５】
図８は、半導体装置１を用いて構成された表示装置１００の一例であるテレビジョン受信機の外観図である。半導体装置１を用いることで、信頼性に優れた表示装置１００が実現できる。
【０１０６】
以上、本発明の一つまたは複数の態様に係る半導体装置について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の一つまたは複数の態様の範囲内に含まれてもよい。
【産業上の利用可能性】
【０１０７】
本発明は、有機ＥＬ表示装置などの映像表示装置に適用できる。
【符号の説明】
【０１０８】
１、６〜９  半導体装置
１０  基板
１１  下部電極
１２  第１絶縁層
１３  第１上部電極
１４  第２絶縁層
１５  第２上部電極
１６  パッシベーション層
２１  走査線
２２  第１配線間絶縁層
２４  第２配線間絶縁層
２５  データ線
３１  ゲート電極
３２  ゲート絶縁層
３３  チャネル
３４  チャネルエッチングストッパ
３５  ソースドレイン電極
３９  チャネルコンタクト部
９０  基板
９１  下電極
９２  誘電体層
９３  半導体層
９４  配線層
９６  保護層
９７  平坦化層
９８  画素電極
１００  表示装置
１０２  表示部
１０３  コントローラ
１０４  走査線ドライバ
１０５  データ線ドライバ
１０６  画素部
１０７  電源
【図１】
2013238718.tif 000003
【図２】
2013238718.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2013238718.tif 000008
【図７Ａ】
2013238718.tif 000009
【図７Ｂ】
2013238718.tif 000010
【図８】
2013238718.tif 000011
【図９】
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