(57)【要約】【課題】制御性の高い不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、第１の方向に直列接続された複数のメモリセルを具備するＮＡＮＤセルユニットが、第１の方向と直交する第２の方向に複数配列され、メモリセルが、半導体層と、半導体層の上にゲート絶縁層を介して形成された電荷蓄積層と、電荷蓄積層にゲート間絶縁層を介して対向し第２の方向に延びる制御ゲートとを有するメモリセルアレイと、第２の方向に配列された複数のメモリセルをページとして、ページ単位でメモリセルにデータを書き込む制御回路とを備え、制御回路は、ページ単位の複数のメモリセルへの書き込み動作に際して、書き込みを行うページ内において各メモリセルに対する書き込みデータ及び各メモリセルに隣接するメモリセルに対する書き込みデータに応じて各メモリセルの書き込み条件を調整する。【選択図】図９
2013200924.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に直列接続された複数のメモリセル、前記複数のメモリセルとソース線との間に接続されたソース線側選択ゲートトランジスタ及び前記複数のメモリセルとビット線との間に接続されたビット線側選択ゲートトランジスタを具備するＮＡＮＤセルユニットが、前記第１の方向と直交する第２の方向に複数配列され、前記メモリセルが、半導体層と、前記半導体層の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成された電荷蓄積層と、前記電荷蓄積層にゲート間絶縁層を介して対向し前記第２の方向に延びる制御ゲートとを有するメモリセルアレイと、
前記第２の方向に配列された複数の前記メモリセルをページとして、ページ単位で前記メモリセルにデータを書き込む制御回路と
を備え、
前記制御回路は、
前記データを書き込むページに含まれる複数の前記選択メモリセルの書き込みデータを検出するコンパレータを備え、
前記メモリセルの書き込み速度を測定し、
前記ページ単位の複数のメモリセルへの書き込み動作に際して、前記書き込みの対象となっている複数のメモリセルを前記書き込み速度に応じて複数のグループにグループ分けし、前記グループに応じて書き込み条件を調整し、
書き込み動作に際して、書き込みを行うページ内において前記各メモリセルに隣接するメモリセルに対する書き込みデータ及び各メモリセルに対する書き込みデータに応じて各メモリセルの前記書き込み条件を更に調整し、
前記書き込み条件の更なる調整は前記コンパレータの出力に応じて行う
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
第１の方向に直列接続された複数のメモリセル、前記複数のメモリセルとソース線との間に接続されたソース線側選択ゲートトランジスタ及び前記複数のメモリセルとビット線との間に接続されたビット線側選択ゲートトランジスタを具備するＮＡＮＤセルユニットが、前記第１の方向と直交する第２の方向に複数配列され、前記メモリセルが、半導体層と、前記半導体層の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成された電荷蓄積層と、前記電荷蓄積層にゲート間絶縁層を介して対向し前記第２の方向に延びる制御ゲートとを有するメモリセルアレイと、
前記第２の方向に配列された複数の前記メモリセルをページとして、ページ単位で前記メモリセルにデータを書き込む制御回路と
を備え、
前記制御回路は、
前記ページ単位の複数のメモリセルへの書き込み動作に際して、書き込みを行うページ内において各メモリセルに対する書き込みデータ及び前記各メモリセルに隣接するメモリセルに対する書き込みデータに応じて前記各メモリセルの書き込み条件を調整する
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記制御回路は、前記データを書き込むページに含まれる複数の前記選択メモリセルの書き込みデータを検出するコンパレータを更に備え、
前記コンパレータの出力に応じて前記書き込み条件の調整を行う
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記制御回路は、前記メモリセルの書き込み速度を測定し、その結果に応じて前記メモリセルを複数のグループにグループ分けし、前記グループに応じて書き込み条件を調整することを特徴とする請求項２又は３記載の不揮発性半導体記憶装置。
【請求項５】
一の前記グループに属する前記メモリセルに一のデータを書き込むときに割り当てられる前記書き込み電圧と、他の前記グループに属するメモリセルに他のデータを書き込むときに割り当てられる前記書き込み電圧とが重複する
ことを特徴とする請求項４記載の不揮発性半導体記憶装置。
【請求項６】
前記制御回路は、前記ページ単位の複数のメモリセルへの書き込み動作に際して、書き込みを行うページ内において前記各メモリセルに隣接するメモリセルに対する書き込みデータに応じて各メモリセルのベリファイ条件を調整する
ことを特徴とする請求項２〜５のいずれか１項記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書記載の技術は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
電気的に書き換え可能で且つ高集積化が可能な不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。従来のＮＡＮＤ型フラッシュメモリのメモリトランジスタは絶縁膜を介して電荷蓄積層（浮遊ゲート）と制御ゲートが積層されたスタックゲート構造をしている。複数個のメモリトランジスタを、隣接するもの同士でソース若しくはドレインを共有するような形で列方向に直列接続させ、その両端に選択ゲートトランジスタを配置して、ＮＡＮＤセルユニットが構成される。ＮＡＮＤセルユニットの一端はビット線に接続され、他端はソース線に接続される。ＮＡＮＤセルユニットをマトリクス状に配置することにより、メモリセルアレイが構成される。また、行方向に並ぶＮＡＮＤセルユニットをＮＡＮＤセルブロックと呼ぶ。同一行に並ぶ選択ゲートトランジスタのゲートは、同一の選択ゲート線に接続され、同一行に並ぶメモリトランジスタの制御ゲートは、同一のワード線に接続される。ＮＡＮＤセルユニット内にＮ個のメモリトランジスタが直列接続されている場合、１つのＮＡＮＤセルブロック内に含まれるワード線はＮ本となる。
【０００３】
このようなＮＡＮＤ型フラッシュメモリにおいては、微細化に伴い、メモリセル間の距離が小さくなると、メモリセルのセル間容量増大に起因する近接効果が増大し、メモリセルのしきい値分布が広くなり、各種ディスターブやリテンションマージンを確保するのが困難になる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２９５２３２号号公報
【特許文献２】特開２００９−１２３２５６号号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、制御性の高い不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
実施形態に係る不揮発性半導体記憶装置は、第１の方向に直列接続された複数のメモリセル、複数のメモリセルとソース線との間に接続されたソース線側選択ゲートトランジスタ及び複数のメモリセルとビット線との間に接続されたビット線側選択ゲートトランジスタを具備するＮＡＮＤセルユニットが、第１の方向と直交する第２の方向に複数配列され、メモリセルが、半導体層と、半導体層の上に形成されたゲート絶縁層と、ゲート絶縁層の上に形成された電荷蓄積層と、電荷蓄積層にゲート間絶縁層を介して対向し第２の方向に延びる制御ゲートとを有するメモリセルアレイと、第２の方向に配列された複数のメモリセルをページとして、ページ単位でメモリセルにデータを書き込む制御回路とを備え、制御回路は、ページ単位の複数のメモリセルへの書き込み動作に際して、書き込みを行うページ内において各メモリセルに対する書き込みデータ及び各メモリセルに隣接するメモリセルに対する書き込みデータに応じて各メモリセルの書き込み条件を調整する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る不揮発性半導体記憶装置の全体構成を示すブロック図である。
【図２】同不揮発性半導体記憶装置のメモリセルアレイ構造を示す模式断面図である。
【図３】同メモリセルアレイの等価回路図である。
【図４】同メモリセルアレイの斜視図である。
【図５】同メモリセルアレイの断面図である。
【図６】図５のＡ−Ａ´線、Ｂ−Ｂ´線及びＣ−Ｃ´線で切断した断面図である。
【図７】比較例に係る書き込み動作を説明するための概略図である。
【図８】同書き込み動作を説明する為の概略図である。
【図９】第１の実施形態に係る不揮発性半導体記憶装置の書き込み動作を示すフローチャートである。
【図１０】同書き込み動作のグループ分けを示すフローチャートである。
【図１１】同書き込み動作の弱書き込みを説明するための概略図である。
【図１２】同書き込み動作のパルス割り付けを説明するための概略図である。
【図１３】同書き込み動作のパルス割り付けを説明するための概略図である。
【図１４】同書き込み動作の重み付けを説明するための概略図である。
【図１５】第２の実施形態に係る不揮発性半導体記憶装置の書き込み動作を説明するための概略図である。
【発明を実施するための形態】
【０００８】
以下、添付の図面を参照して実施の形態について説明する。
【０００９】
［第１の実施形態］
［全体構成］
図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置のブロック図である。
【００１０】
この不揮発性半導体記憶装置は、複数のメモリセルＭＣがＮＡＮＤ接続されたＮＡＮＤストリングを複数備えたメモリセルアレイ１を備える。
【００１１】
メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路２が設けられている。
【００１２】
また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。
【００１３】
データ入出力バッファ４は、外部のホスト９にＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。
【００１４】
また、ホスト９からデータ入出力バッファ４に供給されたコマンドは、コマンド・インターフェイス６に送られる。コマンド・インターフェイス６は、ホスト９からの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。
【００１５】
ステートマシン７は、この不揮発性メモリ全体の管理を行うもので、ホスト９からのコマンドをコマンド・インターフェイス６を介して受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。
【００１６】
また、外部のホスト９は、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。
【００１７】
また、データ入出力バッファ４には、データ入出力バッファ４が受け取った書き込みデータを検出して加算し、ステートマシン７に転送するコンパレータ６１が接続されている。コンパレータ６１としては、加算回路等の論理回路を用いることが可能である。
【００１８】
また、ステートマシン７によって電圧生成回路６０が制御される。この制御により、電圧生成回路６０は任意の電圧、任意のタイミングのパルスを出力することが可能となる。尚、書き込み動作に際してステートマシン７は、データ入出力バッファ４に保持されている書き込み予定データ及びキャッシュに保持した後述するグループ情報を用いて書き込み電圧の調整を行い、コンパレータ６１から出力された情報を参照してベリファイ電圧の調整を行う様にすることが可能である。
【００１９】
ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。なお、メモリセルアレイ１以外の周辺回路素子はメモリセルアレイ１を配線層に形成した場合は、メモリアレイ１の直下のＳｉ基板に形成可能であり、これにより、この不揮発性メモリのチップ面積はほぼ、メモリセルアレイ１の面積に等しくすることも可能である。
【００２０】
［メモリセルアレイ］
次に、第１の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ１の構成について説明する。
【００２１】
本実施形態では、浮遊ゲート（電荷蓄積層）と制御ゲートのカップリングを確保するセル構造の一つとしてスタックゲート構造でなく、浮遊ゲートの両側面に制御ゲートを埋め込んで、浮遊ゲートとその両側の制御ゲートとをカップリングさせるゲート構造を有する。
【００２２】
図２は本実施形態に係るメモリセルアレイ１の構造を示す図、図３は同メモリセルアレイ１の回路図である。
【００２３】
メモリセルアレイ１は、電気的書き換え可能なＭ個の不揮発性メモリセルＭＣ０−ＭＣＭ−１が直列接続されたＮＡＮＤストリングと、このＮＡＮＤストリングの両端に接続される選択ゲートトランジスタＳ１，Ｓ２を備えるＮＡＮＤセルユニットＮＵが複数配列されている。ＮＡＮＤセルユニットＮＵの一端（選択ゲートトランジスタＳ１側）はビット線ＢＬに、他端（選択ゲートトランジスタＳ２側）は共通ソース線ＣＥＬＳＲＣに接続される。選択ゲートトランジスタＳ１、Ｓ２のゲート電極は選択ゲート線ＳＧＤ、ＳＧＳに接続される。また、メモリセルＭＣ０〜ＭＣＭ−１の両側に配置された制御ゲート電極はそれぞれワード線ＷＬ０〜ＷＬＭに接続されている。ビット線ＢＬは、カラム制御回路２に含まれるセンスアンプ回路２ａに接続され、ワード線ＷＬ０〜ＷＬＭ及び選択ゲート線ＳＧＤ、ＳＧＳは、ロウ制御回路３に含まれるロウデコーダ回路３ａに接続されている。
【００２４】
基板に形成されたｐ型ウェル５１にはメモリセルＭＣを構成するＭＯＳＦＥＴのソース、ドレインとして機能するｎ型拡散層５２が形成されている。またウェル５１の上にはトンネル絶縁膜として機能するゲート絶縁膜５３を介して浮遊ゲート（ＦＧ）５４が形成され、この浮遊ゲート５４の両側面にはゲート間絶縁層（ＩＰＤ）５５を介して制御ゲート（ＣＧ）５６が形成されている。制御ゲート５６は、ワード線ＷＬを構成する。また、選択ゲートトランジスタＳ１、Ｓ２は、ウェル５１の上にゲート絶縁層５３を介して選択ゲート５７を有している。選択ゲート５７は、選択ゲート線ＳＧＳ，ＳＧＤを構成する。メモリセルＭＣと選択ゲートトランジスタＳ１，Ｓ２とは、隣接するもの同士でドレインおよびソースを共有する形でＮＡＮＤ接続されている。
【００２５】
［メモリセル］
１つのメモリセルＭＣに１ビットのデータが記憶される１ビット／セルの場合、ＮＡＮＤセルユニットＮＵに交差するワード線ＷＬに沿って形成されるメモリセルＭＣに１ページのデータが記憶される。また、１つのメモリセルＭＣに２ビットのデータが記憶される２ビット／セルの場合、ワード線ＷＬに沿って形成されるメモリセルＭＣに、２ページ（上位ページＵＰＰＥＲ、下位ページＬＯＷＥＲ）のデータが記憶される。同様に、４ページのデータを記憶する４ビット／セルの場合、ワード線ＷＬに沿って形成されるメモリセルＭＣに、４ページのデータが記憶される構成に対しても適用可能である。尚、本実施形態においては２ビット／セル方式を採用しているが、１ビット／セル方式や３ビット／セル方式、４ビット／セル方式とする事も可能である。
【００２６】
［メモリブロック］
１つのブロックＢＬＫは、ワード線ＷＬを共有する複数のＮＡＮＤセルユニットＮＵを含む。１つのブロックＢＬＫは、データ消去動作の一単位を形成する。１つのメモリセルアレイ１において１つのブロックＢＬＫ中のワード線ＷＬの数は、Ｍ＋１本であり、１ブロック中のページ数は、２ビット／セル方式であって１ブロックにおけるＮＡＮＤセルユニットあたりの有効なメモリセル数（ダミーセルを除いたメモリセル数）Ｍ＝６４個の場合、Ｍ×２＝１２８ページとなる。
【００２７】
［第１の実施形態のメモリセルアレイ構造］
次に、第１の実施形態に係るメモリセルアレイ構造について説明する。
図４は、第１の実施形態に係るメモリセルアレイ構造の斜視図、図５は図４のＧＣ（ゲート）方向から見た断面図、図６は図４のＡ−Ａ′，Ｂ−Ｂ′及びＣ−Ｃ′の各線で切断し、図４のＡＡ（アクティブエリア）方向から見た断面図である。なお、内部構造を視認可能とするために、一部構成を省略して図示している。
【００２８】
このメモリセルアレイ構造は、図２に示した、メモリセルアレイ構造を上下反転させて積層すると共に、上下のメモリセルアレイ層で制御ゲートを共有するようにしたものである。
【００２９】
すなわち、図４、５に示すように、絶縁体のベース３０の上に、チャネルを形成するボディとなる第１の半導体層１１及び第２の半導体層２１が上下に配置され、その間に第１のゲート絶縁層１２を介して第１の半導体層１１の上面に対向する第１の浮遊ゲート１３と第２のゲート絶縁層２２を介して第２の半導体層２１の下面に対向する第２の浮遊ゲート２３が第１の絶縁層３１を介して上下に積層されている。これら半導体層１１，２１、ゲート絶縁層１２，２２及び浮遊ゲート１３，２３は、図６（ａ）のＡ−Ａ′断面からも明らかなように、ＡＡ方向（第１の方向）に延びる層間絶縁層１５，２５を介してＧＣ方向（第２の方向）に互いに絶縁分離されている。
【００３０】
浮遊ゲート１３，２３の積層構造体は、ＮＡＮＤ配列を形成するように、半導体層１１，２１に沿ってＡＡ方向に所定間隔で複数形成されている。各浮遊ゲート１３，２３の積層体のＡＡ方向の両側には、ゲート間絶縁層（ＩＰＤ：インターポリ絶縁層）３２を介してＧＣ方向に延びる制御ゲート３３が形成されている。制御ゲート３３は、上下の浮遊ゲート１３，２３に側面からカップリングするように、これら浮遊ゲート１３，２３に共通に設けられている。制御ゲート３３と第２のゲート絶縁層２２との間には、マスク材３３ｍが設けられている。そして、下側の第１の半導体層１１、第１のゲート絶縁層１２、第１の浮遊ゲート１３、ゲート間絶縁層３２及び制御ゲート３３が、下側の第１のメモリセルＭＣ１の構成に含まれる。また、上側の第２の半導体層２１、第２のゲート絶縁層２２、第２の浮遊ゲート２３、ゲート間絶縁層３２及び制御ゲート３３が、上側の第２のメモリセルＭＣ２の構成に含まれる。
【００３１】
浮遊ゲート１３，２３の積層構造体の配列方向の両端の制御ゲート３３に隣接する位置には、選択ゲートトランジスタＳ１１，Ｓ１２，Ｓ２１，Ｓ２２を形成する第１の選択ゲート１６及び第２の選択ゲート２６が配置されている。これら選択ゲート１６，２６は、第１の絶縁層３１を介して上下に積層され、それぞれゲート絶縁層１２，２２を介して半導体層１１，２１に対向している。第１の選択ゲート１６にはＧＣ方向に延びる第１の選択ゲート線１７が埋め込まれ、第２の選択ゲート２６にはＧＣ方向に延びる第２の選択ゲート線２７とマスク材２７ｍとが埋め込まれている。これら選択ゲート線１７，２７は、層間絶縁層３４を介して互いに絶縁分離されている。
【００３２】
そして、下側の第１のＮＡＮＤセルユニットＮＵ１には下側のＮＡＮＤ接続されたメモリセルＭＣ１と選択ゲートトランジスタＳ１１，Ｓ２１を含み、第１のメモリセルアレイ層１０は第１の素子分離絶縁層１５を介してＧＣ方向に配列された複数のＮＡＮＤセルユニットＮＵ１を含む。また、上側の第２のＮＡＮＤセルユニットＮＵ２には上側のＮＡＮＤ接続されたメモリセルＭＣ２と選択ゲートトランジスタＳ１２，Ｓ２２を含み、第２のメモリセルアレイ層２０にはＧＣ方向に配列された複数のＮＡＮＤセルユニットＮＵ２を含む。
【００３３】
ＮＡＮＤセルユニットＮＵ１，ＮＵ２の一端の半導体層１１，２１には、これらに共通の上下に延びて図示しないビット線ＢＬにつながるビット線コンタクト３５が形成されている。また、ＮＡＮＤセルユニットＮＵ１，ＮＵ２の他端の半導体層１１，２１には、これらに共通の上下に延びて図示しないソース線につながるソース線コンタクト３６が形成されている。更に、制御ゲート３３の端部にはワード線コンタクト３７が形成され、選択ゲート線１７，２７の端部には選択ゲート線コンタクト３８が接続されている。
【００３４】
ビット線コンタクト３５は下部コンタクト３５ａ及び上部コンタクト３５ｂを含む。同様に、ソース線コンタクト３６も下部コンタクト３６ａ及び上部コンタクト３６ｂを含む。下部コンタクト３５ａ，３６ａは、第１のゲート絶縁層１２に設けられた第１の溝８１を介して第１の半導体層１１に接続されている。本実施形態における下部コンタクト３５ａ，３６ａは、後述のとおり第１の浮遊ゲート１３及び第１の選択ゲート１６と同時に形成される。従って、下部コンタクト３５ａ，３６ａと第１の半導体層１１のＧＣ方向における幅は略一致している。又、下部コンタクト３５ａ，３６ａは第１の浮遊ゲート１３と同一の素材から形成されており、第１の素子分離絶縁層１５を介して第１の半導体層と同一の間隔で同一直線状に形成されている。又、上部コンタクト３５ｂ，３６ｂは、第２の半導体層２１、第２のゲート絶縁層２２、第１の絶縁層３１を貫通し、下部コンタクト３５ａ，３６ａの上部に接続する様に形成されている。なお、上部コンタクト３５ａ，３６ａも第１の浮遊ゲート１３と同一素材から形成されている。
【００３５】
以上の構成によれば、上下のＮＡＮＤセルユニットＮＵ１，ＮＵ２の上下に対応するメモリセルＭＣ１，ＭＣ２の浮遊ゲート１３，２３は、両側のワード線ＷＬとのカップリングによって同時に駆動され、共通のビット線ＢＬと接続される。これに対し、選択ゲートトランジスタＳ１１〜Ｓ２２は、上下のビット線ＢＬに対してそれぞれ独立して設けられ、いずれか一方が選択状態にされることにより、ＮＡＮＤセルユニットＮＵ１，ＮＵ２を選択的にアクティブにすることができる。
【００３６】
また、上下の浮遊ゲート１３，２３の両側には、これらに共通の制御ゲート３３が配置されているので、シールド効果により、ＡＡ方向及び対角方向の近接効果の影響を殆ど受けない。一方、ＧＣ方向、すなわち制御ゲート３３の延びる方向の近接効果の影響を受けるが、これについては以下に述べるような動作により低減される。
【００３７】
［比較例の書き込み動作］
次に、比較例に係る不揮発性半導体記憶装置の動作方法について説明する。以下、メモリセルＭＣ対する書き込みデータを、低い方からデータＥ、Ａ、Ｂ及びＣとして説明する。
【００３８】
図７に示すように、ビット線ＢＬｎ−１，ＢＬｎ，ＢＬｎ＋１に接続され、同一のページに含まれるメモリセルＭＣｎ−１，ＭＣｎ，ＭＣｎ＋１のうち、メモリセルＭＣｎを着目メモリセルとし、ワード線ＷＬ方向の両隣のメモリセルＭＣｎ−１，ＭＣｎ＋１を隣接メモリセルＭＣｎ−１，ＭＣｎ＋１とする。着目メモリセルＭＣｎに書き込みデータを書き込む場合には、メモリセルＭＣｎの浮遊ゲート５４の両側のワード線ＷＬｋ，ＷＬｋ＋１を構成する制御ゲート５６の電圧を所定の書き込み電圧まで引き上げる。このとき、同一ページ内の非選択メモリセルに接続するビット線に例えば電位ＶＤＤ（電源電圧）を印加して非選択メモリセルを非選択状態とし、選択メモリセルに接続するビット線に例えば電位０Ｖを印加して選択メモリセルセルを選択状態とすることで、選択的に書き込みを行う。なお、メモリセルＭＣｎの両側の制御ゲート５６以外の制御ゲートについては、電位０Ｖもしくは書き込み電圧と０Ｖの中間電位であるＶｐａｓｓを印加して電圧を低くすることにより、書き込み対象ページ以外のメモリセルに誤書き込みが生じるのを防止する。
【００３９】
次に、上記書き込み動作の一例について、より詳細に説明する。
【００４０】
図８は、比較例で適用されるデータ書き込みパルスとベリファイパルスの例を示す図である。書き込みパルスは、データのレベル毎に分割して供給される。まず、書き込むページ内のデータＥが書き込まれるメモリセルＭＣを書き込み禁止状態としてデータＥからデータＡ，Ｂ，Ｃへの書き込みパルスを、データＡ，Ｂ，Ｃを書き込むメモリセルＭＣに対して印加する。次に、データＥ，Ａが書き込まれるメモリセルＭＣを書き込み禁止状態として、データＢ，Ｃを書き込むためのステップアップしたパルスを印加する。最後にデータＥ，Ａ，Ｂが書き込まれるメモリセルＭＣを書き込み禁止状態にしてデータＣを書き込むための更にステップアップしたパルスを印加する。
【００４１】
次に、データＡについての書き込みベリファイを実行し、続いてデータＢについての書き込みベリファイを実行し、最後にデータＣについての書き込みベリファイを実行する。
【００４２】
以後は、書き込みパルスを所定電圧だけ増加させて同様の書き込みパルス印加とベリファイ動作とが繰り返される。
【００４３】
浮遊ゲートの両側面に制御ゲートを埋め込んで、浮遊ゲートとその両側の制御ゲートとをカップリングさせるゲート構造を有するメモリセルアレイにおいては、スタックゲート構造と比較して浮遊ゲート同士のカップリング比が大きい。従って、上記比較例に係る書き込み方法においては、例えば着目メモリセルＭＣｎにデータＥを、隣接メモリセルＭＣｎ−１及びＭＣｎ＋１にデータＣを書き込む様な場合、近接効果によって着目メモリセルに誤書き込みが生じる可能性がある。
【００４４】
［本実施形態に係る書き込み動作］
上記問題を解決すべく、本実施形態においては、１．予め書込みを行うページのメモリセルに後述する弱書き込みを行い、書き込み速度に応じてメモリセルをグループ分けし、２．グループ分けの結果及び隣接するメモリセルに書き込むデータに応じて、各メモリセルに印加する書き込みパルスを選択する。
【００４５】
図９は、本実施形態に係る書き込み動作の一例を示すフローチャートである。
【００４６】
本実施形態に係る書き込み動作においては、まず所定の消去単位に含まれる複数のメモリセルＭＣに対して一括で消去動作を行い（ステップＳ１）、次に書き込み動作の対象となっているメモリセルを複数のグループにグループ分けする（ステップＳ２）。
【００４７】
図１０は、グループ分けの方法の一例を示すフローチャートである。本実施形態においては、グループ分けは、選択メモリセルＭＣｎの書き込み速度に応じて行う。
【００４８】
グループ分けに際しては、最初に、選択メモリセルＭＣｎに対して所定の弱書き込み電圧を用いて弱書き込みを行い（ステップＳ２１）、ベリファイが完了しなかった場合には弱書き込み電圧を上昇させて弱書き込み及びベリファイを繰り返す（ステップＳ２２，Ｓ２３）。
【００４９】
図１１は、弱書き込み後のしきい値分布を示す図である。消去レベルとデータＥのベリファイレベルＶＥの間に弱書き込みベリファイレベルＷＰｖを設定し、書き込み電圧Ｖｐｇｍを順次ステップアップさせながら弱書き込みベリファイレベルＷＰｖを超えたときの書き込み電圧Ｖｐｇｍを測定する。
【００５０】
ステップＳ２２において弱書き込みベリファイが完了した際、ベリファイ完了時の書き込み電圧Ｖｐｇｍに基づいてメモリセルＭＣのグループを決定する（ステップＳ２４）。例えば、弱書き込みベリファイ完了時の書き込み電圧が１０Ｖ以下だった場合にはメモリセルＭＣを最も書き込みの速いグループＧＲ１、ベリファイ完了時の弱書き込み電圧が１１Ｖ以下だった場合にはメモリセルＭＣを次に書き込みの速いグループＧＲ２、ベリファイ完了時の弱書き込み電圧が１２Ｖ以下だった場合にはメモリセルＭＣを次に書き込みが速いグループＧＲ３、ベリファイ完了時の弱書き込み電圧が１２Ｖ以上だった場合にはメモリセルＭＣを最も書き込みの遅いグループＧＲ４としてグループ分けする。
【００５１】
尚、決定されたグループ情報はステートマシン７に設けられたキャッシュに保持することも可能であるし、メモリセルアレイ１の一部等他の場所に保持することも可能である。又、本実施形態においてはメモリセルＭＣを４つのグループにグループ分けしているが、メモリセルＭＣをいくつのグループに分けるかは適宜調整可能である。
【００５２】
次に、選択メモリセルＭＣｎに書き込む書き込みデータ及びステップＳ２において算出されたグループ情報を用いて、選択メモリセルＭＣｎに対する書き込み電圧の割り付けを行う（ステップＳ３）。本実施形態においては、図１２に示す通り、それぞれ１Ｖ〜２Ｖの電位差で５段階の強度を有する書き込み電圧Ｐ１〜Ｐ５を用いて書き込みを行う。又、書き込み電圧の割り付けは、例えば図１３に示す通り、書き込みの速いグループほど低い電圧を、遅いグループほど高い電圧を割り付け、又、書き込みデータのしきい値電圧が小さいほど低い電圧を、大きいほど高い電圧を設定することが考えられる。
【００５３】
又、本実施形態においては、所定のグループ（例えばＧＲ３）に属するメモリセルＭＣに所定の書き込みデータ（例えばデータＡ）を書き込む時に割り当てられる書き込み電圧（例えばＰ３）と、所定のグループよりも書き込み速度の速い他のグループ（例えばＧＲ２）、又は遅い他のグループ（例えばＧＲ４）に属するメモリセルＭＣに所定の書き込みデータよりもしきい値電圧の高い他のデータ（例えばデータＢ）又は低い他のデータ（例えばデータＥ）を書き込む時に割り当てられる書き込み電圧（例えばＰ３）が重複する様になっている。この様に書き込み電圧を設定することによって、発生させる電圧の種類を低減し、回路構成を単純化することが可能である。
【００５４】
次に選択メモリセルＭＣｎに対する書き込み電圧に対して、隣接メモリセルＭＣｎ−１及びＭＣｎ＋１に対する書き込みデータに応じた重み付けを行う（ステップＳ４）。
【００５５】
書き込み電圧の重み付けは、データ入出力バッファ４に保持されている１ページ分の書き込みデータをコンパレータ１１において演算処理し、重みデータとしてステートマシン７に出力することによって行う。本実施形態において、コンパレータ１１で行われる演算処理は単純な加算処理である。即ち、各メモリセルＭＣｎについて、隣接メモリセルＭＣｎ−１及びＭＣｎ＋１に対する書き込みデータを加算して、１ページ分の重みデータとする。本実施形態においては２ビット／セル方式（４値）を採用している為、隣接メモリセルＭＣｎ−１及びＭＣｎ＋１の組合せは４×４＝１６通り存在する。従って、重みを１６段階に設定することも考えられるが、本実施形態においては図１４に示す通り、隣接メモリセルＭＣｎ−１及びＭＣｎ＋１に対する書き込みデータに応じて３段階（図中、０，１，２）の重み付けを行う。
【００５６】
ステートマシン７は、重みデータに応じて、ステップＳ３において割り当てた書き込み電圧の値に重み付けをする。即ち、重みデータに応じて各メモリセルに印加する電圧を、書き込み電圧Ｐ１〜Ｐ５の中から再選択する。例えば、本実施形態においては、隣接メモリセルＭＣｎ−１とＭＣｎ＋１にデータＣを書き込む場合には、着目メモリセルの重みデータは２である（図１４参照）。従って、ステップＳ２において着目メモリセルに書込み電圧Ｐ５が割り当てられていた場合、着目メモリセルに改めて書込み電圧Ｐ３を割り当てる。
【００５７】
隣接メモリセルＭＣｎ−１及びＭＣｎ＋１への書き込み動作に起因する着目メモリセルＭＣｎへの近接効果の影響は、着目メモリセルＭＣｎに対する書き込みデータが小さい程顕著になる。従って、同じ重み付けであっても、選択メモリセルＭＣｎに対する書き込みデータによって、異なる重み付けをする事も可能である。即ち、選択メモリセルＭＣｎに対する書き込みデータが低い場合（例えばデータＥであった場合）には重み付けを強く反映させ、高い場合（例えばデータＣであった場合）には、書き込みデータが低い場合と比較して弱く反映させることが可能である。
【００５８】
次に、選択ページ内のメモリセルに対して書き込みを行う（ステップＳ５〜Ｓ７）。即ち、まずページ内の書き込み電圧Ｐ１〜Ｐ５の割り当てられたメモリセルＭＣに対して電圧Ｐ１を印加する。次に、書き込み電圧Ｐ１の割り当てられたメモリセルＭＣを書き込み禁止状態にして書き込み電圧Ｐ２〜Ｐ５の割り当てられたメモリセルＭＣに対して書き込み電圧Ｐ２を印加する。以下同様に、書き込み電圧Ｐ１〜Ｐ５の割り当てに応じてページ内の選択メモリセルに順次書込み電圧Ｐ１〜Ｐ５を印加する（ステップＳ５）。その後、４通りの書き込みデータＥ，Ａ，Ｂ，Ｃに応じて４回ベリファイを行い（ステップＳ６）、書き込みが終了で無かった場合には書き込み電圧Ｐ１〜Ｐ５を所定電圧だけ増加させて、書き込み電圧の印加及びベリファイを繰り返し行う（ステップＳ７）。尚、書き込みデータＥに対するベリファイは省略することも可能である。
【００５９】
以上の様な書き込み動作によれば、メモリセルＭＣの書き込み速度に応じたグループ分けによって、個々のメモリセルＭＣの特性に応じて印加電圧を調整することが可能となり、制御性の向上及び書き込み時間の短縮が可能となる。又、本実施形態に係る不揮発性半導体記憶装置においては書き込み動作時に生じる隣接効果を低減し、制御性の高い不揮発性半導体記憶装置を提供することが可能となる。
［第２の実施形態］
次に、第２の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態に係る不揮発性半導体記憶装置は、基本的には第１の実施形態に係る不揮発性半導体記憶装置と同様であるが、本実施形態に係る不揮発性半導体記憶装置においては、重みデータに応じて書き込み電圧だけでなくベリファイ電圧も調整する。即ち、例えば第１の実施形態と同様に図１４のように重みデータを設定する場合、図１５に示す通り、重みデータに応じてベリファイ電圧を規定値よりも低い値に設定する。
【００６０】
本実施形態においては９種類のベリファイ電圧（大きい方から、１．ＶＣ０，１，２（着目セルにデータＣを書き込む場合であって、着目セルの重みデータが０，１，２である場合のベリファイ電圧。以下、同様）、  ２．ＶＢ０，１、  ３．ＶＢ２、  ４．ＶＡ０、  ５．ＶＡ１，  ６．ＶＡ２，  ７．ＶＥ０、  ８．ＶＥ１、  ９．ＶＥ２）を使用する。本実施形態においては、着目メモリセルにデータＥを書き込む場合等、着目メモリセルの元々のベリファイ電圧が低い場合には重みデータに応じたベリファイ電圧の減少量を大きく設定し、着目メモリセルにデータＢ，Ｃを書き込む場合等、着目メモリセルの元々のベリファイ電圧が高い場合には重みデータに応じたベリファイ電圧の減少量を小さく設定する。又、例えば着目メモリセルに印加する書き込み電圧が隣接メモリセルに印加する書き込み電圧よりも大きい場合にはベリファイ電圧に対する重み付けを省略することも可能である。本実施形態においては、着目メモリセルにデータＣを書き込む場合にはベリファイ電圧に対する重み付けを省略し、着目メモリセルにデータＢを書き込む場合には重みデータが２の場合にのみ重み付けを行い、着目メモリセルにデータＡ，Ｅを書き込む場合には重みデータ１，２に応じてベリファイ電圧を調整する。尚、本実施形態においてはコンパレータから出力された重みデータに基づいてベリファイ電圧を調整するが、例えば着目メモリセルと隣接メモリセルとにそれぞれ印加する書き込み電圧Ｐ１〜Ｐ５を比較してベリファイ電圧の調整を行う事も可能である。
［その他の実施形態］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６１】
１…メモリセルアレイ、２…カラム制御回路、３…ロウ制御回路、４…データ入出力バッファ、５…アドレスレジスタ、６…コマンドＩ／Ｆ、７…ステートマシン、１０…電圧生成回路、１１…コンパレータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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