(57)【要約】【課題】本発明は、特性のバラツキを少なくし、かつ容易に作製することが可能な半導体装置および半導体装置の製造方法を提供することを目的とする。【解決手段】本発明による半導体装置は、ウェル領域３の表面部に形成された第１導電型のソース領域４と、ソース領域４の所定の領域に少なくとも底面がドリフト層２で露出されるように形成されたトレンチ４０と、ウェル領域３であってトレンチ４０の側面に沿って形成された第１導電型のチャネル層６と、トレンチ４０の底面および側面を覆うように形成されたゲート絶縁膜７と、ゲート絶縁膜７上であってトレンチ４０を充填するように形成されたゲート電極８と、ゲート電極８、ゲート絶縁膜７および一部のソース領域４を覆うように形成された層間絶縁膜９とを備え、チャネル層６はドリフト層２とソース領域４との間にのみ形成され、当該チャネル層６の第１導電型の不純物濃度は全体的に均一であることを特徴とする。【選択図】図１
2013219161.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された第１導電型のドリフト層と、
前記ドリフト層の表面部に形成された第２導電型のウェル領域と、
前記ウェル領域の表面部に形成された第１導電型のソース領域と、
前記ウェル領域の表面部であって前記ソース領域とは異なる領域に形成された第２導電型のウェルコンタクト領域と、
前記ソース領域の所定の領域に、少なくとも底面が前記ドリフト層で露出されるように形成されたトレンチと、
前記ウェル領域であって前記トレンチの側面に沿って形成された第１導電型のチャネル層と、
前記トレンチの前記底面および側面を覆うように形成されたゲート絶縁膜と、
前記ゲート絶縁膜上であって前記トレンチを充填するように形成されたゲート電極と、
前記ゲート電極、前記ゲート絶縁膜、および一部の前記ソース領域を覆うように形成された層間絶縁膜と、
前記層間絶縁膜と、当該層間絶縁膜に覆われていない前記ウェルコンタクト領域および前記ソース領域とを覆うように形成されたソース電極と、
前記半導体基板の前記ドリフト層が形成された側とは反対側に形成されたドレイン電極と、
を備え、
前記チャネル層は前記ドリフト層と前記ソース領域との間にのみ形成され、当該チャネル層の前記第１導電型の不純物濃度は全体的に均一であることを特徴とする、半導体装置。
【請求項２】
前記チャネル層は、前記トレンチの側面に対して斜め方向から前記ウェル層にイオン注入することによって形成されることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記トレンチの形状は、Ｕ字型であることを特徴とする、請求項１または２に記載の半導体装置。
【請求項４】
前記ゲート電極は、第２導電型の多結晶珪素を含むことを特徴とする、請求項１ないし３のいずれかに記載の半導体装置。
【請求項５】
前記チャネル層は、前記トレンチの側面に沿った面が、（１１−２０）面または当該（１１−２０）面と等価な結晶面であることを特徴とする、請求項１ないし４のいずれかに記載の半導体装置。
【請求項６】
前記チャネル層は、前記トレンチの側面に沿った面が、（１−１００）面または当該（１−１００）面と等価な結晶面であることを特徴とする、請求項１ないし４のいずれかに記載の半導体装置。
【請求項７】
前記トレンチの形状は、前記トレンチの対向する側面間の距離が、前記ソース領域から前記ドリフト層の方向に向かって徐々に短くなる順テーパであることを特徴とする、請求項１ないし６のいずれかに記載の半導体装置。
【請求項８】
前記トレンチの形状は、前記トレンチの対向する側面間の距離が、前記ソース領域から前記ドリフト層の方向に向かって徐々に長くなる逆テーパであることを特徴とする、請求項１ないし６のいずれかに記載の半導体装置。
【請求項９】
前記半導体基板は、炭化珪素半導体基板であることを特徴とする、請求項１ないし８のいずれかに記載の半導体装置。
【請求項１０】
（ａ）半導体基板上に第１導電型のドリフト層を形成する工程と、
（ｂ）前記ドリフト層上に第２導電型のウェル領域を形成する工程と、
（ｃ）前記ウェル領域の表面部に第１導電型のソース領域を形成する工程と、
（ｄ）前記ソース領域上であって所定の領域が開口部となるようにマスクを形成する工程と、
（ｅ）前記開口部において、少なくとも前記ドリフト層が底面に露出するように前記ソース領域および前記ウェル領域を貫通してトレンチを形成する工程と、
（ｆ）前記開口部から、前記トレンチの側面における前記ソース領域および前記ウェル領域のみに第１導電型の不純物を導入する工程と、
（ｇ）前記トレンチの前記底面および前記側面を覆うようにゲート絶縁膜を形成する工程と、
（ｈ）前記ゲート絶縁膜上であって前記トレンチを充填するようにゲート電極を形成する工程と、
を備える、半導体装置の製造方法。
【請求項１１】
前記工程（ｆ）において、
前記不純物は、前記トレンチの開口幅と、前記マスクの表面から前記ドリフト層と前記ウェル領域との境界面までの長さとに基づいて決定される前記トレンチの側面に対する角度でイオン注入されることを特徴とする、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記工程（ｆ）において、
前記不純物は、前記トレンチの側面が延在する方向と前記イオン注入の方向を前記半導体基板に投影した方向とは平行にならない方向からイオン注入されることを特徴とする、請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記工程（ｆ）において、
前記イオン注入の角度は、前記トレンチの側面に対してチャネリングが生じる角度より３°以上異なることを特徴とする、請求項１１または１２に記載の半導体装置の製造方法。
【請求項１４】
前記工程（ｄ）において、
前記マスクの膜厚は、前記開口部側の方が当該開口部側ではない側よりも小さいことを特徴とする、請求項１０ないし１３のいずれかに記載の半導体装置の製造方法。
【請求項１５】
前記工程（ｆ）は、
（ｉ）前記トレンチの底面上に、上面が前記ドリフト層と前記ウェル領域との境界面と面一になるようにレジストを形成する工程と、
（ｊ）前記トレンチの開口部から側面に対して、前記不純物として窒素を含むガスを用いたプラズマ処理を行う工程と、
を備えることを特徴とする、請求項１０ないし１４のいずれかに記載の半導体装置の製造方法。
【請求項１６】
前記半導体基板は、炭化珪素半導体基板であることを特徴とする、請求項１０ないし１５のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素（ＳｉＣ）を用いた半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
パワーエレクトロニクス機器では、電気モータなどの負荷を駆動させるための電力供給の実行と停止とを切り替える手段として、例えば、シリコンＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）や、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）などのスイッチング素子が使用されている。１ｋＶ前後からそれ以上の高電圧領域では、炭化珪素半導体を用いたＭＯＳＦＥＴ（以下、炭化珪素ＭＯＳＦＥＴとも称する）の適用も検討されている。これらのスイッチング素子は、いずれも絶縁ゲート型半導体装置である。
【０００３】
炭化珪素（以下、ＳｉＣとも称する）半導体を用いた半導体装置は、シリコン(Ｓｉ)半導体を用いた半導体装置と比較して高電圧、大電流、および高温動作に優れている。従って、炭化珪素半導体を用いた半導体装置は、次世代の電力用半導体装置として開発が進められている。
【０００４】
電力用半導体として使用される炭化珪素ＭＯＳＦＥＴの中で、特に重要な応用として、縦型ＭＯＳＦＥＴがある。縦型ＭＯＳＦＥＴには、ゲート構造の違いによって、プレーナ型およびトレンチ型などの種類が存在する。
【０００５】
電力用半導体として使用される縦型ＭＯＳＦＥＴは、大電流を実現するために多数のＭＯＳＦＥＴの単位セル（ユニットセル、以下、ＭＯＳＦＥＴセルとも称する）を並列に接続した素子構造から構成されている。大電力の半導体装置を実現するためには、オン抵抗を充分低減することが必要である。ＳｉＣからなる電力用縦型ＭＯＳＦＥＴではＳｉＣ基板内にトレンチと呼ばれる溝を形成し、当該トレンチ内にゲート絶縁膜とゲート電極とを埋め込んだ構造が検討されている。このＭＯＳＦＥＴ（以下、トレンチゲート型ＭＯＳＦＥＴとも称する）では、ゲート電極に電圧を印加することによりトレンチ内に形成されたゲート絶縁膜の側壁（トレンチの側面）に接したｐ型のＳｉＣを反転させ、ＳｉＣ表面に形成されたソース電極とｐ型のＳｉＣの下側に形成されたｎ型のＳｉＣからなるドリフト層とを接続することによりオン抵抗を下げている。
【０００６】
しかしながら、上記のトレンチゲート型ＭＯＳＦＥＴでは、ゲート絶縁膜はＳｉＣを酸化させることにより形成されていた。酸化処理によりゲート絶縁膜を形成するとＳｉＣ中の炭素がＳｉＣと酸化膜（ＳｉＯ２）の界面に残留し、これが欠陥となってキャリアの移動度を下げ、オン抵抗が増大するという問題があった。
【０００７】
従来のトレンチゲート型ＭＯＳＦＥＴおよびその製造方法は、例えば、特許文献１〜４に開示されている。特許文献１に開示される技術では、トレンチを形成した後、当該トレンチの縁部を除いて絶縁膜を設ける。次に、当該絶縁膜をマスクとして、基板の法線方向からｎ−型不純物をイオン注入する。これによって、チャネル部にｎ−型半導体層が形成される。このような構成とすることによって、欠陥が存在するＳｉＣと酸化膜との界面から離れたところに電流が流れるようにして、チャネル部の抵抗を小さくしている。なお、上記の「ｎ−」とは不純物の濃度が低いｎ型不純物を示している。
【０００８】
また、特許文献２または３に開示される技術では、トレンチの内壁にエピタキシャル成長法によってｎ−型エピタキシャル層を形成することで、チャネル部にｎ−型半導体層を形成している。このような構造とすることによって、チャネル部の抵抗を小さくしている。
【０００９】
また、特許文献４に開示される技術では、テーパ形状のトレンチを形成し、当該トレンチの内壁に形成された薄い酸化膜越しに基板の法線方向からｎ−型不純物をイオン注入することで、チャネル部にｎ−型半導体層が形成される。このような構造とすることによって、チャネル部の抵抗を小さくしている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特許第３０９７６０８号公報
【特許文献２】特許第３３０７１８４号公報
【特許文献３】特許第３４１９１６３号公報
【特許文献４】特許第３４９６５０９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
特許文献１に開示されるトレンチゲート型ＭＯＳＦＥＴでは、チャネル部のｎ−型半導体層を基板の法線方向からイオン注入することによって形成している。チャネル長は１〜２μｍの長さが必要であり、トレンチゲート型ＭＯＳＦＥＴではチャネル長がｐ型不純物領域の深さに等しい。すなわち、特許文献１に開示される方法では、ｎ−型不純物を１〜２μｍの深さに注入しなければならず、そのためには加速電圧が１ＭＶを超えるイオン注入機が必要となる。また、深さ方向のｎ−型不純物の濃度を均一にするためには、不純物の注入を複数回行う必要があるため容易に作製することができない。
【００１２】
また、特許文献２または３に開示されるトレンチゲート型ＭＯＳＦＥＴでは、チャネル部のエピタキシャル層をエピタキシャル成長工程によって形成しているため、ｎ−型半導体層の膜厚およびｎ−型不純物の濃度のバラツキを１０％以下に制御することができず、作製されたＭＯＳＦＥＴの特性のバラツキが大きくなるという問題がある。また、トレンチの側面と底面とに対してエピタキシャル成長によって形成する膜厚を調整するために、（０００−１）カーボン面を使用することが必要であるなど、使用可能な基板が制限されてしまう。さらに、ｎ−型半導体層はトレンチ底部のＮ−ドリフト層にまで形成されているため、この部分（Ｎ−ドリフト層）のＮ型不純物濃度が増大し、オフ耐圧の劣化や寄生容量の増大等の問題が生じる。Ｎ−ドリフト層までｎ−型半導体層が延在していると、特にオフ耐圧が高い（例えば、１．２ｋＶ、３．３ｋＶ）ＭＯＳＦＥＴは実現できない。
【００１３】
また、特許文献４に開示されるトレンチゲート型ＭＯＳＦＥＴでは、チャネル部のｎ−型半導体層を基板の法線方向からイオン注入することによって形成している。この方法では、ｎ−型不純物の濃度のバラツキは上記のエピタキシャル成長工程より少なくなるものの、トレンチにテーパを設ける制限がある。また、特許文献２または３と同様に、使用可能な基板が制限される。さらに、特許文献２または３と同様に、ｎ−型半導体層がトレンチ底部のＮ−ドリフト層にまで形成されているため、オフ耐圧の劣化や寄生容量の増大等の問題が生じる。
【００１４】
本発明は、これらの問題を解決するためになされたものであり、特性のバラツキを少なくし、かつ容易に作製することが可能な半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記の課題を解決するために、本発明による半導体装置は、半導体基板と、半導体基板上に形成された第１導電型のドリフト層と、ドリフト層の表面部に形成された第２導電型のウェル領域と、ウェル領域の表面部に形成された第１導電型のソース領域と、ウェル領域の表面部であってソース領域とは異なる領域に形成された第２導電型のウェルコンタクト領域と、ソース領域の所定の領域に、少なくとも底面がドリフト層で露出されるように形成されたトレンチと、ウェル領域であってトレンチの側面に沿って形成された第１導電型のチャネル層と、トレンチの底面および側面を覆うように形成されたゲート絶縁膜と、ゲート絶縁膜上であってトレンチを充填するように形成されたゲート電極と、ゲート電極、ゲート絶縁膜、および一部のソース領域を覆うように形成された層間絶縁膜と、層間絶縁膜と、当該層間絶縁膜に覆われていないウェルコンタクト領域およびソース領域とを覆うように形成されたソース電極と、半導体基板のドリフト層が形成された側とは反対側に形成されたドレイン電極とを備え、チャネル層はドリフト層とソース領域との間にのみ形成され、当該チャネル層の第１導電型の不純物濃度は全体的に均一であることを特徴とする。
【００１６】
また、本発明による半導体装置の製造方法は、（ａ）半導体基板上に第１導電型のドリフト層を形成する工程と、（ｂ）ドリフト層上に第２導電型のウェル領域を形成する工程と、（ｃ）ウェル領域の表面部に第１導電型のソース領域を形成する工程と、（ｄ）ソース領域上であって所定の領域が開口部となるようにマスクを形成する工程と、（ｅ）開口部において、少なくともドリフト層が底面に露出するようにソース領域およびウェル領域を貫通してトレンチを形成する工程と、（ｆ）開口部から、トレンチの側面におけるソース領域およびウェル領域のみに第１導電型の不純物を導入する工程と、（ｇ）トレンチの底面および側面を覆うようにゲート絶縁膜を形成する工程と、（ｈ）ゲート絶縁膜上であってトレンチを充填するようにゲート電極を形成する工程とを備える、半導体装置の製造方法。
【発明の効果】
【００１７】
本発明によると、半導体基板と、半導体基板上に形成された第１導電型のドリフト層と、ドリフト層の表面部に形成された第２導電型のウェル領域と、ウェル領域の表面部に形成された第１導電型のソース領域と、ウェル領域の表面部であってソース領域とは異なる領域に形成された第２導電型のウェルコンタクト領域と、ソース領域の所定の領域に、少なくとも底面がドリフト層で露出されるように形成されたトレンチと、ウェル領域であってトレンチの側面に沿って形成された第１導電型のチャネル層と、トレンチの底面および側面を覆うように形成されたゲート絶縁膜と、ゲート絶縁膜上であってトレンチを充填するように形成されたゲート電極と、ゲート電極、ゲート絶縁膜、および一部のソース領域を覆うように形成された層間絶縁膜と、層間絶縁膜と、当該層間絶縁膜に覆われていないウェルコンタクト領域およびソース領域とを覆うように形成されたソース電極と、半導体基板のドリフト層が形成された側とは反対側に形成されたドレイン電極とを備え、チャネル層はドリフト層とソース領域との間にのみ形成され、当該チャネル層の第１導電型の不純物濃度は全体的に均一であることを特徴とするため、特性のバラツキを少なくし、かつ容易に作製することが可能となる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態１による半導体装置の構成の一例を示す断面図である。
【図２】本発明の実施の形態１による半導体装置の製造方法の一例を示す図である。
【図３】本発明の実施の形態１による半導体装置の製造方法の一例を示す図である。
【図４】本発明の実施の形態１による半導体装置の製造方法の一例を示す図である。
【図５】本発明の実施の形態１による半導体装置の製造方法の一例を示す図である。
【図６】本発明の実施の形態１による半導体装置の製造方法の一例を示す図である。
【図７】本発明の実施の形態１による半導体装置の製造方法の一例を示す図である。
【図８】本発明の実施の形態１による半導体装置の製造方法の一例を示す図である。
【図９】本発明の実施の形態１による半導体装置の製造方法の一例を示す図である。
【図１０】本発明の実施の形態１による半導体装置の製造方法の一例を示す図である。
【図１１】本発明の実施の形態１による半導体装置の製造方法の一例を示す図である。
【図１２】本発明の実施の形態１による半導体装置の製造方法の一例を示す図である。
【図１３】本発明の実施の形態１による半導体装置の製造方法の一例を示す図である。
【図１４】本発明の実施の形態１による半導体装置の構成の一例を示す平面図である。
【図１５】本発明の実施の形態１による図１４のＡ−Ａ断面図である。
【図１６】本発明の実施の形態１による半導体装置の構成の一例を示す断面図である。
【図１７】本発明の実施の形態１の変形例１による半導体装置の構成の一例を示す断面図である。
【図１８】本発明の実施の形態１の変形例２による半導体装置の構成の一例を示す断面図である。
【図１９】本発明の実施の形態１の変形例３による半導体装置のトレンチの形状の一例を示す断面図である。
【図２０】本発明の実施の形態１の変形例４による半導体装置のトレンチの形状の一例を示す断面図である。
【図２１】本発明の実施の形態１の変形例５による半導体装置の構成の一例を示す平面図である。
【図２２】本発明の実施の形態１の変形例８による半導体装置の構成の一例を示す図である。
【図２３】本発明の実施の形態２による半導体装置の製造方法の一例を示す図である。
【図２４】本発明の実施の形態２による半導体装置の製造方法の一例を示す図である。
【図２５】本発明の実施の形態２による半導体装置の製造方法の一例を示す図である。
【図２６】本発明の実施の形態２による半導体装置の製造方法の一例を示す図である。
【図２７】六方晶の結晶を示す平面図である。
【図２８】六方晶の結晶における原子の配置を示す図である。
【発明を実施するための形態】
【００１９】
本発明の実施の形態について、図面に基づいて以下に説明する。
【００２０】
＜実施の形態１＞
図１は、本発明の実施の形態１による半導体装置であるトレンチゲート型ＭＯＳＦＥＴの構成の一例を示す断面図である。本実施の形態１では、炭化珪素を用いた半導体装置（炭化珪素半導体装置）について説明する。
【００２１】
まず、本実施の形態１による半導体装置であるトレンチゲート型ＭＯＳＦＥＴの構成について説明する。
【００２２】
図１に示すように、本実施の形態１によるトレンチゲート型ＭＯＳＦＥＴは、炭化珪素半導体基板１と、ｎ型（第１導電型）のドリフト層２と、ｐ型（第２導電型）のウェル領域３と、ｎ型のソース領域４と、ｐ型のウェルコンタクト部５と、ｎ型のチャネル層６と、ゲート絶縁膜７と、ゲート電極８と、層間絶縁膜９と、ソース電極１０と、ドレイン電極２０とを備えている。
【００２３】
炭化珪素半導体基板１（半導体基板）は、ｎ型の低抵抗の炭化珪素半導体基板であり、例えば４Ｈのポリタイプを有する炭化珪素半導体基板で実現される。
【００２４】
炭化珪素からなるｎ型のドリフト層２は、炭化珪素半導体基板１上に積層して形成されている。
【００２５】
ウェル領域３は、ドリフト層２の表面部に形成されている。ウェル領域３は、ｐ型不純物、例えばアルミニウム（Ａｌ）を含有する。
【００２６】
ソース領域４は、ウェル領域３の表面部の一部分に、ウェル領域３の厚さよりも浅く形成されている。ソース領域４は、ｎ型不純物、例えば窒素（Ｎ）を含有する。
【００２７】
ウェルコンタクト部５（ウェルコンタクト領域）は、ウェル領域３の表面部のソース領域４とは異なる領域に、当該ソース領域４に接するように形成されている。
【００２８】
ソース領域４の所定の領域には、ウェル領域３およびソース領域４を厚み方向に貫通するようにトレンチ４０が形成されている。本実施の形態１では、トレンチ４０は、ソース領域４およびウェル領域３を貫通して、ドリフト層２の内部に達するように形成されている。すなわち、トレンチ４０は、少なくとも底面がドリフト層２で露出されるように形成されている。
【００２９】
ゲート絶縁膜７は、トレンチ４０の側面および底面を含む内壁に沿って（覆うように）形成されている。本実施の形態１では、ゲート絶縁膜７は、酸化珪素で構成される。
【００３０】
ゲート電極８は、ゲート絶縁膜７上であってトレンチ４０の内部を充填するように形成される。換言すれば、ゲート電極８は、トレンチ４０の径方向内方側に、ゲート絶縁膜７に接して設けられる。本実施の形態１では、ゲート電極８は、ｎ型不純物がドープされた多結晶珪素で構成される。
【００３１】
層間絶縁膜９は、ゲート電極８を覆うように形成されている。より詳細には、層間絶縁膜９は、ゲート電極８、ゲート絶縁膜７、ソース領域４のゲート電極８側の一部を覆うように形成されている。また、層間絶縁膜９は、ソース領域４のゲート電極８側の一部を除く残余部とウェルコンタクト部５とが露出して開口するように形成されており、この部分（開口部）には層間絶縁膜９が形成されていない。
【００３２】
ソース電極１０は、層間絶縁膜９が形成されていない部分のソース領域４およびウェルコンタクト部５上に形成されている。すなわち、ソース電極１０は、層間絶縁膜９と、当該層間絶縁膜９に覆われていないウェルコンタクト部５およびソース領域４を覆うように形成されている。ソース電極１０は、層間絶縁膜９の開口部にて露出しているソース領域４とウェルコンタクト部５とに対して電気的に接続する。ソース電極１０との接触抵抗を低減するために、ソース領域４にはｎ型不純物が高濃度に導入され、ウェルコンタクト部５にはｐ型不純物が高濃度に導入されている。
【００３３】
ドレイン電極２０は、炭化珪素半導体基板１のドリフト層２が形成されている側とは反対側の面上に形成されている。
【００３４】
上記のトレンチゲート型ＭＯＳＦＥＴにおいて、トレンチ４０の側面を構成するウェル領域３のうち、ゲート絶縁膜７を介してゲート電極８と対向し、オン動作時に反転層が形成される領域をチャネル部という。また、ウェル領域３のドリフト層２とソース領域４とで挟まれる部分のうち、チャネル部を含む部分におけるドリフト層２とソース領域４との間の距離をチャネル長という。
【００３５】
本実施の形態１では、チャネル部には、チャネル層６がトレンチ４０の側面に沿って形成されている。チャネル層６は、より詳細には、ウェル領域３内にのみ形成されている。チャネル層６は、トレンチ４０の厚さ方向で同じ厚さで形成されている。ここで、チャネル層６の厚さとは、トレンチ４０の深さ方向に対して垂直な方向（図１の左右方向）の長さを示している。チャネル層６は、ｎ型不純物、例えば窒素（Ｎ）を、ｐ型のウェル領域３に斜めイオン注入（後述）することで形成される。チャネル層６のｎ型不純物濃度は、トレンチ４０の厚さ方向で一定である。
【００３６】
次に、本実施の形態１のトレンチゲート型ＭＯＳＦＥＴの動作について簡単に説明する。
【００３７】
ゲート電極８に、しきい値電圧（Ｖｔｈ）以上のプラス電圧が印加されると、チャネル部に反転チャネルが形成され、ｎ型のソース領域４とｎ型のドリフト層２との間に、キャリアである電子が流れる経路が形成される。ソース領域４からドリフト層２へ流れ込んだ電子は、ドレイン電極２０に印加されるプラス電圧によって形成される電界に従って、ドリフト層２および炭化珪素基板１を経由してドレイン電極２０に到達する。すなわち、ゲート電極８にプラス電圧を印加することによって、ドレイン電極２０からソース電極１０に電流が流れる。この状態をオン状態と呼ぶ。
【００３８】
トレンチゲート型ＭＯＳＦＥＴのオン抵抗は、オン状態のチャネル部の抵抗を低下させることによって低減することができるが、チャネル部の抵抗は、チャネル長が短いほど、チャネル部の電子の移動度が高いほど低くすることができる。ここで、チャネル部のゲート絶縁膜７に接するチャネル層６はｎ型であるため、いわゆる埋込チャネル構造となる。埋込チャネル構造では、チャネル層６内部においてキャリア（ここでは電子）が、ゲート絶縁膜７よりもウェル領域３側の部分を流れる。通常の表面チャネル構造のＭＯＳＦＥＴでは、キャリアはゲート絶縁膜とチャネル半導体層の界面部分を流れるが、本実施の形態１では埋込チャネル構造を採用しているため、キャリアはＳｉＣ中の炭素による欠陥が多いゲート絶縁膜７の近傍を流れないため、移動度を向上させることができる。
【００３９】
また、オン状態とは異なり、ゲート電極８にしきい値電圧未満の電圧が印加されると、チャネル部に反転チャネルが形成されないため、ドレイン電極２０からソース電極１０に電流が流れない。この状態をオフ状態と呼ぶ。しきい値電圧はプラス電圧であるので、ゲート電極８に０Ｖが印加された場合には電流は流れない。従って、本実施の形態１のトレンチゲート型ＭＯＳＦＥＴは、いわゆるノーマリオフ型のトランジスタである。
【００４０】
オフ状態では、ドレイン電極２０に印加されるプラスの電圧によって、ドリフト層２とウェル領域３との間のｐｎ接合から空乏層が延びる。このｐｎ接合からウェル領域３側に向けて延びた空乏層がソース領域４に達すると、パンチスルー破壊が発生する。このパンチスルー破壊が発生するときの電圧がオフ耐圧である。
【００４１】
本実施の形態１では、チャネル層６はウェル領域３内にのみ形成されている。すなわち、チャネル層６はドリフト層２まで延在していない。チャネル層６がドリフト層２まで延在していると、その部分のｎ型不純物濃度が高くなる。不純物濃度が高い領域では電界集中が起こるため、より低い電界でパンチスルー破壊が発生する。また、不純物濃度が高いと空乏層の伸びが抑えられるために寄生容量が増大する。一方、本実施の形態１では、ｎ型のチャネル層６がドリフト層２まで延在していないため、パンチスルー破壊が発生する電界が高くなる、すなわちオフ耐圧が高くなる。また、寄生容量が小さいため高速のスイッチング動作が可能になる。
【００４２】
本実施の形態１では、チャネル層６のｎ型不純物は、イオン注入により導入されている。イオン注入による不純物濃度は均一であるため、ＭＯＳＦＥＴの特性のバラツキを小さくすることができる。
【００４３】
次に、本実施の形態１による半導体装置であるトレンチゲート型ＭＯＳＦＥＴの製造方法について、図２〜図１３を用いて順に説明する。図２〜図１３は、トレンチゲート型ＭＯＳＦＥＴの各製造工程を示す断面図である。
【００４４】
まず、図２に示すように、炭化珪素半導体基板１上に、化学気相堆積（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法によって、ｎ型のドリフト層２をエピタキシャル成長する。炭化珪素半導体基板１には、４Ｈのポリタイプを有するｎ型で低抵抗の炭化珪素半導体基板を用いる。なお、ドリフト層２のｎ型不純物の濃度は、１×１０15〜１×１０17ｃｍ-3の範囲内で選択される。また、ドリフト層２の厚さ（膜厚）は、５〜５０μｍの範囲内で選択される。
【００４５】
次に、ドリフト層２の表面部に対して、ｐ型不純物、例えばアルミニウム（Ａｌ）をイオン注入法によりイオン注入してｐ型のウェル領域３を形成する。このとき、ｐ型不純物のイオン注入の深さは、ドリフト層２の厚さの寸法を超えない深さ、具体的には０．５〜３μｍ程度とする。また、イオンの加速電圧は、１００〜５００ｋＶの範囲内で選択される。また、イオン注入されたｐ型不純物の濃度、すなわちウェル領域３のｐ型不純物濃度は、１×１０17〜５×１０17ｃｍ-3の範囲内で選択され、ドリフト層２のｎ型不純物濃度よりも高い濃度であるものとする。ドリフト層２のうち、ｐ型不純物がイオン注入された領域でｐ型になる領域がウェル領域３となる。なお、ウェル領域３は、一回のイオン注入で形成してもよく、加速電圧を変えて複数回イオン注入を行って形成してもよい。また、ウェル領域３は、エピタキシャル成長によって形成してもよい。その場合も、ウェル領域３のｐ型不純物濃度および厚さの寸法は、イオン注入によって形成する場合と同等とする。
【００４６】
次に、図３に示すように、ドリフト層２の表面部に、図示しない注入マスクを介して、ｎ型不純物、たとえば窒素（Ｎ）をイオン注入してｎ型のソース領域４を形成する。具体的には、ドリフト層２のうちでウェル領域３となった部分、すなわちウェル領域３の表面部の一部にｎ型不純物をイオン注入して、ｎ型のソース領域４を形成する。なお、イオンの加速電圧は、５０〜２００ｋＶの範囲内で選択される。ｎ型不純物のイオン注入の深さは、ウェル領域３の厚さの寸法よりも浅いものとする。また、イオン注入したｎ型不純物の濃度、すなわちソース領域４のｎ型不純物濃度は、１×１０18〜１×１０21ｃｍ-3の範囲内で選択され、ウェル領域３のｐ型不純物濃度を超えるものとする。このように、ドリフト層２のウェル領域３内のｎ型不純物が注入された領域のうち、ｎ型を示す領域がソース領域４となる。
【００４７】
次に、ドリフト層２の表面部に、図示しない注入マスクを介して、ｐ型不純物、例えばＡｌをイオン注入して、ｐ型のウェルコンタクト部５を形成する。具体的には、ドリフト層２のうちでウェル領域３となった部分、すなわちウェル領域３の表面部の一部に、ｐ型不純物をイオン注入して、ｐ型のウェルコンタクト部５を形成する。なお、イオンの加速電圧は、１００〜２００ｋＶの範囲内で選択される。また、ｐ型不純物のイオン注入の深さは、ウェル領域３の厚さの寸法よりも浅いものとする。また、イオン注入したｐ型不純物の濃度、すなわちウェルコンタクト部５のｐ型不純物濃度は、１×１０18〜１×１０21ｃｍ-3の範囲内で選択され、ウェル領域３のｐ型不純物濃度を超えるものとする。
【００４８】
次に、図４に示すように、図３に示すソース領域４およびウェルコンタクト部５が存在する表面上に、酸化珪素層３０をＣＶＤ法で１〜２μｍ程度堆積する。その後、写真製版および反応性イオンエッチング（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ：ＲＩＥ）法により酸化珪素層３０をパターニングする（図示せず）。これによって、酸化珪素層３０は、ソース領域４におけるトレンチ４０を形成するべく予め定められた部分が露出するように開口された状態となる。このときエッチングされた酸化珪素層３０が、後述する工程で用いるエッチングマスクおよび注入マスクとなる。
【００４９】
次に、酸化珪素層３０をマスクとして、ＲＩＥ法によって、炭化珪素のエッチングを行い、ソース領域４とウェル領域３とを貫通するトレンチ４０を形成する。なお、トレンチ４０の深さは０．５〜３μｍ程度とし、ウェル領域３の深さ以上となるようにする。具体的には、トレンチ４０は、ソース領域４およびウェル領域３を貫通して、ドリフト層２の内部にまで達するように形成される。
【００５０】
次に、図５に示すように、酸化珪素層３０を注入マスクとして用いて、ｎ型不純物、例えばＮをイオン注入し、チャネル層６を形成する。具体的には、酸化珪素層３０の開口（トレンチ４０の開口部）から、露出するトレンチ４０の側壁部のウェル領域３に対してＮを斜めイオン注入してチャネル層６を形成する。本実施の形態１では、ウェル領域３のみにｎ型不純物が注入されてチャネル層６が形成される。
【００５１】
上記のｎ型不純物の斜めイオン注入は、次のように行われる。図５に示すように、トレンチ４０の開口幅Ｃと、酸化珪素層３０、ソース領域４、およびウェル領域３の厚さの和（すなわち、酸化珪素層３０の表面からドリフト層２とウェル領域３との境界面までの長さ）Ｄとに基づき、イオン注入角θ（トレンチ４０の側面に対する角度）を下記の式（１）にて算出して決定し、炭化珪素半導体基板１をイオン注入角θまで傾ける。
【００５２】
θ＝ａｒｃｔａｎ（Ｃ／Ｄ）・・・（１）
図５では、イオンビーム５０、５１を傾けるように示しているが、実際は炭化珪素半導体基板１をイオン注入角θまで傾けている。イオン注入したｎ型不純物の濃度、すなわちチャネル層６のｎ型不純物濃度は、ウェル領域３のｐ型不純物濃度と同程度または同程度以下とし、具体的には、ＭＯＳＦＥＴがノーマリオフ（Ｖｔｈが正）となるように、１×１０1６〜１×１０17ｃｍ-3の範囲内で選択される。また、イオンの加速電圧は、１０〜５０ｋＶの範囲内で選択される。ここで、ｎ型不純物のイオン注入角度がθであるため、ｎ型不純物は酸化珪素層３０がマスクとなってウェル領域３よりも深いところには注入されない。このように、チャネル層６をウェル領域３内のみに限定して形成する。また、当然のことながら、ｎ型不純物はソース領域４にも注入されるが、注入量（濃度）が１×１０1６〜１×１０17ｃｍ-3と低いのでソース領域４には影響を与えない。
【００５３】
トレンチ４０の開口幅Ｃと、酸化珪素層３０、ソース領域４、およびウェル領域３の厚さの和Ｄとは、バラツキを持って形成される。また、イオン注入にも注入広がりといわれる、注入方向に対して垂直な方向に広がるバラツキが存在する。注入広がりは、不純物濃度が大きいほど、また注入エネルギーが大きいほど、大きな広がりを持つ。従って、イオン注入角θは、これらのバラツキを考慮した上で決定することが好ましい。具体的には、トレンチ４０の開口幅Ｃのバラツキの増大分、酸化珪素層３０、ソース領域４、およびウェル領域３の厚さの和Ｄのバラツキの減少分、および注入広がりの増大分に相当する角度だけイオン注入角θを大きくする、すなわちトレンチ４０の深さ方向に浅く注入することが好ましい。
【００５４】
上記のイオン注入を行うことによって、チャネル層６は、斜めイオン注入の角度に依存するが、３０〜８０ｎｍの厚さ（トレンチ４０の深さ方向に対して垂直な方向の長さ）で形成される。また、チャネル層６の深さ方向の不純物濃度は均一になる。
【００５５】
次に、斜めイオン注入についてさらに詳細に説明する。
【００５６】
通常、トレンチ４０に囲まれたＭＯＳＦＥＴのウェル領域３、ソース領域４、ウェルコンタクト部５、およびチャネル層６は、平面的には正方形又は長方形の形状（以下、ＭＯＳＦＥＴセルの平面形状とも称する）となっている。図１４は、ＭＯＳＦＥＴセルの平面形状が正方形である場合における平面図を示す。なお、図１４では、下部の構造を明瞭に表示するために、炭化珪素半導体基板１、層間絶縁膜９、ソース電極１０、およびドレイン電極２０は図示していない。また、図１５は、図１４に示すＡ−Ａ線上の断面図である。
【００５７】
ＭＯＳＦＥＴセル８０は、図１４において点線で示されている。図１４，１５に示すように、チャネル層６は図１４の正方形（ＭＯＳＦＥＴセル）の４つの辺に存在する。従って、チャネル層６形成時の斜めイオン注入は、正方形の４つの辺それぞれに対して行わなければならない。具体的には、図１４の実線矢印で示すように、正方形の右辺（図１４の紙面上の右辺）に対してイオンビーム５０によるイオン注入を行った後、炭化珪素半導体基板１を９０°回転させて下辺に対してイオンビーム５２によるイオン注入を行う。以後同様に、炭化珪素半導体基板１をそれぞれ９０°回転させて左辺に対してイオンビーム５１によるイオン注入、上辺に対してイオンビーム５３によるイオン注入を行う。以上４回のイオン注入を行うことによって正方形の４辺全てにチャネル層６が形成される。なお、図５では、図１４における右辺に対するイオンビーム５０と、左辺に対するイオンビーム５１とのみを示している。また、イオン注入してチャネル層６を形成する時には、図１４に示すゲート絶縁膜７およびゲート電極８は存在しない。
【００５８】
また、ＭＯＳＦＥＴセルの平面形状が長方形の場合、図１４から明らかなように、斜めイオン注入ではトレンチ４０の側壁部のドリフト層２にはｎ型不純物は注入されないが、トレンチ４０の底面部にはｎ型不純物が注入されてしまう。トレンチ４０の底部に注入されたｎ型不純物は、ドリフト層２のｎ型不純物濃度を増大させるため好ましくない。そこで、チャネル層６を形成する際に行うｎ型不純物の斜めイオン注入後に、同量のｐ型不純物を垂直イオン注入（炭化珪素半導体基板１に対して垂直方向からイオン注入）を行い、それによって増加したトレンチ４０底面のｎ型不純物を相殺する。また、オフ耐圧が高い（例えば、１．２ｋＶや３．３ｋＶ）ＭＯＳＦＥＴにおいては、図１６に示すように、トレンチ４０の底面にｐ型のボトムウェル３１が別途設けられている場合が多い。このボトムウェル３１のｐ型不純物濃度は、１×１０1７〜５×１０17ｃｍ-3と高いため、ボトムウェル３１が設けられている場合は、上記のような追加のｐ型不純物の垂直イオン注入が必要ない。なお、図１６に示すボトムウェル３１は、図４に示すトレンチ４０の形成後、ｐ型不純物を垂直方向（炭化珪素半導体基板１に対して垂直方向、すなわちトレンチ４０の底面に対して垂直方向）にイオン注入して形成する。また、チャネル層６の斜めイオン注入後、垂直イオン注入を行ってボトムウェル３１を形成してもよい。トレンチ４０の底面にｎ型不純物を注入しない方法については、後に説明する（後述の変形例６を参照）。
【００５９】
トレンチゲート型ＭＯＳＦＥＴの各製造工程の説明に戻り、図５の後、図６に示すように、マスクとして使用した酸化珪素層３０を除去した後、熱処理装置によって、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気中で、１３００〜１９００℃、３０秒〜１時間のアニールを行う。このアニールによって、イオン注入されたｎ型不純物（チャネル層６）およびｐ型不純物（ソース領域４）である、例えばＮおよびＡｌを活性化させる。
【００６０】
次に、図７に示すように、ソース領域４、ウェルコンタクト部５、チャネル層６、およびドリフト層２の表面部を熱酸化することによって、所望の厚さの寸法のゲート絶縁膜７をトレンチ４０の内側に形成する。また、ゲート絶縁膜７は、ソース領域４とウェルコンタクト部５の表面にも形成される。なお、本実施の形態１では、熱酸化の温度は１０００〜１３００℃、ゲート絶縁膜７の膜厚は３０〜１００ｎｍの範囲内で選択される。ゲート絶縁膜７は、熱酸化に限定されず、例えば酸化珪素膜をＣＶＤ法により堆積することで形成してもよく、熱酸化とＣＶＤ法とによって積層膜を形成してもよい。また、酸化珪素膜の形成後、１０００〜１３００℃の温度、ＮＯガスまたはＮ２ガス等の雰囲気中で酸化珪素膜の表面を窒化してもよい。
【００６１】
次に、図８に示すように、トレンチ４０の内側でゲート絶縁膜７と接するように、ゲート電極膜（ゲート電極８）、例えば導電性を有する多結晶珪素膜をＣＶＤ法によって形成する。ゲート電極８は、トレンチ４０内を完全に埋め込むような膜厚で堆積するのがゲート電極８の低抵抗化の観点から望ましいが、完全に埋め込まなくてもＭＯＳＦＥＴの動作に支障はない。ゲート電極８（多結晶珪素膜）には燐（Ｐ）が１×１０２０〜５×１０２０ｃｍ-3含まれており、この大量に含まれた燐によってゲート電極８の導電性が確保されている。なお、ゲート電極８は、多結晶珪素膜に限らず、高融点金属膜や、高融点金属と珪素との化合膜（いわゆる金属シリサイド膜）、または多結晶珪素膜と金属シリサイド膜との積層膜であってもよい。
【００６２】
次に、写真製版とＲＩＥによりゲート電極８をパターニングすることによって、トレンチ４０の内側以外のゲート電極８を除去し、ゲート電極８をトレンチ４０内に形成する。なお、図示していないが、ゲート電極８を外部電極に接続する部分は、写真製版によりゲート電極８をエッチングせずにゲート電極パッドとして残している。
【００６３】
次に、図１０に示すように、ゲート絶縁膜７およびゲート電極８の表面部を覆うように層間絶縁膜９を形成する。層間絶縁膜９は、ＣＶＤ法により酸化珪素層を厚さ０．５〜２．０μｍとして形成する。
【００６４】
次に、図１１に示すように、写真製版およびＲＩＥによって、ソース領域４のウェルコンタクト部５寄りの部分およびウェルコンタクト部５が露出するように、層間絶縁膜９をエッチングして開口する。なお、図１１では、層間絶縁膜９の下側に存在するゲート絶縁膜７の図示を省略している。
【００６５】
次に、図１２に示すように、ソース領域４およびウェルコンタクト部５が露出する部分上に電気的に接続されるソース電極１０を形成し、さらに、図１３に示すように、炭化珪素半導体基板１の裏面（炭化珪素半導体基板１のドリフト層２が形成される側とは反対側の面上）にドレイン電極２０を積層して形成する。ここで、ソース電極１０は、ＡｌまたはＡｌを含む合金、ドレイン電極２０は、ニッケル（Ｎｉ）あるいはそのシリサイド（ＮｉＳｉ２）、または金（Ａｕ）などの積層膜から構成されている。なお、ソース電極１０と、ソース領域４およびウェルコンタクト部５との接触部に、別途ＮｉＳｉ２を設けてコンタクト抵抗をさらに下げるようにしてもよい。また、図示していないが、ソース電極１０のパターニングの際には、ゲート電極パッド上にもＡｌなどの電極が設けられる。以上の製造工程を経て、図１に示す縦型ＭＯＳＦＥＴが完成する。
【００６６】
以上のことから、本実施の形態１によれば、図５に示すように、トレンチ４０の側壁（側面）のウェル領域３に対して斜めイオン注入を行うことによって、ｎ型不純物がイオン注入されてチャネル層６が形成される。また、チャネル層６はｎ型であるため、キャリアはチャネル層６内部において、ゲート絶縁膜７側よりもウェル領域３側を流れる。従って、キャリアはＳｉＣ中の炭素による欠陥の多いゲート絶縁膜７近傍を流れないため、移動度を向上させることができる。すなわち、チャネル部の抵抗を小さくすることができる。また、チャネル層６はウェル領域３内にのみ形成され、ドリフト層２まで延在していないため、オフ耐圧の劣化や寄生容量の発生を抑制することができる。また、イオン注入による不純物濃度は均一であるため、ＭＯＳＦＥＴの特性のバラツキを小さくすることができる。また、斜めイオン注入工程では写真製版によるパターニングが不要であるため、低コストでチャネル層６を形成することができる。また、本実施の形態１では、斜めイオン注入を利用して、チャネル層６を形成するため、チャネル層６を形成するためのエピタキシャル成長工程が必要ない。また、使用する半導体基板が制限されることもない。従って、本実施の形態１では、上記のように優れたＭＯＳＦＥＴを容易に製造することができる。
【００６７】
なお、本実施の形態１では、酸化珪素層３０をマスクとして斜めイオン注入法によりチャネル層６を形成したが、酸化珪素層３０は無くてもよい。酸化珪素層３０が無い場合は、ソース領域４とウェルコンタクト部５の表面部にｎ型不純物がイオン注入されるが、チャネル層６を形成するためのｎ型不純物の濃度は、ソース領域４のｎ型不純物濃度やウェルコンタクト部５のｐ型不純物濃度に比べて低いため、ソース領域４の抵抗やウェルコンタクト部５とソース電極１０とのコンタクト抵抗に影響を与えない。なお、酸化珪素層３０が無い場合は、上記の式（１）のＤは、ソース領域４およびウェル領域３の厚さの和とする必要がある。また、後述の変形例１，２における数式２，５のＤについても同様である。
【００６８】
また、本実施の形態１では、トレンチ４０の形成直後にチャネル層６形成を形成するための斜めイオン注入を行ったが、トレンチ４０の内側に薄い絶縁膜、例えば膜厚１０〜３０ｎｍの酸化珪素膜を形成し、当該薄い絶縁膜を介して斜めイオン注入してもよい。薄い絶縁膜は、酸化法によって形成してもよいし、ＣＶＤ法によって形成してもよい。薄い絶縁膜を介して斜めイオン注入する場合は、チャネル層６の厚さやｎ型不純物濃度を薄くすることができる。薄い絶縁膜の膜厚や斜めイオン注入の加速電圧、注入量（ｎ型不純物濃度）は、ＭＯＳＦＥＴのしきい値電圧（Ｖｔｈ）やオン抵抗などの性能の仕様に合わせて適宜選択すればよい。上記の薄い絶縁膜は、斜めイオン注入後に除去することが望ましい。
【００６９】
以下、本実施の形態１の変形例１〜８について順に説明する。
【００７０】
＜変形例１（Ｕ字型トレンチ）＞
上記の実施の形態１では、トレンチ４０は底面が平面であり、底面と側面とが垂直に交わっている形状を示した。このように、トレンチ４０の底面と側面とが垂直に交わっている場合、酸化（酸化処理）によってゲート絶縁膜７を形成すると、底面と側面との交差部に大きな応力が発生し、交差部におけるゲート絶縁膜７の膜厚が薄くなり、信頼性が劣化するという問題が生じる。通常は、酸化温度を上げることでこの問題を解消しているが、図１７に示すように、Ｕ字型のトレンチ４１を形成してもよい。Ｕ字型のトレンチ４１では、側面と底面とが垂直に交差していないため、交差部の応力が緩和されて交差部におけるゲート絶縁膜７の膜厚が均一に形成される。
【００７１】
また、特許文献２，３に記載のように、チャネル層をエピタキシャル成長で成長させると、トレンチの底面の膜厚が不均一になる問題が生じる。一方、本実施の形態１では、チャネル層６を斜めイオン注入法で形成しているため、トレンチ４０の底面の形状によらずチャネル層６の形成が可能である。
【００７２】
＜変形例２（ｐ型ゲート）＞
上記の実施の形態１では、ゲート電極８には、ｎ型不純物がドープされた多結晶珪素を使用していたが、ゲート電極８の材料はこれに限らない。
【００７３】
図１８は、ｐ型不純物がドープされた多結晶珪素をゲート電極８ａに使用したＭＯＳＦＥＴの断面図である。図１８に示すように、ゲート電極８ａは、ｐ型不純物である硼素（Ｂ）が２×１０１９〜３×１０２０ｃｍ-3の範囲内で選択して導入された多結晶珪素である。
【００７４】
次に、ｐ型不純物が導入された多結晶珪素膜の形成方法について説明する。
【００７５】
まず、ＣＶＤ法により不純物を含まない多結晶珪素を堆積する。
【００７６】
次に、ＢまたはＢＦ２イオンを加速電圧１０〜１００ｋＶで注入する。例えば１００ｋＶで注入された場合の濃度の最も高い深さ（射影飛程）は、Ｂの場合は０．３μｍ、ＢＦ２の場合は０．０７μｍであり、トレンチ４０の底面部の多結晶珪素膜までは到達しない。そこで、８００〜１０００℃のアニールを行う。例えば、温度９００℃、アニール時間３０分でのＢの拡散距離は約１μｍである。従って、トレンチ４０の底部までＢが拡散するように、アニール温度あるいは時間を適宜決定すればよい。
【００７７】
上記のように形成されたＢが導入された多結晶珪素膜を用いるゲート電極８ａは、ｐ型であるためフェルミレベルが価電子帯側に位置し、ゲート電極８ａの仕事関数がｎ型のゲート電極８の仕事関数より大きくなる。従って、ゲート電極８ａとチャネル層６との仕事関数差が大きくなるため、ＭＯＳＦＥＴのしきい値電圧Ｖｔｈが大きくなる。本変形例２では、しきい値電圧Ｖｔｈは、ｎ型のゲート電極８のＶｔｈよりも０．５〜１．０Ｖ大きくなった。
【００７８】
以上のことから、本変形例２では、ゲート電極８ａにｐ型の多結晶珪素を使用したため、上記の実施の形態１による効果に加えて、しきい値電圧Ｖｔｈを大きくすることができる。一般的に、ＭＯＳＦＥＴのしきい値電圧Ｖｔｈは、素子の温度が高くなると減少する。一方、本変形例２では、より高い温度でもノーマリオフの特性を示し、安定に動作することが可能となる。
【００７９】
＜変形例３（順テーパトレンチ）＞
上記の実施の形態１では、トレンチ４０の側壁（側面）は、炭化珪素半導体基板１の表面に対して垂直となるように形成されていたが、トレンチの側壁の角度は垂直に限定されない。
【００８０】
図１９は、トレンチの側壁の角度が炭化珪素半導体基板１の表面に対して鋭角（９０°以下）の場合における断面図を示している。図１９に示すように、トレンチ４２は、順テーパの形状となっている。すなわち、トレンチ４２の形状は、トレンチ４２の対向する側面間の距離が、ソース領域４からドリフト層２の方向に向かって徐々に短くなる順テーパである。なお、図１９では簡単のため、酸化珪素層３０、ソース領域４、ウェル領域３、トレンチ４２、およびイオンビーム５０のみを図示している。
【００８１】
図１９において、ｎ型不純物の斜めイオン注入は、次のように行う。トレンチ４２の開口幅Ｅと、酸化珪素層３０、ソース領域４、およびウェル領域３の厚さの和Ｄと、トレンチ４２の側壁と炭化珪素半導体基板１の表面とのなす角φとに基づいて、イオン注入角θ１を下記の式（２）にて算出して決定し、炭化珪素半導体基板１をイオン注入角θ１まで傾ける。
【００８２】
θ１＝ａｒｃｔａｎ（（Ｅ−Ｄ／ｔａｎφ）／Ｄ）・・・（２）
上記より、ｎ型不純物をイオン注入角θ１でイオン注入することによって、ウェル領域３内にのみチャネル層６を形成することができる。
【００８３】
以上のことから、本変形例３によれば、上記の実施の形態１と同じ効果に加えて、トレンチ４２が順テーパを構成しているためゲート電極を容易に形成できるという効果がある。具体的には、ゲート電極をＣＶＤ法ではなく、スパッタ法などによっても堆積して形成することができる。
【００８４】
なお、トレンチ４２の形状は、順テーパであるため深さに制限がある。順テーパの最大トレンチ深さＸは、下記の式（３）によって求められる。
【００８５】
Ｘ＝Ｅｔａｎφ／２・・・（３）
トレンチ深さが上記の式（３）にて求められるＸのとき、トレンチの底面は存在せず、トレンチ形状はＶ字型になる。この状態のトレンチ形状を図１９に点線で示す。順テーパのトレンチ４２では、ウェル領域３の底面（ウェル領域３とドリフト層２（図示せず）との界面）までの深さＤを、最大トレンチ深さＸより浅く設定しなければならない。その条件は、下記の式（４）となる。
【００８６】
θ１＞９０−φ・・・（４）
上記より、θ１が上記の式（４）を満たすようにＥ、Ｄ、φを選択しなければならない。
【００８７】
以下、上記の式（４）の導出方法の具体例（２つ）について説明する。
【００８８】
まず、１つ目の導出方法について説明する。
【００８９】
図１９に示すように、イオンビーム５０と半導体基板表面とがなす角は、９０−θ１で与えられる。この角がトレンチのテーパ角φよりも小さくなければ、トレンチ内壁全面にイオン注入されてしまう。従って、９０−θ１＜φ、すなわちθ１＞９０−φ（上記の式（４））の条件を満たす必要がある。このようにして、上記の式（４）が導出される。
【００９０】
次に、２つ目の導出方法について説明する。
【００９１】
上記の式（２），（３）および条件Ｘ＞Ｄに基づいて下記の通り導出する。
【００９２】
式（３）より、Ｅｔａｎφ／２＞Ｄ、すなわち、
Ｅ／２＞Ｄ／ｔａｎφ・・・（５）
となる。
【００９３】
上記の式（５）の両辺に−１をかけると不等号が逆になるので−Ｅ／２＜−Ｄ／ｔａｎφとなり、さらに両辺にＥを加えるとＥ−Ｅ／２＜Ｅ−Ｄ／ｔａｎφとなり、さらにＤで割るとＥ／２Ｄ＜（Ｅ−Ｄ／ｔａｎφ）／Ｄとなる。ｔａｎは単調増加関数であるためａｒｃｔａｎも単調増加関数なので、ａｒｃｔａｎ（Ｅ／２Ｄ）＜ａｒｃｔａｎ（（Ｅ−Ｄ／ｔａｎφ）／Ｄ）となる。
【００９４】
また、式（２）より、
ａｒｃｔａｎ（Ｅ／２Ｄ）＜θ１・・・（６）
とする。
【００９５】
式（５）より、Ｅ／２Ｄ＞１／ｔａｎφ、１／ｔａｎφ＝ｔａｎ（９０−φ）なので、Ｅ／２Ｄ＞ｔａｎ（９０−φ）となる。これと、式（６）より、ａｒｃｔａｎ（ｔａｎ（９０−φ））＜ａｒｃｔａｎ（Ｅ／２Ｄ）＜θ１となる。従って、９０−φ＜ａｒｃｔａｎ（Ｅ／２Ｄ）＜θ１となり、上記の式（４）が導出される。
【００９６】
＜実施例４（逆テーパトレンチ）＞
図２０は、トレンチの側壁（側面）の角度が炭化珪素半導体基板１の表面に対して鈍角（９０°以上）の場合における断面図を示している。図２０に示すように、トレンチ４３は、逆テーパの形状となっている。すなわち、トレンチ４３の形状は、トレンチ４３の対向する側面間の距離が、ソース領域４からドリフト層２の方向に向かって徐々に長くなる逆テーパである。なお、図２０では簡単のため、酸化珪素層３０、ソース領域４とウェル領域３、トレンチ４３、イオンビーム５０のみを図示している。
【００９７】
図２０において、ｎ型不純物の斜めイオン注入は、次のように行う。トレンチ４３の開口幅Ｆと、酸化珪素層３０、ソース領域４、およびウェル領域３の厚さの和Ｄと、トレンチ４３の側壁と炭化珪素基板１の表面とのなす角ψとに基づいて、イオン注入角θ２を下記の式（７）にて算出し決定し、炭化珪素半導体基板１をイオン注入角θ２まで傾ける。
【００９８】
θ２＝ａｒｃｔａｎ（（Ｆ＋Ｄｔａｎ（ψ−９０））／Ｄ）・・・（７）
上記より、ｎ型不純物を注入角θ２でイオン注入することによって、ウェル領域３内にのみチャネル層６を形成することができる。
【００９９】
以上のことから、本変形例４によれば、上記の実施の形態１と同じ効果に加えて、トレンチ４３が逆テーパを構成しているため、ソース領域４とウェルコンタクト部５との面積の和を大きく形成できるという効果がある。具体的には、同一面積のＭＯＳＦＥＴセル中のソース領域４とウェルコンタクト部５との面積の和を、上記の実施の形態１や変形例３よりも大きくすることができるため、ソース電極１０との接触面積が増加してコンタクト抵抗を低減するという効果が得られる。
【０１００】
＜変形例５（トレンチ平面形状）＞
上記の実施の形態１では、トレンチ４０に囲まれたＭＯＳＦＥＴセルの平面形状は正方形または長方形の形状として説明したが（図１４参照）、ＭＯＳＦＥＴセルの平面形状は長方形や正方形に限定されない。
【０１０１】
図２１は、トレンチ４０（ゲート電極８）に囲まれたＭＯＳＦＥＴセルの平面形状が六角形である場合におけるＭＯＳＦＥＴの平面図を示している。図２１に示すように、１つのＭＯＳＦＥＴセル８１は、図２１に点線で示されている。なお、図２１では、下部の構造を明瞭に図示するために、炭化珪素半導体基板１、層間絶縁膜９、ソース電極１０、およびドレイン電極２０は図示していない。また、図２１に示すＢ−Ｂ線上の断面図は、図１５に相当する。
【０１０２】
図２１に示すように、チャネル層６は、六角形の６つの各辺に存在する。従って、チャネル層６を形成するために行う斜めイオン注入は、六角形の６つの辺それぞれに対して行わなければならない。具体的には、図２１の実線矢印で示すように、六角形の上辺（図２１の紙面上側の辺）に対してイオンビーム５４によるイオン注入を行った後、炭化珪素半導体基板１を６０°回転させ、六角形の右上辺に対してイオンビーム５５によるイオン注入を行う。以後同様に、炭化珪素半導体基板１をそれぞれ６０°ずつ回転させ、右下辺に対してイオンビーム５６によるイオン注入、下辺に対してイオンビーム５７によるイオン注入、左下辺に対してイオンビーム５８によるイオン注入、左上辺に対してイオンビーム５９によるイオン注入を行う。これら６回のイオン注入でチャネル層６が六角形の６辺全てに形成される。なお、チャネル層６を形成するために行うイオン注入時には、図２１に示すゲート絶縁膜７およびゲート電極８は存在しない。
【０１０３】
上記のように、ＭＯＳＦＥＴセルの平面形状には制限がなく、長方形（正方形）、六角形に限らず任意の形状のＭＯＳＦＥＴセルを形成することができる。ＭＯＳＦＥＴセルを形成する各辺に対して斜めイオン注入を行えばチャネル層６が形成される。
【０１０４】
以上のことから、本変形例５によれば、上記の実施の形態１と同じ効果に加えて、チャネル層６を任意の結晶面に一致させることができる。具体的には、例えば４Ｈのポリタイプの炭化珪素は六方晶構造であり、６回対称の結晶であるため、ＭＯＳＦＥＴセルの平面形状を正六角形にすれば、六辺全てに形成されるチャネル層６を、例えば界面準位の少ない（１１−２０）面（正確には（１、１、２バー、０）面と呼ぶ面で、これと物理的に等価な面、すなわち（−１２−１０），（−２１１０），（２−１−１０），（−１−１２０），（１−２１０））に一致させることができ、ＭＯＳＦＥＴの移動度をさらに向上させることができる。また、チャネル層６を結晶欠陥の面密度が少ない結晶面、例えば（１−１００）面（あるいはこれと等価な面、すなわち（１０−１０），（０１−１０），（−１１００），（−１０１０），（０−１１０））に一致させることによって歩留まりを向上させることもできる。
【０１０５】
＜変形例６（トレンチ底面注入回避）＞
上記の実施の形態１では、トレンチ４０の平面形状は正方形（長方形でも同じ）であり、トレンチ４０の底面部にはｎ型不純物が注入されていた。しかし、ＭＯＳＦＥＴセルの平面形状に対するイオン注入方向を選択すれば（図１４参照）、トレンチ４０の底面部にｎ型不純物が注入されないようにすることができる。
【０１０６】
図１４に示すように、図中の点線矢印５０ａ、５１ａ、５２ａ、５３ａの方向からｎ型不純物のイオンを注入すれば、トレンチ４０の底面部にｎ型不純物が注入されない。このとき、トレンチ４０の側壁が垂直である場合のイオン注入角θは、上記の式（１）において、Ｃの代わりにＳＱＲＴ（２）Ｃを代入すれば求められる。ここで、ＳＱＲＴ（２）とは、２の平方根を示している。同様に、トレンチ４０の側壁が順テーパ（トレンチ４０の形状が順テーパ）である場合は、上記の式（２）において、Ｅの代わりにＳＱＲＴ（２）Ｅを代入すればよい。また、トレンチ４０側壁が逆テーパ（トレンチ４０の形状が逆テーパ）の場合は、上記の式（７）において、Ｆの代わりにＳＱＲＴ（２）Ｆを代入すればよい。
【０１０７】
一般的に、斜めイオン注入を行う際のＭＯＳＦＥＴセルの平面に対するイオン注入方向が、トレンチ４０の長手方向、すなわちトレンチ４０の幅方向に対して垂直な方向（トレンチ４０の側面が延在する方向）とは平行にならない方向であれば、トレンチ４０の底面部にｎ型不純物は注入されない。なぜなら、通常のＭＯＳＦＥＴセル８０，８１のサイズは１０μｍ程度であるのに対し、トレンチ４０の幅は１〜１．５μｍと狭いためである。図２１の六角形のＭＯＳＦＥＴセルに対して矢印５５〜５９の方向からイオン注入を行う場合は、トレンチ底部にｎ型不純物は注入されない。
【０１０８】
以上のことから、本変形例６によれば、上記の実施の形態１と同じ効果に加えて、トレンチ４０の底面にｎ型不純物が注入されない。従って、トレンチ４０の底面に補償用のｐ型不純物を導入しておく必要がなく工程数を削減することができる。トレンチ４０の底面にｐ型のボトムウェル３１が別途設けられている場合は（図１６参照）、補償用のｐ型不純物分の濃度を高める必要がなく、ｐ型のボトムウェル３１形成のために要するイオン注入時間が短縮される。なお、上記の変形例３，４でも本変形例４と同じ効果が得られる。
【０１０９】
＜変形例７（チャネリング回避）＞
上述の通り、トレンチの形状やそのテーパ角は、自由に選択することができる。すなわち、トレンチの側壁の結晶面は任意の結晶面を選ぶことができ、トレンチの開口幅と、ウェル領域の底面までの深さとに基づいて、上記の式（１），（２），（５）にてイオン注入角θ，θ１，あるいはθ２を決定していた。トレンチの側壁の結晶面に対するイオン注入角が特定の値になると、注入されたｎ型不純物のイオンがチャネリングを起こし、設定された値より深く注入される現象が生じる。以下、一例として、垂直トレンチのチャネリングについて説明する。
【０１１０】
図５において、トレンチ４０の側壁として（１−１００）面（あるいはこれと等価な面）を選択し、トレンチ４０の開口幅Ｃが１．０μｍ、酸化珪素層３０、ソース領域４、およびウェル領域３の厚さの和Ｄが１．４μｍである場合、イオン注入角は約３５．５４°（正確にはＤが１．４１μｍのとき３５．２６°）となり、ｎ型不純物をイオン注入するとチャネリングを起こす。このように、選択した結晶面とイオン注入角によってチャネリングが起こる場合、開口幅Ｃや、ソース領域４およびウェル領域３の厚さの和（Ｄに関係する値）の値を変更すればチャネリングを起こさないイオン注入角を決定することができることは言うまでもないが、酸化珪素層３０の膜厚を変えることの方がより好ましい。開口幅Ｃや、ソース領域４およびウェル領域３の厚さは、ＭＯＳＦＥＴの性能に関係するため自由に変更できないからである。一方、酸化珪素層３０の膜厚は、トレンチ４０の開口と斜めイオン注入工程のみに関係しているため、酸化珪素層３０の膜厚を変えた方がより自由度が高い。上記の例では、酸化珪素層３０の膜厚を、酸化珪素層３０、ソース領域４、およびウェル領域３の厚さの和Ｄが１．２５μｍまたは１．６０μｍになるよう変更すると、イオン注入角θが３８．６６°または３２．０１°になりチャネリングを回避することができる。一般的に、酸化珪素層３０、ソース領域４、およびウェル領域３の厚さの和Ｄを１割変更すると、イオン注入角θ（またはθ１、θ２）が約３°変わり、チャネリングを回避するのに充分な角度になる。すなわち、イオン注入角は、トレンチの側面に対してチャネリングが生じる角度より３°以上異なるようにすれば、チャネリングを回避することができる。
【０１１１】
以下、チャネリングを起こすイオン注入角（３５．２６°）について、図２７，２８を用いて説明する。
【０１１２】
図２７は、六方晶の結晶を上から見た平面図である。図２７では、Ｓｉ原子のみを示しており、Ｃ原子は図示を省略している。また、Ｓｉ原子は配置を分かりやすくするために大きく表示している。また、１層目の原子は白抜きの円で示し、２層目の原子はハッチングを施した円で示している。なお、３層目の原子は、１層目の原子の真上に位置するため図示を省略している。
【０１１３】
図２７に示すように、破線矢印ａ１，ａ２，ａ３は、単位格子ベクトルを示している。また、実線矢印は、１層目の原子１の中心と２層目の原子２の中心とを結ぶ線である。実線矢印の方向を平面へ投影した方向に対して垂直な線（平面内に含まれる）が太い破線となる。この破線を含み、かつ、この平面に垂直な面の結晶面が（１０−１０）面である。この面から実線矢印の逆方向へイオン注入するとチャネリングを起こす。
【０１１４】
図２８は、図２７の１層目の原子１と２層目の原子２との垂直方向の配置を示す図である。図２８に示す実線矢印は、図２７に示す実線矢印に対応している。また、図２８の破線は、図２７の太い破線に対応している。また、破線を含み、かつ紙面に対して垂直な面（図２８の破線）は（１０−１０）面を示している。
【０１１５】
図２８において、１層目の原子１の中心と２層目の原子２の中心とを結ぶ線（実線矢印）が平面となす角θ３（チャネリングを起こす角度）は、θ３＝５４．７４°（＝ａｒｃｃｏｓ（１／ＳＱＲＴ（３））、ここでＹ＝ａ／ＳＱＲＴ（３）、原子間距離をａとする。また、原子２の中心の座標は（ａ／２，ＳＱＲＴ（３）ａ／６）、原子１の中心＝原点、紙面右方向をｘ、紙面上方向をｙとする）となる。従って、イオン注入角は９０−θ３となるので、イオン注入角＝３５．２６°である。
【０１１６】
以上のことから、本変形例７によれば、上記の実施の形態１と同じ効果に加えて、ｎ型不純物のイオン注入におけるチャネリングを容易に回避することができる。また、上記の変形例３〜６についても同様である。
【０１１７】
＜変形例８（トレンチ形成マスク形状）＞
上記の実施の形態１では、トレンチ４０〜４３をエッチングするため、また斜めイオン注入のためのマスクとして、酸化珪素層３０を使用していた。酸化珪素層３０は、その断面形状がトレンチ４０〜４３のテーパ角と同じテーパ角を持って形成されていた。斜めイオン注入の場合、イオンビームの方向から見ると酸化珪素層３０のエッジ部の膜厚は薄くなっており、エッジ部はイオンのトレンチ４０の側壁への注入を充分阻止できない。すなわち、酸化珪素層３０のエッジ部を考慮してイオン注入角θ（またはθ１、θ２）を決定しても、ウェル領域３の下側の５０ｎｍ程度の領域のチャネル層６（チャネル層６における、ドリフト層２とウェル領域３との界面からウェル領域３側へ５０ｎｍ程度の領域）では、イオン注入量が少なくなってしまう。
【０１１８】
図２２は、イオン注入時における炭化珪素半導体装置の断面図であり、図５に相当する。図２２に示すように、エッジ部を除去した酸化珪素層３２が形成されている。すなわち、酸化珪素層３２の膜厚は、開口部側の方が開口部側ではない側よりも小さい。このように、酸化珪素層３２のエッジ部の薄いところを除去することにより、ウェル領域３の下側まで均一な濃度でチャネル層６を形成することができる。
【０１１９】
エッジ部を除去した酸化珪素膜３２は、ＲＩＥによるエッチングの際、エッチングガスの混合比を変えることによって形成される。具体的には、エッチングガスの三フッ化メタン（ＣＨＦ３）およびＯ２において、Ｏ２の流量を増加させることで酸化珪素膜３２のエッジ部が除去される。なお、エッチングガスは、ＣＨＦ３とＯ２に限らず、四フッ化炭素（ＣＦ４）およびＯ２でもよい。エッジ部を除去した酸化珪素膜３２の形状も考慮してイオン注入５０の角度を決定する。
【０１２０】
以上のことから、本変形例８によれば、酸化珪素層３２のエッジ部を除去したため、上記の実施の形態１と同じ効果に加えて、より均一な濃度でチャネル層６が形成でき、ＭＯＳＦＥＴの特性のバラツキをさらに抑制することができる。
【０１２１】
＜実施の形態２＞
実施の形態１では、斜めイオン注入法によりウェル領域にのみチャネル層を形成したが、ウェル領域にのみチャネル層を形成する方法は斜めイオン注入法に限らない。
【０１２２】
図２３〜２６は、本発明の実施の形態２による半導体装置であるトレンチゲート型ＭＯＳＦＥＴの製造方法を示す工程別断面図である。本実施の形態２によるＭＯＳＦＥＴは、実施の形態１によるＭＯＳＦＥＴと同様に、炭化珪素半導体装置である。なお、本実施の形態２によるＭＯＳＦＥＴにおいて、実施の形態１によるＭＯＳＦＥＴと同一の構成については、同一の参照符を付して共通する説明を省略する。
【０１２３】
本実施の形態２によるＭＯＳＦＥＴの製造方法について、トレンチ４０の形成が終了した段階までは実施の形態１によるＭＯＳＦＥＴの製造方法と同一の工程（図２〜４）で製造する。
【０１２４】
次に、図２３に示すように、レジスト７０を全面に形成する。レジスト７０はトレンチ４０を完全に埋め、かつ表面が平坦になるように厚く形成される。
【０１２５】
次に、図２４に示すように、レジスト７０をエッチングして、トレンチ４０の底部にのみ残すようにする。レジスト７１は、Ｏ２をエッチングガスとするＲＩＥ法によってレジスト７０を異方性エッチングすることによって得られる。レジスト７１の厚さは、レジスト７１の最表面がウェル領域３の最下面と一致するように形成される。すなわち、レジスト７１は、トレンチ４０の底面上に、上面がドリフト層２とウェル領域３との境界面と面一になるように形成される。
【０１２６】
次に、図２５に示すように、窒素を含むガスによりプラズマ処理を行う。プラズマ処理は、温度１００〜２００℃、圧力５０〜４００Ｐａ、ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）周波数１３．５６ＭＨｚ、ＲＦパワー２〜２０Ｗ／ｃｍ２、Ｎ２ガス流量５００〜１０００ｓｃｃｍ、処理時間１０〜６０分の範囲内で選択して行う。このプラズマ処理により窒素原子がトレンチ４０の側壁部に導入され、チャネル層６１となる。その際、トレンチ４０の底部にはレジスト７１が形成されているため、窒素はドリフト層２に導入されない。
【０１２７】
次に、図２６に示すように、プラズマ処理後、レジスト７１を除去する。
【０１２８】
以後、実施の形態１と同じ工程（図６〜１３）でＭＯＳＦＥＴを作成する。
【０１２９】
上記より、チャネル層６１の形成は、プラズマ処理により行っている。プラズマ処理では、窒素はイオン注入法ほど深く導入されない。本実施の形態２において、例えば，温度１００℃、圧力２００Ｐａ、ＲＦパワー１０Ｗ／ｃｍ２、Ｎ２ガス流量５００ｓｃｃｍ、処理時間３０分の条件でプラズマ処理を行ったところ、得られたチャネル層６１の厚さは１０ｎｍ、ｎ型不純物濃度は２×１０1６ｃｍ-3の均一なｎ型不純物濃度のチャネル層が得られた。チャネル層６１の厚さは、イオン注入法による厚さに比べて薄いものの、ＭＯＳＦＥＴの移動度は向上し、オン抵抗は低減した。なお、導入するガスはＮ２ガスに限らない。アンモニア（ＮＨ３）ガスなど、窒素を含み、かつレジスト７１を浸食しないガスであれば同様の効果を奏する。
【０１３０】
以上のことから、本実施の形態２によれば、プラズマ処理によりウェル領域３にのみチャネル層６を形成しているため、オン抵抗を低減し、オフ耐圧が高く、また寄生容量が小さいので高速のスイッチング動作が可能なＭＯＳＦＥＴが、イオン注入より簡便なプロセスにより形成できる。また、チャネル層６のｎ型不純物濃度が均一であるため、ＭＯＳＦＥＴの特性のバラツキを小さくすることができる。
【０１３１】
なお、本発明の実施の形態では、半導体素子が縦型ＭＯＳＦＥＴである場合を開示しているが、例えば、図１、図１７、図１６または図１８に示す炭化珪素（ＳｉＣ）半導体基板１の導電型を第２導電型（ｐ型）にした、ＩＧＢＴのセル領域を有する半導体素子を構成しても上述と同様の効果を奏する。従って、本発明の効力が及ぶ範囲は、ＭＯＳＦＥＴあるいはＩＧＢＴ等のＭＯＳ構造を有するスイッチング素子としての半導体素子である。
【０１３２】
また、上記では、第１導電型をｎ型、第２導電型をｐ型としているが、第１導電型をｐ型、第２導電型をｎ型としてもよい。また、本発明の実施の形態において示される角度の単位は度（°）である。
【０１３３】
また、本発明の実施の形態では、半導体として炭化珪素を使用したが、半導体としては炭化珪素に限定されない。炭化珪素以外では、例えば窒化ガリウム（ＧａＮ）を使用することができる。窒化ガリウムを使用する場合は、チャネル部にｎ型の不純物としてシリコン（Ｓｉ）を導入すればよい。
【０１３４】
また、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【産業上の利用可能性】
【０１３５】
この発明は、例えばインバータのような電力変換器に適用して好適である。
【符号の説明】
【０１３６】
１  炭化珪素半導体基板、２  ドリフト層、３  ウェル領域、４  ソース領域、５  ウェルコンタクト部、６  チャネル層、７  ゲート絶縁膜、８，８ａ  ゲート電極、９  層間絶縁膜、１０  ソース電極、２０  ドレイン電極、３０  酸化珪素層、３１  ボトムウェル、３２  酸化珪素層、４０〜４３  トレンチ、５０〜５９  イオンビーム、５０ａ〜５３ａ  イオンビーム、６１  チャネル層、７０，７１  レジスト、８０，８１  ＭＯＳＦＥＴセル。
【図１】
2013219161.tif 000003
【図２】
2013219161.tif 000004
【図３】
2013219161.tif 000005
【図４】
2013219161.tif 000006
【図５】
2013219161.tif 000007
【図６】
2013219161.tif 000008
【図７】
2013219161.tif 000009
【図８】
2013219161.tif 000010
【図９】
2013219161.tif 000011
【図１０】
2013219161.tif 000012
【図１１】
2013219161.tif 000013
【図１２】
2013219161.tif 000014
【図１３】
2013219161.tif 000015
【図１４】
2013219161.tif 000016
【図１５】
2013219161.tif 000017
【図１６】
2013219161.tif 000018
【図１７】
2013219161.tif 000019
【図１８】
2013219161.tif 000020
【図１９】
2013219161.tif 000021
【図２０】
2013219161.tif 000022
【図２１】
2013219161.tif 000023
【図２２】
2013219161.tif 000024
【図２３】
2013219161.tif 000025
【図２４】
2013219161.tif 000026
【図２５】
2013219161.tif 000027
【図２６】
2013219161.tif 000028
【図２７】
2013219161.tif 000029
【図２８】
2013219161.tif 000030