(57)【要約】 【課題】ドレイン電流が大きく、且つ、製造が容易な半導体装置及びその製造方法を提供する。【解決手段】本発明の実施形態にかかる半導体装置は、基板と、基板の上に設けられたゲート電極と、ゲート電極の下に設けられたチャネル領域と、第１の不純物を有し、チャネル領域の一方の側に隣接して設けられ、且つ、チャネル領域とともに第１の境界を成すソース領域と、第２の不純物を有し、チャネル領域の他方の側に隣接して設けられ、且つ、チャネル領域とともに第２の境界を成すドレイン領域とを有する。ゲート電極のソース領域側の側面はゲート長方向に沿って延びる凸部を有し、ドレイン領域側の側面はゲート幅方向と平行である。第１の境界及び第２の境界は、ゲート電極のソース領域側の側面及びドレイン領域側の側面に対応する形状を有し、基板の表面上における第１の境界は、第２の境界の長さに比べて長い。【選択図】図１
2013041927.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上にゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極の下の前記基板に設けられたチャネル領域と、
第１の不純物を有し、前記チャネル領域の一方の側に隣接して前記基板に設けられ、且つ、前記チャネル領域とともにキャリアがトンネルする第１の境界を成すソース領域と、
第２の不純物を有し、前記チャネル領域の他方の側に隣接して前記基板に設けられ、且つ、前記チャネル領域とともに第２の境界を成すドレイン領域と、
を備え、
前記ゲート電極の前記ソース領域側の側面は、ゲート長方向に沿って延びる凸部を有し、
前記ゲート電極の前記ドレイン領域側の側面は、ゲート幅方向と平行であり、
前記第１の境界及び前記第２の境界は、前記ゲート電極の前記ソース領域側の側面及び前記ドレイン領域側の側面に対応する形状を有し、
前記基板の表面上における、前記第１の境界の長さは、前記第２の境界の長さに比べて長い、
ことを特徴とする半導体装置。
【請求項２】
前記ゲート絶縁膜及び前記ゲート電極は、前記ソース領域側に櫛歯を有する櫛形の形状であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記チャネル領域の前記ソース領域側のチャネル幅は、前記チャネル領域の前記ドレイン領域側のチャネル幅と比べて、長いことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ゲート幅方向に沿った位置に応じて異なるゲート長を有することを特徴とする請求項１から３のいずれか１つに記載の半導体装置。
【請求項５】
基板上の所望の位置にチャネル領域を設け、
前記チャネル層の上に、ゲート絶縁膜を介して、一方の側面はゲート長方向に沿って延びる凸部を有し、且つ、他方の側面はゲート幅方向と平行であるようなゲート電極を形成し、
前記ゲート電極をマスクとして用いて、前記ゲート電極の一方の側面に隣り合う前記基板に第１の不純物を注入し、前記ゲート電極の他方の側面に隣り合う前記基板に第２の不純物を注入する、
ことを備える半導体装置の製造方法。
【請求項６】
前記ゲート絶縁膜及び前記ゲート電極は、前記一方の側面側に櫛歯を有する櫛形の形状であることを特徴とする請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
現在、マイクロプロセッサやＡＳＩＣ（Application Specific Integrated Circuit）等のロジック型半導体集積回路の性能向上や、メモリ型半導体集積回路の大容量化等を実現するため、これら集積回路を構成する半導体素子のサイズを縮小する微細化が進められている。
【０００３】
例えば、半導体素子の１つであるＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)においては、その微細化が進むことにより、短チャネル効果を抑制することが難しくなり、電源電圧の低電圧化やサブスレッショルド領域の電流の低減を実現することが困難になってきている。その結果、ＭＩＳＦＥＴの消費電力の低減が難しくなっている。
【０００４】
そのため、従来のＭＩＳＦＥＴにかわり、半導体のバンド間トンネリングや金属−半導体間の接合間の電子のトンネリングを利用したトンネルＦＥＴを理論回路やＳＲＡＭ（Static Random Access Memory）に適用することが研究されている。
【０００５】
このトンネルＦＥＴには、主に、横方向にバンド間トンネリングが起こるような構造と、縦方向にバンド間トンネリングが起こる構造との２つに分けられる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−２６９５８６号公報
【特許文献２】特開２００７−５９５６５号公報
【特許文献３】特開２０１０−４５１３０号公報
【非特許文献】
【０００７】
【非特許文献１】F. Mayer et al.,“Impact of SOI,Si1-xGexOI and GeOI substrates on CMOS compatible Tunnel FET performance ” Proc of IEDM ,2008, p.163-167
【非特許文献２】K. Jeon et al.,“Si Tunnel Transistors with a Novel Silicided Source and 46mV/dec Swing”VLSI symp.Tech. Dig.,121-122(2010)
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、ドレイン電流が大きく、且つ、製造が容易な半導体装置及びその製造方法を提供するものである。
【課題を解決するための手段】
【０００９】
本発明の実施形態によれば、半導体装置は、基板と、前記基板の上にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極の下の前記基板に設けられたチャネル領域と、第１の不純物を有し、前記チャネル領域の一方の側に隣接して前記基板に設けられ、且つ、前記チャネル領域とともにキャリアがトンネルする第１の境界を成すソース領域と、第２の不純物を有し、前記チャネル領域の他方の側に隣接して前記基板に設けられ、且つ、前記チャネル領域とともに第２の境界を成すドレイン領域と、を備える。さらに、前記ゲート電極の前記ソース領域側の側面は、ゲート長方向に沿って延びる凸部を有し、前記ゲート電極の前記ドレイン領域側の側面は、ゲート幅方向と平行であり、前記第１の境界及び前記第２の境界は、前記ゲート電極の前記ソース領域側の側面及び前記ドレイン領域側の側面に対応する形状を有し、前記基板の表面上における、前記第１の境界の長さは、前記第２の境界の長さに比べて長い。
【図面の簡単な説明】
【００１０】
【図１】実施形態にかかる半導体装置の平面図及び断面図である。
【図２】実施形態にかかる半導体装置の製造工程を説明するための平面図及び断面図（その１）である。
【図３】実施形態にかかる半導体装置の製造工程を説明するための平面図及び断面図（その２）である。
【図４】実施形態にかかる半導体装置の製造工程を説明するための平面図及び断面図（その３）である。
【図５】実施形態にかかる半導体装置の製造工程を説明するための平面図及び断面図（その４）である。
【図６】実施形態にかかる半導体装置の製造工程を説明するための平面図及び断面図（その５）である。
【図７】実施形態にかかる半導体装置の製造工程を説明するための平面図及び断面図（その６）である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して、実施形態を説明する。ただし、本発明はこの実施形態に限定されるものではない。なお、全図面にわたり共通する部分には、共通する符号を付すものとし、重複する説明は省略する。また、図面は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置とは異なる個所もあるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
【００１２】
本実施形態のトンネルＦＥＴ（半導体装置）２１を、図１を用いて説明する。本実施形態におけるトンネルＦＥＴは、横方向にチャネル領域とソース領域とが接している、横方向にバンド間トンネリングが起こるような構造を有する。また、トンネルＦＥＴ２１においては、ソース領域７とドレイン領域８とは異なるタイプの拡散層からなり、ここでは、ソース領域７がｐ型拡散層からなり、且つ、ドレイン領域８がｎ型拡散層からなるｎ型トンネルＦＥＴを例として説明するが、本発明はこれに限定されるものではなく、ｐ型トンネルＦＥＴであっても良い。
【００１３】
図１（ａ）はトンネルＦＥＴ２１の平面を示し、図１（ｂ）は、トンネルＦＥＴ２１のゲート長方向に沿った断面を示し、言い換えると、図１（ａ）におけるＢ−Ｂ´の断面を示す。
【００１４】
また、以下の説明においては、ゲート長方向とは、ソース領域７とドレイン領域８との間の間隔の長さに沿った方向を意味し、ゲート幅方向とは、ゲート長方向に垂直に交わる方向を意味する。
【００１５】
本実施形態のトンネルＦＥＴ２１は、図１（ａ）に示すように、半導体基板１に一対の素子分離のためのＳＴＩ（Shallow Trench Isolation）１５が形成されており、一対のＳＴＩ１５の間が素子領域２である。図１（ａ）においては、素子領域２の左側部分がｐ型のソース領域７であり、その右側部分がｎ型ドレイン領域８である。さらに、ソース領域７とドレイン領域８との間には、半導体基板１上にゲート絶縁膜５を介してゲート電極６が形成されている。
【００１６】
このゲート電極６において、そのソース領域７側の側面は、ゲート長方向（図１（ａ）においては、左右方向）に沿って延びる凸部６ａを有し、そのドレイン領域８側の側面は、ゲート幅方向（図１（ａ）においては、上下方向）と平行である。詳細には、図１（ａ）に示されるように、ゲート電極６はそのソース領域７側に櫛歯を有する櫛形の形状である。図１（ａ）において「ｂ」で示されるゲート電極６のゲート長方向に沿った長さは、例えば５０ｎｍであり、「ｃ」で示される凸部６ａのゲート長方向に沿った長さは、例えば５０ｎｍである。なお、ゲート電極６は、凸部６ａが矩形であるような櫛形の形状に限定されるものではなく、例えば凸部６ａが三角形であるような鋸歯の形状であっても良く、この凸部６ａの形状やサイズ等は、トンネルＦＥＴ２１に対して要求される特性や製造工程の精度等にあわせて、適宜選択することができる。
【００１７】
後で説明するように、ソース領域７及びドレイン領域８は、ゲート電極６をマスクとして用いてイオン注入することにより形成されるため、ゲート電極６の形状に対応するような形状となる。従って、ソース領域７とチャネル領域４との境界である第１の境界１０は凹凸状の形状となり、詳細には、図１（ａ）においては矩形波状となる。さらに、ドレイン領域８とチャネル領域４との境界である第２の境界１１はゲート幅方向と平行な直線となる。よって、半導体基板１の表面上において、第１の境界１０の長さは、第２の境界１１の長さに比べて長いものとなっている。なお、第１の境界は、その長さが第２の境界１１よりも長くなるように凹凸状の形状であれば良く、矩形波状に限定されるものではない。トンネルＦＥＴ２１において、キャリアはゲート電極６の下の半導体基板１の表面近傍を流れるため、キャリアがバンド間トンネリングする箇所は、半導体基板１の表面近傍であって第１の境界１０上である。従って、半導体基板１の表面上において、第１の境界１０を凹凸状の形状にして、その長さを第２の境界１１の長さに比べて長くすることにより、チャネル領域４のソース領域７側のチャネル幅をチャネル領域４のドレイン領域８側のチャネル幅と比べて長くすることができることから、キャリアがトンネリングする箇所を多くし、ひいてはトンネルＦＥＴ２１のドレイン電流を増加させることができる。
【００１８】
また、図１（ａ）に示すように、ゲート電極６のソース領域７側の側面は、ゲート長方向に沿って延びる凸部６ａを有していることから、１つのトンネルＦＥＴ２１は、ゲート幅方向に沿った位置に応じて異なるゲート長（ソース領域７とドレイン領域８との距離）を有する。詳細には、ゲート幅方向に沿って、ゲート長が周期的に変化している。
【００１９】
そして、ゲート電極６の側面は側壁膜９に覆われている。側壁膜９は、図１（ａ）に示されるように、隣り合う凸部６ａの間を埋め込むことなく、ゲート電極６の形状に沿って形成しても良く、もしくは、隣り合う凸部６ａの間を埋め込むように形成しても良い。側壁膜９の形状等についても、トンネルＦＥＴ２１に対して要求される特性等にあわせて適宜選択することができる。なお、隣り合う凸部６ａの間を埋め込まないようにして側壁膜９を形成する場合には、図１（ａ）に示される隣り合う凸部６ａの間隔「ｄ」は、側壁膜９の膜厚に対して２倍以上になるようにすることが好ましい。
【００２０】
さらに、ここでは図示しないが、ソース領域７及びドレイン領域８の表面はシリサイド膜に覆われていても良い。その際、隣り合う凸部６ａの間を埋め込まないようにして側壁膜９を形成した場合には、シリサイド膜を側壁膜９に覆われた隣り合う凸部６ａの間に形成しても良く、もしくは、シリサイド膜を隣り合う凸部６ａの間に形成していなくても良い。また、隣り合う凸部６ａの間を埋め込むようにして側壁膜９を形成した場合には、シリサイド膜は隣り合う凸部６ａの間には形成しないこととなる。シリサイド膜の有無及びその形状等についても、トンネルＦＥＴ２１に対して要求される特性等にあわせて適宜選択することができる。
【００２１】
次に、本実施形態のトンネルＦＥＴ２１の断面を、図１（ｂ）を用いて説明する。シリコン基板１に一対の素子分離のためのＳＴＩ１５が形成されており、一対のＳＴＩ１５の間は素子領域２である。素子領域２の中央部分には、半導体基板１の上にゲート絶縁膜５を介して設けられたゲート電極６と、ゲート絶縁膜５及びゲート電極６の側面を覆う側壁膜９とが設けられている。ゲート電極６の下の半導体基板１にはチャネル領域４が位置することとなる。さらに、ゲート長方向（図１（ｂ）においては左右方向）に沿って、チャネル領域４を挟み込むように、半導体基板１にはソース領域７とドレイン領域８とが形成されている。詳細には、チャネル領域４の右側には、ゲート電極６のソース領域７側の端部と一部がオーバーラップするように形成されたソースエクステンション層３０を有するソース領域７が、言い換えると、チャネル領域４の一方の側と隣接するようにソース領域７が形成されている。さらに、チャネル領域４の左側には、ゲート電極６のドレイン領域８側の端部と一部がオーバーラップするように形成されたドレインエクステンション層３１を有するドレイン領域８が、言い換えると、チャネル領域４の他方の側に隣接するようにドレイン領域８が形成されている。
【００２２】
半導体基板１は、例えばシリコン基板からなる。しかしながら、半導体基板１は、シリコン基板に限定されるものではなく、ＳｉＧｅ基板等の他の基板であっても良い。
【００２３】
ＳＴＩ１５は、酸化シリコン等の絶縁膜が埋め込まれた溝からなる。
【００２４】
ゲート電極６は、例えば多結晶シリコン、タングステン、アルミニウムからなる。
【００２５】
ゲート絶縁膜５は、例えば酸化シリコンからなる。
【００２６】
さらに、側壁膜９は、酸化シリコン膜、窒化シリコン膜等からなる。
【００２７】
次に、本実施形態のトンネルＦＥＴ２１の製造方法を図２から図７を用いて説明する。図２から図７は、本実施形態のトンネルＦＥＴ２１の製造方法を説明するための各工程を示す図であり、詳細には、それぞれの図の（ａ）は、各工程の平面図であり、それぞれの図の（ｂ）は、対応する各工程の平面図（ａ）のゲート長方向に沿った断面を示し、詳細には、対応する各工程の平面図（ａ）のＢ−Ｂ´の断面を示す。
【００２８】
まず、図２（ａ）及び（ｂ）に示されるように、半導体基板１の素子領域２を電気的に分離するために、素子領域２を挟むように一対のＳＴＩ１１５を形成する。さらに、素子領域２の中央部はチャネル領域となるが、所望のトンネルＦＥＴ２１の閾値電圧を得るために、ｐ型もしくｎ型の不純物をこのチャネル領域に注入しても良い。
【００２９】
次に、図３（ａ）及び（ｂ）に示されるように、ゲート絶縁膜５と、その上にゲート電極６とを、例えばＣＶＤ（Chemical Vapor Deposition）法により所望の膜厚に堆積する。さらに、ゲート電極６の上にレジスト４０を形成する。このレジスト４０は、図１（ａ）に示されるようなゲート電極６の形状と同じになるようにあらかじめパターニングされている。すなわち、図３（ａ）に示されるように、レジスト４０においては、その右側の側面はゲート幅方向と平行であり、その左側の側面はゲート長方向に沿って延びる凸部４０ａを有することとなる。詳細には、レジスト４０の形状は、一方の側に櫛歯を有する櫛形の形状である。
【００３０】
そして、図４（ａ）及び（ｂ）に示されるように、パターニングされたレジスト４０をマスクとして用いて、ゲート絶縁膜５とゲート電極６とを、例えばＲＩＥ(Reactive Ion Etching)法を用いて加工する。このようにすることにより、ゲート絶縁膜５とゲート電極６とにおいて、右側の側面はゲート幅方向と平行であり、左側の側面はゲート長方向に沿って延びる凸部６ａを有する。詳細には、ゲート絶縁膜５とゲート電極６とは、一方の側に櫛歯を有する櫛形の形状である。
【００３１】
さらに、図５（ａ）及び（ｂ）に示されるように、この状態において、ゲート電極６をマスクとして用いて、ボロン等のｐ型の不純物をチャネル領域４の左側の半導体基板１に注入し、リン等のｎ型の不純物をチャネル領域４の右側の半導体基板１に注入して、アニールする。このようにして、半導体基板１中に、ソースエクステンション領域３０とドレインエクステンション領域３１とが形成される。このようにして、図５（ａ）に示されるように、半導体基板１をその上面から見ると、ソースエクステンション領域３０とチャネル領域４との境界と、ドレインエクステンション領域３１とチャネル領域４との境界とは、ゲート電極６の形状に対応するような形状となる。したがって、ソースエクステンション領域３０とチャネル領域４との境界である第１の境界１０は、凹凸状の形状となり、詳細には矩形波状となる。さらに、ドレインエクステンション領域３１とチャネル領域４との境界である第２の境界１１は、ゲート幅方向と平行な直線となる。
【００３２】
次に、側壁膜９を形成するため、例えば酸化シリコン膜をＣＶＤ法等により堆積し、例えばＲＩＥ法を用いて酸化シリコン膜に対し異方性エッチングを行う。このようにすることで、図６（ａ）及び（ｂ）に示されるような側壁膜９が形成される。側壁膜９の形状等は、先に説明したように、トンネルＦＥＴ２１に対して要求される特性等にあわせて適宜選択することができる。なお、ゲート電極６の隣り合う凸部６ａの間を埋め込まないようにして側壁膜９を形成する場合には、隣り合う凸部６ａの間隔「ｄ」は、側壁膜９の膜厚に対して２倍以上になるように、ゲート電極６を形成することが好ましい。
【００３３】
さらに、図７（ａ）及び（ｂ）に示されるように、この状態において、側壁膜９に覆われたゲート電極６をマスクとして用いて、ボロン等のｐ型の不純物をチャネル領域４の左側の半導体基板１に注入し、リン等のｎ型の不純物をチャネル領域４の右側の半導体基板１に注入し、アニールする。このようにして、半導体基板１中にソース領域７とドレイン領域８とが形成される。
【００３４】
この後、所望により、ソース領域７及びドレイン領域８の表面にシリサイド膜を形成することができる。シリサイド膜の形状等についても、先に述べたように、トンネルＦＥＴ２１に対して要求される特性等にあわせて適宜選択することができる。
【００３５】
本実施形態によれば、半導体基板１の表面上においてソース領域７とチャネル領域４との境界である第１の境界１０を凹凸状の形状にして、その長さを長くすることにより、キャリアがトンネリングする箇所を多くし、ひいては、トンネルＦＥＴ２１のドレイン電流を増加させることができる。すなわち、横方向にバンド間トンネリングする構造は、製造が容易であるものの、縦方向にバンド間トンネリングする構造に比べてバンド間トンネリングが起こる領域が小さいためドレイン電流が小さいという欠点があったが、本実施形態によればその欠点を改善することができる。
【００３６】
さらに、従来から用いられている半導体装置の製造方法を用いることができることから、本実施形態によれば容易にトンネルＦＥＴを形成することができる。ゲート電極は従来から精度良く加工することが可能であり、精度良く加工されたゲート電極をマスクとして用いることにより、より容易に所望のトンネルＦＥＴを形成することができる。
【００３７】
なお、本実施形態においては、図１（ａ）に示すように、ゲート電極６のソース領域７側の側面は、ゲート長方向に沿って延びる凸部６ａを有していることから、１つのトンネルＦＥＴ２１中、ゲート幅方向に沿って、ソース領域７とドレイン領域８との距離であるゲート長が周期的に変化している。しかしながら、このゲート長の変化の幅は小さく、また、トンネルＦＥＴ２１の特性に対しては、キャリアがトンネリングする箇所の抵抗値等の影響が大きいため、ゲート長が変化することによるトンネルＦＥＴ２１の特性に対する影響は小さくなる。
【００３８】
なお、本発明は、上記実施形態に限定されるものではなく、これら以外の各種の形態を採ることができる。すなわち、本発明の趣旨を逸脱しない範囲で適宜変形して実施することができる。
【符号の説明】
【００３９】
１            半導体基板
２            素子領域
４            チャネル領域
５            ゲート絶縁膜
６            ゲート電極
６ａ、４０ａ  凸部
７            ソース領域
８            ドレイン領域
９            側壁膜
１０          第１の境界線
１１          第２の境界線
１５          ＳＴＩ
２１          トンネルＦＥＴ（半導体装置）
３０          ソースエクステンション領域
３１          ドレインエクステンション領域
４０          レジスト
【図１】
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【図２】
2013041927.tif 000004
【図３】
2013041927.tif 000005
【図４】
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【図５】
2013041927.tif 000007
【図６】
2013041927.tif 000008
【図７】
2013041927.tif 000009