(57)【要約】【課題】複雑な制御回路を必要とせず、また、入出力用トランジスタの特性が犠牲になることもない、入出力特性の歪を軽減することができるソースフォロワ回路を提供する。【解決手段】ソースフォロワ回路は、第１の定電流回路、第１の定電流回路に流れる電流に応じた値の電流が流れるように構成された第２の定電流回路、及び、第２の定電流回路からの電流がソース−ドレイン間に流れるように接続され、ゲート電極に入力電圧が印加され、ソース領域から出力電圧が出力される入出力用トランジスタ、を備えており、第１の定電流回路は、出力電圧の値に応じて流れる電流値が制御されるように構成されている。【選択図】  図１
2013150229.tif 000002
【特許請求の範囲】
【請求項１】
第１の定電流回路、
第１の定電流回路に流れる電流に応じた値の電流が流れるように構成された第２の定電流回路、及び、
第２の定電流回路からの電流がソース−ドレイン間に流れるように接続され、ゲート電極に入力電圧が印加され、ソース領域から出力電圧が出力される入出力用トランジスタ、
を備えており、
第１の定電流回路は、出力電圧の値に応じて流れる電流値が制御されるように構成されているソースフォロワ回路。
【請求項２】
第１の定電流回路は、カレントミラー回路から構成されており、
入出力用トランジスタから出力される出力電圧が、カレントミラー回路の電流制御ノードに帰還される請求項１に記載のソースフォロワ回路。
【請求項３】
第１の定電流回路は、電流源に接続された第１トランジスタ、及び、第２の定電流回路に接続された第２トランジスタを含み、
第１トランジスタの電流制御端子と第２トランジスタの電流制御端子とが接続されて成る電流制御ノードに、入出力用トランジスタから出力される出力電圧が帰還される請求項２に記載のソースフォロワ回路。
【請求項４】
第１トランジスタ及び第２トランジスタは電界効果トランジスタから成る請求項３に記載のソースフォロワ回路。
【請求項５】
出力電圧の帰還量を調整するための調整用素子が電流制御ノードと入出力用トランジスタのソース領域との間に接続されている請求項３に記載のソースフォロワ回路。
【請求項６】
調整用素子は抵抗素子から成る請求項５に記載のソースフォロワ回路。
【請求項７】
第２の定電流回路は、第１の定電流回路を構成する第２トランジスタに接続された第３トランジスタと、入出力用トランジスタに接続された第４トランジスタとを含むカレントミラー回路から構成されている請求項３に記載のソースフォロワ回路。
【請求項８】
第３トランジスタ及び第４トランジスタは電界効果トランジスタから成る請求項７に記載のソースフォロワ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、ソースフォロワ回路に関する。
【背景技術】
【０００２】
従来から、レベルシフタやバッファ等を構成する回路として、ソースフォロワ回路が用いられている（例えば、非特許文献１を参照）。入出力特性の非線形性を緩和した構成のソースフォロワ回路は、図７の（Ａ）に示すように、電流源（定電流回路）ＣＳと、ゲート電極に印加される入力電圧（入力信号）に応じてソース領域から出力電圧（出力信号）を出力する入出力用トランジスタＱp_outとから構成される。符号ＶDDは、例えば高電位電源電圧を表し、符号ＶSSは、例えば低電位電源電圧を表す。尚、以下の説明では入出力用トランジスタＱp_outはｐチャネル型の電界効果トランジスタ（例えばＰＭＯＳ）であるとするが、これは例示に過ぎない。
【０００３】
ここで、入力電圧をＶin（＝Ｖg）、出力電圧をＶout、入出力用トランジスタＱp_outのソース領域とゲート電極との間の電位差（即ち、ソース−ゲート電圧）をＶsgと表す。理想的なソースフォロワ回路にあっては、電流が一定であれば、出力電圧Ｖout＝Ｖin−Ｖsgといった関係を保つ。
【０００４】
しかしながら、例えば電源電圧変動除去比（ＰＳＲＲ）に優れた回路を構成する上で課題となるのが、入出力用トランジスタＱp_outにおけるソース−ドレイン間のコンダクタンスｇsd（＝ｄisd／ｄｖsd）の影響である。
【０００５】
理想的なトランジスタにあっては、コンダクタンスｇsd＝０である。従って、入出力用トランジスタＱp_outが理想的なトランジスタである場合、入出力用トランジスタＱp_outは、以下の式（１）に従ってドレイン電流Ｉdsを流すように駆動される。尚、
μ  ：実効的な移動度
Ｌ  ：チャネル長
Ｗ  ：チャネル幅
Ｖth：閾値電圧
Ｃox：（ゲート絶縁層の比誘電率）×（真空の誘電率）／（ゲート絶縁層の厚さ）
β≡μ・Ｃox・（Ｗ／Ｌ）
とする。
【０００６】
Ｉds ＝（１／２）・β・（Ｖsg−Ｖth）2    （１）
【０００７】
一方、実際のトランジスタにあっては、コンダクタンスｇsdの値は０とはならない。従って、図７の（Ａ）の破線内の等価回路モデルに示すように、抵抗ｒo（＝１／ｇsd）が、入出力用トランジスタＱp_outのソース−ドレイン間に並列に接続されている構成となる。
【０００８】
実際のソースフォロワ回路において、入出力用トランジスタＱp_outは、以下の式（２）に従ってドレイン電流Ｉdsを流すように駆動される。また、コンダクタンスｇsdは、以下の式（３）によって与えられる。尚、
Ｖsd：ソース領域とドレイン領域との間の電位差
λ  ：チャネル長変調係数
とする。
【０００９】
Ｉds＝（１／２）・β・（Ｖsg−Ｖth）2・（１＋λ・Ｖsd）
＝（１／２）・β・（Ｖsg−Ｖth）2＋
（１／２）・β・（Ｖsg−Ｖth）2・λ・Ｖsd    （２）
【００１０】
ｇsd＝（１／２）・β・（Ｖsg−Ｖth）2・λ    （３）
【００１１】
ここで、式（２）の第１項である（１／２）・β・（Ｖsg−Ｖth）2は、図７の（Ａ）に示す電流Ｉ1に対応し、式（２）の第２項である（１／２）・β・（Ｖsg−Ｖth）2・λ・Ｖsdは、図７の（Ａ）に示す電流Ｉ2に対応する。
【００１２】
尚、入出力用トランジスタＱp_outをｎチャネル型の電界効果トランジスタ（例えばＮＭＯＳ）とする場合には、結線を適宜変更すると共に、Ｖsd→Ｖds、Ｖsg→Ｖgs等といった読み替えをすればよい。
【先行技術文献】
【非特許文献】
【００１３】
【非特許文献１】R. Jacob Baker,「CMOS Circuit Design, Layout, and Simulation」Revised Second Edition,２００８年,IEEE Press, A John Wiley & Sons, Inc., Publication, Chapter 21.2.4, P.690
【発明の概要】
【発明が解決しようとする課題】
【００１４】
図７の（Ａ）に示す実際のソースフォロワ回路において、Ｖsdの値は入力電圧Ｖinの値に応じて変化し、これに伴い上記の式（２）の第２項の値が変化する。従って、入力電圧Ｖinに依存してドレイン電流Ｉds、ひいてはソース−ゲート電圧Ｖsgが変化し、最終的にはソースフォロワ回路の入出力特性に歪を生じさせる。この入出力特性の歪に対処するため、入出力用トランジスタのチャネル長を通常よりも長く設定することで入出力用トランジスタのｇsdを小さくするといった方法、あるいは又、例えば、図１の（Ｂ）に示すように、入出力用トランジスタＱp_outのドレイン側電位を入力電圧Ｖinをレベルシフトした信号で制御するといった制御回路などを用いてＶsdの変動を抑制するといった方法が考えられる。しかしながら、前者は、入出力用トランジスタの特性（例えば、相互コンダクタンスｇm）が犠牲になる等といった問題があり、後者は、素子数が増加するので回路構成が複雑になる等といった問題がある。
【００１５】
従って、本開示の目的は、複雑な制御回路を必要とせず、また、入出力用トランジスタの特性が犠牲になることもない、入出力特性の歪を軽減することができるソースフォロワ回路を提供することにある。
【課題を解決するための手段】
【００１６】
上記の目的を達成するための本開示のソースフォロワ回路は、
第１の定電流回路、
第１の定電流回路に流れる電流に応じた値の電流が流れるように構成された第２の定電流回路、及び、
第２の定電流回路からの電流がソース−ドレイン間に流れるように接続され、ゲート電極に入力電圧が印加され、ソース領域から出力電圧が出力される入出力用トランジスタ、
を備えており、
第１の定電流回路は、出力電圧の値に応じて流れる電流値が制御されるように構成されているソースフォロワ回路である。
【発明の効果】
【００１７】
本開示のソースフォロワ回路は、第１の定電流回路、第１の定電流回路に流れる電流に応じた値の電流が流れるように構成された第２の定電流回路、及び、第２の定電流回路からの電流がソース−ドレイン間に流れるように接続され、ゲート電極に入力電圧が印加され、ソース領域から出力電圧が出力される入出力用トランジスタを備えている。そして、第１の定電流回路は、出力電圧の値に応じて流れる電流値が制御されるように構成されている。従って、複雑な回路構成とする必要がなく、また、入出力用トランジスタの特性が犠牲になる等といったことがない。
【図面の簡単な説明】
【００１８】
【図１】図１は、第１の実施形態に係るソースフォロワ回路の回路図である。
【図２】図２は、参考例のソースフォロワ回路の回路図である。
【図３】図３は、第１の実施形態の変形例に係るソースフォロワ回路の回路図である。
【図４】図４は、参考例のソースフォロワ回路を含む回路の回路図である。
【図５】図５は、第１の実施形態に係るソースフォロワ回路を含む回路の回路図である。
【図６】図６は、第１の実施形態に係るソースフォロワ回路を含むＤ／Ａコンバータの模式的な回路図である。
【図７】図７の（Ａ）は、ソースフォロワ回路の模式的な回路図である。図７の（Ｂ）は、制御回路を備えたソースフォロワ回路の模式的な回路図である。
【発明を実施するための形態】
【００１９】
以下、図面を参照して、実施形態に基づき本開示を説明する。本開示は実施形態に限定されるものではなく、実施形態における種々の数値や材料は例示である。以下の説明において、同一要素または同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は、以下の順序で行う。
１．本開示に係るソースフォロワ回路、全般に関する説明
２．第１の実施形態
３．適用例
【００２０】
［本開示に係るソースフォロワ回路、全般に関する説明］
本開示に係るソースフォロワ回路にあっては、
第１の定電流回路は、カレントミラー回路から構成されており、
入出力用トランジスタから出力される出力電圧が、カレントミラー回路の電流制御ノードに帰還される構成とすることができる。
【００２１】
この場合において、第１の定電流回路は、電流源に接続された第１トランジスタ、及び、第２の定電流回路に接続された第２トランジスタを含み、
第１トランジスタの電流制御端子と第２トランジスタの電流制御端子とが接続されて成る電流制御ノードに、入出力用トランジスタから出力される出力電圧が帰還される構成とすることができる。
【００２２】
第１トランジスタ及び第２トランジスタの形式は特に限定するものではなく、バイポーラトランジスタから成る構成であってもよいし、ＭＯＳ等の電界効果トランジスタから成る構成であってもよい。回路の集積化を図る等といった観点からは、第１トランジスタ及び第２トランジスタは電界効果トランジスタから成る構成とすることが好ましい。
【００２３】
第１トランジスタが接続される電流源の形式は特に限定するものではなく、周知の電流源（定電流回路）を用いることができる。
【００２４】
カレントミラー回路から構成された第１の定電流回路を備えている上述した各種の好ましい構成を含む本開示に係るソースフォロワ回路にあっては、出力電圧の帰還量を調整するための調整用素子が電流制御ノードと入出力用トランジスタのソース領域との間に接続されている構成とすることができる。
【００２５】
調整用素子として、例えば公知の能動素子または受動素子を用いることができる。コストを抑える等といった観点からは、調整用素子は抵抗素子から成る構成とすることが好ましい。抵抗素子の構成は特に限定するものではない。例えば、チップ抵抗などといった純粋な抵抗素子を用いることができるし、あるいは又、例えばＭＯＳトランジスタを深い３極管領域で動作させて抵抗素子として用いるといったこともできる。
【００２６】
第１の定電流回路が第１トランジスタ及び第２トランジスタを備えている上述した各種の好ましい構成を含む本開示に係るソースフォロワ回路において、第２の定電流回路は、第１の定電流回路を構成する第２トランジスタに接続された第３トランジスタと、入出力用トランジスタに接続された第４トランジスタとを含むカレントミラー回路から成る構成とすることができる。
【００２７】
第１トランジスタ及び第２トランジスタと同様に、第３トランジスタ及び第４トランジスタの形式は特に限定するものではなく、バイポーラトランジスタから成る構成であってもよいし、ＭＯＳ等の電界効果トランジスタから成る構成であってもよい。回路の集積化を図る等といった観点からは、第３トランジスタ及び第４トランジスタは電界効果トランジスタから成る構成とすることが好ましい。
【００２８】
特に、第１トランジスタないし第４トランジスタを電界効果トランジスタとした構成は、ソースフォロワ回路を構成するトランジスタが全て電界効果トランジスタから成るので、回路の集積化を図ることができるので好ましい。
【００２９】
本開示のソースフォロワ回路を用いるのに適した回路構成やシステムとして、例えば、１．広帯域である必要はないが入出力特性の歪が少ないことが必要な回路（例えば、低帯域増幅器の出力段など）、２．入出力電圧はあまり変動しないがＰＳＲＲ特性が重視される回路（例えば、ＢＩＡＳ回路内におけるレベルシフタや出力バッファ等）、３．消費電流や占有面積を小さく抑えたい回路、を上げることができる。
【００３０】
本明細書に示す各種の条件は、厳密に成立する場合の他、実質的に成立する場合にも満たされる。設計上あるいは製造上生ずる種々のばらつきの存在は許容される。
【００３１】
［第１の実施形態］
第１の実施形態は、本開示に係るソースフォロワ回路に関する。
【００３２】
図１は、第１の実施形態に係るソースフォロワ回路の回路図である。
【００３３】
このソースフォロワ回路１は、第１の定電流回路ＭＣ1、第１の定電流回路ＭＣ1に流れる電流に応じた値の電流が流れるように構成された第２の定電流回路ＭＣ2、及び、第２の定電流回路ＭＣ2からの電流がソース−ドレイン間に流れるように接続され、ゲート電極に入力電圧Ｖinが印加され、ソース領域から出力電圧Ｖoutが出力される入出力用トランジスタＱp_outを備えている。そして、第１の定電流回路ＭＣ1は、出力電圧Ｖoutの値に応じて流れる電流値が制御されるように構成されている。図に示す例では、入出力用トランジスタＱp_outは、例えばＰＭＯＳといったｐチャネル型の電界効果トランジスタから構成されている。
【００３４】
第１の定電流回路ＭＣ1は、カレントミラー回路から構成されており、入出力用トランジスタＱp_outから出力される出力電圧Ｖoutが、カレントミラー回路の電流制御ノードＮＤ1に帰還される。
【００３５】
より具体的には、第１の定電流回路ＭＣ1は、電流源ＣＳ1に接続された第１トランジスタＱn_1、及び、第２の定電流回路ＭＣ2に接続された第２トランジスタＱn_2を含み、第１トランジスタＱn_1の電流制御端子と第２トランジスタＱn_2の電流制御端子とが接続されて成る電流制御ノードＮＤ1に、入出力用トランジスタＱp_outから出力される出力電圧Ｖoutが帰還される。
【００３６】
第１トランジスタＱn_1及び第２トランジスタＱn_2は電界効果トランジスタから成る。図に示す例では、これらは、例えばＮＭＯＳといったｎチャネル型の電界効果トランジスタから構成されており、ゲート電極が電流制御端子に対応する。第１トランジスタＱn_1及び第２トランジスタＱn_2はエンハンスメント型であり、第１トランジスタＱn_1はダイオード接続されているので飽和領域で動作する。そして、第１トランジスタＱn_1及び第２トランジスタＱn_2には同じ値のゲート−ソース電圧が印加されるので、第１トランジスタＱn_1に流れる電流と同じ値の電流が第２トランジスタＱn_2に流れる。
【００３７】
出力電圧Ｖoutの帰還量を調整するための調整用素子Ｒfが、電流制御ノードＮＤ1と入出力用トランジスタＱp_outのソース領域との間に接続されている。調整用素子Ｒfは抵抗素子から成る。
【００３８】
第２の定電流回路ＭＣ2は、第１の定電流回路ＭＣ1を構成する第２トランジスタＱn_2に接続された第３トランジスタＱp_3と、入出力用トランジスタＱp_outに接続された第４トランジスタＱp_4とを含むカレントミラー回路から構成されている。
【００３９】
第３トランジスタＱp_3及び第４トランジスタＱp_4は電界効果トランジスタから成る。図に示す例では、これらは、例えばＰＭＯＳといったｐチャネル型の電界効果トランジスタから構成されている。第３トランジスタＱp_3のゲート電極と第４トランジスタＱp_4のゲート電極とが接続されて、カレントミラー回路を構成する。
【００４０】
第４トランジスタＱp_4のドレイン領域は入出力用トランジスタＱp_outのソース領域に接続されている。第４トランジスタＱp_4のソース領域には高電位電源電圧ＶDDが印加され、入出力用トランジスタＱp_outのドレイン領域には低電位電源電圧ＶSSが印加される。
【００４１】
第３トランジスタＱp_3及び第４トランジスタＱp_4はエンハンスメント型であり、第３トランジスタＱp_3はダイオード接続されているので飽和領域で動作する。そして、第３トランジスタＱp_3及び第４トランジスタＱp_4には同じ値のソース−ゲート電圧が印加されるので、結果として、第１トランジスタＱn_1に流れる電流と同じ値の電流が第４トランジスタＱp_4に流れる。
【００４２】
ここで、本開示の理解を助けるため、図１に示す調整用素子Ｒfを省いた、参考例のソースフォロワ回路の動作について説明する。
【００４３】
図２に、参考例のソースフォロワ回路１’の回路図を示す。入力電圧をＶin（＝Ｖg）、出力電圧をＶout、入出力用トランジスタＱp_outのソース領域とゲート電極との間の電位差（即ち、ソース−ゲート電圧）をＶsg、閾値電圧をＶth、ドレイン電流をＩds’と表す。図２に示すソースフォロワ回路１’において、入出力用トランジスタＱp_outからの出力電圧Ｖoutは、以下の式（４）で表される。但し、
μ  ：実効的な移動度
Ｌ  ：チャネル長
Ｗ  ：チャネル幅
Ｖth：閾値電圧
Ｃox：（ゲート絶縁層の比誘電率）×（真空の誘電率）／（ゲート絶縁層の厚さ）
β≡μ・Ｃox・（Ｗ／Ｌ）
ｒo：１／ｇsd
とする。
【００４４】
Ｖout ＝Ｖin−Ｖsg
＝Ｖin−（（２×Ｉds’／β）1/2＋Ｖth）
＝Ｖin−（（２×（Ｉds’−Ｖsd×ｇsd）／β）1/2＋Ｖth）    （４）
【００４５】
ここで、上記の式（４）の第２項において、ドレイン電流Ｉds’から［Ｖsd×ｇsd］（言い換えれば［Ｖsd／ｒo］）といった抵抗成分ｒoに流れる電流が減じられることが、入出力特性に歪を生じさせる原因となる。
【００４６】
そこで、本開示では、ドレイン電流Ｉds’から減じられる［Ｖsd×ｇsd］で表される電流の影響を補償するように、カレントミラー回路を制御する。
【００４７】
図１に示すソースフォロワ回路１にあっては、出力電圧Ｖoutが、調整用素子Ｒfを介して、第１の定電流回路ＭＣ1の電流制御ノードＮＤ1に帰還される。
【００４８】
このため、出力電圧Ｖoutが高くなると、第１の定電流回路ＭＣ1に流れる電流量は増加する。また、出力電圧Ｖoutが低くなると、第１の定電流回路ＭＣ1に流れる電流量は減少する。
【００４９】
第２の定電流回路ＭＣ2は第１の定電流回路ＭＣ1に流れる電流に応じた値の電流が流れるように構成されているので、結果として、入出力用トランジスタＱp_outに流れるドレイン電流Ｉdsは、出力電圧Ｖoutが高くなると増加し、出力電圧Ｖoutが低くなると減少する。
【００５０】
従って、出力電圧Ｖoutの帰還によるドレイン電流の変化分をΔＩで表せば、図１に示すソースフォロワ回路１におけるドレイン電流Ｉdsは、図２に示すソースフォロワ回路１’のドレイン電流Ｉds’を用いて、以下の式（５）で表される。また、図１に示すソースフォロワ回路１の出力電圧Ｖoutは、以下の式（６）で表される。
【００５１】
Ｉds＝Ｉds’＋ΔＩ    （５）
【００５２】
Ｖout ＝Ｖin−Ｖsg
＝Ｖin−（（２×Ｉds’／β）1/2＋Ｖth）
＝Ｖin−（（２×（Ｉds’−Ｖsd×ｇsd＋ΔＩ）／β）1/2＋Ｖth）    （６）
【００５３】
式（６）の第２項において［Ｖsd×ｇsd］が減じられることによる影響は、ΔＩが加えられることによって補償される。尚、ΔＩと調整用素子Ｒfの関係は、以下の式（７）で表される。但し、
Ａｉ：ミラー比
ｇm ：ダイオード接続された第１トランジスタＱn_1の相互コンダクタンス
とする。
【００５４】
ΔＩ≒（Ａｉ−１）・Ｖsd／（Ｒf＋１／ｇm）    （７）
【００５５】
従って、基本的には、ｇsd≒（Ａｉ−１）／（Ｒf＋１／ｇm）を満たすように、調整用素子Ｒfの抵抗値を設定すればよい。
【００５６】
以上説明したように、本開示のソースフォロワ回路によれば、第１の定電流回路が出力電圧の値に応じて制御されることによって、ソースフォロワ回路の入出力特性の歪が軽減される。また、回路構成が複雑とはならず、入出力用トランジスタの特性を犠牲にすることもないといった利点を備えている。
【００５７】
尚、上述の例では入出力用トランジスタをｐチャネル型の電界効果トランジスタとして説明したが、ｎチャネル型の電界効果トランジスタとすることもできる。この構成の回路を、図３に示す。
【００５８】
図３に示すソースフォロワ回路１Ａも、第１の定電流回路ＭＣ1、第１の定電流回路ＭＣ1に流れる電流に応じた値の電流が流れるように構成された第２の定電流回路ＭＣ2、及び、第２の定電流回路ＭＣ2からの電流がソース−ドレイン間に流れるように接続され、ゲート電極に入力電圧Ｖinが印加され、ソース領域から出力電圧Ｖoutが出力される入出力用トランジスタＱn_outを備えている。そして、第１の定電流回路ＭＣ1は、出力電圧Ｖoutの値に応じて流れる電流値が制御されるように構成されている。トランジスタＱn_outは、例えばＮＭＯＳといったｎチャネル型の電界効果トランジスタから構成されている。
【００５９】
第１の定電流回路ＭＣ1は、カレントミラー回路から構成されており、入出力用トランジスタＱn_outから出力される出力電圧Ｖoutが、カレントミラー回路の電流制御ノードＮＤ1に帰還される。
【００６０】
第１の定電流回路ＭＣ1は、電流源ＣＳ1に接続された第１トランジスタＱp_1、及び、第２の定電流回路ＭＣ2に接続された第２トランジスタＱp_2を含み、第１トランジスタＱp_1の電流制御端子と第２トランジスタＱp_2の電流制御端子とが接続されて成る電流制御ノードＮＤ1に、入出力用トランジスタＱn_outから出力される出力電圧Ｖoutが帰還される。
【００６１】
第１トランジスタＱp_1及び第２トランジスタＱp_2は電界効果トランジスタから成る。図に示す例では、これらは、例えばＰＭＯＳといったｐチャネル型の電界効果トランジスタから構成されており、ゲート電極が電流制御端子に対応する。第１トランジスタＱp_1及び第２トランジスタＱp_2はエンハンスメント型であり、第１トランジスタＱp_1はダイオード接続されているので飽和領域で動作する。そして、第１トランジスタＱp_1及び第２トランジスタＱp_2には同じ値のソース−ゲート電圧が印加されるので、第１トランジスタＱp_1に流れる電流と同じ値の電流が第２トランジスタＱp_2に流れる。
【００６２】
出力電圧Ｖoutの帰還量を調整するための調整用素子Ｒfが、電流制御ノードＮＤ1と入出力用トランジスタＱn_outのソース領域との間に接続されている。調整用素子Ｒfは抵抗素子から成る。
【００６３】
第２の定電流回路ＭＣ2は、第１の定電流回路ＭＣ1を構成する第２トランジスタＱp_2に接続された第３トランジスタＱn_3と、入出力用トランジスタＱn_outに接続された第４トランジスタＱn_4とを含むカレントミラー回路から構成されている。
【００６４】
第３トランジスタＱn_3及び第４トランジスタＱn_4は電界効果トランジスタから成る。図に示す例では、これらは、例えばＮＭＯＳといったｎチャネル型の電界効果トランジスタから構成されている。第３トランジスタＱn_3のゲート電極と第４トランジスタＱn_4のゲート電極とが接続されて、カレントミラー回路を構成する。
【００６５】
第４トランジスタＱn_4のドレイン領域は入出力用トランジスタＱn_outのソース領域に接続されている。第４トランジスタＱn_4のソース領域には低電位電源電圧ＶSSが印加され、入出力用トランジスタＱn_outのドレイン領域には高電位電源電圧ＶDDが印加される。
【００６６】
第３トランジスタＱn_3及び第４トランジスタＱn_4はエンハンスメント型であり、第３トランジスタＱn_3はダイオード接続されているので飽和領域で動作する。そして、第３トランジスタＱn_3及び第４トランジスタＱn_4には同じ値のゲート−ソース電圧が印加されるので、結果として、第１トランジスタＱp_1に流れる電流と同じ値の電流が第４トランジスタＱn_4に流れる。
【００６７】
図３に示すソースフォロワ回路１Ａの動作は、図１を参照した説明においてＶsd→Ｖds、Ｖsg→Ｖgs等といった読み替え等を適宜行えばよいので、説明は省略する。
【００６８】
次いで、本開示のソースフォロワ回路を用いた適用例について説明する。先ず、発明の理解を助けるため、図２に示す参考例のソースフォロワ回路を用いた適用例の課題について説明する。
【００６９】
図４は、参考例のソースフォロワ回路を含む回路の回路図である。
【００７０】
この回路では、ダイオード接続されたトランジスタＱp1，Ｑp2と電流源ＣＳとから成る前段回路からの電圧Ｖ1が、入力電圧として、ソースフォロワ回路１’の入出力用トランジスタＱP_outのゲート電極に印加される。そして、ソースフォロワ回路１’の出力電圧Ｖ2は、抵抗Ｒoutと後段の入出力用トランジスタＱP_out2とから成る回路の入力電圧として、後段の入出力用トランジスタＱP_out2のゲート電極に印加される。そして、後段の入出力用トランジスタＱP_out2のソース領域から、出力電圧Ｖoutが出力される。
【００７１】
上述したように、この回路に含まれるソースフォロワ回路１’は、入出力用トランジスタＱp_outの入出力特性がＶsdによる依存性を示す。従って、例えば高電位電源電圧ＶDDの揺れと同様の揺れが電圧Ｖ1に生じたとき、後段の入出力用トランジスタＱP_out2のゲートに印加される電圧Ｖ2の変動量と、電圧Ｖ1の変動量とは同じにならない。
【００７２】
結果として、高電位電源電圧ＶDDの揺れと電圧Ｖ2の揺れには差が生ずることになり、出力電圧Ｖoutの電源電圧変動除去比（ＰＳＲＲ）が悪化する。
【００７３】
これに対し、図５に示す第１の実施形態に係るソースフォロワ回路１を含む回路にあっては、入出力用トランジスタＱp_outの入出力特性のＶsdによる依存性が軽減されている。
【００７４】
従って、高電位電源電圧ＶDDの揺れと電圧Ｖ2の揺れと略等しくなり、出力電圧Ｖoutの電源電圧変動除去比（ＰＳＲＲ）が向上する。
【００７５】
次いで、本開示のソースフォロワ回路を用いた他の適用例について説明する。
【００７６】
図６は、第１の実施形態に係るソースフォロワ回路を含むＤ／Ａコンバータの模式的な回路図である。
【００７７】
符号ＯＰ1はオペアンプ、符号Ｔｒ1，Ｔｒ2・・・，Ｔｒ(N)はトランジスタ、符号ＲA，ＲB，ＲCは抵抗、符号ＢＦ1，ＢＦ2，ＢＦ3は反転バッファである。
【００７８】
このＤ／Ａコンバータは、電流源の電流をスイッチのオン／オフで切り換えることによって、出力電圧を生成する。また、この回路では切り換えスイッチをスイッチ動作の他にカスコードとしても使用している。
【００７９】
従って、スイッチのローレベルは通常ＧＮＤレベルに落とすが、ここでは、ある所定の電位まで持ち上げている。ソースフォロワ回路１は、この所定の電位のローレベルを生成するバッファとして用いられている。
【００８０】
このような用途では、所定の電位のローレベルを保持するための駆動能力の確保、カスコードのゲート電圧となるための低ＰＳＲＲ特性、ソースフォロワ回路自体のコンパクト化、といったことが必要となる。ソースフォロワ回路１は、このような要求を満たす回路として使用されている。
【００８１】
以上、本開示の実施形態について具体的に説明したが、本開示の上述の実施形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
【００８２】
なお、本開示の技術は以下のような構成も取ることができる。
（１）第１の定電流回路、
第１の定電流回路に流れる電流に応じた値の電流が流れるように構成された第２の定電流回路、及び、
第２の定電流回路からの電流がソース−ドレイン間に流れるように接続され、ゲート電極に入力電圧が印加され、ソース領域から出力電圧が出力される入出力用トランジスタ、
を備えており、
第１の定電流回路は、出力電圧の値に応じて流れる電流値が制御されるように構成されているソースフォロワ回路。
（２）第１の定電流回路は、カレントミラー回路から構成されており、
入出力用トランジスタから出力される出力電圧が、カレントミラー回路の電流制御ノードに帰還される上記（１）に記載のソースフォロワ回路。
（３）カレントミラー回路は、電流源に接続された第１トランジスタ、及び、第２の定電流回路に接続された第２トランジスタを含み、
第１トランジスタの電流制御端子と第２トランジスタの電流制御端子とが接続されて成る電流制御ノードに、入出力用トランジスタから出力される出力電圧が帰還される上記（２）に記載のソースフォロワ回路。
（４）第１トランジスタ及び第２トランジスタは電界効果トランジスタから成る上記（３）に記載のソースフォロワ回路。
（５）出力電圧の帰還量を調整するための調整用素子が電流制御ノードと入出力用トランジスタのソース領域との間に接続されている上記（２）乃至（４）のいずれかに記載のソースフォロワ回路。
（６）調整用素子は抵抗素子である上記（５）に記載のソースフォロワ回路。
（７）第２の定電流回路は、第１の定電流回路を構成する第２トランジスタに接続された第３トランジスタと、入出力用トランジスタに接続された第４トランジスタとを含むカレントミラー回路から構成されている上記（３）乃至（６）のいずれかに記載のソースフォロワ回路。
（８）第３トランジスタ及び第４トランジスタは電界効果トランジスタから成る上記（７）に記載のソースフォロワ回路。
【符号の説明】
【００８３】
１，１’，１Ａ・・・ソースフォロワ回路、ＣＳ，ＣＳ1・・・電流源、ＭＣ1・・・第１の定電流回路、ＭＣ2・・・第２の定電流回路、Ｑn_1，Ｑp_1・・・第１トランジスタ、Ｑn_2，Ｑp_2・・・第２トランジスタ、Ｑn_3，Ｑp_3・・・第３トランジスタ、Ｑn_4，Ｑp_4・・・第４トランジスタ、Ｑn_out，Ｑp_out・・・入出力用トランジスタ、Ｖin・・・入力電圧、Ｖout・・・出力電圧、ＯＰ1・・・オペアンプ、Ｔｒ1，Ｔｒ2・・・，Ｔｒ(N)・・・トランジスタ、ＲA，ＲB，ＲC・・・抵抗、ＢＦ1，ＢＦ2，ＢＦ3・・・反転バッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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